(57)【要約】  【課題】  スキャンテスト装置に設ける外部端子をできるだけ削減し、該スキャンチェーン装置内にスキャンチェーンを多く確保できるスキャンテスト装置を提供する。  【解決手段】  各スキャンチェーン上の先頭のフリップフロップ１０２，１０７に、該接続された各スキャンチェーン上の各フリップフロップにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を接続し、該非同期セットリセット付きフリップフリップ１０１，１０６の非同期セット／リセット端子を、制御回路１５０にて制御するようにする。【選択図】  図１
2005331480.tif 000002
【特許請求の範囲】
【請求項１】
複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、
前記各スキャンチェーンの先頭のフリップフロップに接続され、該接続されたスキャンチェーンにデータをセットするＰ個の非同期セットリセット付きフリップフロップと、
テストモード時に、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する制御回路とを備え、
前記各非同期セットリセット付きフリップフロップのクロック端子に、前記制御回路及び前記スキャンチェーン上の各フリップフロップを駆動するクロックを接続する、
ことを特徴とするスキャンテスト装置。
【請求項２】
複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、
前記各スキャンチェーンの先頭のフリップフロップに接続され、該接続されたスキャンチェーンにデータをセットする、データ入力端子にＧＮＤが接続されたＰ個の非同期セット付きフリップフロップもしくは、データ入力端子に電源が接続されたＰ個の非同期リセット付きフリップフロップと、
テストモード時に、前記各非同期セット付きフリップフロップの非同期セット端子もしくは前記各非同期リセット付きフリップフロップの非同期リセット端子を制御する制御回路とを備え、
前記各非同期セット付きフリップフロップもしくは各非同期リセット付きフリップフロップのクロック端子に、前記制御回路及び前記スキャンチェーン上の各フリップフロップを駆動するクロックを反転した信号を接続する、
ことを特徴とするスキャンテスト装置。
【請求項３】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、任意のデータを発生させ、該発生したデータのうちＰ（Ｐは１以上の整数）個のデータを出力するパターン発生器からなり、
テストモード時に、前記パターン発生器から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項４】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、任意のデータを発生させ、該発生したデータのうちＰ（Ｐは１以上の整数）個のデータを出力するパターン発生器からなり、
テストモード時に、前記パターン発生器から出力される各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項５】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、外部端子より入力されたデータをデコードしてＰ（Ｐは１以上の整数）個のデータを出力するデコーダ回路からなり、
テストモード時に、前記デコーダ回路から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項６】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、外部端子より入力されたデータをデコードしてＰ（Ｐは１以上の整数）個のデータを出力するデコーダ回路からなり、
テストモード時に、前記デコーダ回路から出力される各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項７】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、データの書き込み読み出しが可能な記憶素子と、
前記記憶素子のアドレス及びRead/Write 信号を発生させて該記憶素子を制御するメモリ制御回路とからなり、
テストモード時に、前記記憶素子にデータを書き込み、前記メモリ制御回路の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項８】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、データの書き込み読み出しが可能な記憶素子と、
前記記憶素子のアドレス及びRead/Write 信号を発生させて該記憶素子を制御するメモリ制御回路とからなり、
テストモード時に、前記記憶素子にデータを書き込み、前記メモリ制御回路の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項９】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、外部制御端子からの信号の制御により、データの書き込み読み出しが可能な記憶素子からなり、
前記外部制御端子の１つであるRead/Write端子からの信号の状態によって、データをシフトさせるスキャンシフト期間のサイクルを変更するスキャンシフト／キャプチャー切換信号発生回路をさらに備え、
テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記外部制御端子の１つであるアドレス制御端子からの信号の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１０】
請求項９に記載のスキャンテスト装置において、
前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御し、
読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶手段から出力された前記Ｐ個の書き込みデータを、前記アドレス制御端子からの信号の制御により並び替えた各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、  
ことを特徴とするスキャンテスト装置。
【請求項１１】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、外部制御端子からの信号の制御により、データの書き込み読み出しが可能な記憶素子からなり、
前記外部制御端子の１つであるRead/Write端子からの信号の状態によって、前記各スキャンチャートにデータをシフトさせるスキャンシフト期間のサイクルを変更するスキャンシフト／キャプチャー切換信号発生回路をさらに備え、
テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記外部制御端子の１つであるアドレス制御端子からの信号の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１２】
請求項１１に記載のスキャンテスト装置において、
前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは前記各非同期リセット付きフリップフロップのリセット端子を制御し、
読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶手段から出力された前記Ｐ個の書き込みデータを、前記アドレス制御端子からの信号の制御により並び替えた各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１３】
請求項９に記載のスキャンテスト装置において、
前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、
該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、
テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴としたスキャンテスト装置。
【請求項１４】
請求項１３に記載のスキャンテスト装置において、
前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記非同期セットリセット付きフリップフロップの前記非同期セット／リセット端子を制御し、
読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶素子から出力された前記Ｐ個の書き込みデータを前記アドレス制御端子からの信号の制御により並び替えた各データに加え、前記データライン切換回路で前記記憶素子から出力されるデータの接続を切り換えて出力されるＰ個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１５】
請求項１１に記載のスキャンテスト装置において、
前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、
該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、
テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴としたスキャンテスト装置。
【請求項１６】
請求項１５に記載のスキャンテスト装置において、
前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御し、
読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶素子から出力された前記Ｐ個の書き込みデータを前記アドレス制御端子からの信号の制御により並び替えた各データに加え、前記データライン切換回路で前記記憶素子から出力されるデータの接続を切り換えて出力されるＰ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１７】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、アドレス制御端子からの信号により制御される読み出し専用メモリからなり、
テストモード時に、前記読み出し専用メモリから出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子の制御を行う、
ことを特徴とするスキャンテスト装置。
【請求項１８】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、アドレス制御端子からの信号により制御される読み出し専用メモリからなり、
テストモード時に、前記読み出し専用メモリから出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項１９】
請求項１７に記載のスキャンテスト装置において、
前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、
該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、
テストモード時に、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴としたスキャンテスト装置。
【請求項２０】
請求項１８に記載のスキャンテスト装置において、
前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、
該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、
テストモード時に、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴としたスキャンテスト装置。
【請求項２１】
請求項１に記載のスキャンテスト装置において、
前記制御回路は、Ｐ（Ｐは１以上の整数）個のフリップフロップで構成される、シフト動作のみを行うシフトレジスターチェーンからなり、
テストモード時に、前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項２２】
請求項２に記載のスキャンテスト装置において、
前記制御回路は、Ｐ（Ｐは１以上の整数）個のフリップフロップで構成される、シフト動作のみを行うシフトレジスターチェーンからなり、
テストモード時に、前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力されるデータを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御する、
ことを特徴とするスキャンテスト装置。
【請求項２３】
請求項２１または請求項２２に記載のスキャンテスト装置において、
前記Ｐ本のスキャンチェーンのうち、フリップフロップの段数が多いスキャンチェーンは、前記シフトレジスターチェーンの入力に近いフリップフロップと接続し、
フリップフロップの段数が少ないスキャンチェーンは、前記シフトレジスターチェーンの入力から遠いフリップフロップと接続する、
ことを特徴とするスキャンテスト装置。
【請求項２４】
複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、
前記各スキャンチェーンの先頭のフリップフロップに接続されたＰ個のスキャン機能付きフリップフロップと、
該Ｐ個のスキャン機能付きフリップフロップのＤＴ端子を制御する、前記スキャンチェーンを駆動する第１のクロックの周波数と異なる周波数を持つ第２のクロックで駆動するシフト動作のみを行う複数のシフトレジスタと、
該各シフトレジススタにデータを入力するデータ入力端子とを備え、
テストモード時に、前記各シフトレジスタのＱ，ＮＱ端子から出力される各データを用いて、前記各スキャンチェーンの先頭に接続されたスキャン機能付きフリップフロップを制御する、
ことを特徴としたスキャンテスト装置。
【請求項２５】
請求項２４に記載のスキャンテスト装置において、
前記各スキャンチェーンの先頭のフリップフロップに接続された前記スキャン機能付きフリップフロップの代わりに、スキャン機能なしフロップフロップを接続する、  
ことを特徴とするスキャンテスト装置。
【請求項２６】
請求項２４または請求項２５に記載のスキャンテスト装置において、
前記スキャンチェーンの本数に応じて、前記第１のクロックの周波数と前記第２のクロックの周波数とを調整する、
ことを特徴とするスキャンテスト装置。
【請求項２７】
請求項２４に記載のスキャンテスト装置において、
前記スキャンチェーンの本数が多い場合は、前記シフトレジスターチェーンの数を増加させ、
該各シフトレジスターチェーン上のフリップフロップの数を同数にすると共に、該フリップフロップの数に応じて、該各シフトレジスターチェーン上のフリップフロップを駆動するクロックの周波数と、前記スキャンチェーン上のフリップフロップを駆動するクロックの周波数の調整を行い、
前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力される各データを用いて、前記スキャン機能なしフリップフロップを制御する、
ことを特徴とするスキャンテスト装置。
【請求項２８】
請求項１、請求項２、または請求項２４のいずれかに記載のスキャンテスト装置において、
テストモードは、スキャンテストモードである、
ことを特徴とするスキャンテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、組み合わせ回路のスキャンテストを実行するスキャンテスト装置に関する。
【背景技術】
【０００２】
従来のスキャンテスト装置は、外部からのコントロール信号数を減らすことで、当該装置に設ける外部端子の数を減らし（例えば、特許文献１参照）、装置内に多くのスキャンチェーンを確保できるようにして、スキャンテストにかかる検査時間の短縮を図っている。
【０００３】
以下、図２９を用いて、従来のスキャンテスト装置について説明する。
図２９は、従来における、必要な外部端子を最小限度にしたスキャンテスト装置の構成を示す図である。なお、ここではスキャンチェーンが１本の場合を例に挙げて説明する。
【０００４】
図２９において、スキャンテスト装置３０００は、スキャンインの信号である第１の入力信号Ｓ３００１を入力する第１の入力端子３００１と、ｎ（ｎは１以上の整数）個のスキャン機能付き第１〜第ｎのフリップフロップ（以降、「第１〜第ｎのＦ．Ｆ」と呼ぶ。）３００２〜３００５と、該第ｎのＦ．Ｆ３００５からの出力信号Ｓ３００５を出力する第１の出力端子３００６と、スキャンシフトモードとスキャンキャプチャーモードとを切り換えるスキャンシフト/キャプチャー切換端子３００７と、前記各フリップフロップを駆動するクロック信号Ｓ３００８が入力されるクロック端子３００８と、スキャンテストの対象である組み合わせ回路３００９とからなるものである。
【０００５】
そして、Ｓ３００２〜Ｓ３００５は第１〜第ｎのＦ．Ｆの出力信号、Ｓ３００７はスキャンシフト/キャプチャー切換端子３００７から入力されるスキャンシフトモードとスキャンキャプチャーモードとを切り換える切換信号、Ｓ３００９１〜Ｓ３００９３はスキャンキャプチャー時に、前記組み合わせ回路３００９から前記第２〜第ｎのＦ．Ｆ３００３〜３００５へ入力されるデータ信号である。
【０００６】
以下、前述したような構成を有するスキャンテスト装置３０００のスキャンテスト時の動作について説明を行う。
なお、ここでは、スキャンシフト/キャプチャー切換端子３００７に入力する切換信号Ｓ３００７の値が“１”の場合はスキャンシフトモード、“０”の場合は、スキャンキャプチャーモードであるものとする。
【０００７】
まず、スキャンシフト/キャプチャー切換端子３００７に、切換信号Ｓ３００７として“１”の値を入力する。これにより、当該スキャンテスト装置３０００はスキャンシフトモードになる。そしてこの状態で、第１の入力端子３００１に、スキャンチェーンのＦ．Ｆの段数（ここではｎ段）分の任意のデータを入力する。
【０００８】
この後、スキャンシフト/キャプチャー切換端子３００７に、切換信号Ｓ３００７として“０”の値を入力する。これにより、当該スキャンテスト装置３０００はスキャンキャプチャーモードに遷移される為、前記スキャンチェーン上の各Ｆ．Ｆは、組み合わせ回路３００９からのデータ信号Ｓ３００９１〜Ｓ３００９３を格納する。
【０００９】
次に、再度スキャンシフト/キャプチャー切換端子３００７に、切換信号Ｓ３００７として“１”の値を入力する。これにより、当該スキャンテスト装置３０００は再度スキャンシフトモードになり、第１の入力端子３００１に、先程入力した値とは異なる任意の値を前記スキャンチェーンのＦ．Ｆの段数分入力しながら、第１の出力端子３００６から、前記スキャンキャプチャー動作時に格納されたデータを順に出力していき、その出力されたデータ値を観測する。この動作を繰り返すことで、スキャンテストを行う。
【特許文献１】特開２０００−２５８４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したような従来のスキャンテスト装置では、各スキャンチェーン毎に、フリップフロップにデータをセットする入力端子と、該セットされたデータによって組み合わせ回路を動作させてその結果を観測する出力端子との２本の端子が、必ず必要である。従って、外部端子をへらすためには、スキャンチェーン上に接続するフリップフロップの数を多くし、スキャンチェーンの数を減らす方法が考えられる。
【００１１】
しかし、近年のＬＳＩは、システムＬＳＩ化に伴い回路規模が増加する傾向にある為、検査パターンを短くするには、１本のスキャンチェーン上に多くのフリップフロップを接続するよりも、スキャンチェーンの数を多く確保する必要がある。
【００１２】
前述のような従来のスキャンテスト装置では、各スキャンチェーン毎にデータの入出力端子が必要という外部端子の制約があり、最大確保できるスキャンチェーンの本数が、電源・ＧＮＤを除く端子の１／２の本数しか確保することができないため、スキャンテストの検査パターンが長くなり、検査時間が長くなってしまうという課題があった。
【００１３】
本発明は前記課題を解決すためになされたものであり、当該スキャンテスト装置に設ける外部端子をできるだけ削減し、該装置内にスキャンチェーンを多く確保できるスキャンテスト装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するために、本発明のスキャンテスト装置は、複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、前記各スキャンチェーンの先頭のフリップフロップに接続され、該接続されたスキャンチェーンにデータをセットするＰ個の非同期セットリセット付きフリップフロップと、テストモード時に、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御する制御回路とを備え、前記各非同期セットリセット付きフリップフロップのクロック端子に、前記制御回路及び前記スキャンチェーン上の各フリップフロップを駆動するクロックを接続するものである。
これにより、当該スキャンテスト装置に設ける外部端子の数を削減して、当該装置内にスキャンチェーンを多く確保することができ、この結果、スキャンテストのパターン数を削減できると共に、検査時間の短縮も図ることができる。
【００１５】
また、本発明のスキャンテスト装置は、複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、前記各スキャンチェーンの先頭のフリップフロップに接続され、該接続されたスキャンチェーンにデータをセットする、データ入力端子にＧＮＤが接続されたＰ個の非同期セット付きフリップフロップもしくは、データ入力端子に電源が接続されたＰ個の非同期リセット付きフリップフロップと、テストモード時に、前記各非同期セット付きフリップフロップの非同期セット端子もしくは前記各非同期リセット付きフリップフロップの非同期リセット端子を制御する制御回路とを備え、前記各非同期セット付きフリップフロップもしくは各非同期リセット付きフリップフロップのクロック端子に、前記制御回路及び前記スキャンチェーン上の各フリップフロップを駆動するクロックを反転した信号を接続するものである。
これにより、当該スキャンテスト装置に設ける外部端子の数を削減して、当該装置内にスキャンチェーンを多く確保することができるため、スキャンテストのパターン数を削減できると共に、検査時間の短縮も図ることができる。また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００１６】
さらに、本発明のスキャンテスト装置は、前記制御回路は、任意のデータを発生させ、該発生したデータのうちＰ（Ｐは１以上の整数）個のデータを出力するパターン発生器からなり、テストモード時に、前記パターン発生器から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子を大幅に削減して、当該装置内に多くのスキャンチェーンを確保することが可能となり、この結果、スキャンテストのパターン数を削減できると共に、検査時間の短縮も図ることができる。
【００１７】
さらに、本発明のスキャンテスト装置は、前記制御回路は、任意のデータを発生させ、該発生したデータのうちＰ（Ｐは１以上の整数）個のデータを出力するパターン発生器からなり、テストモード時に、前記パターン発生器から出力される各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子を削除することができ、この結果、外部端子を大幅に削減して、当該装置内により多くのスキャンチェーンを確保することが可能となるため、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００１８】
さらに、本発明のスキャンテスト装置は、前記制御回路は、外部端子より入力されたデータをデコードしてＰ（Ｐは１以上の整数）個のデータを出力するデコーダ回路からなり、テストモード時に、前記デコーダ回路から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、任意の値をスキャンチェーン上の各フリップフロップに設定することができ、検査レベルを向上させることができる。
【００１９】
さらに、本発明のスキャンテスト装置は、前記制御回路は、外部端子より入力されたデータをデコードしてＰ（Ｐは１以上の整数）個のデータを出力するデコーダ回路からなり、テストモード時に、前記デコーダ回路から出力される各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、任意の値をスキャンチェーン上の各フリップフロップに設定することができ、検査レベルを向上させることができ、またセル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００２０】
さらに、本発明のスキャンテスト装置は、前記制御回路は、データの書き込み読み出しが可能な記憶素子と、前記記憶素子のアドレス及びRead/Write 信号を発生させて該記憶素子を制御するメモリ制御回路とからなり、テストモード時に、前記記憶素子にデータを書き込み、前記メモリ制御回路の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、当該スキャンテスト装置の前記各スキャンチェーン上のフリップフロップに、更に複雑なデータを入力することが可能となるため、さらに検査レベルを向上させることができる。
【００２１】
さらに、本発明のスキャンテスト装置は、前記制御回路は、データの書き込み読み出しが可能な記憶素子と、前記記憶素子のアドレス及びRead/Write 信号を発生させて該記憶素子を制御するメモリ制御回路とからなり、テストモード時に、前記記憶素子にデータを書き込み、前記メモリ制御回路の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、当該スキャンテスト装置の前記各スキャンチェーン上のフリップフロップに、更に複雑なデータを入力することが可能となるため、さらに検査レベルを向上させることができ、また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００２２】
さらに、本発明のスキャンテスト装置は、前記制御回路は、外部制御端子からの信号の制御により、データの書き込み読み出しが可能な記憶素子からなり、前記外部制御端子の１つであるRead/Write端子からの信号の状態によって、データをシフトさせるスキャンシフト期間のサイクルを変更するスキャンシフト／キャプチャー切換信号発生回路をさらに備え、テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記外部制御端子の１つであるアドレス制御端子からの信号の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、前記記憶素子への書き込み動作を行わない場合は、シフト期間のサイクルを短くすることができるため、各データのパターン数を削減できると共に、書き込み期間も削減できるため、検査時間を大幅に削減することが可能となる。
【００２３】
さらに、本発明のスキャンテスト装置は、前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御し、読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶手段から出力された前記Ｐ個の書き込みデータを、前記アドレス制御端子からの信号の制御により並び替えた各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、スキャンシフト期間のサイクルを、可変制御することを実現できる。
【００２４】
さらに、本発明のスキャンテスト装置は、前記制御回路は、外部制御端子からの信号の制御により、データの書き込み読み出しが可能な記憶素子からなり、前記外部制御端子の１つであるRead/Write端子からの信号の状態によって、前記各スキャンチャートにデータをシフトさせるスキャンシフト期間のサイクルを変更するスキャンシフト／キャプチャー切換信号発生回路をさらに備え、テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記外部制御端子の１つであるアドレス制御端子からの信号の制御により前記記憶素子から出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、前記記憶素子への書き込み動作を行わない場合は、シフト期間のサイクルを短くすることができるため、各データのパターン数を削減できると共に、書き込み期間も削減できるため、検査時間を大幅に削減することが可能となる。また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００２５】
さらに、本発明のスキャンテスト装置は、前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは前記各非同期リセット付きフリップフロップのリセット端子を制御し、読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶手段から出力された前記Ｐ個の書き込みデータを、前記アドレス制御端子からの信号の制御により並び替えた各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、スキャンシフト期間のサイクルを、可変制御することを実現できる。
【００２６】
さらに、本発明のスキャンテスト装置は、前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、前記記憶素子への書き込み回数を減らすことができるため、スキャンシフト期間をさらに短くでき、この結果、更にパターン長を短くすることが実現できる。
【００２７】
さらに、本発明のスキャンテスト装置は、前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記非同期セットリセット付きフリップフロップの前記非同期セット／リセット端子を制御し、読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶素子から出力された前記Ｐ個の書き込みデータを前記アドレス制御端子からの信号の制御により並び替えた各データに加え、前記データライン切換回路で前記記憶素子から出力されるデータの接続を切り換えて出力されるＰ個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、スキャンシフト期間のサイクルを可変制御することを実現することができる。
【００２８】
さらに、本発明のスキャンテスト装置は、前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、テストモード時に、前記記憶素子にデータを書き込み、前記Read/Write端子からの信号の状態に応じて前記スキャンシフト／キャプチャー切換信号発生回路で前記スキャンシフト期間のサイクルを変更しながら、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、前記記憶素子への書き込み回数を減らすことができるため、スキャンシフト期間をさらに短くでき、この結果、更にパターン長を短くすることが実現できる。また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００２９】
さらに、本発明のスキャンテスト装置は、前記Read/Write端子からの信号が書き込み状態である場合は、前記スキャンシフト期間のサイクルに、前記記憶手段へデータを書き込むデータ書き込み期間を含め、該データ書込み期間に書き込まれた前記書き込みデータのうち、前記アドレス制御端子からの信号の制御により出力される前記Ｐ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御し、読み出し状態が続く場合は、前記スキャンシフト期間のサイクルに、前記データ書き込み期間を含めず、前記記憶素子から出力された前記Ｐ個の書き込みデータを前記アドレス制御端子からの信号の制御により並び替えた各データに加え、前記データライン切換回路で前記記憶素子から出力されるデータの接続を切り換えて出力されるＰ個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、スキャンシフト期間のサイクルを可変制御することを実現することができる。
【００３０】
さらに、本発明のスキャンテスト装置は、前記制御回路は、アドレス制御端子からの信号により制御される読み出し専用メモリからなり、テストモード時に、前記読み出し専用メモリから出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子の制御を行うものである。
これにより、制御回路として書き込み読み出し可能な記憶素子を用いた場合と比べ、データ入力端子などを制御する端子が不要になり、これにより、スキャンテスト装置内にさらに多くのスキャンチェーンを確保することが可能となる。また、チップサイズも小さくすることもできる。
【００３１】
さらに、本発明のスキャンテスト装置は、前記制御回路は、アドレス制御端子からの信号により制御される読み出し専用メモリからなり、テストモード時に、前記読み出し専用メモリから出力されるＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、制御回路として書き込み読み出し可能な記憶素子を用いた場合と比べ、データ入力端子などを制御する端子が不要になり、これにより、スキャンテスト装置内にさらに多くのスキャンチェーンを確保することが可能となる。また、チップサイズも小さくすることもできる。
【００３２】
さらに、本発明のスキャンテスト装置は、前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、テストモード時に、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、制御回路として書き込み読み出し可能な記憶素子を用いた場合と比べ、データ入力端子などを制御する端子が不要になり、これにより、スキャンテスト装置内にさらに多くのスキャンチェーンを確保することが可能となる。また、記憶素子のチップサイズが小さいことに加え、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積をより小さくすることが可能となる。
【００３３】
さらに、本発明のスキャンテスト装置は、前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備え、テストモード時に、前記データ切換制御回路の制御により前記データライン切換回路で前記書き込みデータの接続が切り換えられたＰ（Ｐは１以上の整数）個の各データを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、前記記憶素子への書き込み回数をさらに減らすことができ、且つ各スキャンチェーン上のフリップフロップに設定することができるデータ数を増やすことができるため、検査時間を短縮することができると共に、検査レベルを改善することが可能となる。
【００３４】
さらに、本発明のスキャンテスト装置は、前記制御回路は、Ｐ（Ｐは１以上の整数）個のフリップフロップで構成される、シフト動作のみを行うシフトレジスターチェーンからなり、テストモード時に、前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力される各データを用いて、前記各非同期セットリセット付きフリップフロップの非同期セット／リセット端子を制御するものである。
これにより、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子の数を削減することができ、この結果、外部端子を大幅に削減して、当該装置内により多くのスキャンチェーンを確保することが可能となる。
【００３５】
さらに、本発明のスキャンテスト装置は、Ｐ（Ｐは１以上の整数）個のフリップフロップで構成される、シフト動作のみを行うシフトレジスターチェーンからなり、テストモード時に、前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力されるデータを用いて、前記各非同期セット付きフリップフロップのセット端子もしくは各非同期リセット付きフリップフロップのリセット端子を制御するものである。
これにより、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子の数を削減することができ、この結果、外部端子を大幅に削減して、当該装置内により多くのスキャンチェーンを確保することが可能となる。また、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００３６】
さらに、本発明のスキャンテスト装置は、前記Ｐ本のスキャンチェーンのうち、フリップフロップの段数が多いスキャンチェーンは、前記シフトレジスターチェーンの入力に近いフリップフロップと接続し、フリップフロップの段数が少ないスキャンチェーンは、前記シフトレジスターチェーンの入力から遠いフリップフロップと接続するものである。
これにより、各スキャンチェーン上のフリップフロップに値を設定するシフト期間をさらに短くできるため、検査パターン長を短くでき、且つ検査時間の短縮も行うことができる。
【００３７】
また、本発明のスキャンテスト装置は、複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本のスキャンチェーンを有するスキャンテスト装置において、前記各スキャンチェーンの先頭のフリップフロップに接続されたＰ個のスキャン機能付きフリップフロップと、該Ｐ個のスキャン機能付きフリップフロップのＤＴ端子を制御する、前記スキャンチェーンを駆動する第１のクロックの周波数と異なる周波数を持つ第２のクロックで駆動するシフト動作のみを行う複数のシフトレジスタと、該各シフトレジススタにデータを入力するデータ入力端子とを備え、テストモード時に、前記各シフトレジスタのＱ，ＮＱ端子から出力される各データを用いて、前記各スキャンチェーンの先頭に接続された前記スキャン機能付きフリップフロップを制御するものである。
これにより、各スキャンチェーンに更に複雑な値を設定することができ、この結果、検査レベルを更に改善することができる。
【００３８】
さらに、本発明のスキャンテスト装置は、前記各スキャンチェーンの先頭のフリップフロップに接続された前記スキャン機能付きフリップフロップの代わりに、スキャン機能なしフロップフロップを接続するものである。
これにより、セル面積の小さいフリップフロップを用いることができると共に配線数も少なくなるので、当該装置の回路面積を小さくすることが可能となる。
【００３９】
さらに、本発明のスキャンテスト装置は、前記スキャンチェーンの本数に応じて、前記第１のクロックの周波数と前記第２のクロックの周波数とを調整するものである。
これにより、検査時間を短縮することができる。
【００４０】
さらに、本発明のスキャンテスト装置は、前記スキャンチェーンの本数が多い場合は、前記シフトレジスターチェーンの数を増加させ、該各シフトレジスターチェーン上のフリップフロップの数を同数にすると共に、該フリップフロップの数に応じて、該各シフトレジスターチェーン上のフリップフロップを駆動するクロックの周波数と、前記スキャンチェーン上のフリップフロップを駆動するクロックの周波数の調整を行い、前記シフトレジスターチェーン上の各フリップフロップのＱ，ＮＱ端子から出力される各データを用いて、前記スキャン機能なしフリップフロップを制御するものである。
これにより、検査の安定が図れる。
【００４１】
さらに、本発明のスキャンテスト装置は、テストモードはスキャンテストモードであるものである。
これにより、当該スキャンテスト装置においてスキャンテストを実行できる。
【発明の効果】
【００４２】
本発明のスキャンテスト装置によれば、複数本のスキャンチェーンの先頭に、該スキャンチェーンにデータをセットするデータセット用のフリップフロップと、該データセット用フリップフロップを制御する制御回路とを設けるようにしたので、該各スキャンチェーンに結果を観測する出力端子を設け、データを入力する入力端子を設けるが必要なくなるので、当該スキャンテスト装置により多くのスキャンチェーンの確保が可能となり、テストパターン長の削減、及び検査時間の短縮を実現できる。
また、本発明のスキャンテスト装置によれば、前記データセット用フリップフロップとして、リセット付きフリップフロップ、あるいはセット付きフリップフロップを用いるようにしたので、セル面積の小さいフリップフロップを用いることができ、またその配線数も少なくなるので、当該スキャンテスト装置の回路面積を小さくすることが可能となる。
また、本発明のスキャンテスト装置によれば、前記制御回路が、任意の値を発生させるパターン発生器からなるようにしたので、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子を大幅に削減して、当該装置内に多くのスキャンチェーンを確保することを実現できる。
【００４３】
また、本発明のスキャンテスト装置によれば、前記制御回路が、外部端子より入力されたデータをデコードするデコーダ回路からなるようにしたので、任意の値をスキャンチェーン上の各フリップフロップに設定することができ、検査レベルを向上させることができる。
【００４４】
また、本発明のスキャンテスト装置によれば、前記制御回路は、データの書き込み読み出しが可能な記憶素子と、前記記憶素子のアドレス及びRead/Write 信号を発生させて該記憶素子を制御するメモリ制御回路とからなるようにしたので、前記各スキャンチェーン上のフリップフロップに、更に複雑なデータを入力することが可能となるため、さらに検査レベルを向上させることができる。
【００４５】
また、本発明のスキャンテスト装置によれば、前記制御回路である記憶素子を制御するRead/Write端子からの信号の状態によって、データをシフトさせるスキャンシフト期間のサイクルを変更するスキャンシフト／キャプチャー切換信号発生回路をさらに備えるようにしたので、前記記憶素子への書き込み動作を行わない場合は、シフト期間のサイクルを短くすることができるため、各データのパターン数を削減できると共に、書き込み期間も削減できるため、検査時間を大幅に削減することが可能となる。
【００４６】
また、本発明のスキャンテスト装置によれば、前記制御回路は、前記記憶素子に書き込まれた前記書き込みデータの接続を切り換えるデータライン切換回路と、該データライン切換回路における前記書き込みデータの接続の切り換えを制御するデータ切換制御回路とをさらに備えるようにしたので、前記記憶素子への書き込み回数を減らすことができ、且つ各スキャンチェーン上のフリップフロップに設定できるデータ数を増やすことができるため、スキャンシフト期間をさらに短くでき、更にパターン長を短くすることが実現できると共に、検査レベルを改善することができる。
【００４７】
また、本発明のスキャンテスト装置によれば、前記制御回路が、アドレス制御端子からの信号により制御される読み出し専用メモリからなるようにしたので、外部端子を更に削減することができ、さらに、チップサイズも小さくすることができる。
【００４８】
また、本発明のスキャンテスト装置によれば、前記制御回路が、複数のフリップフロップで構成される、シフト動作のみを行うシフトレジスタチェーンからなるようにしたので、当該スキャンテスト装置の各スキャンチェーンにデータをセットする入力端子の数を削減することができ、この結果、外部端子を大幅に削減して、当該装置内により多くのスキャンチェーンを確保することが可能となる。
【００４９】
また、本発明のスキャンテスト装置によれば、複数本のスキャンチェーンにデータをセットするのを制御する、複数のシフトレジスタからなる制御回路を駆動させるクロックの周波数と、前記各スキャンチェーン上のフリップフロップを駆動させるクロックの周波数とを異なるものにしたので、短い時間で任意の値を各スキャンチェーンに設定することができ、これにより、検査レベルの改善、及び検査時間の短縮を実現することができる。
【発明を実施するための最良の形態】
【００５０】
（実施の形態１）
以下、図１〜図３を用いて、本発明の実施の形態１にかかるスキャンテスト装置について説明する。
まず、図１を用いて、本実施の形態１のスキャンテスト装置の構成を説明する。図１は、本実施の形態１にかかるスキャンテスト装置の構成を示す図である。
【００５１】
図１において、本発明のスキャンテスト装置１００は、スキャンシフトモードとスキャンキャプチャーモードとを切り換える切換信号Ｓ１１３が入力されるスキャンシフト/キャプチャー切換端子１１３と、複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本の第１〜第Ｐのスキャンチェーンと、該各スキャンチェーンの先頭にある第１のフリップフロップ１０２，１０７に接続され、該接続されたそれぞれのスキャンチェーンにデータをセットする、第１〜第Ｐのスキャンチェーンのデータセット用の非同期セットリセット付きフリップフロップ（以下、「第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ」と称す。）１０１，１０６と、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期セット／リセット端子を制御する制御回路１５０と、前記各スキャンチェーンの最後にあるフリップフロップ１０４，１０９からの出力信号Ｓ１０４，Ｓ１０９を出力する第１〜第Ｐの出力端子１０５，１１０と、前記各フリップフロップ１０２〜１０４，１０７〜１０９、データセット用フリップフロップ１０１，１０６、及び前記制御回路１５０を駆動させるクロック信号Ｓ１１２が入力されるクロック端子１１２と、スキャンテストの対象である組み合わせ回路１１１とからなるものである。
【００５２】
そして、本実施の形態１の前記制御回路１５０は、任意のデータを発生させ、該発生させたデータのうちＰ個の第１〜第Ｐの出力データＳ１１５１，Ｓ１１５２を出力するパターン発生器１１５と、該パターン発生器１１５から出力された第１〜第Ｐのデータをそれぞれ２本に分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記パターン発生器１１５からの各出力Ｓ１１５１，Ｓ１１５２と前記切換信号Ｓ１１３、及び該各出力Ｓ１１５１，Ｓ１１５２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１と、前記パターン発生器１１５をリセットさせるリセット信号が入力されるリセット端子１１４とからなるものである。
【００５３】
そして、Ｓ１０２〜Ｓ１０４，Ｓ１０７〜Ｓ１０９は各スキャンチェーン上のフリップフロップからの出力信号、Ｓ１１１１〜Ｓ１１１６は、スキャンキャプチャー動作時に、前記組み合わせ回路１１１から前記各フリップフロップ１０２〜１０４，１０７〜１０９へ入力されるデータ信号である。
【００５４】
なお、前記パターン発生器１１５からの各出力Ｓ１１５１，Ｓ１１５２を２本に分岐し、そのうちの一方を前記第１〜第Ｐのインバータ１１６，１１７で反転させる理由は、前記第１〜第Ｐチェーンのデータ用Ｆ．Ｆの非同期用セット端子Ｓ及びリセット端子Ｒを制御するには、前記パターン発生器１１５において発生させたＰ個の各データから、反転の関係にある２本の制御信号を生成して、該２本の制御信号を前記非同期セット／リセット端子のそれぞれに入力させる必要があるためであり、また、前記ＮＡＮＤ回路１１８〜１２１を設ける理由は、スキャンキャプチャー動作時に、前記非同期セット／リセット端子を、共にディセーブル状態にするためである。
【００５５】
以下、前述したような構成を有する本実施の形態１にかかるスキャンテスト装置１００の一連の動作について、図２及び図３を参照しながら説明する。
【００５６】
図２は、本実施の形態１にかかるスキャンテスト装置の動作を示す概略図であり、図３は、本実施の形態１にかかるスキャンテスト装置の、最初のシフト動作期間とキャプチャー動作期間における、各構成部から出力される信号波形図である。なお、ここでは、前記第１のスキャンチェーン上にｎ（ｎは１以上の整数）個のフリップフロップ（以下、それぞれを「第１〜第ｎのＦ．Ｆ」と称す。）１０２〜１０４が接続され、また、前記第Ｐのスキャンチェーン上にｍ個のフリップフロップ（以下、それぞれを「第１〜第ｍのＦ．Ｆ」と称す。）１０７〜１０９が接続されているものとして説明する。
【００５７】
図２に示すように、本実施の形態１のスキャンテスト装置１００における動作状態は、テストモードを設定するテストモード設定期間と、前記各スキャンチェーン上の各フリップフロップに任意のデータを設定し、且つ後述のスキャンキャプチャー動作期間に各フリップフロップに格納された値を第１〜第Ｐの出力端子１０５，１１０から出力するスキャンシフト動作期間と、前記スキャンシフト期間に各フリップフロップに設定されたデータを用いて、組み合わせ回路１１１を動作させて、その結果を各フリップフロップに格納するスキャンキャプチャー動作期間と、の３つの状態が存在する。なお、当該スキャンテスト装置１００が備えられているＬＳＩ（図示せず）の外部端子に“０”“１”を入力することで、当該スキャンテスト装置をスキャンテストモードに設定できるＬＳＩのスキャンテスト装置においては、前記テストモード設定期間は不要である。
【００５８】
そして、前記スキャンシフト動作期間は、前記第１〜第Ｐのスキャンチェーンのうち、該スキャンチェーン上のフリップフロップの数が最も多いスキャンチェーンのフリップフロップ数にクロックの周期を乗算した期間になる。例えば、図１のスキャンテスト装置において、第１のスキャンチェーンのフリップフロップの数が最大であるとすると、前記スキャンシフト期間は、ｎサイクル期間（１サイクルはクロック周期）が必要となる。なお、前記スキャンシフト期間を算出する際、各スキャンチェーンのデータ用Ｆ．Ｆ１０１，１０６は、前記各スキャンチェーン上のフリップフロップとして数えられていないが、これは、前記データ用Ｆ．Ｆ１０１，１０６は、制御回路１５０より出力された信号により制御されたデータを、それぞれ接続されたスキャンチェーンにセットするものであるため、スキャンシフト期間として１段加算する必要がないためである。
【００５９】
次に、図３を用いて、当該スキャンテスト装置１００の動作について詳述する。なお、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”のとき、スキャンシフト動作期間となり、該切換信号Ｓ１１３が“０”のとき、スキャンキャプチャー動作期間となるものとし、また、リセット端子１１４から入力されたリセット信号Ｓ１１４によって、パターン発生器１１５から、第１の出力Ｓ１１５１として１→０→１→０、また第Ｐの出力Ｓ１１５２として１→１→０→０が出力されるものとし、さらに、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が “０”のとき、非同期セット／リセット状態（イネーブル状態）となり、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が共に“１”のとき、非同期セット／リセットがかからない（ディセーブル状態）状態となるものとして説明を行う。
【００６０】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となり、パターン発生器１１５から第１〜第Ｐの出力Ｓ１１５１，Ｓ１１５２が発生する。この各出力Ｓ１１５１，Ｓ１１５２はそれぞれ２つに分岐され、そのうちの一方が第１〜第Ｐのインバータ１１６，１１７で反転されて反転信号Ｓ１１６，Ｓ１１７となり、前記出力Ｓ１１５１，Ｓ１１５２，Ｓ１１６，Ｓ１１７と、前記切換信号Ｓ１１３とで論理演算して得た制御信号Ｓ１１８〜Ｓ１２１を、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子に入力する。この制御信号Ｓ１１８〜Ｓ１２１の入力により、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子が制御され、第１〜第Ｐのスキャンチェーンの第１のＦ．Ｆそれぞれに、データがセットされる。
【００６１】
これをスキャンシフト動作期間、ここではｎサイクル、繰り返すことにより、前記制御信号Ｓ１１８〜Ｓ１２１による制御の下、前記各データセット用Ｆ．Ｆ１０１，１０６から入力された各スキャンチェーン上の各フリップフロップ１０２〜１０４，１０７〜１０９すべてに値が設定される。
【００６２】
このようにして、最大数のＦ．Ｆを持つ第１のスキャンチェーン上の第ｎのフリップフロップ１０４に値を設定後、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力する。これにより、スキャンキャプチャー動作期間となり、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１６を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９に格納する。
【００６３】
そしてこの後、再度、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力してスキャンシフト動作期間にし、このスキャンシフト動作により、前記スキャンキャプチャー動作期間に各フリップフロップ１０２〜１０４，１０７〜１０９に格納した結果を、第１〜第Ｐの出力端子１０５，１１０から出力しながら、且つ、新たに次のスキャンキャプチャー動作の為のデータを、前記制御回路１５０から出力される制御信号Ｓ１１８〜Ｓ１２１の制御の下、各々のフリップフロップ１０２〜１０４，１０７〜１０９に設定を行っていく。
【００６４】
つまり、本実施の形態１によれば、制御回路１５０中のパターン発生器１１５から出力される第１〜第Ｐの出力Ｓ１１５１，Ｓ１１５２より制御信号Ｓ１１８〜Ｓ１２１を生成し、該各制御信号Ｓ１１８〜Ｓ１２１により、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を制御し、スキャンシフト動作期間に、各スキャンチェーン上のフリップフロップ１０２〜１０４，１０７〜１０９にデータをセットし、スキャンキャプチャー動作期間に、組み合わせ回路１１１からの出力Ｓ１１１１〜Ｓ１１１６を前記各フリップフロップに格納し、スキャンシフト動作期間に、前記スキャンキャプチャー動作期間に各フリップフロップ１０２〜１０４，１０７〜１０９に格納された値を出力端子より出力していくと共に、前記前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を、スキャンチェーン上に接続された各フロップフロップ１０２〜１０４，１０７〜１０９に設定することが可能となるため、スキャンテスト装置１００内の各スキャンチェーン毎に入力端子がなく、出力端子しか存在しない構成であっても、スキャンテストを実現することができる。
【００６５】
以上のように、本実施の形態１によれば、スキャンテスト装置１００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を設け、さらにテストモード時に、前記データセット用フリップフロップ１０１，１０６の非同期セット／リセット端子を制御する制御回路１５０を備えるようにしたので、当該スキャンテスト装置１００の各スキャンチェーンにデータをセットする入力端子を削除することができ、この結果、外部端子を大幅に削減して、当該装置１００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できると共に、検査時間の短縮も図ることができる。
【００６６】
なお、上記説明では、前記データセット用Ｆ．Ｆとしてスキャン機能のない非同期セットリセット付きのフリップフロップを用いて説明したが、該データセット用Ｆ．Ｆとして、スキャン機能付き非同期セットリセット付きのフリップフロップを用いても、同じ効果が得られることは言うまでもない。
【００６７】
また、本実施の形態１においては、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６のＤ端子が、未接続（ＯＰＥＮ）の場合を例に挙げて説明したが、該Ｄ端子が、電源またはＧＮＤに接続されていてもよい。
【００６８】
さらに、本実施の形態１においては、パターン発生器１５０からの出力Ｓ１１５１，Ｓ１１５２を２本に分岐し、そのうちの一方を反転させた後、ＮＡＮＤ回路にて切換信号Ｓ１１３と論理演算をとるものとして説明したが、この回路はこれに限るものではなく、どのようなものであってもよいし、故障検出率には影響が無いためＮＡＮＤ回路を介することなく、Ｓ１１６とＳ１１８、Ｓ１１５１とＳ１１９、Ｓ１１７とＳ１２０、Ｓ１１５２とＳ１２１を接続するようにしても問題ない。
【００６９】
（実施の形態２）
以下、図４及び図５を用いて、本実施の形態２にかかるスキャンテスト装置について説明する。
【００７０】
前記実施の形態１では、前記スキャンテスト装置の複数本あるスキャンチェーンの先頭に、該接続されたスキャンチェーンにデータを設定するデータセット用Ｆ．Ｆとして、非同期セットリセット付きフリップフロップを用い、制御回路にて生成した任意の値で、前記非同期セット／リセット端子を制御する場合について説明したが、本実施の形態２では、前記データセット用フリップフロップが、非同期セット付きフリップフロップもしくは非同期リセット付きフリップフロップである場合について説明する。なお、本実施の形態２においては、データセット用フリップフロップが、非同期リセット付きフリップフロップである場合を例に挙げて説明する。
【００７１】
まず、図４を用いて、本実施の形態２のスキャンテスト装置の構成を説明する。図４は、本実施の形態２にかかるスキャンテスト装置の構成を示す図である。
図４において、本発明のスキャンテスト装置２００は、各スキャンチェーンの先頭にある第１のフリップフロップ１０２，１０７に接続され、該接続されたそれぞれのスキャンチェーンにデータをセットする、第１〜第Ｐのスキャンチェーンのデータセット用の非同期リセット付きフリップフロップ（以下、「第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ」と称す。）２０１，２０２と、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路２５０と、前記各フリップフロップ１０２〜１０４，１０７〜１０９及び前記制御回路２５０を駆動させるクロック信号Ｓ１１２が入力されるクロック端子１１２と、前記各スキャンチェーンのデータセット用Ｆ．Ｆ２０１，２０２を駆動させるデータセット用クロック信号である、クロック信号Ｓ１１２の反転信号Ｓ２０３を生成するインバータ回路２０３とを備えている。なお、そのほかの構成は、前記実施の形態１の構成と同様であるため、ここでは説明を省略する。
【００７２】
そして、本実施の形態２の前記制御回路２５０は、任意のデータを発生させ、該発生させたデータのうちＰ個の第１〜第Ｐの出力データＳ１１５１，Ｓ１１５２を出力するパターン発生器１１５と、前記パターン発生器１１５をリセットさせるリセット信号が入力されるリセット端子１１４とからなるものであり、前記第１〜第Ｐの出力データＳ１１５１，Ｓ１１５２により、接続された各スキャンチェーンのデータセット用Ｆ．Ｆ２０１，２０２の非同期リセット端子を制御するようにする。
【００７３】
ここで、本実施の形態２では、前記データセット用フリップフロップ２０１，２０２のＤ端子に電源２０４を接続する必要がある。これは、各スキャンチェーンのデータセット用フリップフロップが、非同期リセット付きフリップフロップであるため、信号Ｓ２０１，Ｓ２０２として“０”は出力できても、“１”を出力できないため、Ｄ端子に電源２０４を接続して前記信号Ｓ２０１，Ｓ２０２として“１”を出力できるようにするためである。従って、逆に、前記データセット用フリップフロップ２０１，２０２として非同期セット付きフリップフロップを用いた場合には、該データセット用フリップフロップ２０１，２０２のＤ端子はＧＮＤを接続する必要がある。
【００７４】
なお、前記各スキャンチェーンのデータセット用フリップフロップ２０１，２０２を駆動させるクロック信号として、前記制御回路２５０及びスキャンチェーン上の各フリップフロップを駆動させるクロック信号Ｓ１１２の反転信号Ｓ２０３を用いる理由は、内部遅延（例えば、該パターン発生器１１５からデータセット用Ｆ．Ｆ２０１，２０２間の配線遅延や、該データセット用Ｆ．Ｆ２０１，２０２内での処理遅延等）により、前記各スキャンチェーン上のフリップフロップへの信号Ｓ２０１，Ｓ２０２の出力タイミングが遅延することによって、誤った値が各フリップフロップに入力されないようにするためである。
【００７５】
以下、前述したような構成を有する本実施の形態２にかかるスキャンテスト装置２００の一連の動作について、図５を参照しながら説明する。
図５は、本実施の形態２にかかるスキャンテスト装置の、最初のシフト動作期間とキャプチャー動作期間における、各構成部から出力される信号波形図である。なお、本実施の形態２においても、前記実施の形態１と同様、第１のスキャンチェーン上に第１〜第ｎのＦ．Ｆ１０２〜１０４が接続され、また、前記第Ｐのスキャンチェーン上に第１〜第ｍのＦ．Ｆ１０７〜１０９が接続されているものとし、該第１〜第Ｐのスキャンチェーンのうち、第１のスキャンチェーンのフリップフロップの数が最大であって、前記スキャンシフト期間は、ｎサイクル期間（１サイクルはクロック周期）であるものとする。
【００７６】
また、ここでは、前記実施の形態１と同様、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”のとき、スキャンシフト動作期間となり、該切換信号Ｓ１１３が“０”のとき、スキャンキャプチャー動作期間になるものとし、また、リセット端子１１４から入力されたリセット信号Ｓ１１４によって、パターン発生器１１５から、第１の出力Ｓ１１５１として１→０→１→０、また第Ｐの出力Ｓ１１５２として１→１→０→０が出力されるものとし、さらに、前記各スキャンチェーンのデータセット用Ｆ．Ｆ２０１，２０２の非同期リセット端子への入力が“０”のとき、非同期リセット状態（イネーブル状態）となり、前記各スキャンチェーンのデータセット用Ｆ．Ｆ２０１，２０２の非同期リセット端子への入力が“１”のとき、非同期リセットがかからない（ディセーブル状態）状態となるものとして説明を行う。
【００７７】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となり、パターン発生器１１５から第１〜第Ｐの出力Ｓ１１５１，Ｓ１１５２が発生する。この各出力Ｓ１１５１，Ｓ１１５２はそれぞれ第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ２０１，２０２の非同期リセット端子に入力する。この出力Ｓ１１５１，Ｓ１１５２の入力により、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ２０１，２０２の非同期リセット端子が制御され、第１〜第Ｐのスキャンチェーンの第１のＦ．Ｆそれぞれに、データがセットされる。
【００７８】
これをスキャンシフト動作期間、ここではｎサイクル、繰り返すことにより、前記出力Ｓ１１５１，Ｓ１１５２による制御の下、前記各データセット用Ｆ．Ｆ２０１，２０２から入力された各スキャンチェーン上の各フリップフロップ１０２〜１０４，１０７〜１０９すべてに値が設定される。
【００７９】
このようにして、最大数のＦ．Ｆを持つ第１スキャンチェーン上の第ｎのフリップフロップ１０４に値を設定後、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力する。これにより、スキャンキャプチャー動作期間となり、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１６を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９に格納する。
【００８０】
そしてこの後、再度、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力してスキャンシフト動作期間にし、このスキャンシフト動作により、前記スキャンキャプチャー動作期間に各フリップフロップ１０２〜１０４，１０７〜１０９に格納した結果を、第１〜第Ｐの出力端子１０５，１１０から出力しながら、且つ、新たに次のスキャンキャプチャー動作の為のデータを、前記制御回路１５０からの出力Ｓ１１５１，１１５２の制御の下、各々のフリップフロップ１０２〜１０４，１０７〜１０９に設定を行っていく。
【００８１】
つまり、本実施の形態２によれば、制御回路２５０中のパターン発生器１１５から出力される第１〜第Ｐの出力Ｓ１１５１，Ｓ１１５２により、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ２０１，２０２から出力される値を制御し、スキャンシフト動作期間に、その制御された値を、スキャンチェーン上に接続された各フロップフロップ１０２〜１０４，１０７〜１０９に設定することが可能となるため、スキャンテスト装置２００内の各スキャンチェーンに出力端子しか存在しなくても、スキャンテストを実現することができる。
【００８２】
以上のように、本実施の形態２によれば、スキャンテスト装置２００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期リセット付きフリップフロップ２０１，２０２を設け、さらにテストモード時に、前記データセット用フリップフロップ２０１，２０２の非同期リセット端子を制御する制御回路２５０を備えるようにしたので、当該スキャンテスト装置２００の各スキャンチェーンにデータをセットする入力端子を削除することができ、この結果、外部端子を大幅に削減して、当該装置２００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。
【００８３】
また、本実施の形態２によれば、非同期セット／リセット端子が共についたフリップフロップを用いずに、非同期セットのみの機能もしくは、非同期リセットのみの機能を用いたことで、前記実施の形態１の構成より、さらにセル面積の小さいフリップフロップを用いることができると共に、配線数も少なくなるので、当該装置２００の回路面積を小さくすることが可能となる。
【００８４】
なお、本実施の形態２では、前記データセット用Ｆ．Ｆとして、スキャン機能のない非同期リセット付きフリップフロップを用いて説明したが、前述したように、Ｄ端子にＧＮＤを接続した、スキャン機能のない非同期セット付きフリップフロップを用いてもよく、さらに、スキャン機能付きの非同期リセット付きフリップフロップ、もしくはスキャン付きの非同期セット付きフリップフロップを用いても、同じ効果が得られる。
【００８５】
（実施の形態３）
以下、図６及び図７を用いて、本実施の形態３にかかるスキャンテスト装置の構成について説明する。
前記実施の形態１においては、各スキャンチェーンにデータをセットするデータセット用Ｆ．Ｆのセット／リセット端子を制御する制御回路が、任意の値を発生するパターン発生器である場合を説明したが、本実施の形態３においては、前記制御回路が、外部端子から入力された値をデコードするデコーダ回路である場合について説明する。
【００８６】
まず、図６を用いて、本実施の形態３のスキャンテスト装置の構成を説明する。図６は、本実施の形態３にかかるスキャンテスト装置の構成を示す図である。
【００８７】
図６において、本発明のスキャンテスト装置３００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路３５０を備えるものであり、本実施の形態３の制御回路３５０は、外部より第１〜第Ｔ（Ｔは１以上の任意の整数）のテスト信号Ｓ３０２〜Ｓ３０４が入力される第１〜第Ｔのテスト端子３０２〜３０４と、該入力されたテスト信号Ｓ３０２〜Ｓ３０４をデコードし、第１〜第Ｐのデコード値Ｓ３０１１，Ｓ３０１２を出力するデコーダ回路３０１と、該デコーダ回路３０１から出力された第１〜第Ｐのデコード値Ｓ３０１１，Ｓ３０１２をそれぞれ２本に分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記デコーダ回路３０１からの各デコード値Ｓ３０１１，Ｓ３０１２と前記切換信号Ｓ１１３、及び該各デコード値Ｓ３０１１，Ｓ３０１２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態１の構成と同様であるため、ここでは説明を省略する。
【００８８】
また、前記制御回路３５０中にて、前記デコーダ回路３０１からの各出力Ｓ３０１１，Ｓ３０１２を２本に分岐し、そのうちの一方を前記第１〜第Ｐのインバータで反転させる理由は、前記実施の形態１において説明したように、第１〜第Ｐチェーンのデータ用Ｆ．Ｆの非同期用セット端子Ｓ及びリセット端子Ｒを制御するには、前記デコーダ回路３０１から出力されるＰ個の各デコード値から、反転の関係にある２本の制御信号を生成し、該２本の制御信号を前記非同期セット／リセット端子のそれぞれに入力させる必要があるためであり、また、前記ＮＡＮＤ回路１１８〜１２１を設ける理由は、スキャンキャプチャー動作時に、前記非同期セット／リセット端子を、共にディセーブル状態になるようにするためである。
【００８９】
以下、前述したような構成を有する本実施の形態３にかかるスキャンテスト装置３００の一連の動作について、図３を参照しながら説明する。
なお、本実施の形態３においても、前記実施の形態１と同様、第１のスキャンチェーン上に第１〜第ｎのＦ．Ｆ１０２〜１０４が接続され、また、前記第Ｐのスキャンチェーン上に第１〜第ｍのＦ．Ｆ１０７〜１０９が接続されているものとし、該第１〜第Ｐのスキャンチェーンのうち、第１のスキャンチェーンのフリップフロップの数が最大であって、前記スキャンシフト期間は、ｎサイクル期間（１サイクルはクロック周期）であるものとする。
【００９０】
また、ここでは、前記実施の形態１と同様、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”のとき、スキャンシフト動作期間となり、該切換信号Ｓ１１３が“０”のとき、スキャンキャプチャー動作期間となるものとし、また、リセット端子１１４から入力されたリセット信号Ｓ１１４によって、パターン発生器１１５から、第１のデコード値Ｓ３０１１として１→０→１→０、また第Ｐのデコード値Ｓ３０１２として１→１→０→０が出力されるものとし、さらに、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が “０”のとき、非同期セット／リセット状態（イネーブル状態）となり、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が共に“１”の場合に非同期セット／リセットがかからない（ディセーブル状態）状態となるものとして説明を行う。
【００９１】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となる。そして、第１〜第Ｔのテスト端子３０２〜３０４より任意の値を入力し、デコーダ回路３０１から第１〜第Ｐのデコード値Ｓ３０１１，Ｓ３０１２が出力される。この各デコード値Ｓ３０１１，Ｓ３０１２はそれぞれ２つに分岐され、そのうちの一方が第１〜第Ｐのインバータ１１６，１１７で反転されて反転信号Ｓ１１６，Ｓ１１７となり、前記出力Ｓ３０１１，Ｓ３０１２，Ｓ１１６，Ｓ１１７と、前記切換信号Ｓ１１３とで論理演算して得た制御信号Ｓ１１８〜Ｓ１２１を、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子に入力する。この制御信号Ｓ１１８〜Ｓ１２１の入力により、第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子が制御され、第１〜第Ｐのスキャンチェーンの第１のＦ．Ｆそれぞれに、データがセットされる。
【００９２】
これをスキャンシフト動作期間、ここではｎサイクル、繰り返すことにより、前記制御信号Ｓ１１８〜Ｓ１２１による制御の下、前記各データセット用Ｆ．Ｆ１０１，１０６から入力された各スキャンチェーン上の各フリップフロップ１０２〜１０４，１０７〜１０９すべてに値が設定される。
【００９３】
このようにして、最大数のＦ．Ｆを持つ第１のスキャンチェーン上の第ｎのフリップフロップ１０４に値を設定後、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力する。これにより、スキャンキャプチャー動作期間となり、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１６を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９に格納する。
【００９４】
そしてこの後、再度スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力してスキャンシフト動作期間にし、このスキャンシフト動作により、前記スキャンキャプチャー動作期間に各フリップフロップ１０２〜１０４，１０７〜１０９に格納した結果を、第１〜第Ｐの出力端子１０５，１１０から出力しながら、且つ、新たに次のスキャンキャプチャー動作の為のデータを、前記制御回路３５０から出力される制御信号Ｓ１１８〜Ｓ１２１の制御の下、各々のフリップフロップ１０２〜１０４，１０７〜１０９に設定を行っていく。
【００９５】
つまり、本実施の形態３によれば、制御回路３５０中のデコーダ回路３０１から出力される第１〜第Ｐのデコード値Ｓ３０１１，Ｓ３０１２より制御信号Ｓ１１８〜Ｓ１２１を生成し、該各制御信号Ｓ１１８〜Ｓ１２１により、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を制御し、スキャンシフト動作期間に、スキャンキャプチャー動作期間に各フリップフロップ１０２〜１０４，１０７〜１０９に格納された値を出力端子より出力していくと共に、前記前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を、スキャンチェーン上に接続された各フロップフロップ１０２〜１０４，１０７〜１０９に設定することが可能となるため、スキャンテスト装置３００内の各スキャンチェーン毎に入力端子がなく、出力端子しか存在しない構成であっても、スキャンテストを実現することができる。
【００９６】
以上のように、本実施の形態３によれば、スキャンテスト装置３００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を設け、さらにテストモード時に、前記データセット用フリップフロップ１０１，１０６の非同期セット／リセット端子を制御する制御回路３５０を備えるようにしたので、当該スキャンテスト装置３００の各スキャンチェーンにデータをセットする入力端子の数を削減することができ、この結果、外部端子を削減して、当該装置３００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。
【００９７】
また、本実施の形態３によれば、外部端子３０２〜３０４からテスト信号を入力し、直接デコーダ回路３０１を制御するようにしたので、前記実施の形態１のパターン発生器で生成できない値をスキャンチェーン上の各フリップフロップに設定することができ、検査レベルを向上させることができる。
【００９８】
なお、本実施の形態３においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、図７に示すように、前記データセット用Ｆ．Ｆが、非同期用リセット付きフリップフロップもしくは、図示していないが非同期用セット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用リセット付きフリップフロップの場合は、図７に示すようにＤ端子に電源を接続し、一方、非同期用セット付きフリップフロップの場合は、Ｄ端子にＧＮＤを接続する必要があることは、前記実施の形態２において説明した通りである。
【００９９】
（実施の形態４）
以下、図８から図１２を用いて、本実施の形態４に係るスキャンテスト装置について説明する。
前記実施の形態１においては、各スキャンチェーンにデータをセットするデータセット用Ｆ．Ｆのセット／リセット端子を制御する制御回路が、任意の値を発生するパターン発生器である場合を説明したが、本実施の形態４においては、前記制御回路が、外部端子から入力された値を書き込み読み出し可能な記憶素子と、該記憶素子を制御するメモリ制御回路とからなる場合について説明する。
【０１００】
まず、図８を用いて、本実施の形態４のスキャンテスト装置の構成を説明する。図８は、本実施の形態４にかかるスキャンテスト装置の構成を示す図である。
図８において、本発明のスキャンテスト装置４００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路４５０を備えるものであり、本実施の形態４の制御回路４５０は、書き込み読み出し可能な記憶素子であるＲＡＭ４０１と、該ＲＡＭ４０１にデータを入力するデータ入力端子４０４と、テストモード入力端子４０２からのテストモード信号Ｓ４０２に基づき、アドレス信号Ｓ４０３１及び、Read/Write信号Ｓ４０３２を出力し、これらの信号によりＲＡＭ４０１を制御するメモリ制御回路４０３と、前記メモリ制御回路４０３の制御の下、ＲＡＭ４０１から読み出された第１〜第Ｐの出力信号Ｓ４０１１，Ｓ４０１２をそれぞれ２本に分岐し、その分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記ＲＡＭ４０１から出力される各出力信号Ｓ４０１１，Ｓ４０１２と前記切換信号Ｓ１１３、及び該各出力信号Ｓ４０１１，Ｓ４０１２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態１と同様であるため、ここでは説明を省略する。
【０１０１】
また、前記制御回路４５０中にて、前記ＲＡＭ４０１からの各出力信号Ｓ４０１１，Ｓ４０１２を２本に分岐し、そのうちの一方を前記第１〜第Ｐのインバータ１１６，１１７で反転させる理由は、前記実施の形態１において説明したように、第１〜第Ｐチェーンのデータ用Ｆ．Ｆの非同期用セット端子Ｓ及びリセット端子Ｒを制御するには、前記ＲＡＭ４０１から出力されるＰ個の各出力信号Ｓ４０１１，Ｓ４０１２から、反転の関係にある２本の制御信号を生成し、該２本の制御信号を前記非同期セット／リセット端子のそれぞれに入力させる必要があるためであり、また、前記ＮＡＮＤ回路１１８〜１２１を設ける理由は、スキャンキャプチャー動作時に、前記非同期セット／リセット端子を、共にディセーブル状態になるようにするためである。
【０１０２】
以下、前述したような構成を有する本実施の形態４にかかるスキャンテスト装置４００の一連の動作について、図９〜図１２を参照しながら説明する。
図９は、本実施の形態４にかかるスキャンテスト装置の動作を示す概略図であり、図１０は、本実施の形態４に係るスキャンテスト装置内に、４個のスキャン機能付きフリップフロップを有する第１のスキャンチェーンと、３個のスキャン機能付きフリップフロップを有する第２のスキャンチェーンが備えられている場合のスキャンテスト装置の構成図であり、図１１は、記憶素子のメモリマップの一例を示す図であり、図１２は、図１０に示すスキャンテスト装置の、最初のデータ書込み期間と、シフト動作期間と、キャプチャー動作期間に、各構成部から出力される信号波形図である。
【０１０３】
まず、図９を用いて、本実施の形態４にかかるスキャンテスト装置の動作について簡単に説明する。なお、ここでは、前記第１のスキャンチェーン上に第１〜第ｎのＦ．Ｆ１０２〜１０４が接続され、また、前記第Ｐのスキャンチェーン上に第１〜第ｍのＦ．Ｆ１０７〜１０９が接続されているものとして説明する。
【０１０４】
図９に示すように、本実施の形態４のスキャンテスト装置４００における動作状態は、テストモードを設定するテストモード設定期間と、ＲＡＭ４０１にデータ入力端子４０４よりデータを書き込むデータ書き込み期間と、前記各スキャンチェーン上の各フリップフロップにＲＡＭ４０１から読み出したデータを設定するスキャンシフト動作期間と、前記スキャンシフト期間に各フリップフロップに設定されたデータを用いて、組み合わせ回路１１１を動作させて、その結果を各フリップフロップに格納するスキャンキャプチャー動作期間と、該スキャンキャプチャー動作期間に各フリップフロップに格納された値を第１〜第Ｐの出力端子１０５，１１０から出力するスキャンシフト動作期間と、の５つの状態が存在する。なお、ＬＳＩによっては、テストモード設定期間が不要な場合もある。
【０１０５】
そして、前記スキャンシフト動作期間は、前記第１〜第Ｐのスキャンチェーンのうち、該スキャンチェーン上のフリップフロップの数が最も多いスキャンチェーンのフリップフロップ数にクロックの周期を乗算した期間となり、例えば、図８のスキャンテスト装置４００において、第１のスキャンチェーンのフリップフロップの数が最大であるとすると、前記スキャンシフト期間は、ｎサイクル期間（１サイクルはクロック周期）となる。
【０１０６】
次に、図１０〜図１２を用いて、本実施の形態４におけるテストスキャン装置の動作についてより具体的に説明する。なお、以下の説明において、本テストスキャン装置は、第１〜第４のＦ．Ｆを有する第１のスキャンチェーンと、第１〜第３のＦ．Ｆを有する第２のスキャンチェーンとを備え、また、図１１に示すように、ＲＡＭ４０１がアドレス２bit, データ２bit であり、メモリ制御回路４０３は３bit のカウンターで構成され、前記ＲＡＭ４０１のアドレスを該カウンターの下位２bit、Read/Write を最上位bit (ｍｓｂ) に接続し、該ｍｓｂ が“０” の場合Write モード、“１”の場合Readモードであるものとする。さらに、前記実施の形態１と同様、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”のとき、スキャンシフト動作期間となり、該切換信号Ｓ１１３が“０”のとき、スキャンキャプチャー動作期間となるものとし、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が “０”の場合に非同期セット／リセット状態（イネーブル状態）となり、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が共に“１”のとき、非同期セット／リセットがかからない（ディセーブル状態）状態となるものとして説明を行う。
【０１０７】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となり、データ入力端子４０４よりＲＡＭ４０１にデータが書き込まれる。
【０１０８】
具体的には、まず最初に、テストモード入力端子４０２より入力されたテストモード信号Ｓ４０２によって、メモリ制御回路４０３であるカウンターが“０”に初期化される為、カウンターの[2]bit が“０”になる。これにより、Read /Write信号Ｓ４０３２がWrite 状態となり、図１１に示すようなメモリマップになるようにデータ入力端子４０１から信号を入力して、ＲＡＭ４０１にデータを書き込む。
【０１０９】
そして、[1:0] bit のアドレスが１周すると、[2]bit 目が“１” になる為、Read /Write信号Ｓ４０３２がRead状態になり、先ほどＲＡＭ４０１に書き込まれたデータが、第１〜第２チェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子に出力され、そのデータにより非同期セット／リセット端子が制御された各データセット用Ｆ．Ｆが、各々のスキャンチェーン上のフリップフロップにデータセットを行う。このときのスキャンシフト期間は、４サイクル（１サイクルは、１クロック）必要である。
【０１１０】
４サイクル後、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力して、スキャンキャプチャー動作を行い、次の４サイクルのスキャンシフト期間で、各出力端子１０５，１１０から結果を外部へ出力する。この後、ＲＡＭ４０１に前記データ入力端子４０４より先程入力したデータとは別のデータを入力し、該ＲＡＭ４０１に入力されたデータを用いて、前述のようにシフトスキャン動作させて各フリップフロップにデータを設定し、該設定した値を用いてシフトキャプチャー動作させて、組み合わせ回路１１１からの出力Ｓ１１１１〜Ｓ１１１６を各フリップフロップに格納した後、シフトスキャン動作により、前記各フリップフロップに格納された値を出力端子から出力することを繰り返す。
【０１１１】
つまり、本実施の形態４によれば、制御回路４５０中のＲＡＭ４０１に予めデータを書き込み、メモリ制御回路４０３の制御により、前記ＲＡＭ４０１より読み出された第１〜第Ｐの出力信号Ｓ４０１１，Ｓ４０１２より制御信号Ｓ１１８〜Ｓ１２１を生成し、該各制御信号Ｓ１１８〜Ｓ１２１により、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を制御し、スキャンシフト動作期間に、各スキャンチェーン上のフリップフロップ１０２〜１０４，１０７〜１０９，１３０にデータをセットし、キャプチャー動作期間に、組み合わせ回路１１１からの出力Ｓ１１１１〜Ｓ１１１６を前記各フリップフロップに格納し、スキャンシフト動作期間に、前記スキャンキャプチャー動作期間に各フリップフロップにされたデータを出力端子１０５，１１０より出力していくことが可能となるため、スキャンテスト装置４００内の各スキャンチェーン毎に入力端子がなく、出力端子しか存在しない構成であっても、スキャンテストを実現することができる。
【０１１２】
以上のように、本実施の形態４によれば、スキャンテスト装置４００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を設け、さらに、テストモード時に前記データセット用フリップフロップ１０１，１０６の非同期セット／リセット端子を制御する制御回路４５０を備えるようにしたので、当該スキャンテスト装置４００の各スキャンチェーンにデータをセットする入力端子の数をかなり削減して、当該装置４００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。
【０１１３】
また、本実施の形態４の構成は、データ入力端子４０４からデータを入力し、該入力されたデータを用いてデータセット用Ｆ．Ｆを制御する点では前記実施の形態３と同じであるが、本実施の形態４では、制御回路４５０として、ＲＡＭ４０１及びそれを制御するメモリ制御回路４０３を用いるようにしたので、更に複雑なデータを入力することが可能となるため、前記実施の形態３より、さらに検査レベルを向上させることができる。
【０１１４】
なお、本実施の形態４においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１１５】
（実施の形態５）
以下、図１３及び図１４を用いて、本実施の形態５にかかるスキャンテスト装置について説明する。
前記実施の形態４においては、各フリップフロップにデータを設定して、スキャンキャプチャー動作する毎に、書き込み読み出し可能な記憶素子に、データセット用フリップフロップの非同期セット／リセット端子を制御するデータを書き込む場合（シフト期間が一定である場合）について説明したが、本実施の形態５は、前記記憶素子からデータを読み出すためのアドレスを任意に変更でき、データセット用フリップフロップの非同期セット／リセット端子を制御するデータを、各フリップフロップにデータを設定して、スキャンキャプチャー動作する毎に前記記憶素子に書き込む必要が無い場合（シフト期間が可変である場合）について説明する。
【０１１６】
まず、図１３を用いて、本実施の形態５のスキャンテスト装置５００の構成を説明する。図１３は、本実施の形態５にかかるスキャンテスト装置の構成を示す図である。
図１３において、本発明のスキャンテスト装置５００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路５５０と、スキャンシフト/キャプチャー切換端子からの入力信号Ｓ１１３を切り換えて、シフトサイクル期間を変更するスキャンシフト／キャプチャー切換信号発生器５０３とを備えるものであり、本実施の形態５にかかる制御回路５５０は、書き込み読み出し可能な記憶素子であるＲＡＭ４０１と、該ＲＡＭ４０１にデータを入力するデータ入力端子４０４と、該ＲＡＭ４０１にアドレス信号Ｓ５０１を入力するアドレス制御端子５０１と、ＲＡＭ４０１にRead/Write信号Ｓ５０２を入力するRead/Write制御端子５０２と、前記ＲＡＭ４０１を制御する端子５０１，５０２による制御の下、ＲＡＭ４０１から読み出された第１〜第Ｐの出力信号Ｓ４０１１，Ｓ４０１２をそれぞれ２本に分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記ＲＡＭ４０１から出力される各出力信号Ｓ４０１１，Ｓ４０１２と前記切換信号Ｓ１１３、及び該各出力信号Ｓ４０１１，Ｓ４０１２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態１と同様であるため、ここでは説明を省略する。
【０１１７】
以下、前述したような構成を有する本実施の形態５にかかるスキャンテスト装置５００の一連の動作について、図１１及び図１４を参照しながら説明する。
図１４は、本実施の形態５にかかるスキャンテスト装置内に、４個のスキャン機能付きフリップフロップを有する第１のスキャンチェーンと、３個のスキャン機能付きフリップフロップを有する第２のスキャンチェーンが備えられている場合の、各構成部から出力される信号波形図である。なお、ここでは、図１１に示すように、ＲＡＭ４０１がアドレス２bit, データ２bit であり、また、Read/Write信号Ｓ５０２が“０” の場合Write モード、“１”の場合Readモードであるものとし、また、スキャンシフト／キャプチャー切換信号発生器５０３では、シフト期間をRead/Write信号Ｓ５０２が“０”のとき８サイクルを選択し、“１”のとき４サイクルを選択するよう制御するものとする。さらに、前記実施の形態１と同様、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”の場合、スキャンシフト動作期間であることを示し、該切換信号Ｓ１１３が“０”の場合、スキャンキャプチャー動作期間であることを示すものとし、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が “０”の場合に非同期セット／リセット状態（イネーブル状態）となり、前記各スキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子への入力が共に“１”の場合に非同期セット／リセットがかからない（ディセーブル状態）状態となるものとして説明を行う。
【０１１８】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となる。なお、このとき、Read/Write信号Ｓ５０２は“０”であるため、前記スキャンシフト／キャプチャー切換信号発生器５０３から出力される信号Ｓ５０３は、スキャンシフト動作期間として８サイクルを選択する。
【０１１９】
そして、データ入力端子４０４から、図１１に示すようなメモリメモリマップになるように、ＲＡＭ４０１にデータを書き込んだ後、Read/Write制御端子５０２からRead/Write信号Ｓ５０２“１”を入力して、Ｒｅａｄ状態にする。そして、先ほどＲＡＭ４０１に書き込んだデータを読み出す為に、アドレス制御端子５０１からアドレス信号Ｓ５０１“０→１→２→３”を入力して、ＲＡＭ４０１からの第１，第２の出力信号Ｓ４０１１，Ｓ４０１２を出力させ、該各出力信号Ｓ４０１１，Ｓ４０１２により、第１，第２チェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子の制御をおこない、各々のスキャンチェーン上のフリップフロップ１０２〜１０４，１０７〜１０９にデータをセットする。
【０１２０】
次に、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力する。これにより、スキャンキャプチャー期間となり、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１６を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９に格納する。
【０１２１】
そしてこの後、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力して２回目のスキャンシフト動作期間する。このとき、Read/Write 制御端子５０２に入力するRead/Write信号を“１”のままにして、ＲＡＭ４０１には新たなデータの書き込み動作を行わず、アドレス制御端子５０１からの制御の下、最初にＲＡＭ４０１に書き込んだデータのうち、前回のスキャンシフト期間で読み出した値とは異なる値を出力するようにする。つまり、アドレス制御端子５０１からアドレス信号Ｓ５０１“１→２→３→０”を入力して、ＲＡＭ４０１から、前回のスキャンシフト期間に出力された信号とは異なる第１，第２の出力信号Ｓ４０１１，Ｓ４０１２を出力させる。そしてその際のシフト期間としては、Read/Write信号Ｓ５０２は“１”のままであるため、前記スキャンシフト／キャプチャー切換信号発生器５０３から出力される信号Ｓ５０３は、スキャンシフト動作期間として４サイクルを選択する。
【０１２２】
そして、前述した各出力信号Ｓ４０１１，Ｓ４０１２により、第１，第２チェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子の制御をおこない、各々のスキャンチェーン上のフリップフロップにデータをセットしていく。
【０１２３】
そして、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力して、前記各フリップフロップにセットされた値でスキャンキャプチャー動作させ、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１６を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９に格納する。
【０１２４】
このようにして、アドレス信号Ｓ５０１の制御の下、ＲＡＭ４０１から出力される信号の組み合わせを可能なだけ変更（例えばここでは、アドレス信号Ｓ５０１を“２→３→０→１”“３→２→１→０”と変更）して、それにより出力される第１，第２の出力信号Ｓ４０１１，Ｓ４０１２により、第１，第２チェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子の制御をおこない、各々のスキャンチェーン上のフリップフロップにデータをセットし、該セットされた値でスキャンキャプチャー動作を行う動作を繰り返していく。
【０１２５】
つまり、本実施の形態５によれば、前記実施の形態４のように、ＲＡＭ４０１からデータを読み出す毎に、新たなデータの書き込みを行わずとも、アドレス信号Ｓ５０１により制御して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期セット／リセット端子に異なるデータを入力することができる。
【０１２６】
以上のように、本実施の形態５によれば、スキャンシフト／キャプチャー切換信号発生器５０３において、前記Read/Write信号Ｓ５０２の状態に応じて、前記シフト期間を８サイクル、あるいは４サイクルになるように可変制御できるようにしたので、前記ＲＡＭ４０１への書き込み動作を行わない場合は、シフト期間のサイクルを短くすることができ、この結果、前記実施の形態４に比べてデータ入力端子４０４により入力するデータのパターン数を削減でき、さらに、書き込み期間も削減できるため、検査時間を大幅に削減することが可能となる。
【０１２７】
なお、本実施の形態５においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１２８】
（実施の形態６）
以下、図１５及び図１６を用いて、本実施の形態６に係るスキャンテスト装置について説明する。
前記実施の形態５においては、前記記憶素子に書き込まれたデータを読み出すためのアドレスを任意に変更でき、データセット用フリップフロップの非同期セット／リセット端子を制御するデータを、各フリップフロップにデータを設定して、スキャンキャプチャー動作する毎に、前記記憶素子に書き込む必要をなくす場合（シフト期間が可変である場合）について説明したが、本実施の形態６では、前記データの並びを変更して、読み出されるパターンの組み合わせを多くしたものである。
【０１２９】
まず、図１５及び図１６を用いて、本実施の形態６のスキャンテスト装置の構成を説明する。図１５は、本実施の形態６にかかるスキャンテスト装置の構成を示す図であり、図１６は、本実施の形態６にかかるスキャンテスト装置内のデータライン切換回路の概念を示す図である。
【０１３０】
図１５において、本発明のスキャンテスト装置６００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路６５０を備えるものであり、本実施の形態６の制御回路６５０は、前記実施の形態５の制御回路５５０の構成に、さらに、前記記憶素子４０１から出力される第１〜第Ｔ（Ｔは１以上の整数）の出力信号の接続を切換え、データセット用フリップフロップ１０１，１０６に、データの並びが変更された第１〜第Ｐの出力信号Ｓ６０３１，Ｓ６０３２を出力するデータライン切換回路６０３と、該データライン切換回路６０３における切換えを制御するデータ切換制御回路６０２と、該データ切換制御回路６０２を制御する信号Ｓ６０１が入力されるデータ切換制御端子６０１と、前記データライン切換回路６０３から出力される第１〜第Ｐの出力信号Ｓ６０３１，Ｓ６０３２をそれぞれ２本に分岐し、その分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記データライン切換回路６０３から出力される各出力信号Ｓ６０３１，Ｓ６０３２と前記切換信号Ｓ１１３、及び該各出力信号Ｓ６０３１，Ｓ６０３２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態５と同様であるため、ここでは説明を省略する。
【０１３１】
以下、前述したような構成を有する本実施の形態６にかかるスキャンテスト装置６００の一連の動作について、図１１及び図１６を参照しながら説明する。
本実施の形態６のスキャンテスト装置６００の動作は、前述した実施の形態５の動作とほぼ同じであるが、本実施の形態６では、図１６に示されるようなデータライン切換回路６０３を備え、前記ＲＡＭ４０１から第１〜第Ｔの入力ポートに入力された信号を、第１〜第Ｐの出力ポートから出力する際に、データ切換制御回路６０２からの出力信号Ｓ６０２によって、出力するポートを切換えて出力することが可能であるため、アドレス信号Ｓ５０１の制御によりＲＡＭ４０１から出力される信号の組み合わせ（パターン数）を、前記実施の形態５より多くすることができる。
【０１３２】
例えば、図１１に示されるメモリマップを見ると、データ[０]は全てのアドレスで“０”しか書き込まれていない。その為、スキャンテスト装置の回路構成が前記実施の形態５に示すようなものであった場合、アドレス信号Ｓ５０１を任意に変更すると、第１のスキャンチェーン上の各フリップフロップに設定される値は変更することができるが、第２のスキャンチェーン上の各フリップフロップに設定される値は常に“０”となり変更することはできない。従って、このような場合はＲＡＭ４０１に新たなデータを書き込んで、ＲＡＭ４０１の内容を変更するしか方法がない。
【０１３３】
しかし、本実施の形態６によれば、データ切換制御回路６０２からの出力信号Ｓ６０２により、前記データライン切換回路６０３において、出力ポートを切換えることで、例えば、第２のスキャンチェーン上の各フリップフロップに、ＲＡＭ４０１のデータ[１]の信号を伝達することができ、ＲＡＭ４０１の内容を変更しなくても第２のスキャンチェーン上の各フリップフロップに別の値を設定することができ、この結果、ＲＡＭ４０１への書き込み回数を減らすことができる。
【０１３４】
以上のように、本実施の形態６によれば、前記データライン切換回路６０３及びデータ切換制御回路６０２を設け、出力ポートを切換え可能にしたので、前記実施の形態５より、ＲＡＭ４０１への書き込み回数を減らすことができるため、シフト期間がさらに短くなり、この結果、更にパターン長を短くすることが実現できる。
【０１３５】
なお、本実施の形態６においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１３６】
（実施の形態７）
以下、図１７を用いて、本実施の形態７にかかるスキャンテスト装置について説明する。
本実施の形態７においては、前記制御回路が、読み出し専用の記憶素子である場合について説明する。
まず、図１７を用いて、本実施の形態７のスキャンテスト装置７００の構成を説明する。図１７は、本実施の形態７にかかるスキャンテスト装置の構成を示す図である。
【０１３７】
図１７において、本発明のスキャンテスト装置７００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路７５０を備えるものであり、本実施の形態７の制御回路７５０は、読み出し専用の記憶素子であるＲＯＭ７０１と、該ＲＯＭ７０１を制御するアドレス信号Ｓ７０２を入力するアドレス制御端子７０２と、前記アドレス信号Ｓ７０２の制御の下、ＲＯＭ７０１より出力される第１〜第Ｐの出力信号Ｓ７０１１，Ｓ７０１２をそれぞれ２本に分岐し、その分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記ＲＯＭ７０１から出力される各出力信号Ｓ７０１１，Ｓ７０１２と前記切換信号Ｓ１１３、及び該各出力信号Ｓ７０１１，Ｓ７０１２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態１の構成と同様であるため、ここでは説明を省略する。
【０１３８】
以下、前述したような構成を有する本実施の形態７にかかるスキャンテスト装置７００の一連の動作について、図１７を参照しながら説明する。なお、以下の説明において、本テストスキャン装置は、第１〜第４のＦ．Ｆを有する第１のスキャンチェーンと、第１〜第３のＦ．Ｆを有する第２のスキャンチェーンとを備えるとして説明する。
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となり、ＲＯＭ７０１を制御するアドレス制御端子７０１からアドレス信号Ｓ７０１を入力して、ＲＯＭ７０１のデータを読み出し、この値で第１チェーンのデータセット用Ｆ．Ｆ１０１及び、第２チェーンのデータセット用Ｆ．Ｆ１０６の非同期セット／リセット端子を制御して、各々のスキャンチェーン上のフリップフロップにデータセットを行う。
【０１３９】
次に、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力し、キャプチャー動作を行い、組み合わせ回路１１１を動作させて、その結果を各フリップフロップに格納する。
【０１４０】
次に、アドレス制御端子７０２から先ほど行ったアドレスの入力順番を変更して、この読み出した値で第１チェーンのデータセット用Ｆ．Ｆ１０１、及び第２チェーンのデータセット用Ｆ．Ｆ１０６の非同期セット／リセット端子を制御して、各々のスキャンチェーンのフリップフロップに別のデータセットを行いながら、出力端子１０５，１１０から先ほどキャプチャー動作で行った結果を外部へ出力する。
【０１４１】
つまり、本実施の形態７によれば、前記ＲＯＭ７０１より読み出された第１〜第Ｐの出力信号Ｓ７０１１，Ｓ７０１２より制御信号Ｓ１１８〜Ｓ１２１を生成し、該各制御信号Ｓ１１８〜Ｓ１２１により、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６から出力される値を制御し、スキャンシフト動作期間に、各スキャンチェーン上のフリップフロップ１０２〜１０４，１０７〜１０９にデータをセットし、キャプチャー動作期間に、組み合わせ回路１１１からの出力Ｓ１１１１〜Ｓ１１１６を前記各フリップフロップに格納し、スキャンシフト動作期間に、前記スキャンキャプチャー動作期間に各フリップフロップにされたデータを出力端子１０５，１１０より出力していくことが可能となるため、スキャンテスト装置４００内の各スキャンチェーン毎に入力端子がなく、出力端子しか存在しない構成であっても、スキャンテストを実現することができる。出力端子しか存在しない回路構成において、スキャンテストを実現することができる。
【０１４２】
以上のように、本実施の形態７によれば、スキャンテスト装置７００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を設け、さらに、テストモード時に前記データセット用フリップフロップ１０１，１０６の非同期セット／リセット端子を制御する制御回路７５０を備えるようにしたので、当該スキャンテスト装置７００の各スキャンチェーンにデータをセットする入力端子の数を大幅に削減することができ、この結果、外部端子を削減して、当該装置７００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。
【０１４３】
また、本実施の形態７によれば、制御回路７５０として、ＲＯＭ７０１を用いるようにしたので、前述した各実施の形態のように制御回路としてＲＡＭを用いた場合と比べ、データ入力端子などのＲＡＭを制御する端子が不要になり、これにより、スキャンテスト装置内にさらに多くのスキャンチェーンを確保することが可能となる。また、ＲＡＭよりＲＯＭの方がチップの面積が小さい為、チップサイズも小さくすることもできる。
【０１４４】
なお、本実施の形態７においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１４５】
（実施の形態８）
以下、図１８を用いて、本実施の形態８にかかるスキャンテスト装置について説明する。
前記実施の形態７では、制御回路として読み出し専用の記憶素子を用い、該記憶素子に書き込まれたデータを読み出すためのアドレスを任意に変更できるものについて説明したが、本実施の形態８では、前記データの並びを変更して、読み出し専用の記憶素子から読み出されるデータの組み合わせを多くしたものである。
【０１４６】
まず、図１８を用いて、本実施の形態８のスキャンテスト装置の構成を説明する。図１８は、本実施の形態８にかかるスキャンテスト装置の構成を示す図である。
図１８において、本発明のスキャンテスト装置８００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期リセット端子を制御する制御回路８５０を備えるものであり、本実施の形態８の制御回路８５０は、読み出し専用の記憶素子であるＲＯＭ７０１と、該ＲＯＭ７０１を制御するアドレス信号Ｓ７０２を入力するアドレス制御端子７０２と、前記ＲＯＭ７０１から出力される第１〜第Ｔ（Ｔは１以上の整数）の出力信号のデータ並びを切換えて、各データセット用フリップフロップ１０１，１０６に、データの並びが変更された第１〜第Ｐの出力信号Ｓ６０３１〜Ｓ６０３２を出力するデータライン切換回路６０３と、該データライン切換回路６０３における切換えを制御するデータ切換制御回路６０２と、該データ切換制御回路６０２を制御する信号Ｓ６０１が入力されるデータ切換制御端子６０１と、前記データライン切換回路６０３から出力される第１〜第Ｐの出力信号Ｓ６０３１，Ｓ６０３２をそれぞれ２本に分岐し、その分岐した一方を反転させる第１〜第Ｐのインバータ１１６，１１７と、前記データライン切換回路６０３から出力される各出力信号Ｓ６０３１，Ｓ６０３２と前記切換信号Ｓ１１３、及び該各出力信号Ｓ６０３１，Ｓ６０３２を反転させた各信号Ｓ１１６，Ｓ１１７と前記切換信号Ｓ１１３とを論理演算して、前記第１〜第Ｐチェーンのデータセット用Ｆ．Ｆ１０１，１０６を制御する制御信号Ｓ１１８〜Ｓ１２１を出力するＮＡＮＤ回路１１８〜１２１とからなるものである。なお、そのほかの構成は、前記実施の形態１と同様であるため、ここでは説明を省略する。
【０１４７】
以下、前述したような構成を有する本実施の形態８にかかるスキャンテスト装置８００の一連の動作について、図１１、図１６及び図１８を参照しながら説明する。
ここで、制御回路としてＲＯＭ７０１を用いた場合、ＲＯＭは読み出し専用の記憶素子で、一度書き込んだデータを書き換えることができないため、パターン数を増やすためには、回路の構成を変更するしか方法がなく、またアドレスを制御する点についても限界がある為、ＲＯＭ７０１にデータを書き込んでしまうと、それ以上の検査レベルを上げることができない。
【０１４８】
そのため、本実施の形態８のスキャンテスト装置８００では、図１６に示されるようなデータライン切換回路６０３を備えるようにして、前記ＲＯＭ７０１から第１〜第Ｔの入力ポートに入力される信号を、第１〜第Ｐの出力ポートから出力する際に、データ切換制御回路６０２からの出力信号Ｓ６０２によって、出力するポートを切換えて出力するようにする。これにより、アドレス信号Ｓ７０２の制御により前記ＲＯＭ７０１から出力される信号の組み合わせ（パターン数）を、前記実施の形態７より多くすることができる。
【０１４９】
以上のように、本実施の形態８によれば、前記データライン切換回路６０３及びデータ切換制御回路６０２を設け、出力ポートを切換え可能にしたので、前記記憶素子への書き込み回数を前記実施の形態７よりさらに減らすと共に、前記実施の形態７では設定できない値も各スキャンチェーン上のフリップフロップに設定することができるため、これにより、実施の形態７で説明した回路構成より、更に検査レベルの改善を行うことが可能となる。
【０１５０】
なお、本実施の形態８においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１５１】
（実施の形態９）
以下、図１９〜図２１を用いて、本実施の形態９にかかるスキャンテスト装置について説明する。
本実施の形態９においては、前記制御回路が、複数のフリップフロップからなる１本のシフトレジスタである場合について説明する。
まず、図１９を用いて、本実施の形態９のスキャンテスト装置９００の構成を説明する。図１９は、本実施の形態９にかかるスキャンテスト装置の構成を示す図である。
【０１５２】
図１９において、本発明のスキャンテスト装置９００は、スキャンテスト時に、該第１〜第Ｐチェーンのデータセット用Ｆ．Ｆの非同期セット／リセット端子を制御する制御回路９５０を備えるものであり、本実施の形態９の制御回路９５０は、各データセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子を制御するデータを格納する、シフト動作しかしない第１〜第Ｐのシフトレジスタ９０２〜９０４と、該第１〜第Ｐのシフトレジスタ９０２〜９０４にセットするデータを入力する第１の入力端子９０１とからなるものである。なお、そのほかの構成は、前記実施の形態１の構成と同様であるため、ここでは説明を省略する。
【０１５３】
以下、前述したような構成を有する本実施の形態９にかかるスキャンテスト装置７００の一連の動作について、図２０及び図２１を参照しながら説明する。
図２０は、本実施の形態９にかかるスキャンテスト装置内に、４個のスキャン機能付きフリップフロップを有する第１のスキャンチェーンと、３個のスキャン機能付きフリップフロップを有する第２のスキャンチェーンが備えられている場合の、スキャンテスト装置の構成を示す図であり、図２１は、本実施の形態９にかかるスキャンテスト装置が図２０の構成を有する場合の、各構成部から出力される信号波形図である。
【０１５４】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力して、スキャンシフト動作期間にする。そして、第１の入力端子９０１よりデータを入力し、シフトレジスタチェーン上の第１、第２のシフトレジスタ９０２，９０３に格納されたデータそれぞれで、第１，第２のスキャンチェーンのデータセット用Ｆ．Ｆ１０１，１０６の非同期セット／リセット端子の制御を行い、該第１，第２のスキャンチェーン上のフリップフロップ１０２〜１０４，１０７〜１０９，１３０にデータをセットする。
【０１５５】
次に、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力する。これにより、スキャンキャプチャー期間となり、組み合わせ回路１１１の出力結果Ｓ１１１１〜Ｓ１１１９を各々のフリップ．フロップ１０２〜１０４，１０７〜１０９，１３０に格納する。
【０１５６】
つまり、本実施の形態９によれば、第１の入力端子９０１からシリアルのデータを入力することで、６サイクル（１サイクルは、クロックの周期）のシフト期間で、各々のスキャンチェーン上の各フリップフロップに値を設定することができ、スキャンテスト装置９００内の各スキャンチェーン毎に入力端子がなく、出力端子しか存在しない構成であっても、スキャンテストを実現することができる。
【０１５７】
以上のように、本実施の形態９によれば、スキャンテスト装置９００に設けられた複数本のスキャンチェーン上の先頭のフリップフロップ１０２，１０７毎に、該接続されたスキャンチェーンにデータをセットするデータセット用の非同期セットリセット付きフリップフロップ１０１，１０６を設け、さらにテストモード時に、前記データセット用フリップフロップ１０１，１０６の非同期セット／リセット端子を制御する、複数のフリップフロップを含むシフトレジスタチェーンからなる制御回路９５０を備えるようにしたので、当該スキャンテスト装置９００の各スキャンチェーンにデータをセットする入力端子の数を削減することができ、この結果、外部端子を大幅に削減して、当該装置９００内により多くのスキャンチェーンを確保することが可能となり、これにより、スキャンテストのパターン数を削減できるとともに、検査時間の短縮も図ることができる。
【０１５８】
なお、本実施の形態９では、１つの入力端子からデータをシリアルのデータを入力したが、複数の入力端子を設け、該入力端子よりデータを入力する複数のシフトレジスタを設けるようにすれば、該複数のシフトレジスターの各出力信号により、各スキャンチェーン上のデータセット用Ｆ．Ｆの非同期セット／リセット信号を制御することが可能となり、更に複雑な値を各スキャンチェーン上のフリップフロップに設定することができて、検査レベルの改善を図ることができる。
【０１５９】
さらに、本実施の形態９では、シフトレジスター回路をスキャン機能なしのフリップフロップで構成しているが、スキャン機能付きのフリップフロップを用い、数珠繋ぎの状態を構成しても、同様の効果が得られる。
【０１６０】
加えて、本実施の形態９においては、前記データセット用Ｆ．Ｆが、非同期用セットリセット付きフリップフロップである場合について説明したが、前記データセット用Ｆ．Ｆが、非同期用セット付きフリップフロップもしくは非同期用リセット付きフリップフロップであっても、同様の効果が得られる。ただし、このときデータセット用Ｆ．Ｆが、非同期用セット付きフリップフロップの場合はＤ端子にＧＮＤを接続し、非同期用リセット付きフリップフロップの場合はＤ端子に電源を接続する必要があることは、前記実施の形態２において説明した通りである。
【０１６１】
（実施の形態１０）
以下、図２２〜図２３を用いて、本実施の形態１０に係るスキャンテスト装置について説明する。
本実施の形態１０では、シフトレジスタチェーンの各シフトレジスタと、各データセット用Ｆ．Ｆとの接続関係を工夫することで、より検査時間を短くするようにしたものである。
【０１６２】
まず、図２２を用いて、本実施の形態１０のスキャンテスト装置の構成を説明する。図２２は、本実施の形態１０にかかるスキャンテスト装置内に、４個のスキャン機能付きフリップフロップを有する第１のスキャンチェーンと、３個のスキャン機能付きフリップフロップを有する第２のスキャンチェーンが備えられている場合の、スキャンテスト装置の構成を示す図である。
【０１６３】
図２２に示すように、本実施の形態１０にかかるスキャンテスト装置は、前記実施の形態９の構成と略同じである。ただし、本実施の形態１０においては、第１，第２のスキャンチェーンのうちフリップフロップの段数が最も短いスキャンチェーン、ここでは第２のスキャンチェーンのデータセット用Ｆ．Ｆ１０６と、前記シフトレジスタチェーン上の第１，第２のシフトレジスタのうち、入力端子から最も遠いシフトレジスタ、ここでは、第２のシフトレジスタ９０３とを接続し、逆に、第１，第２のスキャンチェーンのうちフリップフロップの段数が最も長いスキャンチェーン、ここでは第１のスキャンチェーンのデータセット用Ｆ．Ｆ１０１と、前記シフトレジスタチェーン上の第１，第２のシフトレジスタのうち、入力端子から最も近いシフトレジスタ、ここでは、第１のシフトレジスタ９０２とを接続するようにする。そしてこのように構成すれば、図２３からも明らかなように、第１，第２のスキャンチェーン上の各フリップフロップに値を設定するシフト期間が、前記実施の形態９より１サイクル短くなる。なお、本実施の形態１０にかかるスキャンテスト装置の一連の動作については、前記実施の形態９と同様であるため、ここでは説明を省略する。
【０１６４】
以上のように、本実施の形態１０によれば、各スキャンチェーンの第１,第２のデータセット用Ｆ．Ｆ１０１，１０６と接続するシフトレジスタチェーンのうちのシフトレジスタを、各スキャンチェーン上に接続されているフリップフロップの段数の長さに応じて選択するようにしたので、各スキャンチェーン上のフリップフロップに値を設定するシフト期間をさらに短くでき、これにより、検査パターン長を短くすることができ、検査時間の短縮を行うことができる。
【０１６５】
（実施の形態１１）
以下、図２４〜図２７を用いて、本実施の形態１１のスキャンテスト装置について説明する。
前記実施の形態１１においては、前記制御回路であるシフトレジスタの各フリップフロップを駆動させるクロックと、各スキャンチェーンの各フリップフロップを駆動させるクロックが同じである場合について説明したが、本実施の形態１１においては、前記制御回路であるシフトレジスタの各フリップフロップを駆動させるクロックと、前記各スキャンチェーンの各フリップフロップを駆動させるクロックの速度を異なるものとした場合について説明する。
【０１６６】
まず、図２４を用いて、本実施の形態１１のスキャンテスト装置１１００の構成を説明する。図２４は、本実施の形態１１にかかるスキャンテスト装置の構成を示す図である。
図２４において、本発明のスキャンテスト装置１１００は、スキャンシフトモードとスキャンキャプチャーモードとを切り換える切換信号Ｓ１１３が入力されるスキャンシフト/キャプチャー切換端子１１３と、複数個のスキャン機能付きフリップフロップからなるＰ（Ｐは１以上の整数）本の第１〜第Ｐのスキャンチェーンと、該第１〜第Ｐのスキャンチェーンそれぞれの先頭に設けられている第０のフリップフロップ１１００１，１１００２と、スキャンテスト時に、前記第１〜第Ｐのスキャンチェーンの各第０のフリップフロップのＤＴ端子を制御する制御回路１１５０と、前記各スキャンチェーンの最後にあるフリップフロップ１０４，１０９からの出力信号Ｓ１０４，Ｓ１０９を出力する第１〜第Ｐの出力端子１０５，１１０と、前記各フリップフロップを駆動させるクロック信号Ｓ１１２が入力されるクロック端子１１２と、前記制御回路１１５０を駆動させる、前記クロック信号Ｓ１１２の周波数と異なる周波数を持つ第２のクロック信号Ｓ１１００３が入力される第２のクロック端子１１００３と、スキャンテストの対象である組み合わせ回路１１１とからなるものである。
【０１６７】
そして、前記制御回路１１５０は、第１〜第Ｐのシフトレジスタ１１００５〜１１００７からなるシフトレジスタチェーンと、該各シフトレジスタに格納するデータを入力する第１の入力端子１１００４とからなるものである。
【０１６８】
ここで本実施の形態１１では、前記制御回路１１５０が、各スキャンチェーンの先頭に設けられた第０のフリップフロップ１１００１，１１００２のＤＴ端子を制御するようにしたが、前記実施の形態１〜１０と同様、図２５に示すようにこの第０のフリップフロップ１１００１，１１００２にセット／リセット機能を設けてデータセット用フリップフロップ１１０１１，１１０１２とし、前記制御回路１１５０中の各シフトレジスタのＱ端子からの出力を２つに分岐して、その分岐させた一方にインバータ回路を設け、前記各シフトレジスタのＱ端子からの出力を前記データセット用フリップフロップ１１０１１，１１０１２のＳ端子に、またインバータ回路からの出力をＲ端子に接続し、前記制御回路１１５０が、該データセット用フリップフロップのセット／リセット端子を制御する構成にしてもよい。
【０１６９】
以下、図２４に示すような第０のフリップフロップを備える構成を有する本実施の形態１１にかかるスキャンテスト装置１１００の一連の動作について、図２５及び図２６を参照しながら説明する。
【０１７０】
図２６は、本実施の形態１１に係るスキャンテスト装置内に、５個のスキャン機能付きフリップフロップを有する第１のスキャンチェーンと、４個のスキャン機能付きフリップフロップを有する第２のスキャンチェーンが備えられている場合のスキャンテスト装置の構成図であり、図２７は、図２６に示すスキャンテスト装置の、最初のデータ書込み期間と、シフト動作期間と、キャプチャー動作期間に、各構成部から出力される信号波形図である。なお、前記実施の形態１と同様、スキャンシフト／キャプチャー端子１１３より入力される切換信号Ｓ１１３の値が“１”の場合、スキャンシフト動作期間であることを示し、該切換信号Ｓ１１３が“０”の場合、スキャンキャプチャー動作期間であることを示すものとする。そしてここでは、スキャンテスト装置１１００が２本のスキャンチェーンを備えるものであるため、前記第２のクロック端子１１００３に入力される第２のクロック信号Ｓ１１００３は、前記第１のクロック端子１１２に入力されるクロック信号Ｓ１１２の２倍の周波数となる。つまり、当該装置内に３本のスキャンチェーンが備えられていれば、前記第２のクロック信号Ｓ１１００３として、前記クロック信号Ｓ１１２の３倍の周波数になるようにすればよい。
【０１７１】
まず、スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力する。これにより、スキャンシフト動作期間となる。そして、第２のクロック端子１１００３から前記第２のクロック信号Ｓ１１００３の制御の下、第１の入力端子１１００４からデータを入力し、前記第１，第２のシフトレジスタ１１００５，１１００６にデータを格納し、該データを各スキャンチェーン上の各フリップフロップ１１００１，１０２〜１０４，１１００２，１０７〜１０９に設定する。この各スキャンチェーン上の各フリップフロップへのデータの設定は、前記第１のクロック信号Ｓ１１２の制御の下で行われる。
【０１７２】
そして、各スキャンチェーン上の全てのフリップフロップにデータが設定された後、前記スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“０”を入力して、スキャンキャプチャー動作を行う。
【０１７３】
そしてこの後、再度前記スキャンシフト／キャプチャー切換端子１１３から切換信号Ｓ１１３“１”を入力して、スキャンシフト動作期間にし、各スキャンチェーン上のフリップフロップに次のデータを設定していくと共に、各出力端子１０５，１１０から前記スキャンチャプター動作時に各フリップフロップに格納された結果を外部に出力する。
【０１７４】
以上のように本実施の形態１１によれば、前記第１の入力端子１１００４から入力されたデータを格納するシフトレジスタを動作させる第２のクロック信号Ｓ１１００３の周波数を、当該装置に設けられたスキャンチェーンの本数に応じて、各スキャンチェーン上のフリップフロップ等を動作させるクロック信号Ｓ１１２の周波数より高くし、該第２のクロック信号Ｓ１１００３の制御の下、前記第１の入力端子１１００４から前記シフトレジスタにデータを入力することで、前記各スキャンチェーン上のフリップフロップに、まったく相関がないような値を作成して設定することができるので、各スキャンチェーンに、前記実施の形態９及び実施の形態１０で説明したスキャンテスト装置より更に複雑な値を設定することができ、この結果、検査レベルを更に改善することができる。
なお、本実施の形態１１においては、シフトレジスタチェーン上のフリップフロップの段数と、スキャンチェーンの数を同数にしているが、同数でなくてもよい。
【０１７５】
（実施の形態１２）
以下、図２８を用いて、本実施の形態１２にかかるスキャンテスト装置について説明する。
前記実施の形態１１では、制御回路が１本のシフトレジスタチェーンからなる場合について説明したが、本実施の形態１２では、複数本のシフトレジスタチェーンからなる場合について説明する。
まず、図２８を用いて、本実施の形態１２のスキャンテスト装置の構成を説明する。図２８は、本実施の形態１２にかかるスキャンテスト装置の構成を示す図である。
【０１７６】
図２８において、本発明のスキャンテスト装置１２００は、スキャンテスト時に、前記第１〜第４のスキャンチェーンの先頭に設けられた第０のフリップフロップのＤＴ端子を制御する制御回路１２５０を備えるものであり、本実施の形態１２の制御回路１２５０は、それぞれ第１，第２のシフトレジスタ１２２４〜１２２５，１２２７〜１２２８からなる２本のシフトレジスタチェーンと、該各シフトレジスタチェーンにデータを入力する第１，第２の入力端子１２２６，１２２４とからなるものである。そして、前記制御回路は、第１〜第４のスキャンチェーン上のフリップフロップ１２０２〜１２０５，１２０８〜１２１０、１２１３〜１２１６、１２１９〜１２２１を駆動させるクロック信号Ｓ１２２９の周波数と異なる周波数を持つ第２のクロック信号Ｓ１２３０が入力される第２のクロック端子１２３０が備えられている。なお、そのほかの構成については、前記実施の形態１１とほぼ同じであるため、ここでは説明を省略するものとし、また、図面を簡略化するために、図２８では各スキャンチェーンのフリップフロップと組み合わせ回路１２４０との結線も省略するものとする。
【０１７７】
そして、本実施の形態１２の制御回路１２５０においても、前記実施の形態１１と同様、各スキャンチェーンの先頭に設けられている第０のフリップフロップ１２０１，１２０７，１２１２，１２１８にセット／リセット機能を設けてデータセット用フリップフロップとし、前記制御回路１２５０中の各シフトレジスタ１２２４，１２２５，１２２７，１２２８のＱ端子からの出力を２つに分岐して、その分岐させた一方にインバータ回路を設け、前記各シフトレジスタのＱ端子からの出力を前記データセット用フリップフロップのＳ端子に、またインバータ回路からの出力をＲ端子に接続し、前記制御回路１２５０が、該データセット用フリップフロップのセット／リセット端子を制御する構成にしてもよい。
【０１７８】
図２８に示すような第０のフリップフロップを備える構成を有する本実施の形態１２にかかるスキャンテスト装置１２００の一連の動作について説明する。
スキャンチェーンの数が多い場合、前記実施の形態１１では、第２のクロックの周波数を上げるか、もしくは該スキャンチェーン上のフリップフロップを駆動している第１のクロックの周波数を下げるしか方法はない。しかし、前記第２のクロック信号の周波数を上げるには限界があり、一方、前記第１のクロックの周波数を下げると検査時間が長くなるという問題が生じる。
【０１７９】
そこで、本実施の形態１２では、各スキャンチェーン上の第０のフリップフロップのＤＴ端子を制御するシフトレジスタのチェーン数を増加させ、各シフトレジスタチェーン上のフリップフロップの数を減少させることで、第２のクロック信号の周波数を速くする度合いを少なくし、検査の安定を図っている。  
【０１８０】
具体的に述べると、前記実施の形態１１では、４本のスキャンチェーンがある場合、第２のクロック信号を第１のクロック信号の４倍の周波数を持つように設定する必要がある。
【０１８１】
これに対し、本実施の形態１２では、シフトレジスタチェーンを２本にし、該各スキャンチェーンが２個のシフトレジスタからなるように構成することで、該各シフトレジスタを駆動する第２のクロックを２倍の周波数を持つように設定すればよく、これにより、前記実施の形態１１に比べて検査の安定が図れる。
なお、一連の動作について前記実施の形態１１と略同じであるため、説明を省略する。
【０１８２】
以上のように、本実施の形態１２によれば、前記スキャンテスト装置に設けられたスキャンチェーンの数が増えた場合、該各スキャンチェーンの先頭の第０のフリップフロップのＤＴ端子を制御するシフトレジスタチェーンの本数を増加させ、該シフトレジスタチェーンの各シフトレジスタを駆動させる第２のクロック信号を、前記各スキャンチェーン上のフリップフロップを駆動させるクロック信号より、前記シフトレジスタチェーンに含まれるシフトレジスタの数に合わせて周波数を高くするようにしたので、前記実施の形態１１に比べ、検査の安定が図れる。
【０１８３】
なお、前記シフトレジスターのチェーンを増加は、スキャンアウト端子より少なくなる為、スキャンイン端子が存在した回路構成と比べても、スキャンチェーンを多く確保できることは、いうまでもない。
さらに、前記実施の形態１〜実施の形態１２では、テストモードで活性化する回路についての説明である為、実動作時に悪影響を与えないようにテスト回路の実装が必要というのは言うまでもない。
【産業上の利用可能性】
【０１８４】
本発明にかかるスキャンテスト装置は、検査パターン長を短くしたり、検査コストを低くすることが出来るため、検査の分野で利用の可能性がある。
【図面の簡単な説明】
【０１８５】
【図１】本発明の実施の形態１にかかるスキャンテスト装置の構成を示す図である。
【図２】本発明の実施の形態にかかるスキャンテスト装置の一連の動作を示す概略図である。
【図３】本発明の実施の形態１にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図４】本発明の実施の形態２にかかるスキャンテスト装置の構成を示す図である。
【図５】本発明の実施の形態２にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図６】本発明の実施の形態３にかかるスキャンテスト装置の構成を示す図である。
【図７】本発明の実施の形態３にかかるスキャンテスト装置の別の構成を示す図である。
【図８】本発明の実施の形態４にかかるスキャンテスト装置を示す図である。
【図９】本発明の実施の形態４にかかるスキャンテスト動作の一連の動作を示す概略図である。
【図１０】本発明の実施の形態４にかかるスキャンテスト装置において、Ｐ＝２，ｎ＝４，ｍ＝３の場合の構成を示す図である。
【図１１】ＲＡＭあるいはＲＯＭのメモリマップを示す図である。
【図１２】本発明の実施の形態４にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図１３】本発明の実施の形態５にかかるスキャンテスト装置の構成を示す図である。
【図１４】本発明の実施の形態５にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図１５】本発明の実施の形態６に係わるスキャンテスト装置の構成を示す図である。
【図１６】本発明の実施の形態６にかかるデータライン切換回路を示す概略図である。
【図１７】本発明の実施の形態７にかかるスキャンテスト装置の構成を示す図である。
【図１８】本発明の実施の形態８にかかるスキャンテスト装置の構成を示す図である。
【図１９】本発明の実施の形態９にかかるスキャンテスト装置の構成を示す図である。
【図２０】本発明の実施の形態９にかかるスキャンテスト装置において、Ｐ＝２，ｎ＝４，ｍ＝３の場合の構成を示す図である。
【図２１】本発明の実施の形態９にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図２２】本発明の実施の形態１０にかかるスキャンテスト装置の構成を示す図である。
【図２３】本発明の実施の形態１０にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図２４】本発明の実施の形態１１にかかるスキャンテスト装置の構成を示す図である。
【図２５】本発明の実施の形態１１にかかるスキャンテスト装置の別の構成を示す図である。
【図２６】本発明の実施の形態１１にかかるスキャンテスト装置において、Ｐ＝２，ｎ＝４，ｍ＝３の場合の構成を示す図である。
【図２７】本発明の実施の形態１１にかかるスキャンテスト装置の、各構成部の信号波形図である。
【図２８】本発明の実施の形態１２にかかるスキャンテスト装置の構成を示す図である。
【図２９】従来におけるスキャンテスト装置の構成を示す図である。
【符号の説明】
【０１８６】
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００，３０００  スキャンテスト装置
１０１  第１スキャンチェーンのデータセット用非同期セットリセット付きフリップフロップ
１０２〜１０４  第１スキャンチェーンの第１〜第ｎのフリップフロップ
１０５，３００６  第１の出力端子
１０６  第Ｐスキャンチェーンのデータセット用非同期セット／リセットつきフリップフロップ
１０７〜１０９  第Ｐチェーンの第１〜第ｍのフリップフロップ
１１０  第Ｐの出力端子
１１１，３００９  組み合わせ回路
１１２，３００８  クロック端子
１１３，１２３１  スキャンシフト／キャプチャー切換端子
１１４  リセット端子
１１５  パターン発生器
１１６，１１７  インバータ回路
１１８〜１２１  ＮＡＮＤ回路
１５０，２５０，３５０，４５０，５５０，６５０，７５０，８５０，９５０，１０５０  制御回路
２０１  第１スキャンチェーンのデータセット用非同期リセット付きフリップフロップ
２０２   第Ｐスキャンチェーンのデータセット用非同期リセット付きフリップフロップ
２０３  インバータ回路
２０４  電源
３０１〜３０４  第１〜第Ｔのテスト端子
４０１  ＲＡＭ
４０３  メモリ制御回路
４０４  データ入力端子
５０１  アドレス制御端子
５０２  Ｒｅａｄ／Ｗｒｉｔｅ制御端子
５０３  シフトスキャン／キャプチャー切換信号発生器
６０１  データ切換制御端子
６０２  データ切換制御回路
６０３  データライン切換回路
７０１  ＲＯＭ
７０２  アドレス制御端子
９０１，１１００４，１２２３、３００１  第１の入力端子
９０２〜９０４，１１００５〜１１００７  第１〜第Ｐのシフトレジスタ
１１００３，１２３０  第２のクロック端子
１２０７  第１の出力端子
１２１１  第２の出力端子
１２１７  第３の出力端子
１２２２  第４の出力端子
１２２６  第２の入力端子
１２２９  第１のクロック端子
【図１】
2005331480.tif 000003
【図２】
2005331480.tif 000004
【図３】
2005331480.tif 000005
【図４】
2005331480.tif 000006
【図５】
2005331480.tif 000007
【図６】
2005331480.tif 000008
【図７】
2005331480.tif 000009
【図８】
2005331480.tif 000010
【図９】
2005331480.tif 000011
【図１０】
2005331480.tif 000012
【図１１】
2005331480.tif 000013
【図１２】
2005331480.tif 000014
【図１３】
2005331480.tif 000015
【図１４】
2005331480.tif 000016
【図１５】
2005331480.tif 000017
【図１６】
2005331480.tif 000018
【図１７】
2005331480.tif 000019
【図１８】
2005331480.tif 000020
【図１９】
2005331480.tif 000021
【図２０】
2005331480.tif 000022
【図２１】
2005331480.tif 000023
【図２２】
2005331480.tif 000024
【図２３】
2005331480.tif 000025
【図２４】
2005331480.tif 000026
【図２５】
2005331480.tif 000027
【図２６】
2005331480.tif 000028
【図２７】
2005331480.tif 000029
【図２８】
2005331480.tif 000030
【図２９】
2005331480.tif 000031