(57)【要約】【課題】  比較的簡単な構成でマルチレベルに対応したアナログ信号を出力する局部デジタルアナログ変換回路等における非線形誤差を低減する。【解決手段】  レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路Ｂ１，Ｂ２と、４値ΔΣ変調器から出力されるコードに応じて選択されたこの２個の単位アナログ回路Ｂ１，Ｂ２から出力されたアナログ信号を平滑して出力するローパスフィルタ（ＬＰＦ）によってアナログ信号出力回路を構成する。入力信号が−２または＋２のときには単位アナログ回路Ｂ１，Ｂ２の出力を加算して−２または＋２に相当するアナログ信号を出力する。入力信号が−１または＋１のときには単位アナログ回路Ｂ１，Ｂ２を交互に使用して−１または＋１に相当するアナログ信号を出力することにより、アナログ素子のバラツキによる非線形誤差を低減する。【選択図】  図２
2005117431.tif 000002
【特許請求の範囲】
【請求項１】
２Ｎ個のレベル（−Ｎ，−Ｎ＋１，…，−２，−１，１，２，…，Ｎ−１，Ｎ；Ｎは２以上の整数）に相当するコードが入力され、該入力されたコードに相当するアナログ信号を出力するマルチレベルアナログ信号出力回路において、
レベル“−１”または“１”に相当するアナログ信号を出力するＮ個の単位アナログ回路と、
−ＮまたはＮに相当するコードが入力されたとき、前記Ｎ個の単位アナログ回路の出力を加算することによりコード−ＮまたはＮに相当するアナログ信号を出力し、−ＭまたはＭ（Ｍは１≦Ｍ≦Ｎ−１の整数）に相当するコードが入力されたときには、前記Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路の出力を加算することによりコード−ＭまたはＭに相当するアナログ信号を出力する手段と、
前記−ＭまたはＭに相当する同一のコードが入力される毎に、前記選択されるＭ個の単位アナログ回路を、前記Ｎ個の単位アナログ回路からＮＣＭ（Ｃは組み合わせを示す演算子）で与えられる組み合わせ回数に従って順次互いに異なるＭ個の単位アナログ回路の組み合わせに切り替える手段と、
を備えていることを特徴とするマルチレベルアナログ信号出力回路。
【請求項２】
４個のレベル（−２，−１，１，２）に相当するコードが入力され、該入力されたコードに相当するアナログ信号を出力するマルチレベルアナログ信号出力回路において、
レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路と、
−２または２に相当するコードが入力されたとき、前記２個の単位アナログ回路の出力を加算することによりコード−２または２に相当するアナログ信号を出力し、−１または１に相当するコードが入力されたとき、前記２個の単位アナログ回路から選択された１個の単位アナログ回路の出力によりコード−１または１に相当するアナログ信号を出力する手段と、
前記−１または１に相当する同一のコードが入力される毎に、前記２個の単位アナログ回路から選択される１個の単位アナログ回路を交互に切り替える手段と、
を備えていることを特徴とするマルチレベルアナログ信号出力回路。
【請求項３】
前記単位アナログ回路は、レベル“−１”または“１”に相当する電圧を供給する電圧源と、キャパシタと、外部制御クロック信号により開閉制御され、前記キャパシタに対して前記電圧源からの電荷の充放電を制御することによって前記レベル“−１”または“１”に相当するアナログ信号を出力するスイッチとから構成されるスイッチドキャパシタ（ＳＣ）回路であることを特徴とする請求項１または２に記載のマルチレベルアナログ信号出力回路。
【請求項４】
入力デジタル信号を２Ｎレベル（−Ｎ，−Ｎ＋１，…，−２，−１，１，２，…，Ｎ−１，Ｎ；Ｎは２以上の整数）の信号に変調するマルチレベルΔΣ変調器と、該ΔΣ変調器から入力された前記２Ｎレベル相当するコードをアナログ信号に変換して出力するマルチレベルアナログ信号出力回路とを有するＤＡコンバータにおいて、
前記マルチレベルアナログ信号出力回路は、レベル“−１”または“１”に相当するアナログ信号を出力するＮ個の単位アナログ回路と、−ＮまたはＮに相当するコードが入力されたとき、前記Ｎ個の単位アナログ回路の出力を加算することによりコード−ＮまたはＮに相当するアナログ信号を出力し、−ＭまたはＭ（Ｍは１≦Ｍ≦Ｎ−１の整数）に相当するコードが入力されたときには、前記Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路の出力を加算することによりコード−ＭまたはＭに相当するアナログ信号を出力する手段と、前記−ＭまたはＭに相当する同一のコードが入力される毎に、前記選択されるＭ個の単位アナログ回路を、前記Ｎ個の単位アナログ回路からＮＣＭ（Ｃは組み合わせを示す演算子）で与えられる組み合わせ回数に従って順次互いに異なるＭ個の単位アナログ回路の組み合わせに切り替える手段とを備えていることを特徴とするＤＡコンバータ。
【請求項５】
入力デジタル信号を４個のレベル（−２，−１，１，２）からなる信号に変調する４値ΔΣ変調器と、該ΔΣ変調器から入力された前記４個のレベル相当するコードをアナログ信号に変換して出力するマルチレベルアナログ信号出力回路とを有するＤＡコンバータにおいて、
前記マルチレベルアナログ信号出力回路は、レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路と、−２または２に相当するコードが入力されたとき、前記２個の単位アナログ回路の出力を加算することによりコード−２または２に相当するアナログ信号を出力し、−１または１に相当するコードが入力されたときには、前記２個の単位アナログ回路から選択された１個の単位アナログ回路の出力によりコード−１または１に相当するアナログ信号を出力する手段と、前記−１または１に相当する同一のコードが入力される毎に、前記２個の単位アナログ回路から選択される１個の単位アナログ回路を交互に切り替える手段とを備えていることを特徴とするＤＡコンバータ。
【請求項６】
前記単位アナログ回路は、レベル“−１”または“１”に相当する電圧を供給する電圧源と、キャパシタと、外部制御クロック信号により開閉制御され、前記キャパシタに対して前記電圧源からの電荷の充放電を制御することによって前記レベル“−１”または“１”に相当するアナログ信号を出力するスイッチとから構成されるスイッチドキャパシタ（ＳＣ）回路であることを特徴とする請求項４または５に記載のＤＡコンバータ。
【請求項７】
２Ｎ値（Ｎは２以上の整数）の帰還信号をアナログ信号に変換する局部ＤＡコンバータとして機能するマルチレベルアナログ信号出力回路と、前記局部ＤＡコンバータの出力信号とアナログ入力信号との差を出力するアナログ加算器と、該アナログ加算器の出力信号を積分するアナログ積分器と、該アナログ積分器の出力信号を２Ｎ値のデジタル信号に変換するマルチレベル量子化器と、該マルチレベル量子化器の出力信号を遅延して前記局部ＤＡコンバータへ２Ｎ値の前記帰還信号として出力する遅延器とによって構成されたマルチレベルΔΣ変調器において、
前記マルチレベルアナログ信号出力回路は、レベル“−１”または“１”に相当するアナログ信号を出力するＮ個の単位アナログ回路と、−ＮまたはＮに相当するコードが入力されたとき、前記Ｎ個の単位アナログ回路の出力を加算することによりコード−ＮまたはＮに相当するアナログ信号を出力し、−ＭまたはＭ（Ｍは１≦Ｍ≦Ｎ−１の整数）に相当するコードが入力されたときには、前記Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路の出力を加算することによりコード−ＭまたはＭに相当するアナログ信号を出力する手段と、前記−ＭまたはＭに相当する同一のコードが入力される毎に、前記選択されるＭ個の単位アナログ回路を、前記Ｎ個の単位アナログ回路からＮＣＭ（Ｃは組み合わせを示す演算子）で与えられる組み合わせ回数に従って順次互いに異なるＭ個の単位アナログ回路の組み合わせに切り替える手段とを備えていることを特徴とするマルチレベルΔΣ変調器。
【請求項８】
４値（−２，−１，１，２）の帰還信号をアナログ信号に変換する局部ＤＡコンバータとして機能するマルチレベルアナログ信号出力回路と、前記局部ＤＡコンバータの出力信号とアナログ入力信号との差を出力するアナログ加算器と、該アナログ加算器の出力信号を積分するアナログ積分器と、該アナログ積分器の出力信号を前記４値のデジタル信号に変換するマルチレベル量子化器と、該マルチレベル量子化器の出力信号を遅延して前記局部ＤＡコンバータへ前記４値の帰還信号として出力する遅延器とによって構成されたマルチレベルΔΣ変調器において、
前記マルチレベルアナログ信号出力回路は、レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路と、−２または２に相当するコードが入力されたとき、前記２個の単位アナログ回路の出力を加算することによりコード−２または２に相当するアナログ信号を出力し、−１または１に相当するコードが入力されたときには、前記２個の単位アナログ回路から選択された１個の単位アナログ回路の出力によりコード−１または１に相当するアナログ信号を出力する手段と、前記−１または１に相当する同一のコードが入力される毎に、前記２個の単位アナログ回路から選択される１個の単位アナログ回路を交互に切り替える手段とを備えていることを特徴とするマルチレベルΔΣ変調器。
【請求項９】
前記単位アナログ回路は、レベル“−１”または“１”に相当する電圧を供給する電圧源と、キャパシタと、外部制御クロック信号により開閉制御され、前記キャパシタに対して前記電圧源からの電荷の充放電を制御することによって前記レベル“−１”または“１”に相当するアナログ信号を出力するスイッチとから構成されるスイッチドキャパシタ（ＳＣ）回路であることを特徴とする請求項７または８に記載のマルチレベルΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値量子化された信号をアナログ信号に変換する技術に関し、特に、マルチレベルΔΣ変調器において多値量子化された信号をマルチレベルのアナログ信号に変換する回路に好適なアナログ信号出力回路に関する。
【背景技術】
【０００２】
ΔΣ変調器は、オーディオ、通信等の分野で幅広く利用されており、ΔΣ変調器を用いてＤＡコンバータあるいはＡＤコンバータを構成する技術も従来から種々提案されている（特許文献１〜３等参照）。
【０００３】
図１２は、ΔΣ変調器をＤＡコンバータに応用した従来の構成例を示すブロック図である。図１２においてデジタル信号はΔΣ変調器１２１に入力されて＋１と−１の２つのレベルからなる２値（１ビット）の出力に変換され、ローパスフィルタ（ＬＰＦ）１２２で信号処理されてアナログ信号として出力される。
【０００４】
このΔΣ変調器の出力は入力信号をパルス密度変調したものであり、そのスペクトラムは図１３に示されているように、入力信号スペクトラムと、量子化ノイズが高い周波数帯域へシェーピングされたスペクトラムとを含む信号となる。これを、ローパスフィルタ（ＬＰＦ）１２２を用いて所望の周波数帯域のみを取り出すことで変換出力を得ている。
【０００５】
一方、ΔΣ変調器の量子化ノイズを低減してその変換精度を高め、あるいはサンプリング周波数を低減して高いＳＮと低消費電力化を図るために、ΔΣ変調器の出力をマルチレベル化（マルチビット化）することも従来から提案されている（特許文献１、３参照）が、マルチレベル化すると、このマルチレベル化された量子化レベルをアナログ信号に変換する内部ＤＡ変換回路としてマルチレベルに対応したデジタルアナログ変換回路を設ける必要がある。
【０００６】
【特許文献１】特開平６−２２４７７２号公報
【特許文献２】特開平６−２７６０９９号公報
【特許文献３】特開２００１−９４４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、マルチレベルに対応したアナログ信号を出力する局部デジタルアナログ変換回路において生じる非線形性誤差が全体の変換精度（直線性）を制限するために、ΔΣ変調器が製造値変動の影響を受けやすく、実際には高い精度を安定して得ることが困難である。そこでマルチレベルを採用する際にはアナログ回路におけるマルチレベルに対応するアナログ信号を出力する素子のトリミングを行って素子精度を高める方法が採用されるが、そのために製造が煩雑となるという問題を生ずる。
【０００８】
このような問題を解消するために、特許文献１では、非線形性補償パラメータを記憶するメモリと、このメモリに記憶されたフィルタ係数に従って動作するデジタルフィルタとを備え、マルチレベル出力ΔΣ変調器の出力をこのデジタルフィルタへ出力し、デジタルフィルタによってマルチレベル出力ΔΣ変調器に存在する非線形性を補償するように制御しており、また特許文献３では、マルチビット量子化器を有するアナログΔΣ変調器の後段に１ビット信号を出力するデジタルΔΣ変調器を設け、デジタルΔΣ変調器から出力される１ビット信号を遅延させた信号を前段のアナログΔΣ変調器に帰還させることにより、非線形誤差による信号歪を低減している。
【０００９】
これらの特許文献に記載された技術では、局部デジタルアナログ変換回路において生じる非線形性誤差を補償するために、非線形性補償パラメータを記憶するメモリ及びこのメモリに記憶されたフィルタ係数に従って動作するデジタルフィルタを備える、あるいはアナログΔΣ変調器とデジタルΔΣ変調器を用いる必要があるため、構成が複雑となるという問題がある。
【００１０】
本発明の目的は、マルチレベルに対応したアナログ信号を出力する局部デジタルアナログ変換回路等における非線形誤差を、比較的簡単な構成で低減することが可能な手段を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のマルチレベルに対応したアナログ信号を出力する局部デジタルアナログ変換回路は、２Ｎ個のレベル（−Ｎ，−Ｎ＋１，…，−２，−１，１，２，…，Ｎ−１，Ｎ；Ｎは２以上の整数）に相当するコードが入力され、該入力されたコードに相当するアナログ信号を出力するマルチレベルアナログ信号出力回路として構成され、レベル“−１”または“１”に相当するアナログ信号を出力するＮ個の単位アナログ回路と、−ＮまたはＮに相当するコードが入力されたとき、前記Ｎ個の単位アナログ回路の出力を加算してコード−ＮまたはＮに相当するアナログ信号として出力し、−ＭまたはＭ（Ｍは１≦Ｍ≦Ｎ−１の整数）に相当するコードが入力されたときには、前記Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路の出力を加算してコード−ＭまたはＭに相当するアナログ信号として出力する手段と、前記−ＭまたはＭに相当する同一のコードが入力される毎に、前記Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路として、ＮＣＭ（Ｃは組み合わせを示す演算子）の組み合わせ回数に従って順次互いに異なるＭ個の単位アナログ回路の組み合わせに切り替える手段と、を備えていることを特徴とする。
【００１２】
また、４値レベル（−２，−１，１，２）に相当するコードが入力される場合には、本発明のマルチレベルアナログ信号出力回路は、レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路と、−２または２に相当するコードが入力されたとき、前記２個の単位アナログ回路の出力を加算してコード−２または２に相当するアナログ信号を出力し、−１または１に相当するコードが入力されたときには、前記２個の単位アナログ回路から選択された１個の単位アナログ回路の出力をコード−１または１に相当するアナログ信号として出力する手段と、前記−１または１に相当する同一のコードが入力される毎に、前記２個の単位アナログ回路を交互に切り替えて前記コード−１または１に相当するアナログ信号として出力する手段と、を備えていることを特徴とする。
【００１３】
本発明の単位アナログ回路は、レベル“−１”または“１”に相当する電圧を供給する電圧源と、キャパシタと、外部制御クロック信号により開閉制御され、前記キャパシタに対して前記電圧源からの電荷の充放電を制御することによって前記レベル“−１”または“１”に相当するアナログ信号を出力するスイッチとからなるスイッチドキャパシタ（ＳＣ）回路によって構成可能である。
【発明の効果】
【００１４】
本発明は、レベル“−１”または“１”に相当するアナログ信号を出力する１ビットアナログ回路を複数配置し、出力レベルに応じた数のアナログ回路を選択すると共に、同一レベルの信号を出力するときには選択の組み合わせを順次切り替えて使用するので、アナログ素子にばらつきがある場合であっても、ばらつきによる誤差を吸収することができる。そのためアナログ素子のトリミング等の工程が不要となる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の第１の実施形態を示すブロック図であり、本発明をオーバーサンプルＤＡＣへ適用した例を示している。図１においてデジタル入力信号はデジタル回路で構成された４値ΔΣ変調器１１に入力されて−２，−１，＋１，＋２の４つのレベルからなる４値（２ビット）の出力に変換され、ローパスフィルタ（ＬＰＦ）に相当するアナログ信号出力回路１２へ出力される。アナログ信号出力回路１２は、４値ΔΣ変調器１１から入力された−２，−１，＋１，＋２に相当するコード信号を処理して−２，−１，＋１，＋２に相当するアナログ信号として出力する。
【００１６】
図２は、本実施形態におけるアナログ信号出力回路１２の構成及び動作を示す概念図であり、レベル“−１”または“１”に相当するアナログ信号を出力する２個の単位アナログ回路Ｂ１，Ｂ２と、４値ΔΣ変調器１１から出力されるコードに応じて選択されるこの単位アナログ回路Ｂ１，Ｂ２の両方またはいずれか一方からの出力を平滑してコードに応じたアナログ信号を出力するローパスフィルタ（ＬＰＦ）とからなる。以下、本実施形態の動作について、図１〜図２を参照して説明する。
【００１７】
４値ΔΣ変調器１１から出力される値が“＋２”の場合には、単位アナログ回路Ｂ１，Ｂ２を共に“＋１”のアナログ信号出力器として選択して使用する。そして、単位アナログ回路Ｂ１，Ｂ２の出力を加算した“＋２”のアナログ信号をローパスフィルタ（ＬＰＦ）から出力することにより“＋２”に相当するアナログ信号を得る。また、４値ΔΣ変調器１１から出力される値が“−２”の場合には、単位アナログ回路Ｂ１，Ｂ２を共に“−１”のアナログ信号出力器として選択して使用する。そして、単位アナログ回路Ｂ１，Ｂ２の出力を加算した“−２”のアナログ信号をローパスフィルタ（ＬＰＦ）から出力することにより“−２”に相当するアナログ信号を得る。
【００１８】
一方、４値ΔΣ変調器１１から出力される値が“＋１”の場合には、前回同一コード“＋１”を出力する際に選択された単位アナログ回路とは異なる単位アナログ回路を選択使用して“＋１”に相当するアナログ信号を出力する。即ち、前回コード“＋１”を出力する際に単位アナログ回路Ｂ１を選択したならば、今回は単位アナログ回路Ｂ２を“＋１”のアナログ信号出力器として選択することにより、“＋１”に相当するアナログ信号を出力し、前回単位アナログ回路Ｂ２を選択して“＋１”に相当するアナログ信号を出力したならば、今回は単位アナログ回路Ｂ１を選択して“＋１”のアナログ信号出力器として使用することにより、“＋１”に相当するアナログ信号を出力する。
【００１９】
同様に、４値ΔΣ変調器１１から出力される値が“−１”の場合にも、前回同一コード“−１”を出力する際に単位アナログ回路Ｂ１を選択したならば、今回は単位アナログ回路Ｂ２を“−１”のアナログ信号出力器として選択することにより、“−１”に相当するアナログ信号を出力し、前回単位アナログ回路Ｂ２を選択して“−１”に相当するアナログ信号を出力したならば、今回は単位アナログ回路Ｂ１を選択して“−１”のアナログ信号出力器として使用することにより、“−１”に相当するアナログ信号を出力する。
【００２０】
図３は、本実施形態におけるアナログ信号出力回路１２を、スイッチドキャパシタ回路（ＳＣ回路）によって構成した実施例を示すブロック図であり、キャパシタＣＰ１，ＣＰ２を含むＳＣ回路Ｂ１，Ｂ２が前述の単位アナログ回路Ｂ１，Ｂ２に対応する。キャパシタＣＰ１とＣＰ２は互いに等しい値に設定されている。また、基準電圧Ｖｐは“＋１”に相当するアナログ電圧、基準電圧Ｖｎは“−１”に相当するアナログ電圧である。
【００２１】
図３において、前段のΔΣ変調器１１の出力はクロック発生器３１に入力され、クロック発生器３１の出力によりＳＣ回路網のスイッチ（ＳＷ１，ＳＷ２，ＳＷａ，ＳＷｂ，ＳＷｃ，ＳＷｄ，ＳＷｅ，ＳＷｆ）の開閉制御を行う。図４は、図３に示すＳＣ回路によりΔΣ変調器１１の出力である＋２，＋１，−１，−２に相当するアナログ信号を出力する際に開閉制御される各ＳＷの動作を示すタイムチャートである。以下、図３〜図４を参照して本実施例の動作について説明する。
【００２２】
４値ΔΣ変調器１１から出力される値が“＋２”の場合には、クロックサイクルの第１相でＳＷａ，ＳＷｄ，ＳＷ１をオンとすることにより、キャパシタＣＰ１，ＣＰ２にそれぞれ基準電圧Ｖｐに相当する電荷をチャージし、クロックサイクルの第２相でＳＷｃ，ＳＷｆ，ＳＷ２をオンとすることにより、キャパシタＣＰ１，ＣＰ２にそれぞれチャージされた基準電圧Ｖｐに相当する電荷を加算して後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）から“＋２”に相当するアナログ信号が出力される。
【００２３】
４値ΔΣ変調器１１から出力される値が“−２”の場合には、クロックサイクルの第１相でＳＷｂ，ＳＷｅ，ＳＷ１をオンとすることにより、キャパシタＣＰ１，ＣＰ２にそれぞれ基準電圧Ｖｎに相当する電荷をチャージし、クロックサイクルの第２相でＳＷｃ，ＳＷｆ，ＳＷ２をオンとすることにより、キャパシタＣＰ１，ＣＰ２にそれぞれチャージされた基準電圧Ｖｎに相当する電荷を加算して後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）から“−２”に相当するアナログ信号が出力される。
【００２４】
一方、４値ΔΣ変調器１１から出力される値が“＋１”の場合には、前回同一コード“＋１”を出力する際に単位アナログ回路Ｂ１のキャパシタＣＰ１を選択して“＋１”に相当するアナログ信号を出力していたとすると、今回は単位アナログ回路Ｂ２のキャパシタＣＰ２を“＋１”のアナログ信号出力用キャパシタとして使用する。そのためクロックサイクルの第１相でＳＷａ，ＳＷ１をオンとすることにより、キャパシタＣＰ２に基準電圧ＶＰに相当する電荷をチャージし、クロックサイクルの第２相でＳＷｃ，ＳＷ２をオンとすることにより、キャパシタＣＰ２にチャージされた基準電圧Ｖｐに相当する電荷を後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）からはキャパシタＣＰ２にチャージされた“＋１”に相当するアナログ信号が出力される。
【００２５】
４値ΔΣ変調器１１から続けて“＋１”が出力されると、今度は単位アナログ回路Ｂ１のキャパシタＣＰ１を“＋１”のアナログ信号出力用キャパシタとして使用する。そのためクロックサイクルの次の第１相ではＳＷｄ，ＳＷ１をオンとすることにより、キャパシタＣＰ１に基準電圧Ｖｐに相当する電荷をチャージし、第２相でＳＷｆ，ＳＷ２をオンとすることにより、キャパシタＣＰ１にチャージされた基準電圧Ｖｐに相当する電荷を後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）からはキャパシタＣＰ１にチャージされた“＋１”に相当するアナログ信号が出力される。
【００２６】
以下、４値ΔΣ変調器１１から“＋１”が出力される毎に、単位アナログ回路Ｂ１とＢ２が交互に切り替えられて動作し、４値ΔΣ変調器１１から出力されるコード“＋１”に相当するアナログ信号を出力する。
【００２７】
同様に、４値ΔΣ変調器１１から出力される値が“−１”の場合には、前回同一コード“−１”を出力する際に単位アナログ回路Ｂ１のキャパシタＣＰ１を選択して“−１”に相当するアナログ信号を出力していたとすると、今回は単位アナログ回路Ｂ２のキャパシタＣＰ２を“−１”のアナログ信号出力用キャパシタとして使用する。そのためクロックサイクルの第１相でＳＷｂ，ＳＷ１をオンとすることにより、キャパシタＣＰ２に基準電圧Ｖｎに相当する電荷をチャージし、クロックサイクルの第２相でＳＷｃ，ＳＷ２をオンとすることにより、キャパシタＣＰ２にチャージされた基準電圧Ｖｎに相当する電荷を後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）からはキャパシタＣＰ２にチャージされた“−１”に相当するアナログ信号が出力される。
【００２８】
４値ΔΣ変調器１１から続けて“−１”が出力されると、今度は単位アナログ回路Ｂ１のキャパシタＣＰ１を“−１”のアナログ信号出力用キャパシタとして使用する。そのためクロックサイクルの次の第１相ではＳＷｅ，ＳＷ１をオンとすることにより、キャパシタＣＰ１に基準電圧Ｖｎに相当する電荷をチャージし、第２相でＳＷｆ，ＳＷ２をオンとすることにより、キャパシタＣＰ１にチャージされた基準電圧Ｖｎに相当する電荷を後段のローパスフィルタ（ＬＰＦ）へ出力する。従ってローパスフィルタ（ＬＰＦ）からはキャパシタＣＰ１にチャージされた“−１”に相当するアナログ信号が出力される。
【００２９】
以下、４値ΔΣ変調器１１から“−１”が出力される毎に、単位アナログ回路Ｂ１とＢ２が交互に切り替えられて動作し、４値ΔΣ変調器１１から出力されるコード“−１”に相当するアナログ信号を出力する。
【００３０】
図５は、図３の実施例において、４値ΔΣ変調器１１から−２，−１，１，２の何れかが時系列信号として出力されたときに電荷が充電されるキャパシタＣＰ１とＣＰ２の選択順序の例を示している。本実施例では、４値ΔΣ変調器１１から“−１”または“＋１”が出力されたときにキャパシタＣＰ１とＣＰ２をスクランブルすることにより何れか一方のキャパシタに充電し、“−２”または“＋２”が出力されたときには常に２個のキャパシタを充電する。
【００３１】
スクランブルは、４値ΔΣ変調器１１からの出力が“−１”と“＋１”でそれぞれ独立に、前回使用したキャパシタではないもう一方のキャパシタを使用するように、各スイッチを切り替え制御する。この操作により，製造誤差（容量バラツキ）に伴って生ずる２個のキャパシタの相対誤差による特性悪化を打ち消すことができる。
【００３２】
図６は、図３の実施例において、４値ΔΣ変調器１１から“−１”または“＋１”が出力されたときに選択されるキャパシタをＣＰ１またはＣＰ２のいずれか一方に固定した場合と、“−１”と“＋１”でそれぞれ独立にＣＰ１とＣＰ２を交互に切り替える（スクランブル）方式とした場合における製造誤差（容量バラツキ）に伴うＳ／（Ｎ＋Ｄ）特性を、キャパシタ容量の製造誤差が正規分布に従うという仮定のもとにシミュレーションしたグラフである。
【００３３】
図６において、Ｔｙｐ値、およびＭｉｎ値は、１０００回シミュレーションを行った際の平均値、およびＭｉｎ値を示している。ＣＰ１とＣＰ２を交互に切り替える本発明の方式を採用した場合には、容量の相対誤差が１％でも全てのサンプルで安定したＳ／（Ｎ＋Ｄ）値が得られているが、ＣＰ１またはＣＰ２のいずれか一方に固定した場合には、容量の相対精度が悪化するにつれてＳ／（Ｎ＋Ｄ）の特性も悪化していく。
【００３４】
図７は、本発明の第２の実施形態を示すブロック図であり、本発明を１次−４値ΔΣ変調器型のＡＤＣへ適用した例を示している。
【００３５】
本実施形態の４値ΔΣ変調器は、４値の帰還信号をアナログ信号に変換する局部ＤＡＣ６５として構成されているマルチレベルアナログ信号出力回路と、この局部ＤＡＣ６５の出力信号とアナログ入力信号ｉｎとの差をとるアナログ加算器６１と、アナログ加算器６１の出力信号を積分するアナログ積分器６２と、アナログ積分器６２の出力信号を４値のデジタル信号に変換するマルチレベル量子化器６３と、マルチレベル量子化器６３の出力信号を遅延して局部ＤＡＣへ４値の帰還信号として出力する遅延器６４と、からなっている。
【００３６】
この場合、４値の帰還信号をアナログ信号に変換する局部ＤＡＣ６５として構成されているマルチレベルアナログ信号出力回路に対して本発明を適用することができる。即ち、量子化器６３で得られる４値の出力コードに従って、本発明の単位アナログ回路Ｂ１，Ｂ２を適用し、前述の手順で単位アナログ回路Ｂ１，Ｂ２を切り替えて使用することにより、素子のばらつきによる誤差を吸収することが可能となる。
【００３７】
図８は、本実施形態における１次−４値ΔΣ変調器を、スイッチドキャパシタ回路（ＳＣ回路）を用いて構成した実施例を示すブロック図であり、キャパシタＣＰ１，ＣＰ２を含むＳＣ回路Ｂ１，Ｂ２が図７の単位アナログ回路Ｂ１，Ｂ２に対応する。キャパシタＣＰ１とＣＰ２は互いに等しい値に設定されている。また、基準電圧Ｖｐは“＋１”に相当するアナログ電圧、基準電圧Ｖｎは“−１”に相当するアナログ電圧である。
【００３８】
図８において、比較器（量子化器６３に相当）の出力はクロック発生器８１に入力され、クロック発生器８１の出力によりＳＣ回路網のスイッチ（ＳＷ１，ＳＷ２，ＳＷａ，ＳＷｂ，ＳＷｃ，ＳＷｄ，ＳＷｅ，ＳＷｆ）の開閉制御を行う。図９は、図８に示すＳＣ回路により４値のレベル＋２，＋１，−１，−２に相当するアナログ信号を出力する際に開閉制御される各ＳＷの動作を示すタイムチャートである。
【００３９】
この場合も、図３〜図４で示したＳＣ回路の例と同様に前回の出力コードに依存して各ＳＷを制御することにより、＋２，＋１，−１，−２に相当するアナログ信号出力器として動作し、全体としてΔΣ変調器として動作する。また、キャパシタＣＰ１，ＣＰ２にバラツキがあっても各レベルのアナログ信号を高精度に出力することが可能となる。なお、本実施例のスイッチの開閉制御動作は、図３〜図４を参照して説明した動作と同様であるので詳細説明は省略する。
【００４０】
図１０は、本実施形態（図７）における１次−４値ΔΣ変調器を、スイッチドキャパシタ回路（ＳＣ回路）により平衡型回路網として構成した実施例を示すブロック図であり、ΔΣ変調器の４値（±１．０，±０．５；前記の＋２，＋１，−１，−２に相当）の出力をアナログ信号に変換するために積分器１０２のポジティブ側、ネガティブ側にそれぞれ２個ずつ容量を配置する。即ち、キャパシタＣＢＰ２１およびＣＢＮ２１、キャパシタＣＢＰ２２およびＣＢＮ２２を含むＳＣ回路Ｂ１，Ｂ２がそれぞれ単位アナログ回路Ｂ１，Ｂ２に対応する。これらのキャパシタの容量は全て等しい値に設定される。
【００４１】
図１０において、ＳＣ回路Ｂ１，Ｂ２からのアナログ電圧は、積分器１０２を介して量子化器１０３に入力され、量子化器１０３において基準電圧発生回路１０４から発生される基準電圧とそれぞれ比較されることにより４値（±１．０，±０．５）の出力に変換される。また、量子化器１０３の出力はクロック発生器１０１に入力され、クロック発生器１０１の出力によりＳＣ回路網の各スイッチの開閉制御を行う。以下、本実施例のＳＣ回路Ｂ１，Ｂ２の動作についてその概略を説明する。
【００４２】
クロック発生器１０１は、クロックサイクルの第１相（φ１）で、キャパシタＣＢＰ２１とＣＢＰ２２にそれぞれ基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷をチャージし、キャパシタＣＢＮ２１とＣＢＮ２２にそれぞれ基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷をチャージする。
【００４３】
量子化器１０３から出力される値が“＋１．０”のときには、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２１とＣＢＰ２２にチャージされたそれぞれ基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力し、キャパシタＣＢＮ２１とＣＢＮ２２にチャージされたそれぞれ基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力することにより、積分器１０２から“＋１．０”に相当するアナログ信号を出力する。
【００４４】
量子化器１０３から出力される値が“−１．０”のときには、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２１とＣＢＰ２２にチャージされたそれぞれ基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力し、キャパシタＣＢＮ２１とＣＢＮ２２にチャージされたそれぞれ基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力することにより、積分器１０２から“−１．０”に相当するアナログ信号を出力する。
【００４５】
一方、量子化器１０３から出力される値が“＋０．５”のときには、前回同一コード“＋０．５”を出力する際に単位アナログ回路Ｂ１のキャパシタＣＢＰ２１とＣＢＮ２１を選択して、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２１にチャージされた基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力し、キャパシタＣＢＮ２１にチャージされた基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力することにより、積分器１０２から“＋０．５”に相当するアナログ信号を出力していたとすると、今回は、単位アナログ回路Ｂ２のキャパシタＣＢＰ２２とＣＢＮ２２を選択し、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２２にチャージされた基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力し、キャパシタＣＢＮ２２にチャージされた基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力することにより、積分器１０２から“＋０．５”に相当するアナログ信号を出力する。
【００４６】
以下、量子化器１０３から値“＋０．５”が出力される毎に、チャージされた電荷を積分器１０２へ出力する単位アナログ回路Ｂ１とＢ２が交互に切り替えられ、積分器１０２からは“＋０．５”に相当するアナログ信号が出力される。
【００４７】
同様に、量子化器１０３から出力される値が“−０．５”のときには、前回同一コード“−０．５”を出力する際に単位アナログ回路Ｂ１のキャパシタＣＢＰ２１とＣＢＮ２１を選択して、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２１にチャージされた基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力し、キャパシタＣＢＮ２１にチャージされた基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力することにより、積分器１０２から“−０．５”に相当するアナログ信号を出力していたとすると、今回は、単位アナログ回路Ｂ２のキャパシタＣＢＰ２２とＣＢＮ２２を選択し、クロックサイクルの第２相（φ２）で、キャパシタＣＢＰ２２にチャージされた基準電圧ＶＲＥＦＬ−ＶＣＯＭに相当する電荷を積分器１０２のポジティブ側に入力し、キャパシタＣＢＮ２２にチャージされた基準電圧ＶＲＥＦＨ−ＶＣＯＭに相当する電荷を積分器１０２のネガティブ側に入力することにより、積分器１０２から“−０．５”に相当するアナログ信号を出力する。
【００４８】
以下、量子化器１０３から値“−０．５”が出力される毎に、チャージされた電荷を積分器１０２へ出力する単位アナログ回路Ｂ１とＢ２が交互に切り替えられ、積分器１０２からは“−０．５”に相当するアナログ信号が出力される。
【００４９】
図１１は、本発明の第３の実施形態を示すブロック図であり、図１〜図２に示す１次−４値ΔΣ変調器型のＡＤＣを２Ｎレベル（−Ｎ，−Ｎ＋１，…，−２，−１，１，２，…，Ｎ−１，Ｎ；Ｎは２以上の整数）に拡張した場合のマルチレベルアナログ信号出力回路を示している。
【００５０】
本実施形態では、レベル“−１”または“１”に相当するアナログ信号を出力するＮ個の単位アナログ回路Ｄ１〜ＤＮを備え、入力コードが＋Ｎまたは−Ｎの場合には全ての単位アナログ回路を“−１”または“１”のアナログ出力器として使用し、入力コードが−ＭまたはＭ（Ｍは１≦Ｍ≦Ｎ−１の整数）のときには、Ｎ個の単位アナログ回路から選択されたＭ個の単位アナログ回路の出力を加算することによりコード−ＭまたはＭに相当するアナログ信号を出力する。
【００５１】
その際、選択されるＭ個の単位アナログ回路の組み合わせは、−ＭまたはＭに相当するコードが入力される毎に、Ｎ個の単位アナログ回路からＮＣＭ（Ｃは組み合わせを示す演算子）で与えられる組み合わせ回数に従って順次互いに異なるＭ個の単位アナログ回路の組み合わせに切り替える。即ち、それぞれのコード毎に、回路Ｄ１〜ＤＮの中から異なる組み合わせを順に使用していき、最後の組み合わせまで使用したら、最初の組み合わせに戻るようにして、前回の同一コード入力時に使用した組み合わせと同一とならないようにし、かつ全ての回路が均等に使用されるように順次Ｍ個の単位アナログ回路の組み合わせを変更（スクランブル）していく。
【００５２】
例えば、６レベル（Ｎ＝３）の場合には、表現するレベルは±（１〜３）まであるが、Ｍ＝±１のときには、Ｄ１，Ｄ２，Ｄ３の順に選択し、
Ｍ＝±２のときには、３Ｃ２の全ての組み合わせ、（Ｄ１，Ｄ２），（Ｄ１，Ｄ３），（Ｄ２，Ｄ３）をこの順に選択し、
Ｍ＝±３のときは、（Ｄ１，Ｄ２，Ｄ３）の組み合わせ（全ての回路）を用いる。
【００５３】
また、２Ｎレベルの場合には、表現するレベルは±（１〜Ｎ）まであるが、この場合も、Ｍ＝±１のときには、Ｄ１，Ｄ２，Ｄ３，・・・，ＤＮの順に選択し、
Ｍ＝±２のときには、ＮＣ２の全ての組み合わせ、（Ｄ１，Ｄ２），（Ｄ１，Ｄ３），（Ｄ１，Ｄ４），・・・，（Ｄ１，ＤＮ），（Ｄ２，Ｄ３），（Ｄ２，Ｄ４），・・・，（ＤＮ−１，ＤＮ）をこの順に選択し、
Ｍ＝±３のときには、ＮＣ３の全ての組み合わせ、（Ｄ１，Ｄ２，Ｄ３），（Ｄ１，Ｄ２，Ｄ４），・・・，（Ｄ１，Ｄ２，ＤＮ），（Ｄ２，Ｄ３，Ｄ４），（Ｄ２，Ｄ３，Ｄ５），・・・，（ＤＮ−２，ＤＮ−１，ＤＮ）をこの順に選択する。以下同様であり、
Ｍ＝±（Ｎ−１）のときには、ＮＣＮ−１の全ての組み合わせ、（Ｄ１，Ｄ２，Ｄ３，・・・，ＤＮ−１），（Ｄ１，Ｄ２，・・・，ＤＮ−２，ＤＮ），・・・，（Ｄ１，Ｄ３，Ｄ４，・・・，ＤＮ），（Ｄ２，Ｄ３，Ｄ４，・・・，ＤＮ），をこの順に選択し、
Ｍ＝±Ｎのときは、（Ｄ１，Ｄ２，Ｄ３，・・・，ＤＮ）の組み合わせ（全ての回路）を用いる。
【００５４】
なお、本発明のマルチレベルアナログ信号出力回路は、同様に、ｎ次（ｎ≧２の整数）−２Ｎ値（Ｎ≧２の整数）ΔΣ変調器にも適用可能である。また、本発明のマルチレベルアナログ信号出力回路はマルチレベルΔΣ変調器への適用に限定されるものではなく、２Ｎ個のレベル（−Ｎ，−Ｎ＋１，…，−２，−１，１，２，…，Ｎ−１，Ｎ；Ｎは２以上の整数）に相当するコードが入力され、該入力されたコードに相当するアナログ信号を出力するアナログ信号出力回路として適宜用いることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】本実施形態におけるアナログ信号出力回路の構成及び動作を示す概念図である。
【図３】本実施形態におけるアナログ信号出力回路を、スイッチドキャパシタ回路（ＳＣ回路）によって構成した実施例を示す図である。
【図４】本実施例における動作を説明するためのタイムチャートである。
【図５】本実施例において、電荷が充電されるキャパシタの選択順序の一例を時系列的に示す図である。
【図６】本実施例における容量の相対誤差に対するＳ／（Ｎ＋Ｄ）特性を示すグラフである。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】本実施形態を、スイッチドキャパシタ回路（ＳＣ回路）によって構成した実施例を示す図である。
【図９】本実施例における動作を説明するためのタイムチャートである。
【図１０】本実施形態を、スイッチドキャパシタ回路（ＳＣ回路）により平衡型回路網として構成した実施例を示す図である。
【図１１】本発明の第３の実施形態を示すブロック図である。
【図１２】ΔΣ変調器をＤＡコンバータに応用した従来の構成例を示すブロック図である。
【図１３】１次−ΔΣ変調器をＤＡコンバータに応用した場合の出力スペクトラムを示す図である。
【符号の説明】
【００５６】
１１，８１  ΔΣ変調器
１２，８２  アナログ信号出力回路
３１，７１，１０１  クロックジェネレータ
６１  加算器
６２，１０２  積分器
６３，１０３  量子化器
６４  遅延器
６５  局部ＤＡＣ
１０４  基準電圧発声回路
Ｂ１，Ｂ２，Ｄ１〜ＤＮ  単位アナログ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005117431.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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