(57)【要約】【課題】  プライオリティ回路において、シリアル接続されたトランジスタを伝播する信号の電圧レベルを劣化させることなく、高速に優先順位付けを行う。【解決手段】  プリチャージイネーブル信号ＥＮＡＢＬＥの制御により、ＮＭＯＳトランジスタ１０７をオフにして、プライオリティ回路が非動作の状態にあるとき、プリチャージ用ＰＭＯＳトランジスタ１０６0〜１０６3により伝播信号ノードＰ１〜Ｐ３及び出力端子ＨＩＴの電位をＨ電位にプリチャージする。これにより、ＮＭＯＳトランジスタ１０７がオンし、プライオリティ回路が動作状態に移ったとき、入力信号にＨ信号が含まれていれば、ＨＩＴ検出用のＰＭＯＳトランジスタ１０３0〜１０３3が伝播信号ノードＰ１〜Ｐ３及び出力端子ＨＩＴの電位をＨ電位に引き上げる際、伝播信号の劣化を抑制し、ノイズの影響による誤動作を防止する。【選択図】    図１
2005085168.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個（ｍは２以上の整数）のバイナリ信号からなる入力信号を受け、
各々ＮＭＯＳトランジスタ及びＨＩＴ検出手段を有するｍ個のプライオリティ回路要素を備え、
前記ｍ個のバイナリ入力信号のうち第ｉ番目（ｉは１≦ｉ≦ｍの整数）の入力信号を受ける第ｉ番目の前記プライオリティ回路要素と、この第ｉ番目よりも優先順位が１つ低い第（ｉ+１）番目のプライオリティ回路要素とは、それぞれが有する第ｉ番目及び第（ｉ+１）番目のＮＭＯＳトランジスタ同士が第ｉ番目の伝播信号ノードにおいて直列接続され、
前記第ｉ番目の入力信号が、所定値の該当信号であるとき、第ｉ番目のプライオリティ回路要素の有する第ｉ番目のＨＩＴ検出手段が第ｉ番目の伝播信号ノードの電位を所定の高電位にし、前記第ｉ番目の入力信号が非該当信号であるとき、第ｉ番目のＮＭＯＳトランジスタは第（ｉ−１）番目の伝播信号ノードの電位を第ｉ番目の伝播信号ノードに伝播して、これらのＨＩＴ検出結果が第ｍ番目の伝播信号ノードにまで順次伝播され、前記該当信号が少なくとも１つ入力された場合、所定の検出信号が第ｍ番目の伝播信号ノードに接続されたＨＩＴ出力端子に出力されると共に、入力された前記該当信号のうち、所定の優先規則に基づいて最優先順位の入力位置に対応する前記プライオリティ回路要素からのみ、他と異なる所定の信号を出力することにより、最優先順位の該当信号のアドレスを示すプライオリティ回路において、
第０番目の前記伝播信号ノードと所定の低電位との間に挿入され、所定の制御信号を受けて、第０番目の前記伝播信号ノードと前記所定の低電位との間の開放又は接続の切換制御をするプライオリティ回路制御手段と、
前記第ｉ番目のプライオリティ回路要素に備えられ、前記プライオリティ回路が非動作状態のときに、前記所定の制御信号を受けて前記第ｉ番目の伝播信号ノードの電位を所定の高電位にプリチャージするプリチャージ手段とを備えた
ことを特徴とするプライオリティ回路。
【請求項２】
請求項１記載のプライオリティ回路において、
第ｉ番目のプリチャージ手段はＰＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタは、そのソースが所定の高電位に接続され、ドレインが第ｉ番目の伝播信号ノードに接続され、ゲートに入力される信号により動作が制御されるＰＭＯＳトランジスタである
ことを特徴とするプライオリティ回路。
【請求項３】
請求項１記載のプライオリティ回路において、
前記プライオリティ回路制御手段はＮＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタは、前記プライオリティ回路と所定の低電位との間に挿入され、ゲートに入力される信号により、前記プライオリティ回路を所定の低電位と接続又は開放状態に切換制御する
ことを特徴とするプライオリティ回路。
【請求項４】
請求項１、２又は３記載のプライオリティ回路において、
第i番目の伝播信号ノードと第（i+ｎ）（ｎは１以上の整数）番目の伝播信号ノードと
にその間の少なくとも１つのプライオリティ回路要素をバイパスするように接続され、所定のバイパス制御信号を受けたときに、前記第i番目及び第（i+ｎ）番目の伝播信号ノード
間を短絡して前記少なくとも１つのプライオリティ回路要素をバイパスするバイパス回路と、
前記バイパス回路にバイパス制御信号を入力するバイパス制御回路とを備え、
前記バイパス制御回路は、第（i+１）番目から第（i+ｎ）番目の何れの入力端子にも
該当信号が入力されないとき、前記バイパス回路にバイパスさせる前記バイパス制御信号を入力する
ことを特徴とするプライオリティ回路。
【請求項５】
請求項１、２、３、又は４記載のプライオリティ回路において、
ｍ個の入力信号に対して前記所定の優先規則にしたがって優先順位付けを行った結果に基づいて、更に優先順位付けを行うプライオリティ回路が少なくとも１つ直列接続により後段に追加され、ｍ個の入力信号に含まれる複数の前記該当信号に対して同時に所定の回数の優先順位付け動作を行う複数段のプライオリティ回路であって、
前記直列接続により後段に追加されるプライオリティ回路は、前段のプライオリティ回路において既に該当信号として出力された信号を非該当信号としたｍ個の新たな入力信号に対して更なる優先順位付け動作を行う
ことを特徴とするプライオリティ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：ＣＡＭ）等の複数の一致アドレス信号を予め定められた優先度に従ってエンコードし、バイナリのアドレス出力を得るために使用されるプライオリティ回路（優先度付符号化回路）に関するものである。
【背景技術】
【０００２】
以下、従来のプライオリティ回路について図面を用いて説明をする。
【０００３】
図８は３つの入力信号ＩＮ０、ＩＮ１及びＩＮ２が入力され、クロックＣ１、Ｃ２及びＣ３による制御により動作し、前記入力信号の所定の優先順位付けを行った結果として３つのバイナリの出力信号ＯＵＴ０、ＯＵＴ１及びＯＵＴ２を出力する従来構成のプライオリティ回路である。
【０００４】
この例におけるプライオリティ回路は、入力信号のいずれかがＨ信号であったとき、そのいずれかの入力信号がＨ信号であったことを示すために出力端子ＨＩＴにＬを出力する、いわゆるアクティブＬの回路構成であり、Ｈ信号が入力された入力端子のうち、優先度が最も高い入力端子に対応する出力端子にのみＨ信号を出力するものである。この例の場合、図中下方の優先度が高く、下方から上方に向かうに従い入力される信号の優先付けの順位が下がる。
【０００５】
８００はプライオリティ回路、８０１はそれを構成するプライオリティ回路要素を示し、この例では３つの入力に対して３つのプライオリティ回路要素を備える。８０２0、８０２1及び８０２2は入力制御用のＮＭＯＳトランジスタであり、それぞれのゲートに入力されるクロック信号Ｃ１により同時制御される。これにより、クロック信号Ｃ１がＨの時にプライオリティ回路の内部ノードＱ１、Ｑ２及びＱ３に入力信号が伝達される。
【０００６】
一方、８０４0、８０４1及び８０４2はＨ電位から出力端子ＨＩＴまでの間に直列接続されるＰＭＯＳトランジスタであり、優先度の最も高いＰＭＯＳトランジスタ８０４0のソースがＨ電位に、また、最も優先度の低いＰＭＯＳトランジスタ８０４2のドレインが出力端子ＨＩＴに接続される。それぞれのトランジスタは、ゲートに入力される信号がＬのとき、ソースの電位をドレインに伝播する。ここで、ＰＭＯＳトランジスタ８０４0、８０４1及び８０４2のソースをそれぞれ、伝播信号ノードＰ０、Ｐ１及びＰ２とする。８０３0、８０３1及び８０３2はＮＭＯＳトランジスタであり、ソースが接地され、ドレインがそれぞれＰＭＯＳトランジスタ８０４0、８０４1及び８０４2のドレインと接続される。ここで、ＮＭＯＳトランジスタ８０３0、８０３1及び８０３2とＰＭＯＳトランジスタ８０４0、８０４1及び８０４2とのゲートには、ノードＱ０、Ｑ１及びＱ２が接続され、共に入力信号が入力される。この入力信号によりＮＭＯＳ及びＰＭＯＳトランジスタは排他的に制御される。
【０００７】
また、８０５0、８０５1及び８０５2は２入力のＡＮＤ回路であり、一方の入力端子にはノードＱ０、Ｑ１及びＱ２が接続され、他方の入力端子にはＰＭＯＳトランジスタ８０４0、８０４1及び８０４2のソースが接続される。そして、それらの入力の論理積は出力端子ＯＵＴ０、ＯＵＴ１及びＯＵＴ２にバイナリのアドレス信号として出力される。
【０００８】
続いて、８０６0、８０６1及び８０６2はリセット回路であるが、構成は各プライオリティ回路要素において全て同じであるので、リセット回路８０６1について説明を行う。リセット回路８０６1は３つのＮＭＯＳトランジスタ８０６1ａ、８０６1ｂ及び８０６1ｃとから構成される。ＮＭＯＳトランジスタ８０６1ａのソース及びドレインは出力端子ＯＵＴ１とＮＭＯＳトランジスタ８０６1ｂのゲートとの間に接続され、ＮＭＯＳトランジスタ８０６1ｃ及び８０６1ｂはノードＱ１とグランドとの間に直列接続される。また、ＮＭＯＳトランジスタ８０６1ａのゲートはクロック端子Ｃ３に接続され、ＮＭＯＳトランジスタ８０６1ｃのゲートはクロック端子Ｃ２が接続される。尚、これら２つのクロック端子Ｃ２、Ｃ３からの信号（以下、クロック信号Ｃ２、Ｃ３という）は、前述のクロック信号Ｃ１と同様に、各プライオリティ回路要素に対して同時制御を行う。
【０００９】
この構成により、入力信号ＩＮ１及びノードＱ１の電位がＨであり、且つ伝播信号ノードＰ１の電位がＨのとき、すなわち、出力端子ＯＵＴ１の信号がＨのとき、クロック信号Ｃ３がＨであれば、ＮＭＯＳトランジスタ８０６1ａはオンして出力端子ＯＵＴ１のＨ電位をＮＭＯＳトランジスタ８０６1ｂのゲートに伝達する。これにより、ＮＭＯＳトランジスタ８０６1ｂはオンする。ここで、クロック信号Ｃ２がＨであれば、ＮＭＯＳトランジスタ８０６1ｂ、８０６1ｃは共にオンするのでノードＱ１はＬにリセットされる。また、入力信号ＩＮ１及びノードＱ１の電位がＬのとき、すなわち、出力端子ＯＵＴ１がＬのとき、クロック信号Ｃ３がＨであれば、ＮＭＯＳトランジスタ８０６1ａはオンして出力端子ＯＵＴ１のＬ電位をＮＭＯＳトランジスタ８０６1ｂのゲートに伝達する。これにより、ＮＭＯＳトランジスタ８０６1ｂはオフとなり、クロック信号Ｃ２がＨとなってＮＭＯＳトランジスタ８０６1ｃがオンになっても、ノードＱ１の電位はＬに保持される。
【００１０】
次に、入力端子ＩＮ０、ＩＮ１及びＩＮ２（以下、これらの入力端子に入力された信号をそれぞれ入力信号ＩＮ０、ＩＮ１及びＩＮ２という）に複数のＨが入力された例として、入力信号がＩＮ０＝Ｌ、ＩＮ１＝ＩＮ２＝Ｈである場合について動作を説明する。
【００１１】
この場合、先ず、クロック信号Ｃ１がＨになり、ＮＭＯＳトランジスタ８０２0、８０２1及び８０２2がオンすることによってノードＱ０、Ｑ１及びＱ２の信号状態は、（Ｑ０、Ｑ１、Ｑ２）＝（Ｌ、Ｈ、Ｈ）となり、ＰＭＯＳトランジスタ８０４0、８０４1、８０４2の状態はそれぞれＯＮ、ＯＦＦ、ＯＦＦ、また、ＮＭＯＳトランジスタ８０３0、８０３1、８０３2の状態はそれぞれＯＦＦ、ＯＮ、ＯＮとなる。従って、伝播信号ノードＰ０、Ｐ１、Ｐ２及び出力端子ＨＩＴは（Ｐ０、Ｐ１、Ｐ２、ＨＩＴ）＝（Ｈ、Ｈ、Ｌ、Ｌ）となり、ＡＮＤ回路８０５0、８０５1及び８０５2で演算を行った結果、出力端子ＯＵＴ０、ＯＵＴ１、ＯＵＴ２は（ＯＵＴ０、ＯＵＴ１、ＯＵＴ２）＝（Ｌ、Ｈ、Ｌ）、すなわち、Ｈが入力された入力端子のうち、もっとも優先度が高かったのは２番目であることが示される。
【００１２】
次に、出力信号（Ｌ、Ｈ、Ｌ）とクロック信号Ｃ２及びＣ３が入力されるリセット回路８０６0、８０６1及び８０６2により、ノードＱ０、Ｑ１及びＱ２は（Ｑ０、Ｑ１、Ｑ２）＝（Ｌ、Ｌ、Ｈ）、すなわち、出力信号が“Ｈ”であったＱ１のみがリセットされて、出力が“Ｈ”から“Ｌ”となる。これにより、ＰＭＯＳトランジスタ８０４1はＯＦＦからＯＮに、また、ＮＭＯＳトランジスタ８０３1はＯＮからＯＦＦになり、この切り替わりにより、伝播信号ノードＰ０、Ｐ１、Ｐ２及び出力端子ＨＩＴは（Ｐ０、Ｐ１、Ｐ２、ＨＩＴ）＝（Ｈ、Ｈ、Ｈ、Ｌ）となる。すなわち、伝播信号“Ｈ”は、伝播信号ノードＰ２まで伝播され、ＡＮＤ回路８０５0、８０５1、８０５2の演算により出力端子の信号は（ＯＵＴ０、ＯＵＴ１、ＯＵＴ２）＝（Ｌ、Ｌ、Ｈ）が出力され、前述のリセット動作により、次の優先順位のＨ入力は３番目の入力信号ＩＮ２であったことが示される。
【００１３】
このようにして、信号入力端子ＩＮ０、ＩＮ１及びＩＮ２に複数の“Ｈ”が入力されていた場合であっても、優先度の高いものから順次選択され、出力端子ＯＵＴ０、ＯＵＴ１及びＯＵＴ２のいずれかに“Ｈ”となる信号を１つだけ出力し、且つ、ノードＱ０、Ｑ１及びＱ２の中に少なくとも１つ“Ｈ”が入力されたことが、出力端子ＨＩＴに"Ｌ（アクティブＬ）"を出力することにより示される。更に、入力信号数が増加しても、プライオリティ回路要素８０１を追加することにより、同様の動作を行わせればよい。上記プライオリティ回路に関しては、特許文献１に開示されている。
【００１４】
図９に示すプライオリティ回路９００は、図８のプライオリティ回路８００に対しＰＭＯＳトランジスタ８０４0、８０４1、８０４2をＮＭＯＳトランジスタ９０４0、９０４1、９０４2に変え、ＮＭＯＳトランジスタ８０３0、８０３1、８０３2をＰＭＯＳトランジスタ９０３0、９０３1、９０３2に変え、ＡＮＤ回路８０５0、８０５1、８０５2をＮＯＲ回路９０５0、９０５1、９０５2に変え、ノードＱ０、Ｑ１、Ｑ２とＮＭＯＳトランジスタ９０４0、９０４1、９０４2及びＰＭＯＳトランジスタ９０３0、９０３1、９０３2のそれぞれのゲート端子との間にインバータ９０７0、９０７1、９０７2を付加し、伝播信号ノードＰ０をＨ固定ではなくＬ固定にしたものであり、同様の優先順位づけが可能である。ただしこの場合、出力端子ＨＩＴは、いずれかの入力端子に“Ｈ”が入力されたとき、すなわち、ＨＩＴ検出時にＨを出力するアクティブＨの構成となる。
【００１５】
一般に、トランジスタサイズが同じであるとき、ＰＭＯＳトランジスタをＯＮさせてノードの電位を０ＶからＶＤＤ電位まで引き上げるよりも、ＮＭＯＳトランジスタをオンさせることによりノードの電位をＶＤＤ電位から０Ｖに引き下げる方が高速であるので、図８に示したプライオリティ回路８００に比べて、図９に示したプライオリティ回路９００の方がより高速に優先順位付け動作を行うことができる。
【００１６】
図１０に示すプライオリティ回路は、出力端子に繋がる論理演算を行う部分が図９の回路と異なる。図９のプライオリティ回路では、入力信号の反転信号及び伝播信号ノードの電位とをＮＯＲ回路により論理演算を行った結果が出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２とされたのに対し、図１０では、プライオリティ回路要素の入力側の伝播信号ノードの電位の反転信号及び出力側の伝播信号ノードの電位を入力とするＡＮＤ回路により論理演算を行った結果を出力値ＯＵＴ０、ＯＵＴ１、ＯＵＴ２とされたものであり、回路動作は図９に示したプライオリティ回路と同様である。
【００１７】
【特許文献１】特開昭６０−５９５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図１０の従来の構成では、例えば、入力信号が（ＩＮ０、ＩＮ１、ＩＮ２）＝（Ｈ、Ｌ、Ｌ）に対して、伝播信号ノード及び出力端子ＨＩＴの電位は（Ｐ０、Ｐ１、Ｐ２、ＨＩＴ）＝（Ｌ、Ｈ、Ｈ、Ｈ）となる場合、伝播信号ノードＰ１からＰ２へ、または、伝播信号ノードＰ２から出力端子ＨＩＴへのＨ信号の伝達はＮＭＯＳトランジスタ１００４1、１００４2を介して行われるので、伝播される信号は、そのＮＭＯＳトランジスタ１００４1、１００４2のしきい値電圧分だけ電圧が降下し、これにより、Ｈ信号が所定の高電位に達することができず、ノイズ等の影響を受けるという問題があった。また、入力数が増加すると、シリアル接続されるＮＭＯＳトランジスタの数も増加するので、優先順位付け動作が遅くなってしまうという問題もあった。
【００１９】
更に、入力信号に２つ以上の“Ｈ”があることを検出するためには２番目以降の優先順位のＨ入力を１つ検出する毎に、クロック信号Ｃ２、Ｃ３と出力信号ＯＵＴ０、ＯＵＴ１及びＯＵＴ２とでノードＱ０、Ｑ１及びＱ２をリセットする必要があるので１ｃｙｃｌｅ内で処理することができないという問題もあった。
【００２０】
以上の問題は、信号の極性が異なる図８及び図９のプライオリティ回路においても同様に生ずる。
【００２１】
本発明は上記従来の課題を解決するものであり、その第１の目的は、伝播信号ノードのＨ電位の低下を防止して出力端子ＨＩＴに正確にＨ信号を伝達し、よって、ノイズの影響による誤動作を発生させないようにすることにある。
【００２２】
また、本発明は上記目的に加えて、入力数が多いプライオリティ回路において、該当信号が入力されない連続した範囲がある場合は、その範囲の同一且つ繰り返しの動作を省略し、全体の優先順位付け動作を高速化することを第２の目的とする。更に、本発明は上記目的に加えて、入力信号に２つ以上の“Ｈ”が含まれる場合においても１ｃｙｃｌｅ内で処理することが可能なプライオリティ回路をも提供することを第３の目的とする。
【課題を解決するための手段】
【００２３】
前記第１の目的を達成するために、本発明では、各プライオリティ回路要素の伝播信号ノードを所定の高電位にプリチャージするようにする。更に、前記第２の目的を達成するために、本発明では、上位の特定入力信号に該当のＨ信号がない（以下、アンヒットともいう）時に所定の低電位を高速に下位のプライオリティ回路要素へ伝播するためのバイパス回路と、そのパイバス回路を駆動制御するバイパス制御回路とを備え、また１つのプライオリティ回路において優先順位付けが行われた出力結果を参照して１ｃｙｃｌｅの処理内において、更に優先順位付け動作を行う回路を備える。
【００２４】
すなわち、請求項１記載の発明のプライオリティ回路は、ｍ個（ｍは２以上の整数）のバイナリ信号からなる入力信号を受け、各々ＮＭＯＳトランジスタ及びＨＩＴ検出手段を有するｍ個のプライオリティ回路要素を備え、前記ｍ個のバイナリ入力信号のうち第ｉ番目（ｉは１≦ｉ≦ｍの整数）の入力信号を受ける第ｉ番目の前記プライオリティ回路要素と、この第ｉ番目よりも優先順位が１つ低い第（ｉ+１）番目のプライオリティ回路要素とは、それぞれが有する第ｉ番目及び第（ｉ+１）番目のＮＭＯＳトランジスタ同士が第ｉ番目の伝播信号ノードにおいて直列接続され、前記第ｉ番目の入力信号が、所定値の該当信号であるとき、第ｉ番目のプライオリティ回路要素の有する第ｉ番目のＨＩＴ検出手段が第ｉ番目の伝播信号ノードの電位を所定の高電位にし、前記第ｉ番目の入力信号が非該当信号であるとき、第ｉ番目のＮＭＯＳトランジスタは第（ｉ−１）番目の伝播信号ノードの電位を第ｉ番目の伝播信号ノードに伝播して、これらのＨＩＴ検出結果が第ｍ番目の伝播信号ノードにまで順次伝播され、前記該当信号が少なくとも１つ入力された場合、所定の検出信号が第ｍ番目の伝播信号ノードに接続されたＨＩＴ出力端子に出力されると共に、入力された前記該当信号のうち、所定の優先規則に基づいて最優先順位の入力位置に対応する前記プライオリティ回路要素からのみ、他と異なる所定の信号を出力することにより、最優先順位の該当信号のアドレスを示すプライオリティ回路において、第０番目の前記伝播信号ノードと所定の低電位との間に挿入され、所定の制御信号を受けて、第０番目の前記伝播信号ノードと前記所定の低電位との間の開放又は接続の切換制御をするプライオリティ回路制御手段と、前記第ｉ番目のプライオリティ回路要素に備えられ、前記プライオリティ回路が非動作状態のときに、前記所定の制御信号を受けて前記第ｉ番目の伝播信号ノードの電位を所定の高電位にプリチャージするプリチャージ手段とを備えたことを特徴とする。
【００２５】
請求項２記載の発明は、請求項１記載のプライオリティ回路において、第ｉ番目のプリチャージ手段はＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタは、そのソースが所定の高電位に接続され、ドレインが第ｉ番目の伝播信号ノードに接続され、ゲートに入力される信号により動作が制御されるＰＭＯＳトランジスタであることを特徴とする。
【００２６】
請求項３記載の発明は、請求項１記載のプライオリティ回路において、前記プライオリティ回路制御手段はＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタは、前記プライオリティ回路と所定の低電位との間に挿入され、ゲートに入力される信号により、前記プライオリティ回路を所定の低電位と接続又は開放状態に切換制御することを特徴とする。
【００２７】
請求項４記載の発明は、請求項１、２又は３記載のプライオリティ回路において、第i
目の伝播信号ノードと第（i+ｎ）（ｎは１以上の整数）番目の伝播信号ノードとにその間
の少なくとも１つのプライオリティ回路要素をバイパスするように接続され、所定のバイパス制御信号を受けたときに、前記第i番目及び第（i+ｎ）番目の伝播信号ノード間を短
して前記少なくとも１つのプライオリティ回路要素をバイパスするバイパス回路と、前記バイパス回路にバイパス制御信号を入力するバイパス制御回路とを備え、前記バイパス制御回路は、第（i+１）番目から第（i+ｎ）番目の何れの入力端子にも該当信号が入力され
いとき、前記バイパス回路にバイパスさせる前記バイパス制御信号を入力することを特徴とする。
【００２８】
請求項５記載の発明は、請求項１、２、３、又は４記載のプライオリティ回路において、ｍ個の入力信号に対して前記所定の優先規則にしたがって優先順位付けを行った結果に基づいて、更に優先順位付けを行うプライオリティ回路が少なくとも１つ直列接続により後段に追加され、ｍ個の入力信号に含まれる複数の前記該当信号に対して同時に所定の回数の優先順位付け動作を行う複数段のプライオリティ回路であって、前記直列接続により後段に追加されるプライオリティ回路は、前段のプライオリティ回路において既に該当信号として出力された信号を非該当信号としたｍ個の新たな入力信号に対して更なる優先順位付け動作を行うことを特徴とする。
【００２９】
以上により、請求項１〜３記載の発明では、プライオリティ回路が非動作状態のときに、プリチャージ手段が伝播信号ノードをＨ電位にプリチャージすることにより、ＮＭＯＳトランジスタの直列接続を用いてＨ電位を伝播する際、ＮＭＯＳトランジスタのしきい値電圧分だけ電圧降下が生じてしまうことを抑制することが可能となる。
【００３０】
また、請求項４記載の発明では、該当信号が入力されない特定範囲を検出し、その範囲のプライオリティ回路要素群の優先順位付け動作をバイパス制御回路がバイパスして不要な回路動作を省略することにより、処理時間を削減し、全体の優先順位付け動作を高速化することが可能となる。
【００３１】
更に、請求項５記載の発明では１つのプライオリティ回路に対して、その後段に少なくとも１つの第２のプライオリティ回路を後段に追加し、前段のプライオリティ回路の優先順位付け動作の後リセット動作を行うことなく、前段の結果を参照することにより前段で検出された該当信号のみを非該当信号とした新たな入力信号を生成し、その新たな入力信号に対して更に優先順位付け動作を行うことにより、入力信号に複数の該当信号が含まれる場合においても１ｃｙｃｌｅ内で処理することが可能となる。
【発明の効果】
【００３２】
以上説明したように、請求項１〜３記載の発明によれば、プライオリティ回路が非動作状態のときに、プリチャージ手段が伝播信号ノードの電位をＨ電位にプリチャージすることにより、ＮＭＯＳトランジスタのしきい値電圧分だけ電圧降下が生ずることなく、ＨＩＴ出力端子まで正確にＨ電位が伝播され、ノイズの影響による誤動作を防止することが可能となる。
【００３３】
また、上記請求項４記載の発明によれば、バイパス回路により区切られた特定範囲のプライオリティ回路要素群に入力される入力信号に該当信号がない場合、すなわち、バイパス回路を備えた特定範囲の複数のプライオリティ回路要素全てがアンヒットのときに、それらのプライオリティ回路要素群をバイパスするようにバイパス制御回路がバイパス回路を制御する。これにより、各伝播信号ノードの電位をＨ電位からＬ電位に引き下げる動作を高速にすることができ、プライオリティ回路全体の優先順位付け動作を高速で行うことが可能となる。
【００３４】
更に、上記請求項５記載の発明によれば、プライオリティ回路の後段に更に優先順位付け動作を行う少なくとも１つの別のプライオリティ回路を設けることにより、最初のプライオリティ回路の出力における該当信号を反転させて、その該当信号のみを非該当信号とした新たな入力信号に対して、更に優先順位付け動作を行い１ｃｙｃｌｅ内の処理で入力信号に２つ以上の“Ｈ”があること（マルチヒットという）を検出することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態のプライオリティ回路を図面に基づいて説明する。
【００３６】
（発明の実施形態１）
本実施の形態では、図１に示すように、４つのバイナリ入力信号ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３に対して該当信号の優先順位付けを行い、該当信号の有無を出力端子ＨＩＴに所定の検出信号出力により示し、また、該当信号が入力信号に含まれていた場合、その優先度を４出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３の順において最も優先度の高い１つの出力端子にのみ、他と異なる信号を出力し、４出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３のバイナリ信号のベクトル、すなわち、該当信号のバイナリアドレスを出力するプライオリティ回路について説明する。
【００３７】
図１はその４入力のプライオリティ回路の例であり、図中１００はプライオリティ回路を示し、１０１は４入力の個々の信号について該当信号の検出処理を行うプライオリティ回路要素の１つであり、本実施の形態では４つ（ｍ＝４）のプライオリティ回路要素が備えられる。ここでは、入力ＩＮ１に対する図１のプライオリティ回路要素１０１について説明を行う。
【００３８】
入力端子ＩＮ１はインバータ１０２1を介して、それぞれのドレイン同士で接続されるＰＭＯＳトランジスタ１０３1とＮＭＯＳトランジスタ１０４1との両ゲートに接続されており、この両トランジスタ１０３1、１０４1は、入力端子ＩＮ１から入力された入力信号ＩＮ１（以下、単に入力信号ＩＮ１という）の反転信号により排他的に制御される。このＰＭＯＳトランジスタ１０３1はソースがＨ電位に接続されている。このようなＰＭＯＳトランジスタ１０３1及びＮＭＯＳトランジスタ１０４1の接続により、入力信号ＩＮ１がＬのとき、ＮＭＯＳトランジスタ１０４1はオンして、そのソース電位をドレインに伝播し、また、入力信号ＩＮ１がＨのときには、ＰＭＯＳトランジスタ１０３1（ＨＩＴ検出手段）がオンして、Ｈ電位がドレインに出力されることにより該当信号が入力された（即ち、ヒットした）ことが示される。ここで、ＮＭＯＳトランジスタ１０４1のソースを伝播信号ノードＰ１、ドレインを伝播信号ノードＰ２とする。これら２つの伝播信号ノードＰ１及びＰ２は２入力のＡＮＤ回路１０５1に接続される。ただし、伝播信号ノードＰ１が接続される側の入力端子は反転入力端子となっており、伝播信号ノードＰ２の論理値と伝播信号ノードＰ１の論理値を反転させた値との論理積がＡＮＤ回路１０５1からプライオリティ回路要素１０１の出力信号ＯＵＴ１として出力される。本実施の形態におけるプライオリティ回路要素１０１には、更に、ＰＭＯＳトランジスタ１０６1が備えられる。このＰＭＯＳトランジスタ１０６1は、ソースがＨ電位に接続され、ドレインが伝播信号ノードＰ２に接続される。
【００３９】
４つのプライオリティ回路要素のうち優先順位が２番目以降のもの、すなわち、入力信号ＩＮ１〜ＩＮ３に対するプライオリティ回路要素については、上述したプライオリティ回路要素１０１と同一の構成となっており、また、最も優先順位が高いもの、すなわち、入力信号ＩＮ０に対するプライオリティ回路要素は、ＡＮＤ回路１０５0の反転入力端子側がグランドに接続される構成のみ他の３つと異なる。
【００４０】
プライオリティ回路１００においては、上記４つのプライオリティ回路要素が伝播信号ノードにおいて直列に接続され、最も優先度の高いプライオリティ回路要素の有するＮＭＯＳトランジスタ１０４0のソースとグランド（所定の低電位）との間には、プライオリティ回路の動作及び非動作の状態を切替えるＮＭＯＳトランジスタ１０７が挿入される。ここで、各プライオリティ回路要素の有するＮＭＯＳトランジスタ１０４0、１０４1、１０４2、１０４3のソース−ドレインにより直列接続される接続ノードをグランド側から順に伝播信号ノードＰ０、Ｐ１、Ｐ２、Ｐ３とする。すなわち、ＮＭＯＳトランジスタ１０７と第１番目のプライオリティ回路要素との接続ノードを伝播信号ノードＰ０（第０番目の伝播信号ノード）、プライオリティ回路要素１０１同士の接続ノードをＰ１、Ｐ２、Ｐ３とし、また、ＮＭＯＳトランジスタ１０７から最も遠いプライオリティ回路要素１０１の有するＮＭＯＳトランジスタ１０４3のドレインは出力端子ＨＩＴに接続される。
【００４１】
このＮＭＯＳトランジスタ１０７のゲートはイネーブル信号入力端子ＥＮＡＢＬＥに接続され、この入力端子から入力される信号ＥＮＡＢＬＥ（所定の制御信号）がＨのときは伝播信号ノードＰ０をグランドに接続し、入力信号がＬのときは伝播信号ノードＰ０をフローティング状態にする。すなわち、入力信号がＨのとき、プライオリティ回路１００を動作状態にし、入力信号がＬのとき非動作状態にするプライオリティ回路制御回路（プライオリティ回路制御手段）として機能する。
【００４２】
ＮＭＯＳトランジスタ１０７を制御するイネーブル信号入力端子ＥＮＡＢＬＥは、ＮＭＯＳトランジスタ１０７のゲートへ接続されると共に、前述のプライオリティ回路要素１０１が有するＰＭＯＳトランジスタ１０６1のゲートにも接続され、ＮＭＯＳトランジスタ１０７とは排他的に制御される。これにより、イネーブル入力信号ＥＮＡＢＬＥがＨレベルのとき、すなわち、プライオリティ回路１００が動作状態の時には、ＰＭＯＳトランジスタ１０６1はオフとなり、また、イネーブル入力信号ＥＮＡＢＬＥがＬレベルのとき、すなわち、プライオリティ回路１００が非動作状態の時には、ＰＭＯＳトランジスタ１０６1はオンとなり、このとき、伝播信号ノードＰ２はＨ電位（所定の高電位）にプリチャージされる。このように、ＰＭＯＳトランジスタ１０６1はプリチャージ回路（プリチャージ手段）の機能を有する。
【００４３】
上記の構成による本実施の形態のプライオリティ回路１００は、入力信号のいずれかがＨ信号であったとき、出力端子ＨＩＴにＨを出力することにより、それらのうち、いずれかの入力端子にＨ信号が入力されたことを示す、いわゆるアクティブＨの回路構成である。そして、出力端子ＯＵＴ０〜ＯＵＴ３には、Ｈ信号が入力された入力端子のうち、優先度が最も高い入力端子に対応する出力端子にのみＨ信号を出力するものである。本実施の形態では、図中下方の入力信号の優先度がより高く、下方から上方に向かうに従い優先順位付けの順位が下がる。
【００４４】
次に、上記回路構成の本実施の形態におけるプライオリティ回路１００の動作について説明を行う。
【００４５】
ここでは入力端子ＩＮ０にのみＨが入力された場合について、すなわち、入力信号（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｈ、Ｌ、Ｌ、Ｌ）の場合について説明を行う。
【００４６】
本実施の形態では、入力信号（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）の値が確定するまでに、プリチャージイネーブル信号ＥＮＡＢＬＥをＬ電位にすることにより、伝播信号ノードＰ１、Ｐ２、Ｐ３及び出力端子ＨＩＴを電位ＶＤＤにプリチャージしておき、入力信号（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）の値が確定すると同時にプリチャージイネーブル信号ＥＮＡＢＬＥをＨにする。
【００４７】
プリチャージイネーブル信号ＥＮＡＢＬＥがＬ電位にされた状態では、ＰＭＯＳトランジスタ（１０６0、１０６1、１０６2、１０６3）がオンすることにより伝播信号ノードＰ１、Ｐ２、Ｐ３及び出力端子ＨＩＴが電位ＶＤＤにプリチャージされている。また、ＮＭＯＳトランジスタ１０７はオフするので、伝播信号ノードＰ０はフローティング状態である。ここで、入力信号（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｈ、Ｌ、Ｌ、Ｌ）が入力された場合、インバータ（１０２0、１０２1、１０２2、１０２3）の出力は（Ｌ、Ｈ、Ｈ、Ｈ）となるので、ＰＭＯＳトランジスタ（１０３0、１０３1、１０３2、１０３3）は（ＯＮ、ＯＦＦ、ＯＦＦ、ＯＦＦ）、また、ＮＭＯＳトランジスタ（１０４0、１０４1、１０４2、１０４3）は（ＯＦＦ、ＯＮ、ＯＮ、ＯＮ）となり、伝播信号ノードＰ０はフローティング電位、伝播信号ノードＰ１、Ｐ２、Ｐ３及び出力端子ＨＩＴの電位は全て電位ＶＤＤである。
【００４８】
この状態から、プリチャージイネーブル信号ＥＮＡＢＬＥがＨになると、ＰＭＯＳトランジスタ（１０６0、１０６1、１０６2、１０６3）は全てオフになると共に、ＮＭＯＳトランジスタ１０７はオンし、プライオリティ回路１００は動作状態に入る。
【００４９】
この瞬間、伝播信号ノードＰ０はフローティング電位からＬ電位となるが、本実施の形態では、ＮＭＯＳトランジスタ１０４0がオフであるので、その他の伝播信号ノードＰ１、Ｐ２、Ｐ３及び出力端子ＨＩＴの電位は電位ＶＤＤのままである。これにより、ＡＮＤ回路１０５0には接地された反転入力端子にＬ電位、伝播信号ノードＰ１にＨ電位が入力されることになり、出力端子ＯＵＴ０にはその論理積であるＨ電位が出力される。また、ＡＮＤ回路１０５1、１０５2、１０５3には反転入力端子及びもう一方の入力端子共にＨ電位が入力されるので、出力端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）には、（Ｌ、Ｌ、Ｌ）が出力される。
【００５０】
従って、以上の動作において、入力信号（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｈ、Ｌ、Ｌ、Ｌ）に対して、出力端子ＨＩＴにはＨが出力されたことにより、何れかの入力端子にＨが入力されたことが示され、それと同時に出力信号（ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）＝（Ｈ、Ｌ、Ｌ、Ｌ）が出力されたことにより、前記Ｈ信号が入力された入力端子は、第１番目の入力端子ＩＮ０であったことが示される。
【００５１】
図２は、上述の、入力信号として、（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｈ、Ｌ、Ｌ、Ｌ）を入力した場合において、本実施の形態におけるプライオリティ回路と従来の構成によるプライオリティ回路とのシミュレーション結果の比較を示したものである。図２（ａ）は、本実施の形態のプライオリティ回路において、入力信号の電圧波形<１>、出力端子ＨＩＴの電圧波形<２>、及びプリチャージイネーブル信号の電圧波形<３>を示し、（ｂ）は、従来のプライオリティ回路における、入力信号の電圧波形<１>、及び出力端子ＨＩＴの電圧波形<２>を示す。
【００５２】
図２（ａ）は、時刻１.２ｎｓにおいてプリチャージイネーブル信号がＬになり、出力端子ＨＩＴの電圧がＶＤＤ電位の１.５Ｖにプリチャージされることを示している。そして、時刻２ｎｓにおいて入力信号が入力され、入力電位がＶＤＤになった後、時刻３.２ｎｓにおいてプリチャージイネーブル信号がＨとなり、プライオリティ回路は動作状態に入る。したがって、本発明では、動作状態に入ったとき、既に、出力端子ＨＩＴは電位ＶＤＤに達しているのがわかる。これに対して、プリチャージ回路を持たない従来回路の図２（ｂ）の波形では、時刻２ｎｓにおいて入力信号<１>が入力され、入力電位がＶＤＤ電位１.５Ｖに達した後、出力信号ＨＩＴは直ちにＶＤＤ電圧には達せず、時刻２.４ｎｓ以降は緩やかに電位が上昇し、時刻１２ｎｓの入力信号がＬになる時点においても、ＶＤＤ電圧１.５Ｖに対して１.２Ｖまでしか達していないのがわかる。
【００５３】
上述したように、本実施形態では、動作状態に入ったとき、既に、出力端子ＨＩＴの電位はＶＤＤ電位に達しているので、ノイズの影響による誤動作を生ずることなく動作させることが可能となる。
【００５４】
尚、上記実施形態１では、入力信号数が４つの場合について示したが、更に、入力信号数が増加すれば、プライオリティ回路要素１０１を追加増設して対応することにより、同様の動作を行わせることが可能である。
【００５５】
（第２の実施の形態）
次に、本発明の第２の実施の形態のプライオリティ回路について説明をする。
【００５６】
図３（ａ）に示したのは、本実施の形態におけるプライオリティ回路であり、８個の入力ＩＮ０〜ＩＮ７に対して優先順位付けを行い、その結果として該当信号のバイナリアドレスを出力するものである。
【００５７】
３００はプライオリティ回路であり３０１ａはそのプライオリティ回路を構成するプライオリティ回路要素である。また３０１ｂは、前記プライオリティ回路要素３０１ａの４つを１群としたプライオリティ回路要素群である。
【００５８】
本実施の形態におけるプライオリティ回路と、第１の実施の形態において図１に示したプライオリティ回路との構成の違いは、入力信号が８個である点と、８個のプライオリティ回路要素３０１ａを４個ずつの群として２つに分割されたプライオリティ回路要素群３０１ｂをバイパス制御することができる構成となっている点である。具体的には、この２つのプライオリティ回路要素群３０１ｂにおいて、伝播信号を伝達するために直列接続されたＮＭＯＳトランジスタの最上位から最下位の伝播信号ノード、すなわち、伝播信号ノードＰ０からＰ４及び伝播信号ノードＰ４から出力端子ＨＩＴに、それぞれＮＭＯＳトランジスタ３０８0及び３０８1のドレイン−ソースを介してバイパス接続し、それらのゲートに入力される信号がＨのとき、プライオリティ回路要素群３０１ｂはバイパスされる。
【００５９】
このバイパス制御を行う回路が、同図（ｂ）に示したバイパスイネーブル回路３１０0及び３１０1である。バイパスイネーブル回路３１０0では、プライオリティ回路要素群３０１ｂにおいて、４個のＮＭＯＳトランジスタ３０４0、３０４1、３０４2、３０４3及び４個のＰＭＯＳトランジスタ３０３0、３０３1、３０３2、３０３3により構成される回路と同様の回路が、４個のＮＭＯＳトランジスタ３１２0、３１２1、３１２2、３１２3及び４個のＰＭＯＳトランジスタ３１１0、３１１1、３１１2、３１１3により構成され、それぞれのドレインを共通とする４組のＮＭＯＳ及びＰＭＯＳトランジスタのゲートへは、何れも反転された入力信号Ｎ＿ＩＮ０、Ｎ＿ＩＮ１、Ｎ＿ＩＮ２、Ｎ＿ＩＮ３が入力される。このＮＭＯＳトランジスタによる直列接続はソースがグランドに接続されたＮＭＯＳトランジスタ３１３0と、ソースがＶＤＤ電位に接続されたＰＭＯＳトランジスタ３１４0との間に直列に挿入される。ここで、ＮＭＯＳトランジスタ３１３0及びＰＭＯＳトランジスタ３１４0のゲートには、共にプリチャージイネーブル信号入力端子ＥＮＡＢＬＥが接続され、その入力信号ＥＮＡＢＬＥにより排他制御される。そして、ＰＭＯＳトランジスタ３１４0のドレインの出力がインバータ３１６0により反転され、バイパス制御信号ＢＹＰＡＳＳ＿ＨＩＴ０として出力される。
【００６０】
したがって、反転入力信号Ｎ＿ＩＮ０、Ｎ＿ＩＮ１、Ｎ＿ＩＮ２、Ｎ＿ＩＮ３の中に“Ｈ”が存在する場合はＨを、存在しない場合はＬをバイパス制御信号ＢＹＰＡＳＳ＿ＨＩＴ０として出力し、この信号により、プライオリティ回路要素群３０１ｂのＮＭＯＳトランジスタ３０８0がバイパス制御される。尚、説明を省略したが、バイパスイネーブル回路３１０1についても同様である。
【００６１】
以下に、上記の形に構成された本実施の形態におけるプライオリティ回路についての動作を説明する。
【００６２】
本実施の形態では、８個の入力信号ＩＮ０〜ＩＮ７の値が確定するまでに、プリチャージイネーブル信号ＥＮＡＢＬＥをＬにして、伝播信号ノードＰ１〜Ｐ７及び出力端子ＨＩＴをＶＤＤ電位にプリチャージしておき、入力信号ＩＮ０〜ＩＮ７の値が確定すると同時にプリチャージイネーブル信号をＨにする。このとき、伝播信号ノードＰ１〜Ｐ７及び出力端子ＨＩＴをＶＤＤ電位にプリチャージする動作が終了すると共に、ＮＭＯＳトランジスタ３０７がＯＮし、伝播信号ノードＰ０とグランドが接続される。それと同時に、入力信号ＩＮ０〜ＩＮ７の値に対する優先順位付け動作が行われ、その結果が出力端子ＯＵＴ０〜ＯＵＴ７及び出力端子ＨＩＴから出力される。
【００６３】
一方、バイパスイネーブル回路３１０0では、プリチャージイネーブル信号ＥＮＡＢＬＥがＬのとき、インバータ３１６0の入力側ノードがＨにプリチャージされる。これにより、バイパス制御信号ＢＹＰＡＳＳ＿ＨＩＴ０がＬに固定され、入力信号ＩＮ０〜ＩＮ３の値が確定すると同時にプリチャージイネーブル信号ＥＮＡＢＬＥはＨとなるように制御されるので、プライオリティ回路要素群３０１ｂと同様に優先順位付けが開始される。
【００６４】
もし、入力信号ＩＮ０〜ＩＮ３にＨがなかった場合、バイパスイネーブル回路３１０0の４つの入力信号Ｎ＿ＩＮ０、Ｎ＿ＩＮ１、Ｎ＿ＩＮ２、Ｎ＿ＩＮ３は全てＨになるので、インバータ３１６0の入力側ノードがＬとなる。これにより、バイパス制御信号ＢＹＰＡＳＳ＿ＨＩＴ０がＨとなり、ＮＭＯＳトランジスタ３０８0がＯＮすることにより、入力信号ＩＮ０〜ＩＮ３に対応する４つのプライオリティ回路要素がバイパスされ、伝播信号ノードＰ４が電位ＶＤＤから０Ｖに引き下げられる時間が短縮される。尚、入力ＩＮ４〜ＩＮ７に対するバイパスイネーブル回路３１０1の動作においても同様である。また、バイパスイネーブル回路には図４（ａ）の４００1や同図（ｂ）の４００0に示すようにＡＮＤ回路を用いて構成することもできる。
【００６５】
図５は、本実施の形態におけるプライオリティ回路と、第１の実施の形態におけるプライオリティ回路との入力端子全てにＬが入力された場合のシミュレーション結果を比較したものである。同図に示した４つの波形は、<１>がプリチャージイネーブル入力信号、<２>は入力信号（全てＬ入力であるので、波形は１つである）、<３>は本実施の形態におけるプライオリティ回路の出力端子ＨＩＴであり、バイパス回路を有している場合、また、<４>は第１の実施の形態におけるプライオリティ回路の出力端子ＨＩＴの波形であり、バイパス回路を有していない場合を示している。
【００６６】
同図では、時刻３ｎｓにおいてプリチャージイネーブル信号<１>がＬからＨに変化したとき、即ち、プライオリティ回路が動作状態に切り替わったとき、バイパスありのプライオリティ回路における出力信号ＨＩＴ<３>が立ち下がる時点から遅れて約２．２ｎｓ後にバイパスなしのプライオリティ回路における出力信号ＨＩＴ<４>が立ち下がっている。
【００６７】
したがって、図５に示したように、全ての入力をＬ（アンマッチ）としたとき、本実施の形態においては、第１の実施の形態のプライオリティ回路に比較して、約２．２ｎｓの高速化が実現されていることがわかる。
【００６８】
尚、本発明は、上記実施形態２について、入力信号数が増加した場合には、プライオリティ回路要素３０１ａを追加して、同様の動作をさせればよい。また、実施形態２では、４つのプライオリティ回路要素を接続してプライオリティ回路要素群を構成したが、これに限らず、アンマッチ時に伝播信号ノードＰ０から、出力端子ＨＩＴまでの伝播信号が、電位ＶＤＤから０Ｖに達する時間が最も短くなるよう、出力端子ＨＩＴからＧＮＤへのパスにおいて、直列に接続されるＮＭＯＳトランジスタが最も少なくなるようにプライオリティ回路群を構成することも本発明に含まれるものである。
【００６９】
（第３の実施の形態）
続いて、本発明の第３の実施の形態のプライオリティ回路について図面を用いて説明する。
【００７０】
図６は、本実施の形態におけるプライオリティ回路の構成図を示す。本実施の形態では、プライオリティ回路を２段に構成し、１ｃｙｃｌｅで２回の優先順位付け動作を行う。同図に示したように、本実施の形態のプライオリティ回路は、４個の入力に対し優先順位付けを行い、バイナリアドレスを出力する。
【００７１】
６００はプライオリティ回路である。また、６０１はプライオリティ回路要素である。本実施の形態では、前段のプライオリティ回路として、４個のインバータ６０２0、６０２1、６０２2、６０２3、４個のＰＭＯＳトランジスタ６０３0、６０３1、６０３2、６０３3、４個のＮＭＯＳトランジスタ６０４0、６０４1、６０４2、６０４3、２入力のうち一方を反転入力とする４個のＡＮＤ回路６０５0、６０５1、６０５2、６０５3、４個のプリチャージ用のＰＭＯＳトランジスタ６０６0、６０６1、６０６2、６０６3、及び、ＮＭＯＳトランジスタ６０７により、第１の実施の形態において図１に示したのと同様のプライオリティ回路が構成される。
【００７２】
また、同様に、後段のプライオリティ回路として、４個のＰＭＯＳトランジスタ６１３0、６１３1、６１３2、６１３3、４個のＮＭＯＳトランジスタ６１４0、６１４1、６１４2、６１４3、２入力のうち一方を反転入力とする４個のＡＮＤ回路６１５0、６１５1、６１５2、６１５3、４個のプリチャージ用のＰＭＯＳトランジスタ６１６0、６１６1、６１６2、６１６3、及び、ＮＭＯＳトランジスタ６１７により、第１の実施の形態において図１に示した回路と同様のプライオリティ回路が構成されるが、入力側にインバータ回路を備えていない点において異なる。
【００７３】
これら前段及び後段のプライオリティ回路は、４個の２入力ＯＲ回路６０８0、６０８1、６０８2、６０８3により接続される。具体的には、それぞれのプライオリティ回路要素毎に前段のプライオリティ回路のインバータ回路６０２0、６０２1、６０２2、６０２3の出力側ノードの各電位と、対応する同前段プライオリティ回路の出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３とを前記ＯＲ回路６０８0、６０８1、６０８2、６０８3に入力し、その論理和である出力ＭＩＮ０、ＭＩＮ１、ＭＩＮ２、ＭＩＮ３が、前記後段のプライオリティ回路に入力される。このＯＲ回路により、前段のプライオリティ回路の入力信号がＨであり、且つ、出力信号がＬである場合、すなわち１回目の優先順位付けにおいて最優先となった該当信号のみが非該当信号とされた出力信号ＭＩＮ０、ＭＩＮ１、ＭＩＮ２、ＭＩＮ３が、新たな入力信号として後段のプライオリティ回路に入力され、更なる優先付け動作が行われる。ここで、プリチャージイネーブル信号ＥＮＡＢＬＥはＮＭＯＳトランジスタ６０７、６１７及びＰＭＯＳトランジスタ６０６0〜６０６3、６１６0〜６１６3のゲートに入力され、入力されたプリチャージイネーブル信号ＥＮＡＢＬＥにより、これらのＮＭＯＳ及びＰＭＯＳトランジスタは、第１及び第２の実施の形態のプライオリティ回路において示したのと同様に排他的に制御される。
【００７４】
以上の構成により、４個の入力信号ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３が入力された本実施の形態におけるプライオリティ回路６００は、前段のプライオリティ回路により１回目の優先順位付け動作を行い、該当信号の有無を出力端子ＨＩＴに出力すると共に、その結果を出力信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３として出力する。更に、その出力を受けて、１回目の該当信号を非該当信号とした新たな入力信号に対して、後段のプライオリティ回路は２回目の優先順位付け動作を行い２回目の該当信号の有無を出力端子ＭＵＬＴＩＨＩＴに出力すると共に、結果を出力信号ＭＯＵＴ０、ＭＯＵＴ１、ＭＯＵＴ２、ＭＯＵＴ３として出力する。
【００７５】
以下に、入力信号が（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｌ、Ｈ、Ｌ、Ｈ）の場合を例に、本実施の形態のプライオリティ回路６００の動作を説明する。
【００７６】
上記入力信号が入力されたとき、前段のプライオリティ回路の出力信号は、第1の実施の形態において示したのと同様に、（ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＨＩＴ）＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｈ）となる。このとき、これらの出力と、インバータ回路６０２0、６０２1、６０２2、６０２3の出力とを入力とするＯＲ回路６０８0、６０８1、６０８2、６０８3の出力信号は（ＭＩＮ０、ＭＩＮ１、ＭＩＮ２、ＭＩＮ３）＝（Ｈ、Ｈ、Ｈ、Ｌ）となる。本実施の形態においては、これらの出力信号ＭＩＮ０〜ＭＩＮ３を更に後段のプライオリティ回路に入力して、優先順位付けが行われる。したがって、前記出力信号ＭＩＮ０〜ＭＩＮ３を用いて、後段のプライオリティ回路により優先付け動作を行った結果の出力信号として（ＭＯＵＴ０、ＭＯＵＴ１、ＭＯＵＴ２、ＭＯＵＴ３、ＭＵＬＴＩＨＩＴ）＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ）が得られる。ここで、出力端子ＨＩＴ及びＭＵＬＴＩＨＩＴの出力信号がＨであり、且つ、出力端子ＯＵＴ１、ＭＯＵＴ３の出力信号がＨであることから１ｃｙｃｌｅの処理によって、入力信号ＩＮ０〜ＩＮ３には２つのＨが入力され、そのうち、優先順位が第１番目のＨは入力信号ＩＮ１、また第２番目のＨは入力信号ＩＮ３であったことがわかる。
【００７７】
図７は、本実施の形態におけるプライオリティ回路のシミュレーション結果を示す。この図において、時刻０〜１０ｎｓでは、入力信号が（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｌ、Ｈ、Ｌ、Ｌ）の場合を示し、また、時刻１０〜２０ｎｓにおいては、入力信号が（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｌ、Ｈ、Ｌ、Ｈ）の場合を示す。<１>、<２>、<３>、<４>はそれぞれ、プリチャージイネーブル信号、入力信号ＩＮ１、入力信号ＩＮ３、出力信号ＨＩＴを示す。ただし、プリチャージイネーブル信号はＬアクティブ、入力信号ＩＮ１及びＩＮ３はＨ入力のときにマッチ、Ｌ入力のときアンマッチとする。また、<６>〜<９>はそれぞれ初段のプライオリティ回路の出力信号ＯＵＴ０〜ＯＵＴ３を、<１０>〜<１３>はそれぞれ後段のプライオリティ回路の出力信号ＭＯＵＴ０〜ＭＯＵＴ３を示す。
【００７８】
時刻０〜１０ｎｓの期間において、プリチャージイネーブル信号<１>は時刻１ｎｓ付近でＬ、すなわち、アクティブ状態になる。このプリチャージイネーブル信号ＥＮＡＢＬＥがＬアクティブ状態になったのとほぼ同時に、出力端子ＨＩＴ及び出力端子ＭＵＬＴＩＨＩＴがそれぞれプリチャージされることにより、<４>の出力信号ＨＩＴ及び<５>の出力信号ＭＵＬＴＩＨＩＴがＨに立ち上がる。この状態において、<２>の入力信号ＩＮ１が入力され、この入力信号ＩＮ１の値が確定した後、時刻３ｎｓにおいて、プリチャージイネーブル信号ＥＮＡＢＬＥがＨになる。このとき、入力信号ＩＮ１はＨであるので、<４>の出力信号ＨＩＴはＨをそのまま維持し、前段のプライオリティ回路の入力端子の何れかにＨが入力されたことを示すが、<３>の入力信号ＩＮ３及びその他の入力信号はＬのままであるので、<５>の出力信号ＭＵＬＴＩＨＩＴはＬに立ち下がり、後段のプライオリティ回路にはＨが入力されなかったことを示す。
【００７９】
この過程における出力信号ＯＵＴ０〜ＯＵＴ３の電圧波形について、先ず、プリチャージイネーブル信号ＥＮＡＢＬＥが時刻１ｎｓにおいてＨからＬに切り換わったとき、ＮＭＯＳトランジスタ６０７はオンからオフへ、また、ＰＭＯＳトランジスタ６０６0はオフからオンへと切り換わるので、ＡＮＤ回路６０５0の非反転入力端子にＨ、接地された反転入力端子にＬが入力される。これにより、出力端子ＯＵＴ０にはＨが出力され、<６>の電圧波形は時刻１ｎｓにおいてＨに立ち上がる。このとき、プリチャージ動作により、他のプライオリティ回路要素のＡＮＤ回路６０５1、６０５2、６０５3の反転入力端子に入力される信号は全てＨであるので、出力信号ＯＵＴ１〜ＯＵＴ３は何れもＬ、すなわち<７>〜<９>の電圧波形は、Ｌのままである。
【００８０】
次いで、プリチャージイネーブル信号ＥＮＡＢＬＥがＬアクティブの時に入力信号ＩＮ１がＨに立ち上がった後、時刻３ｎｓでプリチャージイネーブル信号ＥＮＡＢＬＥがＨに切り換わると、プリチャージ用ＰＭＯＳトランジスタ６０６0〜６０６3がオフ、ＮＭＯＳトランジスタ６０７がオンになる。このとき、Ｌの入力信号ＩＮ０が入力されたことにより、ＮＭＯＳトランジスタ６０４0のソース及びドレインは共にＬとなり、出力信号ＯＵＴ０はＨからＬに切り換わり、電圧波形<６>は時刻３ｎｓを過ぎて、Ｌに立ち下がる。これと同時に、ＮＭＯＳトランジスタ６０４1のソースもＬとなり、入力信号ＩＮ１がＨであるので、ＰＭＯＳトランジスタ６０３1がオンし、出力信号ＯＵＴ１はＬからＨに切り換わり、<７>の電圧波形はＬからＨに立ち上がる。また、入力信号ＩＮ２及びＩＮ３はＬなので、ＮＭＯＳトランジスタ６０４2、６０４3のソース−ドレインを介してＨが伝播され、出力信号ＯＵＴ２及びＯＵＴ3は共にＬのままである。従って、電圧波形<８>及び<９>はＬのままである。
【００８１】
以上により、インバータ（６０２0、６０２1、６０２2、６０２3）の出力は（Ｈ、Ｌ、Ｈ、Ｈ）、また、出力信号（ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）は（Ｌ、Ｈ、Ｌ、Ｌ）となることから、ＯＲ回路６０８0、６０８1、６０８2、６０８3の出力信号は全てＨとなる。従って、後段のプライオリティ回路の動作は、初段のプライオリティ回路におけるインバータ回路以降の動作と同様に、出力信号（ＭＯＵＴ０、ＭＯＵＴ１、ＭＯＵＴ２、ＭＯＵＴ３、ＭＵＬＴＩＨＩＴ）は（Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）となる。これにより、電圧波形<１０>〜<１３>は全てＬのままである。
【００８２】
続いて、時刻１０〜２０ｎｓの期間において、入力信号が（ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３）＝（Ｌ、Ｈ、Ｌ、Ｈ）の場合について説明する。
【００８３】
この場合、入力信号ＩＮ１は、引き続きＨであるので、電圧波形<２>はＨのままであるが、プリチャージイネーブル信号ＥＮＡＢＬＥがＬになる時刻１１ｎｓ〜１３ｎｓの間において、入力信号ＩＮ３がＨに切り換わることにより、期間０〜１０ｎｓのときとは異なり、出力ＭＵＬＴＩＨＩＴはＬに立ち下がることなくＨを保持する様子が電圧波形<５>に現れている。これについての詳細を、以下に、電圧波形<６>〜<１３>と共に説明を行う。
【００８４】
上述の過程における電圧波形<１>〜<５>に対して、プリチャージイネーブル信号ＥＮＡＢＬＥがＬアクティブ時以降の<６>〜<８>の電圧波形は、期間０〜１０ｎｓの場合と同じであるので説明を省略する。時刻１０〜２０ｎｓの期間では、入力信号ＩＮ３としてＨが入力されている。しかし、ＡＮＤ回路６０５3への入力に変化はない。すなわち、期間０〜１０ｎｓでは、ＮＭＯＳトランジスタ６０４3がオンすることにより、同ＮＭＯＳトランジスタ６０４3のソース電位のＨがドレインに伝播され、ＡＮＤ回路６０５3へは共にＨが入力されていたが、期間１０〜２０ｎｓでは、入力信号ＩＮ３の反転信号Ｌにより、ＰＭＯＳトランジスタ６０６3がオンすることにより、ＡＮＤ回路６０５3の両入力端子へ同じＨが入力される。従って、両期間とも、出力信号ＯＵＴ３はＬとなる。ところが、インバータ６０２3はＬを出力するので、２入力ともＬとなるＯＲ回路６０８3はＬを出力する。これにより、後段のプライオリティ回路におけるＰＭＯＳトランジスタ６１３3はオンして出力端子ＭＵＬＴＩＨＩＴからＨを出力する。この様子は、電圧波形<５>に現れており、プリチャージイネーブル信号ＥＮＡＢＬＥがＨとなり、プライオリティ回路が動作状態に入った後も、電圧波形<５>はＨを保持して、複数のＨがプライオリティ回路に入力されたことを示す。更に、上述の説明により後段のプライオリティ回路には入力信号（ＭＩＮ０、ＭＩＮ１、ＭＩＮ２、ＭＩＮ３）＝（Ｈ、Ｈ、Ｈ、Ｌ）が入力されることになり、前段のプライオリティ回路と同様の動作により、出力信号（ＭＯＵＴ０、ＭＯＵＴ１、ＭＯＵＴ２、ＭＯＵＴ３、ＭＵＬＴＩＨＩＴ）は（Ｌ、Ｌ、Ｌ、Ｌ、Ｈ）となる。この様子は、電圧波形<１３>に現れており、時刻１３．６ｎｓにおける立ち上がりがみられる。
【００８５】
上述の構成により、本実施形態におけるプライオリティ回路は、Ｈ信号が２つ入力された場合１ｃｙｃｌｅで２つの優先順位付けが行われることが判る。
【００８６】
尚、本発明は、上記実施形態３について、入力信号数が増加しても、プライオリティ回路要素６０１を加え、同様の動作を行わせればよい。また、実施形態３のプライオリティ回路は、実施形態１のプライオリティ回路を使用したが、実施形態２のプライオリティ回路を用いれば、更に高速動作を実現することができる。
【産業上の利用可能性】
【００８７】
本発明にかかるプライオリティ回路は、優先順位の上位から下位へ向かう伝播信号の劣化を抑制し、ノイズの影響による誤動作を防止し、アンヒット時のバイパス制御により、各伝播信号ノードの電位をＨ電位からＬ電位に引き下げる動作を高速にすることにより優先順位付けを高速で行い、更に１ｃｙｃｌｅでの入力信号に２つ以上の“Ｈ”があること（マルチヒットという）を検出することが可能となる効果を有し、連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：ＣＡＭ）等の複数の一致アドレス信号を予め定められた優先度に従ってエンコードし、バイナリのアドレス出力を得るために使用されるプライオリティ回路（優先度付符号化回路）等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第1の実施の形態におけるプライオリティ回路の構成図である。
【図２】本発明の第1の実施の形態におけるプライオリティ回路と従来の構成のプライオリティ回路とのシミュレーション結果の比較図である。
【図３】本発明の第2の実施の形態におけるプライオリティ回路の構成図である。
【図４】本発明の第2の実施の形態におけるバイパスイネーブル回路の別の形態を示す図である。
【図５】本発明の第2の実施の形態におけるプライオリティ回路と第1の実施の形態におけるプライオリティ回路とのシミュレーション結果の比較図である。
【図６】本発明の第３の実施の形態におけるプライオリティ回路の構成図である。
【図７】本発明の第3の実施の形態におけるプライオリティ回路のシミュレーション結果を示す図である。
【図８】従来のプライオリティ回路の構成図である。
【図９】従来のプライオリティ回路の他の例の構成図である。
【図１０】従来のプライオリティ回路の更に他の例の構成図である。
【符号の説明】
【００８９】
１００、３００、６００、
８００、９００、１０００        プライオリティ回路
１０７、３０７、６０７、
６１７                          ＮＭＯＳトランジスタ（プライオリティ回路制御手段）１０１、３０１ａ、６０１、
８０１、９０１、１００１        プライオリティ回路要素
１０６0〜１０６3、
３０６0〜３０６7、
６０６0〜６０６3、
６１６0〜６１６3               ＰＭＯＳトランジスタ（プリチャージ手段）
１０３0〜１０３3、
３０３0〜３０３7、
６０３0〜６０３3、
６１３0〜６１３3               ＰＭＯＳトランジスタ（ＨＩＴ検出手段）
３０１ｂ                        プライオリティ回路要素群
３０８０、３０８1               ＮＭＯＳトランジスタ（バイパス回路）
３１０0、３１０1                バイパスイネーブル回路（バイパス制御回路）
８０６0、８０６1、８０６2、
９０６0、９０６1、９０６2、
１００６0、１００６1、
１００６2、                    リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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