(57)【要約】【課題】単一の基準抵抗器を利用して終端回路およびオフチップ駆動回路のインピーダンスを制御する装置を提供する。【解決手段】本発明による半導体集積回路装置は、外部基準抵抗器に連結され、外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するインピーダンス制御回路を含む。入力回路は入力信号伝送ラインを通じて外部信号が入力され、入力された信号を内部回路に出力する。終端回路はインピーダンス制御コードのうちの少なくとも一つに応答して入力信号伝送ラインを終端する。出力回路は内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスがインピーダンス制御コードに従って変更される。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するインピーダンス制御回路と、
入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する入力回路と、
前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終端する終端回路と、
前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードに従って変更される出力回路とを含むことを特徴とする半導体集積回路装置。
【請求項２】
前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記駆動回路は、前記出力信号伝送ラインに並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記インピーダンス制御コードに従って調整されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記インピーダンス制御回路は、
前記外部可変抵抗器と連結されるパッドと、
前記パッドに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第１インピーダンス制御コードによって制御される第１可変インピーダンス回路と、
前記パッドの電圧を基準電圧と比較する第１比較器と、
前記第１比較器の出力に応答して前記第１インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、
内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記第１インピーダンス制御コードによって制御される第２可変インピーダンス回路と、
前記内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第２インピーダンス制御コードによって制御される第３可変インピーダンス回路と、
前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、
前記第２比較器の出力に応答して前記第２インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記第１乃至第３可変インピーダンス回路の各々は、二進加重値抵抗器および二進加重値トランジスタを含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記終端回路は、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記インピーダンス制御回路は、選択信号に応答して、前記外部基準抵抗器のインピーダンスに関係なしに、一定に維持される前記インピーダンス制御コードを発生することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記出力回路は、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
固定インピーダンス制御コードを発生する第１コード発生回路と、
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、
コード選択信号に応答して前記固定インピーダンス制御コード、または前記可変インピーダンス制御コードを選択する選択回路と、
前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
読み出し動作の間において前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスを前記プルアップおよびプルダウン制御信号に従って変更するオフチップ駆動回路と、
書き込み動作の間において前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含むことを特徴とする半導体メモリ装置。
【請求項１１】
前記書き込み動作の間において前記データ伝送ライン上のデータを前記感知増幅回路に伝達するデータ入力回路をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードによって制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
前記オフチップ駆動回路は、前記データ伝送ラインの各々に並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記プルアップおよびプルダウン制御信号によって調整されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１５】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードによって制御されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記第２コード発生回路は、
前記外部可変抵抗器と連結されるパッドと、
前記パッドに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記可変インピーダンス制御コードのうちの第１可変インピーダンス制御コードによって制御される第１可変インピーダンス回路と、
前記パッドの電圧を基準電圧と比較する第１比較器と、
前記第１比較器の出力に応答して前記第１可変インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、
内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記第１可変インピーダンス制御コードによって制御される第２可変インピーダンス回路と、
前記内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記可変インピーダンス制御コードのうちの第２可変インピーダンス制御コードによって制御される第３可変インピーダンス回路と、
前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、
前記第２比較器の出力に応答して前記第２可変インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記第１乃至第３可変インピーダンス回路の各々は、二進加重値トランジスタおよび二進加重値抵抗器を含んで構成されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１終端回路は二進加重値トランジスタおよび二進加重値抵抗器を含んで構成され、前記第１終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第２終端回路は、二進加重値トランジスタおよび二進加重値抵抗器を含んで構成され、前記第２終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２２】
制御信号に応答して前記コード選択信号およびオフセット選択信号を発生する選択信号発生回路をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２３】
前記オフチップ駆動回路のインピーダンスと前記第１および第２終端回路のインピーダンスは、前記オフセット選択信号によって変更されることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記選択信号発生回路は、モードレジスタセット（ＭＲＳ）を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２５】
入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する入力回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するインピーダンス制御回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終端する終端回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードに従って変更される出力回路とを含み、
前記終端回路および前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記インピーダンス制御回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする半導体集積回路装置。
【請求項２６】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
固定インピーダンス制御コードを発生する第１コード発生回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、
コード選択信号に応答して前記固定インピーダンス制御コードまたは前記可変インピーダンス制御コードを選択する選択回路と、
前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、読み出し動作の間において前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、書き込み動作の間において前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含み、
前記第１終端回路および前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第２コード発生回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする半導体メモリ装置。
【請求項２７】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記第２終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第２コード発生回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するコード発生回路と、
前記感知増幅回路から出力されるデータおよびインピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
読み出し動作の間前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、
書き込み動作の間において前記インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含むことを特徴とする半導体メモリ装置。
【請求項３０】
前記書き込み動作の間において前記データ伝送ライン上のデータを前記感知増幅回路に伝達するデータ入力回路をさらに含むことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３２】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３３】
前記オフチップ駆動回路は、前記データ伝送ラインの各々に並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記プルアップおよびプルダウン制御信号によって調整されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３４】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３５】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項３４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及び半導体メモリ装置に関するものであり、さらに具体的には、プログラム可能なバス終端回路（ｐｒｏｇｒａｍｍａｂｌｅ  ｂｕｓ  ｔｅｒｍｉｎａｔｉｏｎ  ｃｉｒｃｕｉｔ）およびプログラム可能なインピーダンス出力駆動回路（ｐｒｏｇｒａｍｍｂｌｅ  ｉｍｐｅｄａｎｃｅ  ｏｕｔｐｕｔ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）を含む半導体集積回路装置及び半導体メモリ装置に関するものである。
【背景技術】
【０００２】
ダブルデータレート（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ：ＤＤＲ）メモリを含む高速集積回路装置の設計において、旧来の集積回路装置と比較して、データ／アドレス／制御信号の入力および出力と関連したＡＣ特性が非常に重要になっている。ＡＣ特性は、集積回路装置、または集積回路装置を制御するためのコントローラ自体の問題に起因するというよりは、二つまたはそれ以上の装置を連結するチャンネルの特性に起因する。したがって、チャンネル特性（ｃｈａｎｎｅｌ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を考慮して高速集積回路装置を設計することが最も重要である。
【０００３】
チャンネル特性を向上させるための多様な努力がなされており、その一環として、プログラム可能なインピーダンスオン−ダイ終端回路およびオフチップ駆動回路が提案されている。例示的なオン−ダイ終端回路およびオフチップ駆動回路が特許文献１、特許文献２、特許文献３、および特許文献４に記載されている。
【０００４】
よく知られたように、オン−ダイ終端回路およびオフチップ駆動回路のインピーダンスは互いに異なる値を有するように調整される。例えば、オン−ダイ終端回路のインピーダンスは６０Ωのインピーダンスを有するように対応する制御回路によって調整され、オフチップ駆動回路のインピーダンスは４０Ωのインピーダンスを有するように対応する制御回路によって調整される。すなわち、上記の特許文献から分かるように、オン−ダイ終端回路およびオフチップ駆動回路のインピーダンスを制御するためには、対応するインピーダンス制御回路および外部基準抵抗器が個別的に使用されている。
【０００５】
しかし、このようなインピーダンス制御方式を通じてチャンネル特性を向上させようとする場合、チップサイズだけではなく、ピン数が必然的に増加し、これが半導体集積回路装置を設計する際の負担になる。
【特許文献１】米国特許第５，６６６，０７８号
【特許文献２】米国特許第５，９５５，８９４号
【特許文献３】米国特許第６，１５７，２０６号
【特許文献４】韓国公開特許第１０−０３３２４５５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、一つの外部基準抵抗器を利用して終端回路およびオフチップ駆動回路を制御することができるインピーダンス制御構造とそれを含んだ半導体集積回路装置或いは半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００７】
上述の目的を達成するための本発明の半導体集積回路装置は、インピーダンス制御回路、入力回路、出力回路および終端回路を含む。インピーダンス制御回路は、外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生する。入力回路は、入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する。終端回路は、前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終端する。出力回路は、前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードに従って変更される。
【０００８】
本発明の望ましい実施の形態において、前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御される。また、前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御される。前記駆動回路は、前記出力信号伝送ラインに並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記インピーダンス制御コードに従って調整される。
【０００９】
本発明の望ましい実施の形態において、前記インピーダンス制御回路は、前記外部可変抵抗器と連結されるパッドと、前記パッドに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第１インピーダンス制御コードによって制御される第１可変インピーダンス回路と、前記パッドの電圧を基準電圧と比較する第１比較器と、前記第１比較器の出力に応答して前記第１インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記第１インピーダンス制御コードによって制御される第２可変インピーダンス回路と、前記内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第２インピーダンス制御コードによって制御される第３可変インピーダンス回路と、前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、前記第２比較器の出力に応答して前記第２インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含む。
【００１０】
本発明の他の特徴によると、半導体メモリ装置は、行と列に配列されたメモリセルアレイと、メモリセルアレイからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、固定インピーダンス制御コードを発生する第１コード発生回路と、外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、コード選択信号に応答して前記固定インピーダンス制御コード、または可変インピーダンス制御コードを選択する選択回路と、前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、読み出し動作の間前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、書き込み動作の間において前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終結させる第１終端回路とを含む。
【００１１】
本発明の望ましいの実施の形態において、半導体メモリ装置は、入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終結させる第２終端回路とをさらに含む。
【００１２】
本発明の望ましい実施の形態において、前記第２コード発生回路は、前記外部可変抵抗器と連結されるパッドと、前記パッドに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように前記可変インピーダンス制御コードのうちの第１可変インピーダンス制御コードによって制御される第１可変インピーダンス回路と、前記パッドの電圧を基準電圧と比較する第１比較器と、前記第１比較器の出力に応答して前記第１可変インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記第１可変インピーダンス制御コードによって制御される第２可変インピーダンス回路と、前記内部ノードに連結され、前記外部可変抵抗器と同一なインピーダンスを有するように、前記可変インピーダンス制御コードのうちの第２可変インピーダンス制御コードによって制御される第３可変インピーダンス回路と、前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、前記第２比較器の出力に応答して前記第２可変インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含む。
【００１３】
本発明のまた他の特徴によると、半導体集積回路装置は、入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する入力回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って可変されるインピーダンス制御コードを発生するインピーダンス制御回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終結させる終端回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードによって可変される出力回路を含み、前記終端回路および前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は前記インピーダンス制御回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有する。
【００１４】
本発明のまた他の特徴によると、半導体メモリ装置は、複数の行と複数の列に配列された複数のメモリセルのアレイと、メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、固定インピーダンス制御コードを発生する第１コード発生回路と二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、コード選択信号に応答して前記固定インピーダンス制御コード、または前記可変インピーダンス制御コードを選択する選択回路と、前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、読み出し動作の間、前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、書き込み動作の間、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終結させる第１終端回路とを含み、前記第１終端回路および前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は前記第２コード発生回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有する。
【００１５】
本発明の望ましい実施の形態において、半導体メモリ装置は、入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終結させる第２終端回路とをさらに含む。
【００１６】
本発明のまた他の特徴によると、半導体メモリ装置は、複数の行と複数の列に配列された複数のメモリセルのアレイと、メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するコード発生回路と、前記感知増幅回路から出力されるデータおよびインピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、読み出し動作の間前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、書き込み動作の間前記インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終結させる終端回路とを含む。
【発明の効果】
【００１７】
本発明によれば、一つの外部基準抵抗器および一つのインピーダンスコード発生器を利用して終端回路のインピーダンスおよびオフチップ駆動回路のインピーダンスを同時に調整することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の望ましい実施の形態が参照図面に基づいて詳細に説明される。
【００１９】
図１は、本発明の望ましい実施の形態の半導体集積回路装置を示すブロック図である。図１を参照すると、本発明の望ましい実施の形態の半導体集積回路装置１００は、他の集積回路装置と通信するために受信器（ｒｅｃｅｉｖｅｒ）１１０と駆動器（ｄｒｉｖｅｒ）１２０とを含む。受信器１１０は、信号伝送ラインＴＬ０を通じてパッド１３１に連結され、外部からパッド１３１に伝送される信号（例えば、制御信号、またはアドレス信号）が入力される。駆動器１２０は、信号伝送ラインＴＬ１を通じてパッド１３２に連結され、内部回路１４０から出力される信号（例えば、データ）に従って信号伝送ラインＴＬ１を駆動する。
【００２０】
信号伝送ラインＴＬ０には終端回路（ｔｅｍｉｎａｔｉｏｎ  ｃｉｒｃｕｉｔ）１５０が連結され、図示しないが、パッド１３１は、外部の伝送ラインを通じて他の集積回路装置と連結されうる。終端回路１５０は、外部伝送ライン（図示しない）と受信器１１０との間のインピーダンス不一致（ｉｍｐｅｄａｎｃｅ  ｍｉｓｍａｔｃｈ）による信号反射を減らすように、信号伝送ラインＴＬ０を終端する。インピーダンス制御回路１６０は、外部基準抵抗器ＲＥＸＴと連結されたパッド１３３に連結され、外部基準抵抗器ＲＥＸＴのインピーダンスに従って変更される制御コードを生成する。終端回路１５０および駆動器１２０は、インピーダンス制御回路１６０で生成された制御コードによって同時に制御される。したがって、インピーダンス制御回路１６０は、外部基準抵抗器ＲＥＸＴのインピーダンスに従って終端回路１５０のインピーダンスだけではなく、駆動器１２０のインピーダンスを同時に可変的に制御する。
【００２１】
半導体集積回路装置１００は、一つの外部基準抵抗器ＲＥＸＴを利用したインピーダンス制御回路１６０で生成された制御コードに従って、終端回路１５０のインピーダンスおよび駆動器１２０のインピーダンスが同時に制御されるように実現される。
【００２２】
以下、本発明に係る可変インピーダンス制御構造を半導体集積回路装置の一例としての半導体メモリ装置に適用した例を説明される。ここで、本発明に係る可変インピーダンス制御構造が半導体メモリ装置を利用して説明されるが、本発明の可変インピーダンス制御構造がここに記載された半導体メモリ装置に限定されないことは、この分野の通常の知識を持つ者において自明である。例えば、本発明に係る可変インピーダンス制御構造は、高い周波数領域で動作する電子装置に適用されることができる。
【００２３】
図２は、本発明の望ましい実施の形態の半導体メモリ装置の構成を示すブロック図である。この半導体メモリ装置は、チャンネル特性に敏感な高周波メモリ、例えば、ダブルデータレート（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ：ＤＤＲ）メモリである。しかし、本発明の半導体メモリ装置がＤＤＲメモリに限定されないことは自明である。
【００２４】
図２を参照すると、半導体メモリ装置２００は、データ情報を保持するためメモリセルアレイ２１０を含む。図示しないが、メモリセルアレイ２１０は、複数の行（またはワードライン）と複数の列（またはビットライン）で構成されるマトリックス構造に配列された複数のメモリセルを含む。行デコーダ回路２２０は、アドレスおよび命令バッファ回路２３０から出力される行アドレスに従ってメモリセルアレイ２１０の行を選択する。列デコーダ回路２４０は、アドレスおよび命令バッファ回路２３０から出力される列アドレスに従ってメモリセルアレイ２１０の列を選択する。感知増幅回路２５０は、読み出し動作時にはメモリセルアレイ２１０からデータを読み出し、書き込み動作時にはメモリセルアレイ２１０にデータを書き込む。
【００２５】
駆動制御回路２６０は、感知増幅回路２５０から出力されるデータが入力され、インピーダンス制御コードＵＰＣ、ＤＮＣに応答してプルアップおよびプルダウン制御信号ＰＤｉ、ＰＵｉを発生する。オフチップ駆動回路２７０は、駆動制御回路２６０から出力されるプルアップおよびプルダウン制御信号ＰＤｉ、ＰＵｉに応答して出力信号伝送ラインＴＬ＿ＯＵＴ１〜ＴＬ＿ＯＵＴ３を駆動する。出力信号伝送ラインＴＬ＿ＯＵＴ１〜ＴＬ＿ＯＵＴ３は、対応するパッドＰＡＤ４〜ＰＡＤ６に各々連結される。オフチップ駆動回路２７０のインピーダンスは、プルアップおよびプルダウン制御信号ＰＵｉ、ＰＤｉの選択的な活性化に従って変更されうる。これについては後述する。データ入力回路２８０は、入力信号伝送ラインＴＬ＿ＩＮ１０〜ＴＬ＿ＩＮ３０を通じて対応するパッドＰＡＤ４〜ＰＡＤ６に各々連結され、パッドＰＡＤ４〜ＰＡＤ６に印加されるデータを感知増幅回路２５０に伝送する。入力信号伝送ラインＴＬ＿ＩＮ１０〜ＴＬ＿ＩＮ３０には、終端回路２９０が連結されている。終端回路２９０は、インピーダンス制御コードＵＰＣ、またはインピーダンス制御コードＵＰＣ、ＤＮＣに応答して動作し、外部伝送ライン（図示しない）と受信器としてのデータ入力回路２８０との間のインピーダンス不一致による信号反射を減らすように入力信号伝送ラインＴＬ＿ＩＮ１０〜ＴＮ＿ＩＮ３０を終端する。
【００２６】
この実施の形態において、駆動制御回路２６０およびオフチップ駆動回路２７０は、読み出し動作を示す制御回路ＲＥＮが活性化された時に動作し、データ入力回路２８０および終端回路２９０は、書き込み動作を示す制御信号ＷＥＮの活性化された時に動作する。
【００２７】
アドレスおよび命令バッファ回路２３０は、入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＬ＿ＩＮ３１を通じてパッドＰＡＤ１〜ＰＡＤ３に各々連結されている。アドレスおよび命令バッファ回路２３０は、入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＬ＿ＩＮ３１を通じて外部から決められたタイミングに従ってアドレスおよび制御命令が入力される。入力アドレスのうちの行アドレスは行デコーダ回路２２０に伝達され、列アドレスは列デコーダ回路２４０に伝達される。入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＮ＿ＩＮ３１には終端回路３００が連結されている。終端回路３００は、インピーダンス制御コードＵＰＣ、またはインピーダンス制御コードＵＰＣ、ＤＮＣに応答して動作し、外部伝送ライン（図示しない）と受信器としてのアドレスおよび命令バッファ回路２３０との間のインピーダンス不一致による信号反射を減らすように入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＬ＿ＩＮ３１を終端する。
【００２８】
図２に示したように、パッドＰＡＤ７には外部基準抵抗器ＲＥＸＴおよび可変インピーダンスコード発生回路３１０が連結されている。可変インピーダンスコード発生回路３１０は、外部基準抵抗器ＲＥＸＴのインピーダンスに従って変更される可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶを発生する。固定インピーダンスコード発生器３２０は、外部基準抵抗器ＲＥＸＴのインピーダンスと関係なしに、固定されたインピーダンス制御コードＵＰＣＦ、ＤＮＣＦを発生する。これについては後述する。プログラムレジスタ３３０は、外部からの命令に従ってプログラムすることができるように構成され、プログラム値に従ってコード選択信号ＳＥＬおよびオフセット選択信号ＯＦＦＳＥＴ１、ＯＦＦＳＥＴ２を発生する。例えば、プログラムレジスタ３３０は、この分野でよく知られたモードレジスタセット（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ：ＭＲＳ）で実現され得る。または、プログラムレジスタ３３０が他のロジック回路を利用して実現可能であることは、この分野の通常の知識を持つ者において自明である。選択回路３４０は、コード選択信号ＳＥＬに応答して可変インピーダンスコード発生回路３１０の可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶまたは固定インピーダンスコード発生回路３２０の固定インピーダンス制御コードＵＰＣＦ、ＤＮＣＦをインピーダンス制御コードＵＰＣ、ＤＮＣとして選択する。選択された制御コードＵＰＣ、ＤＮＣは、駆動制御回路２６０および終端回路２９０、３００に伝達される。
【００２９】
以上の説明のように、終端回路２９０、３００のインピーダンスは、選択された制御コードＵＰＣ、ＤＮＣによって変更されると同時に、オフチップ駆動回路２７０のインピーダンスも選択された制御コードＵＰＣ、ＤＮＣに従って制御される。結果的に、一つの外部基準抵抗器ＲＥＸＴおよび一つのインピーダンスコード発生器３１０を利用して終端回路２９０、３００のインピーダンスおよびオフチップ駆動回路２７０のインピーダンスを同時に調整することが可能である。
【００３０】
図３は、図２に示した可変インピーダンスコード発生回路３１０の望ましい実施の形態を示している。図３を参照すると、可変インピーダンスコード発生回路３１０は、第１および第３比較器３１１、３１２、第１および第２カウンタ３１３、３１４、および可変インピーダンス回路３１５、３１６、３１７を含む。
【００３１】
第１比較器３１１は、パッドＰＡＤ７の電圧が所定の基準電圧ＶＲＥＦ（例えば、ＶＤＤＱ／２）より高いか否かを検出する。第１カウンタ３１３は、第１比較器３１１の出力に応答して可変インピーダンス制御コードＵＰＣＶを発生する。第１および第２可変インピーダンス回路３１５、１６の各々のインピーダンスは、第１カウンタ３１３から出力される可変インピーダンス制御コードＵＰＣＶによって変更される。このような動作は、パッドＰＡＤ７の電圧が基準電圧ＶＲＥＦになるまで繰返して実行される。これと同時に、第２比較器３１２は、内部ノードＮＤ１０の電圧がパッドＰＡＤ７の電圧より高いか否かを検出する。第２カウンタ３１４は、第２比較器３１２の出力に応答して可変インピーダンス制御コードＤＮＣＶを発生する。第３可変インピーダンス回路３１７のインピーダンスは、第２カウンタ３１４から出力されるインピーダンス制御コードＤＮＣＶによって変更される。このような動作は、内部ノードＮＤ１０の電圧がパッドＰＡＤ７の電圧になるまで繰返して実行される。
【００３２】
例えば、外部基準抵抗器ＲＥＸＴが２４Ωと仮定すれば、可変インピーダンス回路３１５、３１６、３１７の各々は、比較器３１１、３１２とカウンタ３１３、３１４を通じて２４０Ωのインピーダンスを有するように制御される。
【００３３】
この実施の形態において、第１および第２カウンタ３１３、３１４は、７ビットアップ／ダウンカウンタ（７−ｂｉｔ  ｕｐ／ｄｏｗｎ  ｃｏｕｎｔｅｒ）である。この場合、可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶの各々は、７−ビットコードである。しかし、本発明において、制御コードＵＰＣＶ、ＤＮＣＶがこれに制限されないことは、この分野の通常の知識を持つ者において自明である。
【００３４】
図４Ａおよび図４Ｂは、図３に示した可変インピーダンス回路の実施の形態を示す回路図である。まず、可変インピーダンス回路３１５を示す図４Ａを参照すると、可変インピーダンス回路３１５は、可変インピーダンス制御コード信号ＵＰＣＶ＜６＞〜ＵＰＣＶ＜０＞に各々対応する対のＰＭＯＳトランジスタおよび抵抗器を含む。各対のＰＭＯＳトランジスタおよび抵抗器は、電源電圧とパッドＰＡＤ７との間に直列に連結されている。可変インピーダンス回路３１５のＰＭＯＳトランジスタ１ＷＰ〜６４ＷＰは、二進加重値トランジスタ（binary-weighted transistor）であり、可変インピーダンス回路３１５の抵抗器１Ｒ〜６４Ｒは、二進加重値抵抗器（binary-weighted resistor）である。可変インピーダンス制御コード信号ＵＰＣＶ＜６＞〜ＵＰＣＶ＜０＞の選択的な活性化に従って二進加重値トランジスタが選択的に活性化され、その結果、可変インピーダンス回路３１５は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。図示しないが、可変インピーダンス回路３１６も図４Ａに示した構成と実質的に同一に構成されるので、それに対する説明は省略する。
【００３５】
可変インピーダンス回路３１７を示す図４Ｂを参照すると、可変インピーダンス回路３１７は、可変インピーダンス制御コード信号ＤＮＣＶ＜６＞〜ＤＮＣＶ＜０＞に各々対応する対のＮＭＯＳトランジスタおよび抵抗器を含む。各対のＮＭＯＳトランジスタおよび抵抗器は、内部ノードＮＤ１０と接地電圧との間に直列に連結されている。可変インピーダンス回路３１７のＮＭＯＳトランジスタ１ＷＮ〜６４ＷＮは、二進加重値トランジスタであり、可変インピーダンス回路３１７の抵抗器１Ｒ〜６４Ｒは、二進加重値抵抗器である。可変インピーダンス制御コード信号ＤＮＣＶ＜６＞〜ＤＮＣＶ＜０＞の選択的な活性化に従って二進加重値トランジスタが選択的に活性化され、その結果、可変インピーダンス回路３１７は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。
【００３６】
図５は、図２に示した固定インピーダンスコード発生回路３２０の１つの実施の形態を示す回路図である。
【００３７】
図５を参照すると、固定インピーダンスコード発生回路３２０は、決められた値に従って固定インピーダンス制御コード信号ＵＰＣＦ＜０＞〜ＵＰＣＦ＜６＞が電源電圧ＶＣＣと接地電圧ＶＳＳに選択的に連結されるように構成される。図示しないが、固定インピーダンスコード発生回路３２０は、固定インピーダンス制御コードＵＰＣＦが外部データによってプログラムされるように構成されてもよい。固定インピーダンスコード発生回路３２０は、図４に示した方式と同様の方式で、または上記のプログラム方式で固定インピーダンス制御コードＤＮＣＦを発生する。または、インピーダンス制御コードＵＰＣＦは、同一のコード値を有するようにインピーダンス制御コードＤＮＣＦとして使用されてもよい。
【００３８】
図６は、図２に示した選択回路３４０の１つの実施の形態を示すブロック図である。
【００３９】
図６を参照すると、選択回路３４０は、複数個、例えば１４個の２：１マルチプレクサＭＵＸ１〜ＭＵＸ１４で構成される。マルチプレクサＭＵＸ１は、インバータＩＮＶ１０と伝達ゲートＴＧ１０、Ｔｇ１１で構成され、図面に示したように連結されている。残りのマルチプレクサＭＵＸ２〜ＭＵＸ１４も、マルチプレクサＭＵＸ１と同様に構成される。マルチプレクサＭＵＸ１は、可変インピーダンスコード発生回路３１０から出力される対応する可変インピーダンス制御コード信号ＵＰＣＶ＜６＞と固定インピーダンスコード発生回路３２０から出力される対応する固定インピーダンス制御コード信号ＵＰＣＦ＜６＞が入力され、コード選択信号ＳＥＬに応答して入力信号のうちの一つを選択する。残りのマルチプレクサＭＵＸ２〜ＭＵＸ７も、マルチプレクサＭＵＸ１と同様の方式で動作する。マルチプレクサＭＵＸ８は、可変インピーダンスコード発生回路３１０から出力される対応する可変インピーダンス制御コード信号ＤＮＣＶ＜６＞と固定インピーダンスコード発生回路３２０から出力される対応する固定インピーダンス制御コード信号ＤＮＣＦ＜６＞が入力され、コード選択信号ＳＥＬに応答して入力信号のうちの一つを選択する。残りのマルチプレクサＭＵＸ９〜ＭＵＸ１４も、マルチプレクサＭＵＸ８と同様の方式で動作する。
【００４０】
コード選択信号ＳＥＬがローレベルである時、選択回路３４０は、可変インピーダンスコード発生回路３１０から出力される可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶを選択する。コード選択信号ＳＥＬがハイレベルである時、選択回路３４０はｍ固定インピーダンスコード発生回路３２０から出力される固定インピーダンス制御コードＵＰＣＦ、ＤＮＣＦを選択する。
【００４１】
図７は、図２に示した駆動制御回路２６０の１つの実施の形態を示す回路図である。
【００４２】
図７を参照すると、駆動制御回路２６０は、図２の選択回路３４０から出力されるインピーダンス制御コードＵＰＣ、ＤＮＣおよび図２の感知増幅回路２５０から出力されるデータＤＡＴＡ＿ＯＵＴが入力され、プルアップおよびプルダウン制御信号ＰＵ＜６＞〜ＰＵ＜０＞、ＰＤ＜６＞〜ＰＤ＜０＞を発生する。駆動制御回路２６０は、例えば、７個のＮＡＮＤゲートＧ１０〜Ｇ１６、７個のＮＯＲゲートＧ１７〜Ｇ２３、７個のインバータＩＮＶ１１〜ＩＮＶ１７を含み、図面に示したように連結されている。
【００４３】
データＤＡＴＡ＿ＯＵＴが‘１’である時、ＮＡＮＤゲートＧ１０〜Ｇ１６の出力信号ＰＵ＜６＞−ＰＵ＜０＞のロジック状態は可変インピーダンス制御コード信号ＵＰＣ＜６＞−ＵＰ＜０＞の値に従って決められる。例えば、可変インピーダンス制御コードＵＰＣが“１０１０１０１”である時、プルアップ制御信号ＰＵ＜６＞、ＰＵ＜４＞、ＰＵ＜２＞、ＰＵ＜０＞は各々ローレベルになり、プルアップ制御信号ＰＵ＜５＞、ＰＵ＜３＞、ＰＵ＜１＞は各々ハイレベルになる。データＤＡＴＡ＿ＯＵＴが‘１’である時、ＮＯＲゲートＧ１７〜Ｇ２３の出力信号ＰＤ＜６＞〜ＰＤ＜０＞は可変インピーダンス制御コードＤＮＣに関係なしに全部ローレベルになる。
【００４４】
データＤＡＴＡ＿ＯＵＴが‘０’である時、ＮＯＲゲートＧ１７〜Ｇ２３の出力信号ＰＤ＜６＞〜ＰＤ＜０＞のロジック状態は、可変インピーダンス制御コード信号ＤＮＣ＜６＞〜ＤＮＣ＜０＞の値に従って決められる。例えば、可変インピーダンス制御コードＤＮＣが“１０１０１０１”である時、プルダウン制御信号ＰＤ＜６＞、ＰＤ＜４＞、ＰＤ＜２＞、ＰＤ＜０＞は各々ハイレベルになり、プルダウン制御信号ＰＵ＜５＞、ＰＵ＜３＞、ＰＵ＜１＞は各々ローレベルになる。データＤＡＴＡ＿ＯＵＴが‘０’である時、ＮＡＮＤゲートＧ１０〜Ｇ１６の出力信号ＰＵ＜６＞〜ＰＵ＜０＞は可変インピーダンス制御コードＵＰＣに関係なしに全部ハイレベルになる。
【００４５】
以上の説明のように、プルアップ制御信号ＰＵ＜６＞〜ＰＵ＜０＞は、データＤＡＴＡ＿ＯＵＴが‘１’である時、可変インピーダンス制御コードＵＰＣに従って選択的に活性化され、プルダウン制御信号ＰＤ＜６＞〜ＰＤ＜０＞はデータＤＡＴＡ＿ＯＵＴが‘０’である時、可変インピーダンス制御コードＤＮＣに従って選択的に活性化される。プルアップ制御信号ＰＵ＜６＞〜ＰＵ＜０＞は、プルダウン制御信号ＰＤ＜６＞〜ＰＤ＜０＞と排他的に活性化される。
【００４６】
図８は、図２に示したオフチップ駆動回路２７０および終端回路２９０の１つの実施の形態を示すブロック図である。なお、図８には一つのパッドＰＡＤ４に関連した構成要素のみが図示されているが、残りのパッドＰＡＤ５〜ＰＡＤ６の各々と関連した構成要素は図８に示した構成と実質的に同一に構成される。
【００４７】
図８を参照すると、オフチップ駆動回路２７０は、パッドＰＡＤ４に並列連結された複数個、例えば、６個のオフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６を含む。オフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６の各々は、駆動制御回路２６０で出力されるプルアップおよびプルダウン制御信号ＰＵｉ、ＰＤｉ（ｉ＝０−６）に応答してパッドＰＤＡ４（または出力信号伝送ラインＴＬ＿ＯＵＴ１）を駆動する。オフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６の各々は、図９に示したように連結された二進加重値トランジスタおよび二進加重値抵抗器で構成される。可変インピーダンスコード発生回路３１０について説明したように、基準電圧ＶＲＥＦとパッドＰＡＤ７の電圧が一致する時、可変インピーダンス回路３１５は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。プルアップ制御信号ＰＵ＜６＞〜ＰＵ＜０＞またはプルダウン制御信号Ｐ＜６＞〜ＰＤ＜０＞が可変インピーダンス制御コードに従って選択的に活性化されるので、オフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６の各々は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。例えば、２４０Ωの外部基準抵抗器ＲＥＸＴが使用される時、オフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６の各々はインピーダンス制御コードに従って２４０Ωのインピーダンスを有する。６個のオフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６が各パッドに並列連結されているので、各パッド（または各出力信号伝送ライン）は４０Ωのインピーダンスを有するオフチップ駆動回路２７０によって駆動される。
【００４８】
再び、図８を参照すると、終端回路２９０は、パッドＰＡＤ４または入力信号伝送ラインＴＬ＿ＩＮ１０に並列連結された４個の終端ブロックＯＤＴ１〜ＯＤＴ４を含む。終端ブロックＯＤＴ１〜ＯＤＴ４の各々は、インピーダンス制御信号ＵＰＣに応答して入力信号伝送ラインＴＬ＿ＩＮ１０を終端する。終端ブロックＯＤＴ１〜ＯＤＴ４の各々は、図１０に示したように連結された二進加重値トランジスタおよび二進加重値抵抗器で構成される。可変インピーダンスコード発生回路３１０について説明したように、基準電圧ＶＲＥＦとパッドＰＡＤ７の電圧が一致する時、可変インピーダンス回路３１５は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。インピーダンス制御コード信号ＵＰＣ＜６＞〜ＵＰＣ＜０＞は、可変インピーダンス制御コード信号と同一であるので、終端ブロックＯＤＴ１〜ＯＤＴ４の各々は外部基準抵抗器ＲＥＸＴと同一なインピーダンスを有する。例えば、２４０Ωの外部基準抵抗器ＲＥＸＴが使用される時、終端ブロックＯＤＴ１〜ＯＤＴ４の各々はインピーダンス制御コードＵＰＣに従って２４０Ωのインピーダンスを有する。４個の終端ブロックＯＤＴ１〜ＯＤＴ４が各パッドに並列連結されているので、各パッド（または各入力信号伝送ライン）は６０Ωのインピーダンスを有する終端回路２９０によって駆動される。
【００４９】
図８に示した終端回路２９０は、図２の選択回路３４０から出力されるインピーダンス制御コードＵＰＣによって制御されるように構成されている。しかし、終端回路２９０は、図１１に示したように、選択回路３４０から出力されるインピーダンス制御コードＵＰＣ、ＤＮＣによって制御されるように構成されてもよい。本発明において、終端回路２９０がこれに極限されないことは、この分野の通常の知識を持つ者において自明である。入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＬ＿ＩＮ３１を終端するための図２の終端回路３００は、図しないが、図８、図１０、および図１１に示した構成と同一に構成されることは、この分野の通常の知識を持つ者において自明である。したがって、図２の終端回路３００に対する説明は省略する。
【００５０】
以下、本発明望ましい実施の形態の半導体メモリ装置の終端回路およびオフチップ駆動回路のインピーダンスを制御する動作が参照図面に基づいて詳細に説明される。
【００５１】
固定インピーダンス制御コードＵＰＣＦ、ＤＮＣＦまたは可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶを選択するためにプログラムレジスタ３３０がプログラムされる。この実施の形態において、プログラムレジスタ３３０は、可変インピーダンス制御コードが選択されるようにプログラムされる。このような仮定によると、プログラムレジスタ３３０はローレベルのコード選択信号ＳＥＬを発生する。これは選択回路３４０が可変インピーダンスコード発生回路３１０の出力ＵＰＣＶ、ＤＮＣＶが選択されるようにする。可変インピーダンスコード発生回路３１０は、パッドＰＡＤ７に連結された外部基準抵抗器ＲＥＸＴのインピーダンスに従って変更される可変インピーダンス制御コードＵＰＣＶ、ＤＮＣＶを発生する。そのように発生された可変インピーダンス制御コードは、選択回路３４０を通じて終端回路３００、２９０および駆動制御回路２６０に伝達される。終端回路３４０にはインピーダンス制御コードＵＰＣのみが印加されてもよいし、インピーダンス制御コードＵＰＣ、ＤＮＣの双方が印加されてもよい。
【００５２】
終端回路３００は、インピーダンス制御コードＵＰＣに応答して入力信号伝送ラインＴＬ＿ＩＮ１１〜ＴＬ＿ＩＮ３１を終結させる。終端回路２９０は、書き込み動作時に、インピーダンス制御コードＵＰＣに応答して入力信号伝送ラインＴＬ＿ＩＮ１０〜ＴＬ＿ＩＮ３０を終端する。この時、終端回路２９０、３００は同一なインピーダンスを有し、例えば、２４０Ωの外部基準抵抗器ＲＥＸＴがパッドＰＡＤ７に連結される時、終端回路２９０、３００の各々は６０Ωのインピーダンスを有する。なぜなら、先の説明のように、終端回路２９０、３００の各々の４個の終端ブロックＯＤＴ１〜ＯＤＴ４が対応するパッド（または入力信号伝送ライン）に並列連結され、最後ブロックＯＤＴ１〜ＯＤＴ４の各々が外部基準抵抗器ＲＥＸＴと同一なインピーダンス（例えば、２４０Ω）を有するように同一なインピーダンス制御コードに制御されるためである。
【００５３】
これと同時に、選択回路３４０によって選択されたインピーダンス制御コードＵＰＣ、ＤＮＣは、駆動制御回路２６０に伝達される。駆動制御回路２６０は、読み出し動作時に、感知増幅回路２５０からのデータＤＡＴＡ＿ＯＵＴに従ってプルアップまたはプルダウン制御信号ＰＵｉまたはＰＤｉ（ｉ＝０−６）を発生し、プルアップまたはプルダウン制御信号は、インピーダンス制御コードＵＰＣ、ＤＮＣと同一なコード値を有する。２４０Ωの外部基準抵抗器ＲＥＸＴがパッドＰＡＤ７に連結される時、オフチップ駆動回路２７０は４０Ωのインピーダンスを有する。なぜなら、先の説明のように、オフチップ駆動回路を構成する６個のオフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６が対応するパッド（または出力信号伝送ライン）に並列連結され、オフチップ駆動ブロックＯＣＤ１〜ＯＣＤ６の各々が外部基準抵抗器ＲＥＸＴと同一なインピーダンス（例えば、２４０Ω）を有するように、同一なプルアップまたはプルダウン制御信号によって制御されるためである。
【００５４】
読み出し動作時において、終端回路３００およびオフチップ駆動回路２７０は、要求されるインピーダンスを有するように選択されたインピーダンス制御コードＵＰＣ、ＤＮＣによって同時に制御される。同様に、書き込み動作時において、終端回路２９０、３００は、要求されるインピーダンスを有するように選択されたインピーダンス制御コードＵＰＣ、ＤＮＣによって制御される。すなわち、終端回路２９０、３００のインピーダンスは、選択されたインピーダンス制御コードＵＰＣ、ＤＮＣによって変更されると同時にオフチップ駆動回路２７０のインピーダンスも選択された制御コードＵＰＣ、ＤＮＣによって制御される。結果的に、一つの外部基準抵抗器ＲＥＸＴおよび一つのインピーダンスコード発生器３１０、または３２０を利用して終端回路２９０、３００のインピーダンスおよびオフチップ駆動回路２７０のインピーダンスを同時に調整することが可能である。
【００５５】
図１２は、図２に示したオフチップ駆動回路２７０および終端回路２９０の他の実施の形態を示すブロック図である。
【００５６】
図８に示す構成例と異なって、図１２に示したオフチップ駆動回路２７０'は、単一のオフチップ駆動ブロックＯＣＤ１を利用して実現され、オフチップ駆動回路２７０'のインピーダンスは、オフセット選択信号ＯＦＦＳＥＴ０、ＯＦＦＳＥＴ１に従って微細に調整され得る。さらに具体的に説明すれば、図１３を参照すると、オフチップ駆動回路２７０'は、プルアップ部ＰＵＬＬ＿ＵＰとプルダウン部ＰＵＬＬ＿ＤＯＷＮで構成される。プルアップ部ＰＵＬＬ＿ＵＰは、図面に示したように連結された二進加重値トランジスタ６４ＷＰ／Ｎ−１ＷＰ／Ｎおよび二進加重値抵抗器１Ｒ／Ｎ−６４Ｒ／Ｎを含む。４０Ωのインピーダンスを有するオフチップ駆動回路２７０'を実現するために、二進加重値トランジスタ６４ＷＰ／Ｎ−１ＷＰ／Ｎは、図８に示した二進加重値トランジスタを１／に線形的に縮小して形成されたことであり、二進加重値抵抗器１Ｒ／Ｎ−６４Ｒ／Ｎは、図８に示した二進加重値抵抗器を１／Ｎに線形的に縮小して形成されたことである。二進加重値トランジスタ６４ＷＰ／Ｎ〜１ＷＰ／Ｎは対応するプルアップ制御信号ＰＵ＜６＞〜ＰＵ＜０＞によって各々制御され、その結果、４０Ωのインピーダンスを有するオフチップ駆動回路２７０'を通じてパッドＰＡＤ４が駆動される。
【００５７】
プルアップ部ＰＵＬＬ＿ＵＰは、図面に示したように連結されたオフセット抵抗器ＯＦＲ１〜ＯＦＲ７およびオフセットトランジスタＯＦＴ１〜ＯＦＴ７をさらに含み、オフセットトランジスタＯＦＴ１〜ＯＦＴ７は、オフセット選択信号ＯＦＦＳＥＴ１によって共通に制御される。オフセット選択信号ＯＦＦＳＥＴ１が活性化されるか否かに従ってプルアップ部ＰＵＬＬ＿ＵＰのインピーダンスが調整され得る。オフセットトランジスタＯＦＴ１〜ＯＦＴ７は、同一な値を有するように、または二進加重値を有するように実現され得る。同様に、オフセット抵抗器ＯＦＲ１〜ＯＦＲ７は、同一な値を有するように、または二進加重値を有するように実現され得る。
【００５８】
同様に、プルダウン部ＰＵＬＬ＿ＤＯＷＮは、図面に示したように連結された二進加重値トランジスタ６４ＷＮ／Ｎ〜１ＷＮ／Ｎおよび二進加重値抵抗器１Ｒ／Ｎ〜６４Ｒ／Ｎを含む。６０Ωのインピーダンスを有するオフチップ駆動回路２７０'を実現するために、二進加重値トランジスタ６４ＷＮ／Ｎ〜１ＷＮ／Ｎは、図８に示した二進加重値トランジスタを１／Ｎに線形的に縮小して形成され、二進加重値抵抗器１Ｒ／Ｎ〜６４Ｒ／Ｎは、図８に示した二進加重値抵抗器を１／Ｎに線形的に縮小して形成される。二進加重値トランジスタ６４ＷＮ／Ｎ〜１ＷＮ／Ｎは、対応するプルダウン制御信号ＰＤ＜６＞〜ＰＤ＜０＞によって各々制御され、６０Ωのインピーダンスを有するオフチップ駆動回路２７０'を通じてパッドＰＡＤ４が駆動される。
【００５９】
プルダウン部ＰＵＬＬ＿ＤＯＷＮは、図面に示したように連結されたオフセット抵抗器ＯＦＲ８〜ＯＦＲ１４およびオフセットトランジスタＯＦＴ８〜ＯＦＴ１４をさらに含み、オフセットトランジスタＯＦＴ８〜ＯＦＴ１４は、オフセット選択信号ＯＦＦＳＥＴ２によって共通に制御される。オフセット選択信号ＯＦＦＳＥＴ２が活性化されるか否かに従ってプルダウン部ＰＵＬＬ＿ＤＯＷＮのインピーダンスが調整され得る。オフセットトランジスタＯＦＴ８〜ＯＦＴ１４は、同一な値を有するように、または二進加重値を有するように実現され得る。同様に、オフセット抵抗器ＯＦＲ８〜ＯＦＲ１４は、同一な値を有するように、または二進加重値を有するように実現され得る。
【００６０】
再び図１２を参照すると、図８に示す構成と異なって、図１２に示した終端回路２９０'は、単一の終端ブロックＯＤＴ１を利用して実現され、終端回路２９０'のインピーダンスは、オフセット選択信号ＯＦＦＳＥＴ１、ＯＦＦＳＥＴ２に従って微細に調整され得る。さらに具体的に説明すれば、図１４を参照すると、終端回路２９０'は、図面に示したように連結された二進加重値トランジスタ６４ＷＰ／Ｎ〜１ＷＰ／Ｎおよび二進加重値抵抗器１Ｒ／Ｎ〜６４Ｒ／Ｎを含む。４０Ωのインピーダンスを有する終端回路２９０'を実現するために、二進加重値トランジスタ６４ＷＰ／Ｎ〜１ＷＰ／Ｎは、図８に示した二進加重値トランジスタを１／Ｎに線形的に縮小して形成されであり、二進加重値抵抗器１Ｒ／Ｎ〜６４Ｒ／Ｎは、図８に示した二進加重値抵抗器を１／Ｎに線形的に縮小して形成される。二進加重値トランジスタ６４ＷＰ／Ｎ−１ＷＰ／Ｎは、対応するプルアップ制御信号ＰＵ＜６＞−ＰＵ＜０＞によって各々制御され、その結果、６０Ωのインピーダンスを有する終端回路２９０'を通じて入力信号伝送ラインＴＬ＿ＩＮ１０が終結される。
【００６１】
終端回路２９０'は、図面に示したように連結されたオフセット抵抗器ＯＦＲ１５〜ＯＦＲ２１およびオフセットトランジスタＯＦＴ１５〜ＯＦＴ２１をさらに含み、オフセットトランジスタＯＦＴ１５−ＯＦＴ２１は、オフセット選択信号ＯＦＴＳＥＴ１によって共通に制御される。オフセット選択信号ＯＦＦＳＥＴ１が活性化されるか否かに従って終端回路２９０'のインピーダンスが調整され得る。オフセットトランジスタＯＦＴ１５〜ＯＦＴ２１は、同一な値を有するように、または二進加重値を有するように実現され得る。同様に、オフセット抵抗器ＯＦＲ１５〜ＯＦＲ２１は同一な値を有するように、または二進加重値を有するように実現され得る。
【００６２】
図示しないが、図２に示した終端回路３００も図１４に示した構成と同一に実現され得る。
【００６３】
以上では、本発明による回路の構成および動作を上述の説明および図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【図面の簡単な説明】
【００６４】
【図１】本発明の望ましい実施の形態の半導体集積回路装置を示すブロック図である。
【図２】本発明の望ましい実施の形態の半導体メモリ装置を示すブロック図である。
【図３】図２に示した可変インピーダンスコード発生回路の１つの実施の形態を示す回路図である。
【図４Ａ】図３に示した可変インピーダンス回路の１つの実施の形態を示す回路図である。
【図４Ｂ】図３に示した可変インピーダンス回路の１つの実施の形態を示す回路図である。
【図５】図２に示した固定インピーダンスコード発生回路の１つの実施の形態を示す回路図である。
【図６】図２に示した選択回路の１つの実施の形態を示すブロック図である。
【図７】図２に示した駆動制御回路の１つの実施の形態を示す回路図である。
【図８】図２に示したオフチップ駆動回路および終端回路の１つの実施の形態を示すブロック図である。
【図９】図８に示したオフチップ駆動ブロックの１つの実施の形態を示す回路図である。
【図１０】図８に示した終端ブロックの１つの実施の形態を示す回路図である。
【図１１】図８に示した終端ブロックの他の実施の形態を示す回路図である。
【図１２】図２に示したオフチップ駆動回路および終端回路の他の実施の形態を示すブロック図である。
【図１３】図１２に示したオフチップ駆動回路の１つの実施の形態を示す回路図である。
【図１４】図１２に示した終端回路の１つの実施の形態を示す回路図である。
【符号の説明】
【００６５】
１００  半導体集積回路装置
１１０  受信器
１２０  駆動器
１４０  内部回路
１５０  終端回路
１６０  インピーダンス制御回路
２００  半導体メモリ装置
２１０  メモリセルアレイ
２２０  行デコーダ回路
２３０  アドレスおよび命令バッファ回路
２４０  列デコーダ回路
２５０  感知増幅回路
２６０  駆動制御回路
２７０  オフチップ駆動回路
２８０  データ入力回路
２９０，３００  終端回路
３１０  可変インピーダンスコード発生回路
３２０  固定インピーダンスコード発生回路
３３０  プログラムレジスタ
３４０  選択回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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