(57)【要約】 【課題】  不揮発性メモリセルの素子特性劣化による誤動作を防止する。【解決手段】  閾値電圧の相違として情報を書換え可能に記憶する複数個の不揮発性メモリセル（ＭＣ）と、前記不揮発性メモリセルのデータ端子に接続されるビット線（ＢＬ）と、ビット線を共有する複数個のメモリセルを並列に選択可能な選択回路（７）とを有し、選択回路で並列選択された複数個のメモリセルに対しビット線単位で同一データの並列書込みと並列読み出し可能にされる。ビット線を共有する複数個のメモリセルを並列に選択することにより、読み出し動作ではビット線に流れる電流が大凡並列選択されるメモリセルの個数倍に増加し、メモリセルの特性劣化が進行してきても読み出し動作時にビット線で電位変化が遅れる事態を抑制若しくは緩和でき，これが、不揮発性メモリセルの素子特性劣化による誤動作を防止する。【選択図】        図１
2005085316.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の相違として情報を書換え可能に記憶する複数個の不揮発性メモリセルと、前記不揮発性メモリセルのデータ端子に接続されるビット線と、ビット線を共有する複数個のメモリセルを並列に選択可能な選択回路とを有し、前記選択回路で並列選択された複数個のメモリセルに対しビット線単位で同一データの並列書込みと並列読み出し可能にされることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記不揮発性メモリセルはビット線に接続された選択トランジスタとこれに直列接続された不揮発性メモリセルトランジスタとから成り、前記選択トランジスタはエンハンスメント型、前記不揮発性メモリセルトランジスタはデプレション型であることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
読み出し動作において前記選択回路は、前記選択トランジスタの選択端子をワード線選択レベルに、不揮発性メモリセルトランジスタの選択端子を回路の接地電位とすることを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記不揮発性メモリセルトランジスタはＭＮＯＳ又はＭＯＮＯＳ構造を有することを特徴とする請求項３記載の不揮発性半導体メモリ。
【請求項５】
夫々閾値電圧の相違として情報を記憶する複数個の不揮発性メモリセルを有し、夫々が有する前記不揮発性メモリセルのデータ端子に接続されるビット線を共有する第１メモリアレイ及び第２メモリアレイと、第１メモリアレイ及び第２メモリアレが共有するビット線に接続するセンスアンプ回路と、リードとライトのアクセスアドレスに従って不揮発性メモリセルを選択するとき、相互にビット線を共有する不揮発性メモリセルを第１メモリアレイと第２メモリアレイの双方から並列選択する選択形態と、第１メモリアレイと第２メモリアレイのうちの一方からビット線単位に単独で不揮発性メモリセルを選択する選択形態を選ぶことができる選択回路とを有することを特徴とする不揮発性半導体メモリ。
【請求項６】
前記選択回路による選択形態を指示する制御情報の記憶手段を有し、前記記憶手段には第１メモリアレイ及び第２メモリアレイに割当てられた記憶領域の記憶情報が初期設定されることを特徴とする不揮発性半導体メモリ。
【請求項７】
夫々閾値電圧の相違として情報を記憶する複数個の不揮発性メモリセルを有し、夫々が有する前記不揮発性メモリセルのデータ端子に接続されるビット線を共有する第１メモリアレイ及び第２メモリアレイと、第１メモリアレイ及び第２メモリアレイが共有するビット線に接続するセンスアンプ回路と、リードとライトのアクセス要求に応答して不揮発性メモリセルを選択するとき、第１メモリアレイの中から選択する第１の選択形態、第２メモリアレイの中から選択する第２の選択形態、及び第１メモリアレイと第２メモリアレイの双方から相互にビット線を共有する不揮発性メモリセルを選択する第３の選択形態を制御する制御回路とを有し、
前記制御回路は、前記第１の選択形態による選択動作を所定期間行なった後、選択形態を第２の選択形態に切換え、前記第２の選択形態による選択動作を所定期間行なった後、選択形態を前記第３の選択形態に切り換えることを特徴とする不揮発性半導体メモリ。
【請求項８】
前記制御回路は書き換え回数によって選択形態の切換えタイミングを判定することを特徴とする請求項７記載の不揮発性半導体メモリ。
【請求項９】
前記第１メモリアレイ及び第２メモリアレは前記書き換え回数のデータを保持する記憶領域を有することを特徴とする請求項８記載の不揮発性半導体メモリ。
【請求項１０】
前記制御回路はリードとライトのアクセス要求に応答して不揮発性メモリセルを選択するとき、第１メモリアレイと第２メモリアレイのうちの一方からビット線単位に１個の不揮発性メモリセルを選択する第４の選択形態を制御可能であり、
前記第４の選択形態の選択の可否を決定する制御フラグを有し、
前記制御フラグの第１状態において前記第４の選択形態の選択が指示され、前記制御フラグの第２状態において前記第１の選択形態乃至第３の選択形態の中から一つの選択形態が選択可能にされることを特徴とする請求項７記載の不揮発性半導体メモリ。
【請求項１１】
請求項１、５又は７記載の不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置と、中央処理装置による制御に基づいて動作される被制御対象部分とを有し、
前記不揮発性半導体メモリは被制御対象部分の特性変化に対応するチューニングデータを格納することを特徴とするデータ処理システム。
【請求項１２】
被制御対象部分は省エネルギー家電製品の駆動系回路であることを特徴とする請求項１１記載のデータ処理システム。
【請求項１３】
請求項１、５又は７記載の不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置とを有し、１個の半導体チップに形成されたことを特徴とする半導体データプロセッサ。
【請求項１４】
請求項１記載の不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置とを有することを特徴とするＩＣカード用マイクロコンピュータ。
【請求項１５】
請求項１、５又は７記載の不揮発性半導体メモリと、前記不揮発性半導体メモリと外部とのインタフェース制御を行なうメモリコントローラとを有することを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値電圧の相違として情報を書換え可能に記憶する不揮発性メモリセルを有する不揮発性半導体メモリ、更にはそのような不揮発性半導体メモリを搭載した半導体データプロセッサなどの半導体集積回路に関する。
【背景技術】
【０００２】
閾値電圧の相違として情報を書換え可能に記憶する不揮発性メモリセルは、書き換え回数が増えるに従って、また、放置される期間が長くなるに従って、その素子特性が劣化し、閾値電圧が経時的に高くなったりする。このような素子特性の劣化に対し、書込み回数を計数し、計数値が所定値に到達する毎に記憶エリアを変更して情報記憶に利用する事により、記憶情報の不所望な消失を防止することができる。また、特許文献１には、特定エリアに逐次書込みを行なってその劣化状態を確かめて記憶エリアの切換えを行なうことによって、劣化前に記憶エリアの切換えを行なって無駄を生ずることのないようにする技術が開示される。
【０００３】
【特許文献１】特開２０００−１８２３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は不揮発性メモリセルの素子特性劣化による誤動作について検討した。例えば閾値電圧が経時的に熱平衡閾値電圧に近づいていき読出し電圧との電位差が小さくなると、読み出し時におけるメモリセルトランジスタの相互コンダクタンスが小さくなって、ビット線レベルがセンスアンプの動作点に到達する時間が遅くなり、規定のリードサイクル時間内にメモリセルからの読み出しデータを正確に判別できないという虞のあることが見出された。また、不揮発性メモリセルの閾値電圧が、書込状態か消去状態かにより、回路の接地電位を挟んで正極性側と負極性側にある（デプレッション型不揮発性メモリセル）場合、メモリセルの特性劣化による負極性側の閾値電圧が回路の接地電圧に近付いてくる。読み出し動作においてデプレション型の不揮発性メモリセルの選択端子は回路の接地電圧レベルにされるから、メモリセルの相互コンダクタンスが小さくなり、ビット線からの電流引き抜き能力が小さくなってしまう。閾値電圧は最後にはセンスアンプによるセンスが不可能な領域（不感帯）に到達してしまう。そのような劣化にも従来からのエリア切換えによる対処は有効であるが、第１に、記憶エリアの有効利用という観点が充分でない。即ち、特許文献１に記載の技術でも、一旦切換えられてしまったエリアは再利用不可能となる。第２に、特性劣化の進行に対して情報記憶の信頼性を向上させると言う観点について従来全く考慮されていない。例えばシステム動作上或いはセキュリティー上重要なデータに対して特に情報記憶に高い信頼性が要求される。
【０００５】
本発明の目的は、不揮発性メモリセルの素子特性劣化による誤動作を防止することができる不揮発性半導体メモリを提供することにある。
【０００６】
本発明の別の目的は、特性劣化の進行に対して情報記憶の信頼性を保つとき不揮発性メモリセルの利用効率を上げることができる不揮発性半導体メモリを提供することにある。
【０００７】
本発明の別の目的は、特性劣化の進行に対して情報記憶の信頼性を向上させることができる不揮発性半導体メモリを提供することにある。
【０００８】
本発明の別の目的は、特性劣化の進行に対して情報記憶の信頼性維持に優れたデータ処理システムを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係る不揮発性半導体メモリは、閾値電圧の相違として情報を書換え可能に記憶する複数個の不揮発性メモリセルと、前記不揮発性メモリセルのデータ端子に接続されるビット線と、ビット線を共有する複数個のメモリセルを並列に選択可能な選択回路とを有し、前記選択回路で並列選択された複数個のメモリセルに対しビット線単位で同一データの並列書込みと並列読み出し可能にされる。これによれば、ビット線を共有する複数個のメモリセルを並列に選択することにより、読み出し動作ではビット線に流れる電流が並列選択されるメモリセルの大凡個数倍に増加し、メモリセルの特性劣化が進行してきても読み出し動作時にビット線で電位変化が遅れる事態を抑制若しくは緩和できる。これが、不揮発性メモリセルの素子特性劣化による誤動作を防止する。要するに、特性劣化の進行に対して情報記憶の信頼性を向上させる。
【００１２】
本発明の具体的な形態として、前記不揮発性メモリセルはビット線に接続された選択トランジスタとこれに直列接続された不揮発性メモリセルトランジスタとから成り、前記選択トランジスタはエンハンスメント型、前記不揮発性メモリセルトランジスタはデプレション型である。不揮発性メモリセルがデプレション型の場合には、その閾値電圧は書き込み状態か消去状態かにより回路の接地電位を挟んで正極性側と負極性側にあり、メモリセルの閾値電圧は経時的に熱平衡閾値電圧に近づいていくため、メモリセルの特性劣化による負極性側の閾値電圧が回路の接地電圧に近付いてくる。そうすると、読み出し動作においてデプレション型の不揮発性メモリセルの選択端子は回路の接地電圧レベルにされるから、メモリセルの相互コンダクタンスが小さくなり、ビット線からの電流引き抜き能力が小さくなってしまうが、１本のビット線のレベルを変化させるのに複数個の不揮発性メモリセルを用いるから、センスアンプによるセンス・増幅動作は遅れず、正常な読み出し動作、読み出し動作確定の高速化を実現することができる。前記不揮発性メモリセルトランジスタはＭＮＯＳ（メタル・ナイトライド・オキサイド・セミコンダクタ）又はＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）構造を有する。
【００１３】
〔２〕本発明による別の観点の不揮発性半導体メモリは、夫々閾値電圧の相違として情報を記憶する複数個の不揮発性メモリセルを有し、夫々が有する前記不揮発性メモリセルのデータ端子に接続されるビット線を共有する第１メモリアレイ及び第２メモリアレイと、第１メモリアレイ及び第２メモリアレが共有するビット線に接続するセンスアンプ回路と、リードとライトのアクセスアドレスに従って不揮発性メモリセルを選択するとき、相互にビット線を共有する不揮発性メモリセルを第１メモリアレイと第２メモリアレイの双方から並列選択する選択形態と、第１メモリアレイと第２メモリアレイのうちの一方からビット線単位に単独で不揮発性メモリセルを選択する選択形態を選ぶことができる選択回路とを有する。ここではカットダウン品と呼ばれる製品形態を考える。カットダウン品とは実質的に保有する記憶容量の一部を公称記憶容量とする製品形態である。これは記憶容量を相違させた製品展開において数種類の製品に対応してレイアウトパターンマスクを共通化するためである。カットダウン品とされる場合を想定したとき、公称記憶容量に対して余っているメモリセルを特性劣化による誤動作防止に流用する。例えばそのようなカットダウン品では、前記並列選択形態を選ぶ。これにより、カットダウン品では使用されずに余っていた他方のメモリアレイでも一方のメモリアレイにおけるメモリセル選択に並行して同一ビット線上でメモリセル選択を行なって、ビット線に流れる電流を略倍加し、読み出し動作の高速化、若しくは特性劣化によって減少する電流量を補償することができる。これは、特性劣化の進行に対して情報記憶の信頼性を保つとき不揮発性メモリセルの利用効率を上げることになる。
【００１４】
前記選択回路による選択形態を指示する制御情報の記憶手段を有し、前記記憶手段には第１メモリアレイ及び第２メモリアレイに割当てられた記憶領域の記憶情報が初期設定される。制御情報は例えばカットダウン品であるか否かを示す情報である。この制御情報は不揮発的に保持されることが必要であり、電気ヒューズ、アルミマスタスライスであってもよいが、自分自身のメモリアレイを有効利用することも可能である。
【００１５】
〔３〕本発明による別の観点の不揮発性半導体メモリは、夫々閾値電圧の相違として情報を記憶する複数個の不揮発性メモリセルを有し、夫々が有する前記不揮発性メモリセルのデータ端子に接続されるビット線を共有する第１メモリアレイ及び第２メモリアレイと、第１メモリアレイ及び第２メモリアレイが共有するビット線に接続するセンスアンプ回路と、リードとライトのアクセス要求に応答して不揮発性メモリセルを選択するとき、第１メモリアレイの中から選択する第１の選択形態、第２メモリアレイの中から選択する第２の選択形態、及び第１メモリアレイと第２メモリアレイの双方から相互にビット線を共有する不揮発性メモリセルを選択する第３の選択形態を制御する制御回路とを有し、前記制御回路は、前記第１の選択形態による選択動作を所定期間行なった後、選択形態を第２の選択形態に切換え、前記第２の選択形態による選択動作を所定期間行なった後、選択形態を前記第３の選択形態に切り換える。これによれば、第１メモリアレイと第２メモリアレイを片側づつ順番に使用した後、双方を前述のように並列に利用して素子特性劣化による電流量低減を補償して、情報記憶の信頼性を保つ。これにより、特性劣化の進行に対して情報記憶の信頼性を保つとき不揮発性メモリセルの利用効率を上げることができる。
【００１６】
本発明の具体的な形態として、前記制御回路は例えば書き換え回数によって選択形態の切換えタイミングを判定する。または読み出しエラーが発生することにより選択形態の切換えを行っても良い。このとき、前記第１メモリアレイ及び第２メモリアレイは前記書き換え回数のデータを保持する記憶領域を有する。
【００１７】
本発明の更に具体的な形態として前述のカットダウン品としての利用を考慮すると、前記制御回路はリードとライトのアクセス要求に応答して不揮発性メモリセルを選択するとき、第１メモリアレイと第２メモリアレイのうちの一方からビット線単位に１個の不揮発性メモリセルを選択する第４の選択形態を制御可能であり、前記第４の選択形態の選択の可否を決定する制御フラグ（ＦＬＧ）を有し、前記制御フラグの第１状態において前記第４の選択形態の選択が指示され、前記制御フラグの第２状態において前記第１の選択形態乃至第３の選択形態の中から一つの選択形態が選択可能にされる。
【００１８】
〔４〕上記不揮発性メモリの利用という観点によるデータ処理システムは、前記不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置と、中央処理装置による制御に基づいて動作される被制御対象部分とを有し、前記不揮発性半導体メモリは被制御対象部分の特性変化に対応するチューニングデータを格納する。情報記憶に高信頼性を有する不揮発性メモリを用いることにより、そこに制御上重要なチューニングデータなどの格納に利用すれば、データ処理システムの信頼性向上に資することができる。前記被制御対象部分は例えば省エネルギー家電製品の駆動系回路である。認定された省エネルギー機能を維持することが容易になる。
【００１９】
また、別の観点として半導体データプロセッサは、上記不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置とを有し、１個の半導体チップに形成されてなる。更に別の観点としてＩＣカード用マイクロコンピュータは、前記不揮発性半導体メモリと、前記不揮発性半導体メモリをアクセス制御する中央処理装置とを有する。更に別の観点としてメモリカードは、前記不揮発性半導体メモリと、前記不揮発性半導体メモリと外部とのインタフェース制御を行なうメモリコントローラとを有する。このような利用形態の夫々において適用システムの信頼性向上に資することができる。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２１】
すなわち、不揮発性半導体メモリにおいて不揮発性メモリセルの素子特性劣化による誤動作を防止することができる。
【００２２】
また、不揮発性半導体メモリにおいて、特性劣化の進行に対して情報記憶の信頼性を保つとき不揮発性メモリセルの利用効率を上げることができる。
【００２３】
また、不揮発性半導体メモリにおいて、特性劣化の進行に対して情報記憶の信頼性を向上させることができる。
【００２４】
前記不揮発性半導体メモリを適用したデータ処理システムにおいて、特性劣化の進行に対して情報記憶の信頼性維持に優れ、システムの信頼性向上に資することができる。
【発明を実施するための最良の形態】
【００２５】
図１には本発明の一例に係るＥＥＰＲＯＭが示される。同図に示されるＥＥＰＲＯＭ１は、単結晶シリコンなどの１個の半導体基板に形成され、メモリアレイ２Ａ，２Ｂ、ワード線ドライバ列（ＷＤＲＶ）３、ソース線ドライバ列（ＳＤＲＶ）４、カラムスイッチ列（ＣＳＷＡ）６、アドレスデコーダ（ＡＤＥＣ）７、センスアンプ列（ＳＡＡ）８、データコントロール回路（ＤＣＮＴ）９、タイミングコントロール回路（ＴＣＮＴ）１０、昇圧回路（ＶＰＧ）１１、書き換え回数カウンタ（ＣＯＵＮＴ）１２及びラッチ１３等を有する。
【００２６】
前記メモリアレイ２Ａ，２Ｂは、電気的な消去及び書き込みによって閾値電圧が可逆的に変更可能にされる多数の不揮発性メモリセルＭＣを有し、相互に同じ記憶容量規模を有している。特に制限されないが、本明細書において消去とは不揮発性メモリセルＭＣの閾値電圧を低くすることであり、書き込みとは不揮発性メモリセルの閾値電圧を高くすることである。不揮発性メモリセルＭＣは、例えばＭＮＯＳ又はＭＯＮＯＳ構造を有するメモリトランジスタＭＴｒに選択トランジスタＳＴｒを直列接続した構成を有する。不揮発性メモリセルＭＣの選択ゲート（ＳＴｒのゲート）は選択ワード線ＷＬに、メモリゲート（ＭＴｒのゲート）はメモリワード線ＭＷＬに、ドレイン（ＳＴｒのドレイン）がビット線ＢＬに、ソース（ＭＴｒのソース）がソース線ＳＬに接続される。図では前記メモリアレイ２Ａ，２Ｂに１個づつ不揮発性メモリセルＭＣを図示したが、実際には多数の不揮発性メモリセルＭＣがマトリクス配置されている。特にビット線ＢＬは双方のメモリアレイ２Ａ，２Ｂに共通化されている。メモリワード線ＭＷＬ、選択ワード線ＳＷＬはワード線ドライバ列３で駆動され、駆動すべきメモリワード線ＭＷＬ、選択ワード線ＳＷＬはアドレスデコーダ７によるアドレスデコード信号で決定される。ソース線ＳＬはソース線ドライバ列４で駆動され、駆動すべきソース線ＳＬはアドレスデコーダ７によるアドレスデコード信号で決定される。図において１５Ａはメモリアレイ２Ａ側のアドレスデコード信号、１５Ｂはメモリアレイ２Ｂ側のアドレスデコード信号を意味する。
【００２７】
ビット線ＢＬはセンスアンプ列８に含まれるセンスアンプに接続され、不揮発性メモリセルＭＣからビット線ＢＬに読み出された記憶情報を検出してラッチする。また、前記センスアンプは書込みデータをラッチする。各ビット線ＢＬとデータコントロール回路９の間にはカラムスイッチ列６が配置される。カラムスイッチ列６はビット線毎にカラムスイッチを有し、例えばバイト単位でビット線を選択してデータコントロール回路９に導通させる。選択すべきビット線はアドレスデコーダ７によるアドレスデコード信号１６で決定される。アドレスデコーダ７は外部から供給されるアドレス信号ＡＤＲをデコードしてアドレスデコード信号１５Ａ，１５Ｂ、１６を生成する。
【００２８】
データコントロール回路９は外部との間でデータＤＡＴを入出力し、カラムスイッチ列６を介してセンスアンプ列８との間で読み出しデータの取込みと書き込みデータの供給を行なう。読み出し動作のワード線選択で不揮発性メモリセルから読み出されたデータはセンスアンプ列８のセンスアンプを用いて検出され、カラムスイッチ列６で選択されるバイトなどのアクセス単位に従ってデータコントロール回路９に伝達される。消去動作は、特に制限されないが、バイトなどのアクセス単位で行なわれる。書き込み動作ではデータコントロール回路９に入力された書き込みデータがカラムスイッチ列６を介してセンスアンプ列８にラッチされ、センスアンプ列８にラッチされたデータの論理値に応じて書き込み電圧の印加と阻止が制御される。
【００２９】
昇圧回路１１は不揮発性メモリセルＭＣの消去及び書き込みに必要な高電圧などの動作電源をチャージポンプ回路及び抵抗分圧回路等を利用して生成する。タイミングコントロール回路１０にはリード信号、プログラム信号、チップイネーブル信号などのストローブ信号に代表されるアクセス制御信号ＳＴＲが供給され、それによって指示される消去、書込み、読み出しなどのメモリアクセス動作に応ずる内部タイミング制御信号や動作電源の選択信号を生成する。
【００３０】
書き換え回数カウンタ１２は、ラッチ１３が保持するフラグ情報ＦＬＧによって活性化されると、書き換え動作の回数例えば消去動作の回数（単に書き換え回数と称する）を計数可能にされる。計数動作はカウンタレジスタ１７にプリセットされた値を初期値として開始する。電源遮断時の終了処理として、カウンタレジスタ１７の書き換え回数データＮＭＢをメモリアレイ２Ａ、２Ｂの特定記憶フィールドＭＦＬＤ１に保持する。電源投入時のリセット処理では特定記憶フィールドＭＦＬＤ１に保持されている書き換え回数データＮＭＢをカウンタレジスタ１７にプリセットする。この書き換え回数データＮＭＢに対するストア・ロードの動作はデータコントロール回路９が行なう。電源遮断やパワーオンは外部電源電圧検出回路（図示せず）を用いて検出すればよい。
【００３１】
このフラッシュメモリ１はカットダウン品と呼ばれる製品形態を採ることができる。カットダウン品とは実質的に保有する記憶容量の一部を公称記憶容量とする製品形態である。これは記憶容量を相違させた製品展開において数種類の製品に対応してレイアウトパターンマスクを共通化するためである。例えばＥＥＰＲＯＭ１はメモリアレイ２Ａだけを利用する製品形態（カットダウン製品形態）と、メモリアレイ２Ａ，２Ｂの双方を利用する製品形態（フルスケール製品形態）を選択することができる。図１の例では何れの製品形態を選択するかは前記ラッチ１３の値によって決定される。ラッチ１３が保持するフラグ情報ＦＬＧが論理値０のときはフル・スケール製品形態、フラグ情報ＦＬＧが論理値１のときはカット・ダウン製品形態とされる。前記ラッチ１３は、電源投入時のリセット処理では特定記憶フィールドＭＦＬＤ２に保持されているフラグ情報ＦＬＧがイニシャルロードされる。このイニシャルロードの動作はデータコントロール回路９が行なう。尚、特定記憶フィールドＭＦＬＤ１、ＭＦＬＤ２は予約領域とされ、ユーザには開放されていない。
【００３２】
フルスケール製品形態が指示されると、図２に例示されるように、アドレスデコーダ７は外部からのアドレス信号ＡＤＲに対して双方のメモリアレイ２Ａ、２Ｂ側のアドレスデコード信号１５Ａ、１５Ｂを有効とするようにアドレスデコードを行なう。メモリアレイ２Ａ，２Ｂに対するワード方向のアドレスはメモリアレイ２Ａが＃００〜＃ａ−１、メモリアレイ２Ｂはそれに続く＃ａ〜＃２ａ−１とされる。
【００３３】
カットダウン製品形態が指示されると、図３に例示されるように、アドレスデコーダ７は外部からのアドレス信号ＡＤＲに対してメモリアレイ２Ａ側のアドレスデコード信号１５Ａのみを有効とするようにアドレスデコードを行なう。要するに、フルスケール製品形態ではアドレス信号ＡＤＲの最上位ビットの値によってメモリアレイ２Ａ又は２Ｂのどちらを選択するかを判定する。カットダウン製品形態ではアドレス信号ＡＤＲとは無関係に当初暗黙的にメモリアレイ２Ａを選択する。
【００３４】
特にカットダウン製品形態におけるアドレスデコーダ７によるアドレスデコード論理は書き換え回数に応じて変化される。書き換え回数はカットダウン製品形態の指示状態（ＦＬＧ＝１）で動作可能にされる書き換え回数カウンタ１７のカウンタレジスタ１７が保持する書き換え回数データＮＭＢによって与えられる。そのアドレスデコード形態は図４に示されるように、書き換え回数ＮＭＢがαまで（ＮＭＢ≦α）はメモリアアレイ２Ａの不揮発性メモリセルＭＣを選択する第１の選択形態、書き換え回数ＮＭＢがαを超えて2αまで（α＜ＮＭＢ≦２α）はメモリアレイ２Ｂの不揮発性メモリセルＭＣを選択する第２の選択形態、書き換え回数ＮＭＢが2αを超えたときは（２α＜ＮＭＢ）メモリアレイ２Ａと２Ｂで並列的に不揮発性メモリセルを選択する第３の選択形態とされる。図４の例では各メモリアレイ２Ａ，２Ｂにおけるワード線方向のアドレスを＃００番地〜＃ａ−１として図示してある。第１の選択形態では暗黙的にメモリアレイ２Ａが選択されたとみなし、その下位側デコードにアドレス信号ＡＤＲを用いる。第２の選択形態では暗黙的にメモリアレイ２Ｂが選択されたとみなし、その下位側デコードにアドレス信号ＡＤＲを用いる。第３の選択形態では暗黙的にメモリアレイ２Ａと２Ｂの双方が選択されたとみなし、夫々における下位側デコードにアドレス信号ＡＤＲを用いる。
【００３５】
前記第３の選択形態が選択されると、１本のビット線ＢＬにつき１個の不揮発性メモリセルＭＣがメモリアレイ２Ａで選択されもう１個の不揮発性メモリセルＭＣがメモリアレイ２Ｂで選択されるから、消去、書込み、読み出しの各動作において、双方のメモリアレイで選択された不揮発性メモリセルＭＣに対して並列的に、消去状態にされ、書込み状態にされ、読み出し状態にされる。
【００３６】
図５には前記選択形態による制御フローが示される。書き換え回数に応じてメモリアレイの選択態様が前述の通り変更される。何れの選択態様においても、読み出し動作では選択されたメモリセルの記憶情報をセンスし、増幅して外部に出力する。書込み動作では選択された不揮発性メモリセルＭＣに対するデータの書込みを行ない、最後に書き換え回数を＋１インクリメントする。
【００３７】
図６には第３の選択形態における読み出し動作の状態が例示される。双方のメモリアレイ２Ａ，２Ｂで不揮発性メモリセルＭＣが並列的に選択される。選択されるメモリセルは消去、書込みにおいても共に選択されるから、ビット線ＢＬを共有し並列選択される不揮発性メモリセルＭＣの書込み状態又は消去状態は統一されている。例えば共に消去状態であれば、センスアンプＳＡから供給される電流は双方の不揮発性メモリセルＭＣから回路の接地電位ＶＳＳに引き抜かれる。センスアンプＳＡはｐチャンネル型ＭＯＳトランジスタＱ２，Ｑ６とｎチャンネル型ＭＯＳトランジスタＱ３，Ｑ７によってスタティックラッチを構成し、その記憶ノードがビット線ＢＬに接続される。読み出し動作においてセンスアンプＳＡのｐチャンネル型ＭＯＳトランジスタＱ５がオン、ｎチャンネル型ＭＯＳトランジスタＱ４がオンにされ、ビット線ＢＬがプリチャージされた後、ＭＯＳトランジスタＱ５がオフにされ、この状態でワード線ＳＷＬが選択されて、不揮発性メモリセルＭＣがオン状態のときはビット線のプリチャージレベルがソース線ＳＬに引き抜かれる。
【００３８】
第３選択形態では第１選択形態又は第２選択形態における読み出し動作に比べて読み出し時のビット線電流の引き抜き経路が倍加する。例えば書き換え回数が２α回を超えて不揮発性メモリセルの閾値電圧特性が劣化する結果、１個の不揮発性メモリセルによる電流引き抜き速度が図７のＳＰ１の特性であるとき、第３選択形態であれば図７のＳＰ２の特性となって、高速化される。一般に、不揮発性メモリセルの閾値電圧特性が劣化すると、熱平衡状態との差が小さくなり、消去状態の閾値電圧が高くなる傾向を採り、不揮発性メモリセルトランジスタの相互コンダクタンスが小さくなる傾向に有る。要するに、読み出し速度が遅くなる方向に特性が遷移する。図７に例示されるように読み出し動作サイクルからセンスアンプＳＡによるセンス増幅のための読み出し時間には規格値が有り、この時間内にセンスアンプＳＡによるビット線電位の増幅を確定しなければならない。消去状態の不揮発性メモリセルに対するデータ読み出し（ “１”データ読み出し）を行なうとき、ビット線ＢＬの電位はプリチャージレベルＶＰＣからディスチャージされてセンスアンプＳＡの論理閾値電圧ＶＬＴに到達すると、センスアンプＳＡの駆動力によってビット線レベルが反転される。読み出し時間の規格値までにビット線レベルがセンスアンプＳＡの論理閾値電圧ＶＬＴに到達しない場合には誤ったデータが読み出されることになる。特性劣化が進んだとき、１個の不揮発性メモリセルによる電流引き抜き能力では特性ＳＰ１の能力しかなくても、２個の不揮発性メモリセルセルによる電流引き抜き能力の和が特性ＳＰ２の能力になっていれば、正常な読み出しを行なうことができる。このように、他方のメモリアレイでも一方のメモリアレイにおけるメモリセル選択に並行して同一ビット線上でメモリセル選択を行なって、ビット線に流れる電流を倍加し、読み出し動作の高速化、若しくは特性劣化によって減少する電流量の補償を行なうことができる。これは、特性劣化の進行に対して情報記憶の信頼性を向上させる。これと同時に、第１選択形態、第２選択形態を経てある程度特性劣化したと考えられる不揮発性メモリセルを第３選択形態で更に利用可能にすると言う意味において、不揮発性メモリセルの利用効率を上げることにもなる。
【００３９】
前記不揮発性メモリセルＭＣは、特に制限されないが、メモリトランジスタＭＴｒはｎチャンネルのデプレッション型で構成され、選択トランジスタＳＴｒはｎチャンネルのエンハンスメント型で構成される。消去状態における閾値電圧は負電圧、書込み状態における閾値電圧は正電圧である。図８は書き換え後に放置したときの閾値電圧の変動を示している。書き換え回数が多くなるほど、また、放置時間が長くなるほど、閾値電圧の変動が大きくなる。デプレション型の不揮発性メモリセルは、読み出し動作においてメモリトランジスタＭＴｒのメモリワード線ＭＷＬを回路の接地電圧ＶＳＳにすればよい。このワード線選択レベルに対して不揮発性メモリセルの熱平衡状態における閾値電圧は書込み状態の閾値電圧よりも高いから、特性劣化による閾値電圧の遷移方向はレベルが高くなる方向である。したがって、この種のデプレッション型不揮発性メモリセルＭＣにおいては特性劣化は消去状態で問題となり、特に消去状態の不揮発性メモリセルの特性が劣化すると、最終的に閾値電圧が回路の接地電圧ＶＳＳに向かい、それによる電流引き抜き能力ではセンスアンプＳＡの出力を反転する事ができない不感帯に陥ってしまい、“１”データ、即ち消去状態の記憶情報を正常に読み出すことができなくなる。前記第３選択形態によってメモリアクセスが行なわれることにより、デプレション型不揮発性メモリセルにおいてもそのような特性劣化が進んでも消去状態の記憶情報を正確に、若しくは早いタイミングで確定させることが可能になる。
【００４０】
ここで、デプレション型不揮発性メモリセルＭＣにおける消去、書き込み、読み出しのとき印加電圧について説明する。外部動作電源電圧ＶＤＤを例えば３．３Ｖとする。例えば、読み出しでは、Ｖｄ（選択トランジスタのドレイン電圧）＝１Ｖ、Ｖｓｇ（選択トランジスタのゲート）＝３．８Ｖ、Ｖｃｇ（メモリトランジスタのゲート電圧）＝０Ｖ、Ｖｓ（メモリトランジスタのソース電圧）＝０Ｖ、Ｖｓｕｂ（基板電圧）＝０Ｖとされる。消去では、Ｖｄ＝ＯＰ（フローティング）、Ｖｓｇ＝ＯＰ、Ｖｃｇ＝−１１Ｖ、Ｖｓ＝ＯＰ、Ｖｓｕｂ＝１０．５Ｖとされる。この消去電圧関係によってメモリトランジスタのナイトライド膜に注入されている電子が基板（ウェル領域）に放出されて、メモリトランジスタのゲートから見た閾値電圧が低くされる。書き込みでは、Ｖｄ、Ｖｓｇ＝６Ｖ、Ｖｃｇ＝１０Ｖ、Ｖｓ＝０Ｖ、Ｖｓｕｂ＝０Ｖとされる。この書き込み電圧関係により、メモリトランジスタのドレインよりナイトライド膜にホットエレクトロンが注入されて、メモリトランジスタのゲートから見た閾値電圧が上昇される。
【００４１】
図９にはＥＥＰＲＯＭの別の例が示される。同図に示されるＥＥＰＲＯＭ１Ａはカットダウン品として選択されたときは常に前記第３選択態様でワード線選択を行なうようにして、情報記憶の信頼性向上を主目的とする。二次的には読み出しアクセス速度向上、書き換え回数の限界を伸ばすことも可能である。アドレスデコーダ７はＸアドレスデコーダ７ＸとＹアドレスデコーダ７Ｙを分けて図示してある。フラグ情報ＦＬＧはラッチ１３からＸアドレスデコーダ７Ｘに供給される。ＦＬＧ＝０の時は前記フルススケール品としてワード線選択動作が行なわれ、ＦＬＧ＝１の時は前記カットダウン品における第３態様だけでワード線選択が行なわれる。その他の相違点は、アドレスカウンタ回路２０を有し、アドレスデコーダ７にはアドレスカウンタ回路２０からアドレス信号が供給される。論理制御回路２１は、アクセスコマンド、書込みデータ、読み出しデータ、先頭アドレスをデータ入力端子及びデータ出力端子を介してクロック同期でインタフェースする。論理制御回路２１はアクセスコマンドを解読して、読む出し、消去、及び書込み動作を制御する。先頭アドレスはアドレスカウンタ回路２０へのプリセットアドレスとされる。
【００４２】
特に図示はしないが、ＥＥＰＲＯＭはカットダウン品とフルスケール品とを選択可能にされた回路構成に限定されず、始めらか前記第３態様によるワード線選択だけを行なうように設計された回路構成を有してもよい。その場合にはフラグ情報ＦＬＧを保持するラッチ１３や特定記憶フィールドＭＦＬＤは不用になる。
【００４３】
図１０には上記ＥＥＰＲＯＭを適用したマイクロプロセッサが例示される。マイクロプロセッサ３０は、中央処理装置（ＣＰＵ）３１、ＣＰＵ３１のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）３２、バスステートコントローラ３７、ＣＰＵ３１の動作プログラム及び制御データなどが格納されるＥＥＰＲＯＭ１、タイマやシリアルインタフェースコントローラなどのその他の周辺回路３５、及び外部バスインタフェース回路（ＥＸＩＦ）３６から成る。マイクロプロセッサ３０にＥＥＰＲＯＭ１を適用することにより、データ処理の信頼性向上に資することができる。
【００４４】
図１１には上記ＥＥＰＲＯＭ１Ａを適用したＩＣカード用マイコンが例示される。ＩＣカードマイコン４０は、ＣＰＵ４１、ワークＲＡＭとしてのＲＡＭ（ランダム・アクセス・メモリ）４２、タイマ４３、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）１Ａ、コプロセッサユニット４５、マスクＲＯＭ（リード・オンリ・メモリ）４６、システムコントロールロジック４７、入出力ポート（Ｉ／Ｏポート）４８、データバス４９、及びアドレスバス５０を有する。
【００４５】
前記マスクＲＯＭ４６はＣＰＵ４１の動作プログラム（暗号化プログラム、復号プログラム、インタフェース制御プログラム等）及びデータを格納するのに利用される。前記ＲＡＭ４２はＣＰＵ４１のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。Ｉ／Ｏポート４８にＩＣカードコマンドが供給されると、システムコントロールロジック４７がこれをデコードし、当該コマンドの実行に必要な処理プログラムをＣＰＵ４１に実行させる。即ち、ＣＰＵ４１は、システムコントロールロジック４７から指示されるアドレスでマスクＲＯＭ４６をアクセスして命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサユニット４５はＣＰＵ４１の制御に従ってＲＳＡや楕円曲線暗号演算における剰余演算処理などを行う。Ｉ／Ｏポート４８は１ビットの入出力端子Ｉ／Ｏを有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート４８はデータバス４９に結合され、データバス４９には前記ＣＰＵ４１、ＲＡＭ４２、タイマ４３、ＥＥＰＲＯＭ４４、及びコプロセッサユニット４５等が接続される。システムコントロールロジック４７はＩＣカードマイコン９の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジック等を有する。ＩＣカードマイコン９はリセット信号ＲＥＳによってリセット動作が指示されると、内部が初期化され、ＣＰＵ４１はマスクＲＯＭ４６のプログラムの先頭番地から命令実行を開始する。ＩＣカードマイコン９はクロック信号ＣＬＫに同期動作される。
【００４６】
前記ＥＥＰＲＯＭ１Ａは、個人を特定するために用いられるＩＤ情報や認証証明書などのデータを格納する領域として用いられる。
【００４７】
ＩＣカードマイコン９によるセキュリティー処理について説明する。例えばＩＣカードマイコン９は電子決済サービスなどに利用可能なＩＳＯ／ＩＥＣ１５４０８の評価・認証機関による認証済み機能を実現している。ＥＥＰＲＯＭ１Ａには所定の認証証明書を保有し、ホストから認証要求が有ったときはその認証証明書を送り、これに対して認証を得ることを条件に、後続の通信処理が可能にされる。このようなセキュリティー処理の動作プログラムはマスクＲＯＭ４６が保有する。
【００４８】
ＩＣカードマイコンにＥＥＰＲＯＭ１Ａを適用することにより、情報記憶の信頼性だけでなく、ＩＣカードマイコンのセキュリティー処理の信頼性も向上する。
【００４９】
図１２にはメモリカードが例示される。メモリカード５２は所要の配線層が形成されたカード基板に前記ＥＥＰＲＯＭ１と、ＥＥＰＲＯＭと外部とのインタフェース制御を行なうメモリコントローラ５３とを有する。メモリカードにより情報記憶の信頼性を向上させることができる。
【００５０】
図１３には図１０で説明したマイクロプロセッサ３０を適用した省エネルギー家電製品５５が例示される。省エネルギー家電製品５５は、エアコン、冷蔵庫、テレビ、洗濯機等の家電製品において、一定の省エネルギー施策が施された家電製品である。省エネルギー家電製品には駆動系回路５６、駆動系回路５６を制御するマイクロプロセッサ３０、センサ５７を有する。駆動系回路５６はマイクロプロセッサ３０による被制御対象部分である。マイクロプロセッサ３０のＥＥＰＲＯＭ１には被制御対象部分の特性変化に対応するチューニングデータを格納する。例えば駆動系回路が例えば液晶ディスプレイのバックライトを搭載するとき、バックライトの累計点灯時間に応じて、即ち、経年的な特性劣化に応じて、バックライトの駆動電流周波数を制御するためのチューニングデータを格納する。その他に、モータやコンプレッサなどの動力効率の劣化に応ずるチューニングデータを格納する。チューニングデータの選択にはセンサ５７による検出結果を利用すればよい。例えば設定温度と検出温度の差によって動力効率の低下などを判定すればよい。情報記憶に高信頼性を有する不揮発性メモリを用いることにより、そこに制御上重要なチューニングデータなどの格納に利用すれば、省エネルギー家電製品等のデータ処理システムの信頼性向上に資することができる。前記被制御対象部分が省エネルギー家電製品の駆動系回路のときは、認定された省エネルギー機能を維持することが容易になる。
【００５１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５２】
例えば、不揮発性メモリセルは２トランジスタ型に限定されず、１トランジスタ型であってもよい。１トランジスタ型でメモリセルトランジスタがデプレッション型の場合には、ワード線非選択レベルは消去の閾値電圧よりも大きな負の高電位とされる。また、不揮発性メモリセルはデプレッション型に限定されず、エンハンスメント型であってもよい。この場合には図８で説明したセンスアンプの不感帯に至るという問題は生じない。また、不揮発性メモリの形式はバイト単位の消去・書込みが可能なＥＥＰＲＯＭに限定されず、もっと大きな単位の一括消去を可能にするフラッシュメモリであってもよい。メモリセルトランジスタの電荷蓄積領域は窒化膜に限定されず、フローティングゲートであっても良く、更に、高誘電体メモリなどであってもよい。則ち、データの消去や書き込みによりまたは経時的に特性の劣化を生じるようなメモリセルであれば、メモリセルの構成やメモリアレイの構成に関わらず、本発明を適用することができる。
【００５３】
またフラグ情報ＦＬＧを記憶する記憶手段は電気ヒューズ、レーザヒューズ、アルミマスタスライスによる配線パタン等であってもよい。メモリアレイの分割数は２個に限定されず、適宜の複数個であってよい。また第３の選択形態において、共通のビット線に接続される複数のメモリセルトランジスタへのデータの書き込みを順次行うようにしても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明の一例に係るＥＥＰＲＯＭのブロック図である。
【図２】フルスケール製品形態が指示されたときのアドレスデコーダによるアドレスデコード形態を示す説明図である。
【図３】カットダウン製品形態が指示されたときのアドレスデコーダによるアドレスデコード形態を示す説明図である。
【図４】カットダウン製品形態においてアドレスデコード論理を書き換え回数に応じて変化させるアドレスデコード形態を示す説明図である。
【図５】図４の選択形態による制御フローを示す説明図である。
【図６】第３の選択形態における読み出し動作状態を例示する回路図である。
【図７】１個の不揮発性メモリセルによる電流引き抜き速度と第３選択形態における電流引き抜き速度とを対照する説明図である。
【図８】書き換え後に放置したときの閾値電圧の変動を示す説明図である。
【図９】ＥＥＰＲＯＭの別の例を示すブロック図である。
【図１０】ＥＥＰＲＯＭを適用したマイクロプロセッサを例示するブロック図である。
【図１１】ＥＥＰＲＯＭを適用したＩＣカード用マイコンを例示するブロック図である。
【図１２】メモリカードを例示するブロック図である。
【図１３】図１０で説明したマイクロプロセッサを適用した省エネ家電製品のブロック図である。
【符号の説明】
【００５５】
１、１Ａ  ＥＥＰＲＯＭ
２Ａ，２Ｂ  メモリアレイ
３  ワード線ドライバ列
４  ソース線ドライバ列
ＢＬ  ビット線
ＭＷＬ  メモリワード線
ＳＷＬ  選択ワード線
ＳＬ  ソース線
ＭＣ  不揮発性メモリセル
ＳＴｒ  選択トランジスタ
ＭＴｒ  メモリトランジスタ
６  カラムスイッチ列
７  アドレスデコーダ
８  センスアンプ列
１２  書き換え回数カウンタ
１３  ラッチ
ＦＬＧ  フラグ情報
１５Ａ，１５Ｂ  アドレスデコード信号
１７  カウンタレジスタ
ＮＭＢ  書き換え回数データ
ＭＦＬＤ１，ＭＦＬＤ２  特定記憶フィールド
３０マイクロプロセッサ
３１  ＣＰＵ
３２  ＲＡＭ
４０  ＩＣカードマイコン
４１  ＣＰＵ
４２  ＲＡＭ
５２  メモリカード
５３  メモリコントローラ
５５  省エネ家電製品
５６  駆動系回路
５７  センサ
【図１】
2005085316.tif 000003
【図２】
2005085316.tif 000004
【図３】
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【図４】
2005085316.tif 000006
【図５】
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【図６】
2005085316.tif 000008
【図７】
2005085316.tif 000009
【図８】
2005085316.tif 000010
【図９】
2005085316.tif 000011
【図１０】
2005085316.tif 000012
【図１１】
2005085316.tif 000013
【図１２】
2005085316.tif 000014
【図１３】
2005085316.tif 000015