(57)【要約】【課題】  １つの回路で異なる機能を実現できるようにする。【解決手段】  第１及び第２の入力信号に信号処理を施す演算回路と、上記第１の入力信号又は上記演算回路の出力信号を選択的に出力する第１の選択回路と、上記第２の入力信号又は上記演算回路の出力信号を選択的に出力する第２の選択回路とをそれぞれ有する基本回路を直列に複数接続し、第１及び第２の選択回路によりいずれの信号を出力するかを適宜選択することで、回路全体での動作を変更可能にして、その選択に応じて異なる信号処理を１つの回路で実現することができるようにする。【選択図】  図１
2005341299.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の基本回路を備え、
上記基本回路は、第１の入力信号及び第２の入力信号に信号処理を施す演算回路と、
上記第１の入力信号又は上記演算回路の出力信号を選択的に出力する第１の選択回路と、
上記第２の入力信号又は上記演算回路の出力信号を選択的に出力する第２の選択回路とをそれぞれ有することを特徴とする信号処理回路。
【請求項２】
上記第１の選択回路の出力信号は、上記第１の入力信号として上記信号処理回路の入力からみて後段に接続された上記基本回路に供給し、
上記第２の選択回路の出力信号は、上記第２の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給することを特徴とする請求項１記載の信号処理回路。
【請求項３】
上記基本回路は、データを保持する保持回路をさらに有し、上記第２の入力信号は当該保持回路の出力信号であることを特徴とする請求項１又は２記載の信号処理回路。
【請求項４】
上記保持回路によるシフト操作方向とは逆方向に上記基本回路を直列接続したことを特徴とする請求項３記載の信号処理回路。
【請求項５】
上記第１及び第２の選択回路での選択に応じて、複数種類のスクランブラの動作が可能であることを特徴とする請求項３又は４記載の信号処理回路。
【請求項６】
上記第１及び第２の選択回路での選択に応じて、複数種類のＣＲＣ生成器の動作が可能であることを特徴とする請求項３又は４記載の信号処理回路。
【請求項７】
同一の外部入力信号を入力するとともに、対応する上記保持回路の初期値に同一値を設定した請求項３又は４記載の信号処理回路を２つ設け、任意の畳み込み符号化器の動作が可能であることを特徴とする信号処理回路。
【請求項８】
対応する上記保持回路の値を同期させた２つの請求項３又は４記載の信号処理回路からなる１組の信号処理回路群を２組設け、任意の線形帰還シフトレジスタ回路の動作が可能であることを特徴とする信号処理回路。
【請求項９】
ｎ個（ｎは２以上の自然数）の請求項１記載の信号処理回路を並列接続し、ｎビットの一括処理動作が可能であることを特徴とする信号処理回路。
【請求項１０】
直列に接続された複数の基本回路を備え、
上記基本回路は、第１の入力信号及び第２の入力信号が入力され、当該入力信号の排他的論理和演算を行う排他的論理和演算回路と、
上記第１の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第１のセレクタと、
上記第２の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第２のセレクタとをそれぞれ有することを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関し、詳しくは複数種類の回路動作が可能な信号処理回路に関する。
【背景技術】
【０００２】
従来、多くの通信規格、例えば移動通信規格Ｗ−ＣＤＭＡ、無線ＬＡＮ規格ＩＥＥＥ８０２．１１ａ及びＩＥＥＥ８０２．１１ｂで必要とされるデータ処理として、拡散器（スクランブラ）、畳み込み符号化器（畳み込みエンコーダ）、誤り検出方式ＣＲＣ（Cyclic Redundancy check）回路、線形帰還シフトレジスタによる疑似ランダム符号生成器が使用される。また、ビタビ復号器、マッチトフィルタ、複素乗算と複素加算を実行するバタフライ演算から構成される高速フーリエ変換（ＦＦＴ）が使用される。
【０００３】
下記の特許文献１及び２には、線形帰還シフトレジスタを用いた疑似乱数発生回路が記載されている。下記の特許文献３には、可変ＣＲＣ発生回路が記載されている。下記の特許文献４には、スクランブラが記載されている。
【０００４】
【特許文献１】特開昭６３−６７６２８号公報
【特許文献２】特開昭６３−２０４９１９号公報
【特許文献３】特開平４−２９２０１８号公報
【特許文献４】特開平３−５２４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のスクランブラ及びＣＲＣ生成器等は、処理内容が異なるため、別々の固定回路で構成される。また、スクランブラ及びＣＲＣ生成器等は、通信規格が異なるとそれに伴って、タップ位置やタップ数など回路構成を変更する必要があり、スクランブラ等の同じ機能を実現する回路であっても、通信規格に応じて専用にハードウェアを構成し別々の固定回路で構成される。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、本発明の目的は、１つの回路で異なる機能を実現できるようにすることである。また、本発明の他の目的は、同じ機能の回路であっても、１つの回路で異なる種類の回路を構成できるようにすることである。
【課題を解決するための手段】
【０００７】
本発明の信号処理回路は、第１及び第２の入力信号に信号処理を施す演算回路と、上記第１の入力信号又は上記演算回路の出力信号を選択的に出力する第１の選択回路と、上記第２の入力信号又は上記演算回路の出力信号を選択的に出力する第２の選択回路とをそれぞれ有する基本回路を直列に複数接続して構成される。
上記構成によれば、第１及び第２の選択回路によりいずれの信号を出力するかを適宜選択することで、回路動作を変更可能にし、その選択に応じて異なる信号処理を１つの回路で実現することができるようになる。
【発明の効果】
【０００８】
本発明によれば、第１及び第２の入力信号に信号処理を施して得られた出力信号又は上記第１の入力信号を選択的に出力する第１の選択回路と、上記出力信号又は上記第２の入力信号を選択的に出力する第２の選択回路とをそれぞれ有する基本回路を直列に複数接続して構成し、第１及び第２の選択回路から出力される信号を適宜選択することで、信号処理回路の動作が変更可能になり、選択に応じて異なる信号処理を１つの回路で実現することができる。これにより、１つの回路で異なる機能を実現することができ、かつ１つの回路で同じ機能の回路であっても異なる種類の回路を構成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
図１（Ａ）は、本発明の実施形態による信号処理回路を構成する基本回路１０の構成を示す回路図である。
基本回路１０は、１つの排他的論理和回路（以下、ＥＯＲ回路と称す。）１１と、２つの選択回路（以下、セレクタと称す。）１２、１３とを有する。セレクタ１２、１３は、２つの入力の中から一方を選択的に出力する２−１セレクタである。
【００１１】
ＥＯＲ回路１１は、第１の入力としての入力信号ＩＮと、第２の入力としてのフリップフロップＦＦｋ（ｋは添え字であり、自然数）（図示せず）の出力信号とが入力される。ＥＯＲ回路１１は、それらのＥＯＲ演算を行い、演算結果を出力する。
【００１２】
セレクタ１２は、ＥＯＲ回路１１の出力と入力信号ＩＮとが入力される。セレクタ１２は、ＥＯＲ回路１１の出力又は入力信号ＩＮを択一的に選択し出力信号ＯＵＴとして出力する。同様に、セレクタ１３は、ＥＯＲ回路１１の出力とフリップフロップＦＦｋの出力信号とが入力される。セレクタ１３は、ＥＯＲ回路１１の出力又はフリップフロップＦＦｋの出力信号を択一的に選択しフリップフロップＦＦ（ｋ＋１）の更新値として出力する。なお、セレクタ１２、１３は、図示しない選択信号等により互いに独立して制御される。
【００１３】
図１（Ｂ）は、図１（Ａ）に示した基本回路１０の機能構成を示す図である。
図１（Ｂ）において、１５は処理部であり、図１（Ａ）に示したＥＯＲ回路１１に相当する。処理部１５は、入力される第１及び第２の入力ＩＮ１、ＩＮ２に所定の信号処理を施し出力する。
【００１４】
また、１６、１７は、第１及び第２の選択部であり、図１（Ａ）に示したセレクタ１２、１３にそれぞれ相当する。第１の選択部１６は、入力される第１の入力ＩＮ１又は処理部１５の出力を選択的に出力ＯＵＴ１として出力し、第２の選択部１７は、入力される第２の入力ＩＮ２又は処理部１５の出力を選択的に出力ＯＵＴ２として出力する。
【００１５】
すなわち、図１（Ａ）及び図１（Ｂ）に示した基本回路１０は、２つの入力に対しそれぞれ所定の信号処理を施したものと、信号処理を施していない入力そのものとを択一的に選択し出力可能に構成されている。
本実施形態による信号処理回路は、図１（Ａ）及び図１（Ｂ）を参照して説明した基本回路１０を複数用い、それらを直列に接続して構成する。
【００１６】
図２は、本実施形態による信号処理回路２０の構成例を示す回路図である。なお、図２においては、ｍ個（ｍは任意の自然数）の基本回路からなる信号処理回路２０を一例として図示している。
【００１７】
図２において、１０−ｉ（ｉは添え字であり、ｉ＝１〜ｍの自然数）は基本回路である。各基本回路１０−ｉは、ＥＯＲ回路１１、セレクタ１２、１３、及びフリップフロップ（保持回路）ＦＦｉを有する（ただし、基本回路１０−ｍについては、セレクタ１３を具備せず。）。なお、各基本回路１０−ｉの内部構成については、フリップフロップＦＦｉを図示した点が異なるだけで図１（Ａ）及び図１（Ｂ）に示したものと同様であるので説明は省略する。
【００１８】
基本回路１０−ｉのセレクタ１２の出力は、入力信号ＩＮとして基本回路１０−（ｉ−１）に供給される。また、基本回路１０−ｉのセレクタ１３の出力は、基本回路１０−（ｉ＋１）のフリップフロップＦＦ（ｉ＋１）の更新値として供給される。なお、信号処理回路２０に対する外部からの入力信号ＩＮＰＵＴが、基本回路１０−ｍの入力信号ＩＮとして入力され、基本回路１０−１のセレクタ１２の出力が信号処理回路２０の出力信号ＯＵＴＰＵＴとして出力される。
【００１９】
２１はＥＯＲ回路であり、信号処理回路２０に対する外部からの入力信号ＩＮＰＵＴ（基本回路１０−ｍの入力信号ＩＮ）及び信号処理回路２０の出力信号ＯＵＴＰＵＴ（基本回路１０−１のセレクタ１２の出力）が入力される。ＥＯＲ回路２１は、それらのＥＯＲ演算を行い、演算結果を出力する。
【００２０】
２２はセレクタ（より詳しくは、３つの入力の中から１つを選択的に出力する３−１セレクタ）であり、信号処理回路２０に対する外部からの入力信号ＩＮＰＵＴ、信号処理回路２０の出力信号ＯＵＴＰＵＴ、及びＥＯＲ回路２１の出力が入力される。セレクタ２２は、図示しない選択信号等により制御され、信号処理回路２０に対する外部からの入力信号ＩＮＰＵＴ、信号処理回路２０の出力信号ＯＵＴＰＵＴ、及びＥＯＲ回路２１の出力の中から１つの信号を選択しフリップフロップＦＦ１の更新値として出力する。
【００２１】
以上のように複数の基本回路１０を直列に接続して構成し、各基本回路１０のセレクタ１２、１３を適宜制御することで、信号処理回路２０は、異なる機能の回路動作、及び同一機能の異なる種類の回路動作が可能である。例えば、図２に示した信号処理回路２０を用いることで、通信装置等に用いられるスクランブラ、ＣＲＣ生成器、畳み込み符号化器、線形帰還シフトレジスタ、及びｎビット一括処理回路等の機能を実現することができる。
また、信号処理回路２０は、シフトレジスタとしての各基本回路１０−ｉのフリップフロップＦＦｉを用いたシフト操作方向（ＦＦ１→ＦＦｍ）とは逆方向に基本回路１０−ｉを直列に接続して構成される。言い換えれば、信号処理回路２０の入力側からみて、ＥＯＲ回路１１を通過させるレジスタの順番を逆にして構成される。これにより、従来、一般的に設けられていたフリップフロップＦＦｍからフリップフロップＦＦ１へのフィードバック信号が必要なくなり、レジスタ長（段数）に依存しない回路動作が可能になる。例えば、スクランブラ、ＣＲＣ生成器など機能が同一であっても、基本回路数以下の任意の段数に対応して異なる種類の回路動作を実現することができる。
【００２２】
以下、本実施形態による信号処理回路を用いたスクランブラ、ＣＲＣ生成器、畳み込み符号化器、線形帰還シフトレジスタ、及びｎビット一括処理回路について具体的に説明する。
【００２３】
（スクランブラ、ＣＲＣ生成器）
まず、本実施形態による信号処理回路を用いたスクランブラ、ＣＲＣ生成器について図３〜図５を参照して説明する。なお、スクランブラ及びＣＲＣ生成器については、レジスタ長が５である場合を一例として説明するが、本発明はこれに限定されずレジスタ長は任意である。
【００２４】
図３は、スクランブラ回路３０の構成例を示す図である。５個のフリップフロップＦＦ１〜ＦＦ５が直列に接続され、フリップフロップＦＦｎ（ｎは１〜４の自然数）の出力がフリップフロップＦＦ（ｎ＋１）に入力される。ＥＯＲ回路３１は、入力信号ＩＮとフリップフロップＦＦ５の出力信号が入力され、それらのＥＯＲ演算を行って出力する。ＥＯＲ回路３２は、フリップフロップＦＦ２の出力信号とＥＯＲ回路３１の出力が入力され、それらのＥＯＲ演算を行って出力する。ＥＯＲ回路３２の出力は、フリップフロップＦＦ１に入力されるとともに、当該スクランブラ回路３０の出力信号ＯＵＴとして出力される。
【００２５】
図３に示したスクランブラ回路３０の回路動作を図５に示す本実施形態による信号処理回路２０により実現する場合について説明する。なお、図５に示す信号処理回路２０の構成は、図２に示した信号処理回路２０の構成と同じである。
【００２６】
図３に示したスクランブラ回路３０の回路動作を実現する場合には、基本回路１０−２、１０−５のセレクタ１２−２、１２−５が、ＥＯＲ回路１１−２、１１−５の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。各基本回路１０のセレクタ１３が、内部のフリップフロップＦＦの出力そのものを選択して出力するように制御する。また、セレクタ２２が、信号処理回路２０の出力信号ＯＵＴＰＵＴを選択し出力するように制御する。
【００２７】
各基本回路１０内のセレクタ１２を上述のように制御することで、信号処理回路２０に入力された入力信号ＩＮＰＵＴは、基本回路１０−２、１０−５のＥＯＲ回路１１−２、１１−５にてフリップフロップＦＦ２、ＦＦ５の出力とそれぞれＥＯＲ演算され、その他の基本回路１０では何ら処理を施されることなく、信号処理回路２０の出力信号ＯＵＴＰＵＴとして出力される。また、各セレクタ１３、２１を上述のように制御することで、フリップフロップＦＦｉの出力が更新値としてフリップフロップＦＦ（ｉ＋１）に供給されるとともに、出力信号ＯＵＴＰＵＴが更新値としてフリップフロップＦＦ１に供給される。したがって、本実施形態による信号処理回路２０を用い、各フリップフロップＦＦｉのタップ位置にあるセレクタを適宜制御することにより、図３に示したスクランブラ回路３０の回路動作が実現される。
【００２８】
図４は、ＣＲＣ生成器４０の構成例を示す図である。５個のフリップフロップＦＦ１〜ＦＦ５が直列に接続され、フリップフロップＦＦｎ（ｎは１〜４の自然数）の出力がフリップフロップＦＦ（ｎ＋１）に入力される。ＥＯＲ回路４１は、入力信号ＩＮとフリップフロップＦＦ５の出力信号が入力され、それらのＥＯＲ演算を行って出力する。ＥＯＲ回路４１の出力は、フリップフロップＦＦ１に入力されるとともに、ＥＯＲ回路４２に入力される。また、ＥＯＲ回路４２は、フリップフロップＦＦ２の出力信号とＥＯＲ回路３１の出力が入力され、それらのＥＯＲ演算を行って出力する。ＥＯＲ回路３２の出力は、フリップフロップＦＦ３に入力される。
【００２９】
図４に示したＣＲＣ生成器４０の回路動作を図５に示す信号処理回路２０により実現する場合には、基本回路１０−５のセレクタ１２−５が、ＥＯＲ回路１１−５の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。同様に、基本回路１０−２のセレクタ１３−２が、ＥＯＲ回路１１−２の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１３が、内部のフリップフロップＦＦの出力そのものを選択して出力するように制御する。また、セレクタ２２が、信号処理回路２０の出力信号ＯＵＴＰＵＴを選択し出力するように制御する。
【００３０】
各基本回路１０内のセレクタ１２、１３を上述のように制御することで、信号処理回路２０に入力された入力信号ＩＮＰＵＴは、基本回路１０−５のＥＯＲ回路１１−５にてフリップフロップＦＦ５の出力とＥＯＲ演算される。また、基本回路１０−２のＥＯＲ回路１１−２にてフリップフロップＦＦ２の出力とＥＯＲ回路１１−５の出力とがＥＯＲ演算され、更新値としてフリップフロップＦＦ３に入力される。また、フリップフロップＦＦ３を除くフリップフロップＦＦｉの出力が更新値としてフリップフロップＦＦ（ｉ＋１）に供給されるとともに、信号ＯＵＴＰＵＴが更新値としてフリップフロップＦＦ１に供給される。これにより、本実施形態による信号処理回路２０を用い、各フリップフロップＦＦｉのタップ位置にあるセレクタを適宜制御することにより、図４に示したＣＲＣ生成器４０の回路動作が実現される。
【００３１】
以上のように、信号処理回路２０が有する各基本回路１０内のセレクタ１２、１３及びセレクタ２２を適宜制御することで、スクランブラ３０及びＣＲＣ生成器４０の回路動作を実現することができる。
【００３２】
また、信号処理回路２０では、このようなスクランブラ及びＣＲＣ生成器では一般的に設けられるフリップフロップＦＦｍからのフィードバック信号線を設けていない。そのため、信号処理回路２０を構成する基本回路１０の数（フリップフロップＦＦの数）以下であれば、スクランブラ及びＣＲＣ生成器に要求される段数に基づいて入力側から順に所定の数だけ基本回路１０の処理を無効にする、言い換えれば、入力される信号に処理を施さずそのまま出力するようにすることで、任意のレジスタ長に対応させることができる。したがって、段数（レジスタ長）が異なるなどの種類が相違するスクランブラ及びＣＲＣ生成器の回路動作を実現することができる。
【００３３】
（畳み込み符号化器）
次に、本実施形態による信号処理回路を用いた畳み込み符号化器について図６〜図８を参照して説明する。なお、以下の説明では、符号化率が１／２の畳み込み符号化器を一例として説明する。
【００３４】
図６は、本実施形態による信号処理回路を用いた畳み込み符号化器６０の構成原理を説明するための図である。図６において、６１、６２は、それぞれ本実施形態による信号処理回路２０と同様に構成される信号処理回路である。すなわち、畳み込み符号化器６０は、本実施形態による信号処理回路２０を２つ用いて構成する。
【００３５】
信号処理回路６１、６２は、同一の入力信号ＩＮＰＵＴがそれぞれ入力され、この入力信号ＩＮＰＵＴを用いて所定の演算を行い、出力信号ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２として出力する。なお、信号処理回路６１、６２を構成する基本回路１０−ｉ内のフリップフロップＦＦｉの初期値は同期している、すなわち、信号処理回路６１、６２におけるｉの値が同じ対応するフリップフロップＦＦｉには初期値として同じ値が設定される。
【００３６】
図７は、畳み込み符号化器の構成例を示す図である。６個のフリップフロップＦＦ１〜ＦＦ６が直列に接続され、フリップフロップＦＦｎ（ｎは１〜５の自然数）の出力がフリップフロップＦＦ（ｎ＋１）に入力される。また、入力信号ＩＮＰＵＴは、フリップフロップＦＦ１に入力される。ＥＯＲ回路６３は、入力信号ＩＮＰＵＴ、及びフリップフロップＦＦ２、ＦＦ３、ＦＦ５、ＦＦ６の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ１として出力する。ＥＯＲ回路６４は、入力信号ＩＮＰＵＴ、及びフリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ６の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ２として出力する。
【００３７】
図７に示した畳み込み符号化器の回路動作を、本実施形態による信号処理回路２０により実現する場合について図８を用いて説明する。
図８は、本実施形態による信号処理回路を用いた畳み込み符号化器の構成を示す回路図である。図８において、８１、８２は信号処理回路であり、図２に示した信号処理回路２０と同様に構成されるのでその構成についての説明は省略する。信号処理回路８１、８２は、入力信号ＩＮＰＵＴがともに入力され、出力信号ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２をそれぞれ出力する。
【００３８】
図７に示した畳み込み符号化器の回路動作を実現する場合には、信号処理回路８１内の基本回路１０−２、１０−３、１０−５、１０−６のセレクタ１２−２、１２−３、１２−５、１２−６が、ＥＯＲ回路１１−２、１１−３、１１−５、１１−６の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。一方、信号処理回路８２内の基本回路１０−１〜１０−３、１０−６のセレクタ１２−１〜１２−３、１２−６が、ＥＯＲ回路１１−１〜１１−３、１１−６の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。
【００３９】
また、信号処理回路８１、８２内の各基本回路１０のセレクタ１３が、内部のフリップフロップＦＦの出力そのものを選択して出力するように制御するとともに、セレクタ２２が、入力信号ＩＮＰＵＴを選択し出力するように制御する。
なお、上述したように信号処理回路８１、８２にて、対応するフリップフロップＦＦｉには初期値として同じ値を入力する。
【００４０】
このように信号処理回路８１を構成する各基本回路１０内のセレクタ１２、１３、２２を制御することで、信号処理回路８１では、入力信号ＩＮＰＵＴがフリップフロップＦＦ１〜ＦＦ６を順次シフトされるとともに、入力信号ＩＮＰＵＴとフリップフロップＦＦ２、ＦＦ３、ＦＦ５、ＦＦ６の出力信号のＥＯＲ演算が行われ、その演算結果が出力信号ＯＵＴＰＵＴ１として出力される。同様に、信号処理回路８２では、入力信号ＩＮＰＵＴがフリップフロップＦＦ１〜ＦＦ６を順次シフトされるとともに、入力信号ＩＮＰＵＴとフリップフロップＦＦ１〜ＦＦ３、ＦＦ６の出力信号のＥＯＲ演算が行われ、その演算結果が出力信号ＯＵＴＰＵＴ２として出力される。したがって、各基本回路１０内のセレクタ１２、１３、２２を適宜制御することにより、図７に示した畳み込み符号化器の回路動作が実現される。
【００４１】
（線形帰還シフトレジスタ回路）
次に、本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路について図９〜図１１を参照して説明する。なお、以下の説明では、レジスタ長が１８の線形帰還シフトレジスタ回路を一例として説明する。
【００４２】
図９は、本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路９０の構成原理を説明するための図である。図９において、９１、９２、９３、９４は、それぞれ本実施形態による信号処理回路２０と同様に構成される信号処理回路である。すなわち、線形帰還シフトレジスタ回路９０は、本実施形態による信号処理回路２０を４つ用いて構成する。
【００４３】
信号処理回路９１〜９４は、基本回路１０内のフリップフロップＦＦに設定された値を順次シフト操作するとともに、それらを用いて所定の演算を行う。ＥＯＲ回路９５は、信号処理回路９１の出力信号と信号処理回路９４の出力信号とのＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ１として出力する。同様に、ＥＯＲ回路９６は、信号処理回路９２の出力信号と信号処理回路９３の出力信号とのＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ２として出力する。
【００４４】
なお、信号処理回路９１と９２との組、及び信号処理回路９３と９４との組のそれぞれにおいて、信号処理回路を構成する基本回路１０−ｉ内のフリップフロップＦＦｉは、対応するフリップフロップＦＦｉ毎に同じ値が初期値として設定されるとともに、一方の信号処理回路から他方の信号処理回路に更新値を供給することにより回路動作中も値が同期している。
【００４５】
図１０は、線形帰還シフトレジスタ回路の構成例を示す図である。線形帰還シフトレジスタ回路は、第１の回路１０１及び第２の回路１０２を有する。
第１の回路１０１は、複数のフリップフロップＦＦ１〜ＦＦ１８が直列に接続されている。ＥＯＲ回路１０３は、フリップフロップＦＦ１８及びその他のフリップフロップ（本実施形態においてはＦＦ１１）の出力信号のＥＯＲ演算を行い、演算結果をフリップフロップＦＦ１にフィードバックして入力する。ＥＯＲ回路１０４は、フリップフロップＦＦ３、ＦＦ１２、ＦＦ１４の出力信号のＥＯＲ演算を行い、演算結果を出力する。
【００４６】
第２の回路１０２は、複数のフリップフロップＦＦ１〜ＦＦ１８が直列に接続されている。ＥＯＲ回路１０５は、フリップフロップＦＦ１８及びその他のフリップフロップ（本実施形態においてはＦＦ７、ＦＦ１１、ＦＦ１３）の出力信号のＥＯＲ演算を行い、演算結果をフリップフロップＦＦ１にフィードバックして入力する。ＥＯＲ回路１０６は、フリップフロップＦＦ３〜ＦＦ１３（ＦＦ１１を除く）の出力信号のＥＯＲ演算を行い、演算結果を出力する。
【００４７】
ＥＯＲ回路１０７は、第１の回路１０１及び第２の回路１０２の最後段のフリップフロップＦＦ１８の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ１として出力する。また、ＥＯＲ回路１０８は、ＥＯＲ回路１０４及びＥＯＲ回路１０６の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ２として出力する。
【００４８】
図１０に示した線形帰還シフトレジスタ回路の回路動作を、本実施形態による信号処理回路により実現する場合について図１１を用いて説明する。
図１１は、本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路の構成を示す回路図である。図１１において、１１１、１１２、１１３、１１４は信号処理回路であり、ｍ＝１８とした場合の図２に示した信号処理回路２０と同様に構成されるのでその構成についての説明は省略する。
【００４９】
図１１に示した線形帰還シフトレジスタ回路の回路動作を実現する場合には、信号処理回路１１１、１１２においてｉの値が等しい対応するフリップフロップＦＦｉに同じ値が初期値として設定されるとともに、信号処理回路１１３、１１４においてｉの値が等しい対応するフリップフロップＦＦｉに同じ値が初期値として設定される。また、信号処理回路１１１〜１１４に入力される入力信号ＩＮＰＵＴ１〜ＩＮＰＵＴ４として“０”が入力される。
【００５０】
信号処理回路１１１内の基本回路１０−３、１０−１２、１０−１４のセレクタ１２−３、１２−１２、１２−１４が、ＥＯＲ回路１１−３、１１−１２、１１−１４の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。これにより、図１０に示した第１の回路１０１におけるＥＯＲ回路１０４に相当する演算が行われ、その演算結果が信号処理回路１１１の出力信号として出力される。なお、信号処理回路１１１内の各基本回路１０のセレクタ１３及びセレクタ２２の制御は任意である。
【００５１】
また、信号処理回路１１２内の基本回路１０−１１、１０−１８のセレクタ１２−１１、１２−１８が、ＥＯＲ回路１１−１１、１１−１８の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。また、信号処理回路１１２内のセレクタ２２が、ＥＯＲ回路２１の出力を選択し出力するように制御する。これにより、図１０に示した第１の回路１０１におけるＥＯＲ回路１０３に相当する演算が行われ、その演算結果がフリップフロップＦＦ１の更新値として出力される。なお、セレクタ２２が、ＥＯＲ回路２１の出力を選択し出力するように制御するのは、入力信号ＩＮＰＵＴ２による影響を打ち消すためである。
【００５２】
さらに、信号処理回路１１２内の各基本回路１０のセレクタ１３が、内部のフリップフロップＦＦの出力そのものを選択して出力するように制御する。これにより、フリップフロップＦＦｉの出力が更新値としてフリップフロップＦＦ（ｉ＋１）にそれぞれ供給されシフト操作が実現される。なお、信号処理回路１１２内のセレクタ１３及びセレクタ２２より出力されるフリップフロップＦＦ１〜ＦＦ１８の各更新値は、信号処理回路１１１、１１２の間で同期を取るために、信号処理回路１１２だけでなく、信号処理回路１１１の対応するフリップフロップＦＦ１〜ＦＦ１８にも供給される。
【００５３】
同様に、信号処理回路１１３内の基本回路１０−７、１０−１１、１０−１３、１０−１８のセレクタ１２が、対応するＥＯＲ回路１１の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。また、信号処理回路１１３内のセレクタ２２が、ＥＯＲ回路２１の出力を選択し出力するように制御する。これにより、図１０に示した第２の回路１０２におけるＥＯＲ回路１０５に相当する演算が行われ、その演算結果がフリップフロップＦＦ１の更新値として出力される。
【００５４】
また、信号処理回路１１３内の各基本回路１０のセレクタ１３が、内部のフリップフロップＦＦの出力そのものを選択して出力するように制御することで、シフト操作が実現される。なお、信号処理回路１１３内のセレクタ１３及びセレクタ２２より出力されるフリップフロップＦＦ１〜ＦＦ１８の各更新値は、上述した信号処理回路１１１、１１２と同様に、信号処理回路１１３だけでなく、信号処理回路１１４の対応するフリップフロップＦＦ１〜ＦＦ１８にも供給される。
【００５５】
また、信号処理回路１１４内の基本回路１０−３〜１０−１３（１０−１１を除く）のセレクタ１２が、対応するＥＯＲ回路１１の出力を選択して出力するように制御し、その他の各基本回路１０のセレクタ１２が、入力信号ＩＮを選択して出力するように制御する。これにより、図１０に示した第２の回路１０２におけるＥＯＲ回路１０６に相当する演算が行われ、その演算結果が信号処理回路１１４の出力信号として出力される。なお、信号処理回路１１４内の各基本回路１０のセレクタ１３及びセレクタ２２の制御は任意である。
【００５６】
ＥＯＲ回路１１５は、信号処理回路１１２、１１３のフリップフロップＦＦ１８の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ１として出力する。同様にして、ＥＯＲ回路１１６は、信号処理回路１１１、１１４の出力信号のＥＯＲ演算を行い、演算結果を出力信号ＯＵＴＰＵＴ２として出力する。このようにして、図１０に示した線形帰還シフトレジスタ回路の回路動作が実現される。
【００５７】
（ｎビット一括処理回路）
次に、本実施形態による信号処理回路を適用したｎビット一括処理回路について図１２〜図１４を参照して説明する。
【００５８】
上述した実施形態による信号処理回路及びそれを複数用いた回路では、入力信号として１ビットずつシリアルに入力し、信号処理回路を構成する基本回路１０のセレクタ１３より出力されるフリップフロップＦＦの更新値をそのままフリップフロップＦＦに入力することで１ビットずつシフトして処理を行っている。以下に説明するｎビット一括処理回路は、多ビット（ｎビット）を同時に入力して、１度にｎ回分のシフト量に相当する処理を行うものである。
【００５９】
図１２は、本実施形態による信号処理回路を用いたｎビット一括処理回路１２０の構成原理を説明するための図である。
図１２において、１２１はフリップフロップ（ＦＦ）部であり、１２２〜１２４は、第１〜第ｎの演算回路部である。ここで、ＦＦ部１２１は、図２に示した信号処理回路２０の基本回路１０におけるフリップフロップＦＦ１〜ＦＦｍのみで構成される。また、演算回路部１２２〜１２４は、図２に示した信号処理回路２０の基本回路１０におけるフリップフロップＦＦ１〜ＦＦｍを除くＥＯＲ回路１１、セレクタ１２、１３と、ＥＯＲ回路２１と、セレクタ２２とで構成される。
【００６０】
第１の演算回路部１２２は、外部からの入力信号ＩＮＰＵＴ１及びＦＦ部１２１の出力信号が入力され、出力信号ＯＵＴＰＵＴ１を出力する。また、第２〜第ｎの演算回路部１２３、１２４のそれぞれは、外部からの入力信号ＩＮＰＵＴ２〜ＩＮＰＵＴｎ及び第１〜第（ｎ−１）の演算回路部の出力信号（信号処理回路２０におけるフリップフロップＦＦの更新値に相当する出力）が入力され、出力信号ＯＵＴＰＵＴ２〜ＯＵＴＰＵＴｎを出力する。
【００６１】
図１３は、本実施形態による信号処理回路を適用したｎビット一括処理回路の構成例を示す回路図である。図１１において、１３１はＦＦ部であり、１３２〜１３４は演算回路部である。図１３から明らかなように、ｎビット一括処理回路の構成は、演算回路部間でフリップフロップＦＦを介さずにデータが直接供給される点が異なるだけで上述した信号処理回路２０と同様であるので説明を省略し、ｎビット一括処理回路の動作について説明する。
【００６２】
まず、ＦＦ部１３１の各フリップフロップＦＦ１〜ＦＦｍの出力値１３５と入力信号ＩＮＰＵＴ１が第１の演算回路部１３２に入力されると、第１の演算回路部１３２からの出力信号ＯＵＴＰＵＴ１と出力１３６が出力される。ここで、第１の演算回路部１３２からの出力１３６は、１ビットシフトインさせた場合のＦＦ部１３１の値に相当するものである。
【００６３】
次に、第１の演算回路部１３２からの出力１３６と入力信号ＩＮＰＵＴ２が第２の演算回路部１３３に入力されると、第２の演算回路部１３３からの出力信号ＯＵＴＰＵＴ２と出力１３７が出力される。ここで、第２の演算回路部１３３からの出力１３７は、２ビットシフトインさせた場合のＦＦ部１３１の値に相当するものである。
【００６４】
以下同様に、第（ｋ−１）の演算回路部からの出力と入力信号ＩＮＰＵＴｋが第ｋの演算回路部に入力されると、第ｋの演算回路部からの出力信号ＯＵＴＰＵＴｋと、ｋビットシフトインさせた場合のＦＦ部１３１の値に相当する出力が出力される。これを繰り返し第ｎの演算回路部１３４まで処理を行うことで、ｎビット一括処理回路より出力信号ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴｎを同時に出力することが可能となる。このときのフリップフロップＦＦ１〜ＦＦｍの更新値は、第ｎの演算回路部１３４からの出力１３８である。
【００６５】
このようにＦＦ部１３１と第１〜第ｎの演算回路部１３２〜１３４とでｎビット一括処理回路を構成し、ｎビットを同時に入力して処理を行うことにより、シリアル処理していた処理をｎビット分一括して処理することができる。ここで、上述した説明から明らかなように、第１〜第ｎの演算回路部１３２〜１３４は、任意の段数（レジスタ数）のスクランブラ、ＣＲＣ生成器等としての回路動作を実行することが可能であるので、ｎビットを同時に入力して処理を行うことにより、例えばスクランブラ、ＣＲＣ生成器等の処理の高速化を図ることができる。
【００６６】
図１４は、５ビット一括処理回路の構成例を示す回路図である。
図１４において、１４１はＦＦ部、１４２〜１４５は第１〜第５の演算回路部である。なお、ＦＦ部１４１及び第１〜第５の演算回路部１４２〜１４５は、上述したように演算回路部間でフリップフロップを介さずにデータが直接供給される点が異なるだけで上述した信号処理回路２０と同様であるので説明を省略する。
【００６７】
図１４に示す５ビット一括処理回路にて、例えば図４に示したＣＲＣ生成器の回路動作を実現しようとする場合には、各演算回路部１４２〜１４５において、セレクタ１２ＡがＥＯＲ回路１１Ａの出力を選択して出力するように制御するとともに、セレクタ１２Ｂが、入力信号ＩＮ（入力側から見て前段のセレクタ１２Ａ又は１２Ｂの出力）を選択して出力するように制御する。また、セレクタ１３Ａが、ＥＯＲ回路１１Ｂの出力を選択して出力するように制御するとともに、セレクタ１３Ｂが、対応するフリップフロップＦＦ１〜ＦＦ５（ＦＦ２を除く）の出力そのものを選択して出力するように制御する。また、セレクタ２２が、出力信号ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ５をそれぞれ選択し出力するように制御する。
【００６８】
このようにして、図４に示したＣＲＣ生成器において１ビットずつシリアル入力していた入力信号ＩＮＰＵＴにおける５ビット分を、入力信号ＩＮＰＵＴ１〜ＩＮＰＵＴ５として同時に入力することで、５ビット分の出力ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ５が同時に出力される。したがって、例えばＣＲＣによる誤り検出を非常に高速に行うことができる。
【００６９】
以上、説明したように本実施形態によれば、ＥＯＲ回路１１、セレクタ１２、１３、及びフリップフロップ１４で構成された基本回路１０を複数直列に接続して信号処理回路を構成する。そして、セレクタ１２からＥＯＲ回路１１の出力信号又は基本回路１０の入力信号のいずれを選択して出力するかを適宜選択するとともに、セレクタ１３からＥＯＲ回路１１の出力信号又はフリップフロップ１４の出力信号のいずれを選択して出力するかを適宜選択する。これにより、セレクタ１２、１３の選択に応じて、接続された他の基本回路１０に供給する信号を変え、回路動作を変更することができ、複数機能及び複数種類の回路動作を１つの信号処理回路で実現することができる。
【００７０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７１】
（付記１）直列に接続された複数の基本回路を備え、
上記基本回路は、第１の入力信号及び第２の入力信号に信号処理を施す演算回路と、
上記第１の入力信号又は上記演算回路の出力信号を選択的に出力する第１の選択回路と、
上記第２の入力信号又は上記演算回路の出力信号を選択的に出力する第２の選択回路とをそれぞれ有することを特徴とする信号処理回路。
（付記２）上記演算回路は、論理演算回路であることを特徴とする付記１記載の信号処理回路。
（付記３）上記論理演算回路は、排他的論理和演算回路であることを特徴とする付記２記載の信号処理回路。
（付記４）上記第１の選択回路の出力信号は、上記第１の入力信号として上記信号処理回路の入力からみて後段に接続された上記基本回路に供給し、
上記第２の選択回路の出力信号は、上記第２の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給することを特徴とする付記１記載の信号処理回路。
（付記５）上記基本回路は、データを保持する保持回路をさらに有し、上記第２の入力信号は当該保持回路の出力信号であることを特徴とする付記１記載の信号処理回路。
（付記６）上記保持回路によるシフト操作方向とは逆方向に上記基本回路を直列接続したことを特徴とする付記５記載の信号処理回路。
（付記７）上記第１及び第２の選択回路での選択に応じて、複数種類のスクランブラの動作が可能であることを特徴とする付記５記載の信号処理回路。
（付記８）上記直列に接続された基本回路の数以下の任意のレジスタ長に対応するスクランブラの動作が可能であることを特徴とする付記７記載の信号処理回路。
（付記９）上記第１及び第２の選択回路での選択に応じて、複数種類のＣＲＣ生成器の動作が可能であることを特徴とする付記５記載の信号処理回路。
（付記１０）上記直列に接続された基本回路の数以下の任意のレジスタ長に対応するＣＲＣ生成器の動作が可能であることを特徴とする付記９記載の信号処理回路。
（付記１１）同一の外部入力信号を入力するとともに、対応する上記保持回路の初期値に同一値を設定した付記５記載の信号処理回路を２つ設け、任意の畳み込み符号化器の動作が可能であることを特徴とする信号処理回路。
（付記１２）対応する上記保持回路の値を同期させた２つの付記５記載の信号処理回路からなる１組の信号処理回路群を２組設け、任意の線形帰還シフトレジスタ回路の動作が可能であることを特徴とする信号処理回路。
（付記１３）各組の上記信号処理回路群の一方の信号処理回路におけるシフト操作方向の最後段の保持回路の出力信号が入力される第１の排他的論理和演算回路と、
他方の信号処理回路における任意の保持回路の出力信号の排他的論理和信号が入力される第１の排他的論理和演算回路とをさらに備えることを特徴とする付記１２記載の信号処理回路。
（付記１４）ｎ個（ｎは２以上の自然数）の付記１記載の信号処理回路を並列接続し、ｎビットの一括処理動作が可能であることを特徴とする信号処理回路。
（付記１５）直列に接続された複数の基本回路を備え、
上記基本回路は、第１の入力信号及び第２の入力信号が入力され、当該入力信号の排他的論理和演算を行う排他的論理和演算回路と、
上記第１の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第１のセレクタと、
上記第２の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第２のセレクタとをそれぞれ有することを特徴とする信号処理回路。
（付記１６）上記基本回路は、上記第２の入力信号を出力するフリップフロップをさらに有することを特徴とする付記１５記載の信号処理回路。
（付記１７）上記第１のセレクタの出力信号が、上記第１の入力信号として上記信号処理回路の入力からみて後段に接続された上記基本回路に供給され、
上記第２のセレクタの出力信号が、上記第２の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給されることを特徴とする付記１５記載の信号処理回路。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態による信号処理回路を構成する基本回路の構成例を示す図である。
【図２】本実施形態による信号処理回路の構成例を示す回路図である。
【図３】スクランブラ回路の構成例を示す図である。
【図４】ＣＲＣ生成器の構成例を示す図である。
【図５】図３に示したスクランブラ回路及び図４に示したＣＲＣ生成器の実現方法を説明するための図である。
【図６】本実施形態による信号処理回路を用いた畳み込み符号化器の構成原理を説明するための図である。
【図７】畳み込み符号化器の構成例を示す図である。
【図８】本実施形態による信号処理回路を用いた畳み込み符号化器の構成を示す回路図である。
【図９】本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路の構成原理を説明するための図である。
【図１０】線形帰還シフトレジスタ回路の構成例を示す図である。
【図１１】本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路の構成を示す回路図である。
【図１２】本実施形態による信号処理回路を用いたｎビット一括処理回路の構成原理を説明するための図である。
【図１３】本実施形態による信号処理回路を適用したｎビット一括処理回路の構成例を示す回路図である。
【図１４】５ビット一括処理回路の構成例を示す回路図である。
【符号の説明】
【００７３】
１０  基本回路
１１、２１  排他的論理和（ＥＯＲ）回路
１２、１３  セレクタ（２−１セレクタ）
１４  フリップフロップ
１５  処理部
１６、１７  選択部
２０  信号処理回路
２２  セレクタ（３−１セレクタ）
【図１】
2005341299.tif 000003
【図２】
2005341299.tif 000004
【図３】
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【図４】
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【図５】
2005341299.tif 000007
【図６】
2005341299.tif 000008
【図７】
2005341299.tif 000009
【図８】
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【図９】
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【図１０】
2005341299.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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