(57)【要約】【課題】  ウエイクアップ時、動作完了時、またはリセット時などの場面において、機能ブロックへのクロックの供給または供給の停止が適切に行なわれるように制御する半導体集積回路を提供する。【解決手段】  各機能ブロック１１，１２は、供給されたクロックに従って動作する。クロック供給回路１０は、ストップモード時に、外部からＷａｋｅｕｐ信号３を受けると、内部Ｃｌｏｃｋ４３を出力する。Ｗａｋｅｕｐセレクトレジスタ１５は、Ｗａｋｅｕｐ信号３を受けたときに、各機能ブロックへ内部Ｃｌｏｃｋ４３を供給するか否かを示す値を保持する。クロック制御回路１１０は、ストップモード時に外部からＷａｋｅｕｐ信号３を受けると、Ｗａｋｅｕｐセレクトレジスタ１５に保持されている値にしたがって、クロック供給回路１０で出力された内部Ｃｌｏｃｋ４３を各機能ブロックへ供給するか否かを制御する。【選択図】        図１
2005085153.tif 000002
【特許請求の範囲】
【請求項１】
供給されたクロックに従って動作する複数個の機能ブロックと、
ストップモード時に、外部からウェイクアップを指示するウェイクアップ信号を受けると、クロックを出力するクロック供給回路と、
前記ウェイクアップ信号を受けたときに、各機能ブロックへクロックを供給するか否かを示す値を保持するレジスタと、
ストップモード時に、外部から前記ウェイクアップ信号を受けると、前記レジスタに保持されている値にしたがって、前記クロック供給回路から出力されたクロックを各機能ブロックへ供給するか否かを制御するクロック制御回路とを備えた半導体集積回路。
【請求項２】
前記レジスタは、複数のウェイクアップ信号のうちのそれぞれについて備えられ、
前記クロック供給回路は、ストップモード時に、外部からウェイクアップを指示するいずれかのウェイクアップ信号を受けると、クロックを出力し、
前記レジスタは、対応するウェイクアップ信号を受けたときに、前記各機能ブロックへクロックを供給するか否かを定めた値を保持し、
前記クロック制御回路は、ストップモード時に、外部からいずれかのウェイクアップ信号を受けたときに、受けたウェイクアップ信号に対応するレジスタに保持されている値にしたがって、前記クロック供給回路から出力されたクロックを各機能ブロックへ供給するか否かを制御する、請求項１記載の半導体集積回路。
【請求項３】
前記各機能ブロックは、動作が完了すると、ストップモード信号を出力し、
前記クロック供給回路は、すべての機能ブロックから前記ストップモード信号を受けたときに、クロックの出力を停止する、請求項２記載の半導体集積回路。
【請求項４】
供給されたクロックに従って動作する複数個の機能ブロックと、
クロックを出力するクロック供給回路と、
リセットを指示するリセット信号がネゲートされたときに、各機能ブロックへクロックを供給するか否かを定めた値を保持するレジスタと、
外部から前記リセット信号を受け、前記リセット信号がネゲートされたときに、前記レジスタに保持されている値にしたがって、前記クロック供給回路から出力されたクロックを各機能ブロックへ供給するか否かを制御するクロック制御回路とを備え、
前記レジスタは、前記リセット信号がアサートされても、保持している値を保持し続ける、半導体集積回路。
【請求項５】
供給されたクロックに従って動作する機能ブロックと、
クロックを出力するクロック供給回路とを備え、
前記機能ブロックは、動作が完了すると、ストップモード信号を出力し、
前記クロック供給回路は、前記ストップモード信号を受けたときに、クロックの出力を停止する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、クロックをトリガとして動作する半導体集積回路に関する。
【背景技術】
【０００２】
従来から、マイクロコンピュータなどの半導体集積回路において、電力消費を抑える種々の方法が提案されている。たとえば、特許文献１では、マイクロコンピュータ内のクロック制御手段が、複数のクロック信号の中の全回路ブロック（機能ブロック）で使用されないクロック信号がクロック供給回路から供給されるのを停止するための構成が記載されている。
【０００３】
このような構成によって、特許文献１のマイクロコンピュータでは、使用されないクロック信号の回路ブロック（機能ブロック）への供給が停止され、装置全体の電力消費およびノイズの発生を低減することができる。
【特許文献１】特開２０００−２９３５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、たとえば、ウェイクアップ時、機能ブロックの動作の完了時、またはリセット処理時などにおいて、供給していたクロックの供給を停止したり、停止していたクロックの供給を再開したりすることが必要となるところ、特許文献１では、そのような場面において、クロックの供給を変更するための構成が記載されていない。
【０００５】
そこで、本発明は、ウェイクアップ時、動作完了時、またはリセット時などの場面において、機能ブロックへのクロックの供給または供給の停止が適切に行なわれるように制御する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明に係わる半導体集積回路は、供給されたクロックに従って動作する複数個の機能ブロックと、ストップモード時に、外部からウエイクアップを指示するウエイクアップ信号を受けると、クロックを出力するクロック供給回路と、ウェイクアップ信号を受けたときに、各機能ブロックへクロックを供給するか否かを示す値を保持するレジスタと、ストップモード時に、外部からウェイクアップ信号を受けると、レジスタに保持されている値にしたがって、クロック供給回路から出力されたクロックを各機能ブロックへ供給するか否かを制御するクロック制御回路とを備える。
【発明の効果】
【０００７】
ウェイクアップ時に、機能ブロックへのクロックの供給が適切に行なわれるように制御することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図面を用いて説明する。
【０００９】
［第１の実施形態］
本実施の形態は、ウェイクアップ信号を受けたときに、各機能ブロックへのクロックの供給を行なうか否かを制御する機能を備えた半導体集積回路に関する。
【００１０】
（構成）
図１は、第１の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路１００は、マイクロコンピュータ、マイクロコントローラ、またはＡＳＩＣ(Application Specific Integrated Circuit）などのように、クロックをトリガとして動作するものであり、機能ブロック１１，１２と、クロック供給回路１０と、Ｗａｋｅｕｐセレクトレジスタ１５と、クロック制御回路１１０とを備える。このクロック制御回路１１０は、Ｗａｋｅｕｐセレクトラッチ１１１，１１２と、ＡＮＤ回路１２１，１２２とを含む。
【００１１】
本実施の形態では、説明の便宜上、機能ブロックおよびＷａｋｅｕｐセレクトラッチを２つとして説明するが、これらは、任意の個数であってよい。
【００１２】
機能ブロック１１，１２は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＣＰＵ(central processing unit)、ＲＡＭ(Random Access Memory)、ＲＯＭ(Read Only Memory)、ＤＭＡ(Direct Memory Access)コントローラ、またはタイマ回路などであり、供給されたクロックによって動作する。
【００１３】
クロック供給回路１０は、外部Ｃｌｏｃｋ４２とＷａｋｅｕｐ信号３とを受ける。クロック供給回路１０は、Ｗａｋｅｕｐ信号３がアサートになったときから所定のサイクル数が経過した後、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力する。
【００１４】
Ｗａｋｅｕｐ信号３は、ウエイクアップを指示する信号であり、ウェイクアップ要因の発生時にアサートとなる。ウェイクアップとは、ストップモードからの復帰をいう。ストップモードとは、クロック供給回路１０が内部クロック４３を供給せず、かつ半導体集積回路内のすべての素子には、現在の状態を保持するために必要な電力が供給されている状態をいう。ストップモードでは、すべての機能ブロックは、クロックの供給を受けず、動作を停止している。ウェイクアップによって、クロック供給回路１０が内部クロック４３を供給する。
【００１５】
Ｗａｋｅｕｐセレクトレジスタ１５の各ビットは、それぞれ、ウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号３がアサートとなったとき）に、対応する機能ブロックへクロックを供給するか否かを示す値を保持する。すなわち、Ｗａｋｅｕｐセレクトレジスタ１５の第１ビットは、ウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号３がアサートとなったとき）に機能ブロック１１にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ時に機能ブロック１１にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。また、Ｗａｋｅｕｐセレクトレジスタ１５の第２ビットは、ウェイクアップ時に機能ブロック１２にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ時に機能ブロック１２にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。
【００１６】
ここで、Ｗａｋｅｕｐセレクトレジスタ１５の各ビットは、半導体集積回路１００内の機能ブロックの一つであるＣＰＵが、半導体集積回路１００内の機能ブロックの一つであるＲＯＭ内のプログラムを読み出して、プログラムに含まれる命令を実行することによって設定される。したがって、プログラムの実行が進むにしたがって、Ｗａｋｅｕｐセレクトレジスタ１５の各ビットは、順次変更される。
【００１７】
次に、クロック制御回路１１０の構成要素について説明する。
【００１８】
Ｗａｋｅｕｐセレクトラッチ１１１は、Ｗａｋｅｕｐ信号３を受ける。Ｗａｋｅｕｐセレクトラッチ１１１は、Ｗａｋｅｕｐ信号３がアサートすると、Ｗａｋｅｕｐセレクトレジスタ１５の第１ビットの値をラッチする。
【００１９】
Ｗａｋｅｕｐセレクトラッチ１１２は、Ｗａｋｅｕｐ信号３を受ける。Ｗａｋｅｕｐセレクトラッチ１１２は、Ｗａｋｅｕｐ信号３がアサートすると、Ｗａｋｅｕｐセレクトレジスタ１５の第２ビットの値をラッチする。
【００２０】
ＡＮＤ回路１２１は、Ｗａｋｅｕｐセレクトラッチ１１１の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路１２１は、Ｗａｋｅｕｐセレクトラッチ１１１の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック１１動作用Ｃｌｏｃｋ５１として出力する。
【００２１】
ＡＮＤ回路１２２は、Ｗａｋｅｕｐセレクトラッチ１１２の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路１２２は、Ｗａｋｅｕｐセレクトラッチ１１２の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック１２動作用Ｃｌｏｃｋ５２として出力する。
【００２２】
（動作）
次に、図２に示すタイミングチャートを参照して、この半導体集積回路１００の動作を説明する。
【００２３】
Ｗａｋｅｕｐセレクトレジスタ１５の第１ビットは、「ＯＮ」（＝「１」）に設定保持され（図２の（Ａ）に示す）、第２ビットは、「ＯＦＦ」（＝「０」）に設定保持されているものとする（図２の（Ｂ）に示す）。
【００２４】
まず、ストップモード時には、Ｗａｋｅｕｐ信号３がネゲートとなる（図２の（１）に示す）。Ｗａｋｅｕｐ信号３がネゲートにより、クロック供給回路１０は、外部Ｃｌｏｃｋ４２が供給されても、内部Ｃｌｏｃｋ４３を出力しない（図２の（２）に示す）。
【００２５】
ＡＮＤ回路１２１は、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１１にブロック１１動作用Ｃｌｏｃｋ５１を出力しない（図２の（３）に示す）。
【００２６】
ＡＮＤ回路１２２も、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１２にブロック１２動作用Ｃｌｏｃｋ５２を出力しない（図２の（４）に示す）。
【００２７】
次に、ウェイクアップ時には、Ｗａｋｅｕｐ信号３がアサートとなる（図２の（５）に示す）。
【００２８】
Ｗａｋｅｕｐ信号３がアサートにより、Ｗａｋｅｕｐセレクトラッチ１１１は、Ｗａｋｅｕｐセレクトレジスタ１５の第１ビット（＝「１」）をラッチし（図２の（６）に示す）、Ｗａｋｅｕｐセレクトラッチ１１２は、Ｗａｋｅｕｐセレクトレジスタ１５の第２ビット（＝「０」）をラッチする（図２の（７）に示す）。
【００２９】
クロック供給回路１０は、Ｗａｋｅｕｐ信号３がアサートになると、所定のサイクル数の経過後に、内部Ｃｌｏｃｋ４３を出力する（図２の（８）に示す）。
【００３０】
ＡＮＤ回路１２１は、Ｗａｋｅｕｐセレクトラッチ１１１の出力が「１」により、機能ブロック１１にブロック１１動作用Ｃｌｏｃｋ５１を出力する（図２の（９）に示す）。
【００３１】
ＡＮＤ回路１２２は、Ｗａｋｅｕｐセレクトラッチ１１２の出力が「０」により、機能ブロック１２にブロック１２動作用Ｃｌｏｃｋ５２を出力しない（図２の（１０）に示す）。
【００３２】
（従来例の構成）
次に、本実施の形態に係る半導体集積回路との比較のために、従来から使用されていると想定される半導体集積回路について説明する。
【００３３】
図３は、従来から使用されていると想定される半導体集積回路の構成を示す。同図を参照して、この半導体集積回路６００は、第１の実施形態と同様に、クロックで動作する機能ブロック１１，１２と、Ｗａｋｅｕｐ信号によってクロックの出力が制御されるクロック供給回路１０とを備える。したがって、第１の実施形態と同様に、ウェイクアップ時に、機能ブロックへクロック供給を行なうことができる。
【００３４】
この導体集積回路６００は、Ｗａｋｅｕｐセレクトレジスタ１５と、Ｗａｋｅｕｐセレクトラッチ１１１，１１２と、ＡＮＤ回路１２１，１２２とを備えない。したがって、第１の実施形態のように、各機能ブロックに対して個別にクロックの供給を行なうか否かを制御できない。
【００３５】
（動作）
次に、図４に示すタイミングチャートを参照して、この半導体集積回路６００の動作を説明する。
【００３６】
まず、ストップモード時には、Ｗａｋｅｕｐ信号３がネゲートとなる（図４の（１）に示す）。Ｗａｋｅｕｐ信号３がネゲートにより、クロック供給回路１０は、外部Ｃｌｏｃｋ４２が供給されても、内部Ｃｌｏｃｋ４３を出力しない（図４の（２）に示す）。
【００３７】
次に、ウェイクアップ時には、Ｗａｋｅｕｐ信号３がアサートとなる（図４の（３）に示す）。クロック供給回路１０は、Ｗａｋｅｕｐ信号３がアサートになると、所定のサイクル数の経過後に、内部Ｃｌｏｃｋ４３を出力する（図４の（４）に示す）。
【００３８】
このように、従来から使用されている想定される半導体集積回路６００では、Ｗａｋｅｕｐ信号３がアサートとなると、内部クロック４３の出力を行なうが、この内部クロック４３を各機能ブロックに送るか否かが個別に制御されないので、ウェイクアップ時に動作しない機能ブロックにまで、内部クロック４３が送られることになる。
【００３９】
これに対して、本実施の形態に係わる半導体集積回路１００によれば、Ｗａｋｅｕｐセレクトレジスタ１５とクロック制御回路１１０とを備えることによって、ウェイクアップ時には、ウェイクアップ時に動作する機能ブロックにのみクロックを供給することができる。
【００４０】
［第２の実施形態］
本実施の形態は、ウェイクアップ要因ごとに、クロックの供給を制御する機能を備えた半導体集積回路に関する。
【００４１】
（構成）
図５は、第２の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路２００は、機能ブロック２１，２２と、クロック供給回路２０と、Ｗａｋｅｕｐセレクトレジスタ８１，８２と、クロック制御回路２１０とを備える。このクロック制御回路２１０は、Ｗａｋｅｕｐセレクトラッチ２１１，２１２，２２１，２２２と、ＡＮＤ回路２０２，２０４と、ＯＲ回路２０１，２０３，２０５とを備える。
【００４２】
機能ブロック２１，２２は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＲＡＭ、ＲＯＭ、ＤＭＡコントローラ、またはタイマ回路などであり、供給されたクロックによって動作する。
【００４３】
ＯＲ回路２０５は、Ｗａｋｅｕｐ信号７１とＷａｋｅｕｐ信号７２とを受けて、これらの論理和をクロック供給回路２０に出力する。
【００４４】
Ｗａｋｅｕｐ信号７１は、ウェイクアップ要因１の発生によってアサートとなる。また、Ｗａｋｅｕｐ信号７２は、ウェイクアップ要因２の発生によってアサートとなる。
【００４５】
ここで、これらの複数のウェイクアップ要因の例について説明する。
【００４６】
この半導体集積回路１００が、たとえば、カメラ付携帯電話に用いられる場合に、カメラ付携帯電話のスイッチをオンにしたときには、半導体集積回路１００は、省電力のためストップモード状態になっているものとする。そして、ウェイクアップ要因１とは、たとえば、シャッターボタンの押下げとし、ウェイクアップ要因２とは、たとえば、番号ボタンの押下げとする。
【００４７】
ウェイクアップ要因１（シャッターボタンの押下げ）の発生によって、撮像した画像を取込むように定めているときには、外部から画像信号をシリアル通信によって取込み、取込んだ画像信号をＤＭＡ転送によって内蔵ＲＡＭに格納する処理が必要となる。したがって、ウェイクアップ要因１の発生によって、シリアル入出力制御ブロックと、ＤＭＡコントローラブロックと、内蔵ＲＡＭブロックにのみクロックを供給する（このようにクロックが供給されるように、Ｗａｋｅｕｐセレクトレジスタ８１を設定する）。
【００４８】
ウェイクアップ要因２（番号ボタンの押下げ）の発生によって、液晶画面に番号を表示するように定めているときには、内蔵ＲＡＭに格納しているフォントデータをＬＣＤコントローラ経由でデジタル出力する処理が必要となる。したがって、ウェイクアップ要因２の発生によって、内蔵ＲＡＭブロックとＬＣＤコントローラブロックのみにクロックを供給する（このようにクロックが供給されるように、Ｗａｋｅｕｐセレクトレジスタ８２を設定する）。
【００４９】
再び図５を参照して、クロック供給回路２０は、外部Ｃｌｏｃｋ４２とＯＲ回路２０５の出力とを受ける。クロック供給回路１０は、ＯＲ回路２０５の出力が「１」になったとき、（すなわち、Ｗａｋｅｕｐ信号７１およびＷａｋｅｕｐ信号７２の少なくとも一方がアサートとなったとき）から所定のサイクル数が経過した後、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力する。
【００５０】
Ｗａｋｅｕｐセレクトレジスタ８１の各ビットは、それぞれ、ウェイクアップ要因１によるウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号７１がアサートとなったとき）に、対応する機能ブロックへクロックを供給するか否かを示す値を保持する。すなわち、Ｗａｋｅｕｐセレクトレジスタ８１の第１ビットは、ウェイクアップ要因１によるウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号７１がアサートとなったとき）に機能ブロック２１にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ要因１によるウェイクアップ時に機能ブロック２１にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。また、Ｗａｋｅｕｐセレクトレジスタ８１の第２ビットは、ウェイクアップ要因１によるウェイクアップ時に機能ブロック２２にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ要因１によるウェイクアップ時に機能ブロック２２にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。
【００５１】
Ｗａｋｅｕｐセレクトレジスタ８２の各ビットは、それぞれ、ウェイクアップ要因２によるウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号７２がアサートとなったとき）に、対応する機能ブロックへクロックを供給するか否かを示す値を保持する。すなわち、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビットは、ウェイクアップ要因２によるウェイクアップ時（すなわち、Ｗａｋｅｕｐ信号７２がアサートとなったとき）に機能ブロック２１にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ要因２によるウェイクアップ時に機能ブロック２１にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。また、Ｗａｋｅｕｐセレクトレジスタ８２の第２ビットは、ウェイクアップ要因２によるウェイクアップ時に機能ブロック２２にクロックを供給する場合には、「１」（ＯＮ）を保持し、ウェイクアップ要因２によるウェイクアップ時に機能ブロック２２にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。
【００５２】
次に、クロック制御回路２１０の構成要素について説明する。
【００５３】
Ｗａｋｅｕｐセレクトラッチ２１１は、Ｗａｋｅｕｐ信号７１を受ける。Ｗａｋｅｕｐセレクトラッチ２１１は、Ｗａｋｅｕｐ信号７１がアサートすると、Ｗａｋｅｕｐセレクトレジスタ８１の第１ビットの値をラッチする。
【００５４】
Ｗａｋｅｕｐセレクトラッチ２１２は、Ｗａｋｅｕｐ信号７１を受ける。Ｗａｋｅｕｐセレクトラッチ２１２は、Ｗａｋｅｕｐ信号７１がアサートすると、Ｗａｋｅｕｐセレクトレジスタ８１の第２ビットの値をラッチする。
【００５５】
Ｗａｋｅｕｐセレクトラッチ２２１は、Ｗａｋｅｕｐ信号７２を受ける。Ｗａｋｅｕｐセレクトラッチ２２１は、Ｗａｋｅｕｐ信号７２がアサートすると、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビットの値をラッチする。
【００５６】
Ｗａｋｅｕｐセレクトラッチ２２２は、Ｗａｋｅｕｐ信号７２を受ける。Ｗａｋｅｕｐセレクトラッチ２２２は、Ｗａｋｅｕｐ信号７２がアサートすると、Ｗａｋｅｕｐセレクトレジスタ８２の第２ビットの値をラッチする。
【００５７】
ＯＲ回路２０１は、Ｗａｋｅｕｐセレクトラッチ２１１の出力と、Ｗａｋｅｕｐセレクトラッチ２２１の出力とを受けて、これらの論理和をＡＮＤ回路２０２に出力する。ＡＮＤ回路２０２は、ＯＲ回路２０１の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路２０２は、ＯＲ回路２０１の出力が「１」（つまり、Ｗａｋｅｕｐセレクトラッチ２１１およびＷａｋｅｕｐセレクトラッチ２２１の少なくとも一方の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック２１動作用Ｃｌｏｃｋ５１として出力する。
【００５８】
ＯＲ回路２０３は、Ｗａｋｅｕｐセレクトラッチ２１２の出力と、Ｗａｋｅｕｐセレクトラッチ２２２の出力とを受けて、これらの論理和をＡＮＤ回路２０４に出力する。ＡＮＤ回路２０４は、ＯＲ回路２０３の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路２０４は、ＯＲ回路２０３の出力が「１」（つまり、Ｗａｋｅｕｐセレクトラッチ２１２およびＷａｋｅｕｐセレクトラッチ２２２の少なくとも一方の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック２２動作用Ｃｌｏｃｋ５２として出力する。
【００５９】
（動作）
次に、図６に示すタイミングチャートを参照して、この半導体集積回路２００の動作を説明する。
【００６０】
Ｗａｋｅｕｐセレクトレジスタ８１の第１ビットは、「ＯＮ」（＝「１」）に設定保持され（図６の（Ａ）に示す）、第２ビットは、「ＯＦＦ」（＝「０」）に設定保持されているものとする（図６の（Ｂ）に示す）。また、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビットは、「ＯＦＦ」（＝「０」）に設定保持され（図示せず）、第２ビットは、「ＯＮ」（＝「１」）に設定保持されているものとする（図示せず）。
【００６１】
まず、ストップモード時には、Ｗａｋｅｕｐ信号７１がネゲートになり（図６の（１）に示す）、Ｗａｋｅｕｐ信号７２がネゲートとなる（図示せず）。Ｗａｋｅｕｐ信号７１およびＷａｋｅｕｐ信号７２がネゲートにより、クロック供給回路２０は、外部Ｃｌｏｃｋ４２が供給されても、内部Ｃｌｏｃｋ４３を出力しない（図６の（２）に示す）。
【００６２】
ＡＮＤ回路２０２は、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１１にブロック１１動作用Ｃｌｏｃｋ５１を出力しない（図６の（３）に示す）。
【００６３】
ＡＮＤ回路２０４も、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１２にブロック１２動作用Ｃｌｏｃｋ５２を出力しない（図６の（４）に示す）。
【００６４】
次に、ウェイクアップ要因１によるウェイクアップ時には、Ｗａｋｅｕｐ信号７１がアサートとなるが（図６の（５）に示す）、Ｗａｋｅｕｐ信号７２は、ネゲートのままである（図示せず）。
【００６５】
Ｗａｋｅｕｐ信号７１がアサートにより、Ｗａｋｅｕｐセレクトラッチ２１１は、Ｗａｋｅｕｐセレクトレジスタ８１の第１ビット（＝「１」）をラッチし（図６の（６）に示す）、Ｗａｋｅｕｐセレクトラッチ２１２は、Ｗａｋｅｕｐセレクトレジスタ８１の第２ビット（＝「０」）をラッチする（図６の（７）に示す）。
【００６６】
一方、Ｗａｋｅｕｐ信号７２がネゲートなので、Ｗａｋｅｕｐセレクトラッチ２１１は、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビット（＝「１」）をラッチせず（図示せず）、Ｗａｋｅｕｐセレクトラッチ２１２は、Ｗａｋｅｕｐセレクトレジスタ８２の第２ビット（＝「０」）をラッチしない（図示せず）。
【００６７】
クロック供給回路２０は、Ｗａｋｅｕｐ信号７１がアサートになると、所定のサイクル数の経過後に、内部Ｃｌｏｃｋ４３を出力する（図６の（８）に示す）。
【００６８】
ＯＲ回路２０１は、Ｗａｋｅｕｐセレクトラッチ２１１の出力が「１」により、「１」を出力する。ＡＮＤ回路２０２は、ＯＲ回路２０１の出力が「１」により、機能ブロック２１にブロック２１動作用Ｃｌｏｃｋ５１を出力する（図６の（９）に示す）。
【００６９】
ＯＲ回路２０３は、Ｗａｋｅｕｐセレクトラッチ２１２の出力およびＷａｋｅｕｐセレクトラッチ２２２の出力が「０」により、「０」を出力する。ＡＮＤ回路２０４は、ＯＲ回路２０３の出力が「０」により、機能ブロック２２にブロック２２動作用Ｃｌｏｃｋ５２を出力しない（図６の（１０）に示す）。
【００７０】
以上のように、本実施の形態に係わる半導体集積回路２００によれば、Ｗａｋｅｕｐセレクトレジスタ８１，８２とクロック制御回路２１０を備えることによって、ウェイクアップ時に、そのウェイクアップ要因によって動作する機能ブロックにのみクロックを供給することができる。
【００７１】
［第３の実施形態］
本実施の形態は、リセット後に、機能ブロックへクロックの供給を行なうか否かを制御する機能を備えた半導体集積回路に関する。
【００７２】
（構成）
図７は、第３の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路３００は、機能ブロック３１，３２と、クロック供給回路３０と、Ｒｅｓｅｔセレクトレジスタ３５と、クロック制御回路３１０とを備える。このクロック制御回路３１０は、Ｒｅｓｅｔセレクトラッチ３１１，３１２と、ＡＮＤ回路３２１，３２２とを含む。
【００７３】
機能ブロック３１，３２は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＲＡＭ、ＲＯＭ、ＤＭＡコントローラ、またはタイマ回路などであり、供給されたクロックによって動作する。機能ブロック３１，３２は、リセット時、すなわちＲｅｓｅｔ信号５がアサートとなると、実行処理をリセットする。
【００７４】
クロック供給回路３０は、外部Ｃｌｏｃｋ４２を受けて、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力する。
【００７５】
Ｒｅｓｅｔセレクトレジスタ３５の各ビットは、それぞれ、リセット後（すなわち、Ｒｅｓｅｔ信号５がネゲートとなったとき）、対応する機能ブロックへクロック供給するか否かを示す値を保持する。すなわち、Ｒｅｓｅｔセレクトレジスタ３５の第１ビットは、リセット後に機能ブロック３１にクロックを供給する場合には、「１」（ＯＮ）を保持し、リセット後に機能ブロック３１にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。また、Ｒｅｓｅｔセレクトレジスタ３５の第２ビットは、リセット後に機能ブロック３２にクロックを供給する場合には、「１」（ＯＮ）を保持し、リセット後に機能ブロック３２にクロックを供給しない場合には、「０」（ＯＦＦ）を保持する。Ｒｅｓｅｔセレクトレジスタ３５は、半導体集積回路のリセット時（すなわち、Ｒｅｓｅｔ信号５がアサートとなったとき）においても、内部の値を保持する。
【００７６】
ここで、Ｒｅｓｅｔセレクトレジスタ３５の各ビットは、半導体集積回路３００内の機能ブロックの一つであるＣＰＵが、半導体集積回路１００内の機能ブロックの一つであるＲＯＭ内のプログラムを読み出して、プログラムに含まれる命令を実行することによって設定される。したがって、プログラムの実行が進むにしたがって、Ｒｅｓｅｔセレクトレジスタ３５の各ビットは、順次変更される。
【００７７】
次に、クロック制御回路３１０の構成要素について説明する。
【００７８】
Ｒｅｓｅｔセレクトラッチ３１１は、Ｒｅｓｅｔ信号５を受ける。Ｒｅｓｅｔセレクトラッチ３１１は、Ｒｅｓｅｔ信号５がネゲートすると、Ｒｅｓｅｔセレクトレジスタ３５の第１ビットの値をラッチする。
【００７９】
Ｒｅｓｅｔセレクトラッチ３１２は、Ｒｅｓｅｔ信号５を受ける。Ｒｅｓｅｔセレクトラッチ３１２は、Ｒｅｓｅｔ信号５がネゲートすると、Ｒｅｓｅｔセレクトレジスタ３５の第２ビットの値をラッチする。
【００８０】
ＡＮＤ回路３２１は、Ｒｅｓｅｔセレクトラッチ３１１の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路３２１は、Ｒｅｓｅｔセレクトラッチ３１１の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック３１動作用Ｃｌｏｃｋ５１として出力する。
【００８１】
ＡＮＤ回路３２２は、Ｒｅｓｅｔセレクトラッチ３１２の出力と、内部Ｃｌｏｃｋ４３とを受ける。ＡＮＤ回路３２２は、Ｒｅｓｅｔセレクトラッチ３１２の出力が「ＯＮ」（＝「１」）のときに、受けた内部Ｃｌｏｃｋ４３をブロック３２動作用Ｃｌｏｃｋ５２として出力する。
【００８２】
（動作）
次に、図８に示すタイミングチャートを参照して、この半導体集積回路３００の動作を説明する。
【００８３】
Ｒｅｓｅｔセレクトレジスタ３５の第１ビットは、「ＯＮ」（＝「１」）に設定保持され（図８の（Ａ）に示す）、第２ビットは、「ＯＦＦ」（＝「０」）に設定保持されているものとする（図８の（Ｂ）に示す）。
【００８４】
クロック供給回路３０は、外部Ｃｌｏｃｋ４２を受けて、半導体集積回路内のリセット処理に係わりなく、常に受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力し続ける（図８の（１）に示す）。
【００８５】
リセット時には、Ｒｅｓｅｔ信号５がアサートとなる（図８の（２）に示す）。機能ブロック３１，３２は、Ｒｅｓｅｔ信号５がアサートとなると、実行処理をリセットする。
【００８６】
次に、Ｒｅｓｅｔ信号５がネゲートになる（図８の（３）に示す）と、Ｒｅｓｅｔセレクトラッチ３１１は、Ｒｅｓｅｔセレクトレジスタ３５の第１ビット（＝「１」）をラッチし（図８の（４）に示す）、Ｒｅｓｅｔセレクトラッチ３１２は、Ｒｅｓｅｔセレクトレジスタ３５の第２ビット（＝「０」）をラッチする（図８の（５）に示す）。
【００８７】
ＡＮＤ回路３２１は、Ｒｅｓｅｔセレクトラッチ３１１の出力が「１」により、機能ブロック３１にブロック３１動作用Ｃｌｏｃｋ５１を出力する（図８の（６）に示す）。
【００８８】
ＡＮＤ回路３２２は、Ｒｅｓｅｔセレクトラッチ３１２の出力が「０」により、機能ブロック３２にブロック３２動作用Ｃｌｏｃｋ５２を出力しない（図８の（７）に示す）。
【００８９】
以上のように、本実施の形態に係わる半導体集積回路３００によれば、Ｒｅｓｅｔセレクトレジスタ３５とクロック制御回路３１０とを備えることによって、リセット直後には、リセット直後に動作する機能ブロックにのみクロックを供給することができる。
【００９０】
［第４の実施形態］
本実施の形態は、機能ブロックの動作が完了後に、機能ブロックへのクロックの供給を停止する機能を備えた半導体集積回路に関する。
【００９１】
（構成）
図９は、第４の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路４００は、機能ブロック４１と、クロック供給回路４０とを備える。
【００９２】
機能ブロック４１は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＲＡＭ、ＲＯＭ、ＤＭＡコントローラ、またはタイマ回路などであり、供給されたクロックによって動作する。
【００９３】
機能ブロック４１は、動作完了フラグ１３を含む。動作完了フラグ１３の実体は、フリップフロップで構成されるレジスタである。機能ブロック４１は、動作が完了すると、動作完了フラグ１３に動作が完了したことを示す値を格納することによって、動作完了フラグ１３をアサートに設定する。
【００９４】
また、動作完了フラグ１３は、ストップモード信号１４を出力する。動作完了フラグ１３がアサートになると、ストップモード信号１４もアサートととなる。
【００９５】
クロック供給回路４０は、外部Ｃｌｏｃｋ４２とストップモード信号１４とを受ける。クロック供給回路４０は、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力するが、ストップモード信号１４がアサートとなると、内部クロック４３の出力を停止する。
【００９６】
（動作）
次に、図１０に示すタイミングチャートを参照して、この半導体集積回路４００の動作を説明する。
【００９７】
クロック供給回路４０は、外部Ｃｌｏｃｋ４２を受けて、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力する（図１０の（１）に示す）。
【００９８】
機能ブロック４１は、動作が完了すると、動作完了フラグ１３をアサートに設定する（図１０の（２）に示す）。動作完了フラグ１３がアサートになると、ストップモード信号１４もアサートとなる（図１０の（３）に示す）。
【００９９】
クロック供給回路４０は、ストップモード信号１４がアサートとなると、内部クロック４３の出力を停止する（図１０の（４）に示す）。
【０１００】
以上のように、本実施の形態に係わる半導体集積回路４００によれば、ストップモード信号を出力する動作完了フラグ１３と、ストプモード信号を受けるクロック供給回路とを備えることによって、機能ブロックの動作が完了後には、クロック供給回路４０のクロックの供給を停止させ、それにより機能ブロックへのクロックの供給を停止することができる。
【０１０１】
［第５の実施形態］
本実施の形態は、ウェイクアップ要因ごとに、クロックの供給を制御する機能を備えるとともに、機能ブロックの動作が完了後に、機能ブロックへのクロックの供給を停止する機能を備えた半導体集積回路に関する。
【０１０２】
（構成）
図１１は、第５の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路５００は、機能ブロック５１，５２と、クロック供給回路５０と、Ｗａｋｅｕｐセレクトレジスタ８１，８２と、クロック制御回路５１０とを備える。このクロック制御回路５１０は、Ｗａｋｅｕｐセレクトラッチ２１１，２１２，２２１，２２２と、ＡＮＤ回路２０２，２０４と、ＯＲ回路２０１，２０３，２０５，５５とを含む。
【０１０３】
Ｗａｋｅｕｐセレクトレジスタ８１，８２と、Ｗａｋｅｕｐセレクトラッチ２１１，２１２，２２１，２２２と、ＡＮＤ回路２０２，２０４と、ＯＲ回路２０１，２０３，２０５とは、第２の実施形態におけるものと同一なので、ここでは、説明を繰返さない。
【０１０４】
機能ブロック５１，５２は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＲＡＭ、ＲＯＭ、ＤＭＡコントローラ、またはタイマ回路などであり、供給されたクロックによって動作する。
【０１０５】
機能ブロック５１，５２は、それぞれ動作完了フラグ５３，５４を含む。機能ブロック５１，５２は、それぞれ動作が完了すると、動作完了フラグ５３，５４をアサートに設定する。また、動作完了フラグ５３，５４は、それぞれＯＲ回路２０１，２０３の出力が「１」となると、ネゲートに設定される。
【０１０６】
動作完了フラグ５３，５４は、ストップモード信号５６，５７を出力する。動作完了フラグ５３，５４がアサートになると、ストップモード信号５６，５７もアサートとなる。
【０１０７】
ＡＮＤ回路５５は、ストップモード信号５６とストップモード信号５７とを受けて、それらの論理積を出力する。
【０１０８】
クロック供給回路５０は、外部Ｃｌｏｃｋ４２とＯＲ回路２０５の出力とＡＮＤ回路５５の出力とを受ける。クロック供給回路５０は、ＯＲ回路２０５の出力が「１」になったとき、（すなわち、Ｗａｋｅｕｐ信号７１およびＷａｋｅｕｐ信号７２の少なくとも一方がアサートとなったとき）から所定のサイクル数が経過した後、受けた外部Ｃｌｏｃｋ４２に基づいて、内部Ｃｌｏｃｋ４３を出力する。また、クロック供給回路５０は、ＡＮＤ回路５５の出力が「１」になると（すなわち、ストップモード信号５６および５７がアサートとなると）、内部クロック４３の出力を停止する。
【０１０９】
（動作）
次に、図１２に示すタイミングチャートを参照して、この半導体集積回路５００の動作を説明する。
【０１１０】
Ｗａｋｅｕｐセレクトレジスタ８１の第１ビットは、「ＯＮ」（＝「１」）に設定保持され（図１２の（Ａ）に示す）、第２ビットは、「ＯＦＦ」（＝「０」）に設定保持されているものとする（図１２の（Ｂ）に示す）。また、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビットは、「ＯＦＦ」（＝「０」）に設定保持され（図示せず）、第２ビットは、「ＯＮ」（＝「１」）に設定保持されているものとする（図示せず）。
【０１１１】
まず、ストップモード時には、ストップモード信号５６および５７がアサートとなり（図示せず）、Ｗａｋｅｕｐ信号７１がネゲートとなり（図１２の（１）に示す）、Ｗａｋｅｕｐ信号７２がネゲートとなる（図示せず）。Ｗａｋｅｕｐ信号７１およびＷａｋｅｕｐ信号７２がネゲートにより、クロック供給回路５０は、外部Ｃｌｏｃｋ４２が供給されても、内部Ｃｌｏｃｋ４３を出力しない（図１２の（２）に示す）。
【０１１２】
ＡＮＤ回路２０２は、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１１にブロック１１動作用Ｃｌｏｃｋ５１を出力しない（図１２の（３）に示す）。
【０１１３】
ＡＮＤ回路２０４も、内部Ｃｌｏｃｋ４３を受けないので、機能ブロック１２にブロック１２動作用Ｃｌｏｃｋ５２を出力しない（図１２の（４）に示す）。
【０１１４】
次に、ウェイクアップ要因１によるウェイクアップ時には、Ｗａｋｅｕｐ信号７１がアサートとなる（図１２の（５）に示す）が、Ｗａｋｅｕｐ信号７２は、ネゲートのままである（図示せず）。
【０１１５】
Ｗａｋｅｕｐ信号７１がアサートにより、Ｗａｋｅｕｐセレクトラッチ２１１は、Ｗａｋｅｕｐセレクトレジスタ８１の第１ビット（＝「１」）をラッチし（図１２の（６）に示す）、Ｗａｋｅｕｐセレクトラッチ２１２は、Ｗａｋｅｕｐセレクトレジスタ８１の第２ビット（＝「０」）をラッチする（図１２の（７）に示す）。
【０１１６】
一方、Ｗａｋｅｕｐ信号７２がネゲートなので、Ｗａｋｅｕｐセレクトラッチ２２１は、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビット（＝「１」）をラッチせず（図示せず）、Ｗａｋｅｕｐセレクトラッチ２２２は、Ｗａｋｅｕｐセレクトレジスタ８２の第２ビット（＝「０」）をラッチしない（図示せず）。
【０１１７】
ＯＲ回路２０１は、Ｗａｋｅｕｐセレクトラッチ２１１の出力が「１」により、「１」を出力する。ＯＲ回路２０１の出力が「１」になると、機能ブロック５１内の動作完了フラグ５３がネゲートとなる（図１２の（８）に示す）。動作完了フラグ５３がネゲートとなると、ストップモード信号５６もネゲートとなる（図１２の（９）に示す）。
【０１１８】
Ｗａｋｅｕｐ信号７１がアサートになり、かつストップモード信号５６がネゲートになると、クロック供給回路５０は、内部Ｃｌｏｃｋ４３を出力する（図１２の（１０）に示す）。
【０１１９】
ＡＮＤ回路２０２は、内部Ｃｌｏｃｋ４３を受けると、ＯＲ回路２０１の出力が「１」により、機能ブロック５１にブロック５１動作用Ｃｌｏｃｋ５１を出力する（図１２の（１１）に示す）。
【０１２０】
一方、ＯＲ回路２０３は、Ｗａｋｅｕｐセレクトラッチ２１２の出力およびＷａｋｅｕｐセレクトラッチ２２２の出力が「０」により、「０」を出力する。ＡＮＤ回路２０４は、ＯＲ回路２０３の出力が「０」により、機能ブロック５２にブロック５２動作用Ｃｌｏｃｋ５２を出力しない（図１２の（１２）に示す）。
【０１２１】
次に、機能ブロック５１は、動作用Ｃｌｏｃｋ５１によって、定められた動作を行ない、動作が完了すると、動作完了フラグ５３をアサートに設定する（図１２の（１３）に示す）。動作完了フラグ５３がアサートになると、ストップモード信号５６もアサートとなる（図１２の（１４）に示す）。
【０１２２】
ストップモード信号５６がアサートとなると、ＡＮＤ回路５５の出力が「１」となる。クロック供給回路５０は、ＡＮＤ回路５５の出力が「１」となると、内部クロック４３の出力を停止する（図１２の（１５）に示す）。
【０１２３】
以上のように、本実施の形態に係わる半導体集積回路５００によれば、Ｗａｋｅｕｐセレクトレジスタ８１，８２とクロック制御回路５１０とを備えることによって、ウェイクアップ時に、そのウェイクアップ要因によって動作する機能ブロックにのみクロックを供給することができる。また、動作完了フラグ５３，５４とクロック制御回路５１０とを備えることによって、すべての機能ブロックの動作が完了後には、クロック供給回路５０のクロックの供給を停止させ、それによりすべての機能ブロックへのクロックの供給を停止することができる。
【０１２４】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【０１２５】
（１）  ＷａｋｅｕｐセレクトレジスタおよびＲｅｓｅｔセレクトレジスタの設定について
本発明の実施形態では、Ｗａｋｅｕｐセレクトレジスタの各ビットおよびＲｅｓｅｔセレクトレジスタの各ビットは、半導体集積回路内の機能ブロックの一つであるＣＰＵが、半導体集積回路内の機能ブロックの一つであるＲＯＭ内のプログラムを読み出して、プログラムに含まれる命令を実行することによって設定されるものとしたが、これに限定するものではない。たとえば、外部端子からレジスタの番地と設定値とを受けて、これらによって、Ｗａｋｅｕｐセレクトレジスタの各ビットおよびＲｅｓｅｔセレクトレジスタの各ビットが設定されるものとしてもよい。
【０１２６】
（２）  複数のウェイクアップ要因の同時発生時について
本発明の第２および第５の実施形態では、複数のＷａｋｅｕｐ信号のうち、１つがアサートしたときの動作について説明したが、複数のＷａｋｅｕｐ信号が同時にアサートするときでも、優先順位に基づいて処理を行なうことで対応可能である。
【０１２７】
たとえば、Ｗａｋｅｕｕｐ信号７１をＷａｋｅｕｐ信号７２よりも優先順位を高く設定するものとする。そして、Ｗａｋｅｕｐセレクトレジスタ８１の第１ビットを「ＯＮ」に設定保持され、Ｗａｋｅｕｐセレクトレジスタ８２の第１ビットが「ＯＦＦ」に設定保持されている場合において、Ｗａｋｅｕｐ信号７１および７２がアサートしたときに、機能ブロック２１にクロックを供給するか否かは、優先順位の高いＷａｋｅｕｐ信号７１に対応するＷａｋｅｕｐレジスタ７１に保持されている値を優先して使用するものとすればよい。Ｗａｋｅｕｐレジスタ７１に保持している値を優先して使用するためには、Ｗａｋｅｕｐ信号７１，７２を受けて、Ｗａｋｅｕｐ信号７１，７２のいずれもがアサートのときには、Ｗａｋｅｕｐセレクトレジスタ８１の保持している値をラッチするラッチ回路にのみアサートとなる信号を出力するような調停回路を設ければよい。この調停回路は、優先順位を固定で設定する論理回路で実現してもよいし、ユーザの指示によって優先順位を可変で設定できるレジスタで実現するものとしてもよい。
【０１２８】
（３）  ストップモード信号について
本発明の実施形態では、機能ブロックは、その動作の完了後に動作完了フラグをアサートし、それによってストップモード信号がアサートされたが、これに限定するものではなく、機能ブロックは、その動作の完了後に直接ストップモード信号をアサートするものとしてもよい。
【０１２９】
また、動作完了フラグがアサートされると、ストップモード信号のレベルが変化するものとしたが、これに限定するものではなく、動作完了フラグがアサートされると、ワンショットパルスのストップモード信号が発生されるものしてもよい。そして、このようにストップモード信号をワンショットパルスにする場合には、すべての機能ブロックがこのワンショットパルスを発生したかを判別する回路をクロック制御回路内に設けるものとすればよい。
【０１３０】
（４）  Ｗａｋｅｕｐ信号について
本発明の実施形態では、ウェイクアップ時に、ワンショットパルスのＷａｋｅｕｐ信号が入力されるものとして説明したが、これに限定するものではない。ウェイクアップ時に、Ｗａｋｅｕｐ信号のレベルが変化するものとしてもよい。
【０１３１】
（５）  クロック供給回路について
本発明の実施形態では、クロック供給回路は、Ｗａｋｅｕｐ信号を受けると、安定したクロックを出力するため、所定のサイクル数の経過後に、内部Ｃｌｏｃｋ４３を出力するものとしたが、これに限定するものではない。Ｗａｋｅｕｐ信号を受けた後、すぐに安定したクロックを出力できるようなクロック供給回路を用いるものとしてもよい。
【０１３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３３】
【図１】第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】第１の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図３】従来から使用されていると想定される半導体集積回路の構成を示す図である。
【図４】従来から使用されていると想定される半導体集積回路の動作を示すタイミングチャートである。
【図５】第２の実施形態に係る半導体集積回路の構成を示す図である。
【図６】第２の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図７】第３の実施形態に係る半導体集積回路の構成を示す図である。
【図８】第３の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図９】第４の実施形態に係る半導体集積回路の構成を示す図である。
【図１０】第４の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図１１】第５の実施形態に係る半導体集積回路の構成を示す図である。
【図１２】第５の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。
【符号の説明】
【０１３４】
１００，２００，３００，４００，５００，６００  半導体集積回路、１１０，２１０，３１０，５１０  クロック制御回路、１１，１２，２１，２２，３１，３２，４１，５１，５２  機能ブロック、１０，２０，３０，４０，５０  クロック供給回路、１５，８１，８２  Ｗａｋｅｕｐセレクトレジスタ、３５  Ｒｅｓｅｔセレクトレジスタ、１１１，１１２，２１１，２１２，２２１，２２２  Ｗａｋｅｕｐセレクトラッチ、３１１，３１２  Ｒｅｓｅｔセレクトラッチ、１２１，１２２，２０２，２０４，３２１，３２２，５５  ＡＮＤ回路、２０１，２０３，２０５，５５  ＯＲ回路、３，７１，７２  Ｗａｋｅｕｐ信号、１３，５３，５４  動作完了フラグ、１４，５６，５７  ストップモード信号、５  Ｒｅｓｅｔ信号、４２  外部Ｃｌｏｃｋ、４３  内部Ｃｌｏｃｋ、５１，５２  ブロック動作用Ｃｌｏｃｋ。
【図１】
2005085153.tif 000003
【図２】
2005085153.tif 000004
【図３】
2005085153.tif 000005
【図４】
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【図５】
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【図６】
2005085153.tif 000008
【図７】
2005085153.tif 000009
【図８】
2005085153.tif 000010
【図９】
2005085153.tif 000011
【図１０】
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【図１１】
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【図１２】
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