(57)【要約】【課題】  低電圧領域から電源電圧依存性がなく、高精度に出力電流を出力できる定電流回路を実現する。【解決手段】  定電流回路１は、第１のＮＰＮトランジスタＱ１、第２のＮＰＮトランジスタＱ２、第３のＮＰＮトランジスタＱ３、第４のＮＰＮトランジスタＱ４、第１のＰｃｈＭＯＳトランジスタＰ１、第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３から構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ベース及びコレクタが第１の抵抗を介して高電位側電源に接続された第１のトランジスタと、
コレクタが前記第１のトランジスタのエミッタに接続され、エミッタが低電位側電源に接続された第２のトランジスタと、
コレクタがゲート接地ＭＯＳトランジスタを介して前記高電位側電源に接続され、ベースが前記第１のトランジスタのベースに接続され、エミッタが前記第２のトランジスタのベースに接続された第３のトランジスタと、
エミッタが第２の抵抗を介して前記低電位側電源に接続され、コレクタが第３の抵抗を介して前記第３のトランジスタのエミッタに接続され、ベースが前記第１のトランジスタのエミッタに接続された第４のトランジスタと、
を具備し、
前記第３の抵抗は、前記第１乃至第４のトランジスタ、前記第１乃至第３の抵抗の間を接続する配線の抵抗値よりも大きいことを特徴とする定電流回路。
【請求項２】
前記第１乃至第４のトランジスタは、ＮＰＮトランジスタであり、前記ゲート接地ＭＯＳトランジスタは、ＰｃｈＭＯＳトランジスタであることを特徴とする請求項１記載の定電流回路。
【請求項３】
ベース及びコレクタが第１の抵抗を介して高電位側電源に接続された第１のトランジスタと、
コレクタが前記第１のトランジスタのエミッタに接続され、エミッタが低電位側電源に接続された第２のトランジスタと、
ベースが前記第１のトランジスタのベースに接続され、エミッタが前記第２のトランジスタのベースに接続された第３のトランジスタと、
エミッタが第２の抵抗を介して前記低電位側電源に接続され、コレクタが第３の抵抗を介して前記第３のトランジスタのエミッタに接続され、ベースが前記第１のトランジスタのエミッタに接続された第４のトランジスタと、
エミッタが前記高電位側電源に接続され、ベース及びコレクタが前記第３のトランジスタのコレクタに接続された第５のトランジスタと、
を具備し、
前記第３の抵抗は、前記第１乃至第５のトランジスタ、前記第１乃至第３の抵抗の間を接続する配線の抵抗値よりも大きいことを特徴とする定電流回路。
【請求項４】
高電位側電源と低電位側電源の間に縦続接続された第１の抵抗、第１のダイオード、及び第２のダイオードから構成されたバイアス供給源と、
コレクタが第１のトランジスタのエミッタに接続され、エミッタが低電位側電源に接続された第２のトランジスタと、
ベースが前記第１のトランジスタのベースに接続され、エミッタが前記第２のトランジスタのベースに接続された第３のトランジスタと、
エミッタが第２の抵抗を介して前記低電位側電源に接続され、コレクタが第３の抵抗を介して前記第３のトランジスタのエミッタに接続され、ベースが前記第１のトランジスタのエミッタに接続された第４のトランジスタと、
エミッタが前記高電位側電源に接続され、ベース及びコレクタが前記第３のトランジスタのコレクタに接続された第５のトランジスタと、
を具備し、
前記第３の抵抗は、前記第１乃至第５のトランジスタ、前記第１乃至第３の抵抗の間を接続する配線の抵抗値よりも大きく、前記バイアス供給源は、前記第１の抵抗と前記第１のダイオードの間から基準電位を出力し、前記第１のトランジスタ及び前記第３のトランジスタのベースにこの基準電位を入力することを特徴とする定電流回路。
【請求項５】
高電位側電源と低電位側電源の間に縦続接続された第１の抵抗、第１のダイオード、及び第２のダイオードから構成されたバイアス供給源と、
コレクタが第１のトランジスタのエミッタに接続され、エミッタが低電位側電源に接続された第２のトランジスタと、
ベースが前記第１のトランジスタのベースに接続され、エミッタが前記第２のトランジスタのベースに接続された第３のトランジスタと、
エミッタが第２の抵抗を介して前記低電位側電源に接続され、コレクタが第３の抵抗を介して前記第３のトランジスタのエミッタに接続され、ベースが前記第１のトランジスタのエミッタに接続された第４のトランジスタと、
エミッタが前記高電位側電源に接続され、ベース及びコレクタが前記第３のトランジスタのコレクタに接続された第５のトランジスタと、
コレクタが前記第５のトランジスタのベース及びコレクタに接続され、ベースが前記第１及び第３のトランジスタのベースに接続された第６のトランジスタと、
コレクタが前記第６のトランジスタのエミッタに接続され、エミッタが前記低電位側電源に接続され、ベースが前記第４のトランジスタのベースに接続された第７のトランジスタと、
を具備し、
前記第３の抵抗は、前記第１乃至第７のトランジスタ、前記第１乃至第３の抵抗の間を接続する配線の抵抗値よりも大きく、前記バイアス供給源は、前記第１の抵抗と前記第１のダイオードの間から基準電位を出力し、前記第１、前記第３、及び前記第６のトランジスタのベースにこの基準電位を入力することを特徴とする定電流回路。
【請求項６】
前記第１乃至第４のトランジスタは、ＮＰＮトランジスタであり、前記第５のトランジスタは、ＰＮＰトランジスタであることを特徴とする請求項３乃至５のいずれか１項記載の定電流回路。
【請求項７】
前記第３の抵抗は、前記第１及び第２の抵抗と同様に、正の温度係数、又は負の温度係数を有することを特徴とする請求項１乃至６のいずれか１項記載の定電流回路。
【請求項８】
前記第３の抵抗は、前記第１及び第２の抵抗と同様に、不純物をドープした多結晶シリコン膜、金属サーメット膜、又は金属シリコン化合物膜であることを特徴とする請求項１乃至７のいずれか１項記載の定電流回路。
【請求項９】
前記第３の抵抗は、前記第１及び第２の抵抗と同様に、同じ材料で形成され、且つ同じシート抵抗値を有することを特徴とする請求項１乃至８のいずれか１項記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧依存性がなく、且つ高精度に電流を出力できる定電流回路に関する。
【背景技術】
【０００２】
アナログ、アナログ・デジタル、或いはデジタル分野に係わらず一般の半導体集積回路においては、一定電流を安定して供給できる定電流回路が広く使用されている。そして、この定電流回路では、特に、幅広い電源電圧及び広い温度範囲において高精度の電流を出力することを要求されている。
【０００３】
この要求に対して、種々の定電流回路が提案されている。この種の定電流回路としては、図６に示すものが知られている（例えば、特許文献１参照。）。図６は、定電流回路を示す回路構成図である。
【０００４】
図６に示すように、この特許文献１に開示された定電流回路１００は、第１のＮＰＮトランジスタＱ１０１、第２のＮＰＮトランジスタＱ１０２、第３のＮＰＮトランジスタＱ１０３、第４のＮＰＮトランジスタＱ１０４、第１のＰＮＰトランジスタＱ１０５、第１の抵抗Ｒ１０１、及び第２の抵抗Ｒ１０２から構成されている。
【０００５】
第１のＮＰＮトランジスタＱ１０１のベース及びコレクタは、第１の抵抗Ｒ１０１を介して高電位側電源Ｖｃｃに接続されている。第２のＮＰＮトランジスタＱ１０２のコレクタは、第１のＮＰＮトランジスタＱ１０１のエミッタに接続され、エミッタは、低電位側電源Ｖｅｅに接続されている。
【０００６】
一方、第３のＮＰＮトランジスタＱ１０３のコレクタは、ベースが第１のＮＰＮトランジスタＱ１０１のベースに接続され、ベースがコレクタに接続された第１のＰＮＰトランジスタＱ１０５を介して高電位側電源Ｖｃｃに接続されている。第４のＮＰＮトランジスタＱ１０４のコレクタは、第３のＮＰＮトランジスタＱ１０３のエミッタに接続され、エミッタは、第２の抵抗Ｒ１０２を介して低電位側電源Ｖｅｅに接続されている。
【０００７】
そして、第１のＮＰＮトランジスタＱ１０１と第３のＮＰＮトランジスタＱ１０３は、カレントミラー回路を構成し、第２のＮＰＮトランジスタＱ１０２のベースは、第３のＮＰＮトランジスタＱ１０３と第４のＮＰＮトランジスタＱ１０４の間に接続され、第３のＮＰＮトランジスタＱ１０３のベースは、第１のＮＰＮトランジスタＱ１０１と第２のＮＰＮトランジスタＱ１０２の間に接続されている。
【０００８】
ここで、第４のＮＰＮトランジスタＱ１０４は、第１乃至第３のＮＰＮトランジスタＱ１０１、Ｑ１０２、Ｑ１０３のエミッタ面積よりもｎ倍の面積を有している。第２のＰＮＰトランジスタＱ１０６は、ベースが第１のＰＮＰトランジスタＱ１０５のベースと接続され、エミッタが高電位側電源Ｖｃｃに接続され、第１のＰＮＰトランジスタＱ１０５とカレントミラー回路を構成している。
【０００９】
そして、定電流回路１００が安定動作し、一定な基準電流Ｉｒｅｆが定電流回路１００から流れると、第２のＰＮＰトランジスタＱ１０６は、半導体集積回路内部に出力電流Ｉｏｕｔを供給する。
【００１０】
この定電流回路１００は、正帰還ループを構成している。即ち、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流が増加すると、第２のＮＰＮトランジスタＱ１０２のベース電流が増加し、第１及び第２のＮＰＮトランジスタＱ１０１、Ｑ１０２のコレクタ電流が増加する。そして、第４のＮＰＮトランジスタＱ１０４のベース電流が増加するので、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流が更に増加する。
【００１１】
一方、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流が増加すると、第２の抵抗Ｒ１０２の電圧降下が大きくなり、第４のＮＰＮトランジスタＱ１０４のエミッタ電位が上昇し、第４のＮＰＮトランジスタＱ１０４のベース・エミッタ間電圧ＶＢＥが小さくなり、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流が減少する。
【００１２】
即ち、第２のＮＰＮトランジスタＱ１０２が安定動作領域になると、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流を増加させる動作と、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流を減少させる動作とが平衡状態になり、第３及び第４のＮＰＮトランジスタＱ１０３、Ｑ１０４のコレクタ電流は一定になる。
【００１３】
この時、この定電流回路１００に流れる基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝ΔＶＢＥ／Ｒ２＝（ＶＴ×Ｉｎ（ｎ））／Ｒ２・・・式（１）
ΔＶＢＥ＝ＶＢＥ（Ｑ１０２）―ＶＢＥ（Ｑ１０４）・・・・・・・式（２）
ＶＴ＝ｋ×Ｔ／ｑ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（３）
と表すことができる。
【００１４】
ここで、ｎはエミッタ面積比、Ｒ２は第２の抵抗の値、ＶＴは定数であり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【特許文献１】特開平８−１７９８４３号公報（頁７、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した定電流回路においては、第４のＮＰＮトランジスタ１０４がまず動作を開始し、続いて、第２のＮＰＮトランジスタＱ１０２が動作する非平衡状態（低電圧領域）では、第２のＮＰＮトランジスタＱ１０２が安定動作する平衡状態（高電圧領域）の基準電流Ｉｒｅｆよりも大きな電流（オーバーシュート電流）が発生するという問題がある。特に、第２の抵抗Ｒ１０２と第1の抵抗Ｒ１０１のバランス比が崩れた場合には、所定の基準電流Ｉｒｅｆより大きなオーバーシュート電流が流れ、定電流回路を内蔵した半導体集積回路の誤動作を発生するという問題点がある。
【００１６】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、低電圧領域から電源電圧依存性がなく、且つ高精度に電流を出力できる定電流回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の一態様の定電流回路は、ベース及びコレクタが第１の抵抗を介して高電位側電源に接続された第１のトランジスタと、
コレクタが前記第１のトランジスタのエミッタに接続され、エミッタが低電位側電源に接続された第２のトランジスタと、コレクタがゲート接地ＭＯＳトランジスタを介して前記高電位側電源に接続され、ベースが前記第１のトランジスタのベースに接続され、エミッタが前記第２のトランジスタのベースに接続された第３のトランジスタと、エミッタが第２の抵抗を介して前記低電位側電源に接続され、コレクタが第３の抵抗を介して前記第３のトランジスタのエミッタに接続され、ベースが前記第１のトランジスタのエミッタに接続された第４のトランジスタとを具備し、前記第３の抵抗は、前記第１乃至第４のトランジスタ、前記第１乃至第３の抵抗の間を接続する配線の抵抗値よりも大きいことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、低電圧領域から電源電圧依存性がなく、且つ高精度に電流を出力できる定電流回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２０】
まず、本発明の実施例１に係わる定電流回路について、図面を参照して説明する。図１は定電流回路を示す回路構成図である。
【００２１】
図１に示すように、定電流回路１は、第１のＮＰＮトランジスタＱ１、第２のＮＰＮトランジスタＱ２、第３のＮＰＮトランジスタＱ３、第４のＮＰＮトランジスタＱ４、第１のＰｃｈＭＯＳトランジスタＰ１、第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３から構成されている。
【００２２】
第１のＮＰＮトランジスタＱ１のベース及びコレクタは、第１の抵抗Ｒ１を介して高電位側電源Ｖｃｃに接続されている。第２のＮＰＮトランジスタＱ２のコレクタは、第１のＮＰＮトランジスタＱ１のエミッタに接続され、エミッタは、低電位側電源Ｖｅｅに接続されている。
【００２３】
一方、第３のＮＰＮトランジスタＱ３のコレクタは、ゲート接地の第１のＰｃｈＭＯＳトランジスタＰ１を介して高電位側電源Ｖｃｃに接続されている。第４のＮＰＮトランジスタＱ４のエミッタは、第２の抵抗Ｒ２を介して低電位側電源Ｖｅｅに接続され、コレクタは、第３の抵抗Ｒ３を介して第３のＮＰＮトランジスタＱ３のエミッタに接続されている。
【００２４】
そして、第１のＮＰＮトランジスタＱ１と第３のＮＰＮトランジスタＱ３は、カレントミラー回路を構成し、第２のＮＰＮトランジスタＱ２のベースは、第３のＮＰＮトランジスタＱ３と第３の抵抗Ｒ３の間に接続され、第４のＮＰＮトランジスタＱ４のベースは、第１のＮＰＮトランジスタＱ１と第２のＮＰＮトランジスタＱ２の間に接続されている。
【００２５】
ここで、第４のＮＰＮトランジスタＱ４は、第１乃至第３のＮＰＮトランジスタＱ１、Ｑ２、Ｑ３のエミッタ面積よりも４倍（ｎ＝４）の面積を有し、第1の抵抗Ｒ１は１５０ＫΩ、第２の抵抗Ｒ２は２ＫΩ、第３の抵抗Ｒ３は１２ＫΩである。
【００２６】
第２のＰｃｈＭＯＳトランジスタＰ２は、ゲートが第１のＰｃｈＭＯＳトランジスタＰ１のゲートと接続され、ドレインが高電位側電源に接続され、第１のＰｃｈＭＯＳトランジスタＰ１とカレントミラー回路を構成している。
【００２７】
そして、定電流回路１が安定動作し、一定な基準電流Ｉｒｅｆが定電流回路１から流れると、第２のＰｃｈＭＯＳトランジスタＰ２は、基準電流Ｉｒｅｆに対して第１及び第２のＰｃｈＭＯＳトランジスタＰ１、Ｐ２のチャネル幅（Ｗｇ）とチャネル長（Ｌｇ）の比で決まる一定な出力電流Ｉｏｕｔを半導体集積回路内部に供給する。
【００２８】
高電位側電源Ｖｃｃと低電位側電源Ｖｅｅとの間に印加される電圧Ｖｔは、
Ｖｔ＝Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４＋Ｖ５・・・・・・・・・・・・・・・式（４）
で表される。
【００２９】
ここで、Ｖ１はゲート接地の第１のＰｃｈＭＯＳトランジスタＰ１のソース・ドレイン間電圧、Ｖ２はＶＢＥ（Ｑ３）、Ｖ３は第３の抵抗Ｒ３に流れる電流と第３の抵抗Ｒ３の抵抗値との積、Ｖ４はコレクタ・エミッタ間電圧ＶＣＥ（Ｑ４）、Ｖ５は第２の抵抗Ｒ２に流れる電流と第２の抵抗Ｒ２の抵抗値との積である。
【００３０】
次に、定電流回路１での高電位側電源Ｖｃｃと基準電流Ｉｒｅｆの関係について説明する。図２は、高電位側電源Ｖｃｃと基準電流Ｉｒｅｆの関係を示した特性図で、図中の実線（ａ）は本実施例の特性を示し、破線（ｂ）は従来の特性を示す。ここで、従来の特性とは、第３の抵抗Ｒ３を省略した定電流回路の特性である。
【００３１】
まず、Ａ領域での動作について説明する。高電位側電源Ｖｃｃが第１のＰｃｈＭＯＳトランジスタＰ１の閾値電圧（Ｖｔｈ）以上になると、第１のＰｃｈＭＯＳトランジスタＰ１がオンして、第１のＰｃｈＭＯＳトランジスタＰ１及び第1の抵抗Ｒ１からカレントミラー回路を構成する第1のＮＰＮトランジスタＱ１及び第３のＮＰＮトランジスタＱ３のベースに電流がそれぞれ供給される。そして、このベース電流により第1及び第３のＮＰＮトランジスタＱ１、Ｑ３が動作する。
【００３２】
ここで、第４のＮＰＮトランジスタＱ４のエミッタ面積は、第２のＮＰＮトランジスタＱ２のエミッタ面積より４倍大きいので、第２のＮＰＮトランジスタＱ２のベース・エミッタ間電圧ＶＢＥ（Ｑ２）の方が第４のＮＰＮトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ（Ｑ４）よりも大きい。このため、第４のＮＰＮトランジスタＱ４が先に動作し、続いて第２のＮＰＮトランジスタＱ２が動作する。
【００３３】
領域Ａでの基準電流Ｉｒｅｆは、トランジスタが飽和領域で動作し本実施例（ａ）及び従来（ｂ）とも高電位側電源Ｖｃｃに対して単調増加する。
【００３４】
次に、Ｂ領域での動作について説明する。従来（ｂ）では、第３及び第４のＮＰＮトランジスタＱ３、Ｑ４のコレクタ電流が増加すると、第２のＮＰＮトランジスタＱ２のベース電流が増加し、第１及び第２のＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流が増加する。そして、第４のＮＰＮトランジスタＱ４のベース電流が増加するので、第３及び第４のＮＰＮトランジスタＱ３、Ｑ４のコレクタ電流が更に増加し、所定の基準電流Ｉｒｅｆ以上のオーバーシュート電流が発生する。
【００３５】
ここで、第1の抵抗Ｒ１の値を１５０ＫΩにしているが、第２の抵抗Ｒ２と第1の抵抗Ｒ１のバランス比が変化、例えば、第２の抵抗Ｒ２の値が一定で、第1の抵抗Ｒ１の値が１５０ＫΩよりも小さくなった場合には第1の抵抗Ｒ１に流れる電流が大きくなるので、更により大きなオーバーシュート電流が発生する。また、第１のＰｃｈＭＯＳトランジスタＰ１の飽和特性が悪化した場合、例えばパンチスルーモードを有するＭＯＳトランジスタの場合においてもより大きなオーバーシュート電流が発生する。
【００３６】
一方、本実施例（ａ）では、第３のＮＰＮトランジスタＱ３と第４のＮＰＮトランジスタＱ４との間に第３の抵抗Ｒ３を設けているので、第４のＮＰＮトランジスタＱ４に流れる電流が増えても第３の抵抗Ｒ３で発生する電圧降下により、第４のＮＰＮトランジスタＱ４のコレクタ・エミッタ間電圧ＶＣＥの上昇を抑制することができる。このため、所定の基準電流Ｉｒｅｆよりも大きなオーバーシュート電流が発生しない。
【００３７】
次に、Ｃ領域での動作について説明する。この領域では第２のＮＰＮトランジスタＱ２が安定動作領域になるので、第３及び第４のＮＰＮトランジスタＱ３、Ｑ４のコレクタ電流を増加させる動作と、第３及び第４のＮＰＮトランジスタＱ３、Ｑ４のコレクタ電流を減少させる動作とが平衡状態になる。このため、第３の抵抗Ｒ３の有無に係わらず、本実施例（ａ）及び従来（ｂ）とも、式（１）で表される所定の基準電流Ｉｒｅｆが流れる。
【００３８】
なお、第１乃至第３の抵抗Ｒ１、Ｒ２、Ｒ３の値が大きく異なるので、一般的には、第１乃至第３の抵抗Ｒ１、Ｒ２、Ｒ３に異なるシート抵抗値（ρｓ）及び異なる材料の抵抗を用いるが、同じ材料で、且つ同じシート抵抗値、例えば、不純物をドープした多結晶シリコン膜を用いると同じ温度係数及び電圧係数が得られ、且つ電圧係数が小さいので、低温から高温領域まで第１乃至３の抵抗Ｒ１、Ｒ２、Ｒ３の抵抗比を一定に保つことができ、温度依存性の少ない定電流回路が可能となる。ここで、第１乃至第３の抵抗Ｒ１、Ｒ２、Ｒ３に同じ材料で、且つ同じシート抵抗値のものを用いれば、第１乃至第３の抵抗Ｒ１、Ｒ２、Ｒ３とも正の温度係数、又は負の温度係数を有することになる。
【００３９】
上述したように、本実施例の定電流回路では、第３のＮＰＮトランジスタＱ３と第４のＮＰＮトランジスタＱ４の間に第３の抵抗Ｒ３を設けているので、第１乃至第４のＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の動作が非平衡状態（Ｂ領域）において、第３及び第４のＮＰＮトランジスタＱ３、Ｑ４に流れる電流が増えても第３の抵抗Ｒ３の電圧降下により所定の基準電流Ｉｒｅｆよりも大きなオーバーシュート電流が発生しない。従って、低電圧領域から電源電圧依存性がなく、且つ高精度に電流を出力できる。
【実施例２】
【００４０】
次に、本発明の実施例２に係わる定電流回路について、図面を参照して説明する。図３は定電流回路を示す回路構成図である。
【００４１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる構成部分のみ説明する。
【００４２】
図３に示すように、定電流回路１ａは、第１のＮＰＮトランジスタＱ１、第２のＮＰＮトランジスタＱ２、第３のＮＰＮトランジスタＱ３、第４のＮＰＮトランジスタＱ４、第１のＰＮＰトランジスタＱ５、第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３から構成されている。
【００４３】
第１のＰＮＰトランジスタＱ５は、ベースがコレクタに接続され、高電位側電源Ｖｃｃと第３のＮＰＮトランジスタＱ３の間に設けられている。第２のＰＮＰトランジスタＱ６は、エミッタが高電位側電源Ｖｃｃに接続され、ベースが第１のＰＮＰトランジスタＱ５のベースに接続され、第１のＰＮＰトランジスタＱ５とカレントミラー回路を構成している。
【００４４】
そして、定電流回路１ａが安定動作し、一定な基準電流Ｉｒｅｆが定電流回路１ａから流れると、第２のＰＮＰトランジスタＱ６は、実施例１と同様に、半導体集積回路内部に一定な出力電流Ｉｏｕｔを供給する。
【００４５】
上述したように、本実施例の定電流回路では、実施例１による効果の他に、回路を構成するトランジスタをすべてバイポーラトランジスタで構成しているので、
定電流回路を内蔵する半導体集積回路の製造工程を短縮することができる。
【実施例３】
【００４６】
次に、本発明の実施例３に係わる半導体集積回路について、図面を参照して説明する。図４は定電流回路を示す回路構成図である。
【００４７】
以下、本実施例において、実施例２と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる構成部分のみ説明する。
【００４８】
図４に示すように、定電流回路１ｂは、第１のＮＰＮトランジスタＱ１、第２のＮＰＮトランジスタＱ２、第３のＮＰＮトランジスタＱ３、第４のＮＰＮトランジスタＱ４、第５のＮＰＮトランジスタＱ８、第６のＮＰＮトランジスタＱ９、第１のＰＮＰトランジスタＱ５、第３のＰＮＰトランジスタＱ７、第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３から構成されている。
【００４９】
第５のＮＰＮトランジスタＱ８は、コレクタが第１の抵抗Ｒ１を介して高電位側電源Ｖｃｃに接続され、ベースがコレクタに接続され、エミッタが第６のＮＰＮトランジスタのコレクタに接続されている。第６のＮＰＮトランジスタＱ９は、ベースがコレクタに接続され、エミッタが低電位側電源Ｖｅｅに接続されている。
【００５０】
そして、第５のＮＰＮトランジスタＱ８のベース及びコレクタは、第１及び第３のＮＰＮトランジスタＱ１、Ｑ３のベースに接続されている。第３のＰＮＰトランジスタＱ７は、エミッタが高電位側電源Ｖｃｃに接続され、ベースがコレクタに接続され、コレクタが第１のＮＰＮトランジスタＱ１のコレクタに接続されている。なお、第３のＰＮＰトランジスタＱ７は、第１のＮＰＮトランジスタＱ１のコレクタ電位と第３のＮＰＮトランジスタＱ３のコレクタ電位を同一にするために設けられている。
【００５１】
ここで、第１の抵抗Ｒ１、第５のＮＰＮトランジスタＱ８、及び第６のＮＰＮトランジスタＱ９から構成されるバイアス供給源２は、高電位側電源Ｖｃｃが高電位になっても第１及び第３のＮＰＮトランジスタＱ１、Ｑ３のベース電位を基準電位ＶＲＥに固定する。この基準電位ＶＲＥは、
ＶＲＥ＝２ＶＢＥ＋Ｖｅｅ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（５）
で表される。ここで、２ＶＢＥは第５及び第６のＮＰＮトランジスタＱ８、Ｑ９のベース・エミッタ間電圧の和である。
【００５２】
上述したように、本実施例の定電流回路では、実施例２による効果と他に、第１乃至第４のＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の飽和特性が低下した場合、例えば、電流増幅率（ｈｆｅ）が増大、或いは不純物プロファイルが浅いＲＦトランジスタを用いた場合の低Ｖａ（低アーリ電圧）であっても、第１及び第３のＮＰＮトランジスタＱ１、Ｑ３のベース電位が基準電位ＶＲＥに固定され、且つ第１及び第３のＮＰＮトランジスタＱ１、Ｑ３のコレクタ電位が同電位に保たれているので、アーリ効果の影響を抑制でき、高電圧領域での基準電流Ｉｒｅｆを一定に保つことができる。
【００５３】
従って、トランジスタの特性に影響されずに、低電圧から高電圧領域まで電源電圧依存性がなく、且つ高精度に電流を出力できる。    
【実施例４】
【００５４】
次に、本発明の実施例４に係わる定電流回路について、図面を参照して説明する。図５は定電流回路を示す回路構成図である。
【００５５】
以下、本実施例において、実施例３と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる構成部分のみ説明する。
【００５６】
図５に示すように、定電流回路１ｃは、第１のＮＰＮトランジスタＱ１、第２のＮＰＮトランジスタＱ２、第３のＮＰＮトランジスタＱ３、第４のＮＰＮトランジスタＱ４、第５のＮＰＮトランジスタＱ８、第６のＮＰＮトランジスタＱ９、第７のＮＰＮトランジスタＱ１０、第８のＮＰＮトランジスタＱ１１、第１のＰＮＰトランジスタＱ５、第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３から構成されている。
【００５７】
第7のＮＰＮトランジスタＱ１０は、コレクタが第1のＰＮＰトランジスタＱ５を介して高電位側電源Ｖｃｃに接続され、ベースが第1及び第３のＮＰＮトランジスタＱ１、Ｑ３のベースに接続され、エミッタが第８のＮＰＮトランジスタＱ１１のコレクタに接続されている。そして、第7のＮＰＮトランジスタＱ１０のベースはバイアス供給源２の基準電位ＶＲＥに固定されている。
【００５８】
第８のＮＰＮトランジスタＱ１１は、ベースが第４のＮＰＮトランジスタＱ４のベースに接続され、エミッタが低電位側電源Ｖｅｅに接続されている。
【００５９】
上述したように、本実施例の定電流回路では、第1のＮＰＮトランジスタＱ１、第３のＮＰＮトランジスタ、及び第７のＮＰＮトランジスタＱ１０のベース電位が基準電位ＶＲＥに固定され、且つ第７のＮＰＮトランジスタＱ１０のコレクタのインピーダンスを大きくしているので、実施例２による効果と同様にアーリ効果の影響を抑制でき、高電圧領域での基準電流Ｉｒｅｆを一定に保つことができる。
【００６０】
従って、トランジスタの特性に影響されずに、低電圧から高電圧領域まで電源電圧依存性がなく、且つ高精度に電流を出力できる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
例えば、実施例１では、第１の抵抗Ｒ１及びＰｃｈＭＯＳトランジスタＰ１と第２及び第４のＮＰＮトランジスタＱ２、Ｑ４の間に、第１及び第３のＮＰＮトランジスタＱ１、Ｑ３から構成されるカレントミラー回路を１段設けているが、
更にもう１段縦続接続してもよい。
【００６３】
更に、上記実施例では、第１乃至第３の抵抗Ｒ１、Ｒ２、Ｒ３に不純物をドープした多結晶シリコン膜を用いているが、温度係数の小さいＣｒＳｉＯ（クロムサーメット）等の金属サーメット膜、又はＣｒＳｉ（クロムシリコン）等の金属シリコン化合物膜（金属シリサイド膜ともいう）を用いてもよい。  
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１に係わる定電流回路を示す回路構成図。
【図２】本発明の実施例１に係わる高電位側電源Ｖｃｃと基準電流Ｉｒｅｆの関係を示した特性図。
【図３】本発明の実施例２に係わる定電流回路を示す回路構成図。
【図４】本発明の実施例３に係わる定電流回路を示す回路構成図。
【図５】本発明の実施例４に係わる定電流回路を示す回路構成図。
【図６】従来の定電流回路を示す回路構成図。
【符号の説明】
【００６５】
１、１ａ、１ｂ、１ｃ、１００  定電流回路
２  バイアス供給源
Ｉｏｕｔ  出力電流
Ｉｒｅｆ  基準電流
Ｐ１  第１のＰｃｈＭＯＳトランジスタ
Ｐ２  第２のＰｃｈＭＯＳトランジスタ
Ｑ１、Ｑ１０１  第１のＮＰＮトランジスタ
Ｑ２、Ｑ１０２  第２のＮＰＮトランジスタ
Ｑ３、Ｑ１０３  第３のＮＰＮトランジスタ
Ｑ４、Ｑ１０４  第４のＮＰＮトランジスタ
Ｑ５、Ｑ１０５  第１のＰＮＰトランジスタ
Ｑ６、Ｑ１０６  第２のＰＮＰトランジスタ
Ｑ７  第３のＰＮＰトランジスタ
Ｑ８  第５のＮＰＮトランジスタ
Ｑ９  第６のＮＰＮトランジスタ
Ｑ１０  第７のＮＰＮトランジスタ
Ｑ１１  第８のＮＰＮトランジスタ
Ｒ１、Ｒ１０１  第１の抵抗
Ｒ２、Ｒ１０２  第２の抵抗
Ｒ３  第３の抵抗
Ｖ１  第１の電圧
Ｖ２  第２の電圧
Ｖ３  第３の電圧
Ｖ４  第４の電圧
Ｖ５  第５の電圧
ＶＲＥ  基準電位
Ｖｃｃ  高電位側電源
Ｖｅｅ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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