(57)【要約】【課題】  位相同期した装置内クロックにより通信制御する通信制御装置に関し、外部クロックに位相同期した装置内クロックの生成を可能とする。【解決手段】  ＥＣＩ盤１と内部クロック生成部と複数のＬＩＵとからのクロックを選択して装置内クロックを生成し、この装置内クロックを装置内各部に分配するＳＣＫ盤２を備え、ＥＣＩ盤１は、少なくとも８ｋＨｚ周期の装置内監視フレームを生成してＳＣＫ盤２に送出するＣＰＩＤフレーム生成部７を有し、ＳＣＫ盤２は、ＥＣＩ盤１とＬＩＵと内部クロック生成部とからのクロック及びＣＰＩＤを選択する為のセレクタ８，ＣＰＩＤフレーム受信部１０，ＦＴＯＰセレクタ１１，ＣＰＩＤ調停部１２を含む構成と、選択されたクロックに同期した装置内クロックを生成する位相同期回路９と、装置内クロックを基に、選択されたＣＰＩＤに位相同期した装置内フレームパルスを生成する装置内８ｋＦＰ生成部１３とを有する。【選択図】      図１
2005065062.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックインタフェース盤と内部クロック生成部と複数の回線インタフェース盤とからのクロックを選択して装置内クロックを生成し、該装置内クロックを装置内各部に分配するクロック生成盤を備えた通信制御装置に於いて、
前記外部クロックインタフェース盤は、少なくとも８ｋＨｚ周期の装置内監視フレームを生成して前記クロック生成盤に送出する手段を有し、
前記クロック生成盤は、前記外部クロックインタフェース盤と前記回線インタフェース盤と前記内部クロック生成部とからのクロック及び装置内監視フレームを選択する手段と、該手段により選択されたクロックに同期した前記装置内クロックの生成手段と、該生成手段からの装置内クロックを基に、選択された前記装置内監視フレームのフレームパルスに位相同期した装置内フレームパルスの生成手段とを有する
ことを特徴とする通信制御装置。
【請求項２】
前記８ｋＨｚ周期の装置内監視フレームは０．４ｋＨｚ周期のクロック成分を含み、前記クロック生成盤は、選択された前記装置内監視フレームに位相同期し且つ前記０．４ｋＨｚ周期のクロック成分を含む装置内フレームパルスの生成手段を有することを特徴とする請求項１記載の通信制御装置。
【請求項３】
前記装置内監視フレームに実装情報を付加し、前記クロック生成盤の前記装置内監視フレームを選択する手段は、前記実装情報が未実装を示す時に該実装情報を付加した装置内監視フレーム及び該装置内監視フレームに対応したクロックを選択しない構成を有することを特徴とする請求項１記載の通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置内監視フレームを利用して、従属同期モードに従って選択したクロックに位相同期した装置内クロックを生成して装置内各部に分配し、通信制御を行う通信制御装置に関する。
【背景技術】
【０００２】
ネットワークに接続して同期通信処理を行う通信制御装置に於いて、複数のクロックの品質情報を基に選択したクロックに同期化したクロックを生成し、その生成したクロックを用いて通信処理を行う構成が適用されている。従って、伝送路を介して供給されるクロックを選択する伝送路従属モードと、外部クロック供給装置から供給されるクロックを選択する外部従属モードと、内部クロック生成部からのクロックを選択する内部従属モードとの何れかのモードとに遷移して通信制御を行うことができる。
【０００３】
又ネットワークに接続された通信制御装置は、回線に接続する為の回線インタフェース盤と、外部クロックを受信する為の外部クロックインタフェース盤と、クロック生成及び分配を行うクロック生成・分配盤と、回線対応の回線インタフェース盤とを含む構成を有し、複数の外部クロックインタフェース盤と、クロック生成・分配盤との間をクロックパスで接続する為に、予め定めたスロットに実装するものであった。
【０００４】
又外部クロックとして、例えば、８ｋＨｚのクロック成分を含む６４ｋＨｚのクロックが外部クロックインタフェース盤に入力され、この外部クロックインタフェース盤に於いて、６４ｋＨｚの外部クロックに同期した２５ＭＨｚのクロックを生成し、それを分周した６．４８ＭＨｚのクロックをクロック生成・分配盤に供給する。
【０００５】
クロック生成・分配盤は、外部クロックインタフェース盤からのクロックと内部クロック発生部からのクロックと回線インタフェース盤からのクロックとの何れかを選択し、そのクロックに同期した装置内クロックを生成して、同期通信処理を行うものである。その場合、例えば、２５ＭＨｚの装置内クロックと、その装置内クロックに同期した８ｋＨｚのクロックとを生成して、通信装置内の各パッケージへ分配するものである。又例えば、ピンポン伝送等に於いては、０．４ｋＨｚのクロックを生成する構成も知られている。
【０００６】
又ＩＳＤＮ対応の構内交換機に於いて、複数の回線インタフェース装置で抽出した８ｋＨｚのフレームパルスの何れか一つを選択して基準フレームパルスとし、この基準フレームに同期したクロックを生成して装置内クロックとする構成が知られている（例えば、特許文献１参照）。又同期伝送網に於いて、回線インタフェースの実装情報等を含めて、複数の外部クロックの品質情報を基に判定した一つの外部クロックを選択し、この外部クロックを用いて送受信処理する装置が知られている（例えば、特許文献２参照）。
【特許文献１】特開平５−４９０６１号公報
【特許文献２】特開平１０−１１２７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の外部クロックインタフェース盤は、６４ｋＨｚのクロックを入力する為に、予め定めた位置のスロットに実装する構成であった。従って、他の位置のスロットに実装する場合は、バックワイヤボードの配線をジャンパー線等により変更する必要があった。その為、伝送路従属モードと内部従属モードとの何れかのモードに遷移し、外部従属モードには遷移しないように設定した場合、外部クロックインタフェース盤を未実装として、空きスロットが生じても、他のパッケージを実装することができないものであり、従って、拡張性に劣るものであった。
【０００８】
又従来の通信制御装置に於いては、外部クロックの周波数に同期した複数種類のクロックを生成して、装置内に供給するものであり、例えば、８ｋＨｚクロックは装置内２５Ｍクロックに周波数同期はしているが、位相同期していないものである。その為、前述の従属モードの遷移により、クロックの位相跳躍が発生し、同期通信処理が不安定状態となる問題がある。
【０００９】
本発明は、クロック生成・分配盤を任意のスロットに実装可能とし、且つ各クロックの位相同期を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の通信制御装置は、外部クロックインタフェース盤と内部クロック生成部と複数の回線インタフェース盤とからのクロックを選択して装置内クロックを生成し、この装置内クロックを装置内各部に分配するクロック生成盤を備えた通信制御装置に於いて、外部クロックインタフェース盤は、少なくとも８ｋＨｚ周期の装置内監視フレームを生成してクロック生成盤に送出する手段を有し、クロック生成盤は、外部クロックインタフェース盤と回線インタフェース盤と内部クロック生成部とからのクロック及び装置内監視フレームを選択する手段と、この手段により選択されたクロックに同期した装置内クロックの生成手段と、この生成手段からの装置内クロックを基に、選択された装置内監視フレームのフレームパルスに位相同期した装置内フレームパルスの生成手段とを有するものである。
【００１１】
又８ｋＨｚ周期の装置内監視フレームは０．４ｋＨｚ周期のクロック成分を含み、クロック生成盤は、選択された装置内監視フレームに位相同期し且つ０．４ｋＨｚ周期のクロック成分を含む装置内フレームパルスの生成手段を有するものである。又装置内監視フレームに実装情報を付加し、クロック生成盤の装置内監視フレームを選択する手段は、実装情報が未実装を示す時に該実装情報を付加した装置内監視フレーム及び該装置内監視フレームに対応したクロックを選択しない構成を有するものである。
【発明の効果】
【００１２】
外部クロックインタフェース盤からもクロック生成盤に対して８ｋＨｚ周期の装置内監視フレームを転送し、クロック生成盤は、選択したクロック対応の装置内監視フレームの先頭位置を示すパルスに位相同期させた８ｋＨｚ周期のフレームパルスを生成して、装置内各部に分配することにより、装置内各部は、従属モードの遷移時に選択した装置内クロックに位相同期した８ｋＨｚクロック又は０．４ｋＨｚクロックを生成することができるから、位相跳躍が生じることもなく、且つ、外部クロックインタフェース盤の実装スロット位置の制約がなくなる利点がある。
【発明を実施するための最良の形態】
【００１３】
図１を参照すると、外部クロックインタフェース盤１と内部クロック生成部と複数の回線インタフェース盤ＬＩＵとからのクロックを選択して装置内クロックを生成し、この装置内クロックを装置内各部に分配するクロック生成盤２を備えた通信制御装置に於いて、外部クロックインタフェース盤１は、少なくとも８ｋＨｚ周期の装置内監視フレームを生成してクロック生成盤に送出する手段、例えば、ＣＰＩＤフレーム生成部７手段を有し、クロック生成盤２は、外部クロックインタフェース盤と回線インタフェース盤と内部クロック生成部とからのクロック及び装置内監視フレームを選択する手段、例えば、セレクタ８と、ＣＰＩＤフレーム受信部１０，ＦＴＯＰセレクタ１１，ＣＰＩＤ調停部１２を含む構成と、この手段により選択されたクロックに同期した装置内クロックの生成手段、例えば、位相同期回路９と、この生成手段からの装置内クロックを基に、選択された装置内監視フレームのフレームパルスに位相同期した装置内フレームパルスの生成手段、例えば、装置内８ｋＦＰ生成部１３とを有するものである。
【実施例１】
【００１４】
図１は、本発明の実施例の説明図であり、１はＥＣＩ盤（外部クロックインタフェース盤）、２はＳＣＫ盤（クロック生成盤）を示し、回線インタフェース盤ＬＩＵ等は図示を省略している。又３はバイポーラ・ユニポーラ変換部（Ｂ／Ｕ）、４は位相同期回路（ＰＬＬ）、５は分周部、６は８ｋＨｚ抽出部、７はＣＰＩＤ（装置内監視）フレーム生成部、８はセレクタ（ＳＥＬ）、９は位相同期回路（ＰＬＬ）、１０はＣＰＩＤ（装置内監視）フレーム受信部、１１はフレーム先頭パルスセレクタ（ＦＴＯＰＳＥＬ）、１２はＣＰＩＤ（装置内監視）フレーム調停部、１３は装置内８ｋＦＰ（フレームパルス）生成部、１４はＥＣＩ部（クロック生成部）、１５はバイポーラ・ユニポーラ変換部（Ｂ／Ｕ）、１６は位相同期回路（ＰＬＬ）、１７は分周部、１８は８ｋＨｚ抽出部、１９はＣＰＩＤ（装置内監視）フレーム生成部を示す。
【００１５】
ＥＣＩ盤１及びＥＣＩ部１４に入力されるクロックＣＬＫは、例えば、６４ｋＨｚ＋８ｋＨｚのクロック成分、又は６４ｋＨｚ＋８ｋＨｚ＋０．４ｋＨｚのクロック成分を含み、バイポーラ・ユニポーラ変換部（Ｂ／Ｕ）３，１５によりユニポーラ信号に変換されて、位相同期回路４，１６と８ｋＨｚ抽出部６，１８とに転送され、位相同期回路４，１６は、６４ｋＨｚのクロックを基に２５ＭＨｚのクロックを生成し、分周部５，１７により６．４８ＭＨｚのクロックを出力して、セレクタ８に転送する。
【００１６】
又８ｋＨｚ抽出部６，１８は、バイポーラ信号の６４ｋＨｚのクロックのバイポーラ・バイオレーションによる８ｋＨｚのクロックを抽出してＣＰＩＤフレーム生成部７，１９に転送する。このＣＰＩＤフレーム生成部７，１９は、８ｋＨｚのクロックと、装置内２５Ｍクロックとに同期した８ｋＨｚ周期のＣＰＩＤフレームを生成して、ＣＰＩＤフレーム受信部１０に転送する。又図示を省略した複数の回線インタフェース盤ＬＩＵからそれぞれ６．４８ＭＨｚのクロックがセレクタ８に転送され、且つＣＰＩＤフレームがＣＰＩＤ受信部１０に転送される。
【００１７】
又ＣＰＩＤフレーム受信部１０からＦＴＯＰセレクタ１１とＣＰＩＤ調停部１２とにＣＰＩＤフレームが転送され、ＣＰＩＤ調停部１２に於いて障害の有無や品質情報等を基に調停処理を行って、複数の６．４８ＭＨｚのクロックの一つを選択し、その選択情報をセレクタ８とＦＴＯＰセレクタ１１とに入力し、セレクタ８により選択して６．４８ＭＨｚのクロックを位相同期回路９に入力して装置内２５Ｍクロックを生成し、装置内の各パッケージＰＫＣに送出する。又この装置内２５Ｍクロックを基に、８ｋＦＰ生成部１３に於いて、ＦＴＯＰセレクタ１１により選択したフレーム先頭パルスＦＴＯＰに位相同期した装置内８ｋＦＰを各パッケージＰＫＣに送出する。この８ｋＦＰは、セレクタ８により選択した６．４８ＭＨｚのクロックの位相に同期したものとなる。
【００１８】
図２は、クロックの位相の説明図であり、（ａ）は６４ｋＨｚ＋８ｋＨｚのクロック、（ｂ）は８ｋＨｚのクロック、（ｃ）はＣＰＩＤフレーム、（ｄ）はＦＴＯＰ（フレーム先頭パルス、（ｅ）は装置内８ｋＦＰ（フレームパルス）を示す。
【００１９】
図２の（ａ）に示すバイポーラ信号の６４ｋＨｚ＋８ｋＨｚのクロックのφで示すバイポーラ・バイオレーションの位相により、（ｂ）に示す８ｋＨｚのクロックが、８ｋＨｚ抽出部６，１８により抽出される。この８ｋＨｚのクロックの立ち上がり位相に同期した８ｋＨｚ周期のＣＰＩＤフレームが、ＣＰＩＤフレーム生成部７，１９に於いて、（ｃ）に示すように生成される。又ＦＴＯＰセレクタ１１により選択された（ｄ）に示すＦＴＯＰが装置内８ｋＦＰ生成部１３に入力され、装置内２５Ｍクロックに位相同期した装置内８ｋＦＰが、（ｅ）に示すように生成されて、各パッケージＰＫＧへ分配される。
【００２０】
図３はＣＰＩＤフレームの説明図であり、ＣＰＩＤフレームは１２５μｓ（８ｋＨｚ）周期であり、先頭のＦＴＯＰは前述のフレーム先頭パルスである。又ＳＯＦＴは１ビット構成で、ＣＰＩＤ調停では、ＣＰＳＴの最上位ビットとして取り扱われる。そして、装置起動時等に、自ノード出力伝送路が安定していない状態で、他のノードが自ノードの伝送路クロックに従属するのを防止する。又ＩＮＴは１ビットの挿入ビット、ＣＰＳＴは１３ビット構成で、外部クロック供給ラインについて各ノード単位に設定される識別番号であり、ＩＮＴを含めて、１４ビット構成とすることができる。又ＲＨＣＰは８ビット構成で、外部従属ノード中継段数カウント数を示し、マスタノードに於いてその値を設定し、外部スレーブノード通過時にカウントダウンする。又ＳＨＯＰは８ビット構成で、スレーブノードカウント数を示し、マスタノード又は外部スレーブノードがその値を設定し、スレーブノード通過時にカウントダウンする。従って、装置内部の位相同期発振回路の従属段数を示す。又ＰＴＹは１ビット構成のパリティビットを示す。
【００２１】
ＣＰＩＤフレーム受信部１０に入力するＣＰＩＤフレームのＦＴＯＰは、セレクタ８に入力する６．４８ＭＨｚクロックの位相に同期している。従って、選択された６．４８ＭＨｚクロックを基に位相同期回路９に於いて生成した装置内２５Ｍクロックの位相と、装置内８ｋＦＰ生成部１３に於いて生成した装置内フレームパルスの位相とは同期したものとなる。それにより、従属モードの遷移によるクロック切替えが生じた時に、切替えたクロックに位相同期した８ｋＨｚ周期の装置内フレームパルスを各パッケージに分配することができる。
【実施例２】
【００２２】
図４は、本発明の実施例の装置内２５Ｍクロックに位相同期した８ｋＨｚと０．４ｋＨｚとのクロック成分を含む装置内フレームパルスを生成し、各パッケージに分配する場合の説明図であり、（ａ）はバイポーラ信号による６４ｋＨｚ＋８ｋＨｚ＋０．４ｋＨｚのクロック、（ｂ）は８ｋＨｚのクロック、（ｃ）は０．４ｋＨｚのクロック、（ｄ）はＣＰＩＤフレーム、（ｅ）はＦＴＯＰ、（ｆ）は装置内８ｋＦＰを示す。
【００２３】
図４の（ａ）に示すクロックは、８ｋＨｚ周期で、バイポーラ・バイオレーションによって、８ｋＨｚのクロックを重畳し、そのバイポーラ・バイオレーションを０．４ｋＨｚ周期で中止して０．４ｋＨｚのクロックを重畳している。即ち、φ１，φ２，φ３のタイミング位相は８ｋＨｚ周期であるが、その中のφ２は０．４ｋＨｚ周期の位相で、バイポーラ・バイオレーションを中止している。従って、（ｂ）に示す８ｋＨｚのクロックと、（ｃ）に示す０．４ｋＨｚのクロックとを抽出することができる。そして、（ｄ）に示すように、８ｋＨｚのクロックにより、８ｋＨｚ周期のＣＰＩＤフレームを生成する。このＣＰＩＤフレームはバーストデータとして転送するものである。その場合に、（ｅ）の点線で示すＦＴＯＰの中の０．４ｋＨｚ周期毎にＦＴＯＰを省略する。そして、装置内８ｋＦＰ生成部１３は、図４の（ｆ）に示すように、点線で示す位置に相当するフレームパルスを２ビット幅として、０．４ｋＨｚ周期のクロック位相を示すものである。従って、各パッケージに於いては、この装置内８ｋＦＰを用いて、装置内２５Ｍクロックに位相同期した８ｋＨｚクロック及び０．４ｋＨｚクロックを抽出し、例えば、ピンポン伝送処理を実行することができる。
【実施例３】
【００２４】
図５は、本発明の実施例の実装情報を付加したＣＰＩＤフレームの説明図であり、図３と同一符号は、同一内容を示し、ＥＣはクロックを生成する外部クロックインタフェース盤又はクロック生成部の実装の有無を示すビットである。ＣＰＩＤ調停部１２は、このビットＥＣが実装（例えば、“１”）を示す場合は、ＣＰＩＤフレームの内容に従って調停を行い、又未実装（例えば、“０”）を示す場合は、そのＣＰＩＤフレームを無視して調停を行うことができる。
【実施例４】
【００２５】
図６は、本発明の実施例のＣＰＩＤフレームを利用して６４ｋＨｚクロックを転送する場合の説明図であり、（ａ）はＳＣＫ盤２からＥＣＩ盤１（図１参照）に転送する６４ｋＨｚクロック成分を含むＣＰＩＤフレームを示す。即ち、ＣＰＩＤフレームは、８ｋＨｚ周期で、前述のように３２ビット或いは３３ビット構成のバーストデータであるから、無効データ部分が多いものである。そこで、この無効データ部分に６４ｋＨｚ周期で“０”を挿入する。ＥＣＩ盤１は、このＣＰＩＤフレームから（ｂ）に示す６４ｋＨｚのクロックを抽出して、前述のように、６．４８ＭＨｚのクロックと８ｋＨｚ周期のＣＰＩＤフレームとを生成して、ＳＣＫ盤２に転送する。従って、拡張シェルフにＥＣＩ盤を実装した場合にも、ＳＣＫ盤２との間で、クロックの転送を行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例の説明図である。
【図２】クロック位相の説明図である。
【図３】ＣＰＩＤフレームの説明図である。
【図４】０．４ｋＨｚクロック成分の説明図である。
【図５】実装情報を含むＣＰＩＤフレームの説明図である。
【図６】ＣＰＩＤフレームを利用した６４ｋＨｚクロックの説明図である。
【符号の説明】
【００２７】
１  ＥＣＩ盤
２  ＳＣＫ盤
３  バイポーラ・ユニポーラ変換部（Ｂ／Ｕ）
４  位相同期回路（ＰＬＬ）
５  分周部
６  ８ｋＨｚ
７  ＣＰＩＤフレーム生成部
８  セレクタ（ＳＥＬ）
９  位相同期回路（ＰＬＬ）
１０  ＣＰＩＤフレーム受信部
１１  ＦＴＯＰセレクタ（ＦＴＯＰＳＥＬ）
１２  ＣＰＩＤ調停部
１３  装置内８ｋＦＰ生成部
１４  ＥＣＩ部
【図１】
2005065062.tif 000003
【図２】
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【図３】
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【図４】
2005065062.tif 000006
【図５】
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【図６】
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