(57)【要約】【課題】  入力信号のトランジション区間で安定的に動作するパスゲート回路とこれを備えるセルフリフレッシュ回路及びパスゲート回路の制御方法を提供する。【解決手段】  パスゲート部及びパスゲート制御部を備えることを特徴とするパスゲート回路。前記パスゲート部は、スイッチング制御信号に応答して入力信号を設定時間の間遅延させ、その遅延された入力信号を出力信号として出力する。前記パスゲート制御部は、スイッチング制御信号を出力し、内部制御信号に応答して入力信号でトランジションの存在を判断し、その判断結果によってスイッチング制御信号をイネーブル／ディセーブルさせる。前記パスゲート回路とこれを備えるセルフリフレッシュ回路及びパスゲート回路の制御方法は入力信号のトランジション区間で安定的に動作しうる。【選択図】  図３
2005130493.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング制御信号に応答して入力信号を設定時間の間遅延させ、その遅延された入力信号を出力信号として出力するパスゲート部と、
前記スイッチング制御信号を出力し、第１内部制御信号に応答して前記入力信号のトランジション有無を判断し、その判断結果によって前記スイッチング制御信号をイネーブル／ディセーブルさせるパスゲート制御部と、を備えることを特徴とするパスゲート回路。
【請求項２】
前記パスゲート部は、
前記入力信号を受信して第１設定時間の間遅延させ、その遅延された入力信号を内部信号として出力する第１遅延回路と、
前記スイッチング制御信号がイネーブルされる時にターンオンされ、前記スイッチング制御信号がディセーブルされる時にターンオフされ、ターンオン時に前記内部信号を受信して出力するスイッチング回路と、
前記内部信号を受信して第２設定時間の間遅延させ、その遅延された内部信号を前記出力信号として出力する第２遅延回路と、
前記スイッチング回路と前記第２遅延回路との間に連結され、前記内部信号のレベルを設定されたレベルに維持させるラッチ回路と、を備えることを特徴とする請求項１に記載のパスゲート回路。
【請求項３】
前記スイッチング回路は、
前記スイッチング制御信号を反転させるインバータと、
前記スイッチング制御信号と反転されたスイッチング制御信号とに応答してターンオン／オフされる伝送ゲートと、を備えることを特徴とする請求項２に記載のパスゲート回路。
【請求項４】
前記パスゲート制御部は、
前記第１内部制御信号を受信して設定時間の間遅延させ、その遅延された第１内部制御信号を第２内部制御信号として出力する遅延回路と、
前記第１内部制御信号に応答して前記入力信号のレベルと前記出力信号のレベルとを比較し、比較信号を出力する比較器と、
前記第２内部制御信号と前記比較信号とに応答して前記スイッチング制御信号を出力する出力回路と、を備えることを特徴とする請求項１に記載のパスゲート回路。
【請求項５】
前記パスゲート制御部は、前記第１内部制御信号を出力する制御部をさらに備えることを特徴とする請求項４に記載のパスゲート回路。
【請求項６】
前記比較器は、前記第１内部制御信号がディセーブルされる時にイネーブルされ、前記スイッチング制御信号がディセーブルされる時にディセーブルされることを特徴とする請求項４に記載のパスゲート回路。
【請求項７】
前記入力信号のレベルが前記出力信号のレベルと等しい場合、前記比較器が前記入力信号のトランジションが存在していないと判断し、前記比較信号をディセーブルさせ、前記入力信号のレベルが前記出力信号のレベルと異なる場合、前記比較器が前記入力信号のトランジションが存在すると判断し、前記比較信号をイネーブルさせることを特徴とする請求項４に記載のパスゲート回路。
【請求項８】
前記出力回路は、前記第２内部制御信号と前記比較信号とのうち何れか一つがイネーブルされる時に前記スイッチング制御信号をイネーブルさせ、前記第２内部制御信号と前記比較信号とが全てディセーブルされる時に前記スイッチング制御信号をディセーブルさせることを特徴とする請求項４に記載のパスゲート回路。
【請求項９】
パスゲート回路の制御方法において、
(ａ)第１内部制御信号を遅延させ、その遅延された信号を第２内部制御信号として出力する段階と、
(ｂ)前記第２内部制御信号と比較信号とにより決定される論理レベルを有するスイッチング制御信号を出力する段階と、
(ｃ)前記スイッチング制御信号の状態に基づいて入力信号を遅延させることにより獲得された出力信号を選択的に出力するか、または出力動作を停止する段階と、
(ｄ)前記第１内部制御信号がディセーブルされる時、前記入力信号のレベルを前記出力信号のレベルと比較し、その比較結果によって前記比較信号をイネーブル／ディセーブルさせる段階と、を含むことを特徴とするパスゲート回路の制御方法。
【請求項１０】
前記(ｂ)段階において、前記スイッチング制御信号は、前記第２内部制御信号と前記比較信号とのうち少なくとも一つがイネーブルされる時にイネーブルされ、前記第２内部制御信号と前記比較信号とが全てディセーブルされる時にディセーブルされることを特徴とする請求項９に記載のパスゲート回路の制御方法。
【請求項１１】
前記(ｄ)段階は、
(ｄ１)前記スイッチング制御信号がディセーブルされる時に前記比較動作を停止する段階を含むことを特徴とする請求項１０に記載のパスゲート回路の制御方法。
【請求項１２】
メモリセルアレイを含む半導体メモリ装置のセルフリフレッシュ回路において、
リフレッシュ制御信号に応答してイネーブル／ディセーブルされ、イネーブルされる時に周期的に入力パルス信号を発生させるカウンタと、
前記リフレッシュ制御信号に応答してイネーブル／ディセーブルされ、イネーブルされる時に前記入力パルス信号を受信して遅延させ、その遅延された入力パルス信号を出力パルス信号として出力するパスゲート回路と、
前記出力パルス信号に応答して内部アドレス信号を発生させるセルフリフレッシュ制御部と、
前記内部アドレス信号に応答して前記メモリセルアレイのワードラインを順次にイネーブルさせてセルフリフレッシュ動作を行うセルフリフレッシュ実行部と、を備え、
前記パスゲート回路は、
スイッチング制御信号に応答して前記入力パルス信号を設定時間の間遅延させ、その遅延された入力パルス信号を前記出力パルス信号として出力するパスゲート部と、
前記スイッチング制御信号を出力し、内部制御信号に応答して前記入力パルス信号でトランジションの存在を判断し、その判断結果によって前記スイッチング制御信号をイネーブル／ディセーブルさせるパスゲート制御部と、を備えることを特徴とする半導体メモリ装置のセルフリフレッシュ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路に係り、特にパスゲート回路に関する。
【背景技術】
【０００２】
一般に、パスゲート回路は、半導体メモリ装置のスイッチング動作が必要な多様な部分で使われる。例えば、ラッチ回路を含む半導体メモリ装置のデータ出力回路でパスゲート回路が使われうる。パスゲート回路は、所定の制御信号に応答してオン/オフされ、オンされる時の入力信号を受信して出力する。従来のパスゲート回路を含むラッチ回路の一例が特許文献１に開示されている。
【０００３】
従来技術によるパスゲート回路の一例が図１に図示される。図１を参照すれば、パスゲート回路１０は、スイッチング部２０とラッチ部３０とを含む。前記スイッチング部２０は伝送ゲート２１とインバータ２２とを含み、前記ラッチ部３０はインバータ３１、３２を含む。前記伝送ゲート２１は、外部の制御信号ＣＴＬに応答してターンオンまたはターンオフする。
【０００４】
前記のように構成された従来のパスゲート回路１０は、入力信号ＩＮのレベルと前記制御信号ＣＴＬのレベルとが同時に変化する時、非常に不完全に動作する。このように、前記入力信号ＩＮのレベルと前記制御信号ＣＴＬのレベルとが同時に変化する場合が、図２に図示される。図２を参照すれば、前記入力信号ＩＮがハイレバルからローレベルに変化する時、前記制御信号ＣＴＬもハイレバルからローレベルに変化する。前記パスゲート回路１０の伝送ゲート２１は、前記制御信号ＣＴＬがハイレバルである時にターンオンされ、前記制御信号ＣＴＬがローレベルである時にターンオフされる。
【０００５】
この場合、前記パスゲート回路１０の出力信号ＯＵＴのレベルは、望ましく“Ａ”と表示された前記出力信号ＯＵＴの部分のように、入力信号ＩＮのレベルと同一に変化されなければならない。前記パスゲート回路１０は、前記制御信号ＣＴＬのレベル変化のない区間で前記入力信号ＩＮのレベルが変化する時には正常に動作する。
【０００６】
ところが、前記入力信号ＩＮのレベルと前記制御信号ＣＴＬのレベルとが同時に変化する時、前記パスゲート回路１０は不安定に異常動作する。換言すれば、前記パスゲート回路１０の前記出力信号ＯＵＴのレベルが“Ｂ”と表示されたように、所定の遅延時間以後に前記入力信号ＩＮのレベルと同一になる。また、前記パスゲート回路１０が“Ｃ”と表示されたように、前記入力信号ＩＮと全く違う出力信号ＯＵＴを出力することもある。このような問題は、前記パスゲート回路１０のスイッチング時間が短くなるほど一層悪化される。
【０００７】
また、正確な動作が要求される半導体メモリ装置のセルフリフレッシュ回路において、このようなパスゲート回路が使われる場合、前記パスゲート回路の不安定な動作によって、前記セルフリフレッシュ回路が誤動作を起こすおそれもある。
【特許文献１】米国特許第５，９３９，９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、入力信号のレベルが変化するトランジション区間で安定的に動作するパスゲート回路を提供することである。
本発明が解決しようとする他の技術的課題は、入力信号のレベルが変化するトランジション区間で安定的に動作するパスゲート回路を備える半導体メモリ装置のセルフリフレッシュ回路を提供することである。
本発明が解決しようとするさらに他の技術的課題は、入力信号のレベルが変化するトランジション区間で安定的に動作するパスゲート回路の制御方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、パスゲート部及びパスゲート制御部を含むパスゲート回路が提供される。前記パスゲート部は、スイッチング制御信号に応答して入力信号を設定時間の間遅延させ、遅延された前記入力信号を出力信号として出力する。前記パスゲート制御部は、スイッチング制御信号を出力し、内部制御信号に応答して入力信号のトランジション有無を判断し、その判断結果によってスイッチング制御信号をイネーブル／ディセーブルさせる。
【００１０】
一実施の形態において、前記パスゲート部は、前記入力信号を受信して第１設定時間の間遅延させ、遅延された前記入力信号を内部信号として出力する第１遅延回路と、前記スイッチング制御信号がイネーブルされる時にターンオンされ、前記スイッチング制御信号がディセーブルされる時にターンオフされ、ターンオン時に前記内部信号を受信して出力するスイッチング回路と、前記スイッチング回路から出力される前記内部信号を受信して第２設定時間の間遅延させ、遅延された前記内部信号を前記出力信号として出力する第２遅延回路と、前記スイッチング回路と前記第２遅延回路との間に連結され、前記内部信号のレベルを所定レベルに維持させるラッチ回路と、を備える。前記スイッチング回路は、前記スイッチング制御信号を反転させるインバータと、前記スイッチング制御信号と反転されたスイッチング制御信号とに応答してターンオン／オフされる伝送ゲートと、を含むことができる。
【００１１】
一実施の形態において、前記パスゲート制御部は、前記第１内部制御信号を受信して設定時間の間遅延させ、遅延された前記第１内部制御信号を第２内部制御信号として出力する遅延回路と、前記第１内部制御信号に応答して前記入力信号と前記出力信号とのレベルを比較し、比較信号を出力する比較器と、前記第２内部制御信号と前記比較信号とに応答して前記スイッチング制御信号を出力する出力回路と、を備える。前記パスゲート制御部は、前記第１内部制御信号を出力する制御部をさらに含みうる。一実施の形態において、前記比較器は、前記第１内部制御信号がディセーブルされる時にイネーブルされ、前記スイッチング制御信号がディセーブルされる時ディセーブルされる。一実施の形態において、前記入力信号のレベルが前記出力信号のレベルと等しい場合、前記比較器が前記入力信号のトランジションが存在していないと判断し、前記比較信号をディセーブルさせ、前記入力信号のレベルが前記出力信号のレベルと異なる場合、前記入力信号のトランジションが存在すると判断し、前記比較信号をイネーブルさせる。一実施の形態において、前記出力回路は、前記第２内部制御信号と前記比較信号のうち何れか一つがイネーブルされる時に前記スイッチング制御信号をイネーブルさせ、前記第２内部制御信号と前記比較信号とが全てディセーブルされる時に前記スイッチング制御信号をディセーブルさせる。
【００１２】
本発明の他の一観点によれば、メモリセルアレイを含む半導体メモリ装置のセルフリフレッシュ回路が提供される。セルフリフレッシュ回路は、カウンタ、パスゲート回路、セルフリフレッシュ制御部、及びセルフリフレッシュ実行部を含む。前記カウンタは、リフレッシュ制御信号に応答してイネーブル／ディセーブルされ、イネーブルされる時に一定周期ごとに入力パルス信号を発生させる。前記パスゲート回路は、リフレッシュ制御信号に応答してイネーブル／ディセーブルされ、イネーブルされる時に入力パルス信号を受信して遅延させ、遅延された入力パルス信号を出力パルス信号として出力する。パスゲート回路はパスゲート部とパスゲート制御部とを備える。パスゲート部は、スイッチング制御信号に応答して入力パルス信号を設定時間の間遅延させ、遅延された入力パルス信号を出力パルス信号として出力する。前記パスゲート制御部は、スイッチング制御信号を出力し、内部制御信号に応答して入力信号のトランジション有無を判断し、その判断結果によってスイッチング制御信号をイネーブル／ディセーブルさせる。
【００１３】
前記セルフリフレッシュ制御部は、出力パルス信号に応答して内部アドレス信号を発生させる。前記セルフリフレッシュ実行部は、内部アドレス信号に応答してメモリセルアレイのワードラインを順次にイネーブルさせてセルフリフレッシュ動作を行う。
【００１４】
本発明のまた他の一観点によれば、(ａ)第１内部制御信号を遅延させ、その遅延された信号を第２内部制御信号として出力する段階と、(ｂ)前記第２内部制御信号と比較信号とにより決定される論理レベルを有するスイッチング制御信号を出力する段階と、(ｃ)前記スイッチング制御信号の状態に基づいて入力信号を遅延させることにより獲得された出力信号を選択的に出力するか、または出力動作を停止する段階と、(ｄ)前記第１内部制御信号がディセーブルされる時、前記入力信号のレベルと前記出力信号のレベルとを比較し、その比較結果によって前記比較信号をイネーブル／ディセーブルさせる段階と、を含むパスゲート回路の制御方法が提供される。
【００１５】
一実施の形態において、前記(ｂ)段階で、前記スイッチング制御信号は、前記第２内部制御信号と比較信号とのうち少なくとも一つがイネーブルされる時にイネーブルされ、前記第２内部制御信号と比較信号が全てディセーブルされる時にディセーブルされる。
一実施の形態において、前記(ｄ)段階は、前記スイッチング制御信号がディセーブルされる時に前記比較動作を停止する段階を含む。
【発明の効果】
【００１６】
本発明に係るパスゲート回路は、入力信号のレベルが変化するトランジション区間で安定的に動作することができる。
【発明を実施するための最良の形態】
【００１７】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
【００１８】
図３は、本発明に係るパスゲート回路を示す図面である。図３のように、パスゲート回路１００は、パスゲート部１０１とパスゲート制御部１０２とを含む。前記パスゲート部１０１は、第１遅延回路１１０、スイッチング回路１２０、ラッチ回路１３０、及び第２遅延回路１４０を含む。また、前記パスゲート制御部１０２は、制御部１５０、第３遅延回路１６０、比較器１７０、及び出力回路１８０を含む。
【００１９】
前記第１遅延回路１１０は、入力信号ＩＮを受信して第１設定時間の間遅延させ、遅延された前記入力信号ＩＮを内部信号ＩＮＴとして出力する。前記スイッチング回路１２０は、伝送ゲート１２１とインバータ１２２とを含む。前記インバータ１２２は、スイッチング制御信号ＳＣＴＬを反転させ、その反転されたスイッチング制御信号／ＳＣＴＬを出力する。前記伝送ゲート１２１は、前記スイッチング制御信号ＳＣＴＬと前記反転されたスイッチング制御信号／ＳＣＴＬとに応答してターンオン／オフされる。前記伝送ゲート１２１は、ターンオン時に前記内部信号ＩＮＴを受信して出力する。前記ラッチ回路１３０はインバータ１３１、１３２を含む。前記インバータ１３１、１３２は、前記伝送ゲート１２１から出力される前記内部信号ＩＮＴのレベルを安定的に維持する。前記第２遅延回路１４０は、前記内部信号ＩＮＴを第２設定時間の間遅延させ、遅延された前記内部信号ＩＮＴを出力信号ＯＵＴとして出力する。
【００２０】
次に、前記制御部１５０は第１内部制御信号ＣＴＬ１を出力する。前記第３遅延回路１６０は、前記第１内部制御信号ＣＴＬ１を第３設定時間の間遅延させ、遅延された前記第１内部制御信号ＣＴＬ１を第２内部制御信号ＣＴＬ２として出力する。前記比較器１７０は、前記入力信号ＩＮと前記出力信号ＯＵＴとのレベルを比較し、その比較結果によって比較信号ＡＳＴＤを出力する。ここで、前記比較器１７０は、前記第１内部制御信号ＣＴＬ１に応答してイネーブルされ、前記スイッチング制御信号ＳＣＴＬに応答してディセーブルされる。
【００２１】
前記出力回路１８０はＮＯＲゲートに具現できる。前記ＮＯＲゲート１８０は、前記第２内部制御信号ＣＴＬ２と前記比較信号ＡＳＴＤとに応答して、前記スイッチング制御信号ＳＣＴＬを出力する。
【００２２】
次に、図３及び図４に基づき、前記のように構成された本発明に係るパスゲート回路の動作を説明する。図４は、図３に示されたパスゲート回路と関連した主要信号のタイミング図である。
【００２３】
前記制御部１５０がハイレバルの第１内部制御信号ＣＴＬ１を出力する。第３遅延回路１６０は、前記第１内部制御信号ＣＴＬ１を第３設定時間の間遅延させて、第２内部制御信号ＣＴＬ２を出力する。ＮＯＲゲート１８０は、前記第２内部制御信号ＣＴＬ２と比較信号ＡＳＴＤとに応答して、スイッチング制御信号ＳＣＴＬを出力する。この時、比較器１７０がディセーブル状態であるので、前記比較信号ＡＳＴＤはローレベル状態である。前記ＮＯＲゲート１８０は前記第２内部制御信号ＣＴＬ２がハイレバルであり、前記比較信号ＡＳＴＤがローレベルであるので、ローレベルの前記スイッチング制御信号ＳＣＴＬを出力する。
【００２４】
インバータ１２２は、ローレベルの前記スイッチング制御信号ＳＣＴＬを反転させて、ハイレバルの反転されたスイッチング制御信号／ＳＣＴＬを出力する。伝送ゲート１２１は、前記スイッチング制御信号ＳＣＴＬと前記反転されたスイッチング制御信号／ＳＣＴＬとに応答してターンオンされる。前記伝送ゲート１２１は、内部信号ＩＮＴを受信して出力する。前記内部信号ＩＮＴは、第１遅延回路１１０が入力信号ＩＮを受信し、第１設定時間の間遅延させて出力した信号である。ラッチ回路１３０は、前記伝送ゲート１２１から出力される前記内部信号ＩＮＴのレベルを安定的に維持する。第２遅延回路１４０は、前記内部信号ＩＮＴを受信し、第２設定時間の間遅延させて出力信号ＯＵＴを出力する。
【００２５】
次いで、前記伝送ゲート１２１をターンオフさせるために、前記制御部１５０が前記第１内部制御信号ＣＴＬ１をローレベルに変化させて出力する。第３遅延回路１６０は、前記第１内部制御信号ＣＴＬ１を第３設定時間の間遅延させて、第２内部制御信号ＣＴＬ２を出力する。
【００２６】
前記第１内部制御信号ＣＴＬ１がローレベルに変わる時、前記比較器１７０が前記第１内部制御信号ＣＴＬ１に応答してイネーブルされる。前記比較器１７０は、前記入力信号ＩＮと前記出力信号ＯＵＴとのレベルを比較する。前記比較器１７０は、前記入力信号ＩＮと前記出力信号ＯＵＴとのレベルが等しい場合、前記入力信号ＩＮのレベル変化区間、すなわち、トランジション区間がないと判断する。この時、前記比較器１７０は前記比較信号ＡＳＴＤをローレベルに維持し続ける。
【００２７】
また、前記比較器１７０は、前記入力信号ＩＮと前記出力信号ＯＵＴとのレベルが相異なる場合、前記入力信号ＩＮのレベル変化があると判断する。この時、前記比較器１７０は前記比較信号ＡＳＴＤをハイレベルに出力する。
【００２８】
前記ＮＯＲゲート１８０は、前記第１内部制御信号ＣＴＬ１がローレベルに変わっても前記比較信号ＡＳＴＤがハイレバルであるので、前記スイッチング制御信号ＳＣＴＬをローレベルに出力する。
【００２９】
次いで、前記比較器１７０は、前記入力信号ＩＮと前記出力信号ＯＵＴとのレベルがさらに等しくなる時に、前記比較信号ＡＳＴＤを再びローレベルに出力する。この時、前記ＮＯＲゲート１８０は、前記第２内部制御信号ＣＴＬ２と前記比較信号ＡＳＴＤとが全てローレベルであるので、前記スイッチング制御信号ＳＣＴＬをハイレベルに出力する。前記スイッチング制御信号ＳＣＴＬに応答して、前記伝送ゲート１２１がターンオフされる。また、前記スイッチング制御信号ＳＣＴＬに応答して、前記比較器１７０がディセーブルされる。
【００３０】
前記のように、前記比較信号ＡＳＴＤがハイレバルである区間の間、前記ＮＯＲゲート１８０は、前記スイッチング制御信号ＳＣＴＬをローレベルに維持する。その結果、前記伝送ゲート１２１の入力信号である前記内部信号ＩＮＴのレベルと、前記スイッチング制御信号ＳＣＴＬのレベルと、が同時に変化することを避けうる。結果として、前記入力信号ＩＮのレベルが変化する区間で、前記伝送ゲート１２１が安定的に動作するようになる。
【００３１】
図５は、本発明の一実施の形態によるパスゲート回路が適用された半導体メモリ装置のセルフリフレッシュ回路を示す図面である。セルフリフレッシュ回路２００は、カウンタ２０１、パスゲート回路２０２、セルフリフレッシュ制御部２０３、及びセルフリフレッシュ実行部２０４を含む。前記カウンタ２０１は、リフレッシュ制御信号ＳＲＥＥに応答して一定周期ごとにパルス信号ＩＲＰＬＳを発生させる。ここで、前記リフレッシュ制御信号ＳＲＥＥは、外部から印加されるか、別の制御回路により発生する。前記セルフリフレッシュ回路２００は、前記リフレッシュ制御信号ＳＲＥＥに応答してセルフリフレッシュモードに進入するか、または前記セルフリフレッシュモードから抜け出る。
【００３２】
前記パスゲート回路２０２は、パスゲート部２１０とパスゲート制御部２２０とを含む。前記パスゲート部２１０は、スイッチング制御信号ＳＣＴＬに応答してイネーブル／ディセーブルされる。前記パスゲート部２１０は、イネーブルされる時に前記パルス信号ＩＲＰＬＳを受信して所定の時間遅延させ、遅延された前記パルス信号ＩＲＰＬＳをパルス信号ＯＲＰＬＳとして出力する。
【００３３】
また、前記パスゲート制御部２２０は、前記リフレッシュ制御信号ＳＲＥＥに応答して前記スイッチング制御信号ＳＣＴＬを出力する。また、前記パスゲート制御部２２０は、前記リフレッシュ制御信号ＳＲＥＥに応答して、前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルを比較し、その比較結果によって、前記スイッチング制御信号ＳＣＴＬのレベルを制御する。
【００３４】
ここで、前記パスゲート部２１０の構成及び具体的な動作の説明は、図３に示されたパスゲート部１０１と同一なので省略する。前記パスゲート制御部２２０の構成及び具体的な動作は、図３に示されたパスゲート制御部１０２と同一なので、その具体的な説明は省略する。
【００３５】
前記セルフリフレッシュ制御部２０３は、前記パスゲート回路２０２から出力される前記パルス信号ＯＲＰＬＳに応答して、内部アドレス信号ＲＦＡＤＤを発生させる。前記セルフリフレッシュ実行部２０４は、前記内部アドレス信号ＲＦＡＤＤに応答して、メモリセルアレイ３００のワードライン(図示せず)を順次にイネーブルさせて、セルフリフレッシュ動作を行う。前記セルフリフレッシュ実行部２０４は、デコーダ回路(図示せず)とセンスアンプ回路(図示せず)とを含む。
【００３６】
次に、図５を参照して、前記のように構成されたセルフリフレッシュ回路２００の動作を詳細に説明する。まず、前記リフレッシュ制御信号ＳＲＥＥがイネーブルされると、前記カウンタ２０１は、一定周期ごとに前記パルス信号ＩＲＰＬＳを発生させる。
【００３７】
また、前記リフレッシュ制御信号ＳＲＥＥに応答して、前記パスゲート制御部２２０がスイッチング制御信号ＳＣＴＬを出力する。前記パスゲート制御部２２０の動作を、以下さらに説明する。まず、制御部２２１は、前記リフレッシュ制御信号ＳＲＥＥに応答して、ハイレバルの第１内部制御信号ＣＴＬ１を出力する。第３遅延回路２２２は、前記第１内部制御信号ＣＴＬ１を第３設定時間の間遅延させて、第２内部制御信号ＣＴＬ２を出力する。比較器２２３は、前記第１内部制御信号ＣＴＬ１がハイレバル状態であるので、ディセーブル状態を維持する。その結果、前記比較器２２３の出力信号である比較信号ＡＳＴＤはローレベル状態で維持される。ＮＯＲゲート２２４は、前記第２内部制御信号ＣＴＬ２と前記比較信号ＡＳＴＤとに応答して、ローレベルの前記スイッチング制御信号ＳＣＴＬを出力する。
【００３８】
前記パスゲート部２１０は、前記スイッチング制御信号ＳＣＴＬに応答してイネーブルされ、前記パルス信号ＩＲＰＬＳを所定時間の間遅延させてパルス信号ＯＲＰＬＳを出力する。前記パスゲート部２１０の動作を、以下さらに説明する。まず、第１遅延回路２１１が、前記パルス信号ＩＲＰＬＳを第１設定時間の間遅延させて、内部信号ＩＴＰＬＳを出力する。インバータ５２は、前記スイッチング制御信号ＳＣＴＬを反転させ、ハイレバルの反転されたスイッチング制御信号／ＳＣＴＬを出力する。
【００３９】
伝送ゲート５１は、ローレベルの前記スイッチング制御信号ＳＣＴＬとハイレバルの前記反転されたスイッチング制御信号／ＳＣＴＬとに応答してターンオンされる。前記伝送ゲート５１は、前記内部信号ＩＴＰＬＳを受信して出力する。ラッチ回路２１３は、前記内部信号ＩＴＰＬＳのレベルを安定的に維持する。第２遅延回路２１４は、前記内部信号ＩＴＰＬＳを第２設定時間の間遅延させ、遅延された前記内部信号ＩＴＰＬＳを前記パルス信号ＯＲＰＬＳとして出力する。
【００４０】
前記セルフリフレッシュ制御部２０３は、前記パスゲート回路２０２から出力される前記パルス信号ＯＲＰＬＳに応答して、内部アドレス信号ＲＦＡＤＤを発生させる。前記セルフリフレッシュ実行部２０４は、前記内部アドレス信号ＲＦＡＤＤに応答して、メモリセルアレイ３００のワードラインを順次にイネーブルさせて、セルフリフレッシュ動作を行う。
【００４１】
次いで、前記リフレッシュ制御信号ＳＲＥＥがディセーブルされると、前記カウンタ２０１がディセーブルされる。また、前記制御部２２１は、前記リフレッシュ制御信号ＳＲＥＥに応答して、前記第１内部制御信号ＣＴＬ１をローレベルに出力する。前記第３遅延回路２２２は、前記第１内部制御信号ＣＴＬ１を前記第３設定時間の間遅延させて、第２内部制御信号ＣＴＬ２を出力する。前記比較器２２３は、前記第１内部制御信号ＣＴＬ１に応答してイネーブルされる。前記比較器２２３は、前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルを比較する。
【００４２】
前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルが等しい場合、前記比較器２２３は、前記パルス信号ＩＲＰＬＳのレベル変化がないと判断し、前記比較信号ＡＳＴＤをローレベルに維持する。
【００４３】
前記ＮＯＲゲート２２４は、前記比較信号ＡＳＴＤがローレベルであるので、前記第２内部制御信号ＣＴＬ２がローレベルになる時に、前記スイッチング制御信号ＳＣＴＬをハイレベルに出力する。
【００４４】
前記伝送ゲート５１は、前記スイッチング制御信号ＳＣＴＬと反転されたスイッチング制御信号／ＡＳＴＤに応答してターンオフされる。その結果、前記パスゲート回路２０２が前記パルス信号ＯＲＰＬＳの出力を中止し、前記セルフリフレッシュ制御部２０３と前記セルフリフレッシュ実行部２０４とは、前記メモリセルアレイ３００のセルフリフレッシュ動作を停止する。
【００４５】
一方、前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルが相異なる場合、前記比較器２２３は、前記パルス信号ＩＲＰＬＳのレベル変化があると判断し、前記比較信号ＡＳＴＤをハイレベルにイネーブルさせる。
【００４６】
前記ＮＯＲゲート２２４は、前記第２内部制御信号ＣＴＬ２がローレベルになっても、前記比較信号ＡＳＴＤがハイレバルであるために、前記スイッチング制御信号ＳＣＴＬをローレベルに維持し続ける。
【００４７】
次いで、前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルがさらに等しくなる時、前記比較器２２３は前記比較信号ＡＳＴＤを再びローレベルに出力する。前記ＮＯＲゲート２２４は、前記第２内部制御信号ＣＴＬ２と前記比較信号ＡＳＴＤとが全てローレベル状態であるので、前記スイッチング制御信号ＳＣＴＬをハイレベルに出力する。
【００４８】
ハイレバルの前記スイッチング制御信号ＳＣＴＬに応答して、前記比較器２２３がディセーブルされる。また、前記伝送ゲート５１は、ハイレバルの前記スイッチング制御信号ＳＣＴＬとローレベルの前記反転されたスイッチング制御信号／ＳＣＴＬとに応答してターンオフされる。すなわち、前記パスゲート回路２０２は、前記パルス信号ＯＲＰＬＳの出力を中止する。その結果、前記セルフリフレッシュ制御部２０３と前記セルフリフレッシュ実行部２０４とは、前記メモリセルアレイ３００のセルフリフレッシュ動作を停止する。
【００４９】
前述したように、前記比較器２２３は、前記第１内部制御信号ＣＴＬ１がローレベルになる時、前記パルス信号ＩＲＰＬＳ、ＯＲＰＬＳのレベルを比較して、前記内部信号ＩＴＰＬＳのレベル変化有無を判断する。そして、前記比較器２２３は、その判断結果によって前記比較信号ＡＳＴＤを出力して前記伝送ゲート５１がターンオフされる時点を調節する。その結果、前記パスゲート回路２０２は、前記パルス信号ＩＲＰＬＳのトランジション区間で安定的に動作しうる。
【００５０】
以上、本発明に係るパスゲート回路がセルフリフレッシュ回路に適用された場合を例えて説明したが、本発明に係るパスゲート回路は、半導体メモリ装置のスイッチング動作が要求される多様な部分に適用可能である。
【００５１】
本発明は添付した図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【産業上の利用可能性】
【００５２】
本発明に係るパスゲート回路を備える半導体メモリ装置のセルフリフレッシュ回路は、入力信号のレベル変化に関係なく安定的に動作することができる。
【図面の簡単な説明】
【００５３】
【図１】従来のパスゲート回路の構成ブロック図である。
【図２】図１に示されたパスゲート回路で使われる信号のタイミング図である。
【図３】本発明の一実施の形態によるパスゲート回路の構成ブロック図である。
【図４】図３に示されたパスゲート回路で使われる信号のタイミング図である。
【図５】本発明の実施の形態によるパスゲート回路を含む半導体メモリ装置のセルフリフレッシュ回路の構成ブロック図である。
【符号の説明】
【００５４】
１００    パスゲート回路
１０１    パスゲート部
１０２    パスゲート制御部
１１０    第１遅延回路
１２０    スイッチング回路
１３０    ラッチ回路
１４０    第２遅延回路
１５０    制御部
１６０    第３遅延回路
１７０    比較器
１８０    出力回路
【図１】
2005130493.tif 000003
【図２】
2005130493.tif 000004
【図３】
2005130493.tif 000005
【図４】
2005130493.tif 000006
【図５】
2005130493.tif 000007