(57)【要約】【課題】  ストラップ部と拡散領域との接触面積を増やし、拡散領域のサリサイド化を簡易に防ぐ半導体装置及びその製造方法を提供する。【解決手段】  ＤＲＡＭ回路領域Ｓ２は、埋め込みｎ型ウェル領域１０表面にｐ型ウェル領域１１が形成されている。ｐ型ウェル領域１１表面にはｎ型拡散領域２０ａ，２０ｂが形成され、このｎ型拡散領域２０ａ，２０ｂに挟まれたｐ型ウェル領域１１上に転送トランジスタ２１のゲート電極１７が形成されている。転送トランジスタ２１のｎ型拡散領域２０ａの上面及び側面に接するストラップ部２２，２６を有したトレンチキャパシタ１２が形成されている。隣り合うトレンチキャパシタ１２と分離するため素子分離絶縁膜１５が形成され、この素子分離絶縁膜１５上にゲート電極１８が形成されている。ゲート電極１７，１８、ｎ型拡散領域２０ａ，２０ｂ及びストラップ部２２，２６の上面にシリサイド層２３が形成されている。【選択図】  図１
2005085889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成され、ゲート電極とこのゲート電極の両端に形成された第１及び第２の拡散領域とを備えた転送トランジスタと、
前記半導体基板内に形成されたトレンチキャパシタと、
前記第１の拡散領域と前記トレンチキャパシタの蓄積電極を接続するストラップ部とを備え、
前記ストラップ部は、前記第１の拡散領域の側面及び上面に延在し、前記ゲート電極、前記第２の拡散領域及び前記ストラップ部上にシリサイド層が形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板表面に形成された第１導電型ウェル領域と、
この第１導電型ウェル領域上に形成された第１のゲート電極と、
前記第１導電型ウェル領域表面に、前記第１のゲート電極の両端に形成された第２導電型の第１拡散領域及び第２拡散領域と、
前記半導体基板内に形成されたトレンチキャパシタと、
このトレンチキャパシタ上に形成され、蓄積電極と接続された導電膜と、
この導電膜と前記第１拡散領域との間及び前記第１拡散領域上に延在されたストラップ部と、
前記導電膜及び前記第１導電型ウェル領域表面に形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成された第２のゲート電極と、
前記第１及び第２のゲート電極並びに前記ストラップ部上面に形成されたシリサイド層とを備えた半導体装置。
【請求項３】
前記第２のゲート電極の側面にはゲート側壁絶縁膜が形成され、このゲート側壁絶縁膜の一部は前記ストラップ部上に形成され、残りのゲート側壁絶縁膜は前記素子分離絶縁膜上に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１及び第２のゲート電極の側面にはそれぞれ第１及び第２のゲート側壁絶縁膜が形成され、前記ストラップ部はこの第１及び第２のゲート側壁絶縁膜の間に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体基板は埋め込み第２導電型ウェル領域からなることを特徴とする請求項２記載の半導体装置。
【請求項６】
半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、
このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、
前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、
前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成する工程と、
前記半導体基板全面に第１の絶縁膜を堆積する工程と、
前記第１のゲート電極と隣り合う前記第２のゲート電極との間の領域に堆積された前記第１の絶縁膜及び前記素子分離絶縁膜を除去する工程と、
前記領域に第２の導電膜を埋め込み堆積し、第２のストラップを形成する工程と、
前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、
前記第１及び第２のゲート電極、前記第２拡散領域並びに前記第２のストラップ部上面
にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、
このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、
前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、
前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成する工程と、
前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、
前記半導体基板全面に第１の絶縁膜を堆積する工程と、
前記第１のゲート側壁絶縁膜と隣り合う前記第２のゲート側壁絶縁膜との間の領域に堆積された前記第１の絶縁膜及び前記素子分離絶縁膜を除去する工程と、
前記領域に第２の導電膜を埋め込み堆積し第２のストラップを形成する工程と、
前記第１及び第２のゲート電極、前記第２拡散領域並びに前記第２のストラップ部上面にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、
このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、
前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、
前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成する工程と、
前記半導体基板全面に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に第２の絶縁膜を堆積し、この第２の絶縁膜を平坦化する工程と、
前記第１のゲート電極と隣り合う前記第２のゲート電極との間の領域に堆積された前記第１及び第２の絶縁膜並びに前記素子分離絶縁膜を除去する工程と、
前記領域に第２の導電膜を埋め込み堆積し第２のストラップを形成する工程と、
前記第２の絶縁膜及び前記第２のストラップ上に第３の絶縁膜を堆積する工程と、
前記第１乃至第３の絶縁膜をエッチバックして、前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、
前記第１及び第２のゲート電極、前記第２拡散領域並びに前記第２のストラップ部上面にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２のストラップ部の形成工程は、第１のストラップ部をエピタキシャル成長させることを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にダイナミックランダムアクセスメモリ回路を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの寄生抵抗の低減を図るため、ゲート電極や拡散領域上にシリサイド層を形成している。
【０００３】
一方、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（以下、「ＤＲＡＭ」という。）製品ではＤＲＡＭ  ｐａｕｓｅ特性を維持するためにＪｕｎｃｔｉｏｎ  Ｌｅａｋａｇｅを低く抑える必要がある。従って、ＤＲＡＭ回路のトレンチキャパシタと接続する転送トランジスタの拡散領域の上面にシリサイド層を形成させない。このようにシリサイド層を形成させない従来の半導体装置の製造方法にはシリサイドブロックプロセスを用いている（例えば、特許文献１又は特許文献２参照。）。
【０００４】
ここで、シリサイドブロックプロセスを用いた半導体装置の製造工程について図７〜図８を参照し説明する。
【０００５】
図７（ａ）に示す半導体装置の構造は、半導体基板にトレンチキャパシタ１０３の形成、素子分離絶縁膜１０８の形成、ウェル層１０７ａ，１０７ｂの形成そしてゲート酸化膜１０９及びゲート電極１１０，１１１の形成が行われている。不純物をイオン注入するとゲート電極１１０をマスクとして浅い接合をもつ拡散領域（エクステンション領域）１１２ａ，１１２ｂを形成する。
【０００６】
図７（ｂ）に示すように、図７（ａ）に示すウェル領域１０７ａ，１０７ｂとゲート電極１１０，１１１上に第１の絶縁膜１１３を堆積する。この第１の絶縁膜１１３はゲート側壁絶縁膜となる。
【０００７】
続けて第２の絶縁膜１１４を第１の絶縁膜１１３上に堆積する。この第２の絶縁膜１１４はシリサイド層の形成を防止するサリサイドブロック膜である。
【０００８】
次に図７（ｃ）に示すように、図７（ｂ）で堆積した第２の絶縁膜１１４を前記ゲート電極１１０，１１１の上面が露出する程度にエッチングする。
【０００９】
次に図８（ｄ）に示すように、レジスト１１５を堆積して領域Ｃの拡散領域上のみにレジスト１１５が残るようにパターニングする。このレジスト１１５をマスクとして等方性エッチングによって領域Ｃ以外の第２の絶縁膜１１４を除去する。
【００１０】
次に図８（ｅ）に示すように、前記レジスト１１５を剥離後、第３の絶縁膜１１６を堆積する。続けて異方性エッチング法を用いて第３の絶縁膜１１６及び第１の絶縁膜１１４をエッチバックする。ゲート電極１１０，１１１の側壁に第１の絶縁膜１１３及び第３の絶縁膜１１６から構成されるゲート側壁絶縁膜１１７を形成する。次に不純物をイオン注入して深い接合を持つ拡散領域（ソース・ドレイン領域）１１８を形成する。
【００１１】
次に図８（ｆ）に示すように、前記半導体基板を洗浄してシリコン基板を露出させ、半導体基板の全面にＴｉ等の金属を堆積する。高温で熱処理を行い、半導体基板上の拡散領
域及びゲート電極の上面のシリコンと金属が反応してシリサイド層１１９を形成する。
【００１２】
ここでは、領域Ｃの拡散領域上は第２の絶縁膜（サリサイドブロック膜）１１４が堆積されているので、シリコンと金属が接することがない。したがって、この領域Ｃの拡散領域上にはシリサイド層は形成されることはない。
【００１３】
また、サリサイドブロック膜は、図８（ｅ）において処理されるソース・ドレイン領域１１８形成の際における領域Ｃへの不純物のドープを防止することもできる。
【特許文献１】特開２０００−１３３６１５号公報
【特許文献２】特開２００１−１４４２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年の集積回路の微細化によりゲート電極の側壁加工やサリサイドブロック工程における加工マージンが低下している。そのため、領域Ｃのサリサイドブロック膜までがエッチングされ、この領域の拡散領域までもサリサイド化されてしまう場合がある。
【００１５】
また一方で、ＤＲＡＭ製品でのＤＲＡＭ  ｐａｕｓｅ特性は転送トランジスタとトレンチキャパシタとを繋げるＢｕｒｉｄｅ  Ｓｔｒａｐ部（以下、「ストラップ部」という。）１０６が転送トランジスタの拡散領域１１２ａとの接触面積に影響する。
【００１６】
すなわち、ストラップ部１０６と転送トランジスタの拡散領域１１２ａとの接触面積が小さいとキャパシタの抵抗値が大きくなり、延いてはＤＲＡＭ  ｐａｕｓｅ特性の劣化につながる。
【００１７】
そこで、本発明はトレンチキャパシタのストラップ部１０６と転送トランジスタの拡散領域１１２ａとの接触面積を増やしＤＲＡＭ  ｐａｕｓｅ特性の劣化を防ぐと共に、転送トランジスタの拡散領域のサリサイド化を容易に防ぐ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために本発明の一態様によれば、半導体基板と、この半導体基板上に形成され、ゲート電極とこのゲート電極の両端に形成された第１及び第２の拡散領域とを備えた転送トランジスタと、前記半導体基板内に形成されたトレンチキャパシタと、前記第１の拡散領域と前記トレンチキャパシタの蓄積電極を接続するストラップ部とを備え、前記ストラップ部は、前記第１の拡散領域の側面及び上面に延在し、前記ゲート電極、前記第２の拡散領域及び前記ストラップ部上にシリサイド層が形成されていることを特徴とする半導体装置が提供される。
【００１９】
また本発明の他の態様によれば、半導体基板と、この半導体基板表面に形成された第１導電型ウェル領域と、この第１導電型ウェル領域上に形成された第１のゲート電極と、前記第１導電型ウェル領域表面に、前記第１のゲート電極の両端に形成された第２導電型の第１拡散領域及び第２拡散領域と、前記半導体基板内に形成されたトレンチキャパシタと、このトレンチキャパシタ上に形成され、蓄積電極と接続された導電膜と、この導電膜と前記第１拡散領域との間及び前記第１拡散領域上に延在されたストラップ部と、前記導電膜及び前記第１導電型ウェル領域表面に形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極と、前記第１及び第２のゲート電極並びに前記ストラップ部上面に形成されたシリサイド層とを備えた半導体装置が提供される。
【００２０】
また本発明の他の態様によれば、半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成する工程と、前記半導体基板全面に第１の絶縁膜を堆積する工程と、前記第１のゲート電極と隣り合う前記第２のゲート電極との間の領域に堆積された前記第１の絶縁膜及び前記素子分離絶縁膜を除去する工程と、前記領域に第２の導電膜を埋め込み堆積し、第２のストラップを形成する工程と、前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、前記第１及び第２のゲート電極、第２拡散領域並びに前記第２のストラップ部上面にシリサイド層を形成することを特徴とする半導体装置の製造方法が提供される。
【００２１】
また本発明の他の態様によれば、半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成する工程と、前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、前記半導体基板全面に第１の絶縁膜を堆積する工程と、前記第１のゲート側壁絶縁膜と隣り合う前記第２のゲート側壁絶縁膜との間の領域に堆積された前記第１の絶縁膜及び前記素子分離絶縁膜を除去する工程と、前記領域に第２の導電膜を埋め込み堆積し第２のストラップを形成する工程と、前記第１及び第２のゲート電極、前記第２拡散領域並びに前記第２のストラップ部上面にシリサイド層を形成することを特徴とする半導体装置の製造方法が提供される。
【００２２】
また本発明の他の態様によれば、半導体基板内に第１のトレンチ溝を形成し、この第１のトレンチ溝にトレンチキャパシタを形成する工程と、このトレンチキャパシタの蓄積電極上に導電膜を形成し、この導電膜の上面及び側面の上方部に第１のストラップ部を形成する工程と、前記半導体基板、前記導電膜及び前記第１のストラップ部に第２のトレンチ溝を形成し、この第２のトレンチ溝に絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、前記半導体基板上面から第１導電型不純物をイオン注入し、前記半導体基板表面に第１導電型ウェル領域を形成する工程と、前記第１導電型ウェル領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１のゲート電極を形成し、前記素子分離絶縁膜上に第２のゲート電極を形成する工程と、前記半導体基板上面から第２導電型不純物をイオン注入し、前記第１導電型ウェル領域表面に前記第１のゲート電極の一端に前記第１のストラップ部と接続された第２導電型の第１拡散領域と、他端に第２導電型の第２拡散領域を形成す
る工程と、前記半導体基板全面に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の絶縁膜を堆積し、この第２の絶縁膜を平坦化する工程と、前記第１のゲート電極と隣り合う前記第２のゲート電極との間の領域に堆積された前記第１及び第２の絶縁膜並びに前記素子分離絶縁膜を除去する工程と、前記領域に第２の導電膜を埋め込み堆積し第２のストラップを形成する工程と、前記第２の絶縁膜及び前記第２のストラップ上に第３の絶縁膜を堆積する工程と、前記第１乃至第３の絶縁膜をエッチバックして、前記第１及び第２のゲート電極の側面にゲート側壁絶縁膜を形成する工程と、前記第１及び第２のゲート電極、前記第２拡散領域並びに前記第２のストラップ部上面にシリサイド層を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００２３】
トレンチキャパシタのストラップ部と転送トランジスタの拡散領域との接触面積を増やし、キャパシタの抵抗値を小さくすると共に、転送トランジスタの拡散領域のサリサイド化を容易に防ぐ半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２５】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るＤＲＡＭ混載の半導体装置の断面図である。領域Ｓ１はｌｏｇｉｃ回路を構成し、領域Ｓ２はＤＲＡＭ回路を構成している。
【００２６】
ｌｏｇｉｃ回路領域Ｓ１には、ｐ型の半導体基板１表面にｎ型ウェル領域２ａとｐ型ウェル領域２ｂが形成されている。このｎ型ウェル領域２ａとｐ型ウェル領域２ｂとの間には素子分離絶縁膜３が形成され、ｎ型ウェル領域２ａ及びｐ型ウェル領域２ｂ上にはゲート絶縁膜４を介したゲート電極５が形成されている。
【００２７】
これらのゲート電極５の両端にはｎ型ウェル領域２ａ及びｐ型ウェル領域２ｂ表面にそれぞれｐ型拡散領域６ａ及びｎ型拡散領域６ｂが形成され、素子分離絶縁膜３で絶縁されている。
【００２８】
また、ゲート電極５の側壁にはゲート側壁絶縁膜７が形成され、ゲート電極５並びにｐ型拡散領域６ａ及びｎ型拡散領域６ｂの上面にはシリサイド層８が形成されている。
【００２９】
一方、ＤＲＡＭ回路領域Ｓ２には、埋め込みｎ型ウェル領域１０上にｐ型ウェル領域１１が形成されている。そして、このｎ型ウェル領域１０内に形成したトレンチ溝の外縁に設けられたプレート電極１２ｃ、このトレンチ溝に埋め込まれた蓄積電極１２ａ、プレート電極１２ｃと蓄積電極１２ａに挟まれたキャパシタ絶縁膜１２ｂから構成されるトレンチキャパシタ１２が複数形成されている。
【００３０】
トレンチキャパシタ１２の蓄積電極１２ａ上は導電膜１３と、この導電膜１３の側面には前記ｐ型ウェル領域１１と埋め込みｎ型ウェル領域１０とを分離するための絶縁膜１４が形成されている。
【００３１】
隣り合うトレンチキャパシタ１２を分離するために、２つのトレンチキャパシタ１２間には素子分離絶縁膜１５が形成されている。
【００３２】
前記ｐ型ウェル領域１１上にゲート絶縁膜１６を介したゲート電極１７、素子分離絶縁膜１５上にはゲート電極１８が形成されている。これらのゲート電極１７，１８の側面にはゲート側壁絶縁膜１９が形成されている。ｐ型ウェル領域１１表面にはゲート電極１７
の両端に第１及び第２のｎ型拡散領域２０ａ，２０ｂが形成されている。このｐ型ウェル領域１１上に形成されたゲート電極１７と第１及び第２のｎ型拡散領域２０ａ，２０ｂはＤＲＡＭ素子の転送トランジスタ２１を構成している。
【００３３】
また、前記トレンチキャパシタ１２の蓄積電極１２ａ上の導電膜１３と前記第１のｎ型拡散領域２０ａとの間にはポリシリコン等からなるストラップ部２２，２６が形成され、このストラップ部２２，２６は第１のｎ型拡散領域２０ａの側面だけでなく上面にも形成されている。
【００３４】
なお、ＤＲＡＭ回路領域Ｓ２もゲート電極１７，１８及び第２のｎ型拡散領域２０ｂ上面にシリサイド層２３が形成されている。また、ストラップ部２６の上面にもシリサイド層２３は形成されている。
【００３５】
次に図１に示すＤＲＡＭ混載半導体装置の製造工程について図２〜図３を用いて説明する。
【００３６】
図２（ａ）に示すＤＲＡＭ混載半導体装置は、従来技術において説明した図７（ａ）と同様であり、半導体基板にトレンチキャパシタ１２の形成、素子分離絶縁膜３、１５の形成、ウェル層２ａ，２ｂ，１１の形成そしてゲート酸化膜４，１６及びゲート電極５，１７，１８の形成が行われている。不純物をイオン注入しゲート電極５，１７をマスクとして浅い接合をもつ拡散領域（エクステンション領域）６ａ，６ｂ，２０ａ，２０ｂが形成されている。
【００３７】
次に図２（ｂ）に示すように、図２（ａ）に示すｎ型ウェル領域２ａ、ｐ型ウェル領域２ｂ，１１及びゲート電極５，１７，１８全面に第１の絶縁膜２４を堆積する。この第１の絶縁膜２４はゲート電極５，１７，１８のゲート側壁絶縁膜となる。続けて前記第１の絶縁膜２４上にレジスト２５を堆積して、シリサイド層を形成させないサリサイドブロック領域（領域Ｂ）の前記第１の絶縁膜２４が露出するようにレジスト２５をパターニングする。
【００３８】
次に図２（ｃ）に示すように、図２（ｂ）においてサリサイドブロック領域Ｂの露出した第１の絶縁膜２４をエッチングする。また、サリサイドブロック領域Ｂの素子分離絶縁膜１５も続けてエッチングした後、レジスト２５を除去する。
【００３９】
次に図３（ｄ）に示すように、図２（ｃ）において第１の絶縁膜２４及び素子分離絶縁膜１５が除去されたサリサイドブロック領域Ｂにポリシリコン２６を堆積させる。その他の領域にはポリシリコン２６は残さない。
【００４０】
なお、サリサイドブロック領域Ｂを第１の絶縁膜２４及び素子分離絶縁膜１５を取り除いた状態（図２（ｃ））で化学的気相成長法等によってストラップ部であるポリシリコン２２をエピタキシャル成長させてストラップ部２６を形成してもよい。
【００４１】
次に図３（ｅ）に示すように、拡散領域６ａ，６ｂ，２０ｂ、ゲート電極５，１７，１８及びストラップ部２６上に絶縁膜（図示せず）を堆積後、異方性エッチングを行なうことによってゲート電極５，１７，１８の側面にゲート側壁絶縁膜７，１９を形成する。
【００４２】
次に図３（ｆ）に示すように、拡散領域６ａ，６ｂ，２０ｂ、ゲート電極５，１７，１８及びストラップ部２６上にＴｉ等の金属（図示せず）を堆積後、熱処理することによって拡散領域６ａ，６ｂ，２０ｂ上面、ゲート電極５，１７，１８上面及びストラップ部２６上面にシリサイド層８，２３を形成する。その後、余分な金属を取り除く。
【００４３】
転送トランジスタ２１とトレンチキャパシタ１２間の拡散領域２０ａの上面はストラップ部２６で覆われており露出されていないので、図３（ｆ）において堆積した金属と反応することがなくこの拡散領域２０ａはサリサイド化されることはない。
【００４４】
なお、図２（ｂ）においてレジスト２５を堆積する前にゲート電極５，１７，１８の側面にゲート側壁絶縁膜７，１９を形成してもよい。
【００４５】
前述したように本実施の形態ではサリサイドブロック膜を用いずに転送トランジスタ２１とトレンチキャパシタ１２との間の拡散領域２０ａのサリサイド化を防止することができるため、Ｊｕｎｃｔｉｏｎ  Ｌｅａｋａｇｅを低く抑えることができる。
【００４６】
また、トレンチキャパシタ１２のストラップ部２２，２６と転送トランジスタ２１の拡散領域２０ａとの接触面積が増えるため、キャパシタの抵抗値を小さくしてＤＲＡＭ  ｐａｕｓｅ特性の劣化を防ぐことができる。
【００４７】
（第２の実施の形態）
次に本発明の第２の実施の形態に係るＤＲＡＭ混載の半導体装置の製造方法について図４〜図６を用いて説明する。なお、第１の実施の形態と共通の構造については同一の符号を用いることとする。
【００４８】
図４（ａ）に示す半導体装置の構造は前述した第１の実施の形態の図２（ａ）と同様なので、説明を省略する。
【００４９】
次に図４（ｂ）に示すように、半導体基板全面に第１の絶縁膜２４を堆積する。この第１の絶縁膜２４はゲート電極５，１７，１８のゲート側壁絶縁膜となる。続けて、ゲート電極５，１７，１８を覆うように半導体基板全面に第２の絶縁膜３０を堆積する。これら第２の絶縁膜３０及び第１の絶縁膜２４をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって研磨し、ゲート電極５，１７，１８上面が露出する程度に第１及び第２の絶縁膜２４，３０を平坦化する。
【００５０】
次に図４（ｃ）に示すように、露出したゲート電極５，１７，１８及び第２の絶縁膜３０上にレジスト３１を堆積して、サリサイドブロック領域（領域Ｂ）の第２の絶縁膜３０が露出するようにレジスト３１をパターニングする。
【００５１】
次に図５（ｄ）に示すように、図４（ｃ）においてサリサイドブロック領域Ｂの露出した第２の絶縁膜３０及び第１の絶縁膜２４をエッチングする。また、サリサイドブロック領域Ｂの素子分離絶縁膜１５も続けてエッチングした後、レジスト３１を除去する。
【００５２】
次に図５（ｅ）に示すように、図５（ｄ）においてエッチングされたサリサイドブロック領域Ｂにポリシリコン２６を堆積させる。その他の領域にはポリシリコンは残さない。
【００５３】
なお、領域Ｂの拡散領域２０ａを露出させた状態で化学的気相成長法等によってストラップ部であるポリシリコン２２をエピタキシャル成長させて、ストラップ部２６を形成してもよい。
【００５４】
次に図６（ｆ）に示すように、半導体基板全面に絶縁膜（図示せず）を堆積する。この絶縁膜と先の工程において堆積した第１及び第２の絶縁膜２４，３０に対し異方性エッチングを行なうことによってゲート電極５，１７，１８の側面に絶縁膜を残す。このゲート電極５，１７，１８の側面に形成された絶縁膜がゲート側壁絶縁膜７，１９を形成する。
【００５５】
次に図６（ｇ）に示すように、拡散領域６ａ，６ｂ，２０ｂ及びゲート電極５，１７，１８上にＴｉ等の金属を堆積後、熱処理することによって拡散領域６ａ，６ｂ，２０ｂ上面、ゲート電極５，１７，１８上面及びストラップ部２６上面にシリサイド層８，２３を形成する。その後、余分な金属を取り除く。
【００５６】
第１の実施の形態と同様に、サリサイドブロック膜を用いずに転送トランジスタ２１とトレンチキャパシタ１２との間の拡散領域２０ａのサリサイド化を防止することができるため、Ｊｕｎｃｔｉｏｎ  Ｌｅａｋａｇｅを低く抑えることができる。
【００５７】
また、トレンチキャパシタ１２のストラップ部２２，２６と転送トランジスタ２１の拡散領域２０ａとの接触面積が増えるため、キャパシタの抵抗値を小さくしてＤＲＡＭ  ｐａｕｓｅ特性の劣化を防ぐことができる。
【００５８】
前述した実施の形態ではＤＲＡＭ混載の半導体装置について説明したが、これに限らずサリサイドブロック工程を必要とする他の半導体装置にも利用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係るＤＲＡＭ混載の半導体装置の断面図である。
【図２】図１に示すＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【図３】図１に示すＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施の形態に係るＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施の形態に係るＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施の形態に係るＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【図７】従来のＤＭＲＡ混載の半導体装置の製造方法を示す断面図である。
【図８】従来のＤＲＡＭ混載の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６０】
１・・・半導体基板
２ａ・・・ｎ型ウェル領域
２ｂ・・・ｐ型ウェル領域
３，１５・・・素子分離絶縁膜（ＳＴＩ）
４，１６・・・ゲート絶縁膜
５，１７，１８・・・ゲート電極
６ａ，６ｂ，２０ａ，２０ｂ・・・拡散領域
７，１９・・・ゲート側壁絶縁膜
８，２３・・・シリサイド層
１０・・・埋め込みｎ型ウェル領域
１１・・・ｐ型ウェル領域
１２・・・トレンチキャパシタ
１３・・・導電膜
１４・・・絶縁膜
２１・・・転送トランジスタ
２２，２６・・・ストラップ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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