(57)【要約】【課題】  従来技術において、窒化ガリウム系化合物半導体上にオーミック電極を形成するためには４００℃以上のアニール処理が必須であったため、この処理によるデバイス特性の悪化やプロセス上の制約が生じていた。【解決手段】  好適な材料としてｐ型窒化ガリウム系化合物半導体用電極としてＰｔ／Ｒｈ層，Ｐｔ／Ｉｒ層，又はＲｈ層を用い、ｎ型窒化ガリウム系化合物半導体用電極としてＡｌ／Ｒｈ層、Ａｌ／Ｉｒ層、Ａｌ／Ｐｄ層、又はＡｌ／Ｐｔ層を用いることで、従来技術にある如何なる材料とも異なり、アニール処理を行なうことなくオーミック接触を得ることができ、良好な窒化ガリウム系デバイスを形成することができる。これにより、低耐熱材料を使用して本デバイスプロセスを行なうことが可能となる。また高温処理の熱履歴によるデバイス特性の悪化の回避、工程数の削減、等有用な効果が得られる。【選択図】        図１
2005117020.tif 000002
【特許請求の範囲】
【請求項１】
窒化ガリウム系化合物半導体と、該窒化ガリウム系化合物半導体と接するように形成されかつオーミック接触する電極とを備えた窒化ガリウム系化合物半導体発光素子の製造方法であって、
基板上に窒化ガリウム系化合物半導体層を積層する工程と、
該窒化ガリウム系化合物半導体層の表面を露出させる工程と、
該窒化ガリウム系化合物半導体の露出表面を表面処理する工程と、
該処理表面上に窒化ガリウム系化合物半導体用電極を形成する工程を順に備え、
前記電極形成工程終了から窒化ガリウム系化合物半導体発光素子を当該素子搭載基板上に搭載する工程を行うまでの間において、オーミック接触を得るためのアニール処理を行わないことを特徴とする窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項２】
前記窒化ガリウム系化合物半導体が、ｎ型窒化ガリウム系化合物半導体であることを特徴とする請求項１記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項３】
前記電極形成工程が、ｎ型窒化ガリウム系化合物半導体層上に厚さ１ｎｍ〜１０ｎｍのＡｌ層を蒸着するサブ工程と、前記Ａｌ層上に形成されるＲｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層を蒸着するサブ工程を有し、前記オーミック接触を得るためのアニール処理を必要としないことを特徴とする請求項２に記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項４】
前記電極形成工程が、ｎ型窒化ガリウム系化合物半導体層上に形成される島状構造または網目状構造を有する厚さ１ｎｍ〜１０ｎｍのＡｌ層を蒸着するサブ工程と、Ｒｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層を蒸着するサブ工程とを含み、サブ工程は同時にまたはＡｌ蒸着サブ工程に続いて金属蒸着サブ工程行う、前記オーミック接触を得るためのアニール処理を必要としないことを特徴とする請求項２に記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項５】
前記窒化ガリウム系化合物半導体が、ｐ型窒化ガリウム系化合物半導体であることを特徴とする請求項１記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項６】
ｐ型窒化ガリウム系化合物半導体層にオーミック接触するｐ型窒化ガリウム系化合物半導体用電極が、Ｐｄ、Ｐｔ、Ｒｈ、Ｐｔ／Ｒｈ、Ｐｔ／Ａｇ、Ｒｈ／Ａｇ、Ｐｄ／Ｒｈ、Ｐｄ／Ａｇ層からなる群から選択されるいずれかの層で構成されるとともに、前記オーミック接触を得るためのアニール処理を必要としないことを特徴とする請求項５に記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項７】
前記ｐ型窒化ガリウム系化合物半導体用電極がＰｔ／Ｒｈ、Ｐｔ／Ａｇのいずれかの層の場合において、前記Ｐｔ層の膜厚が０．３ｎｍ〜１００ｎｍであり、及び／又は前記ＲｈもしくはＡｇ層の膜厚が５０ｎｍ〜３００ｎｍであることを特徴とする請求項６に記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項８】
前記ｐ型窒化ガリウム系化合物半導体用電極がＰｄ，ＰｔまたはＲｈのいずれかの層の場合において、前記Ｐｄ、Ｐｔ、又はＲｈ層の膜厚が０．３ｎｍ〜２００ｎｍであることを特徴とする請求項６に記載の窒化ガリウム系化合物半導体発光素子の製造方法。
【請求項９】
ｎ型窒化ガリウム系化合物半導体層およびｐ型窒化ガリウム系化合物半導体層を含むＩＩＩ族窒化物系化合物半導体積層構造と、ｎ型窒化ガリウム系化合物半導体層上に形成されたｎ電極と、ｐ型窒化ガリウム系化合物半導体上に形成されたｐ電極とを備えたＩＩＩ族窒化物系化合物半導体発光素子であって、
前記ｎ電極が、ｎ型窒化ガリウム系化合物半導体層と接する厚さ１ｎｍ〜１０ｎｍのＡｌ層と、前記Ａｌ層上に形成されるＲｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層とからなり、アニール処理を施すことなくオーミック接触していることを特徴とするＩＩＩ族窒化物系化合物半導体発光素子。
【請求項１０】
前記ｐ電極が、ｐ型窒化ガリウム系化合物半導体層と接するＰｄ、Ｐｔ、Ｒｈ、Ｐｔ／Ｒｈ、Ｐｔ／Ａｇ、Ｒｈ／Ａｇ、Ｐｄ／Ｒｈ、Ｐｄ／Ａｇ層からなる群から選択されるいずれかの層で構成され、厚みが２００ｎｍ以下であるとともに、アニール処理を施すことなくオーミック接触していることを特徴とする請求項９に記載のＩＩＩ族窒化物系化合物半導体発光素子。
【請求項１１】
前記ｎ型またはｐ型窒化ガリウム系化合物半導体用電極上に、更に、共晶制限層および共晶材料層を積層してなる金属積層構造が形成されたことを特徴とする請求項９または１０に記載のＩＩＩ族窒化物系化合物半導体発光素子。
【請求項１２】
前記共晶制限層は実質的にＡｇ又はＰｔで構成されており、且つ、前記共晶材料層はＡｕ，Ｓｎ，Ｉｎからなる群から選択される金属、またはこれらのうち少なくとも一つを含む合金で構成されていることを特徴とする請求項１１に記載のＩＩＩ族窒化物系化合物半導体発光素子。
【請求項１３】
請求項９に記載のＩＩＩ族窒化物系化合物半導体発光素子であって、前記半導体層の側面が、前記基板の垂直方向に対して傾斜しているとともに、
前記電極が、前記傾斜した側面に延在して形成されていることを特徴とする窒化ガリウム系化合物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化ガリウム系化合物半導体を用いた素子に関する。より具体的には、窒化ガリウム系化合物半導体に最適な電極を有する素子および当該素子の製造方法（デバイスプロセス）に関する。
【背景技術】
【０００２】
従来の窒化ガリウム系化合物半導体発光素子を図６に示す。この発光素子はフリップチップ方式にて図示しない給電電極上に搭載する構成であり、電極面を下側として示している。この発光素子はサファイア基板１上にｎ型窒化ガリウム系化合物半導体層２（以後、ｎ型ＧａＮ層と記載）、活性層３、ｐ型窒化ガリウム系化合物半導体層４（以後、ｐ型ＧａＮ層と記載）がこの順で形成され、これらに対してｎ型窒化ガリウム系化合物半導体用電極５（以後、ｎ型ＧａＮ用電極と記載）と、ｐ型窒化ガリウム系化合物半導体用電極６（以後、ｐ型ＧａＮ用電極と記載）とを通じて電流を印可することで所定の波長の光を発することが可能である。ここで例示されている基板は、サファイア基板であるが、これに限定されず、ＳｉＣ基板やＳｉ基板に置き換えることができることは周知である。この基板上に、ＭＯＣＶＤ法等周知の技術により、窒化ガリウム系化合物半導体（ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）Ｎ、０≦ｘ，ｙ≦１）薄膜を成膜することができる。
【０００３】
ここで、ｎ型ＧａＮ用電極５は一般にはＴｉ／Ａｌ、Ｖ／Ａｌ等の金属薄膜によって構成される。また、ｐ型ＧａＮ用電極６はＰｔ，またはＮｉ／Ａｕ等の金属薄膜によって構成されることが多い。以後、本明細書において「Ａ／Ｂ層」と表現した場合、より左に記載した材料Ａが半導体層側、より右に記載した材料Ｂが半導体層から離れた層側とする。また、フリップチップ方式で搭載する場合の光取り出し効率向上のために、ｎ型ＧａＮ用電極５として反射率の高いＲｈ／Ａｌ層を用いてサファイア基板側において素子の発光を反射する技術や、同様にｐ型ＧａＮ用電極６として反射率の高いＲｈ／Ａｌ、Ａｇ等を用いる技術が知られている。なお図面において符号７、７で示すのは共晶電極である。
これらの従来の窒化ガリウム系化合物半導体発光素子とその製造方法については、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７などが挙げられる。
【０００４】
【特許文献１】特開平５−２１１３４７
【特許文献２】特開平１１−２２０１６８
【特許文献３】特開２００３−１１０１４０
【特許文献４】特開２００３−１１０１３８
【特許文献５】特開平５−２９１６２１
【特許文献６】特開２０００−３６６１９
【特許文献７】特開２０００−１８３４００
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１にはｉ層の窒化ガリウム系化合物半導体に接合する層をＮｉとした電極が開示されている。特許文献２にはフリップチップ型の窒化ガリウム系化合物半導体素子においてｐ型層と厚膜反射性電極層の間に薄膜金属層を設けることが開示される。特許文献３は窒化物半導体発光素子の光の取り出し効率を向上するために電極の所定の領域を高い反射率とすることを開示する。特許文献４は窒化物半導体発光ダイオードの外部量子効率を向上させるために透光性ｐ電極のシート抵抗と光の透過率との調和を図る旨を開示する。特許文献５にはｐ型不純物をドープした窒化ガリウム系化合物半導体とオーミック接触を得る材料としてＡｕ，Ｐｔ，Ａｇ，Ｎｉを使用すること、及びｎ型不純物をドープした窒化ガリウム系化合物半導体とオーミック接触を得る材料としてＡｌ，Ｃｒ，Ｔｉ，Ｉｎを使用することが開示されている。特許文献６はフリップチップ型の窒化ガリウム系化合物半導体素子においてｐ型層に接続される厚膜電極層をＡｇ，Ｒｈ，Ｒｕ，Ｐｔ，Ｐｄを用いて高反射率とすることが開示する。特許文献７にも同じくフリップチップ型の窒化ガリウム系化合物半導体素子においてｐ型層に接続される厚膜電極層を高反射率とすることが開示されている。
しかしながら、上に挙げた、従来のＧａＮ用電極は、半導体層とオーミック接触を得るために積極的なアニール処理を施さないことに関する知見は一切開示されていない。なぜならば窒化ガリウム系化合物半導体とオーミック接触を得るためにはいずれも４００℃以上のアニール処理を必要とするからである。このことは、以下のような幾つかの問題を引起す。
【０００６】
（１）第１の問題点として、アニール炉における表面汚染と酸化が避けられないことが挙げられる。
【０００７】
ＧａＮデバイスプロセスにおけるアニール処理の工程としてウェハに対してｉ）ｎ型ＧａＮ用電極形成−＞ アニール−＞ｐ型ＧａＮ用電極形成 −＞ アニールを順に行う工程（または、当該工程においてｐ型ＧａＮ用電極の形成とｎ型ＧａＮ用電極の形成順を逆にする）、あるいは、ｉｉ）ｎ型ＧａＮ用電極形成
−＞ ｐ型ＧａＮ用電極形成−＞アニールを順に行う工程（または、当該工程においてｐ型ＧａＮ用電極の形成とｎ型ＧａＮ用電極の形成順を逆にする）のいずれかが一般的である。
【０００８】
ｉ）の工程の場合、ｎ型ＧａＮ用電極を先に形成して、オーミック接触を取るためにアニールを行うので、アニール時にはｐ型ＧａＮ用電極を形成するためのウェハ表面部分は炉の雰囲気に直に曝されることになる。このため、この表面の炉内不純物による汚染や表面酸化が避けられず、その上にｐ型
ＧａＮ用電極を形成しても電気的特性は悪くなる。汚染や表面酸化を避けるために電極を形成するための表面を洗浄するとしても、既にｎ型ＧａＮ用電極が形成されているため、この材料が侵されるような洗浄プロセスを使うことはできず、洗浄は不完全にならざるを得ない。また、ｐ型ＧａＮ用電極を形成後にもやはりアニール処理が存在するため、ｎ型ＧａＮ用電極に余計な熱履歴を与えてしまい、結果として２回のアニール処理により電気特性が悪くなる。ｐ型ＧａＮ用電極形成を先にしてもやはり同様の問題がある。
【０００９】
ｉｉ）の工程の場合、ｉ）の工程と違いアニール処理を１度で済ませるためｉ）の工程のような問題は存在しない。しかしながら、ｎ型ＧａＮ用電極またはｐ型ＧａＮ用電極のうち、温度、雰囲気、時間等のアニール条件がより過酷な条件を電極形成後のアニール処理条件として適用しなければならない。このため、より穏やかな条件で最適なオーミック特性が得られるはずの他方の電極の特性は、悪化せざるを得ない。
【００１０】
ｎ型ＧａＮ用，ｐ型ＧａＮ用両電極を共通の材料と共通の条件でアニールできれば一度に蒸着とアニールとを行うことができるが、現在のところそのような材料は見つかっていない。
【００１１】
例えば、ｎ型ＧａＮ用電極５が４００℃前後のアニール処理を必要とし、ｐ型ＧａＮ用電極６が７００℃前後のアニール処理を必要とする場合には、ｐ型ＧａＮ用電極６を先に形成しなければならない。なぜならｎ型ＧａＮ用電極５を先に形成した場合、同一ウェハに後から形成されたｐ型ＧａＮ用電極６のオーミック特性を得るために７００℃のアニール処理を経なければならないため、ｎ型ＧａＮ用電極５が過剰な熱を受け、電気特性が低下してしまうからである。
【００１２】
（２）第２の問題点として、デバイスプロセスが制約されることが挙げられる。
【００１３】
図６に示す共晶電極７、７は、Ｔｉ／Ａｕ／(Ｐｔ／Ａｕ）ｎ層やＮｉ／Ａｕ／(Ｐｔ／Ａｕ)ｎ層等の金属積層構造よりなる。共晶電極７、７'の最表面層に共晶材料層としてＡｕ層、その下に共晶制限層としてＰｔ層を用いている。これらを下にしてサブマウントや配線の側に積層したＡｕ／Ｓｎ共晶部に接続してフリップチップ接続する。接続の際には、共晶電極７、７'の最表面のＡｕ層とサブマウントの共晶部最表面のＡｕ層を接触させて３００℃程度の熱をかけることによってＡｕ／Ｓｎの共晶状態を作り出し、接合する。従って、上記のｎ型ＧａＮ用電極５を形成後に電極金属のオーミック接続を取るため４００℃以上のアニール処理を行う際に、もし成膜工程を続けて共晶電極７、７'まで成膜してしまうと、共晶用金属が融解して電極７、７'が機能しなくなってしまうことがある。故に、ｎ型ＧａＮ用，ｐ型ＧａＮ用両電極５，６を形成しアニールした後に、別工程で共晶電極７を形成しなければならない。なお、本明細書において、「（Ａ／Ｂ）ｎ層」といった表現は、材料Ａと材料Ｂとを繰り返してｎ回積層することを意味するものとする。
【００１４】
一般にｎ型ＧａＮ用，ｐ型ＧａＮ用両電極とも過剰な温度によってアニールされると、半導体層側の金属層表面が荒れて反射率やオーミック特性が落ちるため好ましくない。特に、Ｐｔ，Ｒｈ，Ｐｄ等をＧａＮ系ＬＥＤ用ｐ型電極として用いた場合、熱処理によって立上り電圧（Ｖｆ）が０．０５〜０．２Ｖ上昇してしまう。よって、余計なアニール処理は無い方が良い。
【００１５】
このように、ウェハにかけるアニール処理の温度の高低によってデバイスプロセスの順番が決定されてしまう。あるいは、アニール処理の温度の最適化ができない。このことから必然的に、自由なデバイスプロセス設計ができない、デバイス特性を最適なものにできないという問題が生じる。
本発明は、上に挙げた問題点に鑑み、自由なプロセス設計が可能であるとともに最適なデバイス特性を有する窒化ガリウム系化合物半導体素子、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述の目的を達成するため、本発明は、ＧａＮ系化合物半導体デバイスプロセスにおいて、所定の積層構造電極を半導体用電極に用いることによりｎ型
ＧａＮ用電極形成、ｐ型 ＧａＮ用電極形成、共晶電極形成のいずれのプロセスにおいても積極的にアニール処理を施すことを必要としないデバイスを形成する。
本発明は、窒化ガリウム系化合物半導体と、該窒化ガリウム系化合物半導体と接するように形成されかつオーミック接触する電極とを備えた窒化ガリウム系化合物半導体発光素子の製造方法を提供するものであって、
基板上に窒化ガリウム系化合物半導体層を積層する工程と、
該窒化ガリウム系化合物半導体層の表面を露出させる工程と、
該窒化ガリウム系化合物半導体の露出表面を表面処理する工程と、
該処理表面上に窒化ガリウム系化合物半導体用電極を形成する工程を順に備え、
前記電極形成工程終了から窒化ガリウム系化合物半導体発光素子を当該素子搭載基板上に搭載する工程を行うまでの間において、オーミック接触を得るためのアニール処理を行わないことを特徴とする窒化ガリウム系化合物半導体発光素子の製造方法である（請求項１）。
ここで、窒化ガリウム系化合物半導体は、ｎ型窒化ガリウム系化合物半導体及びｐ型窒化ガリウム系化合物半導体のいずれかであることが好ましい（請求項２，５）。
ｎ型ＧａＮ半導体の場合、前記電極形成工程が、ｎ型窒化ガリウム系化合物半導体層上に厚さ１ｎｍ〜１０ｎｍのＡｌ層を蒸着するサブ工程と、前記Ａｌ層上に形成されるＲｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層を蒸着するサブ工程を有することが好ましい（請求項３）。あるいは前記電極形成工程が、ｎ型窒化ガリウム系化合物半導体層上に形成される島状構造または網目状構造を有する厚さ１ｎｍ〜１０ｎｍのＡｌ層を蒸着するサブ工程と、Ｒｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層を蒸着するサブ工程とを含み、サブ工程は同時にまたはＡｌ蒸着サブ工程に続いて金属蒸着サブ工程行うことが好ましい（請求項４）。
【００１７】
より具体的には、好適な材料としてｐ型ＧａＮ用電極としてＰｔ／Ｒｈ層またはＰｔ／Ａｇ層を用い、ｎ型ＧａＮ用電極としてＡｌ／Ｒｈ層、Ａｌ／Ｉｒ層、Ａｌ／Ｐｄ層、又はＡｌ／Ｐｔ層を用いる。これによりアニールを行わずにＧａＮデバイスを形成することができる。これらの材料は従来技術にある如何なる材料とも違って、アニールを行わずに良好なオーミック特性を達成し得るのである。
【００１８】
従来、Ａｌ単体でｎ型ＧａＮ用電極を形成できることは知られていたが、オーミック特性が悪く、また、アニール処理を経なければオーミック接触にならなかった。また、Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔなどの金属ではｎ型窒化ガリウム系化合物半導体に対してオーミック接触が得られなかった。しかし、本発明者等の研究の結果、これらの材料の組合せによってアニール処理を行わずにｎ型窒化ガリウム系化合物半導体に対して良好なオーミック特性が得られることが判った。
図３はＡｌ／Ｉｒ層電極およびＡｌ／Ｐｄ層電極の接触抵抗値のアニール温度依存性を示す。なお、Ａｌ層の膜厚は３ｎｍ、Ｉｒ層またはＰｄ層の膜厚は１００ｎｍとし、真空蒸着法にてキャリア密度１×１０１８台のｎ型ＧａＮ層上に形成した。膜厚は水晶振動子を用いて蒸着厚をモニターして厚みを制御した。このようにして作製したｎ型ＧａＮ用電極を窒素雰囲気とした所定温度の電気炉内において２０秒間のアニール処理を実施した。接触抵抗率は４探針法（Transmission line model）により測定した。また、Ａｌ／Ｐｄの代わりにＡｌ／Ｒｈを同一条件で作成した場合Ａｌ／Ｐｄとほぼ同一であった。
ｎ型ＧａＮ層のドーピング濃度がさほど高いウェハを用いてはいないが、それでも常温において１０−６ｃｍ２台のオーミック特性が得られることが分かる。オーミック特性を得られる理由の詳細は不明であるが、本発明者等の研究により次のように考え得る。
【００１９】
Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔは周期律表においてＶＩＩＩ族第５，６周期の元素であって、且つその結晶はｆｃｃ構造をとることが知られている。また、格子定数の値はそれぞれＲｈは３８０．３ｐｍ，Ｐｄは３８９．０ｐｍ，Ｉｒは３８３．９４ｐｍ，Ｐｔは３９２．３ｐｍである。ここで、Ａｌはやはりｆｃｃ構造を取り、しかもその格子定数はａ＝４０４．９６ｐｍであって前記４種の金属と５％前後大きいだけである。従って、ＡｌとＲｈ等を積層した場合、相互に格子間に原子が入り込んで金属間化合物のようなものを形成し、何らかの原子間相互作用が起こるものと思われる。
また、１層目の電極材料であるＡｌと２層目の電極材料である金属元素とは原子半径が異なる。１層目の材料に２層目の電極材料に比べて原子半径の小さなＡｌを用いることで、密着性が向上しているものと推定される。
【００２０】
上記のような相互作用がｎ型ＧａＮ層表面から深さ１０ｎｍ以内の領域で起こることで、半導体層／電極金属間のオーミック特性に好ましい影響を与えているものと思われる。このことは、本発明者等の実験によって確認することができた。
Ａｌ／Ｒｈ層においてＲｈ層の厚みを１００ｎｍと一定にし、Ａｌ薄膜の厚みを変えて評価した結果、Ａｌ薄膜が１０ｎｍ未満においては良好なオーミック特性が得られた。なお、この検討の際にアニール処理は実施していない。
Ａｌ薄膜の膜厚が２０ｎｍを超えるとＡｌ単層の厚膜（１００ｎｍ）をｎ型ＧａＮ層上に形成し、且つアニール処理を施した場合のオーミック特性とほぼ同等であった。即ち、Ａｌ／Ｒｈ、Ａｌ／Ｉｒ等の金属層によってｎ型ＧａＮ層とオーミック接触を得る場合、半導体層上に直接に形成する層であるＡｌ薄膜の膜厚が１０ｎｍより大きくなるとオーミック特性が急激に悪化する。本発明においてＡｌ薄膜の膜厚の望ましい範囲は１ｎｍ〜１０ｎｍであり、薄膜形成時の膜厚制御性を考えるとより望ましくは１ｎｍ〜５ｎｍであり、更に望ましくは２ｎｍ〜４ｎｍである。また、１ｎｍより薄くなっても良好なオーミック特性が得にくくなる。
【００２１】
Ａｌ層の構造については「薄膜」と定義したが、島状構造や網目構造なども同様の効果を奏するため、この「薄膜」にはこれらの構造も含む。また、ＡｌとＲｈ等の同時蒸着等何らかの手法によりＡｌ−Ｒｈ等の合金層を電極として形成した場合も同じようにアニール処理なしでオーミック接触が得られる。本発明の要点は、ＡｌとＲｈ等金属の相互作用がｎ型ＧａＮ層表面近傍で得られることによってオーミック接触が達成される点にあり、本要点を変更しない範囲で様々な応用が考えられる。
Ａｌ  ３ｎｍ／Ｒｈ  １００ｎｍのＮ電極を用いて、アニール処理を行わないものと、同じ電極で５００℃のアニール処理を施したものについて取出し効率を測定したところ、アニール処理を施すことにより反射率が約２〜３％低下した。また、表面反射率も低下していた。この原因はＡｌとＲｈの粒界が大きくなること、およびＡｌとｎ型ＧａＮ層の界面において拡散することが主な原因と考えられる。
なお、特許文献２には窒化ガリウム系化合物半導体とオーミック接触を得る電極材料としてＡｌも例示されている。しかしながら、Ｃｒ電極に比べるとオーミック特性が悪いことを開示するものの、積極的にアニール処理を施さない旨の記載はない。さらに、好適な厚みとしてｐ電極であるＮｉとして０．０１〜０．５ミクロンとすることおよびＡｌ電極単独であることは開示するものの、半導体層と接するＡｌ層の膜厚を１０ｎｍ以下とすると積極的なアニール処理を施すことなくＡｌ単層膜に比べてオーミック特性が優れることについては一切記載されていない。
【００２２】
ｐ型ＧａＮ用電極についても、ｐ型ＧａＮ層表面にＲｈまたはＰｄ，Ｐｔ，Ｐｔ／Ｒｈ，Ｐｔ／Ａｇ，Ｒｈ／Ａｇ，Ｐｄ／Ｒｈ，Ｐｄ／Ａｇ層を形成することによって、アニール処理なしでオーミック接触をなす電極が得られる（請求項６）。この時、Ｐｔ層の膜厚が０．３ｎｍ〜１００ｎｍであり、及び／又は前記ＲｈもしくはＡｇ層の膜厚が５０ｎｍ〜３００ｎｍであることが好ましい（請求項７）あるいは、前記Ｐｄ、Ｐｔ、又はＲｈ層の膜厚が０．３ｎｍ〜２００ｎｍであることであることが好ましい（請求項８）。
これら電極の接触抵抗値のアニール温度依存性について図４に示す。
図４はＲｈ単層電極およびＰｔ／Ｒｈ層電極の接触抵抗値のアニール温度依存性を示す。なお、Ｒｈ層の膜厚は１００ｎｍ、Ｐｔ層の膜厚は１ｎｍとし、ｐ型ＧａＮ層上に真空蒸着法で形成した。膜厚は水晶振動子を用いて蒸着厚をモニターして厚みを制御した。このようにして作製したｐ型ＧａＮ用電極を窒素雰囲気とした所定温度の電気炉内において２０秒間のアニール処理を実施した。接触抵抗率は４探針法（Transmission line model）により測定した。
常温において１０−４ｃｍ２台のオーミック特性が得られることが分かる。
【００２３】
これらの電極材料は、従来、アニール処理無しではオーミック接触を形成しないか、著しく抵抗が高いと思われていた。しかし、本発明者等の研究によって、アニール処理無しで実用的なほど低抵抗のｐ型ＧａＮ用電極を得ることができることが明らかになった。この場合、表面処理、特に、特開２０００−１０１１３４号公報にある脱酸素作用を有する液体、例えば王水による表面処理をｐ型ＧａＮ層表面に、電極層形成直前に行うことにより、アニール処理無しで極めて接触抵抗の低い、且つ密着性に優れたｐ型ＧａＮ用電極を得ることができた。ｐ型電極としてＰｄ、ＰｔまたはＲｈのいずれかの層を形成する場合には０．３〜２００ｎｍが好適である。これより薄いと反射率が低下し、厚いと応力の問題が顕在化してくるからである。また、Ｐｔ／ＲｈまたはＰｔ／Ａｇの場合にも同様の理由によりＰｔ層の膜厚を０．３〜１００ｎｍおよび／またはＡｇ層の膜厚を５０〜３００ｎｍとすると良い。
【００２４】
サファイア基板側を光取出し面とするフリップチップ型の実装方式を採る場合、ｐ型
ＧａＮ用電極の発光波長に対する反射率はより高いほうが望ましい。しかし、アニール処理を経ることによって一般的には電極金属の反射率は低下する。熱を受けたことによって、半導体層／電極金属界面が荒れるからである。そこで、本発明の製造方法を用いれば、アニール処理を行わないため、電極金属の高い反射率をそのまま活かすことができ、光取り出し効率の上昇に大きく寄与する。
また本発明は、ｎ型窒化ガリウム系化合物半導体層およびｐ型窒化ガリウム系化合物半導体層を含むＩＩＩ族窒化物系化合物半導体積層構造と、ｎ型窒化ガリウム系化合物半導体層上に形成されたｎ電極と、ｐ型窒化ガリウム系化合物半導体上に形成されたｐ電極とを備えたＩＩＩ族窒化物系化合物半導体発光素子を提供するものであって、
前記ｎ電極が、ｎ型窒化ガリウム系化合物半導体層と接する厚さ１ｎｍ〜１０ｎｍのＡｌ層と、前記Ａｌ層上に形成されるＲｈ、Ｉｒ、Ｐｔ、Ｐｄからなる群から選択されるいずれかの金属層とからなり、アニール処理を施すことなくオーミック接触していることを特徴とするＩＩＩ族窒化物系化合物半導体発光素子である（請求項９）。
この場合に、前記ｐ電極が、ｐ型窒化ガリウム系化合物半導体層と接するＰｄ、Ｐｔ、Ｒｈ、Ｐｔ／Ｒｈ、Ｐｔ／Ａｇ、Ｒｈ／Ａｇ、Ｐｄ／Ｒｈ、Ｐｄ／Ａｇ層からなる群から選択されるいずれかの層で構成され、厚みが２００ｎｍ以下であるとともに、アニール処理を施すことなくオーミック接触していることが好ましい（請求項１０）。
また、前記ｎ型またはｐ型窒化ガリウム系化合物半導体用電極上に、更に、共晶制限層および共晶材料層を積層してなる金属積層構造が形成されたることが好ましい（請求項１１）。
この場合、前記共晶制限層は実質的にＡｇ又はＰｔで構成されており、且つ、前記共晶材料層はＡｕ，Ｓｎ，Ｉｎからなる群から選択される金属、またはこれらのうち少なくとも一つを含む合金で構成されていることが好ましい（請求項１２）。
また本発明は、前記ＩＩＩ族窒化物系化合物半導体発光素子であって、前記半導体層の側面が、前記基板の垂直方向に対して傾斜しているとともに、
前記電極が、前記傾斜した側面に延在して形成されていることを特徴とする窒化ガリウム系化合物半導体デバイスを提供する（請求項１３）。
【発明の効果】
【００２５】
本発明により、ＧａＮ系デバイスの電極を形成するにあたってアニール処理が不要となる。そのため、ウェハに不要な熱履歴が蓄積せず、電極のオーミック特性や反射率がプロセスにおいて劣化しないという効果がある。また、ｎ型又はｐ型ＧａＮ用電極の形成後、蒸着用真空装置から出さずに続けてＡｕ／Ｓｎ積層構造等の共晶電極を積層できるため、デバイスプロセスに要する総合的な時間を著しく短縮できる。また、蒸着真空装置から取り出すことがないためｐ型もしくはｎ型ＧａＮ用電極の汚染や表面酸化を防止することができる。また、蒸着回数が少なくて済む。さらに、プロセス設計にあたって熱に弱い有機材料が使用し得るなどの自由度が大きくなるという利点がある。
また、アニール処理を行うと、ＧａＮ層と電極材料間の熱膨張係数の相違による応力がかかるが、本発明においては電極材料に与える熱履歴が少なくなるので応力の蓄積が著しく小さくなるため、電極の剥離が抑制され信頼性が向上する。
特にボンディングパッド部を除く電極層の総厚みを２００ｎｍ以下とすると、剥離が殆ど発生せずに好適である。
従って、本発明はＧａＮ系デバイス製造にあたって非常に優れた工業的価値を持つことが明らかである。なお、ＧａＮ層にて説明したが、ＡｌＧａＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ層などの窒化ガリウム系化合物半導体の場合も同様であろう。
【発明を実施するための最良の形態】
【００２６】
以下に本発明の２つの実施例を示す。両実施例ともフリップチップ方式の実装方法を前提としているが、半導体面側を光取出し面とするフェイスアップ方式であっても本発明は当然適用可能である。本実施例は発明者らが本発明の効果を確認するために行った実験のうちの幾例かを挙げたに過ぎず、本発明は実施例に限定して解釈されるべきではない。
【実施例１】
【００２７】
ＭＯＣＶＤ法によってサファイア基板１上にバッファ層を介してシリコン（Ｓｉ）ドープのｎ型ＧａＮ層２、窒化ガリウムアルミインジウム系化合物からなる活性層３、マグネシウム（Ｍｇ）をドープしたｐ型ＧａＮ層４を含むデバイスウェハを得た。次いで、このウェハを以下に示すプロセスで加工した。この工程について図１を参照して説明する。
【００２８】
（１）ウェハを液温２０℃の王水（体積比で濃硝酸１：濃塩酸３）中に５分間浸漬洗浄、超純水リンスを施す表面処理工程を行ないｐ型ＧａＮ層４表面を清浄化した。その後、その表面に電子線加熱蒸着法によりｐ型ＧａＮ用電極６としてＰｔ１ｎｍ／Ｒｈ １００ｎｍを形成し、連続して共晶電極７としてＴｉ１００ｎｍ／(Ｐｔ １００ｎｍ／Ａｕ２００ｎｍ)２を形成し、その一部を除去した。（図１（Ａ）参照）
【００２９】
(２)ｐ型ＧａＮ層４の一部を周知の技術である反応性イオンエッチング法によってエッチングして、ｎ型ＧａＮ層２を部分的に露出させた。（図１（Ｂ）参照）
【００３０】
(３) 露出したｎ型ＧａＮ層２表面の一部に、フォトリソグラフィと電子線加熱蒸着法とによりｎ型ＧａＮ用電極５としてＡｌ
３ｎｍ／Ｒｈ １００ｎｍを形成し、連続して共晶電極７'としてＴｉ １００ｎｍ／Ｐｔ  １００ｎｍ／Ａｕ１００ｎｍ〜１０００ｎｍ／Ｐｔ １００ｎｍ／Ａｕ２００ｎｍ（下層側のＡｕ層厚は設計上可変）を形成した。（図１（Ｃ）参照）
【００３１】
(４) 周知の技術によって、共晶電極部分を除くウェハ表面をＳｉＯ２膜８で被覆し、また、デバイス毎にウェハをカットした。（図１（Ｄ）参照）
【００３２】
(５)デバイスの共晶電極部分７，７'と、別に構成したサブマウント１１の共晶部９，９'と合わせ、３００℃程度の熱圧着によってサブマウント１１にデバイスを接合した。（図１（Ｅ）参照）
【００３３】
従来技術において、デバイスプロセスはｎ型ＧａＮ用電極、ｎ型ＧａＮ用電極上部共晶電極、ｐ型ＧａＮ用電極、ｐ型ＧａＮ用電極上部共晶電極の電極等を表面に形成するために、フォトリソグラフィによるパターニングと電子線加熱蒸着法による電極材料の積層工程を、４回繰り返す必要があった。しかし、本発明においては、ｎ型ＧａＮ用電極とｎ型ＧａＮ用電極上部共晶電極を続けて１回の工程で形成することができ、またｐ型ＧａＮ用電極とｐ型ＧａＮ用電極上部共晶電極を続けて１回の工程で形成することができる。すなわち、合計として２回の工程で済ませることができ、大変経済性がよい。また、デバイスの熱履歴は最高で３００℃であり、これによりデバイスの熱による劣化を抑えることができる。
【実施例２】
【００３４】
図２及び以下に示すデバイスプロセスにおいて、実施例１と同じウェハに対してｎ型ＧａＮ用電極を先に形成した。
【００３５】
(１)ｐ型ＧａＮ層４の一部を周知の技術である反応性イオンエッチングによってエッチングして、ｎ型ＧａＮ層２を部分的に露出させた。この際、ＧａＮ層２，３，４の側面をウェハ底面となす角が４５°前後になるように傾斜させた。（図２（Ａ）参照）
【００３６】
(２) 露出したｎ型ＧａＮ層２表面および傾斜した側面に、フォトリソグラフィと電子線加熱蒸着法とによりｎ型ＧａＮ用電極５としてＡｌ
３ｎｍ／Ｉｒ １００ｎｍを形成し、連続して共晶電極'としてＮｉ １００ｎｍ／Ｐｔ  １００ｎｍ／Ａｕ １００ｎｍ／(Ｐｔ１００ｎｍ／Ａｕ ２００ｎｍ)２（下層側のＡｕ層厚は設計上可変）を形成した。（図２（Ｂ）参照）
【００３７】
(３) ｐ型ＧａＮ層４表面の一部にフォトリソグラフィと電子線加熱蒸着法とによりｐ型ＧａＮ用電極６としてＰｔ１ｎｍ／Ａｇ １００ｎｍを形成し、連続して共晶電極７としてＮｉ１００ｎｍ／Ｐｔ  １００ｎｍ／Ａｕ １００〜１０００ｎｍ／Ｐｔ １００ｎｍ／Ａｕ２００ｎｍを形成した。（図２（Ｃ）参照）
【００３８】
(４) 周知の技術によって、共晶電極部分を除くウェハ表面をＳｉＯ２膜８で被覆し、また、デバイス毎にウェハをカットした。（図２（Ｄ）参照）
【００３９】
(５) デバイスの共晶電極部分７，７'と、別に構成したサブマウント１１の共晶反応部分９，９'と合わせ、３００℃程度の熱圧着によってサブマウント１１にデバイスを接合した。（図２（Ｅ）参照）
【００４０】
ＧａＮ層の側面を傾斜させ、その側面に延在させてｐ型および／又はｎ型ＧａＮ用電極を形成することは、層内を伝播する光を傾斜端面において透光性基板側に反射するので各層に対してほぼ垂直な端面を有する場合に比べて光取り出し効率が向上する。よって光の取り出し効率の観点から、特にフリップチップ方式を用いて実装する場合に有効な方法である。また、本発明によるこのような構成としたことで、電極形成工程において副次的に次のような効果がある。
【００４１】
傾斜した側面に電極を形成し、従来の方法のようにアニールを行うと、図５の１２に示すように電極金属がだれることがある。電極層が厚くなれば大きくだれてしまい、これにより電極の短絡などの問題になりかねない。しかし、本発明においては電極に対してアニールを行なわないため、このような電極だれの問題は発生しなくなり、デバイス製造時の信頼性向上に著しい効果がある。
【００４２】
なお、実施例１ではｎ型ＧａＮ用電極としてＡｌ
３ｎｍ／Ｒｈ １００ｎｍ、ｐ型ＧａＮ用電極としてＰｔ
１ｎｍ／Ｒｈ １００ｎｍを用い、実施例２ではｎ型ＧａＮ用電極としてＡｌ
３ｎｍ／Ｉｒ １００ｎｍ、ｐ型ＧａＮ用電極としてＰｔ
１ｎｍ／Ａｇ １００ｎｍを用いた。しかし、ｎ型ＧａＮ用電極としてはＡｌ／Ｒｈ，Ａｌ／Ｉｒ以外にもＡｌ／Ｐｄ，Ａｌ／Ｐｔを使用することが可能であり、また、ｐ型ＧａＮ用電極としてＰｔ／Ｒｈ，Ｐｔ／Ａｇ以外にもＲｈを使用することができることは言うまでもない。
【００４３】
実施例においては、共晶電極接着のため共晶電極としてＡｕを用いた場合には３００℃程度以下の加熱で接合することができるので、３００℃より高い温度がかかることはない。これに対し、従来技術における電極のアニール処理では少なくとも４００℃以上の温度で加熱が複数回行なわれ、その温度差は少なくとも１００℃以上ある。熱がデバイスに及ぼす悪影響は、温度に対して指数関数的に大きくなる性質があるから、この１００℃の差のアニール処理が複数回行なわれるによってデバイスの性能は本発明によるデバイス性能と相当に違ってくる。共晶電極の材料を最適に選択することで、本発明のデバイスに対する最終的な熱履歴は更に減らすことができる。特に、上記したフリップチップ型の実装方式を採用する場合において、共晶電極層／共晶制限層からなる共晶電極を窒化ガリウム用電極上に形成し、共晶電極層として、Ａｕ，Ｓｎ，Ｉｎからなる群れから選択される金属、またはこれらのうちの少なくとも一つを含む合金、特にＡｕもしくはＡｕを含む合金で構成した場合には、共晶接続を行う際の熱の影響を小さくすることができ好適である。また、共晶制限層としてＡｇまたはＰｔを用いた場合には積極的なアニール処理を施さない電極を用い且つ共晶電極層としてＡｕ、Ｓｎ，Ｉｎを用いた場合において、共晶電極層材料の窒化ガリウム層もしくは該層用電極への拡散を効果的に抑止することができる。共晶電極層／共晶制限層を複数回積層した場合にはより効果的となる。各層の膜厚は好ましくは５０ｎｍ〜２０００ｎｍであり、前記ｎ型またはｐ型窒化ガリウム系化合物半導体用電極と前記共晶電極との間にＴｉ層またはＮｉ層が挿入すると、より拡散を抑止することができ得る。
また、フェイスアップ方式の実装方法で、共晶電極を全く使用しないならば、実装に至るまで事実上全く熱処理工程を含まないデバイスプロセスが本発明によって実現可能である。
【図面の簡単な説明】
【００４４】
【図１】（A）から（E）は本発明による窒化ガリウム系化合物半導体ウェハプロセスの一実施態様である。
【図２】（A）から（E）は本発明による窒化ガリウム系化合物半導体ウェハプロセスの他の実施態様である。
【図３】本発明によるｎ型窒化ガリウム系化合物半導体用電極の接触抵抗値のアニール温度依存性を示す図である。
【図４】本発明によるｐ型窒化ガリウム系化合物半導体用電極の接触抵抗値のアニール温度依存性を示す図である。
【図５】従来技術によるアニール処理において起こる電極のだれについて示した図である。
【図６】従来技術による窒化ガリウム系化合物半導体デバイスについて示した図である。
【符号の説明】
【００４５】
１          サファイア基板
２          ｎ型窒化ガリウム系化合物半導体層
３          活性層
４          ｐ型窒化ガリウム系化合物半導体層
５          ｎ型窒化ガリウム系化合物半導体用電極
６          ｐ型窒化ガリウム系化合物半導体用電極
７，７'    共晶電極
８          ＳｉＯ２膜
９，９'    サブマウント側共晶部
１０，１０'  サブマウント側配線部
１１          サブマウント基板
１２          電極だれ
【図１】
2005117020.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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