(57)【要約】【課題】  入出力電圧特性が良好であるとともに、負荷駆動能力に優れた出力回路を提供し、以て、高精細、あるいは、大型の表示パネルに所望の画像情報を良好な表示画質で表示可能な表示駆動装置を提供する。【解決手段】  出力回路は、高電位電源Ｖddと低電位電源Ｖssとの間に、直列に接続された薄膜トランジスタＭｎ１１及び定電流源Ｉcnt11からなる初段のソースフォロワ構造と、直列に接続された薄膜トランジスタＭｎ１２及び定電流源Ｉcnt12からなる次段のソースフォロワ構造と、を有し、薄膜トランジスタＭｎ１１と定電流源Ｉcnt11との接続接点Ｎ１１が、薄膜トランジスタＭｎ１２の制御端子に接続され、薄膜トランジスタＭｎ１２と定電流源Ｉcnt12との接続接点Ｎ１２が、出力接点ＯＵＴに接続されて、これらのソースフォロワ構造が多段（２段）接続された構成を有している。【選択図】  図３
2005099322.tif 000002
【特許請求の範囲】
【請求項１】
所定の入出力電圧特性に基づいて、入力信号電圧に対応する出力信号電圧を出力する出力回路において、
少なくとも、第１の電源電圧と第２の電源電圧との間に、第１の薄膜トランジスタを含み、前記入力信号電圧が前記第１の薄膜トランジスタの制御端子に印加される第１のソースフォロワ回路部と、
前記第１の電源電圧と前記第２の電源電圧との間に、第２の薄膜トランジスタを含み、前記第１のソースフォロワ回路部の出力接点から出力される信号電圧が前記第２の薄膜トランジスタの制御端子に印加される第２のソースフォロワ回路部と、
前記第１のソースフォロワ回路部の制御端子と前記第２のソースフォロワ回路部の出力接点との間に生じる電位差に応じた電荷を蓄積する容量素子と、
を備え、
前記第２のソースフォロワ回路部の出力接点から出力される信号電圧を、前記出力信号電圧として出力する動作期間においては、前記入力信号電圧と前記容量素子に蓄積された電荷の量に応じた電圧との和が、前記第１の薄膜トランジスタの制御端子に印加されることを特徴とする出力回路。
【請求項２】
前記第１のソースフォロワ回路部は、前記第２のソースフォロワ回路部を所定の動作状態で駆動させるに足る電流駆動能力を有し、前記第２のソースフォロワ回路部は、前記出力信号電圧が印加される負荷を所定の動作状態で駆動させるに足る電流駆動能力を有するように構成されていることを特徴とする請求項１記載の出力回路。
【請求項３】
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタを所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定され、
前記第２の薄膜トランジスタは、前記負荷を所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定されていることを特徴とする請求項２記載の出力回路。
【請求項４】
前記動作期間における前記出力信号電圧は、前記入力信号電圧と略同一の電圧値を有するように設定されていることを特徴とする請求項１乃至３のいずれかに記載の出力回路。
【請求項５】
少なくとも、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎチャネル型又はｐチャネル型がいずれか一方のチャネル極性を有する電界効果型トランジスタからなることを特徴とする請求項１乃至４のいずれかに記載の出力回路。
【請求項６】
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、各々異なるチャネル極性を有する電界効果型トランジスタからなることを特徴とする請求項１乃至４のいずれかに記載の出力回路。
【請求項７】
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、多結晶ポリシリコンからなることを特徴とする請求項５又は６記載の出力回路。
【請求項８】
前記第１のソースフォロワ回路部及び前記第２のソースフォロワ回路部は、各々所定の定電流を前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに個別に供給する、個別の定電流源を備えていることを特徴とする請求項１乃至７のいずれかに記載の出力回路。
【請求項９】
前記第１のソースフォロワ回路部及び前記第１のソースフォロワ回路部は、いずれか一方の前記ソースフォロワ回路部にのみ設けられ、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタに第１の定電流を供給する定電流源と、他方の前記ソースフォロワ回路部に、前記第１の定電流に基づいて所定の電流比率を有する第２の定電流を供給するカレントミラー回路部と、を備えていることを特徴とする請求項１乃至７のいずれかに記載の出力回路。
【請求項１０】
表示パネルに２次元配列された複数の表示画素に対して表示信号電圧を供給し、該表示画素を表示データに応じた所定の階調で表示動作させる表示駆動装置において、
前記表示駆動装置は、少なくとも、前記表示データに対応するアナログ信号電圧を、前記表示信号電圧として前記表示画素の各々に出力する出力手段を備え、
前記出力手段は、少なくとも、
第１の電源電圧と第２の電源電圧との間に、第１の薄膜トランジスタを含み、前記アナログ信号電圧が前記第１の薄膜トランジスタの制御端子に印加される第１のソースフォロワ回路部と、
前記第１の電源電圧と前記第２の電源電圧との間に、第２の薄膜トランジスタを含み、前記第１のソースフォロワ回路部の出力接点から出力される信号電圧が前記第２の薄膜トランジスタの制御端子に印加される第２のソースフォロワ回路部と、
前記第１のソースフォロワ回路部の制御端子と前記第２のソースフォロワ回路部の出力接点との間に生じる電位差に応じた電荷を蓄積する容量素子と、
を備え、
前記第２のソースフォロワ回路部の出力接点から出力される信号電圧を、前記表示信号電圧として出力する動作期間においては、前記アナログ信号電圧と前記容量素子に蓄積された電荷の量に応じた電圧との和が、前記第１の薄膜トランジスタの制御端子に印加されることを特徴とする表示駆動装置。
【請求項１１】
前記第１のソースフォロワ回路部は、前記第２のソースフォロワ回路部を所定の動作状態で駆動させるに足る電流駆動能力を有し、前記第２のソースフォロワ回路部は、前記表示信号電圧が供給される前記表示画素を所定の動作状態で駆動させるに足る電流駆動能力を有するように構成されていることを特徴とする請求項１０記載の表示駆動装置。
【請求項１２】
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタを所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定され、
前記第２の薄膜トランジスタは、前記表示画素を所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定されていることを特徴とする請求項１１記載の表示駆動装置。
【請求項１３】
前記出力手段は、前記動作期間における前記表示信号電圧が、前記アナログ信号電圧と略同一の電圧値を有するように入出力電圧特性が設定されていることを特徴とする請求項１０乃至１２のいずれかに記載の表示駆動装置。
【請求項１４】
少なくとも、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎチャネル型又はｐチャネル型がいずれか一方のチャネル極性を有する電界効果型トランジスタからなることを特徴とする請求項１０乃至１３のいずれかに記載の表示駆動装置。
【請求項１５】
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、各々異なるチャネル極性を有する電界効果型トランジスタからなることを特徴とする請求項１０乃至１３のいずれかに記載の表示駆動装置。
【請求項１６】
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、多結晶ポリシリコンからなることを特徴とする請求項１４又は１５記載の出力回路。
【請求項１７】
前記第１のソースフォロワ回路部及び前記第２のソースフォロワ回路部は、各々所定の定電流を前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに個別に供給する、個別の定電流源を備えていることを特徴とする請求項１０乃至１６のいずれかに記載の表示駆動装置。
【請求項１８】
前記第１のソースフォロワ回路部及び前記第１のソースフォロワ回路部は、いずれか一方の前記ソースフォロワ回路部にのみ設けられ、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタに第１の定電流を供給する定電流源と、他方の前記ソースフォロワ回路部に、前記第１の定電流に基づいて所定の電流比率を有する第２の定電流を供給するカレントミラー回路部と、を備えていることを特徴とする請求項１０乃至１６のいずれかに記載の表示駆動装置。
【請求項１９】
前記表示駆動装置は、前記出力手段の前段に、前記表示データに応じて生成されたデジタル信号電圧を、容量分圧方式により前記アナログ信号電圧に変換するデジタル−アナログ信号変換手段を備えていることを特徴とする請求項１０乃至１８のいずれかに記載の表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路及び該出力回路を備えた表示駆動装置に関し、特に、低温ポリシリコン（多結晶シリコン）からなる薄膜トランジスタを適用して構成される出力回路、及び、該出力回路を、表示パネルに所定の信号レベルを有する表示信号電圧を供給する出力バッファに適用した表示駆動装置に関する。
【背景技術】
【０００２】
近年、普及が著しいデジタルビデオカメラやデジタルスチルカメラ等の撮像機器、携帯電話や携帯情報端末（ＰＤＡ）等の携帯機器において、画像や文字情報等を表示するための表示装置（ディスプレイ）として、また、コンピュータ等の情報端末やテレビジョン等の映像機器のモニタやディスプレイとしても、薄型軽量で、低消費電力化が可能であり、表示画質にも優れた液晶表示装置（Liquid Crystal Display；ＬＣＤ）が多用されている。
【０００３】
以下、従来技術における液晶表示装置について、簡単に説明する。
図１１は、従来技術における薄膜トランジスタ（ＴＦＴ）型の表示パネルを備えた液晶表示装置の要部構成を示すブロック図である。
図１１に示すように、従来技術における液晶表示装置の要部構成は、概略、複数の表示画素（液晶表示画素）Ｐｘが、２次元配列された液晶表示パネル１１０Ｐと、該液晶表示パネル１１０Ｐの各行の表示画素Ｐｘ群を順次走査して選択状態に設定するゲートドライバ（走査ドライバ又は垂直ドライバ）１２０Ｐと、選択状態に設定された行の表示画素Ｐｘ群に、映像信号に基づく表示信号電圧を一括して出力するソースドライバ（データドライバ又は水平ドライバ）１３０Ｐと、を有している。
【０００４】
ここで、液晶表示パネル１１０Ｐは、概略、対向する透明基板間に、行方向及び列方向に互いに直交するように配設された複数の走査ライン（ゲートライン）ＳＬ及び複数のデータライン（ソースライン）ＤＬと、該走査ラインＳＬ及びデータラインＤＬの各交点近傍に配置された上記複数の表示画素Ｐｘと、を備えて構成されている。また、各表示画素Ｐｘは、画素電極とデータラインＤＬ間に電流路（ソース−ドレイン）が接続され、走査ラインＳＬに制御端子（ゲート）が接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、各表示画素Ｐｘの画素電極に対向するように共通に設けられた共通電極と上記各表示画素Ｐｘの画素電極との間に充填、保持された液晶分子からなる画素容量（液晶容量）Ｃlcと、画素容量Ｃlcに並列に構成され、該画素容量Ｃlcに印加された信号電圧を保持するための補助容量（蓄積容量）Ｃｓと、を備えた構成を有している。
【０００５】
このような構成を有する液晶表示装置における画像表示動作は、まず、液晶表示装置の外部から供給される映像信号に基づいて、液晶表示パネル１１０Ｐの１行分の表示画素Ｐｘに対応した表示データが、ソースドライバ１３０Ｐに供給されて、所定のタイミングで取り込み保持される。
次いで、ゲートドライバ１２０Ｐにより、液晶表示パネル１１０Ｐに配設された各走査ラインＳＬに走査信号Ｇ１、Ｇ２、・・・が順次印加され、各行の表示画素Ｐｘ群の画素トランジスタがオン動作して、後述する表示信号電圧を取り込み可能な選択状態に設定される。この各行の表示画素Ｐｘ群の選択タイミングに同期して、ソースドライバ１３０Ｐにより、上記取り込み保持した表示データに基づく表示信号電圧ＶＤ１、ＶＤ２、・・・を、各データラインＤＬを介して各表示画素Ｐｘに一斉に供給する。
【０００６】
これにより、選択状態に設定された各表示画素Ｐｘの画素トランジスタＴＦＴを介して、画素容量Ｃlcに充填された液晶分子が、上記表示信号電圧に応じて配向状態を変化させることにより、所定の階調表示が行われるとともに、画素容量Ｃlcに並列に接続された補助容量Ｃｓに、該画素容量Ｃlcに印加された電圧が充電されて、所定の期間、上記階調表示が継続される。このような一連の動作を、１画面分（１垂直期間＝表示期間）の各行に対して、繰り返し実行することにより、映像信号に基づく所望の画像情報が液晶表示パネル１１０Ｐに表示される。
【０００７】
ここで、上述したような液晶表示装置に適用されるソースドライバ１３０Ｐは、概略、液晶表示装置の外部から供給される映像信号に基づいて生成される、デジタル信号からなる１行分の表示データを順次取り込み保持し、所定の階調基準電圧に基づいて、上記表示データに対応したアナログ信号電圧に変換した後、所定のタイミングで上記表示信号電圧として各データラインＤＬに印加（出力）するように構成されている。
【０００８】
ところで、近年、半導体集積回路の技術分野においては、単結晶シリコンに比較して製造プロセスが簡易かつ安価であり、また、アモルファスシリコンに比較してキャリヤ移動度が高い等の、種々の優位な特性を有する低温ポリシリコンが注目されている。このような低温ポリシリコンを適用した薄膜トランジスタ（低温ポリシリコントランジスタ）は、５００℃程度の低温環境で製造することができるので、液晶表示パネルや有機ＥＬパネル等の表示パネルに用いられるガラス基板上に良好に形成することができ、従来、ガラス基板の外部に設けられていたドライバＩＣを、表示パネルと一体的に形成することができる。これにより、表示パネル（同一のガラス基板上に形成されたドライバＩＣを含む）外部との配線数を大幅に削減することができるとともに、キャリヤ移動度の上昇に伴って薄膜トランジスタを小さくすることができ、表示画質の高精細化や装置構成の小型軽量化、薄型化、低消費電力化等を図ることができるという特長を有している。
【０００９】
以下に、低温ポリシリコントランジスタを用いた半導体集積回路の一例として、上記ソースドライバに適用される要部構成について説明する。
図１２は、従来技術における低温ポリシリコントランジスタを用いたソースドライバの出力回路の一例を示す回路構成図である。また、図１３は、該出力回路の動作状態を示す等価回路図であり、図１４は、従来技術における出力回路の入出力電圧特性を説明するための特性図である。
【００１０】
上述したようなソースドライバにおいては、表示データに基づいて生成されたアナログ信号電圧を表示信号電圧として各データラインＤＬに出力する出力段の回路構成（出力回路）として、例えば、特許文献１等にも記載されているように、各データラインごとに出力バッファ部を備えた構成が適用され、該出力バッファ部の機能素子として、上記低温ポリシリコントランジスタを適用した構成が知られている。
【００１１】
上記特許文献１等に記載されている出力バッファ部（出力回路）は、具体的には、概略、図１２に示すように、高電位電源Ｖddとデータラインに接続された接点Ｎｐ１（出力接点ＯＵＴ）間に電流路（ソース−ドレイン）が接続されたｎチャネル型の薄膜トランジスタＭｐ１と、接点Ｎｐ１と低電位電源Ｖssとの間に接続された定電流源ＩＰcntと、入力接点ＩＮを介して、上記表示データから生成されたアナログ信号電圧が入力され、第１の切換接点ｎａが上記薄膜トランジスタＭｐ１の制御端子（ゲート端子；接点Ｎｐ２）に接続され、第２の切換接点ｎｂが接点Ｎｐ３に接続された切換スイッチＳｐ１と、接点Ｎｐ２と接点Ｎｐ３との間に接続されたキャパシタ（容量素子）Ｃpcと、接点Ｎｐ１と接点Ｎｐ３との間に接続されたスイッチＳｐ２と、を備えた回路構成を有している。すなわち、図１２に示した出力バッファ部においては、ソースフォロワ型の回路構成が適用されている。
【００１２】
このような出力バッファ部の制御動作は、概略、まず、切換スイッチＳｐ１を第１の切換接点ｎａ側に接続し、スイッチＳｐ２をオン動作（導通状態）させるように設定した充電状態（充電期間）においては、図１３（ａ）の等価回路に示すように、薄膜トランジスタＭｐ１のゲート端子（接点Ｎｐ２）に入力信号電圧（すなわち、上記アナログ信号電圧）ＶＰinが直接印加される（ゲート電圧Ｖｇ＝ＶＰin・・・（１１））。
【００１３】
これにより、入力信号電圧ＶＰin及び定電流源ＩＰcntにより供給される定電流に応じて、高電位電源Ｖddから薄膜トランジスタＭｐ１を介して所定の電流が流れることになり、接点Ｎｐ１には、薄膜トランジスタＭｐ１の導通状態に応じた電位（すなわち、薄膜トランジスタＭｐ１のゲート電圧Ｖｇからゲート−ソース間に生じる電圧Ｖgs分を減算した電圧）が生じ、図１４に示すように、接点Ｎｐ１に接続された出力接点ＯＵＴを介して出力信号電圧（表示信号電圧）ＶＰoutとして出力される（ＶＰout＝Ｖｇ−Ｖgs＝ＶＰin−Ｖgs・・・（１２））。なお、この充電期間においては、上記出力接点ＯＵＴに生じた出力信号電圧ＶＰoutは、実際には、ゲートライン（表示画素）には印加されない。
【００１４】
このとき、入力信号電圧ＶＰinが、キャパシタＣpcの一端側に印加されるとともに、上記出力接点ＯＵＴ（接点Ｎｐ１）の電位が、キャパシタＣpcの他端側に印加されることになり、キャパシタＣpcに上記入力信号電圧ＶＰinと出力信号電圧ＶＰoutとの電位差（すなわち、薄膜トランジスタＭｐ１のゲート−ソース間電圧Ｖgs）に相当する電荷が充電される（キャパシタＣpcの充電電圧Ｖpc＝ＶＰin−ＶＰout＝Ｖgs・・・（１３））。
【００１５】
次いで、切換スイッチＳｐ１を第２の切換接点ｎｂ側に接続し、スイッチＳｐ２をオフ動作（非導通状態）させるように設定した出力状態（出力期間）においては、図１３（ｂ）に示すように、入力信号電圧ＶＰinは、キャパシタＣpcを介して、薄膜トランジスタＭｐ１のゲート端子（接点Ｎｐ２）に印加される。この状態においても、出力接点ＯＵＴ（接点Ｎｐ１）には、上記（１２）式に示した場合と同様に、薄膜トランジスタＭｐ１のゲート電圧Ｖｇ′からゲート−ソース間に生じる電圧Ｖgs分を減算した電圧が出力信号電圧ＶＰout′として出力される（ＶＰout′＝Ｖｇ′−Ｖgs・・・（１４））。なお、この出力期間においては、上記出力接点ＯＵＴに生じた出力信号電圧ＶＰout′が、表示信号電圧として実際にゲートラインを介して表示画素に印加される。
【００１６】
このとき、出力状態においては、入力接点ＩＮと薄膜トランジスタＭｐ１間に、キャパシタＣpcとゲート容量Ｃｇが直列に接続された回路構成と等価になり、先のタイミングでキャパシタＣpcに充電された電圧分（Ｖpc）だけ、薄膜トランジスタＭｐ１のゲート端子（接点Ｎｐ２）に印加される電圧が高くなるので、薄膜トランジスタＭｐ１のゲート電圧Ｖｇ′は、次式のように求められる。
Ｖｇ′＝（Ｃpc・ＶＰin＋Ｃｇ・Ｖｘ）／（Ｃpc＋Ｃｇ）＋Ｖpc
＝（Ｃpc・ＶＰin＋Ｃｇ・Ｖｘ）／（Ｃpc＋Ｃｇ）＋Ｖgs・・・（１５）
【００１７】
したがって、出力信号電圧ＶＰout′は、上記（１４）式、（１５）式に基づいて、次式のように求められる。
ＶＰout′＝Ｖｇ′−Ｖgs
＝（（Ｃpc・ＶＰin＋Ｃｇ・Ｖｘ）／（Ｃpc＋Ｃｇ）＋Ｖgs）−Ｖgs
＝（Ｃpc・ＶＰin＋Ｃｇ・Ｖｘ）／（Ｃpc＋Ｃｇ）・・・（１６）
ここで、出力状態における入力信号電圧ＶＰinに対する出力信号電圧ＶＰout′のずれ量ΔＶｐは、上記（１６）式に基づいて、次式のように求められる。
ΔＶｐ＝ＶＰout′−ＶＰin
＝（Ｃpc・ＶＰin＋Ｃｇ・Ｖｘ）／（Ｃpc＋Ｃｇ）−ＶＰin＞０・・・（１７）
【００１８】
そして、薄膜トランジスタＭｐ１のゲート容量Ｃｇを、キャパシタＣpcの容量値に比較して十分小さく設定することにより（Ｃｇ≪Ｃpc）、上記（１７）式に基づいて、上記ずれ量ΔＶｐが大幅に抑制され（ΔＶｐ＝ＶＰout′−ＶＰin＝ＶＰin−ＶＰin＝０・・・（１８））、図１４に示すように、入力信号電圧ＶＰinに対して略同一の出力信号電圧ＶＰout′を得ることができる理想状態で出力バッファ部を動作させることができる（ＶＰout′≒ＶＰin・・・（１９））。
【００１９】
【特許文献１】特開平１１−７３１６５号公報  （第３頁〜第４頁、図１、図２、図４）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したようなソースドライバ（出力回路）を備えた表示装置において、表示パネルの表示性能を向上させて、高精細パネル、あるいは、大型パネルを良好に駆動させるためには、ソースドライバの出力回路（すなわち、出力バッファ部）の電流駆動能力（負荷駆動能力）を増大させることが必要となる。この場合、上述したようなソースフォロア型の回路構成を有する出力回路（出力バッファ部）において、電流駆動能力を増大させるためには、出力トランジスタ（薄膜トランジスタＭｐ１）のチャネル幅を大きく設定する必要がある。
【００２１】
ここで、出力回路の入力側の構成としては、階調基準電圧に基づいて、デジタル信号からなる表示データに応じて生成されたデジタル信号電圧を、例えば、容量分圧方式を用いて、アナログ信号電圧に変換する回路構成を有するデジタル−アナログ変換器（以下、「Ｄ／Ａコンバータ」と略記する）を適用することが一般に知られている。このような容量分圧方式のＤ／Ａコンバータが出力回路に接続されている場合には、出力回路の入力側の電位（入力信号電圧ＶＰin）が、固定されていない（一定でない）回路構成を有することになる。
この場合、出力回路の入力容量が大きいと、Ｄ／Ａコンバータの出力電圧がこの入力容量の影響を受けて、例えば、該出力電圧（出力回路への入力信号電圧ＶＰin）の電圧レベルが低下する等の影響を受けるという問題を有している。
【００２２】
ここで、上述した出力回路においては、図１３に示したように、出力トランジスタである薄膜トランジスタＭｐ１のゲート容量ＣｇとキャパシタＣpcとの接続接点（接点Ｎｐ２）に、入力接点ＩＮが接続された回路構成を有しているので、充電状態において、図１３（ａ）に示したように、Ｄ／Ａコンバータからの入力信号電圧ＶＰinがこの接続接点に直接印加されると、その信号電圧がゲート容量ＣｇとキャパシタＣpcにより分圧されてしまい、特に、キャパシタＣpcに対してゲート容量Ｃｇが無視できない程度の容量値に設定されている場合には（具体的には、Ｃｇ≦Ｃpc）、ゲート容量Ｃｇにも分圧電圧が蓄積されることになる。
【００２３】
そのため、出力状態において、図１３（ｂ）に示したように、薄膜トランジスタ（出力トランジスタ）Ｍｐ１のゲート容量ＣｇとキャパシタＣpcが直列接続された場合に、該ゲート容量Ｃｇに蓄積された電圧が、薄膜トランジスタＭｐ１のゲート端子に実質的に印加される電圧に影響を及ぼして、入力信号電圧ＶＰinに対する出力信号電圧ＶＰoutのずれ（すなわち、上記（１７）式に示したΔＶｐ）が生じるという現象（ＶＰin≠ＶＰout）が発生する。
これにより、各表示画素に供給される表示信号電圧（出力回路により印加される出力信号電圧ＶＰout）が、表示データに適切に対応しなくなり、表示画質の劣化を招くという問題を有していた。
【００２４】
以下、この問題点について、発明者らが行ったシミュレーション結果を参照して、具体的に検証する。
図１５は、従来技術における出力回路（出力バッファ部）において、薄膜トランジスタ（出力トランジスタ）Ｍｐ１のゲート容量ＣｇをキャパシタＣpcに対して、充分小さく設定した場合（Ｃｇ≪Ｃpc）の、入力信号電圧と出力信号電圧の関係（入出力電圧特性）を示すシミュレーション実験の結果（シミュレーション結果（その１））であり、図１６は、出力トランジスタのゲート容量ＣｇをキャパシタＣpcに対して、無視できない程度の容量値に設定した場合（Ｃｇ≦Ｃpc）の、入力信号電圧と出力信号電圧の関係（入出力電圧特性）を示すシミュレーション結果（その２）である。ここで、出力回路に設けられる定電流源ＩＰcntにおいて供給される電流値を40μＡとする。
【００２５】
上述した出力回路において、キャパシタＣpcを薄膜トランジスタ（出力トランジスタ）Ｍｐ１のゲート容量Ｃｇに対して、充分大きく設定した場合（Ｃｇ≪Ｃpc；例えば、例えば、Ｃｇ≒0.005ｐＦに対して、Ｃpc＝1.6ｐＦ）には、図１５のシミュレーション結果に示すように、出力状態では、上記（１９）式に示したように、入力信号電圧ＶＰinと出力信号電圧ＶＰout′が略同一（略一致；ＶＰout′≒ＶＰin）となる、理想的な入出力電圧特性を示すことが判明した。また、同様の容量設定条件で、充電状態においては、上式（１２）に示したように、入力信号電圧ＶＰinに対して、常に薄膜トランジスタＭｐ１のゲート−ソース間電圧Ｖgs分、電圧降下した状態の出力信号電圧ＶＰout（＝ＶＰin−Ｖgs）が得られる入出力電圧特性を示すことが判明した（図１４の特性線ＳＰａ、ＳＰｂ参照）。
【００２６】
これに対して、キャパシタＣpcを薄膜トランジスタ（出力トランジスタ）Ｍｐ１のゲート容量Ｃｇに対して、近似する程度に小さく設定した場合（Ｃｇ≦Ｃpc；例えば、Ｃｇ≒0.005ｐＦに対して、Ｃpc＝0.1ｐＦ）には、図１６のシミュレーション結果に示すように、出力状態では、上記（１７）式に示したように、入力信号電圧ＶＰinに対してΔＶｐ分のずれ（図１６中、Ａ部）を有する出力信号電圧ＶＰout（＝ＶＰin＋ΔＶｐ）が得られる入出力電圧特性を示すことが判明した。なお、充電状態においては、図１５に示した場合と同様に、入力信号電圧ＶＰinに対して、常に薄膜トランジスタＭｐ１のゲート−ソース間電圧Ｖgs分、電圧降下した状態の出力信号電圧ＶＰout（＝ＶＰin−Ｖgs）が得られる入出力電圧特性を示す。
【００２７】
このように、従来技術における出力回路では、薄膜トランジスタ（出力トランジスタ）Ｍｐ１のゲート容量Ｃｇに対して、キャパシタＣpcが近似する程度に小さく設定されている場合には（Ｃｇ≦Ｃpc）、該ゲート容量Ｃｇの影響が大きくなって、図１６に示したように、入力信号電圧ＶＰinに対する出力信号電圧ＶＰoutの電圧値にずれΔＶｐが生じるため、このような現象を抑制するためには、キャパシタＣpcの容量値を、薄膜トランジスタＭｐ１のゲート容量Ｃｇよりも十分大きく設定する必要があった。具体的には、上述したシミュレーション結果（図１５、図１６参照）に示したように、例えば、薄膜トランジスタＭｐ１のゲート容量Ｃｇ≒0.005ｐＦに対して、Ｃcn＝1.6ｐＦ程度にする必要があった。
【００２８】
一方、上述したように、表示パネルの高精細化や大型化に対応するためには、ソースドライバ（出力回路）には電流駆動能力（負荷駆動能力）の向上が求められるので、そのための構成として、出力トランジスタ（薄膜トランジスタＭｐ１）のチャネル幅を大きく設定すると、上記ゲート容量Ｃｇが増大することになり、これにより、上述した入出力電圧特性を良好に維持するためにキャパシタＣpcの容量値をさらに大きく設定する必要があった。
【００２９】
そのため、出力回路の入力容量（Ｃｇ＋Ｃcn）が増大することになるが、この容量値が大きく設定されると、上述したように、前段のＤ／Ａコンバータの容量成分に関係して、入力信号電圧の電圧レベルが低下する等の影響を受けるため、出力回路の入力容量は、小さい方が好ましいことになる。よって、出力トランジスタのゲート容量Ｃｇを大きく設定することができなくなるため、出力トランジスタの電流駆動能力（負荷駆動能力）を十分に大きく設定することができなくなり、高精細パネルの駆動、あるいは、大型パネルの駆動が困難になるという問題を有していた。
そこで、本発明は、上述した課題に鑑み、入出力電圧特性が良好であるとともに、負荷駆動能力に優れた出力回路を提供し、以て、高精細、あるいは、大型の表示パネルに所望の画像情報を良好な表示画質で表示可能な表示駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
請求項１記載の発明は、所定の入出力電圧特性に基づいて、入力信号電圧に対応する出力信号電圧を出力する出力回路において、少なくとも、第１の電源電圧と第２の電源電圧との間に、第１の薄膜トランジスタを含み、前記入力信号電圧が前記第１の薄膜トランジスタの制御端子に印加される第１のソースフォロワ回路部と、前記第１の電源電圧と前記第２の電源電圧との間に、第２の薄膜トランジスタを含み、前記第１のソースフォロワ回路部の出力接点から出力される信号電圧が前記第２の薄膜トランジスタの制御端子に印加される第２のソースフォロワ回路部と、前記第１のソースフォロワ回路部の制御端子と前記第２のソースフォロワ回路部の出力接点との間に生じる電位差に応じた電荷を蓄積する容量素子と、を備え、前記第２のソースフォロワ回路部の出力接点から出力される信号電圧を、前記出力信号電圧として出力する動作期間においては、前記入力信号電圧と前記容量素子に蓄積された電荷の量に応じた電圧との和が、前記第１の薄膜トランジスタの制御端子に印加されることを特徴とする。
【００３１】
請求項２記載の発明は、請求項１記載の出力回路において、前記第１のソースフォロワ回路部は、前記第２のソースフォロワ回路部を所定の動作状態で駆動させるに足る電流駆動能力を有し、前記第２のソースフォロワ回路部は、前記出力信号電圧が印加される負荷を所定の動作状態で駆動させるに足る電流駆動能力を有するように構成されていることを特徴とする。
【００３２】
請求項３記載の発明は、請求項２記載の出力回路において、前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタを所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定され、前記第２の薄膜トランジスタは、前記負荷を所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定されていることを特徴とする。
【００３３】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の出力回路において、前記動作期間における前記出力信号電圧は、前記入力信号電圧と略同一の電圧値を有するように設定されていることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の出力回路において、少なくとも、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎチャネル型又はｐチャネル型がいずれか一方のチャネル極性を有する電界効果型トランジスタからなることを特徴とする。
【００３４】
請求項６記載の発明は、請求項１乃至４のいずれかに記載の出力回路において、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、各々異なるチャネル極性を有する電界効果型トランジスタからなることを特徴とする。
請求項７記載の発明は、請求項５又は６記載の出力回路において、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、多結晶ポリシリコンからなることを特徴とする。
請求項８記載の発明は、請求項１乃至７のいずれかに記載の出力回路において、前記第１のソースフォロワ回路部及び前記第２のソースフォロワ回路部は、各々所定の定電流を前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに個別に供給する、個別の定電流源を備えていることを特徴とする。
【００３５】
請求項９記載の発明は、請求項１乃至７のいずれかに記載の出力回路において、前記第１のソースフォロワ回路部及び前記第１のソースフォロワ回路部は、いずれか一方の前記ソースフォロワ回路部にのみ設けられ、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタに第１の定電流を供給する定電流源と、他方の前記ソースフォロワ回路部に、前記第１の定電流に基づいて所定の電流比率を有する第２の定電流を供給するカレントミラー回路部と、を備えていることを特徴とする。
【００３６】
請求項１０記載の発明は、表示パネルに２次元配列された複数の表示画素に対して表示信号電圧を供給し、該表示画素を表示データに応じた所定の階調で表示動作させる表示駆動装置において、前記表示駆動装置は、少なくとも、前記表示データに対応するアナログ信号電圧を、前記表示信号電圧として前記表示画素の各々に出力する出力手段を備え、前記出力手段は、少なくとも、第１の電源電圧と第２の電源電圧との間に、第１の薄膜トランジスタを含み、前記アナログ信号電圧が前記第１の薄膜トランジスタの制御端子に印加される第１のソースフォロワ回路部と、前記第１の電源電圧と前記第２の電源電圧との間に、第２の薄膜トランジスタを含み、前記第１のソースフォロワ回路部の出力接点から出力される信号電圧が前記第２の薄膜トランジスタの制御端子に印加される第２のソースフォロワ回路部と、前記第１のソースフォロワ回路部の制御端子と前記第２のソースフォロワ回路部の出力接点との間に生じる電位差に応じた電荷を蓄積する容量素子と、を備え、前記第２のソースフォロワ回路部の出力接点から出力される信号電圧を、前記表示信号電圧として出力する動作期間においては、前記アナログ信号電圧と前記容量素子に蓄積された電荷の量に応じた電圧との和が、前記第１の薄膜トランジスタの制御端子に印加されることを特徴とする。
【００３７】
請求項１１記載の発明は、請求項１０記載の表示駆動装置において、前記第１のソースフォロワ回路部は、前記第２のソースフォロワ回路部を所定の動作状態で駆動させるに足る電流駆動能力を有し、前記第２のソースフォロワ回路部は、前記表示信号電圧が供給される前記表示画素を所定の動作状態で駆動させるに足る電流駆動能力を有するように構成されていることを特徴とする。
【００３８】
請求項１２記載の発明は、請求項１１記載の表示駆動装置において、前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタを所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定され、前記第２の薄膜トランジスタは、前記表示画素を所定の動作状態で駆動させるに足る電流駆動能力を有するようにチャネル幅が設定されていることを特徴とする。
【００３９】
請求項１３記載の発明は、請求項１０乃至１２のいずれかに記載の表示駆動装置において、前記出力手段は、前記動作期間における前記表示信号電圧が、前記アナログ信号電圧と略同一の電圧値を有するように入出力電圧特性が設定されていることを特徴とする。
請求項１４記載の発明は、請求項１０乃至１３のいずれかに記載の表示駆動装置において、少なくとも、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎチャネル型又はｐチャネル型がいずれか一方のチャネル極性を有する電界効果型トランジスタからなることを特徴とする。
【００４０】
請求項１５記載の発明は、請求項１０乃至１３のいずれかに記載の表示駆動装置において、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、各々異なるチャネル極性を有する電界効果型トランジスタからなることを特徴とする。
請求項１６記載の発明は、請求項１４又は１５記載の出力回路において、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、多結晶ポリシリコンからなることを特徴とする。
請求項１７記載の発明は、請求項１０乃至１６のいずれかに記載の表示駆動装置において、前記第１のソースフォロワ回路部及び前記第２のソースフォロワ回路部は、各々所定の定電流を前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタに個別に供給する、個別の定電流源を備えていることを特徴とする。
【００４１】
請求項１８記載の発明は、請求項１０乃至１６のいずれかに記載の表示駆動装置において、前記第１のソースフォロワ回路部及び前記第１のソースフォロワ回路部は、いずれか一方の前記ソースフォロワ回路部にのみ設けられ、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタに第１の定電流を供給する定電流源と、他方の前記ソースフォロワ回路部に、前記第１の定電流に基づいて所定の電流比率を有する第２の定電流を供給するカレントミラー回路部と、を備えていることを特徴とする。
請求項１９記載の発明は、請求項１０乃至１８のいずれかに記載の表示駆動装置において、前記表示駆動装置は、前記出力手段の前段に、前記表示データに応じて生成されたデジタル信号電圧を、容量分圧方式により前記アナログ信号電圧に変換するデジタル−アナログ信号変換手段を備えていることを特徴とする。
【発明の効果】
【００４２】
すなわち、本発明に係る出力回路及び表示駆動装置は、表示パネルに２次元配列された複数の表示画素に対して表示信号電圧（出力信号電圧）を供給し、該表示画素を表示データに応じた所定の階調で表示動作させる表示駆動装置において、該表示駆動装置の出力段に適用される出力回路（出力手段）が、各々所定の定電流が供給される薄膜トランジスタを備えたソースフォロワ回路部（ソースフォロワ構造）を、多段（２段）接続した回路構成を有している。
【００４３】
ここで、初段のソースフォロワ回路部（第１のソースフォロワ回路部）を構成する薄膜トランジスタは、次段に接続されたソースフォロワ回路部（第２のソースフォロワ回路部）を構成する薄膜トランジスタを駆動させるだけの電流駆動能力（負荷駆動能力）を有し、また、次段のソースフォロワ回路部を構成する薄膜トランジスタは、負荷として接続される表示画素を駆動させるだけの電流駆動能力を有するように、例えば、各薄膜トランジスタのチャネル幅が設定された構成を有している。
【００４４】
これにより、初段のソースフォロワ回路部を構成する薄膜トランジスタの電流駆動能力は小さくてよいことになり、そのゲート容量（すなわち、チャネル幅）を小さく設定することができる。また、次段のソースフォロワ回路部を構成する薄膜トランジスタは、負荷である表示画素を所定の階調状態で駆動させるための表示信号電圧（出力信号電圧）を供給する必要があるため、その電流駆動能力は比較的大きく設定する必要があるので、そのゲート容量（チャネル幅）が大きく設定される。
【００４５】
この場合、表示画素（負荷）を駆動するためにゲート容量が大きく設定された、次段のソースフォロワ回路部の薄膜トランジスタではなく、ゲート容量が小さく設定された、初段のソースフォロワ回路部の薄膜トランジスタが、出力回路の入力端子（例えば、前段に設けられた容量分圧方式のデジタル−アナログ変換器）に直接接続された構成を有しているので、出力回路の入力容量を小さく抑制して、前段に設けられるデジタル−アナログ信号変換手段（デジタル−アナログ変換器）から供給されるアナログ信号電圧（入力信号電圧）の電圧レベルの変動を抑制することができるとともに、出力回路の電流駆動能力（負荷駆動能力）を大きく設定することができる。
【００４６】
したがって、出力回路におけるアナログ信号電圧（入力信号電圧）に対する表示信号電圧（出力信号電圧）の追従性を良好に維持することができる入出力電圧特性（入力信号電圧と出力信号電圧が略同一の電圧値を有する理想状態となる電圧特性）を実現しつつ、表示画素の駆動能力を向上させることができるので、高精細パネルや大型パネルを良好に駆動させることができるとともに、所望の画像情報を良好な表示画質で表示することができる。
【００４７】
また、本発明に係る出力回路においては、多段接続された２組のソースフォロア回路部を構成する各薄膜トランジスタに所定の定電流を供給する構成として、各ソースフォロワ回路部ごとに定電流源を個別に設けた構成を有するものであってもよいし、いずれか一方のソースフォロワ回路部にのみ、唯一の定電流源を設けるとともに、各ソースフォロワ回路部に共通のカレントミラー回路部（カレントミラー構造）を設けることにより、他方のソースフォロワ回路部に、所定の電流比の定電流を供給するようにしたものであってもよい。これにより、前者の出力回路においては、ソースフォロワ回路部の構成として、薄膜トランジスタと定電流源からなる簡易な回路構成を適用することができ、また、後者の出力回路においては、定電流源の数を半減して回路構成の小型化を図ることができる。
【００４８】
さらに、本発明に係る出力回路においては、多段接続された２組のソースフォロア回路部を構成する各薄膜トランジスタとして、ｎチャネル型、又は、ｐチャネル型、あるいは、双方のチャネル極性を有する電界効果型トランジスタを適用することができる。これにより、出力回路を任意のチャネル極性を有する電界効果型トランジスタを用いて回路設計を行うことができるので、設計自由度を向上させることができる。特に、ｎチャネル型及びｐチャネル型の電界効果型トランジスタを混在させた回路構成においては、容量素子（キャパシタ）に充電される電圧を、単一のチャネル極性の電界効果型トランジスタを適用した回路構成に比較して低減することができるので、出力回路の駆動能力と動作領域（入出力電圧の設定範囲）のバランスを設定しやすくなるという効果も有している。
【００４９】
加えて、本発明に係る出力回路においては、各ソースフォロア回路部を構成する薄膜トランジスタとして、低温ポリシリコン（多結晶シリコン）からなる電界効果型トランジスタを備えた構成を適用することができる。これにより、表示パネルに付設される周辺回路の構成うち、少なくともソースドライバの出力段（出力回路）を、表示パネルが形成されるガラス基板（透過型絶縁性基板）上に一体的に形成することができ、周辺回路（ソースドライバ）の回路構成を小型化することができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明に係る出力回路及び該出力回路を備えた表示駆動装置について説明する。
（表示装置）
まず、本発明に係る出力回路を備えた表示駆動装置（ソースドライバ）を適用可能な表示装置について、図面を参照しながら簡単に説明する。
図１は、本発明に係る表示駆動装置を適用した表示装置の一構成例を示す概略ブロック図である。ここで、上述した従来技術（図１１）と同等の構成については、同等又は同一の符号を付して説明を簡略化又は省略する。
【００５１】
図１に示すように、本実施形態に係る液晶表示装置１００は、概略、上述した従来技術に示した構成（図１１参照）と同様に、行方向に配設された複数の走査ラインと列方向に配設された複数のデータラインの各交点近傍に、複数の表示画素が２次元配列された表示パネル１１０と、各走査ラインに所定のタイミングで走査信号を順次印加するゲートドライバ１２０と、各データラインに表示データに基づく表示信号電圧を印加するためのソースドライバ（表示駆動装置）１３０と、少なくとも、ゲートドライバ１２０及びソースドライバ１３０の動作状態を制御するための制御信号（垂直制御信号、水平制御信号）を生成して出力するＬＣＤコントローラ１４０と、液晶表示装置１００の外部から入力される映像信号に基づいて、ソースドライバ１３０に供給する表示データ（デジタル信号）を生成するとともに、ＬＣＤコントローラ１４０に供給するタイミング信号を生成する表示信号生成回路１５０と、全表示画素に共通に設けられた共通電極に対して、所定の電圧極性を有するコモン信号電圧を印加するコモン電圧駆動アンプ（図示を省略）と、を備えた構成を有している。
【００５２】
ここで、走査ドライバ１２０は、各走査ラインが接続され、ＬＣＤコントローラ１４０から出力される垂直制御信号に基づいて、各行の走査ラインに走査信号を順次印加して、当該行の表示画素群を選択状態に設定する。
また、データドライバ１３０は、各データラインが接続され、ＬＣＤコントローラ１４０から出力される水平制御信号に基づいて、表示データを１行単位で取り込んで保持し、上記走査ドライバ１２０により選択状態に設定された行の表示画素群に対して、保持した表示データに対応する表示信号電圧を、各データラインを介して一括して供給する。これにより、各表示画素において、上記表示信号電圧が取り込まれ、画素容量及び補助容量に印加、充電されて表示データの書き込み動作が行われる。なお、データドライバの具体的な構成については、詳しく後述する。
【００５３】
表示信号生成回路１５０は、例えば、液晶表示装置１００の外部から供給される映像信号（コンポジットビデオ信号等）から水平同期信号、垂直同期信号及びコンポジット同期信号を抽出し、タイミング信号としてＬＣＤコントローラ１４０に供給するとともに、所定の表示信号生成処理（ペデスタルクランプ、クロマ処理等）を実行して、映像信号に含まれるデジタル信号からなる表示データを抽出し、上記データドライバ１３０に出力する。
【００５４】
ＬＣＤコントローラ１４０は、表示信号生成回路１５０から供給される各種タイミング信号に基づいて、水平制御信号及び垂直制御信号を生成して、各々、走査ドライバ１２０及びデータドライバ１３０に供給するとともに、上記垂直制御信号に同期する駆動制御信号を生成して、所定の電圧値を有するコモン信号電圧を、所定のタイミングで表示パネル１１０に設けられた共通電極に印加するように制御する。
【００５５】
そして、このような構成を有する表示装置の画像表示動作は、概略、垂直制御信号に基づいてゲートドライバ１２０により、１水平期間（１Ｈ）ごとに、各走査ラインに走査信号が順次印加されて、各行の表示画素Ｐｘ群が選択状態に設定され、この状態で、水平制御信号に基づいてソースドライバ１３０により、表示信号生成回路１５０から供給された表示データに応じた表示信号電圧が、選択状態に設定された各行の表示画素群に一斉に供給される。このような動作を、１画面分の各行に対して繰り返し実行することにより、映像信号に基づく所望の画像情報が液晶表示パネル１１０に表示される。
【００５６】
次いで、上述した表示装置に適用されるソースドライバ（表示駆動装置）の具体例について、図面を参照して詳しく説明する。
図２は、本実施形態に係る表示装置に適用されるソースドライバの一構成例を示す概略ブロック図である。
本実施形態に係る表示装置に適用されるソースドライバ１３０は、例えば、図２に示すように、システムコントローラ１５０から供給される水平制御信号であるシフトクロック信号ＣＬＫ及びサンプリングスタート信号ＳＴＲに基づいて、順次シフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成回路１６０から供給される１行分の表示データ（デジタル信号）を順次取り込むデータレジスタ回路１３２と、水平制御信号であるデータラッチ信号ＳＴＢに基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データを一括保持するデータラッチ回路１３３と、階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データを所定のアナログ信号電圧に変換するＤ／Ａコンバータ（デジタル−アナログ信号変換手段）１３４と、データ制御信号である出力イネ−ブル信号ＯＥに基づくタイミングで、当該アナログ信号電圧を表示信号電圧Ｖdata（Ｖdata1、Ｖdata2、Ｖdata3、・・・）として、表示パネル１１０に配設された各データラインに印加する出力回路部（出力手段）１３５と、を有して構成されている。
このようなデータドライバ１３０により、表示信号生成回路１６０から供給される、デジタル信号からなる表示データに対応した表示信号電圧（アナログ信号）Ｖdataが生成されて、所定のタイミングで各データラインに一括して、もしくは、順次出力される。
【００５７】
ここで、Ｄ／Ａコンバータ１３４は、従来技術にも示したように、階調基準電圧Ｖ０〜Ｖｐに基づいて、データラッチ回路１３３に取り込み保持した表示データ（デジタル信号）を、容量分圧方式を用いて、アナログ信号電圧（表示信号電圧Ｖdata）に変換する構成を有している。また、出力回路部１３５は、以下に示すように、低温ポリシリコントランジスタを適用した本発明に係る出力回路（出力バッファ部）を、各データラインごとに備えた回路構成を有している。これにより、ソースドライバ１３０のうち、少なくとも出力回路部１３５を、表示パネル１１０と同等のガラス基板（透過型絶縁性基板）上に一体的に形成することができる。
【００５８】
以下、本実施形態に係るソースドライバに適用される出力回路（出力バッファ部）の構成について説明する。
＜第１の実施形態＞
図３は、本実施形態に係るソースドライバに適用可能な出力回路の第１の実施形態を示す回路構成図である。
【００５９】
本実施形態に係るソースドライバの出力回路部（出力バッファ部）に適用される出力回路は、具体的には、概略、図３に示すように、高電位電源（第１の電源電圧）Ｖddと低電位電源（第２の電源電圧）Ｖssとの間に、接点Ｎ１１を介して直列に接続されたｎチャネル型の薄膜トランジスタ（第１の薄膜トランジスタ）Ｍｎ１１及び定電流源Ｉcnt11と、高電位電源Ｖddと低電位電源Ｖssとの間に、接点Ｎ１２を介して直列に接続されたｎチャネル型の薄膜トランジスタ（第２の薄膜トランジスタ）Ｍｎ１２及び定電流源Ｉcnt12と、入力接点ＩＮに上記Ｄ／Ａコンバータ１３４からのアナログ信号電圧が印加され、第１の切換接点ｎａが上記薄膜トランジスタＭｎ１１の制御端子（ゲート端子；接点Ｎ１３）に接続され、第２の切換接点ｎｂが接点Ｎ１４に接続された切換スイッチＳＷ１１と、接点Ｎ１３と接点Ｎ１４との間に接続されたキャパシタ（容量素子）Ｃcnと、接点Ｎ１２と接点Ｎ１４との間に接続されたスイッチＳＷ１２と、を備えた回路構成を有している。
【００６０】
また、接点Ｎ１１は、薄膜トランジスタＭｎ１２の制御端子（ゲート端子）に接続され、接点Ｎ１２は、出力接点ＯＵＴを介して各データラインに接続されている。
すなわち、図３に示した出力回路においては、各薄膜トランジスタＭｎ１１及びＭｎ１２に各々個別の定電流源Ｉcnt11及びＩcnt12が接続され、薄膜トランジスタＭｎ１１及び定電流源Ｉcnt11からなる初段のソースフォロワ構造（第１のソースフォロワ回路部）の出力（接点Ｎ１１の電位）が、薄膜トランジスタＭｎ１２及び定電流源Ｉcnt12からなる次段のソースフォロワ構造（第２のソースフォロワ回路部）に入力される回路構成を有している。換言すれば、各ソースフォロワ構造が高電位電源Ｖddと低電位電源Ｖssとの間に、多段（２段）接続された構成を有している。
【００６１】
次いで、上述した本実施形態に係る出力回路における制御動作について、図面を参照して説明する。
図４は、本実施形態に係る出力回路の動作状態を示す等価回路図である。また、図５は、本実施形態に係る出力回路の入出力電圧特性を説明するための特性図である。
上述したような出力回路の制御動作は、まず、切換スイッチＳＷ１１を第１の切換接点ｎａ側に接続し、スイッチＳＷ１２をオン動作（導通状態）させるように設定した充電状態（充電期間）においては、図４（ａ）に示すように、薄膜トランジスタＭｎ１１のゲート端子（接点Ｎ１３）に、Ｄ／Ａコンバータ１３４からのアナログ信号電圧が入力信号電圧Ｖinとして直接印加される（ゲート電圧Ｖｇ１＝Ｖin・・・（１））。
【００６２】
これにより、入力信号電圧Ｖin及び定電流源Ｉcnt11により供給される定電流に応じて、高電位電源Ｖddから薄膜トランジスタＭｎ１１を介して所定の電流が流れることになり、接点Ｎ１１には、薄膜トランジスタＭｎ１１の導通状態に応じた電位（すなわち、薄膜トランジスタＭｎ１１のゲート電圧Ｖｇ１からゲート−ソース間に生じる電圧Ｖgs1分を減算した電圧）が生じる。
【００６３】
さらに、薄膜トランジスタＭｎ１２のゲート端子に、該接点Ｎ１１に生じた電位（Ｖｇ２）が印加されることにより、該接点Ｎ１１の電位及び定電流源Ｉcnt12により供給される定電流に応じて、高電位電源Ｖddから薄膜トランジスタＭｎ１２を介して所定の電流が流れることになり、接点Ｎ１２には、薄膜トランジスタＭｎ１２の導通状態に応じた電位（すなわち、薄膜トランジスタＭｎ１２のゲート電圧Ｖｇ２からゲート−ソース間に生じる電圧Ｖgs2分を減算した電圧）が生じ、接点Ｎ１２に接続された出力接点ＯＵＴを介して出力信号電圧（表示信号電圧）Ｖoutとして出力される（Ｖout＝Ｖｇ１−（Ｖgs1＋Ｖgs2）＝Ｖin−（Ｖgs1＋Ｖgs2）・・・（２））。なお、この充電期間においては、上述したシステムコントローラ１４０から水平制御信号（出力イネーブル信号ＯＥ）が供給されないため、上記出力接点ＯＵＴに生じた出力信号電圧Ｖoutは、実際には、ゲートライン（表示画素）には印加されない。
【００６４】
このとき、Ｄ／Ａコンバータ１３４からの入力信号電圧Ｖinが、キャパシタＣcnの一端側に印加されるとともに、上記出力接点ＯＵＴ（接点Ｎ１２）の電位が、キャパシタＣcnの他端側に印加されることになり、キャパシタＣcnに上記入力信号電圧Ｖinと出力信号電圧Ｖoutとの電位差（すなわち、薄膜トランジスタＭｎ１１及びＭｎ１２の各ゲート−ソース間電圧の和（Ｖgs1＋Ｖgs2））に相当する電荷が充電される（キャパシタＣcnの充電電圧Ｖcn＝Ｖin−Ｖout＝Ｖgs1＋Ｖgs2・・・（３））。
【００６５】
次いで、切換スイッチＳＷ１１を第２の切換接点ｎｂ側に接続し、スイッチＳＷ１２をオフ動作（非導通状態）させるように設定した出力状態（出力期間）においては、図４（ｂ）に示すように、入力信号電圧Ｖinは、キャパシタＣcnを介して、薄膜トランジスタＭｎ１１のゲート端子（接点Ｎ１３）に印加される。この状態においても、出力接点ＯＵＴ（接点Ｎ１２）には、上記（２）式に示した場合と同様に、薄膜トランジスタＭｎ１１のゲート電圧Ｖｇ１′から薄膜トランジスタＭｎ１１のゲート−ソース間に生じる電圧Ｖgs1、及び、薄膜トランジスタＭｎ１２のゲート−ソース間に生じる電圧Ｖgs2分を減算した電圧が出力信号電圧Ｖout′として出力される（Ｖout′＝Ｖｇ１′−（Ｖgs1＋Ｖgs2）・・・（４））。なお、この出力期間においては、上述したシステムコントローラ１４０からソースドライバ１３０に供給される水平制御信号（出力イネーブル信号ＯＥ）に基づく所定のタイミングで、上記出力接点ＯＵＴに生じた出力信号電圧Ｖout′が、表示信号電圧として実際にゲートラインを介して表示画素に印加される。
【００６６】
このとき、出力状態においては、入力接点ＩＮと薄膜トランジスタＭｎ１１間に、キャパシタＣcnとゲート容量Ｃｇ１が直列に接続された回路構成と等価になり、先のタイミングでキャパシタＣcnに充電された電圧分（Ｖcn）だけ、薄膜トランジスタＭｎ１１のゲート端子（接点Ｎ１３）に印加される電圧が高くなるので、薄膜トランジスタＭｎ１１のゲート電圧Ｖｇ１′は、次式のように求められる。
Ｖｇ１′＝（Ｃcn・Ｖin＋Ｃｇ１・Ｖｘ）／（Ｃcn＋Ｃｇ１）＋Ｖcn
＝（Ｃcn・Ｖin＋Ｃｇ１・Ｖｘ）／（Ｃcn＋Ｃｇ１）＋（Ｖgs1＋Ｖgs2）
・・・（５）
【００６７】
したがって、出力信号電圧Ｖout′は、上記（４）式、（５）式に基づいて、次式のように求められる。
Ｖout′＝Ｖｇ１′−（Ｖgs1＋Ｖgs2）
＝（（Ｃcn・Ｖin＋Ｃｇ１・Ｖｘ）／（Ｃcn＋Ｃｇ１）＋（Ｖgs1＋Ｖgs2））
−（Ｖgs1＋Ｖgs2）
＝（Ｃcn・Ｖin＋Ｃｇ１・Ｖｘ）／（Ｃcn＋Ｃｇ１）・・・（６）
ここで、出力状態における入力信号電圧Ｖinに対する出力信号電圧Ｖout′のずれ量ΔＶは、上記（６）式に基づいて、次式のように求められる。
ΔＶ＝Ｖout′−Ｖin
＝（Ｃcn・Ｖin＋Ｃｇ１・Ｖｘ）／（Ｃcn＋Ｃｇ１）−Ｖin＞０・・・（７）
【００６８】
そして、薄膜トランジスタＭｎ１１のゲート容量Ｃｇ１をキャパシタＣcnの容量値に比較して十分小さく設定することにより（Ｃｇ１≪Ｃcn）、上記（７）式に基づいて、上記ずれ量ΔＶが大幅に抑制され（ΔＶ＝Ｖout′−Ｖin＝ＶＰin−ＶＰin＝０・・・（８））、図５に示すように、入力信号電圧Ｖinに対して略同一の出力信号電圧Ｖout′を得ることができる理想状態で出力回路を動作させることができる（Ｖout′≒Ｖin・・・（９））。
【００６９】
ここで、上述した出力回路における入出力電圧特性について、シミュレーション結果を示して具体的に検証する。
図６は、本実施形態に係る出力回路における、入出力電圧特性を示すシミュレーション結果である。ここでは、出力回路のシミュレーション実験を行うに際して、出力回路に設けられる定電流源Ｉcnt11において供給される電流値を1.5μＡ、定電流源Ｉcnt12において供給される電流値を40μＡとし、薄膜トランジスタＭｎ１１のゲート容量をＣｇ１≒0.005ｐＦ、キャパシタの容量をＣcn＝0.1ｐＦとし、また、薄膜トランジスタＭｎ１１のチャネル幅を薄膜トランジスタＭｎ１２の１／１６とする条件を設定した。
【００７０】
図６のシミュレーション結果に示すように、本実施形態に係る出力回路において、充電状態（図４（ａ）参照）では、上式（２）に示したように、入力信号電圧Ｖinに対して、常に薄膜トランジスタＭｎ１１及びＭｎ１２の各ゲート−ソース間電圧Ｖgs1及びＶgs2を合算した電圧分（Ｖgs1＋Ｖgs2）、電圧降下した状態の出力信号電圧Ｖout（＝Ｖin−（Ｖgs1＋Ｖgs2））が得られ、一方、出力状態（図４（ｂ）参照）では、キャパシタＣcnの容量を、薄膜トランジスタＭｎ１１のゲート容量Ｃｇ１に近似する程度に小さく設定した場合（Ｃｇ１≒0.005ｐＦに対して、Ｃcn＝0.1ｐＦ）であっても、出力信号電圧Ｖoutが入力信号電圧Ｖinに良好に追従する（入力信号電圧Ｖinと出力信号電圧Ｖoutが略一致；Ｖout′≒Ｖin）、理想的な入出力電圧特性を示すことが判明した（図５の特性線Ｓａ、Ｓｂ参照）。
【００７１】
このようなシミュレーション結果は、出力回路がソースフォロワ構造を多段接続した回路構成を有し、初段のソースフォロワ構造を構成する薄膜トランジスタＭｎ１１が、次段に接続されたソースフォロワ構造の薄膜トランジスタＭｎ１２を駆動するだけの電流駆動能力（負荷駆動能力）を有していればよいことによるものであり、これにより、薄膜トランジスタＭｎ１１の電流駆動能力は小さくてよく、そのゲート容量Ｃｇ１（換言すれば、チャネル幅）を小さくすることができる。
【００７２】
一方、薄膜トランジスタＭｎ１２は、負荷である表示画素に所定の表示信号電圧（出力信号電圧）を供給する必要があるため、その電流駆動能力は比較的大きく設定する必要があり、そのゲート容量Ｃｇ２（換言すれば、チャネル幅）を大きくする必要がある。ここで、薄膜トランジスタＭｎ１２は、出力回路の入力端子（すなわち、前段のＤ／Ａコンバータ１３４の出力端子）に直接接続されているものではないため、そのゲート容量Ｃｇ２が大きく設定されている場合であっても、Ｄ／Ａコンバータ１３４からのアナログ信号電圧（入力信号電圧Ｖin）に影響を与えることはない。
【００７３】
したがって、薄膜トランジスタＭｎ１１のチャネル幅を小さく設定して、キャパシタＣcnをより小さく設定し、かつ、薄膜トランジスタＭｎ１２のチャネル幅を大きく設定して、電流駆動能力を大きく設定した場合であっても、出力信号電圧Ｖoutの入力信号電圧Ｖinに対するずれ（ΔＶ）を抑制することができる。よって、出力回路の入力容量を小さくして入出力電圧特性を良好に維持しつつ、電流駆動能力を大きくすることができるので、高精細パネルや大型パネルを良好に駆動させることができるとともに、所望の画像情報を良好な表示画質で表示することができる。
【００７４】
なお、本実施形態に係る出力回路において、初段のソースフォロワ構造を構成する定電流源Ｉcnt11は、次段のソースフォロワ構造を構成する薄膜トランジスタＭｎ１２を駆動するための電流駆動能力を規定し、次段のソースフォロワ構造を構成する定電流源Ｉcnt12は、出力信号電圧（表示信号電圧）が印加される負荷であるデータライン及び表示画素を駆動するための電流駆動能力を規定する。ここで、定電流源Ｉcnt11、Ｉcnt12により供給される電流値は、例えば、出力信号電圧Ｖout（＝Ｖin−（Ｖgs1＋Ｖgs2））が低電位電源Ｖssよりも低くならないように設定する必要があり、出力回路の駆動能力と動作領域（入出力電圧の設定範囲）のバランスを考慮して設定する必要があることはいうまでもない。
【００７５】
＜第２の実施形態＞
次に、本発明に係る表示駆動装置に適用される出力回路（出力バッファ部）の第２の実施形態について、図面を参照しながら説明する。
図７は、本発明に係る表示駆動装置に適用される出力回路の第２の実施形態を示す回路構成図である。ここで、上述した第１の実施形態（図３参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００７６】
上述した第１の実施形態においては、各段のソースフォロア構造を構成する薄膜トランジスタＭｎ１１、Ｍｎ１２に、所定の定電流を供給するために個別の定電流源Ｉcnt11、Ｉcnt12を接続した構成を示したが、本実施形態に係る出力回路においては、唯一の定電流源により、上記各段のソースフォロア構造を構成する各薄膜トランジスタに、所定の定電流を供給するように構成されている。
【００７７】
具体的には、上述した第１の実施形態（図３参照）に示した回路構成において、各薄膜トランジスタＭｎ１１、Ｍｎ１２ごとに個別に設けられた定電流源Ｉcnt11、Ｉcnt12を、図７（ａ）に示すように、初段のソースフォロア構造を構成する薄膜トランジスタＭｎ２１側にのみ定電流源Ｉcnt21を設け、さらに、該定電流源Ｉcnt21に直列に接続したｎチャネル型の薄膜トランジスタＭｎ２３と、定電流源が接続されていない薄膜トランジスタＭｎ２２に直列に接続したｎチャネル型の薄膜トランジスタＭｎ２４と、を備え、薄膜トランジスタＭｎ２３とＭｎ２４の制御端子（ゲート端子）が、定電流源Ｉcnt21と薄膜トランジスタＭｎ２３との接続接点Ｎ２５に共通に接続されたカレントミラー構造（カレントミラー回路部）を有している。ここで、スイッチＳＷ２１、ＳＷ２２やキャパシタＣcnについては、上述した実施形態と同等であるので、その説明を省略する。
【００７８】
このような回路構成を有する出力回路においては、初段のソースフォロア構造を構成する薄膜トランジスタＭｎ２１及び次段のソースフォロア構造を構成する薄膜トランジスタＭｎ２２に対して、唯一の定電流源Ｉcnt21と、薄膜トランジスタＭｎ２３及びＭ２４からなるカレントミラー構造を有することにより、薄膜トランジスタＭｎ２３及びＭ２４のトランスコンダクタンス係数をｋ２３、ｋ２４（ｋは、各薄膜トランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌに比例する定数）とした場合に、薄膜トランジスタＭｎ２４を介して、次段のソースフォロア構造に定電流源Ｉcnt21の（ｋ２４／ｋ２３）倍の定電流を流すことができる。
これにより、本実施形態に係る出力回路においても、上述した第１の実施形態と同様に、各ソースフォロワ構造を構成する各薄膜トランジスタＭｎ２１、Ｍｎ２２に、所定の定電流が流れるので、上記と同様の制御動作により、図５、図６に示したような理想状態となる入出力電圧特性を実現することができる。
【００７９】
したがって、本実施形態に係る出力回路によれば、唯一の定電流源を備え、各段のソースフォロア構造を構成する薄膜トランジスタに対して、カレントミラー回路構成を適用することにより、所定の定電流を個別に供給する構成を有しているので、各段のソースフォロワ構造ごとに、個別の定電流源を備える必要がなく、回路構成を簡略かつ小型化することができる。これにより、このような出力回路をソースドライバの出力回路部に適用することにより、ソースドライバの出力段の回路構成を簡素化して小型化することができるので、表示装置の装置規模の小型化を図ることができる。
【００８０】
なお、本実施形態においては、図７（ａ）に示したように、薄膜トランジスタＭｎ２１側に定電流源Ｉcnt21を接続した構成を示したが、本発明はこれに限定されるものではなく、図７（ｂ）に示すように、薄膜トランジスタＭｎ２２側に唯一の定電流源Ｉcnt22接続するようにしたものであってもよい。この場合、カレントミラー構造を構成する薄膜トランジスタＭｎ２３とＭｎ２４の制御端子は、定電流源Ｉcnt22と薄膜トランジスタＭｎ２４との接続接点Ｎ２６に共通に接続された構成が適用される。
【００８１】
＜第３の実施形態＞
次に、本発明に係る表示駆動装置に適用される出力回路（出力バッファ部）の第３の実施形態について、図面を参照しながら説明する。
図８は、本発明に係る表示駆動装置に適用される出力回路の第３の実施形態を示す回路構成図である。また、図９は、本発明に係る表示駆動装置に適用される出力回路の第３の実施形態の他の構成例を示す回路構成図である。ここで、上述した第１及び第２の実施形態（図３、図７参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００８２】
上述した第１の実施形態においては、各段のソースフォロア構造を構成する薄膜トランジスタＭｎ１１、Ｍｎ１２としてｎチャネル型の薄膜トランジスタを適用した構成を示したが、本実施形態に係る出力回路においては、ｐチャネル型の薄膜トランジスタを適用した構成を有している。
具体的には、図８に示すように、本実施形態に係る出力回路は、概略、高電位電源Ｖddと低電位電源Ｖssとの間に、定電流源Ｉcnt31とｐチャネル型の薄膜トランジスタＭｐ３１を直列接続してなる前段のソースフォロア構造と、高電位電源Ｖddと低電位電源Ｖssとの間に、定電流源Ｉcnt32とｐチャネル型の薄膜トランジスタＭｐ３２を直列接続してなる前段のソースフォロア構造と、を備えた構成を有している。また、定電流源Ｉcnt31と薄膜トランジスタＭｐ３１との接続接点Ｎ３１は、薄膜トランジスタＭｎ３２の制御端子（ゲート端子）に接続され、定電流源Ｉcnt32と薄膜トランジスタＭｐ３２との接続接点Ｎ３２は、出力接点ＯＵＴを介して各データラインに接続されている。ここで、スイッチＳＷ３１、ＳＷ３２やキャパシタＣcnについては、上述した実施形態と同等であるので、その説明を省略する。
【００８３】
このような回路構成により、薄膜トランジスタＭｐ３１及びＭｐ３２に各々個別の定電流源Ｉcnt31、Ｉcnt32から所定の定電流が供給され、薄膜トランジスタＭｐ３１及びＭｐ３２は、各々の制御端子に印加される電圧（ゲート−ソース間電圧）に応じた導通状態でオン動作する。
したがって、本実施形態に係る出力回路においても、上述した第１の実施形態における制御動作と同様に、図５、図６に示したような理想状態となる入出力電圧特性を実現することができるとともに、薄膜トランジスタ（電界効果型トランジスタ）のチャネル極性をｎチャネル型だけでなくｐチャネル型にも設定して回路設計を行うことができるので、設計自由度を向上させることができる。
【００８４】
なお、本実施形態に係る出力回路のように、ｐチャネル型の薄膜トランジスタを適用した場合においても、上述した第２の実施形態に示した技術思想を良好に適用することができる。すなわち、本実施形態に示した出力回路において、図９（ａ）、（ｂ）に示すように、唯一の定電流源Ｉcnt41又はＩcnt42と、カレントミラー回路構成を備えることにより、各ソースフォロワ構造の薄膜トランジスタＭｐ４１、Ｍｐ４２に所定の定電流を個別に供給する構成を実現することができる。したがって、出力回路の回路構成を簡略かつ小型化することができるとともに、上記と同様の制御動作により、図５、図６に示したような理想状態となる入出力電圧特性を実現することができる。
【００８５】
＜第４の実施形態＞
次に、本発明に係る表示駆動装置に適用される出力回路（出力バッファ部）の第４の実施形態について、図面を参照しながら説明する。
図１０は、本発明に係る表示駆動装置に適用される出力回路の第４の実施形態を示す回路構成図である。ここで、上述した各実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００８６】
上述した各実施形態においては、各段のソースフォロア構造を構成する薄膜トランジスタとしてｎチャネル型又はｐチャネル型のいずれか一方のチャネル極性を有する薄膜トランジスタを適用した構成を示したが、本実施形態に係る出力回路においては、ｐチャネル型及びｎチャネル型の双方のチャネル極性を有する薄膜トランジスタを混在させた構成を有している。
【００８７】
具体的には、図１０（ａ）に示すように、本実施形態に係る出力回路は、概略、高電位電源Ｖddと低電位電源Ｖssとの間に、接点Ｎ５１を介して直列に接続されたｎチャネル型の薄膜トランジスタＭｎ５１及び定電流源Ｉcnt51からなる初段のソースフォロア構造と、高電位電源Ｖddと低電位電源Ｖssとの間に、接点Ｎ５２を介して直列に接続された定電流源Ｉcnt52及びｐチャネル型の薄膜トランジスタＭｐ５２からなる次段のソースフォロア構造と、を備えた構成を有している。また、定電流源Ｉcnt51と薄膜トランジスタＭｐ５１との接続接点Ｎ５１は、薄膜トランジスタＭｐ５２の制御端子（ゲート端子）に接続され、定電流源Ｉcnt52と薄膜トランジスタＭｐ５２との接続接点Ｎ５２は、出力接点ＯＵＴを介して各データラインに接続されている。ここで、スイッチＳＷ５１、ＳＷ５２やキャパシタＣcnについては、上述した実施形態と同等であるので、その説明を省略する。
【００８８】
このような回路構成により、薄膜トランジスタＭｎ５１には定電流源Ｉcnt51から所定の定電流が供給され、制御端子に印加される接点Ｎ５３の電圧（ゲート−ソース間電圧Ｖgs1）に応じた導通状態でオン動作し、また、薄膜トランジスタＭｐ５２には定電流源Ｉcnt52から所定の定電流が供給され、制御端子に印加される接点Ｎ５１の電圧（ゲート−ソース間電圧Ｖgs2）に応じた導通状態でオン動作する。
【００８９】
ここで、各ソースフォロア構造を構成する薄膜トランジスタＭｎ５１及びＭｐ５２は、互いにチャネル極性が反転関係にあるので、上述した第１の実施形態における制御動作において、出力接点ＯＵＴを介して出力される出力信号電圧（表示信号電圧）Ｖoutは、上記（２）式に基づいて、入力信号電圧Ｖinから各薄膜トランジスタＭｎ５１及びＭｐ５２におけるゲート−ソース間電圧Ｖgs1、−Ｖgs2の和（Ｖgs1−Ｖgs2）を減算した電圧値として求められる（Ｖout＝Ｖin−（Ｖgs1−Ｖgs2））。
これにより、上記（３）式に基づいて、キャパシタＣcnには、上記各ゲート−ソース間電圧Ｖgs1、−Ｖgs2の和（Ｖgs1−Ｖgs2）に相当する電荷が充電されることになる（キャパシタＣcnの充電電圧Ｖcn＝Ｖin−Ｖout＝Ｖgs1−Ｖgs2）。
【００９０】
したがって、本実施形態に係る出力回路においては、上述した第１の実施形態において図５、図６に示したような理想状態となる入出力電圧特性を実現するために、キャパシタＣcnに充電する電圧Ｖcnを、第１の実施形態に示した場合（Ｖcn＝Ｖgs1＋Ｖgs2）に比較して低減することができるので、出力回路の駆動能力と動作領域（入出力電圧の設定範囲）のバランスを設定しやすくなるという効果を有している。また、出力回路の各ソースフォロワ構造を構成する各薄膜トランジスタ（電界効果型トランジスタ）のチャネル極性を任意に設定することができるので、任意の回路特性を有する出力回路を設計することができ、設計自由度を向上させることができる。
【００９１】
なお、本実施形態においては、図１０（ａ）に示すように、前段のソースフォロワ構造として、ｎチャネル型の薄膜トランジスタＭｎ５１を設け、後段のソースフォロワ構造として、ｐチャネル型の薄膜トランジスタＭｐ５２を設けた構成を示したが、本発明はこれに限定されるものではなく、図１０（ｂ）に示すように、前段のソースフォロワ構造として、ｐチャネル型の薄膜トランジスタＭｐ５１を設け、後段のソースフォロワ構造として、ｎチャネル型の薄膜トランジスタＭｎ５２を設けた構成を有するようにしたものであってもよい。
【００９２】
なお、上述した各実施形態においては、本実施形態に係る出力回路を液晶表示装置に設けられるソースドライバ（表示駆動装置）の出力段に適用した場合について説明したが、本発明はこれに限定されるものではなく、要するに、入力信号電圧に良好に対応する電圧値を有する出力信号電圧を生成して、負荷に供給する構造（出力段）を有する駆動装置であれば、例えば、供給電圧に応じた輝度階調で発光動作を行う有機ＥＬ表示パネル等の、他の表示装置等にも良好に適用することができることはいうまでもない。
【図面の簡単な説明】
【００９３】
【図１】本発明に係る表示駆動装置を適用した表示装置の一構成例を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用されるソースドライバの一構成例を示す概略ブロック図である。
【図３】本実施形態に係るソースドライバに適用可能な出力回路の第１の実施形態を示す回路構成図である。
【図４】本実施形態に係る出力回路の動作状態を示す等価回路図である。
【図５】本実施形態に係る出力回路の入出力電圧特性を説明するための特性図である。
【図６】本実施形態に係る出力回路における、入出力電圧特性を示すシミュレーション結果である。
【図７】本発明に係る表示駆動装置に適用される出力回路の第２の実施形態を示す回路構成図である。
【図８】本発明に係る表示駆動装置に適用される出力回路の第３の実施形態を示す回路構成図である。
【図９】本発明に係る表示駆動装置に適用される出力回路の第３の実施形態の他の構成例を示す回路構成図である。
【図１０】本発明に係る表示駆動装置に適用される出力回路の第４の実施形態を示す回路構成図である。
【図１１】従来技術における薄膜トランジスタ（ＴＦＴ）型の表示パネルを備えた液晶表示装置の要部構成を示すブロック図である。
【図１２】従来技術における低温ポリシリコントランジスタを用いたソースドライバの出力回路の一例を示す回路構成図である。
【図１３】従来技術における出力回路の動作状態を示す等価回路図である。
【図１４】従来技術における出力回路の入出力電圧特性を説明するための特性図である。
【図１５】従来技術の出力回路における入力信号電圧と出力信号電圧の関係を示すシミュレーション実験の結果（シミュレーション結果（その１））である。
【図１６】従来技術の出力回路における入力信号電圧と出力信号電圧の関係を示すシミュレーション実験の結果（シミュレーション結果（その２））である。
【符号の説明】
【００９４】
１００      液晶表示装置
１１０      表示パネル
１２０      ゲートドライバ
１３０      ソースドライバ
１３４      Ｄ／Ａコンバータ
１３５      出力回路部
１４０      ＬＣＤコントローラ
１５０      表示信号生成回路
Ｍｎ１１、Ｍｎ１２    薄膜トランジスタ
Ｉcnt11、Ｉcnt12      定電流源
Ｃcn        キャパシタ
【図１】
2005099322.tif 000003
【図２】
2005099322.tif 000004
【図３】
2005099322.tif 000005
【図４】
2005099322.tif 000006
【図５】
2005099322.tif 000007
【図６】
2005099322.tif 000008
【図７】
2005099322.tif 000009
【図８】
2005099322.tif 000010
【図９】
2005099322.tif 000011
【図１０】
2005099322.tif 000012
【図１１】
2005099322.tif 000013
【図１２】
2005099322.tif 000014
【図１３】
2005099322.tif 000015
【図１４】
2005099322.tif 000016
【図１５】
2005099322.tif 000017
【図１６】
2005099322.tif 000018