(57)【要約】  【課題】  入力信号のデューティ比の影響を受けず、且つ入力信号の電位上昇部と電位下降部の遷移時間に差がある場合でも、良好なクロック信号を再生する。  【解決手段】  相補信号が入力する２つの入力端子１２，１３と、該２つの入力端子に入力された相補信号間に該信号の２分の１ビット分の遅延差を与える遅延素子３，４と、該各遅延素子の出力信号を入力する論理積回路１４と、該論理積回路の否定論理積出力端子１７がゲート端子１１に接続される発振／停止用のゲート付き発振回路１０とを具備し、該ゲート付き発振回路１０の出力端子をクロック出力端子２とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号の電位上昇部もしくは電位下降部の一方に選択的にゲート制御ビットを発生させるゲート制御ビット発生手段と、該ゲート制御ビット発生手段で発生した前記ゲート制御ビットがゲート端子に入力することにより前記ゲート制御ビットに位相同期したクロックを発生する発振／停止用のゲート付き発振回路と、を具備することを特徴とするクロック再生回路。
【請求項２】
相補信号が入力する２つの入力端子と、該２つの入力端子に入力された相補信号間に該信号の２分の１ビット分の遅延差を与える遅延手段と、該遅延手段の２つの出力信号を入力する論理積回路と、該論理積回路の論理積出力端子もしくは否定論理積出力端子がゲート端子に接続される発振／停止用のゲート付き発振回路とを具備し、該ゲート付き発振回路の出力端子をクロック出力端子とすることを特徴とするクロック再生回路。
【請求項３】
相補信号が入力する２つの入力端子と、該２つの入力端子に入力された相補信号間に該信号の２分の１ビット分の遅延差を与える遅延手段と、該遅延手段の２つの出力信号を入力する論理和回路と、該論理和回路の論理和出力端子もしくは否定論理和出力端子がゲート端子に接続される発振／停止用のゲート付き発振回路とを具備し、該ゲート付き発振回路の出力端子をクロック出力端子とすることを特徴とするクロック再生回路。
【請求項４】
非反転出力端子及び反転出力端子を有する分配回路の入力端子を信号入力端子とし、前記分配回路の非反転出力端子と反転出力端子を請求項２に記載のクロック再生回路の前記２つの入力端子に各々接続することを特緻とするクロック再生回路。
【請求項５】
非反転出力端子及び反転出力端子を有する分配回路の入力端子を信号入力端子とし、前記分配回路の非反転出力端子と反転出力端子を請求項３に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とするクロック再生回路。
【請求項６】
排他的論理和回路の２つの入力端子の一方を信号入力端子、他方を制御端子とし、該排他的論理和回路の排他的論理和出力端子と一致出力端子を請求項２に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とするクロック再生回路。
【請求項７】
排他的論理和回路の２つの入力端子の一方を信号入力端子、他方を制御端子とし、該排他的論理和回路の排他的論理和出力端子と一致出力端子を請求項３に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とするクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト伝送用受信装置に用いられ瞬時応答性能を有するクロック再生回路に関する。
【背景技術】
【０００２】
図１７に、従来の典型的な瞬時応答クロック再生回路のブロック図を示す。図中、１は信号入力端子、２はクロック出力端子、３，４は遅延素子（遅延手段）、５は遅延差、６は排他的論理和回路、７，８は排他的論理和回路６の入力端子、９は一致出力端子、１０は発振／停止用のゲート付き発振回路、１１はゲート端子を示す。瞬時応答クロック再生回路はバースト伝送用受信装置の論理回路にクロックを供給する回路として一般的に用いられている。
【０００３】
図１８は従来の瞬時応答クロック再生回路の基本動作を示すタイムチャートで、図中の記号２’，７’，８’，９’，１１’は、図１７中同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）を示す。図中の電圧信号（電圧波形）は、高い部分が論理レベルの高電位側を示し、文中では符号“１”で示す。同様に低い部分が論理レベルの低電位側を示し、文中では符号“０”で示す。他のタイムチャートでも基本的にこれと同じ表現を用いることとする。
【０００４】
一般に、間欠的に受信されるバースト信号もしくはパケット信号は、個々のバースト信号間もしくはパケット信号間の位相が必ずしも揃っていないので、バースト伝送用受信装置のクロック抽出回路には、バースト信号毎、もしくはパケット信号毎にクロックを瞬時に抽出する性能が必要となる。
【０００５】
図１７において、入力端子１から入力されたバース信号もしくはパケット信号は２分岐され、遅延素子３，４によって該信号の1/2ビット分の遅延差５を与えられて排他的論理和回路６に入力される。排他的論理和回路６には分岐された同一の信号が入力されるため、その一致出力信号は基本的には符号“１”を出力するが、信号間に1/2ビット分の遅延差５が与えられているため、入力信号の電位上昇部と電位下降部に入力信号の1/2ビット分の符号“０”を出力する（９’＝１１’）。ゲート付き発振回路１０は、そのゲート端子１１に符号“１”が入力されている間だけ所定の周波数（入力信号のビットレートに対応した周波数）のクロックを発振し、符号“０”が入力されている間発振を停止する回路であるので、入力信号の1/2ビット分の符号“０”（以後便宜上、ゲート制御ビットと呼ぶ）によって発振停止、発振開始を瞬時に行うことができる。即ち、入力信号の電位上昇部及び電位下降部に位相同期のとれたクロック信号２’を瞬時に出力することができる。以上の内容は特許文献１、非特許文献１に記載がある。
【特許文献１】特許第３３４６４４５号公報
【非特許文献１】木村外５名  著、「光パケットシステム用１０Ｇbit/sバーストモードクロックデータ再生装置」、ECOC、2002年9月8日、会報、第3巻、ペーパーナンバー8.2.5(S.Kimura,A.Okada,J.Endo,H.Tanobe,Y.Suzuki,and M.Matsuoka,“10-Gbit/s burst-mode clock and data recovery units for optical packet-based systems.,”ECOC 8th Sept.2002 Proceedings vol.3,Paper No. 8.2.5）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の瞬時応答クロック再生回路は、既に説明したように入力信号の電位上昇部及び電位下降部に同期のとれたクロック信号を抽出するため、一般に電位上昇部及び電位下降部の時間変動に対する耐性が低いという欠点がある。
【０００７】
図１９に入力信号のデューティ比が変動した場合の従来の瞬時応答クロック再生回路の動作のタイムチャートを示す。図では便宜上デューティ比が小さくなった場合（符号“１”の幅が狭くなり符号“０”の幅が広い場合）の動作を示している。排他的論理和回路６の一致出力信号波形９’は、電位下降部に生じるゲート制御ビットの時間軸上の位置が電位上昇部に生じるものに対して相対的に早まるため、電位下降部のゲート制御ビットの直前のクロック出力信号波形２’の幅が狭められ、品質が劣化することがわかる。
【０００８】
図２０に入力信号の電位上昇部と電位下降部の遷移時間に差が生じた場合の従来の瞬時応答クロック再生回路の動作のタイムチャートを示す。図では便宜上、電位下降部の遷移時間が長い場合を例として示す。排他的論理和回路６の一致出力信号波形９’は、入力信号の電位上昇下降時間を反映するので、電位下降部に生じるゲート制御ビットは電位下降部、上昇部ともに遷移時間の長いものとなり、このゲート制御ビットで発振停止、発振開始を行った場合、発振回路１０から出力されるクロック信号も遷移時間の影響を受けて品質が劣化することが分かる。
【０００９】
本発明の目的は、入力信号のデューティ比の影響を受けず、且つ入力信号の電位上昇部と電位下降部の遷移時間に差がある場合でも良好なクロック信号を再生することができるようにしたクロック再生回路を提供することである。
【課題を解決するための手段】
【００１０】
請求項１にかかるクロック再生回路の発明は、入力信号の電位上昇部もしくは電位下降部の一方に選択的にゲート制御ビットを発生させるゲート制御ビット発生手段と、該ゲート制御ビット発生手段で発生した前記ゲート制御ビットがゲート端子に入力することにより前記ゲート制御ビットに位相同期したクロックを発生する発振／停止用のゲート付き発振回路と、を具備することを特徴とする。
請求項２にかかるクロック再生回路の発明は、相補信号が入力する２つの入力端子と、該２つの入力端子に入力された相補信号間に該信号の２分の１ビット分の遅延差を与える遅延手段と、該遅延手段の２つの出力信号を入力する論理積回路と、該論理積回路の論理積出力端子もしくは否定論理積出力端子がゲート端子に接続される発振／停止用のゲート付き発振回路とを具備し、該ゲート付き発振回路の出力端子をクロック出力端子とすることを特徴とする。
請求項３にかかるクロック再生回路の発明は、相補信号が入力する２つの入力端子と、該２つの入力端子に入力された相補信号間に該信号の２分の１ビット分の遅延差を与える遅延手段と、該遅延手段の２つの出力信号を入力する論理和回路と、該論理和回路の論理和出力端子もしくは否定論理和出力端子がゲート端子に接続される発振／停止用のゲート付き発振回路とを具備し、該ゲート付き発振回路の出力端子をクロック出力端子とすることを特徴とする。
請求項４にかかるクロック再生回路の発明は、非反転出力端子及び反転出力端子を有する分配回路の入力端子を信号入力端子とし、前記分配回路の非反転出力端子と反転出力端子を請求項２に記載のクロック再生回路の前記２つの入力端子に各々接続することを特緻とする。
請求項５にかかるクロック再生回路の発明は、非反転出力端子及び反転出力端子を有する分配回路の入力端子を信号入力端子とし、前記分配回路の非反転出力端子と反転出力端子を請求項３に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とする。
請求項６にかかるクロック再生回路の発明は、排他的論理和回路の２つの入力端子の一方を信号入力端子、他方を制御端子とし、該排他的論理和回路の排他的論理和出力端子と一致出力端子を請求項２に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とする。
請求項７にかかるクロック再生回路の発明は、排他的論理和回路の２つの入力端子の一方を信号入力端子、他方を制御端子とし、該排他的論理和回路の排他的論理和出力端子と一致出力端子を請求項３に記載のクロック再生回路の前記２つの入力端子に各々接続することを特徴とする。
【発明の効果】
【００１１】
本発明では、クロックの同期をとるゲート制御ビットを入力信号の電位上昇部もしくは電位下降部の一方に選択的に生じさせるので、入力信号のデューティ比が変動した場合にも良好なクロック出力信号を得ることができ、また入力信号の電位上昇部と電位下降部の遷移時間に差がある場合にも、遷移時間の短い方を選択して発振回路の同期をとることができるので、良好なクロック出力信号を得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明では、ゲート付き発振回路のゲート端子に入力して発振停止、発振開始を制御するゲート制御ビットを、入力信号の電位上昇部もしくは電位下降部の一方に選択的に生じさせ、該電位上昇部もしくは電位下降部の一方に位相同期のとれたクロック信号をゲート付き発振回路から瞬時に出力させる。
【実施例１】
【００１３】
図１は本発明の実施例１のクロック再生回路を示す図で、図中、図１７と同様の記号は同様のものを示す。また、１２，１３は相補信号（差動信号）の入力端子、１４は論理積回路、１５，１６は論理積回路入力端子、１７は否定論理積出力端子、を示す。入力端子１２，１３と、遅延素子３，４と、否定論理積出力端子１７を有する論理積回路１４はゲート制御ビット発生手段を構成する。
【００１４】
入力端子１２にバースト信号もしくはパケット信号の非反転信号を、入力端子１３に反転信号を入力した場合の本発明の実施例１の基本動作のフローチャートを、図２に示す。図から明らかなように、論理積回路１４の否定論理積出力信号１７’には非反転側の信号１５’の電位上昇部のみでゲート制御ビットが生じることが分かる。
【００１５】
図３に入力信号のデューティ比が変動した場合の本発明の実施例１の動作のタイムチャートを示す。図から明らかなように、本発明のクロック再生回路は非反転側の信号１５’の電位上昇部のみでゲート制御ビットを生じさせて同期をとっているので、図１９に見られるようなデューティ比の変動による電位上昇部のゲート制御ビットと電位下降部のゲート制御ビットの相対的な時間位置の変化によって生じるクロック出力信号波形の劣化が生じないことが分かる。
【００１６】
図４に入力信号の電位上昇部と電位下降部の遷移時間に差が生じた場合の本発明の実施例１の動作のタイムチャートを示す。図では便宜上、電位下降部の遷移時間が長い場合を示す。本発明のクロック再生回路は、非反転側の信号１５’の電位上昇部でのみゲート制御を行って同期をとるため、図２０に見られるような電位下降部の遷移時間の長さによるクロック出力信号波形の劣化が生じないことが分かる。
【００１７】
入力端子１２にバースト信号もしくはパケット信号の反転信号を、入力端子１３に非反転信号を入力した場合の本発明の実施例１の基本動作のフローチャートを、図５に示す。図から明らかなように、論理積回路１４の否定論理積出力信号１７’には非反転側の信号１６’の電位下降部のみでゲート制御ビットが生じることが分かる。この場合もデューティ比の変動によるクロック出力信号波形の劣化は生じないし、図４の例とは逆に、非反転側の信号１６’の電位上昇部の遷移時間が電位下降部の遷移時間よりも長い場合に有効である。
【実施例２】
【００１８】
図６は本発明の実施例２のクロック再生回路を示す図で、図中、図１と同様の記号は同様のものを示す。１８は論理積出力端子、１９はゲート付き発振回路（ゲート端子の極性が前記ゲート付き発振回路１０と反転しているもの）、２０はゲート端子、を示す。入力端子１２，１３と、遅延素子３，４と、論理積出力端子１８を有する論理積回路１４はゲート制御ビット発生手段を構成する。ここでは“１”のゲート制御ビットを使用する。
【００１９】
ゲート付き発振回路１９のゲート端子の極性が反転している場合、即ち符号“０”のゲート入力時に発振、符号“１”のゲート入力時に発振停止する発振回路１９を使用する場合に有効で、図１の否定論理積出力端子１７のかわりに論理積出力端子１８をゲート端子２０に接続した例である。
【００２０】
図７に本発明実施例２の基本動作のタイムチャートを示す。論理積回路１４の出力信号波形１８’とクロック出力信号波形２’が反転しているが、実施例１（図１）と同様の効果が得られることが分かる。
【実施例３】
【００２１】
図８は本発明実施例３のクロック再生回路を示す図で、図中、図１と同様の記号は同様のものを示す。２１は論理和回路、２２，２３は論理和回路入力端子、２４は論理和出力端子、を示す。入力端子１２，１３と、遅延素子３，４と、論理和出力端子２４を有する論理和回路２１はゲート制御ビット発生手段を構成する。
【００２２】
入力端子１２にバースト信号もしくはパケット信号の非反転信号を、入力端子１３に反転信号を入力した場合の本発明の実施例３の基本動作のタイムチャートを、図９に示す。図から明らかなように、論理和回路２１の論理和出力信号２４’には非反転側の信号２２’の電位下降部のみでゲート制御ビットが生じることが分かる。即ち入力端子１２にバースト信号もしくはパケット信号の反転信号を、入力端子１３に非反転信号を入力した場合の実施例１（図５）と同様の効果が得られることが分かる。
【００２３】
入力端子１２にバースト信号もしくはパケット信号の反転信号を、入力端子１３に非反転信号を入力した場合の本発明の実施例３の基本動作のタイムチャートを、図１０に示す。図から明らかなように、論理和回路２１の論理和出力信号２４’には非反転側の信号２３’の電位上昇部のみでゲート制御ビットが生じることが分かる。即ち、入力端子１２にバースト信号もしくはパケット信号の非反転信号を、入力端子１３に反転信号を入力した場合の実施例１（図２〜図４）と同様の効果が得られることが分かる。
【実施例４】
【００２４】
図１１は本発明の実施例４のクロック再生回路を示す図で、図中、図６、図８と同様の記号は同様のものを示す。２５は否定論理和出力端子を示す。これは実施例３にゲート端子２０の極性が反転しているゲート付き発振回路１９を用いた例である。入力端子１２，１３と、遅延素子３，４と、否定論理和出力端子２５を有する論理和回路２１はゲート制御ビット発生手段を構成する。ここでは“１”のゲート制御ビットを使用する。
【００２５】
図１２に本発明実施例４の基本動作のタイムチャートを示す。論理和回路２１の出力信号波形２５’とクロック出力信号波形２’が反転しているが、実施例３（図８、図９）と同様の効果が得られることが分かる。
【実施例５】
【００２６】
図１３は本発明実施例５のクロック再生回路を示す図で、図中、図１、図１７と同様の記号は同様のものを示す。２６は分配回路、２７は分配回路非反転出力端子、２８は分配回路反転出力端子を示す。
【００２７】
本実施例は本発明の実施例１の２つの入力端子１２，１３に分配回路２６の非反転出力端子２７と反転出力端子２８を接続することにより、入力端子を分配回路２６の入力端子１つに削減できるというメリットがある。基本動作は実施例１と同様であるので、同様の効果が得られる。なお、図中では便宜上、分配回路２６より後段に実施例１のクロック再生回路を使用したが、実施例１〜４までの全ての実施例のクロック再生回路のいずれを用いても同様の効果が得られる。
【実施例６】
【００２８】
図１４は本発明実施例６のクロック再生回路を示す図で、図中、図１３と同様の記号は同様のものを示す。本実施例は、図５で示した実施例１の入力端子１２に反転信号を、入力端子１３に非反転信号を入力した場合の基本動作と同様の動作が得られるもので、分配回路２６の反転出力端子２８を入力端子１２側に、非反転出力端子２７を入力端子１３側に接続した例である。本実施例では便宜上、図１３と同様に分配回路２６より後段に実施例１のクロック再生回路を使用したが、実施例１〜４までの全ての実施例のクロック再生回路のいずれを用いても同様の効果が得られる。
【実施例７】
【００２９】
図１５は本発明実施例７のクロック再生回路を示す図で、図中、図１３と同様の記号は同様のものを示す。２９は排他的論理和回路、３０は排他的論理和出力端子、３１は一致出力端子、３２は制御端子、を示す。本実施例は、本発明実施例１の２つの入力端子１２，１３に排他的論理和回路２９の排他的論理和出力端子３０と一致出力端子３１を接続したものである。
【００３０】
排他的論理和回路２９の２つの入力端子のうち一方を信号入力端子１とし、他方を制御端子３２とした場合、制御端子３２に符号“０”を入力すると排他的論理和出力信号３０’には信号入力端子１の入力信号の非反転信号が出力信号され、一致出力信号３１’には反転信号が出力されるため、本発明の実施例１の図２〜図４と同様に動作することがわかる。また、制御端子３２に符号“１”を入力すると、排他的論理和出力信号３０’に信号入力端子１の入力信号の反転信号が出力され、一致出力信号３１’には非反転信号が出力されるため、実施例１の図５で示した動作と同様の効果が得られる。
【００３１】
即ち、入力端子１を１つに削減でき、且つ制御端子３２に入力する符号でゲート制御ビットを入力信号の電位上昇部に生じさせるか電位下降部に生じさせるかを選択できるというメリットがある。本実施例では便宜上、図１３と同様に排他的論理和回路２９より後段に実施例１のクロック再生回路を使用したが、実施例１〜４までの全ての実施例のクロック再生回路のいずれを用いても同様の効果が得られる。
【実施例８】
【００３２】
図１６は本発明実施例８のクロック再生回路を示す図で、図中、図１５と同様の記号は同様のものを示す。本実施例では、本発明実施例７（図１５）の排他的論理和回路２９の排他的論理和出力端子３０と一致出力端子３１を逆に接続しており、制御端子３２に符号“０”を入力した際に入力信号の電位下降部にゲート制御ビットを生じさせ、符号“１”を入力した際に電位上昇部にゲート制御ビットを生じさせることができる。本実施例では便宜上、図１５と同様に排他的論理和回路２９より後段に実施例１のクロック再生回路を使用したが、実施例１〜４までの全ての実施例のクロック再生回路のいずれを用いても同様の効果が得られる。
【実施例９】
【００３３】
本発明で使用する遅延素子３，４（遅延手段）は少ない損失で遅延を生じるものであれば、伝送線路でもケーブルでも、遅延回路でもどのようなものを用いても構わない。遅延時間が短い方の遅延素子３に関しては、長い方の遅延素子４がバースト信号もしくはパケット信号等の入力信号の1/2ビット分丁度の場合に限って、省略可能である。また、本発明で使用する論理積回路１４、論理和回路２１、排他的論理和回路２９、分配回路２６、ゲート付き発振回路１０，１９に関しては、同様の動作をするものであれば回路構成の詳細は問わない。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１のクロック再生回路の回路図である。
【図２】本発明の実施例１の基本動作を示すタイムチャートである。
【図３】本発明の効果を示すタイムチャート（デューティ比変動時）である。
【図４】本発明の効果を示すタイムチャート（電位上昇部及び電位下降部の遷移時間に差がある場合）である。
【図５】本発明の実施例１の基本動作を示すタイムチャート（反転入力）である。
【図６】本発明の実施例２のクロック再生回路の回路図である。
【図７】本発明の実施例２の基本動作を示すタイムチャートである。
【図８】本発明の実施例３のクロック再生回路の回路図である。
【図９】本発明の実施例３の基本動作を示すタイムチャートである。
【図１０】本発明の実施例３の基本動作を示すタイムチャート（反転入力）である。
【図１１】本発明の実施例４のクロック再生回路の回路図である。
【図１２】本発明の実施例４の基本動作を示すタイムチャートである。
【図１３】本発明の実施例５のクロック再生回路の回路図である。
【図１４】本発明の実施例６のクロック再生回路の回路図である。
【図１５】本発明の実施例７のクロック再生回路の回路図である。
【図１６】本発明の実施例８のクロック再生回路の回路図である。
【図１７】従来の瞬時応答クロック再生回路の回路図である。
【図１８】従来の瞬時応答クロック再生回路の基本動作を示すタイムチャートである。
【図１９】従来の瞬時応答クロック再生回路のデューティ比変動時の動作を示すタイムチャートである。
【図２０】従来の瞬時応答クロック再生回路の電位上昇部及び電位下降部の遷移時間に差がある場合の動作を示すタイムチャートである。
【符号の説明】
【００３５】
１：信号入力端子
２：クロック出力端子
３，４：遅延素子
５：遅延差
６：排他的論理和回路
７，８：排他的論理和回路の入力端子
９：一致出力端子
１０：ゲート付き発振回路
１１：ゲート端子
１２，１３：入力端子
１４：論理積回路
１５，１６：論理積回路入力端子
１７：否定論理積出力端子
１８：論理積出力端子
１９：ゲート付き発振回路（ゲート端子の極性が反転しているもの）
２０：ゲート端子
２１：論理和回路
２２，２３：論理和回路入力端子
２４：論理和出力端子
２５：否定論理和出力端子
２６：分配回路
２７：非反転出力端子
２８：反転出力端子
２９：排他的論理和回路
３０：排他的論理和出力端子
３１：一致出力端子
３２：制御端子
図２〜図５における２’，１１’，１５’，１６’，１７’：図１の同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）
図７における２’，１５’，１６’，１８’，２０’：図６の同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）
図９，図１０における２’，１１’，２２’，２３’，２４’：図８の同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）
図１２における２’，２０’，２２’，２３’，２５’：図１１の同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）
図１８〜図２０における２’，７’，８’，９’，１１’：図１７の同じ数字（ただし「’」無し）で示した端子の電圧信号（電圧波形）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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