(57)【要約】【課題】  如何なる電源の挙動に対しても安定的に動作する半導体集積回路装置を提供する。【解決手段】  第１電圧電源で動作する内部回路で形成された出力すべき内部信号を、上記第１電圧よりも高い第２電圧電源で動作するレベル変換回路により、上記第２電圧電源に対応した信号振幅の内部信号に変換し、上記第２電圧電源に対応した出力信号を形成するＰチャネル出力ＭＯＳＦＥＴを駆動し、上記内部信号により回路の接地電位に対応した出力信号を形成するＮチャネル出力ＭＯＳＦＥＴを駆動して出力信号を形成する半導体集積回路装置において、上記第２電圧電源から与えられる動作電圧と、所定の下限電圧とを比較する第２電圧比較回路を設けて上記第２電圧電源の動作電圧が上記下限電圧よりも小さいときの比較出力信号により、上記ＮチャネルＭＯＳＦＥＴを強制的にオフ状態にする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電圧電源で動作する内部回路と、
上記第１電圧よりも高い第２電圧電源で動作し、上記内部回路で形成された内部信号を上記第２電圧に対応した信号振幅の内部信号に変換するレベルシフト回路と、
上記レベルシフト回路で形成された内部信号を受け、上記第２電圧電源に対応した出力信号を形成するＰチャネル出力ＭＯＳＦＥＴ及び上記内部回路で形成された上記内部信号を受け、回路の接地電位に対応した出力信号を形成するＮチャネル出力ＭＯＳＦＥＴからなる出力回路と、
上記第２電圧電源から与えられる動作電圧と、所定の下限電圧とを比較する第２電圧比較回路とを備え、
上記第２電圧電源の動作電圧が上記下限電圧よりも小さいときの上記第２電圧比較回路の出力信号により、上記ＮチャネルＭＯＳＦＥＴを強制的にオフ状態にしてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１電圧は、論理回路用の低電圧であり、
上記第２電圧は、プラズマ・ディスプレイ・パネルのアドレス電極に与えられるべき表示出力信号に対応した高電圧であり、
上記所定の下限電圧は、上記レベルシフト回路及び出力回路が上記内部回路で形成された上記内部信号に対応した出力信号を形成することが可能な最低電圧に対応したものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第２電圧比較回路の出力信号により、上記ＮチャネルＭＯＳＦＥＴに加えて上記ＰチャネルＭＯＳＦＥＴもオフ状態にすることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記第１電圧電源から与えられる動作電圧と、それに対応した所定の下限電圧とを比較する第１電圧比較回路を更に備え、
上記第１電圧電源の動作電圧が上記下限電圧よりも小さいときの上記第１電圧比較回路の出力信号により、上記ＮチャネルＭＯＳＦＥＴを強制的にオフ状態にしてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記レベルシフト回路は、
第１電圧電源に対応した相補的な内部信号がそれぞれのベースに供給された差動形態の第１及び第２トランジスタと、
上記第１及び第２トランジスタのコレクタと上記第２電圧電源との間に設けられた電流ミラー回路を構成する第１及び第２ＰチャネルＭＯＳＦＥＴと、
上記第１及び第２トランジスタに流れる動作電流を形成する電流源と、
上記電流源と上記第１及び第２トランジスタの共通エミッタとの間に設けられたスイッチＭＯＳＦＥＴと、
上記電流ミラー回路の出力側ＭＯＳＦＥＴのドレインと上記第２電圧電源との間に設けられた定電圧素子とを含み、
上記電流ミラー回路の出力側ＭＯＳＦＥＴのドレインが上記出力回路を構成するＰチャネルＭＯＳＦＥＴのゲートに接続されてなり、
上記スイッチＭＯＳＦＥＴは、上記ＰチャネルＭＯＳＦＥＴがオン又はオフに切り替えられるときオン状態にされるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記定電圧素子は、ツェナーダイオードであり、
上記ＰチャネルＭＯＳＦＥＴは、上記ツェナーダイオードのツェナー電圧よりも大きなゲート絶縁耐圧を持つものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項４において、
上記レベルシフト回路は、
第１電圧電源に対応した相補的な内部信号がそれぞれのゲートに供給され、ソースに回路の接地電位が与えられた第１及び第２ＮチャネルＭＯＳＦＥＴと、
上記第１及び第２ＮチャネルＭＯＳＦＥＴのドレインと上記第２電圧電源との間に設けら、ゲートとドレインとが交差接続されてラッチ形態とされた第３及び第４ＰチャネルＭＯＳＦＥＴと、
上記第３又は第４ＰチャネルＭＯＳＦＥＴのドレインがゲートに接続され、ソースが上記第２電圧電源に接続された第５ＰチャネルＭＯＳＦＥＴと、
上記内部信号を受けて上記第５ＰチャネルＭＯＳＦＥＴと相補的にスイッチ制御される第１スイッチ素子と、上記第１スイッチ素子の一方と回路の接地電位との間に設けられた電流源と、
上記第５ＰチャネルＭＯＳＦＥＴのドレインと上記第２電圧電源との間に設けられた定電圧素子とを含み、
上記第１スイッチ素子の他方と上記第５ＰチャネルＭＯＳＦＥＴのドレインは、上記出力回路を構成するＰチャネル出力ＭＯＳＦＥＴのゲートに接続されてなり、
上記第１スイッチ素子は、上記Ｐチャネル出力ＭＯＳＦＥＴがオンに切り替えられるときオン状態にされるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項２において、
上記第２電圧比較回路は、
上記第１電圧電源側に設けられた第１電流源と、かかる電流源からベース電流が供給されるＮＰＮ型トランジスタと、
上記ＮＰＮ型トランジスタのエミッタと回路の接地電位との間に設けられ、上記第１電流源よりも大きな電流を流す第２電流源と、
上記ＮＰＮトランジスタのコレクタと上記第２電圧電源との間に設けられたレベルシフト手段と、
ヒステリシス特性を持つ電圧比較回路とを含み、
上記電圧比較回路により上記ＮＰＮトランジスタのベース電圧と所定の基準電圧と比較するものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項４において、
上記第１電圧比較回路は、
上記第１電圧電源と回路の接地電位との間に設けられた分圧回路と、
基準電圧を形成するバンドギャップ回路と、
ヒステリシス特性を持つ電圧比較回路とを含み、
上記電圧比較回路により上記分圧回路で形成された分圧電圧と上記基準電圧と比較するものであることを特徴とする半導体集積回路装置。
【請求項１０】
第１電圧電源で動作する内部回路と、
上記内部回路で形成された内部信号を上記第１電圧よりも高い上記第２電圧に対応した信号振幅にレベルシフトされた信号を受ける出力回路であって、上記第２電圧電源に対応した出力信号を形成するＰチャネル出力ＭＯＳＦＥＴ及び回路の接地電位に対応した出力信号を形成するＮチャネル出力ＭＯＳＦＥＴからなる上記出力回路と、
上記第２電圧電源から与えられる動作電圧が所定の下限電圧を下回っているか否かを検出する為の第１検出回路とを備える半導体集積回路装置において、
上記第１検出回路の検出結果に基づいて、上記半導体集積回路の動作を止めることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記第１電圧は、論理回路用の低電圧であり、
上記第２電圧は、プラズマ・ディスプレイ・パネルのアドレス電極に与えられるべき表示出力信号に対応した高電圧であり、
上記所定の下限電圧は、上記出力回路が上記内部回路で形成された上記内部信号に対応した出力信号を形成することが可能な最低電圧に対応したものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
更に、上記第１電圧電源から与えられる動作電圧が所定の下限電圧を下回っているか否かを検出する為の第２検出回路とを備え、
上記第２検出回路の検出結果に基づいて、上記半導体集積回路の動作を止めることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、
上記動作を止めるとは上記Ｎチャネル出力ＭＯＳＦＥＴをオフにすることであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１１において、
上記第１検出回路は、
上記第１電圧電源側に設けられた第１電流源と、かかる電流源からベース電流が供給されるＮＰＮ型トランジスタと、
上記ＮＰＮ型トランジスタのエミッタと回路の接地電位との間に設けられ、上記第１電流源よりも大きな電流を流す第２電流源と、
上記ＮＰＮ型トランジスタのコレクタと上記第２電圧電源との間に設けられたレベルシフト手段と、
ヒステリシス特性を持つ電圧比較回路とを含み、
上記電圧比較回路により上記ＮＰＮトランジスタのベース電圧と所定の基準電圧と比較するものであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１〜１４に記載の半導体集積回路装置を備えることを特徴とする表示装置。
【請求項１６】
請求項１５において、
上記表示装置はプラズマ・ディスプレイ・パネルを備え、上記半導体集積回路装置はアドレス電極ドライバを含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置と表示装置に関し、例えばＰＤＰ（プラズマ・ディスプレイ・パネル）のアドレス電極ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置とそれを用いた表示装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＰＤＰのアドレス電極に表示データに従うアドレスパルス信号を与えるアドレスドライバの例として、特開平１０−１２３９９８号公報がある。このアドレスドライバは、特開平１０−１２３９９８号公報の図２５に示されているように、ＮチャネルＭＯＳＦＥＴＮ１とＮ２をプッシュプル形態に接続して出力回路を構成し、高電圧側の出力ＭＯＳＦＥＴＮ２をオン状態にさせる駆動電圧をＰチャネルＭＯＳＦＥＴＰ１で形成し、かかるＰチャネルＭＯＳＦＥＴＰ１のゲートに与えられる制御信号を形成するためのレベルシフト回路として、抵抗Ｒ１，Ｒ２とＮチャネルＭＯＳＦＥＴＮ３からなるインバータ回路を用いている。なお、上記ＰチャネルＭＯＳＦＥＴＰ１は、抵抗Ｒ１を介してＮチャネルＭＯＳＦＥＴＮ１が接続されて、上記ＮチャネルＭＯＳＦＥＴＮ２をオフ状態にさせる駆動信号が形成される。
【特許文献１】特開平１０−１２３９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記アドレスドライバでは、ＮチャネルＭＯＳＦＥＴＮ２を用いてハイレベルの出力信号を形成するので、そのしきい値電圧分だけ出力信号のレベルが低下してしまう。また、ＰチャネルＭＯＳＦＥＴをＰ１のゲート電圧を形成するのに抵抗Ｒ１とＲ２を用いたレベル変換（レベルシフト）回路を用いており、ＰチャネルＭＯＳＦＥＴをオン状態にさせる間直流電流が流れてしまうという問題がある。そこで、本願発明者等においては、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを用いたＣＭＯＳ構成の出力回路を構成し、ＰチャネルＭＯＳＦＥＴのゲートには、低消費電力のレベルシフト回路を用いることを検討した。
【０００４】
ＰＤＰアドレスドライバは２つの異なる電源電圧により駆動される。つまり、表示信号や表示タイミング等を形成する論理回路部は、例えば５Ｖ程度の低い電圧とされるのに対して、ＰＤＰのアドレス電極に供給される出力信号は２０Ｖ〜８０Ｖのように高動作電圧とされる。ＰＤＰアドレスドライバでは、５Ｖのような低振幅の表示信号に対応して２０Ｖ〜８０Ｖのような高振幅の出力信号に変換するために、上記のようなレベルシフト回路を設けることが必須のものとなる。これら２つの電源電圧は、その電圧差が大きいことより独立した電源装置で形成されることが多く、しかもセットメーカーにより使用される電源装置が様々に異なる。
【０００５】
上記レベルシフト回路では、低電圧電源と高電圧電源の立ち上がり特性の相違によって、例えば高電圧電源の立ち上がりが不十分な時には正常に動作しないことがある。ＰチャネルＭＯＳＦＥＴは、そのソースが上記高電圧電源から電圧供給を受けているので、オフ状態とするためには、ゲートに供給されるレベルシフト回路の出力信号が上記高電圧電源に対応した電圧にされることが必要である。しかしながら、上記高電圧電源の立ち上りが不十分な時には上記レベルシフト回路の出力信号は、正常な動作が行えないことにより上記高電圧電源に対応した電圧よりも低い電圧になる。この結果、ＰチャネルＭＯＳＦＥＴが不所望にオン状態となり、しかも上記不安定な状態でＮチャネルＭＯＳＦＥＴもオン状態になることがあり、上記両ＭＯＳＦＥＴを通して貫通電流が流れることになる。ＰＤＰアドレスドライバは、ＰＤＰの持つ多数のアドレス電極に対応した多数のアドレスドライバを必要とし、それらの多くに貫通電流が流れると高電圧電源が負担する負荷電流が膨大となってその立ち上りを遅くするように作用し、出力回路のＭＯＳＦＥＴに貫通電流が流れつづけ、ＭＯＳＦＥＴの破壊や特性劣化が発生してしまうという問題を有する。そこで、本願発明者等においては、如何なる電源の挙動に対しても安定的に動作するアドレスドライバの開発をするに至った。
【０００６】
この発明の目的は、如何なる電源の挙動に対しても安定的に動作する半導体集積回路装置と表示装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電圧電源で動作する内部回路で形成された出力すべき内部信号を、上記第１電圧よりも高い第２電圧電源で動作するレベルシフト回路により、上記第２電圧電源に対応した信号振幅の内部信号に変換し、上記第２電圧電源に対応した出力信号を形成するＰチャネル出力ＭＯＳＦＥＴを駆動し、上記内部信号により回路の接地電位に対応した出力信号を形成するＮチャネル出力ＭＯＳＦＥＴを駆動して出力信号を形成する半導体集積回路装置において、上記第２電圧電源から与えられる動作電圧と、所定の下限電圧とを比較する第２電圧比較回路を設けて上記第２電圧電源の動作電圧が上記下限電圧よりも小さいときの比較出力信号により、上記ＮチャネルＭＯＳＦＥＴを強制的にオフ状態にする。    
【発明の効果】
【０００８】
如何なる電源の挙動に対しても出力回路には貫通電流を流れないようにすることができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の出力部の一実施例の回路図が示されている。この実施例出力部は、レベルシフト回路とアドレスドライバ又はデータドライバ（以下、単に出力回路という）から構成される。レベルシフト回路は、例えば５Ｖのような低電圧電源Ｖ１で動作するロジック部等の内部回路で形成された信号振幅を、例えば２０〜８０Ｖのような高電圧電源Ｖ２に対応した信号振幅にレベルシフトを行うために設けられる。出力回路は、上記高電圧電源Ｖ２により動作するＰチャネル出力ＭＯＳＦＥＴＭ８とＮチャネル出力ＭＯＳＦＥＴＭ９からなるＣＭＯＳ出力回路で構成される。
【００１０】
入力データ端子は、上記Ｐチャネル出力ＭＯＳＦＥＴＭ８の動作制御を行う反転入力信号／ＩＮＰと、上記Ｎチャネル出力ＭＯＳＦＥＴＭ９の動作制御を行う非反転入力信号ＩＮＮから構成される。上記反転入力信号／ＩＮＰは、上記高電圧電源Ｖ２で動作するＰチャネル出力ＭＯＳＦＥＴＱ８のオン／オフ制御を行うために、次のようなレベルシフト回路により低電圧Ｖ１から高電圧Ｖ２にレベルシフト（レベル変換）される。上記反転入力信号／ＩＮＰは、上記低電圧電源Ｖ１で動作するＰチャネルＭＯＳＦＥＴＭ１及びＮチャネルＭＯＳＦＥＴＭ２からなるＣＭＯＳインバータ回路に入力されて反転信号が形成される。
【００１１】
上記反転入力信号／ＩＮＰとインバータ回路（Ｍ１，Ｍ２）の出力信号とは、差動形態のＮＰＮトランジスタＱ１とＱ２のベースに供給される。これらの差動トランジスタＱ１とＱ２の共通エミッタと回路の接地電位ＧＮＤ（ＶＳＳ）との間には、Ｐチャネル型のスイッチＭＯＳＦＥＴＭ５と電流源Ｉｏが設けられる。そして、上記差動トランジスタＱ１とＱ２のコレクタと高電圧電源Ｖ２との間には、電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ６とＭ７が設けられる。上記電流ミラー回路の出力側ＭＯＳＦＥＴＭ７と上記トランジスタＱ２のコレクタとの接続点からレベルシフトされた出力信号が得られ、上記Ｐチャネル出力ＭＯＳＦＥＴＭ８のゲートに伝えられる。特に制限されないが、上記出力ＭＯＳＦＥＴＭ８のゲートとソース（高電源電圧Ｖ２）との間には、上記ＭＯＳＦＥＴＭ８のゲート耐圧以下のツェナー電圧を持つツェナーダイオードＺＤ１が設けられる。また、上記スイッチＭＯＳＦＥＴＭ５のゲートには、動作制御信号／ＡＣＬが供給されて、後述するように低消費電力化のためにレベルシフト回路が間欠動作させられる。
【００１２】
上記Ｎチャネル出力ＭＯＳＦＥＴＭ９の動作制御を行う非反転入力信号ＩＮＮは、オア（論理和）ゲート回路Ｇ１を通してＰチャネルＭＯＳＦＥＴＭ３とＮチャネルＭＯＳＦＥＴＭ４からなるＣＭＯＳインバータ回路に入力される。上記ＭＯＳＦＥＴＭ３とＭ４からなるＣＭＯＳインバータ回路は、上記低電圧電源Ｖ１で動作し、その出力信号を上記Ｎチャネル出力ＭＯＳＦＥＴＭ９のゲートに伝える。上記オアゲート回路Ｇ１の他方の入力には、後述する高電圧電源Ｖ２の検出信号ＶＤＨがインバータ回路ＮＶ１を通して入力される。これにより、検出信号ＶＤＨがロウレベル（論理０）のときには、インバータ回路ＮＶ１がハイレベル（論理１）となり、上記非反転入力信号ＩＮＮのレベルに無関係にインバータ回路（Ｍ３とＭ４）の入力にハイレベルを伝えて、そのロウレベル出力信号によって上記Ｎチャネル出力ＭＯＳＦＥＴＭ９を強制的にオフ状態にする。
【００１３】
この実施例の出力部の動作は、次の通りである。電源電圧Ｖ１，Ｖ２が正常に立ち上がっている状態で、出力回路の出力端子Ｄから高電圧電源Ｖ２に対応したハイレベルの出力信号を形成するとき、上記反転入力信号／ＩＮＰがロウレベルとなり、それに対応してインバータ回路（Ｍ１，Ｍ２）の出力信号がハイレベルとなって、差動トランジスタＱ１をオフ状態に差動トランジスタＱ２をオン状態にさせる。駆動パルス信号／ＡＣＬをロウレベルにしてスイッチＭＯＳＦＥＴＭ５をオン状態にして、上記オン状態のトランジスタＱ２を通した電流ｉｏｎはＰチャネル出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃｐ１を充電させる。このとき、ゲート，ドレイン間寄生容量Ｃｐ２も存在するが、ミラー効果によってゲート側からみた容量値が大きくなっているので、上記電流ｉｏｎによる電流は小さな容量値の上記ゲート，ソース間寄生容量Ｃｐ１を充電させるように作用し、上記出力ＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓを直線的に低下させる。
【００１４】
上記ＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓがそのしきい値電圧以上に大きくなると、かかるＭＯＳＦＥＴＭ８がオン状態となってドレイン電流が流れて出力端子Ｄに接続されるアドレス電極をロウレベルからハイレベルに変化させる。このとき、上記出力端子Ｄには、ＰＤＰのアドレス電極が接続されており、かかるＰＤＰのアドレス電極には回路の接地電位との間に存在する寄生容量と、隣接アドレス電極間に存在する寄生容量とを有する。かかる隣接アドレス電極間に存在する寄生容量は、隣接アドレス電極が同じくハイレベルに変化する場合には、上記出力端子Ｄからみたときには存在しないものとみなすことができるので出力回路にとっての負荷容量は小さくなる。これに対して、隣接アドレス電極がロウレベルのままであるときや、逆にハイレベルからロウレベルに変換するときにはそれに対しても充電電流を供給することとなって出力回路にとっての負荷容量は大きくなる。このような隣接アドレス電極の変化により出力回路の負荷容量が大きく変化するものである。
【００１５】
この実施例の出力部では、上記負荷容量が小さいときには上記電流ｉｏｎによって形成されるＰチャネルＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓが比較的小さいときに流れるＭＯＳＦＥＴＭ８のドレイン電流によって、上記小さな負荷容量への充電動作が開始されて出力端子Ｄの電位が上昇する。これによって、上記電流ｉｏｎがＭＯＳＦＥＴＭ８のゲート，ドレイン間寄生容量Ｃｐ２の放電動作に費やされてゲート，ソース間電圧Ｖｇｓがほぼ一定にとなって、比較的小さな一定の出力電流によりアドレス電極が直線的に立ち上がる。
【００１６】
これに対して、上記負荷容量が大きいときには上記電流ｉｏｎによって形成されるＰチャネルＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓが上記のような比較的小さいときには上記大きな負荷容量の電位変化が小さく、上記電流ｉｏｎによってゲート，ソース間電圧Ｖｇｓをより大きくするようゲート，ソース間寄生容量Ｃｐ１を充電する。このように充電期間が長くなることにより、ＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓが大きくなったときに流れる比較的大きなドレイン電流により上記大きな負荷容量の充電動作が開始されて出力端子Ｄの電位が上昇する。このような出力端子Ｄの上昇により上記電流ｉｏｎがＭＯＳＦＥＴＭ８のゲート，ドレイン間寄生容量Ｃｐ２の放電動作に費やされてゲート，ソース間電圧Ｖｇｓが上記大きな電圧でほぼ一定にとなって、比較的大きな出力電流によりアドレス電極が直線的に立ち上がる。この結果、上記負荷容量の大小（変動）に無関係に出力端子Ｄの立ち上がりをほぼ同じくするようにできる。ただし、ＰチャネルＭＯＳＦＥＴＭ８が上記立ち上がり特性を実現するのに十分なドライバビリティを有することが必要である。
【００１７】
上記ＭＯＳＦＥＴＭ８のゲート，ソース間電圧Ｖｇｓは、ツェナーダイオードＺＤ１により最大値が制限されており、かかるツェナー電圧によりＭＯＳＦＥＴＭ８のゲート電圧が制限されてゲート絶縁破壊を防止することができる。前記のように２０〜８０Ｖのような高電圧電源Ｖ２のもとで、上記ＭＯＳＦＥＴＭ８がゲート絶縁破壊を行わないように形成するには、ワーストケースである８０Ｖでのゲート絶縁が行われないようゲート絶縁膜を厚く形成するなど素子製造プロセスが複雑になるが、この実施例では、上記ツェナーダイオードＺＤ１を設けることによって、上記２０〜８０Ｖの広範囲の高動作電圧Ｖ２に対して、特別な耐圧プロセスを実施することなく、安定的に動作させることができる。
【００１８】
上記のようにアドレス電極は、容量性負荷であるのでＭＯＳＦＥＴＭ８によって、高電圧電源Ｖ２に対応したハイレベルになると、それにリーク電流を補う程度の電流供給しか行う必要はない。また、ゲート，ソース間寄生容量Ｃｐ１に保持されたゲート，ソース間電圧ＶｇｓによってＭＯＳＦＥＴＭ８をオン状態にし続けることができる。このことから、上記駆動パルス信号／ＡＣＬをハイレベルにして上記スイッチＭＯＳＦＥＴＭ５をオフ状態にして、電流源Ｉｏの電流ｉｏｎが上記ツェナーダイオードＺＤ１に流れ続けることを防止し、レベルシフト回路での消費電流を低減させることができる。
【００１９】
逆に、出力回路の出力端子Ｄから回路の接地電位ＧＮＤ（ＶＳＳ）に対応したロウレベルの出力信号を形成するとき、非反転入力信号ＩＮＮがハイレベルとなり、それに対応してインバータ回路（Ｍ３，Ｍ４）の出力信号がロウレベルとなって、Ｎチャネル出力ＭＯＳＦＥＴＭ９をオン状態にさせる。これにより、出力端子Ｄの負荷容量はロウレベルに放電される。この場合も、前記のように負荷容量の大小（変動）に無関係に出力端子Ｄの立ち下がりをほぼ同じくすることもできる。つまり、上記ＮチャネルＭＯＳＦＥＴＭ９のゲートに定電流を流すようにすればよい。
【００２０】
なお、このようなＮチャネル出力ＭＯＳＦＥＴＭ９のオン動作に先立って、Ｐチャネル出力ＭＯＳＦＥＴＭ８が上記のようなオン状態からオフ状態に切り替えられる。このために、上記反転入力信号／ＩＮＰはハイレベルにされる。これにより、差動トランジスタＱ１がオン状態に、差動トランジスタＱ２がオフ状態となり、上記定電流源Ｉｏの定電流はトランジスタＱ１に流れ、電流ミラー形態の入力側ＭＯＳＦＥＴＭ６に点線で示したような電流ｉｏｆｆを流す。この電流に対応した電流が電流ミラー形態の出力側ＭＯＳＦＥＴＭ７に流れ、上記差動トランジスタＱ２がオフ状態であることから、上記ゲート，ソース間寄生容量Ｃｐ１を放電させてＭＯＳＦＥＴＭ８をオフ状態にさせるものである。
【００２１】
図１に示した出力部において、高電圧電源Ｖ２と低電圧電源Ｖ１の電圧がそれぞれの規定電圧より下がった状態で動作させると出力回路のＰチャネル出力ＭＯＳＦＥＴＭ８とＮチャネル出力ＭＯＳＦＥＴＭ９を正しくコントロールできずに各出力ＭＯＳＦＥＴＭ８とＭ９がオン状態になり貫通電流が流れ破壊ないし特性劣化することが予想される。例えば、高電圧電源Ｖ２の電圧が低くなると、図１の差動トランジスタＱ１、Ｑ２が飽和してＰチャネル出力ＭＯＳＦＥＴＭ８の制御が出来なくなる。
【００２２】
つまり、高電圧電源Ｖ２の立ち上がりが遅く、レベルシフト回路が正常な動作を行うのに必要な電圧に到達していないとき、あるいは高電圧電源Ｖ２が何らかの理由で上記のように低下したとき、差動トランジスタＱ１、Ｑ２が飽和してしまい、ＰチャネルＭＯＳＦＥＴＭ８をオフ状態にさせるような電圧を形成することができずに一定時間オン状態にし続ける。この間に出力端子Ｄをロウレベルとするような入力信号ＩＮＮが入力されると、上記ＭＯＳＦＥＴＭ８がオン状態にされたままでＮチャネル出力ＭＯＳＦＥＴＭ９オン状態となり貫通電流が流れてしまう。また、上記出力部では低電圧電源Ｖ１の電圧が低くなったときも差動トランジスタＱ１、Ｑ２のエミッタに繋がっている電流源Ｉｏと、スイッチＭＯＳＦＥＴＭ５をつぶしてしまい、その結果出力ＭＯＳＦＥＴＭ８の制御が出来なくなる。このとき前述のように出力端子Ｄをロウレベルとするような入力信号ＩＮＮが入力されとシーケンスを行うと、出力ＭＯＳＭ８とＭ９に貫通電流が流れる。
【００２３】
この実施例では、電圧検出回路により、上記高電圧電源Ｖ２が規定電圧より低い状態のときには、その検出信号ＶＤＨがロウレベル（論理０）になっており、インバータ回路ＮＶ１をハイレベルにする。この結果、オアゲート回路Ｇ１を都として上記非反転入力信号ＩＮＮのレベルに無関係にインバータ回路（Ｍ３とＭ４）の入力にハイレベルを伝えて、そのロウレベル出力信号によって上記Ｎチャネル出力ＭＯＳＦＥＴＭ９を強制的にオフ状態にさせる。これにより、上記レベルシフト回路の動作が不安定となり、上記ＰチャネルＭＯＳＦＥＴＭ８をオン状態にさせるような出力信号を形成しても、上記貫通電流の発生を防止することができる。
【００２４】
図２には、この発明に係る半導体集積回路装置における出力部と内部回路の関係を示す一実施例の概略ブロック図が示されている。同図においては、２つの出力端子に対応した回路が代表として例示的に示されている。図１の出力部は、半導体集積回路装置の出力端子に対応したアドレスドライバ（データドライバ）が設けられ、その駆動信号を形成する回路としてレベルシフトが設けられる。上記レベルシフトには、ラッチに保持された表示信号が上記入力信号／ＩＮＰとＩＮＮとして入力される。シフトレジスタは、表示信号を取り込む、それを上記ラッチに伝える。上記シフトレジスタ、ラッチがロジック部とされて前記低電圧電源Ｖ１により動作させられる。また、出力部のレベルシフトは前記高電圧電源Ｖ２と上記低電圧電源Ｖ１により動作させられ、アドレスドライバ（データドライバ）は、上記高電圧電源Ｖ２により動作させられる。
【００２５】
図３には、この発明に係る半導体集積回路装置ＬＳＩの一実施例の全体ブロック図が示されている。同図の各ブロックは、半導体基板上（ＬＳＩ）における各回路ブロックの幾何学的な配置に合わせて示されている。半導体集積回路装置は、ドライバ部とコントロール部とが上下に分けられる。上記ドライバ部において、半導体集積回路装置の中央部に前記ロジック部が配置され、その両側にレベルシフトとドライバが配置される。この結果、同図の半導体集積回路装置の両側からＰＤＰのアドレス電極を駆動する上記出力端子Ｄが並んで配置される。コントロール部には、高電圧電源検出回路と、低電圧電源検出回路が配置され、それぞれから検出信号ＶＤＨとＶＤＬが出力される。これらの２つの検出信号は、特に制限されないが、低電圧ロジック部に形成されるアンド（ＡＮＤ）ゲート回路を介して出力制御信号ＯＣとして出力される。コントロール部は、その回路規模が小さく、半導体集積回路装置ＬＳＩの大半は、上記ドライバ部によって占められるものとなる。
【００２６】
上記コントロール部で形成された制御信号ＯＣは、前記ドライバ部のロジック部に設けられたインバータ回路ＮＶ２に伝えられる。このインバータ回路ＮＶ２の出力信号は、オアゲート（論理和）回路Ｇ３とＧ４の一方の入力に伝えられる。表示信号ｄは、一方においてインバータ回路ＮＶ３の入力に伝えられ、他方において上記ゲート回路Ｇ４の他方の入力に伝えられる。上記インバータ回路ＮＶ３の出力信号は上記ゲート回路Ｇ３の一方の入力に伝えられる。そして、上記ゲート回路Ｇ３の出力信号は、前記出力回路のＰチャネル出力ＭＯＳＦＥＴの制御を行う信号として、前記図１のレベルシフトの入力端子／ＩＮＰに供給され、上記ゲート回路Ｇ４の出力信号は、前記出力回路のＮチャネル出力ＭＯＳＦＥＴの制御を行う信号として、前記図１のレベルシフトの入力端子ＩＮＮに伝えられる。この低電圧ロジック部には、上記信号／ＡＣＬを形成するパルス発生回路ＰＧも設けられる。低電圧アナログ部は、例えばシリコンバンドギップ回路等のような定電圧発生回路を備え、上記高電圧電源検出回路と低電圧電源検出回路に供給されるリファレンス電圧Ｖｒｅｆを形成する。
【００２７】
上記ゲート回路Ｇ２で形成された制御信号ＯＣは、高電圧検出信号ＶＤＨと低電圧検出信号ＶＤＬのいずれか一方がロウレベルのときにロウレベルとなる。このロウレベル信号は、インバータ回路ＮＶ２によってハイレベルにされて、上記オアゲート回路Ｇ３、Ｇ４の出力信号を表示信号ｄに無関係にハイレベル（論理１）にする。したがって、前記図１で説明したと同様に、Ｎチャネル出力ＭＯＳＦＥＴＭ９をオフ状態にし、上記ゲート回路Ｇ３の出力信号のハイレベルにより、レベルシフト回路が正常に動作をしていることを条件にＰチャネルＭＯＳＦＥＴＭ８もオフ状態にする。これにより、高電圧検出信号ＶＤＨ又は低電圧検出信号ＶＤＬのいずれか一方がロウレベルのとき、つまり、高電圧Ｖ２又は低電圧Ｖ１がそれぞれの規定電圧以下のときに上記ＭＯＳＦＥＴＭ９又は上記ＭＯＳＦＥＴＭ８、Ｍ９両方がオフ状態となって貫通電流が流れるのを防止することができる。
【００２８】
図４には、図３の低電圧電源検出回路の一実施例のブロック図が示されている。この実施例では、バンドギャップ回路により定電圧Ｖｒｅｆが参照電圧としてコンパレータＶＣ１の一方の入力に供給される。上記コンパレータＶＣ１の他方の入力には、低電圧電源Ｖ１と回路の接地電位ＧＮＤとの間に設けられた分圧抵抗Ｒ１とＲ２により形成された分圧電圧Ｖ１’（＝Ｖ１×Ｒ２／（Ｒ１＋Ｒ２））が供給される。バンドギップ回路は、公知のようにエミッタ電流密度の異なる２つのトランジスタのベース，エミッタ間電圧の差電圧を取り出して約１．２Ｖ程度のシリコンバンドギップ電圧を形成する。上記分圧抵抗Ｒ１とＲ２は、低電圧電源Ｖ１の下限電圧（規定電圧）のときの上記分圧電圧Ｖ１’が上記１．２Ｖ程度のシリコンバンドギップ電圧となるように抵抗比が設定される。
【００２９】
コンパレータＶＣ１は、特に制限されないが、シュミットトリガ回路等のようなヒステリシス特性を持ち、出力信号がロウレベルときには上記分圧電圧Ｖ１’が上記定電圧Ｖｒｅｆ以上になると、出力信号をロウレベルからハイレベルに変化させ、この出力信号のハイレベルにより上記定電圧Ｖｒｅｆに対してΔＶだけ上記上記分圧電圧Ｖ１’が低下しないと再びロウレベルにならないように動作する。これによって、上記定電圧Ｖｒｅｆを境にして、分圧電圧Ｖ１’の大小に対応してハイレベル／ロウレベルの電圧検出信号ＶＯＵＴ１（ＶＤＬ）を形成することができる。
【００３０】
図５に、上記低電圧電源検出回路の動作を説明するための電源電圧−出力電圧特性図が示されている。電源電圧が大きくなり、バンドギャップ回路の下限動作電圧に到達すると定電圧Ｖｒｅｆは、電源電圧がそれ以上に大きくなっても一定電圧となる。分圧電圧Ｖ１’は、上記抵抗Ｒ１とＲ２の抵抗比に従って電源電圧Ｖ１に対応して変化する電圧となる。この分圧電圧Ｖ１’が上記定電圧Ｖｒｅｆ以下のときには、同図で太い点線で示したようにロウレベルの電圧検出信号ＶＯＵＴ１（ＶＤＬ）が形成され、分圧電圧Ｖ１’が上記定電圧Ｖｒｅｆ以上になると、同図で太い点線で示したように電源電圧Ｖ１に対応したハイレベルの出力信号が形成される。
【００３１】
図６には、図３の高電圧電源検出回路の一実施例のブロック図が示されている。高電圧電源検出回路においても、前記図４と同様な回路により電圧検出を行うことができる。しかしながら、前記のように高電圧Ｖ２が２０〜８０Ｖのように高い電圧であるときには、その規定された下限電圧に対応した電圧が上記１．２Ｖ程度まで低くするには、上記抵抗２に対し抵抗Ｒ１の抵抗値を大きく形成しなければならない。そして、プロセスバラツキの影響等を軽減するためには、抵抗Ｒ１とＲ２とを同じ抵抗材料で形成しなければならない。この結果、小さい抵抗値の抵抗と大きな抵抗値の抵抗を同じ抵抗材料で形成するためには、比較的大きな占有面積を必要とすることとなり、コストが高くなってしまう。そこで、この実施例では、ＮＰＮトランジスタＱ３のコレタク電圧を介して、高電圧Ｖ２の電圧をモニタするという特徴を持っている。
【００３２】
つまり、トランジスタＱ３のコレクタには、ツェナーダイオードＺＤ２とダイオードＤ１からなる定電圧素子によりオフセット（又はレベルシフト）電圧ＶＯＦＳを形成し、高電圧Ｖ２を上記電圧ＶＯＦＳだけレベルシフトさせてトランジスタＱ３のコレクタに伝える。トランジスタＱ３のベースには、電流源を構成するＰチャネルＭＯＳＦＥＴＭ１２により形成された電流Ｉ２がベース電流として供給される。このトランジスタＱ３のエミッタと回路の接地電位との間には、電流Ｉ１を流す電流源としてのＮチャネルＭＯＳＦＥＴＭ１４が設けられる。上記電流Ｉ１とＩ２をＩ１＞Ｉ２のように設定するために、以下の電流バイアス回路が設けられる。
【００３３】
定電流源Ｉ１で形成された電流がダイオード形態のＰチャネルＭＯＳＦＥＴＭ１０に流れるようにされる。このＭＯＳＦＥＴＭ１０と上記ＭＯＳＦＥＴＭ１２が電流ミラー形態にされ、そのサイズ比により電流Ｉ２の電流値が設定される。例えば、Ｍ１０に比べてＭ１２のサイズを１／４以下となるように小さくして電流Ｉ２を小さくする。これに対して、上記ＭＯＳＦＥＴＭ１０と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ１１は、そのサイズを同じくして上記電流Ｉ１と同じ電流が流れるようにされる。このＭＯＳＦＥＴＭ１１のドレイン電流をダイオード接続されたＮチャネルＭＯＳＦＥＴＭ１３に流すようにし、このＭＯＳＦＥＴＭ１３と上記ＭＯＳＦＥＴＭ１４のサイズを同じくしてＭＯＳＦＥＴＭ１４に上記定電流Ｉ１が流れることなる。そして、上記トランジスタＱ３のベース電圧は、コンパレータＶＣ２の一方の入力に供給される。このコンパレータＶＣ２の他方の入力には、特に制限されないが、前記同様な定電圧Ｖｒｅｆが供給される。コンパレータＶＣ２は、前記のようなヒステリシス特性を持ち、電圧検出信号ＶＯＵＴ２（ＶＤＨ）を形成する。この実施例では、上記のようなトランジスタＱ３、ＭＯＳＦＥＴＭ１０〜Ｍ１４で構成できるから、半導体基板上における占有面積を小さくできる。
【００３４】
図７に、上記高電圧電源検出回路の動作を説明するための電源電圧−出力電圧特性図が示されている。低電圧電源Ｖ１で動作するバンドギャップ回路によって定電圧Ｖｒｅｆが形成されている。低電圧電源Ｖ１により上記電流バイアス回路により電流Ｉ１とＩ２が形成されている。高電圧Ｖ２が規定電圧よりも低く、しかも上記ツェナーダイオードＺＤ２及びダイオードＤ１がオフ状態のときには、高電圧Ｖ２からの電流Ｉ３の供給がないから、上記トランジスタＱ３にはベースから電流Ｉ２が供給されるが、それがそのままエミッタに流れることなる。しかし、エミッタ側には上記電流Ｉ２よりも大きな電流Ｉ１を流すようにしているため、トランジスタＱ３は飽和してしまいダイオードとして動作してベース電圧がＰＮ順方向電圧に対応した上記１．２Ｖのような基準電圧Ｖｒｅｆ以下の小さな電圧となっている。このため、コンパレータＶＣ２により形成される電圧検出信号ＶＵＯＴ２（ＶＤＨ）は、同図に太い点線で示したようなロウレベルとなっている。
【００３５】
高電圧電源Ｖ２が大きくなり、上記ツェナーダイオードＺＤ２及びダイオードＤ２がオン状態となって電流Ｉ３が流れ始めると高電圧Ｖ２に対応して徐々にトランジスタＱ３のベース電圧は高くなる。そして、トランジスタＱ３のベース電圧が上記定電圧Ｖｒｅｆ以上になると、コンパレータＶＣ２は、同図で太い点線で示したように電源電圧Ｖ１に対応したハイレベルの出力信号が形成される。以後、高電圧Ｖ２が高くなってもトランジスタＱ３のコレクタがそれに対応して高くなるもののが、ベース電圧はＭＯＳＦＥＴＭ１２からのベース電流Ｉ２の供給を受けて動作するために、低電圧Ｖ１よりもＭＯＳＦＥＴＭ１２ドレイン，ソース間電圧以下の電圧に固定される。つまり、トランジスタＱ３は、上記高電圧Ｖ２の上昇分をコレクタにより吸収してベース電圧は上記低い電圧のままにできる。そして、高電圧Ｖ２から流れる電流Ｉ３は、高電圧Ｖ２の電圧に無関係に上記ＭＯＳＦＥＴＭ１４に流れる電流Ｉ１に対応した一定（Ｉ３＝Ｉ１−Ｉ２）となり、上記電流Ｉ１の電流値を小さくすることにより低消費電力にできる。
【００３６】
図８には、この発明に係る半導体集積回路装置における出力部の一例の動作波形図が示されている。低電圧Ｖ１又は高電圧Ｖ２がそれぞれの下限電圧以下ときには前記のような電圧検出信号ＶＤＨとＶＤＬがロウレベルとなり、いずれか一方の検出信号ＶＤＨ，ＶＤＬがロウレベルのときにはアンドゲート回路により形成された制御信号ＯＣがロウレベルになる。逆にいうならば、低電圧Ｖ１及び高電圧Ｖ２の両方とも下限電圧以上の正常状態のときにのみ両検出信号ＶＤＨとＶＤＬがハイレベルとなって制御信号ＯＣがハイレベルとなる。前記図３の実施例では、上記制御信号ＯＣのロウレベルによって、出力ＭＯＳＦＥＴＭ８とＭ９はオフ状態になるように制御される。これによって、低電圧Ｖ１又は高電圧Ｖ２のいずれかが下限電圧以下のときでも出力ＭＯＳＦＥＴＭ８とＭ９には貫通電流が流れないようにされる。
【００３７】
同図においては、表示動作の基本的な動作タイミングも合わせて示されている。入力データに対応して、Ｐチャネル出力ＭＯＳＦＥＴＭ８がオフ状態からオン状態に、又はオン状態からオフ状態へのスイッチング時にのみ駆動パルス／ＡＣＬが発生される。つまり、ＰチャネルＭＯＳＦＥＴがオフ状態のままでＮチャネルＭＯＳＦＥＴＭ９をオン状態にすることきには、上記駆動パルス／ＡＣＬの発生が停止されて低消費電力が図られる。
【００３８】
例えば、低電圧Ｖ１が先に立ち上がって検出信号ＶＤＬがハイレベルのときでも、高電圧Ｖ２が下限電圧以下のときには、検出信号ＶＤＨがロウレベルのままであるので、制御信号ＯＣをロウレベルにして、入力データに無関係に出力ＭＯＳＦＥＴＭ８とＭ９をオフ状態にして、出力状態をハイインピーダンス（Ｈｉｚ）のように設定する。これによって、入力データがハイレベル又はロウレベルのときでも、出力ＭＯＳＦＥＴＭ８とＭ９を通して貫通電流が流れることはない。ただし、上記高電圧Ｖ２が低いことによって、前記レベルシフト回路の動作が不安定となり、上記制御信号ＯＣをロウレベルにしてもＰチャネルＭＯＳＦＥＴＭ８が不所望にオン状態になることが考えられるが、上記ＮチャネルＭＯＳＦＥＴＭ９がオフ状態になっているので、貫通電流が流れることはない。
【００３９】
そして、上記高電圧Ｖ２が規定の下限電圧以上になると、検出信号ＶＤＨがハイレベルとなって制御信号ＯＣをハイレベルにするので、入力データがレベルシフト回路に伝えられて、例えばＭＯＳＦＥＴＭ８がオン状態なって出力はＭ８のスイッチグ期間を経てハイレベルの通常状態となる。ここで、出力状態は前記ハイインピーダンス（Ｈｉｚ）と通常状態の２つを２値レベル（ロウレベル／ハイレベル）のように表しており、アドレス電極のハイレベル／ロウレベルとは対応していない。
【００４０】
何らかの理由によって、もしも低電圧Ｖ１が規定の下限電圧以下に低下したときには、検出信号ＶＤＬがロウレベルとなって制御信号ＯＣをロウレベルにする。これにより、前記同様にＰチャネルＭＯＳＦＥＴＭ８をオフ状態にするように制御して、この間にＮチャネルＭＯＳＦＥＴＭ９をオン状態にさせるよう入力データがロウレベルとなってもこれに応答せずにオフ状態を維持させるようにして不所望な貫通電流の発生を防止する。そして、上記低電圧Ｖ１が回復した時点で制御信号ＯＣがハイレベルとなって、上記入力データのロウレベルに対応して出力ＭＯＳＦＥＴＭ９がオン状態となり、出力状態が通常状態となりロウレベルのアドレス電極をロウレベルにするような駆動信号が形成される。
【００４１】
図９には、この発明が適用される出力部の他の一実施例の回路図が示されている。この実施例は、Ｐチャネル出力ＭＯＳＦＥＴＭ３０のスイッチ動作を行うレベルシフト回路として次の回路が用いられる。相補入力信号ＩＮ１とＩＮ２はＮチャネルＭＯＳＦＥＴＭ２０とＭ２１のゲートに供給される。これらのＭＯＳＦＥＴＭ２０とＭ２１のソースは回路の接地電位ＧＤＮが与えられる。上記ＭＯＳＦＥＴＭ２０とＭ２１のドレインと高電圧電源Ｖ２との間には、ゲートとドレインとが交差接続されたラッチ形態のＰチャネルＭＯＳＦＥＴＭ２２とＭ２３が設けられる。入力信号ＩＮ１に対応して高電圧Ｖ２にレベル変換されたＭＯＳＦＥＴＭ２３とＭ２１のドレイン接続点から得られる出力信号がＰチャネルＭＯＳＦＥＴＭ２４のゲートに伝えられる。このＭＯＳＦＥＴＭ２４のドレインは、上記Ｐチャネル出力ＭＯＳＦＥＴＭ３０のゲートと接続される。
【００４２】
上記ＰチャネルＭＯＳＦＥＴＭ３０のゲートと回路の接地電位との間には、スイッチＳＷ１と定電流源Ｉ４が設けられる。これによって、入力信号ＩＮ１をハイレベル、入力信号ＩＮ２をロウレベルにして、上記ＰチャネルＭＯＳＦＥＴＭ２４をオフ状態にしておいて、前記図１の回路と同様に定電流Ｉ４はスイッチＳＷ１を介して出力ＭＯＳＦＥＴＭ３０のゲート，ソース間寄生容量及びゲート，ドレイン間寄生容量を充電及び放電させる。これによって、前記同様のように出力端子Ｄに接続される隣接アドレス電極に供給される駆動信号による負荷容量の大小に影響されないで、ほぼ同じスルーレートで出力信号をロウレベルからハイレベルに立ち上げるようにすることができる。この実施例では、出力ＭＯＳＦＥＴＭ３０は十分な高耐圧を持つように形成されているので、前記図１のようなゲート耐圧保護のためのツェナーダイオードが省略される。これに応じて、前記パルス駆動も省略される。また、スイッチＳＷ１をオン状態にし続けても前記のような直流電流は流れない。上記入力信号ＩＮ１とＩＮ２は、前記信号／ＩＮＰに対応している。
【００４３】
この実施例では、ＮチャネルＭＯＳＦＥＴＭ３１も、上記ＰチャネルＭＯＳＦＥＴＭ３０と同じく定電流駆動される。つまり、入力信号ＩＮ３’によって制御されるスイッチＳＷ２を介して定電流源Ｉ５で形成した定電流をダイオード接続のＰチャネルＭＯＳＦＥＴＭ２５に流すようにする。このＭＯＳＦＥＴＭ２５と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ２６を通して上記定電流をＮチャネル出力ＭＯＳＦＥＴＭ３１のゲートに供給する。これにより、前記Ｐチャネル出力ＭＯＳＦＥＴＭ３０の場合と同様に、Ｎチャネル出力ＭＯＳＦＥＴＭ３１をオン状態にして出力端子Ｄをハイレベルからロウレベルに変化させるときに、出力ＭＯＳＦＥＴＭ３１のゲート，ソース間寄生容量及びゲート，ドレイン間寄生容量を充電及び放電させて前記のように出力端子Ｄに接続される隣接アドレス電極に供給される駆動信号による負荷容量の大小に影響されないで、ほぼ同じスルーレートで出力信号をハイレベルからロウレベルに立ち下げるようにすることができる。
【００４４】
この実施例では、定電流源Ｉ５とＭＯＳＦＥＴＭ２５によって定常的に電流が流れ続けるという無駄を無くすために、上記ＭＯＳＦＥＴＭ３１のゲート電圧が低電圧Ｖ１に到達するとスイッチＳＷ２がオフ状態にされる。特に制限されないが、スイッチＳＷ２は、ＰチャネルＭＯＳＦＥＴにより構成されて入力信号ＩＮ３’のロウレベルによってオン状態にされ、入力信号ＩＮ３’のハイレベルによってオフ状態にされる。上記ＭＯＳＦＥＴＭ３１のゲートには、ＰチャネルＭＯＳＦＥＴＭ２７とＮチャネルＭＯＳＦＥＴＭ２８からなるＣＭＯＳインバータ回路の出力端子と接続されており、上記スイッチＳＷ２がオフ状態にされた後には入力信号ＩＮ３のロウレベルによってオン状態にされるＰチャネルＭＯＳＦＥＴＭ２７を通して上記ＭＯＳＦＥＴＭ３１のゲート電極に低電圧Ｖ１を供給する。ＭＯＳＦＥＴＭ２７は、ＭＯＳＦＥＴＭ３１のゲート電圧がリーク電流によって低下しない程度の極小さな電流を流すものとされる。上記入力信号ＩＮ３は、前記信号ＩＮＮに対応している。
【００４５】
これに対して、入力信号ＩＮ３がハイレベルにされることに応じてオン状態にされるＭＯＳＦＥＴＭ２８は、上記ＭＯＳＦＥＴＭ３１のゲート電圧をロウレベルにしてオフ状態にさせるものである。このため、ＭＯＳＦＥＴＭ２８は上記ＭＯＳＦＥＴＭ２７に比べて大きな電流を流すよう大きなサイズにより形成される。この実施例のようなレベルシフト回路と出力回路（アドレスドライバ）からなる出力部に対しても、前記のような制御信号ＯＣ又はＶＤＨ又はＶＤＬを用いて、上記入力信号ＩＮ１，１Ｎ２及びＩＮ３’を上記ＭＯＳＦＥＴＭ３０、Ｍ３１を強制的にオフ状態にさせるようにすること、又は上記ＮチャネルＭＯＳＦＥＴＭ３１だけでも強制的にオフ状態にさせるようなゲート回路を挿入することによって、前記のような貫通電流の発生を防止することができる。
【００４６】
上記のようなスイッチＳＷ２、ＭＯＳＦＥＴＭ２５〜Ｍ２８及び電流源Ｉ５からなる駆動回路は、前記図１のＮチャネル出力ＭＯＳＦＥＴＭ９を駆動する回路としても用いることができる。このような駆動回路を用いることによって、図１の出力回路では、前記図９の実施例回路と同様にアドレス電極の変化による隣接アドレス電極のレベル変化による負荷容量の大小に無関係に立ち上がりの他に立ち下がりスルーレートもほぼ一定にすることができる。
【００４７】
図１０には、この発明が適用されるプラズマ・ディスプレイ・パネル表示装置の一実施例の概略ブロック図が示されている。同図のＰＤＰ表示装置は、プラズマ・ディスプレイ・パネル１、Ｘ電極駆動回路２、Ｙ電極駆動回路３、およびアドレス電極駆動回路（半導体集積回路装置）４などから構成されている。プラズマ・ディスプレイ・パネル１には、Ｘ電極５、Ｙ電極６、およびアドレス電極７が設けられている。Ｘ電極駆動回路２は、駆動パルスに基づいてＸ電極５に印加するＸパルスを出力する。Ｙ電極駆動回路３は、駆動パルスに基づいてＹ電極６に印加するＹパルスを出力する。アドレス電極駆動回路４は、前記図３の実施例に示した半導体集積回路装置ＬＳＩがプラズマ・ディスプレイ・パネル１に設けられたアドレス電極に対応した複数個から構成されており、表示データに基づいてアドレス電極７に印加するアドレスパルスを出力する。表示データは、たとえば、画像ビットデータ、およびラッチ信号などからなる。
【００４８】
この実施例のＰＤＰ表示装置においては、例えば２５６階調（８ビット）を得るために、ある時間の１フィールドを輝度の相対比が異なる８個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。１サブフィールドは、リセット期間、アドレス期間、維持放電期間の３種類の期間によって構成されている。リセット期間においては、全画面一括消去、全画面一括書き込み、全画面一括消去の３つの動作が順になされる。アドレス期間においては、各サブフィールドに割り当てられた表示データの１つである画像ビット情報を各ラインに順に書き込む動作を行う。アドレス電極７では、表示ライン数にあたるｎ行分の画像ビット情報を、１行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。
【００４９】
上記Ｙ電極６には、アドレス電極７に印加されるシリアルデータに対応して、Ｙ電極６における最初の電極から１行ずつ順番に、アドレスパルスと同位相で、０Ｖの電圧にするスキャンパルスが印加される。これにより、アドレス電極７にアドレスパルスが印加されるとともに、Ｙ電極６にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。そして、維持放電期間では、Ｙ電極６とＸ電極５とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極７は０Ｖに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。
【００５０】
図１１には、この発明に係るＰＤＰアドレス電極駆動回路の一実施例のブロック図が示されている。この実施例のアドレス電極駆動回路は、前記図２に示したロジック部と出力部に対応しており、前記シフトレジスタ及びラッチからなるロジック部の具体的構成が示されている。レベルシフトとアドレスドライバからなる出力部は、出力回路としてブラックボックスにより示されている。
【００５１】
アドレス電極駆動回路４は、前記図３のような１チップの半導体集積回路装置に搭載されている。アドレス電極駆動回路４は、駆動パルス発生回路９、および複数のアドレス電極駆動部（駆動制御部）１０1 〜１０n から構成されている。アドレス電極駆動部１０1 〜１０n は、プラズマ・ディスプレイ・パネル１に設けられた各Ｘ電極５に対応して設けられている。よって、アドレス電極駆動部１０1 〜１０n は、Ｘ電極５の数と同じだけ設けられている。１つのアドレス電極駆動部１０1 は、シフトレジスタ１１、ラッチ１２、インバータ１３，１４、及び前記貫通電流の発生防止のためのオアゲート回路Ｇ３，Ｇ４ならびに前記出力回路（出力部）１５などから構成されている。
【００５２】
上記シフトレジスタ１１のデータ端子Ｄには、表示データのうち、画像ビットデータＤＡＴＡが入力される。上記シフトレジスタ１１のクロック端子には、クロック信号ＣＬＫが入力される。上記シフトレジスタ１１の出力端子Ｑから出力される画像ビットデータは、ラッチ１２のデータ端子Ｄに入力される。このラッチ１２のクロック端子ＬＡＴには、ラッチ信号が入力されており、かかるラッチ１２の出力端子Ｑから出力された表示信号は、Ｎチャネル出力ＭＯＳＦＥＴの動作制御信号として上記オアゲート回路Ｇ４を通して出力回路１５の入力端子ＩＮＮに供給される。また、インバータ１３を通して反転された表示信号が上記オアゲート回路Ｇ３を通してＰチャネル出力ＭＯＳＦＥＴの動作制御信号として出力回路１５の入力端子／ＩＮＰに供給される。ここで、／ＩＮＰのスラッシュ記号／は、同図においてロウレベルがアクティブレベルであることを意味する論理バーを表している。上記ラッチ信号は、駆動パルス発生回路９にも入力される。駆動パルス発生回路９から出力されたパルスは、インバータ１４を介して駆動パルスが形成されて、出力回路のパルス入力端子／ＡＣＬに供給される。
【００５３】
以上では、１つのアドレス電極駆動部１０1 の構成について説明したが、他のアドレス電極駆動部１０2 〜１０n においても、上記アドレス電極駆動部１０1 と同様の構成からなるので図示及び説明を省略する。この実施例では前記のような２つの低電圧電源Ｖ１と高電圧電源Ｖ２との如何なる挙動に対してもＰＤＰアドレスドライバを保護するために、高電圧電源検出回路及び低電圧電源検出回路が設けられ、その両電圧検出信号ＶＤＨとＶＤＬの論理積信号ＯＣはインバータ回路ＮＶ２を通してオアゲート回路Ｇ３、Ｇ４を制御して、表示信号に無関係に強制的に出力回路１５の入力端子／ＩＮＰとＩＮＮをハイレベル（論理１）にする。これにより、出力回路１５を出力ハイインピーダンス（Ｈｉｚ）又はＮチャネル出力ＭＯＳＦＥＴをオフ状態にして、前記貫通電流の発生を防止するものである。
【００５４】
図１２には、前記図１１のアドレス電極駆動回路の動作を説明するための動作波形図が示されている。同図においては、シフトレジスタ１１の出力信号、アドレス電極駆動回路４に入力されるラッチ信号、ラッチ１２から出力される表示信号ＩＮＮ、インバータ１４から出力される駆動パルス／ＡＣＬ、および出力回路１５から出力されるアドレスパルスＤ１をそれぞれ示している。
【００５５】
シフトレジスタ１１に入力された画像ビットデータＤＡＴＡは、クロック信号（シフトパルス）ＣＬＫに同期して該シフトレジスタ１１によってシフトされて１ライン分の画像ビットデータがシリアルに取り込まれ、複数のアドレス電極に対応した複数のラッチ１２にパラレルに入力される。つまり、１つのラッチ１２は、シフトレジスタ１１にシリアルに取り込まれた対応するデータを、ラッチ信号に基づいてラッチして、表示信号として前記のように出力回路１５の入力端子／ＩＮＰ、ＩＮＮに伝える。同様に、ラッチ信号に基づいて駆動パルス発生回路９が生成したパルスは、インバータ１４によって反転され、駆動パルス／ＡＣＬとして、出力回路１５に入力される。
【００５６】
出力回路１５は、入力される表示信号ＩＮＮ、／ＩＮＰ、および駆動パルス信号／ＡＣＬに基づいて、前述したような動作によってアドレスパルスＤ１を出力する。前記図１１のアドレス電極駆動回路４においては、上記シフトレジスタ１１の出力が、ハイレベルからハイレベルに、あるいはロウレベルからロウレベルのように信号レベルの変化がない場合であっても、駆動パルス／ＡＣＬが出力されてしまう（網掛けで示したパルス）。この信号変化がない期間の駆動パルス／ＡＣＬは不要なパルスであり、無駄な駆動電流を消費してしまうことに気が付いた。そこで、上記のような不要なパルスをなくし、無駄な駆動電流を抑える以下のようなアドレス電極駆動回路の改良を行うものである。
【００５７】
図１３には、この発明に係るＰＤＰアドレス電極駆動回路の他の一実施例のブロック図が示されている。この実施例では、１つには上記のような不要なパルスをなくし、無駄な駆動電流を抑える以下のようなアドレス電極駆動回路の改良に係るものであり、新たにラッチ５３、インバータ５１、排他的論理和回路５０、ならびに論理積回路（アンドゲート）５１と否定論理和回路（ノアゲート）４７が設けられる。ラッチ１２の出力端子Ｑには、ラッチ５３のデータ端子Ｄ、および排他的論理和回路５０の一方の入力に供給される。      
【００５８】
インバータ５１は、上記ゲート回路５１の出力信号を受けて出力信号をラッチ５３のラッチ入力端子ＬＡＴに供給する。上記ゲート回路の入力には、排他的論理和回路５０の出力信号が供給される。そして、ゲート回路５１の出力信号がノアゲート回路４７を通して駆動パルス／ＡＣＬとして出力回路１５に入力される。
【００５９】
上記新たに設けたラッチ５３により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路５０に入力し、これらパルスが異なった場合のみ、ゲート回路Ｇ５１、４７を通して駆動パルス／ＡＣＬが出力されることになる。よって、シフトレジスタ１１の出力が、ハイレベルからハイレベルに、又はロウレベルからロウレベルにと変化がない場合に駆動パルス／ＡＣＬが出力されなくなるので、無駄な駆動電流の消費を防止することができる。消費電流に対する負荷電流の割合が小さくなると効果はより顕著となる。さらに、切り替え回数が少ないほど効果も大きくなる。アドレス電極駆動回路４ａでは、色の階調表現のために点灯時間の違う画面を何枚も重ね合わせることで行っているため、１画面における出力の切り替え回数は減ってくるので、この方式は有利となる。
【００６０】
次に、プラズマ・ディスプレイ・パネル１においては、隣接配線間の容量が主な負荷となっており、その負荷電流対策として隣接電極における信号の立ち上がりと立ち下がりとのタイミングを交差させないようにする必要がある。また、出力信号が表示信号に対応してハイレベルからロウレベルに、又はロウレベルからハイレベルに切り替わる際に出力ＭＯＳＦＥＴＭ８とＭ９が同時にオン状態になることよって出力回路１５に貫通電流が発生しないようにする必要がある。
【００６１】
上記のような出力信号の切り替わりでの貫通電流の発生を防止するために、ディレイ信号発生部２９が設けられる。ディレイ信号発生部２９は、ディレイ回路３５、インバータ３６、否定論理積（ナンドゲート）回路３７及び論理積（アンドゲート）回路３４から構成される。このディレイ信号発生部２９の出力信号は、一方において立ち下がりディレイ回路３１と論理積回路４９を通してセレクタ４２と駆動パルス発生回路３３に伝えられ、他方において論理積回路４８を通してセレクタ４２と駆動パルス発生回路３２に伝えられる。また、この実施例のアドレス電極駆動回路は、シフトレジスタ１１、およびラッチ１２に加えて、セレクタ４３が新たに設けられた構成となっている。
【００６２】
上記ディレイ信号発生部２９を構成する上記ディレイ回路３５の入力部、および否定論理積回路３７の他方の入力部には、論理積回路３４を通したラッチ信号がそれぞれ入力される。ディレイ回路３５の出力信号は、インバータ３６を通して上記否定論理積回路３７の一方の入力に供給される。否定論理積回路３７の出力信号は、上記のように立ち下がりディレイ回路２２に入力され、ならびに論理積回路４８を通して上記駆動パルス発生回路３２とセレクタ４３の一方の入力に供給される。立ち下がりディレイ回路２２の出力信号は、論理積回路４９を介してセレクタ４３の他方の入力に供給される。
【００６３】
上記ディレイ信号発生部２９は、ラッチ信号からある期間ハイインピーダンス状態（Ｈｉｚ）を指示するディレイ信号を生成する。ここで、ディレイ信号は立ち下がりディレイ回路３１により遅延されるので、論理積回路４８から出力されるディレイ信号ＤＬ１は論理積回路４９から出力されるディレイ信号ＤＬ２よりもハイインピーダンス状態の期間の短いものとされる。アドレス電極駆動部においては、ラッチ１２の出力端子Ｑから出力される表示信号がセレクタ４２と４３の制御端子、インバータ４４の入力端子及び否定論理積回路４５の他方の入力端子に入力されている。セレクタ４２の出力信号は、否定論理和回路４８を通して否定論理積回路４５，４６の一方の入力に供給され、否定論理積回路４６の他方の入力には、上記インバータ４４の出力信号が入力される。
【００６４】
セレクタ４２は、制御端子に入力された表示信号に基づいて、セレクタ４２の一方の入力部、および他方の入力部に入力されるディレイ信号ＤＬ１，ＤＬ２のいずれかを選択して出力する。例えば、ラッチ１２から出力される表示信号がハイレベルであるならディレイ信号ＤＬ２が選択され、ラッチ１２から表示信号がロウレベルであるならディレイ信号ＤＬ１が選択される。上記否定論理積回路４５の出力信号が出力回路１５の入力端子／ＩＮＰに伝えられ、否定論理積回路４６の出力信号が出力回路１５の入力端子ＩＮＮに伝えられる。
【００６５】
ディレイ信号発生部２９と立ち下がりディレイ回路３１は、後述する制御信号／Ｈｉ−Ｚがハイレベルであることを条件として、ラッチ信号が入力された際に立ち下がりのタイミングが同じで、立ち上がりのタイミングが異なるディレイ信号ＤＬ１とＤＬ２をそれぞれ生成する。ディレイ信号ＤＬ１、およびディレイ信号ＤＬ２が立ち下がった時点で、出力回路１５の最終段の出力ドライバ（たとえば、ＰチャネルＭＯＳＦＥＴＭ８とＮチャネルＭＯＳＦＥＴＭ９）はオフ状態なり、出力ハイインピーダンス状態になる。
【００６６】
続いて、セレクタ４２により、ハイインピーダンス状態解除のタイミングを選択する。ラッチ１２の状態がハイレベルであればディレイ信号ＤＬ２、ロウレベルであればディレイ信号ＤＬ１がそれぞれ選択される。選択したディレイ信号ＤＬ１，ＤＬ２のいずれかが立ち上がるタイミングでハイインピーダンス状態が解除されるので、隣接電極間における信号の立ち上がり／下がりのタイミングをずらすことができる。また、ハイインピーダンス状態から出力が遷移するために貫通電流を防止することができる。このように、出力されるデータのハイレベル／ロウレベルに従って、ハイインピーダンス状態解除のタイミングを選択することで、出力の切り替えタイミングを選択し、隣接電極間における信号の立ち下がり／立ち上がりのタイミングを交差させないようにすることができる。
【００６７】
上記実施例では、上記ハイインピーダンス状態解除のタイミングを選択することによって、信号の立ち上がり／立ち下がりを交差させないようにしたが、たとえば、セレクタ４２の出力部の接続を逆にすることにより出力信号の立ち上がり／立ち下がりのタイミングを交差させないようにしてもよい。
【００６８】
この実施例では、ハイインピーダンス状態解除のタイミングを選択することで出力信号の切り替えタイミングを選択するようにされる。このために、Ｈｉ−Ｚ用駆動パルス発生回路（ハイインピーダンス駆動パルス発生部）３０、駆動パルス発生回路３２，３３が設けられる。Ｈｉ−Ｚ用駆動パルス発生回路３０は、インバータ３８，３９、ディレイ回路４０、および論理積回路４１から構成されている。インバータ３８の入力部、および前記ディレイ信号発生部２９の論理積回路３４の一方の入力には、ハイインピーダンス制御信号／Ｈｉ−Ｚが入力される。上記インバータ３８の出力信号は、ディレイ回路４０の入力端子、ならびに論理積回路４１の他方の入力に供給される。ディレイ回路４０の出力信号は、インバータ３９の入力に供給されている。該インバータ３９の出力信号は、論理積回路４１の一方の入力に供給される。この論理積回路４１から出力された信号が駆動パルス信号Ａ３として、否定論理和回路４７の一方の入力に供給される。
【００６９】
駆動パルス発生回路３２の入力には、上記論理積回路３８の出力信号が供給され、駆動パルス発生回路３３の入力には、上記論理積回路４９の出力信号が供給される。駆動パルス発生回路３２の出力信号は、セレクタ４３の一方の入力に供給されており、駆動パルス発生回路３３の出力信号は、セレクタ４３の他方の入力に供給されている。これら駆動パルス発生回路３２，３３から出力される信号が、それぞれ駆動パルス信号Ａ１，Ａ２となる。ラッチ１２の出力端子Ｑから出力される表示信号は、セレクタ４３の制御端子に供給されている。セレクタ４３の出力信号は、論理積回路５１を通して否定論理和回路４７の他方の入力に供給されており、該否定論理和回路４７から出力される信号が、駆動パルス信号／ＡＣＬとして出力回路１５に供給される。
【００７０】
図１４には、図１３のＰＤＰアドレス電極駆動回路の動作の一例を説明するためのタイミング図が示されている。Ｈｉ−Ｚ用駆動パルス発生回路３０は、ハイインピーダンス制御信号／Ｈｉ−Ｚがロウレベルの際に、出力回路１５の出力がハイインピーダンス状態となる。このとき、Ｈｉ−Ｚ用駆動パルス発生回路３０から、出力回路１５の出力ドライバを構成するＰチャネル出力ＭＯＳＦＥＴＭ８をオフ状態にする駆動パルスが印加される。このパルスは、ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃｐ１のみを放電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。また、出力信号を切り替える際には、切り替えるタイミングとなるディレイ信号ＤＬ１，ＤＬ２に対応した駆動パルス信号Ａ１，Ａ２がセレクタ４３によって選択される。
【００７１】
ハイインピーダンス制御信号／Ｈｉ−Ｚによってハイインピーダンス状態になっているときにラッチ１２の状態を書き換えられても、ハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングを選択する。また、アドレス電極駆動回路においては、ラッチ１２と排他的論理和回路５０及び論理和回路５１等によってシフトレジスタ１１の出力が、ハイレベルからハイレベルに、あるいはロウレベルからロウレベルのように信号の変化がない場合に駆動パルス／ＡＣＬの出力を停止し、無駄な駆動電流の消費を抑えられる。／ＨＩ−Ｚがロウレベル時におけるハイインピーダンス状態への変移およびハイインピーダンス時に内部ラッチ１２を変更されても、ハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングが選択される。ハイインピーダンス状態解除時に内部ラッチ１２が変更されていなく、かつ出力がハイレベルの場合、出力回路１５の出力ドライバを構成するＰチャネル出力ＭＯＳＦＥＴＭ８をオン状態にする駆動パルスが印加される必要がある。このパルスは、出力ＭＯＳＦＥＴＭ８のゲート，ソース間寄生容量Ｃｐ１のみを充電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。
【００７２】
この実施例でも、前記のような電源検出回路（高電圧電源検出回路、低電圧電源検出回路）が設けられ、その検出信号／ＯＣによって否定論理和回路４８を通してセレクタ４２からの表示信号（ＤＬ１，ＤＬ２）に無関係に前記出力ハイインピーダンス状態を指示し、高電圧電源又は低電圧電源の状態に対応してＮチャネルＭＯＳＦＥＴＭ９又はＰチャネル出力ＭＯＳＦＥＴＭ８、ＮチャネルＭＯＳＦＥＴＭ９の両方をオフ状態にさせて、貫通電流の発生を防止することができる。
【００７３】
以上説明した本願発明においては、各電源電圧を正確に検出する電圧検出回路を使用し、電源電圧が規定の基準電圧以下になったとき、各出力信号を表示データによらず、強制的にＮチャネル出力ＭＯＳＦＥＴもしくはＮチャネル出力ＭＯＳＦＥＴとＰチャネル出力ＭＯＳＦＥＴを強制的にオフ状態にする構成とするものであるので、出力ＭＯＳＦＥＴには不所望な貫通電流が発生せずにそれによる破壊や特性劣化を防止することができる。そして、ＰＤＰのアドレスドライバにおいて係る保護機能を設けることにより、ＰＤＰ組み立てメーカー及びＰＤＰ表示装置のセットメーカーにおいて電源投入時もしくは、電源遮断時の電源シーケンスフリーにすることができ、製品の信頼性を向上させることができる。又、ＰＤＰを用いた表示装置において電源シーケンス制御回路を不要にできる。
【００７４】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図１の実施例において差動トランジスタＱ１とＱ２を、ＣＭＯＳプロセスで形成する場合、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルをベース領域とし、ソース，ドレインの拡散層をエミッタ及びコレクタとして用いるラテラル型トランジスタ、バイポーラ−ＣＭＯＳ回路技術によりバーチカル型トランジスタで構成するものであってもよい。電圧検出回路は、インバータ回路等のような論理回路のロジックスレッショルドを参照電圧として利用するものであってもよい。この発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）のアドレス電極ドライバ、及びＬＣＤドライバ、有機ＥＬディスプレイ用ドライバのように低振幅信号から高電圧出力信号を形成するような半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００７５】
【図１】この発明に係るＰＤＰのアドレス電極を駆動する半導体集積回路装置の出力部の一実施例を示す回路図である。
【図２】この発明に係る半導体集積回路装置における出力部と内部回路の関係を示す一実施例を示す概略ブロック図である。
【図３】この発明に係る半導体集積回路装置ＬＳＩの一実施例を示す全体ブロック図である。
【図４】図３の低電圧電源検出回路の一実施例を示すブロック図である。
【図５】図４の低電圧電源検出回路の動作を説明する電源電圧−出力電圧特性図である。
【図６】図３の高電圧電源検出回路の一実施例を示すブロック図である。
【図７】図６の高電圧電源検出回路の動作を説明する電源電圧−出力電圧特性図である。
【図８】この発明に係る半導体集積回路装置における出力部の動作を説明する動作波形図である。
【図９】この発明が適用される出力部の他の一実施例を示す回路図である。
【図１０】この発明が適用されるプラズマ・ディスプレイ・パネル表示装置の一実施例を示す概略ブロック図である。
【図１１】この発明に係るＰＤＰアドレス電極駆動回路の一実施例を示すブロック図である。
【図１２】図１１のアドレス電極駆動回路の動作を説明するための動作波形図である。
【図１３】この発明に係るＰＤＰアドレス電極駆動回路の他の一実施例を示すブロック図である。
【図１４】図１３のアドレス電極駆動回路の動作を説明するための動作波形図である。
【符号の説明】
【００７６】
Ｑ１，Ｑ２…トランジスタ、Ｍ１〜Ｍ３１…ＭＯＳＦＥＴ、ＳＷ１〜ＳＷ２…スイッチ手段、Ｉ１〜Ｉ４…電流源、ＺＤ１, ＺＤ２…ツェナーダイオード、Ｄ１…ダイオード、Ｃｐ１，Ｃｐ２…寄生容量、Ｇ１〜Ｇ４…ゲート回路、ＮＶ１〜ＮＶ４…インバータ、ＶＣ１, ＶＣ２…コンパレータ、
１…プラズマ・ディスプレイ・パネル、２…Ｘ電極駆動回路、３…Ｙ電極駆動回路、４，４ａ〜４ｃ…アドレス電極駆動回路、５…Ｘ電極、６…Ｙ電極、７…アドレス電極、９…駆動パルス発生回路、１０1 〜１０n …アドレス電極駆動部、１１…シフトレジスタ、１２…ラッチ、１３，１４…インバータ、１５…出力回路、２９…ディレイ信号発生部、３０…Ｈｉ−Ｚ用駆動パルス発生回路、３１…立ち下がりディレイ回路、３２，３３…駆動パルス発生回路、３４…論理積回路、３５…ディレイ回路、３６…インバータ、３７…否定論理積回路、３８，３９…インバータ、４０…ディレイ回路、４１…論理積回路、４２，４３…セレクタ、４４…インバータ、４５，４６…否定論理積回路、４７，４８…否定論理和回路、５０…排他的論理和回路、５１…論理積回路、５３…ラッチ、
【図１】
2005301083.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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