(57)【要約】【課題】  負荷容量に応じて最適動作を行なう昇圧回路を搭載する半導体装置を提供することである。【解決手段】  昇圧電位ＶＰＰの上昇時の波形の時定数を、昇圧電位ＶＰＰが所定の基準電位に到達する時間をシステムクロックＣＬＫＳによって計測することによりリアルタイムにモニタする。ＲＯＭ６６に予め記録されている時間より計測時間が短いときは、制御部６８は、クロックφの振幅を小さくすることにより昇圧回路５０の駆動力を調整する。これにより、電源電圧、負荷容量、その他の要因によって駆動力と負荷の相対関係が変動した場合にも駆動力が最適化できる。すなわち、外部から電源電圧、選択ビット線数などの情報を与えなくても、自律的に駆動力の調整が行なわれ、消費電流削減、リップル量の改善が図られる。【選択図】        図２
2005117773.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路で使用するための内部電位を発生する電位発生回路と、
前記内部電位の変化の時定数を観測し、前記時定数が所定の値よりも小さい場合もしくは大きい場合に前記時定数が前記所定の値と等価となるように前記電位発生回路を制御する制御回路とを備える、半導体装置。
【請求項２】
前記制御回路は、
前記内部電位が第１電位から第２電位を経て第３電位に順次上昇もしくは下降する場合の前記第２電位を検知し、電圧検知信号を出力する電圧検知回路と、
前記時定数を観測する基準となるシステムクロック信号を発生するシステムクロック発生回路と、
前記電圧検知信号および前記システムクロック信号に基づいて前記第１電位から前記第２電位までの時間が所定の時間であるか否かにより前記所定の時定数であるか否かを判定し、判定結果に応じて前記電位発生回路を制御する制御信号を発生する昇圧部制御回路とを有する、請求項１に記載の半導体装置。
【請求項３】
前記昇圧部制御回路は、
前記システムクロック信号をカウントするカウント回路と、
前記カウント回路が出力するカウント数と前記所定の時間に対応する所定のカウント数とを比較する比較回路と、
前記検知信号と前記比較回路の出力信号に基づいて前記時定数の大小を判断し、前記制御信号を発生する判定ロジック回路とを有する、請求項２に記載の半導体装置。
【請求項４】
前記電位発生回路は、
クロック信号を発生するクロック発生部と、
前記クロック信号に応じて電源電位を昇圧して出力する昇圧回路とを含み、
前記制御回路は、前記時定数が所定の値よりも小さい場合には、前記クロック発生部に対して、前記クロック信号の振幅を減少させるように指示を行なう、請求項１に記載の半導体装置。
【請求項５】
前記クロック発生部は、
発振器と、
前記発振器の出力に応じて前記クロック信号を出力するクロックバッファと、
電源電位を前記制御回路の出力に応じて変化させて、動作電源電位を前記クロックバッファに与える電源電位供給回路とを有する、請求項４に記載の半導体装置。
【請求項６】
前記電位発生回路は、
クロック信号を発生するクロック発生部と、
前記クロック信号に応じて電源電位を昇圧して出力する昇圧回路とを含み、
前記制御回路は、前記時定数が所定の値よりも小さい場合には、前記クロック発生部に対して、前記クロック信号の周波数を減少させるように指示を行なう、請求項１に記載の半導体装置。
【請求項７】
前記クロック発生部は、
前記制御回路の出力に応じて発振周波数が変化し、前記クロック信号を出力する電圧制御発振器を含む、請求項６に記載の半導体装置。
【請求項８】
前記電位発生回路は、
前記制御回路の出力に応じて応答速度が変化し、前記内部電位と目標電位とを比較する比較回路と、
前記比較回路の出力に応じて前記クロック信号を供給するクロック発生部と、
前記クロック信号に応じて電源電位を昇圧して出力する昇圧回路とを含む、請求項１に記載の半導体装置。
【請求項９】
前記電位発生回路は、
前記内部電位を受けて分圧電位を出力する分圧抵抗と、
基準電位を発生する基準電位発生回路とをさらに含み、
前記比較回路は、
前記分圧電位をゲートに受ける第１のトランジスタと、
前記基準電位をゲートに受け、前記第１のトランジスタと差動増幅トランジスタ対を形成するように、ソースが前記第１のトランジスタのソースと接続される第２のトランジスタと、
前記第１、第２のトランジスタに流れる電流の和を制限する、並列接続される第３、第４のトランジスタとを有し、
前記第３のトランジスタは、前記制御回路の出力をゲートに受ける、請求項８に記載の半導体装置。
【請求項１０】
前記電位発生回路は、
相補な第１、第２のクロック信号を発生するクロック発生部と、
前記第１、第２のクロック信号に応じて電源電位を昇圧して出力する昇圧回路とを含み、
前記昇圧回路は、
電源ノードと出力ノードとの間に直列に接続される複数の整流素子と、
前記複数の整流素子の複数の接続ノードにそれぞれ一方端が接続され、前記制御回路の出力に応じて容量値が変化する複数の可変容量回路とを含み、
前記電源ノードから数えて前記複数の接続ノードのうちの奇数番目の接続ノードに接続される前記複数の可変容量回路の他方端は前記第１のクロック信号を受け、
前記電源ノードから数えて前記複数の接続ノードのうちの偶数番目の接続ノードに接続される前記複数の可変容量回路の他方端は前記第２のクロック信号を受ける、請求項１に記載の半導体装置。
【請求項１１】
前記複数の可変容量回路の各々は、
前記一方端と前記他方端との間に接続される第１のキャパシタと、
前記一方端と前記他方端との間に直列に接続されるスイッチと第２のキャパシタとを含み、
前記制御回路は、前記時定数が所定の値よりも小さい場合に前記スイッチを同通状態から非導通状態に切換える請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には昇圧回路、特にフラッシュメモリに使用される昇圧回路に関する。
【背景技術】
【０００２】
特許第３４０３００６号明細書（特許文献１）には、基板バイアス用チャージポンプを備えている半導体集積回路に関して、最大到達電圧を低下させることなくチップ面積を可及的に小さくすることを目的として並列に接続された複数個のチャージポンプ回路を切換えて使用する構成が開示されている。
【特許文献１】特許第３４０３００６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１８は、電位発生回路５００の構成を示した回路図である。
【０００４】
図１８を参照して、発振器５１２で発生された信号ＯＳＣがＮＡＮＤ回路５１４およびインバータ５１６〜５２０によって相補なクロックφ，／φに変換されてこの相補なクロックφ、／φによって駆動された昇圧回路５０２が昇圧動作を行なう。昇圧回路は負荷回路５０６に対して昇圧電位ＶＰＰを供給する。コンパレータ５１０は、基準電位Ｖｒｅｆと分圧回路５０４によって電位ＶＰＰが分圧された分圧電位ＤＩＶを比較する。コンパレータは電位ＤＩＶが基準電位発生回路５０８で発生された電位Ｖｒｅｆを上回ると、昇圧活性信号ＶＰＰＥＮをＬレベルに非活性化する。
【０００５】
その結果、クロック信号φ，／φがディスエーブルとなり、昇圧動作は停止される。その後、リークなどによって電位ＶＰＰのレベルが低下し、電位ＤＩＶが電位Ｖｒｅｆを下回るようになると、再びコンパレータが信号ＶＰＰＥＮをＨレベルに活性化する。するとクロック信号φ，／φがイネーブルとなり、昇圧回路５０２は昇圧動作を再開する。
【０００６】
図１９は、電位発生回路５００の動作を説明するための波形図である。
【０００７】
図１８、図１９を参照して、昇圧回路５０２が昇圧停止、昇圧再開動作を繰返すことにより、電位ＶＰＰはほぼ電位ＶＰＰ０を中心としてΔＶＰＰの範囲に安定化される。なお、ＶＰＰ０は、以下の式（１）で表わされる。
【０００８】
ＶＰＰ０＝（Ｒ１＋Ｒ２）／Ｒ２＊Ｖｒｅｆ…（１）
このように、昇圧回路の駆動力が、負荷回路の容量に対してあまり大きくない場合には、ほぼ上記ＶＰＰ０の一定値に電位ＶＰＰは制御される。
【０００９】
しかし、昇圧回路５０２の駆動力が、負荷回路５０６の容量に対して大きい場合には、１回のクロックアップ動作で昇圧容量Ｃを介して負荷回路５０６に供給される電荷量が過剰となる。また、コンパレータ５１０は、電位ＶＰＰが電位ＶＰＰ０に達したことを検知して昇圧動作を停止させるが、コンパレータが応答するにはある所定の応答時間がかかるので、昇圧動作を停止するのには時間差が生じてしまう。この間も昇圧動作は行なわれるため、電位ＶＰＰは電位ＶＰＰ０をある量超えた電位まで昇圧されてしまう。
【００１０】
また、コンパレータ５１０によって昇圧動作が停止した後には、昇圧回路５０２の出力ノードのリーク電流、たとえば、負荷回路５０６や分圧回路５０４の消費電流などによって電位ＶＰＰが低下する。このとき電位ＶＰＰが電位ＶＰＰ０まで低下すると、コンパレータ５１０がそれを検知して昇圧動作を直ちに再開すべきであるが、やはり応答時間Ｔｄがかかってしまう。したがって、昇圧動作は、電位ＶＰＰが電位ＶＰＰ０をある程度下回ってから初めて再開される。
【００１１】
このため、図１９に示すように、電位ＶＰＰは定常状態においても鋸状の波形となる。
【００１２】
フラッシュメモリでは、書込時のビット線電位等にこのような昇圧電位が用いられる。ビット線電位は、一定値に安定化させておく必要があり、図１９に示したような鋸状のリップルが生じると、オーバープログラムなどの問題が生ずる。このため、昇圧回路５０２の駆動力に対して負荷容量が小さくならないように、デカップル容量Ｃｄを付加して電位ＶＰＰの安定化を図ることがよく行なわれる。
【００１３】
昇圧回路５０２の駆動力は、クロック振幅などによって変動する。クロック振幅は、電源電圧と等しくなることが普通であり、電源電圧が高いときは昇圧回路５０２の駆動力は大きくなり、逆に電源電圧が低いときには昇圧回路５０２の駆動力は小さくなる。
【００１４】
昇圧電位ＶＰＰは、ある一定時間以内に目標電位であるＶＰＰ０まで昇圧を行なう必要がある。昇圧回路５０２が駆動力の高い場合すなわち電源電圧が高いときに昇圧回路５０２の駆動力を負荷に対して最適化すると、電源電圧が低い場合には昇圧に時間がかかりすぎてしまう。したがって、昇圧回路５０２は、電源電圧が低いときに合せて最適化される。
【００１５】
しかし、電源電圧が高くなり駆動力が高くなると、昇圧回路５０２は明らかに負荷回路５０６に対してオーバーパワーとなり、リップルが増大する。また、昇圧回路５０２の駆動力を高く設定すると、昇圧回路５０２自体の消費電力が増大してしまう。
【００１６】
特に、フラッシュメモリでは、書込時のビット線の選択数は書込むデータパターンによって異なる。たとえば、１本のビット線しか昇圧の対象にならない場合もあれば、数千本のビット線が昇圧の対象になる場合もある。このように駆動力の変化のみならず、負荷容量の変化も起こる。負荷容量の変化によっても電位のリップルが発生し、これによる問題が生ずる。
【００１７】
このようなリップルの増大を抑制するには、十分なデカップル容量を付加すればよいが、負荷容量を増やしすぎると、電源電圧が低いときに駆動力不足を招く。この駆動力不足を補うためには昇圧回路の駆動力を増やすことが必要となる。すると昇圧回路の面積の増加および昇圧回路での消費電力の増加等の弊害が生ずる。また、大容量のデカップル容量を設けると、このデカップル容量が占有する面積も無視することができなくなる。
【００１８】
本発明の目的は、消費電流が削減され、リップル量が改善された昇圧回路を搭載する半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明は、要約すると、半導体装置であって、内部回路と、内部回路で使用するための内部電位を発生する電位発生回路と、内部電位の変化の時定数を観測し、時定数が所定の値よりも小さい場合もしくは大きい場合に時定数が所定の値と等価となるように電位発生回路を制御する制御回路とを備える。
【発明の効果】
【００２０】
したがって、本発明の主たる利点は、電源電圧、負荷容量その他の要因によって、駆動力と負荷の相対関係が変動した場合にも、動作が最適化され、リップルの低減や消費電力の低減が図られることである。
【発明を実施するための最良の形態】
【００２１】
以下において、本発明の実施の形態について本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２２】
［実施の形態１］
図１は、本発明の半導体装置１の構成を示したブロック図である。本明細書では、昇圧回路を内蔵する半導体装置の一例としてフラッシュメモリを説明する。
【００２３】
図１を参照して、半導体装置１は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードに基づき書込および消去の制御を行なう書込＆消去制御部２と、書込＆消去制御部２から制御信号ＶＤＣＣＯＮＴおよび活性化信号ＶＰＰＥＮ、リセット信号ＲＳＴＥを受けてこれらに応じて出力電位ＶＰＰ、Ｖｏｕｔ−、ＶWLを発生して出力する電圧発生部３と、外部からアドレス信号ＡＤＲを受けるアドレスバッファ１６と、アドレスバッファ１６から内部アドレス信号を受け電圧発生部３から電位の供給を受けセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１，ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２と、アドレスバッファ１６からアドレス信号を受けデコードするＹデコーダ２０と、Ｙデコーダ２０の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４とを含む。
【００２４】
電圧発生部３は、書込＆消去制御部２から制御信号ＶＤＣＣＯＮＴおよび活性化信号ＶＰＰＥＮ、リセット信号ＲＳＴＥを受けてこれらに応じて出力電位ＶＰＰを発生させる正電圧発生回路４と、制御信号ＶＤＣＣＯＮＴ、リセット信号ＲＳＴＥおよびチャージポンプ活性化信号ＮＰＵＭＰＥを受けて出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８と、ワード線電位ＶWLを発生させるＷＬブースト回路１２と、書込＆消去制御部２によって制御され出力電位ＶＰＰ、Ｖｏｕｔ−およびワード線電位ＶWLを受けて各内部回路に分配するディストリビュータ１４とを含む。
【００２５】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクトゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダとを含む。
【００２６】
Ｙ系制御回路２４は、読出時にカラム選択を行ないセンスアンプで読出作業を行なうＹＧ＆センスアンプとラッチ回路と、ラッチしているデータに基づき書込時のメインビット線ＭＢＬに高電位を印加するかどうかを決定するページバッファとを含む。
【００２７】
ＷＬブースト回路１２は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【００２８】
半導体装置１は、さらに、メモリアレイ２６を含む。メモリアレイ２６は、それぞれが分離されたウェルの内部に形成されるメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
【００２９】
メモリブロックＢＬＯＣＫ０は、メモリセル３０，３２と、セレクトゲート２８とを含む。メモリブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するメモリセルが選択され、メインビット線ＭＢＬからデータに対応する信号を受けてデータ保持が行なわれる。図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するセレクトゲート２８、メモリセル３０，３２が代表的に図示されている。
【００３０】
図２は、図１における書込＆消去制御部２と正電圧発生回路４の構成を示した回路図である。
【００３１】
図２を参照して、正電圧発生回路４は、クロック信号φ，／φに応じて昇圧動作を行なう昇圧回路５０と、昇圧回路５０の出力ノードの電位を分圧する抵抗Ｒ１，Ｒ２と、基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３を発生する基準電位発生回路７６と、抵抗Ｒ１，Ｒ２によって分圧された電位ＤＩＶ１と基準電位Ｖｒｅｆ１を比較して信号ＶＰＰＥＮを出力するコンパレータ７４とを含む。
【００３２】
正電圧発生回路４は、さらに、昇圧用のクロック信号ＣＬＫＰを出力する昇圧用発振器５４と、クロック信号ＣＬＫＰと信号ＶＰＰＥＮとを受けるＮＡＮＤ回路５６と、ＮＡＮＤ回路５６の出力を受けて反転しクロック信号φを出力するインバータ５８と、ＮＡＮＤ回路５６の出力を受けるインバータ６０と、インバータ６０の出力を受けて反転しクロック信号／φを出力するインバータ６２とを含む。
【００３３】
正電圧発生回路４は、さらに、制御信号ＶＤＣＣＯＮＴに応じて電源電位ＶＣＣを降下させて電源電位ＶＣＣＬを出力するＶＤＣ５２を含む。電源電位ＶＣＣＬは、インバータ５８、６２に対して動作電源電位として与えられる。したがって、クロック信号φ，／φの振幅は電源電位ＶＣＣＬとなる。
【００３４】
なお、昇圧回路５０の出力ノードには、負荷容量ＣＬが接続されている。この負荷容量ＣＬは、たとえばフラッシュメモリであれば書込データパターンによって定まるビット線の選択数に応じて容量が変化する。
【００３５】
書込＆消去制御部２は、電圧検知回路６９を含む。電圧検知回路６９は、昇圧回路５０の出力する電位ＶＰＰを分圧するための直列に接続された抵抗Ｒ３，Ｒ４と、抵抗Ｒ３，Ｒ４によって分圧された電位ＤＩＶ２と基準電位Ｖｒｅｆ２とを比較して信号ＣＰ０１を出力するコンパレータ７０と、電位ＶＰＰを分圧するための直列に接続された抵抗Ｒ５，Ｒ６と、抵抗Ｒ５，Ｒ６によって分圧された電位ＤＩＶ３と基準電位Ｖｒｅｆ３とを比較して信号ＣＰ０２を出力するコンパレータ７２とを含む。
【００３６】
書込＆消去制御部２は、さらに、時定数の観測する時間基準であるシステムクロックＣＬＫＳを発生するシステムクロック発振器６４と、所定の時定数に対応する情報を記憶するためのリードオンリメモリ（ＲＯＭ）６６と、クロック信号ＣＬＫＳ，信号ＣＰ０１，ＣＰ０２およびＲＯＭ６６に記憶された情報に基づいて、ＶＤＣ５２を制御する制御信号ＶＤＣＣＯＮＴを出力する昇圧部制御回路６８を含む。
【００３７】
図３は、昇圧回路５０の構成を示す回路図である。
【００３８】
図３を参照して、昇圧回路５０は、電源ノードからノードＮ１に向う向きにダイオード接続されるＮチャネルＭＯＳトランジスタ８２と、一方端がノードＮ１に接続され他方端にクロック信号φを受けるキャパシタ８４と、ノードＮ１からノードＮ２に向う向きが順方向となるようにダイオード接続されたＮチャネルＭＯＳトランジスタ８６と、ノードＮ２に一方端が接続され他方端がクロック信号／φに結合されるキャパシタ８８とを含む。
【００３９】
昇圧回路５０は、さらに、ノードＮ２からノードＮ３に向う向きが順方向となるようにダイオード接続されるＮチャネルＭＯＳトランジスタ９０と、ノードＮ３に一方端が接続され他方端にクロック信号φを受けるキャパシタ９２と、ノードＮ３からノードＮ４に向う向きが順方向となるように接続されるＮチャネルＭＯＳトランジスタ９４と、ノードＮ４に一方端が接続され他方端にクロック信号φを受けるキャパシタ９６と、ノードＮ４からノードＮ５に向う向きが順方向となるように接続されるＮチャネルＭＯＳトランジスタ９８とを含む。
【００４０】
ノードＮ５からは昇圧電位ＶＰＰが出力される。
【００４１】
図４は、図２における昇圧部制御回路６８の具体的構成を示したブロック図である。
【００４２】
図４を参照して、昇圧部制御回路６８は、クロック信号ＣＬＫＳに応じてカウント数ＣＮを出力するカウント回路４０２と、カウント数ＣＮとＲＯＭ６６から与えられる規定されたシステムクロック数情報Ｎを比較する比較回路４０４と、カウント数ＣＮとＲＯＭ６６から与えられる規定されたシステムクロック数情報Ｍとを比較する比較回路４０６と、信号ＣＰ０１，ＣＰ０２と比較回路４０４，４０６の出力とに応じて制御信号ＶＤＣＣＯＮＴを出力する判定ロジック４０８とを含む。
【００４３】
電圧の上昇開始に伴い、図２のシステムクロック発振器６４が発振を開始し、カウント回路４０２がカウントを行なう。カウント回路４０２は、比較回路４０４にカウント数ＣＮを出力する。
【００４４】
一方、比較回路４０４には、ＲＯＭ６６からの規定されたシステムクロック数情報Ｎが入力されており、カウント数ＣＮがＮ未満とＮ以上とで異なる論理信号ＯＵＴ１を出力する。
【００４５】
制御信号ＣＰ０１がＬレベルからＨレベルに変化した場合であって、論理信号ＯＵＴ１がＮ未満を示しているときには、判定ロジック４０８はチャージポンプの駆動力を落とす指示信号ＶＤＣＣＯＮＴを出力する。
【００４６】
一方、制御信号ＣＰ０１がＬレベルからＨレベルに変化した場合であって論理信号ＯＵＴ１がＮ以上を示すときには、判定ロジック４０８は、チャージポンプの駆動力を変化させないように指示信号ＶＤＣＣＯＮＴを出力する。
【００４７】
同様に、比較回路４０６が、カウント数ＣＮがＭ以上であるかＭ未満であるかによって論理信号ＯＵＴ２を変化させる。判定ロジック４０８は、制御信号ＣＰ０２がＬレベルからＨレベルに変化した場合に論理信号ＯＵＴ２がＭ未満を示すときには、判定ロジック４０８はチャージポンプの駆動力を落とすように指示信号ＶＤＣＣＯＮＴを変化させる。
【００４８】
一方、制御信号ＣＰ０２がＬレベルからＨレベルに変化した場合に論理信号ＯＵＴ２がＭ以上を示すときには、判定ロジック４０８はチャージポンプの駆動力を変化させないように指示信号ＶＤＣＣＯＮＴを出力する。
【００４９】
図５は、実施の形態１の正電圧発生回路の動作を説明するための動作波形図である。
【００５０】
図２、図５を参照して、昇圧用発振器５４が、クロック信号ＣＬＫＰを発生させており、時刻ｔ０では、昇圧イネーブル信号ＶＰＰＥＮがＨレベルである。するとインバータ５８および６２から相補なクロック信号φ，／φが出力される。この相補クロック信号φ，／φのＨレベルは、外部から与えられる電源電位ＶＣＣが降圧回路ＶＤＣ５２によって降圧された電位ＶＣＣＬで与えられる。基準電位発生回路７６は、３種類の基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３を発生させる。なお、３つの基準電位の大きさには
Ｖｒｅｆ１＞Ｖｒｅｆ３＞Ｖｒｅｆ２…（２）
の関係がある。
【００５１】
コンパレータ７０，７２，７４が昇圧電位ＶＰＰから分圧された電位ＤＩＶ１〜ＤＩＶ３と基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３とをそれぞれ比較することで、昇圧電位ＶＰＰを観測する。
【００５２】
昇圧部制御回路６８は、システムクロックＣＬＫＳおよびコンパレータ７０，７２の出力を受け、また、予めＲＯＭ６６から取得されている情報に基づいてＶＤＣ制御信号ＶＤＣＯＮＴを出力する。ＲＯＭ６６には、システムクロックＣＬＫＳが何クロック目以上でコンパレータ７０，７２の出力が反転すべきかという情報が保持されている。昇圧部制御回路６８は、信号ＶＤＣＣＯＮＴによって相補クロック信号φ，／φのＨレベルである電位ＶＣＣＬを制御する。
【００５３】
時刻ｔ０〜ｔ１において、昇圧回路５０が昇圧動作を開始すると、昇圧電位ＶＰＰが時定数τ１に相当する速度で上昇し始める。そして時刻ｔ１において電位ＶＰＰが電位ＶＰＰ１に到達する。なお、電位ＶＰＰ１は、次の式（３）で表わされる。
【００５４】
ＶＰＰ１＝（Ｒ５＋Ｒ６）／Ｒ６＊Ｖｒｅｆ２…（３）
このとき、コンパレータ７０がこれを検出し、信号ＣＰ０１はＬレベルからＨレベルに反転する。昇圧部制御回路６８にはＲＯＭ６６から所定のクロック数Ｎが取得されている。そして昇圧部制御回路６８は、信号ＣＰ０１が反転したときのクロック数Ｘとクロック数Ｎとを比較する。
【００５５】
クロック数Ｘがクロック数Ｎよりも小さい場合には、昇圧部制御回路６８は、昇圧回路５０の駆動力が大きいと判断して時定数を上げるために制御信号ＶＤＣＣＯＮＴをＶＤＣ５２に対して出力し、電位ＶＣＣＬを電位ＶＣＣＬ０から電位ＶＣＣＬ１に低下させる。これにより昇圧回路５０の駆動力が小さくされる。
【００５６】
時刻ｔ１〜ｔ２では、昇圧回路５０は、駆動力が１段階小さくなった状態で昇圧動作を継続し、昇圧電位ＶＰＰの上昇の時定数はτ２に増大する。ここで、τ１＜τ２である。
【００５７】
そして時刻ｔ２において電位ＶＰＰが電位ＶＰＰ２に到達する。なお、電位ＶＰＰ２は次の式（４）で表わされる。
【００５８】
ＶＰＰ２＝（Ｒ３＋Ｒ４）／Ｒ４＊Ｖｒｅｆ３…（４）
このとき、コンパレータ７２がこれを検出し、信号ＣＰ０２がＬレベルからＨレベルに反転する。
【００５９】
昇圧部制御回路６８は、ＲＯＭ６６から取得した所定のクロック数Ｍと信号ＣＰ０２が反転したときのクロック数Ｙとを比較する。クロック数Ｙがクロック数Ｍよりも小さい場合には、昇圧部制御回路６８は昇圧回路の駆動力が未だ大きいと判断する。そして昇圧部制御回路６８は時定数を大きくするために、ＶＤＣ５２に対して制御信号ＶＤＣＣＯＮＴを出力し、電位ＶＣＣＬのレベルを電位ＶＣＣＬ１から電位ＶＣＣＬ２に低下させる。これにより昇圧回路５０の駆動力はさらに小さくなる。
【００６０】
昇圧回路は、時刻ｔ２〜ｔ３の間この状態で昇圧動作を継続し、このとき昇圧電位の上昇時の時定数はτ３となる。なお、τ２＜τ３である。
【００６１】
このように、昇圧回路５０の駆動力が最適化されるので、昇圧回路５０における消費電力が低減する。この状態で、時刻ｔ３において電位ＶＰＰが目標到達電位ＶＰＰ０に到達する。なお、ＶＰＰ０は次の式（５）で表わされる。
【００６２】
ＶＰＰ０＝（Ｒ１＋Ｒ２）／Ｒ２＊Ｖｒｅｆ１…（５）
時刻ｔ３以降は、コンパレータ７４が、電位ＶＰＰを分圧した電位ＤＩＶ１と基準電位Ｖｒｅｆ１とを比較し、電位ＤＩＶ１が基準電位Ｖｒｅｆ１を超えた場合に出力ＶＰＰＥＮをＨレベルからＬレベルに反転させる。この結果、相補クロック信号φ，／φが昇圧回路５０に供給されなくなり昇圧動作は停止される。
【００６３】
その後も、コンパレータ７４は、電位ＶＰＰを監視し、電位低下が起こった場合には、出力ＶＰＰＥＮをＬレベルからＨレベルに反転させ再び昇圧動作を再開させる。昇圧動作が再開されると電位ＶＰＰは上昇する。以降の動作は従来例と同様であるが、昇圧回路５０の駆動力が大きすぎないようにクロック信号φ，／φの振幅が最適化されているので、電位ＶＰＰのリップル量は従来例と比べて小さくなる。また、時刻ｔ３以降のレギュレーション動作中においても、昇圧回路５０の消費電力は従来例と比べて小さくなる。
【００６４】
図６は、図２における昇圧部制御回路６８の動作を示したフローチャートである。
【００６５】
図２、図６を参照して、まずステップＳ１で昇圧動作が開始されると、次にステップＳ２において昇圧部制御回路６８はＲＯＭ６６から目標時定数に相当するクロック数の情報Ｎ，Ｍを取得する。
【００６６】
そしてステップＳ３において、コンパレータ７０の出力する信号ＣＰ０１がＨレベルに変化したときのクロック数ＸがＲＯＭ６６から読出されたクロック数Ｎより小さいか否かが判断される。クロック数Ｘがクロック数Ｎよりも小さくない場合には直接ステップＳ７に進む。一方クロック数Ｘがクロック数Ｎよりも小さい場合にはステップＳ４に進み昇圧回路５０の駆動力を所定量だけ低下させる。そしてステップＳ５に進む。
【００６７】
ステップＳ５においては、コンパレータ７２が出力する信号ＣＰ０２がＨレベルになったときのクロック数ＸとＲＯＭから読出されたクロック数Ｍとが比較される。クロック数Ｘがクロック数Ｍよりも小さくなかった場合には直接ステップＳ７に進む。一方クロック数Ｘがクロック数Ｍよりも小さかった場合にはステップＳ６に進み昇圧回路５０の駆動力を所定量低下させる。そしてステップＳ７に進む。
【００６８】
ステップＳ７では、昇圧およびレギュレーション動作が継続されステップＳ８で昇圧動作が終了する。
【００６９】
ステップＳ３，ステップＳ５において、信号ＣＰ０１，ＣＰ０２が反転するのに規定のクロック数以上の時間がかかった場合には、駆動力を低下させる必要性はないので、駆動力低下の措置がとられず直接ステップＳ７に進む。
【００７０】
このように、昇圧電位の上昇中にリアルタイムに立上がり時の時定数をモニタし、駆動力の調整を行なう。なお、信号ＣＰ０１，ＣＰ０２の両方を用いる場合を示したが、信号ＣＰ０１，ＣＰ０２のいずれか一方のみを用いて駆動力の調整を行なってもよい。
【００７１】
昇圧電位の立上がりの時定数は、昇圧回路の駆動力と負荷容量の相対関係を表わすファクタである。負荷容量に対して駆動力が大きいと時定数が小さくなる。逆に昇圧回路の負荷容量に対して駆動力が小さいと時定数は大きくなる。この時定数の変化を、所定の基準電位に到達する時間をシステムクロックによって計測することによりリアルタイムにモニタする。これにより、電源電圧、負荷容量、その他の要因によって駆動力と負荷の相対関係が変動した場合にも駆動力が最適化できる。
【００７２】
言換えれば、外部から電源電圧、選択ビット線数などの情報を与えられることなく、自律的に駆動力の調整が行なわれる。これにより消費電流削減、リップル量の改善が図られる。
【００７３】
［実施の形態２］
図７は、実施の形態２の書込＆消去制御部と正電圧発生回路の構成を示した回路図である。
【００７４】
図７を参照して、正電圧発生回路１０４は、図２で説明した正電圧発生回路４の構成においてインバータ５８および６２の動作電源電圧は一定とされ、かつ、昇圧用発振器５４に代えて昇圧用ＶＣＯ１１０を含む。正電圧発生回路１０４の他の構成は、図２における正電圧発生回路４と同様であるので説明は繰返さない。
【００７５】
書込＆消去制御部１０２は、図における書込＆消去制御部２の構成において、昇圧部制御回路６８，ＲＯＭ６６に代えてそれぞれ昇圧部制御回路１０６，ＲＯＭ１０８を含む。書込＆消去制御部２の他の構成は、書込＆消去制御部２と同様であるので説明は繰返さない。
【００７６】
実施の形態１では、駆動力を低下させる手段として、相補クロック信号φ，／φの振幅を小さくした。実施の形態２では、相補クロック信号φ，／φの振幅を変化させる代わりに、相補クロック信号φ，／φの周波数ｆを下げることで、実施の形態１と同様な効果を得る。
【００７７】
昇圧用のクロックの発生源として、電圧制御型の発振器（ＶＣＯ：Voltage Controlled Oscillator）を用い、昇圧部制御回路１０６が出力する制御信号ＶＣＯＣＯＮＴを受けて、昇圧用ＶＣＯ１１０は、クロック信号ＣＬＫＰの周波数を下げる。クロック信号ＣＬＫＰの周波数が変化すると、これに応じてクロック信号φ，／φの周波数も変化する。
【００７８】
図８は、図７における昇圧用ＶＣＯ１１０の具体的構成を示した回路図である。
【００７９】
図８を参照して、昇圧用ＶＣＯ１１０は、発振制御電圧選択信号発生回路４１０と、発振制御電圧発生回路４１２と、リングオシレータ４１４とを含む。
【００８０】
発振制御電圧選択信号発生回路４１０は、制御信号ＶＣＯＣＯＮＴ１を受けて反転するインバータ４１６と、制御信号ＶＣＯＣＯＮＴ２を受けて反転するインバータ４１８と、制御信号ＶＣＯＣＯＮＴ１，ＶＣＯＣＯＮＴ２を受けて選択信号Ａを出力するＮＡＮＤ回路４２０と、インバータ４１６の出力と制御信号ＶＣＯＣＯＮＴ２とを受けて選択信号Ｂを出力するＮＡＮＤ回路４２２と、制御信号ＶＣＯＣＯＮＴ１とインバータ４１８の出力とを受けて選択信号Ｃを出力するＮＡＮＤ回路４２４と、インバータ４１６，４１８の出力を受けて選択信号Ｄを出力するＮＡＮＤ回路４２６とを含む。
【００８１】
発振制御電圧発生回路４１２は、ノードＮ３１とノードＮ３２との間に接続される抵抗４３２と、ノードＮ３２にベースおよびコレクタが接続され接地ノードにエミッタが接続されるＮＰＮトランジスタ４２８と、ノードＮ３１とノードＮ３３との間に接続される抵抗４３４と、ノードＮ３３とノードＮ３４との間に接続される抵抗４３６と、ノードＮ３４にベースおよびコレクタが接続され接地ノードにエミッタが接続されるＮＰＮトランジスタ４３０とを含む。ＮＰＮトランジスタ４３０のサイズはＮＰＮトランジスタ４２８のサイズのＮ倍である。
【００８２】
発振制御電圧発生回路４１２は、さらに、ノードＮ３２にプラス入力ノードが接続されノードＮ３３にマイナス入力ノードが接続されノードＮ３１に出力が接続される比較回路４３８と、ノードＮ３１とノードＮ３５との間に接続される抵抗４４０と、ノードＮ３５とノードＮ３６との間に接続される抵抗４４２と、ノードＮ３６とノードＮ３７との間に接続される抵抗４４４と、ノードＮ３７と接地ノードとの間に接続される抵抗４４６とを含む。
【００８３】
抵抗４４０〜４４６の抵抗値は、ノードＮ３１がたとえば１．２Ｖである場合には、ノードＮ３５，Ｎ３６，Ｎ３７の電位がそれぞれ０．９Ｖ，０．６Ｖ，０．３Ｖとなるような抵抗値に選択される。
【００８４】
発振制御電圧発生回路４１２は、さらに、ノードＮ３１とノードＮ３８との間に接続されゲートに制御信号Ｄを受けるＮチャネルＭＯＳトランジスタ４４８と、ノードＮ３５とノードＮ３８との間に接続されゲートに制御信号Ｃを受けるＮチャネルＭＯＳトランジスタ４５０と、ノードＮ３６とノードＮ３８との間に接続されゲートに制御信号Ｂを受けるＮチャネルＭＯＳトランジスタ４５２と、ノードＮ３７とノードＮ３８との間に接続されゲートに制御信号Ａを受けるＮチャネルＭＯＳトランジスタ４５４とを含む。
【００８５】
リングオシレータ４１４は、制御信号ＡＣＴに応じて活性化されノードＮ３８から出力される制御電圧ＶＣＯＮＴに応じて遅延時間が変化するリング状に接続された３段の差動反転増幅器４５６，４５８，４６０を含む。
【００８６】
差動反転増幅器４５６は、電源ノードとノードＮ３９との間に接続されゲートに制御電圧ＶＣＯＮＴを受けるＰチャネルＭＯＳトランジスタ４６２と、電源ノードとノードＮ４０との間に接続されゲートに制御電圧ＶＣＯＮＴを受けるＰチャネルＭＯＳトランジスタ４６４と、ノードＮ３９とノードＮ４１との間に接続されゲートに差動反転増幅器４６０の一方の出力を受けるＮチャネルＭＯＳトランジスタ４６６と、ノードＮ４０とノードＮ４１との間に接続されゲートに差動反転増幅器４６０の他方の出力を受けるＮチャネルＭＯＳトランジスタ４６８と、ノードＮ４１と接地ノードとの間に接続されゲートに制御信号ＡＣＴを受けるＮチャネルＭＯＳトランジスタ４７０とを含む。
【００８７】
なお、差動反転増幅器４５８，４６０の構成は、差動反転増幅器４５６と同様であるので説明は繰返さない。差動反転増幅器４６０の一方の出力からクロック信号ＣＬＫＰが出力される。
【００８８】
リングオシレータ４１４は、差動反転増幅器４５６，４５８および４６０の３段で構成され、各段の遅延時間に依存して発振周期が定まる。制御信号ＶＣＯＣＯＮＴ１，ＶＣＯＣＯＮＴ２に応じて制御信号ＶＣＯＮＴのレベルが変わることで、発振周期が可変となる。制御電圧ＶＣＯＮＴのレベルが上昇すると、差動反転増幅器を構成するＰチャネルＭＯＳトランジスタ４６２，４６４のインピーダンスが大きくなり、クロック信号ＣＬＫＰの発振周期が長くなる。なお、制御信号ＶＣＯＣＯＮＴ１，ＶＣＯＣＯＮＴ２は、それぞれ図６の制御信号ＣＰ０１，ＣＰ０２に基づいて発生される信号である。
【００８９】
図９は、図７に示した回路の動作を説明するための動作波形図である。
【００９０】
図７、図９を参照して、昇圧用ＶＣＯ１１０が、クロック信号ＣＬＫＰを発生させており、時刻ｔ０では、昇圧イネーブル信号ＶＰＰＥＮがＨレベルである。するとインバータ５８および６２から相補なクロック信号φ，／φが出力される。基準電位発生回路７６は、３種類の基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３を発生させる。なお、３つの基準電位の大きさには先に説明した式（２）の関係がある。
【００９１】
コンパレータ７０，７２，７４が昇圧電位ＶＰＰから分圧された電位ＤＩＶ１〜ＤＩＶ３と基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３とをそれぞれ比較することで、昇圧電位ＶＰＰを観測する。
【００９２】
昇圧部制御回路１０６は、システムクロックＣＬＫＳおよびコンパレータ７０，７２の出力を受け、また、予めＲＯＭ１０８から取得されている情報に基づいてＶＤＣ制御信号ＶＤＣＯＮＴを出力する。ＲＯＭ１０８には、システムクロックＣＬＫＳが何クロック目以上でコンパレータ７０，７２の出力が反転すべきかという情報が保持されている。昇圧部制御回路１０６は、信号ＶＣＯＣＯＮＴによって昇圧用ＶＣＯ１１０が発生するクロック信号ＣＬＫＰの周波数を制御する。
【００９３】
時刻ｔ０〜ｔ１において、クロック信号ＣＬＫＰの周波数がｆ０であり、昇圧回路５０が昇圧動作を開始すると、昇圧電位ＶＰＰが時定数τ１に相当する速度で上昇し始める。そして時刻ｔ１において電位ＶＰＰが電位ＶＰＰ１に到達する。なお、電位ＶＰＰ１は、先に説明した式（３）で表わされる。
【００９４】
このとき、コンパレータ７０がこれを検出し、信号ＣＰ０１はＬレベルからＨレベルに反転する。昇圧部制御回路１０６にはＲＯＭ１０８から所定のクロック数Ｎが取得されている。そして昇圧部制御回路１０６は、信号ＣＰ０１が反転したときまでに要した時間に相当するクロック数Ｘとクロック数Ｎとを比較する。
【００９５】
クロック数Ｘがクロック数Ｎよりも小さい場合には、昇圧部制御回路１０６は、昇圧回路５０の駆動力が大きいと判断して、時定数を上げるために制御信号ＶＣＯＣＯＮＴをＶＣＯ１１０に対して出力し、クロック信号ＣＬＫＰの周波数をｆ０からｆ１に低くする。これにより昇圧回路５０の駆動力が１段階小さくされる。
【００９６】
時刻ｔ１〜ｔ２では、昇圧回路５０は、駆動力が１段階小さくなった状態で昇圧動作を継続し、昇圧電位ＶＰＰの上昇の時定数はτ２に増大する。ここで、τ１＜τ２である。
【００９７】
そして時刻ｔ２において電位ＶＰＰが電位ＶＰＰ２に到達する。なお、電位ＶＰＰ２は先に説明した式（４）で表わされる。
【００９８】
このとき、コンパレータ７２がこれを検出し、信号ＣＰ０２がＬレベルからＨレベルに反転する。
【００９９】
昇圧部制御回路１０６は、ＲＯＭ１０８から取得した所定のクロック数Ｍと信号ＣＰ０２が反転したときまでに要した時間に相当するクロック数Ｙとを比較する。クロック数Ｙがクロック数Ｍよりも小さい場合には、昇圧部制御回路１０６は昇圧回路の駆動力が未だ大きいと判断する。昇圧部制御回路１０６は、昇圧回路５０の駆動力が大きいと判断して、時定数を上げるために制御信号ＶＣＯＣＯＮＴをＶＣＯ１１０に対して出力し、クロック信号ＣＬＫＰの周波数をｆ１からｆ２に低くする。これにより昇圧回路５０の駆動力がさらに１段階小さくされる。
【０１００】
昇圧回路は、時刻ｔ２〜ｔ３の間この状態で昇圧動作を継続し、このとき昇圧電位の上昇時の時定数はτ３となる。なお、τ２＜τ３である。
【０１０１】
このように、昇圧回路５０の駆動力が最適化されるので、昇圧回路５０における消費電力が低減する。この状態で、時刻ｔ３において電位ＶＰＰが目標到達電位ＶＰＰ０に到達する。なお、ＶＰＰ０は先に説明した式（５）で表わされる。
【０１０２】
時刻ｔ３以降は、コンパレータ７４が、電位ＶＰＰを分圧した電位ＤＩＶ１と基準電位Ｖｒｅｆ１とを比較し、電位ＤＩＶ１が基準電位Ｖｒｅｆ１を超えた場合に出力ＶＰＰＥＮをＨレベルからＬレベルに反転させる。この結果、相補クロック信号φ，／φが昇圧回路５０に供給されなくなり昇圧動作は停止される。
【０１０３】
その後も、コンパレータ７４は、電位ＶＰＰを監視し、電位低下が起こった場合には、出力ＶＰＰＥＮをＬレベルからＨレベルに反転させ再び昇圧動作を再開させる。昇圧動作が再開されると電位ＶＰＰは上昇する。以降の動作は従来例と同様であるが、昇圧回路５０の駆動力が大きすぎないようにクロック信号ＣＬＫＰの周波数が最適化されているので、電位ＶＰＰのリップル量は従来例と比べて小さくなる。また、時刻ｔ３以降のレギュレーション動作中においても、昇圧回路５０の消費電力は従来例と比べて小さくなる。
【０１０４】
実施の形態２においても、昇圧電位の上昇中に、リアルタイムに波形の時定数をモニタし、昇圧回路の駆動力の調整を行なう。これにより、電源電圧、負荷容量その他の要因によって、駆動力と負荷の相対関係が変動した場合にも、昇圧回路の駆動力が最適化できる。
【０１０５】
［実施の形態３］
図１０は、実施の形態３で用いられる正電圧発生回路および書込＆消去制御部の構成を示した回路図である。
【０１０６】
図１０を参照して、正電圧発生回路２０４は、図２で説明した正電圧発生回路４の構成において、インバータ５８，６２の電源電圧は一定にされており、かつ、コンパレータ７４に代えてコンパレータ２１０を含む。コンパレータ２１０は、制御信号ＣＰＣＯＮＴに応じて応答速度が変化する。正電圧発生回路２０４の他の部分の構成は、図２で説明した正電圧発生回路４と同様であるので説明は繰り返さない。
【０１０７】
書込＆消去制御部２０２は、図２で説明した書込＆消去制御部２の構成において、コンパレータ７２，抵抗Ｒ３，Ｒ４が取除かれ、かつ、昇圧部制御回路６８，ＲＯＭ６６に代えてそれぞれ昇圧部制御回路２０６，ＲＯＭ２０８を含む。書込＆消去制御部２０２の他の部分の構成は、書込＆消去制御部２と同様であるので説明は繰返さない。
【０１０８】
図１１は、図１０におけるコンパレータ２１０の構成を示した回路図である。
【０１０９】
図１１を参照して、コンパレータ２１０は、電源ノードとノードＮ１１との間に接続されゲートがノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ２１２と、ノードＮ１１とノードＮ１３との間に接続されゲートに基準電位Ｖｒｅｆ１を受けるＮチャネルＭＯＳトランジスタ２１６と、電源ノードとノードＮ１２との間に接続されゲートがノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ２１４と、ノードＮ１２とノードＮ１３との間に接続されゲートに分圧電位ＤＩＶが結合されるＮチャネルＭＯＳトランジスタ２１８とを含む。
【０１１０】
コンパレータ２１０は、さらに、ノードＮ１３と接地ノードとの間に接続されゲートに信号ＣＰＥＮを受けるＮチャネルＭＯＳトランジスタ２１１と、ノードＮ１３と接地ノードとの間に接続されゲートに制御信号ＣＰＣＯＮＴを受けるＮチャネルＭＯＳトランジスタ２１２とを含む。信号ＣＰＥＮは、コンパレータ２１０を活性化するための信号である。
【０１１１】
再び図１０を参照して、実施の形態１、実施の形態２では、負荷に対して昇圧回路の駆動力が大きい場合に、駆動力を低下させていた。実施の形態３では、その代わりに、コンパレータ２１０の応答性を良くする。このためにトランジスタ２１２によってバイアス電流を増加させる。
【０１１２】
図１２は、実施の形態３の動作を説明するための第１の動作波形図である。
【０１１３】
図１３は、実施の形態３の動作を説明するための第２の動作波形図である。
【０１１４】
図１１においてコンパレータ２１０のトランジスタ２１２が非導通状態の場合には、図１２に示すように定常状態となった電位ＶＰＰのリップルＶｒ１はコンパレータ２１０の応答時間ｔｄ１に応じて定まる。この場合は従来技術の場合と同様なリップル量となる。
【０１１５】
これに対し、トランジスタ２１２が導通すると、このリップル量は小さくなる。図１３に示すように、時刻ｔ１において信号ＣＰ０１がＬレベルからＨレベルに立上がった際、時刻ｔ０〜ｔ１の期間がシステムクロックＣＬＫＳで計測され、ＲＯＭ２０８に保存されていた規定のクロック数Ｎと比較される。コンパレータ７０の出力信号ＣＰ０１が規定クロック数Ｎ以内にＬレベルからＨレベルに反転した場合には、昇圧部制御回路２０６は制御信号ＣＰＣＯＮＴをＬレベルからＨレベルに活性化させる。
【０１１６】
すると、初期的にはトランジスタ２１１のみがバイアス電流の供給源になっていたのが、トランジスタ２１２もバイアス電流の供給源として追加される。これにより、コンパレータのバイアス電流の総和が増加するので、コンパレータの応答性が良くなる。したがってコンパレータの応答時間は図１２ではｔｄ１であったものが図１３ではｔｄ２に短縮される。これにより、リップル量は、Ｖｒ１からＶｒ２に小さくなる。
【０１１７】
一方、コンパレータ７０の出力が規定クロック数Ｎに相当する時間よりも後に反転する場合には、コンパレータのバイアス電流は従来と同様に小さく抑えられるので、コンパレータの消費電流は低減される。
【０１１８】
図１４は、実施の形態３の昇圧部制御回路の動作を説明するためのフローチャートである。
【０１１９】
図１４を参照して、ステップＳ１１において昇圧動作が開始される。昇圧部制御回路２０６は、ステップＳ１２においてＲＯＭ２０８から目標の時定数τを表わす情報、すなわちクロック数Ｎを取得する。
【０１２０】
そしてステップＳ１３において、信号ＣＰ０１がＬレベルからＨレベルに変化したときのシステムクロックＣＬＫＳの入力数ＸをＲＯＭから取得したクロック数Ｎと比較する。クロック数Ｘ＜Ｎであった場合にはステップＳ１４に進み、昇圧部制御回路２０６はコンパレータのバイアス電流を増加させるための制御信号ＣＰＣＯＮＴを活性化させる。そしてステップＳ１５に進む。
【０１２１】
一方ステップＳ１３においてクロック数Ｘ＜Ｎではなかった場合には、直接ステップＳ１５に進む。
【０１２２】
ステップＳ１５では、昇圧およびレギュレーション動作が継続される。そしてステップＳ１６において昇圧動作時の制御が終了する。
【０１２３】
実施の形態３においても、昇圧電位の上昇中に、リアルタイムに波形の時定数をモニタし、コンパレータの応答速度の調整を行なう。これにより、電源電圧、負荷容量その他の要因によって、駆動力と負荷の相対関係が変動した場合にも、コンパレータの応答速度が最適化でき、リップルの低減や消費電力の低減に効果がある。
【０１２４】
［実施の形態４］
図１５は、実施の形態４の書込＆消去制御部および正電圧発生回路の構成を示した回路図である。
【０１２５】
図１５を参照して、正電圧発生回路３０４は、図２で説明した正電圧発生回路４の構成において、インバータ５８，６２の電源電圧は一定とされており、かつ、昇圧回路５０に代えて昇圧回路３１０を含む。正電圧発生回路３０４の他の構成は、正電圧発生回路４と同様であるので説明は繰返さない。
【０１２６】
書込＆消去制御部３０２は、図２で説明した書込＆消去制御部２の構成において、昇圧部制御回路６８，ＲＯＭ６６に代えて昇圧部制御回路３０６、ＲＯＭ３０８を含む。書込＆消去制御部３０２の他の構成は、書込＆消去制御部２と同様であるので説明は繰返さない。
【０１２７】
昇圧部制御回路３０６は、昇圧回路３１０に対して昇圧回路中のチャージポンプの容量を制御するための信号ＣＡＰＣＯＮＴ１，ＣＡＰＣＯＮＴ２を供給する。
【０１２８】
図１６は、図１５における昇圧回路３１０の構成を示した回路図である。
【０１２９】
図１６を参照して、昇圧回路３１０は、電源ノードにゲートおよびドレインが接続されソースがノードＮ１１に接続されるＮチャネルＭＯＳトランジスタ３２２と、ノードＮ１１に一方端が接続されクロック信号φが与えられるノードＮ２１に他方端が接続される可変容量回路３１２と、ノードＮ１１にゲートおよびドレインが接続されノードＮ１２にソースが接続されるＮチャネルＭＯＳトランジスタ３２４と、ノードＮ１２に一方端が接続されクロック信号／φが与えられるノードＮ２２に他方端が接続される可変容量回路３１４と、ノードＮ１２にゲートおよびドレインが接続されノードＮ１３にソースが接続されるＮチャネルＭＯＳトランジスタ３２６とを含む。
【０１３０】
昇圧回路３１０は、さらに、ノードＮ１４に一方端が接続されクロック信号φが与えられるノードＮ２４に他方端が接続される可変容量回路３１６と、ノードＮ１４にゲートおよびドレインが接続されノードＮ１５にソースが接続されるＮチャネルＭＯＳトランジスタ３２８とを含む。ノードＮ１５からは昇圧電位ＶＰＰが出力される。
【０１３１】
昇圧回路３１０は、さらに、制御信号ＣＡＰＣＯＮＴ１，ＣＡＰＣＯＮＴ２のそれぞれのＨレベルを昇圧電位ＶＰＰにレベルシフトして制御信号ＨＣＡＰＣＯＮＴ１，ＨＣＡＰＣＯＮＴ２を出力するレベルシフト回路３２０を含む。なお、ＮチャネルＭＯＳトランジスタ３２２〜３２８は、ダイオード接続されており直列に接続されたダイオード素子と等価の働きを行なう。
【０１３２】
可変容量回路３１２は、ノードＮ１１とノードＮ２１との間に接続されるキャパシタ３３２と、ノードＮ１１とノードＮ２１との間に直列に接続されるＰチャネルＭＯＳトランジスタ３４２およびキャパシタ３５２と、ノードＮ１１とノードＮ２１との間に直列に接続されるＰチャネルＭＯＳトランジスタ３６２およびキャパシタ３７２とを含む。ＰチャネルＭＯＳトランジスタ３４２のゲートには制御信号ＨＣＡＰＣＯＮＴ１が与えられる。ＰチャネルＭＯＳトランジスタ３６２のゲートには制御信号ＨＣＡＰＣＯＮＴ２が与えられる。
【０１３３】
可変容量回路３１４は、ノードＮ１２とノードＮ２２との間に接続されるキャパシタ３３６と、ノードＮ１２とノードＮ２２との間に直列に接続されるＰチャネルＭＯＳトランジスタ３４４およびキャパシタ３５４と、ノードＮ１２とノードＮ２２との間に直列に接続されるＰチャネルＭＯＳトランジスタ３６４およびキャパシタ３７４とを含む。ＰチャネルＭＯＳトランジスタ３４４のゲートには制御信号ＨＣＡＰＣＯＮＴ１が与えられる。ＰチャネルＭＯＳトランジスタ３６４のゲートには制御信号ＨＣＡＰＣＯＮＴ２が与えられる。
【０１３４】
可変容量回路３１６は、ノードＮ１４とノードＮ２４との間に接続されるキャパシタ３３８と、ノードＮ１４とノードＮ２４との間に直列に接続されるＰチャネルＭＯＳトランジスタ３４６およびキャパシタ３５６と、ノードＮ１４とノードＮ２４との間に直列に接続されるＰチャネルＭＯＳトランジスタ３６６およびキャパシタ３７６とを含む。ＰチャネルＭＯＳトランジスタ３４６のゲートには制御信号ＨＣＡＰＣＯＮＴ１が与えられる。ＰチャネルＭＯＳトランジスタ３６６のゲートには制御信号ＨＣＡＰＣＯＮＴ２が与えられる。
【０１３５】
図１７は、実施の形態４の動作を説明するための動作波形図である。
【０１３６】
図１７を参照して、昇圧動作開始当初の時刻ｔ０では、昇圧回路３１０は、可変容量回路３１２，３１４，３１６が最大の容量値となった状態で動作を行なう。すなわち、信号ＣＡＰＣＯＮＴ１、ＣＡＰＣＯＮＴ２はともにＬレベルであり、これに応じて信号ＨＣＡＰＣＯＮＴ１，ＨＣＡＰＣＯＮＴ２もともにＬレベルとなり、ＰチャネルＭＯＳトランジスタ３４２〜３４６，３６２〜３６６は導通状態となっている。このとき、可変容量回路３１２の合計の容量値は、キャパシタ３３２，３５２，３７２の容量値の総和となる。可変容量回路３１４，３１６においても容量値は３つの容量値の総和となっている。
【０１３７】
時刻ｔ０〜ｔ１の間に昇圧回路３１０が動作しこのとき電位ＶＰＰの上昇は時定数τ１で行なわれる。
【０１３８】
時刻ｔ１において電位ＶＰＰが電位ＶＰＰ１に到達したときにコンパレータ７０が信号ＣＰ０１を反転させる。このときまでに要した時間がＲＯＭ２０８に予め登録されている規定のクロック数Ｎ以内であった場合には、可変容量回路３１２〜３１６の容量値を制御するための容量制御信号ＣＡＰＣＯＮＴ１がＬレベルからＨレベルに活性化される。この信号はレベルシフト回路３２０を経由してレベル変換され信号ＨＣＡＰＣＯＮＴ１となる。
【０１３９】
その結果、ＰチャネルＭＯＳトランジスタ３４２〜３４６は非導通状態となり、キャパシタ３５２〜３５６は、チャージポンプの昇圧容量から除外される。これにより可変容量回路３１２の容量値は、キャパシタ３３２，３７２の容量値の和となる。同様に可変容量回路３１４，３１６においても各容量値は２つのキャパシタの和となる。
【０１４０】
その結果、時刻ｔ１〜ｔ２においては昇圧回路の駆動力が低減され電位ＶＰＰは時定数τ２で上昇を続けることになる。
【０１４１】
そして時刻ｔ２において電位ＶＰＰが電位ＶＰＰ２に到達したときにコンパレータ７２はこれを検知して制御信号ＣＰ０２をＬレベルからＨレベルに変化させる。このときまでの経過時間がクロック信号ＣＬＫＳを基準として昇圧部制御回路３０６によって計測される。そしてその結果をＲＯＭ３０８に予め登録されていた規定のクロック数Ｍと比較する。
【０１４２】
経過時間が規定のクロック数Ｍに相当する時間よりも短かった場合には、昇圧部制御回路３０６は制御信号ＣＡＰＣＯＮＴ２をＬレベルからＨレベルに変化させる。この信号はレベルシフト回路３２０を経由して電位ＶＰＰがＨレベルとなるようにレベル変換され、信号ＨＣＡＰＣＯＮＴ２が出力される。信号ＨＣＡＰＣＯＮＴ２はＨレベルとなることにより、ＰチャネルＭＯＳトランジスタ３６２，３６４，３６６はともに非導通状態となりキャパシタ３７２，３７４，３７６は昇圧容量から除外される。
【０１４３】
その結果、可変容量回路３１２の容量値は、キャパシタ３３２の容量値と等しくなる。同様に可変容量回路３１４，３１６の各容量値も１つのキャパシタの容量値となる。これにより昇圧回路３１０は、さらに、駆動力の低下が図られ、時刻ｔ２〜ｔ３では電位ＶＰＰは時定数τ３で上昇を継続することになる。なお、昇圧部制御回路３０６の動作は、図１４に示したフローチャートと同様な制御を行なうので説明は繰返さない。
【０１４４】
実施の形態４においても、昇圧電位の上昇中に、リアルタイムに波形の時定数をモニタし、昇圧回路の駆動力の調整を行なう。これにより、電源電圧、負荷容量その他の要因によって、駆動力と負荷の相対関係が変動した場合にも、昇圧回路の駆動力が最適化され、リップルの低減や消費電力の低減が図られる。
【０１４５】
なお、以上の実施の形態においては、観測された時定数が所定の値よりも小さい場合に時定数を所定の値に近づけるように駆動力を調整する例を示したが、本発明は、たとえば、観測された時定数が所定の値よりも大きい場合に時定数を所定の値に近づけるように駆動力を調整するときにも適用することが可能である。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４７】
【図１】本発明の半導体装置１の構成を示したブロック図である。
【図２】図１における書込＆消去制御部２と正電圧発生回路４の構成を示した回路図である。
【図３】昇圧回路５０の構成を示す回路図である。
【図４】図２における昇圧部制御回路６８の具体的構成を示したブロック図である。
【図５】実施の形態１の正電圧発生回路の動作を説明するための動作波形図である。
【図６】図２における昇圧部制御回路６８の動作を示したフローチャートである。
【図７】実施の形態２の書込＆消去制御部と正電圧発生回路の構成を示した回路図である。
【図８】図７における昇圧用ＶＣＯ１１０の具体的構成を示した回路図である。
【図９】図７に示した回路の動作を説明するための動作波形図である。
【図１０】実施の形態３で用いられる正電圧発生回路および書込＆消去制御部の構成を示した回路図である。
【図１１】図１０におけるコンパレータ２１０の構成を示した回路図である。
【図１２】実施の形態３の動作を説明するための第１の動作波形図である。
【図１３】実施の形態３の動作を説明するための第２の動作波形図である。
【図１４】実施の形態３の昇圧部制御回路の動作を説明するためのフローチャートである。
【図１５】実施の形態４の書込＆消去制御部および正電圧発生回路の構成を示した回路図である。
【図１６】図１５における昇圧回路３１０の構成を示した回路図である。
【図１７】実施の形態４の動作を説明するための動作波形図である。
【図１８】電位発生回路５００の構成を示した回路図である。
【図１９】電位発生回路５００の動作を説明するための波形図である。
【符号の説明】
【０１４８】
１  半導体装置、２，１０２，２０２，３０２  書込＆消去制御部、３  電圧発生部、４，１０４，２０４，３０４  正電圧発生回路、８  負電圧発生回路、１２  ブースト回路、１４  ディストリビュータ、１６  アドレスバッファ、１８，２０  デコーダ、２２  入出力バッファ、２４  Ｙ系制御回路、２６  メモリアレイ、２８  セレクトゲート、３０，３２  メモリセル、５０，３１０  昇圧回路、５２  ＶＤＣ、５４  昇圧用発振器、６４  システムクロック発振器、６６，１０８，２０８  ＲＯＭ、６８，１０６，２０６，３０６  昇圧部制御回路、７０，７２，７４，２１０  コンパレータ、７６  基準電位発生回路、８２，８６，９０，９４，９８，３２２〜３２８，３４２〜３４６，３６２〜３６６，２１１〜２１８  トランジスタ、８４，８８，９２，９６，３３２〜３３８，３５２〜３５６，３７２〜３７６  キャパシタ、１１０  昇圧用ＶＣＯ、３１２〜３１６  可変容量回路、３２０  レベルシフト回路、ＢＬＯＣＫ０〜ＢＬＯＣＫｎ  メモリブロック、ＣＬ  負荷容量、Ｃｄ  デカップル容量、ＭＢＬ  メインビット線、Ｒ１〜Ｒ６  抵抗、ＳＧ  セレクトゲート、ＳＧＬ  セレクトゲート線、ＳＬ  ソース線、ＷＬ，ＷＬ０，ＷＬ１  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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