(57)【要約】【課題】軽負荷時でのスイッチング素子のスイッチング回数を低減することによりスイッチングロスを減らして、エネルギー変換効率を高めたＤＣ／ＤＣコンバータを提供する。【解決手段】スイッチング電源制御用のＩＣ回路１００は、検出電圧信号Ｖｏに対する基準電圧値Ｖｒｅｆを生成する基準電圧回路１０と、この基準電圧値Ｖｒｅｆより低い基準電圧値Ｖｒｅｆ＿ｌｍｔを生成する基準電圧回路２１と、検出電圧信号Ｖｏと基準電圧値Ｖｒｅｆとの誤差電圧を出力する演算増幅器１１と、一定周波数の三角波電圧信号を生成する発振器１２と、誤差電圧を三角波電圧信号と比較する比較器１３と、検出電圧信号Ｖｏを基準電圧値Ｖｒｅｆ＿ｌｍｔと比較するコンパレータ２２と、インダクタＬに流れる負荷電流ＩＬの上限値および下限値を電圧上限値Ｖｃ＿Ｈおよび電圧下限値Ｖｃ＿Ｌとするヒステリシス電圧が設定されるコンパレータ３１とを含む。【選択図】        図１
2005039907.tif 000002
【特許請求の範囲】
【請求項１】
入力電源からインダクタおよびコンデンサを介して供給される負荷電圧を検出することにより、前記入力電源に対して直列接続した一対のスイッチング素子をオンオフ制御して負荷に一定電圧を供給するＤＣ／ＤＣコンバータにおいて、
前記負荷電圧に対する第１の基準電圧値を生成する第１の基準電圧回路と、
前記第１の基準電圧値より低い第２の基準電圧値を生成する第２の基準電圧回路と、
前記負荷電圧を検出した検出電圧信号の前記第１の基準電圧値からの誤差電圧を出力する第１の演算増幅回路と、
一定周波数の三角波電圧信号を生成する発振回路と、
前記第１の演算増幅回路からの誤差電圧を前記三角波電圧信号と比較する第１の比較回路と、
前記検出電圧信号を前記第２の基準電圧値と比較する第２の比較回路と、
前記インダクタに流れる負荷電流の上限値および下限値に相当する電圧をそれぞれ電圧上限値および電圧下限値とするヒステリシス特性を有する電流しきい値が設定される第３の比較回路と、
を含む制御回路を備え、
前記負荷電流の大きさを検出することにより重負荷、軽負荷との切替えを行って、前記負荷電流が前記電流しきい値に等しいか大きいときには前記一対のスイッチング素子をオンオフ制御し、前記負荷電流が前記電流しきい値より小さいときには、前記スイッチング素子のうち一方をオフするとともに他方のスイッチング素子をオンオフ制御してそのスイッチング回数を低減し、前記検出電圧信号が前記第２の基準電圧値より低い電圧値になるときは前記負荷電流と前記電流しきい値との大小関係にかかわらず前記一対のスイッチング素子をオンオフ制御することを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記一対のスイッチング素子は、ハイサイドトランジスタとローサイドトランジスタとを含むことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記制御回路は、第３、第４の基準電圧値を電圧下限値および電圧上限値としてヒステリシス電圧を設定して、前記負荷電圧を前記電圧上限値および前記電圧下限値とそれぞれ比較する第４の比較回路を備え、
前記負荷電流が前記電流しきい値より小さい場合において、
前記負荷電圧が前記電圧上限値より小さいときには、前記一対のスイッチング素子のうちハイサイドトランジスタをオンオフ制御し、その後に前記負荷電圧が前記電圧上限値を超えて大きくなったとき、前記ハイサイドトランジスタをオフ制御するとともに、前記負荷電圧が前記電圧下限値と等しいか大きいときには、前記ハイサイドトランジスタをオフ制御し、その後に前記負荷電圧が前記電圧下限値を超えて小さくなったとき、前記ハイサイドトランジスタをオンオフ制御することによって、前記負荷電圧を前記電圧上限値と前記電圧下限値との間に維持するようにしたことを特徴とする請求項２記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記制御回路は、第２の電流しきい値を設定する第５の比較回路を備え、
前記ハイサイドトランジスタをオンオフ制御する期間には、前記負荷電流を検出して、前記負荷電流が前記第２の電流しきい値を超えたとき、前記発振回路の発振周波数により規定された所定期間だけ前記ハイサイドトランジスタをオフ制御したことを特徴とする請求項３記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記第４の比較回路には、前記負荷電圧が前記電圧上限値を超えたときから所定周期を有するパルスのパルス数をカウントする計数回路を含み、
前記計数回路で定められたパルス数をカウントしたとき、前記負荷電圧が前記電圧下限値を超えて小さくなる前であっても、前記ハイサイドトランジスタをオンオフ制御するようにしたことを特徴とする請求項３または請求項４のいずれかに記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記第１の演算増幅回路には、その出力段と接地間に介挿されたボルテージフォロワ構成の第２の演算増幅回路を含み、
前記第２の演算増幅回路では一方の入力端子を出力端子と接続するとともに、他方の入力端子に一定電圧を印加することにより、前記第１の演算増幅回路の出力に下限リミット値を設定したことを特徴とする請求項１乃至請求項５のいずれかに記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記負荷電圧を検出する第１の電圧検出回路と、
前記第１の電圧検出回路とは別に検出した前記負荷電圧を前記第２および第４の比較回路に供給する第２の電圧検出回路と、
を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力電源に対して直列接続した一対のスイッチング素子をオンオフ制御するＤＣ／ＤＣコンバータに関し、特に、エネルギー変換効率を向上させた同期整流方式のＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】
図１０は、従来の同期整流方式のＤＣ／ＤＣコンバータの回路構成を示す図である。
【０００３】
この同期整流方式のＤＣ／ＤＣコンバータは、一対のスイッチング素子、例えばハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎによるプッシュプルスイッチ１と、出力回路２と、負荷が接続される出力端子３の負荷電圧を検出して一対のスイッチング素子をＰＷＭ制御するスイッチング電源制御用のＩＣ回路１００によって構成されている。
【０００４】
プッシュプルスイッチ１では、ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎのゲートを、それぞれＩＣ回路１００のＯＵＴＨ出力端子１０１、ＯＵＴＬ出力端子１０２に接続している。また、直流電源Ｅ１のマイナス端子を接地するとともに、そのプラス端子をハイサイドパワーＭＯＳＦＥＴＱｐのソースに接続し、ハイサイドパワーＭＯＳＦＥＴＱｐのドレインをローサイドパワーＭＯＳＦＥＴＱｎのドレインに接続し、ローサイドパワーＭＯＳＦＥＴＱｎのソースを接地している。
【０００５】
出力回路２では、プッシュプルスイッチ１のＭＯＳＦＥＴＱｐ，Ｑｎの接続点にダイオードＤのカソードとインダクタＬの一端をそれぞれ接続し、ダイオードＤのアノードを接地し、インダクタＬのもう一方の端子をコンデンサＣ１、出力端子３、及び検出抵抗Ｒ２の一端に接続し、コンデンサＣ１のもう一方の端子および検出抵抗Ｒ３の一端をそれぞれ接地している。
【０００６】
ＤＣ／ＤＣコンバータの出力端子３における負荷電圧は、検出抵抗Ｒ２，Ｒ３の接続点からＩＣ回路１００に帰還される。この帰還電圧は、ＩＮ１電圧検出端子１０３からＩＣ回路１００に取り込まれ、ＩＣ回路１００内の基準電圧回路１０で生成される基準電圧値Ｖｒｅｆと演算増幅器１１で比較増幅される。この比較増幅された信号は、発振器１２で発生する三角波（のこぎり波）電圧と比較器１３で比較され、矩形波電圧に変換される。変換された矩形波電圧はハイサイドドライバ１４、ローサイドドライバ１５で電流増幅され、ハイサイドドライバ１４側からは、ＯＵＴＨ出力端子１０１を介してハイサイドパワーＭＯＳＦＥＴＱｐのゲートに、ローサイドドライバ１５側からは、ＯＵＴＬ出力端子１０２を介してローサイドパワーＭＯＳＦＥＴＱｎのゲートに印加される。
【０００７】
このように、ＤＣ／ＤＣコンバータでは負荷電圧を常時検出して、負荷電圧とＩＣ回路１００内部の基準電圧値Ｖｒｅｆとの誤差信号を三角波電圧と比較し、ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎをオンオフするゲート信号を出力することにより、接続される負荷の大きさとは関係なしに、負荷電圧を常に一定となるようにＰＷＭ制御を行うものである。
【０００８】
上述した同期整流型のＤＣ／ＤＣコンバータでは、発振器１２の発振周波数が一定であることから、出力端子３に接続されている負荷の大きさが変動しても、常に発振器１２の発振周波数で決まる一定の周期で交互にハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎをオンオフ制御している。そのために、携帯用の電子機器などでは、ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎのようなプッシュプルスイッチ１の一対のスイッチング素子において、電池などの直流電源Ｅ１から供給される充電電流が大きな損失を生じる。
【０００９】
また、出力端子３に接続された負荷回路は電子機器の使用状況に応じて変動することがあって、とくに軽負荷時にはＩＣ回路１００でのエネルギー変換効率が低下するという問題があった。
【００１０】
そこで、後述する特許文献１では、スイッチングレギュレータ回路において高効率を広い電流範囲にわたって維持するための制御回路および方法が提案されている。
【００１１】
ここで提案されている回路によると、出力電圧が、出力コンデンサの電荷によって、実質的に制御された電圧（例えば、低出力電流）に維持され得る動作条件下で、１つまたはそれ以上のスイッチングトランジスタをターンオフするための制御信号が発生される。したがって、このような制御信号を発生している期間には、負荷は入力電源からの電力を消費しないので、レギュレータ効率を増加することができる。
【００１２】
【特許文献１】
特開平６−３０３７６６号公報（第１３頁〜第１６頁、図１、および図２）
【００１３】
【発明が解決しようとする課題】
しかし、従来の同期整流方式では、ヒステリシス比較器により軽負荷と判断されるまでの期間は、軽負荷であっても同期整流運転を続けるので、ローサイドパワーＭＯＳＦＥＴＱｎのスイッチングが行われている。また、ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎをオンオフするワンショット回路のデューティーサイクルが電流増幅器によって制御されるので、軽負荷であると判断されるまでは、帰還電圧Ｖｆｂが高いほど、より小さい負荷電流で作動して、そのスイッチング周波数が高くなる。したがって、スイッチングロスを十分に小さくすることができないという問題があった。
【００１４】
この発明の目的は、軽負荷時でのスイッチング素子のスイッチング回数を低減することによりスイッチングロスを減らして、エネルギー変換効率を高めたＤＣ／ＤＣコンバータを提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、入力電源からインダクタおよびコンデンサを介して供給される負荷電圧を検出することにより、前記入力電源に対して直列接続した一対のスイッチング素子をオンオフ制御して負荷に一定電圧を供給するＤＣ／ＤＣコンバータが提供される。このＤＣ／ＤＣコンバータは、前記負荷電圧に対する第１の基準電圧値を生成する第１の基準電圧回路と、前記第１の基準電圧値より低い第２の基準電圧値を生成する第２の基準電圧回路と、前記負荷電圧を検出した検出電圧信号の前記第１の基準電圧値からの誤差電圧を出力する第１の演算増幅回路と、一定周波数の三角波電圧信号を生成する発振回路と、前記第１の演算増幅回路からの誤差電圧を前記三角波電圧信号と比較する第１の比較回路と、前記検出電圧信号を前記第２の基準電圧値と比較する第２の比較回路と、前記インダクタに流れる負荷電流の上限値および下限値に相当する電圧をそれぞれ電圧上限値および電圧下限値とするヒステリシス特性を有する電流しきい値が設定される第３の比較回路とから構成される。
【００１６】
このＤＣ／ＤＣコンバータでは、前記負荷電流の大きさを検出することにより重負荷、軽負荷との切替えを行って、前記負荷電流が前記電流しきい値に等しいか大きいときには前記一対のスイッチング素子をオンオフ制御し、前記負荷電流が前記電流しきい値より小さいときには、前記スイッチング素子のうち一方をオフするとともに他方のスイッチング素子をオンオフ制御してそのスイッチング回数を低減し、前記検出電圧信号が前記第２の基準電圧値より低い電圧値になるときは前記負荷電流と前記電流しきい値との大小関係にかかわらず前記一対のスイッチング素子をオンオフ制御するので、負荷電流が小さくなる軽負荷時にはリプル電圧や周波数など出力電圧の品質を管理・制御しながら、一対のスイッチング素子におけるスイッチング回数を低減することによって、制御回路における損失を減らしてエネルギー変換効率を向上させることができる。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係るＤＣ／ＤＣコンバータの回路構成を示す図である。ここでは、図１０に示す従来装置と対応する部分に同一の符号を付けてあるが、この発明は、同期整流方式のＤＣ／ＤＣコンバータに関するすべての分野に適用可能なものである。
【００１８】
図１の出力回路２において、インダクタＬとコンデンサＣ１の間には電流検出用の抵抗Ｒ１を挿入する。電流検出用の抵抗Ｒ１は、その両端をそれぞれＩＣ回路１００のＶ＋電流検出端子１０５、Ｖ−電流検出端子１０６と接続して、負荷電流ＩＬの大きさに対応する電圧信号を抵抗Ｒ１から検出するようにしている。
【００１９】
また、ＤＣ／ＤＣコンバータの出力端子３には、検出抵抗Ｒ２，Ｒ３からなる第１の電圧検出回路と同様の、検出抵抗Ｒ４，Ｒ５からなる第２の電圧検出回路を設けている。この検出抵抗Ｒ４，Ｒ５の接続点からは、ＩＣ回路１００のＩＮ２電圧検出端子１０４に対して負荷電圧を帰還している。
【００２０】
ＩＣ回路１００のＩＮ２電圧検出端子１０４は、ヒステリシスコンパレータ（第４の比較回路）１６の入力端子に接続されている。ヒステリシスコンパレータ１６には、ヒステリシス電圧として第３の基準電圧値である電圧下限値Ｖｒｅｆ＿Ｌおよび第４の基準電圧値である電圧上限値Ｖｒｅｆ＿Ｈが設定され、その出力端子はＡＮＤゲート１７の入力端子と接続されている。このＡＮＤゲート１７は、ＯＲゲート１８、およびＯＲゲート１９とともにハイサイドドライバ１４に対するゲート回路を構成している。
【００２１】
第１の基準電圧値Ｖｒｅｆを生成する基準電圧回路１０は演算増幅器（第１の演算増幅回路）１１と接続され、この演算増幅器１１からは負荷電圧と第１の基準電圧値Ｖｒｅｆとの誤差電圧が帰還電圧信号Ｖｆｂとして出力される。ここで比較増幅された帰還電圧信号Ｖｆｂは、発振器１２で発生する三角波（のこぎり波）電圧と比較器（第１の比較回路）１３で比較される。また、比較器１３の出力端子は、ＡＮＤゲート２０の入力端子と接続されていて、ＡＮＤゲート２０から矩形波電圧をＯＲゲート１８とＯＲゲート１９を介してハイサイドドライバ１４に供給するとともに、ローサイドドライバ１５にはＡＮＤゲート２０から直接供給している。
【００２２】
ＩＣ回路１００の基準電圧回路２１はコンパレータ（第２の比較回路）２２の非反転入力端子と接続され、コンパレータ２２の反転入力端子には、ＩＮ２電圧検出端子１０４から負荷電圧が供給される。この基準電圧回路２１は、第２の基準電圧値Ｖｒｅｆ＿ｌｍｔを生成するものであって、この第２の基準電圧値Ｖｒｅｆ＿ｌｍｔは、基準電圧回路１０で生成される第１の基準電圧値Ｖｒｅｆより３０ｍＶ程度低くなるように設計されている。また、コンパレータ２２では、負荷電圧を第２の基準電圧値Ｖｒｅｆ＿ｌｍｔと比較して、その比較結果をＯＲゲート２３を介してＡＮＤゲート２０への制御信号として出力するとともに、インバータ２４に対しても出力している。
【００２３】
抵抗Ｒ１から負荷電流ＩＬに応じた電圧信号が供給されるＶ＋電流検出端子１０５とＶ−電流検出端子１０６は、それぞれヒステリシスコンパレータ（第３の比較回路）３１の入力端子に接続している。また、Ｖ＋電流検出端子１０５はコンパレータ（第５の比較回路）２９の非反転入力端子に接続し、Ｖ−電流検出端子１０６はオフセット電源Ｅ２を介してコンパレータ２９の反転入力端子に接続している。
【００２４】
ＲＳフリップフロップ２７は、そのセット入力端子Ｓが一定周波数の三角波電圧信号を生成する発振器１２と接続され、そのリセット入力端子Ｒがコンパレータ２９の出力端子と接続されている。ＲＳフリップフロップ２７の出力端子は、ＡＮＤゲート２８とＯＲゲート１９を介してハイサイドドライバ１４と接続され、このハイサイドドライバ１４に対して所定のスイッチング信号を供給している。
【００２５】
ここで、Ｖ＋電流検出端子１０５とＶ−電流検出端子１０６の電圧降下がヒステリシスコンパレータ３１の電圧下限値Ｖｃ＿Ｌ以下であれば、ヒステリシスコンパレータ３１の出力電圧はＬｏｗ（以下、“Ｌ”レベルという。）となり、電圧上限値Ｖｃ＿Ｈ以上であればヒステリシスコンパレータ３１の出力電圧はＨｉｇｈ（以下、“Ｈ”レベルという。）となる。また、ヒステリシスコンパレータ３１はコンパレータ２２の出力端子と接続する第３番目の入力端子であるセット信号端子３２を備え、コンパレータ２２から“Ｈ”レベルの出力電圧信号が入力された時だけ、電圧上限値Ｖｃ＿Ｈを電圧下限値Ｖｃ＿Ｌと同一にする機能をもつ。ヒステリシスコンパレータ３１の出力端子は、インバータ２５を介してＡＮＤゲート２６の一方の入力端子と接続されるとともに、ＯＲゲート２３を介してＡＮＤゲート２０の一方の入力端子と接続されている。
【００２６】
このＩＣ回路１００では、ヒステリシスコンパレータ３１の出力電圧が“Ｈ”レベルとなった場合には、出力端子３に接続された負荷回路が重負荷であると認識し、それが“Ｌ”レベルとなった場合には軽負荷であると認識して、以下に説明するように、ＤＣ／ＤＣコンバータの制御方式を切替えている。
【００２７】
（１）重負荷時の制御方式
最初に、ヒステリシスコンパレータ３１の出力電圧が“Ｈ”レベルとなった場合について説明する。
【００２８】
このヒステリシスコンパレータ３１の“Ｈ”レベルの出力電圧は、ＯＲゲート２３を介してＡＮＤゲート２０に入力される。さらに、インバータ２５およびＡＮＤゲート２６を介してＡＮＤゲート１７に伝達され、ＡＮＤゲート１７の出力電圧を“Ｌ”レベルに、また、インバータ２５およびＡＮＤゲート２６を介してＡＮＤゲート２８に伝達され、ＡＮＤゲート２８の出力電位を“Ｌ”レベルにする。これにより、比較器１３の出力電圧はＡＮＤゲート２０、ＯＲゲート１８およびＯＲゲート１９を介してハイサイドドライバ１４に伝達され、ＯＵＴＨ出力端子１０１からハイサイドパワーＭＯＳＦＥＴＱｐをスイッチング制御し、ＡＮＤゲート２０を介してローサイドドライバ１５にも伝達され、ＯＵＴＬ出力端子１０２からローサイドパワーＭＯＳＦＥＴＱｎをスイッチング制御して、従来と同様のＰＷＭ制御を行う。
【００２９】
（２）軽負荷時の制御方式
次に、ヒステリシスコンパレータ３１の出力電圧が“Ｌ”レベルとなった場合について説明する。
【００３０】
負荷電圧を検出する第２の検出抵抗Ｒ４，Ｒ５は、検出抵抗Ｒ２，Ｒ３と同一の構成を有しており、それらの抵抗値は、コンデンサＣ１の出力電圧が定格出力時に、ＩＮ１電圧検出端子１０３とＩＮ２電圧検出端子１０４にそれぞれ伝達される電圧が基準電圧回路１０で生成される第１の基準電圧値Ｖｒｅｆの値と同一となるように設定している。
【００３１】
したがって、定格出力時には、ＩＮ２電圧検出端子１０４への帰還電圧は、ほぼ第１の基準電圧値Ｖｒｅｆに等しく、コンパレータ２２の出力電圧は“Ｌ”レベルである。そこで、ＯＲゲート２３への入力電圧は両方とも“Ｌ”レベルとなり、比較器１３の出力電圧にかかわらず、ＡＮＤゲート２０の出力電圧は“Ｌ”レベルとなる。これにより、ローサイドドライバ１５を介してＯＵＴＬ出力端子１０２には“Ｌ”レベルのゲート信号が出力され、ローサイドパワーＭＯＳＦＥＴＱｎではオフ制御が継続される。
【００３２】
ハイサイドドライバ１４については、インバータ２４とインバータ２５の出力電圧が“Ｈ”レベルとなり、ＡＮＤゲート２６の出力電圧は“Ｈ”レベルとなる。そのため、第２の検出抵抗Ｒ４，Ｒ５からＩＮ２電圧検出端子１０４を介してヒステリシスコンパレータ１６に帰還する検出電圧信号Ｖｏにより、ＡＮＤゲート１７、ＯＲゲート１８、およびＯＲゲート１９を介してハイサイドドライバ１４が駆動され、ここからＯＵＴＨ出力端子１０１を介してハイサイドパワーＭＯＳＦＥＴＱｐをスイッチング制御することになる。
【００３３】
以下、この軽負荷の期間におけるハイサイドパワーＭＯＳＦＥＴＱｐのスイッチング制御について、さらに詳細に説明する。
コンデンサＣ１の出力電圧は、第２の検出抵抗Ｒ４，Ｒ５からＩＮ２電圧検出端子１０４を介してヒステリシスコンパレータ１６に入力される。この入力信号を検出電圧信号Ｖｏとすると、この検出電圧信号Ｖｏがヒステリシスコンパレータ１６に設定された電圧上限値（第４の基準電圧値）Ｖｒｅｆ＿Ｈを超えるまでは、ヒステリシスコンパレータ１６の出力電圧は“Ｌ”レベルであり、その後に一旦電圧上限値Ｖｒｅｆ＿Ｈを超えると“Ｈ”レベルに切り替わる。ヒステリシスコンパレータ１６の出力電圧が“Ｈ”レベルになると、今度は、検出電圧信号Ｖｏが電圧下限値（第３の基準電圧値）Ｖｒｅｆ＿Ｌより低くなるまでは“Ｈ”レベルを維持し、その後に電圧下限値Ｖｒｅｆ＿Ｌを超えると、ヒステリシスコンパレータ１６の出力電圧は“Ｌ”レベルになる。
【００３４】
こうして、検出電圧信号Ｖｏは２つの基準電圧値である電圧下限値Ｖｒｅｆ＿Ｌと電圧上限値Ｖｒｅｆ＿Ｈの間で制御されることになる。すなわち、ヒステリシスコンパレータ１６の出力電圧が“Ｌ”レベルになると、ハイサイドパワーＭＯＳＦＥＴＱｐはオンオフ動作をする。そして、ハイサイドパワーＭＯＳＦＥＴＱｐがオンオフ動作をする期間中には、ＲＳフリップフロップ２７が電流リミッタとして動作して、ＡＮＤゲート２８を介してパルスバイパルス（Ｐｕｌｓｅ−ｂｙ−ｐｕｌｓｅ）制御される。すなわち、ＲＳフリップフロップ２７にオフセット電源Ｅ２を備えたコンパレータ２９からリセット信号が供給され、発振器１２から三角波電圧信号の各周期毎にセット信号が供給されることにより、ＲＳフリップフロップ２７からＡＮＤゲート２８を介してハイサイドパワーＭＯＳＦＥＴＱｐを一定周期でオンオフすることができる。このとき、電流リミッタ値Ｉｌｉｍｉｔの大きさは、オフセット電源Ｅ２により設定される。
【００３５】
（３）重負荷への過渡時の制御方式
次に、ヒステリシスコンパレータ３１の出力電圧が“Ｌ”レベルになって、再び軽負荷運転から重負荷へ移行する過渡時の制御について説明する。
【００３６】
軽負荷運転中に徐々に負荷の大きさが増加するとき、軽負荷時の電流リミッタ値Ｉｌｉｍｉｔによって負荷への電流供給が困難になる。したがって、徐々に負荷電圧が低下することになり、負荷の検出電圧信号Ｖｏが基準電圧回路２１の第２の基準電圧値Ｖｒｅｆ＿ｌｍｔ以下になると、コンパレータ２２の出力電圧が“Ｌ”レベルから“Ｈ”レベルに切り替わる。
【００３７】
この“Ｈ”レベルの出力電圧がＯＲゲート２３を介してＡＮＤゲート２０に供給されるとともに、インバータ２４およびＡＮＤゲート２６を介してＡＮＤゲート１７にも供給される。これにより軽負荷時の信号経路であるヒステリシスコンパレータ１６−ＡＮＤゲート１７−ＯＲゲート１８から、重負荷時の信号経路である演算増幅器１１−比較器１３−ＡＮＤゲート２０に切り替わり、ＡＮＤゲート２８によって軽負荷時のリミッタが解除される。また、ヒステリシスコンパレータ３１のセット信号端子３２にも“Ｈ”レベルの出力電圧が与えられて、重負荷運転モードに移行することになる。
【００３８】
図２は、図１のＤＣ／ＤＣコンバータで出力電流（出力端子３より図示しない外部負荷に供給する電流）が１００ｍＡ〜１Ａ程度の軽負荷時における動作を示すタイミング図である。
【００３９】
上述した制御回路において、例えば出力電流が１００ｍＡ〜１Ａ程度の軽負荷時動作について説明する。同図（ａ）に示すように検出電圧信号Ｖｏは、２つの基準電圧値（Ｖｒｅｆ＿ＬとＶｒｅｆ＿Ｈ）の間で制御される。検出電圧信号Ｖｏが電圧上限値ｒｅｆ＿Ｈを超えるまでは、ハイサイドパワーＭＯＳＦＥＴＱｐがオンオフを繰り返して、徐々に検出電圧信号Ｖｏが増加する。また、同図（ｃ）に示す負荷電流ＩＬも電流リミッタ値Ｉｌｉｍｉｔ以下で増減を繰り返す。
【００４０】
以上、第１の実施形態では、負荷電圧に対する第１の基準電圧値Ｖｒｅｆを生成する基準電圧回路１０と、第１の基準電圧値Ｖｒｅｆより低い第２の基準電圧値Ｖｒｅｆ＿ｌｍｔを生成する基準電圧回路２１と、負荷電圧を検出した検出電圧信号Ｖｏの第１の基準電圧値Ｖｒｅｆからの誤差電圧を出力する演算増幅器１１と、一定周波数の三角波電圧信号を生成する発振器１２と、演算増幅器１１からの誤差電圧を三角波電圧信号と比較する比較器１３と、検出電圧信号Ｖｏを第２の基準電圧値Ｖｒｅｆ＿ｌｍｔと比較するコンパレータ２２と、インダクタＬに流れる負荷電流ＩＬの上限値および下限値に相当する電圧をそれぞれ電圧上限値Ｖｃ＿Ｈおよび電圧下限値Ｖｃ＿Ｌとするヒステリシス特性を有する電流しきい値が設定されたコンパレータ３１と、を含む制御回路を備え、負荷電流ＩＬの大きさを検出することにより重負荷、軽負荷との切替えを行って、重負荷と判断されるときにはハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎをオンオフ制御し、軽負荷と判断されるときには、スイッチング素子のうちローサイドパワーＭＯＳＦＥＴＱｎをオフにしてハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御するとともにスイッチング回数を低減し、軽負荷から重負荷へ移行する場合、検出電圧信号Ｖｏが第２の基準電圧値Ｖｒｅｆ＿ｌｍｔより低い電圧値となる重負荷時には、再び一対のスイッチング素子（ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎ）をオンオフ制御している。したがって、軽負荷時でのスイッチング素子のスイッチング回数を低減することにより制御回路における損失を減らすことができる。
【００４１】
また、このスイッチング電源制御用のＩＣ回路１００は、第３、第４の基準電圧値を電圧下限値Ｖｒｅｆ＿Ｌおよび電圧上限値Ｖｒｅｆ＿Ｈとしてヒステリシス電圧が設定され、検出電圧信号Ｖｏを電圧上限値Ｖｒｅｆ＿Ｈおよび電圧下限値Ｖｒｅｆ＿Ｌとそれぞれ比較するヒステリシスコンパレータ１６を備え、検出電圧信号Ｖｏが電圧上限値Ｖｒｅｆ＿Ｈより小さいときには、ハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御し、その後に検出電圧信号Ｖｏが電圧上限値Ｖｒｅｆ＿Ｈを超えて大きくなったとき、ハイサイドパワーＭＯＳＦＥＴＱｐをオフ制御するとともに、検出電圧信号Ｖｏが電圧下限値Ｖｒｅｆ＿Ｌと等しいか大きいときには、ハイサイドパワーＭＯＳＦＥＴＱｐをオフ制御し、その後に検出電圧信号Ｖｏが電圧下限値Ｖｒｅｆ＿Ｌを超えて小さくなったとき、ハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御することによって、検出電圧信号Ｖｏを電圧上限値Ｖｒｅｆ＿Ｈと電圧下限値Ｖｒｅｆ＿Ｌとの間に維持するようにしている。
【００４２】
さらに、このスイッチング電源制御用のＩＣ回路１００は、コンパレータ２９により設定される電流リミッタ値Ｉｌｉｍｉｔによって、ハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御する期間には負荷電流ＩＬを検出して、負荷電流ＩＬが電流リミッタ値Ｉｌｉｍｉｔを超えたとき、発振器１２の発振周波数により規定された所定期間だけハイサイドパワーＭＯＳＦＥＴＱｐをオフ制御している。
【００４３】
しかし、ヒステリシスコンパレータ１６では検出電圧信号Ｖｏが電圧上限値ｒｅｆ＿Ｈを超えると、ハイサイドパワーＭＯＳＦＥＴＱｐはオフ状態を継続するようになる。したがって、検出電圧信号Ｖｏは負荷の大きさに応じてその後徐々に低下していき、基準電圧値Ｖｒｅｆ＿Ｌに達すると、図２（ｂ）に示すように、再びハイサイドパワーＭＯＳＦＥＴＱｐはオンとオフを繰り返す。なお、軽負荷時においては、ローサイドパワーＭＯＳＦＥＴＱｎは全区間でオフ状態が維持される。
【００４４】
図３は、図１のＤＣ／ＤＣコンバータで出力電流が１ｍＡ〜１００ｍＡ程度の軽負荷時における動作を示すタイミング図である。この図３の場合、図２の動作と同様の制御が行われるが、負荷電流ＩＬが小さくなるにつれて周期Ｔが徐々に大きくなって、数Ｈｚ程度にまで周波数は低下する。
【００４５】
（第２の実施形態）
図４は、ヒステリシスコンパレータ１６の詳細な回路構成を示す図である。
４０は、ＩＮ２電圧検出端子１０４と接続され、抵抗Ｒ４，Ｒ５で検出された検出電圧信号Ｖｏが入力する負荷電圧入力端子、４１，４２はそれぞれ電圧上限値ｒｅｆ＿Ｈ、基準電圧値Ｖｒｅｆ＿Ｌが入力する入力端子である。インバータ４３は、比較器４６の出力信号を反転してアナログスイッチ４５をオンオフ制御している。
【００４６】
ここで、アナログスイッチ４４は、比較器４６の出力電圧が“Ｈ”レベルでオン、“Ｌ”レベルでオフとなる。また、アナログスイッチ４５は、その逆のオンオフ動作を行うものである。
【００４７】
ヒステリシスコンパレータ１６における２つの基準電圧値Ｖｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｈは、いずれも図１に示す基準電圧回路１０で生成される第１の基準電圧値Ｖｒｅｆより数１０ｍＶ大きい電圧として、それぞれ入力端子４１，４２に供給されている。検出電圧信号Ｖｏが電圧上限値ｒｅｆ＿Ｈと電圧下限値Ｖｒｅｆ＿Ｌより小さい場合、比較器４６の出力電圧は“Ｈ”レベルとなり、アナログスイッチ４４がオンとなって、電圧上限値ｒｅｆ＿Ｈが比較器４６のプラス入力に対して供給される。
【００４８】
検出電圧信号Ｖｏが電圧上限値ｒｅｆ＿Ｈを超えるまでは、この状態が継続される。検出電圧信号Ｖｏが電圧上限値ｒｅｆ＿Ｈを超えると比較器４６の出力は“Ｌ”レベルとなり、アナログスイッチ４４がオフとなり、アナログスイッチ４５がオンとなる。したがって、電圧下限値Ｖｒｅｆ＿Ｌが比較器４６のプラス入力に対して供給され、検出電圧信号Ｖｏが電圧下限値Ｖｒｅｆ＿Ｌ以下になるまでは、比較器４６の出力電圧は“Ｌ”レベルを継続する。電圧下限値Ｖｒｅｆ＿Ｌ以下になると、比較器４６の出力電圧は“Ｈ”レベルとなる。
【００４９】
この一連の動作によって、図１の検出電圧信号Ｖｏは常に２つの基準電圧値（Ｖｒｅｆ＿ＬとＶｒｅｆ＿Ｈ）の間で、図２と図３で示すような動作を行う。出力電流が１ｍＡ〜１００ｍＡのように小さくなると、図３で示すように一周期Ｔが長くなり、その周波数が数Ｈｚまで低下してしまうことになる。
【００５０】
図５は、図４のヒステリシスコンパレータ１６に周波数リミッタを設けた第２の実施の形態に係る回路構成を示す図である。
第２の実施形態では、図４のヒステリシスコンパレータ１６にＯＲゲート５３、カウンタ５０を組み込んで周波数リミッタを設けて、新たなヒステリシスコンパレータを構成している。カウンタ５０では、比較器４６から出力されるＶｓｉｇ信号は、インバータ４７を介して出力端子４８から出力される。
【００５１】
ここで、Ｖｓｉｇ信号が“Ｈ”レベルから“Ｌ”レベルへ立下がるタイミングを、カウンタ５０のセット信号端子５２により検出するとともに、矩形波信号ｆＩＮの入力端子４９において、その時刻から一定の周波数の矩形波信号ｆＩＮをカウントして、ｎ回カウント後に、出力端子４８に“Ｌ”レベルから“Ｈ”レベルへ変化するワンパルス出力信号を発生するようにしている。このワンパルス出力信号は、ＯＲゲート５３において比較器４６からのＶｓｉｇ信号電圧との論理和演算を行って、インバータ４３とアナログスイッチ４４とに入力している。これにより、負荷電流が小さくなっても周波数の低下を回避できる。
【００５２】
つぎに、この図５に示すようなヒステリシスコンパレータに変更した場合の、図１におけるＩＣ回路１００の動作を説明する。図６は、図５のヒステリシスコンパレータによる電源ＩＣの動作を示すタイミング図である。
【００５３】
図６に示すように、時間Ｔｏは固定であり、その値は任意の大きさに決められる。さらに、検出電圧信号Ｖｏの電圧変動値ΔＶは、図４のように周波数リミッタがないヒステリシスコンパレータ１６を使用した場合に比べて小さくなり、出力電圧の品質も向上する。
【００５４】
（第３の実施の形態）
図７は、図１の演算増幅器１１にさらに別の演算増幅器６７を付加した回路構成を示す図であり、図８は、通常の演算増幅器の回路構成を示す図である。
【００５５】
図８に示す通常の演算増幅器１１では、電源６２とＰＭＯＳトランジスタ６３のソースを接続し、ＰＭＯＳトランジスタ６３のドレインと出力端子６５とＮＭＯＳトランジスタ６４のドレインを接続し、ＮＭＯＳトランジスタ６４のソースを接地した回路構成である。
【００５６】
ここでは、−入力端子６１が＋入力端子６０より高い電圧を維持した場合、その出力端子６５は接地電位まで下がってしまう。これを回避するために、図７に示すように、演算増幅器１１にさらにもう一つの演算増幅器（第２の演算増幅回路）６７を付加して、演算増幅回路を構成して、演算増幅器１１の出力信号に対する下限リミッタを設けている。
【００５７】
すなわち、演算増幅器６７のプラス入力端子６６に一定電圧値Ｖｌｉｍｉｔを供給して、演算増幅器６７のマイナス入力を演算増幅器６７の出力端子、およびＮＭＯＳトランジスタ６４のソースに接続して構成している。このように構成された演算増幅器では、一定電圧値Ｖｌｉｍｉｔによって帰還電圧信号Ｖｆｂの下限リミッタ電圧が規定される。
【００５８】
図９は、通常のエラーアンプ用の演算増幅器（図８）の動作信号と下限リミッタを設けたエラーアンプ用の演算増幅器（図７）の動作信号を比較して示すタイミング図である。
【００５９】
従来のエラーアンプ用の演算増幅器である図８と出力の下限リミッタを設けた図７のエラーアンプ用の演算増幅器を図１に適用した時の軽負荷から重負荷に移行する過渡期の検出電圧信号Ｖｏは、図９（ａ）に示す場合に比較して、下限リミッタを備えた演算増幅器によるＰＷＭ制御では、第１の基準電圧値Ｖｒｅｆに復帰するまでの期間Ｔａが短くなり、正常な制御への戻りが速くなる利点がある。
【００６０】
なお、上述した実施の形態におけるＩＣ回路１００では、負荷電圧が電圧上限値Ｖｒｅｆ＿Ｈより小さいときには、一対のスイッチング素子のうちハイサイドトランジスタであるハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御し、その後に負荷電圧が電圧上限値Ｖｒｅｆ＿Ｈを超えて大きくなったとき、ハイサイドパワーＭＯＳＦＥＴＱｐをオフ制御するとともに、負荷電圧が電圧下限値Ｖｒｅｆ＿Ｌと等しいか大きいときには、ハイサイドパワーＭＯＳＦＥＴＱｐをオフ制御し、その後に負荷電圧が電圧下限値Ｖｒｅｆ＿Ｌを超えて小さくなったときに、ハイサイドパワーＭＯＳＦＥＴＱｐをオンオフ制御することによって、負荷電圧を電圧上限値Ｖｒｅｆ＿Ｈと電圧下限値Ｖｒｅｆ＿Ｌとの間に維持するように論理回路を構成したが、ハイサイドパワーＭＯＳＦＥＴＱｐとローサイドパワーＭＯＳＦＥＴＱｎとをそれぞれ逆転して制御するような論理回路構成であってもよい。
【００６１】
【発明の効果】
以上に説明したように、この発明のＤＣ／ＤＣコンバータによれば、軽負荷時にエネルギー変換効率が向上するとともに、負荷電圧におけるリプル電圧制御を確実に行うことができ、軽負荷から重負荷への過渡的な電圧変動に短時間に応答できるなどの利点がある。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＤＣ／ＤＣコンバータの回路構成を示す図である。
【図２】図１のＤＣ／ＤＣコンバータで負荷が１００ｍＡ〜１Ａ程度の軽負荷時における動作を示すタイミング図である。
【図３】図１のＤＣ／ＤＣコンバータで負荷が１ｍＡ〜１００ｍＡ程度の軽負荷時における動作を示すタイミング図である。
【図４】ヒステリシスコンパレータの詳細な回路構成を示す図である。
【図５】図４のヒステリシスコンパレータに周波数リミッタを設けた第２の実施の形態に係る回路構成を示す図である。
【図６】図５のヒステリシスコンパレータによる電源ＩＣの動作を示すタイミング図である。
【図７】図１の演算増幅器にさらにもう一つの演算増幅器を付加した回路構成を示す図である。
【図８】通常の演算増幅器の回路構成を示す図である。
【図９】従来のエラーアンプ用の演算増幅器（図８）の動作信号と下限リミッタを設けたエラーアンプ用の演算増幅器（図７）の動作信号とを比較して示すタイミング図である。
【図１０】従来の同期整流方式のＤＣ／ＤＣコンバータの回路構成を示す図である。
【符号の説明】
１  プッシュプルスイッチ（一対のスイッチング素子）
Ｅ１  直流電源（入力電源）
２  出力回路
Ｑｐ  ハイサイドパワーＭＯＳＦＥＴ（ハイサイドトランジスタ）
Ｑｎ  ローサイドパワーＭＯＳＦＥＴ（ローサイドトランジスタ）
Ｄ  ダイオード
Ｌ  インダクタ
Ｃ１  コンデンサ
Ｒ１〜Ｒ５  抵抗
３  出力端子
１０  基準電圧回路（第１の基準電圧回路）
１１  演算増幅器（第１の演算増幅回路）
１２  発振器（発振回路）
１３  比較器（第１の比較回路）
１４  ハイサイドドライバ
１５  ローサイドドライバ
１６  ヒステリシスコンパレータ（第４の比較回路）
１７  ＡＮＤゲート
１８  ＯＲゲート
１９  ＯＲゲート
２０  ＡＮＤゲート
２１  基準電圧回路（第２の基準電圧回路）
２２  コンパレータ（第２の比較回路）
２３  ＯＲゲート
２４  インバータ
２５  インバータ
２６  ＡＮＤゲート
２７  ＲＳフリップフロップ
２８  ＡＮＤゲート
２９  コンパレータ（第５の比較回路）
Ｅ２  オフセット電源
３１  ヒステリシスコンパレータ（第３の比較回路）
３２  セット信号端子
５０  カウンタ（計数回路）
６７  演算増幅器（第２の演算増幅回路）
１００  ＩＣ回路
１０１  ＯＵＴＨ出力端子
１０２  ＯＵＴＬ出力端子
１０３  ＩＮ１電圧検出端子
１０４  ＩＮ２電圧検出端子
１０５  Ｖ＋電流検出端子
１０６  Ｖ−電流検出端子
Ｖｃ＿Ｈ  電圧上限値
Ｖｃ＿Ｌ  電圧下限値
Ｖｒｅｆ  第１の基準電圧値
Ｖｒｅｆ＿ｌｍｔ  第２の基準電圧値
Ｖｒｅｆ＿Ｌ  電圧下限値（第３の基準電圧値）
Ｖｒｅｆ＿Ｈ  電圧上限値（第４の基準電圧値）
Ｉｌｉｍｉｔ  電流リミッタ値
Ｖｌｉｍｉｔ  一定電圧値
Ｖｏ  検出電圧信号
Ｖｆｂ  帰還電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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