(57)【要約】  【課題】  必要とするトランジスタサイズの増大を抑制すると共に、消費電流を低減することができる利得切換増幅回路を提供する。  【解決手段】  トランジスタＱ１〜Ｑ６は、ベースを共通にして入力端子に接続され、入力信号を増幅してコレクタ電流Ｉｃ１〜Ｉｃ６をそれぞれ出力する分流回路を構成する。Ｑ１〜Ｑ６の各コレクタには、Ｑ７、Ｑ８及びＱ１７、Ｑ１８からなる差動増幅回路と、Ｑ９〜Ｑ２６からなる４つの多出力型差動増幅回路で構成される２の累乗分の１切換型分流回路が出力端子に対して並列に接続される。各２の累乗分の１切換型分流回路は、利得切換端子を介して入力される２進符号の利得切換信号に従って、電流Ｉｃ１〜Ｉｃ６の２の累乗分の１、又は０をそれぞれ出力する。【選択図】  図２
2005117517.tif 000002
【特許請求の範囲】
【請求項１】
２進符号で表された利得切換信号に従って利得切換を行う利得切換増幅回路であって、
入力信号を複数の異なる比の電流に変換する分流回路と、
前記分流回路の変換された各電流を前記利得切換信号に従って２の累乗分の１の電流、又は０に変換する２の累乗分の１切換型分流回路とを備え、
前記２の累乗分の１切換型分流回路により変換された各電流を加算して出力する利得切換増幅回路。
【請求項２】
請求項１記載の利得切換増幅回路であって、
前記２の累乗分の１切換型分流回路は、
ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを出力とする第１のトランジスタと、
ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続する第２のトランジスタと、
を有する差動増幅回路を含んで構成される利得切換増幅回路。
【請求項３】
請求項１記載の利得切換増幅回路であって、
前記２の累乗分の１切換型分流回路は、
ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを電源に接続する第１のトランジスタと、
ベースを前記利得切換信号の入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを出力とする第２のトランジスタと、
ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第２のトランジスタと等しい第３のトランジスタと、
ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第１のトランジスタと等しい第４のトランジスタと、
を有する多出力型差動増幅回路を含んで構成される利得切換増幅回路。
【請求項４】
請求項１記載の利得切換増幅回路であって、
前記２の累乗分の１切換型分流回路は、
ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを出力とする第１のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続する第２のトランジスタとを有する差動増幅回路と、
ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを電源に接続する第３のトランジスタと、ベースを前記利得切換信号の入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを出力とする第４のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第４のトランジスタと等しい第５のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第３のトランジスタと等しい第６のトランジスタとを有する多出力型差動増幅回路と、
を含んで構成される利得切換増幅回路。
【請求項５】
請求項２ないし４のいずれか一項記載の利得切換増幅回路であって、
前記２の累乗分の１切換型分流回路の個数と分流比をそれぞれ同一にして構成される利得切換増幅回路。
【請求項６】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタを接地し、コレクタを出力とする複数のトランジスタを有する増幅回路を含んで構成される利得切換増幅回路。
【請求項７】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する増幅回路を含んで構成される利得切換増幅回路。
【請求項８】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタを接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタを接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【請求項９】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【請求項１０】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタを前記正相用増幅回路の対応するトランジスタのエミッタに共通接続し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【請求項１１】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して中点に接続すると共に、前記中点をトランジスタサイズに比例した電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗を介して対応する正相用増幅回路の前記中点に共通接続し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【請求項１２】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
前記正相用増幅回路のトランジスタのエミッタと、対応する前記逆相用トランジスタのエミッタとの間に介挿したトランジスタサイズに反比例する抵抗と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【請求項１３】
請求項１ないし５のいずれか一項記載の利得切換増幅回路であって、
前記分流回路は、
ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、
ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、
前記正相用増幅回路のトランジスタのエミッタと、対応する前記逆相用トランジスタのエミッタとの間に介挿したトランジスタサイズに反比例する抵抗と、
を備える平衡型増幅回路を含んで構成される利得切換増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信機や送信機などの通信装置の増幅部などに用いられる利得切換増幅回路に関する。
【背景技術】
【０００２】
図１９に従来の利得切換増幅回路の構成例を示す。同図において、トランジスタＱ１〜Ｑ６はベースを共通として入力端子に接続されている。また、Ｑ１〜Ｑ６のトランジスタサイズは等しくなっている。このため、各トランジスタのＶｂｅは等しく、コレクタ電流Ｉｃ１〜Ｉｃ６は入力電圧に比例した同一の値となる。
【０００３】
トランジスタＱ１のコレクタには、利得切換端子ＳＷ５、ＳＷ５Ｂに入力される利得切換信号Ｖｂ５、Ｖｂ５ｂに従って、電流値Ｉｃ１をそのまま出力するか、又は０を出力する差動増幅回路から構成された第１の２の累乗分の１切換型分流回路が接続される。また、トランジスタＱ２のコレクタには、利得切換端子ＳＷ４及びＳＷ４Ｂに入力される利得切換信号Ｖｂ４、Ｖｂ４ｂに従って、電流値Ｉｃ２／２又は０を出力する多出力型差動増幅回路で構成された第２の２の累乗分の１切換型分流回路が接続される。
【０００４】
同様に、トランジスタＱ３のコレクタには、利得切換端子ＳＷ３及びＳＷ３Ｂに入力される利得切換信号Ｖｂ３、Ｖｂ３ｂに従って、電流値Ｉｃ３／４又は０を出力する多出力型差動増幅回路で構成された第３の２の累乗分の１切換型分流回路が接続され、トランジスタＱ４のコレクタには、利得切換端子ＳＷ２及びＳＷ２Ｂに入力される利得切換信号Ｖｂ２、Ｖｂ２ｂに従って、電流値Ｉｃ４／８又は０を出力する多出力型差動増幅回路で構成された第４の２の累乗分の１切換型分流回路が接続される。
【０００５】
さらに、トランジスタＱ５のコレクタには、利得切換端子ＳＷ１及びＳＷ１Ｂに入力される利得切換信号Ｖｂ１、Ｖｂ１ｂに従って、電流値Ｉｃ５／１６又は０を出力する多出力型差動増幅回路で構成された第５の２の累乗分の１切換型分流回路が接続され、トランジスタＱ６のコレクタには、利得切換端子ＳＷ０及びＳＷ０Ｂに入力される利得切換信号Ｖｂ０、Ｖｂ０ｂに従って、電流値Ｉｃ６／３２又は０を出力する多出力型差動増幅回路で構成された第６の２の累乗分の１切換型分流回路が接続される。
【０００６】
また、前記第１〜第６の２の累乗分の１切換型分流回路の各出力は共通にまとめられて出力端子に接続されている。ここで、Ｉｃ１〜Ｉｃ６は同一の値であるため、出力には、入力電圧に比例し、切換入力を２進の重みとした利得切換が行われた電流が出力されることになる。これについては後で詳細に述べる。
【０００７】
ここで、差動増幅回路における利得の２の累乗分の１切換動作について、図２０を参照しながら説明する。
【０００８】
図２０において、差動増幅回路は差動対トランジスタＱ１、Ｑ２から構成されており、各ベースに入力される利得切換信号Ｖｂ、Ｖｂｂに従って入力信号Ｖｅの増幅利得が制御され、Ｑ１、Ｑ２の各コレクタからそれぞれＩｃ１、Ｉｃ２の電流が出力される。
【０００９】
ボルツマン定数をｋ、絶対温度をＴ、電子の電荷をｑ、Ｖｔ＝ｋ・Ｔ／ｑとして、周知のエバース・モルの式を適用すると、以下の関係が成り立つ。
Ｖｂｅ１＝Ｖｂ−Ｖｅ
＝Ｖｔ・ｌｎ（Ｉｃ１／Ｉｓ）
Ｖｂｅ２＝Ｖｂｂ−Ｖｅ
＝Ｖｔ・ｌｎ（Ｉｃ２／Ｉｓ）
これより、
Ｖｂｅ１−Ｖｂｅ２＝Ｖｔ・ｌｎ（Ｉｃ１／Ｉｃ２）
となる。従って、
Ｉｃ１／Ｉｃ２＝ｅｘｐ｛（Ｖｂｅ１−Ｖｅｂ２）／Ｖｔ｝…（１）
が得られる。
【００１０】
エミッタ電流とコレクタ電流の関係、及びキルヒホッフの法則から、
Ｉｅ１＝Ｉｃ１／α
Ｉｅ２＝Ｉｃ２／α
Ｉｅ１＋Ｉｅ２＝Ｉｅｅ
より、
Ｉｃ１＋Ｉｃ２＝α・Ｉｅｅ…（２）
が得られる。
【００１１】
上記式（１）、（２）より、
Ｉｃ１＝α・Ｉｅｅ／［１＋ｅｘｐ｛−（Ｖｂｅ１−Ｖｂｅ２）／Ｖｔ｝］…（３）
Ｉｃ２＝α・Ｉｅｅ／［１＋ｅｘｐ｛（Ｖｂｅ１−Ｖｂｅ２）／Ｖｔ｝］
となる。また、
Ｖｂｅ１−Ｖｂｅ２＝Ｖｂ−Ｖｂｂ
であるので、
Ｉｃ１＝α・Ｉｅｅ／［１＋ｅｘｐ｛−（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］…（４）
Ｉｃ２＝α・Ｉｅｅ／［１＋ｅｘｐ｛（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］
となる。
【００１２】
図２１に差動増幅回路の出力電流特性を示す。このグラフは、Ｖｂ−Ｖｂｂを変えた場合のＩｃ１とＩｃ２の変化を示したものである。これから分かるように、Ｖｂ−Ｖｂｂを変えることによって下側の電流源の電流Ｉｅｅの割合を変えることが可能である。
【００１３】
特に、Ｖｂ−Ｖｂｂ＞＞Ｖｔの場合は、
Ｉｃ１≒α・Ｉｅｅ≒Ｉｅｅ
Ｉｃ２≒０
となる。また、Ｖｂ−Ｖｂｂ＜＜Ｖｔの場合は、
Ｉｃ１≒０
Ｉｃ２≒α・Ｉｅｅ≒Ｉｅｅ
となり、Ｖｂ−Ｖｂｂを変えることによって出力電流の切換動作を行わせることが可能である。
【００１４】
このように、差動増幅回路を用いることにより、２＾０＝１に対応した２の累乗分の１切換型分流回路を構成することができる。なお、以下の記載において、＾はべき乗を表す（２＾０は２の０乗である）ものとする。
【００１５】
次に、多出力型差動増幅回路における利得の２の累乗分の１切換動作について、図２２を参照しながら説明する。
【００１６】
図２２において、多出力型差動増幅回路はベースをそれぞれ共通に接続された差動対トランジスタＱ１、Ｑ２及びＱ３、Ｑ４から構成されており、各ベースに入力される利得切換信号Ｖｂ、Ｖｂｂに従って入力信号Ｖｅの増幅利得が制御され、Ｑ１〜Ｑ４の各コレクタからそれぞれＩｃ１〜Ｉｃ４の電流が出力される。
【００１７】
トランジスタＱ１、Ｑ２及びＱ３、Ｑ４のベースはそれぞれ共通に接続されているので、Ｑ１とＱ２及びＱ３とＱ４のＶｂｅはそれぞれ等しい。また、ａとｂはそれぞれトランジスタＱ２、Ｑ３及びＱ１、Ｑ４のトランジスタサイズ比を表しており、Ｑ１とＱ２のサイズ比の和ａ＋ｂとＱ３とＱ４のサイズ比の和ａ＋ｂは等しいので、Ｉｃ１＋Ｉｃ２とＩｃ３＋Ｉｃ４の関係は、前述した差動増幅器の場合と同じであり、以下のようになる。
Ｉｃ１＋Ｉｃ２＝α・Ｉｅｅ／［１＋ｅｘｐ｛−（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］…（５）
Ｉｃ３＋Ｉｃ４＝α・Ｉｅｅ／［１＋ｅｘｐ｛（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］
【００１８】
トランジスタのコレクタ電流Ｉｃは、
Ｉｃ＝Ｉｓ・ｅｘｐ（Ｖｂｅ／Ｖｔ）
であり、Ｉｓはトランジスタサイズに比例する。従って、Ｉｃ１とＩｃ２の比、及びＩｃ３とＩｃ４の比はトランジスタサイズの比となり、
Ｉｃ１／Ｉｃ２＝ｂ／ａ
Ｉｃ４／Ｉｃ３＝ｂ／ａ
が成り立つ。これより、
Ｉｃ１＝（Ｉｃ１＋Ｉｃ２）・ｂ／（ａ＋ｂ）
Ｉｃ２＝（Ｉｃ１＋Ｉｃ２）・ａ／（ａ＋ｂ）
Ｉｃ３＝（Ｉｃ１＋Ｉｃ２）・ａ／（ａ＋ｂ）
Ｉｃ４＝（Ｉｃ１＋Ｉｃ２）・ｂ／（ａ＋ｂ）
となる。よって、上記式（５）より
Ｉｃ１＝α・Ｉｅｅ／［１＋ｅｘｐ｛−（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］・ｂ／（ａ＋ｂ）
Ｉｃ２＝α・Ｉｅｅ／［１＋ｅｘｐ｛−（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］・ａ／（ａ＋ｂ）
Ｉｃ３＝α・Ｉｅｅ／［１＋ｅｘｐ｛（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］・ａ／（ａ＋ｂ）
Ｉｃ４＝α・Ｉｅｅ／［１＋ｅｘｐ｛（Ｖｂ−Ｖｂｂ）／Ｖｔ｝］・ｂ／（ａ＋ｂ）
となる。
【００１９】
特に、Ｖｂ−Ｖｂｂ＞＞Ｖｔの場合は、
Ｉｃ１≒α・Ｉｅｅ・ｂ／（ａ＋ｂ）≒Ｉｅｅ・ｂ／（ａ＋ｂ）
Ｉｃ２≒α・Ｉｅｅ・ａ／（ａ＋ｂ）≒Ｉｅｅ・ａ／（ａ＋ｂ）
Ｉｃ３≒０
Ｉｃ４≒０
となる。また、Ｖｂ−Ｖｂｂ＜＜Ｖｔの場合は、
Ｉｃ１≒０
Ｉｃ２≒０
Ｉｃ３≒α・Ｉｅｅ・ａ／（ａ＋ｂ）≒Ｉｅｅ・ａ／（ａ＋ｂ）
Ｉｃ４≒α・Ｉｅｅ・ｂ／（ａ＋ｂ）≒Ｉｅｅ・ｂ／（ａ＋ｂ）
となり、Ｖｂ−Ｖｂｂを変えることによる出力電流の切換動作と、トランジスタサイズ比に応じた分流動作を行わせることが可能となる。
【００２０】
従って、トランジスタサイズ比を、ａ＝１、ｂ＝２＾ｎ−１に設定することにより、２＾ｎ（ｎ≧１）に対応した２の累乗分の１切換型分流回路を構成することができる。
【００２１】
続いて、図１９の差動増幅回路及び多出力型差動増幅回路を用いて構成した従来の利得切換増幅回路の利得切換動作について説明する。
【００２２】
入力端子に入力される入力信号はトランジスタＱ１〜Ｑ６によって増幅され、コレクタ電流Ｉｃ１〜Ｉｃ６を出力する。ここで、Ｑ１〜Ｑ６はＶｂｅ及びトランジスタサイズが全て等しいので、Ｉｃ１〜Ｉｃ６は全て同一の値Ｉｃである。
【００２３】
第１の２の累乗分の１切換型分流回路において、
Ｖｂ５−Ｖｂ５ｂ＞＞Ｖｔの場合は、Ｉｃ７≒Ｉｃ
Ｖｂ５−Ｖｂ５ｂ＜＜Ｖｔの場合は、Ｉｃ７≒０
第２の２の累乗分の１切換型分流回路において、
Ｖｂ４−Ｖｂ４ｂ＞＞Ｖｔの場合は、Ｉｃ１０≒１／２・Ｉｃ
Ｖｂ４−Ｖｂ４ｂ＜＜Ｖｔの場合は、Ｉｃ１０≒０
第３の２の累乗分の１切換型分流回路において、
Ｖｂ３−Ｖｂ３ｂ＞＞Ｖｔの場合は、Ｉｃ１４≒１／４・Ｉｃ
Ｖｂ３−Ｖｂ３ｂ＜＜Ｖｔの場合は、Ｉｃ１４≒０
第４の２の累乗分の１切換型分流回路において、
Ｖｂ２−Ｖｂ２ｂ＞＞Ｖｔの場合は、Ｉｃ１８≒１／８・Ｉｃ
Ｖｂ２−Ｖｂ２ｂ＜＜Ｖｔの場合は、Ｉｃ１８≒０、
第５の２の累乗分の１切換型分流回路において、
Ｖｂ１−Ｖｂ１ｂ＞＞Ｖｔの場合は、Ｉｃ２２≒１／１６・Ｉｃ
Ｖｂ１−Ｖｂ１ｂ＜＜Ｖｔの場合は、Ｉｃ２２≒０
第６の２の累乗分の１切換型分流回路において、
Ｖｂ０−Ｖｂ０ｂ＞＞Ｖｔの場合は、Ｉｃ２６≒１／３２・Ｉｃ
Ｖｂ０−Ｖｂ０ｂ＜＜Ｖｔの場合は、Ｉｃ２６≒０
【００２４】
以上から、第１〜第６の分流回路の利得切換端子に入力する利得切換信号（Ｖｂ５、Ｖｂ５ｂ）〜（Ｖｂ０、Ｖｂ０ｂ）を６ビットの２進符号で表される利得設定値とすることにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される（例えば、非特許文献１参照）。
【００２５】
しかしながら、従来の利得切換増幅回路においては、２進符号で表される利得切換信号のビット数を増やすと、２の累乗分の１切換型分流回路に必要なトランジスタサイズが大きくなってしまう。また、利得切換信号のビット数を増やすことにより、２の累乗分の１切換型分流回路の分流比が増加するので、実際の信号増幅に使われない電流の割合が増えてしまい、消費電流が増加する。
【００２６】
さらに、使用可能な最小トランジスタサイズに制限がある場合には、精度を向上させるために、２の累乗分の１切換型分流回路に必要なトランジスタサイズが増大する。また、利得切換増幅回路における歪特性を改善するには、消費電流を増加させる必要がある。
【非特許文献１】Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著、永田穣監訳、中原富士朗他訳「超ＬＳＩのためのアナログ集積回路設計技術（下）」初版、培風館、１９９１年９月１０日、ｐ．１６９−１７２
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上記事情に鑑みてなされたもので、必要とするトランジスタサイズの増大を抑制すると共に、消費電流を低減することのできる利得切換増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明の利得切換増幅回路は、２進符号で表された利得切換信号に従って利得切換を行う利得切換増幅回路であって、入力信号を複数の異なる比の電流に変換する分流回路と、前記分流回路の変換された各電流を前記利得切換信号に従って２の累乗分の１の電流、又は０に変換する２の累乗分の１切換型分流回路とを備え、前記２の累乗分の１切換型分流回路により変換された各電流を加算して出力するものである。
【００２９】
この構成により、トランジスタサイズを縮減し、消費電流を低減することが可能な利得切換増幅回路を提供できる。
【００３０】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記２の累乗分の１切換型分流回路は、ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを出力とする第１のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続する第２のトランジスタと、を有する差動増幅回路を含んで構成されるものも含まれる。
【００３１】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。
【００３２】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記２の累乗分の１切換型分流回路は、ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを電源に接続する第１のトランジスタと、ベースを前記利得切換信号の入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを出力とする第２のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第２のトランジスタと等しい第３のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第１のトランジスタと等しい第４のトランジスタと、を有する多出力型差動増幅回路を含んで構成されるものも含まれる。
【００３３】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。
【００３４】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記２の累乗分の１切換型分流回路は、ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを出力とする第１のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第１のトランジスタのエミッタに共通接続し、コレクタを電源に接続する第２のトランジスタとを有する差動増幅回路と、ベースを前記利得切換信号の入力に接続し、エミッタを前記分流回路に接続し、コレクタを電源に接続する第３のトランジスタと、ベースを前記利得切換信号の入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを出力とする第４のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第４のトランジスタと等しい第５のトランジスタと、ベースを前記利得切換信号の逆相入力に接続し、エミッタを前記第３のトランジスタのエミッタに共通接続し、コレクタを電源に接続し、且つサイズが前記第３のトランジスタと等しい第６のトランジスタとを有する多出力型差動増幅回路と、を含んで構成されるものも含まれる。
【００３５】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。
【００３６】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記２の累乗分の１切換型分流回路の個数と分流比をそれぞれ同一にして構成されるものも含まれる。また、この場合、全ての２の累乗分の１切換型分流回路を上記の差動増幅回路とする構成も含まれる。
【００３７】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。
【００３８】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタを接地し、コレクタを出力とする複数のトランジスタを有する増幅回路を含んで構成されるものも含まれる。
【００３９】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。
【００４０】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する増幅回路を含んで構成されるものも含まれる。
【００４１】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、分流回路に用いられるトランジスタのエミッタに抵抗が入るため、直流バイアス電流の精度向上が図れる。またこの場合、エミッタに挿入する抵抗値を変えることにより、交流利得を変更することが可能となる。また、前記抵抗値を変更することにより、歪特性の改善が図れる。
【００４２】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタを接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタを接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００４３】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、差動型の利得切換増幅回路を構成することが可能となる。
【００４４】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００４５】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、分流回路に用いられるトランジスタのエミッタに抵抗が入るため、直流バイアス電流の精度向上が図れる。またこの場合、エミッタに挿入する抵抗値を変えることにより、交流利得を変更することが可能となる。また、前記抵抗値を変更することにより、歪特性の改善が図れる。
【００４６】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタを前記正相用増幅回路の対応するトランジスタのエミッタに共通接続し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００４７】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、直流バイアス電流の精度向上を図ることが可能となる。
【００４８】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して中点に接続すると共に、前記中点をトランジスタサイズに比例した電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗を介して対応する正相用増幅回路の前記中点に共通接続し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００４９】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、エミッタを定電流源を介して接地することにより、直流バイアス電流の精度向上を図ることができる。またこの場合、トランジスタのエミッタ間に挿入する抵抗値を変えることにより、交流利得を変更することが可能となる。また、前記抵抗値を変更することにより、歪特性の改善が図れる。
【００５０】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに比例する電流値の電流源を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、前記正相用増幅回路のトランジスタのエミッタと、対応する前記逆相用トランジスタのエミッタとの間に介挿したトランジスタサイズに反比例する抵抗と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００５１】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、エミッタを定電流源を介して接地することにより、直流バイアス電流の精度向上を図ることができる。またこの場合、トランジスタのエミッタ間に挿入する抵抗値を変えることにより、交流利得を変更することが可能となる。また、前記抵抗値を変更することにより、歪特性の改善が図れる。さらに、利得を決定するエミッタ間の抵抗には直流バイアス電流が流れないので、抵抗で電圧降下が発生せず、トランジスタに流す電流を大きくすることが可能となり、歪特性の大幅な改善を図ることができる。また、エミッタ間の抵抗は、直流バイアス電流が流れないので抵抗値を大きくすることができ、より広い範囲で利得設定が可能となり、併せて歪特性の改善ができる。
【００５２】
また、本発明の一態様として、上記の利得切換増幅回路であって、前記分流回路は、ベースを共通として信号の入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを出力とする複数のトランジスタを有する正相用増幅回路と、ベースを共通として信号の逆相入力に接続し、エミッタをトランジスタサイズに反比例する抵抗値の抵抗を介して接地し、コレクタを逆相出力とする複数のトランジスタを有する逆相用増幅回路と、前記正相用増幅回路のトランジスタのエミッタと、対応する前記逆相用トランジスタのエミッタとの間に介挿したトランジスタサイズに反比例する抵抗と、を備える平衡型増幅回路を含んで構成されるものも含まれる。
【００５３】
この構成により、トランジスタサイズを縮減し、消費電流を低減する利得切換増幅回路を提供できる。また、エミッタに定電流源を用いないので、電源電圧を下げることが可能となる。さらに、トランジスタのエミッタ間に挿入された抵抗値を変えることにより、交流利得を変更できると共に、歪特性の改善が可能となる。
【発明の効果】
【００５４】
本発明によれば、必要とするトランジスタサイズの増大を抑制すると共に、消費電流を低減することが可能な利得切換増幅回路を提供できる。
【発明を実施するための最良の形態】
【００５５】
（第１の実施形態）
本発明の第１の実施形態に係る利得切換増幅回路の構成を図１及び図２に示す。図１は、利得切換増幅回路の構成を分流比、及びトランジスタサイズと共に示した図であり、図２は、具体的なトランジスタサイズ及び分流比を用いて構成した利得切換増幅回路を示す図である。
【００５６】
図１において、利得切換増幅回路は、ベースを共通として入力端子に接続され、エミッタを接地された複数のトランジスタからなる分流回路と、分流回路の各トランジスタのコレクタにそれぞれ接続された差動増幅回路及び多出力型差動増幅回路を出力端子に対して並列に接続してなる２の累乗分の１切換型分流回路を有して構成される。
【００５７】
まず、利得切換増幅回路における利得設定値について説明する。利得切換増幅回路は、ｍビットの２進数で表される利得設定値Ｇに比例した利得で動作する。利得設定値Ｇの下位ビットから順に０〜ｍ−１の整数を割り当ててビット番号ｉとし、各ビット番号の値を下位ビットからＧ（０），Ｇ（１），…Ｇ（ｍ−１）とすると、利得設定値Ｇの値は以下の式で表される。
【００５８】
【数１】
2005117517.tif 000003
【００５９】
次に、利得設定値Ｇと利得の対応について説明する。利得切換増幅回路の利得Ａは、利得設定値Ｇの値に比例し、Ｃを定数として、
Ａ＝Ｃ・Ｇ
となる。
【００６０】
続いて、利得設定値Ｇの与え方（Ｇと電圧の対応）について説明する。利得切換増幅回路において、ｍビットからなる利得切換信号入力を下位ビットからＳＷ（０），ＳＷ（１），…，ＳＷ（ｍ−１）とする。また、各ビットの逆相入力をＳＷＢ（０），ＳＷＢ（１），…，ＳＷＢ（ｍ−１）とする。各ＳＷ、ＳＷＢには、利得設定値Ｇの値に従って、以下のように電圧ＶＨ又はＶＬを加える。
【００６１】
ｍ（ｉ）＝０のとき
ＳＷ（ｉ）＝ＶＬ、ＳＷＢ（ｉ）＝ＶＨ
ｍ（ｉ）＝１のとき
ＳＷ（ｉ）＝ＶＨ、ＳＷＢ（ｉ）＝ＶＬ
ここで、ｉは１〜ｍ−１、ＶＨ＞ＶＬである。利得切換動作を確実にするために通常は、
ＶＨ＞ＶＬ＋３Ｖｔ
となるように、ＶＨ、ＶＬを設定する。なお、Ｖｔは、Ｖｔ＝ｋＴ／ｑ≒２６［ｍＶ］である（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷）。
【００６２】
続いて、差動増幅回路の並列接続について説明する。図３に差動増幅回路を並列接続した回路図を示す。同図において、Ｖｂ（ｉ）とＶｂｂ（ｉ）は差動増幅回路を構成する差動対トランジスタのベース入力電圧、Ｉｃ（ｉ）とＩｃｂ（ｉ）はコレクタ出力電流をそれぞれ表し、また、ｓ（ｉ）は差動増幅回路を構成する差動対トランジスタのサイズ、Ｖｅ及びＩｅ（ｉ）はそれぞれエミッタ電圧とエミッタ電流を表している。さらに、ＩｅAll はエミッタ電流の総和を表している。
【００６３】
このように構成された差動増幅回路の差動対トランジスタのベースに次の電圧を加える。
Ｖｂ（ｉ）＝ＶＨ、Ｖｂｂ（ｉ）＝ＶＬ
又は、
Ｖｂ（ｉ）＝ＶＬ、Ｖｂｂ（ｉ）＝ＶＨ
ここで、ＶＨ＞ＶＬである。
【００６４】
各トランジスタのエミッタ電圧とベースに加える電圧は共通であるので、ベース−エミッタ間電圧Ｖｂｅは、ベース入力電圧Ｖｂ、Ｖｂｂに応じてそれぞれ同一の値となり、
ＶｂｅＨ＝ＶＨ−Ｖｅ
ＶｂｅＬ＝ＶＬ−Ｖｅ
の２通りとなる。このとき、
ＩｃＨunit＝Ｉｓ・ｅｘｐ（ＶｂｅＨ／Ｖｔ）
ＩｃＬunit＝Ｉｓ・ｅｘｐ（ＶｂｅＬ／Ｖｔ）
と定義する。
【００６５】
さらに、以下のようにＩｃＨ（ｉ）、ＩｃＬ（ｉ）を定義する。
Ｖｂ（ｉ）＝ＶＨ、Ｖｂｂ（ｉ）＝ＶＬの場合、
ＩｃＨ（ｉ）＝Ｉｃ（ｉ）
ＩｃＬ（ｉ）＝Ｉｃｂ（ｉ）
Ｖｂ（ｉ）＝ＶＬ、Ｖｂｂ（ｉ）＝ＶＨの場合、
ＩｃＬ（ｉ）＝Ｉｃ（ｉ）
ＩｃＨ（ｉ）＝Ｉｃｂ（ｉ）
ここで、ＩｃＨ（ｉ）及びＩｃＬ（ｉ）は、第ｉ番目の差動増幅回路における差動対トランジスタのオン側及びオフ側のコレクタ電流をそれぞれ表している。
【００６６】
このとき、
ＩｃＨ（ｉ）＝ｓ（ｉ）・Ｉｓ・ｅｘｐ（ＶｂｅＨ／Ｖｔ）
＝ｓ（ｉ）・ＩｃＨunit
ＩｃＬ（ｉ）＝ｓ（ｉ）・Ｉｓ・ｅｘｐ（ＶｂｅＬ／Ｖｔ）
＝ｓ（ｉ）・ＩｃＬunit
となる。
【００６７】
各差動増幅回路のエミッタ電流Ｉｅ（ｉ）は、いずれか一方のトランジスタのベースにＶＨが加えられ、他方のベースにＶＬが加えられるので、
α・Ｉｅ（ｉ）＝ＩｃＨ（ｉ）＋ＩｃＬ（ｉ）
となる。
【００６８】
従って、差動増幅回路のエミッタ電流の和ＩｅAll は、
α・ＩｅAll ＝α・Σｉｅ（ｉ）
＝Σ｛ＩｃＨ（ｉ）＋ＩｃＬ（ｉ）｝
＝Σ｛ｓ（ｉ）・ＩｃＨunit＋ｓ（ｉ）・ＩｃＬunit｝
＝（ＩｃＨunit＋ＩｃＬunit）・Σｓ（ｉ）  …（６）
となる。
【００６９】
ＩｃＨunit／ＩｃＬunit＝ｅｘｐ｛（ＶｂｅＨ−ＶｂｅＬ）／Ｖｔ｝
＝ｅｘｐ｛（ＶＨ−ＶＬ）／Ｖｔ｝
であるので、
ＩｃＨunit＝ＩｃＬunit・ｅｘｐ｛（ＶＨ−ＶＬ）／Ｖｔ｝
となり、これを上記式（６）に代入すると、
α・ＩｅAll ＝ＩｃＬunit［１＋ｅｘｐ｛（ＶＨ−ＶＬ）／Ｖｔ｝］・Σｓ（ｉ）
が得られる。従って、
ＩｃＬunit＝α・Ｉｅ／［｛１＋ｅｘｐ（（ＶＨ−ＶＬ）／Ｖｔ）｝・Σｓ（ｉ）］
ＩｃＨunit＝α・Ｉｅ／［｛１−ｅｘｐ（（ＶＨ−ＶＬ）／Ｖｔ）｝・Σｓ（ｉ）］
となる。
【００７０】
これより、
ＩｃＬ（ｉ）＝ｓ（ｉ）・ＩｃＬunit
＝ｓ（ｉ）・α・Ｉｅ／［｛１＋ｅｘｐ（（ＶＨ−ＶＬ）／Ｖｔ）｝・Σｓ（ｉ）］
ＩｃＨ（ｉ）＝ｓ（ｉ）・ＩｃＨunit
＝ｓ（ｉ）・α・Ｉｅ／［｛１−ｅｘｐ（（ＶＨ−ＶＬ）／Ｖｔ）｝・Σｓ（ｉ）］
となる。ＶＨ−ＶＬ＞＞Ｖｔの場合は、
ＩｃＬ（ｉ）＝ｓ（ｉ）・ＩｃＬunit
≒０
ＩｃＨ（ｉ）＝ｓ（ｉ）・ＩｃＨunit
≒α・ＩｅAll ・ｓ（ｉ）／Σｓ（ｉ）
となる。以上のように、オン側のトランジスタのコレクタ電流は、トランジスタサイズｓ（ｉ）に比例し、ベース入力電圧Ｖｂ（ｉ）、Ｖｂｂ（ｉ）の組み合わせには影響されることがない。
【００７１】
次に、第１の実施形態の利得切換増幅回路におけるトランジスタサイズ及び分流比の設定方法について説明する。
【００７２】
以下の式で示すように、ｍビットの利得設定値Ｇを下位ビットからｎ（０），ｎ（１），…，ｎ（ｐ−１）ビットごとにｐ分割し、分割された各ビット列に０〜ｐ−１の整数を割り当ててビットグループ番号ｈとする。ｎ（ｈ）とｍの関係は、次のようになる。
【００７３】
【数２】
2005117517.tif 000004
【００７４】
図１において、各ビット番号ｉに対応した分流回路Ｂ（ｉ）のトランジスタサイズの相対値をＳ（ｉ）とし、２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の分流比をＲｓｗ（ｉ）とする。このとき、以下の手順によりＳ（ｉ）の値を設定する。ここで、０≦ｈ≦ｐ−１である。まず、ｑ（ｈ）を次式のようにおく。
【００７５】
【数３】
2005117517.tif 000005
【００７６】
このｑ（ｈ）は、分割された第ｈ番目のビットグループにおける最下位ビットのビット番号ｉを表す。さらに、ビット番号ｉに対して、以下の式を満足するｊ，ｋを用いてビットグループに対応したビット番号ｊ，ｋを割り当てる。
ｉ＝ｑ（ｊ）＋ｋ
０≦ｋ≦ｎ（ｊ）−１
【００７７】
このとき、
Ｓ（ｉ）＝Ｓ（ｊ，ｋ）
＝Ｓ｛ｑ（ｊ）＋ｋ｝
＝２＾｛ｑ（ｊ＋１）−ｑ（１）｝
０≦ｋ≦ｎ（ｊ）−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
とする。つまり、
Ｓ（ｊ，０）＝Ｓ｛ｑ（ｊ）＋０｝
＝Ｓ（ｊ，１）
＝Ｓ｛ｑ（ｊ）＋１｝
＝  …
＝Ｓ｛ｊ，ｎ（ｊ）−１｝｝
＝Ｓ［ｑ（ｊ）＋｛ｎ（ｊ）−１｝］
＝２＾｛ｑ（ｊ＋１）−ｑ（１）｝
となる。
【００７８】
上式をｊに関して展開した形で記述すると、以下のようになる。
ｑ（０）＝０であるからｊ＝０として、
Ｓ（０，０）＝Ｓ｛ｑ（０）＋０｝＝Ｓ（０＋０）＝Ｓ（０）
＝Ｓ（０，１）＝Ｓ｛ｑ（０）＋１｝＝Ｓ（０＋１）＝Ｓ（１）
…
＝Ｓ｛０，ｎ（０）−１｝＝Ｓ｛ｑ（０）＋ｎ（０）−１｝＝Ｓ｛０＋ｎ（０）−１｝＝Ｓ｛ｎ（０）−１｝
＝２＾｛ｑ（１）−ｑ（１）｝＝２＾０＝１
ゆえに、Ｓ（０）＝Ｓ（１）＝…＝Ｓ｛ｎ（０）−１｝＝１
【００７９】
また、ｑ（１）＝ｎ（０）であるので、ｊ＝１として、
Ｓ（１，０）＝Ｓ｛ｑ（１）＋０｝＝Ｓ｛ｎ（０）＋０｝
＝Ｓ（１，１）＝Ｓ｛ｑ（１）＋１｝＝Ｓ｛ｎ（０）＋１｝
…
＝Ｓ｛１，ｎ（０）−１｝＝Ｓ｛ｑ（１）＋（ｎ（１）−１）｝＝Ｓ［ｎ（０）＋｛ｎ（１）−１｝］
＝２＾｛ｑ（２）−ｑ（１）｝＝２＾［｛ｎ（０）＋ｎ（１）｝−ｎ（０）］
＝２＾｛ｎ（１）｝
ゆえに、Ｓ｛ｎ（０）＋０｝＝Ｓ｛ｎ（０）＋１｝＝…＝Ｓ｛ｎ（０）＋ｎ（１）−１｝＝２＾｛ｎ（１）｝
【００８０】
さらに、ｑ（２）＝ｎ（０）＋ｎ（１）であるから、ｊ＝２として、
Ｓ（２，０）＝Ｓ｛ｑ（２）＋０｝＝Ｓ｛ｎ（０）＋ｎ（１）＋０｝
＝Ｓ（２，１）＝Ｓ｛ｑ（２）＋１｝＝Ｓ｛ｎ（０）＋ｎ（１）＋１｝
…
＝Ｓ｛２，ｎ（２）−１｝＝Ｓ［ｑ（２）＋｛ｎ（２）−１｝］
＝Ｓ［ｎ（０）＋ｎ（１）＋｛ｎ（２）−１｝］
＝２＾｛ｑ（３）−ｑ（１）｝＝２＾［｛ｎ（０）＋ｎ（１）＋ｎ（２）｝−｛ｎ（０）｝］＝２＾｛ｎ（１）＋ｎ（２）｝
ゆえに、Ｓ｛ｎ（０）＋ｎ（１）＋０｝＝Ｓ｛ｎ（０）＋ｎ（１）＋１｝＝…＝Ｓ｛ｎ（０）＋ｎ（１）＋ｎ（２）−１｝＝２＾｛ｎ（１）＋ｎ（２）｝
【００８１】
同様に、ｑ（ｐ−２）＝ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）であるので、ｊ＝ｐ−２として、
Ｓ（ｐ−２，０）＝Ｓ｛ｑ（ｐ−２）＋０｝＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋０｝
＝Ｓ（ｐ−２，１）＝Ｓ｛ｑ（ｐ−２）＋１｝＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋１｝
…
＝Ｓ｛ｐ−２，ｎ（ｐ−２）−１｝＝Ｓ［ｑ（ｐ−２）＋｛ｎ（ｐ−２）−１｝］＝Ｓ［ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋｛ｎ（ｐ−２）−１｝］
＝２＾［ｑ｛（ｐ−２）＋１｝−ｑ（１）］＝２＾｛ｑ（ｐ−１）−ｑ（１）｝
＝２＾［｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）｝−ｎ（０）］＝２＾｛ｎ（１）＋…＋ｎ（ｐ−２）｝
ゆえに、Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋０｝＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋１｝＝…＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋ｎ（ｐ−２）−１｝
＝２＾｛ｎ（１）＋…＋ｎ（ｐ−２）｝
【００８２】
また、ｑ（ｐ−１）＝ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）であるので、ｊ＝ｐ−１として、
Ｓ（ｐ−１，０）＝Ｓ｛ｑ（ｐ−１）＋０｝＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝
＝Ｓ（ｐ−１，１）＝Ｓ｛ｑ（ｐ−１）＋１｝＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋１｝
…
＝Ｓ｛ｐ−１，ｎ（ｐ−１）−１｝＝Ｓ［ｑ（ｐ−１）＋｛ｎ（ｐ−１）−１｝］＝Ｓ［ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋｛ｎ（ｐ−１）−１｝］
＝２＾［ｑ｛（ｐ−１）＋１｝−ｑ（１）］＝２＾｛ｑ（ｐ）−ｑ（１）｝
＝２＾｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−１）−ｎ（０）｝＝２＾｛ｎ（１）＋…＋ｎ（ｐ−１）｝
ゆえに、Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝
＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋１｝＝…＝Ｓ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋ｎ（ｐ−１）−１｝
＝２＾｛ｎ（１）＋…＋ｎ（ｐ−１）｝
となる。
【００８３】
また、Ｒｓｗ（ｉ）の値を以下のように設定する。
Ｒｓｗ（ｉ）＝Ｒｓｗ（ｊ，ｋ）＝Ｒｓｗ｛ｑ（ｊ）＋ｋ｝＝１／［２＾｛ｎ（ｊ）−ｋ−１｝］
０≦ｋ≦ｎ（ｊ）−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
とする。つまり、
Ｒｓｗ（ｊ，０）＝Ｒｓｗ｛ｑ（ｊ）＋０｝＝１／［２＾｛ｎ（ｊ）−０−１｝］＝１／［２＾｛ｎ（ｊ）−１｝］
Ｒｓｗ（ｊ，１）＝Ｒｓｗ｛ｑ（ｊ）＋１｝＝１／［２＾｛ｎ（ｊ）−１−１｝］＝１／［２＾｛ｎ（ｊ）−２｝］
…
Ｒｓｗ｛ｊ，ｎ（ｊ）−１｝＝Ｒｓｗ［ｑ（ｊ）＋｛ｎ（ｊ）−１｝］＝１／（２＾［ｎ（ｊ）−｛ｎ（ｊ）−１）−１｝］＝１／（２＾０）＝１
となる。
【００８４】
上式をｊに関して展開した形で記述すると、以下のようになる。
ｑ（０）＝０であるので、ｊ＝０として、
Ｒｓｗ（０，０）＝Ｒｓｗ｛ｑ（０）＋０｝＝Ｒｓｗ（０＋０）＝Ｒｓｗ（１）＝１／（２＾（ｎ（０）−１））
Ｒｓｗ（０，１）＝Ｒｓｗ｛ｑ（０）＋１｝＝Ｒｓｗ（０＋１）＝Ｒｓｗ（２）＝１／（２＾（ｎ（０）−２））
Ｒｓｗ｛０，ｎ（０）−１｝＝Ｒｓｗ｛ｑ（０）＋ｎ（０）−１｝＝Ｒｓｗ｛０＋ｎ（０）−１｝＝Ｒｓｗ｛ｎ（０）−１｝＝１
ゆえに、
Ｒｓｗ（０）＝１／［２＾｛ｎ（０）−１｝］
Ｒｓｗ（１）＝１／［２＾｛ｎ（０）−２｝］
…
Ｒｓｗ｛ｎ（０）−１｝＝１
【００８５】
また、ｑ（１）＝ｎ（０）であるので、ｊ＝１として、
Ｒｓｗ（１，０）＝Ｒｓｗ｛ｑ（１）＋０｝＝Ｒｓｗ｛ｎ（０）＋０｝＝１／［２＾｛ｎ（１）−１｝］
Ｒｓｗ（１，１）＝Ｒｓｗ｛ｑ（１）＋１｝＝Ｒｓｗ｛ｎ（０）＋１｝＝１／［２＾｛ｎ（１）−２｝］
…
Ｒｓｗ｛１，ｎ（１）−１｝＝Ｒｓｗ［ｑ（１）＋｛ｎ（１）−１｝］＝Ｒｓｗ［ｎ（０）＋｛ｎ（１）−１｝］＝１
ゆえに、
Ｒｓｗ｛ｎ（０）＋０｝＝１／［２＾｛ｎ（１）−１｝］
Ｒｓｗ｛ｎ（０）＋１｝＝１／［２＾｛ｎ（１）−２｝］
…
Ｒｓｗ｛ｎ（０）＋ｎ（１）−１｝＝１
【００８６】
さらに、ｑ（２）＝ｎ（０）＋ｎ（１）であるので、ｊ＝２として、
Ｒｓｗ（２，０）＝Ｒｓｗ｛ｑ（２）＋０｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋０｝＝１／［２＾｛ｎ（２）−１｝］
Ｒｓｗ（２，１）＝Ｒｓｗ｛ｑ（２）＋１｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋１｝＝１／［２＾｛ｎ（２）−２｝］
Ｒｓｗ｛２，ｎ（２）−１｝＝Ｒｓｗ［ｑ（２）＋｛ｎ（２）−１｝］＝Ｒｓｗ［ｎ（０）＋ｎ（１）＋｛ｎ（２）−１｝］＝１
ゆえに、
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋０｝＝１／［２＾｛ｎ（２）−１｝］
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋１｝＝１／［２＾｛ｎ（２）−２｝］
…
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋ｎ（２）−１｝＝１
【００８７】
また、ｑ（ｐ−２）＝ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）であるので、ｊ＝ｐ−２として、
Ｒｓｗ（ｐ−２，０）＝Ｒｓｗ｛ｑ（ｐ−２）＋０｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋０｝＝１／［２＾｛ｎ（ｐ−２）−１｝］
Ｒｓｗ（ｐ−２，１）＝Ｒｓｗ｛ｑ（ｐ−２）＋１｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋１｝＝１／［２＾｛ｎ（ｐ−２）−２｝］
…
Ｒｓｗ｛ｐ−２，ｎ（ｐ−２）−１｝＝Ｒｓｗ［ｑ（ｐ−２）＋｛ｎ（ｐ−２）−１｝］＝Ｒｓｗ［ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋｛ｎ（ｐ−２）−１｝］＝１
ゆえに、
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋０｝＝１／［２＾｛ｎ（ｐ−２）−１｝］
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋０｝＝１／［２＾｛ｎ（ｐ−２）−２｝］
…
Ｒｓｗ［ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−３）＋｛ｎ（ｐ−２）−１｝］＝１
【００８８】
また、ｑ（ｐ−１）＝ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）であるので、ｊ＝ｐ−１として、
Ｒｓｗ（ｐ−１，０）＝Ｒｓｗ｛ｑ（ｐ−１）＋０｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝＝１／［２＾｛ｎ（ｐ−１）−１｝］
Ｒｓｗ（ｐ−１，１）＝Ｒｓｗ｛ｑ（ｐ−１）＋１｝＝Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝＝１／［２＾｛ｎ（ｐ−１）−２｝］
…
Ｒｓｗ｛ｐ−１，ｎ（ｐ−１）−１｝＝Ｒｓｗ［ｑ（ｐ−１）＋｛ｎ（ｐ−１）−１｝］＝Ｒｓｗ［ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋｛ｎ（ｐ−１）−１｝］＝１
ゆえに、
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝＝１／［２＾｛ｎ（ｐ−１）−１｝］
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋０｝＝１／［２＾｛ｎ（ｐ−１）−２｝］
…
Ｒｓｗ｛ｎ（０）＋ｎ（１）＋…＋ｎ（ｐ−２）＋ｎ（ｐ−１）−１｝＝１
【００８９】
２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の出力電流は、分流回路Ｂ（ｉ）のトランジスタサイズＳ（ｉ）と、２の累乗分の１切換型分流回路の分流比Ｒｓｗ（ｉ）の積に比例し、且つｉ＝ｑ（ｊ）＋ｋであるので、
Ｓ｛ｑ（ｊ）＋ｋ｝・Ｒｓｗ｛ｑ（ｊ）＋ｋ｝
＝２＾｛ｑ（ｊ＋１）−ｑ（１）｝・１／［２＾｛ｎ（ｊ）−ｋ−１｝］
＝２＾｛ｑ（ｊ＋１）−ｑ（１）−ｎ（ｊ）＋ｋ＋１｝
＝２＾［｛ｑ（ｊ＋１）−ｎ（ｊ）｝＋ｋ−ｑ（１）＋１］
＝２＾［｛ｑ（ｊ）＋ｋ｝−ｑ（１）＋１］
＝２＾｛ｉ−ｑ（１）＋１｝
となる。ｉは分流回路の番号であるので、各２の累乗分の１切換型分流回路Ｂｓｗの出力電流は、２進の重みに比例した電流であることが分かる。
【００９０】
次に、ビットグループｎ（ｈ）の具体的な例について、Ｓ（ｊ，ｋ）、Ｒｓｗ（ｊ，ｋ）の求め方を説明する。表１は、ｈとビットグループｎ（ｈ）との対応を示したものである。この場合、利得設定値Ｇは９ビットからなり、Ｇを３分割しているので、ｐ＝３となる。表１に示すように、各ビットグループは、ｎ（０）＝３、ｎ（１）＝４、ｎ（２）＝２である。
【００９１】
【表１】
2005117517.tif 000006
【００９２】
続いて、ｉとｊ，ｋの変換方法について説明する。表２は、表１におけるｎ（ｈ）の場合のｑ（ｈ）の値を計算したものである。また、表３は、表１のｎ（ｈ）について、式ｉ＝ｑ（ｊ）＋ｋの値を計算したものである。
【００９３】
【表２】
2005117517.tif 000007
【００９４】
【表３】
2005117517.tif 000008
【００９５】
表３から明らかなように、一つのｉに対して異なるｊ，ｋの組み合わせが存在するが、０≦ｋ≦ｎ（ｊ）−１、０≦ｊ≦ｐ−１であるので、網掛けを行ったマス目のｊ，ｋの組み合わせがｉに対応するｊ，ｋとなる。以上の方法を用いて、ｉとｊ，ｋの変換が行われる。図４に以上の変換のビット番号ｉとビットグループ番号ｈ、及び、この場合のｊ，ｋの関係を示す。
【００９６】
次いで、Ｓ（ｊ，ｋ）、Ｒｓｗ（ｊ，ｋ）の計算方法について説明する。表４は、Ｓ（ｉ）＝Ｓ（ｊ，ｋ）を計算したものである。この表に従って分流回路Ｂ（ｉ）の相対サイズＳ（ｉ）を決定する。
【００９７】
【表４】
2005117517.tif 000009
【００９８】
表５は、Ｒｓｗ（ｉ）＝Ｒｓｗ（ｊ，ｋ）を計算したものである。この表に従って２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）＝Ｂｓｗ（ｊ，ｋ）の分流比を決定する。
【００９９】
【表５】
2005117517.tif 000010
【０１００】
表６は、Ｓ（ｉ）×Ｒｓｗ（ｉ）＝Ｓ（ｊ，ｋ）×Ｒｓｗ（ｊ，ｋ）を計算したものである。ビット番号ｉの２の累乗２＾ｉに比例した値となっている。
【０１０１】
【表６】
2005117517.tif 000011
【０１０２】
表７に、ｉと２＾｛ｉ−ｑ（１）＋１｝の関係を示す。表７の内容は、表６と一致していることが分かる。
【０１０３】
【表７】
2005117517.tif 000012
【０１０４】
以上のような方法で決定した分流回路のサイズＳ（ｉ）と、累乗分の１切換型分流回路の分流比Ｒｓｗ（ｉ）を用いることにより、利得切換信号Ｇの値に比例した利得切換動作を行うことが可能である。図５は、この方法に従って設計した利得切換増幅回路の例を示す図である。
【０１０５】
次に、具体的なトランジスタサイズ及び分流比を用いた第１の実施形態の利得切換増幅回路の構成と動作について、図２を用いて説明する。
【０１０６】
図２において、第１〜第６のトランジスタＱ１〜Ｑ６は、入力端子を介して共通に接続されたベースに入力される入力信号を増幅して、入力電圧に比例したコレクタ電流Ｉｃ１〜Ｉｃ６をそれぞれ出力する分流回路を構成する。ここで、Ｑ１〜Ｑ６の各エミッタはいずれも接地されているので、ベース−エミッタ間電圧Ｖｂｅはそれぞれ等しい値となる。また、トランジスタサイズは、Ｑ１〜Ｑ３及びＱ４〜Ｑ６がそれぞれ同一であり、Ｑ１〜Ｑ３とＱ４〜Ｑ６のサイズ比は８：１となっている。
【０１０７】
第１のトランジスタＱ１のコレクタには、差動対トランジスタＱ７、Ｑ８からなる差動増幅回路で構成された第１の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ５及びＳＷ５Ｂを介して入力される利得切換信号の値に従って、Ｑ１のコレクタ電流Ｉｃ１をそのまま出力するか、又は０を出力する。
【０１０８】
第２のトランジスタＱ２のコレクタには、複数の差動対トランジスタＱ９〜Ｑ１２からなる多出力型差動増幅回路で構成された第２の２の累乗分の１切換型分流回路が接続され、切換切換端子ＳＷ４及びＳＷ４Ｂを介して入力される利得切換信号の値に従って、電流Ｉｃ２／２を出力するか、又は０を出力する。
【０１０９】
同様に、第３のトランジスタＱ３のコレクタには、トランジスタＱ１３〜Ｑ１６からなる多出力型差動増幅回路で構成された第３の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ３及びＳＷ３Ｂを介して入力される利得切換信号の値に従って、電流Ｉｃ３／４又は０を出力する。
【０１１０】
また、第４のトランジスタＱ４のコレクタには、差動対トランジスタＱ１７、Ｑ１８からなる差動増幅回路で構成された第４の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ２及びＳＷ２Ｂを介して入力される利得切換信号の値に従って、トランジスタＱ４のコレクタ電流Ｉｃ４を出力するか、又は０を出力する。
【０１１１】
さらに、第５のトランジスタＱ５のコレクタには、複数の差動対トランジスタＱ１９〜Ｑ２２からなる多出力型差動増幅回路で構成された第５の２の累乗分の１切換型分流回路が接続され、切換入力ＳＷ１及びＳＷ１Ｂを介して入力される利得切換信号の値に従って、電流値Ｉｃ５／２又は０を出力する。
【０１１２】
同様に、第６のトランジスタＱ３のコレクタには、トランジスタＱ２３〜Ｑ２６から構成された第６の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ０及びＳＷ０Ｂを介して入力される利得切換信号の値に従って、電流Ｉｃ６／４又は０を出力する。
【０１１３】
第１〜第６の２の累乗分の１切換型分流回路の各出力は一つにまとめられ、出力端子に接続される。
【０１１４】
続いて、上記のように構成された利得切換増幅回路における動作を説明する。
前述したように、第１〜第６のトランジスタＱ１〜Ｑ６のＶｂｅは等しく、Ｑ１〜Ｑ３とＱ４〜Ｑ６のトランジスタサイズ比は８：１であることから、Ｑ１〜Ｑ３の各コレクタ電流Ｉｃ１〜Ｉｃ３は等しく、Ｑ４〜Ｑ６の各コレクタ電流Ｉｃ４〜Ｉｃ６も等しい。また、電流Ｉｃ１〜Ｉｃ３は、Ｉｃ４〜Ｉｃ６の８倍となる。ここで、
Ｉｃ＝Ｉｃ４＝Ｉｃ５＝Ｉｃ６
とすると、
Ｉｃ１＝Ｉｃ２＝Ｉｃ３＝８・Ｉｃ
となる。
【０１１５】
第１の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ５−Ｖｂ５ｂ＞＞Ｖｔの場合は、Ｉｃ７≒Ｉｃ１＝８・Ｉｃ
Ｖｂ５−Ｖｂ５ｂ＜＜Ｖｔの場合は、Ｉｃ７≒０となる。
第２の２の累乗分の１切換型分流回路の分流比は１／２であるので、
Ｖｂ４−Ｖｂ４ｂ＞＞Ｖｔの場合は、Ｉｃ１０≒１／２・Ｉｃ２＝４・Ｉｃ
Ｖｂ４−Ｖｂ４ｂ＜＜Ｖｔの場合は、Ｉｃ１０≒０となる。
第３の２の累乗分の１切換型分流回路の分流比は１／４であるから、
Ｖｂ３−Ｖｂ３ｂ＞＞Ｖｔの場合は、Ｉｃ１４≒１／４・Ｉｃ３＝２・Ｉｃ
Ｖｂ３−Ｖｂ３ｂ＜＜Ｖｔの場合は、Ｉｃ１４≒０となる。
第４の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ２−Ｖｂ２ｂ＞＞Ｖｔの場合は、Ｉｃ１７≒Ｉｃ４＝Ｉｃ
Ｖｂ２−Ｖｂ２ｂ＜＜Ｖｔの場合は、Ｉｃ１７≒０となる。
第５の２の累乗分の１切換型分流回路の分流比は１／２であるから、
Ｖｂ１−Ｖｂ１ｂ＞＞Ｖｔの場合は、Ｉｃ２０≒１／２・Ｉｃ５＝１／２・Ｉｃ
Ｖｂ１−Ｖｂ１ｂ＜＜Ｖｔの場合は、Ｉｃ２０≒０となる。
第６の２の累乗分の１切換型分流回路の分流比は１／４であるので、
Ｖｂ０−Ｖｂ０ｂ＞＞Ｖｔの場合は、Ｉｃ２４≒１／４・Ｉｃ６＝１／４・Ｉｃ
Ｖｂ０−Ｖｂ０ｂ＜＜Ｖｔの場合は、Ｉｃ２４≒０となる。
【０１１６】
以上のことから、第１〜第６の２の累乗分の１切換型分流回路の各利得切換端子に６ビットの２進符号で表される値の利得切換信号を入力することにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力されることになる。
【０１１７】
このような第１の実施形態の利得切換増幅回路によれば、分流回路を構成するトランジスタＱ１〜Ｑ３のサイズがＱ４〜Ｑ６の８倍となっているので、トランジスタＱ１７〜Ｑ２６から構成される第３〜第６の２の累乗分の１切換型分流回路の分流比を小さくすることができる。その結果、２の累乗分の１切換型分流回路に必要となるトランジスタのサイズを縮減することが可能となる。
【０１１８】
（第２の実施形態）
本発明の第２の実施形態に係る利得切換増幅回路の構成を図６及び図７に示す。図６は、利得切換増幅回路における分流比及びトランジスタサイズを示す図であり、図７は、具体的な分流比及びトランジスタサイズを用いて構成した利得切換増幅回路を示す図である。
【０１１９】
図６において、利得切換増幅回路は、ベースを共通として入力端子に接続され、エミッタを接地された複数のトランジスタからなる分流回路と、分流回路の各トランジスタのコレクタにそれぞれ接続された差動増幅回路を並列に出力端子に接続してなる２の累乗分の１切換型分流回路を有して構成される。
【０１２０】
まず、トランジスタサイズ及び分流比の設定方法について説明する。ｍビットの利得設定値Ｇを下位ビットからｎ（０）、ｎ（１）ビットごとに２分割し、分割された各ビット列に０〜１の整数を割り当ててビットグループ番号ｈとすると、ｍとｎ（ｈ）の関係は、以下のようになる。
ｍ＝ｎ（０）＋ｎ（１）
【０１２１】
ビット番号ｉに対応した分流回路Ｂ（ｉ）のトランジスタサイズの相対値、及び２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の分流比を、それぞれＳ（ｉ）、Ｒｓｗ（ｉ）とする。
【０１２２】
このとき、以下のようにＳ（ｉ）の値を設定する。
０≦ｉ≦ｎ（０）−１のｉに対して、
Ｓ（ｉ）＝１
ｎ（０）≦ｉ≦ｎ（０）＋ｎ（１）−１のｉに対して、
Ｓ（ｉ）＝２＾（ｉ−ｎ（０）＋１）
とする。上式を展開した形で記述すると、以下のようになる。
Ｓ（０）＝Ｓ（１）＝…＝Ｓ｛ｎ（０）−１｝＝１
Ｓ｛ｎ（０）｝＝２＾｛ｎ（０）−ｎ（０）＋１｝＝２＾１＝２
Ｓ｛ｎ（０）＋１｝＝２＾［｛ｎ（０）＋１｝−ｎ（０）＋１］＝２＾２＝４
…
Ｓ｛ｎ（０）＋ｎ（１）−１｝＝２＾［｛ｎ（０）−ｎ（１）−１｝−ｎ（０）＋１］＝２＾｛ｎ（１）｝
【０１２３】
また、以下のようにＲｓｗ（ｉ）の値を設定する。
０≦ｉ≦ｎ（０）−１のｉに対して、
Ｒｓｗ（ｉ）＝１／［２＾｛ｎ（０）−１−ｉ｝］
ｎ（０）≦ｉ≦ｎ（１）−１のｉに対して、
Ｒｓｗ（ｉ）＝１
とする。上記の式を展開した形で記述すると、以下のようになる。
Ｒｓｗ（０）＝１／［２＾｛ｎ（０）−１−０｝］＝１／［２＾｛ｎ（０）−１｝］
Ｒｓｗ（１）＝１／［２＾｛ｎ（０）−１−１｝］＝１／［２＾｛ｎ（０）｝］
…
Ｒｓｗ｛ｎ（０）−２｝＝１／［２＾｛ｎ（０）−１−（ｎ（０）−２）｝］
＝１／｛２＾（１）｝＝１／２
Ｒｓｗ｛ｎ（０）−１｝＝１／［２＾｛ｎ（０）−１−（ｎ（０）−１）｝］
＝１／［｛２＾（０）｝＝１
【０１２４】
各２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の出力電流は、分流回路Ｂ（ｉ）のトランジスタサイズＳ（ｉ）と、２の累乗分の１切換型分流回路の分流比Ｒｓｗ（ｉ）の積に比例するので、
０≦ｉ≦ｎ（０）−１のｉに対して、
Ｓ（ｉ）・Ｒｓｗ（ｉ）＝１・１／｛２＾（ｎ（０）−１−ｉ）｝＝２＾｛ｉ−ｎ（０）＋１｝
ｎ（０）≦ｉ≦ｎ（０）＋ｎ（１）−１のｉに対して、
Ｓ（ｉ）・Ｒｓｗ（ｉ）＝２＾｛ｉ−ｎ（０）＋１｝・１＝２＾｛ｉ−ｎ（０）＋１｝
となる。ｉは分流回路の番号であるので、各２の累乗分の１切換型分流回路Ｂｓｗの各出力電流は、２進の重みに比例することが分かる。
【０１２５】
次に、具体的なトランジスタサイズ及び分流比を用いた第２の実施形態の利得切換増幅回路の構成と動作について、図７を用いて説明する。
【０１２６】
図７において、第１〜第６のトランジスタＱ１〜Ｑ６は、入力端子を介して共通に接続されたベースに入力される入力信号を増幅して、入力電圧に比例したコレクタ電流Ｉｃ１〜Ｉｃ６をそれぞれ出力する分流回路を構成する。ここで、Ｑ１〜Ｑ６の各エミッタはいずれも接地されているので、Ｖｂｅはそれぞれ等しい値となる。また、トランジスタＱ４〜Ｑ６のトランジスタサイズは同一であり、Ｑ１〜Ｑ３のトランジスタサイズは、Ｑ４〜Ｑ６のトランジスタサイズを１とした場合に、Ｑ１は８、Ｑ２は４、Ｑ３は２となっている。
【０１２７】
第１のトランジスタＱ１のコレクタには、差動対トランジスタＱ７、Ｑ８からなる差動増幅回路で構成された第１の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ５及びＳＷ５Ｂを介して入力される利得切換信号の値に従って、Ｑ１のコレクタ電流Ｉｃ１をそのまま出力するか、又は０を出力する。
【０１２８】
同様に、第２〜第４のトランジスタＱ２〜Ｑ４のコレクタには、それぞれ差動対トランジスタＱ９、Ｑ１０〜Ｑ１３、Ｑ１４からなる差動増幅回路で構成された第２〜第４の２の累乗分の１切換型分流回路が接続され、切換切換端子ＳＷ４、ＳＷ４Ｂ〜ＳＷ２、ＳＷ２Ｂを介して入力される利得切換信号の値に従って、それぞれ電流Ｉｃ２〜Ｉｃ４又は０を出力する。
【０１２９】
また、第５のトランジスタＱ５のコレクタには、複数の差動対トランジスタＱ１９〜Ｑ２２からなる多出力型差動増幅回路で構成された第５の２の累乗分の１切換型分流回路が接続され、切換入力ＳＷ１及びＳＷ１Ｂを介して入力される利得切換信号の値に従って、電流Ｉｃ５／２又は０を出力する。
【０１３０】
さらに、第６のトランジスタＱ３のコレクタには、トランジスタＱ２３〜Ｑ２６から構成された第６の２の累乗分の１切換型分流回路が接続され、利得切換端子ＳＷ０及びＳＷ０Ｂを介して入力される利得切換信号の値に従って、電流Ｉｃ６／４又は０を出力する。
【０１３１】
第１〜第６の２の累乗分の１切換型分流回路の各出力は共通に接続され、出力端子に接続される。
【０１３２】
続いて、上記のように構成された利得切換増幅回路について、図７を用いてその動作を説明する。
【０１３３】
前述したように、第１〜第６のトランジスタＱ１〜Ｑ６のＶｂｅは等しく、Ｑ１〜Ｑ３のトランジスタサイズは、Ｑ４〜Ｑ６を１とした場合、それぞれ８、４、２のサイズ比となっている。これらのことから、Ｑ１〜Ｑ３の各コレクタ電流Ｉｃ１〜Ｉｃ３は、Ｑ４〜Ｑ６のコレクタ電流Ｉｃ４〜Ｉｃ６に比してそれぞれ８倍、４倍、２倍となる。ここで、
Ｉｃ＝Ｉｃ４＝Ｉｃ５＝Ｉｃ６
とすると、
Ｉｃ１＝８・Ｉｃ、Ｉｃ２＝４・Ｉｃ、Ｉｃ３＝２・Ｉｃ
となる。
【０１３４】
第１の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ５−Ｖｂ５ｂ＞＞Ｖｔの場合は、Ｉｃ７≒Ｉｃ１＝８・Ｉｃ
Ｖｂ５−Ｖｂ５ｂ＜＜Ｖｔの場合は、Ｉｃ７≒０となる。
第２の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ４−Ｖｂ４ｂ＞＞Ｖｔの場合は、Ｉｃ９≒Ｉｃ２＝４・Ｉｃ
Ｖｂ４−Ｖｂ４ｂ＜＜Ｖｔの場合は、Ｉｃ９≒０となる。
第３の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ３−Ｖｂ３ｂ＞＞Ｖｔの場合は、Ｉｃ１１≒Ｉｃ３＝２・Ｉｃ
Ｖｂ３−Ｖｂ３ｂ＜＜Ｖｔの場合は、Ｉｃ１１≒０となる。
第４の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ２−Ｖｂ２ｂ＞＞Ｖｔの場合は、Ｉｃ１３≒Ｉｃ４＝Ｉｃ
Ｖｂ２−Ｖｂ２ｂ＜＜Ｖｔの場合は、Ｉｃ１３≒０となる。
第５の２の累乗分の１切換型分流回路の分流比は１／２であるから、
Ｖｂ１−Ｖｂ１ｂ＞＞Ｖｔの場合は、Ｉｃ１６≒１／２・Ｉｃ５＝１／２・Ｉｃ
Ｖｂ１−Ｖｂ１ｂ＜＜Ｖｔの場合は、Ｉｃ１６≒０となる。
第６の２の累乗分の１切換型分流回路の分流比は１／４であるので、
Ｖｂ０−Ｖｂ０ｂ＞＞Ｖｔの場合は、Ｉｃ２０≒１／４・Ｉｃ６＝１／４・Ｉｃ
Ｖｂ０−Ｖｂ０ｂ＜＜Ｖｔの場合は、Ｉｃ２０≒０となる。
【０１３５】
以上のことから、第１〜第６の２の累乗分の１切換型分流回路の各利得切換端子に６ビットの２進符号で表される値の利得切換信号を入力することにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力されることになる。
【０１３６】
このような第２の実施形態の利得切換増幅回路によれば、分流回路を構成するトランジスタＱ１〜Ｑ３のサイズが、Ｑ４〜Ｑ６のそれぞれ８倍、４倍、２倍となっているので、トランジスタＱ１３〜Ｑ２２から構成される第３〜第６の２の累乗分の１切換型分流回路の分流比を小さくできる。その結果、２の累乗分の１切換型分流回路に必要となるトランジスタのサイズを縮減することが可能となる。
【０１３７】
また、第１〜第３の２の累乗分の１切換型分流回路を差動増幅回路から構成して分流比を１／１としたことにより、利得切換端子に入力する利得切換信号のレベルが全て１の場合は、入力電流が全て出力電流となり、信号増幅に使われない分流電流がなくなるので、消費電流を低減することが可能となる。
【０１３８】
（第３の実施形態）
本発明の第３の実施形態に係る利得切換増幅回路の構成を図８及び図９に示す。図８は、利得切換増幅回路の構成を分流比、及びトランジスタサイズと共に示した図であり、図９は、具体的なトランジスタサイズ及び分流比を用いて構成した利得切換増幅回路を示す図である。
【０１３９】
図８において、利得切換増幅回路は、ベースを共通として入力端子に接続され、エミッタを接地された複数のトランジスタからなる分流回路と、分流回路の各トランジスタのコレクタと出力端子との間に、差動増幅回路及び多出力型差動増幅回路を並列に接続してなる２の累乗分の１切換型分流回路を有して構成される。
【０１４０】
まず、トランジスタサイズ及び分流比の設定方法について説明する。ｍビットの利得設定値Ｇを下位ビットからｎビットごとにｐ分割し、分割された各ビット列に０〜ｐ−１の整数を割り当ててビットグループ番号ｈとすると、ｍとｎ、ｐの関係は、以下のようになる。
ｍ＝ｎ×ｐ
【０１４１】
次いで、ビットグループ番号ｈに対応した分流回路Ｂ（ｈ）のトランジスタサイズの相対値をＳ（ｈ）とし、各ビット番号ｉに対応した２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の分流比をＲｓｗ（ｉ）とする。
【０１４２】
さらに、各ビット番号ｉに対応した２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）のトランジスタサイズの相対値をＳｓｗ（ｉ）とする。ここで、Ｓｓｗ（ｉ）は、各２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）を構成する全てのトランジスタのサイズ総和の比であるとする。また、Ｓｓｗ（ｉ）は、２の累乗分の１切換型分流回路間のサイズの相対値であり、分流回路のサイズの相対値Ｓ（ｈ）とは無関係であるとする。
【０１４３】
このとき、以下のようにＳ（ｈ）の値を設定する。
０≦ｈ≦ｎ−１のｈに対して、
Ｓ（ｈ）＝２＾（ｎ×ｈ）
とする。上式を展開した形で記述すると、以下のようになる。
Ｓ（０）＝２＾（ｎ×０）＝２＾０＝１
Ｓ（１）＝２＾（ｎ×１）＝２＾ｎ
…
Ｓ（ｐ−１）＝２＾｛ｎ×（ｐ−１）｝
【０１４４】
また、以下のようにしてＲｓｗ（ｉ）の値を設定する。
ここで０≦ｈ≦ｐ−１とする。まず、ｑ（ｈ）を次式のようにおく。
【０１４５】
【数４】
2005117517.tif 000013
【０１４６】
このｑ（ｈ）は、第ｈ番目の分割の最下位ビットのビット番号ｉを表す。さらに、ビット番号ｉに対し以下の式を満足するｊ、ｋを用いてビットグループに対応したビット番号ｊ、ｋを割り当てる。
ｉ＝ｑ（ｊ）＋ｋ
０≦ｋ≦ｎ−１
【０１４７】
このとき、
Ｒｓｗ（ｉ）＝Ｒｓｗ（ｊ、ｋ）
＝Ｒｓｗ｛ｑ（ｊ）＋ｋ｝
＝１／｛２＾（ｎ−１−ｋ）｝
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
とする。上記の式をｊに関して展開した形で記述すると、次のようになる。
【０１４８】
ｑ（０）＝０であるので、ｊ＝０として、
Ｒｓｗ（０，０）＝Ｒｓｗ｛ｑ（０）＋０｝
＝Ｒｓｗ（０）
＝１／｛２＾（ｎ−１−０）｝
＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（０，１）＝Ｒｓｗ｛ｑ（０）＋１｝
＝Ｒｓｗ（１）
＝１／｛２＾（ｎ−１−１）｝
＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（０，ｎ−２）＝Ｒｓｗ｛ｑ（０）＋ｎ−２｝
＝Ｒｓｗ（ｎ−２）
＝１／［２＾｛ｎ−１−（ｎ−２）｝］
＝１／｛２＾（１）｝
＝１／２
Ｒｓｗ（０，ｎ−１）＝Ｒｓｗ｛ｑ（０）＋ｎ−１｝
＝Ｒｓｗ（ｎ−１）
＝１／［２＾（ｎ−１−（ｎ−１）｝］
＝１／｛２＾（０）｝
＝１
ゆえに、
Ｒｓｗ（０）＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（１）＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（ｎ−２）＝１／２
Ｒｓｗ（ｎ−１）＝１
となる。
【０１４９】
ｑ（１）＝ｎであるので、ｊ＝１として、
Ｒｓｗ（１，０）＝Ｒｓｗ｛ｑ（１）＋０｝
＝Ｒｓｗ（ｎ＋０）
＝１／｛２＾（ｎ−１−０）｝
＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（１，１）＝Ｒｓｗ｛ｑ（１）＋１｝
＝Ｒｓｗ（ｎ＋１）
＝１／｛２＾（ｎ−１−１）｝
＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（１，ｎ−２）＝Ｒｓｗ｛ｑ（１）＋ｎ−２｝
＝Ｒｓｗ（ｎ＋ｎ−２）
＝Ｒｓｗ（２×ｎ−２）
＝１／［２＾（ｎ−１−（ｎ−２）｝］
＝１／｛２＾（１）｝
＝１／２
Ｒｓｗ（１，ｎ−１）＝Ｒｓｗ｛ｑ（１）＋ｎ−１）
＝Ｒｓｗ（ｎ＋ｎ−１）
＝Ｒｓｗ（２×ｎ−１）
＝１／［２＾（ｎ−１−（ｎ−１）｝］
＝１／｛２＾（０）｝
＝１
ゆえに、
Ｒｓｗ（ｎ＋０）＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（ｎ＋１）＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（２×ｎ−２）＝１／２
Ｒｓｗ（２×ｎ−１）＝１
となる。
【０１５０】
ｑ（２）＝２×ｎであるので、ｊ＝２として、
Ｒｓｗ（２，０）＝Ｒｓｗ｛ｑ（２）＋０｝
＝Ｒｓｗ（２×ｎ＋０）
＝１／｛２＾（ｎ−１−０）｝
＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（２，１）＝Ｒｓｗ｛ｑ（２）＋１｝
＝Ｒｓｗ（２×ｎ＋１）
＝１／｛２＾（ｎ−１−１）｝
＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（２，ｎ−２）＝Ｒｓｗ｛ｑ（２）＋ｎ−２｝
＝Ｒｓｗ（２×ｎ＋ｎ−２）
＝Ｒｓｗ（３×ｎ−２）
＝１／［２＾｛ｎ−１−（ｎ−２）｝］
＝１／｛２＾（１）｝＝１／２
Ｒｓｗ（２，ｎ−１）＝Ｒｓｗ｛ｑ（２）＋ｎ−１）
＝Ｒｓｗ（２×ｎ＋ｎ−１）
＝Ｒｓｗ（３×ｎ−１）
＝１／［２＾（ｎ−１−（ｎ−１）｝］
＝１／｛２＾（０）｝
＝１
ゆえに、
Ｒｓｗ（２×ｎ＋０）＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（２×ｎ＋１）＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（３×ｎ−２）＝１／２
Ｒｓｗ（３×ｎ−１）＝１
となる。
【０１５１】
ｑ（ｐ−２）＝（ｐ−２）×ｎであるので、ｊ＝ｐ−２として、
Ｒｓｗ（ｐ−２，０）＝Ｒｓｗ｛ｑ（ｐ−２）＋０）
＝Ｒｓｗ｛（ｐ−２）×ｎ＋０｝
＝１／｛２＾（ｎ−１−０）｝
＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（ｐ−２，１）＝Ｒｓｗ｛ｑ（ｐ−２）＋１｝
＝Ｒｓｗ｛（ｐ−２）×ｎ＋１｝
＝１／（２＾（ｎ−１−１）｝
＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（ｐ−２，ｎ−２）＝Ｒｓｗ｛ｑ（ｐ−２）＋ｎ−２｝
＝Ｒｓｗ｛（ｐ−２）×ｎ＋ｎ−２｝
＝Ｒｓｗ｛（ｐ−１）×ｎ−２｝
＝１／［２＾（ｎ−１−（ｎ−２）｝］
＝１／｛２＾（１）｝＝１／２
Ｒｓｗ（ｐ−２，ｎ−１）＝Ｒｓｗ｛ｑ（ｐ−２）＋ｎ−１｝
＝Ｒｓｗ｛（ｐ−２）×ｎ＋ｎ−１｝
＝  Ｒｓｗ｛（ｐ−１）×ｎ−１｝
＝１／［２＾（ｎ−１−（ｎ−１）｝］
＝１／｛２＾（０）｝＝１
ゆえに、
Ｒｓｗ｛（ｐ−２）×ｎ＋０｝＝１／｛２＾（ｎ−１）｝
Ｒｓｗ｛（ｐ−２）×ｎ＋１｝＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ｛（ｐ−１）×ｎ−２｝＝１／２
Ｒｓｗ｛（ｐ−１）×ｎ−１｝＝１
となる。
【０１５２】
ｑ（ｐ−１）＝（ｐ−１）×ｎであるので、ｊ＝ｐ−１として、
Ｒｓｗ（ｐ−１，０）＝Ｒｓｗ｛ｑ（ｐ−１）＋０｝
＝Ｒｓｗ｛（ｐ−１）×ｎ＋０｝
＝１／｛２＾（ｎ−１−０）｝
＝１／｛２＾（ｎ−１）｝
Ｒｓｗ（ｐ−１，１）＝Ｒｓｗ｛ｑ（ｐ−１）＋１｝
＝Ｒｓｗ｛（ｐ−１）×ｎ＋１｝
＝１／｛２＾（ｎ−１−１）｝
＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ（ｐ−１，ｎ−２）＝Ｒｓｗ｛ｑ（ｐ−１）＋ｎ−２｝
＝Ｒｓｗ｛（ｐ−１）×ｎ＋ｎ−２｝
＝Ｒｓｗ｛（ｐ−０）×ｎ−２｝
＝１／［２＾（ｎ−１−（ｎ−２）｝］
＝１／｛２＾（１）｝
＝１／２
Ｒｓｗ（ｐ−１，ｎ−１）＝Ｒｓｗ｛ｑ（ｐ−１）＋ｎ−１｝
＝Ｒｓｗ｛（ｐ−１）×ｎ＋ｎ−１｝
＝Ｒｓｗ｛（ｐ−０）×ｎ−１｝
＝１／［２＾（ｎ−１−（ｎ−１）｝］
＝１／｛２＾（０）｝＝１
ゆえに、
Ｒｓｗ｛（ｐ−１）×ｎ＋０｝＝１／｛２＾（ｎ−１）｝
Ｒｓｗ｛（ｐ−１）×ｎ＋１｝＝１／｛２＾（ｎ−２）｝
…
Ｒｓｗ｛（ｐ−０）×ｎ−２｝＝１／２
Ｒｓｗ｛（ｐ−０）×ｎ−１｝＝１
となる。
【０１５３】
さらに、以下のようにしてＳｓｗ（ｉ）の値を設定する。Ｒｓｗで使用したビットグループに対応するビット番号ｊ，ｋを用いて次のように定義する。
Ｓｓｗ（ｉ）＝Ｓｓｗ（ｊ，ｋ）＝Ｓｓｗ｛ｑ（ｊ）＋ｋ｝＝ＳｓｗＪ（ｊ）
【０１５４】
ここで、ＳｓｗＪ（ｊ）は、ＳｓｗＪ（ｊ）＞０の任意の関数である。つまり、ｊが同じ場合は全てのｋに対して同じトランジスタサイズの相対値を割り当てる。上式で定義したｊは、ビットグループ番号ｈと同じ値になる。従って、同じビットグループ番号ｈの２の累乗分の１切換型分流回路Ｂｓｗのトランジスタサイズの相対値Ｓｓｗは、全て同一となる。
【０１５５】
続いて、２の累乗分の１切換型分流回路の出力電流を求める。２の累乗分の１切換型分流回路は並列に接続されているので、差動増幅回路の並列接続として出力電流を求めることができる。
【０１５６】
ビットグループ番号ｈの２の累乗分の１切換型分流回路Ｂｓｗのトランジスタサイズの相対値Ｓｓｗ（ｈ，ｋ）の和ＳｓｗAll（ｈ）は、次式のようになる。
【０１５７】
【数５】
2005117517.tif 000014
【０１５８】
２の累乗分の１切換型分流回路Ｂｓｗの分流比Ｒｓｗは、
Ｒｓｗ（ｉ）＝Ｒｓｗ（ｊ，ｋ）
＝Ｒｓｗ｛ｑ（ｊ）＋ｋ｝
＝１／｛２＾（ｎ−１−ｋ）｝
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
であるので、オン側で出力に接続されているトランジスタの相対サイズＳｏｎ（ｉ）は、
Ｓｏｎ（ｉ）＝Ｓｓｗ（ｉ）×Ｒｓｗ（ｉ）
＝Ｓｓｗ（ｊ，ｋ）×Ｒｓｗ（ｊ，ｋ）
＝ＳｓｗＪ（ｊ）×Ｒｓｗ（ｊ，ｋ）
＝ＳｓｗＪ（ｊ）×Ｒｓｗ｛ｑ（ｊ）＋ｋ｝
＝ＳｓｗＪ（ｊ）×１／｛２＾（ｎ−１−ｋ）｝
＝ＳｓｗＪ（ｊ）×２＾（ｋ−ｎ＋１）
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
となる。
【０１５９】
ビットグループ番号ｈの２の累乗分の１切換型分流回路Ｂｓｗは、分流回路Ｂ（ｈ）に並列接続されている。分流回路Ｂ（ｈ）のサイズの相対値Ｓ（ｈ）は、
Ｓ（ｈ）＝２＾（ｎ×ｈ）
０≦ｈ≦ｎ−１
であるので、分流回路Ｂ（ｈ）のコレクタ電流Ｉｃ（ｈ）は、入力電圧をＶｂとして、
Ｉｃ（ｈ）＝Ｓ（ｈ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）
＝２＾（ｎ×ｈ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）
となる。
【０１６０】
従って、２の累乗分の１切換型分流回路Ｂｓｗのオン側の出力電流Ｉｏｎ（ｉ）は、
Ｉｏｎ（ｉ）＝Ｉｃ（ｈ）×Ｓｏｎ（ｉ）／ＳｓｗAll （ｈ）
＝Ｉｃ（ｊ）×｛ＳｓｗＪ（ｊ）×２＾（ｋ−ｎ＋１）｝／｛ｎ×ＳｓｗＪ（ｊ）｝
＝２＾（ｎ×ｊ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）×２＾（ｋ−ｎ＋１）／ｎ
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）×２＾（ｎ×ｊ＋ｋ−ｎ＋１）／ｎ
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）×２＾（ｑ（ｊ）＋ｋ−ｎ＋１｝／ｎ
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）×２＾（ｉ−ｎ＋１）／ｎ
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）×２＾（１−ｎ）／ｎ×２＾（ｉ）
となり、２＾ｉに比例することが分かる。ｉは、分流回路の番号であるから、各２の累乗分の１切換型分流回路Ｂｓｗの出力電流は、２進の重みに比例して出力される。よって、利得切換増幅回路の出力端子には、２進で表された利得設定値Ｇと入力信号に比例した電流が流れる。以上のように、利得切換増幅回路は、２進で表された利得設定値Ｇの利得の増幅器として動作する。
【０１６１】
次に、具体的なトランジスタサイズ及び分流比を用いた第３の実施形態の利得切換増幅回路の構成と動作について、図９を用いて説明する。
【０１６２】
図９において、第１及び第２のトランジスタＱ１、Ｑ２は、入力端子を介して共通に接続されたベースに入力される入力信号を増幅し、入力電圧に比例したコレクタ電流Ｉｃ１、Ｉｃ２をそれぞれ出力する分流回路を構成する。ここで、Ｑ１、Ｑ２の各エミッタはいずれも接地されているので、Ｖｂｅはそれぞれ等しい値となる。また、Ｑ１、Ｑ２のトランジスタサイズの比は、８：１となっている。
【０１６３】
第１のトランジスタＱ１のコレクタには、差動対トランジスタＱ３、Ｑ４からなる差動増幅回路で構成された第１の２の累乗分の１切換型分流回路と、複数の差動対トランジスタＱ５〜Ｑ８からなる多出力型差動増幅回路で構成された第２の２の累乗分の１切換型分流回路と、同様に複数の差動対トランジスタＱ９〜Ｑ１２からなる多出力型差動増幅回路で構成された第３の２の累乗分の１切換型分流回路が並列に接続されている。ここで、各２の累乗分の１切換型分流回路を構成するトランジスタのサイズは、各分流回路毎にサイズ和が等しくなるようになっている。また、第１の２の累乗分の１切換型分流回路の分流比は１／１であり、第２の２の累乗分の１切換型分流回路の分流比は１／２であり、第３の２の累乗分の１切換型分流回路の分流比は１／４となっている。
【０１６４】
第２のトランジスタＱ１のコレクタには、差動対トランジスタＱ１３、Ｑ１４からなる差動増幅回路で構成された第４の２の累乗分の１切換型分流回路と、複数の差動対トランジスタＱ１５〜Ｑ１８からなる多出力型差動増幅回路で構成された第５の２の累乗分の１切換型分流回路と、同様に複数の差動対トランジスタＱ１９〜Ｑ２０からなる多出力型差動増幅回路で構成された第６の２の累乗分の１切換型分流回路が並列に接続されている。ここで、各２の累乗分の１切換型分流回路を構成するトランジスタのサイズは、各分流回路毎にサイズ和が等しくなるようになっている。また、第１の２の累乗分の１切換型分流回路の分流比は１／１であり、第２の２の累乗分の１切換型分流回路の分流比は１／２であり、第３の２の累乗分の１切換型分流回路の分流比は１／４となっている。
【０１６５】
このように、第１のトランジスタＱ１に接続される２の累乗分の１切換型分流回路と、第２のトランジスタＱ２に接続される２の累乗分の１切換型分流回路の個数、分流比は同じである。また、第１〜第６の２の累乗分の１切換型分流回路の各出力は一つにまとめられ、出力端子に接続される。
【０１６６】
続いて、上記のように構成された利得切換増幅回路における動作を説明する。
前述したように、第１及び第２のトランジスタＱ１、Ｑ２のＶｂｅは等しく、トランジスタサイズの比は８：１となっているので、トランジスタのコレクタ電流Ｉｃ１の電流値は、Ｉｃ２の８倍となる。ここで、
Ｉｃ＝Ｉｃ２
とすると、
Ｉｃ１＝８・Ｉｃ
となる。
【０１６７】
また、第１〜第３の２の累乗分の１切換型分流回路を構成するトランジスタは、それぞれトランジスタサイズの和が等しくなっている。従って、各２の累乗分の１切換型分流回路に流れる電流は同一の値となり、
Ｉｃ１／３＝８／３・Ｉｃ
である。
【０１６８】
同様に、第４〜第６の２の累乗分の１切換型分流回路を構成するトランジスタも、それぞれトランジスタサイズの和が等しくなっており、各２の累乗分の１切換型分流回路に流れる電流は等しく、
Ｉｃ２／３＝１／３・Ｉｃ
となる。
【０１６９】
さらに、第１のトランジスタＱ１に接続される２の累乗分の１切換型分流回路と、第２のトランジスタＱ２に接続される２の累乗分の１切換型分流回路の個数及び分流比は同じであるので、第１〜第３の２の累乗分の１切換型分流回路に流れる電流は、第４〜第６の２の累乗分の１切換型分流回路に流れる電流の８倍となる。
【０１７０】
第１の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ５−Ｖｂ５ｂ＞＞Ｖｔの場合は、Ｉｃ３≒Ｉｃ１／３＝８／３・Ｉｃ
Ｖｂ５−Ｖｂ５ｂ＜＜Ｖｔの場合は、Ｉｃ３≒０
となる。
第２の２の累乗分の１切換型分流回路の分流比は１／２であるので、
Ｖｂ４−Ｖｂ４ｂ＞＞Ｖｔの場合は、Ｉｃ６≒Ｉｃ１／３／２＝４／３・Ｉｃ
Ｖｂ４−Ｖｂ４ｂ＜＜Ｖｔの場合は、Ｉｃ６≒０
となる。
第３の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ３−Ｖｂ３ｂ＞＞Ｖｔの場合は、Ｉｃ１１≒Ｉｃ１／３／４＝２／３・Ｉｃ
Ｖｂ３−Ｖｂ３ｂ＜＜Ｖｔの場合は、Ｉｃ１１≒０
となる。
第４の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ２−Ｖｂ２ｂ＞＞Ｖｔの場合は、Ｉｃ１３≒Ｉｃ２／３＝Ｉｃ／３
Ｖｂ２−Ｖｂ２ｂ＜＜Ｖｔの場合は、Ｉｃ１３≒０
となる。
第５の２の累乗分の１切換型分流回路の分流比は１／２であるので、
Ｖｂ１−Ｖｂ１ｂ＞＞Ｖｔの場合は、Ｉｃ１６≒Ｉｃ２／３／２＝Ｉｃ／６
Ｖｂ１−Ｖｂ１ｂ＜＜Ｖｔの場合は、Ｉｃ１６≒０
となる。
第６の２の累乗分の１切換型分流回路の分流比は１／４であるので、
Ｖｂ０−Ｖｂ０ｂ＞＞Ｖｔの場合は、Ｉｃ２０≒Ｉｃ２／３／４＝Ｉｃ／１２
Ｖｂ０−Ｖｂ０ｂ＜＜Ｖｔの場合は、Ｉｃ２０≒０
となる。
【０１７１】
以上示したように、トランジスタＱ１、Ｑ２の各コレクタに接続される２の累乗分の１切換型分流回路の個数、分流比はそれぞれ等しくなっているので、２の累乗分の１切換型分流回路の各利得切換端子に６ビットの２進符号で表される値の利得切換信号を入力することにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力されることになる。
【０１７２】
このような第３の実施形態の利得切換増幅回路によれば、トランジスタＱ１のトランジスタサイズがＱ２の８倍となっているので、トランジスタＱ１３〜Ｑ２２から構成される第３〜第６の２の累乗分の１切換型分流回路の分流比を小さくできる。その結果、２の累乗分の１切換型分流回路に必要となるトランジスタのサイズを縮減することが可能となる。
【０１７３】
また、第１〜第３及び第４〜第６の２の累乗分の１切換型分流回路をそれぞれ並列に接続したことにより、分流回路に必要となるトランジスタの個数、総サイズを縮減することができると共に、分流比を小さくすることなく最下位ビットに対応する電流値を下げることができる。このため、使用可能な最小トランジスタサイズに制限がある場合でも、２の累乗分の１切換型分流回路に必要なトランジスタサイズを増加させることなく、利得切換増幅動作の精度を向上させることが可能となる。
【０１７４】
（第４の実施形態）
本発明の第４の実施形態に係る利得切換増幅回路の構成を図１０及び図１１に示す。図１０は、利得切換増幅回路の構成を分流比、及びトランジスタサイズと共に示した図であり、図１１は、具体的なトランジスタサイズ及び分流比を用いて構成した利得切換増幅回路を示す図である。
【０１７５】
図１０において、利得切換増幅回路は、ベースを共通として入力端子に接続され、エミッタを接地された複数のトランジスタからなる分流回路と、分流回路の各トランジスタのコレクタと出力端子との間に、差動増幅回路を並列に接続してなる２の累乗分の１切換型分流回路を有して構成される。
【０１７６】
まず、トランジスタサイズ及び分流比の設定方法について説明する。ｍビットの利得設定値Ｇを下位ビットからｎビットごとにｐ分割し、分割された各ビット列に０〜ｐ−１の整数を割り当ててビットグループ番号ｈとすると、ｍとｎ、ｐの関係は、以下のようになる。
ｍ＝ｎ×ｐ
【０１７７】
次いで、ビットグループ番号ｈに対応した分流回路Ｂ（ｈ）のトランジスタサイズの相対値をＳ（ｈ）とし、各ビット番号ｉに対応した２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）の分流比をＲｓｗ（ｉ）とする。
【０１７８】
さらに、各ビット番号ｉに対応した２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）のトランジスタサイズの相対値をＳｓｗ（ｉ）とする。ここで、Ｓｓｗ（ｉ）は、各２の累乗分の１切換型分流回路Ｂｓｗ（ｉ）を構成する全てのトランジスタのサイズ総和の比であるとする。また、Ｓｓｗ（ｉ）は、２の累乗分の１切換型分流回路間のサイズの相対値であり、分流回路のサイズの相対値Ｓ（ｈ）とは、無関係であるとする。
【０１７９】
このとき、以下のようにＳ（ｈ）の値を設定する。
Ｓ（ｈ）＝２＾（ｎ×ｈ）
０≦ｈ≦ｎ−１
とする。上式をｈに関して展開した形で記述すると、以下のようになる。
Ｓ（０）＝２＾（ｎ×０）＝２＾０＝１
Ｓ（１）＝２＾（ｎ×１）＝２＾ｎ
…
Ｓ（ｐ−１）＝２＾｛ｎ×（ｐ−１）｝
【０１８０】
また、以下のようにしてＲｓｗ（ｉ）の値を設定する。
Ｒｓｗ（ｉ）＝１
０≦ｉ≦ｍ−１
とする。つまり、全てのＲｓｗを１とする。
【０１８１】
さらに、以下のようにしてＳｓｗ（ｉ）の値を設定する。
ここで０≦ｈ≦ｐ−１とする。まず、ｑ（ｈ）を次式のようにおく。
【０１８２】
【数６】
2005117517.tif 000015
【０１８３】
このｑ（ｈ）は、第ｈ番目の分割の最下位ビットのビット番号ｉを表す。また、ビット番号ｉに対して、以下の式を満足するｊ、ｋを用いてビットグループに対応したビット番号ｊ、ｋを割り当てる。
ｉ＝ｑ（ｊ）＋ｋ
０≦ｋ≦ｎ−１
【０１８４】
上式で定義したｊは、ビットグループ番号ｈと同じ値になる。このとき、上記のビットグループに対応したビット番号ｊ、ｋを用いて以下のように定義する。
Ｓｓｗ（ｉ）＝Ｓｓｗ（ｊ，ｋ）
＝Ｓｓｗ｛ｑ（ｊ）＋ｋ｝
＝２＾ｋ
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
【０１８５】
上式をｋに関して展開した形で記述すると、次のようになる。
Ｓｓｗ（０，０）＝２＾０＝１
Ｓｓｗ（０，１）＝２＾１＝２
…
Ｓｓｗ（０，ｎ−１）＝２＾（ｎ−１）
…
Ｓｓｗ（ｐ−１，０）＝２＾０＝１
Ｓｓｗ（ｐ−１，１）＝２＾１＝２
…
Ｓｓｗ（ｐ−１，ｎ−１）＝２＾（ｎ−１）
【０１８６】
続いて、２の累乗分の１切換型分流回路の出力電流を求める。第４の実施形態では、２の累乗分の１切換型分流回路が並列接続されているので、差動増幅回路の並列接続として出力電流を求める。
【０１８７】
ビットグループ番号ｈの２の累乗分の１切換型分流回路Ｂｓｗのトランジスタサイズの相対値Ｓｓｗ（ｈ，ｋ）の和であるＳｓｗAll （ｈ）は、次式のようになる。
【０１８８】
【数７】
2005117517.tif 000016
【０１８９】
２の累乗分の１切換型分流回路Ｂｓｗの分流比Ｒｓｗは、
Ｒｓｗ（ｉ）＝Ｒｓｗ（ｊ，ｋ）＝１
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
であるので、オン側で出力に接続されているトランジスタの相対サイズＳｏｎ（ｉ）は、
Ｓｏｎ（ｉ）＝Ｓｓｗ（ｉ）×Ｒｓｗ（ｉ）
＝Ｓｓｗ（ｊ，ｋ）×Ｒｓｗ（ｊ，ｋ）
＝２＾ｋ×１
＝２＾ｋ
０≦ｋ≦ｎ−１、０≦ｊ≦ｐ−１、０≦ｉ≦ｍ−１
となる。
【０１９０】
ビットグループ番号ｈの２の累乗分の１切換型分流回路Ｂｓｗは、分流回路Ｂ（ｈ）に並列接続されている。分流回路Ｂ（ｈ）のサイズの相対値Ｓ（ｈ）は、
Ｓ（ｈ）＝２＾（ｎ×ｈ）
０≦ｈ≦ｎ−１
であるので、分流回路Ｂ（ｈ）のコレクタ電流Ｉｃ（ｈ）は、入力電圧をＶｂとして、
Ｉｃ（ｈ）＝Ｓ（ｈ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）
＝２＾（ｎ×ｈ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）
となる。
【０１９１】
従って、２の累乗分の１切換型分流回路Ｂｓｗのオン側の出力電流Ｉｏｎ（ｉ）は、
Ｉｏｎ（ｉ）＝Ｉｃ（ｈ）×Ｓｏｎ（ｉ）／ＳｓｗAll （ｈ）
＝Ｉｃ（ｊ）×２＾ｋ／（２＾ｎ−１）
＝２＾（ｎ×ｊ）×α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）／（２＾ｎ−１）×２＾ｋ
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）／（２＾ｎ−１）×２＾（ｎ×ｊ＋ｋ）
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）／（２＾ｎ−１）×２＾（ｑ（ｊ）＋ｋ）
＝α×Ｉｓ×ｅｘｐ（Ｖｂ／Ｖｔ）／（２＾ｎ−１）×２＾（ｉ）
となり、２＾ｉに比例する。ｉは、分流回路の番号であるから、各２の累乗分の１切換型分流回路Ｂｓｗの出力電流は、２進の重みに比例して出力されることが分かる。よって、出力端子には、２進で表された利得設定値Ｇと入力信号に比例した電流が流れ、利得切換増幅回路として動作する。
【０１９２】
次に、具体的なトランジスタサイズ及び分流比を用いた第４の実施形態の利得切換増幅回路の構成と動作について、図１１を用いて説明する。
【０１９３】
図１１において、第１及び第２のトランジスタＱ１、Ｑ２は、入力端子を介して共通に接続されたベースに入力される入力信号を増幅し、入力電圧に比例したコレクタ電流Ｉｃ１、Ｉｃ２をそれぞれ出力する分流回路を構成する。ここで、Ｑ１、Ｑ２の各エミッタはいずれも接地されているので、Ｖｂｅはそれぞれ等しい値となる。また、Ｑ１、Ｑ２のトランジスタサイズの比は、８：１となっている。
【０１９４】
第１のトランジスタＱ１のコレクタには、差動対トランジスタＱ３、Ｑ４からなる差動増幅回路で構成された第１の２の累乗分の１切換型分流回路と、差動対トランジスタＱ５、Ｑ６からなる差動増幅回路で構成された第２の２の累乗分の１切換型分流回路と、差動対トランジスタＱ７、Ｑ８からなる差動増幅回路で構成された第３の２の累乗分の１切換型分流回路が並列に接続されている。ここで、各２の累乗分の１切換型分流回路を構成するトランジスタのサイズは、トランジスタＱ７とＱ８を１とした場合、Ｑ５とＱ６は２、Ｑ３及びＱ４は４の比となっている。また、第１〜第３の２の累乗分の１切換型分流回路の分流比は、それぞれ１／１、１／１、１／１となる。
【０１９５】
第２のトランジスタＱ２のコレクタには、差動対トランジスタＱ９、Ｑ１０からなる差動増幅回路で構成された第３の２の累乗分の１切換型分流回路と、差動対トランジスタＱ１１、Ｑ１２からなる差動増幅回路で構成された第５の２の累乗分の１切換型分流回路と、差動対トランジスタＱ１３、Ｑ１４からなる差動増幅回路で構成された第６の２の累乗分の１切換型分流回路が並列に接続されている。ここで、各２の累乗分の１切換型分流回路を構成するトランジスタのサイズは、トランジスタＱ１３とＱ１４を１とした場合、Ｑ１１とＱ１２は２、Ｑ９及びＱ１０は４となっている。また、第４〜第６の２の累乗分の１切換型分流回路の分流比は、それぞれ１／１、１／１、１／１となる。
【０１９６】
このように、第１のトランジスタＱ１に接続される２の累乗分の１切換型分流回路と、第２のトランジスタＱ２に接続される２の累乗分の１切換型分流回路の個数、分流比は同じである。また、第１〜第６の２の累乗分の１切換型分流回路の各出力は一つにまとめられ、出力端子に接続される。
【０１９７】
続いて、上記のように構成された利得切換増幅回路における動作を説明する。
前述したように、第１及び第２のトランジスタＱ１、Ｑ２のＶｂｅは等しく、トランジスタサイズの比は８：１となっているので、トランジスタのコレクタ電流Ｉｃ１の電流値は、Ｉｃ２の８倍となる。ここで、
Ｉｃ＝Ｉｃ２
とすると、
Ｉｃ１＝８・Ｉｃ
となる。
【０１９８】
また、第１〜第３の２の累乗分の１切換型分流回路の分流比は、それぞれ４／１、２／１、１／１となっているので、各２の累乗分の１切換型分流回路を構成するトランジスタＱ３とＱ４、Ｑ５とＱ６、及びＱ７、Ｑ８にそれぞれ流れる電流Ｉｃ（３，４）、Ｉｃ（５，６）、Ｉｃ（７，８）は、
Ｉｃ（３，４）＝４／７・Ｉｃ１
＝３２／７・Ｉｃ
Ｉｃ（５，６）＝２／７・Ｉｃ１
＝１６／７・Ｉｃ
Ｉｃ（７，８）＝１／７・Ｉｃ１
＝８／７・Ｉｃ
となる。
【０１９９】
同様に、第４〜第６の２の累乗分の１切換型分流回路の分流比は、それぞれ４／１、２／１、１／１となっているので、各２の累乗分の１切換型分流回路を構成するトランジスタＱ９とＱ１０、Ｑ１１とＱ１２、及びＱ１３、Ｑ１４にそれぞれ流れる電流Ｉｃ（９，１０）、Ｉｃ（１１，１２）、Ｉｃ（１３，１４）は、
Ｉｃ（９，１０）＝４／７・Ｉｃ２
＝４／７・Ｉｃ
Ｉｃ（１１，１２）＝２／７・Ｉｃ２
＝２／７・Ｉｃ
Ｉｃ（１３，１４）＝１／７・Ｉｃ２
＝１／７・Ｉｃ
となる。
【０２００】
さらに、第１のトランジスタＱ１に接続される２の累乗分の１切換型分流回路と、第２のトランジスタＱ２に接続される２の累乗分の１切換型分流回路の個数及び分流比は同じであるので、第１〜第３の２の累乗分の１切換型分流回路に流れる電流は、第４〜第６の２の累乗分の１切換型分流回路に流れる電流の８倍となる。
【０２０１】
第１の２の累乗分の１切換型分流回路の分流比は１／１であるから、
Ｖｂ５−Ｖｂ５ｂ＞＞Ｖｔの場合は、Ｉｃ３≒Ｉｃ（３，４）＝３２／７・Ｉｃ
Ｖｂ５−Ｖｂ５ｂ＜＜Ｖｔの場合は、Ｉｃ３≒０
となる。
第２の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ４−Ｖｂ４ｂ＞＞Ｖｔの場合は、Ｉｃ５≒Ｉｃ（５，６）＝１６／７・Ｉｃ
Ｖｂ４−Ｖｂ４ｂ＜＜Ｖｔの場合は、Ｉｃ５≒０
となる。
第３の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ３−Ｖｂ３ｂ＞＞Ｖｔの場合は、Ｉｃ７≒Ｉｃ（７，８）＝８／７・Ｉｃ
Ｖｂ３−Ｖｂ３ｂ＜＜Ｖｔの場合は、Ｉｃ７≒０
となる。
第４の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ２−Ｖｂ２ｂ＞＞Ｖｔの場合は、Ｉｃ９≒Ｉｃ（９，１０）＝４／７・ＩｃＶｂ２−Ｖｂ２ｂ＜＜Ｖｔの場合は、Ｉｃ９≒０
となる。
第５の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ１−Ｖｂ１ｂ＞＞Ｖｔの場合は、Ｉｃ１１≒Ｉｃ（１１，１２）＝２／７・Ｉｃ
Ｖｂ１−Ｖｂ１ｂ＜＜Ｖｔの場合は、Ｉｃ１１≒０
となる。
第６の２の累乗分の１切換型分流回路の分流比は１／１であるので、
Ｖｂ０−Ｖｂ０ｂ＞＞Ｖｔの場合は、Ｉｃ１３≒Ｉｃ（１３，１４）＝１／７・Ｉｃ
Ｖｂ０−Ｖｂ０ｂ＜＜Ｖｔの場合は、Ｉｃ１３≒０
となる。
【０２０２】
以上示したように、トランジスタＱ１、Ｑ２のコレクタにそれぞれ接続される２の累乗分の１切換型分流回路の個数、分流比は等しくなっているので、第１〜第６の２の累乗分の１切換型分流回路の各利得切換端子に６ビットの２進符号で表される値の利得切換信号を入力することにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力されることになる。
【０２０３】
このような第４の実施形態の利得切換増幅回路によれば、トランジスタＱ１のトランジスタサイズがＱ２の８倍となっているので、トランジスタＱ３〜Ｑ１４から構成される２の累乗分の１切換型分流回路の分流比を小さくできる。その結果、２の累乗分の１切換型分流回路に必要となるトランジスタのサイズを縮減することが可能となる。
【０２０４】
また、第１〜第３及び第４〜第６の２の累乗分の１切換型分流回路をそれぞれ並列に接続したことにより、分流回路に必要となるトランジスタの個数、総サイズを縮減することができると共に、分流比を小さくすることなく最下位ビットに対応する電流値を下げることができる。このため、使用可能な最小トランジスタサイズに制限がある場合でも、２の累乗分の１切換型分流回路に必要なトランジスタサイズを増加させることなく、利得切換増幅動作の精度を向上させることが可能となる。
【０２０５】
さらに、全ての２の累乗分の１切換型分流回路を差動増幅回路から構成して分流比を１／１としたことにより、利得切換端子に入力する利得切換信号のレベルが全て１の場合は入力電流が全て出力電流となり、信号増幅に使われない分流電流がなくなるので、消費電流を低減することができる。
【０２０６】
（第５の実施形態）
本発明の第５の実施形態に係る利得切換増幅回路の構成を図１２に示す。
【０２０７】
図１２において、分流回路を構成する第１のトランジスタＱ１のエミッタは、抵抗値Ｒの抵抗Ｒ１を介して接地され、第２のトランジスタＱ２のエミッタは、抵抗値８Ｒの抵抗Ｒ２を介して接地されている。その他の構成は、第４の実施形態と同様である。
【０２０８】
このように構成された第５の実施形態の利得切換増幅回路について、図１２を用いてその動作を説明する。
【０２０９】
第１及び第２のトランジスタＱ１、Ｑ２は、入力端子を介して共通に接続されたベースに入力される入力信号を増幅し、入力電圧に比例したコレクタ電流Ｉｃ１、Ｉｃ２をそれぞれ出力する分流回路を構成する。Ｑ１、Ｑ２の各エミッタはそれぞれ抵抗値Ｒの抵抗Ｒ１及び抵抗値８Ｒの抵抗Ｒ２を介して接地され、且つＱ１、Ｑ２のトランジスタサイズは、８：１となっているので、Ｑ１とＲ１からなる回路は、Ｑ２とＲ２からなる回路を８つ並列にした回路と同等の動作を行う。従って、Ｑ１とＱ２のトランジスタのＶｂｅは等しく、Ｑ１のエミッタ電流Ｉｅ１は、トランジスタＱ２のエミッタ電流Ｉｅ２の８倍となり、
Ｉｅ１＝８・Ｉｅ２
である。この関係は交流信号成分に対しても成り立ち、Ｑ１とＲ１からなる回路の交流利得は、Ｑ２とＲ２からなる回路の８倍となる。
【０２１０】
トランジスタＱ３〜Ｑ１４からなる第１〜第６の２の累乗分の１切換型分流回路の動作は、第４の実施形態と同じであり、第１〜第６の２の累乗分の１切換型分流回路の各利得切換端子に６ビットの２進符号で表される値の利得切換信号を入力することにより、出力端子には入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２１１】
このような第５の実施形態の利得切換増幅回路によれば、第４の実施形態の効果に加え、トランジスタＱ１、Ｑ２のエミッタがそれぞれ抵抗Ｒ１、Ｒ２が介して接地されていることにより、直流バイアス電流の精度向上を図ることができる。また、抵抗値Ｒを変えることによって交流利得を変更したり、歪特性の改善を行うことが可能となる。
【０２１２】
（第６の実施形態）
本発明の第６の実施形態に係る利得切換増幅回路の構成を図１３に示す。本実施形態は、第４の実施形態と同様の利得切換増幅回路を２系統並列にして構成し、一方を正相用利得切換増幅回路として用い、他方を逆相用利得切換増幅回路として用いたものである。
【０２１３】
図１３において、第１及び第３のトランジスタＱ１、Ｑ３は、各ベースを共通にして信号の入力端子に接続され、エミッタがそれぞれ接地されて正相用分流回路を構成する。同様に、第２及び第４のトランジスタＱ２、Ｑ４は、各ベースを共通にして信号の逆相入力端子に接続され、エミッタがそれぞれ接地されて逆相用分流回路を構成する。なお、Ｑ１、Ｑ２及びＱ３、Ｑ４はそれぞれ平衡型増幅回路を構成している。
【０２１４】
正相用利得切換増幅回路は、正相用分流回路の第１のトランジスタＱ１のコレクタにそれぞれ接続された差動対トランジスタＱ５、Ｑ６からなる差動増幅回路で構成された第１の２の累乗分の１切換型分流回路、及び差動対トランジスタＱ９、Ｑ１０からなる差動増幅回路で構成された第３の２の累乗分の１切換型分流回路と、第３のトランジスタＱ３のコレクタにそれぞれ接続された差動対トランジスタＱ１３、Ｑ１４からなる差動増幅回路で構成された第５の２の累乗分の１切換型分流回路、及び差動対トランジスタＱ１７、Ｑ１８からなる差動増幅回路で構成された第７の２の累乗分の１切換型分流回路とを有し、各２の累乗分の１切換型分流回路の出力は一つにまとめられ、出力端子に接続されて構成される。
【０２１５】
また、逆相用利得切換増幅回路は、正相用分流回路の第２のトランジスタＱ２のコレクタにそれぞれ接続された差動対トランジスタＱ７、Ｑ８からなる差動増幅回路で構成された第２の２の累乗分の１切換型分流回路、及び差動対トランジスタＱ１１、Ｑ１２からなる差動増幅回路で構成された第４の２の累乗分の１切換型分流回路と、第４のトランジスタＱ４のコレクタにそれぞれ接続された差動対トランジスタＱ１５、Ｑ１６からなる差動増幅回路で構成された第６の２の累乗分の１切換型分流回路、及び差動対トランジスタＱ１９、Ｑ２０からなる差動増幅回路で構成された第８の２の累乗分の１切換型分流回路とを有し、各２の累乗分の１切換型分流回路の出力は一つにまとめられ、逆相出力端子に接続して構成される。
【０２１６】
上記のように構成された第６の実施形態の利得切換増幅回路について、図１３を用いてその動作を説明する。
【０２１７】
正相用利得切換増幅回路を構成する第１、第３、第５、第７の各２の累乗分の１切換型分流回路の各利得切換端子と、逆相用利得切換増幅回路を構成する第２、第４、第６、第８の各２の累乗分の１切換型分流回路の各利得切換端子には、４ビットの２進符号で表される同じ値の差動利得切換信号が入力される。
【０２１８】
差動利得切換信号が入力された正相用及び逆相用利得切換増幅回路は、それぞれ第４の実施形態の利得切換増幅回路と同様に動作し、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２１９】
このような第６の実施形態の利得切換増幅回路によれば、第４の実施形態の効果に加え、差動型の利得切換増幅回路を構成することが可能となる。
【０２２０】
（第７の実施形態）
本発明の第７の実施形態に係る利得切換増幅回路の構成を図１４に示す。
【０２２１】
図１４において、分流回路を構成する第１及び第２のトランジスタＱ１、Ｑ２の各エミッタは、それぞれ抵抗値Ｒの抵抗Ｒ１、Ｒ２を介して接地され、また、第３及び第４のトランジスタＱ３、Ｑ４の各エミッタは、それぞれ抵抗値４Ｒの抵抗Ｒ３、Ｒ４を介して接地されている。その他の構成は、第６の実施形態と同様である。
【０２２２】
このように構成された第７の実施形態の利得切換増幅回路について、図１４を用いてその動作を説明する。
【０２２３】
第１〜第８の２の累乗分の１切換型分流回路の各利得切換端子を介して差動利得切換信号が入力された正相用及び逆相用利得切換増幅回路は、それぞれ第６の実施形態の利得切換増幅回路と同様に動作し、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２２４】
このような第７の実施形態の利得切換増幅回路によれば、第６の実施形態の効果に加え、分流回路を構成するトランジスタＱ１〜Ｑ４のエミッタがそれぞれ抵抗Ｒ１〜Ｒ４を介して接地されていることにより、直流バイアス電流の精度向上を図ることができる。さらに、抵抗値Ｒを変えることによって交流利得を変更したり、歪特性の改善を行うことが可能となる。
【０２２５】
（第８の実施形態）
本発明の第８の実施形態に係る利得切換増幅回路の構成を図１５に示す。
【０２２６】
図１５において、分流回路を構成する第１及び第２のトランジスタＱ１、Ｑ２の各エミッタは、共通に電流値４Ｉｅの定電流源Ｉ１を介して接地され、また、第３及び第４のトランジスタＱ３、Ｑ４の各エミッタは、共通に電流値Ｉｅの定電流源Ｉ２を介して接地されている。その他の構成は、第６の実施形態と同様である。
【０２２７】
このように構成された第８の実施形態の利得切換増幅回路について、図１５を用いてその動作を説明する。
【０２２８】
第１及び第２のトランジスタＱ１、Ｑ２のサイズは、第３及び第４のトランジスタＱ３、Ｑ４の４倍となっている。また、定電流源Ｉ１の電流値は、定電流源Ｉ２の電流値の４倍となっている。従って、Ｑ１、Ｑ２からなる分流回路は、Ｑ３、Ｑ４からなる分流回路を４つ並列にした回路と同等の動作を行う。このため、トランジスタＱ１〜Ｑ４のＶｂｅは等しくなり、Ｑ１、Ｑ２のコレクタ電流Ｉｃ１、Ｉｃ２は、Ｑ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４の４倍となり、
Ｉｃ１＝４・Ｉｃ３
Ｉｃ２＝４・Ｉｃ４
である。また、Ｑ１〜Ｑ４の各エミッタは定電流源を介して接地されているので、この関係は交流信号成分に対しても成り立ち、Ｑ１、Ｑ２からなる分流回路の交流利得は、Ｑ３、Ｑ４からなる分流回路の４倍となる。
【０２２９】
また、トランジスタＱ５Ｑ２０からなる第１〜第８の２の累乗分の１切換型分流回路の動作は、第６の実施形態と同じであり、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２３０】
このような第８の実施形態の利得切換増幅回路によれば、第６の実施形態の効果に加え、分流回路を構成するトランジスタＱ１〜Ｑ４のエミッタが定電流源を介して接地されていることにより、直流バイアス電流の精度をさらに向上できる。
【０２３１】
（第９の実施形態）
本発明の第９の実施形態に係る利得切換増幅回路の構成を図１６に示す。
【０２３２】
図１６において、分流回路を構成する第１及び第２のトランジスタＱ１、Ｑ２の各エミッタにそれぞれ抵抗値Ｒｅの抵抗Ｒ１、Ｒ２を接続すると共に、抵抗Ｒ１、Ｒ２の他端は電流値４Ｉｅの定電流源Ｉ１を介して接地され、また、第３及び第４のトランジスタＱ３、Ｑ４の各エミッタにそれぞれ抵抗値４Ｒｅの抵抗Ｒ３、Ｒ４を接続すると共に、抵抗Ｒ３、Ｒ４の他端は電流値Ｉｅの定電流源Ｉ２を介して接地されている。その他の構成は、第６の実施形態と同様である。
【０２３３】
このように構成された第９の実施形態の利得切換増幅回路について、図１６を用いてその動作を説明する。
【０２３４】
第１及び第２のトランジスタＱ１、Ｑ２のサイズは、第３及び第４のトランジスタＱ３、Ｑ４の４倍となっている。また、定電流源Ｉ１の電流値は、定電流源Ｉ２の電流値の４倍となっている。さらに、抵抗Ｒ３、Ｒ４の抵抗値は、抵抗Ｒ１、Ｒ２の抵抗値Ｒｅの４倍となっている。従って、Ｑ１、Ｑ２からなる分流回路は、Ｑ３、Ｑ４からなる分流回路を４つ並列にした回路と同等の動作を行う。このため、トランジスタＱ１〜Ｑ４のＶｂｅは等しくなり、Ｑ１、Ｑ２のコレクタ電流Ｉｃ１、Ｉｃ２は、Ｑ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４の４倍となり、
Ｉｃ１＝４・Ｉｃ３
Ｉｃ２＝４・Ｉｃ４
である。また、Ｑ１〜Ｑ４のエミッタは抵抗及び定電流源を介して接地されているので、この関係は交流信号成分に対しても成り立ち、Ｑ１、Ｑ２からなる分流回路の交流利得は、Ｑ３、Ｑ４からなる分流回路の４倍となる。
【０２３５】
また、トランジスタＱ５Ｑ２０からなる第１〜第８の２の累乗分の１切換型分流回路の動作は、第６の実施形態と同じであり、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２３６】
このような第９の実施形態の利得切換増幅回路によれば、第６の実施形態の効果に加え、分流回路を構成するトランジスタＱ１〜Ｑ４のエミッタがそれぞれ抵抗Ｒ１〜Ｒ４及び定電流源Ｉ１、Ｉ２を介して接地されていることにより、直流バイアス電流の精度をさらに向上できる。また、抵抗値Ｒｅを変えることによって交流利得を変更したり、歪特性の改善を行うことが可能となる。
【０２３７】
（第１０の実施形態）
本発明の第１０の実施形態に係る利得切換増幅回路の構成を図１７に示す。
【０２３８】
図１７において、分流回路を構成する第１及び第２のトランジスタＱ１、Ｑ２の各エミッタは、それぞれ電流値４Ｉｅの定電流源Ｉ１、Ｉ２を介して接地されると共に、抵抗値Ｒｅの抵抗Ｒ１を介して相互に接続され、また、第３及び第４のトランジスタＱ３、Ｑ４の各エミッタは、それぞれ電流値Ｉｅの定電流源Ｉ３、Ｉ４を介して接地されると共に、抵抗値４Ｒｅの抵抗Ｒ２を介して相互に接続されている。その他の構成は、第６の実施形態と同様である。
【０２３９】
このように構成された第１０の実施形態の利得切換増幅回路について、図１７を用いてその動作を説明する。
【０２４０】
第１及び第２のトランジスタＱ１、Ｑ２のサイズは、第３及び第４のトランジスタＱ３、Ｑ４の４倍となっている。また、定電流源Ｉ１、Ｉ２の電流値は、定電流源Ｉ３、Ｉ４の電流値の４倍となっている。さらに、抵抗Ｒ２の抵抗値は、抵抗Ｒ１の抵抗値Ｒｅの４倍となっている。従って、Ｑ１、Ｑ２からなる分流回路は、Ｑ３、Ｑ４からなる分流回路を４つ並列にした回路と同等の動作を行う。このため、トランジスタＱ１〜Ｑ４のＶｂｅは等しくなり、Ｑ１、Ｑ２のコレクタ電流Ｉｃ１、Ｉｃ２は、Ｑ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４の４倍となり、
Ｉｃ１＝４・Ｉｃ３
Ｉｃ２＝４・Ｉｃ４
である。また、トランジスタＱ１〜Ｑ４の各エミッタが定電流源を介して接地されているので、この関係は交流信号成分に対しても成り立ち、Ｑ１、Ｑ２からなる分流回路の交流利得は、Ｑ３、Ｑ４からなる分流回路の４倍となる。
【０２４１】
また、トランジスタＱ５Ｑ２０からなる第１〜第８の２の累乗分の１切換型分流回路の動作は、第６の実施形態と同じであり、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２４２】
このような第１０の実施形態の利得切換増幅回路によれば、第６の実施形態の効果に加え、分流回路を構成するトランジスタＱ１〜Ｑ４のエミッタがそれぞれ定電流源Ｉ１〜Ｉ４を介して接地されると共に、抵抗Ｒ１、Ｒ２を介して相互に接続されていることにより、直流バイアス電流の精度をさらに向上できる。また、抵抗値Ｒｅを変えることによって交流利得を変更したり、歪特性の改善を行うことが可能となる。
【０２４３】
さらに、利得を決定する抵抗Ｒ１、Ｒ２には直流バイアス電流が流れないので、抵抗における電圧降下がなく、トランジスタＱ１〜Ｑ４に流す電流を大きくすることが可能となり、歪特性の著しい改善を図ることができる。また、抵抗Ｒ１、Ｒ２に直流バイアス電流が流れないことにより、抵抗値を大きくでき、より広い範囲で利得の設定が可能となると共に、併せて歪特性を改善を図ることができる。
【０２４４】
（第１１の実施形態）
本発明の第１１の実施形態に係る利得切換増幅回路の構成を図１８に示す。
【０２４５】
図１８において、分流回路を構成する第１及び第２のトランジスタＱ１、Ｑ２の各エミッタは、それぞれ抵抗値Ｒの抵抗Ｒ１、Ｒ２を介して接地されると共に、抵抗値Ｒｅの抵抗Ｒ３を介して相互に接続され、また、第３及び第４のトランジスタＱ３、Ｑ４の各エミッタは、それぞれ抵抗値４Ｒの抵抗Ｒ４、Ｒ５を介して接地されると共に、抵抗値４Ｒｅの抵抗Ｒ６を介して相互に接続されている。その他の構成は、第６の実施形態と同様である。
【０２４６】
このように構成された第１１の実施形態の利得切換増幅回路について、図１８を用いてその動作を説明する。
【０２４７】
第１及び第２のトランジスタＱ１、Ｑ２のサイズは、第３及び第４のトランジスタＱ３、Ｑ４の４倍となっている。また、抵抗Ｒ４、Ｒ５の抵抗値は４Ｒであり、抵抗Ｒ１、Ｒ２の４倍となっている。さらに、抵抗Ｒ６の抵抗値は４Ｒｅであり、抵抗Ｒｅの４倍となっている。従って、Ｑ１、Ｑ２からなる分流回路は、Ｑ３、Ｑ４からなる分流回路を４つ並列にした回路と同等の動作を行う。このため、トランジスタＱ１〜Ｑ４のＶｂｅは等しくなり、Ｑ１、Ｑ２のコレクタ電流Ｉｃ１、Ｉｃ２は、Ｑ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４の４倍となり、
Ｉｃ１＝４・Ｉｃ３
Ｉｃ２＝４・Ｉｃ４
である。また、トランジスタＱ１〜Ｑ４のエミッタが抵抗を介して接地されているので、この関係は交流信号成分に対しても成り立ち、トランジスタＱ１、Ｑ２からなる分流回路の交流利得は、トランジスタＱ３、Ｑ４からなる分流回路の４倍となる。
【０２４８】
また、トランジスタＱ５Ｑ２０からなる第１〜第８の２の累乗分の１切換型分流回路の動作は、第６の実施形態と同じであり、出力端子及び逆相出力端子には、入力信号の電圧に比例し、且つ利得切換信号の２進の重みに対応して利得変換された電流が出力される。
【０２４９】
このような第１１の実施形態の利得切換増幅回路によれば、第６の実施形態の効果に加え、分流回路を構成するトランジスタＱ１〜Ｑ４のエミッタが定電流源を介して接地されていないので、電源電圧を下げることが可能となる。また、抵抗値Ｒｅを変えることによって交流利得を変更したり、同時に歪特性の改善を行うことが可能となる。
【０２５０】
なお、上述した第１〜第１１の実施形態では、理解を容易にするために、切換ビット数、分流比、２の累乗分の１切換型分流回路の並列数について、特定の数値を用いて説明したが、これに限定されるものではなく、任意の数値を用いて構成することができることはいうまでもない。
【０２５１】
上述したように、本実施形態では、入力信号を複数の異なる比の電流に変換する分流回路と、分流回路の変換された各電流を前記利得切換信号に従って２の累乗分の１の電流、又は０に変換する２の累乗分の１切換型分流回路とを備え、２の累乗分の１切換型分流回路の変換された各電流を加算して出力することによって、トランジスタサイズを縮減するとともに、消費電流を低減することが可能となる。
【産業上の利用可能性】
【０２５２】
本発明は、利得切換増幅回路において、必要とするトランジスタサイズの増大を抑制すると共に、消費電流を低減することができる効果を有し、受信機や送信機などの通信装置の増幅部などに用いられる利得切換増幅回路等に有用である。
【図面の簡単な説明】
【０２５３】
【図１】本発明の第１の実施形態における利得切換増幅回路の分流比及びトランジスタサイズを示す図
【図２】本発明の第１の実施形態に係る利得切換増幅回路の構成を示す図
【図３】本実施形態における差動増幅回路の並列接続の動作を説明する図
【図４】本実施形態における利得変換計算式を説明する図
【図５】本実施形態における数値例による利得切換アンプの分流比及びトランジスタのサイズ比を示す図
【図６】本発明の第２の実施形態における利得切換増幅回路の分流比及びトランジスタサイズを示す図
【図７】本発明の第２の実施形態に係る利得切換増幅回路の構成を示す図
【図８】本発明の第３の実施形態における利得切換増幅回路の分流比及びトランジスタサイズを示す図
【図９】本発明の第３の実施形態に係る利得切換増幅回路の構成を示す図
【図１０】本発明の第４の実施形態における利得切換増幅回路の分流比及びトランジスタサイズを示す図
【図１１】本発明の第４の実施形態に係る利得切換増幅回路の構成を示す図
【図１２】本発明の第５の実施形態に係る利得切換増幅回路の構成を示す図
【図１３】本発明の第６の実施形態に係る利得切換増幅回路の構成を示す図
【図１４】本発明の第７の実施形態に係る利得切換増幅回路の構成を示す図
【図１５】本発明の第８の実施形態に係る利得切換増幅回路の構成を示す図
【図１６】本発明の第９の実施形態に係る利得切換増幅回路の構成を示す図
【図１７】本発明の第１０の実施形態に係る利得切換増幅回路の構成を示す図
【図１８】本発明の第１１の実施形態に係る利得切換増幅回路の構成を示す図
【図１９】従来の利得切換増幅回路の構成例を示す図
【図２０】従来例の差動増幅回路の動作を説明する図
【図２１】差動増幅回路の出力電流特性を示す図
【図２２】従来例の多出力型差動増幅回路の動作を説明する図
【符号の説明】
【０２５４】
Ｒ１〜Ｒ６  抵抗
Ｉ１〜Ｉ４  定電流源
Ｑ１〜Ｑ２８  トランジスタ
【図１】
2005117517.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
2005117517.tif 000021
【図６】
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【図７】
2005117517.tif 000023
【図８】
2005117517.tif 000024
【図９】
2005117517.tif 000025
【図１０】
2005117517.tif 000026
【図１１】
2005117517.tif 000027
【図１２】
2005117517.tif 000028
【図１３】
2005117517.tif 000029
【図１４】
2005117517.tif 000030
【図１５】
2005117517.tif 000031
【図１６】
2005117517.tif 000032
【図１７】
2005117517.tif 000033
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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