(57)【要約】【課題】  強誘電体キャパシタの読出可能回数の向上【解決手段】  メモリセルの強誘電体キャパシタは、一方の電極が上記読出ワード線に接続され、他方の電極が上記読出トランジスタのゲートに接続されており、読出トランジスタのドレイン／ソースは、一方が読出ビット線に接続され、他方が定電圧ノードに接続される。読み出しは、上記強誘電体キャパシタが分極反転しない範囲において電圧を上記読出ワード線に与え、上記強誘電体キャパシタの容量と上記読出トランジスタのゲートの寄生容量との電圧分割によって生じる上記読出トランジスタのゲートの電圧に依存する上記読出トランジスタの導通状態を検出することによって行う。【選択図】      図１
2005100487.tif 000002
【特許請求の範囲】
【請求項１】
列方向に配設される読出ビット線と、行方向に配設される読出ワード線と、ドレイン／ソースの一方が上記読出ビット線に接続され他方が定電圧ノードに接続された読出トランジスタ、及び一方の電極が上記読出ワード線に接続され他方の電極が上記読出トランジスタのゲートに接続された強誘電体キャパシタを含むメモリセルとを備えた半導体記憶装置の駆動方法であって、
上記メモリセルからのデータ読み出しは、上記強誘電体キャパシタの分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記強誘電体キャパシタの容量と上記読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記読出トランジスタのゲート電圧に依存した上記読出トランジスタの導通状態を検出することによって行うことを特徴とする半導体記憶装置の駆動方法。
【請求項２】
列方向に配設される第１、第２の読出ビット線と、行方向に配設される読出ワード線と、ドレイン／ソースの一方が上記第１の読出ビット線に接続され他方が定電圧ノードに接続された第１の読出トランジスタと、一方の電極が上記読出ワード線に接続され他方の電極が上記第１の読出トランジスタのゲートに接続された第１の強誘電体キャパシタと、ドレイン／ソースの一方が上記第２の読出ビット線に接続され他方が定電圧ノードに接続された第２の読出トランジスタと、一方の電極が上記読出ワード線に接続され他方の電極が上記第２の読出トランジスタのゲートに接続された第２の強誘電体キャパシタとを含むメモリセルとを備えた半導体記憶装置の駆動方法であって、
上記メモリセルからのデータ読み出しは、上記第１，第２の強誘電体キャパシタが分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記第１の強誘電体キャパシタの容量と上記第１の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第１の読出トランジスタのゲート電圧に依存した上記第１の読出トランジスタの導通状態と、上記読出ワード線に与えられた電圧が上記第２の強誘電体キャパシタの容量と上記第２の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第２の読出トランジスタのゲート電圧に依存した上記第２の読出トランジスタの導通状態とを検出することによって行うことを特徴とする半導体記憶装置の駆動方法。
【請求項３】
列方向に配設される読出ビット線と、行方向に配設される第１〜第ｎの読出ワード線と、ドレイン／ソースの一方が上記読出ビット線に接続され他方が定電圧ノードに接続された読出トランジスタと、一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記読出トランジスタのゲートに共通に接続された強誘電体キャパシタを含む第１〜第ｎのメモリセルとから成るメモリセルユニットとを備えた半導体記憶装置の駆動方法であって、
上記メモリセルからのデータ読み出しは、選択された上記メモリセルの強誘電体キャパシタが分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記強誘電体キャパシタの容量と上記読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記読出トランジスタのゲート電圧に依存した上記読出トランジスタの導通状態を検出することによって行うことを特徴とする半導体記憶装置の駆動方法。
【請求項４】
列方向に配設される第１、第２の読出ビット線と、行方向に配設される第１〜第ｎの読出ワード線と、ドレイン／ソースの一方が上記第１の読出ビット線に接続され他方が定電圧ノードに接続された第１の読出トランジスタと、ドレイン／ソースの一方が上記第２の読出ビット線に接続され他方が定電圧ノードに接続された第２の読出トランジスタと、一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記第１の読出トランジスタのゲートに共通接続された第１の強誘電体キャパシタ、及び一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記第２の読出トランジスタのゲートに共通接続された第２の強誘電体キャパシタをそれぞれ含む第１〜第ｎのメモリセルとから成るメモリセルユニットとを備えた半導体記憶装置の駆動方法であって、
上記メモリセルからのデータ読み出しは、選択された上記メモリセルの第１、第２の強誘電体キャパシタが分極反転しない範囲において、対応する上記読出ワード線に与えられた電圧が上記第１の強誘電体キャパシタの容量と上記第１の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第１の読出トランジスタのゲート電圧に依存した上記第１の読出トランジスタの導通状態と、対応する上記読出ワード線に与えられた電圧が上記第２の強誘電体キャパシタの容量と上記第２の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第２の読出トランジスタのゲート電圧に依存した上記第２の読出トランジスタの導通状態を検出することによって行うことを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタを含む半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置において、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待さ
れている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば音声や画像の記録メディアとしても有望である。
強誘電体キャパシタを用いた半導体記憶装置に関する技術は、例えば下記特許文献に記載されている。
【特許文献１】特許第２６７４７７５号公報
【０００３】
この特許文献１には、強誘電性コンデンサをトランジスタを介してビットラインに結合することで構成されるメモリセルが示されている。特にビットラインは、電界効果トランジスタのソース／ドレイン経路によって強誘電性コンデンサに結合する。強誘電性コンデンサの他端はプレートラインに接続される。また上記電界効果トランジスタはワードラインにより制御される。そして、プレートラインへのパルス印加により、強誘電性コンデンサと共働するビットラインがメモリセルの状態（コンデンサの状態）に比例してその電圧が変化することで、データ読み出しが行われることが述べられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで通常、ＦｅＲＡＭは、読み出し時に分極反転を伴うため、読み出し回数の増大と共に強誘電体キャパシタが徐々に疲労劣化する。よって読み出し可能回数は制限があり１×１０12回程度に限られていた。しかしワークメモリ等のアプリケーションには少なくとも１×１０15回の読み出し回数が要求されるので不足である。
【０００５】
従来のFeRAMのメモリセルとしては、例えば図１７（ａ）（ｂ）に示すように１トランジスタ１強誘電体キャパシタ構成、または２トランジスタ２強誘電体キャパシタ構成が知られている。 なお、各図において「Ｃｂ」はビット線ＢＬの容量を等価的に示しているものである。
図１７（ａ）の１トランジスタ１強誘電体キャパシタ構成の場合、行方向に配されるワード線ＷＬに対して読出トランジスタＴｒのゲートが接続される。キャパシタＣは一方の電極がプレート線ＰＬに接続され、他方の電極が読出トランジスタＴｒのドレイン／ソースの一方に接続される。読出トランジスタＴｒのドレイン／ソースの他方はビット線ＢＬに接続される。この場合、ワード線ＷＬによって読出トランジスタＴｒが導通されると、プレート線ＰＬを立ち上げることでキャパシタＣの記憶値に応じた電圧又は電流の変化がビット線ＢＬに生ずる。従って図示しないセンスアンプでビット線ＢＬの電圧又は電流を、例えばリファレンス信号と比較して検出することで、記憶値を読み出すことができる。
図１７（ｂ）の２トランジスタ２強誘電体キャパシタ構成の場合、行方向に配されるワード線ＷＬに対して読出トランジスタＴｒ１，Ｔｒ２のゲートが接続される。キャパシタＣ１，Ｃ２は、それぞれ一方の電極がプレート線ＰＬに接続される。そしてキャパシタＣ１の他方の電極は、読出トランジスタＴｒ１のドレイン／ソースを介してビット線ＢＬ１に接続され、キャパシタＣ２の他方の電極は、読出トランジスタＴｒ２のドレイン／ソースを介してビット線ＢＬ２に接続される。
この場合、２つのキャパシタＣ１、Ｃ２は、相補的に「０」と「１」を記憶することで１ビット値を記憶するペアとされる。つまり分極方向は逆となるペアである。そして、ワード線ＷＬによって読出トランジスタＴｒ１，Ｔｒ２が導通されると、プレート線ＰＬを立ち上げることでキャパシタＣ１，Ｃ２の記憶値に応じた電圧又は電流の変化がビット線ＢＬ１，ＢＬ２に生ずる。従って図示しないセンスアンプでビット線ＢＬ１，ＢＬ２の電圧又は電流を差動的に検出することで、記憶値を読み出すことができる。
【０００６】
ここで強誘電体キャパシタＣのヒステリシス・ループを図１８（ｂ）に示す。
１ビットの２つの記憶状態(“１”, “０”) は、図１８（ｂ）において強誘電体キャパシタＣの二つの残留分極状態Ａ，Ｂとして記憶される。
上記のような１トランジスタ１強誘電体キャパシタ構成、または２トランジスタ２強誘電体キャパシタ構成のメモリセルに対する読み出しの際には、プレート線ＰＬを立上げ、負側に電圧を加える。電圧が加わるのは、それぞれ残留分極状態Ａ，Ｂに対する負荷線すなわちＤＥ，ＦＧとヒステリシスの反転応答ＡＣ、非反転応答ＢＣとの交点Ｅ，Ｇまでである。
ここで負荷線の角度θはビット線容量Ｃｂにより決定される。通常ビット線容量Ｃｂは数１００μＦと大きいため角度θが大きくなり、Ａから交点Ｅに到達する際、印加電圧は抗電圧Ｖｃを越え分極反転が起きることとなる。
【０００７】
より詳しく述べる。読み出し時の等価回路は図１８（ａ）のようになる。ビット線ＢＬのプリチャージ電圧を０Vとし、読出トランジスタＴｒが導通し、プレート線ＰＬにＶｃｃが印加される場合を考える。上述したようにＣｂはビット線容量を示す。
プレート線ＰＬにＶｃｃが印加されると、強誘電体キャパシタの電極とビット線容量Ｃｂに誘起される電荷が等しくなるような平衡状態となる。図中の式は図１８（ｂ）のヒステリシスループのなかで考えると便利である。
上記のとおり、１ビットの２つの記憶状態（“１”と“０”）は強誘電体キャパシタの２つの残留分極状態Ａ，Ｂとして記憶されている。この残留分極状態Ａ，Ｂに対応する負荷線P=Cb・Vb=Cb(Vcc‐Vf)すなわちＤＥ、ＦＧと、ヒステリシスの反転応答ＡＣ、非反転応答ＢＣとの交点Ｅ，Ｇから、２つの記憶状態における読み出しビット線電圧Vb1とVb0が求まる。“１”読み出しのとき強誘電体キャパシタへの印加電圧はVf1はVf1=Vcc‐Vb1で表されるが、抗電圧Vcを超える値となる。
【０００８】
即ち上記図１７の構成のメモリセルの場合、強誘電体キャパシタの一方の電極に接続されるプレート線ＰＬに電位を与え、強誘電体キャパシタＣの容量と強誘電体キャパシタＣの他方の電極に接続されるビット線ＢＬの容量Ｃｂとの電圧分割によって生じるビット線ＢＬの電圧を検出することで記憶データを読み出すが、通常ビット線容量Ｃｂのほうがかなり大きいので、“１”記憶の強誘電体キャパシタに加えられる電圧は抗電圧Ｖｃを超え分極反転を起こす。よって破壊読出しとなる。
そして、このような分極反転により強誘電体キャパシタが徐々に疲労劣化するため、読み出し可能回数が十分とは言えない回数に制限されている。
このため分極反転を起こさない読出動作が求められる。
【課題を解決するための手段】
【０００９】
そこで本発明は、分極を反転させない読出動作を行うようにし、読出可能回数を向上させることを目的とする。
【００１０】
本発明の半導体記憶装置の駆動方法は、列方向に配設される読出ビット線と、行方向に配設される読出ワード線と、ドレイン／ソースの一方が上記読出ビット線に接続され他方が定電圧ノードに接続された読出トランジスタ、及び一方の電極が上記読出ワード線に接続され他方の電極が上記読出トランジスタのゲートに接続された強誘電体キャパシタを含むメモリセルとを備えた半導体記憶装置の駆動方法である。そして、上記メモリセルからのデータ読み出しは、上記強誘電体キャパシタの分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記強誘電体キャパシタの容量と上記読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記読出トランジスタのゲート電圧に依存した上記読出トランジスタの導通状態を検出することによって行う。
なお、これは１つの読出トランジスタと１つの強誘電体キャパシタによるメモリセルを有する半導体記憶装置の駆動方法となる。
【００１１】
また本発明の半導体記憶装置の駆動方法は、列方向に配設される第１、第２の読出ビット線と、行方向に配設される読出ワード線と、ドレイン／ソースの一方が上記第１の読出ビット線に接続され他方が定電圧ノードに接続された第１の読出トランジスタと、一方の電極が上記読出ワード線に接続され他方の電極が上記第１の読出トランジスタのゲートに接続された第１の強誘電体キャパシタと、ドレイン／ソースの一方が上記第２の読出ビット線に接続され他方が定電圧ノードに接続された第２の読出トランジスタと、一方の電極が上記読出ワード線に接続され他方の電極が上記第２の読出トランジスタのゲートに接続された第２の強誘電体キャパシタとを含むメモリセルとを備えた半導体記憶装置の駆動方法である。そして、上記メモリセルからのデータ読み出しは、上記第１，第２の強誘電体キャパシタが分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記第１の強誘電体キャパシタの容量と上記第１の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第１の読出トランジスタのゲート電圧に依存した上記第１の読出トランジスタの導通状態と、上記読出ワード線に与えられた電圧が上記第２の強誘電体キャパシタの容量と上記第２の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第２の読出トランジスタのゲート電圧に依存した上記第２の読出トランジスタの導通状態とを検出することによって行う。
なお、これは２つの読出トランジスタと２つの強誘電体キャパシタによるメモリセルを有する半導体記憶装置の駆動方法となる。
【００１２】
また本発明の半導体記憶装置の駆動方法は、列方向に配設される読出ビット線と、行方向に配設される第１〜第ｎの読出ワード線と、ドレイン／ソースの一方が上記読出ビット線に接続され他方が定電圧ノードに接続された読出トランジスタと、一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記読出トランジスタのゲートに共通に接続された強誘電体キャパシタを含む第１〜第ｎのメモリセルとから成るメモリセルユニットとを備えた半導体記憶装置の駆動方法である。そして、上記メモリセルからのデータ読み出しは、選択された上記メモリセルの強誘電体キャパシタが分極反転しない範囲において、上記読出ワード線に与えられた電圧が上記強誘電体キャパシタの容量と上記読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記読出トランジスタのゲート電圧に依存した上記読出トランジスタの導通状態を検出することによって行うことを特徴とする半導体記憶装置の駆動方法。
なお、これは１つの読出トランジスタと複数のメモリセル（強誘電体キャパシタ）によるメモリセルユニットを有する半導体記憶装置となる。
【００１３】
また本発明の半導体記憶装置の駆動方法は、列方向に配設される第１、第２の読出ビット線と、行方向に配設される第１〜第ｎの読出ワード線と、ドレイン／ソースの一方が上記第１の読出ビット線に接続され他方が定電圧ノードに接続された第１の読出トランジスタと、ドレイン／ソースの一方が上記第２の読出ビット線に接続され他方が定電圧ノードに接続された第２の読出トランジスタと、一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記第１の読出トランジスタのゲートに共通接続された第１の強誘電体キャパシタ、及び一方の電極が対応する上記第１〜第ｎの読出ワード線に接続され他方の電極が上記第２の読出トランジスタのゲートに共通接続された第２の強誘電体キャパシタをそれぞれ含む第１〜第ｎのメモリセルとから成るメモリセルユニットとを備えた半導体記憶装置の駆動方法である。そして、上記メモリセルからのデータ読み出しは、選択された上記メモリセルの第１、第２の強誘電体キャパシタが分極反転しない範囲において、対応する上記読出ワード線に与えられた電圧が上記第１の強誘電体キャパシタの容量と上記第１の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第１の読出トランジスタのゲート電圧に依存した上記第１の読出トランジスタの導通状態と、対応する上記読出ワード線に与えられた電圧が上記第２の強誘電体キャパシタの容量と上記第２の読出トランジスタのゲートにおける寄生容量とに応じて電圧分割されることにより生じる上記第２の読出トランジスタのゲート電圧に依存した上記第２の読出トランジスタの導通状態を検出することによって行う。
なお、これは２つの読出トランジスタと、２つの強誘電体キャパシタによるメモリセルを複数備えたメモリセルユニットを有する半導体記憶装置の駆動方法となる。
【００１４】
これらの本発明の構成によれば、読出ワード線を立ち上げることで強誘電体キャパシタの記憶値「０」「１」の違いが、読出トランジスタのゲートノードの電位の違いとしてあらわれ、これに伴う読出トランジスタの導通状態により、読出ビット線の電圧又は電流が変化される。従って読出ビット線の電圧又は電流の状態により読出データが判別される。
そして通常、強誘電体キャパシタの残留分極電荷に対して上記ゲートノードの寄生容量はかなり小さい。この寄生容量は読出トランジスタのゲート容量＋α程度であるからである。すると、強誘電体キャパシタに印加される電圧は低減し、分極反転が起きにくくなる。
【発明の効果】
【００１５】
以上の本発明によれば、強誘電体キャパシタに対するデータ読出時に分極反転を伴わないものとなるため、読出回数の増大と共に強誘電体キャパシタが疲労劣化するということは無くなる。従って疲労劣化を原因とする読出回数の制限を無くすことができ、強誘電体キャパシタを用いた有用な半導体記憶装置を提供できるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下では、まず本発明の実施の形態の半導体記憶装置の駆動方法の概要を説明したうえで、各種実施の形態について順次説明していく。
【００１７】
＜概要＞
図１に本発明の実施の形態で採用されるメモリセルの等価回路を示す。
このメモリセルは、強誘電体キャパシタＣと読出トランジスタＴｒを有して成る。なお、「Ｃｇ」は読出トランジスタＴｒのゲートの寄生容量を表している。
強誘電体キャパシタCの一方の電極は読出ワード線ＷＬｒに接続され、他方の電極が読出トランジスタＴｒのゲートに接続される。
読出トランジスタＴｒのソース／ドレインの一方はビット線ＢＬに接続され、他方は図示していないが定電圧ノード（電圧Ｖｃｃ又はグランド等）に接続される。
そしてこのようなメモリセルを有する半導体記憶装置に対する駆動方法として、強誘電体キャパシタＣの分極を反転させない読出動作を行うものである。
このメモリセルは、読出時においては、読出ワード線ＷＬｒを立ち上げることで強誘電体キャパシタＣに記憶される記憶データ（“１”と“０”）の違いをノードＮ（ゲートノード）の電位の違いとして受け、その結果を読出トランジスタＴｒの導通状態の違いとし、最終的にビット線ＢＬの電圧または電流の違いとして、図示しないセンスアンプによりデータを判別する。
【００１８】
通常、強誘電体キャパシタＣの残留分極電荷に対して、ノードNの寄生容量Ｃｇはかなり小さい。この寄生容量は読出トランジスタＴｒのゲート容量＋α程度であるからである。強誘電体キャパシタのヒステリシス・ループを図２（ｂ）に示す。
１ビットの２つの記憶状態（“１”，“０”）は強誘電体キャパシタＣの二つの残留分極状態Ａ，Ｂとして記憶される。読み出し時に読み出しワード線ＷＬｒを立上げ、負側に電圧を加える。電圧が加わるのは、残留分極状態Ａ，Ｂに対する負荷線すなわちＤＥ，ＦＧとヒステリシスの反転応答ＡＣ、非反転応答ＢＣとの交点Ｅ，Ｇまでである。
ここで負荷線の角度θはノードＮの寄生容量により決定される。通常強誘電体キャパシタの残留分極電荷に対してノードＮの寄生容量はかなり小さいため、Ａから交点Ｅに到達する際、印加電圧は抗電圧Ｖｃを越えず分極反転が起きないこととなる。
【００１９】
詳しく述べる。
読み出し時の等価回路を図２（ａ）に示す。読出トランジスタＴｒのゲートの電圧は予め０Vとし、次に読出ワード線ＷＬｒにＶｃｃが印加される場合を考える。
読出ワード線ＷＬｒにＶｃｃが印加されると、強誘電体キャパシタＣの電極と読出トランジスタＴｒのゲートノードの寄生容量Ｃｇに誘起される電荷が等しくなるような平衡状態となる。図中の式は図２（ｂ）のヒステリシスループのなかで考えると便利である。上記のとおり、１ビットの２つの記憶状態（“１”と“０”）は強誘電体キャパシタの２つの残留分極状態Ａ，Ｂとして記憶されている。この残留分極状態Ａ，Ｂに対応する負荷線P=Cg・Vg =Cg(Vcc‐Vf)すなわちＤＥ、ＦＧと、ヒステリシスの反転応答ＡＣ、非反転応答ＢＣとの交点Ｅ，Ｇから、２つの記憶状態における読出トランジスタＴｒのゲート電圧Vg1とVg0が求まる。“１”読み出しのとき強誘電体キャパシタＣへの印加電圧Vf1はVf1＝Vcc−Vg1で表されるが、抗電圧Vcを超えない値となり易い。
つまり、強誘電体キャパシタＣの電極は読出トランジスタＴｒのゲートに接続されているので、その寄生容量Ｃｇはビット線ＢＬの場合（図１７のＣｂ）に比べ大幅に減少する。よって“１”記憶の強誘電体キャパシタに加えられる電圧を抗電圧以下に抑え分極反転を起こさせないことが容易となり、非破壊読み出しが可能となる。
【００２０】
従って、強誘電体キャパシタＣからのデータ読み出しは、強誘電体キャパシタＣの分極反転しない範囲において、読出ワード線ＷＬｒに与えられた電圧が強誘電体キャパシタＣの容量と読出トランジスタＴｒのゲートにおける寄生容量Ｃｇとに応じて電圧分割されることにより生じる、読出トランジスタＴｒのゲート電圧に依存した読出トランジスタＴｒの導通状態を検出することによって行うことで、読出時に分極反転を伴わないこととなり、読出回数の増大と共に強誘電体キャパシタＣが徐々に疲労劣化するということは無くなる。よって読出可能回数の制限が無くなる。
なお従来は負荷線の角度θが、容量の大きなビット線容量により決定されため、図１８で説明したように分極反転が起きていたものである。
【００２１】
但し本例においても、ノードＮの寄生容量が製造方法の変化により大きくなったり、残留分極電荷量を決める強誘電体キャパシタのサイズが微細化のため小さくなったりすると、負荷線の角度θは大きくなり分極反転の可能性が出てくる。
そういった場合に記憶データ“１”の強誘電体キャパシタへの印加電圧を抗電圧Ｖｃ以下に抑え、分極反転を起こさせないようにするには以下の対策が望まれる。
【００２２】
１．分極反転を起こさせない読み出し動作のために、ノードＮの寄生容量値を小さくするように調整する。
２．分極反転を起こさせない読み出し動作のために、強誘電体キャパシタＣのサイズを大きくするように調整する。
３．分極反転を起こさせない読み出し動作のために、読出ワード線ＷＬｒの電位を小さくするように調整する。読出ワード線ＷＬｒの電位は読出時に通常電源電位Ｖｃｃが与えられる。その電位を大きくすると上記ヒステリシスループの負荷線の原点がより左側に移動し交点Ｅも左側に移動する（θは一定）。逆にその電位を小さくすると上記負荷線の原点がより右側に移動し交点Ｅも右側に移動する。よって分極反転の可能性が高い場合は読出ワード線ＷＬｒの電位を小さくするよう調整する。
【００２３】
＜第１の実施の形態＞
図３に、本発明の第１の実施の形態の半導体記憶装置の構成を示す。
この図３の半導体記憶装置のメモリセルアレイ１では、行方向に読出ワード線ＷＬｒ（ＷＬｒ１〜ＷＬｒ(m)）、書込ワード線ＷＬｗ（ＷＬｗ１〜ＷＬｗ(m)）が配される。また列方向には読出ビット線ＢＬｒ（ＢＬｒ１〜ＢＬｒ(n)）、書込ビット線ＢＬｗ（ＢＬｗ１〜ＢＬｗ(n)）が配される。
そして、このように複数のワード線ＷＬ（ＷＬｒ、ＷＬｗ）、複数のビット線ＢＬ（ＢＬｒ、ＢＬｗ）の各方向に、メモリセルＭＣが複数個、アレイ状に配置されるものである。
【００２４】
各書込ワード線ＷＬｗ１〜ＷＬｗ(m)には、書込ワード線デコーダ／ドライバ２によって、アクセスするアドレスに応じた電圧印加が行われる。
各読出ワード線ＷＬｒ１〜ＷＬｒ(m)には、読出ワード線デコーダ／ドライバ３によって、アクセスするアドレスに応じた電圧印加が行われる。
各ビット線ＢＬに対してはセンスアンプ４，４・・・が設けられ、対応するセンスアンプ４によって電圧印加され、また電位検出される。
またリファレンス発生部５は、各センスアンプ４におけるビット線電位の検出の際の基準となるリファレンス電位を、リファレンスビット線ＢＬrefに発生させる。
【００２５】
各メモリセルＭＣは、強誘電体キャパシタＣ、読出トランジスタＴｒ、書込トランジスタＴｗから構成される。
強誘電体キャパシタCの一方の電極は読出ワード線ＷＬｒに接続され、他方の電極が読出トランジスタＴｒのゲートに接続される。
読出トランジスタＴｒのソース／ドレインの一方は読出ビット線ＢＬｒに接続され、他方は電圧Ｖｃｃに接続される。
書込トランジスタＴｗのソース／ドレインの一方は書込ビット線ＢＬｗに接続され、他方は読出トランジスタＴｒのゲートに接続される。書込トランジスタＴｗのゲートは書込ワード線ＷＬｗに接続される。
【００２６】
なお、メモリセルＭＣにおいては、図４に示すように、読出トランジスタＴｒのソース／ドレインの一方は読出ビット線ＢＬｒに接続され、他方はグランドに接続されるようにしてもよい。
【００２７】
このような図３の半導体記憶装置では、或るメモリセルＭＣからのデータ読出時においては、読出ワード線ＷＬｒを立ち上げることで強誘電体キャパシタＣに記憶される記憶データの違いをノードＮの電位の違いとして受け、その結果を読出トランジスタＴｒの導通状態の違いとし、最終的にビット線ＢＬの電圧または電流の違いとし、センスアンプ４によりデータを判別する。
【００２８】
メモリセルへのデータ書込時及びデータ読出時の動作を説明する。
図６は或るメモリセルＭＣに対するデータ書込時の動作を示している。
データ書込時には、まず書込ビット線ＢＬｗの電位を、書込データに応じてＶｃｃ(“1”)または０Ｖ(“0”)に設定する。そして期間ｔ１において書込ワード線ＷＬｗを立上げ、書込トランジスタＴｗを導通させることで、書込ビット線ＢＬｗの電位（書込データ）を強誘電体キャパシタＣに書き込む。
この場合“１”を書き込むときは期間ｔ１，ｔ３にて一方向の電界で強誘電体キャパシタＣを分極させ、“０”を書き込むときは期間ｔ２にて逆方向の電界で強誘電体キャパシタＣを分極させる。このため、読出ワード線ＷＬｒを期間ｔ２のみ立ち上げる。強誘電体キャパシタＣには、書込ビット線ＢＬｗの電位と読出ワード線ＷＬｒの電位の差による電圧が印加される。
従って、書込データが“１”の場合、期間ｔ１、ｔ３で読出ワード線ＷＬｒが立ち下げられることで、“１”の書込ビット線電位Ｖｃｃと読出ワード線ＷＬｒの電位の差による電界が強誘電体キャパシタＣに加わり“１”が書き込まれる。なお、この場合、期間ｔ２では、書込ビット線ＢＬｗと読出ワード線ＷＬｒに電位差がないため、強誘電体キャパシタＣに電界は加わらず、書き込みは行われない。
一方、書込データが“０”の場合、期間ｔ２で読出ワード線ＷＬｒがＶｃｃに立ち上がることで、“０”の書込ビット線電位０Vと読出ワード線ＷＬｒの電位の差により、上記“１”の場合とは逆方向の電界が強誘電体キャパシタＣに加わり“０”が書き込まれることになる。この場合、期間ｔ１，ｔ３では書込ビット線ＢＬｗと読出ワード線ＷＬｒに電位差がないため、強誘電体キャパシタＣに電界は加わらず、書き込みは行われない。
【００２９】
次に、或るメモリセルＭＣに対するデータ読出時の動作を説明する。なお、読出時の動作の説明のため、図５でリファレンス発生部５の構成例を述べる。説明を簡単にするため、読出ビット線ＢＬｒと書込ビット線ＢＬｗを、ビット線ＢＬで共通化したもので示す。
リファレンス発生部５は、図示するようにリファレンス電圧発生回路５ａ、リファレンスキャパシタＣref、リファレンス用選択トランジスタＳＴｒを有する。そしてリファレンスビット線ＢＬrefに、リファレンス用選択トランジスタＳＴｒを介してリファレンスキャパシタＣrefが接続される。リファレンスキャパシタＣrefは、例えばＭＯＳキャパシタで構成され、片側の端子にリファレンス電圧発生回路５ａからのリファレンス電圧Ｖrefが供給される。
またリファレンス用選択トランジスタＳＴｒのゲートはリファレンスワード線ＷＬrefに接続され、従ってリファレンス用選択トランジスタＳＴｒはリファレンスワード線ＷＬrefの電位によってオン／オフされる。
【００３０】
図５，図７を参照して読出動作例１を述べる。
なお、本実施の形態では、データ読出は分極反転を伴わずに行うが、通常は読出毎に残留分極電荷が少しずつ減少するのでその都度再書き込みする必要がある。ここで述べる読出動作例１は、再書込を含む１回の読出サイクル動作である。
【００３１】
ビット線ＢＬとリファレンスビット線ＢＬrefは予め０Ｖに放電してからフローティング状態としておく。
図７の期間ｔ1にて、リファレンスワード線ＷＬrefを立上げ、リファレンス用選択トランジスタＳＴｒをオンする。
期間ｔ2にて、読出を行う選択メモリセルＭＣ側に対して、読出しワード線ＷＬｒを立上げる。
またリファレンス発生部５側では、リファレンス電圧発生回路５ａからのリファレンス電圧を電圧Ｖrefに立ち上げる。このときリファレンスビット線ＢＬrefの電位ＶBLrefは次式で表される。
ＶBLref＝｛Ｃref／（Ｃref＋Ｃrefbl）｝・Ｖref
但し、Ｃrefblはリファレンスビット線ＢＬrefの寄生容量
【００３２】
リファレンス発生部５においては、このリファレンスビット線電位ＶBLrefが“１”を読み出したときのビット線電位と“０”を読み出したときのビット線電位の中間の値となるように、リファレンス電圧Ｖrefの値、またはリファレンスキャパシタＣrefの値を調整しておく。
【００３３】
選択メモリセルＭＣ側においては、読出しワード線ＷＬｒが立上げられると、０ＶであったノードNに電位が表れる。
その後、差動型センスアンプ４の活性化信号SAONを立上げ、ビット線ＢＬの電位を記憶されたデータに応じてＶｃｃまたは０Vに増幅する。
即ちセンスアンプ４では、ビット線ＢＬの電位と、“1”と“0”の中間に設けたリファレンスビット線電位と比較することにより、ビット線ＢＬの電位を、データが“1”の場合はＶｃｃに、データが“0”の場合は０Vに増幅する。
強誘電体キャパシタＣに記憶されたデータが“1”である場合は“0”である場合より高い電位が表れるので、読出トランジスタＴｒの導通電流が高くなりビット線ＢＬの電位はより高い電位に充電されるものである。
そして増幅されたビット線ＢＬの電位が、読出データとして出力される。
【００３４】
期間ｔ３、ｔ４では、再書き込みが行われる。
このため期間ｔ３において書込ワード線ＷＬｗを立上げ、また期間ｔ４において読出ワード線ＷＬｒを立下げる。
つまり、記憶データが“１”であった場合は、期間ｔ４で読出ワード線ＷＬｒを立ち下げることで“１”のビット線電位Ｖｃｃと読出ワード線ＷＬｒの電位０Ｖの電位差による電界が強誘電体キャパシタＣに加わり“１”が再書込される。この場合、期間ｔ３では、読出ワード線ＷＬｒの電位がＶｃｃであり電位差が無いため、強誘電体キャパシタに電界が加わらず、書込は行われない。
一方、記憶データが“０”であった場合は、期間ｔ３の時点で読出ワード線ＷＬｒがＶｃｃに立ち上がっているので“０”のビット線電位０Vとの間で上記“１”の場合とは逆方向の電界が強誘電体キャパシタＣに加わり“０”が再書込される。この場合期間ｔ４では、ビット線電位と読出ワード線電位に電位差がないため、強誘電体キャパシタＣに電界が加わらず、書込は行われない。
【００３５】
本実施の形態では、このように読出動作が行われるが、この場合、上述した理由により、読出時に記憶データ“１”の強誘電体キャパシタＣへの印加電圧を抗電圧以下に抑え、分極を反転させない読出動作を行う。
【００３６】
ところで、図７の動作例は再書込を行う読出サイクルとしたが、読出毎に残留分極電荷が減少しない強誘電体膜材料が開発された場合、再書込を行わない読出動作が考えられる。
これを図８に読出動作例２として示す。
つまり図８に示すように期間ｔ３，ｔ４において再書込を行う処理を実行せず、具体的には書込ワード線ＷＬｗを立ち上げる動作は不要となる。リファレンスのための動作は図７と同様であり、選択メモリセルＭＣに対しては、読出ワード線ＷＬｒの動作のみでよい。
【００３７】
図９には、図３の構成の変形例を示す。
図９の構成は、読出ビット線ＢＬｒと書込ビット線ＢＬｗを、ビット線ＢＬ（ＢＬ１〜ＢＬ(n)）で共通化したものである。
この場合、各メモリセルＭＣにおいては、書込トランジスタＴｗのソース／ドレインの一方、及び読出トランジスタＴｒのソース／ドレインの一方が、ビット線ＢＬに接続される。
書込動作は上記図３の場合と同様であり、図６の書込ビット線ＢＬｗの動作をビット線ＢＬで行えばよい。そして同様に分極反転を起こさせない読出動作を実現する。
【００３８】
＜第２の実施の形態＞
図１０に、２読出トランジスタ２キャパシタ構成のメモリセルＭＣを有する第２の実施の形態としての半導体記憶装置を示す。
この図１０の半導体記憶装置のメモリセルアレイ１では、行方向に読出ワード線ＷＬｒ（ＷＬｒ１〜ＷＬｒ(m)）、書込ワード線ＷＬｗ（ＷＬｗ１〜ＷＬｗ(m)）が配され、また列方向には読出ビット線ＢＬｒ（ＢＬｒ１、ＢＬｒ２・・・）、書込ビット線ＢＬｗ（ＢＬｗ１、ＢＬｗ２・・・）が配される。
隣接する２組のビット線は一対とされ、共通のセンスアンプ４（４ａ、４ｂ・・・）により駆動され、また電位検出される。例えばビット線（ＢＬｒ１、ＢＬｗ１）とビット線（ＢＬｒ２、ＢＬｗ２）が対とされ、センスアンプ４ａに接続される。
そしてメモリセルＭＣが複数個、アレイ状に配置される。
各書込ワード線ＷＬｗ１〜ＷＬｗ(m)には、書込ワード線デコーダ／ドライバ２によって、アクセスするアドレスに応じた電圧印加が行われる。
各読出ワード線ＷＬｒ１〜ＷＬｒ(m)には、読出ワード線デコーダ／ドライバ３によって、アクセスするアドレスに応じた電圧印加が行われる。
【００３９】
各メモリセルＭＣは、強誘電体キャパシタＣ１，Ｃ２、読出トランジスタＴｒ１，Ｔｒ２、書込トランジスタＴｗ１，Ｔｗ２から構成される。
例えばビット線（ＢＬｒ１、ＢＬｗ１）とビット線（ＢＬｒ２、ＢＬｗ２）の対に対応するとともに、書込ワード線ＷＬｗ１、読出ワード線ＷＬｒ１に対応するメモリセルＭＣを例にとると、次のような接続構成をとる。
【００４０】
強誘電体キャパシタＣ１の一方の電極は読出ワード線ＷＬｒ１に接続され、他方の電極が読出トランジスタＴｒ１のゲートに接続される。
読出トランジスタＴｒ１のソース／ドレインの一方は読出ビット線ＢＬｒ１に接続され、他方は電圧Ｖｃｃに接続される。
書込トランジスタＴｗ１のソース／ドレインの一方は書込ビット線ＢＬｗ１に接続され、他方は読出トランジスタＴｒ１のゲートに接続される。書込トランジスタＴｗ１のゲートは書込ワード線ＷＬｗ１に接続される。
また、強誘電体キャパシタＣ２の一方の電極は読出ワード線ＷＬｒ１に接続され、他方の電極が読出トランジスタＴｒ２のゲートに接続される。
読出トランジスタＴｒ２のソース／ドレインの一方は読出ビット線ＢＬｒ２に接続され、他方は電圧Ｖｃｃに接続される。
書込トランジスタＴｗ２のソース／ドレインの一方は書込ビット線ＢＬｗ２に接続され、他方は読出トランジスタＴｒ２のゲートに接続される。書込トランジスタＴｗ２のゲートは書込ワード線ＷＬｗ１に接続される。
【００４１】
なお、メモリセルＭＣにおいては、図１１に示すように、読出トランジスタＴｒ１，Ｔｒ２のソース／ドレインの一方は、それぞれ読出ビット線ＢＬｒ１，ＢＬｒ２に接続され、他方はグランドに接続されるようにしてもよい。
【００４２】
この図１０の半導体記憶装置では、各メモリセルにおいては強誘電体キャパシタＣ１，Ｃ２により相補的に１ビットを記憶する。例えば１ビットデータ「１」を記憶する場合は、キャパシタＣ１に「１」が記憶され、キャパシタＣ２に「０」が記憶される。また１ビットデータ「０」を記憶する場合は、キャパシタＣ１に「０」が記憶され、キャパシタＣ２に「１」が記憶される。つまり同一メモリセルＭＣ内の２つの強誘電体キャパシタＣ１，Ｃ２は分極方向がお互いに逆となっている。
そして読出時には、対となる読出ビット線ＢＬには、それぞれに対応するキャパシタＣの記憶データに応じて電圧又は電流の変化が生ずる。例えば読出ビット線ＢＬｒ１はキャパシタＣ１の記憶値に応じて、また読出ビット線ＢＬｒ２はキャパシタＣ２の記憶値に応じて電圧又は電流が変化する。読出ビット線ＢＬｒ１，ＢＬｒ２に対して設けられているセンスアンプ４ａでは、この対となる読出ビット線ＢＬｒ１，ＢＬｒ２の電圧又は電流を比較することで、記憶データを判別するものとなる。
【００４３】
そして、メモリセルＭＣからのデータ読出時においては、読出ワード線ＷＬｒを立ち上げることで強誘電体キャパシタＣ１に記憶される記憶データの違いをノードＮ１の電位の違いとして受け、その結果を読出トランジスタＴｒ１の導通状態の違いとし、最終的に読出ビット線ＢＬｒ１の電圧または電流の違いとする。また、読出ワード線ＷＬｒを立ち上げることで強誘電体キャパシタＣ２に記憶される記憶データの違いをノードＮ２の電位の違いとして受け、その結果を読出トランジスタＴｒ２の導通状態の違いとし、最終的に読出ビット線ＢＬｒ２の電圧または電流の違いとする。そして読出ビット線ＢＬｒ１，ＢＬｒ２の電圧又は電流をセンスアンプ４ａにより差分検出することでデータを判別する。
これにより上記第１の実施の形態の場合と同様に、分極反転を起こさせない読出動作を実現する。
【００４４】
図１２には、図１０の構成の変形例を示す。
図１２の構成は、読出ビット線ＢＬｒと書込ビット線ＢＬｗを、ビット線ＢＬ（ＢＬ１、ＢＬ２・・・）で共通化したものである。
この場合、例えばビット線ＢＬ１，ＢＬ２の対に対応するメモリセルＭＣにおいては、書込トランジスタＴｗ１のソース／ドレインの一方、及び読出トランジスタＴｒ１のソース／ドレインの一方が、ビット線ＢＬ１に接続される。また書込トランジスタＴｗ２のソース／ドレインの一方、及び読出トランジスタＴｒ２のソース／ドレインの一方が、ビット線ＢＬ２に接続される。
書込動作、読出動作は上記図１０の場合と同様であり、分極反転を起こさせない読出動作を実現する。
【００４５】
＜第３の実施の形態＞
第３の実施の形態の半導体記憶装置として、そのメモリセルユニットＭＣＵの構成を図１３に示す。なお図示は省略するが、メモリセルアレイとしては、当該メモリセルユニットＭＣＵが、行方向の複数のワード線ＷＬ及び列方向の複数のビット線ＢＬに対応してマトリクス状に配されるものとなる。
【００４６】
このメモリセルユニットＭＣＵは、複数個（ｎ個）のメモリセルＭＣを有し、各メモリセルＭＣにおいて１ビットデータが記憶される。各メモリセルＭＣ１〜ＭＣ(n)は、それぞれ１つの強誘電体キャパシタＣにより構成される。
【００４７】
図示しないマトリクス状のメモリセルアレイにおいては、当該メモリセルユニットＭＣＵが行方向及び列方向に並ぶが、行方向に並ぶ一行分の複数のメモリセルユニットＭＣＵに対応しては、図示するように書込ワード線ＷＬｗが配され、またｎ本の読出ワード線ＷＬｒ１〜ＷＬｒ(n)が配される。
また列方向に並ぶ一列分の複数のメモリセルユニットＭＣＵに対応しては、図示するように書込ビット線ＢＬｗ、読出ビット線ＢＬｒが配される。
【００４８】
各メモリセルＭＣを構成する強誘電体キャパシタＣは、それぞれの一方の電極が、それぞれ対応する読出ワード線ＷＬｒ１〜ＷＬ(n)に接続される。例えばメモリセルＭＣ１のキャパシタＣの一端は読出ワード線ＷＬｒ１に接続される。
また、各メモリセルＭＣ１〜ＭＣ(n)の各キャパシタＣの他方の電極は、全て共通に読出トランジスタＴｒのゲートに接続される。
読出トランジスタＴｒのソース／ドレインの一方は読出ビット線ＢＬｒに接続され、他方は電圧Ｖｃｃに接続される。なお図示しないが、当該他方は、電圧Ｖｃｃではなくグランドに接続される構成も考えられる。
書込トランジスタＴｗのソース／ドレインの一方は書込ビット線ＢＬｗに接続され、他方は読出トランジスタＴｒのゲートに接続される。書込トランジスタＴｗのゲートは書込ワード線ＷＬｗに接続される。
【００４９】
このようなメモリセルユニットＭＣＵを有する半導体記憶装置では、読出トランジスタＴｒ、書込トランジスタＴｗを、複数のキャパシタＣ（メモリセルＭＣ）で共有することになるため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
この構成の場合、メモリセルユニットＭＣＵ内で読出ワード線ＷＬｒ１〜ＷＬｒ(n)によって或るメモリセルＭＣが選択される。そして選択されたメモリセルＭＣからのデータ読出時においては、読出ワード線ＷＬｒを立ち上げることでそのメモリセルＭＣの強誘電体キャパシタＣに記憶される記憶データの違いをノードＮの電位の違いとして受け、その結果を読出トランジスタＴｒの導通状態の違いとし、最終的に読出ビット線ＢＬｒの電圧または電流の違いとし、図示しないセンスアンプによりデータを判別する。
従って、このような構成でも分極反転を伴わない読出動作を実現する。
なお、図１３の構成では読出ビット線ＢＬｒと書込ビット線ＢＬｗを別配線としているが、これらを１つのビット線ＢＬとして共通化することもできる。
【００５０】
＜第４の実施の形態＞
第４の実施の形態のメモリセルユニットＭＣＵの構成を図１４に示す。これも図示は省略するが、メモリセルアレイとしては、当該メモリセルユニットＭＣＵが、行方向の複数のワード線ＷＬ及び列方向の複数のビット線ＢＬに対応してマトリクス状に配されるものである。
【００５１】
このメモリセルユニットＭＣＵは、複数個（ｎ個）のメモリセルＭＣ１〜ＭＣ(n)を備える。各メモリセルＭＣ１〜ＭＣ(n)は、それぞれ一対の強誘電体キャパシタＣ１、Ｃ２により構成される。
そして一つのメモリセルにより１ビットデータが記憶される。
例えばメモリセルＭＣ１におけるキャパシタＣ１，Ｃ２は、相補的に１ビットを記憶する。１ビットデータ「１」を記憶する場合は、キャパシタＣ１に「１」が記憶され、キャパシタＣ２に「０」が記憶される。また１ビットデータ「０」を記憶する場合は、キャパシタＣ１に「０」が記憶され、キャパシタＣ２に「１」が記憶される。つまり一つのメモリセルを構成する２つの強誘電体キャパシタＣ１，Ｃ２は分極方向がお互いに逆となっている。
【００５２】
このメモリセルユニットＭＣＵがマトリクス状に配されるメモリセルアレイにおいては、当該メモリセルユニットＭＣＵが行方向及び列方向に並ぶが、行方向に並ぶ一行分の複数のメモリセルユニットＭＣＵに対応しては、図示するように書込ワード線ＷＬｗが配され、またｎ本の読出ワード線ＷＬｒ１〜ＷＬｒ(n)が配される。
また列方向に並ぶ一列分の複数のメモリセルユニットＭＣＵに対応しては、図示するように書込ビット線ＢＬｗ１，ＢＬｗ２、読出ビット線ＢＬｒ１，ＢＬｒ２が配される。
【００５３】
各メモリセルＭＣ１〜ＭＣ(n)における強誘電体キャパシタＣ１は、それぞれの一方の電極が、それぞれ対応する読出ワード線ＷＬｒ１〜ＷＬ(n)に接続される。例えばメモリセルＭＣ１のキャパシタＣ１の一端は読出ワード線ＷＬｒ１に接続される。
また、各メモリセルＭＣ１〜ＭＣ(n)の各キャパシタＣ１の他方の電極は、全て共通の読出トランジスタＴｒ１のゲートに接続される。
読出トランジスタＴｒ１のソース／ドレインの一方は読出ビット線ＢＬｒ１に接続され、他方は電圧Ｖｃｃに接続される。なお図示しないが、当該他方は、電圧Ｖｃｃではなくグランドに接続される構成も考えられる。
書込トランジスタＴｗ１のソース／ドレインの一方は書込ビット線ＢＬｗ１に接続され、他方は読出トランジスタＴｒ１のゲートに接続される。書込トランジスタＴｗ１のゲートは書込ワード線ＷＬｗに接続される。
【００５４】
各メモリセルＭＣ１〜ＭＣ(n)における強誘電体キャパシタＣ２は、それぞれ一方の電極が、対となるキャパシタＣ１と同じ読出ワード線ＷＬｒ１〜ＷＬ(n)に接続される。例えばメモリセルＭＣ１のキャパシタＣ２の一端は、メモリセルＭＣ１のキャパシタＣ１と同じく読出ワード線ＷＬｒ１に接続される。
また、各メモリセルＭＣ１〜ＭＣ(n)の各キャパシタＣ２の他方の電極は、全て共通に読出トランジスタＴｒ２のゲートに接続される。
読出トランジスタＴｒ２のソース／ドレインの一方は読出ビット線ＢＬｒ２に接続され、他方は電圧Ｖｃｃに接続される。なお図示しないが、当該他方は、電圧Ｖｃｃではなくグランドに接続される構成も考えられる。
書込トランジスタＴｗ２のソース／ドレインの一方は書込ビット線ＢＬｗ２に接続され、他方は読出トランジスタＴｒ２のゲートに接続される。書込トランジスタＴｗ２のゲートは書込ワード線ＷＬｗに接続される。
【００５５】
このようなメモリセルユニットＭＣＵを有する半導体記憶装置では、読出トランジスタＴｒ１、書込トランジスタＴｗ１を、複数のキャパシタＣ１で共有することになる。また読出トランジスタＴｒ２、書込トランジスタＴｗ２を、複数のキャパシタＣ２で共有することになる。従って２つのキャパシタで相補的にデータを記憶する構成において、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００５６】
そしてこの構成の場合、メモリセルユニットＭＣＵ内で読出ワード線ＷＬｒ１〜ＷＬｒ(n)によって或るメモリセルＭＣ（Ｃ１，Ｃ２）が選択される。そして選択されたメモリセルＭＣからのデータ読出時においては、読出ワード線ＷＬｒを立ち上げることでそのメモリセルＭＣの強誘電体キャパシタＣ１に記憶される記憶データの違いをノードＮ１の電位の違いとして受け、その結果を読出トランジスタＴｒ１の導通状態の違いとし、最終的に読出ビット線ＢＬｒ１の電圧または電流の違いとする。
また、読出ワード線ＷＬｒを立ち上げることで選択されたメモリセルＭＣの強誘電体キャパシタＣ２に記憶される記憶データの違いをノードＮ２の電位の違いとして受け、その結果を読出トランジスタＴｒ２の導通状態の違いとし、最終的に読出ビット線ＢＬｒ２の電圧または電流の違いとする。
そして読出ビット線ＢＬｒ１，ＢＬｒ２の電圧又は電流を、図示しないセンスアンプにより差分検出することでデータを判別する。
これにより上記各実施の形態の場合と同様に、分極反転を起こさせない読出動作を実現する。
なお、図１４の構成では読出ビット線ＢＬｒと書込ビット線ＢＬｗを別配線としているが、これらを１つのビット線ＢＬとして共通化することもできる。
【００５７】
＜第５の実施の形態＞
図１５により第５の実施の形態の構成を説明する。
この図１５の例では、上記図３の構成に加えて、行方向にセレクトゲート線ＳＧ（ＳＧ１〜ＳＧ(m)）が配されている。またセレクトゲート線ＳＧを駆動するセレクトゲート線デコーダ／ドライバ６が設けられる。そして各メモリセルＭＣには、選択トランジスタＴｓが設けられている。
選択トランジスタＴｓは、読出トランジスタＴｒと読出ビット線ＢＬｒの間に配される。即ち選択トランジスタＴｓのドレイン／ソースの一方が読出ビット線ＢＬｒに接続され、他方が、読出トランジスタＴｒのドレイン／ソースの一方と接続される。そして選択トランジスタＴｓのゲートはセレクトゲート線ＳＧと接続されており、従って、セレクトゲート線ＳＧが立ち上げられることで導通し、読出トランジスタＴｒと読出ビット線ＢＬｒを接続する。
【００５８】
メモリセルＭＣがマトリクス状に配されるメモリセルアレイにおいては、１つの読出ビット線ＢＬｒに対して多数のメモリセルＭＣが接続される。即ち図１５の場合、列方向に並ぶメモリセルＭＣとしてｍ個のメモリセルＭＣが１本の読出ビット線ＢＬｒに接続される。
ここでｍ＝１２８とし、列方向に１２８個のメモリセルＭＣが接続されると仮定する。
読出時にはその中の１つのメモリセルだけが読出ワード線ＷＬｒによって選択されて読出動作が行われることになるが、例えば図３の構成例においては、読出ビット線ＢＬｒの電位の違いで正常なデータ判別をするためには、１つの選択メモリセルの読出トランジスタＴｒのON電流と、残り１２７個のメモリセルの読出トランジスタＴｒのOFF電流の合計との差が数桁以上必要となる。もしその差が数桁以内であると、正常なデータ読出ができないおそれがある。
そこで本例では、読出トランジスタＴｒと読出ビット線ＢＬｒとの間に選択トランジスタＴｓを設けて、選択されたメモリセルＭＣにおける読出トランジスタＴｒと読出ビット線ＢＬｒのみを接続し、非選択メモリセルの読出トランジスタＴｒのOFF電流をカットする。これにより、オフ電流による影響を受けずに正確なデータ読出が可能となる。
【００５９】
なお、読出動作は例えば図７と同様であり、セレクトゲート線ＳＧについては、セレクトゲート線デコーダ／ドライバ６により、選択されたメモリセルＭＣに対応するセレクトゲート線ＳＧに例えば電源電位Ｖｃｃを与え、非選択メモリセルに対応するセレクトゲート線ＳＧには、例えば接地電位または負電圧を与えればよい。
選択されたメモリセルＭＣに対応するセレクトゲート線ＳＧにＶｃｃを与えるタイミングは、例えば図７の読出ワード線ＷＬｒを立ち上げるタイミングと同様、期間ｔ２，ｔ３とすればよい。
【００６０】
ところで、セレクトゲート線ＳＧと読出ワード線ＷＬｒの電位は、書込動作時、読出動作時とも、同じ電位でもかまわない。従ってセレクトゲート線ＳＧと読出ワード線ＷＬｒを共通とした構成も考えられる。これを図１６に示す。
図１６のように、各メモリセルＭＣにおいて設けられる選択トランジスタＴｓは、そのゲートが読出ワード線ＷＬｒに接続されるようにする。
この構成によっても、図１５と同様の効果を得ることができる。
また、読出ワード線ＷＬｒをセレクトゲート線として共用することで、構成の簡略化を実現できる。
【００６１】
なお、図１５又は図１６の構成では読出ビット線ＢＬｒと書込ビット線ＢＬｗを別配線としているが、これらを１つのビット線ＢＬとして共通化することもできる。読出ビット線を書込ビット線として共用することで、構成の簡略化を実現できる。
また、図１５，図１６は、図３のメモリセルＭＣの構成に選択トランジスタＴｓを付加した例としているが、図１０のような相補型メモリセルにおいて、読出トランジスタＴｒ１と読出ビット線の間、及び読出トランジスタＴｒ２と読出ビット線の間に、それぞれ選択トランジスタＴｓを設けるようにすることもできる。
さらには、図１３，図１４のメモリセルユニットＭＣＵにおいて、読出トランジスタと読出ビット線の間に選択トランジスタＴｓを設けるようにすることも考えられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態のメモリセルの概要の説明図である。
【図２】実施の形態の読出動作にかかるヒステリシスループの説明図である。
【図３】第１の実施の形態の構成の説明図である。
【図４】第１の実施の形態のメモリセルの他の構成例の説明図である。
【図５】第１の実施の形態の書込／読出動作の説明のための構成の説明図である。
【図６】第１の実施の形態の書込動作の説明図である。
【図７】第１の実施の形態の読出動作の説明図である。
【図８】第１の実施の形態の読出動作の別例の説明図である。
【図９】第１の実施の形態の変形例の説明図である。
【図１０】第２の実施の形態の構成の説明図である。
【図１１】第２の実施の形態のメモリセルの他の構成例の説明図である。
【図１２】第２の実施の形態の変形例の説明図である。
【図１３】第３の実施の形態のメモリセルユニットの説明図である。
【図１４】第４の実施の形態のメモリセルユニットの説明図である。
【図１５】第５の実施の形態の構成の説明図である。
【図１６】第５の実施の形態の変形例の説明図である。
【図１７】従来のメモリセルの説明図である。
【図１８】強誘電体キャパシタの分極反転の説明図である。
【符号の説明】
【００６３】
１  メモリセルアレイ、２  書込ワード線デコーダ／ドライバ、３  読出ワード線デコーダ／ドライバ、４  センスアンプ、５  リファレンス発生部、６  セレクトゲート線デコーダ／ドライバ、Ｃ  強誘電体キャパシタ、Ｔｒ  読出トランジスタ、Ｔｗ  書込トランジスタ、Ｔｓ  選択トランジスタ、ＷＬｒ  読出ワード線、ＷＬｗ  書込ワード線、ＢＬｒ  読出ビット線、ＢＬｗ  書込ビット線、ＭＣ  メモリセル、ＭＣＵ  メモリセルユニット
【図１】
2005100487.tif 000003
【図２】
2005100487.tif 000004
【図３】
2005100487.tif 000005
【図４】
2005100487.tif 000006
【図５】
2005100487.tif 000007
【図６】
2005100487.tif 000008
【図７】
2005100487.tif 000009
【図８】
2005100487.tif 000010
【図９】
2005100487.tif 000011
【図１０】
2005100487.tif 000012
【図１１】
2005100487.tif 000013
【図１２】
2005100487.tif 000014
【図１３】
2005100487.tif 000015
【図１４】
2005100487.tif 000016
【図１５】
2005100487.tif 000017
【図１６】
2005100487.tif 000018
【図１７】
2005100487.tif 000019
【図１８】
2005100487.tif 000020