(57)【要約】【課題】  入力レベルの変動時から出力レベルの安定化までの収束時間を短縮させると共に、異なるレベルの入力信号が利得可変増幅器に入力しても収束時間を一定時間にさせ、かつ、利得可変増幅器の利得特性が変わっても設定値を容易に変更することが可能な利得制御回路を提供することを目的とする。【解決手段】  ゲイン制御部１６は、通常時、ＶＧＡ１４の利得を算出部２５により算出される差分に応じて調整する。パケットを受信した直後など大きなレベルの入力信号がＶＧＡ１４に入力され始め、ＶＧＡ１４の出力レベルがＳｔｅｐＤｏｗｎ部２７における閾値を超えると、ＶＧＡ１４の利得を所定値だけ強制的に低下させる。【選択図】      図１
2005117282.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力する利得可変増幅器の出力レベルを検出する検出手段と、
前記検出手段により検出される出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する第１の利得可変手段と、
前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる第２の利得可変手段、
を備えることを特徴とする利得制御回路。
【請求項２】
請求項１に記載の利得制御回路であって、
前記第２の利得可変手段は、前記検出手段により検出される出力レベルが前記第１の閾値レベルよりも小さくなるまで、所定時間ごとに、前記利得可変増幅器の利得を段階的に低下させていく
ことを特徴とする利得制御回路。
【請求項３】
請求項２に記載の利得制御回路であって、
前記利得可変増幅器の利得を段階的に低下させる際の各低下量は、個々に設定される
ことを特徴とする利得制御回路。
【請求項４】
請求項１に記載の利得制御回路であって、
前記検出手段により検出される出力レベルを対数変換する変換手段を更に有し、
前記第１の利得可変手段は、前記変換手段により対数変換された出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する
ことを特徴とする利得制御回路。
【請求項５】
請求項２に記載の利得制御回路であって、
前記利得可変増幅器の利得を段階的に低下させる際の各低下量及び低下回数を変更することにより、前記利得可変増幅器の利得の変化パターンを任意に設定する
ことを特徴とする利得制御回路。
【請求項６】
請求項１に記載の利得制御回路であって、
前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、
前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、
前記第２の利得可変手段は、前記前置増幅器が停止している状態のとき、前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる
ことを特徴とする利得制御回路。
【請求項７】
請求項１に記載の利得制御回路であって、
前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、
前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、
前記第２の利得可変手段は、前記前置増幅器を停止することによる利得低下分を補償するように前記利得可変増幅器の利得を調整する
ことを特徴とする利得制御回路。
【請求項８】
請求項１に記載の利得制御回路であって、
前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、
前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、
前記第２の利得可変手段は、前記切替え制御手段が前記前置増幅器を停止させた時から所定時間が経過するまでの間、前記利得可変増幅器の利得の強制的な低下を実行しない
ことを特徴とする利得制御回路。
【請求項９】
入力信号を増幅して出力する利得可変増幅器と、
前記利得可変増幅器の出力レベルを検出する検出手段と、
前記検出手段により検出される出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する第１の利得可変手段と、
前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる第２の利得可変手段、
を備えることを特徴とする増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変増幅器の出力レベルを一定にするために、その利得可変増幅器の利得を制御する利得制御回路に関する。
【背景技術】
【０００２】
図６（ａ）は、従来の利得制御回路の構成を示す図である。
図６（ａ）に示すように、利得制御回路６０は、入力信号（ｉｎｐｕｔ  ｓｉｇｎａｌ）を増幅する利得可変増幅器６１の出力信号（ｇａｉｎ  ａｄｊｕｓｔｅｄ  ｓｉｇｎａｌ）のレベルを検出する検出部６２と、検出部６２で検出されたレベルと基準レベル（ｒｅｆｅｒｅｎｃｅ ｌｅｖｅｌ）との差分を算出する算出部６３と、算出部６３で算出された差分に一定値（ｓｃａｌｅ）を乗算する乗算部６４と、乗算部６４で乗算された値を積分し、その積分値に基づく制御信号を利得可変増幅器６１に出力する積分部６５とを備えて構成される。（例えば、非特許文献１参照）
この利得制御回路６０は、検出部６２で検出されるレベルと基準レベルとの差分がゼロになるように、制御信号を利得可変増幅器６１へ出力し、利得可変増幅器６１の利得を制御するものである。
【０００３】
これにより、利得可変増幅器６１の出力レベルを基準レベルに収束させることができ、利得可変増幅器６１の出力レベルを所望なレベルに安定させることができる。
また、図６（ｂ）は、従来の利得制御回路の他の構成を示す図である。
図６（ｂ）に示すように、利得制御回路６６は、指数関数の利得特性をもち、入力信号（ｘ（ｎ））を増幅する利得可変増幅６７の出力信号（ｙ（ｎ）＝Ａ（ｎ）ｘ（ｎ））のレベルを検出する検出部６８と、検出部６８で検出されたレベルを対数（ｌｏｇ）変換する変換部６９と、変換部６９で変換された対数値と基準値（ｌｏｇ（Ｒ））との差分を算出する算出部７０と、算出部７０で算出された差分に一定値（α）を乗算する乗算部７１と、乗算部７１で乗算された値を積分する積分部７２と、積分部７２の積分値を指数（ｅｘｐ）変換し、その指数変換した値に基づく制御信号を利得可変増幅器６７に出力する変換部７３とを備えて構成される。
【０００４】
この利得制御回路６６は、変換部６９で対数変換された値と基準値との差分がゼロになるように、制御信号を利得可変増幅器６７に出力し、利得可変増幅器６７の利得を制御するものである。
これにより、利得可変増幅器６７の出力レベルを基準値に収束させることができ、利得可変増幅器６７の出力レベルを所望なレベルに安定させることができる。
【０００５】
また、特許文献１に記載されるように、利得可変増幅器（電子ボリューム部８）の利得に応じて、利得可変増幅器の利得の変化率を変えながら、利得可変増幅器の出力レベルと基準レベルとの差分がゼロになるように、制御信号を利得可変増幅器に出力し、利得可変増幅器の利得を制御するという利得制御回路（オートゲインコントロール回路）も知られている。（例えば、特許文献１参照）
【非特許文献１】Ｉｓａａｃ  Ｍａｒｔｉｎｅｚ  Ｇ、[ｏｎｌｉｎｅ]、＜ＵＲＬ：ｈｔｔｐ:／／ｗｗｗ．ｅｅｃｇ．ｔｏｒｏｎｔｏ．ｅｄｕ／〜ｋｐｈａｎｇ／ｐａｐｅｒｓ／２００１／ｍａｒｔｉｎ＿ＡＧＣ．ｐｄｆ
【特許文献１】特開平９−９３０６３号  （第３〜５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図６（ａ）に示す利得制御回路６０、図６（ｂ）に示す利得制御回路６６、及び特許文献１に示す利得制御回路では、入力レベルの変動時から利得可変増幅器の出力レベルが所望なレベルに安定するまでにかかる収束時間が長くなるという問題がある。例えば、特許文献１では利得の変化率を変えているが、制御手段が一つであるため収束時間が長くなる。
【０００７】
また、これらの利得制御回路では、利得可変増幅器への入力信号のレベルに応じて、利得可変増幅器の出力レベルが所望なレベルに安定するまでにかかる収束時間が異なるという問題がある。
また、これらの利得制御回路では、利得可変増幅器自体を交換した場合のように利得可変増幅器の利得特性が変わってしまうと、基準レベルの変更など設定値の変更作業が大変であるという問題がある。
【０００８】
そこで、本発明は、収束時間の短縮化及び収束時間の一定化が可能で、かつ、設定値変更を容易にすることが可能な利得制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の利得制御回路は、入力信号を増幅して出力する利得可変増幅器の出力レベルを検出する検出手段と、前記検出手段により検出される出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する第１の利得可変手段と、前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる第２の利得可変手段を備えることを特徴とする。
【００１０】
上記利得制御回路によれば、通常時（すなわち、利得可変増幅器の出力レベルが第１の閾値レベルを越えていないとき）は、第１の利得可変手段により利得可変増幅器の利得が制御され、利得可変増幅器の出力レベルが基準レベルに対応する所定の値に保持される。更に、入力レベルの変動等に伴って、利得可変増幅器の出力レベルが第１の閾値レベルを越えた場合には、第２の利得可変手段によって利得可変増幅器の利得が所定値だけ強制的に低下させられる。これにより、利得可変増幅器の出力レベルは短時間のうちに第１の閾値レベル以下に調整される。すなわち、利得可変増幅器の出力レベルを短時間で基準レベルに対応する所定の値に近づけることができる。また、利得可変増幅器の出力レベルが第１の閾値レベルから保持すべき所定の値に収束するまでの時間は概ね一定なので、入力レベルの変動等に対する収束時間が概ね一定になる。
【００１１】
また、上記利得制御回路の第２の利得可変手段は、前記検出手段により検出される出力レベルが前記第１の閾値レベルよりも小さくなるまで、所定時間ごとに、前記利得可変増幅器の利得を段階的に低下させていくように構成してもよい。
これにより、上記所定時間を適当に設定することで、短時間に利得を下げすぎて利得可変増幅器の出力レベルが急激に落ち込むことを抑えることができる。
【００１２】
また、上記利得制御回路は、前記利得可変増幅器の利得を段階的に低下させる際の各低下量は、個々に設定されるように構成してもよい。
これにより、利得可変増幅器の利得の変化パターンを任意に設定することができる。
また、上記利得制御回路は、前記検出手段により検出される出力レベルを対数変換する変換手段を更に有し、前記第１の利得可変手段が前記変換手段により対数変換された出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整するように構成してもよい。
【００１３】
また、上記利得制御回路は、前記利得可変増幅器の利得を段階的に低下させる際の各低下量及び低下回数を変更することにより、前記利得可変増幅器の利得の変化パターンを任意に設定するように構成してもよい。
また、上記利得制御回路は、前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、前記第２の利得可変手段が、前記前置増幅器が停止している状態のとき、前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させるように構成してもよい。
【００１４】
また、上記利得制御回路は、前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、前記第２の利得可変手段は、前記前置増幅器を停止することによる利得低下分を補償するように前記利得可変増幅器の利得を調整するように構成してもよい。
【００１５】
これにより、前置増幅器を停止させても利得可変増幅器の出力レベルが急激に落ち込むことを抑えることができる。
また、上記利得制御回路は、前記利得可変増幅器の前段に前置増幅器が設けられていることを前提とし、前記利得可変増幅器の入力レベルが予め用意されている第２の閾値レベルを越えたときに、前記前置増幅器を停止する切替え制御手段をさらに有し、前記第２の利得可変手段は、前記切替え制御手段が前記前置増幅器を停止させた時から所定時間が経過するまでの間、前記利得可変増幅器の利得の強制的な低下を実行しないように構成してもよい。
【００１６】
これにより、例えば、利得可変増幅器の利得を段階的に低下させているときに、前置増幅器を停止させても利得可変増幅器の出力レベルが必要以上に低下しないようにすることができる。
また、本発明は、入力信号を増幅して出力する利得可変増幅器と、前記利得可変増幅器の出力レベルを検出する検出手段と、前記検出手段により検出される出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する第１の利得可変手段と、前記検出手段により検出される出力レベルが予め用意されている第１の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる第２の利得可変手段を備える増幅装置にまで及ぶ。
【発明の効果】
【００１７】
本発明によれば、通常時は、第１の利得可変手段により利得可変増幅器の利得が制御され、利得可変増幅器の出力レベルが基準レベルに対応する所定の値に保持される。更に、入力レベルの変動等に伴って、利得可変増幅器の出力レベルが第１の閾値レベルを越えた場合には、第２の利得可変手段によって利得可変増幅器の利得が所定値だけ強制的に低下させられる。これにより、利得可変増幅器の出力レベルは短時間のうちに第１の閾値レベル以下に調整される。すなわち、利得可変増幅器の出力レベルを短時間で基準レベルに対応する所定の値に近づけることができる。また、利得可変増幅器の出力レベルが第１の閾値レベルから保持すべき所定の値に収束するまでの時間は概ね一定なので、入力レベルの変動等に対する収束時間が概ね一定になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の利得制御回路を示す図である。
図１に示す増幅装置１０は、例えば、無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）装置の受信部の前段に設けられる増幅装置であって、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）部１１とＢＢＰ（Ｂａｓｅ  Ｂａｎｄ  Ｐｒｏｃｅｓｓｏｒ）部１２（利得制御回路）とを備えて構成され、受信信号をベースバンド信号に変換して復調回路へ出力する。
【００１９】
また、ＲＦ部１１は、受信信号を増幅するＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１３（前置増幅器）と、ＬＮＡ１３で増幅された信号のレベル（振幅）を所望なレベルに安定させるＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）１４（利得可変増幅器）と、ＶＧＡ１４に入力される信号のレベルを検出し、そのレベルに対応するＶＧＡ入力レベル信号をＢＢＰ部１２に出力する包絡線検波部１５とを備えて構成され、ＬＮＡ１３及びＶＧＡ１４によりＲＦ部１１の出力レベルを調整する。なお、包絡線検波部１５は、ＶＧＡ１４の入力レベルを検出することができるのであれば、その検出方法は包絡線検波に限定されない。また、受信信号は、ＲＦ部１１内に設けられる不図示のミキサによりベースバンド信号に変換される。
【００２０】
また、ＢＢＰ部１２は、ＶＧＡ１４にゲイン制御信号を出力することによりＶＧＡ１４の利得を制御するゲイン制御部１６と、ＬＮＡ１３にＬＮＡ切換え制御信号を出力することによりＬＮＡ１３を停止させるか否かを制御するＬＮＡ切換え制御部１７とからなるＡＧＣ部１８と、ＲＦ部１１から出力されるベースバンド信号をＡＤ変換してゲイン制御部１６に出力すると共に、復調回路に出力するＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１９と、ゲイン制御部１６から出力される信号をＤＡ変換してゲイン制御信号としてＶＧＡ１４に出力するＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）２０と、ＲＦ部１１から出力されるＶＧＡ入力レベル信号をＡＤ変換してＬＮＡ切換え制御部１７に出力するＡＤＣ２１と、ＬＮＡ切換え制御部１７から出力される信号をＤＡ変換してＬＮＡ切換え制御信号としてＬＮＡ１３に出力するＤＡＣ２２とを備えて構成され、ベースバンド信号のレベルを所望なレベルに安定させる。
【００２１】
また、ゲイン制御部１６は、ＡＤＣ１９から出力される信号のレベルを検出する包絡線検波部２３（検出手段）と、包絡線検波部２３で検出されたレベルをテーブル変換などにより対数値に変換するＬｉｎｅａｒ  ｔｏ  Ｌｏｇ部２４（変換手段）と、Ｌｉｎｅａｒ  ｔｏ  Ｌｏｇ部２４により対数変換されたレベルと予め用意されている基準信号レベル（基準レベル）との差分を算出する算出部２５と、算出部２５で算出された差分が入力されるＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）２６とを備えて構成される。そして、更に、ゲイン制御部１６は、包絡線検波部２３により検出されるレベルが予め用意されている閾値（第１の閾値レベル）を越えていたときに、ＶＧＡ１４の利得を所定値だけ強制的に低下させるためのステップオフセット値を出力するＳｔｅｐＤｏｗｎ部２７と、ＬＰＦ２６の出力値からＳｔｅｐＤｏｗｎ部２７のステップオフセット値を差し引いた値をＤＡＣ２０に出力する算出部２８とを備えて構成される。なお、包絡線検波部２３は、ＶＧＡ１４の出力レベルを検出することができるのであれば、その検出方法は包絡線検波に限定されない。
【００２２】
また、ＬＮＡ切換え制御部１７は、ＡＤＣ２１から出力される信号を平均化する平均化部２９と、平均化部２９で平均化された値が閾値（第２の閾値レベル）を超えたときに、ＬＮＡ１３を停止させるための信号をＤＡＣ２２に出力するレベル比較部３０とを備えて構成される。
【００２３】
なお、第１の利得可変手段は、少なくとも算出部２５を備えて構成され、第２の利得可変手段は、少なくともＳｔｅｐＤｏｗｎ部２７と算出部２８とを備えて構成される。
次に、ＡＧＣ部１８の動作について説明する。
ＡＧＣ部１８は、最終的に、Ｌｉｎｅａｒ  ｔｏ  Ｌｏｇ部２４により対数変換されたレベルと基準信号レベルとの差分がゼロになるように、ＬＮＡ１３のオン、オフ切り替えとＶＧＡ１４の利得を制御し、その差分がゼロになると適切なタイミングでＶＧＡ１４の利得を保持させる。
【００２４】
また、ゲイン制御部１６は、通常時（すなわち、ＶＧＡ１４の出力レベルがＳｔｅｐＤｏｗｎ部２７における閾値を越えていないとき）、ＶＧＡ１４の利得を算出部２５により算出される差分に応じて調整するが、例えば、パケットを受信した直後など受信レベルが急激に大きくなり、ＶＧＡ１４の出力レベルがＳｔｅｐＤｏｗｎ部２７における閾値を超えると、ＶＧＡ１４の利得を所定値だけ強制的に低下させる。
【００２５】
図２は、ＶＧＡ１４の出力レベルとＳｔｅｐＤｏｗｎ部２７における閾値とゲイン制御信号との関係を示す図である。なお、図２の上側に示すグラフの縦軸はＶＧＡ１４の出力レベル（Ａｖｒ（Ｉ2＋Ｑ2））を、横軸は時間をそれぞれ示している。また、図２の上側に示すグラフのＳｔｐＤｗｎ＿Ｔｈは、ＳｔｅｐＤｏｗｎ部２７における閾値を示している。また、図２の下側に示すグラフの縦軸はゲイン制御信号（ＡＧＣ＿ｏｕｔ）を、横軸は時間をそれぞれ示している。また、図２の上下に示すグラフの横軸の時間は一致しているものとする。
【００２６】
上記包絡線検波部２３は、例えば、入力されたベースバンド信号のＩ成分（Ｉｎ−ｐｈａｓｅ  ｃｏｍｐｏｎｅｎｔ）及びＱ成分（Ｑｕａｄｒａｔｕｒｅ  ｐｈａｓｅ  ｃｏｍｐｏｎｅｎｔ）からＩ2＋Ｑ2を算出し、そのＩ2＋Ｑ2の平均値をＶＧＡ１４の出力レベルとして算出し、Ｌｉｎｅａｒ  ｔｏ  Ｌｏｇ部２４及びＳｔｅｐＤｏｗｎ部２７に出力する。
【００２７】
また、ＳｔｅｐＤｏｗｎ部２７は、図２の上側のグラフに示すように、包絡線検波部２３から出力される値（Ａｖｒ（Ｉ2＋Ｑ2））と閾値（ＳｔｐＤｗｎ＿Ｔｈ）とを比較する。そして、ＳｔｅｐＤｏｗｎ部２７は、一定の間隔（ＳｔｐＤｗｎ＿Ｅｖａ＿Ｔｉｍｅ）毎に、その期間中に包絡線検波部２３から出力される値が閾値を超えた割合を求め、その割合が規定値以上であればステップダウン処理を実行する。すなわち、例えば、１つのＳｔｐＤｗｎ＿Ｅｖａ＿Ｔｉｍｅを１０サンプルに分け、その１０サンプルのうち、８サンプルにおいて包絡線検波部２３の出力値が閾値を超えていると、ＳｔｅｐＤｏｗｎ部２７は、ステップダウン処理を実行する。なお、このＳｔｐＤｗｎ＿Ｅｖａ＿Ｔｉｍｅのサンプル数や規定値は外部からパラメータなどを変更することにより設定可能とする。
【００２８】
このように、一定の間隔毎に、ステップダウン処理を実行することにより、短時間に利得を下げすぎてＶＧＡ１４の出力レベルが急激に落ち込むことを抑えることができる。
また、ステップダウン処理の最大回数は、外部からパラメータなどを変更することにより設定可能とする。例えば、ステップダウン処理の最大回数を５回と設定した場合、ステップ１、ステップ２、・・・というように順番にステップ５まで実行される。図２の上側のグラフに示す設定は、例えば、ステップダウン処理の最大回数を５回に設定し４回目のステップダウン処理で包絡線検波部２３の出力値が閾値よりも小さくなった場合を示している。また、図２の下側のグラフは、ゲイン制御信号が大きいほどＶＧＡ１４の利得が大きいことを示しており、ＳｔｐＤｗｎ＿Ｅｖａ＿Ｔｉｍｅ毎に段階的に、すなわち、ＳｔｐＤｗｎ＿Ｅｖａ＿Ｔｉｍｅ毎に４回、ＶＧＡ１４の利得を低下させている様子を示している。
【００２９】
また、ステップダウン処理のステップオフセット値（ＶＧＡ１４の利得を強制的に低下させる所定値）も外部からパラメータなどを変更することにより設定可能とする。すなわち、例えば、図２の下側のグラフに示すそれぞれのステップダウン処理のステップオフセット値は、ステップ１のオフセット値を「１０」、ステップ２のステップオフセット値を「８」、ステップ３のステップオフセット値を「６」、ステップ４のステップオフセット値を「４」、ステップ５のステップオフセット値を「２」というように設定することが可能である。なお、全てのステップダウン処理のステップオフセット値を同じに設定してもよい。
【００３０】
このように、ステップダウン処理毎のステップオフセット値を変更することにより、ＶＧＡ１４の利得の変化パターンを任意に設定することができる。すなわち、例えば、ステップオフセット値が順番に小さくなるように設定することにより、ＶＧＡ１４の利得特性の曲線を下に凸の曲線のようにすることができる。また、ステップオフセット値が順番に大きくなるように設定することにより、ＶＧＡ１４の利得特性の曲線を上に凸の曲線のようにすることができる。
【００３１】
また、ＳｔｅｐＤｏｗｎ部２７は、ＬＮＡ１３のオン、オフの切換えが行われた場合、そのＬＮＡ１３のオン、オフの切換えによるＶＧＡ１４の出力レベルの急激な変化を抑えるため、その変化を補償するためのＬＮＡ切換え補償オフセット値を算出部２８に出力する。すなわち、例えば、図２の下側のグラフに示すように、ＬＮＡ１３がオン（初期状態）からオフになると、ＶＧＡ１４に入力される信号の振幅が一気に小さくなるので、これを補償するために、ＬＮＡ切換え補償オフセット値であるＬＮＡ＿Ｃｏｍｐ＿Ｏｆｆｓｅｔを加えてＶＧＡ１４の利得を上げ、できるだけ出力信号の振幅の変動を抑えるための制御を行う。
【００３２】
これにより、ＬＮＡ１３が停止した場合にＶＧＡ１４の出力レベルが急激に落ち込むことを抑えることができる。
次に、ＬＮＡ１３が停止した後のＡＧＣ部１８の動作について説明する。
図３は、ＲＦ部１１の出力信号とゲイン制御信号との関係を示す図である。なお、図３の上側に示すグラフの縦軸はＲＦ部１１の出力信号（ＲＦ出力）を、横軸は時間をそれぞれ示している。また、図３の下側に示すグラフの縦軸はゲイン制御信号のレベル（ＡＧＣ＿ｏｕｔ）を、横軸は時間をそれぞれ示している。また、図３の上下に示すグラフの横軸の時間は一致しているものとする。また、図３の上側のグラフにおける横軸の一番左から２番目の目盛りまでは受信信号の待ち受け状態を示し、それ以降はパケット受信状態を示している。
【００３３】
ＳｔｅｐＤｏｗｎ部２７は、ＬＮＡ１３が停止した後も出力レベルが閾値を超えていた場合、再度ステップダウン処理を行う。なお、以下、このＬＮＡ１３が停止した後のステップダウン処理をＳｔｅｐＤｏｗｎ２ｎｄとし、上述のＬＮＡ１３が停止する前のステップダウン処理をＳｔｅｐＤｏｗｎ１ｓｔとする。
【００３４】
このＳｔｅｐＤｏｗｎ２ｎｄを実行するか否かの判定方法は、ＳｔｅｐＤｏｗｎ１ｓｔと同様に、一定の間隔毎に、その期間中に包絡線検波部２３の出力値が閾値を超えた割合を求め、その割合が規定値以上であればステップダウン処理を実行する。ＳｔｅｐＤｏｗｎ１ｓｔと異なる点は、ステップダウン処理を開始する状態が設定可能という点である。
【００３５】
すなわち、ＳｔｅｐＤｏｗｎ２ｎｄは、ＳｔｅｐＤｏｗｎ１ｓｔほどＶＧＡ１４の利得を下げる必要がなく、例えば、図３の下側のグラフに示すＳｔｅｐＤｏｗｎ１ｓｔのそれぞれのオフセット値を１０、８、６、４とすると、ＳｔｅｐＤｏｗｎ２ｎｄのステップオフセット値は、１０から下げるのは下げすぎで、６からで十分ということであれば、６、４というように設定される。なお、ＳｔｅｐＤｏｗｎ２ｎｄにおける閾値は、ＳｔｅｐＤｏｗｎ１ｓｔにおける閾値と同じであっても異なっていてもよい。
【００３６】
図４は、ＲＦ部１１全体における利得（ＬＮＡ１３の利得とＶＧＡ１４の利得との合計利得）とゲイン制御信号との関係を示す図である。なお、図４に示すグラフの縦軸はＲＦ部１１全体における利得（ＲＦ  ＡＧＣ  Ｇａｉｎ）を、横軸はゲイン制御信号（ＡＧＣ＿ｏｕｔ）をそれぞれ示し、グラフとしてはＲＦ部１１における利得特性を示している。また、ΔＧ１〜ΔＧ４は、各ステップダウン処理（Ｓｔｅｐ１〜Ｓｔｅｐ４）に対するＲＦ部１１の利得の変化量を示し、Ｇｔは、ベースバンド信号の目標振幅レベルを実現するためのＲＦ部１１の利得を示している。
【００３７】
図４に示すように、待ち受け状態（初期状態）のとき、ＲＦ部１１は、無線ＬＡＮ装置などの回路の内部雑音を増幅している状態にあり、その状態のときのＲＦ部１１全体の利得は高い（図４に示す待ち受けレベル）。無線ＬＡＮ装置がパケットを受信し、ステップダウン処理が実行されると、待ち受けレベルから一定量ずつ段階的にＲＦ部１１全体の利得が下がっていく。例えば、図４に示すように、Ｓｔｅｐ１によりゲイン制御信号が（ａ）から（ｂ）に下がると、ＲＦ部１１全体の利得がΔＧ１だけ下がる。そして、ステップダウン処理のＳｔｅｐ４まで実行され、ステップダウン処理が全て終了すると、そこから利得Ｇｔまでは、包絡線検波部２３、Ｌｉｎｅａｒ  ｔｏ  Ｌｏｇ部２４、算出部２５、及びＬＰＦ２６の経路のみにより滑らかに利得が制御される。
【００３８】
このように、通常時は、算出部２５によりＶＧＡ１４の利得が制御され、ＶＧＡ１４の出力レベルが基準信号レベルに対応する所定の値に保持される。更に、入力レベルの変動等に伴って、ＶＧＡ１４の出力レベルがＳｔｅｐＤｏｗｎ部２７の閾値を越えた場合には、ＳｔｅｐＤｏｗｎ部２７及び算出部２８によってＶＧＡ１４の利得が所定値だけ強制的に低下させられる。これにより、ＶＧＡ１４の出力レベルは短時間のうちにＳｔｅｐＤｏｗｎ部２７における閾値以下に調整される。すなわち、ＶＧＡ１４の出力レベルを短時間で基準信号レベルに対応する所定の値に近づけることができる。また、ＶＧＡ１４の出力レベルがＳｔｅｐＤｏｗｎ部２７における閾値から保持すべき所定の値に収束するまでの時間は概ね一定なので、入力レベルの変動等に対する収束時間が概ね一定になる。また、オフセット値、ステップダウン処理の最大回数、及び閾値などを外部からパラメータを変更するなどして設定することで、ＲＦ部１１の利得特性の変更に対して柔軟に対応することができる。
【００３９】
＜その他の実施形態＞
（１）上記実施形態では、ＬＮＡ１３のオン、オフ切換えがＳｔｅｐＤｏｗｎ１ｓｔ終了後に行われる場合を説明しているが、ＬＮＡ１３のオン、オフ切換えがＳｔｅｐＤｏｗｎ１ｓｔ期間中となる場合は、ＬＮＡ１３が停止することによる利得の変化をＳｔｅｐＤｏｗｎ１ｓｔによる利得変化の一部としてもよい。
【００４０】
図５（ａ）は、ゲイン制御信号と時間との関係を示す図である。なお、図５（ａ）に示すグラフの縦軸はゲイン制御信号（ＡＧＣ＿ｏｕｔ）を、横軸は時間をそれぞれ示している。また、図５（ｂ）は、ＲＦ部１１全体の利得（ＬＮＡ１３の利得とＶＧＡ１４の利得との合計利得）とゲイン制御信号との関係を示す図である。なお、図５（ｂ）に示すグラフの縦軸はＲＦ部１１全体の利得（ＲＦ  ＡＧＣ  Ｇａｉｎ）を、横軸はゲイン制御信号（ＡＧＣ＿ｏｕｔ）をそれぞれ示し、グラフとしてはＲＦ部１１における利得特性を示している。また、図５（ａ）に示す（ａ）〜（ｇ）は、図５（ｂ）に示す（ａ）〜（ｇ）にそれぞれ対応している。
【００４１】
まず、ＡＧＣ部１８は、図５（ａ）及び図５（ｂ）に示すように、待ち受け状態からパケット受信状態となると、ステップダウン処理としてＳｔｅｐ１及びＳｔｅｐ２を実行し、ゲイン制御信号を（ａ）から（ｂ）、（ｃ）へと変化させる。このとき、ＲＦ部１１の利得はΔＧ１及びΔＧ２下がる。
【００４２】
そして、図５（ａ）及び図５（ｂ）に示すように、（ｃ）と（ｄ）の間でＬＮＡ１３が停止すると、ＲＦ部１１全体の利得はΔＧｌｎａだけ下がる。なお、ＡＧＣ部１８は、ＳｔｅｐＤｏｗｎ１ｓｔ期間中にＬＮＡ１３が停止した場合、ＬＮＡ切換え補償オフセット値を算出しないように設定される。
【００４３】
そして、ＡＧＣ部１８は、ＬＮＡ１３が停止してから所定期間後、再度ステップダウン処理としてＳｔｅｐ３及びＳｔｅｐ４を実行し、ゲイン制御信号を（ｄ）から（ｅ）、（ｆ）へと変化させる。このとき、ＲＦ部１１の利得はΔＧ３及びΔＧ４下がる。
そして、ＡＧＣ部１８は、ステップダウン処理が終了すると、目標信号レベルを与える利得（Ｇｔ）まで滑らかにＲＦ部１１の利得を下げていく。
【００４４】
このように、ＡＧＣ部１８は、ＳｔｅｐＤｏｗｎ１ｓｔ期間中にＬＮＡ１３が停止すると、所定時間待ってから次のステップダウン処理を行うので、ＲＦ部１１の利得を必要以上に急激に低下させることを防止することができる。
（２）ステップダウン処理におけるステップオフセット値を１個のみとし、そのステップオフセット値を基に一定の割合で増減させた値を残りのステップオフセット値として設定してもよい。すなわち、例えば、Ｓｔｅｐ１〜４のうちのＳｔｅｐ１のステップオフセット値を「１０」とし、そのステップオフセット値を２割ずつ減少させた場合、Ｓｔｅｐ２、３、及び４のステップオフセット値は、それぞれ「８」、「６．４」、及び「５．１２」となる。
【００４５】
（３）上記実施形態では、ＳｔｅｐＤｏｗｎ１ｓｔとＳｔｅｐＤｏｗｎ２ｎｄのそれぞれのステップオフセット値は同じ値を使用するように設定されているが、それぞれ個別に設定されてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態の利得制御回路を模式的に示す図である。
【図２】ＶＧＡの出力レベルとＳｔｅｐＤｏｗｎ部における閾値とゲイン制御信号との関係を示す図である。
【図３】ＲＦ部の出力信号とゲイン制御信号との関係を示す図である。
【図４】ＲＦ部全体における利得とゲイン制御信号との関係を示す図である。
【図５】（ａ）は、ゲイン制御信号と時間との関係を示す図である。（ｂ）は、ＲＦ部全体の利得とゲイン制御信号との関係を示す図である。
【図６】従来の利得制御回路の構成を模式的に示す図である。
【符号の説明】
【００４７】
１０    増幅装置
１１    ＲＦ部
１２    ＢＢＰ部
１３    ＬＮＡ
１４    ＶＧＡ
１５    包絡線検波部
１６    ゲイン制御部
１７    ＬＮＡ切換え制御部
１８    ＡＧＣ部
１９    ＡＤＣ
２０    ＤＡＣ
２１    ＡＤＣ
２２    ＤＡＣ
２３    包絡線検波部
２４    ＬｉｎｅａｒｔｏＬｏｇ部
２５    算出部
２６    ＬＰＦ
２７    ＳｔｅｐＤｏｗｎ部
２８    算出部
２９    平均化部
３０    レベル比較部
【図１】
2005117282.tif 000003
【図２】
2005117282.tif 000004
【図３】
2005117282.tif 000005
【図４】
2005117282.tif 000006
【図５】
2005117282.tif 000007
【図６】
2005117282.tif 000008