(57)【要約】【課題】外部ベース抵抗を増大させることなく、コレクタ／ベース接合面積を小さくして、最大発信周波数を向上させたセルフアライン構造のバイポーラトランジスタ構造及びその製造方法を提供する。【解決手段】素子分離された第１導電型コレクタ層を有し、素子分離層上に第１開口が絶縁膜の端面と同一な第２導電型の第１外部ベース層を持ち、それより広い第２開口を持つ第２導電型の第２外部ベース層を有し、その第２開口内に第２導電型のベースおよび第１導電型のエミッタ層を形成する。【選択図】          図２
2005044929.tif 000002
【特許請求の範囲】
【請求項１】
基準面から下側に積層された絶縁層と、前記基準面の上側に積層された第２導電型の第１外部ベース層と、前記第１外部ベース層の上面から前記絶縁層の下面まで第１幅で貫通した第１開口と、前記第１外部ベース層の上面に積層された第２導電型の第２外部ベース層と、前記第２外部ベース層に前記第１幅よりも広い第２幅で貫通した第２開口と、前記基準面から下側で前記第１開口を埋める第１導電型のコレクタ層と、底面で前記コレクタ層に接して前記基準面より上側で前記第１開口から前記第２開口までの内壁に断面凹状に形成された第２導電型のベース層と底面で前記ベース層に接する第１導電型のエミッタ層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１外部ベース層がシリコン−ゲルマニウム混晶で形成されるとともに、前記第２外部ベース層がシリコンで形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース層がシリコン−ゲルマニウム混晶で形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
基板上に第１幅で形成された第１導電型のコレクタ層の上面にエピタキシャル成長が可能となる臨界膜厚以下の厚みの第２導電型の第１外部ベース層を積層する工程と、前記第１外部ベース層の上面に第２導電型の第２外部ベース層を積層する工程と、前記第２外部ベース層に前記第１幅よりも広い第２幅で第２開口を形成する工程と、前記第１外部ベース層のうち前記コレクタ層からエピタキシャル成長した領域だけを選択的にエッチングして、底部で前記コレクタ層の上面が露出した前記第１幅の第１開口を形成する工程と、前記第１開口に第２導電型ののベース層を形成する工程と、該ベース層上に第１導電型のエミッタ層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１外部ベース層がシリコン−ゲルマニウム混晶で形成されるとともに、前記第２外部ベース層がシリコンで形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタの構造とその製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、広い周波数応答及び低雑音という有利な特性を備えたものであることは良く知られている。
バイポーラトランジスタは、ベース層が薄いほど高速性の目安である遮断周波数ｆｔが高くなる。またトランジスタの大きさが小さいほど寄生容量や寄生抵抗が小さくなって高速性のもうひとつの目安である最大発信周波数ｆｍａｘ  が高くなる。
従って，バイポーラトランジスタの高周波特性を向上させるためには、ベース層の薄膜化とトランジスタ素子の微細化が必要である。ベース層をイオン注入法で形成した場合、チャネリングの問題、低エネルギー化によるばらつきの問題、注入イオンによるダメージの問題などがあり、ベース層の薄膜化には限界がある。近年、従来のイオン注入法によるベース構造に代わるものとして、エピタキシャル法によるベース層を有するセルフアライメント型バイポーラトランジスタが開発されている。エピタキシャル法を用いた場合、厚さおよび不純物濃度を精度よくコントロールすることができるため極めて薄く最適な不純物濃度のベース層を形成することができるとされている。
【０００３】
ベース層を選択的エピタキシャル成長により形成したセルフアライメント型バイポーラトランジスタの真性トランジスタ部分の製造工程の一例を図９に示す。この構造のトランジスタは、図９（ａ）に示すように、シリコン基板３１上にＣＶＤ法により第１のＳｉＯ２  膜２５を、次にボロンドープのポリシリコン膜２６を、更に第２のＳｉＯ２  膜２７を順に堆積し、図示しないレジスト膜をマスクとしてシリコン基板３１の表層に達する開口部２８を形成する。
次いで、開口部２８に表出したシリコン基板３１上に反対導電型のエピタキシャルベース層３０を成長させると同時に、少なくとも開口部２８の側壁に露出したポリシリコン膜２６に接続するように、ベース引出し電極となるサイドウォールポリシリコン膜２９を選択成長させる。このようにして図９（ｂ）に示すような構造の真性トランジスタ部分を有するバイポーラトランジスタを得る。このような構造のトランジスタでは、エピタキシャルベース層３０とサイドウォールポリシリコン膜２９は同時成長するため同じ厚さとなる。
【０００４】
このように従来のトランジスタ形成技術では、ベース層厚さを薄くすることとベース寄生抵抗を低くするためにサイドウオールを厚くして素子を微細化することとは相反する関係にあり、両方を同時に達成することはできなかった。
つまり、ベース寄生抵抗を低くしようとしてベース引出し電極となるサイドウォールポリシリコン膜２９の幅を広げるように、選択エピタキシャルで形成するサイドウォールポリシリコン膜２９を厚くすると、同時にエピタキシャルベース層３０の厚さも厚くなってしまう。
また逆に、ベース層３０の厚さを薄く形成するようにエピタキシャルベース層３０を薄くすると、同時にベース引出し電極のサイドウォールポリシリコン膜２９の幅が狭くなり、素子寸法が大きくなってベース寄生抵抗が高くなってしまう。
そこで、両方を達成してより高速なバイポーラトランジスタを形成することが望まれている。
【０００５】
上記欠点を解消し、ベース層の厚さを薄くしてかつサイドウォールポリシリコン膜の幅を厚くして寄生抵抗を低くする試みとして、図１０に示すような工程に依る方法も提案されている（例えば、特許文献１参照。）。
このトランジスタは以下のような工程を経て製作される。
【０００６】
図１０において、６１は半導体基板、６２は第１の絶縁層、６３は第１の導電層、６４は第２の絶縁層、６５は開口部、６６は第１のサイドウォール導電層、６７はエピタキシャルベース層、６８は第２のサイドウォール導電層、６９はサイドウォール絶縁層、７０は第２の導電層、７１はエミッタ拡散層である。
【０００７】
図１０（ｂ）に示すように、先ず第１のサイドウォール導電層６６を形成し、次に図１０（ｃ）に示すように、選択或いは非選択のエピ・ポリ成長法により第２のサイドウォール導電層６８を第１のサイドウォール導電層６６上に形成すると同時に、ベース拡散層を形成するためのエピタキシャルベース層６７を開口部６５内の半導体基板６１上に形成する。
このようにするとベース引出し電極の幅は第１のサイドウォール導電層６６の膜厚と、次に形成するエピタキシャルベース層６７、即ち、同時に成長する第２のサイドウォール導電層６８の厚さの和で決まるから、第１のサイドウォール導電層６６の膜の厚さを適切に決めておけば、エピタキシャルベース層６７の厚さを十分薄く形成することが出来る。
【０００８】
しかも、同時にベース引出し電極となるサイドウォール導電層（６６＋６８）の厚さは十分厚くすることができる。即ち、図１０（ａ）に示すように、一導電型の半導体基板６１上に第１の絶縁層６２と第１の導電層６３と第２の絶縁層６４とを順に積層し、該第２の絶縁層６４と該第１の導電層６３と該第１の絶縁層６２とをエッチング除去して、該半導体基板６１の表層に達する開口部６５を形成する工程と、図１０（ｂ）に示すように、該開口部６５の側壁に第１の絶縁層６２よりも高く、少なくとも第２の絶縁層６４の最上端より低い高さまで、第１のサイドウォール導電層６６を形成する工程と、図１０（ｃ）に示すように、該開口部６５内に表出する該半導体基板６１上に反対導電型のエピタキシャルベース層６７を、同時に該第１のサイドウォール導電層６６を覆って第２のサイドウォール導電層６８を形成する工程と、図１０（ｄ）に示すように、該第２のサイドウォール導電層６８を覆って該開口部５内にサイドウォール絶縁層６９を形成する工程と、図１０（ｅ）に示すように、該開口部６５内の該エピタキシャルベース層６７内にエミッタ拡散層７１を形成する工程とを含むことにより達成される。
【０００９】
以上説明したように、半導体基板の開口部内に先ず第１のサイドウオール導電層を形成した後、エピタキシャルベース層と第２のサイドウオール導電層を同時に選択成長させることにより、ベース層厚さを薄くし、かつベース寄生抵抗を低くすることができるとされている。
【００１０】
【特許文献１】
特開平５−２２６３５６号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記の製法によるトランジスタでは、真性トランジスタ部のコレクタ上にベース及びエミッタを形成する場合、外部ベース抵抗が高くならないようにするためには、ベース内にコレクタを完全に収めることが要求される。ところがフォトリソグラフィー装置には使用する波長によって決まる寸法精度があるため，設計寸法に余裕を持って、フォトリソグラフィーのマージンを見て、アライメントのずれを見越してベース領域よりも広いコレクタ形成領域が必要とされる。そのため、コレクタとベースとの接合面積をフォトリソグラフィーの最小寸法とすることができず、コレクタ／ベース接合容量を最小値にまで低減させることができない。したがって、トランジスタの作動速度において満足のいく高速化を達成することができないのが実状である。
【００１２】
本発明は、上記問題点を解決するためになされたものであり、外部ベース抵抗を増大させることなくコレクタ／ベース接触面積をフォトリソグラフィーの可能な最小寸法で作製し、真性トランジスタ部分を一層微細化することにより、作動のより高速化を図ることができるバイポーラトランジスタを提供しようとするものである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため本発明の半導体装置は、基準面から下側に積層された絶縁層と、前記基準面の上側に積層された第２導電型の第１外部ベース層と、前記第１外部ベース層の上面から前記絶縁層の下面まで第１幅で貫通した第１開口と、前記第１外部ベース層の上面に積層された第２導電型の第２外部ベース層と、前記第２外部ベース層に前記第１幅よりも広い第２幅で貫通した第２開口と、前記基準面から下側で前記第１開口を埋める第１導電型のコレクタ層と、底面で前記コレクタ層に接して前記基準面より上側で前記第１開口から前記第２開口までの内壁に断面凹状に形成された第２導電型のベース層と底面で前記ベース層に接する第１導電型のエミッタ層とを備えた半導体装置とした。
このような構造の半導体装置とすることにより、外部ベース抵抗を増大させることなくコレクタ／ベース接触面積の小さな微細な半導体素子が形成でき、トランジスタの特性を向上させることができる。
【００１４】
本発明の半導体装置では、前記第１外部ベース層をシリコン−ゲルマニウム混晶で形成するとともに、前記第２外部ベース層をシリコンで形成することが好ましい。
また、前記ベース層は、シリコン−ゲルマニウム混晶で形成することが好ましい。
外部ベース抵抗を低くし、製造工程上も選択成長、選択エッチングするのに好都合だからである。また、ベース層をシリコン−ゲルマニウム混晶とすることにより、ベース層における電子移動度が向上し、素子のより一層の高速化が実現できる利点がある。
【００１５】
本発明の半導体装置の製造方法は、基板上に第１幅で形成された第１導電型のコレクタ層の上面にエピタキシャル成長が可能となる臨界膜厚以下の厚みの第２導電型の第１外部ベース層を積層する工程と、前記第１外部ベース層の上面に第２導電型の第２外部ベース層を積層する工程と、前記第２外部ベース層に前記第１幅よりも広い第２幅で第２開口を形成する工程と、前記第１外部ベース層のうち前記コレクタ層からエピタキシャル成長した領域だけを選択的にエッチングして、底部で前記コレクタ層の上面が露出した前記第１幅の第１開口を形成する工程と、前記第１開口に第２導電型ののベース層を形成する工程と、該ベース層上に第１導電型のエミッタ層を形成する工程とを備えた製造方法とした。
この方法のよれば、フォトリソグラフィーで可能な最小寸法で露出したコレクタ層の外側の絶縁膜上に自己整合的に外部ベース層を形成することが可能となる利点を有する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていない。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の一例を示す断面図である。本発明の半導体装置５０は、埋め込みサブコレク領域２を設けたシリコンからなる半導体基板１上にエミッタ電極５１、ベース電極５２及びコレクタ電極５３を備えている。
図２は、図１に示す半導体装置の真性トランジスタ部分を拡大して示した図である。
第１の実施形態に係わる半導体装置では、例えばシャロートレンチによる素子分離層４の上に、ボロンドープのシリコン−ゲルマニウム（ＳｉＧｅ）混晶からなる第１外部ベース１８が形成されており、第１外部ベース１８を貫いて設けられた第１開口１５内に、第１開口１５の幅でコレクタ層３が露出している。
第１外部ベース１８の上にはボロンドープの多結晶シリコンからなる第２外部ベース１９が形成されており、第２外部ベース１９の上にはシリコン窒化膜７が形成されている。第２外部ベース１９とシリコン窒化膜７を貫通して、第１開口１５の幅よりも広い幅を有する第２開口１６が形成されている。図１及び図２で素子分離層４の表面を基準面１１として定める。
【００１７】
第２開口１６内にはベース層８が凹型に形成されている。凹型のベース層８の内側には、シリコン酸化膜９及びサイドウオール１０が形成されている。サイドウオール１０に囲まれた第２開口１６には、リンドープの多結晶シリコンからなるエミッタ１２が形成されていて、このエミッタ１２からベース層８の一部にリン（Ｐ）を拡散させることにより、エミッタ層１３が形成されている。
【００１８】
このような構造の真性トランジスタ部分とすることにより、ベース層８の厚さを薄くすることができ、しかも第１開口１５の幅をフォトリソグラフィーの限界可能な最小幅まで小さくしても充分な厚さの外部ベース層１８を形成できるので、外部ベース抵抗を低くすることができ、結果として高速度の動作速度を具備した高性能バイポーラトランジスタとすることが可能となる。
【００１９】
次に、第１の実施形態に係わる半導体装置の製造方法を図にしたがって説明する。
図３から図５は、第１の実施形態に係わる半導体装置の製造方法の一例を示す工程断面図である。
先ず、シリコン単結晶からなる半導体基板１の表面に、ｎ型シリコンからなるエピタキシャル成長層を形成し、このエピタキシャル成長層に例えばシャロートレンチを用いて素子間分離層４を形成して二つの島状の領域、すなわち真性トランジスタ部分とコレクタ電極引き出し部に分割する。図３（ａ）は真性トランジスタ部分を示したものである。この時、コレクタ層３の幅をできるだけ狭く形成することにより、素子の微細化が可能となる。コレクタ層３の幅は０．５μｍ以下、できれば０．２〜０．３μｍ程度であることが望ましい。ここで、素子間分離層４の表面を基準面１１と定める。素子間分離層４の表面とコレクタ層３の表面は、同じ基準面１１を構成している。
なお、素子間分離はＬＯＣＯＳ（  Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）法を利用しても良い。
【００２０】
次に、図３（ｂ）に示すように、基準面１１の上に第１外部ベース１８となるボロンドープのＳｉＧｅ混晶を形成する。この時コレクタ層３をなすシリコンエピタキシャル層上はエピタキシャル成長する条件で、絶縁膜上はポリ成長する条件でＳｉＧｅ混晶層を形成する。ＳｉＧｅ混晶層をエピタキシャル成長させると後述する選択エッチングが可能となる。ＳｉＧｅ混晶層はＧｅ比率が２０〜４０％の混晶を、ＳｉＧｅの臨界膜厚以下の厚さ、例えば０．１μｍ以下に形成する。
さらに、第２外部ベース１９となるボロンドープの多結晶シリコンと、シリコン窒化膜７を順次形成する。これらの形成方法には特に制限はなく、ＣＶＤ等の公知の方法が利用できる。なお、シリコン窒化膜に替えて絶縁性のあるシリコン酸化膜を利用することもできる。
【００２１】
次に、図３（ｃ）に示すように、図示省略のフォトレジスト膜を利用して第２開口のパターニングを行い、フォトリソ法によりシリコン窒化膜７と第２外部ベース１９となるボロンドープの多結晶シリコンをエッチング除去して、コレクタ３を中心とした基準面１１の上に第２開口１６を形成する。この時、第２開口１６の幅（Ｗ）は、コレクタ層３の幅（ｗ）より若干広い幅で形成する。すなわち図３（ｃ）においてＷ＞ｗとする。例えば、図３（ｃ）でコレクタ層３の幅（ｗ）を０．５μｍとした場合、第２開口１６の幅（Ｗ）は片側で０．２μｍ大きくしてＷ＝０．９μｍ程度にすれば良い。なお，コレクタ層３の幅（ｗ）は、後述する第１開口１５の幅とほぼ一致する。
【００２２】
次に、図４（ｄ）に示すように、コレクタ層３の表面に形成した第１外部ベース１８であるボロンドープのＳｉＧｅ混晶層のみを選択的にエッチング除去する。この時のエッチングは、例えばフッ酸（ＨＦ）、硝酸（ＨＮＯ３  ）及び水（Ｈ２  Ｏ）の混合液からなるエッチャントを使用すると、歪みを持つエピタキシャル成長したコレクタ層３の表面のＳｉＧｅ混晶層のみエッチングされ、歪みのない素子間分離膜４上のＳｉＧｅ混晶層はエッチングされずに残り、第１外部ベース１８を形成する。また、多結晶シリコンのエピタキシャル成長層からなるコレクタ層３も殆どエッチングされずに残り、コレクタ層３の上にコレクタ層３の幅（ｗ）とほぼ同じ第１開口１５が形成される。
【００２３】
次に、図４（ｅ）に示すように、コレクタ層３を含む第１開口１５の内面及びシリコン窒化膜７の表面を含む第２開口１６の内面に、ベース層８を形成する。ベース層８は例えば下からノンドープのＳｉＧｅ層／ボロンドープのＳｉＧｅ層／ノンドープ又はボロンドープのＳｉの３層を順次形成した３層構造とするのが好ましい。
次いで、第１及び第２開口部１５，１６内にレジスト膜１７を塗布する。
【００２４】
次に、図４（ｆ）に示すように、レジスト膜１７をマスクにしてベース層８をエッチバックしてシリコン窒化膜７の表面及び側面のベース層８を除去して、第１及び第２開口部１５，１６内にのみベース層８を残す。その後レジスト膜１７を除去する。ベース層８は基準面１１よりも上方で、第１外部ベース１８と第２外部ベース１９に接触することになる。これにより外部ベース抵抗を低く維持することが可能となる。
【００２５】
次に、図５（ｇ）に示すように、シリコン窒化膜７の表面を含む第２開口１６及び第１開口１５の内面に、シリコン酸化膜９及びサイドウオール１０となる多結晶シリコン層を形成する。
その後図５（ｈ）に示すように、多結晶シリコン層をエッチバックしてサイドウオール１０を形成する。このサイドウオール１０をマスクにしてシリコン酸化膜９をエッチングすることで、シリコン酸化膜及びサイドウオール用の多結晶シリコンからなる二重構造のサイドウオールが形成させる。
【００２６】
最後に、第１開口１５及び第２開口１６の内面に、リンドープの多結晶シリコン層を成膜しエッチングしてエミッタ１２を形成する。
次いで、熱処理を行ってエミッタ１２と接するベース層８最上面のシリコン層の部分に、エミッタ１２からリン原子を拡散させてエミッタ層１３を形成し、図２に示したような構造の真性トランジスタ部分を得る。
次に、エミッタ１２の上面にはチタンシリサイド層１４を介してアルミニウムからなるエミッタ電極５１を形成し、同様にしてベース電極５２及びコレクタ電極５３を形成して、図１に示したような構造のバイポーラトランジスタ半導体装置５０を得る。
【００２７】
このようにして得た半導体装置は、コレクタ／ベース接合部分のベース層厚さを薄くすることができ、かつコレクタ／ベース接合面積をフォトリソグラフィー法で許容される最小面積まで狭くすることができるので、形成される素子が微細化され、動作速度の高速化が達成できるようになる。
【００２８】
（第２の実施形態）
図６は、本発明の半導体装置の第２の実施形態に関わるサイドウオール形成工程を示す断面工程図である。先の第１の実施形態の断面工程図の図５に対応するものである。
第１の実施形態における図４（ｆ）に示すように、ベース層８をエッチバックしてシリコン窒化膜７の表面及び側面のベース層８を除去して、第１及び第２開口部１５，１６内にのみベース層８を残す。
次いで、レジスト膜を除去した後、図６（ａ）に示すように、シリコン窒化膜７の表面を含む第２開口１６及び第１開口１５の内面にシリコン酸化膜９のみを形成する。
その後、図６（ｂ）に示すようにシリコン酸化膜９をエッチバックしてサイドウオールとなるシリコン酸化膜９を形成する。本実施形態におけるサイドウオールはシリコン酸化膜９のみの１層構造となる。
以後のエミッタ形成工程以降は第１の実施形態と同じである。
【００２９】
本実施形態では、絶縁膜１層のみでサイドウオールを形成するため，真性トランジスタ部分のコレクタ／ベース接合面積を小さくでき，外部ベース抵抗も低くすることができるため、動作速度の高速化が可能である。
【００３０】
次に、図７は一般的なバイポーラトランジスタのベース／コレクタ間の静電容量（ＣＢＣ：ｐＦ）と最大発信周波数（ｆｍａｘ  ：ＧＨｚ）との関係を示す図である。バイポーラトランジスタの特性としてベース／コレクタ間の容量を低減することで、最大発信周波数は大きく向上することがわかる。
また、第１の実施形態で得られた半導体装置の特性を図８に示した。図８は、コレクタ電流（Ａ）と最大発信周波数（ｆｍａｘ  ：ＧＨｚ）との関係を示す図である。本実施形態の半導体装置では、外部ベース抵抗の増大を抑制しつつ、従来よりも２０ＧＨｚ程度高い最大発信周波数（ｆｍａｘ  ）が達成される。
【００３１】
【発明の効果】
本発明の半導体装置によれば、外部ベースとベース層との接触面積を大きくとることができるので外部ベース抵抗が増大することはなく、コレクタ／ベース接合面積が小さくベース層の薄い微細な素子が得られるので、より一層素子の高速化を図ることができる。
また、本発明の半導体装置の製造方法によれば、フォトリソグラフィーの許容最小寸法でエミッタ層を形成することができるので、微細な素子を容易にしかも確実に作ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面構造の一例を示す図である。
【図２】本発明の半導体装置の真性トランジスタ部分を拡大して示す図である。
【図３】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図４】図３に続く工程断面図である。
【図５】本発明の半導体装置の他の製造方法を示す工程断面図である。
【図６】図５に続く工程断面図である。
【図７】ベース／コレクタ容量と最大発信周波数との関係を示す図である。
【図８】コレクタ電流と最大発信周波数との関係を示す図である。
【図９】従来の製造方法の一例を示す工程断面図である。
【図１０】従来の製造方法の他の例を示す工程断面図である。
【符号の説明】
１・・・・・半導体基板、２・・・・・埋め込みサブコレクタ領域、３・・・・・コレクタ層、４・・・・・素子間分離層、  ５・・・・・ボロンドープＳｉＧｅエピタキシャル成長層、７・・・・・シリコン窒化膜、８・・・・・ベース層、９・・・・・シリコン酸化膜、１０・・・・・サイドウオール、１２・・・・・エミッタ、１３・・・・・エミッタ層、１５・・・・・第１開口、１６・・・・・第２開口、１８・・・・・第１外部ベース、１９・・・・第２外部ベース、５０・・・・・半導体装置、５１・・・・・エミッタ電極、５２・・・・・ベース電極、５３・・・・・コレクタ電極
【図１】
2005044929.tif 000003
【図２】
2005044929.tif 000004
【図３】
2005044929.tif 000005
【図４】
2005044929.tif 000006
【図５】
2005044929.tif 000007
【図６】
2005044929.tif 000008
【図７】
2005044929.tif 000009
【図８】
2005044929.tif 000010
【図９】
2005044929.tif 000011
【図１０】
2005044929.tif 000012