(57)【要約】【課題】  半導体集積回路の検査装置のコスト低減を目的とする。【解決手段】  被検査ＩＣ５の必要ピン毎に選択回路３を設け、パターン発生手段７から発生するパターン信号を、ホスト制御装置１により選択回路３をコントロールして被検査ＩＣ５の必要ピンに随時に供給して、前記パターン発生手段７を前記選択回路３によってタイムシェアリングして使用するため、検査の内容と自由度を維持しつつコストを大幅に抑制できる。【選択図】  図１
2005106558.tif 000002
【特許請求の範囲】
【請求項１】
被検査ＩＣに対し内容を異にする複数の検査を連続的に実行するＩＣの検査装置において、
前記被検査ＩＣに検査論理パターンを発生するパターン発生手段と、
前記パターン発生手段の発生タイミングを制御するホスト制御装置と、
前記被検査ＩＣの必要ピン毎に設けられＬ、Ｈ、Ｚの基本論理と前記パターン発生手段からのパターンの選択を行ない前記ホスト制御装置により制御タイミングをコントロールできる選択回路と
を備え、前記被検査ＩＣの検査するピンに対しては前記選択回路を介して必要なパターンを随時に与え、それ以外では、Ｈ、Ｌ、Ｚの基本論理を継続して与えるよう構成した
半導体集積回路の検査装置。
【請求項２】
パターン発生手段は、前記被検査ＩＣに検査論理パターンを発生するパターン発生回路と被検査ＩＣ動作用クロックを発生するクロック発振回路とを有し、
前記パターン発生回路の発生タイミングと前記クロック発振回路の周波数を前記ホスト制御装置(１)から制御するように構成した
請求項１記載の半導体集積回路の検査装置。
【請求項３】
被検査ＩＣに対し内容を異にする複数の検査を連続的に実行するに際し、
単一のパターン発生手段から選択回路を介して前記被検査ＩＣの検査するピンに対して必要なパターンを随時に与えるようにホスト制御装置によって制御して、それ以外では、Ｈ、Ｌ、Ｚの基本論理を継続して与えて検査を連続的に実行する
半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＣ（半導体集積回路）検査装置及び検査方法に関するものである。
【背景技術】
【０００２】
ＩＣは出荷前に電気的特性の検査が行われる。この検査はＩＣの規模にもよるが、通常は数百項目の内容を一連して実行され、何れかの項目で不良が発生すると、そのＩＣは不良と判定される。検査装置としては（特許文献１）などに開示されており、このような検査装置に使用するパターン発生器が（特許文献２）などに開示されている。
【０００３】
図２にＩＣ検査システムの概略図を示す。
１はＩＣ検査システムを統括するホスト制御装置、１０は検査装置本体、１４は検査ボード、５は検査ボード４に搭載された被検査ＩＣである。
【０００４】
検査装置本体１０の内部には、被検査ＩＣ５の各ピンに対して別々にパターン印加やパターン比較ができる各ピン用パターンメモリー部２−１，２−２，・・・・，２−Ｎを内蔵しており、各ピン用パターンメモリー部２−１，・・・・，２−Ｎからは、それぞれ信号伝達経路１５を介し検査ボード１４に接続され、検査ボード１４上の配線を経て最終的に被検査ＩＣ５の各ピンに到達する。
【０００５】
各ピン用装置数はＩＣのピン数分用意され、現在では標準的な構成で１００〜５００である。各ピン用パターンメモリー部２−１，・・・・，２−Ｎは制御バス６を通じてホスト制御装置１によりコントロールされる。ホスト制御装置１はコンピュータであり、検査装置本体１０とは少し離れた所にある。
【０００６】
このような基本構成をもつシステムを用いればホスト制御装置１のプログラムや各ピン用パターンメモリー部２にロードするパターンを変更することによって、異なる機能を持つＩＣの検査が可能となっている。
【０００７】
尚、検査ボード１４上には他に被検査ＩＣ５の周辺部品や周辺条件変更のためのリレーなどを搭載させることが多い。
次に近年の状況について説明する。
【０００８】
近年はディジタル・アナログ混載ＩＣ（ミックスドシグナルＩＣと云う）が多くなってきており、これを検査するにあたっては当然ディジタルブロックとアナログブロックの検査を行わなければならない。そのためにミックスドシグナルＩＣはアナログブロックを検査できる構造を持っている。
【０００９】
図４は一般的なミックスドシグナルＩＣのテストモード構造を示している。
図４に示した被検査ＩＣ５の中身は、ディジタルブロック５１とアナログブロック５２とに別れ、ディジタルブロック５１はコントローラ５１１、信号処理を行うＤＳＰ５１２、データーセレクター５１３、ＤＡコンバータ５１４を有する。
【００１０】
アナログブロック５２はプリアンプ５２１、ローパスフィルタ５２２、コンパレータ５２３、内部アナログ信号を外部にモニタすることができるスイッチ５２４，５２５を有する。アナログ入力端子５３３から入力された信号は正確なディジタルの信号に変換するために、増幅、フィルタリングなどの処理が加えられる。プリアンプ５２１は増幅率コントローラ５１１から制御できる。またローパスフィルタ５２２はカットオフ周波数をＤＡコンバータ５１４から制御できる。内部アナログ信号はモニタ出力端子５３４，５３５から測定できる構造となっているので、この端子を測定することによってアナログブロック５２の検査が可能となる。
【００１１】
また、コントローラ５１１はアナログブロック５２の検査を行えるようにテストモードを内蔵させている。テストモード設定はモード設定端子５３１にシリアルパターンを入力することによって外部からプリアンプ５２１の増幅度を自由に変更、測定することが可能となる。
【００１２】
また、ＤＡコンバータ５１４の設定も同様に、特定のテストモード設定を行うと、データーセレクター５１３が内部ＤＳＰ５１２ではなくＤＡコンバータデータ設定端子５３２に切替られるので、ここに外部からシリアルパターンを入力することによってローパスフィルタ５２２の特性を自由に変更、測定することができる。
【００１３】
このようにミックスドシグナルＩＣの検査を行う場合、テストモード設定であるシリアルパターン入力を様々な端子から間欠的に行うことになる。この様子を図３によって説明する。
【００１４】
図３において、被検査ＩＣ５のアナログ特性を検査するために、信号発生源４１、ディジタイザ４２を使用する。条件設定として各ピン論理設定４７、様々な端子に対してシリアルパターン入力４４，４５，４６を行う。
【００１５】
但し、図４で説明したように、このシリアルパターンを入力は同時に必要ではなく順番に設定されるので各シリアルパターンを入力端子はシリアルパターンを送出している最中以外は、各ピン論理設定４７のように特定論理に維持されている必要がある。また被検査ＩＣ動作用発振回路４３は被検査ＩＣ５の動作クロックを供給するものである。
【特許文献１】特開昭５９−２２５３６８号
【特許文献２】特開平１１−６４４６９号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図２において、ホスト制御装置１は各ピン用パターンメモリー部２−１，・・・・，２−Ｎを制御するために制御バス６を用いてコントロールを行なう。各ピン用パターンメモリー部２−１，・・・・，２−Ｎの数は被検査ＩＣのピン数に合う様に１００〜５００を内蔵し、どんなＩＣにも対応できる自由度の高い検査装置を実現している。
【００１７】
しかしながら、各ピン用パターンメモリー部２−１，・・・・，２−Ｎを多数準備するのは装置のコスト面から考えると良い方法とは言えない。
図３を例に示したように、被検査ＩＣ５のアナログ特性を主に検査するにはテストモード設定であるシリアルパターン入力を様々な端子から間欠的に行う充分な機能を実現しつつ装置のコスト効率を高める必要がある。
【００１８】
本発明は、検査の内容と自由度を維持しつつ装置のコストを大幅に抑制することができる半導体集積回路の検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記目的を達成するために、本発明の請求項１記載の半導体集積回路の検査装置は、被検査ＩＣに対し内容を異にする複数の検査を連続的に実行するＩＣの検査装置において、前記被検査ＩＣに検査論理パターンを発生するパターン発生手段と、前記パターン発生手段の発生タイミングを制御するホスト制御装置と、前記被検査ＩＣの必要ピン毎に設けられＬ、Ｈ、Ｚの基本論理と前記パターン発生手段からのパターンの選択を行ない前記ホスト制御装置により制御タイミングをコントロールできる選択回路とを備え、前記被検査ＩＣの検査するピンに対しては前記選択回路を介して必要なパターンを随時に与え、それ以外では、Ｌ、Ｈ、Ｚの基本論理を継続して与えるよう構成したことを特徴とする。ここでＺはハイインピーダンスである。
【００２０】
本発明の請求項２記載の半導体集積回路の検査装置は、請求項１において、パターン発生手段は、前記被検査ＩＣに検査論理パターンを発生するパターン発生回路と被検査ＩＣ動作用クロックを発生するクロック発振回路とを有し、前記パターン発生回路の発生タイミングと前記クロック発振回路の周波数を前記ホスト制御装置から制御するように構成したことを特徴とする。
【００２１】
本発明の請求項３記載の半導体集積回路の検査方法は、被検査ＩＣに対し内容を異にする複数の検査を連続的に実行するに際し、単一のパターン発生手段から選択回路を介して前記被検査ＩＣの検査するピンに対して必要なパターンを随時に与えるようにホスト制御装置によって制御して、それ以外では、Ｌ、Ｈ、Ｚの基本論理を継続して与えて検査を連続的に実行することを特徴とする。
【００２２】
本発明の検査装置及び方法によると、メモリーを含むパターン発生手段を必要最小限にして、このパターン発生手段を選択回路によってタイムシェアリングする方法を使用する事によって、検査の内容と自由度を維持しつつ検査装置のコストを大幅に抑制できる。
【発明の効果】
【００２３】
本発明は、メモリーを含むパターン発生手段を必要最小限にして選択回路によってタイムシェアリングすることによって、検査の内容と自由度を維持しつつ装置のコストを大幅に抑制することができ、小規模な装置で検査できるためスペース面のメリットもある。したがって、多量にＩＣを検査する量産検査に特に有効である。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
図１は本発明の（実施の形態１）の半導体集積回路の検査装置を示す。
図１において１はＩＣ検査システムを統括するホスト制御装置、１０は検査装置本体、１４は検査ボード、５は被検査ＩＣである。
【００２５】
検査装置本体１０の内部には、被検査ＩＣ５に対してパターン印加ができるパターン発生手段としてのパターンメモリー部７を内蔵しており、パターンメモリー部７からは選択回路３を介し検査ボード１４上の配線を経て最終的に被検査ＩＣ５の各ピンに到達する。選択回路３は被検査ＩＣ５の必要ピン数分用意される。パターンメモリー部７は制御バス６を通じてホスト制御装置１によりコントロールされる。
【００２６】
ホスト制御装置１はコンピュータで、検査装置本体１０とは少し離れた所にある。選択回路３は必要に応じてＬ、Ｈ、Ｚの基本論理と、パターンメモリー部７からのパターンの選択を行ないホスト制御装置１により制御タイミングをコントロールできる。ここでＺはハイインピーダンスである。
【００２７】
また、被検査ＩＣ５のアナログ特性を検査するために、信号発生源４１、ディジタイザ４２を使用する。
パターンメモリー部７の内部には、パターン発生回路７１があり、図１に示すようなシリアルパターンの発生が可能である。
【００２８】
次に動作について図３を用いて説明する。
被検査ＩＣ５のアナログ特性を検査するために、信号発生源４１、ディジタイザ４２を使用する。条件設定として各ピン論理設定４７、様々な端子に対してシリアルパターン入力４４，４５，４６を行う。
【００２９】
但し、背景技術において図４を用いて説明したように、このシリアルパターンを入力は同時に必要ではなく順番に設定されるので各シリアルパターンを入力端子はシリアルパターンを送出している最中以外は、各ピン論理設定４７のＨ、Ｌ、Ｚのように特定論理に維持する。この制御を選択回路を制御し時分割で行う。
【００３０】
このように限られたパターンメモリーをタイムシェアリングすることにより、検査の内容と自由度を維持しつつ装置のコストを大幅に抑制することができる。
このような基本構成をもつシステムを用いれば、ホスト制御装置１のプログラムやパターンメモリー部７にロードするパターンを変更することによって異なる機能を持つＩＣの検査が可能となる。
【００３１】
尚、検査ボード１４上には他に被検査ＩＣ５の周辺部品や周辺条件変更のためのリレーなどを搭載させることが多い。
（実施の形態２）
次に第２の実施形態について説明する。
【００３２】
図１においてパターン発生としてのパターンメモリー部７の内部には、パターン発生回路７１だけでなく、被検査ＩＣ動作用動作クロックを供給することができ、且つホスト制御装置１により周波数の制御ができるクロック発生器７２を内蔵している。このクロック発生器７２の出力も選択回路３によって被検査ＩＣ５に供給することで、ミックスドデバイスＩＣの検査の自由度が一層高くなる。
【産業上の利用可能性】
【００３３】
本発明は、メモリーを含むパターン発生回路を必要最小限にして選択回路によってタイムシェアリングする手法を使用するため、検査の内容と自由度を維持しつつ装置のコストを大幅に抑制することができ、小規模な装置で検査できるためスペース面のメリットもある。したがって多量にＩＣを検査する量産検査に適用することにより極めて大きな実益が得られる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態における半導体集積回路の検査装置の概略図
【図２】従来のＩＣの検査システムの概略図
【図３】ミックスドシグナルＩＣのモード設定とアナログ特性の測定例の説明図
【図４】ミックスドシグナルデバイスのテストモード構造の説明図
【符号の説明】
【００３５】
１    ホスト制御装置
２    各ピン用パターンメモリー部
３    選択回路
５    被検査ＩＣ
６    制御バス
７    パターンメモリー部(パターン発生手段)
１０  検査装置本体
１４  検査ボード
１５  信号伝達経路
４１  信号発生源
４２  ディジタイザ
４３  被検査ＩＣ動作用発振回路
４４  シリアルパターン入力
４５  シリアルパターン入力
４６  シリアルパターン入力
４７  各ピン論理設定
５１  ディジタルブロック
５２  アナログブロック
５１１  コントローラ
５１２  内部ＤＳＰ
５１３  データーセレクター
５１４  ＤＡコンバータ
５２１  プリアンプ
５２２  ローパスフィルタ
５２３  コンパレータ
５２４  スイッチ
５２５  スイッチ
５３１  モード設定端子
５３２  ＤＡコンバータデータ設定端子
５３３  アナログ入力端子
５３４  モニタ出力端子
５３５  モニタ出力端子
７１  パターン発生回路
７２  クロック発生器
【図１】
2005106558.tif 000003
【図２】
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【図３】
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【図４】
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