(57)【要約】【課題】  本発明はマイクロプロセッサに関するものである。【解決手段】  本発明の特徴は、マイクロプロセッサでプロセスに仮想メモリを割り当てる場合において、プロセス内にある各々のスレッドとは独立的なメモリ空間を割り当てることにある。プロセスにプロセスメモリ空間とスレッドメモリ空間を独立的に割り当てることによって、スレッド間のメモリの衝突やプログラムの保護の問題を防止することができ、特に、プログラマがプログラミング時にメモリ管理にかける労力を低減することができるという効果がある。  【選択図】図５Ａ
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【特許請求の範囲】
【請求項１】
複数のプロセスを同時に処理するマイクロプロセッサにおいて、
複数のプロセスに割り当てられる少なくとも一つのプロセスメモリと、
前記複数のプロセス内の複数のスレッドに各々割り当てられる複数のスレッドメモリとを含み、
前記複数のスレッドメモリは前記プロセスメモリとは独立的であることを特徴とするマイクロプロセッサ。
【請求項２】
前記複数のスレッドメモリの各々は対応するスレッドに割り当てられることを特徴とする請求項１に記載のマイクロプロセッサ。
【請求項３】
前記プロセスメモリは複数のスレッドによって使用されることを特徴とする請求項１に記載のマイクロプロセッサ。
【請求項４】
複数のプロセスを同時に処理するマイクロプロセッサで、仮想メモリを割り当てる方法において、
プロセスメモリを複数の対応するプロセスに割り当てる段階と、
スレッドメモリを複数の対応するプロセス内のスレッドに割り当てる段階とを含み、
前記スレッドメモリは前記プロセスメモリとは独立的であることを特徴とするマイクロプロセッサで仮想メモリを割り当てる方法。
【請求項５】
前記スレッドメモリの各々は対応するスレッドに割り当てられることを特徴とする請求項４に記載のマイクロプロセッサで仮想メモリを割り当てる方法。
【請求項６】
前記プロセスメモリは、前記スレッドによって使用されることを特徴とする請求項４に記載のマイクロプロセッサで仮想メモリを割り当てる方法。
【請求項７】
マイクロプロセッサの変換参照バッファにおいて、
スレッドＩＤ及び仮想メモリページ番号を含むタグユニットと、
物理メモリページ番号を含むデータユニットであって、前記タグユニットに対応し、仮想メモリアドレスを物理メモリアドレスに変換するため使用されるデータユニットとを含むことを特徴とするマイクロプロセッサの変換参照バッファ。
【請求項８】
前記タグユニットはプロセスＩＤを含むことを特徴とする請求項７に記載のマイクロプロセッサの変換参照バッファ。
【請求項９】
前記タグユニットは前記仮想メモリアドレスがプロセスメモリまたはスレッドメモリのアドレスであるか否かを判別するためのスレッドビットを含むことを特徴とする請求項７に記載のマイクロプロセッサの変換参照バッファ。
【請求項１０】
少なくとも一つのスレッドを有するプロセスに対応するプロセスメモリと、
前記プロセスメモリとは独立的であり、前記少なくとも一つのスレッドに対応するスレッドメモリとを含み、
前記プロセス及び前記少なくとも一つのスレッドは前記プロセスメモリにアクセスすることを特徴とする装置。
【請求項１１】
少なくとも一つのプロセスメモリ及び少なくとも二つのスレッドメモリを具備した仮想メモリを含み、
前記少なくとも二つのスレッドメモリの各々は別個のスレッドに対応し、前記少なくとも一つのプロセスメモリから独立していることを特徴とする装置。
【請求項１２】
前記スレッドメモリは、他のスレッドメモリにアクセスせず、前記少なくとも一つのプロセスメモリにだけアクセスし、前記スレッドメモリは前記少なくとも一つのプロセスメモリによってのみアクセスされることを特徴とする請求項１１に記載の装置。
【請求項１３】
前記少なくとも一つのプロセスメモリによってアクセスされる前記スレッドメモリは読み出し動作を含むことを特徴とする請求項１１に記載の装置。
【請求項１４】
前記少なくとも二つのスレッドのうちの一つにアクセスするために前記少なくとも一つのプロセスメモリは前記二つのスレッドのうちの他の一つによって使用されることを特徴とする請求項１１に記載の装置。
【請求項１５】
前記少なくとも一つのプロセスメモリは前記複数のスレッドのうちのいずれか一つにアクセスするために前記少なくとも二つのスレッドのうちの一つによって使用されることを特徴とする請求項１３に記載の装置。
【請求項１６】
仮想メモリを割り当てるための方法において、
少なくとも一つのプロセスをプロセスメモリに割り当てる段階と、
前記プロセス内の少なくとも一つのスレッドをスレッドメモリに割り当てる段階とを含み、前記スレッドメモリは前記プロセスメモリとは独立的であることを特徴とする仮想メモリ割り当て方法。
【請求項１７】
仮想メモリアドレスを物理メモリアドレスに変換する方法において、
スレッドビットの値を判別する段階と、
前記判別されたスレッドビット値に従ってスレッドメモリまたはプロセスメモリ内の動作を実行する段階とを含むことを特徴とするアドレス変換方法。
【請求項１８】
前記判別されたスレッドビット値はスレッド動作を実行することによって決められ、前記スレッド動作は対応するスレッドメモリ内で実行されることを特徴とする請求項１７に記載のアドレス変換方法。
【請求項１９】
前記判別されたスレッドビット値はデータ、メッセージまたはパラメータのうちの少なくとも一つを伝送するための前記プロセスメモリを使用する動作を実行することに起因することを特徴とする請求項１７に記載のアドレス変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路装置に関するものであって、さらに詳細には、マイクロプロセッサに関するものである。
【背景技術】
【０００２】
マイクロプロセッサはマイクロチップを備えるコンピュータプロセッサであり、論理チップとも呼ばれる。マイクロプロセッサは、コンピュータがオンすると、すぐに動作する一種の“エンジン”である。マイクロプロセッサはレジスタと呼ばれる非常に小さな記憶素子を利用して算術及び論理演算を実行するように設計されている。マイクロプロセッサの代表的な演算には、足し算、引き算、二つの数の比較、及びある場所から他の場所に数字を移すことなどが含まれる。このような演算はマイクロプロセッサの設計の一部分である命令セットの実行結果である。コンピュータが作動されると、マイクロプロセッサは基本入出力システム、すなわち、ＢＩＯＳの一番目の命令（コマンド）を自動に実行するように設計されており、その後、ＢＩＯＳやＯＳまたはアプリケーション・プログラムが実行する命令を提供することによってマイクロプロセッサが動作する。
半導体のプロセス技術の発達に伴って、単位面積あたりに実現することができるトランジスタの個数が幾何級数的に増加した。これによって、チップ上に実現された回路は徐々に複雑になっている。マイクロプロセッサ分野でも、このような現象が生じ、マイクロプロセッサも徐々にさらに複雑な構造になっている。
【０００３】
マイクロプロセッサで処理するデータの量の増加によって、その処理速度もマイクロプロセッサの重要な性能要因になっている。マイクロプロセッサの処理速度を向上させるために様々な方法が研究されている。５ステージパイプライン（５  ｓｔａｇｅ  ｐｉｐｅｌｉｎｅ）、スーパスケーラ（ｓｕｐｅｒ  ｓｃａｌｅｒ）、仮想メモリアドレス（ｖｉｒｔｕａｌ  ｍｅｍｍｏｒｙ  ａｄｄｒｅｓｓ）、内部キャッシュ（ｉｎｔｅｒｎａｌ−ｃａｃｈｅ）などがマイクロプロセッサの処理速度を向上させるための技術である。特に、最近では、一つのＣＰＵに二つの以上のプログラム、すなわち、二つの以上のプロセスを性能の低下なしに実行しようとするＳＭＴ（ｓｉｍｕｌｔａｎｅｏｕｓ−ｍｕｌｔｉ−ｔｈｒｅａｄ）技術がマイクロプロセッサの処理速度を向上させるための技術として利用される。
【０００４】
多くのマイクロプロセッサはメモリを効率的に使用するために、仮想のメモリ空間及び仮想のメモリアドレスを有する。仮想メモリを支援するマイクロプロセッサで仮想メモリアドレスと物理メモリアドレスは異なる意味を有する。仮想メモリアドレスはプログラムまたはプログラマが参照するアドレス領域であり、物理メモリアドレスは実際のメインメモリをアクセスするためのメモリアドレス空間である。
【０００５】
従来のマイクロプロセッサでは、一つのプロセスが一つの仮想メモリ空間を有する。例えば、３２ビットマイクロプロセッサの場合、一つのプロセスは最高４ＧＢ（Ｇｉｇａ  Ｂｙｔｅ）の一つの仮想メモリ空間を有する。そして、この仮想メモリ空間は仮想メモリアドレスを物理メモリアドレスに変換するアドレス変換テーブルを利用して物理メモリ空間にマッピングされる。すなわち、アドレス変換テーブルを通じて仮想ページ番号を物理ページ番号に転換して実際のメモリにアクセスする。ＳＭＴを支援しないマイクロプロセッサだけではなく、ＳＭＴを実現したマイクロプロセッサでもこのような変換技術を使用する。
【０００６】
代表的なアドレス変換テーブルとして、アドレス変換参照バッファ（ｔｒａｎｓｌａｔｉｏｎ  ｌｏｏｋａｓｉｄｅ  ｂｕｆｆｅｒ；ＴＬＢ）が挙げられる。
【０００７】
図１Ａ及び図１Ｂは従来のアドレス変換参照バッファを利用して仮想メモリアドレスを物理メモリアドレスに変換することを示す図面である。図１Ａはプロセス識別番号（Ｐｒｏｃｅｓｓ  ＩＤ）を含む場合のアドレス変換を示し、図１Ｂはプロセス識別番号（Ｐｒｏｃｅｓｓ  ＩＤ）を含まない場合のアドレス変換を示す図面である。プロセス識別番号はアドレス空間番号（ａｄｄｒｅｓｓ  ｓｐａｃｅ  ｎｕｍｂｅｒ；ＡＳＮ）で表現されることもある。
【０００８】
図１Ａで、仮想メモリアドレスはプロセス識別番号（ｐｒｏｃｅｓｓ  ＩＤ）、仮想ページ番号（ｖｉｒｔｕａｌ  ｐａｇｅ  ｎｕｍｂｅｒ）、ページオフセット（ｐａｇｅ  ｏｆｆｓｅｔ）で構成される。図１Ｂでは、プロセス識別番号がなく、仮想ページアドレスとページオフセットだけで仮想メモリアドレスが構成される。
【０００９】
仮想メモリアドレスから物理メモリアドレスに変換する場合では、変換効率のために、通常、４Ｋバイトのページ単位に変換を行なう。この場合、仮想メモリアドレスの全体を物理メモリアドレスの全体に変換するのではなく、上位の仮想ページ番号（またはプロセス識別番号を含み）だけを物理ページ番号に変換する。そして、仮想ページと物理ページの変換は実行せず、そのまま同一に通過させる。
【００１０】
図２Ａ及び図２Ｂは従来の技術におけるアドレス変換参照番号の構造を示し、図２Ａはプロセス識別番号を含む場合を示し、図２Ｂはプロセス識別番号を含まない場合を示す。従来のアドレス変換参照バッファはタグ（ｔａｇ）とデータ（ｄａｔａ）に大きく分けられる。
【００１１】
図２Ａ及び図２Ｂで、アドレス変換参照バッファのタグは、プロセス識別番号、仮想メモリページバッファ、ページオフセット、Ｖ（ｖａｌｉｄ）、Ｌ（ｌｏｃｋ）で構成されており、データは物理ページ番号とアクセス許可のような保護情報で構成される。
【００１２】
上述のように構成されたアドレス変換参照バッファの動作は次の通りである。入力されたプロセス識別番号と仮想メモリページ番号をアドレス変換参照バッファに保持されたタグ内容と比較して一致し、Ｖが有効な（ｖａｌｉｄ）値を有する場合には、当該入力（ｅｎｔｒｙ）の物理メモリページ番号と保護情報が出力される。
【００１３】
ＳＭＴは一つのＣＰＵに多数のプロセスまたは多数のスレッドが同時に実行されるように、これらのプロセスが多数のスレッドで構成されうる。現在までＳＭＴを実現したマイクロプロセッサの場合では、メモリ管理ユニット（ｍｅｍｏｒｙ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ：ＭＭＵ）またはアドレス変換参照バッファを利用して多数のプロセスを一つのＣＰＵに同時に実行させることが可能である。しかし、多数のスレッドを有する一つのプロセスをＳＭＴ環境で実行する場合、スレッド間の保護の問題のような多くの問題点が引き起こされる。
【００１４】
マイクロプロセッサで、一つのプログラムを実行する場合では、一つの上位プロセスがあり、その内に多数の下位プロセスを置いて実行することができる。このような場合には、次のような問題点がある。先ず、下位プロセスは上位プロセスとは完全に独立したプロセスであり、独立したメモリ空間を有して、実行も独立的になされる。すなわち、完全に異なるプログラムがともに実行されることと同一である。もし、この二つの間に通信（ｃｏｍｍｕｎｉｃａｔｉｏｎ）が必要であれば、ハードディスクのファイル（ｆｉｌｅ）やＯＳのカーネル（ｋｅｒｎｅｌ）を通じてのみ、互いに通信することができる。したがって、これらの間の通信は非常に遅くて非効率的である。したがって、互いのメモリ領域を直接アクセスすることはできない。
【００１５】
マイクロプロセッサで、一つのプログラムを実行する場合では、一つのプロセスがあり、その内に多数のスレッドがある構造でプログラムを実行することもできる。この場合、一つのプロセス内のすべてのスレッドはメモリをともに使用するだけではなく、プロセスのすべての資源（ｒｅｓｏｕｒｃｅ）をともに使用することができる。また、スレッド同士の通信が必要である場合では、相手メモリを直接アクセスすることも可能であるので、非常に速くて効率的にデータを処理することができる。しかし、スレッド同士でメモリをともに使用するので、保護（ｐｒｏｔｅｃｔｉｏｎ）の問題が発生しうる。また、スレッド生成によるメモリ管理についてプログラマが責任を持たなければならないので、プログラミングの段階で効率的なメモリ管理のための多くの労力が必要であるという問題点がある。
【非特許文献１】Richard L. Sites, Richard T. Witek, “Alpha AXPArchitecture Reference Manual, Second Edition.”, Copyright(C);1995 Butterworth-Heinemann, Order number:EY-T132E-DP II-A/3-12p.,II-B/3-9p.
【非特許文献２】“ARM Architecture Reference Manual,”june 2000, ARMDDI0100E, “Chap.B6 Fast Context Switch Extension.”
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上述の問題点を鑑みてなされたものでありプロセス内部のスレッド間の高速な通信が可能であり、プログラマのメモリ管理負担を最小化することができるマイクロプロセッサを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述の目的は達成するために本発明の構成は、多数個のプロセスを同時に処理するマイクロプロセッサにおいて、前記各々のプロセスには各々一つずつのプロセスメモリ空間が割り当てられ、前記各々のプロセス内のスレッドには各々の一つずつのスレッドメモリ空間が割り当てられ、前記スレッドメモリ空間は前記プロセスメモリ空間とは独立的なメモリ空間であることを特徴とする。
【００１８】
望ましい実施の形態において、前記スレッドメモリ空間は互いに独立的なメモリ空間であり、前記プロセスメモリ空間は前記プロセスに属したスレッドにより共通に使用される。
【００１９】
上述の目的は、多数個のプロセスを同時に処理するマイクロプロセッサに仮想メモリを割り当てられる方法において、前記各々のプロセスには各々一つずつのプロセスメモリ空間を割り当て、前記各々のプロセス内のスレッドには各々一つずつのスレッドメモリ空間を割り当て、前記スレッドメモリ空間は前記プロセスメモリ空間とは独立的なメモリ空間になるようにするために達成することができる。
【００２０】
望ましい実施の形態において、前記スレッドメモリ空間は互いに独立的なメモリ空間であり、前記プロセスメモリ空間は前記プロセスに属したスレッドにより共通に使用される。
【００２１】
前記の目的は、スレッド識別番号と仮想メモリページ番号を含むタグ部と、物理メモリページ番号を含むデータ部と、を具備し、前記タグ部に対応する前記データ部を決めることによって、仮想メモリアドレスを物理メモリアドレスにマッピングすることを特徴とするアドレス変換参照バッファを利用することによって達成されることができる。
【発明の効果】
【００２２】
本発明によれば、一つのプロセスにメモリを割り当てる場合では、プロセス内のスレッドに対して独立的なメモリ空間を割り当て、各々のスレッドが共通にアクセスして共有することができるプロセスメモリ空間を割り当てることによって、スレッド間のメモリ衝突やプログラムの保護の問題を防止することができる。
【００２３】
また、プログラマがプログラミング時にメモリ管理にかける労力を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、添付の図面を参照して本発明の好適な実施の形態を詳細に説明する。本発明による図面で、実質的に同一の構成と同一の機能を有する構成要素に対しては同一の参照番号を使用する。
【００２５】
本発明は一つのプロセスが多数のスレッドで構成され、このスレッドが同時に実行される時に発生しうる様々な問題を防止することができるメモリ構造を提供する。
【００２６】
図３及び図４は本発明の好適な実施の形態に従って一つのプロセスにメモリ空間を割り当てる方法を説明するための図面であり、図３は一つのプロセスに一つのスレッドが属する時（ｓｉｎｇｌｅ−ｐｒｏｃｅｓｓ  ｓｉｎｇｌｅ−ｔｈｒｅａｄ）のメモリ構造を示す図面であり、図４は一つのプロセスに多数個のスレッドが属する時（ｓｉｎｇｌｅ−ｐｒｏｃｅｓｓ  ｍｕｌｔｉｐｌｅ−ｔｈｒｅａｄ）のメモリ構造を示す図面である。
【００２７】
本発明の好適な実施の形態では、一つのプロセスがプロセスメモリ空間及びこれとは独立的なスレッドメモリ空間を有する。図３を参照すると、一つのスレッドを有するプロセスには一つのプロセスメモリ空間ＶＰ１０及びこれとは独立的な一つのスレッドメモリ空間ＶＴ１０が割り当てられる。
【００２８】
図４を参照すると、ｎ個のスレッドを有するプロセスには一つのプロセスメモリ空間ＶＰ１０と各々のスレッドに対するｎ個のスレッドメモリ空間ＶＴ１０〜ＶＴｎ０を仮想メモリ空間に割り当てる。
【００２９】
プロセスメモリ空間ＶＰ１０はｎ個のすべてのスレッドがアクセス可能なメモリ空間であり、主にメッセージ（ｍｅｓｓａｇｅ）／パラメータ（ｐａｒａｍｅｔｅｒ）／汎用データ（ｇｌｏｂａｌ  ｄａｔａ）などの伝送又は受信に使用される。ｎ個のスレッドメモリ空間ＶＴ１０〜ＶＴｎ０は各スレッドが独立的に実行されるメモリ空間である。
【００３０】
前記ｎ個のスレッドメモリ空間ＶＴ１０〜ＶＴｎ０は前記プロセスメモリ空間ＶＰ１０と仮想メモリ空間で独立的な空間を有する。また、前記ｎ個のスレッドメモリ空間ＶＴ１０〜ＶＴｎ０も仮想メモリ空間で互いに独立的な空間を有する。これらメモリ空間は互いに独立しており、互いにアクセスすることも読み込むこともできない。スレッド同士の通信を行う必要がある場合にはプロセスメモリ空間ＶＰ１０を使用しなければならない。各々のスレッドはプロセスのすべての資源がそのまま割り当てられ、これを自由に利用することができる。
【００３１】
図５Ａ及び図５Ｂは本発明の好適な実施の形態による仮想メモリアドレスを物理メモリアドレスに変換する方法を説明するための図面であり、図６Ａ及び図６Ｂは本発明の好適な実施の形態によるアドレス変換参照バッファの構成を示す図面である。
【００３２】
図５Ａ及び図６Ａはプロセス識別番号を利用する場合であり、図５Ｂ及び図６Ｂはプロセス識別番号を利用しない場合である。
【００３３】
図５Ａ及び図６Ａを参照すると、本発明の好適な実施の形態によるアドレス変換参照バッファで、タグ部分はプロセス識別番号、スレッド識別番号、スレッドビットＴ、仮想メモリページ番号、ページオフセット、Ｖ（Ｖａｌｉｄ）、Ｌ（ｌｏｃｋ）で構成され、データ部分は物理メモリページ番号と保護情報で構成される。
【００３４】
前記スレッド識別番号は現在生成されているスレッドの識別番号を示す。例えば、スレッド識別番号が３ビットで構成されている場合では、一つのプロセスが生成することができる最大のスレッド数は８個になる。
【００３５】
スレッドビット（Ｔ  ｂｉｔ）は現在変換するメモリアドレスがプロセスメモリ空間のメモリアドレスであるか、スレッドメモリ空間のメモリアドレスであるかを識別するためのものである。スレッドビット（Ｔ  ｂｉｔ）が０である場合、プロセスメモリ空間を使用し、スレッドビット（Ｔｂｉｔ）が１である場合、現在スレッドが一致しているスレッドメモリ空間を使用する。すなわち、スレッドビット（Ｔ ｂｉｔ）が１である場合、スレッド識別番号を比較し、０である場合には比較しない。これを通じてスレッドビットが１である場合、スレッドはスレッドメモリ空間で実行されて、他のスレッドとは個別であり、独立的なメモリ空間を有し、スレッドビットが０である場合、プロセスメモリ空間を使用してスレッド間のデータ／メッセージ／パラメータなどを伝達する。
【００３６】
図７を参照すると、Ｔビットが１である時、スレッドメモリ空間でスレッド動作が実行されてメモリ空間が生成される。生成されたメモリ空間は他のスレッドとは独立的である。また、Ｔビットが０である時、スレッドはデータ、メッセージ、パラメータ及び／またはこれらと関連した情報を伝送するためにプロセッサメモリ空間を使用する。
【００３７】
スレッド識別番号とスレッドビットは仮想メモリアドレスの一部分になることもでき、別途のレジスタで別途に実現されることもできる。例えば、６４ビット装置でスレッド識別番号（３ｂｉｔ）、スレッドビット（１ｂｉｔ）、プロセス識別番号（８ｂｉｔ）、仮想メモリページ番号（４０ｂｉｔ）、ページオフセット（１２ｂｉｔ）のような仮想メモリアドレスを実現することもでき、３２ビット装置で、スレッド識別番号（３ｂｉｔ）、スレッドビット（１ｂｉｔ）、プロセス識別番号（８ｂｉｔ）を別途のレジストで実現し、仮想メモリページ番号（２０ｂｉｔ）、ページオフセット（１２ｂｉｔ）のように仮想メモリアドレスを実現することもできる。
【００３８】
ここで、スレッドビットは別途のインストラクション（ｉｎｓｔｒｕｃｔｉｏｎ）を通じて０または１に設定することもでき、仮想メモリアドレスの一部分に置いてアドレスに従って区分することもできる。
【００３９】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って図示したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変形及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来のアドレス変換参照バッファを利用して仮想メモリアドレスを物理メモリアドレスに変換することを示す図面である。
【図１Ｂ】従来のアドレス変換参照バッファを利用して仮想メモリアドレスを物理メモリアドレスに変換することを示す図面である。
【図２Ａ】従来の技術のアドレス変換参照バッファの構造を示す図面である。
【図２Ｂ】従来の技術のアドレス変換参照バッファの構造を示す図面である。
【図３】本発明の好適な実施の形態に従って一つのプロセスにメモリ空間を割り当てる方法を説明するための図面である。
【図４】本発明の好適な実施の形態に従って一つのプロセスにメモリ空間を割り当てる方法を説明するための図面である。
【図５Ａ】本発明の好適な実施の実施の形態による仮想メモリアドレスを物理メモリアドレスに変換する方法を説明するための図面である。
【図５Ｂ】本発明の好適な実施の実施の形態による仮想メモリアドレスを物理メモリアドレスに変換する方法を説明するための図面である。
【図６Ａ】本発明の好適な実施の形態によるアドレス変換参照バッファの構成を示す図面である。
【図６Ｂ】本発明の好適な実施の形態によるアドレス変換参照バッファの構成を示す図面である。
【図７】本発明の好適な実施の形態によるアドレス変換参照バッファの順序図である。
【符号の説明】
【００４１】
ＶＰ１０  プロセスメモリ空間
ＶＰ１０〜ＶＰｎ０  スレッドメモリ空間
ＰＡ  物理メモリ空間
【図１Ａ】
2005044363.tif 000003
【図１Ｂ】
2005044363.tif 000004
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
2005044363.tif 000009
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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