(57)【要約】【課題】歩留りの向上、寿命の長期化、データ処理の自由度の増加などを実現できるようにした不揮発性記憶装置の提供。【解決手段】強誘電体メモリ２は、１つの強誘電体キャパシタＣを含み、これに入力データＤＩＮの記憶を行うようになっている。コンパレータ３は、入力データＤＩＮまたは強誘電体メモリ２からの読み出しデータの２値化を行うようになっている。クロックドインバータ４は、その動作時にコンパレータ３からの入力を反転して出力するようになっている。ラッチ回路５は、クロックドインバータ４の出力データをラッチするようになっている。強誘電体メモリ２に含まれるＭＯＳトランジスタＭ１，Ｍ２、およびクロックドインバータ４を構成するＭＯＳトランジスタＭ３〜Ｍ６は、制御回路により所定のオンオフ動作が制御されるようになっている。【選択図】  図１
2005044412.tif 000002
【特許請求の範囲】
【請求項１】
１つの強誘電体キャパシタを含み、１ビットの入力データの記憶を行う強誘電体メモリと、
前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、
前記強誘電体メモリと前記ラッチ回路との間に介在させて開閉自在なスイッチとを備え、
前記スイッチは、前記入力データまたは前記強誘電体メモリからの読み出しデータを前記ラッチ回路に記憶する際に閉じ、その記憶の終了後は開くようになっていることを特徴とする不揮発性記憶装置。
【請求項２】
１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記入力データの記憶を行う強誘電体メモリと、
前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、
前記強誘電体メモリと前記ラッチ回路との間に介在されオンオフ自在な第３スイッチと、
前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作内容に応じて、前記第１スイッチ、前記第２スイッチ、および前記第３スイッチの所定のオンオフ動作を制御する制御回路と、を備えることを特徴とする不揮発性記憶装置。
【請求項３】
１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記強誘電体キャパシタの他端に制御信号を印加するようにし、その強誘電体キャパシタに前記入力データの記憶を行う強誘電体メモリと、
前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、
前記強誘電体メモリと前記ラッチ回路との間に介在され、オンオフ制御が自在であるとともに、オン時にデータを反転できるクロックドインバータと、
前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作の内容に応じて、前記第１スイッチ、前記第２スイッチ、および前記クロックドインバータの所定のオンオフ動作を制御する制御回路と、を備えることを特徴とする不揮発性記憶装置。
【請求項４】
前記入力データまたは前記強誘電体メモリからの読み出しデータの２値化を行うコンパレータを、さらに備えたことを特徴とする請求項１乃至請求項３のうちのいずれかに記載の不揮発性記憶装置。
【請求項５】
前記制御回路は、
前記第２スイッチをオンオフするオンオフ信号と、前記強誘電体キャパシタの他端に印加する制御信号との論理和否定演算を行うノア回路と、
前記オンオフ信号を反転するインバータ回路とを含み、
前記ノア回路の出力信号で前記第１スイッチのオンオフ制御を行うとともに、前記オンオフ信号および前記インバータ回路の出力信号で前記クロックドインバータをオンオフ制御するようにしたことを特徴とする請求項３または請求項４に記載の不揮発性記憶装置。
【請求項６】
前記ラッチ回路の出力データを前記強誘電体メモリに帰還する帰還回路をさらに備え、前記ラッチ回路の出力データを前記強誘電体メモリに再書き込みするようになっていることを特徴とする請求項１乃至請求項５のうちのいずれかに記載の不揮発性記憶装置。
【請求項７】
前記クロックドインバータを、ＣＭＯＳインバータと電子スイッチに置き換えたことを特徴とする請求項３乃至請求項６のうちのいずれかに記載の不揮発性記憶装置。
【請求項８】
請求項３または請求項４に記載の不揮発性記憶装置を複数個備えるとともに、
前記不揮発性記憶装置が有する前記第２スイッチをそれぞれオンオフするオンオフ信号と、前記不揮発性記憶装置が有する前記強誘電体キャパシタの他端にそれぞれ印加する制御信号との論理和否定演算を行うノア回路と、
前記オンオフ信号を反転するインバータ回路と、をさらに備え、
前記ノア回路の出力信号で前記不揮発性記憶装置が有する前記第１スイッチのオンオフ制御をそれぞれ行うとともに、前記オンオフ信号および前記インバータ回路の出力信号で前記不揮発性記憶装置が有する前記クロックドインバータのオンオフ制御をそれぞれ行うようにしたことを特徴とする不揮発性記憶装置。
【請求項９】
１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記入力データの記憶を行う強誘電体メモリと、
２つのインバータを相互に接続させたフリップフロップと、そのフリップフロップのループ内に挿入された電子スイッチとを含み、前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、
前記強誘電体メモリと前記ラッチ回路との間に介在され、オンオフ制御が自在であるとともに、オン時にデータを反転できるクロックドインバータと、
前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作の内容に応じて、前記第１スイッチ、前記第２スイッチ、前記クロックドインバータ、および前記電子スイッチの所定のオンオフ動作を制御する制御回路と、を備えることを特徴とする不揮発性記憶装置。
【請求項１０】
前記ラッチ回路の出力データを前記強誘電体メモリに帰還する帰還回路をさらに備え、前記ラッチ回路の出力データを前記強誘電体メモリに再書き込みするようになっていることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記クロックドインバータを、ＣＭＯＳインバータと電子スイッチに置き換えたことを特徴とする請求項９または請求項１０に記載の不揮発性記憶装置。
【請求項１２】
データを読み書き自在な不揮発性メモリを含み、前記不揮発性メモリに各種のデータを読み書きすることができるようになっている電子機器において、
前記不揮発性メモリは、請求項１乃至請求項１１のうちのいずれかに記載の不揮発性記憶装置からなることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタやラッチ回路を含む不揮発性記憶装置、およびこれを用いた電子機器に関するものである。
【０００２】
【従来の技術】
従来、この種の不揮発性記憶装置としては、例えば図２２に示すものが知られている（例えば、非特許文献１参照）。
この不揮発性記憶装置は、図２２に示すように、インバータＩＮＶ１２，ＩＮＶ１３からなる通常のラッチ回路と、２つの強誘電体キャパシタＣ１１，Ｃ１２との他に、インバータＩＮＶ１１と、ＭＯＳトランジスタＭ１１，Ｍ１２からなる電子スイッチと、ＭＯＳトランジスタＭ１３，Ｍ１４からなる電子スイッチと、を備えている。
【０００３】
インバータＩＮＶ１２，ＩＮＶ１３には、ＭＯＳトランジスタＭ１５，Ｍ１６が接続され、このＭＯＳトランジスタＭ１５，Ｍ１６を電源オンオフ信号ＰＷＲＬ，ＰＷＲＨでオンオフ制御し、これによりインバータＩＮＶ１２，ＩＮＶ１３への電源電圧ＶＤＤの供給制御を行うようにしている。
強誘電体キャパシタＣ１１，Ｃ１２には、ポンプ信号ＰＵＭＰ信号が供給されるようになっている。インバータＩＮＶ１１には、入力データＤＩＮが供給されるようになっている。ＭＯＳトランジスタＭ１１，Ｍ１４はクロック信号ＣＬＫによりオンオフ制御が行われ、ＭＯＳトランジスタＭ１２，Ｍ１３はクロック信号ＣＬＫＸによりオンオフ制御が行われるようになっている。
【０００４】
次に、このような構成からなる従来の不揮発性記憶装置の動作例について、図２２〜図２５を参照して説明する。
まず、この従来装置の通常動作について、図２２および図２３を参照して説明する。この通常動作に先立って、電源オンオフ信号ＰＷＲＬはＬレベル、電源オンオフ信号ＰＷＲＨはＨレベルであるので、ＭＯＳトランジスタＭ１５，Ｍ１６はオンの状態にある。このため、インバータＩＮＶ１２，ＩＮＶ１３に電源電圧ＶＤＤが供給されている。この状態は、以後維持される。
【０００５】
この通常動作の初期状態では、出力データＤＯＵＴと、強誘電体キャパシタＣ１１，Ｃ１２の分極方向は不定である。
図２３の期間Ｔ１は、入力データＤＩＮの入力状態を示す。
この期間Ｔ１では、入力データＤＩＮはＨレベルとなっている。また、この期間Ｔ１では、クロック信号ＣＬＫはＨレベル、クロック信号ＣＬＫＸはＬレベルであるので、ＭＯＳトランジスタＭ１１，Ｍ１２がオン、ＭＯＳトランジスタＭ１３，Ｍ１４がオフとなる。さらに、ポンプ信号ＰＵＭＰはＬレベルである。
【０００６】
このとき、入力データＤＩＮのＨレベルは、インバータＩＮＶ１１でＬレベルに反転されてＬレベルとなり、インバータＩＮＶ１３の入力データＱ２はＬレベルとなる。従って、そのＬレベルの入力データＱ２がインバータＩＮＶ１３で反転されて、出力データＤＯＵＴはＨレベルとなる。
また、このときには、Ｌレベルの出力データＤＯＵＴは、インバータＩＮＶ１２で反転され、インバータＩＮＶ１２の出力データＱ１はＬレベルとなる。このとき、強誘電体キャパシタＣ１１の両端には、その出力データＱ１のＬレベルとポンプ信号ＰＵＭＰのＬレベルが印加されており、その両端の電位差がないので、分極方向は不定のままである。一方、強誘電体キャパシタＣ１２の両端には、出力データＤＯＵＴのＨレベルとポンプ信号ＰＵＭＰのＬレベルが印加されている。このときの強誘電体キャパシタＣ１２の分極方向を、図２３に示すように、下向き（図２３では「↓」と表すものとする）とする。
【０００７】
以上の説明から明らかのように、図２３の期間Ｔ１では、入力データＤＩＮがＨレベルであり、そのＨレベルの状態が出力データＤＯＵＴとしてそのまま現れることになる。
図２３の期間Ｔ２は、入力データＤＩＮのラッチ回路へのラッチと、強誘電体キャパシタＣ１１，Ｃ１２の分極方向の書き込み状態を示す。
【０００８】
この期間Ｔ２では、入力データＤＩＮはＨレベルとなっている。また、この期間Ｔ２では、クロック信号ＣＬＫはＬレベル、クロック信号ＣＬＫＸはＨレベルであるので、ＭＯＳトランジスタＭ１１，Ｍ１２がオフ、ＭＯＳトランジスタＭ１３，Ｍ１４がオンとなる。さらに、ポンプ信号ＰＵＭＰはＨレベルである。
このように期間Ｔ２では、ＭＯＳトランジスタＭ１１，Ｍ１２がオフ、ＭＯＳトランジスタＭ１３，Ｍ１４がオンとなるので、入力データＤＩＮのＨレベルがラッチされることになる。このため、期間Ｔ２では、出力データＤＯＵＴはＨレベルの状態が維持され、Ｑ１、Ｑ２のレベルはＬレベルのままとなる。
【０００９】
この結果、強誘電体キャパシタＣ１１の両端には、Ｑ１のＬレベルとポンプ信号ＰＵＭＰのＨレベルが印加されるので、分極方向は上向き（図２３では「↑」と表すものとする）となる。一方、強誘電体キャパシタＣ１２の両端には、出力データＤＯＵＴのＨレベルとポンプ信号ＰＵＭＰのＨレベルが印加され、強誘電体キャパシタＣ１２の両端には電位差がないので、その分極方向は前の状態を維持する。すなわち、分極方向は下向きとなる。
【００１０】
以上の説明から明らかのように、図２３の期間Ｔ２では、入力データＤＩＮがＨレベルであり、その入力データＤＩＮのラッチ回路へのラッチと、強誘電体キャパシタＣ１１，Ｃ１２の分極方向の書き込み状態となる。
図２３の期間Ｔ３は、入力データＤＩＮのラッチ回路および強誘電体キャパシタＣ１１，Ｃ１２でのラッチ状態を示し、その期間Ｔ３と期間Ｔ２の各部の波形では、ポンプ信号ＰＵＭＰのレベルが異なっている。
【００１１】
以上述べた各動作は、入力データＤＩＮがＨレベルの場合であるが、入力データＤＩＮがＬレベルの場合の各部の動作波形は、図２３の期間Ｔ４〜Ｔ６のようになる。
ここで、期間Ｔ４〜期間Ｔ６の各動作は、期間Ｔ１〜期間Ｔ３の各動作に対応するので、ここではその説明は省略する。なお、この場合には、入力データＤＩＮがＬレベルであるので、図２３の期間Ｔ５からわかるように、強誘電体キャパシタＣ１１，Ｃ１２の書き込まれた分極方向が、期間Ｔ２に比べて逆になっていることがわかる。
【００１２】
次に、上記のようにして、強誘電体キャパシタＣ１１，Ｃ１２に保持されたデータの読み出し方法について、図２２、図２４、および図２５を参照して説明する。
ここで、図２４は、データ「１」の読み出し時の各部の動作波形を示す。また、図２５は、データ「０」の読み出し時の各部の動作波形例を示す。
【００１３】
このデータの読み出し時には、以下のように設定する必要がある。すなわち、入力データＤＩＮはＬレベル、クロック信号ＣＬＫはＬレベル、クロック信号ＣＬＫＸはＨレベルとする。このため、ＭＯＳトランジスタＭ１１，Ｍ１２がオフ、ＭＯＳトランジスタＭ１３，Ｍ１４がオンの状態になる。
図２４の期間Ｔ１では、上記の状態で、かつ、ポンプ信号ＰＵＭＰがＨレベル、電源オンオフ信号ＰＷＲＬがＨレベル、電源オンオフ信号ＰＷＲＨがＬレベルとする。このため、インバータＩＮＶ１２，ＩＮＶ１３は、電源電圧ＶＤＤが供給されない状態となり、これもデータを読み出すのに必要な設定である。
【００１４】
このときには、強誘電体キャパシタＣ１１，Ｃ１２にはデータ「１」が保持されているものとしているので、その分極方向は、図２４の期間Ｔ１に示すようになる。
図２４の期間Ｔ２では、ポンプ信号ＰＵＭＰをＨレベルにする。この結果、強誘電体キャパシタＣ１１，Ｃ１２は、その分極方向に応じた電荷を出力し、出力データＤＯＵＴとＱ１（Ｑ２）のレベルは期間Ｔ２に示すように変化する。出力データＤＯＵＴは、強誘電体キャパシタＣ１２の分極方向に変化があるので高い電圧になり、Ｑ１（Ｑ２）のレベルは強誘電体キャパシタＣ１１の分極方向に変化がないので、出力データＤＯＵＴよりも低い電位になる。
【００１５】
以上からわかるように、期間Ｔ２では、データの読み出しを行っていることがわかる。
図２４の期間Ｔ３では、電源オンオフ信号ＰＷＲＬがＬレベル、電源オンオフ信号ＰＷＲＨがＨレベルとする。このため、インバータＩＮＶ１２，ＩＮＶ１３は、電源電圧ＶＤＤが供給される状態となる。これにより、出力データＤＯＵＴとＱ１の電圧の差が広げられるので、出力データＤＯＵＴはＨレベルに、Ｑ１（Ｑ２）はＬレベルになる。
【００１６】
以上からわかるように、期間Ｔ３では、データの復元を行っていることがわかる。
図２４の期間Ｔ４では、読み出したデータの書き込みを行う。図２４の期間Ｔ３において、強誘電体キャパシタＣ１１の分極は、図中の丸印で示すように実際には分極方向に変化はないが、分極量（電荷の保存量）に変化があり、このままでは、次回の読み出し時にデータを正常に読み出せないおそれがある。そこで、図２４の期間Ｔ４で、データの書き込みを行うようにしている。
【００１７】
図２４の期間Ｔ５は、データのラッチ状態であり、この際の各部の波形は図示のようになる。
図２５は、データ「０」の読み出し時の各部の動作波形例を示す。
この場合には、強誘電体キャパシタＣ１１，Ｃ１２にはデータ「０」が保持されている点が、上記の場合と異なり、その読み出しの制御は上記の場合と基本的に同様であるので、その動作説明については省略する。なお、図２５の期間Ｔ１〜Ｔ５は、図２４の期間Ｔ１〜Ｔ５に対応する。
【００１８】
【非特許文献１】
日経マイクロデバイス  ２００２年１２月号  Ｐ１４０
【００１９】
【発明が解決しようとする課題】
ところが、図２２に示す従来の不揮発性記憶装置では、以下のような不具合が考えられる。
（１）強誘電体キャパシタを２つ使用しているので、製造の際の歩留りが低下する。
（２）データのラッチ時に、２つの強誘電体キャパシタに電圧が常に印加された状態になるので、強誘電体キャパシタの寿命が短くなり、この結果、装置の寿命が短くなる。
（３）装置の構成上、ラッチしているデータ以外のデータを、強誘電体キャパシタに保持することができないので、電源の投入後の出力に自由度がない。
【００２０】
このため、上記のような不具合を解消できる不揮発性記憶装置の出現、およびこれを利用した電子機器の出現が望まれる。
そこで、本発明の目的は、歩留りの向上、寿命の長期化、データ処理の自由度の増加などを実現できるようにした不揮発性記憶装置を提供することにある。
また、本発明の他の目的は、上記のような不揮発性記憶装置を用いた電子機器を提供することにある。
【００２１】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、１つの強誘電体キャパシタを含み、１ビットの入力データの記憶を行う強誘電体メモリと、前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、前記強誘電体メモリと前記ラッチ回路との間に介在させて開閉自在なスイッチとを備え、前記スイッチは、前記入力データまたは前記強誘電体メモリからの読み出しデータを前記ラッチ回路に記憶する際に閉じ、その記憶の終了後は開くようになっている。
【００２２】
第２の発明は、１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記入力データの記憶を行う強誘電体メモリと、前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、前記強誘電体メモリと前記ラッチ回路との間に介在されオンオフ自在な第３スイッチと、前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作内容に応じて、前記第１スイッチ、前記第２スイッチ、および前記第３スイッチの所定のオンオフ動作を制御する制御回路と、を備えている。
【００２３】
第３の発明は、１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記強誘電体キャパシタの他端に制御信号を印加するようにし、その強誘電体キャパシタに前記入力データの記憶を行う強誘電体メモリと、前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、前記強誘電体メモリと前記ラッチ回路との間に介在され、オンオフ制御が自在であるとともに、オン時にデータを反転できるクロックドインバータと、前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作の内容に応じて、前記第１スイッチ、前記第２スイッチ、および前記クロックドインバータの所定のオンオフ動作を制御する制御回路と、を備えている。
【００２４】
第４の発明は、第１乃至第３のうちのいずれかの発明において、前記入力データまたは前記強誘電体メモリからの読み出しデータの２値化を行うコンパレータを、さらに備えるようにした。
第５の発明は、第３または第４の発明において、前記制御回路は、前記第２スイッチをオンオフするオンオフ信号と、前記強誘電体キャパシタの他端に印加する制御信号との論理和否定演算を行うノア回路と、前記オンオフ信号を反転するインバータ回路とを含み、前記ノア回路の出力信号で前記第１スイッチのオンオフ制御を行うとともに、前記オンオフ信号および前記インバータ回路の出力信号で前記クロックドインバータをオンオフ制御するようにした。
【００２５】
第６の発明は、第１乃至第５のうちのいずれかの発明において、前記ラッチ回路の出力データを前記強誘電体メモリに帰還する帰還回路をさらに備え、前記ラッチ回路の出力データを前記強誘電体メモリに再書き込みするようになっている。
第７の発明は、第３乃至第６のうちのいずれかの発明において、前記クロックドインバータを、ＣＭＯＳインバータと電子スイッチに置き換えるようにした。
【００２６】
第８の発明は、第３または第４の発明である不揮発性記憶装置を複数個備えるとともに、前記不揮発性記憶装置が有する前記第２スイッチをそれぞれオンオフするオンオフ信号と、前記不揮発性記憶装置が有する前記強誘電体キャパシタの他端にそれぞれ印加する制御信号との論理和否定演算を行うノア回路と、前記オンオフ信号を反転するインバータ回路と、をさらに備え、前記ノア回路の出力信号で前記不揮発性記憶装置が有する前記第１スイッチのオンオフ制御をそれぞれ行うとともに、前記オンオフ信号および前記インバータ回路の出力信号で前記不揮発性記憶装置が有する前記クロックドインバータのオンオフ制御をそれぞれ行うようにした。
【００２７】
第９の発明は、１ビットの入力データの取り込みを行うオンオフ自在な第１スイッチと、１つの強誘電体キャパシタと、この強誘電体キャパシタの一端をグランドと接続させるオンオフ自在な第２スイッチとを含み、前記入力データの記憶を行う強誘電体メモリと、２つのインバータを相互に接続させたフリップフロップと、そのフリップフロップのループ内に挿入された電子スイッチとを含み、前記入力データまたは前記強誘電体メモリからの読み出しデータの記憶が可能なラッチ回路と、前記強誘電体メモリと前記ラッチ回路との間に介在され、オンオフ制御が自在であるとともに、オン時にデータを反転できるクロックドインバータと、前記強誘電体メモリのデータの読み書き動作と前記ラッチ回路のデータのラッチ動作の際に、その動作の内容に応じて、前記第１スイッチ、前記第２スイッチ、前記クロックドインバータ、および前記電子スイッチの所定のオンオフ動作を制御する制御回路と、を備えるようにした。
【００２８】
第１０の発明は、第９の発明において、前記ラッチ回路の出力データを前記強誘電体メモリに帰還する帰還回路をさらに備え、前記ラッチ回路の出力データを前記強誘電体メモリに再書き込みするようになっている。
第１１の発明は、第９または第１０の発明において、前記クロックドインバータを、ＣＭＯＳインバータと電子スイッチに置き換えるようにした。
【００２９】
第１２の発明は、データを読み書き自在な不揮発性メモリを含み、前記不揮発性メモリに各種のデータを読み書きすることができるようになっている電子機器において、前記不揮発性メモリは、第１乃至第１１のうちのいずれか発明の不揮発性記憶装置からなるようにした。
上記のような構成からなる本発明の不揮発性記憶装置によれば、歩留りの向上、寿命の長期化、データ処理の自由度の増加などを実現できる。
【００３０】
また、上記のような構成からなる本発明の電子機器によれば、その不揮発性記憶装置が、上記の各効果を発揮することができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の不揮発性記憶装置の第１実施形態の構成を示す回路図である。
この第１実施形態に係る不揮発性記憶装置１は、図１に示すように、１つの強誘電体キャパシタＣを含み、１ビットの入力データＤＩＮの記憶を行う強誘電体メモリ２と、入力データＤＩＮまたは強誘電体メモリ２からの読み出しデータの記憶（ラッチ）が可能なラッチ回路５と、データの２値化を行うコンパレータ３と、強誘電体メモリ２とラッチ回路５との間にコンパレータ３を介して介在されるクロックドインバータ４と、強誘電体メモリ２の制御やクロックドインバータ４のオンオフ制御を行う各種の制御信号を生成する制御回路（図示せず）と、を備えている。
【００３２】
また、この第１実施形態は、図１に示すように、入力データＤＩＮが供給される入力端子６と、出力データＤＯＵＴを取り出す出力端子７と、クロックドインバータ４のＭＯＳトランジスタＭ４，Ｍ５をオンオフするオンオフ信号ＬＴＨ，ＬＴＨＸが供給される制御端子８、９と、Ｎ型のＭＯＳトランジスタＭ１，Ｍ２をオンオフするオンオフ信号ＤＳ，ＳＰが供給される制御端子１０、１１と、強誘電体キャパシタＣに供給するポンプ信号ＰＵＭＰが供給される制御端子１２と、コンパレータ３に供給する基準電圧（リファレンス電圧）が供給される基準電圧供給端子１３と、を備えている。
【００３３】
強誘電体メモリ２は、１ビットからなる入力データＤＩＮの取り込みを行うスイッチとしてのＭＯＳトランジスタＭ１と、１つの強誘電体キャパシタＣと、この強誘電体キャパシタＣの一端をグランドＧＮＤと接続させるスイッチとしてのＭＯＳトランジスタＭ２とを含んでいる。
さらに詳述すると、入力端子６とグランドとの間にＭＯＳトランジスタＭ１，Ｍ２が直列接続されている。ＭＯＳトランジスタＭ１のゲートには、制御端子１０に供給されるオンオフ信号ＤＳが印加され、これによりＭＯＳトランジスタＭ１がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ２のゲートには、制御端子１１に供給されるオンオフ信号ＳＰが印加され、これによりＭＯＳトランジスタＭ２がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のノードは、強誘電体キャパシタＣの一方の端子とコンパレータ３の正の入力端子とにそれぞれ接続されている。強誘電体キャパシタＣの他方の端子は、制御端子１２に供給されるポンプ信号ＰＵＭＰが印加されるようになっている。
【００３４】
コンパレータ３は、入力データＤＩＮまたは強誘電体メモリ２からの読み出しデータを、基準電圧供給端子１３に供給される基準電圧ＶＲＥＦと比較して、そのデータが基準電圧ＶＲＥＦ以上の場合にはＨレベルを出力し、そのデータが基準電圧ＶＲＥＦ以下の場合にはＬレベルを出力するようになっている。コンパレータ３の出力は、クロックドインバータ４に入力するようになっている。
【００３５】
クロックドインバータ４は、Ｎ型のＭＯＳトランジスタＭ３およびＰ型のＭＯＳトランジスタＭ６からなるＣＭＯＳインバータと、このインバータの両側にインバータへの電源の供給制御を行うＰ型のＭＯＳトランジスタＭ５とＮ型のＭＯＳトランジスタＭ４とを設けるようにしたものである。
すなわち、ＭＯＳトランジスタＭ４のゲートには、制御端子８に供給されるオンオフ信号ＬＴＨが印加され、これによりＭＯＳトランジスタＭ４がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ５のゲートには、制御端子９に供給されるオンオフ信号ＬＴＨＸが印加され、これによりＭＯＳトランジスタＭ５がオンオフ制御されるようになっている。
【００３６】
従って、クロックドインバータ４は、データの反転機能と、データの通過を制御するスイッチ機能とを備えているものである。
ラッチ回路５は、入力端子６に供給される入力データＤＩＮ、または強誘電体メモリ２の読み出しデータを、コンパレータ３およびクロックドインバータ４を介して一時的に記憶するものである。このために、このラッチ回路５は、図１に示すように、２つのインバータＩＮＶ１とインバータＩＮＶ２を相互に接続させたフリップフロップからなる。このラッチ回路５の出力が、出力データＤＯＵＴとして出力端子７から取り出されるようになっている。
【００３７】
図示しない制御回路は、上記のように、オンオフ信号ＬＴＨ，ＬＴＨＸ、オンオフ信号ＤＳ，ＳＰ、およびポンプ信号ＰＵＭＰなどを生成し、この生成した各信号を上記のように各部に供給し、その各部のオンオフ制御などを行うようになっている。
次に、このような構成からなる第１実施形態の動作について、図１〜図４を参照して説明する。
【００３８】
ここで、図２は、通常の動作時における各部の波形図である。図３は、強誘電体キャパシタＣに保持されたデータの読み出し動作時における各部の波形図である。
まず、図２を参照して、この第１実施形態の通常動作について説明する。
図２において、期間Ｔ１では強誘電体キャパシタＣに分極を書き込む動作を行い、期間Ｔ２，Ｔ３では入力データＤＩＮの書き込みと出力動作を行い、期間Ｔ４ではその書き込んだデータの保持を行うので、以下にこれらの各動作について順に説明する。
【００３９】
図２の期間Ｔ１では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１はオフの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、ポンプ信号ＰＵＭＰは、Ｈレベルとなる。また、このとき、オンオフ信号ＳＰはＨレベルにあるので、ＭＯＳトランジスタＭ２はオン状態にあり、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のノードＱはグランドＧＮＤに接続されてＬレベルにある。
【００４０】
このときには、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオフとなり、クロックドインバータ４には電源電圧ＶＤＤが供給されない状態となる。また、このときには、出力データＤＯＵＴは、前状態が定義されていないので、図示のように不定である。
【００４１】
このような条件の下では、強誘電体キャパシタＣは、制御端子１２に接続される側の端子がポンプ信号ＰＵＭＰによりＨレベルの電圧が印加され、ノードＱに接続される側の端子がグランドに接続されてＬレベルの電圧が印加されることになる。このときの強誘電体キャパシタＣの分極方向を、図２に示すように上向きの矢印「↑」とする。
【００４２】
以上の説明により、図２の期間Ｔ１では、強誘電体キャパシタＣに「↑」の向きの分極を書き込む動作をしていることになる。このとき、ＭＯＳトランジスタＭ１はオフであるので、入力データＤＩＮは、図２に示すようにＨレベルまたはＬレベルのいずれであっても良い。
次に、図２の期間Ｔ２，Ｔ３では、オンオフ信号ＤＳはＨレベルとなるので、ＭＯＳトランジスタＭ１はオンの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力される。このとき、ポンプ信号ＰＵＭＰは、Ｌレベルとなる。また、このとき、オンオフ信号ＳＰはＬレベルになるので、ＭＯＳトランジスタＭ２はオフ状態になる。この結果、ノードＱのレベルは、入力データＤＩＮに対応するレベルになる。
【００４３】
このときには、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルであるので、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオンとなる。このため、クロックドインバータ４には電源電圧ＶＤＤが供給され、動作できる状態にある。
ここで、期間Ｔ２では、入力データＤＩＮがＨレベルであるので、ノードＱはＨレベルとなる。また、期間Ｔ３では、入力データＤＩＮがＬレベルであるのでノードＱはＬレベルとなる。
【００４４】
いま、入力データＤＩＮがＨレベルのとき、これに対応する出力データＤＯＵＴを検討すると以下のようになる。
このときには、コンパレータ３には、そのＨレベルの入力データＤＩＮが入力され、これが基準電圧ＶＲＥＦ以上であるので、コンパレータ３の出力Ｑ１はＨレベルとなる。このコンパレータ３の出力Ｑ１は、クロックドインバータ４で反転され、その出力Ｑ２はＬレベルとなる。
【００４５】
ここで、クロックドインバータ４の出力Ｑ２の駆動能力は、ラッチ回路５を構成するインバータＩＮＶ２の駆動能力よりも高く設定されている。すなわち、クロックドインバータ４の出力インピーダンス値は、インバータＩＮＶ１の出力インピーダンス値より、小さな値となっている。このため、ラッチ回路５の入力は、クロックドインバータ４の出力Ｑ２に従い、出力Ｑ２がＬラベルであるので、ラッチ回路５の出力である出力データＤＯＵＴはＨレベルとなる。
【００４６】
なお、入力データＤＩＮがＬレベルのとき（期間Ｔ３の場合）、これに対応する出力データＤＯＵＴを検討すると、図示のようにＬレベルとなる。
次に、このときの強誘電体キャパシタＣの分極方向について検討する。
期間Ｔ２のように、入力データＤＩＮがＨレベルの場合には、ノードＱのレベルがＨレベル、ポンプ信号ＰＵＭＰがＬレベルであるので、強誘電体キャパシタＣの分極方向は図示のように下向きとなる。
【００４７】
一方、期間Ｔ３のように、入力データＤＩＮがＬレベルの場合には、ノードＱのレベルがＬレベル、ポンプ信号ＰＵＭＰがＬレベルであるので、強誘電体キャパシタＣの両端には電位差が生ぜず、その分極方向は期間Ｔ１の状態から変化せずに上向きのままとなる。
以上の説明から明らかなように、図２の期間Ｔ２では、入力データＤＩＮとしてＨレベルが入力され、その出力データＤＯＵＴがＨレベルであり、かつ、強誘電体キャパシタＣにはＨレベルのデータとして分極方向が下向きの電荷が保持される。
【００４８】
一方、図２の期間Ｔ３では、入力データＤＩＮとしてＬレベルが入力され、その出力データＤＯＵＴがＬレベルであり、かつ、強誘電体キャパシタＣにはＬレベルのデータとして分極方向が上向きの電荷が保持される。
次に、この第１実施形態のデータのラッチ機能について説明する。
ラッチ回路５の出力データＤＯＵＴの保持は、クロックドインバータ４からの出力データＱ２の出力後に、オンオフ信号ＬＴＨ，ＬＴＨＸでＭＯＳトランジスタＭ４，Ｍ５をオフし、クロックドインバータ４への電源電圧ＶＤＤの供給を停止することにより実現できる。
【００４９】
すなわち、図２の期間Ｔ２または期間Ｔ３の後、オンオフ信号ＬＴＨ，ＬＴＨＸでＭＯＳトランジスタＭ４，Ｍ５をオフし、ラッチ回路５の出力データＤＯＵＴのラッチが可能となる。
ここで、図２の期間Ｔ１の状態であっても出力データＤＯＵＴのラッチは可能であるが、強誘電体キャパシタＣの寿命を延ばす意味でも、その強誘電体キャパシタＣの両端に電位差がない状態が好ましいので、この第１実施形態では、図２の期間Ｔ４の状態を出力データＤＯＵＴのラッチ状態にするようにした。
【００５０】
そこで、図２の期間Ｔ４について説明すると、この期間Ｔ４では、オンオフ信号ＤＳはＬレベルとなるので、ＭＯＳトランジスタＭ１はオフの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、ポンプ信号ＰＵＭＰは、Ｌレベルとなる。また、このとき、オンオフ信号ＳＰはＨレベルになるので、ＭＯＳトランジスタＭ２はオン状態になり、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のノードＱはグランドＧＮＤに接続されてＬレベルにある。
【００５１】
このときには、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオフとなり、クロックドインバータ４には電源電圧ＶＤＤが供給されない状態となる。
このような条件の下では、強誘電体キャパシタＣは、強誘電体キャパシタＣの両端の電圧は、ともにＬレベルとなってその両端は電位差のない状態になる。このときには、ノードＱはＬレベル、コンパレータ３の出力Ｑ１はＬレベル、クロックドインバータ４は動作停止状態にあるので、その出力Ｑ１はクロックドインバータ４の出力Ｑ２には反映されない。従って、ラッチ回路５で保持されたデータが変化することはない。
【００５２】
また、このラッチ回路５の出力データＤＯＵＴの保持は、強誘電体キャパシタＣの両端に電位差のない状態で行われる。勿論、このときには、強誘電体キャパシタＣの両端に電位差がないので、その分極方向に変化は起こらない。
なお、図２の例では、図２の期間Ｔ２の後でのみ期間Ｔ４のラッチ動作を行っているが、図２の期間Ｔ３の後に期間Ｔ４のラッチ動作を行うようにしても良い。この場合には、出力データＤＯＵＴのＬレベルと、強誘電体キャパシタＣの分極方向が上向きのまま変化せずにラッチが行われることになる。
【００５３】
次に、図３を参照して、強誘電体キャパシタＣに保持されたデータの読み出し動作時について説明する。
図３（Ａ）は、強誘電体キャパシタＣの保持データが「１」の場合の読み出し動作時の各部の波形を示し、図３（Ｂ）はその保持データが「０」の場合の読み出し動作時の各部の波形を示す。
【００５４】
図３において、期間Ｔ１は電源がオフの状態である。
期間Ｔ２は、強誘電体キャパシタＣの保持データの読み出し前の準備（図２の期間Ｔ４の状態に相当）である。ただし、オンオフ信号ＬＴＨがＨレベル、オンオフ信号ＬＴＨＸがＬレベルであれば、その保持データの読み出しは可能である。しかし、この例では、信号の設定の組み合わせを減らすために、（図２の期間Ｔ４におけるラッチ動作と同じ設定を行っている。
【００５５】
期間Ｔ３は、保持データの読み出し状態を示している。
次に、図３の期間Ｔ１，Ｔ２，Ｔ３の各動作を以下に詳述する。
まず、図３の期間Ｔ１では、電源がオフであるので、図３に示すように各部の信号が全てＬレベルとなっている。この状態において、強誘電体キャパシタＣの分極方向は、データ「１」を保持しているときには、図２の説明により下向きであり、データ「０」を保持しているときには、上向きとなる。
【００５６】
次に、図３の期間Ｔ２では、オンオフ信号ＳＰがＨレベル、オンオフ信号ＬＴＨＸがＬレベルの他はＬレベルであり、これは図２の期間Ｔ４の状態に同じである。
従って、期間Ｔ２では、強誘電体キャパシタＣの両端は、いずれもＬレベルとなっている。また、出力データＤＯＵＴは不定の状態である。また、強誘電体キャパシタＣの両端はＬレベルになっているので、分極の方向に変化は生じない。その分極の方向は、データ「１」を保持しているきは下向きのままであり、データ「０」を保持しているときは上向きのままである。
【００５７】
ここで、期間Ｔ２において、強誘電体キャパシタＣの両端をＬレベルとするのは、保持データの読み出し条件を同じにするための固定電圧（この場合にはＬレベルの電圧）にするためであり、また、強誘電体キャパシタＣの分極を破壊しないためである。
次に、図３の期間Ｔ３では、オンオフ信号ＳＰがＬレベルとしてＭＯＳトランジスタＭ２をオフにするとともに、強誘電体キャパシタＣに印加するポンプ信号ＰＵＭＰをＨレベルとしている。これにより、ノードＱの電圧が変化するので、その変化に基づいてデータを読み出している。
【００５８】
次に、強誘電体キャパシタＣからのデータ出力動作について、図４を参照して説明する。
図４（ａ）に示すように、図１のノードＱには、配線パターンやＭＯＳトランジスタＭ１，Ｍ２とグランドとの間に、浮遊容量Ｃ１が存在する。また、この浮遊容量Ｃ１は、管理され、回路動作に最適化された値になるように設計されている。
【００５９】
図３の期間Ｔ３の動作のときには、強誘電体キャパシタＣは図４（ａ）に示す状態になり、強誘電体キャパシタＣに印加されるポンプ信号ＰＵＭＰがＨレベルであり、ノードＱからデータを出力している。ここで、ノードＱのレベル（電圧値）は、ポンプ信号ＰＵＭＰの電圧を強誘電体キャパシタＣとキャパシタＣ１の各容量値で分割した値になる。
【００６０】
このときのノードＱのレベルの変化ΔＶは、強誘電体キャパシタＣの分極方向の変化に依存する。これは、分極方向の変化がある場合とない場合では、強誘電体キャパシタＣから出力される電荷の量に違いがあるからである。すなわち、強誘電体キャパシタＣからの出力される電荷量は、分極方向に大きな変化があるときには多く、その変化がないときに少ない。このため、ノードＱの電圧レベルは以下のようになる。
【００６１】
図４（ｂ）は強誘電体キャパシタＣに分極方向の変化がない場合を示し、これは図３の期間Ｔ２の分極方向とその期間Ｔ３の分極方向とに変化がない場合（図３の右側の場合）に相当する。このときの時間とノードＱの電圧との関係は、図４（ｃ）に示すようになる。
図４（ｄ）は強誘電体キャパシタＣに分極方向の変化がある場合を示し、これは図３の期間Ｔ２の分極方向とその期間Ｔ３の分極方向とに変化がある場合（図３の左側の場合）に相当する。このときの時間とノードＱの電圧との関係は、図４（ｅ）に示すようになる。
【００６２】
図４（ｃ）（ｅ）からわかるように、強誘電体キャパシタＣの分極方向に変化がある場合とない場合では、そのノードＱの電圧差がΔＶある。すなわち、強誘電体キャパシタＣの保持データが「１」の場合と「０」の場合とでは、ノードＱの電位差がΔＶある。
そこで、図４（ｃ）（ｅ）に示すように、例えばその電位差ΔＶの中間に基準電圧ＶＲＥＦを設定すれば、コンパレータ３を使用してノードＱの電圧を２値化できる。
【００６３】
ここで、電位差ΔＶの大きさなどの条件を満たせば、コンパレータ３に代えて、ＭＯＳトランジスタのインバータなどを使用するようにしても良い。
次に、以上の説明を踏まえて、図３を参照してノードＱの出力について説明する。
まず、保持データが「１」の場合の読み出しについて、図３（Ａ）を参照して説明する。
【００６４】
この場合は図３の期間Ｔ２から期間Ｔ３への遷移であって、分極方向に変化があるので、図４（ｅ）の状態になり、ノードＱの電圧は高電位となる。このノードＱの電圧は、コンパレータ３で基準電圧ＶＲＥＦと比較され、その出力Ｑ１はＨレベルとなる。このとき、クロックドインバータ４は動作状態にあるので、その出力Ｑ２はＬレベルとなり、ラッチ回路５から出力される出力データＤＯＵＴはＨレベルとなる。
【００６５】
次に、保持データが「０」の場合の読み出しについて、図３（Ｂ）を参照して説明する。
この場合は図３の期間Ｔ２から期間Ｔ３への遷移であって、分極方向に変化がないので、図４（ｃ）の状態になり、ノードＱの電圧は低電位となる。このノードＱの電圧は、コンパレータ３で基準電圧ＶＲＥＦと比較され、その出力Ｑ１はＬレベルとなる。このとき、クロックドインバータ４は動作状態にあるので、その出力Ｑ２はＨレベルとなり、ラッチ回路５から出力される出力データＤＯＵＴはＬレベルとなる。
【００６６】
このようにして強誘電体キャパシタＣから読み出されたデータは、ラッチ回路５に記憶され、その後、ラッチ状態にすれば、そのデータはラッチ回路５で保持される。
次に、この第１実施形態の他の動作例について、図１０を参照しながら説明する。
【００６７】
この他の動作例は、制御回路（図示せず）による制御を変更することにより、２つのデータを保持するものである。
この場合には、図１０の期間Ｔ１〜Ｔ４の各部の波形は図２の期間Ｔ１〜Ｔ４の各部の波形と同じになり、その期間Ｔ１〜Ｔ４における各部の動作は、図２の期間Ｔ１〜Ｔ４における各部の動作と同じになる。
【００６８】
図１０の期間Ｔ５は、図２の期間Ｔ２のオンオフ信号ＬＴＨ，ＬＴＨＸを変更するようにしたものである。すなわち、この期間Ｔ５では、図示のようにオンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルになっている。
このため、ＭＯＳトランジスタＭ４，Ｍ５がオフでクロックドインバータ４は不動作状態にあり、コンパレータ３の出力Ｑ１がクロックドインバータ４の出力Ｑ２に反映されないようになっている。これにより、ラッチ回路５の出力データＤＯＵＴが変化しないことになるので、図２では出力データＤＯＵＴがＨレベルであるが、図１０ではそれがＨレベルとならずＬレベルのままとなっている。
【００６９】
以上から明らかなように、図１０の期間Ｔ５では、強誘電体メモリ２（強誘電体キャパシタＣ）がＨレベルのデータを保持し、ラッチ回路５が出力データＤＯＵＴとしてＬレベルを保持し、これにより２つのデータを同時に保持することができる。
このような動作は、電源オフ時と電源オン時の設定が異なるとき（例えば、回路の電源オンシーケンスや、電源投入後の初期状態の指定があるときなど）に、電源オフの前に、強誘電体キャパシタＣにデータを書き込むことによって、電源オン時にデータを反映できる利点を持つ。
【００７０】
また、次のデータがわかっている時などは、強誘電体キャパシタＣのデータを保持しておき、他の回路の制御を行うことができ、内部動作のシーケンスを組み替えることができるので、制御の自由度（例えば、時間の短縮、ＣＰＵなどの負荷の均等化、回路の使用効率の向上）が増す効果が期待できる。
以上説明したように、第１実施形態によれば、強誘電体キャパシタを１つにできるので、その製造の際の歩留りが向上する。
【００７１】
また、第１実施形態によれば、強誘電体キャパシタにデータ書き込み後は、それに電圧を印加しなくても良いので、強誘電体キャパシタの寿命の長期化を図ることができる。
さらに、第１実施形態によれば、強誘電体メモリ２とラッチ回路５とを物理的に分離できるので、データ処理の自由度を大きくすることが可能となる。
【００７２】
次に、本発明の第２実施形態について、図５を参照して説明する。
この第２実施形態に係る不揮発性記憶装置１Ａは、図１に示す第１実施形態を基本とし、これに図５に示すようなノア回路２１とインバータ２２を追加し、図１に示すオンオフ信号ＤＳとオンオフ信号ＬＴＨ，ＬＴＨＸを省略するようにし、制御回路（図示せず）の制御の軽減化を図るようにしたものである。
【００７３】
ここで、第１実施形態の各部の波形を示す図２および図３によれば、ＭＯＳトランジスタＭ１をオンオフ制御するオンオフ信号ＤＳは、オンオフ信号ＳＰとポンプ信号ＰＵＭＰとの論理和否定により得ることができる。また、ＭＯＳトランジスタＭ４をオンオフ制御するオンオフ信号ＬＴＨは、オンオフ信号ＳＰを反転することにより得ることができる。さらに、ＭＯＳトランジスタＭ５をオンオフ制御するオンオフ信号ＬＴＨＸは、オンオフ信号ＳＰと同じであり、これを利用できる
そこで、第２実施形態では、図５に示すように、オンオフ信号ＳＰとポンプ信号ＰＵＭＰとをノア回路２１の入力側に供給するとともに、そのノア回路２１の出力ｄｓをＭＯＳトランジスタＭ１のゲートに印加するようにした。また、オンオフ信号ＳＰをＭＯＳトランジスタＭ２のゲートに印加するとともに、ＭＯＳトランジスタＭ５に印加するようにした。さらに、オンオフ信号ＳＰをインバータ２２で反転し、この反転した反転信号ｌｔｈをＭＯＳトランジスタＭ４のゲートに印加するようにした。
【００７４】
なお、この第２実施形態の他の部分の構成は図１の回路の構成と同一であるので、その同一の構成要素については、同一符号を付してその説明は省略する。
次に、このような構成からなる第２実施形態の動作について、図６および図７を参照して説明する。
図６は、この第２実施形態の通常の動作時における各部の波形図である。
【００７５】
図６において、期間Ｔ１では強誘電体キャパシタＣに分極を書き込む動作を行い、期間Ｔ２，Ｔ３では入力データＤＩＮの書き込みと出力動作を行い、期間Ｔ４ではその書き込んだデータの保持を行っている。これらの各動作は、第１実施形態における図２の各期間Ｔ１〜Ｔ４の各動作と同様であるので、その動作の説明は省略する。
【００７６】
図７は、この第２実施形態において、強誘電体キャパシタＣに保持されたデータの読み出し動作時における各部の波形図である。
図７（Ａ）は、強誘電体キャパシタＣの保持データが「１」の場合の読み出し動作時の各部の波形を示し、図７（Ｂ）はその保持データが「０」の場合の読み出し動作時の各部の波形を示す。
【００７７】
図７において、期間Ｔ１では電源がオフの状態であり、期間Ｔ２では強誘電体キャパシタＣの保持データの読み出し前の準備を行い、期間Ｔ３では保持データの読み出しを行う。これらの各動作は、第１実施形態における図３の各期間Ｔ１〜Ｔ３の各動作と同様であるので、その動作の説明は省略する。
以上説明したように、この第２実施形態によれば、第１実施形態に比べて制御信号を省略できるので、制御回路（図示せず）の制御が軽減化される。
【００７８】
ところで、上記の第１および第２実施形態では、強誘電体キャパシタＣへのデータの保持を行うものとしたが、これに代えて、単なるラッチ回路として動作させるようにしても良い。この場合には、「データのラッチ」、「データの入力」、「データのラッチ」、「データの入力」というように、強誘電体キャパシタＣの分極の書き込み動作を除くようにすれば良い。
【００７９】
また、上記の第１および第２実施形態では、強誘電体キャパシタＣへのデータの保持を必要とする場合にのみ、分極の書き込み動作を行うようにしても良い。この場合には、「データのラッチ」、「データの入力」、「データのラッチ」、「分極の書き込み」、「データの入力」、「データのラッチ」というように、動作させれば良い。
【００８０】
次に、本発明の第３実施形態について、図８を参照して説明する。
図１に示す第１実施形態に係る不揮発性記憶装置１は、１ビットの入力データＤＩＮを記憶できるが、複数ビットの入力データを記憶処理できない。他方、図５に示す第２実施形態に係る不揮発性記憶装置１Ａは、制御の容易化を図るためにノア回路２１およびインバータ２２を追加するようにした。
【００８１】
そこで、この第３実施形態に係る不揮発性記憶装置は、複数ビット（この例では８ビット）の入力データを記憶処理できるようにするとともに、その際に第２実施形態と同様に制御の容易化を実現するようにした。
このため、第３実施形態は、図８に示すように、８ビットの入力データＤＩＮ０、ＤＩＮ１・・・・ＤＩＮ７を記憶するために、図１に示す不揮発性記憶装置１を８つ備えるとともに、その８つの不揮発性記憶装置１に共通に使用するノア回路３１とインバータ３２とを備えるようにした。
【００８２】
そして、この第３実施形態では、その８つの不揮発性記憶装置１に供給する各種の制御信号を、オンオフ信号ＳＰとポンプ信号ＰＵＭＰをそのまま使用したり、ノア回路３１やインバータ３２を使用して得るようにした。
さらに詳述すると、オンオフ信号ＳＰとポンプ信号ＰＵＭＰとを、その８つの不揮発性記憶装置１の各オンオフ信号ＳＰと各ポンプ信号ＰＵＭＰとしてそのまま使用するようにした。また、オンオフ信号ＳＰとポンプ信号ＰＵＭＰとの論理和否定の演算をノア回路３１で行い、そのノア回路３１の出力を、その８つの不揮発性記憶装置１の各オンオフ信号ＤＳとして使用するようにした。さらに、オンオフ信号ＳＰを、その８つの不揮発性記憶装置１の各オンオフ信号ＬＴＨＸとしてそのまま使用するようにした。また、オンオフ信号ＳＰをインバータ３２で反転し、この反転信号を、その８つの不揮発性記憶装置１の各オンオフ信号ＬＴＨとして使用するようにした。
【００８３】
このような構成からなる第３実施形態では、オンオフ信号ＳＰとポンプ信号ＰＵＭＰの組み合わせにより、図９に示すような４つの動作を実現するので、これについて説明する。
図９によれば、「データの入力動作」の場合には、オンオフ信号ＳＰは「０」でポンプ信号ＰＵＭＰは「０」であり、「データのラッチ動作」の場合には「１」と「０」であり、「データの読み出し動作」の場合には「０」と「１」であり、「分極書き込み動作」の場合には「１」と「１」である。
【００８４】
この第３実施形態において、第２実施形態における図６に示す各動作に対応する各動作を実現する場合には、図９に示す動作のうちからその対応する動作を選択すれば良い。
また第３実施形態において、第２実施形態における図７に示す各動作に対応する各動作を実現する場合には、図９に示す動作のうちからその対応する動作を選択すれば良い。
【００８５】
次に、本発明の第４実施形態の構成について、図１１を参照して説明する。
この第４実施形態に係る不揮発性記憶装置１Ｂは、図１に示す第１実施形態を基本とし、これに図１１に示すようなオンオフ自在なスイッチ素子であるＭＯＳトランジスタＭ７を追加し、ラッチ回路５の出力データＤＯＵＴを強誘電体メモリ２に帰還できる帰還回路を設け、これによりその出力データＤＯＵＴを強誘電体メモリ２に再書き込みできるようにした。
【００８６】
すなわち、ＭＯＳトランジスタＭ７を、ラッチ回路５の出力端子と強誘電体メモリ２のノードＱとの間に接続するようにした。また、ＭＯＳトランジスタＭ７のゲートには、制御端子１４に供給されるオンオフ信号ＤＳＲを印加し、これによりＭＯＳトランジスタＭ７のオンオフ制御を行うようにした。さらに、コンパレータ３は、差動対からなるＮ型のＭＯＳトランジスタＭ２１，Ｍ２２と、カレントミラーを構成するＰ型のＭＯＳトランジスタＭ２３，Ｍ２４とから構成されている。
【００８７】
なお、この第４実施形態の他の部分の構成は図１の回路の構成と同一であるので、その同一の構成要素については、同一符号を付してその説明は省略する。
また、このような再書き込みを行うための帰還回路は、図５に示す第２実施形態に追加するようにしても良い。
次に、このような構成からなる第４実施形態の動作について、図１１〜図１３を参照して説明する。
【００８８】
図１２は、この第４実施形態の通常の動作時の各部の波形図であり、この通常動作時には、オンオフ信号ＤＳＲはＬレベルであり、ＭＯＳトランジスタＭ７はオフ状態にある。
従って、この図１２の各部の波形図は、図２の第１実施形態における通常の動作時の各部の波形図と同じであるので、第４実施形態の通常動作は、上述した第１実施形態の通常動作と同じになる。
【００８９】
図１３は、この第４実施形態において、強誘電体キャパシタＣに保持されたデータの読み出しの際の各部の波形図である。この図１３（Ａ）（Ｂ）は、第１実施形態が、強誘電体キャパシタＣに保持されたデータの読み出しの際の各部の波形を示す図３（Ａ）（Ｂ）に対応する。
図３の期間Ｔ３において、強誘電体キャパシタＣからデータを読み出したときに、分極方向が変化し、その後も変化したままとなっている。これは破壊読み出しを意味し、強誘電体キャパシタＣに保持されていた「１」のデータが消えたことになる。そこで、この第４実施形態では、後述のように、ＭＯＳトランジスタＭ７を利用して、その消えたデータをもう一度強誘電体キャパシタＣに書き込むようにした。
【００９０】
図１３の期間Ｔ１は電源がオフの状態、図１３の期間Ｔ２は強誘電体キャパシタＣのデータの読み出し前の準備状態（図２の期間Ｔ４のラッチ状態に同じ）、図１３の期間Ｔ３はそのデータの読み出しの状態である。また、図１３に示すように、上記の期間Ｔ１〜Ｔ３では、オンオフ信号ＤＳＲはＬレベルであり、ＭＯＳトランジスタＭ７はオフ状態にある。
【００９１】
従って、図１３の期間Ｔ１〜Ｔ３の各部の波形は、図３の期間Ｔ１〜Ｔ３の各部の波形と同じであるので、第４実施形態の期間Ｔ１〜Ｔ３の各部の動作は、上述した第１実施形態の期間Ｔ１〜Ｔ３の各部の動作と同じになる。
図１３の期間Ｔ４では、強誘電体キャパシタＣの分極方向の書き込みを行い、図１３の期間Ｔ５では、強誘電体キャパシタＣへデータの書き込みを行い、図１３の期間Ｔ６ではその書き込んだデータのラッチ動作を行う。
【００９２】
ここで、図１３の期間Ｔ５では、図示のように、オンオフ信号ＤＳはＬレベルでＭＯＳトランジスタＭ１はオフ、オンオフ信号ＤＳＲはＨレベルでＭＯＳトランジスタＭ２がオンとなっている。このため、ラッチ回路５でラッチされる出力データＤＯＵＴが、強誘電体キャパシタＣの保持データとして入力されることになる。
【００９３】
このとき、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、クロックドインバータ４には電源電圧ＶＤＤが供給されずにクロックドインバータ４は動作停止の状態にある。
出力データＤＯＵＴは、図１３の期間Ｔ３で読み出したデータ（強誘電体キャパシタＣで保持していた「１」のデータ）であるので、この消えたデータが再書き込みされたことがわかる。
【００９４】
以上説明したように、この第４実施形態によれば、強誘電体キャパシタＣのデータを読み出しする際に、その読み出したデータの再書き込み（リライト）ができ、そのデータを何度読み出してもそのデータの保持ができる。
次に、本発明の第５実施形態の構成について、図１４を参照して説明する。
この第５実施形態に係る不揮発性記憶装置１Ｃは、図１１に示す第４実施形態を基本とし、図１４に示すように、図１１のコンパレータ３を省略し、ラッチ回路５にＭＯＳトランジスタＭ８，Ｍ９からなる電子スイッチ１５を含ませるようにしたものである。
【００９５】
ラッチ回路５は、図１４に示すように、インバータＩＮＶ１，ＩＮＶ２を相互に接続させたフリップフロップと、そのフリップフロップのループ内に挿入された電子スイッチ１５とからなる。
電子スイッチ１５は、Ｎ型のＭＯＳトランジスタＭ８とＰ型のＭＯＳトランジスタＭ９とを図示のように組み合わせたものである。そして、ＭＯＳトランジスタＭ８のゲートにはオンオフ信号ＬＴＨＸが印加され、これによりＭＯＳトランジスタＭ８のオンオフ制御を行うようにした。また、ＭＯＳトランジスタＭ９のゲートにはオンオフ信号ＬＴＨが印加され、これによりＭＯＳトランジスタＭ９のオンオフ制御を行うようにした。
【００９６】
この第５実施形態では、図１１に示すコンパレータ３を省略するようにしたので、ノードＱの電圧レベルの２値化（Ｈレベル／Ｌレベルの判定）する機能は、クロックドインバータ４が直接行うようになっている。従って、この場合には、その２値化の際の基準電圧ＶＲＥＦは、クロックドイバータ４の有するしきい値電圧となる。
【００９７】
次に、このような構成からなる第５実施形態の動作について、図面を参照して説明する。
この第５実施形態では、図１１に示す第４実施形態とは回路構成に上記のような差異があるが、その各部に供給される制御信号は第４実施形態の場合と同じとなる。このため、第５実施形態の通常動作時の各部の信号波形は、図１２に示すようになり、その保持データの読み出し時の各部の信号波形は、図１３に示すようになる。そこで、以下の動作説明では、図１２、図１３などを参照しながら行う。
【００９８】
まず、図１２を参照して、この第５実施形態の通常動作について説明する。
図１２において、期間Ｔ１では強誘電体キャパシタＣに分極を書き込む動作を行い、その等価回路は図１５のようになる。また、期間Ｔ２，Ｔ３では入力データＤＩＮの書き込みと出力動作を行い、その等価回路は図１６のようになる。さらに、期間Ｔ４ではその書き込んだデータの保持を行い、その等価回路は図１７のようになる。以下にこれらの各動作について順に説明する。
【００９９】
まず、図１２の期間Ｔ１では、オンオフ信号ＤＳはＬレベルであるので、ＭＯＳトランジスタＭ１はオフの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＨレベルにあるので、ＭＯＳトランジスタＭ２はオン状態にあり、ノードＱはグランドＧＮＤに接続されてＬレベルとなる。このときには、ポンプ信号ＰＵＭＰは、Ｈレベルである。
【０１００】
また、期間Ｔ１では、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルである。このため、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオフとなって、クロックドインバータ４には電源電圧ＶＤＤが供給されない状態となり、かつ、ＭＯＳトランジスタＭ８，Ｍ９はいずれもオンとなって、電子スイッチ１５はオンとなる。このとき、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ７はオフである。
【０１０１】
さらに、期間Ｔ１では、出力データＤＯＵＴは、前状態が定義されていないので、図示のように不定である。
以上により、強誘電体キャパシタＣは、制御端子１２に接続される側の端子がポンプ信号ＰＵＭＰによりＨレベルの電圧が印加され、ノードＱに接続される側の端子がグランドに接続されてＬレベルの電圧が印加されることになる。このときの強誘電体キャパシタＣの分極方向を、図１２に示すように上向きの矢印「↑」とする。
【０１０２】
以上の説明により、図１２の期間Ｔ１では、強誘電体キャパシタＣに「↑」の向きの分極を書き込む動作をしていることになる。このとき、ＭＯＳトランジスタＭ１はオフであるので、入力データＤＩＮは、図１２に示すようにＨレベルまたはＬレベルのいずれであっても良い。
次に、図１２の期間Ｔ２，Ｔ３では、オンオフ信号ＤＳはＨレベルになるので、ＭＯＳトランジスタＭ１はオンの状態になり、入力データＤＩＮは強誘電体メモリ２には入力される。このとき、オンオフ信号ＳＰはＬレベルになるので、ＭＯＳトランジスタＭ２はオフ状態になる。この結果、ノードＱのレベルは、入力データＤＩＮに対応するレベルになる。また、このときには、ポンプ信号ＰＵＭＰは、Ｌレベルとなる。
【０１０３】
また、期間Ｔ２，Ｔ３では、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルになる。このため、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオンとなり、クロックドインバータ４には電源電圧ＶＤＤが供給されて動作状態になり、かつ、ＭＯＳトランジスタＭ８，Ｍ９はいずれもオフとなって、電子スイッチ１５はオフとなる。このとき、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ７はオフである。
【０１０４】
この期間Ｔ２，Ｔ３における等価回路は、図１６に示すようになる。
ここで、期間Ｔ２では、入力データＤＩＮがＨレベルであるので、ノードＱはＨレベルとなる。また、期間Ｔ３では、入力データＤＩＮがＬレベルであるのでノードＱはＬレベルとなる。
いま、入力データＤＩＮがＨレベルのとき、これに対応する出力データＤＯＵＴを検討すると以下のようになる。
【０１０５】
このときには、クロックドインバータ４は動作状態であるので、インバータとして動作することになる。従って、ノードＱの電位がＨレベルであり、この電位が基準電圧ＶＲＥＦ（クロックドインバータ４の有するしきい値電圧）を上回るので、そのＨレベルの電位はクロックドインバータ４で反転されて、クロックドインバータ４の出力Ｑ１はＬレベルとなる。
【０１０６】
ここで、クロックドインバータ４の出力Ｑ１は、図１６に示すように、ラッチ回路５のインバータＩＮＶ１にのみ供給され、その出力Ｑ１はＬレベルであるので、ラッチ回路５の出力である出力データＤＯＵＴはＨレベルとなる。
なお、入力データＤＩＮがＬレベルのとき（期間Ｔ３の場合）、これに対応する出力データＤＯＵＴを検討すると、図示のようにＬレベルとなる。
【０１０７】
次に、このときの強誘電体キャパシタＣの分極方向について検討する。
期間Ｔ２のように、入力データＤＩＮがＨレベルの場合には、ノードＱがＨレベル、ポンプ信号ＰＵＭＰがＬレベルであるので、強誘電体キャパシタＣの分極方向は図示のように下向きとなる。
一方、期間Ｔ３のように、入力データＤＩＮがＬレベルの場合には、ノードＱがＬレベル、ポンプ信号ＰＵＭＰがＬレベルであるので、強誘電体キャパシタＣの両端には電位差が生ぜず、その分極方向は期間Ｔ１の状態から変化せずに上向きのままとなる。
【０１０８】
以上の説明から明らかなように、図１２の期間Ｔ２では、入力データＤＩＮとしてＨレベルが入力され、その出力データＤＯＵＴがＨレベルであり、かつ、強誘電体キャパシタＣにはＨレベルのデータとして分極方向が下向きの電荷が保持される。
一方、図１２の期間Ｔ３では、入力データＤＩＮとしてＬレベルが入力され、その出力データＤＯＵＴがＬレベルであり、かつ、強誘電体キャパシタＣにはＬレベルのデータとして分極方向が上向きの電荷が保持される。
【０１０９】
このように、強誘電体キャパシタＣに保持されたデータは、電源をオフにしても消えずに保存される。
次に、図１２の期間Ｔ４では、オンオフ信号ＤＳはＬレベルであるので、ＭＯＳトランジスタＭ１はオフであり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＨレベルにあるので、ＭＯＳトランジスタＭ２はオン状態にあり、ノードＱはグランドＧＮＤに接続されてＬレベルとなる。また、このときには、ポンプ信号ＰＵＭＰは、Ｌレベルである。
【０１１０】
また、期間Ｔ４では、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルである。このため、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオフとなって、クロックドインバータ４は不動作状態であり、かつ、ＭＯＳトランジスタＭ８，Ｍ９はいずれもオンとなって、電子スイッチ１５はオンとなる。このとき、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ７はオフとなる。
【０１１１】
この期間Ｔ４における等価回路は、図１７に示すようになる。
以上により、ポンプ信号ＰＵＭＰがＬレベルでノードＱの電位がＬレベルであるので、強誘電体キャパシタＣの両端は、その電圧がともにＬレベルで電位差のない状態となる。このときには、ノードＱはＬレベルとなるが、クロックドインバータ４は動作停止状態であるので、ノードＱの電位はクロックドインバータ４の出力Ｑ１には反映されない。従って、ラッチ回路５で保持されたデータが変化することはない。
【０１１２】
また、このラッチ回路５の出力データＤＯＵＴの保持は、強誘電体キャパシタＣの両端に電位差のない状態で行われる。勿論、このときには、強誘電体キャパシタＣの両端に電位差がないので、その分極方向に変化は起こらない。
なお、図１２の例では、図１２の期間Ｔ２の後でのみ期間Ｔ４のラッチ動作を行っているが、図１２の期間Ｔ３の後に期間Ｔ４のラッチ動作を行うようにしても良い。この場合には、出力データＤＯＵＴのＬレベルと、強誘電体キャパシタＣの分極方向が上向きのまま変化せずにラッチが行われることになる。
【０１１３】
次に、図１３を参照して、強誘電体キャパシタＣに保持されたデータの読み出し動作時について説明する。
ここで、図１３（Ａ）は保持データが「１」の場合の読み出し動作時の各部の波形図であり、図１３（Ｂ）は保持データが「０」の場合の読み出し動作時の各部の波形図である。
【０１１４】
図１３において、期間Ｔ１は電源がオフの状態である。
期間Ｔ２は、強誘電体キャパシタＣの保持データの読み出し前の準備（図１２の期間Ｔ４のラッチ状態に相当）である。ただし、オンオフ信号ＬＴＨがＨレベル、オンオフ信号ＬＴＨＸがＬレベルであれば、その保持データの読み出しは可能である。しかし、この例では、信号の設定の組み合わせを減らすために、図１２の期間Ｔ４におけるラッチ動作と同じ設定を行っている。
【０１１５】
期間Ｔ３は、保持データの読み出し状態を示している。
次に、図１３の期間Ｔ１，Ｔ２，Ｔ３の各動作を以下に詳述する。
まず、図１３の期間Ｔ１では、電源がオフであるので、図１３に示すように各部の信号が全てＬレベルとなっている。この状態において、強誘電体キャパシタＣの分極方向は、データ「１」を保持しているときには、図１２の説明により下向きであり、データ「０」を保持しているときには、上向きとなる。
【０１１６】
次に、図１３の期間Ｔ２の動作について説明するが、このときの等価回路は図１７に示すようになる。
この期間Ｔ２では、オンオフ信号ＳＰがＨレベル、オンオフ信号ＬＴＨＸがＬレベルあり、他の信号はＬレベルであるので、これは図１２の期間Ｔ４の状態に同じである。
【０１１７】
従って、期間Ｔ２では、強誘電体キャパシタＣの両端は、いずれもＬレベルとなっている。また、出力データＤＯＵＴは不定の状態である。さらに、強誘電体キャパシタＣの両端はＬレベルになっているので、分極の方向に変化は生じない。その分極の方向は、データ「１」を保持しているときは下向きのままであり、データ「０」を保持しているときは上向きのままである。
【０１１８】
ここで、期間Ｔ２において、強誘電体キャパシタＣの両端をＬレベルとするのは、保持データの読み出し条件を同じにするための固定電圧（この場合にはＬレベルの電圧）にするためであり、また、強誘電体キャパシタＣの分極を破壊しないためである。
次に、図１３の期間Ｔ３の動作について説明するが、このときの等価回路は図１８のようになる。
【０１１９】
この期間Ｔ３では、オンオフ信号ＤＳはＬレベルであるので、ＭＯＳトランジスタＭ１はオフであり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ２はオフ状態になる。また、このときには、ポンプ信号ＰＵＭＰは、Ｈレベルとなる。
【０１２０】
また、期間Ｔ３では、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルである。このため、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオンになって、クロックドインバータ４は動作状態となり、かつ、ＭＯＳトランジスタＭ８，Ｍ９はいずれもオフとなって、電子スイッチ１５はオフとなる。このとき、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ７はオフとなる。
【０１２１】
従って、この期間Ｔ３における等価回路は、図１８に示すようになる。
以上により、図１３の期間Ｔ３は、ポンプ信号ＰＵＭＰをＨレベルにし、これを強誘電体キャパシタＣに印加し、ノードＱの電位の変化からデータを読み出している。
次に、強誘電体キャパシタＣからのデータ出力動作について、図４および図１３を参照して説明する。
【０１２２】
まず、保持データが「１」の場合の読み出し動作について、図１３（Ａ）を参照して説明する。
図１３（Ａ）の期間Ｔ２から期間３への遷移では、分極方向に変化があるので、図４（ｅ）に示す状態になり、ノードＱのレベルは高電圧となる。このとき、クロックドインバータ４は動作状態であるので、その高電圧はクロックドインバータ４で反転されてその出力Ｑ１はＬレベルとなり、ラッチ回路５の出力データＤＯＵＴはＨレベルとなる。
【０１２３】
次に、保持データが「０」の場合の読み出し動作について、図１３（Ｂ）を参照して説明する。
図１３（Ｂ）の期間Ｔ２から期間３への遷移では、分極方向に変化がないので、図４（ｃ）に示す状態になり、ノードＱのレベルは低電圧となる。このとき、その低電圧はクロックドインバータ４で反転されてその出力Ｑ１はＨレベルとなり、ラッチ回路５の出力データＤＯＵＴはＬレベルとなる。
【０１２４】
次に、図１３の期間Ｔ４では、強誘電体キャパシタＣの分極方向の書き込みを行う。これは、図１３の期間Ｔ３において、強誘電体キャパシタＣに書き込まれていた分極方向のデータが破壊されたので、再書き込みを行うために、まず強誘電体キャパシタに分極を書き込む必要があるためである。
次に、図１３の期間Ｔ５では、強誘電体キャパシタＣへのデータの書き込みを行い、このときに等価回路は図１９に示すようになる。
【０１２５】
期間Ｔ５では、オンオフ信号ＤＳはＬレベルであるので、ＭＯＳトランジスタＭ１はオフであり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ２はオフとなる。また、このときには、ポンプ信号ＰＵＭＰは、Ｌレベルである。
また、期間Ｔ５では、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルである。このため、ＭＯＳトランジスタＭ４，Ｍ５はいずれもオフとなって、クロックドインバータ４は不動作状態であり、かつ、ＭＯＳトランジスタＭ８，Ｍ９はいずれもオンとなって、電子スイッチ１５はオンとなる。このとき、オンオフ信号ＤＳＲはＨレベルであるので、ＭＯＳトランジスタＭ７はオンとなる。
【０１２６】
したがって、この期間Ｔ５における等価回路は、図１９に示すようになる。
このため、期間Ｔ５では、ラッチ回路５でラッチされる出力データＤＯＵＴが、強誘電体キャパシタＣに書き込まれることになる。すなわち、図１３（Ａ）の場合には、強誘電体キャパシタＣに出力データＤＯＵＴのＨレベルの電圧が印加され、下向きの分極方向のデータが入力される。また、図１３（Ｂ）の場合には、強誘電体キャパシタＣに出力データＤＯＵＴのＬレベルの電圧が印加され、上向きの分極方向のデータのままとなる。これにより、強誘電体キャパシタＣは、データを読み出す前の状態になる。
【０１２７】
以上説明したように、この第５実施形態によれば、強誘電体キャパシタＣのデータを読み出しする際に、その読み出したデータの再書き込み（リライチ）ができ、そのデータを何度読み出してもそのデータの保持ができる。従って、この第５実施形態は、図１１に示す第４実施形態と全く同じ機能と備えていることになる。
【０１２８】
次に、図１４に示す第５実施形態の利点について、図１１に示す第４実施形態と比較して説明する。
（１）第５実施形態は、第４実施形態よりも消費電力が少ない。
図１１に示す第４実施形態では、クロックドインバータ４とラッチ回路５のインバータＩＮＶ２とのドライブ能力の差によって駆動させている。しかし、第４実施形態は、図１６および図１８から明らかのように、クロックドイバータ４の動作時に、クロックドインバータ４とインバータＩＮＶ２とが電気的に接続されない。このため、第４実施形態では、インバータＩＮＶ２を駆動するための電流が不要となり、消費電力の低減に寄与できる。
（２）第５実施形態では、第４実施形態で使用されるコンパレータ（図１１参照）が不要である。
【０１２９】
図１１に示す第４実施回路では、クロックドインバータ４とラッチ回路５のインバータＩＮＶ２とのドライブ能力の差によって駆動させているので、安定動作させるためにクロックドインバータ４を構成するＭＯＳトランジスタＭ３〜Ｍ６のトランジスタサイズを大きくする必要がある。そのトランジスタサイズを大きくすると、ＭＯＳトランジスタＭ３〜Ｍ６の寄生容量が大きくなるので、データ読み出し時の浮遊容量Ｃ１が大きくなる（図４参照）。
【０１３０】
浮遊容量Ｃ１が大きくなることは、データの読み出し時にノードＱの出力電圧が低くなり、ＨレベルまたはＬレベル時の出力電圧の電位差ΔＶが小さくなる。このため、ノードＱの出力電圧を、コンパレータを使用せずにインバータで２値化するのは難しくなる。
これからわかるように、第４実施形態でもインバータによりその出力電圧の検出（２値化）は可能であるが、第５実施形態の方が、インバータでの検出がより安定となる。このため、第５実施形態では、コンパレータを省略することができる。
【０１３１】
次に、本発明の第６実施形態の構成について、図２０を参照して説明する。
この第６実施形態に係る不揮発性記憶装置１Ｄは、図１４に示す第５実施形態を基本とし、図１４のクロックドインバータ４を、図２０に示すように、インバータ４Ａおよび電子スイッチ４Ｂに置き換え、これらを強誘電体メモリ２とラッチ回路５との間に設けるようにしたものである。
【０１３２】
図１４に示すクロックドインバータ４は、図示のように、ＭＯＳトランジスタＭ３，Ｍ６からなるＣＭＯＳインバータを有し、このＣＭＯＳインバータの両端に設けたＭＯＳトランジスタＭ４，Ｍ５をオンオフ制御して電源電圧ＶＤＤの供給制御を行うことにより、ＣＭＯＳインバータの動作が制御できるようになっている。
【０１３３】
そこで、この第６実施形態に係る不揮発性記憶装置１Ｄは、図１４に示すクロックドインバータ４を、図２０に示すように、ＭＯＳトランジスタＭ３，Ｍ６からなるインバータ４Ａと、ＭＯＳトランジスタＭ４，Ｍ５からなる電子スイッチ４Ｂとに置き換え、クロックドインバータ４と実質的に同一の機能を実現するようにした。
【０１３４】
すなわち、インバータ４Ａは、Ｎ型のＭＯＳトランジスタＭ３とＰ型のＭＯＳトランジスタＭ６を組み合わせたＣＭＯＳインバータからなり、その一端側に電源電圧ＶＤＤが印加され、その他端側がグランドＧＮＤに接続されている。また、インバータ４Ａの入力側は図１４に示す強誘電体メモリ２の出力側と接続され、インバータ４Ａの出力側は電子スイッチ４Ｂの一端側に接続されている。
【０１３５】
電子スイッチ４Ｂは、Ｎ型のＭＯＳトランジスタＭ４とＰ型のＭＯＳトランジスタＭ５とを並列して構成され、その一端側がインバータ４Ａの出力側に接続され、その他端側がラッチ回路５の入力側に接続されている。そして、ＭＯＳトランジスタＭ４のゲートにはオンオフ信号ＬＴＨが印加され、ＭＯＳトランジスタＭ４のオンオフ制御を行うようになっている。また、ＭＯＳトランジスタＭ５のゲートにはオンオフ信号ＬＴＨＸが印加され、ＭＯＳトランジスタＭ５のオンオフ制御を行うようになっている。
【０１３６】
なお、この第６実施形態の上記以外の構成は、図２０には描かれていないが、図１４に示す第５実施形態の構成と同じであるので、その説明は省略する。
次に、本発明の第７実施形態の構成について、図２１を参照して説明する。
この第７実施形態に係る不揮発性記憶装置１Ｅは、図１に示す第１実施形態を基本とし、図１のクロックドインバータ４を、図２１に示すように、インバータ４Ａおよび電子スイッチ４Ｂに置き換え、これらをコンパレータ３とラッチ回路５との間に直列に設けるようにしたものである。
【０１３７】
この第７実施形態の構成の基本的な考え方は、図２０に示す第６実施形態と同じ考え方に基づくものであるので、その説明は省略する。
図２１に示すように、インバータ４Ａは、図２０に示すインバータ４Ａと同様に構成されている。また、インバータ４Ａの入力側は図１に示すコンパレータ３の出力側と接続され、インバータ４Ａの出力側は電子スイッチ４Ｂの一端側に接続されている。さらに、図２１に示す電子スイッチ４Ｂは、図２０に示す電子スイッチ４Ｂと同様に構成されている。
【０１３８】
なお、この第７実施形態の上記以外の構成は、図２１には描かれていないが、図１に示す第１実施形態の構成と同じであるので、その説明は省略する。
なお、クロックドインバータ４を、インバータ４Ａおよび電子スイッチ４Ｂに置き換える構成は、上記のように第１実施形態に適用するのみならず、図５や図１１に示す各実施形態に適用するようにしても良い。
【０１３９】
以上説明した本発明の不揮発性記憶装置の第１実施形態〜第７実施形態は、データを読み書き自在な不揮発性メモリとして使用できる。このため、上記の第１実施形態〜第７実施形態は、本発明の電子機器に適用できる。
そこで、本発明の電子機器に、上記の第１実施形態〜第７実施形態を適用した場合について説明する。
【０１４０】
この場合には、電子装置は、データを読み書き自在な不揮発性メモリを含み、その不揮発性メモリに各種のデータが書き換え自在に構成されている。そして、その不揮発性メモリとして、本発明の不揮発性記憶装置の第１実施形態〜第７実施形態を適用するようにした。このような構成によれば、その各実施形態の効果が発揮できる電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性記憶装置の第１実施形態の構成を示す回路図である。
【図２】その第１実施形態の通常動作時の各部の信号波形例を示す波形図である。
【図３】その第１実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。
【図４】図１の強誘電体キャパシタからのデータの読み出しを説明するための説明図である。
【図５】本発明の不揮発性記憶装置の第２実施形態の構成を示す回路図である。
【図６】その第２実施形態の通常動作時の各部の信号波形例を示す波形図である。
【図７】その第２実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。
【図８】本発明の不揮発性記憶装置の第３実施形態の構成を示す回路図である。
【図９】その第３実施形態の動作を説明するための説明図である。
【図１０】図１の第１実施形態において、２つのデータを保持するため動作を説明する際の各部の信号波形例を示す波形図である。
【図１１】本発明の不揮発性記憶装置の第４実施形態の構成を示す回路図である。
【図１２】その第４実施形態の通常動作時の各部の信号波形例を示す波形図である。
【図１３】その第４実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。
【図１４】本発明の不揮発性記憶装置の第５実施形態の構成を示す回路図である。
【図１５】その第５実施形態の通常動作時の等価回路である。
【図１６】その第５実施形態の通常動作時の他の等価回路である。
【図１７】その第５実施形態の通常動作時のさらに他の等価回路である。
【図１８】その第５実施形態のデータの読み出し時の等価回路である。
【図１９】その第５実施形態のデータの再書き換え時の等価回路である。
【図２０】本発明の不揮発性記憶装置の第６実施形態の構成を示す回路図である。
【図２１】本発明の不揮発性記憶装置の第７実施形態の構成を示す回路図である。
【図２２】従来装置の構成を示す回路図である。
【図２３】その従来装置の通常動作時の各部の信号波形例を示す波形図である。
【図２４】その従来装置の保持データの読み出し時の各部の信号波形例を示す波形図である。
【図２５】その従来装置の保持データの読み出し時の各部の他の信号波形例を示す波形図である。
【符号の説明】
Ｃ・・・・強誘電体キャパシタ、Ｍ１〜Ｍ９・・・・ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２・・・・インバータ、ＤＩＮ・・・・入力データ、ＤＯＵＴ・・・・出力データ、ＰＵＰ・・・・ポンプ信号、１、１Ａ〜１Ｅ・・・・不揮発性記憶装置、２・・・・強誘電体メモリ、３・・・・コンパレータ、４・・・・クロックドインバータ、４Ａ・・・・インバータ、４Ｂ・・・・電子スイッチ、５・・・・ラッチ回路、６・・・・入力端子、７・・・・出力端子、１５・・・・電子スイッチ。
【図１】
2005044412.tif 000003
【図２】
2005044412.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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