(57)【要約】【課題】  従来のプラズマディスプレイ装置は、表示画像に応じてＰＤＰの負荷が高くなることがあるが、そのような高負荷時のＰＤＰを有効に駆動するものとはいえなかった。【解決手段】  入力端子Ｖinから入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路651と、該入力信号のバックエッジを遅延させるバックエッジ遅延回路751と、該フロントおよびバックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子とを備え、該フロントエッジ遅延回路は第１の抵抗RA1および第１の容量CA1をから成る第１の時定数回路を備え、該バックエッジ遅延回路は第２の抵抗RA2および第２の容量CA2から成る第２の時定数回路を備え、該駆動制御信号は該第１の時定数回路の出力信号および該第２の時定数回路の出力信号を合成する信号合成回路AND1により生成されるように構成する。【選択図】      図１２
2005331584.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、
前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子とを備える容量性負荷駆動回路であって、
前記フロントエッジ遅延回路は、第１の抵抗および第１の容量をから成る第１の時定数回路を備え、
前記バックエッジ遅延回路は、第２の抵抗および第２の容量から成る第２の時定数回路を備え、
前記駆動制御信号は、前記第１の時定数回路の出力信号および前記第２の時定数回路の出力信号を合成する信号合成回路により生成されることを特徴とする容量性負荷駆動回路。
【請求項２】
請求項１に記載の容量性負荷駆動回路において、前記第１の時定数回路および前記第２の時定数回路のいずれか一方、または、両方の前段にバッファ回路を設けたことを特徴とする容量性負荷駆動回路。
【請求項３】
請求項１に記載の容量性負荷駆動回路において、前記第１の時定数回路における前記第１の抵抗の値を調整することによってフロントエッジの遅延時間を調整し、且つ、前記第２の時定数回路における前記第２の抵抗の値を調整することによってバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【請求項４】
表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
該第１の信号ラインへ前記第１の電位を供給するための第１のスイッチ素子と、
該第１のスイッチ素子を駆動するための第１のドライブ回路と、
前記第１の信号ラインへ第２の電位を供給するための第２のスイッチ素子と、
該第２のスイッチ素子を駆動するための第２のドライブ回路と、
前記容量性負荷の一端に前記第１の電位とは異なる第３の電位を供給するための第２の信号ラインと、
前記第１の信号ラインと前記第２の信号ラインとの間に接続され、前記第１および第２の電位よりも低い電位を該第１の信号ラインに供給可能な第１のコンデンサと、
前記第２の信号ラインに前記第２の電位を供給するための第３のスイッチ素子と、
該第３のスイッチ素子を駆動するための第３のドライブ回路と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
該第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
該第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ラインおよび前記第２の信号ラインの少なくとも一方と前記第２の電位を供給する供給ラインとの間に接続されたコイル回路とを備え、さらに、
前記第１〜第５のドライブ回路のいずれかのドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【請求項５】
複数のＸ電極と、
該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えるプラズマディスプレイ装置であって、
前記Ｘ電極駆動回路または前記Ｙ電極駆動回路に対して、請求項１〜４のいずれか１項に記載の容量性負荷駆動回路を適用したことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷駆動回路およびプラズマディスプレイ装置に関し、特に、プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）の画素のような容量性負荷を駆動する容量性負荷駆動回路およびプラズマディスプレイ装置に関する。
【０００２】
近年、薄型の表示装置としてプラズマディスプレイ装置が実用化されている。プラズマディスプレイパネルの各画素のような容量性負荷を駆動する容量性負荷駆動回路において、遅延回路によって遅延時間を調整すると、サステインパルスのパルス幅がばらつく可能性がある。例えば、サステインパルスのパルス幅が大きくなると、タイムマージンの減少や異常電流の発生等が生じる。一方、サステインパルスのパルス幅が小さくなると、サステイン電圧の立ち上がりおよび立ち下がり波形にノイズが重畳されて、プラズマディスプレイ装置における動作マージンが減少し、また、画面のチラツキが発生する。そこで、遅延回路によって遅延時間を調整した場合等に生じる出力パルス幅変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路の提供が要望されている。さらに、タイムマージンの減少や、異常電流およびノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置の提供も要望されている。
【背景技術】
【０００３】
近年、プラズマディスプレイパネルは、自己発光型であるため視認性がよく、薄型で大画面表示および高速表示が可能であることから、ＣＲＴに替わる表示パネルとして実用化されている。
【０００４】
図１は本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図であり、一般的な三電極面放電交流駆動型のプラズマディスプレイ装置を示すものである。図１において、参照符号１０はＰＤＰ、１１は第１の電極（Ｘ電極）、１２は第２の電極（Ｙ電極）、１３はアドレス電極、そして、１４はスキャンドライバを示している。
【０００５】
図１に示されるように、一般的なＰＤＰ１０は、ｎ本のＸ電極１１とＹ電極１２（Ｙ１〜Ｙｎ）とを隣接して交互に配置して、ｎ組のＸ電極１１とＹ電極１２の組を形成し、各組のＸ電極１１とＹ電極１２の間で表示のための発光を行う。Ｙ電極とＸ電極は表示電極と呼ばれるが、維持電極またはサステイン電極とも呼ばれることもある。ｍ本のアドレス電極１３（Ａ１〜Ａｍ）は、表示電極と垂直な方向に設けら、各アドレス電極１３とＸ電極１１およびＹ電極１２の各組との交点部分にそれぞれ表示セルが形成される。
【０００６】
Ｙ電極１２は、スキャンドライバ１４に接続されている。スキャンドライバ１４にはＹ電極の本数分のスイッチ１６が設けられており、アドレス期間には走査信号発生回路１５からのスキャンパルスが順に印加されるように切り換えられ、維持放電期間には、Ｙサステイン回路１９からのサステインパルスが同時に印加されるように切り換えられる。Ｘ電極１１はＸサステイン回路１８に共通に接続され、また、アドレス電極１３はアドレスドライバ１７に接続される。画像信号処理回路２１は、画像信号をプラズマディスプレイ装置内部での動作に適した形式に変換した後、アドレス回路１７に供給する。駆動制御回路２０は、プラズマディスプレイ装置の各部を制御する信号を発生して供給する。
【０００７】
図２は図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【０００８】
プラズマディスプレイ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フィールドと称する。階調表示を行う場合には、１フィールドをさらに複数のサブフィールドに分割し、表示セル毎に発光するサブフィールドを組み合わせて表示を行う。各サブフィールドは、全表示セルを初期化するリセット期間と、全表示セルを表示する画像に対応した状態に設定するアドレス期間と、設定された状態に応じて各表示セルを発光させる維持放電（サステイン）期間とで構成される。維持放電期間には、Ｘ電極とＹ電極に交互に維持（サステイン）パルスが印加され、アドレス期間に発光するように設定された表示セルで維持放電が行なわれ、これが表示のための発光になる。
【０００９】
プラズマディスプレイ装置では、維持放電期間に、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にプラズマディスプレイ装置の消費電力は大きく、省電力化が要望されている。
【００１０】
図３は本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図であり、ＡＬＩＳ方式（Alternate Lighting of surface method）のプラズマディスプレイ装置を示すものである。
【００１１】
図３に示されるように、ＡＬＩＳ方式のＰＤＰでは、ｎ本のＹ電極（第２の電極）１２−Ｏおよび１２−Ｅとｎ＋１本のＸ電極（第１の電極）１１−Ｏおよび１１−Ｅを隣接して交互に配置し、全ての表示電極（Ｙ電極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１本の表示電極で、２ｎ本の表示ラインが形成される。つまり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数で２倍の精細度が実現できる。また、放電空間を無駄なく使用でき、さらに、電極などによる遮光が小さいため高い開口率が得られ、高輝度が実現できるという特徴を有する。なお、ＡＬＩＳ方式では、全ての表示電極間を表示のための放電に利用するが、それらの放電を同時に発生することはできない。そこで、表示を奇数ラインと偶数ラインで時間的に分割する、いわゆるインターレース走査を行う。奇数フィールドでは奇数番目の表示ラインで表示を行い、偶数フィールドでは偶数番目の表示ラインで表示を行って、全体として奇数フィールドと偶数フィールドの表示を合わせた表示を得るようになっている。
【００１２】
Ｙ電極はスキャンドライバ１４に接続されている。スキャンドライバ１４にはスイッチ１６が設けられており、アドレス期間には順にスキャンパルスが印加されるように切り換えられ、維持放電期間には、奇数のＹ電極１２−Ｏは第１のＹサステイン回路１９−Ｏに、偶数のＹ電極１２−Ｅは第２のＹサステイン回路１９−Ｅに接続されるように切り換えられる。このとき、奇数のＸ電極１１−Ｏは第１のＸサステイン回路１８−Ｏに、偶数のＸ電極１１−Ｅは第２のＸサステイン回路１８−Ｅに接続される。また、アドレス電極１３は、アドレスドライバ１７に接続される。画像信号処理回路２１と駆動制御回路２０は、図１で説明したのと同様の動作を行う。
【００１３】
図４は図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図であり、図４（ａ）は奇数フィールドの波形を示し、また、図４（ｂ）は偶数フィールドの波形を示す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを印加し、電極Ｘ１とＹ２をグランドレベルとし、電極Ｘ１とＹ１間および電極Ｘ２とＹ２間で、すなわち、奇数表示ラインで放電を行なわせる。このとき、偶数表示ラインの電極Ｙ１とＸ２の間の電位差はゼロであり、放電は発生しない。同様に、偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加し、電極Ｙ１とＸ２をグランドレベルとし、電極Ｙ１とＸ２間および電極Ｙ２とＸ１間で、すなわち、偶数表示ラインで放電を発生させる。リセット期間やアドレス期間の駆動波形についての説明は省略する。
【００１４】
ところで、従来、サステインパルスの立ち上がり・立ち下がりタイミングのずれや形状のずれのないサステイン回路を有し、低消費電力で誤動作しないプラズマディスプレイ装置が提案されている（例えば、特許文献１参照）。
【００１５】
図５は従来のプラズマディスプレイ装置におけるサステイン回路（容量性負荷駆動回路）の一例を示す回路図であり、電力を回収する回収経路と蓄積した電力を印加する印加経路を分離した電力回収回路を有するサステイン回路を示すものである。なお、信号Ｖ１〜Ｖ４を発生する回路も設けられているが、ここでは省略してある。参照符号ＣｐはＰＤＰ（１０）のＸ電極とＹ電極で形成される表示セルの駆動容量（容量性負荷）を示す。図５では、一方の電極のサステイン回路を示したが、他方の電極にも同様のサステイン回路が設けられている。
【００１６】
まず、電力回収回路のないサステイン回路は、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１および３３、増幅回路（ドライブ回路）３２および３４、並びに、遅延回路（フロントエッジ遅延回路）５１および５２を備えて構成され、また、電力回収回路は、スイッチ素子３７および４０、増幅回路３８および４１、並びに、遅延回路（フロントエッジ遅延回路）５４および５３を備えて構成される。
【００１７】
入力信号Ｖ１およびＶ２は、それぞれ遅延回路５１および５２を介して増幅回路３２および３４に入力され、これら増幅回路３２および３４から出力される信号ＶＧ１およびＶＧ２がスイッチ素子３１および３３のゲートに供給される。ここで、入力信号Ｖ１が高レベル『Ｈ』の時にはスイッチ素子３１がオンし、高レベル『Ｈ』の信号が電極（Ｘ電極またはＹ電極）に印加される。このとき、入力信号Ｖ２は低レベル『Ｌ』となってスイッチ素子３３はオフする。さらに、入力信号Ｖ１が低レベル『Ｌ』になってスイッチ素子３１がオフすると、同時に入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極にはグランドレベルの電位が印加される。
【００１８】
一方、電力回収回路を有するサステイン回路において、サステインパルスを印加する時には、入力信号Ｖ１が高レベル『Ｈ』になる前に、入力信号Ｖ２が低レベル『Ｌ』になりスイッチ素子３３がオフした後、入力信号Ｖ３が高レベル『Ｈ』になってスイッチ素子４０がオンして容量３９、ダイオード４２、コイル（インダクタンス）４３および容量Ｃｐで共振回路が形成され、容量３９に蓄積された電力が電極に供給されて電極の電位が上昇する。この電位の上昇が終了する直前に入力信号Ｖ３が低レベル『Ｌ』になってスイッチ素子４０がオフし、さらに、入力信号Ｖ１が高レベル『Ｈ』になってスイッチ素子３１がオンして、電極の電位をＶｓに固定する。
【００１９】
また、サステインパルスの印加を終了する時には、まず、入力信号Ｖ１が低レベル『Ｌ』になりスイッチ素子３１がオフした後、入力信号Ｖ４が高レベル『Ｈ』になってスイッチ素子３７がオンし、容量３９、ダイオード３６、コイル３５および容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された電荷が容量３９に供給されて容量３９の電圧が上昇する。これにより、電極に印加されたサステインパルスにより容量Ｃｐに蓄積された電力が容量３９に回収される。この電極の電位の低下が終了する直前に入力信号Ｖ４が低レベル『Ｌ』になってスイッチ素子３７がオフし、さらに、入力信号Ｖ２が高レベル『Ｈ』になってスイッチ素子３３がオンし、電極の電位がグランドに固定される。維持放電期間の間は、サステインパルス数だけ上記の動作を繰り返す。以上の構成により、維持放電に伴う消費電力を低減することが可能になる。
【００２０】
図６は図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【００２１】
図６に示されるように、遅延回路５１（５２〜５４）は、入力端子から入力される入力信号Ｖ１（Ｖ２〜Ｖ４）のフロントエッジを遅延させる回路であり、抵抗（可変抵抗素子）Ｒおよび容量（容量素子）Ｃを備え、抵抗Ｒの抵抗値を可変することにより各入力信号の遅延時間を制御するようになっている。すなわち、遅延回路５１，５２，５３，５４により、後段に接続されている増幅回路３２，３４，４１，３８の遅延時間のバラツキを補正して、スイッチ素子３１，３３，４０，３７を適切なタイミングで駆動できるように、各スイッチ素子に供給するドライブパルスの位相を調整するようになっている。
【００２２】
これにより、プラズマディスプレイパネルへ適切なタイミングのサステインパルスを供給すると共に、増幅回路の遅延時間のバラツキによって生じる電力増加を抑えることが可能になる。
【００２３】
また、従来、駆動装置が備える各素子の耐圧を低くして、回路構成の簡素化および製造コストの削減を図るようにした駆動装置、駆動方法およびプラズマディスプレイパネルの駆動回路が提案されている（例えば、特許文献２参照）。
【００２４】
さらに、従来、交流駆動型ＰＤＰの駆動装置において、電力回収回路が正常に動作しなかった場合、駆動装置における出力ロスが大きくなって該駆動装置を構成する各素子の発熱量が増加するが、駆動装置の各素子を耐圧の大きい部品等で構成することなく、また、電力回収回路が正常に動作しなかった場合でも素子破壊等の発生を防止することができるプラズマディスプレイ装置が提案されている（例えば、特許文献３参照）。
【００２５】
【特許文献１】特開２００１−２８２１８１号公報
【特許文献２】特開２００２−０６２８４４号公報
【特許文献３】特開２００２−２１５０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
図７は従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図であり、上述した図５に示すサステイン回路における課題を説明するための図である。また、図８は従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図であり、そして、図９は従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【００２７】
図７（ａ）は、前述した図５に示すサステイン回路において、遅延回路（５１）として図６の回路を適用し、１つのスイッチ素子（３１）を駆動する要部回路（遅延回路５１および増幅回路３２）を示している。ここで、図７（ａ）の回路において、入力信号をＶin（Ｖ１）、遅延回路５１における抵抗Ｒおよび容量Ｃの接続ノードの電圧をＶrc、増幅回路３２の閾値電圧をＶth、そして、増幅回路の出力電圧をＶoとする。このとき、各電圧Ｖin，Ｖrc，ＶthおよびＶoの波形は図７（ｂ）〜図７（ｄ）のようになる。なお、説明を簡潔にするために増幅回路３２での遅延時間を零とする。また、他の遅延回路（５２，５３，５４）および増幅回路（３４，４１，３８）で構成される要部回路も同様である。
【００２８】
まず、入力信号Ｖinの高レベル『Ｈ』の電圧をＶccとすると、増幅回路３２の閾値電圧Ｖthが、Ｖth＝Ｖth１＝Ｖcc／２の時、抵抗Ｒおよび容量Ｃによるフロントエッジ（立ち上がりエッジ）の遅延時間Ｔ１は、バックエッジ（立ち下がりエッジ）の遅延時間Ｔ２と等しくなる。従って、入力信号のパルス幅Ｔwinと増幅回路３２の出力信号Ｖoのパルス幅Ｔwoは等しくなる。なお、遅延回路５１における抵抗Ｒの抵抗値を大きくして遅延時間Ｔ１を増加させた場合でも、パルス幅Ｔwoは一定である（図８（ａ）を参照）。
【００２９】
次に、閾値電圧Ｖthが、Ｖth＝Ｖth２＜Ｖcc／２の時は、図７（ｄ）の破線で示すような出力波形となり、Ｔ１＜Ｔ２、従って、Ｔwin＜Ｔwoとなる。このとき、Ｔ１とＴwoの関係は、図８（ｂ）に示されるように、遅延時間Ｔ１が大きくなるほど出力信号Ｖoのパルス幅Ｔwoも大きくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９において、実線は、Ｔwin＝Ｔwoの時の波形を示している。
【００３０】
その結果、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ１が立ち上がるまでのタイムマージンＴＭ１、および、信号ＶＧ１が立ち下ってから信号ＶＧ２が立ち上がるまでのタイムマージンＴＭ２が減少する。このタイムマージンＴＭ１およびＴＭ２は、スイッチ素子３１（スイッチ素子ＣＵ）および３３（ＣＤ）が同時にオンになって貫通電流が流れることがないようにするためのタイムマージンである。このようなタイムマージンの減少は、回路の信頼性低下につながることになる。
【００３１】
また、図９に示されるように、信号ＶＧ２が立ち下ってから信号ＶＧ３が立ち上がるまでの時間ＴＭ３、および、信号ＶＧ１が立ち下ってから信号ＶＧ４が立ち上がるまでの時間ＴＭ４も減少するため、場合によってはスイッチ素子３３（ＣＤ）および４０（ＬＵ）が同時にオンしたり、スイッチ素子３１（ＣＵ）および３７（ＬＤ）が同時にオンすることにより、これらのスイッチ素子に異常電流が流れる危険がある。
【００３２】
さらに、閾値電圧Ｖthが、Ｖth＝Ｖth３＞Ｖcc／２の時は、図７（ｄ）の一点鎖線で示すような出力波形となり、Ｔ１＞Ｔ２、従って、Ｔwin＞Ｔwoとなる。このとき、Ｔ１とＴwoの関係は、図８（ｃ）に示したように、遅延時間Ｔ１が大きくなるほど出力信号Ｖoのパルス幅（出力パルス幅）Ｔwoは小さくなる。そして、図５に示すサステイン回路における各部の波形は、図９の破線に示したようになる。なお、図９における実線は、Ｔwin＝Ｔwoの時の波形を示している。
【００３３】
図１０は従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【００３４】
図１０に示されるように、信号ＶＧ１およびＶＧ２のパルス幅が小さくなると、スイッチ素子３１および３３がオンしている期間が短くなる。その結果、本来、サステイン電源電圧Ｖｓまたは接地電圧ＧＮＤにクランプしていなければならない期間においても、ハイインピーダンス状態となる。この結果、サステイン電圧（サステイン回路の出力信号）Ｖoutの高レベル『Ｈ』期間や低レベル『Ｌ』期間において、ノイズが重畳される恐れがある。
【００３５】
また、信号ＶＧ３およびＶＧ４のパルス幅が小さくなった場合、スイッチ素子３７および４０に電流が流れている途中で信号ＶＧ３およびＶＧ４が立ち下がると、上述したスイッチ素子３７および４０を強制的にオフ状態にする可能性がある。このように、スイッチ素子３７および４０を強制的にオフ状態にすると、スイッチ素子３７および４０の電力損失が増加したり、図１０に示すサステイン電圧Ｖoutの立ち上がり波形および立ち下がり波形にノイズが重畳されることにもなる。
【００３６】
このようなハイインピーダンス状態でのノイズや、サステイン電圧の立ち上がり波形および立ち下がり波形におけるノイズが重畳されると、プラズマディスプレイ装置における動作マージンが減少し、画面のチラツキが発生することになる。
【００３７】
さらに、以上の説明では増幅回路における遅延時間を零としたが、実際には、増幅回路においても遅延時間が存在し、さらに、増幅回路内の部品バラツキ等により遅延時間にもバラツキが生じている。図５に示す４つの遅延回路（５１，５２，５３，５４）は、対応する各増幅回路（３２，３４，４１，３８）における遅延時間のバラツキを吸収するために、フロントエッジの遅延時間Ｔ１をそれぞれ独立に調整するようになっており、そのため、出力信号Ｖoのパルス幅（出力パルス幅）Ｔwoも増幅回路毎に異なる特性となっている。従って、出力パルス幅が大きくなった場合に生じるタイムマージンの減少および異常電流の発生等の問題、或いは、出力パルス幅が小さくなった場合に生じるサステイン電圧Ｖoutに重畳されるノイズの問題等が、より一層発生し易いといった解決すべき課題がある。
【００３８】
本発明の目的は、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給することのできる容量性負荷駆動回路を提供することにある。さらに、本発明の他の目的は、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００３９】
本発明の第１の形態によれば、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子とを備える容量性負荷駆動回路であって、前記フロントエッジ遅延回路は、第１の抵抗および第１の容量をから成る第１の時定数回路を備え、前記バックエッジ遅延回路は、第２の抵抗および第２の容量から成る第２の時定数回路を備え、前記駆動制御信号は、前記第１の時定数回路の出力信号および前記第２の時定数回路の出力信号を合成する信号合成回路により生成されることを特徴とする容量性負荷駆動回路が提供される。
【００４０】
本発明の第２の形態によれば、表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、該第１の信号ラインへ前記第１の電位を供給するための第１のスイッチ素子と、該第１のスイッチ素子を駆動するための第１のドライブ回路と、前記第１の信号ラインへ第２の電位を供給するための第２のスイッチ素子と、該第２のスイッチ素子を駆動するための第２のドライブ回路と、前記容量性負荷の一端に前記第１の電位とは異なる第３の電位を供給するための第２の信号ラインと、前記第１の信号ラインと前記第２の信号ラインとの間に接続され、前記第１および第２の電位よりも低い電位を該第１の信号ラインに供給可能な第１のコンデンサと、前記第２の信号ラインに前記第２の電位を供給するための第３のスイッチ素子と、該第３のスイッチ素子を駆動するための第３のドライブ回路と、前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、該第４のスイッチ素子を駆動するための第４のドライブ回路と、前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、該第５のスイッチ素子を駆動するための第５のドライブ回路と、前記第１の信号ラインおよび前記第２の信号ラインの少なくとも一方と前記第２の電位を供給する供給ラインとの間に接続されたコイル回路とを備え、さらに、前記第１〜第５のドライブ回路のいずれかのドライブ回路の前段に対して、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路が提供される。
【００４１】
本発明の第３の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えるプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路に対して容量性負荷駆動回路を適用し、該容量性負荷駆動回路は、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、該増幅回路によって駆動される出力スイッチ素子とを備え、前記フロントエッジ遅延回路は、第１の抵抗および第１の容量をから成る第１の時定数回路を備え、前記バックエッジ遅延回路は、第２の抵抗および第２の容量から成る第２の時定数回路を備え、前記駆動制御信号は、前記第１の時定数回路の出力信号および前記第２の時定数回路の出力信号を合成する信号合成回路により生成されることを特徴とするプラズマディスプレイ装置が提供される。
【００４２】
本発明の第４の形態によれば、複数のＸ電極と、該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えるプラズマディスプレイ装置であって、前記Ｘ電極駆動回路または前記Ｙ電極駆動回路に対して容量性負荷駆動回路を適用し、該容量性負荷駆動回路は、表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、該第１の信号ラインへ前記第１の電位を供給するための第１のスイッチ素子と、該第１のスイッチ素子を駆動するための第１のドライブ回路と、前記第１の信号ラインへ第２の電位を供給するための第２のスイッチ素子と、該第２のスイッチ素子を駆動するための第２のドライブ回路と、前記容量性負荷の一端に前記第１の電位とは異なる第３の電位を供給するための第２の信号ラインと、前記第１の信号ラインと前記第２の信号ラインとの間に接続され、前記第１および第２の電位よりも低い電位を該第１の信号ラインに供給可能な第１のコンデンサと、前記第２の信号ラインに前記第２の電位を供給するための第３のスイッチ素子と、該第３のスイッチ素子を駆動するための第３のドライブ回路と、前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、該第４のスイッチ素子を駆動するための第４のドライブ回路と、前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、該第５のスイッチ素子を駆動するための第５のドライブ回路と、前記第１の信号ラインおよび前記第２の信号ラインの少なくとも一方と前記第２の電位を供給する供給ラインとの間に接続されたコイル回路とを備え、さらに、前記第１〜第５のドライブ回路のいずれかのドライブ回路の前段に対して、入力端子と、該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記入力信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とするプラズマディスプレイ装置が提供される。
【発明の効果】
【００４３】
本発明によれば、遅延回路によって遅延時間を調整した場合等に生じる出力信号のパルス幅の変動を低減し、適切な出力電圧を容量性負荷に供給するようにした容量性負荷駆動回路を提供することができる。また、本発明によれば、タイムマージンの減少、異常電流の発生、および、ノイズ等の問題がない駆動電圧をプラズマディスプレイパネルへ供給することのできるプラズマディスプレイ装置を適用することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明に係る容量性負荷駆動回路およびプラズマディスプレイ装置の実施例を、図面を参照して詳述する。なお、本発明に係る表示装置およびその駆動方法は、例えば、ＡＬＩＳ方式のプラズマディスプレイ装置に限定されるものでなく、様々な方式のプラズマディスプレイ装置に対して幅広く適用することができる。
【実施例】
【００４５】
図１１は本発明に係る容量性負荷駆動回路の一例の全体構成を示すブロック回路図である。
【００４６】
図１１と図５との比較から明らかなように、図１１に示す本発明に係る容量性負荷駆動回路の一例は、図５に示す従来のサステイン回路（容量性負荷駆動回路）における遅延回路５１〜５４を、それぞれフロントエッジ遅延回路６５１〜６５４およびバックエッジ遅延回路７５１〜７５４で構成したものに相当する。従って、スイッチ素子（サステイン出力素子：ｎチャネル型ＭＯＳトランジスタ）３１，３３および増幅回路（ドライブ回路）３２，３４による駆動容量Ｃｐの駆動動作、並びに、スイッチ素子３７，４０、増幅回路３８，４１、ダイオード３６，４２、コイル３５，４３および容量３９（Ｃｐ）による電力回収回路の動作等は、図５を参照して詳述したのと同様であり、その説明は省略する。
【００４７】
すなわち、図１１に示されるように、本発明に係る容量性負荷駆動回路の一例は、入力信号Ｖ１およびＶ２のフロントエッジを遅延させるフロントエッジ遅延回路６５１および６５２と、入力信号Ｖ１およびＶ２のバックエッジを遅延させるバックエッジ遅延回路７５１および７５２と、フロントエッジ遅延回路６５１および６５２並びにバックエッジ遅延回路７５１および７５２を介して得られる駆動制御信号を増幅する増幅回路３２および３４と、増幅回路３２および３４によって駆動されるスイッチ素子３１および３３と、を備える。ここで、フロントエッジ遅延回路（６５１，６５２）およびバックエッジ遅延回路（７５１，７５２）は並列に設けられるようになっている。
【００４８】
さらに、本発明に係る容量性負荷駆動回路の一例は、入力信号Ｖ３およびＶ４のフロントエッジを遅延させるフロントエッジ遅延回路６５３および６５４と、入力信号Ｖ３およびＶ４のバックエッジを遅延させるバックエッジ遅延回路７５３および７５４と、フロントエッジ遅延回路６５３および６５４並びにバックエッジ遅延回路７５３および７５４を介して得られる駆動制御信号を増幅する増幅回路４１および３８と、図５を参照して説明した増幅回路４１および３８によって駆動されるスイッチ素子４０および３７、ダイオード３６，４２、コイル３５，４３、並びに、容量３９を有する電力回収回路と、を備える。ここで、フロントエッジ遅延回路（６５３，６５４）およびバックエッジ遅延回路（７５３，７５４）は並列に設けられるようになっている。
【００４９】
図１２は本発明に係る容量性負荷駆動回路の第１実施例を示す要部回路図であり、図１３は図１２に示す容量性負荷駆動回路の動作を説明するための図である。
【００５０】
図１２に示されるように、本第１実施例の容量性負荷駆動回路において、フロントエッジ遅延回路６５１は、非反転のバッファ回路ＭＡ１、抵抗ＲＡ１および容量（コンデンサ）ＣＡ１から成る時定数回路によって構成され、バックエッジ遅延回路７５１は、非反転のバッファ回路ＭＡ２、抵抗ＲＡ２および容量ＣＡ２から成る時定数回路によって構成される。そして、抵抗ＲＡ１およびＲＡ２の値を調整することにより、フロントエッジの遅延時間およびバックエッジの遅延時間を調整するようになっている。
【００５１】
さらに、フロントエッジ遅延回路６５１の出力信号およびバックエッジ遅延回路７５１の出力信号は、後段のＡＮＤゲートＡＮＤ１によって合成され、図１３に示されるような出力信号（出力電圧）Ｖｏが得られることになる。
【００５２】
このように、図１２に示す回路を用いることにより、フロントエッジの遅延時間とバックエッジの遅延時間を独立に調整することができる。なお、図１２に示す回路では、フロントエッジ遅延回路６５１およびバックエッジ遅延回路７５１において、それぞれ時定数回路の前段にバッファ回路ＭＡ１およびＭＡ２を設けるようになっているため、フロントエッジの遅延時間調整を行った場合の干渉によってバックエッジの遅延時間が変化しないように、且つ、バックエッジの遅延時間調整を行った場合の干渉によってフロントエッジの遅延時間が変化しないようになっている。すなわち、本第１実施例の容量性負荷駆動回路は、バッファ回路ＭＡ１，ＭＡ２を用いることにより、より正確に出力信号Ｖｏのパルス幅を設定することができる。
【００５３】
図１４は本発明に係る容量性負荷駆動回路の第２実施例を示す要部回路図である。
【００５４】
図１４と図１２との比較から明らかなように、本第２実施例の容量性負荷駆動回路では、図１２に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１のバッファ回路ＭＡ１が除かれ、バックエッジ遅延回路７５１の時定数回路の前段に設けたバッファ回路ＭＡ２により、バックエッジの遅延時間調整を行った場合の干渉によってフロントエッジの遅延時間が変化しないようになっている。すなわち、本第２実施例の容量性負荷駆動回路では、最初に抵抗ＲＡ１を変化させてフロントエッジの遅延時間を調整した後に、抵抗ＲＡ２を変化させてバックエッジの遅延時間を調整することにより、出力信号のパルス幅を正確に設定することが可能になる。そして、本第２実施例の容量性負荷駆動回路によれば、フロントエッジ遅延回路６５１のバッファ回路ＭＡ１が不要となった分、回路構成をより簡略化することができる。
【００５５】
図１５は本発明に係る容量性負荷駆動回路の第３実施例を示す要部回路図である。
【００５６】
図１５と図１２との比較から明らかなように、本第３実施例の容量性負荷駆動回路では、図１２に示す第１実施例の容量性負荷駆動回路におけるフロントエッジ遅延回路６５１のバッファ回路ＭＡ１およびバックエッジ遅延回路７５１のバッファ回路ＭＡ２を共に削除するようになっている。この場合、抵抗ＲＡ１を変化させて行うフロントエッジの遅延時間調整と、抵抗ＲＡ２を変化させて行うバックエッジの遅延時間調整は、相互に干渉することになるが、例えば、抵抗ＲＡ１およびＲＡ２の調整を繰り返すことで出力信号Ｖｏのパルス幅の設定を行うことができ、バッファ回路ＭＡ１，ＭＡ２を不要としてより一層の回路の簡略化が必要な場合に適したものである。
【００５７】
図１６は本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図である。
【００５８】
図１６と図１２との比較から明らかなように、本第４実施例の容量性負荷駆動回路では、図１２に示す第１実施例の容量性負荷駆動回路における抵抗ＲＡ１およびＲＡ２を固定の抵抗とし、その代わりに、容量ＣＡ１およびＣＡ２を可変容量として構成し、この容量ＣＡ１およびＣＡ２を変化させることによりフロントエッジの遅延時間調整およびバックエッジの遅延時間調整を行うようになっている。なお、容量ＣＡ１およびＣＡ２を可変容量とした場合にも、時定数回路の前段に設けたバッファ回路ＭＡ１，ＭＡ２を削除することが可能なのは前述した第２および第３実施例と同様である。
【００５９】
図１７は本発明に係る容量性負荷駆動回路の他の例の全体構成を概略的に示す回路図であり、図１８は図１７に示す容量性負荷駆動回路の動作を説明するための図である。なお、この図１７に示す回路自体は、例えば、特願２００３−４２５６６６号に開示したものと同様である。
【００６０】
図１７に示す容量性負荷駆動回路の動作を、図１８を参照して説明する。
【００６１】
図１８において、ＳＷ１〜ＳＷ５の波形は、図１７におけるスイッチＳＷ１〜ＳＷ５を駆動する信号波形であり、高レベル『Ｈ』の時にスイッチＳＷ１〜ＳＷ５がオンする。すなわち、図１８に示されるように、図１７に示す容量性負荷駆動回路は、時刻ｔ１１において、スイッチＳＷ４がオンし、コイル（インダクタンス）ＬＡ，ダイオードＤＡおよびスイッチＳＷ４を介して電力回収電流が流れる。さらに、時刻ｔ１２において、スイッチＳＷ１がオンし、１／２Ｖｓ電源からスイッチＳＷ１およびＳＷ４を介して容量性負荷（駆動容量）Ｃｐへ充電電流が流れる。この時、スイッチＳＷ３もオンし、スイッチＳＷ３および容量Ｃ１を介して容量性負荷Ｃｐへ充電電流が流れる。
【００６２】
次に、時刻ｔ１３において、スイッチＳＷ１，ＳＷ３およびＳＷ４がオフし、また、時刻ｔ１４において、スイッチＳＷ５がオンする。ここで、スイッチＳＷ５がオンすると、容量性負荷ＣｐからスイッチＳＷ５，ダイオードＤＢおよびコイルＬＢを介して電力回収電流が流れる。さらに、時刻ｔ１５において、スイッチＳＷ２がオンし、容量性負荷Ｃｐから、スイッチＳＷ５，容量Ｃ１およびスイッチＳＷ２を介して放電電流が流れる。
【００６３】
以上の動作によって、図１８のＯＵＴＣに示される波形が容量性負荷Ｃｐへ供給される。また、この動作において、図１７の回路図におけるＯＵＴＡおよびＯＵＴＢの波形は、図１８の実線および点線で示した波形のようになる。
【００６４】
図１７に示す容量性負荷駆動回路では、容量性負荷Ｃｐへ駆動パルスを供給する際、パルスの立ち上がり時にコイルＬＡを介して電力回収電流を流し、パルスの立ち下り時にコイルＬＢを介して電力回収電流を流すことにより、スイッチＳＷ１およびＳＷ２のスイッチング損失を低減するようになっている。なお、図１７に示す容量性負荷駆動回路を用いてプラズマディスプレイ装置を駆動することにより、簡単な回路構成で駆動回路の消費電力を小さくすることが可能になる。
【００６５】
図１９〜図２２は本発明に係る容量性負荷駆動回路の第５〜第８実施例を示す回路図であり、図１７の回路の具体的な構成例を示すものである。
【００６６】
図１９〜図２２と図１７との比較から明らかなように、本第５〜第８実施例の容量性負荷駆動回路において、スイッチＳＷ１〜ＳＷ５としてパワーＭＯＳＦＥＴを使用するようになっている。ここで、スイッチＳＷ１，ＳＷ２，ＳＷ４およびＳＷ５はｎチャネル型ＭＯＳトランジスタにより構成されている。なお、スイッチＳＷ３は、ｐチャネル型ＭＯＳトランジスタＳＷ３Ｐおよびｎチャネル型ＭＯＳトランジスタＳＷ３Ｎで構成され、さらに、ダイオードＤＳＷ３Ｐ，ＤＳＷ３ＮおよびＤ３Ｐ、抵抗Ｒ３Ｐ、並びに、容量Ｃ３Ｐが設けられている。また、スイッチＳＷ３Ｐ（ｐチャネル型ＭＯＳトランジスタ）は、ロウアクティブの素子であるため、スイッチＳＷ３Ｐを駆動する増幅回路（１７３Ｐ）の前段にインバータＩＮ３Ｐが設けられている。さらに、図１９〜図２２に示す第５〜第８実施例の容量性負荷駆動回路の動作は、実質的に図１７および図１８を参照して説明したものと同様である。
【００６７】
図１９に示されるように、本第５実施例の容量性負荷駆動回路においては、スイッチ（パワーＭＯＳＦＥＴ）ＳＷ１，ＳＷ４およびＳＷ５を駆動するためにゲートカプラ１６１，１６４および１６５を使用し、スイッチＳＷ２，ＳＷ３ＰおよびＳＷ３Ｎを駆動するために増幅回路１７２，１７３Ｐおよび１７３Ｎを使用するようになっている。さらに、本第５実施例の容量性負荷駆動回路においては、各ゲートカプラ１６１，１６４，１６５および増幅回路１７２，１７３Ｐ，１７３Ｎの前段に対してそれぞれ遅延回路１５１，１５４，１５５および１５２，１５３Ｐ，１５３Ｎを設けるようになっている。
【００６８】
ここで、各遅延回路１５１，１５２，１５３Ｐ，１５３Ｎ，１５４および１５５は、例えば、前述した図１４に示す回路構成となっており、それぞれ独立して入力信号Ｖin１，Ｖin２，Ｖin３Ｐ，Ｖin３Ｎ，Ｖin４およびＶin５におけるフロントエッジの遅延時間調整およびバックエッジの遅延時間調整を行って対応するスイッチＳＷ１，ＳＷ２，ＳＷ３Ｐ，ＳＷ３Ｎ，ＳＷ４およびＳＷ５のスイッチングを適切に制御するようになっている。なお、各遅延回路としては、図１４の回路に限定されず、図１２，図１５或いは図１６の回路を適用することもでき、さらに、後述する図２３のようなフロントエッジ遅延回路６１１およびバックエッジ遅延回路７１１を直列に接続した回路等の様々な回路も適用することができる。また、各ゲートカプラ１６１，１６４および１６５は、光発光素子，光受光素子および増幅回路を用いて形成されており、入力部と出力部で基準電圧が異なる場合でも、信号を正確に伝送することができるようになっている。さらに、各ゲートカプラ１６１，１６４および１６５には、抵抗Ｒ１６１，Ｒ１６４およびＲ１６５も設けられている。
【００６９】
このように、本第５実施例の容量性負荷駆動回路によれば、全てのスイッチＳＷ１，ＳＷ２，ＳＷ３Ｐ，ＳＷ３Ｎ，ＳＷ４およびＳＷ５に対して遅延回路１５１，１５２，１５３Ｐ，１５３Ｎ，１５４および１５５を設けて入力信号Ｖin１，Ｖin２，Ｖin３Ｐ，Ｖin３Ｎ，Ｖin４およびＶin５のフロントエッジの遅延時間およびバックエッジの遅延時間をそれぞれ独立に調整することでドライブパルスの位相およびパルス幅を正確に設定することができる。
【００７０】
図２０は本発明に係る容量性負荷駆動回路の第６実施例を示す回路図である。
【００７１】
図２０に示されるように、本第６実施例の容量性負荷駆動回路においては、スイッチＳＷ２およびＳＷ４の遅延回路１５２および１５４を可変抵抗および容量より成るフロントエッジ遅延回路で構成するようになっている。すなわち、フロントエッジの遅延時間とパルス幅を高精度に設定する必要があるスイッチＳＷ１およびＳＷ５のドライブパルスを供給するゲートカプラ１６１および１６５の前段に、例えば、前述した図１４に示す回路構成を有する遅延回路１５１および１５５を設け、また、フロントエッジの遅延時間を高精度に設定する必要があるスイッチＳＷ２およびＳＷ４のドライブパルスを供給する増幅回路１７２およびゲートカプラ１６４の前段に、フロントエッジ遅延回路１５２ａおよび１５４ａを設けるようになっている。なお、図１９に示す第５実施例におけるスイッチＳＷ３ＰおよびＳＷ３Ｎに対する遅延回路１５３Ｐおよび１５３Ｎは省略されている。
【００７２】
すなわち、本第６実施例の容量性負荷駆動回路は、図１９に示す第５実施例の容量性負荷駆動回路において、高精度が要求される個所を限定して、フロントエッジの遅延時間とパルス幅を高精度に設定する遅延回路１５１，１５５と、フロントエッジの遅延時間を高精度に設定するフロントエッジ遅延回路１５２ａ，１５４ａとを設け、第５実施例に比べて回路の簡略化を図るようになっている。なお、遅延回路１５１，１５５は図１４に示す回路に限定されず、また、フロントエッジ遅延回路１５２ａ，１５４ａも図２０に示すものに限定されないのはもちろんである。
【００７３】
図２１は本発明に係る容量性負荷駆動回路の第７実施例を示す回路図である。
【００７４】
図２１と図２０との比較から明らかなように、本第７実施例の容量性負荷駆動回路は、上述した第６実施例の容量性負荷駆動回路において、増幅回路（バッファ）１７２としてゲートカプラ１６２を設け、さらに、スイッチＳＷ１に対する遅延回路１５１としてフロントエッジ遅延回路１５１ａを設けたものである。ここで、スイッチＳＷ２を駆動するドライブ回路としてゲートカプラ１６２を用いる場合、スイッチＳＷ１およびＳＷ２のドライブ回路を同一の回路構成にできるため、例えば、周囲温度が変化した場合のドライブ回路における入出力遅延時間の変化をより小さくすることができる。
【００７５】
図２２は本発明に係る容量性負荷駆動回路の第８実施例を示す回路図である。
【００７６】
図２２と図２０との比較から明らかなように、本第８実施例の容量性負荷駆動回路は、上述した第６実施例の容量性負荷駆動回路において、スイッチＳＷ４に対するフロントエッジ遅延回路１５４ａおよびスイッチＳＷ５に対する遅延回路１５５を削除したものである。
【００７７】
すなわち、本第８実施例の容量性負荷駆動回路は、図２０に示す第６実施例の容量性負荷駆動回路において、高精度が要求される個所をさらに限定して、スイッチＳＷ１〜ＳＷ５の中で、フロントエッジ遅延時間とパルス幅の設定に最も高精度が要求されるスイッチＳＷ１をドライブするゲートカプラ１６１の前段にフロントエッジの遅延時間とパルス幅を高精度に設定する遅延回路１５１を設け、さらに、フロントエッジ遅延時間の設定に高精度が要求されるスイッチＳＷ２を駆動する増幅回路１７２の前段にフロントエッジ遅延回路１５２ａを設けるようになっている。
【００７８】
本第８実施例の容量性負荷駆動回路は、例えば、プラズマディスプレイ装置の駆動回路として使用されるが、スイッチＳＷ１をオンにすることによって容量性負荷であるプラズマディスプレイパネルに正方向のサステイン電圧を供給し、ガス放電電流を流し、また、スイッチＳＷ２をオンすることによって、プラズマディスプレイパネルへ負方向のサステイン電圧を供給するようになっている。
【００７９】
このように、図２２に示す第８実施例の容量性負荷駆動回路は、前述した図２０に示す第６実施例の容量性負荷駆動回路よりも一層回路の簡略化を図ることができる。
【００８０】
上述した図１９〜図２２の各実施例に示すように、図１９における遅延回路１５１，１５２，１５３Ｐ，１５３Ｎ，１５４，１５５は、例えば、プラズマディスプレイ装置の駆動回路として使用する場合に要求される駆動信号のタイミング精度や許容される回路規模等により、フロントエッジ遅延回路とバックエッジ遅延回路を組み合わせた遅延回路や、フロントエッジ遅延回路とパルス幅調整回路を組合せた回路、或いは、フロントエッジ遅延回路等を様々に組み合わせて使用することができる。
【００８１】
図２３は本発明に係る容量性負荷駆動回路の遅延回路の変形例を示す回路図であり、フロントエッジ遅延回路６１１およびバックエッジ遅延回路７１１を直列に接続したものである。
【００８２】
図２３に示されるように、フロントエッジ遅延回路６１１は、可変抵抗（可変抵抗素子）１０１、容量（容量素子）１０２およびダイオード１０３を備え、また、バックエッジ遅延回路７１１は、可変抵抗２０１、容量２０２およびダイオード２０３を備えている。ここで、フロントエッジ遅延回路６１１において、可変抵抗１０１は、入力信号Ｖin（Ｖ１）に対して逆方向のダイオード１０３と並列に接続され、可変抵抗１０１およびダイオード１０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量１０２の他端が接続されている。また、バックエッジ遅延回路７１１において、可変抵抗２０１は、入力信号Ｖinに対して順方向のダイオード２０３と並列に接続され、可変抵抗２０１およびダイオード２０３の出力側の接続ノードには、一端が接地ＧＮＤに接続された容量２０２の他端が接続されている。なお、入力信号Ｖinとしては、正極性パルス信号が使用される。
【００８３】
このように、図１９〜図２２に示す本発明の第５〜第８実施例の容量性負荷駆動回路における遅延回路としては、図１２および図１４〜図１６に示すようなフロントエッジ遅延回路およびバックエッジ遅延回路を並列に接続した回路以外に、フロントエッジ遅延回路およびバックエッジ遅延回路を直列に接続した回路を適用することができる。
【００８４】
以上、詳述した容量性負荷駆動回路の各実施例は、図１〜図４を参照して説明したようなプラズマディスプレイ装置におけるサステイン回路として適用することにより、サステイン回路における遅延時間を調整した際に生じる可能性のあるタイムマージンを減少すると共に、異常電流およびノイズ等の課題を解決することができる。
【００８５】
（付記１）  入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路と、
前記フロントエッジ遅延回路および前記バックエッジ遅延回路を介して得られる駆動制御信号を増幅する増幅回路と、
該増幅回路によって駆動される出力スイッチ素子とを備える容量性負荷駆動回路であって、
前記フロントエッジ遅延回路は、第１の抵抗および第１の容量をから成る第１の時定数回路を備え、
前記バックエッジ遅延回路は、第２の抵抗および第２の容量から成る第２の時定数回路を備え、
前記駆動制御信号は、前記第１の時定数回路の出力信号および前記第２の時定数回路の出力信号を合成する信号合成回路により生成されることを特徴とする容量性負荷駆動回路。
（付記２）  請求項１に記載の容量性負荷駆動回路において、前記第１の時定数回路および前記第２の時定数回路のいずれか一方、または、両方の前段にバッファ回路を設けたことを特徴とする容量性負荷駆動回路。
（付記３）  請求項１に記載の容量性負荷駆動回路において、前記信号合成回路はＡＮＤゲートであることを特徴とする容量性負荷駆動回路。
【００８６】
（付記４）  請求項１に記載の容量性負荷駆動回路において、前記第１の時定数回路における前記第１の抵抗の値を調整することによってフロントエッジの遅延時間を調整し、且つ、前記第２の時定数回路における前記第２の抵抗の値を調整することによってバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
（付記５）  請求項１に記載の容量性負荷駆動回路において、前記第１の時定数回路における前記第１の容量の値を調整することによってフロントエッジの遅延時間を調整し、且つ、前記第２の時定数回路における前記第２の容量の値を調整することによってバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【００８７】
（付記６）  表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
該第１の信号ラインへ前記第１の電位を供給するための第１のスイッチ素子と、
該第１のスイッチ素子を駆動するための第１のドライブ回路と、
前記第１の信号ラインへ第２の電位を供給するための第２のスイッチ素子と
該第２のスイッチ素子を駆動するための第２のドライブ回路と、
前記容量性負荷の一端に前記第１の電位とは異なる第３の電位を供給するための第２の信号ラインと、
前記第１の信号ラインと前記第２の信号ラインとの間に接続され、前記第１および第２の電位よりも低い電位を該第１の信号ラインに供給可能な第１のコンデンサと、
前記第２の信号ラインに前記第２の電位を供給するための第３のスイッチ素子と、
該第３のスイッチ素子を駆動するための第３のドライブ回路と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
該第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
該第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ラインおよび前記第２の信号ラインの少なくとも一方と前記第２の電位を供給する供給ラインとの間に接続されたコイル回路とを備え、さらに、
前記第１〜第５のドライブ回路のいずれかのドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
（付記７）  請求項６に記載の容量性負荷駆動回路において、前記第１のドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路と、
前記入力信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【００８８】
（付記８）  請求項７に記載の容量性負荷駆動回路において、さらに、前記第２のドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【００８９】
（付記９）  請求項７に記載の容量性負荷駆動回路において、さらに、前記第５のドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路とを設け、且つ、
前記第２および第４のドライブ回路の前段に対して、
入力端子と、
該入力端子から入力された入力信号のフロントエッジを遅延させるフロントエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【００９０】
（付記１０）  請求項６に記載の容量性負荷駆動回路において、前記第３のスイッチ素子は、電流出力素子および電流入力素子を備え、且つ、前記第３のドライブ回路は、前記電流出力素子をドライブする電流出力素子ドライブ回路および前記電流入力素子をドライブする電流入力素子ドライブ回路を備えることを特徴とする容量性負荷駆動回路。
【００９１】
（付記１１）  請求項１０に記載の容量性負荷駆動回路において、前記電流出力素子はＰチャンネルのパワーＭＯＳＦＥＴであり、且つ、前記電流入力素子はＮチャンネルのパワーＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする容量性負荷駆動回路。
【００９２】
（付記１２）  請求項１１に記載の容量性負荷駆動回路において、前記電流出力素子ドライブ回路の前段に対して、該電流出力素子ドライブ回路へ供給する駆動信号のフロントエッジを遅延させるフロントエッジ遅延回路と、前記電流出力素子ドライブ回路へ供給する駆動信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【００９３】
（付記１３）  請求項１１に記載の容量性負荷駆動回路において、前記第１のドライブ回路、前記第２のドライブ回路、前記第４のドライブ回路、前記第５のドライブ回路、前記電流出力素子ドライブ回路および前記電流入力素子ドライブ回路の前段に対して、該各ドライブ回路へ供給する駆動信号のフロントエッジを遅延させるフロントエッジ遅延回路と、各ドライブ回路へ供給する駆動信号のバックエッジを遅延させるバックエッジ遅延回路とを設けたことを特徴とする容量性負荷駆動回路。
【００９４】
（付記１４）  請求項６に記載の容量性負荷駆動回路において、
前記フロントエッジ遅延回路は、第１の抵抗および第１の容量をから成る第１の時定数回路を備え、
前記バックエッジ遅延回路は、第２の抵抗および第２の容量から成る第２の時定数回路を備え、
前記第１〜第５のドライブ回路へ供給する駆動制御信号は、前記第１の時定数回路の出力信号および前記第２の時定数回路の出力信号を合成する信号合成回路によって生成されることを特徴とする容量性負荷駆動回路。
（付記１５）  請求項１４項に記載の容量性負荷駆動回路において、前記第１の時定数回路および前記第２の時定数回路のいずれか一方、または、両方の前段にバッファ回路を設けたことを特徴とする容量性負荷駆動回路。
【００９５】
（付記１６）  請求項１４に記載の容量性負荷駆動回路において、前記信号合成回路はＡＮＤゲートであることを特徴とする容量性負荷駆動回路。
【００９６】
（付記１７）  請求項１４に記載の容量性負荷駆動回路において、前記第１の時定数回路における前記第１の抵抗の値を調整することによってフロントエッジの遅延時間を調整し、且つ、前記第２の時定数回路における前記第２の抵抗の値を調整することによってバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【００９７】
（付記１８）  請求項１４に記載の容量性負荷駆動回路において、前記第１の時定数回路における前記第１の容量の値を調整することによってフロントエッジの遅延時間を調整し、且つ、前記第２の時定数回路における前記第２の容量の値を調整することによってバックエッジの遅延時間を調整することを特徴とする容量性負荷駆動回路。
【００９８】
（付記１９）  請求項６に記載の容量性負荷駆動回路において、前記第１〜第５のドライブ回路の少なくとも１つに、光発光素子，光受光素子および増幅回路を用いて構成されたゲートカプラを適用したことを特徴とする容量性負荷駆動回路。
【００９９】
（付記２０）  請求項１９に記載の容量性負荷駆動回路において、前記第４および第５のドライブ回路に、前記ゲートカプラを適用したことを特徴とする容量性負荷駆動回路。
【０１００】
（付記２１）  請求項１９に記載の容量性負荷駆動回路において、前記第１，第２，第４および第５のドライブ回路に、前記ゲートカプラを適用したことを特徴とする容量性負荷駆動回路。
【０１０１】
（付記２２）  複数のＸ電極と、
該複数のＸ電極に略平行に配置され、該複数のＸ電極との間に放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えるプラズマディスプレイ装置であって、
前記Ｘ電極駆動回路または前記Ｙ電極駆動回路に対して、請求項１〜２１のいずれか１項に記載の容量性負荷駆動回路を適用したことを特徴とするプラズマディスプレイ装置。
（付記２３）  請求項２２に記載のプラズマディスプレイ装置において、前記容量性負荷駆動回路は、サステイン期間においてサステインパルスをプラズマディスプレイパネルへ供給するサステイン回路であることを特徴とするプラズマディスプレイ装置。
【０１０２】
（付記２４）  請求項２２に記載のプラズマディスプレイ装置において、前記容量性負荷駆動回路は、スキャン期間においてスキャンパルスをプラズマディスプレイパネルへ供給するスキャン回路であることを特徴とするプラズマディスプレイ装置。
【０１０３】
（付記２５）  請求項２２に記載のプラズマディスプレイ装置において、前記容量性負荷駆動回路は、サステイン期間におけるサステインパルスおよびスキャン期間におけるスキャンパルスの両方をプラズマディスプレイパネルへ供給するサステイン・スキャン共通回路であることを特徴とするプラズマディスプレイ装置。
【産業上の利用可能性】
【０１０４】
本発明は、プラズマディスプレイ装置に幅広く適用することができ、例えば、パーソナルコンピュータやワークステーション等のディスプレイ装置、平面型の壁掛けテレビジョン、或いは、広告や情報等を表示するための装置として利用されるプラズマディスプレイ装置に対して適用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明が適用されるプラズマディスプレイ装置の一例を概略的に示す全体構成図である。
【図２】図１に示すプラズマディスプレイ装置の駆動波形を示す図である。
【図３】本発明が適用されるプラズマディスプレイ装置の他の例を概略的に示す全体構成図である。
【図４】図３に示すプラズマディスプレイ装置における維持放電期間の駆動波形を示す図である。
【図５】従来のプラズマディスプレイ装置におけるサステイン回路の一例を示す回路図である。
【図６】図５に示すサステイン回路における遅延回路の一例を示す回路図である。
【図７】従来のサステイン回路における増幅回路の閾値電圧と出力パルス幅との関係を説明するための図である。
【図８】従来のサステイン回路における遅延時間と出力パルス幅との関係を説明するための図である。
【図９】従来のサステイン回路における出力パルス幅が大きい場合の動作波形を示す図である。
【図１０】従来のサステイン回路における出力パルス幅が小さい場合の動作波形を示す図である。
【図１１】本発明に係る容量性負荷駆動回路の一例の全体構成を示すブロック回路図である。
【図１２】本発明に係る容量性負荷駆動回路の第１実施例を示す要部回路図である。
【図１３】図１２に示す容量性負荷駆動回路の動作を説明するための図である。
【図１４】本発明に係る容量性負荷駆動回路の第２実施例を示す要部回路図である。
【図１５】本発明に係る容量性負荷駆動回路の第３実施例を示す要部回路図である。
【図１６】本発明に係る容量性負荷駆動回路の第４実施例を示す要部回路図である。
【図１７】本発明に係る容量性負荷駆動回路の他の例の全体構成を概略的に示す回路図である。
【図１８】図１７に示す容量性負荷駆動回路の動作を説明するための図である。
【図１９】本発明に係る容量性負荷駆動回路の第５実施例を示す回路図である。
【図２０】本発明に係る容量性負荷駆動回路の第６実施例を示す回路図である。
【図２１】本発明に係る容量性負荷駆動回路の第７実施例を示す回路図である。
【図２２】本発明に係る容量性負荷駆動回路の第８実施例を示す回路図である。
【図２３】本発明に係る容量性負荷駆動回路の遅延回路の変形例を示す回路図である。
【符号の説明】
【０１０６】
１０…ＰＤＰ（プラズマディスプレイパネル）
１１…第１の電極（Ｘ電極）
１１−Ｏ…奇数Ｘ電極
１１−Ｅ…偶数Ｘ電極
１２…第２の電極（Ｙ電極）
１２−Ｏ…奇数Ｙ電極
１２−Ｅ…偶数Ｙ電極
１３…アドレス電極
１８−Ｏ…第１Ｘサステインパルス発生回路
１８−Ｅ…第２Ｘサステインパルス発生回路
１９−Ｏ…第１Ｙサステインパルス発生回路
１９−Ｅ…第２Ｙサステインパルス発生回路
３１，３３，３７，４０；ＳＷ１，ＳＷ２，ＳＷ３Ｎ，ＳＷ３Ｐ，ＳＷ４，ＳＷ５…スイッチ素子（サステイン出力素子）
３２，３４，３８，４１…増幅回路（ドライブ回路）
３５，４３；ＬＡ，ＬＢ…コイル
３６，４２，１０３，２０３；Ｄａ，ＤＢ…ダイオード
３９，１０２，２０２；Ｃ１…容量（容量素子）
５１〜５４，１５１，１５２，１５３Ｎ，１５３Ｐ，１５４，１５５…遅延回路
１５１ａ，１５２ａ，１５４ａ；６５１〜６５４，６１１…フロントエッジ遅延回路
１６１，１６２，１６４，１６５…ゲートカプラ
１７２，１７３Ｎ，１７３Ｐ…増幅回路（バッファ）
７５１〜７５４，７１１…バックエッジ遅延回路
１０１，２０１…抵抗（可変抵抗素子）
Ｃｐ…ＰＤＰのＸ電極とＹ電極で形成される表示セルの駆動容量（容量性負荷）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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