(57)【要約】【課題】  スイッチング素子等の回路の部品点数を低減することによって回路の占有面積を小さくするとともに、簡易に制御可能な遅延回路を提供する。【解決手段】  遅延制御信号生成回路は、遅延データ信号ＤＬＹ＜２：０＞すなわち３ビットの遅延データ信号に応じて６個の遅延制御信号を生成する。この遅延制御信号により遅延ユニット２Ａ〜２Ｃに基づく選択的な組合せにより８個の組合せの信号経路のうちの１つが設定される。したがって、３ビットの遅延データ信号に基づいて遅延量を８段階に調節可能であり、細密に遅延量を設定することができるとともに、簡易に遅延量を制御することができる。【選択図】        図１
2005130042.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応答して、所定の遅延量を有する遅延信号を出力する遅延回路であって、
前記入力信号の遅延量を設定するために各々が、通過する信号を遅延させるＮ個の遅延ユニットを含む遅延量設定回路と、
前記遅延量設定回路を制御するための制御回路とを含み、
前記制御回路は、入力されるＮビットの信号に応じて、前記Ｎ個の遅延ユニットの選択的な組合せに基づく２のＮ乗通りの信号経路のうちの一つを設定する遅延制御信号生成回路を有する、遅延回路。
【請求項２】
前記制御回路は、選択信号に応じて前記入力信号および前記Ｎ個の遅延ユニットから出力される出力信号のうちのいずれか一つを選択して前記遅延量設定回路から遅延信号として出力するセレクタをさらに有し、
前記遅延制御信号生成回路は、前記Ｎビットの信号に応じて各前記遅延ユニットを制御する遅延制御信号と前記選択信号を生成し、
前記Ｎ個の遅延ユニットの各々は、前記遅延制御信号に基づいて、入力される前記入力信号と（Ｎ−２）個の互いに異なる組合せの遅延ユニットから出力される出力信号のうちの一つを選択的に遅延させて出力する、請求項１記載の遅延回路。
【請求項３】
予め記憶されたプログラム情報に基づいて前記Ｎビットの信号を前記遅延制御信号生成回路に対して出力する信号出力部をさらに備える、請求項１記載の遅延回路。
【請求項４】
入力信号に応答して、所定の遅延量を有する遅延信号を出力する遅延回路と、
前記遅延回路を制御する信号を出力する信号出力部とを備え、
前記遅延回路は、
前記入力信号の遅延量を設定するために各々が、通過する信号を遅延させるＮ個の遅延ユニットを含む遅延量設定回路と、
前記遅延量設定回路を制御するための制御回路とを含み、
前記制御回路は、入力されるＮビットの信号に応じて、前記Ｎ個の遅延ユニットの選択的な組合せに基づく２のＮ乗通りの信号経路のうちの一つを設定する遅延制御信号生成回路を有し、
前記信号出力部は、
所定期間、発振信号を出力するリングオシレータと、
前記リングオシレータにより出力された前記発振信号に応答して、複数ビットのデータ信号をカウントアップして出力するカウンタと、
前記カウンタから出力された前記複数ビットのデータ信号と、予め設定されている複数ビットの基準データ情報とをそれぞれ比較する比較部と、
前記比較部の比較結果に基づいて再設定するプログラム情報を記憶するヒューズ部と、
前記ヒューズ部に記憶された前記再設定するプログラム情報に基づいて前記Ｎビットの信号を出力するためのプログラム情報記憶部とを含む、半導体装置。
【請求項５】
前記比較部は、
前記カウンタから出力された前記複数ビットのデータ信号と前記基準データ情報に含まれる第１の基準データ信号とを比較する第１の比較ユニットと、
前記第１の比較ユニットの比較結果に基づいて前記カウンタから出力された前記複数ビットのデータ信号と前記基準データ情報に含まれる第２の基準データ信号とを比較する第２の比較ユニットとを含み、
前記ヒューズ部には、前記第１および第２の比較ユニットの比較結果に基づいて、前記再設定されるプログラム情報が記憶される、請求項４記載の半導体装置。
【請求項６】
前記リングオシレータは、複数のトランジスタで構成され、
前記複数のトランジスタの各々は、前記遅延ユニットを形成するトランジスタと同じトランジスタ特性を有する、請求項４記載の半導体装置。
【請求項７】
前記プログラム情報記憶部は、テスト時において予め記憶された所定のプログラム情報に基づいて前記Ｎビットの信号を出力し、通常動作時において前記ヒューズ部から出力される前記再設定されるプログラム情報に基づいて前記Ｎビットの信号を出力する、請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の遅延量に調整可能な遅延回路および遅延回路を備える半導体装置に関する。
【背景技術】
【０００２】
一般的に電気的な信号処理において、遅延回路は広範囲に用いられており、特にデジタル画像処理その他広い適用領域を有する。これらの遅延回路はその遅延量を任意に選択可能であることが望ましく可変遅延回路として実用化されている。
【０００３】
特に、所定のあるいは任意に選択された乗算係数を持った乗算器と組合わせることによってＦＩＲ（Finite Impulse Response）フィルタを構成することが知られている。また、具体的な適用例として、ゴーストキャンセラを挙げることもできる。
【０００４】
周知のように、遅延回路を構成する遅延素子としてはいわゆるディレイラインなどが広く用いられてきている。近年においてはこのような可変遅延回路を複数の遅延素子とこれらの遅延素子を任意に選択するトランスファーゲートなどのスイッチング素子群とを組合わせてＩＣ化した可変遅延回路が広範囲に用いられるようになっており、ＩＣ化によるコスト低減と相俟ってその利用範囲が拡大している。
【０００５】
特開平５−７１２７号公報においては、複数の遅延素子とスイッチング素子群とを組合わせて遅延量を選択可能な可変遅延回路の構成について開示されている。
【特許文献１】特開平５−７１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、複数の遅延素子を用いて可変可能な可変遅延回路を構成する場合、可変可能な組合せの数に比例したスイッチング素子を設ける必要がある。すなわち、細密な遅延量を設定するためには、遅延素子を複数個設ける必要があり、その組合せが増大するに従ってスイッチング素子の個数もそれに比例して増大する。さらにはスイッチング素子を制御する制御信号線の数も増大し、その制御も複雑化する。
【０００７】
したがって、遅延素子を複数個設けて、遅延量を細密に設定する場合においては、回路の部品点数や配線数が増大し、結果として回路面積が大きくなってしまうとともに、可変遅延回路の制御が複雑となる可能性がある。
【０００８】
本発明は上記のような問題を解決するためになされたものであって、スイッチング素子等の回路の部品点数を低減することによって回路の占有面積を小さくするとともに、簡易に制御可能な遅延回路およびそれを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００９】
この発明は、入力信号に応答して、所定の遅延量を有する遅延信号を出力する遅延回路であって、入力信号の遅延量を設定するために各々が、通過する信号を遅延させるＮ個の遅延ユニットを含む遅延量設定回路と、遅延量設定回路を制御するための制御回路とを含み、制御回路は、入力されるＮビットの信号に応じて、Ｎ個の遅延ユニットの選択的な組合せに基づく２のＮ乗通りの信号経路のうちの一つを設定する遅延制御信号生成回路を有する。
【００１０】
また、この発明は、入力信号に応答して、所定の遅延量を有する遅延信号を出力する遅延回路と、遅延回路を制御する信号を出力する信号出力部とを含む。遅延回路は、入力信号の遅延量を設定するために各々が、通過する信号を遅延させるＮ個の遅延ユニットを含む遅延量設定回路と、遅延量設定回路を制御するための制御回路とを含む。制御回路は、入力されるＮビットの信号に応じて、Ｎ個の遅延ユニットの選択的な組合せに基づく２のＮ乗通りの信号経路のうちの一つを設定する遅延制御信号生成回路を有する。信号出力部は、所定期間、発振信号を出力するリングオシレータと、リングオシレータにより出力された発振信号に応答して、複数ビットのデータ信号をカウントアップして出力するカウンタと、カウンタから出力された複数ビットのデータ信号と、予め設定されている複数ビットの基準データ情報とをそれぞれ比較する比較部と、比較部の比較結果に基づいて再設定するプログラム情報を記憶するヒューズ部と、ヒューズ部に記憶された再設定するプログラム情報に基づいてＮビットの信号を出力するためのプログラム情報記憶部とを含む。
【発明の効果】
【００１１】
この発明は、Ｎビットの信号に応じてＮ個の遅延ユニットの選択的な組合せに基づく２のＮ乗とおりの信号経路を設定する遅延制御信号生成回路を設ける。これに伴い、細密な遅延量の調節を行なう場合において、入力するＮビットの信号のデータを調節することにより、簡易にＮ個の遅延ユニットに従う細密な遅延量を制御することができる。
【００１２】
また、この発明は、リングオシレータの発振信号に応答して出力される複数ビットのデータ信号と基準データ情報とを比較する比較部を設け、比較部の比較結果に基づいてＮビットの信号が再設定される。これにより、精度の高い遅延回路の所望の遅延量に再調整することができるため信頼性が向上する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
（実施の形態１）
図１は、本発明の実施の形態１に従う遅延回路の概略構成図である。
【００１４】
本発明の実施の形態１においては、８段階の遅延量により入力信号ＩＮを調整して出力信号すなわち遅延信号ＯＵＴとして出力可能な遅延回路について説明する。
【００１５】
図１を参照して、本発明の実施の形態１に従う遅延回路は、遅延データ信号ＤＬＹ＜２：０＞の入力を受けて、遅延制御信号および選択信号を生成する遅延制御信号生成回路７と、インバータ１，６と、遅延ユニット２Ａ〜２Ｃと、セレクタ５とを含む。
【００１６】
遅延ユニット２Ａ〜２Ｃは、各々が同一のセレクタ機能を有する一方でそれぞれが異なる遅延量を有する。具体的には、入力ノードＩＮ１，ＩＮ２にそれぞれ入力される入力信号を制御ノードＳＥＬ１，ＳＥＬ２にそれぞれ入力される制御信号に基づいて、選択的に遅延させて出力ノードＯＵＴから出力する。なお、本例においては、入力ノードＩＮ１，ＩＮ２に入力される信号を入力信号ＩＮ１，ＩＮ２とも称する。また、出力ノードＯＵＴから出力される信号を出力信号ＯＵＴとも称する。
【００１７】
インバータ１は、入力信号ＩＮを反転させた入力反転信号ＺＩＮを出力する。
【００１８】
遅延ユニット２Ａは、入力ノードＩＮ１，ＩＮ２に入力される入力反転信号ＺＩＮおよび遅延ユニット２Ｃからの出力信号ＯＵＴをそれぞれ受けて、制御ノードＳＥＬ１およびＳＥＬ２に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（０．２ｎｓ）、遅延させた信号を出力する。遅延ユニット２Ｂは、入力ノードＩＮ１，ＩＮ２に入力される入力反転信号ＺＩＮおよび遅延ユニット２Ａの出力信号ＯＵＴをそれぞれ受けて、制御ノードＳＥＬ１およびＳＥＬ２に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（０．５ｎｓ）、遅延させた信号を出力する。遅延ユニット２Ｃは、入力ノードＩＮ１，ＩＮ２に入力される入力反転信号ＺＩＮおよび遅延ユニット２Ｂの出力信号ＯＵＴをそれぞれ受けて、制御ノードＳＥＬ１およびＳＥＬ２に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（１．０ｎｓ）、遅延させた遅延信号を出力する。
【００１９】
セレクタ５は、入力反転信号ＺＩＮ、遅延ユニット２Ａ〜２Ｃの出力信号のそれぞれを受けて選択信号ＳＥＬＯ＜３：０＞に応答して、いずれか１つの信号をインバータ６に出力する。インバータ６はセレクタ５から出力された信号を反転して、出力信号ＯＵＴすなわち遅延信号として出力する。なお、本例においては、一例として入力信号ＩＮは「Ｈ」レベルとして入力され、遅延信号ＯＵＴも「Ｈ」レベルとして出力されるものとする。したがって、入力反転信号ＺＩＮは「Ｌ」レベルに設定される。
【００２０】
図２は、遅延ユニット２Ａの回路構成図である。
【００２１】
図２を参照して、遅延ユニット２Ａは、セレクタ部ＳＵ１と、遅延部ＤＵ１と、インバータＩＶとを含む。
【００２２】
セレクタ部ＳＵ１は、制御ノードＳＥＬ１，ＳＥＬ２に入力される遅延制御信号に基づいて入力ノードＩＮ１，ＩＮ２に伝達される信号を選択的に出力する。
【００２３】
セレクタ部ＳＵ１は、トランジスタＰＴ１〜ＰＴ４と、ＮＴ１〜ＮＴ４とを含む。本例においては、一例としてトランジスタＰＴ１〜ＰＴ４は、ＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴ１〜ＮＴ４は、一例としてＮチャネルＭＯＳトランジスタとする。
【００２４】
トランジスタＰＴ１およびＰＴ３は、電源電圧ＶＣＣとノードＮ０との間にそれぞれ並列に配置され、それぞれのゲートは入力ノードＳＥＬ１，ＳＥＬ２とそれぞれ電気的に結合される。トランジスタＰＴ２およびＰＴ４は、ノードＮ０とノードＮ１との間にそれぞれ並列に配置され、それぞれのゲートは入力ノードＩＮ１，ＩＮ２とそれぞれ電気的に結合される。トランジスタＮＴ１およびＮＴ２は、ノードＮ１と接地電圧ＧＮＤとの間に直列に配置され、それぞれのゲートは入力ノードＩＮ１および制御ノードＳＥＬ１と電気的に結合される。トランジスタＮＴ３およびＮＴ４は、ノードＮ１と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは入力ノードＩＮ２および制御ノードＳＥＬ２とそれぞれ電気的に結合される。
【００２５】
遅延部ＤＵ１は、抵抗ＲとキャパシタＣとを含む。遅延部ＤＵ１は、ノードＮ１に伝達された信号を抵抗ＲおよびキャパシタＣで構成されるＲＣ負荷に基づいてノードＮ２に所定量遅延した遅延信号を伝達する。インバータＩＶは、遅延部ＤＵ１のノードＮ２に伝達された遅延信号を反転して出力信号ＯＵＴとして出力する。
【００２６】
この遅延ユニット２Ａの動作について説明する。セレクタ部ＳＵ１は、制御ノードＳＥＬ１およびＳＥＬ２に入力される遅延制御信号の論理レベルに応答して入力ノードＩＮ１およびＩＮ２のいずれか一方を選択する。具体的には、制御ノードＳＥＬ１が「Ｈ」レベルである場合には、入力ノードＩＮ１が選択される。一方、制御ノードＳＥＬ２が「Ｈ」レベルである場合には、入力ノードＩＮ２が選択される。なお、初期状態において、制御ノードＳＥＬ１およびＳＥＬ２はともに「Ｌ」レベルである。したがって、トランジスタＰＴ１およびＰＴ３はオン状態である。また、各遅延ユニット２Ａ〜２Ｃの入力ノードＩＮ１およびＩＮ２はともに「Ｈ」レベルに設定されている。したがって、トランジスタＮＴ１およびＮＴ３はオン状態である。
【００２７】
一例として制御ノードＳＥＬ１およびＳＥＬ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであり、かつ入力ノードＩＮ１に「Ｌ」レベルの信号が入力される場合について考える。この場合、トランジスタＰＴ２およびＰＴ３がオンし、電源電圧ＶＣＣとノードＮ１とが電気的に結合され、ノードＮ１の電圧レベルは「Ｈ」レベルに設定される。この設定された「Ｈ」レベルの信号は遅延部ＤＵ１により遅延して、ノードＮ２に伝達されて、インバータＩＶで反転されて所望の遅延量遅延した遅延信号が出力ノードＯＵＴ（「Ｌ」レベル）から伝達される。別の例として、制御ノードＳＥＬ１およびＳＥＬ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルであり、かつ入力ノードＩＮ２に「Ｌ」レベルの信号が入力される場合について考える。この場合、トランジスタＰＴ３およびＰＴ４がオンし、電源電圧ＶＣＣとノードＮ１とが電気的に結合され、ノードＮ１の電圧レベルは「Ｈ」レベルに設定される。この設定された「Ｈ」レベルの信号は遅延部ＤＵ１により遅延して、ノードＮ２に伝達されて、インバータＩＶで反転されて所望の遅延量遅延した遅延信号が出力ノードＯＵＴ（「Ｌ」レベル）から伝達される。
【００２８】
本例においては、遅延ユニット２Ａについて説明したが、他の遅延ユニット２Ｂおよび２Ｃについても遅延量は異なるものの回路構成については同様である。
【００２９】
図３は、遅延制御信号生成回路７の回路構成図である。
【００３０】
図３を参照して、遅延制御信号生成回路７は、ＡＮＤ回路１０〜１９を含む。
【００３１】
遅延制御信号生成回路７は、入力される遅延データ信号ＤＬＹ＜２：０＞の入力を受けて３個の遅延ユニットの選択的な組合せに基づく２の３乗通りの信号経路のうちの一つを設定するように遅延制御信号ＳＥＬ１Ａ〜ＳＥＬ１ＣおよびＳＥＬ２Ａ〜ＳＥＬ２Ｃと、選択信号ＳＥＬＯ＜３：０＞を出力する。なお、＜Ｘ：０＞の記号は、本明細書において＜０＞〜＜Ｘ＞を指し示すものとする。
【００３２】
ＡＮＤ回路１０は、遅延データ信号ＤＬＹ＜２＞およびＡＮＤ回路１２および１４の出力信号の反転信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ａとして出力する。ＡＮＤ回路１１は、遅延データ信号ＤＬＹ＜２＞、遅延データ信号ＤＬＹ＜１＞の反転信号および遅延データ信号ＤＬＹ＜０＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ａとして出力する。ＡＮＤ回路１２は、遅延データ信号ＤＬＹ＜１＞および遅延データ信号ＤＬＹ＜２＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ｂとして出力する。ＡＮＤ回路１３は、遅延データ信号ＤＬＹ＜１＞および遅延データ信号ＤＬＹ＜２＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ｂとして出力する。
【００３３】
ＡＮＤ回路１４は、遅延データ信号ＤＬＹ＜０＞および遅延データ信号ＤＬＹ＜１＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ｃとして出力する。ＡＮＤ回路１５は、遅延データ信号ＤＬＹ＜１＞および遅延データ信号ＤＬＹ＜０＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ｃとして出力する。ＡＮＤ回路１６は、遅延データ信号ＤＬＹ＜０＞〜ＤＬＹ＜２＞のそれぞれの反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜０＞として出力する。
【００３４】
ＡＮＤ回路１７は、遅延データ信号ＤＬＹ＜２＞および遅延データ信号ＤＬＹ＜１＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜１＞として出力する。ＡＮＤ回路１８は、遅延データ信号ＤＬＹ＜１＞および遅延データ信号ＤＬＹ＜０＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜２＞として出力する。ＡＮＤ回路１９は、ＡＮＤ回路１６〜１８の出力信号の反転信号をそれぞれ受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜３＞として出力する。
【００３５】
図４は、本発明の実施の形態１に従う遅延回路の遅延量を設定する遅延データ信号ＤＬＹ＜２：０＞と、遅延回路内の信号伝搬経路との関係を説明する図である。
【００３６】
図４に示されるように、一例として遅延データ信号ＤＬＹ＜２：０＞が上位ビット側から「０００」に設定されている場合には入力反転信号ＺＩＮはセレクタ５からそのまま出力され遅延量は０ｎｓとなる。また、遅延データ信号ＤＬＹ＜２：０＞が上位ビット側から「００１」である場合には入力反転信号ＺＩＮが遅延ユニット２Ａを通過してセレクタ５から出力されるため遅延量は０．２ｎｓに設定される。同様にして遅延データ信号ＤＬＹ＜２：０＞が上位ビット側から「１１１」に設定されている場合には入力反転信号ＺＩＮが遅延ユニット２Ａ〜２Ｃに順々に伝搬されてセレクタ５から出力され、遅延量は１．７ｎｓに設定される。
【００３７】
したがってこの図に示されるように遅延データ信号ＤＬＹ＜２：０＞すなわち３ビットの遅延データ信号を用いることによって、遅延量を８段階に調節できることが可能であり、所望の遅延量に設定することができる。
【００３８】
また、３ビットの遅延データ信号を用いて６個の遅延制御信号を生成し、それに基づいて遅延量を８段階に調節しており、制御信号線の本数を削減するとともに、遅延制御信号により駆動されるスイッチング素子の個数も削減することができる。したがって、部品点数を削減することにより回路の占有面積を低減することができる。さらには、３ビットの遅延データ信号に基づいて遅延量を８段階に調節可能であり、簡易に遅延量を制御することができる。なお、遅延データ信号ＤＬＹ＜２：０＞は図示しない所定の記憶領域に予め記憶されているものとする。
【００３９】
（実施の形態１の変形例１）
図５は、本発明の実施の形態１の遅延ユニット２Ａと置換可能な遅延ユニット２Ａ♯の回路構成図である。
【００４０】
図５を参照して、本発明の実施の形態１の変形例１に従う遅延ユニット２Ａ♯は、実施の形態１の遅延ユニット２Ａと比較して、遅延部ＤＵ１を遅延部ＤＵ２に置換した点が異なる。その他の点は同様であるのでその説明は繰返さない。
【００４１】
遅延部ＤＵ２は、インバータＩ０，Ｉ１とを含む。インバータＩ０およびＩ１は、直列に接続された遅延素子である遅延段を形成する。
【００４２】
したがって、本発明の実施の形態１の変形例１に従う遅延部ＤＵ２は、遅延ユニット２Ａの遅延部ＣＵ１のように抵抗ＲとキャパシタＣとのいわゆるＲＣ負荷に基づく所定の遅延量を設定するのではなく、トランジスタで形成される複数のインバータにより遅延量を設定する。
【００４３】
本実施の形態１の変形例１に従う遅延ユニット２Ａ♯についても、実施の形態１の遅延ユニット２Ａと同様に所望の遅延量を設定することができる。具体的には、遅延段の個数を調整することによりそれぞれが異なる遅延量を有する遅延ユニットを形成することが可能である。
（実施の形態１の変形例２）
図６は、本発明の実施の形態１の遅延ユニット２Ａと置換可能なさらに別の遅延ユニット２Ａ♯ａの回路構成図である。
【００４４】
本発明の実施の形態１の遅延ユニット２Ａと比較して、遅延ユニット２Ａ♯ａは、セレクタ部ＳＵ１をＳＵ２に置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【００４５】
セレクタ部ＳＵ２は、インバータ２１，２３と、トランスファーゲート２０，２２と、トランジスタ２４〜２７とを含む。本例においては一例としてトランジスタ２４，２５，２７は、ＮチャネルＭＯＳトランジスタとする。また、トランジスタ２６は、ＰチャネルＭＯＳトランジスタとする。
【００４６】
トランスファーゲート２０は、入力ノードＩＮ１に入力される信号を制御ノードＳＥＬ１に入力される遅延制御信号およびインバータ２１を介するその反転信号に基づいてノードＮ３に伝達する。トランスファーゲート２２は、入力ノードＩＮ２に入力される信号を制御ノードＳＥＬ２に入力される遅延制御信号およびインバータ２３を介するその反転信号に基づいてノードＮ３に伝達する。トランジスタ２４および２５は、ノードＮ３と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはインバータ２１および２３の出力信号の入力を受ける。トランジスタ２６は、電源電圧ＶＣＣとノードＮ４との間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ２７はノードＮ４と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ３と電気的に結合される。
【００４７】
セレクタ部ＳＵ２は、非活性化状態の時ノードＮ３を初期状態すなわち接地電圧ＧＮＤ（「Ｌ」レベル）に設定する。具体的には、制御ノードＳＥＬ１およびＳＥＬ２に入力される信号がともに「Ｌ」レベルに設定されている場合、インバータ２１および２３の出力信号はともに「Ｈ」レベルに設定される。これにより、トランジスタ２４および２５がオンし、ノードＮ３と接地電圧ＧＮＤとが電気的に結合され、ノードＮ３の電圧レベルは、「Ｌ」レベルに設定される。これにより、トランジスタ２６および２７で形成されるインバータの貫通電流を抑制することができる。
【００４８】
一方、セレクタ部ＳＵ２は、活性化状態の時、すなわち制御ノードＳＥＬ１およびＳＥＬ２のいずれか一方に「Ｈ」レベルの信号が入力されている場合、対応する入力ノードＩＮ１およびＩＮ２に伝達された信号をノードＮ３に伝達する。入力ノードＩＮ１およびＩＮ２のいずれか一方が「Ｌ」レベルの場合、トランジスタ２６がオンし、電源電圧ＶＣＣとノードＮ４とを電気的に結合し、ノードＮ４の電圧レベルを「Ｈ」レベルに設定する。
【００４９】
これにより、遅延部ＤＵ１は、ノードＮ４に設定された信号を所定の遅延量遅延させて、インバータＩＶに伝達し、インバータＩＶは、反転信号（「Ｌ」レベル）を出力信号ＯＵＴすなわち遅延信号として出力する。
【００５０】
本例においてはセレクタ部ＳＵ１をセレクタ部ＳＵ２に置換した例について説明したが、先に述べた遅延ユニット２Ａ♯の如く遅延部ＤＵ１を遅延部ＤＵ２に置換して組み合わせた構成とすることも可能である。
【００５１】
（実施の形態２）
図７は、本発明の実施の形態２に従う遅延回路の概略ブロック図である。
【００５２】
本発明の実施の形態２においては、１６段階の遅延量により入力信号ＩＮを調整して出力信号すなわち遅延信号ＯＵＴとして出力可能な遅延回路について説明する。
【００５３】
図７を参照して、本発明の実施の形態２に従う遅延回路は、遅延制御信号生成回路７♯と、遅延ユニット８Ａ〜８Ｄと、セレクタ５♯と、インバータ６とを含む。
【００５４】
遅延制御信号生成回路７♯は、入力される４ビットの遅延データ信号ＤＬＹ＜３：０＞の入力を受けて４個の遅延ユニットの選択的な組合せに基づく２の４乗通りの信号経路のうちの一つを設定するように遅延制御信号ＳＥＬ１Ａ〜ＳＥＬ１Ｄ、ＳＥＬ２Ａ〜ＳＥＬ２ＤおよびＳＥＬ３Ａ〜ＳＬＥ３Ｄと、選択信号ＳＥＬＯ＜４：０＞とを出力する。
【００５５】
遅延ユニット８Ａ〜８Ｄは、各々が同一のセレクタ機能を有する一方でそれぞれが異なる遅延量を有する。具体的には、各々が３つの入力ノードＩＮ１〜ＩＮ３に入力される入力信号を制御ノードＳＥＬ１〜ＳＬＥ３にそれぞれ入力される制御信号に基づいて、選択的に遅延させて出力ノードＯＵＴから出力する。
【００５６】
インバータ１は、入力信号ＩＮを反転させた入力反転信号ＺＩＮを出力する。
【００５７】
遅延ユニット８Ａは、入力ノードＩＮ１〜ＩＮ３に入力反転信号ＺＩＮ、遅延ユニット８Ｄの出力信号および遅延ユニット８Ｃの出力信号をそれぞれ受けて、制御ノードＳＥＬ１〜ＳＥＬ３に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（０．２ｎｓ）、遅延させた信号を出力する。遅延ユニット８Ｂは、入力ノードＩＮ１〜ＩＮ３に入力反転信号ＺＩＮ、遅延ユニット８Ａの出力信号および遅延ユニット８Ｄの出力信号をそれぞれ受けて、制御ノードＳＥＬ１〜ＳＥＬ３に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（０．５ｎｓ）、遅延させた信号を出力する。
【００５８】
遅延ユニット８Ｃは、入力ノードＩＮ１〜ＩＮ３に入力反転信号ＺＩＮ、遅延ユニット８Ｂの出力信号、遅延ユニット８Ａの出力信号をそれぞれ受けて、制御ノードＳＥＬ１〜ＳＥＬ３に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（１．０ｎｓ）、遅延させた信号を出力する。遅延ユニット８Ｄは、入力ノードＩＮ１〜ＩＮ３に入力反転信号ＺＩＮ、遅延ユニット８Ｃの出力信号および遅延ユニット８Ｂの出力信号をそれぞれ受けて、制御ノードＳＥＬ１〜ＳＥＬ３に入力される遅延制御信号に基づいて選択的に出力ノードＯＵＴから所望の遅延量（２．０ｎｓ）、遅延させた信号を出力する。
【００５９】
セレクタ５♯は、入力反転信号ＺＩＮ、遅延ユニット８Ａ〜８Ｄの出力信号のそれぞれを受けて選択信号ＳＥＬＯ＜４：０＞に応答して、いずれか１つの信号をインバータ６に出力する。インバータ６は、セレクタ５♯から出力された信号を反転して出力ノードＯＵＴすなわち遅延信号として出力する。
【００６０】
図８は、本発明の実施の形態２に従う遅延ユニット８Ａの回路構成図である。
【００６１】
図８を参照して、遅延ユニット８Ａは、セレクタ部ＳＵ３と、遅延部ＤＵ１と、インバータＩＶとを含む。
【００６２】
セレクタ部ＳＵ３は、制御ノードＳＥＬ１〜ＳＥＬ３に入力される遅延制御信号に基づいて入力ノードＩＮ１〜ＩＮ３に伝達される信号を選択的に出力する。
【００６３】
セレクタ部ＳＵ３は、トランスファーゲート８０，８２，８４と、インバータ８１，８３，８５と、トランジスタ８６〜８８，２６，２７とを含む。本例におけるトランジスタ８６〜８８は、一例としてＮチャネルＭＯＳトランジスタとする。
【００６４】
トランスファーゲート８０は、入力ノードＩＮ１に入力される信号を制御ノードＳＥＬ１に入力される遅延制御信号およびインバータ８１を介するその反転信号の入力に基づいてノードＮ３に伝達する。トランスファーゲート８２は、入力ノードＩＮ２に入力される信号を制御ノードＳＥＬ２に入力される遅延制御信号およびインバータ８３を介するその反転信号の入力に基づいてノードＮ３に伝達する。トランスファーゲート８４は、入力ノードＩＮ３に入力される信号を制御ノードＳＥＬ３に入力される遅延制御信号およびインバータ８５を介するその反転信号の入力に基づいてノードＮ３に伝達する。
【００６５】
トランジスタ８６〜８８は、ノードＮ３と接地電圧ＧＮＤとの間に直列に接続され、そ
れぞれのゲートはインバータ８１，８３，８５の出力信号の入力をそれぞれ受ける。
【００６６】
トランジスタ２６，２７については上記の図６で説明したセレクタ部ＳＵ２と同様であるのでその説明は繰返さない。
【００６７】
本願セレクタ部ＳＵ３は、入力される遅延制御信号ＳＥＬ１〜ＳＥＬ３に基づいて入力信号ＩＮ１〜ＩＮ３のいずれか１つを選択して遅延部ＤＵ１を介して所望の遅延量を通過した信号を生成する。
【００６８】
セレクタ部ＳＵ３は、非活性化状態の時、ノードＮ３を初期状態すなわち接地電圧ＧＮＤレベル（「Ｌ」レベル）に設定する。具体的には、制御ノードＳＥＬ１〜ＳＥＬ３に入力される信号がともに「Ｌ」レベルに設定されている場合、インバータ８１，８３，８５の出力信号はともに「Ｈ」レベルに設定される。これにより、トランジスタ８６〜８８がオンし、ノードＮ３と接地電圧ＧＮＤとが電気的に結合され、ノードＮ３の電圧レベルは「Ｌ」レベルに設定される。これにより、トランジスタ２６および２７で形成されるインバータの貫通電流を抑制することができる。
【００６９】
一方、セレクタ部ＳＵ２は、活性化状態の時、すなわち制御ノードＳＥＬ１〜ＳＥＬ３のいずれか一方に「Ｈ」レベルの信号が入力されている場合、対応する入力ノードＩＮ１〜ＩＮ３に伝達された信号をノードＮ３に伝達する。入力ノードＩＮ１〜ＩＮ３のいずれか一方が「Ｌ」レベルの場合、トランジスタ２６がオンし、電源電圧ＶＣＣとノードＮ４とを電気的に結合し、ノードＮ４の電圧レベルを「Ｈ」レベルに設定する。
【００７０】
これにより、遅延部ＤＵ１はノードＮ４に設定された信号を所定の遅延量遅延させて、インバータＩＶに伝達し、インバータＩＶは、反転信号（「Ｌ」レベル）を出力信号ＯＵＴすなわち遅延信号として出力する。
【００７１】
本例においては、遅延ユニット８Ａについて説明したが、他の遅延ユニット８Ｂ〜８Ｄについても同様である。
【００７２】
図９は、本発明の実施の形態２に従う遅延制御信号生成回路７♯の回路構成図である。
【００７３】
図９を参照して、本発明の実施の形態２に従う遅延制御信号生成回路７♯は、ＡＮＤ回路６０〜７７と、ＯＲ回路７８とを含む。
【００７４】
遅延制御信号生成回路７♯は、入力される遅延データ信号ＤＬＹ＜３：０＞の入力を受けて遅延制御信号ＳＥＬ１Ａ〜ＳＥＬ１Ｄ，ＳＥＬ２Ａ〜ＳＥＬ２ＤおよびＳＥＬ３Ａ〜ＳＥＬ３Ｄと、選択信号ＳＥＬＯ＜４：０＞を出力する。
【００７５】
ＡＮＤ回路６０は、遅延データ信号ＤＬＹ＜０＞およびＤＬＹ＜３＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果をＯＲ回路７８に出力する。ＡＮＤ回路６１は、遅延データ信号ＤＬＹ＜３：０＞の入力をそれぞれ受けて、そのＡＮＤ論理演算結果をＯＲ回路７８およびＡＮＤ回路７２に出力する。ＡＮＤ回路６２は、遅延データ信号ＤＬＹ＜２＞およびＤＬＹ＜３＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ｂとして出力する。
【００７６】
ＡＮＤ回路６３は、遅延データ信号ＤＬＹ＜３＞およびＤＬＹ＜２＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ｂとして出力する。ＡＮＤ回路６４は、遅延データ信号ＤＬＹ＜１＞およびＤＬＹ＜２＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果をＡＮＤ回路７３に出力する。ＡＮＤ回路６５は、遅延データ信号ＤＬＹ＜２＞およびＤＬＹ＜１＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ｃとして出力する。
【００７７】
ＡＮＤ回路６６は、遅延データ信号ＤＬＹ＜０＞およびＤＬＹ＜１＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果をＡＮＤ回路７５に出力する。ＡＮＤ回路６７は、遅延データ信号ＤＬＹ＜１＞およびＤＬＹ＜０＞の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ｄとして出力する。ＡＮＤ回路６８は、遅延データ信号ＤＬＹ＜３：０＞の反転信号の入力をそれぞれ受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜０＞として出力する。
【００７８】
ＡＮＤ回路６９は、遅延データ信号ＤＬＹ＜３＞およびＤＬＹ＜２＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜１＞として出力する。ＡＮＤ回路７０は、遅延データ信号ＤＬＹ＜２＞およびＤＬＹ＜１＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜２＞として出力する。ＡＮＤ回路７１は、遅延データ信号ＤＬＹ＜１＞およびＤＬＹ＜０＞の反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜３＞として出力する。
【００７９】
ＡＮＤ回路７７は、ＡＮＤ回路６８〜７１の出力信号のそれぞれの反転信号の入力を受けて、そのＡＮＤ論理演算結果を選択信号ＳＥＬＯ＜４＞として出力する。ＯＲ回路７８は、ＡＮＤ回路６０および６１の出力信号の入力をそれぞれ受けてそのＯＲ論理演算結果を遅延制御信号ＳＥＬ１Ａとして出力する。ＡＮＤ回路７２は、ＡＮＤ回路６１の反転信号および遅延データ信号ＤＬＹ＜３＞およびＤＬＹ＜０＞の入力をそれぞれ受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ２Ａとして出力する。
【００８０】
遅延制御信号ＳＥＬ３ＡおよびＳＥＬ３Ｂは、接地電圧ＧＮＤと電気的に結合された接地線と接続され、その論理レベルは「Ｌ」レベルに固定されている。ＡＮＤ回路７３は、ＡＮＤ回路６０の出力信号の反転信号およびＡＮＤ回路６４の出力信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ｃとして出力する。ＡＮＤ回路７４は、ＡＮＤ回路６０および６４の出力信号の入力をそれぞれ受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ３Ｃとして出力する。
【００８１】
ＡＮＤ回路７５は、ＡＮＤ回路６２の出力信号の反転信号およびＡＮＤ回路６６の出力信号の入力を受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ１Ｄとして出力する。ＡＮＤ回路７６は、ＡＮＤ回路６２および６６の出力信号の入力をそれぞれ受けて、そのＡＮＤ論理演算結果を遅延制御信号ＳＥＬ３Ｄとして出力する。
【００８２】
図１０は、本発明の実施の形態２に従う遅延回路の遅延量を設定する遅延データ信号ＤＬＹ＜３：０＞と、遅延回路内の信号伝搬経路との関係を説明する図である。
【００８３】
図１０に示されるように、一例として遅延データ信号ＤＬＹ＜３：０＞が上位ビット側から「００００」に設定されている場合には入力反転信号ＺＩＮはセレクタ５＃からそのまま出力され遅延量は０ｎｓとなる。また、遅延データ信号ＤＬＹ＜３：０＞が上位ビット側から「０００１」である場合には、入力反転信号ＺＩＮが遅延ユニット８Ａを通過してセレクタ５＃から出力されるため遅延量は０．２ｎｓに設定される。同様にして、遅延データ信号ＤＬＹ＜３：０＞が上位ビット側から「１１１１」に設定されている場合には入力反転信号ＺＩＮが遅延ユニット８Ａ〜８Ｄに順々に伝播されてセレクタ５＃から出力され、遅延量は３．７ｎｓに設定される。
【００８４】
したがって、本実施の形態２の遅延回路においても、実施の形態１と同様の効果を得ることができる。さらには、遅延データ信号ＤＬＹ＜３：０＞すなわち４ビットの遅延データ信号を用いることによって、遅延量を１６段階に調節できることが可能であり、実施の形態１よりもさらに細密に調整可能である。
【００８５】
なお、本実施の形態２においては、４ビットの遅延データ信号を入力することにより、４個の遅延ユニットを用いて２の４乗とおりの１６段階の遅延量のいずれかに設定することが可能な構成について説明してきたが、これに限られず、Ｎビットの遅延データ信号を入力することにより、Ｎ個の遅延ユニットを用いて、２のＮ乗とおりの遅延量のいずれかに設定するように制御する構成とすることも可能である。
【００８６】
（実施の形態３）
上記の実施の形態１および２においては複数の遅延ユニットを設けて遅延データ信号の入力に応じて所望の遅延量を出力する遅延回路について説明してきた。一方、上記遅延回路をトランジスタで構成すると、トランジスタを製造する際のプロセス段階においてトランジスタの特性がばらつくために遅延回路の遅延信号が設計段階での所望の遅延量とは異なる遅延量に設定される場合がある。
【００８７】
本発明の実施の形態３は、回路素子を構成するトランジスタの特性ばらつきを考慮することにより、所望の遅延量の遅延信号を出力する最適な遅延データ信号を設定することが可能な半導体装置について説明する。
【００８８】
図１１は、本発明の実施の形態３に従う半導体装置３６と、半導体装置外部に設けられた制御部３５の概念図である。
【００８９】
図１１を参照して、制御部３５は、半導体装置３６からの出力信号を受けて半導体装置内部のトランジスタの特性を評価する。半導体装置３６は、リングオシレータ３０と、カウンタ３１と、比較回路群３２と、ヒューズ回路群３３と、プログラム情報記憶部３４とを含む。また、半導体装置３６は、図示しないが、上記の実施の形態１もしくは２で説明した遅延回路を含む。
【００９０】
リングオシレータ３０は、リングオシレータ３０の動作期間を規定する制御信号ＯＳＣＥＮに応答して発振信号をカウンタ３１に出力する。カウンタ３１は、リセット信号ＺＲＳＴの入力に応答して、初期状態すなわちカウンタ信号値０にリセットされる。リングオシレータ３０から入力される発振信号の入力に応答して、１ビットずつカウントアップして比較回路群３２に複数ビットのカウンタ信号を出力する。なお、リングオシレータ３０は、遅延回路を構成するトランジスタと同じトランジスタ特性を有するトランジスタで構成される。
【００９１】
比較回路群３２は、所定期間内のカウンタ３１から出力されるカウンタ信号の入力を受けて、所定ビットの基準データ信号とカウンタ回路から出力されるカウンタ信号とを比較して、その結果を比較データ信号ＳＯとして制御部３５に出力する。
【００９２】
本方式は、遅延回路と同じトランジスタ特性を有するトランジスタで構成されるリングオシレータの所定期間内におけるカウンタ信号の値を理想的なカウンタ信号の値すなわち予め設定された基準データ信号と比較することにより遅延回路を構成するトランジスタ特性を判定し、判定結果に基づいて遅延データ信号を調整する。すなわち、リングオシレータの動作速度を判定することによりトランジスタ特性を評価する方式である。以下、具体的にその方式について説明する。
【００９３】
図１２は、本発明の実施の形態３に従う比較回路群３２の回路構成図である。
【００９４】
比較回路群３２は、２段のコンパレータ群ＣＰＧＵ０およびＣＰＧＵ１を用いて、Ｎビットのカウンタ信号ＴとＮビットの基準データ信号との比較に基づいて２ビットの比較データ信号ＳＯ＜１：０＞を生成する。
【００９５】
図１２（ａ）および（ｂ）は１段目および２段目のコンパレータ群ＣＰＧＵ０，ＣＰＧＵ１をそれぞれ示す図である。
【００９６】
１段目のコンパレータ群ＣＰＧＵ０は、理想的な第１の基準データ信号とカウンタ信号とを比較してトランジスタのスイッチング特性が設計したものよりも早いか遅いかの２つに分けて判別する。
【００９７】
図１２（ａ）を参照して、コンパレータ群ＣＰＧＵ０は、複数のコンパレータが直列に接続された１段目のコンパレータ群を形成し、最終段のコンパレータＣＰ０から比較データ信号ＳＯ＜１＞を出力する。
【００９８】
コンパレータ群ＣＰＧＵ０は、互いに直列に接続されたコンパレータＣＰ０〜ＣＰｎ−１と、スイッチ部ＨＵ０とを含む。スイッチ部ＨＵ０は、コンパレータＣＰ０〜ＣＰｎ−１にそれぞれ対応して設けられた複数のスイッチユニットＨ０〜Ｈｎ−１（以下、総称してスイッチユニットＨとも称する）を含む。
【００９９】
スイッチユニットＨは、電源電圧ＶＣＣ（「Ｈ」レベル）および接地電圧ＧＮＤ（「Ｌ」レベル）のいずれか一方と電気的に結合され、対応するデータ「０」もしくは「１」として各コンパレータＣＰの入力ノードＲＩＮに伝達される。本例においては、一例として電源電圧ＶＣＣ（「Ｈ」レベル）と電気的に結合されている場合には、データ「１」が入力されるものとし、接地電圧ＧＮＤ（「Ｌ」レベル）と電気的に結合されている場合には、データ「０」が入力されるものとする。ここでは、理想的な第１の基準データ信号に設定されるように予めスイッチユニットＨがメタルで固定されていずれか一方の電圧と電気的に結合されているものとする。
【０１００】
各コンパレータＣＰは、入力ノードＬＩＮおよびＳＩＮに入力される信号に基づいて、各コンパレータの入力ノードＣＩＮに入力される対応するカウンタ信号Ｔと入力ノードＲＩＮに入力される対応するスイッチユニットＨからの基準データ信号とを比較して、その結果を出力ノードＬＯＵＴおよびＳＯＵＴから出力する。また、各コンパレータＣＰの出力ノードＬＯＵＴおよびＳＯＵＴは、次段のコンパレータＣＰの入力ノードＬＩＮおよびＳＩＮと電気的に結合される。初段のコンパレータＣＰｎ−１の入力ノードＬＩＮおよびＳＩＮは、電源電圧ＶＣＣ（「Ｈ」レベル）と電気的に結合されておりデータとして「１」が固定的に入力されているものとする。
【０１０１】
１段目のコンパレータ群ＣＰＧＵ０の比較結果をもとに、２段目のコンパレータ群ＣＰＧＵ１を用いて第２の基準データ信号とカウンタ信号とを比較し、トランジスタのスイッチング特性が設計したものより早い場合、遅い場合それぞれの場合に、そのレベル（部類）をさらに２つに分けて判別する。
【０１０２】
図１２（ｂ）を参照して、コンパレータ群ＣＰＧＵ１は、複数のコンパレータが直列に接続された２段目のコンパレータ群を形成し、最終段のコンパレータＣＰ＃０から比較データ信号ＳＯ＜０＞を出力する。
【０１０３】
コンパレータ群ＣＰＧＵ１は、互いに直列に接続されたコンパレータＣＰ♯０〜ＣＰ♯ｎ−１と、スイッチ部ＨＵ１とを含む。スイッチ部ＨＵ１は、コンパレータＣＰ＃０〜ＣＰ＃ｎ−１にそれぞれ対応して設けられたセレクタＳＬ０〜ＳＬｎ−１と、スイッチユニットＨａ０〜Ｈａｎ−１，Ｈｂ０〜Ｈｂｎ−１（以下、総称してスイッチユニットＨａ，Ｈｂとも称する）とを含む。スイッチユニットＨａ，Ｈｂは、各セレクタＳＬに対応して１つずつ設けられており、一例としてセレクタＳＬ０に対応して、スイッチユニットＨａ０およびＨｂ０が設けられている。他のスイッチユニットについても同様である。
【０１０４】
セレクタＳＬは、１段目の比較データ信号ＳＯ＜１＞に応答して、スイッチユニットＨａおよびＨｂのいずれか一方の基準データ信号を選択する。本例においては、比較データ信号ＳＯ＜１＞が「１」に設定されている場合には、各セレクタＳＬは、スイッチユニットＨａに従う基準データ信号を選択する。一方、比較データ信号ＳＯ＜１＞が「０」に設定されている場合には、各セレクタＳＬは、スイッチユニットＨｂに従う基準データ信号を選択する。例えば、一例としてスイッチユニットＨａに対応するデータがトランジスタのスイッチング特性が設計したものより早い場合における第２の基準データ信号に対応し、スイッチユニットＨｂに対応するデータが設計したものより遅い場合における第２の基準データ信号に対応するものとして設定することができる。
【０１０５】
図１３は、本発明の実施の形態３に従うコンパレータＣＰ（ＣＰ♯）の回路構成図である。
【０１０６】
図１３を参照して、本発明の実施の形態３に従うコンパレータＣＰは、インバータ４０，４１と、ＡＮＤ回路４２，４３と、ＯＲ回路４４，４５と、排他的論理ＯＲ回路４６と、ＮＡＮＤ回路４７，４８とを含む。
【０１０７】
インバータ４０は、入力ノードＬＩＮに入力された信号を反転して、ＯＲ回路４４の入力ノードの一方に出力する。ＡＮＤ回路４２は、入力ノードＣＩＮおよびＳＩＮに伝達された信号のＡＮＤ論理演算結果をＯＲ回路４４の入力ノードの一方に出力する。ＯＲ回路４４は、インバータ４０およびＡＮＤ回路４２の出力信号を受けて、ＯＲ論理演算結果をノードＮａに伝達する。ＡＮＤ回路４３は、入力ノードＬＩＮおよびＲＩＮの入力を受けて、そのＡＮＤ論理演算結果をＯＲ回路４５の入力ノードの一方に出力する。インバータ４１は、入力ノードＳＩＮに伝達された信号を反転して、ＯＲ回路４５の他方の入力ノードに出力する。ＯＲ回路４５は、ＡＮＤ回路４３およびインバータ４１の出力信号の入力を受けて、そのＯＲ論理演算結果をノードＮｂに伝達する。
【０１０８】
排他的論理ＯＲ回路４６は、ノードＮａおよびノードＮｂに伝達された信号の排他的論理ＯＲ論理演算結果をＮＡＮＤ回路４７および４８の入力ノードの一方にそれぞれ出力する。ＮＡＮＤ回路４７は、ノードＮａに伝達されたＯＲ回路４４の出力信号と排他的論理ＯＲ回路４６の出力信号の入力を受けて、そのＮＡＮＤ論理演算結果を出力ノードＬＯＵＴに出力する。ＮＡＮＤ回路４８は、排他的論理ＯＲ回路４６の出力信号とノードＮｂに伝達されたＯＲ回路４５の出力信号の入力を受けて、そのＮＡＮＤ論理演算結果を出力ノードＳＯＵＴに伝達する。
【０１０９】
図１４は、図１３で説明したコンパレータＣＰ（ＣＰ♯）に入力される入力ノードＬＩＮおよびＳＩＮに伝達される信号に基づいて、比較入力ノードＣＩＮとＲＩＮとの比較に従う出力ノードＬＯＵＴおよびＳＯＵＴの関係を説明する図である。
【０１１０】
コンパレータＣＰ（ＣＰ＃）は、入力ノードＬＩＮおよびＳＩＮがそれぞれ「１」および「０」である場合には、比較入力ノードＣＩＮとＲＩＮに依存することなく、対応する出力ノードＬＯＵＴおよびＳＯＵＴは「１」および「０」に設定される。逆に入力ノードＬＩＮおよびＳＩＮがそれぞれ「０」および「１」である場合には、比較入力ノードＣＩＮとＲＩＮに依存することなく、対応する出力ノードＬＯＵＴおよびＳＯＵＴは「０」および「１」に設定される。
【０１１１】
入力ノードＬＩＮおよびＳＩＮに入力される信号がともに「１」である場合に入力ノードＣＩＮおよびＲＩＮのデータの比較を実行する。この場合において、たとえば、比較ノードＣＩＮおよびＲＩＮがそれぞれ「１」および「０」である場合には、出力ノードＬＯＵＴおよびＳＯＵＴは「０」および「１」に設定される。また、比較ノードＣＩＮおよびＲＩＮがそれぞれ「０」および「１」である場合には、出力ノードＬＯＵＴおよびＳＯＵＴは「１」および「０」に設定される。また、比較ノードＣＩＮおよびＲＩＮがともに「０」もしくは「１」である場合には、出力ノードＬＯＵＴおよびＳＯＵＴは「１」および「１」に設定される。
【０１１２】
再び図１２を参照して、比較回路群３２の動作について説明する。
【０１１３】
ここで、コンパレータ群ＣＰＧＵ０およびＣＰＧＵ１の初段のコンパレータＣＰｎ−１およびＣＰ＃ｎ−１の入力ノードＬＩＮおよびＳＩＮには上述したように固定的に「１」が入力されている。したがって、上位ビット側から比較入力ノードＣＩＮおよびＲＩＮに伝達される信号の比較が実行される。いずれかのコンパレータＣＰにおいて、比較に基づいて出力ノードＬＯＵＴおよびＳＯＵＴが「０」および「１」に設定された場合、以降次段のコンパレータの出力ノードＬＯＵＴおよびＳＯＵＴは連鎖的に「０」および「１」にそれぞれ設定されて、コンパレータＣＰ０の出力ノードＬＯＵＴおよびＳＯＵＴから「０」および「１」が出力される。したがって、データ比較の結果、基準データ信号よりもカウンタ信号の方が大きいという判定結果を得ることができる。
【０１１４】
一方、いずれかのコンパレータＣＰにおいて、比較に基づいて出力ノードＬＯＵＴおよびＳＯＵＴが「１」および「０」に設定された場合、以降次段のコンパレータの出力ノードＬＯＵＴおよびＳＯＵＴは連鎖的に「１」および「０」にそれぞれ設定されて、コンパレータＣＰ０の出力ノードＬＯＵＴおよびＳＯＵＴから「１」および「０」が出力される。したがって、データ比較の結果、基準データ信号よりもカウンタ信号の方が小さいという判定結果を得ることができる。
【０１１５】
また、コンパレータＣＰにおいて、比較に基づいて出力ノードＬＯＵＴおよびＳＯＵＴが「１」および「１」に設定された場合、また次段のコンパレータＣＰにおいて比較が順じ実行され、最終的にコンパレータＣＰ０においても比較結果が同じである場合には、コンパレータＣＰ０の出力ノードＬＯＵＴおよびＳＯＵＴから「１」および「１」が出力される。
【０１１６】
次に、さらに詳細に比較して、トランジスタ特性が分析される。
【０１１７】
具体的には、コンパレータ群ＣＰＧＵ１において、比較データ信号ＳＯ＜１＞の結果に基づいてカウンタ信号Ｔと第２の基準データ信号とを比較する。
【０１１８】
比較の方式については、一例として上記のコンパレータ群ＣＰＧＵ０で説明したのと同様であるが、比較データ信号ＳＯ＜１＞が「１」である場合には、スイッチ部ＨＵ１のスイッチユニットＨａ０〜Ｈａｎ−１が選択されてこれらに従う第２の基準データ信号とカウンタ信号とが比較される。あるいは、比較データ信号ＳＯ＜１＞が「０」である場合には、スイッチ部ＨＵ１のスイッチユニットＨｂ０〜Ｈｂｎ−１が選択されてこれらに従う第２の基準データ信号とカウンタ信号Ｔとが比較される。
【０１１９】
この比較に基づき、コンパレータ群ＣＰＧＵ１のコンパレータＣＰ＃０の出力ノードＳＯＵＴから比較データ信号ＳＯ＜０＞の値が設定される。
【０１２０】
この比較データ信号ＳＯ＜１：０＞の値に基づいてトランジスタのスイッチング特性を制御部３５で分析する。具体的には図１５に示されるテーブルを用いて評価することができる。
【０１２１】
図１５に示されるように、比較データ信号ＳＯ＜１：０＞が、上位ビット側から「１１」である場合には、ねらい目の値よりも高速であり、かつその中でも最も早い第１の部類に属すると評価することができる。上位ビット側から「１０」である場合は、ねらい目の値よりも高速であるが第１の部類よりも遅い第２の部類に属すると評価することができる。
【０１２２】
一方、比較データ信号ＳＯ＜１：０＞が上位ビット側から「０１」である場合は、ねらい目よりも低速であるが第４の部類よりも早い第３の部類に属すると評価することができる。上位ビット側から「００」である場合には、ねらい目の値よりも低速であり、かつその中でも最も遅い第４の部類に属すると評価することができる。
【０１２３】
ヒューズ回路群３３は、この制御部３５の評価結果に基づいてプログラムされ、所定のヒューズデータＦＤをプログラム情報記憶部３４に出力する。具体的には、ヒューズ素子をブローすることによって（ブロー入力）、ヒューズデータＦＤがプログラムされる。ヒューズ回路群３３は、複数ビットのヒューズデータＦＤに対応して複数のヒューズユニットを含む。
【０１２４】
図１６は、ヒューズ回路群３３に含まれる１ビットのヒューズデータＦＤ０を出力するヒューズユニットの回路構成図である。他のヒューズユニットについても同様である。
【０１２５】
図１６を参照して、ヒューズユニットは、トランジスタ５４〜５６と、インバータ５７，５８と、ヒューズ素子５９とを含む。なお、トランジスタ５４は、ＮチャネルＭＯＳトランジスタとする。トランジスタ５５，５６は、ＰチャネルＭＯＳトランジスタとする。トランジスタ５５は、電源電圧ＶＣＣとノードＮ０との間に配置され、そのゲートは制御信号ＩＰＯＲの入力を受ける。トランジスタ５６は、電源電圧ＶＣＣとノードＮ０との間にトランジスタ５５と並列に設けられ、そのゲートはノードＮ１と電気的に結合される。インバータ５７は、ノードＮ０に伝達される信号を反転してノードＮ１に出力する。インバータ５８は、ノードＮ１に伝達された信号を反転してヒューズデータＦＤ０として出力する。ヒューズ素子５９は、ノードＮ０と接地電圧ＧＮＤとの間に配置され、トランジスタ５４のゲートは制御信号ＩＰＯＲの入力を受ける。なお、制御信号ＩＰＯＲは、電源電圧が投入時においては「Ｌ」レベルに設定されており、安定した電圧レベルに達した時に「Ｈ」レベルに設定される、いわゆる図示しないパワーオンリセット回路から出力されるパワーオンリセット信号である。
【０１２６】
初期状態において制御信号ＩＰＯＲは「Ｌ」レベルである。したがって、トランジスタ５５がオンしノードＮ０は「Ｈ」レベルに設定されノードＮ１は「Ｌ」レベルに設定される。したがって、トランジスタ５６がオンして、このインバータ５７とトランジスタ５６で、ノードＮ１に伝達される信号を「Ｌ」レベルにラッチしている。したがって、ヒューズデータＦＤ０は「１」（「Ｈ」レベル）にラッチされる。ここで制御信号ＩＰＯＲが「Ｈ」レベルが入力された場合、トランジスタ５４がオンしてノードＮ０は「Ｌ」レベルに設定される。したがって、これに伴いヒューズデータＦＤ０を「０」（「Ｌ」レベル）に設定することができる。ここでヒューズ素子５９を電気ブローもしくはレーザブロー等により切断した場合には、制御信号ＩＰＯＲ（「Ｈ」レベル）の入力は全く影響されないためヒューズデータＦＤ０を「１」（「Ｈ」レベル）に固定することができる。すなわち、ブローに基づいてヒューズデータＦＤ０は「０」もしくは「１」に設定される。なお、本明細書においては総称してヒューズデータＦＤとして説明している。
【０１２７】
図１７は、プログラム情報記憶部３４において、１ビットの遅延データ信号ＤＬＹを設定するプログラム情報設定ユニット５０の回路構成図である。
【０１２８】
図１７を参照して、プログラム情報設定ユニット５０は、フリップフロップ５１と、ＡＮＤ回路５２と、スイッチユニットＨｃ，Ｈｄとを含む。
【０１２９】
このプログラム情報設定ユニット５０は、テスト時においては、スイッチユニットＨｃ，Ｈｄのスイッチ状態によってフリップフロップ５１の出力状態を設定することができるとともに、通常時においては、入力されるヒューズデータＦＤを制御信号ＲＤＹの入力に応答して遅延データ信号ＤＬＹとして再設定することが可能である。
【０１３０】
ＡＮＤ回路５２は、リセット信号ＺＲＳＴおよびテストモード信号ＴＭの反転信号の入力を受けて、そのＡＮＤ論理演算結果をスイッチユニットＨｃおよびＨｄにそれぞれ出力する。スイッチユニットＨｃおよびＨｄは、電源電圧ＶＣＣと、ＡＮＤ回路の出力ノードとメタルで固定されていずれか一方と予め電気的に結合され、入力ノードＮｓおよびＮｒに与えられる電圧レベルが設定される。なお、制御信号ＲＤＹおよびリセット信号ＺＲＳＴおよびテストモード信号ＴＭは、図示しない半導体装置内の制御回路から外部入力されるコマンドに基づいて出力されるものとする。
【０１３１】
たとえば、一例として、スイッチユニットＨｃの電源電圧ＶＣＣと入力ノードＮｓとの電気的な接続が切離されており、スイッチユニットＨｄの電源電圧ＶＣＣと入力ノードＮｒとが電気的に結合されている場合には、フリップフロップ５１は、遅延データ信号ＤＬＹ（「１」）をテスト時もしくはリセット時に出力する。一方、スイッチユニットＨｃの電源電圧ＶＣＣと入力ノードＮｓとが電気的に接続されており、スイッチユニットＨｄの電源電圧ＶＣＣと入力ノードＮｒとが電気的に切離されている場合には、フィリップフロップ５１は、遅延データ信号ＤＬＹ（「０」）をテスト時もしくはリセット時に出力する。
【０１３２】
このスイッチユニットのスイッチ状態（接続状態）に基づいてプログラム情報記憶部３４は、テスト時に遅延データ信号ＤＬＹを上記で説明した実施の形態１若しくは２に従う遅延回路に出力する。
【０１３３】
その後、上記で説明した制御部３５に従うトランジスタ特性の評価に基づいて、ヒューズ回路群３３で所望のヒューズデータＦＤに設定（プログラム）される。この設定されたヒューズデータＦＤがプログラム情報記憶部３４に入力され、制御信号ＲＤＹに応答してヒューズデータＦＤの値に対応する遅延データ信号ＤＬＹに再設定される。具体的には、上記制御部３５によるトランジスタ特性評価により、設計したトランジスタのスイッチング特性が理想的な速度よりも早いと判別された場合には、初期状態においてプログラム情報記憶部３４で設定した遅延量よりもさらに遅延量を増すようにヒューズ回路群３３を用いて再設定される。あるいは、設計したトランジスタのスイッチング特性が理想的な速度よりも遅いと判別された場合には、初期状態において設定した遅延量よりも遅延量を少なくするようにヒューズ回路群３３を用いて再設定される。本方式により、遅延回路を構成するトランジスタ特性のばらつきを考慮して、遅延データ信号ＤＬＹを再設定することができるため精度の高い遅延信号を出力する遅延回路を実現することができる。すなわち、所望の理想的な遅延データ信号ＤＬＹを設定することができ、遅延量の信頼性が向上する。
【０１３４】
なお、このプログラム情報設定ユニット５０は、遅延データ信号ＤＬＹのビット数に応じて設けられる。一例として、実施の形態１に従う遅延回路に対応して設ける場合、３ビットの遅延データ信号に対応して、プログラム情報記憶部３４には、３つのプログラム情報設定ユニット５０が設けられる。
【０１３５】
本構成においては、トランジスタのスイッチング特性として２ビットの信号によりその特性を判別する方式について説明したが、さらに複数ビットの判定信号に基づいてトランジスタのスイッチング特性を詳細に判別することも可能である。
【０１３６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３７】
【図１】本発明の実施の形態１に従う遅延回路の概略構成図である。
【図２】遅延ユニット２Ａの回路構成図である。
【図３】遅延制御信号生成回路７の回路構成図である。
【図４】本発明の実施の形態１に従う遅延回路の遅延量を設定する遅延データ信号と、遅延回路内の信号伝搬経路との関係を説明する図である。
【図５】本発明の実施の形態１の遅延ユニット２Ａと置換可能な遅延ユニット２Ａ♯の回路構成図である。
【図６】本発明の実施の形態１の遅延ユニット２Ａと置換可能なさらに別の遅延ユニット２Ａ♯ａの回路構成図である。
【図７】本発明の実施の形態２に従う遅延回路の概略ブロック図である。
【図８】本発明の実施の形態２に従う遅延ユニット８Ａの回路構成図である。
【図９】本発明の実施の形態２に従う遅延制御信号生成回路７♯の回路構成図である。
【図１０】本発明の実施の形態２に従う遅延回路の遅延量を設定する遅延データ信号と、遅延回路内の信号伝搬経路との関係を説明する図である。
【図１１】本発明の実施の形態３に従う半導体装置３６と、半導体装置外部に設けられた制御部３５の概念図である。
【図１２】本発明の実施の形態３に従う比較回路群３２の回路構成図である。
【図１３】本発明の実施の形態３に従うコンパレータＣＰ（ＣＰ♯）の回路構成図である。
【図１４】コンパレータＣＰ（ＣＰ♯）に入力される入力ノードＬＩＮおよびＳＩＮに伝達される信号に基づいて、比較入力ノードＣＩＮとＲＩＮとの比較に従う出力ノードＬＯＵＴおよびＳＯＵＴの関係を説明する図である。
【図１５】比較データ信号の値に基づいてトランジスタのスイッチング特性の評価を説明する図である。
【図１６】ヒューズ回路群３３に含まれる１ビットのヒューズデータＦＤ０を出力するヒューズユニットの回路構成図である。
【図１７】プログラム情報記憶部３４において、１ビットの遅延データ信号ＤＬＹを設定するプログラム情報設定ユニット５０の回路構成図である。
【符号の説明】
【０１３８】
２Ａ〜２Ｃ，２Ａ♯，２Ａ♯ａ，８Ａ〜８Ｄ  遅延ユニット、５，５＃  セレクタ、７，７＃  遅延制御信号生成回路、３０  リングオシレータ、３１  カウンタ、３２  比較回路群、３３  ヒューズ回路群、３４  プログラム情報記憶部、３５  制御部、３６  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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