(57)【要約】【課題】  ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術を提供する。【解決手段】  この技術は、大きな別個のパワーゲーティングトランジスタの必要性をなくすことにより、オンチップ領域を節約するだけでなくスリープモード中の電力を削減することから、従来のパワーゲーティングの手法の欠点を克服する。動作時に列選択信号ＹＲが制御され、列読出し増幅器でＮチャネルパストランジスタが使用される場合には、スリープモード中にこの信号がＶＳＳ未満で駆動されるようにし、代わりにＰチャネル装置が使用される場合には、この信号がＶＣＣの電源電圧レベルに駆動されるようにする。これにより、パストランジスタを通る電流が著しく削減されるうえに、列読出し増幅器の切換速度も低下しない。【選択図】        図３
2005085455.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイにＮチャネルパストランジスタを含む列読出し増幅器をパワーゲーティングするための方法であって、
選択動作モードにおいて、前記読出し増幅器に対し、実質的に電源電圧レベルの列読出し信号を与えるステップと、
選択解除動作モードにおいて、前記読出し増幅器に対し、実質的に基準電圧レベルの列読出し信号を与えるステップと、
スリープ動作モードにおいて、前記読出し増幅器に対し、前記基準電圧レベル未満の列読出し信号を与えるステップとを含む、方法。
【請求項２】
メモリアレイにＰチャネルパストランジスタを含む列読出し増幅器をパワーゲーティングするための方法であって、
選択動作モードにおいて、前記読出し増幅器に対し、実質的に基準電圧レベルの列読出し信号を与えるステップと、
選択解除動作モードにおいて、前記読出し増幅器に対し、実質的に電源電圧レベルの列読出し信号を与えるステップと、
スリープ動作モードにおいて、前記読出し増幅器に対し、前記電源電圧レベルよりも大きな列読出し信号を与えるステップとを含む、方法。
【請求項３】
選択、選択解除、およびスリープの状態を有する、パワーゲーティングされた列読出し増幅器であって、
その第１の端子が基準電圧レベルに結合され、かつ、その制御端子が１対の相補的なビット線の一方に結合された第１および第２のトランジスタと、
前記第１および第２のトランジスタにそれぞれ直列である第３および第４のトランジスタとを含み、前記第３および第４のトランジスタは、列読出し信号が前記第３および第４のトランジスタの制御端子に結合されることに応答して、１対の相補的な読出しデータ線の一方を前記第１および第２のトランジスタの第２の端子に選択的に結合し、
それにより、スリープ動作モードにおいて、前記列読出し信号は前記基準電圧レベル未満のレベルにある、パワーゲーティングされた列読出し増幅器。
【請求項４】
選択動作モードにおいて、前記列読出し信号は実質的に電源電圧レベルにある、請求項３に記載のパワーゲーティングされた列読出し増幅器。
【請求項５】
選択解除動作モードにおいて、前記列読出し信号は実質的に前記基準電圧レベルにある、請求項３に記載のパワーゲーティングされた列読出し増幅器。
【請求項６】
前記第１、第２、第３および第４のトランジスタはＭＯＳトランジスタを含む、請求項３に記載のパワーゲーティングされた列読出し増幅器。
【請求項７】
前記第３および第４のトランジスタはＮチャネルトランジスタを含む、請求項６に記載のパワーゲーティングされた列読出し増幅器。
【請求項８】
選択、選択解除、およびスリープの状態を有する、パワーゲーティングされた列読出し増幅器であって、
その第１の端子が電源電圧レベルに結合され、かつ、その制御端子が１対の相補的なビット線の一方に結合された第１および第２のトランジスタと、
前記第１および第２のトランジスタとそれぞれ直列である第３および第４のトランジスタとを含み、前記第３および第４のトランジスタは、列読出し信号が前記第３および第４のトランジスタの制御端子に結合されることに応答して、１対の相補的な読出しデータ線
の一方を前記第１および第２のトランジスタの第２の端子に選択的に結合し、
それにより、スリープ動作モードにおいて、前記列読出し信号は前記電源電圧レベルよりも上のレベルにある、パワーゲーティングされた列読出し増幅器。
【請求項９】
選択動作モードにおいて、前記列読出し信号は実質的に基準電圧レベルにある、請求項８に記載のパワーゲーティングされた列読出し増幅器。
【請求項１０】
選択解除動作モードにおいて、前記列読出し信号は実質的に前記電源電圧レベルにある、請求項８に記載のパワーゲーティングされた列読出し増幅器。
【請求項１１】
前記第１、第２、第３および第４のトランジスタはＭＯＳトランジスタを含む、請求項８に記載のパワーゲーティングされた列読出し増幅器。
【請求項１２】
前記第３および第４のトランジスタはＰチャネルトランジスタを含む、請求項８に記載のパワーゲーティングされた列読出し増幅器。
【請求項１３】
選択、選択解除、およびスリープの動作モードを有する、パワーゲーティングされた列読出し増幅器を含むメモリアレイを備えた集積回路装置であって、
３つの別個の電圧レベル状態を含む列読出し信号を受けるための前記パワーゲーティングされた列読出し増幅器に入力される列読出し信号を備え、前記電圧レベル状態の各々は、前記選択、選択解除、およびスリープの動作モードの１つに対応する、集積回路装置。
【請求項１４】
前記パワーゲーティングされた列読出し増幅器は、
その第１の端子が基準電圧レベルに結合され、かつ、その制御端子が１対の相補的なビット線の一方に結合された第１および第２のトランジスタと、
前記第１および第２のトランジスタとそれぞれ直列である第３および第４のトランジスタとを含み、前記第３および第４のトランジスタは、前記列読出し信号が前記第３および第４のトランジスタの制御端子に結合されることに応答して、１対の相補的な読出しデータ線の一方を前記第１および第２のトランジスタの第２の端子に選択的に結合する、請求項１３に記載の集積回路装置。
【請求項１５】
前記スリープ動作モードにおいて、前記列読出し信号は前記基準電圧レベル未満のレベルにある、請求項１４に記載の集積回路装置。
【請求項１６】
前記選択動作モードにおいて、前記列読出し信号は実質的に電源電圧レベルにある、請求項１４に記載の集積回路装置。
【請求項１７】
前記選択解除動作モードにおいて、前記列読出し信号は実質的に前記基準電圧レベルにある、請求項１４に記載の集積回路装置。
【請求項１８】
前記第１、第２、第３および第４のトランジスタはＭＯＳトランジスタを含む、請求項１４に記載の集積回路装置。
【請求項１９】
前記第３および第４のトランジスタはＮチャネルトランジスタを含む、請求項１８に記載の集積回路装置。
【請求項２０】
前記パワーゲーティングされた列読出し増幅器は、
その第１の端子が電源電圧レベルに結合され、かつ、その制御端子が１対の相補的なビット線の一方に結合された第１および第２のトランジスタと、
前記第１および第２のトランジスタとそれぞれ直列である第３および第４のトランジス
タとを含み、前記第３および第４のトランジスタは、前記列読出し信号が前記第３および第４のトランジスタの制御端子に結合されることに応答して、１対の相補的な読出しデータ線の一方を前記第１および第２のトランジスタの第２の端子に選択的に結合する、請求項１３に記載の集積回路装置。
【請求項２１】
前記スリープ動作モードにおいて、前記列読出し信号は前記電源電圧レベルよりも上のレベルにある、請求項２０に記載の集積回路装置。
【請求項２２】
前記選択動作モードにおいて、前記列読出し信号は実質的に基準電圧レベルのレベルにある、請求項２０に記載の集積回路装置。
【請求項２３】
前記選択解除動作モードにおいて、前記列読出し信号は実質的に前記電源電圧レベルにある、請求項２０に記載の集積回路装置。
【請求項２４】
前記第１、第２、第３および第４のトランジスタはＭＯＳトランジスタを含む、請求項２０に記載の集積回路装置。
【請求項２５】
前記第３および第４のトランジスタはＰチャネルトランジスタを含む、請求項２０に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は一般に、集積回路記憶装置、および埋込み型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を組込んだ装置の分野に関する。より具体的に、この発明は、ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術に関する。
【背景技術】
【０００２】
現在、多くの種類のＤＲＡＭベースの装置、または埋込み型メモリアレイを含む集積回路を利用することができ、これらには拡張データ出力（「ＥＤＯ」）、同期ＤＲＡＭ（「ＳＤＲＡＭ」）、ダブルデータレート（「ＤＤＲ」）ＤＲＡＭ等が含まれる。ＤＲＡＭの主な目的は、構成に関係なくデータを格納することである。機能上、データをメモリに書込み、メモリから読出し、または、定期的にリフレッシュして格納されたデータの完全性を維持することができる。現在の高密度設計において、ＤＲＡＭメモリセルの各々は、チャージされて論理レベル「１」または「０」のいずれかを表わす値を格納することが可能な関連するキャパシタに結合されたパストランジスタを含む。これらのメモリセルに格納されたデータは、これらのセルの行を相互接続する相補的なビット線に結合されたセンスアンプの列を介して、メモリセルからの読出しおよびメモリセルへの書込みが可能である。
【０００３】
データの読出し速度を高めるために、列読出し増幅器が集積メモリ回路内で使用されてきた。ＤＲＡＭでは、ビット線センスアンプに隣接して列読出し増幅器が配置され、ビット線（またはセンスラッチノード）が１対のトランジスタのゲートに接続されて、これらのトランジスタを通るドレイン−ソース電流を制御する。一般に、これらのトランジスタのソースは、回路接地（ＶＳＳ）の基準電圧レベルに接続され、これらのトランジスタのドレインは、１対のパストランジスタのソースに接続される。これらのパストランジスタのゲートは、列選択信号（ＹＲ）を受けるように接続され、これらのパストランジスタのドレインは、相補的でローカルな読出しデータ線（ＤＲおよびＤＲバーまたは「ＤＲＢ」）に接続される。
【０００４】
動作時に、データ線は「ハイ」にプリチャージされて電源電圧レベル（ＶＣＣ）となる。列選択信号ＹＲが「ハイ」になると、どのビット線が「ハイ」であるかに依存してデータ線の１本が「ロー」に駆動される。通常、信号ＹＲは、列が選択されていないときは０Ｖ（ＶＳＳ）にあり、列が選択されているときはＶＣＣにある。
【０００５】
スリープモード電力を削減するために、パワーゲーティングを用いることができる。従来の手法は、列読出し増幅器とＶＳＳとの間における大きなパワーゲーティングトランジスタの追加を含む。一般に、１つのパワーゲーティングトランジスタを共用する多数の（約１０２４個以上の）読出し増幅器が存在することが考えられ、２つ以上（一般に１６〜１２８個以上）の読出し増幅器が同時に活性化される。従来、パワーゲーティングトランジスタのゲートはスリープモード中にＶＳＳ未満で駆動され、読出し増幅器を通る電流を削減する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この手法の問題は、選択モードにおいて多数の読出しアンプが同時に切換わることによ
り、パワーゲーティングトランジスタを通る電流サージが容認し得ないほど大きくなり得ることである。これにより、パワーゲーティングトランジスタに電圧降下が生じ、この電圧降下が読出し増幅器の切換速度を下げる。さらに、上述のように、この電圧降下を最小限にするためにパワーゲーティングトランジスタを極めて大きく形成しなければならず、それによって大量のオンチップ領域を消費する。
【課題を解決するための手段】
【０００７】
発明の概要
ＤＲＡＭ装置および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための列読出し増幅器のパワーゲーティング技術がこの明細書で開示される。この技術は、従来のパワーゲーティングの手法の欠点を克服する。この技術は有利にも、大きな別個のパワーゲーティングトランジスタを必要とせず、それによってオンチップ領域を節約しながらもスリープモード中の電力を削減する。動作時には、さらに別のパワーゲーティング装置を追加する代わりに列選択信号ＹＲが制御されて、Ｎチャネルパストランジスタが使用される場合には、列選択信号ＹＲがスリープモード中にＶＳＳ未満で駆動されるようにする。Ｐチャネル装置が使用される場合には、ＹＲ信号がＶＣＣの電源電圧レベルよりも上で駆動される。いずれの場合も、これによってパストランジスタを通る電流が著しく削減され、しかも列読出し増幅器の切換速度の低下を生じない。
【０００８】
添付の図面とともに好ましい実施例の以下の説明を参照することにより、この発明の上述および他の特徴および目的、ならびにそれらを達成する態様が一層明らかになり、この発明自体が最もよく理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
代表的な実施例の説明
ここで図１を参照すると、従来の集積回路メモリアレイ１００のグローバルおよびローカルな読出しおよび書込みデータ線の高度な概略図および機能ブロック図が示され、それとともに、典型的なセンスアンプと、関連付けられた、パワーゲーティングされていない列の読出しおよび書込み回路が示される。
【００１０】
メモリアレイ１００は、当該部分において読出し／書込み回路１０２を含み、この回路は特定の実施例において、示されるようにこのような８個の回路のうちの１つを含む。読出し／書込み回路１０２は、１対の相補的なビット線（ＢＬおよびＢＬＢ）間に結合されたセンスアンプ１０４を含む。列読出し増幅器１０６および列書込み回路１０８が各センスアンプ１０４に関連付けられており、このうちの前者については以下により詳細に説明する。
【００１１】
グローバルな書込みデータ線１２６および１２８は、書込みイネーブル（ＷＥＮ）信号がトランジスタ１２０および１２２のゲート端子に与えられたことに応答して、それぞれＮチャネルトランジスタ１２０および１２２を介してローカルな書込みデータ線１１６および１１８に選択的に結合される。次いで、ローカルな書込みデータ線１１６および１１８は、列書込み（ＹＷ）信号がトランジスタ１１０および１１２のゲート端子に与えられたことに応答して、それぞれＮチャネルトランジスタ１１０および１１２を介して相補的なビット線ＢＬおよびＢＬＢに選択的に結合される。
【００１２】
相補的なビット線ＢＬおよびＢＬＢもまた、それぞれＮチャネルトランジスタ１３０および１３２のゲート端子に接続されて、これらのトランジスタのドレイン−ソース電流を制御する。トランジスタ１３０および１３２のソースは、パワーゲーティングされていないこの代表例において、ＶＳＳまたは回路接地に直接接続されている。これらの２つの装置の各々のドレイン端子はそれぞれ、Ｎチャネルトランジスタ１３４および１３６のソー
ス端子に接続される。Ｎチャネルトランジスタ１３４および１３６は、それらに共通の接続されたゲート端子に列読出し信号（ＹＲ）が与えられるとパストランジスタとして働く。トランジスタ１３４のドレイン端子は１対のローカルな読出しデータ線のうちの一方１４０（ＤＲＢ）に接続され、トランジスタ１３６のドレイン端子はローカルな読出しデータ線１４２（ＤＲ）に接続される。読出しイネーブル（ＲＥＮ）信号が線１４８上においてトランジスタ１４４および１４６の共通の接続されたゲートに与えられたことに応答して、ローカルな読出しデータ線１４０および１４２はそれぞれ、Ｎチャネルトランジスタ１４４および１４８を介して１対のグローバルな読出しデータ線１５０および１５２のそれぞれに結合され得る。
【００１３】
動作時に、ローカルな読出しデータ線１４０および１４２は、「ハイ」にプリチャージされて電源電圧レベル（ＶＣＣ）となる。列選択信号ＹＲが線１３８において「ハイ」になると、データ線１４０および１４２の一方は、どちらのビット線（ＢＬまたはＢＬＢ）が「ハイ」であるかに依存して「ロー」に駆動される。通常、信号ＹＲは、列が選択されていないときは０Ｖ（ＶＳＳ）にあり、列が選択されているときはＶＣＣにある。
【００１４】
ここで、さらに図２を参照すると、従来の列読出し増幅器のパワーゲーティング回路２００の概略図が示され、それとともに、選択、選択解除、またはスリープの動作モードの１つに増幅器を設定するための従来技術を示す。
【００１５】
列読出し増幅器のパワーゲーティング回路２００は、大きな別個のパワーゲーティングＮチャネルトランジスタ２０６とともに、多数の（示された実施例では１０８８個等）の従来の列読出し増幅器２０２を含み、Ｎチャネルトランジスタ２０６は、線２０４上においてそのゲート端子に与えられるパワーゲーティング信号によって制御される。以下により詳細に説明するように、パワーゲーティングトランジスタ２０６は、ＹＲ入力に与えられた他の信号と一致して線２０４上に出力された信号に応じて、列読出し増幅器２０２とＶＳＳとを結合または減結合するように働く。
【００１６】
トランジスタ２０６のドレイン端子は、パワーゲーティングされたノード２０８を規定し、このノード２０８にＮチャネルトランジスタ２１０および２１２のソース端子が接続される。ビット線ＢＬおよびＢＬＢは、トランジスタ２１０および２１２のゲート端子にそれぞれ結合される。トランジスタ２１０および２１２のドレイン端子は、Ｎチャネルパストランジスタ２１４および２１６のソース端子にそれぞれ接続され、Ｎチャネルパストランジスタ２１４および２１６の共通の接続されたゲートは、線２１８において列読出し信号ＹＲを受けるように結合される。トランジスタ２１４および２１６のドレイン端子は、ローカルな読出しデータ線ＤＲＢおよびＤＲにそれぞれ接続される。
【００１７】
選択動作モードにおいて、従来の列読出し増幅器のパワーゲーティング回路２００は、ＹＲ入力２１８に与えられてトランジスタ２１４および２１６をターン「オン」するＶＣＣのレベルと、線２０４上でパワーゲーティングトランジスタ２０６のゲートに与えられてトランジスタ２０６を「オン」にオーバードライブする、並行したＶＣＣ＋０．３Ｖとを有する。以前に示したように、多数の列読出し増幅器２００が同時に切換わるため、パワーゲーティングトランジスタ２０６を通る電流サージが極めて大きくなり、この装置に実質的な電圧降下を生じ、この電圧降下が列読出し増幅器２００の切換速度を下げるよう働く。
【００１８】
選択解除動作モードにおいて、線２０４上の信号はＶＣＣ＋０．３Ｖのレベルのままであるが、ＹＲ入力２１８上の信号は０Ｖ（ＶＳＳ）のレベルに切換わり、トランジスタ２１４および２１６をターン「オフ」する。スリープ動作モードにおいて、ＹＲ入力は０Ｖのままであるが、入力２０４上の信号は−０．３Ｖのレベルに切換わり、トランジスタ２
０６を「オフ」にオーバードライブして列読出し増幅器２０２を通る電流を削減する。
【００１９】
ここで、さらに図３を参照すると、改良された列読出し増幅器およびパワーゲーティング回路３００の代表的な実施例の対応図が示され（これは多数の中の１つであると考えられる）、それとともに、大きな別個のパワーゲーティングトランジスタを必要とせずに選択、選択解除、およびスリープの動作モードに列読出し増幅器を設定することのできる、この発明の技術が示される。
【００２０】
この発明の列読出し増幅器およびパワーゲーティング回路３００は、大きな別個のパワーゲーティングトランジスタ２０６（図１）を必要とせずに、または、パワーゲーティング信号をそのゲート端子に別個に経路指定する必要なく、そのソースがＶＳＳに結合された１対のＮチャネルトランジスタ３０２および３０４を含む。この発明の技術に従い、トランジスタ３０２および３０４のドレイン端子はＮチャネルパストランジスタ３０６および３０８のソース端子にそれぞれ結合され、Ｎチャネルパストランジスタ３０６および３０８のゲート端子は、列読出し（ＹＲ）信号を受けるようにともに接続される。トランジスタ３０６および３０８のドレイン端子は、示されるように、ローカルな読出しデータ線ＤＲＢおよびＤＲにそれぞれ接続される。
【００２１】
選択動作モードでは、ＶＣＣの単一のＹＲ信号レベルが線３１０に与えられてトランジスタ３０６および３０８の両方をターン「オン」するが、選択解除動作モードでは、０Ｖ（ＶＳＳ）のレベルが線３１０上に与えられて両方の装置をターン「オフ」する。スリープ動作モードでは、−０．３Ｖのレベル（ＶＳＳのレベル未満）が線３１０に与えられてトランジスタ３０６および３０８を「オフ」にオーバードライブし、これらのパストランジスタ３０６および３０８、すなわち、列読出し増幅器およびパワーゲーティング回路３００を通る電流を著しく削減する。この発明の技術により、列読出し増幅器およびパワーゲーティング回路３００の切換速度の低下が生じない。
【００２２】
上述の説明および添付の図面は、この発明の技術の実現例においてＮチャネル装置の使用を企図してきたが、代わりにＰチャネル装置が使用される場合は、線３１０上のＹＲ信号が単に反転し、列読出し増幅器およびパワーゲーティング回路３００が（ＶＳＳではなく）ＶＣＣに結合され、データ線がＶＣＣではなくＶＳＳ（「ロー」）にプリチャージされることに注意されるべきである。
【００２３】
特定の回路および電圧レベルとともにこの発明の原理を上で説明してきたが、上述の説明が例示のためだけに行なわれ、この発明の範囲を限定するものとして行なわれていないことをはっきりと理解されたい。特に、上述の開示の教示内容が、当業者に他の変更例を示唆することが認識される。このような変更例は、それ自体が既に公知であって、そしてこの明細書で既に説明された特徴の代わりに、または特徴に加えて使用され得る他の特徴を含み得る。本願では特徴の特定の組合せに対して請求項が作成されているが、この明細書の開示の範囲は、当業者に明らかなこの発明の任意の生成物もしくは変更物、または明示的もしくは暗黙的に開示された任意の新規の特徴もしくは特徴の任意の新規の組合せも含み、このようなものが、任意の請求項で現在請求されている同じ発明に関連するかどうか、およびこの発明が直面する技術上の同じ問題の一部またはすべてを解決するかどうかは問わない。ここに、出願人は、本願の出願手続中か、または本願から導出されるさらに別の任意の出願の出願手続中に、このような特徴および／またはこのような特徴の組合せに対して新規の請求項を作成する権利を有する。
【図面の簡単な説明】
【００２４】
【図１】代表的なセンスアンプと、それに関連付けられた、パワーゲーティングされていない列の読出しおよび書込み回路を伴った従来の集積回路メモリアレイにおける、グローバルおよびローカルな読出しおよび書込みデータ線の高度に概略的な機能ブロック図である。
【図２】選択、選択解除、またはスリープの動作モードの１つに増幅器を設定するための、従来の列読出し増幅器のパワーゲーティング回路および技術の概略図である。
【図３】この発明の技術に従った、改良された列読出し増幅器およびパワーゲーティング回路の代表的な実施例の対応図であり、この発明の技術により、大きな別個のパワーゲーティングトランジスタを必要とせずに、上述の３つの状態の各々に列読出し増幅器を設定できることを示す図である。
【符号の説明】
【００２５】
３００  列読出し増幅器およびパワーゲーティング回路、３０２、３０４  Ｎチャネルトランジスタ、３０６、３０８  トランジスタ、３１０  線。
【図１】
2005085455.tif 000003
【図２】
2005085455.tif 000004
【図３】
2005085455.tif 000005