(57)【要約】【課題】本発明は、高耐圧特性を保持しつつ、オン抵抗を低減できる半導体装置を提供することを目的とする。【解決手段】半導体基板１の表面部にはＮ型ソース領域２とそれに隣接するＰ型基板コンタクト領域７と、それらを囲むようにＰ型アンチパンチスルー領域９が形成されている。ソース領域２と延長ドレイン領域３との間にはゲート絶縁膜を介してゲート電極１０が形成され、ゲート電極１０および半導体基板１の表面は絶縁膜１２により覆われている。  ソース終端部では、電界の集中を防ぐためソース領域２を取り囲むように延長ドレイン領域を形成しない扇形の領域１４が、さらに、扇形の領域１４と重なるようにＰ型埋め込み領域を注入しない領域１５が形成されている。扇形の領域１４および１５において、底端部１６および１７にはそれぞれ９０°以上の角度をつけ、さらに扇形の領域１５の角部には曲率をつけて形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板内に形成される第２導電型の高濃度ドレイン領域および延長ドレイン領域と第２導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、
前記延長ドレイン領域において表面からの深さの異なる第１導電型埋め込み領域を少なくとも１つ以上備えており、さらに前記第１導電型埋め込み領域の上側および下側に前記延長ドレイン領域の第２導電型の不純物領域をさらに備えていることを特徴とする半導体装置。
【請求項２】
前記ソース終端部では前記ソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記延長ドレイン領域を形成しない半円状領域において、前記埋め込み領域は半円状底端部に９０°以上の角度をつけて形成することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記延長ドレイン領域を形成しない半円状領域において、前記埋め込み領域は半円状底端部に曲率をつけて形成することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記埋め込み領域は、前記半導体基板と電気的に接続されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記埋め込み領域は、イオン注入により形成されることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧特性を有しながらオン抵抗を低くすることができる横型半導体装置に関する。
【背景技術】
【０００２】
高耐圧特性を有しながらオン抵抗を低減する目的で、ドレイン領域内に第１導電型領域を埋め込む構造の半導体装置が従来から提案されている（特許文献１参照）。その一例を、図３および図４を参照しながら説明する。
【０００３】
図３は従来の技術における半導体装置を上から見た平面図である。図４は図３に示した半導体装置の断面構造図であり、（ａ）は図３に示したＣ−Ｃ’方向での断面図、（ｂ）は図３に示したＤ−Ｄ’方向での断面図である。
【０００４】
図４に示すように、Ｐ型半導体基板１には、Ｎ型領域からなるソース領域２およびＮ型領域からなる延長ドレイン領域３がそれぞれ形成されている。
【０００５】
延長ドレイン領域３の表面部にはＮ型高濃度領域４が形成されていると共に、延長ドレイン領域３の内部にはＰ型埋め込み領域５が形成されている。Ｎ型高濃度領域４はドレイン電極６と接続されていると共に、Ｐ型埋め込み領域５は半導体基板１と接続されている。
【０００６】
また、半導体基板１の表面部にはソース領域２とソース領域２に隣接するＰ型の基板コンタクト領域７が形成されている。ソース領域２および基板コンタクト領域７はソース電極８に接続されており、これにより、ソース領域２は半導体基板１と同電位に設定される。また、半導体基板１にはソース領域２および基板コンタクト領域７を囲むようにＰ型のアンチパンチスルー領域９が形成されている。
【０００７】
半導体基板１の上部におけるソース領域２と延長ドレイン領域３との間にはゲート絶縁膜を介してゲート電極１０が形成されており、半導体基板１におけるゲート電極の下側の領域はチャネル領域１１として機能する。ゲート電極１０および半導体基板１の表面は絶縁膜１２により覆われている。
【０００８】
上記従来例の半導体装置の特徴は、Ｎ型領域からなる延長ドレイン領域３の内部にＰ型埋め込み領域５を備えていることである。
【０００９】
Ｐ型埋め込み領域５は半導体基板１を介して基準電位に設定されているため、延長ドレイン領域３に高電圧が印加されると、延長ドレイン領域３と、半導体基板１およびＰ型埋め込み領域５とは逆バイアス状態になる。このため延長ドレイン領域３と半導体基板１および延長ドレイン領域３とＰ型埋め込み領域５の接合部から空乏層がそれぞれ拡がる。この空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。ゲート電極１０に電圧が印加されると、ＭＯＳ型トランジスタのチャネル領域１１が導通するので、図中に矢印で示すように、電流は主として、延長ドレイン領域３の内部におけるＰ型埋め込み領域５の上方と下方を流れる。
【００１０】
ところで、通常行われているように、基板表面からの拡散により延長ドレイン領域３の表面部にＰ型領域を形成すると、延長ドレイン領域３における不純物濃度の最も高い表面部におけるＮ型不純物の濃度は著しく低下するため、オン抵抗は高くなってしまう。
【００１１】
そこで、上記従来例においては、延長ドレイン領域３の内部にＰ型埋め込み領域５を形成することにより、延長ドレイン領域３の表面部におけるＮ型不純物濃度の低下を防止している。
【００１２】
また、図３および図４（ｂ）に示すように、ソース終端部では、曲率が小さいことによる電界の集中を避けるため、延長ドレイン領域注入時にソース端部を取り囲むように半円状に不純物を注入せず、濃度を薄くし空乏化しやすくした特殊構造部１３が存在する。
【特許文献１】米国特許第５２５８６３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記従来例ではＰ型埋め込み領域を２層埋め込んでいるが、さらに埋め込み領域の数を増やすことで延長ドレイン領域の濃度を濃くすることができ、オン抵抗を低減することができる。
【００１４】
しかし、オン抵抗低減のため前記延長ドレイン領域の濃度を濃くすると、ソース終端部の特殊構造部１３において、Ｎ型不純物が拡散しやすく前記延長ドレイン領域内にP型埋め込み領域の存在しない部分が広くなり、空乏化しにくくなっている。特に延長ドレイン領域が半円状である場合、その底端部ではＮ型不純物が両側から拡散し、濃度がさらに濃くなるため、より空乏化しにくい構造となっている。そのため、ソース終端部の特殊構造部１３において、完全に空乏化されず局部的なブレークダウンが発生し、十分な耐圧が出ないという問題が発生する。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成される第２導電型の高濃度ドレイン領域および延長ドレイン領域と第２導電型のソース領域と、前記ソース領域と前記延長ドレイン領域との間に設けられたチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、前記延長ドレイン領域において表面からの深さの異なる第１導電型埋め込み領域を少なくとも１つ以上備えており、さらに前記第１導電型埋め込み領域の上側および下側に前記延長ドレイン領域の第２導電型の不純物領域をさらに備えていることを特徴とする。
【００１６】
前記ソース終端部では前記ソース領域を取り囲むように半円状に前記延長ドレイン領域を形成しないことが好ましい。
【００１７】
前記延長ドレイン領域を形成しない半円状領域において、前記埋め込み領域は半円状底端部に９０°以上の角度をつけて形成することが好ましい。
【００１８】
さらに前記延長ドレイン領域を形成しない半円状領域において、前記埋め込み領域は半円状底端部に曲率をつけて形成することが好ましい。
【００１９】
前記埋め込み領域は、前記半導体基板と電気的に接続されていることが好ましい。
【００２０】
前記埋め込み領域は、イオン注入により形成されていることが好ましい。
【発明の効果】
【００２１】
本発明では、前記延長ドレイン領域が両側から拡散し空乏化しにくくなる半円状底端部の角部に９０°以上の角度をつけ、さらに曲率をつけて形成することにより、この特異形状部分においても完全に空乏化させることができ電界強度が緩和され高耐圧を保持しつつオン抵抗の低減が実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置を上から見た平面図である。図２は図１に示した半導体装置の断面構造図であり、（ａ）は図１に示したＡ−Ａ’方向での断面図、（ｂ）は図１に示したＢ−Ｂ’方向での断面図である。
【００２４】
図２において、Ｐ型半導体基板１には、Ｎ型領域からなるソース領域２およびＮ型領域からなる延長ドレイン領域３、延長ドレイン領域の表面側にＮ型高濃度領域４、延長ドレイン領域内に１つ以上のＰ型埋め込み領域５がそれぞれ形成されている。
【００２５】
Ｎ型高濃度領域４はドレイン電極６と接続されており、Ｐ型埋め込み領域５は半導体基板１と接続されている。
【００２６】
半導体基板１の表面部にはソース領域２とソース領域２に隣接するＰ型の基板コンタクト領域７が形成されている。ソース領域２および基板コンタクト領域７はソース電極８に接続されており、これにより、ソース領域２は半導体基板１と同電位に設定される。また、半導体基板１にはソース領域２および基板コンタクト領域７を囲むようにＰ型のアンチパンチスルー領域９が形成されている。
【００２７】
半導体基板１の上部におけるソース領域２と延長ドレイン領域３との間にはゲート絶縁膜を介してゲート電極１０が形成されており、半導体基板１におけるゲート電極１０の下側の領域はチャネル領域１１として機能する。ゲート電極１０および半導体基板１の表面は絶縁膜１２により覆われている。
【００２８】
上記の半導体装置において、Ｐ型半導体基板１の不純物濃度を約１×１０14〜３×１０14ｃｍ3程度に設定され、延長ドレイン領域３は基板表面からの深さが約６〜１０μｍ程度まで形成され、その不純物濃度は約１×１０15〜７×１０16ｃｍ3程度である。
【００２９】
Ｐ型埋め込み領域５は、半導体基板１の表面からの深さが約１〜４μｍ程度の位置に形成され、その不純物濃度は約１×１０16〜１×１０17ｃｍ3程度である。また、Ｐ型埋め込み領域５の各領域の厚さは、約１〜１．５μｍ程度である。
【００３０】
Ｐ型埋め込み領域５は半導体基板１を介して基準電位に設定されているため、延長ドレイン領域３に高電圧が印加されると、延長ドレイン領域３と、半導体基板１およびＰ型埋め込み領域５とは逆バイアス状態になる。このため延長ドレイン領域３と半導体基板１および延長ドレイン領域３とＰ型埋め込み領域５の接合部からそれぞれ空乏層が拡がる。
【００３１】
この空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。ゲート電極１０に電圧が印加されると、ＭＯＳ型トランジスタのチャネル領域が導通するため、図中の矢印で示すように、電流は主として、延長ドレイン領域３の内部におけるＰ型埋め込み領域５の上方と下方を流れる。
【００３２】
ソース終端部では、電界の集中を防ぐためソース領域２を取り囲むように延長ドレイン領域を形成しない扇形の領域１４が形成されており、また、扇形の領域１４と重なるようにＰ型埋め込み領域を注入しない領域１５が扇形に形成されている。
【００３３】
さらに扇形の領域１４および扇形の領域１５において、底端部１６および１７にはそれぞれ９０°以上の角度をつけ、さらに扇形の領域１５の角部には曲率をつけて形成されている。
【００３４】
本実施の形態によれば、ソース終端部において、延長ドレイン領域を形成しない扇形の領域の底端部の角度を９０°以上にし、さらにＰ型埋め込み領域を注入しない領域の角部を第１導電型埋め込み領域のみ曲率をつけることにより、角部での拡散長を短く、濃度を薄くすることで、延長ドレイン領域の濃度を濃くした場合にも、特異形状部において完全に空乏化させることができ高耐圧を保持しつつオン抵抗を低減できる半導体装置を実現できる。
【００３５】
次に本発明の半導体装置の製造方法について説明する。
【００３６】
まず、Ｐ型半導体基板１中に加速エネルギー数百ｋｅＶ程度でリンイオン注入を行い、複数のＰ型埋め込み領域５を形成するために適当な深さとなるような条件で熱拡散を行い、延長ドレイン領域３を形成する。
【００３７】
このとき、図１に示すように、ソース終端部では、電界の集中を防ぐためソース領域２を取り囲むように延長ドレイン領域を形成しない扇形の領域１４を形成するが、その底端部１６には９０°以上の角度をつけて形成する。
【００３８】
次に、アンチパンチスルー領域９を形成するためボロンイオンを数百ｋｅＶ程度で注入する。
【００３９】
Ｐ型埋め込み領域５は、０．７〜３．０ＭｅＶの間で適宜加速エネルギーを変えてボロンイオンを注入することにより形成する。このとき、図１に示すようにソース終端部ではＰ型埋め込み領域を注入しない領域１５を扇形に形成するが、底端部１７には９０°以上の角度をつけ、さらに扇形の領域１５の角部には曲率をつけて形成する。
【００４０】
その後、ゲート絶縁膜を形成し、さらにポリシリコンを堆積した後、パターニングしてゲート電極１０を形成する。続いてＮ型高濃度領域４およびソース領域２、基板コンタクト領域７をそれぞれ形成する。Ｎ型高濃度領域４およびソース領域２については砒素イオンを約５０ｋｅＶ程度で注入し、基板コンタクト領域７についてはボロンイオンを約５０ｋｅＶ程度で注入する。さらにコンタクト窓を形成し、ドレイン電極６およびソース電極８を形成して高耐圧Ｎチャネル型ＭＯＳＦＥＴを得る。
【００４１】
なお、本発明の実施の形態はＰ型埋め込み領域４が２層の場合の図を示しているが、Ｐ型埋め込み領域の数については、２層に限定されるものではない。
【産業上の利用可能性】
【００４２】
本発明に係る半導体装置は、高耐圧パワー用半導体素子として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１における半導体装置を上から見た平面図
【図２】本発明の実施の形態１における半導体装置の断面構造図であり、（ａ）図１に示したＡ−Ａ’方向での断面図、（ｂ）図１に示したＢ−Ｂ’方向での断面図
【図３】従来の技術における半導体装置を上から見た平面図
【図４】従来の技術における半導体装置の断面構造図であり、（ａ）図３に示したＣ−Ｃ’方向での断面図、（ｂ）図３に示したＤ−Ｄ’方向での断面図
【符号の説明】
【００４４】
１  Ｐ型半導体基板
２  Ｎ型ソース領域
３  Ｎ型延長ドレイン領域
４  Ｎ型高濃度領域
５  Ｐ型埋め込み領域
６  ドレイン電極
７  Ｐ型コンタクト領域
８  ソース電極
９  アンチパンチスルー領域
１０  ゲート電極
１１  チャネル領域
１２  絶縁膜
１３  特殊構造部
１４  Ｎ型延長ドレイン領域を形成しない扇形の領域
１５  Ｎ型延長ドレイン領域およびＰ型埋め込み領域を形成しない扇形の領域
１６  Ｎ型延長ドレイン領域を形成しない扇形の領域の底端部
１７  Ｎ型延長ドレイン領域およびＰ型埋め込み領域を形成しない扇形の領域の底端部
【図１】
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【図２】
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【図３】
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【図４】
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