(57)【要約】【課題】  １メモリセル当たりの面積を小さくできる上に、基準電圧発生回路の構成の単純化が実現できる不揮発性記憶装置の提供。【解決手段】  この不揮発性記憶装置は、１つのトランジスタＭ１１と、２つの強誘電体キャパシタＣ１１，Ｃ１２とを備えている。トランジスタＭ１１は、制御電極がワード線ＷＬに、第１の電極がビット線ＢＬに、第２の電極がノードＮにそれぞれ接続されている。強誘電体キャパシタＣ１１，Ｃ１２は、第１の電極がノードＮに共通に接続され、第２の電極がプレート線ＰＬ１，ＰＬ２にそれぞれ接続されている。【選択図】    図２
2005100563.tif 000002
【特許請求の範囲】
【請求項１】
１つのトランジスタと複数の強誘電体キャパシタとを備え、
前記トランジスタは、制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続され、
前記複数の強誘電体キャパシタは、第１の電極が前記ノードに共通に接続され、第２の電極が複数のプレート線にそれぞれ接続されていることを特徴とする不揮発性記憶装置。
【請求項２】
前記複数の強誘電体キャパシタは第１強誘電体キャパシタおよび第２強誘電体キャパシタからなり、
前記両強誘電体キャパシタは、第１の電極が前記ノードに共通に接続され、第２の電極が第１プレート線および第２のプレート線にそれぞれ接続されていることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記両強誘電体キャパシタにデータを書き込むときには、前記第１プレート線および前記第２プレート線に同じレベルの電圧を印加し、前記両強誘電体キャパシタからデータを読み出すときには、前記第１プレート線および前記第２プレート線に異なるレベルの電圧を印加することを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
予め定めた基準電圧を発生する基準電圧発生回路をさらに備え、
前記両強誘電体キャパシタにデータを書き込むときには、前記ビット線、前記第１プレート線、および前記第２プレート線に対して前記基準電圧発生回路の発生する基準電圧をそれぞれ印加し、その後に、前記ビット線に第１の電圧を印加するとともに、前記第１プレート線および前記第２プレート線に同じレベルの第２の電圧をそれぞれ印加するようにし、
前記両強誘電体キャパシタからデータを読み出すときには、前記ビット線、前記第１プレート線、および前記第２プレート線に対して前記基準電圧発生回路の発生する基準電圧をそれぞれ印加し、その後に、前記第１プレート線および前記第２プレート線に異なるレベルの第３の電圧をそれぞれ印加するようにしたことを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項５】
制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続される１つのトランジスタと、
第１の電極が前記ノードにそれぞれ共通接続され、第２の電極が異なる２つのプレート線にそれぞれ接続される２つの強誘電体キャパシタとから不揮発性記憶装置を構成するようにし、
前記２つの強誘電体キャパシタに前記ビット線を介してデータを書き込むときには、前記２つのプレート線にレベルの同じ電圧をそれぞれ印加するようにし、
前記２つの強誘電体キャパシタから前記ビット線上にデータを読み出すときには、前記２つのプレート線にレベルの異なる電圧をそれぞれ印加するようにしたことを特徴とする不揮発性記憶装置のデータ読み書き方法。
【請求項６】
制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続される１つのトランジスタと、
第１の電極が前記ノードにそれぞれ共通接続され、第２の電極が異なる２つのプレート線にそれぞれ接続される２つの強誘電体キャパシタとから不揮発性記憶装置を構成するようにし、
前記２つの強誘電体キャパシタに前記ビット線を介してデータを書き込むときには、前記ビット線、および前記両プレート線に対して所定の基準電圧をそれぞれ印加し、その後に、前記ビット線に第１の電圧を印加するとともに、前記両プレート線に同じレベルの第２の電圧をそれぞれ印加するようにし、
前記２つの強誘電体キャパシタから前記ビット線上にデータを読み出すときには、前記ビット線、および前記両プレート線に対して前記基準電圧をそれぞれ印加し、その後に、前記両プレート線に異なるレベルの第３の電圧をそれぞれ印加するようにしたことを特徴とする不揮発性記憶装置のデータ読み書き方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いた不揮発性記憶装置およびそのデータ読み書き方法に関するものである。
【背景技術】
【０００２】
強誘電体キャパシタを用いた強誘電体記憶装置としては、メモリセルが２トランジスタ／２強誘電体キャパシタ（２Ｔ／２Ｃ）型のものと、１トランジスタ／１強誘電体キャパシタ（１Ｔ／１Ｃ）型のものとが、一般的に知られている。
２Ｔ／２Ｃ型の強誘電体記憶装置は、図１３に示すように、２Ｔ／２Ｃ型のメモリセル１と、センスアンプ２とを含み、センスアンプ２がデータの読み出し部を構成している。
【０００３】
２Ｔ／２Ｃ型のメモリセル１は、図１４に示すように、２つのＭＯＳトランジスタＭ１，Ｍ２と、これに対応する２つの強誘電体キャパシタＣ１，Ｃ２とで構成されている。
ＭＯＳトランジスタＭ１は、その制御電極がワード線ＷＬに接続され、その一方の電極がビット線ＢＬに接続され、その他方の電極が強誘電体キャパシタＣ１の一方の電極に接続されている。強誘電体キャパシタＣ１の他方の電極は、プレート線ＰＬに接続されている。
【０００４】
また、ＭＯＳトランジスタＭ２は、その制御電極がワード線ＷＬに接続され、その一方の電極がビット線／ＢＬに接続され、その他方の電極が強誘電体キャパシタＣ２の一方の電極に接続されている。また、強誘電体キャパシタＣ２の他方の電極は、プレート線ＰＬに接続されている。
一方、１Ｔ／１Ｃ型の強誘電体記憶装置は、図１５に示すように、１Ｔ／１Ｃ型のメモリセル３と、センスアンプ４と、基準電圧発生回路５と、ダミーセル６、７とを含み、センスアンプ４、基準電圧発生回路５、およびダミーセル６、７がメモリセル３のデータを読み出すデータ読み出し部を構成している（例えば、特許文献１参照）。
【０００５】
１Ｔ／１Ｃ型のメモリセル３は、図１６に示すように、１つのＭＯＳトランジスタＭ３と、１つの強誘電体キャパシタＣ３とで構成されている。
ＭＯＳトランジスタＭ３は、その制御電極がワード線ＷＬに接続され、その一方の電極がビット線ＢＬに接続され、その他方の電極が強誘電体キャパシタＣ３の一方の電極に接続されている。また、強誘電体キャパシタＣ３の他方の電極は、プレート線ＰＬに接続されている。
【０００６】
上記のように構成される２Ｔ／２Ｃ型の強誘電体記憶装置では、２つの強誘電体キャパシタＣ１，Ｃ２に対して、記憶すべき論理情報を相補的に書き込むので、その論理情報の読み出し時に、センスアンプ２は、自己参照的に論理情報の判定を行うことができる。
また、１Ｔ／１Ｃ型の強誘電体記憶装置では、図１７に示すように、メモリセル３からの読み出し情報に応じてビット線ＢＬの電圧値がＶ１またはＶ０になる。そこで、読み出し情報が「１」または「０」であるかの判定は、そのビット線ＢＬの電圧値Ｖ１またはＶ０を用いてセンスアンプ４で行うが、その判定の際の基準電圧ＶＲＥＦは（Ｖ１＋Ｖ０）／２となるようにし、基準電圧発生回路５から得るようにしている。
【０００７】
すなわち、１Ｔ／１Ｃ型の強誘電体記憶装置では、予めデータ「１」と「０」がそれぞれ書き込まれたダミーセル６、７によりビットラインＢＬ1，ＢＬ0上に電圧Ｖ１，Ｖ０を発生させ、これに基づいて基準電圧発生回路５で基準電圧ＶＲＥＦを生成し、この生成した基準電圧ＶＲＥＦをセンスアンプ４に供給するようにしている。
【特許文献１】特開平８−１１５５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、２Ｔ／２Ｃ型の強誘電体記憶装置では、１メモリセルの構成単位が２つのＭＯＳトランジスタと２つの強誘電体キャパシタとからなるので、１メモリセル当たりの面積が大きくなるという不具合がある。
また、１Ｔ／１Ｃ型の強誘電体記憶装置では、基準電圧を発生するためにダミーセルを含む基準電圧発生回路が必要になる上に、その基準電圧は高い精度が要求されるために回路の構成が複雑になるという不具合がある。
【０００９】
そこで、本発明の目的は、上記の点に鑑み、１メモリセル当たりの面積を小さくできる上に、基準電圧発生回路の構成の単純化が実現できる不揮発性記憶装置およびそのデータ読み書き方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決して本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、１つのトランジスタと複数の強誘電体キャパシタとを備え、前記トランジスタは、制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続され、前記複数の強誘電体キャパシタは、第１の電極が前記ノードに共通に接続され、第２の電極が複数のプレート線にそれぞれ接続されている。
【００１１】
第２の発明は、第１の発明において、前記複数の強誘電体キャパシタは第１強誘電体キャパシタおよび第２強誘電体キャパシタからなり、前記両強誘電体キャパシタは、第１の電極が前記ノードに共通に接続され、第２の電極が第１プレート線および第２のプレート線にそれぞれ接続されている。
第３の発明は、第２の発明において、前記両強誘電体キャパシタにデータを書き込むときには、前記第１プレート線および前記第２プレート線に同じレベルの電圧を印加し、前記両強誘電体キャパシタからデータを読み出すときには、前記第１プレート線および前記第２プレート線に異なるレベルの電圧を印加するようにした。
【００１２】
第４の発明は、第２の発明において、予め定めた基準電圧を発生する基準電圧発生回路をさらに備え、前記両強誘電体キャパシタにデータを書き込むときには、前記ビット線、前記第１プレート線、および前記第２プレート線に対して前記基準電圧発生回路の発生する基準電圧をそれぞれ印加し、その後に、前記ビット線に第１の電圧を印加するとともに、前記第１プレート線および前記第２プレート線に同じレベルの第２の電圧をそれぞれ印加するようにし、前記両強誘電体キャパシタからデータを読み出すときには、前記ビット線、前記第１プレート線、および前記第２プレート線に対して前記基準電圧発生回路の発生する基準電圧をそれぞれ印加し、その後に、前記第１プレート線および前記第２プレート線に異なるレベルの第３の電圧をそれぞれ印加するようにした。
【００１３】
第５の発明は、制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続される１つのトランジスタと、第１の電極が前記ノードにそれぞれ共通接続され、第２の電極が異なる２つのプレート線にそれぞれ接続される２つの強誘電体キャパシタとから不揮発性記憶装置を構成するようにし、前記２つの強誘電体キャパシタに前記ビット線を介してデータを書き込むときには、前記２つのプレート線にレベルの同じ電圧をそれぞれ印加するようにし、前記２つの強誘電体キャパシタから前記ビット線上にデータを読み出すときには、前記２つのプレート線にレベルの異なる電圧をそれぞれ印加するようにした。
【００１４】
第６の発明は、制御電極がワード線に、第１の電極がビット線に、第２の電極がノードにそれぞれ接続される１つのトランジスタと、第１の電極が前記ノードにそれぞれ共通接続され、第２の電極が異なる２つのプレート線にそれぞれ接続される２つの強誘電体キャパシタとから不揮発性記憶装置を構成するようにし、前記２つの強誘電体キャパシタに前記ビット線を介してデータを書き込むときには、前記ビット線、および前記両プレート線に対して所定の基準電圧をそれぞれ印加し、その後に、前記ビット線に第１の電圧を印加するとともに、前記両プレート線に同じレベルの第２の電圧をそれぞれ印加するようにし、前記２つの強誘電体キャパシタから前記ビット線上にデータを読み出すときには、前記ビット線、および前記両プレート線に対して前記基準電圧をそれぞれ印加し、その後に、前記両プレート線に異なるレベルの第３の電圧をそれぞれ印加するようにした。
【００１５】
このような構成からなる本発明によれば、１メモリセル当たりの面積を小さくできる上に、基準電圧発生回路の構成の単純化（簡易化）が実現できる。
また、本発明によれば、メモリセルからのデータを読み出し時に、「１」と「０」の電位差を大きくできるので、読み出しマージンを大きくすることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の不揮発性記憶装置の実施形態の構成について、図１乃至図３を参照して説明する。
この実施形態に係る不揮発性記憶装置は、図１に示すように、１ビットのデータが読み書き可能なメモリセル１１と、このメモリセル１１に書き込まれたデータを読み出すデータ読み出し部１２と、を少なくとも備えている。
【００１７】
メモリセル１１は、図２に示すように、１つのＭＯＳトランジスタＭ１１と、複数（この例では２つ）の強誘電体キャパシタＣ１１，Ｃ１２と、を備えている。
ＭＯＳトランジスタＭ１１は、制御電極であるゲートがワード線ＷＬに、第１の電極であるソースがビット線ＢＬに、第２の電極であるドレインがノードＮにそれぞれ接続されている。強誘電体キャパシタＣ１１，Ｃ１２は、第１の電極が上記のノードＮに共通に接続され、第２の電極が異なる２つのプレート線ＰＬ１，ＰＬ２にそれぞれ接続されている。
【００１８】
データ読み出し部１２は、図１に示すように、基準電圧発生回路１３と、センスアンプ１４と、スイッチング素子１５とから構成される。
基準電圧発生回路１３は、後述のように、センスアンプ１４、ビット線ＢＬ、およびプレート線ＰＬ１，ＰＬ２に供給する所定の基準電圧ＶＲＥＦを発生する回路である。センスアンプ１４は、メモリセル１１のデータをビット線ＢＬ上に読み出し、この読み出したデータを基準電圧発生回路１３からの基準電圧ＶＲＥＦと比較し、そのデータが「１」または「０」であるかを判定するものである。スイッチング素子１５は、例えばＭＯＳトランジスタからなる。このＭＯＳトランジスタは、そのゲートに制御信号ＰＲＥを印加することによりオンオフ制御され、オンのときに基準電圧発生回路１３からの基準電圧ＶＲＥＦがビット線ＢＬに供給されるようになっている。
【００１９】
次に、メモリセル１１の概略の構造について、図３および図４を参照して説明する。
図３は、メモリセル１１を構成する強誘電体キャパシタＣ１１，Ｃ１２を上下方向に重ねて配置するようにしたものである。このようにすると、強誘電体キャパシタＣ１１，Ｃ１２は、各第１電極を共通の電極２１として形成でき、その各第２電極２２、２３を個別に形成でき、メモリセル面積を小さくできる。そして、その共通の電極２１をＭＯＳトランジスタＭ１１に接続させ、その各第２電極２２、２３をプレート線ＰＬ１，ＰＬ２にそれぞれ接続させることができて、便宜である。
【００２０】
図４は、メモリセル１１を構成する強誘電体キャパシタＣ１１，Ｃ１２を左右に配置するようにしたものである。このようにすると、例えば下側の各電極を第１電極３１、３２として共通接続でき、この共通接続部を直下に配置したＭＯＳトランジスタＭ１１に接続でき、メモリセル面積を小さくできる。また、上側の各電極を第２電極３３、３４として独立させ、その各第２電極３３、３４をプレート線ＰＬ１，ＰＬ２にそれぞれ接続させることができる。
【００２１】
次に、このような構成からなる実施形態について、図面を参照してデータの読み書き動作について説明する。
まず、データ「１」をメモリセル１１に書き込む場合の動作について、図１、図２、図５、および図６を参照して説明する。
この場合には、図６（Ａ）に示すように、まず制御信号（プリチャージ信号）ＰＲＥをＨレベルにさせるので、スイッチング素子１５がオンとなる。この結果、ビット線ＢＬには基準電圧発生回路１３の基準電圧ＶＲＥＦが印加され、ビット線ＢＬの電位は図６（Ｄ）に示すように基準電圧ＶＲＥＦとなる。このときには、プレート線ＰＬ１，ＰＬ２にも基準電圧発生回路１３の基準電圧ＶＲＥＦが印加されるので、プレート線ＰＬ１，ＰＬ２の各電位は図６（Ｃ）に示すように基準電圧ＶＲＥＦとなる。
【００２２】
次に、図６（Ｂ）に示すように、ワード線ＷＬをＨレベルにさせるので、ＭＯＳトランジスタＭ１１がオンとなる。この結果、強誘電体キャパシタＣ１１，Ｃ１２の各一端には基準電圧ＶＲＥＦが印加され、その各他端には基準電圧ＶＲＥＦが印加された状態になる。すなわち、強誘電体キャパシタＣ１１，Ｃ１２は、電位差がない状態になる。
その後、図６（Ｃ）に示すように、プレート線ＰＬ１，ＰＬ２の各電位を基準電圧ＶＲＥＦから低電圧Ｖ０に変化させるとともに、図６（Ｄ）に示すように、ビット線ＢＬの電位を基準電圧ＶＲＥＦから高電圧Ｖ１に変化させる。
【００２３】
このとき、強誘電体キャパシタＣ１１，Ｃ１２に印加される印加電圧Ｖは、その強誘電体キャパシタＣ１１，Ｃ１２の抗電圧−Ｖｃ以下とする必要があり（図５参照）、次の（１）式の関係を満たす必要がある。
Ｖ＝Ｖ０−Ｖ１＜−Ｖｃ・・・（１）
その後、ワード線ＷＬをＬレベルにさせるので、ＭＯＳトランジスタＭ１１がオフとなり、強誘電体キャパシタＣ１１，Ｃ１２の印加電圧Ｖはゼロになるが、強誘電体キャパシタＣ１１，Ｃ１２の各分極状態（分極量Ｑ）は、図５の残留分極点ａになる。このため、強誘電体キャパシタＣ１１，Ｃ１２には、データ「１」がそれぞれ書き込まれる。
【００２４】
次に、データ「０」をメモリセル１１に書き込む場合の動作について、図１、図２、図５、および図７を参照して説明する。
この場合には、図７（Ａ）に示すように、まず制御信号ＰＲＥをＨレベルにさせるので、スイッチング素子１５がオンとなる。この結果、ビット線ＢＬには基準電圧発生回路１３の基準電圧ＶＲＥＦが印加され、ビット線ＢＬの電位は図７（Ｄ）に示すように基準電圧ＶＲＥＦとなる。このときには、プレート線ＰＬ１，ＰＬ２にも基準電圧発生回路１３の基準電圧ＶＲＥＦが印加されるので、プレート線ＰＬ１，ＰＬ２の各電位は図７（Ｃ）に示すように基準電圧ＶＲＥＦとなる。
【００２５】
次に、図７（Ｂ）に示すように、ワード線ＷＬをＨレベルにさせるので、ＭＯＳトランジスタＭ１１がオンとなる。この結果、強誘電体キャパシタＣ１１，Ｃ１２の各一端には基準電圧ＶＲＥＦが印加され、その各他端には基準電圧ＶＲＥＦが印加された状態になる。すなわち、強誘電体キャパシタＣ１１，Ｃ１２は、電位差がない状態になる。
その後、図７（Ｃ）に示すように、プレート線ＰＬ１，ＰＬ２の各電圧を基準電圧ＶＲＥＦから同じレベルの高電圧Ｖ１に変化させるとともに、図７（Ｄ）に示すように、ビット線ＢＬの電位を基準電圧ＶＲＥＦから低い電圧Ｖ０に変化させる。
【００２６】
このとき、強誘電体キャパシタＣ１１，Ｃ１２の各印加電圧Ｖは、その強誘電体キャパシタＣ１１，Ｃ１２の抗電圧Ｖｃ以上とする必要があり（図５参照）、次の（２）式の関係を満たす必要がある。
Ｖ＝Ｖ１−Ｖ０＞Ｖｃ・・・（２）
その後、ワード線ＷＬをＬレベルにさせるので、ＭＯＳトランジスタＭ１１がオフとなり、強誘電体キャパシタＣ１１，Ｃ１２の印加電圧Ｖはゼロになるが、強誘電体キャパシタＣ１１，Ｃ１２の各分極状態は、図５の残留分極点ｂになる。このため、強誘電体キャパシタＣ１１，Ｃ１２には、データ「０」がそれぞれ書き込まれる。
【００２７】
次に、上記のようにメモリセル１１に書き込まれたデータ「１」を読み出す場合の動作について、図１、図２、図５、図８、図１０、および図１２を参照して説明する。
この場合には、図８（Ａ）に示すように、まず制御信号ＰＲＥをＨレベルにさせるので、スイッチング素子１５がオンとなる。この結果、ビット線ＢＬには基準電圧発生回路１３の基準電圧ＶＲＥＦが印加され、ビット線ＢＬの電位は図８（Ｄ）に示すように基準電圧ＶＲＥＦとなる。このときには、プレート線ＰＬ１，ＰＬ２にも基準電圧発生回路１３の基準電圧ＶＲＥＦが印加されるので、プレート線ＰＬ１，ＰＬ２の各電位は図８（Ｃ）に示すように基準電圧ＶＲＥＦとなる。
【００２８】
次に、図８（Ｂ）に示すように、ワード線ＷＬをＨレベルにさせるので、ＭＯＳトランジスタＭ１１がオンとなる。この結果、強誘電体キャパシタＣ１１，Ｃ１２の各一端には基準電圧ＶＲＥＦが印加され、その各他端には基準電圧ＶＲＥＦが印加された状態になる。すなわち、強誘電体キャパシタＣ１１，Ｃ１２は、電位差がない状態になる。
その後、図８（Ｃ）に示すように、プレート線ＰＬ１の電圧を基準電圧ＶＲＥＦから高電圧Ｖ１に変化させるとともに、プレート線ＰＬ２の電圧を基準電圧ＶＲＥＦから低電圧Ｖ０に変化させる。すなわち、プレート線ＰＬ１，ＰＬ２には、異なる電圧を印加するようにする。
【００２９】
このとき、強誘電体キャパシタＣ１１に印加される印加電圧ＶＰＬ１と、強誘電体キャパシタＣ１２に印加される印加電圧ＶＰＬ２とは、次の（３）式および（４）式を満たすものとする（図５参照）。
ＶＰＬ１＝Ｖ１−ＶＲＥＦ＞Ｖｃ  ・・・（３）
ＶＰＬ２＝Ｖ０−ＶＲＥＦ＜−Ｖｃ・・・（４）
この結果、図５および図１０に示すように、強誘電体キャパシタＣ１１からは電荷（Ｑ１＋）が流出し、強誘電体キャパシタＣ１２には電荷（Ｑ１−）が流入するので、ビット線ＢＬ上にはその両者の差である（Ｑ１＋）−（Ｑ１−）＝Ｑｓｗの電荷が流出する。この流出電荷Ｑｓｗにより、ビット線ＢＬの電位は図８（Ｄ）および図１２に示すようになる。センスアンプ１４は、図１２に示す電圧Ｖ１を基準電圧ＶＲＥＦと比較することにより、読み出したデータを「１」と判定することができる。
【００３０】
次に、上記のようにメモリセル１１に書き込まれたデータ「０」を読み出す場合の動作について、図１、図２、図５、図９、図１１、および図１２を参照して説明する。
この場合には、図９（Ａ）に示すように、まず制御信号ＰＲＥをＨレベルにさせるので、スイッチング素子１５がオンする。この結果、ビット線ＢＬには基準電圧発生回路１３の基準電圧ＶＲＥＦが印加され、ビット線ＢＬの電位は図９（Ｄ）に示すように基準電圧ＶＲＥＦとなる。このときには、プレート線ＰＬ１，ＰＬ２にも基準電圧発生回路１３の基準電圧ＶＲＥＦが印加されるので、プレート線ＰＬ１，ＰＬ２の各電位は図９（Ｃ）に示すように基準電圧ＶＲＥＦとなる。
【００３１】
次に、図９（Ｂ）に示すように、ワード線ＷＬをＨレベルにさせるので、ＭＯＳトランジスタＭ１１がオンとなる。この結果、強誘電体キャパシタＣ１１，Ｃ１２の各一端には基準電圧ＶＲＥＦが印加され、その各他端には基準電圧ＶＲＥＦが印加された状態になる。すなわち、強誘電体キャパシタＣ１１，Ｃ１２は、電位差がない状態になる。
その後、図９（Ｃ）に示すように、プレート線ＰＬ１の電圧を基準電圧ＶＲＥＦから高電圧Ｖ１に変化させるとともに、プレート線ＰＬ２の電圧を基準電圧ＶＲＥＦから低電圧Ｖ０に変化させる。
【００３２】
このとき、強誘電体キャパシタＣ１１の印加電圧ＶＰＬ１と、強誘電体キャパシタＣ１２の印加電圧ＶＰＬ２とは、次の（５）式および（６）式を満たすものとする（図５参照）。
ＶＰＬ１＝Ｖ１−ＶＲＥＦ＞Ｖｃ  ・・・（５）
ＶＰＬ２＝Ｖ０−ＶＲＥＦ＜−Ｖｃ・・・（６）
この結果、図５および図１１に示すように、強誘電体キャパシタＣ１１からは電荷（Ｑ０＋）が流出し、強誘電体キャパシタＣ１２には電荷（Ｑ０−）が流入するので、ビット線ＢＬ上からメモリセル１１に対しては、その両者の差である（Ｑ０＋）−（Ｑ０−）＝Ｑｓｗの電荷が流入することになる。この流入電荷Ｑｓｗにより、ビット線ＢＬの電圧は図９（Ｄ）および図１２に示すようになる。センスアンプ１４は、図１２に示す電圧Ｖ０を基準電圧ＶＲＥＦと比較することにより、読み出したデータを「０」と判定することができる。
【００３３】
以上説明したように、この実施形態によれば、基準電圧発生回路１３で発生させる基準電圧ＶＲＥＦは従来のようにダミーセルの出力を使用する必要がないので、例えば、電源電圧の１／２程度というように任意の値にすることができる。このため、基準電圧発生回路の構成の単純化を図ることができる。
また、この実施形態によれば、データの読み出し時の「１」と「０」との電位差を大きくすることができるので（図１２と図１７を参照）、読み出しマージンを大きくすることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の全体の構成を示すブロック図である。
【図２】本発明の実施形態に係るメモリセルの具体的な構成を示す回路図である。
【図３】本発明の実施形態に係るメモリセルの概略構造を示す断面図である。
【図４】本発明の実施形態に係るメモリセルの他の概略構造を示す断面図である。
【図５】図２に示す強誘電体キャパシタの印加電圧と分極量の関係（ヒステリシス特性）を示す図である。
【図６】実施形態のメモリセルにデータ「１」を書き込む場合の各部の波形を示す波形図である。
【図７】実施形態のメモリセルにデータ「０」を書き込む場合の各部の波形を示す波形図である。
【図８】実施形態のメモリセルからデータ「１」を読み出す場合の各部の波形を示す波形図である。
【図９】実施形態のメモリセルからデータ「０」を読み出す場合の各部の波形を示す波形図である。
【図１０】実施形態のメモリセルからデータ「１」を読み出す場合の電荷の移動を説明する説明図である。
【図１１】実施形態のメモリセルからデータ「０」を読み出す場合の電荷の移動を説明する説明図である。
【図１２】実施形態のメモリセルからデータを読み出す場合のビット線上の電圧の波形例を示す波形図である。
【図１３】従来の強誘電体記憶装置の構成を示すブロック図である。
【図１４】図１３に示すメモリセルの具体的な構成を示す回路図である。
【図１５】従来の他の強誘電体記憶装置の構成を示すブロック図である。
【図１６】図１５に示すメモリセルの具体的な構成を示す回路図である。
【図１７】図１６に示すメモリセルからデータを読み出す場合のビット線上の電圧の波形例を示す波形図である。
【００３５】
Ｍ１１・・・ＭＯＳトランジスタ、Ｃ１１，Ｃ１２・・・強誘電体キャパシタ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＰＬ１，ＰＬ２・・・プレート線、１１・・・メモリセル、１２・・・データ読み出し部、１３・・・基準電圧発生回路、１４・・・センスアンプ、１５・・・スイッチング素子。
【図１】
2005100563.tif 000003
【図２】
2005100563.tif 000004
【図３】
2005100563.tif 000005
【図４】
2005100563.tif 000006
【図５】
2005100563.tif 000007
【図６】
2005100563.tif 000008
【図７】
2005100563.tif 000009
【図８】
2005100563.tif 000010
【図９】
2005100563.tif 000011
【図１０】
2005100563.tif 000012
【図１１】
2005100563.tif 000013
【図１２】
2005100563.tif 000014
【図１３】
2005100563.tif 000015
【図１４】
2005100563.tif 000016
【図１５】
2005100563.tif 000017
【図１６】
2005100563.tif 000018
【図１７】
2005100563.tif 000019