(57)【要約】【課題】１画像分の入力画像データ容量よりも小さい容量のバッファメモリを用いてデータの再配置を行う場合に１８０度回転再配置を行うこと。【解決手段】  ラインベース形式で入力された画像データを、１画像分の画像データ容量よりも小さい容量のバッファメモリ１６０に一時記憶させブロックインターリーブ形式で出力する本画像処理装置である。バンク単位回転画像データを前記バッファメモリに書き込んで、ブロックインターリーブ形式で出力する回転再配置回路を含む。バンク最終アドレス演算回路１７３は、水平方向入力画素数及び垂直方向ＭＣＵ単位画素数に基づきバンク最終アドレスを求める。書き込み回路１７２は、バンク最終アドレスを書き込み開始アドレスとして、バンク開始アドレス方向に書き込みアドレスをデクリメントさせて１バンク分の画像データを書き込む。読み出し回路１７４は、バンク開始アドレスを読み出し開始アドレスとして最終アドレス方向に画像データを読み出す。【選択図】        図５
2005228073.tif 000002
【特許請求の範囲】
【請求項１】
ラインベース形式で入力された画像データを、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するバッファメモリに一時記憶させ、バッファメモリに記憶された画像データを読み出してブロックインターリーブ形式で出力する画像データ再配置処理部を含む画像処理装置であって、
前記画像データ再配置処理部は、
バンク単位で１８０度回転させたバンク単位回転画像データを前記バッファメモリに書き込んで、前記バッファメモリからバンク単位回転画像データを読み出してブロックインターリーブ形式で出力する回転再配置回路を含み、
前記回転再配置回路は、
ラインベースで入力される際の画像データの水平方向入力画素数及び垂直方向ＭＣＵ単位画素数に基づき、前記バッファメモリにおける１バンク分のデータ格納領域のバンク最終アドレスを求めるバンク最終アドレス演算回路と、
連続して入力される１バンク分の画像データを、前記バッファメモリの対応する１バンク分のデータ格納領域のバンク最終アドレスを書き込み開始アドレスとして、バンク最終アドレスからバンク開始アドレス方向に書き込みアドレスをデクリメントさせて１バンク分の画像データを書き込むことでバンク単位回転画像データを前記バッファメモリに書き込む書き込み回路と、
データ格納領域のバンク開始アドレスを読み出し開始アドレスとして、バンク開始アドレスからバンク最終アドレス方向にブロックインターリーブ形式の順序に従って、前記バッファメモリから画像データを読み出す読み出し回路とを含むことを特徴とする画像処理装置。
【請求項２】
請求項１において、
ブロックインターリーブ形式のバンク単位回転画像データを入力して画像圧縮処理を行う圧縮回路を含み、
前記圧縮回路は、
水平方向ＭＣＵ数毎に画像圧縮処理用の所定のマーカを書き込むマーカ書き込み回路を含むことを特徴とする画像処理装置。
【請求項３】
請求項２において、
バンク単位回転画像データの圧縮後のＭＣＵ単位の画像データを、画像全体として１８０度回転した状態に並べ替える並べ替え処理部を含み、
前記並べ替え処理部は、
前記画像圧縮用の所定のマーカを検出し、検出された画像圧縮用の所定のマーカに基づきバンク単位回転画像データを構成する複数のＭＣＵ群をひとかたまりとして、前記ＭＣＵ群単位で画像データの並べ替えを行うことを特徴とする画像処理装置。
【請求項４】
請求項１乃至３のいずれかに記載の画像処理装置を含むことを特徴とするマイクロコンピュータ。
【請求項５】
請求項４に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
液晶表示制御用IC（S1D13712等）に搭載されているJPEG画像圧縮処理部のYUVデータ処理部分では、入力画像データがラインベース（走査線型）であるのに対し、実際のJPEG圧縮処理部の入力信号は仕様上、ブロックインターリーブ（矩形画像でYUVデータを各々を正方形画像単位で別々に扱う）形式となっているため、ラインベースのデータを一時蓄積し、ブロックインターリーブ形式にデータ順序を変更する機能が必要となる。
【０００３】
入力画像データがラインベース（走査線型）で有る場合には例えば図１に示すように、１画面分の画像データをラインベースでライン１０−１、ライン１０−２、・・・の順番で入出力される。ここでＰ１，Ｐ２、・・は１画素であり、Ｐの添え字の順に転送される。
【０００４】
またブロックインターリーブ形式の場合には、例えば図２に示すように、１画面分の画像データをＪＰＥＧ処理ブロック単位（ＭＣＵ：Minimum Coded Unit）にＭＣＵ２０−１、ＭＣＵ２０−２、ＭＣＵ２０−３、・・・の順番で、ＹＵＶデータがＹ→Ｕ→Ｖの順番に、各々が８×８（水平方向画素数×垂直方向画素数）の単位で入出力される。
【０００５】
従って例えばＹＵＶ画像データフォーマット変更モジュールの出力をＪＰＥＧ圧縮処理モジュールに入力する際には、図１のようにラインベースで出力された画像データを図２のようにブロックインターリーブ形式に際配置して、ＪＰＥＧ圧縮処理モジュールに入力することが必要になる。
【０００６】
入力画像データを作成する撮像素子について、機械的に上下左右反転（１８０°回転）する機能を持つ製品があるが、入力データは撮像素子が回転した後の画像の最上部から、すなわち実物の最下部からの画像データを出力する手法が一般的である。
【特許文献１】特開平１０−３４１４５６
【特許文献２】特開２００１−６９４５０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし再配置用のバッファメモリが、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するように構成される場合には、実物の最上部データが入力されるまでの画像データを保持できないので、上記のような手法がとれないという問題点があった。
【０００８】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するバッファメモリを用いてデータの再配置を行う場合に上下左右反転（１８０°回転）させる再配置を行うことが可能な画像処理装置、マイクロコンピュータ、電子機器を提供することである。
【課題を解決するための手段】
【０００９】
（１）本発明は、ラインベース形式で入力された画像データを、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するバッファメモリに一時記憶させ、バッファメモリに記憶された画像データを読み出してブロックインターリーブ形式で出力する画像データ再配置処理部を含む画像処理装置であって、
前記画像データ再配置処理部は、
バンク単位で１８０度回転させたバンク単位回転画像データを前記バッファメモリに書き込んで、前記バッファメモリからバンク単位回転画像データを読み出してブロックインターリーブ形式で出力する回転再配置回路を含み、
前記回転再配置回路は、
ラインベースで入力される際の画像データの水平方向入力画素数及び垂直方向ＭＣＵ単位画素数に基づき、前記バッファメモリにおける１バンク分のデータ格納領域のバンク最終アドレスを求めるバンク最終アドレス演算回路と、
連続して入力される１バンク分の画像データを、前記バッファメモリの対応する１バンク分のデータ格納領域のバンク最終アドレスを書き込み開始アドレスとして、バンク最終アドレスからバンク開始アドレス方向に書き込みアドレスをデクリメントさせて１バンク分の画像データを書き込むことでバンク単位回転画像データを前記バッファメモリに書き込む書き込み回路と、
データ格納領域のバンク開始アドレスを読み出し開始アドレスとして、バンク開始アドレスからバンク最終アドレス方向にブロックインターリーブ形式の順序に従って、前記バッファメモリから画像データを読み出す読み出し回路とを含むことを特徴とする。
【００１０】
ＭＣＵ（Minimum Coded Unit）とは画像圧縮処理における最小符号化単位である。
【００１１】
バンクとは、画像圧縮モジュール（例えばＪＰＥＧモジュールやＭＰＥＧモジュール）の１ＭＣＵの垂直方向の単位画素数×画像データの水平方向の画素数を１単位とする画素グループ（又は当該画素グループに対応したデータの集合）を表す概念である。
【００１２】
本発明では１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するバッファメモリを使用してデータの再配置を行うために、バッファメモリの第２のバンクのデータ格納領域に画像データを書き込んでいる間に、既に書き込みされている第１のバンクのデータ格納領域の画像データを読み出してブロックインターリーブ形式で出力する。
【００１３】
ここにおいて、本発明の回転再配置回路は、ラインベースで入力される際の画像データの水平方向入力画素数及び垂直方向ＭＣＵ単位画素数に基づき、前記バッファメモリにおける１バンク分のデータ格納領域のバンク最終アドレスを求め、連続して入力される１バンク分の画像データを、前記バッファメモリの対応する１バンク分のデータ格納領域のバンク最終アドレスを書き込み開始アドレスとして、バンク最終アドレスからバンク開始アドレス方向に書き込みアドレスをデクリメントさせて１バンク分の画像データを書き込む。
【００１４】
従ってバッファメモリの１バンク分のデータ格納領域にはバンク単位回転画像データ（１バンク分の画像データが１８０度回転した状態）で記憶されることになる。そして読み出し部がデータ格納領域の先頭アドレスから通常通りバンク単位回転画像データを読み出すことにより、バンク単位で１８０度回転したデータがブロックインターリーブ形式で出力される事になる。
【００１５】
本発明によれば、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するように構成されるバッファメモリを用いてデータの再配置を行う場合でも上下左右反転（１８０°回転）させる再配置を行うことが可能な画像処理装置、マイクロコンピュータ、電子機器を提供することが出来る。
【００１６】
（２）本発明の画像処理装置は、ブロックインターリーブ形式のバンク単位回転画像データを入力して画像圧縮処理を行う圧縮回路を含み、
前記圧縮回路は、
水平方向ＭＣＵ数毎に画像圧縮処理用の所定のマーカを書き込むマーカ書き込み回路を含むことを特徴とする。
【００１７】
ここにおいて画像圧縮処理用の所定のマーカとは、例えば圧縮／伸長処理において使用されるＲＳＴマーカ（リスタート間隔終端マーカ）等である。
【００１８】
水平方向ＭＣＵ数とは、画像データをＭＣＵ単位に分割した場合における水平方向のＭＣＵ数であり、水平方向ＭＣＵ数毎に画像圧縮処理用の所定のマーカを書き込むことにより、各バンクにおける最後のＭＣＵに画像圧縮処理用の所定のマーカを書き込むことができる。
【００１９】
従って本発明によれば、バンク単位回転画像データの圧縮後のＭＣＵ単位の画像データを並べ替える際に、画像圧縮処理用の所定のマーカをサーチすることで、ＭＣＵ単位の圧縮画像データをバンク単位のＭＣＵ画像データ群に分割することができる。
【００２０】
（３）本発明の画像処理装置は、バンク単位回転画像データの圧縮後のＭＣＵ単位の画像データを、画像全体として１８０度回転した状態に並べ替える並べ替え処理部を含み、
前記並べ替え処理部は、
前記画像圧縮用の所定のマーカを検出し、検出された画像圧縮用の所定のマーカに基づきバンク単位回転画像データを構成する複数のＭＣＵ群をひとかたまりとして、前記ＭＣＵ群単位で画像データの並べ替えを行うことを特徴とする。
【００２１】
本発明によれば、バンク単位で１８０度回転したデータを画像全体として１８０度回転した状態に並べ替えることができる。
【００２２】
（４）本発明は、上記のいずれかに記載の画像処理装置を含むことを特徴とするマイクロコンピュータである。
【００２３】
（５）本発明は、上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するためのＬＣＤ出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００２４】
１．画像処理装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２５】
図３は本実施の形態の画像処理装置の機能ブロック図の一例である。
【００２６】
本実施の形態の画像処理装置は、例えばリサイズモジュール１１０、ＹＵＶモジュール１２０、圧縮／身長モジュール１３０、ＬＣＤコントローラ１４０、画像データ再配置モジュール１５０、バッファメモリ１６０、処理部（ＣＰＵ）、画像圧縮データ記憶部１８０を含む。
【００２７】
リサイズモジュール１１０は、取得した画像データ（例えば撮像手段等で撮影した画像データでも良いし、外部から受信した画像データでも良い）の画像サイズの変更、画像の切り取りを行う。
【００２８】
ＹＵＶモジュール１２０は、ＹＵＶ画像データのフォーマット変更等を行う。
【００２９】
リサイズモジュール１１０やＹＵＶモジュール１２０の入出力やＬＣＤコントローラへの入力は、ラインベース形式の順序の画像データである。
【００３０】
圧縮／伸長モジュール１３０は、画像データの圧縮／伸長を行うもので、例えばＪＰＥＧやＭＰＥＧの圧縮／伸長モジュール等でもよい。圧縮／伸長モジュール１３０への入出力は、ブロックインターリーブ形式の順序の画像データで行われる。
【００３１】
圧縮／伸長モジュール１３０は、ＲＳＴマーカ書き込み回路１３２を含む。ＲＳＴマーカ書き込み回路１３２は、水平方向ＭＣＵ数毎にＲＳＴマーカ（画像圧縮処理用の所定のマーカ）を書き込む処理を行う。
【００３２】
画像データ再配置モジュール１５０は、ラインベース／ブロックインターリーブ形式の順序で入力された画像データをブロックインターリーブ／ラインベース形式の順序にリアルタイムに変換して出力する処理を行うもので、入力画像データを一時記憶するバッファメモリ１６０を含む。
【００３３】
本画像処理装置では、例えばＹＵＶモジュール１２０からラインベース形式の順序の画像データ１２２が出力されると、画像データ再配置モジュール１５０は当該画像データ１２２を入力してブロックインターリーブ形式の順序の画像データ１３２に並べ替えて、圧縮／伸長モジュール１３０に向け出力する。
【００３４】
また逆に圧縮／伸長モジュール１３０からブロックインターリーブ形式の順序の画像データ１３２’が出力されると、画像データ再配置モジュール１５０は当該画像データ１３２’をラインベース形式の順序の画像データ１２２’に並べ替えて、リサイズモジュール１１０に向け出力する。
【００３５】
また画像データ再配置モジュール１５０は、回転再配置処理部１５２を含む。  回転再配置処理部１５２は、バンク単位で１８０度回転させたバンク単位回転画像データをバッファメモリ１６０に書き込んで、バッファメモリ１６０からバンク単位回転画像データを読み出してブロックインターリーブ形式で出力する処理を行う。
【００３６】
処理部（ＣＰＵ）は、各種画像処理や画像処理装置全体の制御等のを行うもので、圧縮処理後の画像データを画像圧縮画像データ記憶部１８０から読み出して、ＲＳＴマーカ（画像圧縮処理用の所定のマーカ）を検出し、検出されたＲＳＴマーカ（画像圧縮処理用の所定のマーカ）に基づき１バンク分のデータに対応した圧縮データが格納されているＭＣＵデータ群をひとかたまりのデータとして、ＭＣＵデータ群の並べ替えを行う並べ替え処理部としても機能する。
【００３７】
圧縮画像データ記憶部１８０は、画像圧縮伸長モジュールによって圧縮された圧縮画像データが記憶されており、その機能は、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリや、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ或いはＲＯＭ（Read Only Memory）等の不揮発性メモリにより実現される。
【００３８】
図４（Ａ）（Ｂ）は画像データ再配置モジュールの入出力データの一例について説明するための図である。
【００３９】
図４（Ａ）の１０は、ＹＵＶモジュールの出力として本実施の形態の画像データ再配置モジュールに入力されるデータの順序を示しており、２０は本実施の形態の画像データ再配置モジュールから出力されるデータの順序を示している。このように本実施の形態では１０に示すようなラインベース形式の順序の画像データ１０（例えばＹＵＶモジュールの出力）を入力してリアルタイムにブロックインターリーブ形式の順序の画像データ２０（例えば圧縮／伸長モジュールの入力）に再配置して出力する。
【００４０】
ここでリアルタイムにとは、バッファモジュールへの書き込みとバッファモジュールからの読み出しを平行して同時に行うことでデータの並び替えを行うような場合をいい、１画像分の画像データをバッファメモリに書き込んだ後に読み出しを行うような場合を含まない。
【００４１】
また図４（Ｂ）の２０は、画像圧縮／伸長モジュールの出力として本実施の形態の画像データ再配置モジュールに入力されるデータの順序を示しており、１０は本実施の形態の画像データ再配置モジュールから出力されるデータの順序を示している。このように本実施の形態では２０に示すようなブロックインターリーブ形式の順序の画像データ２０（例えば圧縮／伸長モジュールの出力）を入力してリアルタイムにラインベース形式の順序の画像データ１０（例えばＹＵＶモジュールの入力）に再配置して出力する。
【００４２】
図５は、本実施の形態の画像データ再配置モジュールの機能ブロック図である
本実施の形態の画像データ再配置モジュール１５０は、バッファメモリ１６０と、Ｒ／Ｗコントロール回路１７０と、処理バンク決定回路１８０と、容量配分決定回路１９０とを含む。
【００４３】
処理バンク決定回路１８０は、ラインベースで入力／出力される際の画像データ１２２，１２２’の入力水平方向画素数情報１８２及び対応可能水平方向画素数設定情報１８４にもとづいて、前記バッファメモリの処理バンク数を決定又は変更する。
【００４４】
Ｒ／Ｗコントロール回路は入力データ１２２、１３２’のバッファメモリ１６０への書き込み、出力データ１２２’、１３２のバッファメモリ１６０からの読み出しを制御する回路であり、入力画像データ１２２，１３２’を、入力形式に従って前記バッファメモリに書き込む書き込み回路１７２と、変換後の出力形式（出力データ１２２’、１３２）に従って前記バッファメモリ１６０から画像データを読み出す読み出し回路１７４とを含む。
【００４５】
バッファメモリ１６０は、１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するように構成され、最低限入力される画像の水平方向画素数×ＭＣＵの垂直方向画素数×２の容量が必要である。
【００４６】
書き込み回路１７２は、バッファメモリ１６０の所定の書き込みスタートアドレスから入力データの書き込みを開始し、決定又は変更された前記処理バンク数に基づいてバッファメモリの最大書き込み範囲を判断し、書き込みアドレスが最大書き込み範囲に達したら、前記所定の書き込みスタートアドレスに戻るように書き込みアドレスを制御する回路を含む。
【００４７】
また読み出し回路１７４は、バッファメモリ１６０の所定の読み出しスタートアドレスから出力データの読み出しを開始し、決定又は変更された前記処理バンク数に基づいてバッファメモリの最大読み出し範囲を判断し、読み出しアドレスが最大読み出し範囲に達したら、前記所定の読み出しスタートアドレスに戻るように読み出しアドレスを制御する回路を含む。
【００４８】
またＲ／Ｗコントロール回路１７０は、バンク単位で１８０度回転させたバンク単位回転画像データを前記バッファメモリに書き込んで、前記バッファメモリからバンク単位回転画像データを読み出してブロックインターリーブ形式で出力する回転再配置回路としても機能し、バンク最終アドレス演算回路１７３を含む。
【００４９】
またバンク最終アドレス演算回路１７３は、ラインベースで入力される際の画像データの水平方向入力画素数及び垂直方向ＭＣＵ単位画素数に基づき、前記バッファメモリにおける１バンク分のデータ格納領域のバンク最終アドレスを求める。
【００５０】
またこの場合、書き込み回路１７２は、連続して入力される１バンク分の画像データ１２２を、バッファメモリ１６０の対応する１バンク分のデータ格納領域のバンク最終アドレスを書き込み開始アドレスとして、バンク最終アドレスからバンク開始アドレス方向に書き込みアドレスをデクリメントさせて１バンク分の画像データを書き込むことでバンク単位回転画像データを前記バッファメモリに書き込むように制御する。
【００５１】
また読み出し回路１７４は、通常通り、データ格納領域のバンク開始アドレスを読み出し開始アドレスとして、バンク開始アドレスからバンク最終アドレス方向にブロックインターリーブ形式の順序に従って、前記バッファメモリから画像データを読み出すように制御する。
【００５２】
また容量配分決定回路１９０は、入力される画像データ１２２，１３２’のＹＵＶフォーマット情報１９２に基づいて、バッファメモリ１６０のＹ成分格納領域とＵＶ成分格納領域の容量配分（スタートアドレスを変える）を決定する回路を含む。
【００５３】
また書き込み回路１７２は、前記容量配分に基づき前記所定の書き込みスタートアドレスを決定する回路を含む。
【００５４】
また読み出し回路１７４は、前記容量配分に基づき前記所定の読み出しスタートアドレスを決定する回路を含む。
【００５５】
図６（Ａ）（Ｂ）（Ｃ）は本実施の形態の処理バンクについて説明するための図である。
【００５６】
図６（Ｃ）の２０に示すように画像データをブロックインターリーブ形式のデータの順序で出力するためには、ＭＣＵ２０−１、２０−２、・・・を構成する垂直方向の画素数が８画素（ＹＵＶ４２０では１６画素）であるため、ラインベースで８ライン分（ＹＵＶ４２０では１６ライン分）のデータが必要となる。
【００５７】
従って図６（Ａ）に示すように、ラインベースで入力された画像データ１０が図６（Ｂ）に示すようにバッファメモリ１６０に８ライン分（バンク１（２００−１）分）貯まってから、次の８ライン分の入力データ（バンク２（２００−２））が書き込まれている最中に、図６（Ｃ）に示すようにバンク１（２００−１）のデータをＭＣＵ２０−１、２０−２、・・・の順に読み出して外部に出力する。
【００５８】
このように本実施の形態ではバンク２（２００−２）に書き込みが行われている間にバンク１（２００−１）の読みだしが平行して行われる為の最低限度である２バンク分の画像データ容量でバッファメモリを構成することができる。
【００５９】
また入力データを一時記憶するためのバッファメモリの容量は、ユーザーの設定や設計によって予め決められている。このため入力画像データの水平方向画素数によって確保できるバンク数が異なってくる。
【００６０】
バッファメモリを効率よく使用するためには、無駄な不使用領域を作らずにバッファメモリに可能なかぎりの入力データを記憶させることが好ましい。
【００６１】
本実施の形態では入力画像データの水平方向画素数（及び対応可能水平方向画素数設定）に応じて処理バンク数を変更することによってそれを実現している。
【００６２】
図７（Ａ）（Ｂ）（Ｃ）は本実施の形態の画像データの回転再配置処理について説明するための図である。
【００６３】
本実施の形態では、バッファメモリは１画像分の入力画像データを記憶するのに必要な容量よりも小さい容量を有するように構成されているため、バンク単位で反転画像を生成する。
【００６４】
図７（Ａ）は、１バンク分の画像データがラインベースで入力される場合の入力画像データの順序を示した図である。
【００６５】
図７（Ｂ）は、回転を伴わない通常の画像データの再配置を行うなう場合に、ラインベースで入力された１バンク分の画像データが対応する１バンク分のデータ格納領域２００に書き込まれる順序を示した図である。２０２はバンク先頭アドレスであり２０４はバンク最終アドレスである。バンク最終アドレス２０４は、ラインベースで入力される際の画像データの水平方向入力画素数ｍ及び垂直方向ＭＣＵ単位画素数ｎに基づき決定される。例えばバンク先頭アドレス２０２をｌとするとｌ＋ｍ×ｎをバンク最終アドレス２０４として決定するようにしてもよい。
【００６６】
回転を伴わない通常の画像データの再配置を行うなう場合には、図７（Ｂ）に示すように、１バンク分のデータ格納領域２００のバンク先頭アドレス２０２から、連続して入力される画像データを時系列に、書き込みアドレスを順次インクリメントしながらデータ格納領域２００に書き込む。
【００６７】
これに対し回転を伴う画像データの再配置を行うなう場合には、図７（Ｃ）に示すように、１バンク分のデータ格納領域２００のバンク最終アドレス２０４から、連続して入力される画像データを時系列に、書き込みアドレスを順次デクリメントしながらデータ格納領域２００に書き込む。
【００６８】
このようにすると１バンク分のデータ格納領域２００には、１８０度回転した（上下左右が反転した）１バンク分の画像データ（バンク単位回転画像データ）が格納される事になる。
【００６９】
図８（Ａ）（Ｂ）（Ｃ）は本実施の形態の画像データの回転再配置処理における再配置モジュールへの入力、バッファメモリへの書き込み、読み出しの順序について説明するための図である。
【００７０】
図８（Ａ）に示すように、ラインベースで入力された画像データ１０は、図８（Ｂ）に示すように、バンク単位で、前記バッファメモリの対応する１バンク分のデータ格納領域の末尾からデータ格納領域の先頭にむけて（通常とは逆方向に）書き込まれる。
【００７１】
すなわちラインベースで入力される１バンク分の画像データ１２−１は、バッファメモリの対応する１バンク分のデータ格納領域２００−１のバンク最終アドレス２０４−１を書き込み開始アドレスとして、バンク最終アドレス２０４−１から順次デクリメントされたアドレスを書き込みアドレスとして１バンク分の画像データ１２−１が書き込まれる。
【００７２】
次にラインベースで入力される１バンク分の画像データ１２−２は、前記データ格納領域２００−１の次１バンク分のデータ格納領域２００−２のバンク最終アドレス２０４−２を書き込み開始アドレスとして、バンク最終アドレス２０４−２から順次デクリメントされたアドレスを書き込みアドレスとして次の１バンク分の画像データ１２−２が書き込まれる。
【００７３】
またバッファメモリ１６０に８ライン分（バンク１（２００−１）分）の入力画像データが貯まってから、次の８ライン分の入力データ（バンク２（２００−２））が書き込まれている最中に、図８（Ｃ）に示すようにバンク１（２００−１）のデータをＭＣＵ２０−１、２０−２、・・・の順に読み出して外部に出力される。
【００７４】
図９（Ａ）は、入力されるラインベースの画像データのイメージであり、図９（Ｂ）は、バンク毎に反転した画像データ（バンク単位回転画像データ）のイメージである。
【００７５】
図９（Ｂ）の１バンク分の画像データ６２０−１〜６２０−６は、図９（Ａ）の１バンク分の画像データ６１０−１〜６１０−６に対応している。このように本実施の形態の画像再配置処理においては、各バンク単位で画像データを反転させる。
【００７６】
そして各バンク毎に反転した画像データはＭＣＵ単位６３０−１１、６３０−１２、・・・６３０−１６で画像圧縮伸長モジュールに入力され圧縮される。
【００７７】
このとき画像圧縮伸長モジュールでは、水平方向ＭＣＵ数毎（水平方向の最終ＭＣＵ）にＲＳＴマーカ（画像圧縮処理用の所定のマーカ）を書き込む所為を行う。ここでは、水平水平方向ＭＣＵ数は６個であるので、６個毎に、すなわちＭＣＵ６３０−１６、６３０−２６、・・・、６３０−６６にＲＳＴマーカ（画像圧縮処理用の所定のマーカ）が書き込まれる。
【００７８】
図１０（Ａ）（Ｂ）は、本実施の形態の並べ替え処理について説明するための図である。
【００７９】
図１０（Ａ）は、並べ替え前の画像データのイメージであり、図１０（Ｂ）は並べ替え後の画像データのイメージである。
【００８０】
図１０（Ａ）は並べ替え前の圧縮処理後のデータであり、水平方向ＭＣＵ毎にＲＳＴマーカ（画像圧縮処理用の所定のマーカ）が書き込まれている。すなわち、各水平方向の最後のＭＣＵであるＭＣＵ６３０−１６、６３０−２６、・・にＲＳＴマーカ（画像圧縮処理用の所定のマーカ）が書き込まれている。
【００８１】
本実施の形態では図１０（Ａ）に示すような圧縮処理後のデータを読み込んでＲＳＴマーカ（画像圧縮処理用の所定のマーカ）を検出し、検出されたＲＳＴマーカ（画像圧縮処理用の所定のマーカ）に基づき１バンク分のデータに対応した圧縮データが格納されているＭＣＵデータ群をひとかたまりのデータとして、ＭＣＵデータ群の並べ替えを行う。
【００８２】
ここにおいて１バンク分のデータに対応した圧縮データが格納されているＭＣＵデータ群とは６２０−１、６２０−２、・・・である。本実施の形態では、圧縮画像データの先頭のＭＣＵ６３０−１１から順次ＭＣＵをサーチし、ＲＳＴマーカが書き込まれたＭＣＵ６３０−１６までをひとかたまりのデータ群６２０−１としてあつかう。そしてＲＳＴマーカ（画像圧縮処理用の所定のマーカ）の書き込まれたＭＣＵ６３０−１６の次のＭＣＵ６３０−２１から、再び順次ＭＣＵをサーチし、ＲＳＴマーカが書き込まれたＭＣＵ６３０−２６までをひとかたまりのデータ群６２０−２としてあつかう。このように順次ＲＳＴマーカ（画像圧縮処理用の所定のマーカ）をサーチし、次のＲＳＴマーカ（画像圧縮処理用の所定のマーカ）までのＭＣＵ群をひとかたまりのデータ群として認識する。
【００８３】
図１０（Ａ）において上方に位置するデータ群６２０−１から下方に位置するデータ群６２０−６を順方向に読み出して、図１０（Ｂ）に示すように上下反転させて配置する。すなわち図１０（Ａ）において最も上方に位置していたデータ群６２０−１を最も下方に配置し、その後下方から上方に向けて順次配置して、図１０（Ａ）において最も下方に位置していたデータ群６２０−６を最も上方に配置する。このようにデータの並べ替えを行うことで最終的に上下左右が反転した画像データを生成することができる。
【００８４】
なおこのような並べ替え処理は、例えばＣＰＵが並べ替え用の所定のプログラムを実行することでソフトウエア的に行うようにしてもよい。
【００８５】
図１１は、本実施の形態の処理バンクの決定例について説明するための図である。
【００８６】
２５０は、実際に画像データ再配置モジュールに入力／出力される画像データの１画像の入力水平方向画素数である。これは例えば図５の水平方向画素数として圧縮／伸長モジュールやＹＵＶモジュールやその他の設定レジスタから取得することができる。
【００８７】
２６０は、対応可能水平方向画素数で、システムが予定している最大水平方向処理サイズ意味している。これは例えば図５の対応可能水平方向画素数として設定レジスタ等から取得することができる。
【００８８】
２７０は処理バンク数で、画像データ再配置モジュールの処理バンク決定回路が決定する。
【００８９】
この処理バンク数に基づいてバッファメモリの最大書き込み範囲が判断される。すなわち入力データは、先頭位置（所定の書き込みスタートアドレス）から決定された処理バンク数分だけ書き込まれると、再び先頭位置（所定の書き込みスタートアドレス）に戻り、また決定された処理バンク数分だけ書き込まれる処理が繰り返される事になる。
【００９０】
またこの処理バンク数に基づいてバッファメモリの最大読み出し範囲が判断される。すなわち出力データは、先頭位置（所定の読み出しスタートアドレス）から決定された処理バンク数分だけ読み出されると、再び先頭位置（所定の読み出しスタートアドレス）に戻り、また決定された処理バンク数分だけ読み出される処理が繰り返される事になる。
【００９１】
なお対応可能水平方向画素数２６０が予めシステムで固定されている場合には、対応可能水平方向画素数２５０のみに基づき処理バンク数２７０を決定するようにしても良い。
【００９２】
図１２は、本実施の形態において、対応可能水平方向画素数により必要となるバッファメモリの容量について示した図である。
【００９３】
１バンクのデータ数２８０は、YUV4:4:4,YUV4:2:2,YUV4:2:0,YUV4:1:1の全てに対応した場合のデータ数である。そしてバッファメモリの必要容量２９０は、最低でも「書込みバンク」と「読出しバンク」が必要な為、２バンク分のデータを格納できる容量になる。
【００９４】
図１３は、本実施の形態の処理バンクと他の構成との比較例について説明するための図である。
【００９５】
３１０は初期設定Ｇ０等で定義されたバッファメモリの全容量を示している。３２０に示すように条件Ｇ１（仕様上の最大水平方向画素数設定時）の際は２バンク（バンク０（３２２）、バンク１（３２４））構成で処理を行う。
【００９６】
３３０と３４０は、それぞれ同一の条件Ｇ２とＧ３（いずれも実際の入力水平方向画素数Ｘが極小画素数の場合）における他の例におけるバッファメモリの使用法と本実施の形態におけるバッファメモリの使用法を示している。
【００９７】
他の例３３０では、バッファメモリを「書込み中バンク」（バンク０（３３２））と「読出し中バンク」（バンク１（３３４））の常時２バンク構成としてバッファメモリを使用する。
【００９８】
しかし本実施の形態では、３４０に示すようにバッファメモリを可能な限り使用し（バンク０（３４１）〜バンク７（３４８））、「書込み中バンク」、「書込み済・読出し可能バンク」、「読出し中バンク」の３種類の構成となる。
【００９９】
図１４（Ａ）（Ｂ）は、本実施の形態における入力される画像データのＹＵＶフォーマット情報とバッファメモリのＹ成分格納領域とＵＶ成分格納領域の容量配分について説明するための図である。
【０１００】
図１４（Ａ）の４１０は、ＹＵＶ画像データのフォーマットがＹＵＶ４４４の場合ブロックインターリーブ形式にする際の処理単位画素数は（水平方向×垂直方向）で８×８で、ＹＵＶ成分別の１画素当たりのデータ量がＹ：Ｕ：Ｖで１：１：１で、１画素当たりのデータ量が３バイト相当であることを示している。
【０１０１】
また４２０は、ＹＵＶ画像データのフォーマットがＹＵＶ４２２の場合ブロックインターリーブ形式にする際の処理単位画素数は（水平方向×垂直方向）で１６×８で、ＹＵＶ成分別の１画素当たりのデータ量がＹ：Ｕ：Ｖで１：０．５：０．５で、１画素当たりのデータ量が２バイト相当であることを示している。
【０１０２】
また４３０は、ＹＵＶ画像データのフォーマットがＹＵＶ４２０の場合ブロックインターリーブ形式にする際の処理単位画素数は（水平方向×垂直方向）で１６×１６で、ＹＵＶ成分別の１画素当たりのデータ量がＹ：Ｕ：Ｖで１：０．２５：０．２５で、１画素当たりのデータ量が１．５バイト相当であることを示している。
【０１０３】
また４４０は、ＹＵＶ画像データのフォーマットがＹＵＶ４１１の場合ブロックインターリーブ形式にする際の処理単位画素数は（水平方向×垂直方向）で３２×８で、ＹＵＶ成分別の１画素当たりのデータ量がＹ：Ｕ：Ｖで１：０．２５：０．２５で、１画素当たりのデータ量が１．５バイト相当であることを示している。
【０１０４】
図１４（Ｂ）の４５０は、ＹＵＶ４４４の場合のバッファメモリのＹ成分格納領域４５２とＵＶ成分格納領域４５４の容量配分について示している。同図に示すように、本実施の形態では、入力される画像データのＹＵＶフォーマット情報がＹＵＶ４４４であることを示している場合には、バッファメモリのＹ成分格納領域４５２とＵＶ成分格納領域４５４の容量配分を１：２と決定する。
【０１０５】
４６０は、ＹＵＶ４２２の場合のバッファメモリのＹ成分格納領域４６２とＵＶ成分格納領域４６４の容量配分について示している。同図に示すように、本実施の形態では、入力される画像データのＹＵＶフォーマット情報がＹＵＶ４２２であることを示している場合には、バッファメモリのＹ成分格納領域４６２とＵＶ成分格納領域４６４の容量配分を１：１と決定する。
【０１０６】
４７０は、ＹＵＶ４２０の場合のバッファメモリのＹ成分格納領域４７２とＵＶ成分格納領域４７４の容量配分について示している。同図に示すように、本実施の形態では、入力される画像データのＹＵＶフォーマット情報がＹＵＶ４２０であることを示している場合には、バッファメモリのＹ成分格納領域４７２とＵＶ成分格納領域４７４の容量配分を２：１と決定する。
【０１０７】
４８０は、ＹＵＶ４１１の場合のバッファメモリのＹ成分格納領域４８２とＵＶ成分格納領域４８４の容量配分について示している。同図に示すように、本実施の形態では、入力される画像データのＹＵＶフォーマット情報がＹＵＶ４１１であることを示している場合には、バッファメモリのＹ成分格納領域４８２とＵＶ成分格納領域４８４の容量配分を２：１と決定する。
【０１０８】
図１５（Ａ）（Ｂ）は、本実施の形態の処理の流れと入力データの有効タイミングについて説明するための図である。
【０１０９】
ここで図１５（Ａ）中のブロック矢印はデータの流れを示す。またブロック矢印内の数字はデータのビット幅を示す。またデータは８ビット（１バイト）を１データとする。
【０１１０】
JPEG圧縮処理は８ライン（YUV4:2:0の場合のみ１６ライン）毎に処理可能である。
【０１１１】
以下の文章でＡ〜Ｇは下記を意味する。
【０１１２】
Ａ：撮像素子・信号処理回路５００
Ｂ：YUVデータバス幅変換回路５１０
Ｃ：YUVデータ分別・書込みアドレス発生器５２０
Ｄ：書込み読出し制御部５４０
Ｅ：読出しアドレス発生器５５０
Ｆ：JPEG圧縮処理部５６０
Ｇ：バッファメモリ（共有）５３０
ここにおいてＡとＢがＹＵＶモジュール（図３の１２０参照）に対応し、Ｃ，Ｄ，Ｅ、Ｇが画像データ再配置モジュール（図３の１５０参照）に対応し、Ｆが画像圧縮／伸長モジュール（図３の１３０参照）に対応する。
【０１１３】
また水平方向画素数ｘJPEG圧縮処理可能なライン数のデータを１バンクと呼ぶことにする
まずＡから１バイトまたは２バイトずつのYUVデータがラインベースで出力される
次にＢはYUV4:4:4相当のデータ量を出力する。
【０１１４】
次にＣはY・U・Vデータが各々４バイト蓄積される毎にGに書き込む（３２ビットメモリアクセス）が、Y・U・Vデータが同時に４バイト蓄積された場合の書込み優先順序はY、U、Vの順になる。
【０１１５】
Ｃで蓄積されるデータは、Yは毎データ、U及びVはJPEG圧縮処理形式により、以下のように異なる。いずれもYのデータに対する数値である。
【０１１６】
YUV4:4:4  毎データ
YUV4:2:2  ２データにつき１データ
YUV4:2:0  ２データにつき１データ（但し２ライン分を加算平均）
YUV4:1:1  ４データにつき１データ
次にＣはYデータとUデータ及びVデータを領域を区別してGに書き込む。ここでUデータ及びVデータは同じ領域の偶数アドレスと奇数アドレスに分けて書き込む。
【０１１７】
なお通常の書き込みの際には、ラインベースで連続して入力された画像データを領域の先頭（バンク先頭アドレス）から領域の最後（バンク終了アドレス）に向けて順方向に書き込み、回転再配置を行う場合には、ラインベースで連続して入力される画像データをバンク単位で、領域の最後（バンク最終アドレス）から領域の先頭（バンク先頭アドレス）に向けて通常とは逆方向に書き込む。
【０１１８】
次にＣはＧに１バンクのデータを書込む毎にＤに書込み完了を通知する。
【０１１９】
次にＤはＣからの書込み完了通知を受けて、書込み完了バンク数をカウントする。
【０１２０】
次にＥはYUVの各データをGから読出し、１バンクのデータを読出し完了毎にＤに通知する。
【０１２１】
次にＤはＥからの読出し完了通知を受けて、読出し完了バンク数をカウントする。
【０１２２】
次にＤは書込み完了バンク数が読出し完了バンク数を超えている場合にのみＥに読出しを許可する。
【０１２３】
次にＤは対応可能水平方向画素数および入力水平方向画素数を各々設定値として持つ。
【０１２４】
次にＧは仕様（処理可能な水平方向画素数）を満たす容量を持つ。
【０１２５】
次にＤはＧの容量と水平方向画素数により書込み可能バンク数を随時決定する  
次にＤは書込み完了バンク数が読出し完了バンク数を超えている値が書込み可能バンク数を超える場合はエラーを発生する。
【０１２６】
次にＤはＧの容量に対し、処理可能バンク数を決定する。処理可能バンク数は入力画像データの水平方向画素数を２進数で表した際の桁数に応じて決定される。
【０１２７】
次にＥはＦに対して、ラインベースではなくブロックインターリーブでのデータ転送を行う。
【０１２８】
次にＥからＦへのデータ転送はMCU単位で行う。
【０１２９】
図１５（Ｂ）は毎データ有効であるＹデータに対し、Ｕデータ及びＶデータの有効であるタイミングを表している。
【０１３０】
図１６はMCU内でのブロックデータ転送順序について説明するための図である。
【０１３１】
MCUはYデータ、Uデータ及びVデータで構成されており、ＹＵＶフォーマットによって異なる。図の８×８のブロックは６４バイトのデータである。各ブロックはY→U→Vの順に転送される。Yデータのブロックが複数の場合（YUV4:4:4以外）は図の矢印の順に転送される。Yデータのブロックに対しUデータ（及びVデータ）のブロックの大きさが大きくなっているのは、入力画像範囲に対してのデータ量が少ないことを示す。
【０１３２】
図１７は、ブロック内でのデータ転送順序について説明するための図である。８×８のブロック内での６４バイトのデータ転送順序は同図に示す番号順となっている。
【０１３３】
２．マイクロコンピュータ
図１８は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【０１３４】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０、ＭＭＵ７３０，画像デ処理回路７４０及びそれらを接続する汎用バス６８０、専用バス７３０等、各種ピン６９０等を含む。
【０１３５】
ＲＡＭ７２０は主記憶及びビデオメモリとして機能するＤＲＡＭを含む。また前記共有ＲＡＭとして機能するＤＲＡＭ又はＳＲＡＭを含む。
【０１３６】
画像処理回路７４０は、例えば図３又は図５で説明した構成を有する。
【０１３７】
３．電子機器
図１９に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１３８】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１３９】
図２０（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１４０】
図２０（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１４１】
図２０（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１４２】
本実施の形態のマイクロコンピュータを図２０（Ａ）〜図２０（Ｃ）の電子機器に組みこむことにより、メモリ容量が少なくて低コストの電子機器を提供することができる。
【０１４３】
なお、本実施形態を利用できる電子機器としては、図２０（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１４４】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【０１４５】
【図１】画像データがラインベース（走査線型）である場合を示した図である。
【図２】画像データがブロックインターリーブ形式である場合を示した図である。
【図３】本実施の形態の画像処理装置の機能ブロック図の一例である。
【図４】図４（Ａ）（Ｂ）は画像データ再配置モジュールの入出力データについて説明するための図である。
【図５】本実施の形態の画像データ再配置モジュールの機能ブロック図である。
【図６】本実施の形態の処理バンクについて説明するための図である。
【図７】図７（Ａ）（Ｂ）（Ｃ）は本実施の形態の画像データの回転再配置処理について説明するための図である。
【図８】図８（Ａ）（Ｂ）（Ｃ）は本実施の形態の画像データの回転再配置処理における再配置モジュールへの入力、バッファメモリへの書き込み、読み出しの順序について説明するための図である。
【図９】図９（Ａ）は、入力されるラインベースの画像データのイメージであり、図９（Ｂ）は、処理バンク毎に反転した画像データのイメージである。
【図１０】図１０（Ａ）（Ｂ）は、本実施の形態の並べ替え処理について説明するための図である。
【図１１】本実施の形態の処理バンクの決定例について説明するための図である。
【図１２】本実施の形態において、対応可能水平方向画素数により必要となるバッファメモリの容量について示した図である。
【図１３】本実施の形態の処理バンクと他の構成との比較例について説明するための図である。
【図１４】図１４（Ａ）（Ｂ）は、本実施の形態における入力される画像データのＹＵＶフォーマット情報とバッファメモリのＹ成分格納領域とＵＶ成分格納領域の容量配分について説明するための図である。
【図１５】図１５（Ａ）（Ｂ）は、本実施の形態の処理の流れについてと入力データの有効タイミングについて説明するための図である。
【図１６】MCU内でのブロックデータ転送順序について説明するための図である。
【図１７】ブロック内でのデータ転送順序について説明するための図である。
【図１８】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図１９】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図２０】図２０（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【０１４６】
１１０  リサイズモジュール、１２０  ＹＵＶモジュール、１３０  画像圧縮伸長モジュール、１４０  ＬＣＤコントローラ、１５０  画像データ再配置モジュール、１５２  回転再配置処理部、１６０  バッファメモリ、１７０  Ｒ／Ｗコントロール回路、１７２  書き込み回路、１７３  バンク最終アドレス演算回路、１７４  読み出し回路、１８０  処理バンク決定回路、１８２  入力画像水平方向画素数、１８４  対応可能水平方向画像設定情報、１９０  容量配分決定回路、１９２  ＹＵＶフォーマット情報、２００−１、２００−２  バンク、  ５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０    プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０    ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、８００  電子機器、８５０  ＬＣＤ
【図１】
2005228073.tif 000003
【図２】
2005228073.tif 000004
【図３】
2005228073.tif 000005
【図４】
2005228073.tif 000006
【図５】
2005228073.tif 000007
【図６】
2005228073.tif 000008
【図７】
2005228073.tif 000009
【図８】
2005228073.tif 000010
【図９】
2005228073.tif 000011
【図１０】
2005228073.tif 000012
【図１１】
2005228073.tif 000013
【図１２】
2005228073.tif 000014
【図１３】
2005228073.tif 000015
【図１４】
2005228073.tif 000016
【図１５】
2005228073.tif 000017
【図１６】
2005228073.tif 000018
【図１７】
2005228073.tif 000019
【図１８】
2005228073.tif 000020
【図１９】
2005228073.tif 000021
【図２０】
2005228073.tif 000022