(57)【要約】【課題】伝播遅延差、誤差要因を低減でき、高精度な２値化制御を実現でき、ひいては高精度な再生を実現できる情報処理装置を提供する。【解決手段】ＲＦ信号を２値化信号に変換するコンパレータ１１０１と、多相クロックにより２値化信号Ｓ１１０１の時間軸でのエッジ位置を測定するエッジ位置測定部１１０２と、エッジ位置情報に基づいてジッタ量を測定するジッタ測定部１１０４と、エッジ位置情報に基づいてエッジ間隔長を測定するエッジ間隔測定部１１０５と、測定したジッタ量およびエッジ間隔長に基づいて、コンパレータ１１０１の入力と出力間の伝播遅延差をコンパレータ１１０１のスライスレベル電圧をＤＡＣ１１０７を通して注入することにより制御する伝播遅延差制御量算出部１１０６と、エッジ位置情報に基づいてチャネルクロックに対応したデータを再生するチャネルデータ弁別部１１０３とを有する。【選択図】      図７
2005100556.tif 000002
【特許請求の範囲】
【請求項１】
所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、
上記ジッタ測定手段によるジッタ情報に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と
を有する情報処理装置。
【請求項２】
所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、
上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と
を有する情報処理装置。
【請求項３】
所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、
測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、
上記ジッタ測定手段によるジッタ情報および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と
を有する情報処理装置。
【請求項４】
上記２値化手段は、所定のスライスレベルに基づいて２値化処理を行い、
上記制御手段は、上記２値化手段の上記スライスレベルを制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項１記載の情報処理装置。
【請求項５】
上記２値化手段は、所定のスライスレベルに基づいて２値化処理を行い、
上記制御手段は、上記２値化手段の上記スライスレベルを制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項２記載の情報処理装置。
【請求項６】
上記２値化手段は、所定のスライスレベルに基づいて２値化処理を行い、
上記制御手段は、上記２値化手段の上記スライスレベルを制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項３記載の情報処理装置。
【請求項７】
上記制御手段は、上記２値化手段の２値化データのドライブ能力を制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項１記載の情報処理装置。
【請求項８】
上記制御手段は、上記２値化手段の２値化データのドライブ能力を制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項２記載の情報処理装置。
【請求項９】
上記制御手段は、上記２値化手段の２値化データのドライブ能力を制御して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項３記載の情報処理装置。
【請求項１０】
上記２値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記ジッタ測定手段によるジッタ情報に基づいて上記２値化データの伝播パスを選択して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項１記載の情報処理装置。
【請求項１１】
上記２値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの伝播パスを選択して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項２記載の情報処理装置。
【請求項１２】
上記２値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記エッジ間隔測定手段によるエッジ間隔および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの伝播パスを選択して、２値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項３記載の情報処理装置。
【請求項１３】
所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、
上記ジッタ測定手段によるジッタ情報に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、
上記データ弁別手段による読み出しデータを復調する復調回路と、
上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、
上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、
上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と
を有する情報処理装置。
【請求項１４】
所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、
上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、
上記データ弁別手段による読み出しデータを復調する復調回路と、
上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、
上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、
上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と
を有する情報処理装置。
【請求項１５】
所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、
上記媒体からの読み出しデータを２値化する２値化手段と、
上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、
測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、
測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、
上記ジッタ測定手段によるジッタ情報および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、
上記データ弁別手段による読み出しデータを復調する復調回路と、
上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、
上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、
上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と
を有する情報処理装置。
【請求項１６】
上記バス部は、上記データ経路を上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項１３記載の情報処理装置。
【請求項１７】
上記バス部は、上記データ経路を上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項１４記載の情報処理装置。
【請求項１８】
上記バス部は、上記データ経路を上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項１５記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置等において記録媒体の情報を再生し、また、デコードおよびデコード処理を行う情報処理装置に係り、特に、情報を再生するために用いられる２値化回路部の構成に関するものである。
【背景技術】
【０００２】
ＤＶＤ等の光ディスク装置においては、デジタル情報の情報列が、ディスク記録媒体にＤＣ成分が抑制されるように記録されている。
このため、原理的には、再生ＲＦ信号をＡＣ結合により直流成分（ＤＣ成分）を除去して２値化処理を行えば、ディスク記録媒体の情報を読み出すことができる。
【０００３】
具体的には、ディスク記録媒体に記録されたデジタル情報は、光ピックアップを通して読み出され、ＲＦアンプにおいて所定の演算の結果、データ列信号（ＲＦ信号）得られる。このデータ列信号（ＲＦ信号）は、２値化回路において２値化される。２値化回路で２値化されたＲＦ信号に基づいてクロック抽出が行われ、デジタルの２値化データ（ＲＦデータ）としてＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）復調回路に供給され、復調される。
【０００４】
このように、光ディスク装置等においてディスク記録媒体の情報を再生するために用いられる２値化回路については、種々提案されている（たとえば、特許文献１参照）。
【０００５】
図１は、光ディスクに適用される２値化回路の構成例を示す回路図である。
この２値化回路１は、図１に示すように、コンパレータ２、ローパスフィルタ（ＬＰＦ）３、スライスレベル帰還増幅器４、直流成分（ＤＣ成分）カットのための結合キャパシタＣ１，Ｃ２、抵抗素子Ｒ１〜Ｒ４、可変抵抗素子Ｒ５，Ｒ６、キャパシタＣ３〜Ｃ６を有している。
【０００６】
２値化回路１において、差動のＲＦ信号は、結合キャパシタＣ１，Ｃ２によりＤＣ成分がカットされ、信号ＲＦＡＣ，ＸＲＦＡＣとしてコンパレータ２に入力し、コンパレータ２により２値化される。
２値化信号は、図示しないＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）とＬＰＦ３へ供給される。ＰＬＬでは、データ再生が行われる。ＬＰＦ３では、２値化信号が積分され、２値化信号の平均値ＡＳＹＩが生成される。
２値化信号の平均値は、２値化信号のＨレベルをＶｈ、ＬレベルをＶｌとすると、理想状態では、Ｖｃ＝（Ｖｈ−Ｖｌ）／２で与えられる。
実際には、理想状態と異なった値をとるので、信号ＡＳＹＩのレベルと理想平均値Ｖｃとは一致しない。
そして、スライスレベル帰還増幅器４で、平均値信号ＡＳＹＩと理想平均値Ｖｃの差を増幅した電圧値を、スライスレベルとし、コンパレータ２にフィードバックすることにより、理想状態との差が零（０）となるよう制御を行う。
【特許文献１】特開平１１−１３４８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、この構成においては、以下に指摘するような課題があり、いずれも再生状態を悪化させる原因となっていた。
【０００８】
すなわち、ＲＦ信号を２値化する際に、図２（Ａ），（Ｂ）に示すように、立ち上がり時と、立下り時とで、伝播遅延（以下、立ち上がり時と、立下り時とで、伝播遅延の差を、伝播遅延差と呼ぶ）ＤＬＹＲ，ＤＬＹＦに差があった。
また、図３に示すように、ＬＰＦ３への２値化信号の入力ノードＡＳＹＯにおいて、オーバーシュート、アンダーシュート、波形なまり等の波形乱れ、平均値信号ＡＳＹＩにおける誤差要因となっていた。
また、平均値信号ＡＳＹＩと比較する基準電圧Ｖｃが、量産時にばらついてしまい、誤差要因となっていた。
同様に、帰還増幅器４の入力オフセット電圧が、量産時にばらついてしまい、誤差要因となっていた。
また、コンパレータ２の入力オフセット電圧が、量産時にばらついてしまい、誤差要因となっていた。
また、温度変動、電圧変動、経年変化等により、各種誤差要因が変動し、出荷時の制御が困難であった。
さらにまた、フィードバックは、ノードＡＳＹＯにおいて、Ｈレベルと、Ｌレベルの区間長が同値となるような制御となっている。しかしながら、分岐点ＣＭＰＯＵＴからＰＬＬにいたるパスでの伝播遅延差と、分岐点ＣＭＰＯＵＴからノードＡＳＹＯに至るパスでの伝播遅延差が一致していないため、ノードＡＳＹＯにおいて最適な状態であっても、ＰＬＬに入力する信号が最適な状態ではなかった。すなわち、ＰＬＬへの入力点で信号が最良となるようフィードバックがかけられているわけではなかった。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、伝播遅延差、誤差要因を低減でき、高精度な２値化制御を実現でき、ひいては高精度な再生を実現できる情報処理装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、上記ジッタ測定手段によるジッタ情報に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段とを有する。
【００１１】
本発明の第２の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段とを有する。
【００１２】
本発明の第３の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、上記ジッタ測定手段によるジッタ情報および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段とを有する。
【００１３】
本発明の第４の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、上記ジッタ測定手段によるジッタ情報に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、上記データ弁別手段による読み出しデータを復調する復調回路と、上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部とを有する。
【００１４】
本発明の第５の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、上記データ弁別手段による読み出しデータを復調する復調回路と、上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部とを有する。
【００１５】
本発明の第６の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、上記媒体からの読み出しデータを２値化する２値化手段と、上記２値化手段による２値化データのエッジ位置を測定するエッジ測定手段と、測定されたエッジ位置から符号付ジッタ情報を測定するジッタ測定手段と、測定されたエッジ位置からエッジ間隔を測定するエッジ間隔測定手段と、上記ジッタ測定手段によるジッタ情報および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記２値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、測定されたエッジ位置からチャネルデータを弁別するチャネルデータ弁別手段と、上記データ弁別手段による読み出しデータを復調する復調回路と、上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部とを有する。
【００１６】
本発明によれば、たとえば２値化手段において、媒体からの読み出しデータが２値化データに変換されてエッジ位置測定手段に出力される。
エッジ位置測定手段においては、２値化データの時間軸でのエッジ位置が測定され、測定結果がエッジ位置情報としてチャネルデータ弁別手段、ジッタ測定手段、およびエッジ間隔測定手段に出力される。
チャネルデータ弁別手段においては、エッジ位置測定手段によるエッジ位置情報に基づいてチャネルクロックに対応したデータが再生される。
ジッタ測定手段においては、エッジ位置測定手段によるエッジ位置情報に基づいてジッタ量が測定され、その結果が制御手段に出力される。
エッジ間隔測定手段においては、エッジ位置測定手段によるエッジ位置情報に基づいてエッジ間隔長が測定され、その結果が制御手段に出力される。
そして、制御手段において、ジッタ測定手段によるジッタ情報、および、エッジ間隔測定手段によるエッジ間隔長に基づいて、２値化データの伝播遅延差が、たとえば２値化手段のスライスレベルに制御することにより制御される。
【発明の効果】
【００１７】
本発明によれば、次のような利点から、再生状態を良好なものとし、また、製造が容易、低コストとなる。
すなわち、チャネルデータ弁別部に入力する信号と、伝播遅延誤差制御量算出に用いる信号が同一の精度をもつため、伝播誤差測定量を０とすることが、チャネルデータ弁別精度を最良とすることにつながり、高精度の制御を行うことができる。
また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができる。
また、アナログ回路構成要素の、製造ばらつきを補正することができる。
また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
さらにまた、アナログ回路により実現される構成要素が少ない。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を添付図面に関連付けて詳細に説明する。
本実施形態においては、情報処理装置として、光ディスク記録再生装置、具体的には、ＤＶＤの記録再生システムを例に説明する。
【００１９】
図４は、本発明に係る２値化回路を採用した情報処理装置としての光ディスク記録再生装置の一実施形態を示すブロック図である。
【００２０】
本光ディスク記録再生装置１００は、図４に示すように、光ディスク（以下、単にディスクという）１０１、スピンドルモータ１０２、光ピックアップ１０３、アクチュエータ１０４、スレッド機構１０５、ＲＦアンプ１０６、サーボＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｅｒｖｏ  Ｐｒｏｃｅｓｓｏｒ）１０７、ドライバ回路１０８、レーザドライバ１０９、２値化回路１１０、クロック再生回路１１１、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５、システムコントローラ１１６、およびホスト装置１１７を有している。
【００２１】
この光ディスク記録再生装置１００は、光ディスク１０１から読み出したデータを、後述するように、デコーダ／エンコーダ回路１１５でデコードした後、ホストインタフェース回路を通して、パーソナルコンピュータ（ＰＣ）等のホスト装置１１７に転送することができる。
一方、ホスト装置１１７から、ホストインタフェース回路を通してデータを受け取り、後述するように、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５でエンコードした後、ディスク１０１に記録することができる。
なお、本実施形態では、一例としてホスト装置としてのＰＣとの接続を示すシステム構成を示しているが、ＰＣではなく、映像再生器、チューナー、ゲーム器、電話機、ネットワーク機器、映像記録装置、カーナビゲーションシステムなど、データを扱うものなら、いずれにも応用できる。
【００２２】
また、図５に示すように、データを再生するのみ、もしくは図６に示すように、記録するのみとするシステムも構成することが可能である。
図５の光ディスク再生装置１００Ａは、たとえば図４の回路から記録系に必要なレーザドライバ１０９、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はデコード回路１１５Ａのみの構成をとる。
図６の光ディスク記録装置１００Ｂは、たとえば図４の回路から再生系に必要な２値化回路１１０、クロック再生回路１１１が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はエンコーダ回路１１５Ｂのみの構成をとる。
【００２３】
また、以下の説明は、一例に過ぎず、システムとしては、多くの態様が可能であり、本発明を以下の説明のシステムに限定するものではない。
【００２４】
以下に、光ディスク記録再生装置１００の各部の概要、および、ＤＶＤのデータフォーマット、本発明の特徴的な構成要素である２値化回路１１０、加えて、再生時および記録時において所定のパイプライン処理を行うデコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５の具体的な構成、機能について図面に関連付けて順を追って説明する。
【００２５】
ディスク１０１は、スピンドルモータ１０２により回転駆動される。ディスク１０１には、光ピックアップ１０３より、レーザ光が照射される。ディスク１０１は、照射されたレーザ光の光量の一部もしくは、全てを反射する。
光ピックアップ１０３は、レーザダイオード、このレーザダイオードから発せられるレーザ光をディスク１０１の信号記録面上に集束させる対物レンズ、光ディスク１０１からの反射光の進行方向を変える偏光ビームスプリッタ、この反射光を受光するフォトディテクタ等を有し、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動されるアクチュエータ１０４、スレッド機構１０５により対物レンズの光軸方向あるいはディスク半径方向に移動制御される。
光ピックアップ１０３は、フォトディテクタで反射光を電気信号に変換し、ＲＦアンプ１０６に出力する。
このとき、ディスク１０１上の構造、物性により、光ピックアップ１０３に入射する光量が異なるため、ディスク上の構造、物性を反映した信号が、ＲＦアンプ１０６に伝えられる。
【００２６】
アクチュエータ１０４は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御され、ディスク１０１の記録トラックに対してレーザ光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、光ピックアップ１０３の対物レンズをその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
スレッド機構１０５は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御されるスレッド送りモータを駆動源として、光ピックアップ１０３およびアクチュエータ１０４をディスク半径方向に移動させる。
【００２７】
ＲＦアンプ１０６は、光ピックアップ１０３より伝えられる複数の信号に対して演算を行い、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを生成してサーボＤＳＰ１０７に出力し、データ列信号（ＲＦ信号）に対して波形整形を行って差動のＲＦ信号Ｓ１０６（Ｒとして２値化回路１１０に出力する。
また、ＲＦアンプ１０６は、ディスク１０１へのデータ記録時には、ディスク１０１の反射光に基づく物理アドレス読み出しのための信号を物理アドレス読み出し回路１１２に出力する。
【００２８】
サーボＤＳＰ１０７は、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御に使用する。
サーボＤＳＰ１０７は、デジタルフィルタによりトラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥに対してフィルタ処理を行い、制御信号Ｓ１０７をドライバ回路１０８に出力する。
【００２９】
ドライバ回路１０８は、サーボＤＳＰ１０７による制御信号Ｓ１０７に応じて、駆動信号Ｓ１０８ａを生成し、光ピックアップ１０３のアクチュエータ１０４に電流もしくは、電圧を与えて、フォーカス方向あるいは、トラック方向に光ピックアップを移動させ、また、スレッド１０５を移動させる。これにより、光スポットが、ディスク１０１上の読み取り位置にくるよう制御される。
【００３０】
また、スピンドルモータ１０２の回転量は、抽出されたクロックの周波数や位相をモニタし、それらが一定値になるよう制御を行う。あるいは、スピンドルモータ１０２から出力される回転位置情報の周波数や位相をモニタし、それらが一定値になるよう、たとえばドライバ回路１０８の制御信号Ｓ１０８ｂにより制御を行う。
【００３１】
レーザドライバ回路１０９は、たとえばディスク１０１へのデータ記録時に書き込みパルス生成回路１１４で生成された書き込みパルスに応じて所望のデータを記録するように光ピックアップ１０３のレーザダイオードを駆動する。
【００３２】
２値化回路１１０は、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６を２値化してクロック再生回路１１１に出力する。
【００３３】
ここで、本発明の特徴である２値化回路１１０の具体的な構成について図面に関連付けて説明する。
【００３４】
図７は、本実施形態に係る２値化回路の一構成例を示すブロック図である。
この２値化回路１１０は、図７に示すように、コンパレータ１１０１、エッジ位置測定部１１０２、チャネルデータ弁別部１１０３、ジッタ測定部１１０４、エッジ間隔測定部１１０５、伝播遅延差制御量算出部１１０６、デジタル／アナログコンバータ（ＤＡＣ）１１０７、ＤＣ成分除去のための結合キャパシタＣ１０１，Ｃ１０２、キャパシタＣ１０３，１０４、および可変抵抗素子Ｒ１０１，Ｒ１０２を有している。
【００３５】
２値化回路１１０において、ＲＦアンプ１０６による差動のＲＦ信号Ｓ１０６を受けて、結合キャパシタＣ１０１，Ｃ１０２によりＤＣ成分をカットし、正相信号ＲＦＡＣおよび逆相信号ＸＲＦＡＣとしてコンパレータ１１０１に入力する。
ここで、ＲＦアンプ１０６から、ＲＦ信号Ｓ１０６が１相で出力される場合は、ＸＲＦＡＣは結合キャパシタＣ１０２を介して接地ラインＧＮＤに接続される。
コンパレータ１１０１は、正相信号ＲＦＡＣおよび逆相信号ＸＲＦＡＣを２値化データ（信号）Ｓ１１０１に変換し、エッジ位置測定部１１０２に出力する。
【００３６】
エッジ位置測定部１１０２は、多相（ｎ相）ＶＣＯ（Ｖｏｌｔａｇｅ  ＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）１１０２１、２値化信号Ｓ１１０１の入力に対して並列に配置されたｎ個のフリップフロップＦＦ１０１〜ＦＦ１０ｎ、およびフリップフロップＦＦ１１〜ＦＦ１ｎの出力に対応して配置されたｎ個のフリップフロップＦＦ１１１〜ＦＦ１１ｎを有している。
【００３７】
エッジ位置測定部１１０２は、多相ＶＣＯ１１０２１による多相クロックにより、コンパレータ１１０１から供給された２値化信号Ｓ１１０１の時間軸でのエッジ位置の測定を行う。
多相ＶＣＯ１１０２１は、たとえば３２相の出力クロックＣＬＫ１〜ＣＬＫ３２を持つものとし、隣り合う相の間のエッジ位置間隔は、全ての相間で等しいとする。多相ＶＣＯ１１０２１の周波数は、たとえばチャネルクロック周波数となるよう制御される。
このとき、測定されるエッジ位置の精度は、１／３２Ｔの精度を持つことになる。ただし、１Ｔは、チャネルクロック周期であるとする。
なお、ＶＣＯは、多相ＶＣＯでなくともよく、また、ＶＣＯの周波数は、必ずしも、チャネルクロック周波数でなくとも、その整数倍、あるいは、整数分の１であってもよく、さらに、チャネルクロック周波数と全く関係ない周波数であってもよい。チャネルクロック周期に対して十分に高い精度で、エッジ位置測定ができればよい。
エッジ位置測定部１１０２は、１／３２Ｔの精度で測定されたエッジ位置情報Ｓ１１０２を、チャネルデータ弁別部１１０３、ジッタ測定部１１０４、およびエッジ間隔測定部１１０５に出力する。
【００３８】
チャネルデータ弁別部１１０３は、一種のＰＬＬであり、デジタルＰＬＬとも呼ばれる。チャネルデータ弁別部１１０３は、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてチャネルクロックに対応したデータを再生し、クロック再生回路１１１に出力する。
【００３９】
ジッタ測定部１１０４は、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてジッタ量を測定し、その結果を伝播遅延差制御量算出部１１０６に出力する。このとき、伝播遅延差制御量算出部１１０６には、２値化信号極性が入力される。
ここで、ジッタとは、チャネルクロックによるデータ弁別に際して、２値化信号の理想位置と実際の位置とのずれ量である。
図８（Ａ）〜（Ｃ）は、４相クロックを使用した場合のジッタ量測定の様子を示す図である。図８（Ａ）が２値化信号Ｓ１１０１を、図８（Ｂ）が多相クロックＣＬＫｎの立上がりエッジＥＤＧＲを、図８（Ｃ）がチャネルクロック位置ＰＣＫをそれぞれ示している。
【００４０】
エッジ間隔測定部１１０５は、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてエッジ間隔長を測定し、その結果を伝播遅延差制御量算出部１１０６に出力する。このとき、伝播遅延差制御量算出部１１０６には、２値化信号極性が入力される。
図９（Ａ），（Ｂ）は、４相クロックを使用した場合のエッジ間隔測定の様子を示す図である。図９（Ａ）が２値化信号Ｓ１１０１を、図９（Ｂ）が多相クロックＣＬＫｎの立上がりエッジＥＤＧＲをそれぞれ示している。
【００４１】
伝播遅延差制御量算出部１１０６は、ジッタ測定部１１０４によるジッタ量、および、エッジ間隔測定部１１０５によるエッジ間隔長を入力し、伝播遅延差を、コンパレータ１１０１のスライスレベル電圧をＤＡＣ１１０７を通して注入することにより制御している。ジッタエラー量、もしくは、ＤＳＶ（Ｄｉｇｉｔａｌ  Ｓｕｍ  Ｖａｌｕｅ）エラー量、もしくは、その双方が小さくなるように、スライスレベル電圧が決定される。
ここで、ＤＳＶエラー量は、Ｈレベルを１、Ｌレベルを０とするときの平均値の０．５からのずれ量を指す。
【００４２】
図１０は、本実施形態に係る伝播遅延差制御量算出部１１０６の具体的な構成例を示す図である。
この伝播遅延差制御量算出部１１０６は、図１０に示すように、スイッチ回路１１０６１，１１０６２、増幅器１１０６３〜１１０６６、デジタルフィルタ１１０６７，１１０６８、および加算器１１０６９を有している。なお、デジタルフィルタ１１０６７，１１０６８は、典型的なＬＰＦである。
【００４３】
伝播遅延差制御量算出部１１０６において、ジッタ測定部１１０４からジッタ量測定値と、当該エッジに続く２値化信号の極性が入力する。２値化信号の極性（Ｈレベルで１、Ｌレベルで０）に応じて、スイッチ回路１１０６１でジッタ量の反転処理を行ったのち、デジタルフィルタ１１０６７に入力する。デジタルフィルタ１１０６７の出力は、増幅器１１０６５においてＧｊのゲインのもとで増幅される。
一方、エッジ間隔測定部１１０５からエッジ間隔長測定値と、２値化信号の極性が入力する。２値化信号の極性に応じて、スイッチ回路１１０６２でエッジ間隔長の反転処理を行ったのち、デジタルフィルタ１１０６８に入力する。デジタルフィルタ１１０６８の出力は、増幅器１１０６６においてＧｊのゲインのもとで増幅される。
ジッタ量、エッジ間隔長、それぞれが、いわゆるフィルタ処理された後、加算器１１０６９において加算され、伝播遅延差制御量となる。
伝播遅延差制御量算出部１１０６は制御量が大きい時、スライスベルが大きく、制御量が小さい時、スライスレベルが小さいとする。なお、増幅器１１０６５，１１０６６のゲインＧｉ、Ｇｊは、一方が０でもよい。
【００４４】
ここで、伝播遅延差制御量算出部１１０６におけるジッタ量の反転処理について、図１１（Ａ）〜（Ｃ）に関連付けて説明する。図１１（Ａ）〜（Ｃ）において、ＳＬＣ１は第１スライスレベルを、ＳＬＣ２は第２スライスレベルを示す。また、図１１（Ａ）は２値化前の正相信号ＲＦＡＣを、図１１（Ｂ）は第１スライスレベルＳＬＣ１にもとづく２値化信号Ｓ１１０１−１を、図１１（Ｃ）は第２スライスレベルＳＬＣ２にもとづく２値化信号Ｓ１１０１−２をそれぞれ示している。
また、図中の上向き矢印は、チャネルクロックエッジである。そして、第１スライスレベルＳＬＣ１に対応する２値化信号Ｓ１１０１−１は、ジッタを持つ。
【００４５】
図１１（Ａ）〜（Ｃ）により、立ち上がりエッジでの正のジッタは、スライスレベルをより小さくすべきであり、立下りエッジでの負のジッタは、スライスレベルをより小さくすべきであることが読み取れる。
そのため、当該エッジに続くＲＦ２値化信号がＨのときには、立ち上がりエッジであるから、ジッタ量を反転させる。
【００４６】
次に、伝播遅延差制御量算出部１１０６におけるエッジ間隔長の反転処理について、図１２（Ａ）〜（Ｃ）に関連付けて説明する。図１２（Ａ）〜（Ｃ）において、ＳＬＣ１は第１スライスレベルを、ＳＬＣ２は第２スライスレベルを示す。また、図１２（Ａ）は２値化前の正相信号ＲＦＡＣを、図１２（Ｂ）は第１スライスレベルＳＬＣ１にもとづく２値化信号Ｓ１１０１−１を、図１２（Ｃ）は第２スライスレベルＳＬＣ２にもとづく２値化信号Ｓ１１０１−２をそれぞれ示している。
【００４７】
図１２（Ａ）〜（Ｃ）からわかるように、第１スライスレベルＳＬＣ１に対応する２値化信号Ｓ１１０１−１では、Ｈ区間と、Ｌ区間がアンバランスである。
このアンバランスを解消するためには、Ｈ区間が長いときには、スライスレベルを大きくし、Ｌ区間が長い時には、スライスレベルを小さくすることが必要である。
そのため、Ｈ区間のエッジ間隔を正の値として採用し、Ｌ区間のエッジ間隔を負の値として採用する。
【００４８】
以上説明したような２値化回路１１０を採用することにより、次のような利点から、再生状態を良好なものとし、また、製造が容易、低コストとなる。
すなわち、チャネルデータ弁別部１１０３に入力する信号と、伝播遅延誤差制御量算出に用いる信号が同一の精度をもつため、伝播誤差測定量を０とすることが、チャネルデータ弁別精度を最良とすることにつながり、高精度の制御を行うことができる。
また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができる。
また、アナログ回路構成要素の、製造ばらつきを補正することができる。
また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
さらにまた、アナログ回路により実現される構成要素が少ない。
【００４９】
なお、エッジ位置測定部１１０２は、上述したように、多相クロックを用いずとも、チャネルクロックより十分に高い周波数のクロックを用いて、エッジ位置測定を行っても良い。また、ＶＣＯは、チャネルクロックに同期していても、同期していなくとも良い。十分に高い精度で、エッジ位置を測定できることが本質的である。
【００５０】
また、伝播遅延差制御量算出部１１０６Ａは、たとえば図１３に示すように、２値化信号のドライブ能力制御により、伝播遅延差制御を行っても良い。
すなわち、コンパレータ１１０１に、伝播遅延差がある場合、その立ち上がり特性／立下り特性が急峻なほど（ドライブ能力が高いほど）、伝播遅延差が小さくなり、その立ち上がり特性／立下り特性が緩慢なほど（ドライブ能力が小さいほど）、伝播遅延差が大きくなることを利用する。
【００５１】
また、たとえば図１４に示すように、伝播遅延差制御量算出部１１０６Ｂは、２値化信号の伝播パスを伝播パス選択器１１０８により変更することにより、伝播遅延差制御を行っても良い。
伝播パス選択器１１０８は、たとえば、図１５のように、バッファＢＦ１〜ＢＦ４２、およびセレクタ１１０８１により実現される。＋と書かれたバッファＢＦ２２〜ＢＦ２１は、立下りエッジの遅延量が、立ち上がりエッジの遅延量よりも大きく、−と書かれたバッファＢＦ１〜ＢＦ２１は、立下りエッジの遅延量が、立ち上がりエッジの遅延量よりも小さい。この構成により、伝播遅延量を制御することができる。
【００５２】
また、図１６は、本発明に係る２値化回路１１０を一般化した構成を示す図である。
２値化回路１１０は、本質的には、以下の構成を有する。
１）伝播遅延差制御機能付き量子化部１１０１Ａをもつこと、
２）量子化信号のエッジ位置測定後は、デジタル的に処理が行われること、
３）エッジ位置測定後のデジタル処理において、ジッタ測定部１１０４、エッジ間隔測定部１１０５、チャネルデータ弁別部１１０３において、同一の、アナログ／デジタルインタフェースを持つこと、
の３点である。
なお、図１６において、伝播遅延差調整部１１０９は、図７の構成では、ＤＡＣ１１０７に相当し、図１３の構成では、量子化部１１０１Ａを構成するコンパレータ１１０１のドライブ能力の調整に相当し、図１４の構成では、コンパレータ１１０１と伝播パス遅延器１１０８を含む構成に相当する。
【００５３】
クロック再生回路１１１は、ＰＬＬ回路を含み、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックを抽出し、ＲＦ信号をデジタル信号としてデコーダ／エンコーダ回路１１５に出力する。このクロック再生回路１１１は、たとえば図７、図１３、および図１４のチャネルデータ弁別部１１０３を含む。
【００５４】
このように、ＲＦ信号は、２値化された後、クロック抽出が行われる。２値化、クロック抽出が終わった信号は、デジタル信号となり、デコーダ／エンコーダ回路１１５に供給され、ＥＦＭ＋復調が行われる。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【００５５】
物理アドレス読み出し回路１１２は、データ記録時にＲＦアンプ１０６から供給される信号に応じた記録すべき物理アドレスを書き込みパルス生成回路１１４に供給する。
クロック生成回路１１３は、データ記録時に、デコーダ／エンコーダ回路１１５でエンコードされ、ＥＦＭ＋変調されたデータに基づいてクロックを抽出し、書き込みパルス生成回路１１４に出力する。
書き込みパルス生成回路１１４は、クロック生成回路１１３によるクロックおよび物理アドレス読み出し回路１１２による物理アドレスに基づいて所望の書き込みパルスを生成し、レーザドライバ１０９に出力する。
レーザドライバ回路１０９では、この書き込みパルスに応じて光ピックアップ１０３のレーザダイオードが駆動され、所望のデータがディスク１０１の所望のトラックの所望の位置に記録される。
【００５６】
デコーダ／エンコーダ回路１１５は、一連の連続するブロック単位のデータ（以下、ブロックデータ）が一つまたは複数連続して供給され、接続切り替えが可能な複数のメモリとトラッキングバッファを用いてデコーダパイプライン処理およびエンコーダパイプライン処理を行う。
デコーダ／エンコーダ回路１１５は、デコード処理の場合には、複数のメモリ（たとえば第１と第２の２つのメモリ）をステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置１１７からの要求に従って、トラッキングメモリに格納したデータをホスト装置１１７に転送する。
デコーダ／エンコーダ回路１１５は、エンコード処理の場合には、ホスト装置１１７からブロック単位で転送されるユーザデータをトラッキングバッファとしての第３のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路１１３に出力する。
【００５７】
デコーダ／エンコーダ回路１１５は、基本的には図４〜図６に示すように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー処理回路および記録データ作成回路としてのパリティ生成機能を有するエラー訂正器１１５３、ホストインタフェース回路１１５４、メモリ部１１５５、およびバス部１１５６を主構成要素として有している。
【００５８】
ＥＦＭ＋復調器１１５１は、データ再生時に、クロック再生回路１１１により一連のデータブロックとして供給されるデジタルＲＦ信号に対してＥＦＭ＋復調を行い、復調後のデータをバス部１１５６を介してステート情報ＳＴ０，ＳＴ１に応じたメモリ部１１５５の複数のメモリ（本実施形態では後述するように２個の第１のメモリまたは第２のメモリ）のいずれかに書き込む。
【００５９】
ＥＦＭ＋変調器１１５２は、ＥＣＣパリティ等が付加され、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに格納されているユーザデータ（作成された記録すべきデータ）を読み出し、読み出したデータに対するＥＦＭ＋変調を行い、２値信号としてクロック生成回路１１３に出力する。
【００６０】
本実施形態では、デコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋復調器１１５１およびエラー処理回路のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋復調器１１５１がＥＦＭ＋復調後のデータを第１のメモリまたは第２のメモリに書き込んだときにステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
エンコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋変調器１１５２および記録データ作成回路としてのエラー訂正器１１５３のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋変調器１１５２がＥＦＭ＋変調のために記録すべきデータを第１のメモリまたは第２のメモリから読み出したときステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
【００６１】
ただし、ステート情報は回路の処理状況によるものに限定されるものではなく、たとえばタイマーにより所定時間毎にステート情報ＳＴ０，ＳＴ１を交互に出力するように構成することも可能であり、種々の態様が可能である。
また、ステート情報は、第１のメモリと第２のメモリの２つのメモリを対象としているめに２つ用いているが、メモリの数に応じて適宜変更される。
【００６２】
エラー訂正器１１５３は、ＥＣＣ回路およびＥＤＣ回路を含み、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに書き込まれているＥＦＭ＋復調後のデータをバス部１１５６を介して読み出し、ＥＣＣ処理、ＥＤＣ処理等の誤り訂正処理を、メモリ部１１５５の複数のメモリをステート情報ＳＴ０，ＳＴ１に応じてアクセスしながら行い、誤り訂正が終わったデータをバス部１１５６を介してメモリ部１１５５のトラッキングメモリに格納する。
また、エラー訂正器１１５３は、データ記録時には、メモリ部１１５５のトラッキングメモリからバス部１１５６を介してユーザデータを読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の複数のメモリにステート情報ＳＴ０，ＳＴ１に応じてブロック単位毎に交互に書き込む。
【００６３】
ホストインタフェース回路１１５４は、データ再生時には、ホスト装置１１７からの要求に従って、メモリ部１１５５のトラッキングメモリに格納したデコード処理後のデータをホスト装置１１７に転送する。
ホストインタフェース回路１１５４は、データ記録時には、ホスト装置１１７からブロック単位で転送されるエンコード処理すべきユーザデータをメモリ部１１５５のトラッキングバッファにバス部１１５６を介して書き込む。
【００６４】
メモリ部１１５５は、メモリとして各パイプラインステージで必要とする大きさのデータを格納することが可能な、たとえばＳＲＡＭからなる複数のメモリ（本実施形態では２個、第１のメモリおよび第２のメモリ）と、たとえばＤＲＡＭからなるバッファメモリとしてのメモリ（第３のメモリ）を含み、データ再生時およびデータ記録時には、次の処理が行われる。
メモリ部１１５５は、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ＋復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正をするデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納する。
メモリ部１１５５は、データ記録時には、ホスト装置１１７からブロック単位（また、より小さなセクタ単位、１ブロック＝１６セクタ）で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ＋変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出される。
【００６５】
バス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替え、また、エラー訂正器１１５３とホストインタフェース回路１１５４とメモリ部１１５５のトラッキングバッファとのデータ転送経路を形成し、データ再生時のデコードパイプライン処理、およびデータ記録時のエンコードパイプライン処理を効率的に行わせる経路切り替え機能を有する。
【００６６】
以下に、デコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６のさらに具体的な構成および機能について説明する。
【００６７】
図１７は、データ再生時のデコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
また、図１８は、データ記録時のエンコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
【００６８】
図１７および図１８のエラー訂正器１１５３は、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２を含む。
図１７および図１８のメモリ部１１５５は、たとえばＳＲＡＭからなる第１のメモリ１１５５１（メモリαということもある）、たとえばＳＲＡＭからなる第２のメモリ１１５５２（メモリβということもある）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を含む。
図１７および図１８のバス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３のＥＣＣ回路１１５３１、およびＥＤＣ回路１１５３２とメモリ部１１５５の第１のメモリ１１５５１と第２のメモリ１１５５２とのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を含む第１バス（Ｅ−ＢＵＳ）１１５６１と、ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４とメモリ部１１５５の第３のメモリ（トラッキングメモリ）１１５５３とのデータ転送経路を形成する第２バス（Ｔ−ＢＵＳ）１１５６２を有する。
【００６９】
ここで、以下の説明を分かりやすくするためにＤＶＤのデータフォーマットの概要について、図１９および図２０に関連付けて説明する。
【００７０】
図１９は、ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
図２０は、ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【００７１】
図１９に示すように、データフレームは、２０４８バイトのメインデータと、メインデータの先頭側に配置される４バイトのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｄａｔａ）、２バイトのＩＥＤ（ＩＤ  Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  ｃｏｄｅ）、６バイトのＣＰＲ ＭＡＩ（Ｃｏｐｙｒｉｇｈｔ  Ｍａｎｅｇｅｍｅｎｔ  Ｉｎｆｏｒｍａｔｉｏｎ）、並びにメインデータの後ろの４バイトのＥＤＣ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ
Ｃｏｄｅ）の計２０６４バイトからなる。
このような構成を有するデータフレームでは、ＥＤＣ計算の後、２０４８のメインデータが付加される。これがスクランブルフレームとなる。
【００７２】
ＥＣＣブロックは、連続する１６個のスクランブルフレームに基づいて構成される。
すなわち、図１１に示すように、ＥＣＣブロックは、情報フィールドとして１６個のスクランブルフレームから形成される。
図２０に示す１７２バイト×１９２ロウは１７２バイト×１２ロウ×１６スクランブルフレームと等価であり、１７２の各カラムに対して、リードソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ：ＲＳ）の１６バイトの外符号パリティ（ＰＯ：ｏｕｔｅｒ−ｃｏｄｅ  ｐａｒｉｔｙ）がそれぞれ付加される。そして、ＰＯ符号を含む２０８ロウの各々に１０バイトの内符号パリティ（ＰＩ：ｉｎｎｅｒ−ｃｏｄｅ  ｐａｒｉｔｙ）がそれぞれ付加される。
【００７３】
ＥＣＣ回路１１５３１は、デコード処理時には、メモリ部１１５５の第１のメモリ１１５５１および第２のメモリ１１５５２に格納されたＥＦＭ＋復調後のブロックデータのエラー訂正処理を行う。
デコード処理時のＥＣＣ回路１１５３１におけるエラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。
ＥＣＣ回路１１５３１は、エンコード処理時には、ＥＤＣ回路１１５３２によるいわゆるＥＤＣ処理後に第１のメモリ１１５５１または第２のメモリ１１５５２に格納されているデータに対してＥＣＣパリティ付加を行う。
エラー訂正処理は、メモリからエラーのあったデータを読み出し、検出されたエラーと、読み出されたデータから正しいデータを算出し、正しいデータをメモリに書き込む処理である。
エンコード処理のＥＣＣ回路１１５３１のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
なお、パリティ部書き換え処理には、２つの方法がある。第１の方法は、パリティ部をメモリから読み出し、正しいパリティを算出をし、パリティをメモリｎに書き込む方法である。第２の方法は、パリティ部を読み出さずに、いきなり正しいパリティを書き込む方法である。
【００７４】
ＥＤＣ回路１１５３２（図１７参照）は、デコード処理時には、エラー訂正処理後のデータに対してＥＤＣチェック処理、デスクランブル処理を行い、デスクランブル処理後のデータをメモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込む。
【００７５】
ここで、ＥＤＣチェック処理とデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているために可能となるのである。
デスクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてスクランブルされているデータを、スクランブルに用いた鍵情報（Ｋｅｙ）を用いてデスクランブルするものである。デスクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、デコード処理系１１５３２Ｄにおいては、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）と、トラッキングバッファ１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。トラッキングバッファ１１５５３に書き込まれたデータは、デコード処理が終了したデータである。
【００７６】
ＥＤＣ回路１１５３２は、エンコード処理時には、メモリ部１１５５のトラッキングバッファ１１５５３よりユーザデータが読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２に書き込む。
【００７７】
ここで、ＥＤＣパリティ生成とスクランブル処理は同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
スクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてデータをスクランブルするものである。スクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５の第１のメモリ１１５５１または第２のメモリ１１５５２に書き込まれる。
このため、トラッキングバッファ１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＥ）と、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。
【００７８】
メモリ部１１５５は、上述したように、ＳＲＡＭからなる第１のメモリ１１５５１（メモリα）、ＳＲＡＭからなる第２のメモリ１１５５２（メモリβ）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を有するが、これらの容量は、たとえば次のように設定される。
第１のメモリ１１５５１と第２のメモリ１１５５２は、各パイプラインステージで必要とする大きさのデータを格納することが可能な容量、具体的には、少なくとも１ＥＣＣブロック分を格納可能な容量に設定される。
第３のメモリ（トラッキングメモリ）１１５５３は、ＥＣＣブロックのＮ倍の容量に設定される。
なお、トラッキングバッファ１１５５３は、リングバッファを構成し、ホスト装置１１７からの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【００７９】
なお、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成することも可能である。
【００８０】
バス部１１５６は上述したように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を有する。
【００８１】
デコード処理時には、図２１に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート０における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート１になる。
そして、ステート１における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート０になる。
このように、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００８２】
図２２は、デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２３は、デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００８３】
ステート０時には、図２２に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第１のメモリ（メモリα）１１５５１への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。
また、ステート０時には、図２２に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００８４】
ステート１時には、図２３に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第２のメモリ（メモリβ）１１５５２への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。
また、ステート１時には、図２３に示すように、ステート０時と同様に、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００８５】
エンコード処理時にも、図２４に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート１になる。
そして、ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート０になる。
このように、ＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００８６】
図２５は、エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２６は、エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００８７】
ステート０時には、図２５に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第１のメモリ（メモリα）１１５５１から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート０時には、図２５に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【００８８】
ステート１時には、図２６に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第２のメモリ（メモリβ）１１５５２から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート１時には、図２６に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【００８９】
以下に、上記構成を有する光ディスク記録再生装置１００（図４参照）の動作を、データ再生時の２値化１１０、および、デコーダ／エンコーダ回路１１５のデコーダパイプライン処理、並びにデータ記録時のエンコーダパイプライン処理を中心に、図面に関連付けて説明する。
【００９０】
まず、データ再生動作について説明する。デコーダパイプライン処理については図３３に関連付けて説明する。
【００９１】
光ピックアップ１０３によりディスク１０１から読み出され電気信号に変換されたデータは、ＲＦアンプ１０６に入力される。
ＲＦアンプ１０６においては、光ピックアップ１０３より伝えられる複数の信号に対して演算が行われ、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥが生成されてサーボＤＳＰ１０７に出力され、データ列信号（ＲＦ信号）Ｓ１０６に対して波形整形が行われて２値化回路１１０に出力される。
サーボＤＳＰ１０７では、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御が行われる。
【００９２】
２値化回路１１０においては、ＲＦアンプ１０６による差動のＲＦ信号Ｓ１０６を受けて、結合キャパシタＣ１０１，Ｃ１０２によりＤＣ成分がカットされ、正相信号ＲＦＡＣおよび逆相信号ＸＲＦＡＣとしてコンパレータ１１０１に入力される。
コンパレータ１１０１では、正相信号ＲＦＡＣおよび逆相信号ＸＲＦＡＣが２値化信号Ｓ１１０１に変換されてエッジ位置測定部１１０２に出力される。
エッジ位置測定部１１０２においては、多相ＶＣＯ１１０２１による多相クロックにより、コンパレータ１１０１から供給された２値化信号Ｓ１１０１の時間軸でのエッジ位置が測定され、測定結果がエッジ位置情報Ｓ１１０２としてチャネルデータ弁別部１１０３、ジッタ測定部１１０４、およびエッジ間隔測定部１１０５に出力される。
【００９３】
チャネルデータ弁別部１１０３においては、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてチャネルクロックに対応したデータが再生される。
ジッタ測定部１１０４においては、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてジッタ量が測定され、その結果が伝播遅延差制御量算出部１１０６に出力される。このとき、伝播遅延差制御量算出部１１０６には、２値化信号極性が入力される。
エッジ間隔測定部１１０５においては、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてエッジ間隔長が測定され、その結果が伝播遅延差制御量算出部１１０６に出力される。このとき、伝播遅延差制御量算出部１１０６には、２値化信号極性が入力される。
そして、伝播遅延差制御量算出部１１０６において、ジッタ測定部１１０４によるジッタ量、および、エッジ間隔測定部１１０５によるエッジ間隔長に基づいて、コンパレータ１１０１の入力と出力間の伝播遅延差を制御するための制御量が算出され、この制御量に基づいてコンパレータ１１０１のスライスレベル電圧をＤＡＣ１１０７を通して注入することにより制御される。
【００９４】
このように、２値化回路１１０では、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６が２値化され、さらにクロック再生回路１１１において、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックが抽出され、ＲＦ信号がデジタル信号としてデコーダ／エンコーダ回路１１５に入力される。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【００９５】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成されている。
【００９６】
そして、図２７に示すように、フェーズ０（Phase0）では、２値化回路１１０により２値化されたＲＦデータ（ＢＬＫ１）が、ＥＦＭ復調回路１１５１に入力されると、ＥＦＭ＋復調され、メモリα（第１のメモリ）に書き込まれる。
ＥＦＭ＋復調データの書き込みが終了すると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２３に示すように形成される。
【００９７】
フェーズ１（Phase1）では、ＥＦＭ＋復調データがメモリβ（第１のメモリ）に書き込まれる。
一方、メモリαに格納されたデータに対して、エラー訂正処理が行われた後、ＥＤＣチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。ＥＤＣ  チェック処理とデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
デスクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、メモリαからのＥＤＣデータ読み出し処理と、トラッキングバッファへのＥＤＣデータ書き込み処理は同時に実行される。トラッキングバッファに書き込まれたデータは、デコード処理が終了したデータである。
そして、ホスト装置１１７からの転送要求に従って、ホストインタフェース回路１１５４を通して、ホスト装置１１７に転送される。
上述したように、トラッキングバッファ１１５５３は、リングバッファを構成し、Hostからの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【００９８】
ＥＤＣチェックのためのデータ読み出しは、1 ＥＣＣブロック分のＥＦＭ＋データの書き込み終了以前に終了する。1 ＥＣＣブロック分のＥＦＭ＋データの書き込みが終了すると、バス部１１５６の状態が再度ステート０に遷移する。
したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成される。
【００９９】
フェーズ２（Phase2）では、メモリαに対してＥＦＭ＋復調データの書き込みが行われ、メモリβに対してＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１００】
フェーズ３（Phase3）では、必要とされるＥＦＭデータの書き込みがすでに終了しているため、ＥＦＭ＋復調データの書き込みは行われず、メモリαに対するＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１０１】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来の回路とを比較する。
図２８は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図２９は従来回路のメモリアクセス状況を示す図である。
いずれも、ＰＩ, ＰＯそれぞれを２回繰り返して訂正を行ったときの様子を示している。
【０１０２】
図２９に示す従来回路では、ＥＦＭ−ＷＲ，ＥＣＣ  ＰＩ−ＲＤ、ＥＣＣ  ＰＯ−ＲＤ，ＥＣＣ  ＰＩ２−ＲＤ、ＥＣＣ  ＰＯ２−ＲＤ、ＥＣＣ  ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ
ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ  ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ  ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤ、ＥＤＣ−ＷＲ、ＨＯＳＴ−ＷＲ、ＨＯＳＴ−ＲＤ、ＥＦＭ−ＷＲ等のアクセスが、単一のメモリに対して発生している。
これに対し、図２８に示す本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図２８においては、メモリαに対しＥＦＭ−ＷＲアクセスが発生し、メモリβに対してＥＣＣ  ＰＩ−ＲＤ、ＥＣＣ  ＰＯ−ＲＤ、ＥＣＣ  ＰＩ２−ＲＤ、ＥＣＣ  ＰＯ２−ＲＤ、ＥＣＣ  ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ  ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ  ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ  ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤのアクセスが発生し、トラッキングバッファに対してＥＤＣ−ＷＲ、ＨＯＳＴ−ＲＤのアクセスが発生している。
【０１０３】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図２９では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
一方、図２８では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図２８について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＷＲのみで調停を必要としない。トラッキングバッファに対しては、ＥＤＣ−ＷＲとＨＯＳＴ−ＲＤのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＣＣ処理と、ＥＤＣ処理があるが、両処理は順次行われるので同時に行われるのでアクセス権の調停は必要ない。
ＥＣＣについては、符号読み出しと、エラー訂正処理とは時間的に重複するが、エラー訂正処理（Read&Write）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
トラッキングバッファへは、デコード処理終了データが書き込まれる。ホストインタフェース回路１１５４は、ホスト装置１１７からの転送要求に従い、デコード処理終了データをホスト装置１１７に転送する。
【０１０４】
次に、図４を参照しつつ図３０に関連付けてエンコーダパイプライン処理について説明する。
【０１０５】
フェーズ０（Phase0）では、ホスト装置１１７よりホストインタフェース回路１１５４にユーザデータが入力されると、第２バス１１５６２を通してトラッキングバッファ１１５５３にユーザデータが書き込まれる。
ユーザデータ以外のアドレス情報やパリティ情報が入力されることもあるが、その場合はアドレス生成やパリティ生成動作が省略される。
ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
【０１０６】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２５に示すように形成されている。
【０１０７】
フェーズ１（Phase1）では、トラッキングバッファ１１５５３より、ユーザデータが読み出され、ＥＤＣ回路１１５３２においてスクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などが行われ、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報がメモリαに書き込まれる。ＥＤＣパリティ生成、スクランブル処理は同時に実行される。
これは、２つの処理でデータ読み出し順が似通っているため可能である。スクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファに書き込まれる。
このため、トラッキングバッファからのＥＤＣデータ読み出し処理と、メモリα（第１のメモリ）へのＥＤＣデータ書き込み処理は同時に実行される。メモリαに格納されたデータに対して、ＥＣＣパリティ付加が行われる。エンコード処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
【０１０８】
フェーズ２（Phase2）では、メモリαに格納されているデータに対する読み出しと、読み出されたデータに対するＥＦＭ＋変調が行われる。ＥＦＭ＋変調が行われたデータは、２値信号として出力され、ディスクへの書き込み処理が行われる。
ＥＦＭ＋変調のための読み出しが終了されると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２６に示すように形成される。
【０１０９】
一方、メモリβ（第２のメモリ）に対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
【０１１０】
フェーズ３（Phase3）では、メモリαに対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
一方、メモリβに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１１１】
フェーズ４（Phase4）では、トラッキングバッファに残っているデータがないので、ＥＣＣパリティ付加処理等は行わない。
一方、メモリαに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１１２】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来回路とを比較する。
図３１は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図３２は従来回路のメモリアクセス状況を示す図である。
いずれも、エンコード処理を行ったときの様子を示している。
【０１１３】
図３２の従来回路では、ＥＦＭ−ＲＤ、ＥＤＣ−ＷＲ、ＥＣＣ  ＰＩ−ＲＤ、ＥＣＣ
ＰＯ−ＲＤ、ＥＣＣ  ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ  ＰＯ−ＲＤ＆ＷＲ、ＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤ、ＥＦＭ−ＲＤ等のアクセスが、単一のメモリに対して発生している。
【０１１４】
これに対し、図３１の本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図３１においては、メモリαに対しＥＦＭ−ＲＤアクセスが発生し、メモリβに対してＥＤＣ−ＷＲ、ＥＣＣ  ＰＩ−ＲＤ、ＥＣＣ  ＰＯ−ＲＤ、ＥＣＣ  ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ  ＰＯ−ＲＤ＆ＷＲ、のアクセスが発生し、トラッキングバッファ１１５５３に対してＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤのアクセスが発生している。
【０１１５】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図３２では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
【０１１６】
一方、図３１では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図３１について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＲＤのみで調停を必要としない。トラッキングバッファ１１５５３に対しては、ＥＤＣ−ＲＤとＨＯＳＴ−ＷＲのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＤＣ処理と、ＥＣＣ処理があるが、両処理は順次行われるのでアクセス権の調停は必要ない。ＥＣＣについては、符号読み出しと、パリティ書き換え処理とは時間的に重複するが、パリティ書き換え処理（Read&Write）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
【０１１７】
以上説明したように、本実施形態によれば、正相信号ＲＦＡＣおよび逆相信号ＸＲＦＡＣを２値化信号に変換するコンパレータ１１０１と、多相ＶＣＯ１１０２１による多相クロックにより、コンパレータ１１０１から供給された２値化信号Ｓ１１０１の時間軸でのエッジ位置を測定するエッジ位置測定部１１０２と、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてジッタ量を測定するジッタ測定部１１０４と、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてエッジ間隔長を測定するエッジ間隔測定部１１０５と、ジッタ測定部１１０４によるジッタ量、および、エッジ間隔測定部１１０５によるエッジ間隔長に基づいて、コンパレータ１１０１の入力と出力間の伝播遅延差を、たとえばコンパレータ１１０１のスライスレベル電圧をＤＡＣ１１０７を通して注入することにより制御する伝播遅延差制御量算出部１１０６と、エッジ位置測定部１１０２によるエッジ位置情報Ｓ１１０２に基づいてチャネルクロックに対応したデータを再生するチャネルデータ弁別部１１０３とを有するので、以下の効果を得ることができる。
【０１１８】
すなわち、チャネルデータ弁別部１１０３に入力する信号と、伝播遅延誤差制御量算出に用いる信号が同一の精度をもつため、伝播誤差測定量を０とすることが、チャネルデータ弁別精度を最良とすることにつながり、高精度の制御を行うことができる。また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができ、また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
さらにまた、アナログ回路構成要素の、製造ばらつきを補正することができ、アナログ回路により実現される構成要素が少ない。
したがって、伝播遅延差、誤差要因を低減でき、高精度な２値化制御を実現でき、ひいては高精度な再生を実現できる利点がある。
【０１１９】
また、本実施形態によれば、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正中のデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納し、データ記録時には、ホスト装置１１７からブロック単位で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出されるように構成した。このように構成したことにより、以下の効果を得ることができる。
【０１２０】
すなわち、パイプライン処理を行う際に、各パイプラインステージでメモリを共有するため、データの受け渡しのためのメモリアクセスが無い。また、パイプライン処理を行う際に、ある時刻においては、各パイプラインステージでメモリを占有するため、１つのメモリに対するメモリアクセスが少ない。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途による変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
【０１２１】
また、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成していることから、データの書き込みが正しく行われないパイプラインステージがあっても、書き込みが行われなかった部分のデータは、他のパイプラインステージにおいて、誤ったデータとなるので、誤動作をすることがない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、エラー訂正能力の減退がない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、不正にＥＤＣチェックが良好（ＯＫ）となり、誤ってホスト装置１１７にデータが出力されることがないという利点がある。
【図面の簡単な説明】
【０１２２】
【図１】一般的な２値化回路の構成例を示す回路図である。
【図２】図１の回路における課題である伝播遅延差を説明するための図である。
【図３】図１の回路における誤差要因である波形の乱れについて説明するための図である。
【図４】本発明に係る情報処理装置としてのＤＶＤの光ディスク記録再生装置の一実施形態を示すブロック図である。
【図５】本発明に係る情報処理装置としてのＤＶＤの光ディスク再生装置の一実施形態を示すブロック図である。
【図６】本発明に係る情報処理装置としてのＤＶＤの光ディスク記録装置の一実施形態を示すブロック図である。
【図７】本実施形態に係る２値化回路の一構成例を示すブロック図である。
【図８】本実施形態に係るジッタ量測定部における、４相クロックを使用した場合のジッタ量測定の様子を示す図である。
【図９】本実施形態に係るエッジ間隔測定部における、４相クロックを使用した場合のエッジ間隔測定の様子を示す図である。
【図１０】本実施形態に係る伝播遅延差制御量算出部の具体的な構成例を示す図である。
【図１１】本実施形態に係る伝播遅延差制御量算出部におけるジッタ量の反転処理について説明するための図である。
【図１２】本実施形態に係る伝播遅延差制御量算出部におけるエッジ間隔長の反転処理について説明するための図である。
【図１３】本実施形態に係る伝播遅延差制御量算出部の他の構成例を示す図である。
【図１４】本実施形態に係る伝播遅延差制御量算出部のさらに他の構成例を示す図である。
【図１５】図１４の伝播パス遅延器の構成例を示す図である。
【図１６】本発明に係る２値化回路を一般化した構成を示す図である。
【図１７】データ再生時のデコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図１８】データ記録時のエンコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図１９】ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
【図２０】ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【図２１】デコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２２】デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２３】デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２４】エンコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２５】エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２６】エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２７】デコーダパイプライン処理を説明するための図である。
【図２８】本実施形態に係る回路のデコード時のメモリアクセス状況を示す図である。
【図２９】従来の回路のメモリアクセス状況を示す図である。
【図３０】エンコーダパイプライン処理を説明するための図である。
【図３１】本実施形態に係る回路のエンコード時のメモリアクセス状況を示す図である。
【図３２】従来の回路のメモリアクセス状況を示す図である。
【符号の説明】
【０１２３】
１００…光ディスク記録再生装置、１００Ａ…光ディスク再生装置、１００Ｂ…光ディスク記録装置、１０１…光ディスク、１０２…スピンドルモータ、１０３…光ピックアップ、１０４…アクチュエータ、１０５…スレッド機構、１０６…ＲＦアンプ、１０７…サーボＤＳＰ、１０８…ドライバ回路、１０９…レーザドライバ、１１０，１１Ａ，１１０Ｂ…２値化回路、１１０１…コンパレータ、１１０２…エッジ位置測定部、１１０３…チャネルデータ弁別部、１１０４…ジッタ測定部、１１０５…エッジ間隔測定部、１１０６…伝播遅延差制御量算出部、１１０７…デジタル／アナログコンバータ（ＤＡＣ）、１１０８…伝播パス選択器、１１１…クロック再生回路、１１２…物理アドレス読み出し回路、１１３…クロック生成回路、１１４…書き込みパルス生成回路、１１５…デコーダ／エンコーダ回路、１１５１…ＥＦＭ復調器、１１５２…ＥＦＭ変調器、１１５３…エラー訂正器、１１５５３…ＥＣＣ回路、１１５３２…ＥＤＣ回路、１１５４…ホストインタフェース回路、１１５５…メモリ部、１１５５１…第１のメモリ（メモリα）、１１５５２…第２のメモリ（メモリβ）、１１５５３…第３のメモリ（トラッキングメモリ）、１１５６…バス部１１５６、１１６…システムコントローラ、１１７…ホスト装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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