(57)【要約】 【課題】  デューティ比の補正量のレンジが広く、高精度なデューティ補正回路を提供する。【解決手段】  本発明の実施の形態のデューティ補正回路は、クロック信号を入力し遅延時間が異なる複数の遅延出力信号を出力する遅延回路と、複数の前記遅延出力信号を入力し、それらの中のいずれか１つを第１のセレクト信号に応じて選択し遅延クロック信号を出力する第１のセレクタと、前記クロック信号と前記遅延クロック信号とを入力し両信号の論理積演算を行い第１のデューティ補正クロック信号を出力する第１のデューティ補正回路と、前記クロック信号と前記遅延クロック信号とを入力し両信号の論理和演算を行い第２のデューティ補正クロック信号を出力する第２のデューティ補正回路と、前記第１及び第２のデューティ補正クロック信号のいずれか１つを第２のセレクト信号に応じて選択し出力する第２のセレクタと、を有する。【選択図】図１
2005039636.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を入力し遅延時間が異なる複数の遅延出力信号を出力する遅延回路と、
複数の前記遅延出力信号を入力し、それらの中のいずれか１つを第１のセレクト信号に応じて選択し遅延クロック信号を出力する第１のセレクタと、
前記クロック信号と前記遅延クロック信号とを入力し両信号の論理積演算を行い第１のデューティ補正クロック信号を出力する第１のデューティ補正回路と、
前記クロック信号と前記遅延クロック信号とを入力し両信号の論理和演算を行い第２のデューティ補正クロック信号を出力する第２のデューティ補正回路と、
前記第１及び第２のデューティ補正クロック信号のいずれか１つを第２のセレクト信号に応じて選択し出力する第２のセレクタと、
を有することを特徴とするデューティ補正回路。
【請求項２】
前記遅延回路が、入力信号を所定時間遅延させる遅延素子が複数個直列接続され、前記複数の遅延素子の初段に前記クロック信号を入力し、それぞれの前記遅延素子から遅延出力信号を出力することを特徴とする、請求項１に記載のデューティ補正回路。
【請求項３】
前記遅延回路が、遅延時間が異なる複数の遅延素子が並列接続され、前記複数の遅延素子のそれぞれに前記クロック信号を入力し、それぞれの前記遅延素子から遅延出力信号を出力することを特徴とする、請求項１に記載のデューティ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティ補正回路に関する。
【背景技術】
【０００２】
デジタルシステムのシステムクロック信号のデューティ比（本明細書では、信号のＨレベルの期間が１周期に占める割合（％）とする。）が不安定だと、動作マージン不足が生じ、システムの誤作動が起きる場合がある。特に、クロック信号の立ち上がりエッジと立ち下がりエッジの両方を利用して動作する回路では、デューティ比に対して高い精度が要求される。
【０００３】
デューティ補正回路は、入力されたクロック信号のデューティ比を補正し、出力する回路である。図５、図６及び図７を用いて従来のデューティ補正回路を説明する。図５は、従来のデューティ補正回路の回路図である。従来のデューティ補正回路は、ＮＯＴ回路５０１、インバータ５１０、インバータ５２０及びセレクタ５３０から構成されている。インバータ５１０は、ｐチャネルＭＯＳトランジスタ５１１及びｎチャネルＭＯＳトランジスタ５１２から構成される。インバータ５２０は、ｐチャネルＭＯＳトランジスタ５２１及びｎチャネルＭＯＳトランジスタ５２２から構成される。入力信号ＸはＮＯＴ回路５０１で反転され、出力信号ａがインバータ５１０及びインバータ５２０に入力される。
【０００４】
ｐチャネルＭＯＳトランジスタ５１１のＷ／Ｌ比（チャネル長に対するチャネル幅の比）は通常のＮＯＴ回路（例えば、ＮＯＴ回路５０１）のｐチャネルＭＯＳトランジスより大きい。従って、インバータ５１０はスレッショルド電圧が通常より高い。ｎチャネルＭＯＳトランジスタ５２２のＷ／Ｌ比は通常のＮＯＴ回路（例えば、ＮＯＴ回路５０１）のｎチャネルＭＯＳトランジスタより大きい。従って、インバータ５２０はスレッショルド電圧が通常より低い。
【０００５】
セレクタ５３０は、ＮＡＮＤ回路５３１、５３３、５３４及びＮＯＴ回路５３２から構成される。セレクタ５３０の入力端にはインバータ５１０の出力信号Ｚ１及びインバータ５２０の出力信号Ｚ２が接続される。セレクタ５３０は、セレクト信号Ｂ０がＨレベルの時に出力信号Ｚ２を、セレクト信号Ｂ０がＬレベルの時に出力信号Ｚ１をそれぞれ選択し、出力信号Ｙとして出力する。セレクト信号Ｂ０は例えば、入力信号Ｘのデューティ比が５０以上の時にＨレベル、５０未満の時にＬレベルである、外部からの信号である。
【０００６】
図６は、従来のデューティ補正回路の動作を示すタイミングチャートである。信号のＨレベルの期間がＬレベルの期間に比べて長い、デューティ比が５０より大きいクロック信号を入力信号Ｘとする。ＮＯＴ回路５０１の出力信号ａは、配線負荷と次段の入力負荷によって立ち下がりエッジがＴＨＬ、立ち上がりエッジがＴＬＨ遅延したなまった信号となる。インバータ５１０のスレッショルド電圧は通常より高いため、インバータ５１０は入力信号Ｘの立ち下がりエッジをＴＬＨ遅延させた信号Ｚ１を出力する。インバータ５２０のスレッショルド電圧は通常より低いため、インバータ５２０は入力信号Ｘの立ち上がりをＴＨＬ遅延させた信号Ｚ２を出力する。
【０００７】
一方、入力信号Ｘのデューティ比が５０より大きいので、セレクト信号Ｂ０をＨレベルに設定する。従って、セレクタ５３０は信号Ｚ２を選択し、出力信号Ｙとして出力する。出力信号Ｙは入力信号Ｘに比べてデューティ比が小さい。
図７は、信号のＨレベルの期間がＬレベルの期間に比べて短い、デューティ比が５０より小さいクロック信号を入力信号Ｘとした場合の、従来のデューティ補正回路の動作を示すタイミングチャートである。セレクト信号Ｂ０をＬレベルに設定する。これにより、セレクタ５３０は信号Ｚ１を選択し、出力信号Ｙとして出力する。出力信号Ｙは、入力信号Ｘに比べてデューティ比が大きい。
【０００８】
図５に示したデューティ補正回路の出力信号Ｙのデューティ比は、ＮＯＴ回路５０１の立ち上がり及び立ち下がり遅延時間（ＴＬＨ及びＴＨＬ）とインバータ５１０及びインバータ５２０のスレッショルド電圧によって決定される。図５に示したデューティ補正回路は、デューティ比の補正量を２段階（大きくする又は小さくする）からしか選択できなかった。
【０００９】
特開平１０−２８０３６号公報に開示されたデューティ補正回路は、立ち上がり遅延時間と立ち下がり遅延時間が異なる遅延回路を用い、その両方の遅延時間を信号のデューティ補正に使用する。従って、デューティ比の補正量を細かく設定できる。
【００１０】
【特許文献１】特開平１０−２８０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記従来のデューティ補正回路は、ＮＯＴ回路５０１又は遅延回路の立ち上がり遅延時間及び立ち下がり遅延時間をデューティ比の補正に利用する。しかし、立ち上がり遅延時間及び立ち下がり遅延時間の設定可能な範囲は限られているため、デューティ比の補正量には限界があった。また、遅延時間の精度が良い集積回路を実現するのは難しいため、デューティ比の補正精度が悪かった。
本発明は上記従来の課題を解決するもので、デューティ比の補正量のレンジが広く、高精度なデューティ補正回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は以下の構成を有する。請求項１に記載の発明は、クロック信号を入力し遅延時間が異なる複数の遅延出力信号を出力する遅延回路と、複数の前記遅延出力信号を入力し、それらの中のいずれか１つを第１のセレクト信号に応じて選択し遅延クロック信号を出力する第１のセレクタと、前記クロック信号と前記遅延クロック信号とを入力し両信号の論理積演算を行い第１のデューティ補正クロック信号を出力する第１のデューティ補正回路と、前記クロック信号と前記遅延クロック信号とを入力し両信号の論理和演算を行い第２のデューティ補正クロック信号を出力する第２のデューティ補正回路と、前記第１及び第２のデューティ補正クロック信号のいずれか１つを第２のセレクト信号に応じて選択し出力する第２のセレクタと、を有することを特徴とするデューティ補正回路である。
【００１３】
請求項２に記載の発明は、前記遅延回路が、入力信号を所定時間遅延させる遅延素子が複数個直列接続され、前記複数の遅延素子の初段に前記クロック信号を入力し、それぞれの前記遅延素子から遅延出力信号を出力することを特徴とする、請求項１に記載のデューティ補正回路である。
【００１４】
請求項３に記載の発明は、前記遅延回路が、遅延時間が異なる複数の遅延素子が並列接続され、前記複数の遅延素子のそれぞれに前記クロック信号を入力し、それぞれの前記遅延素子から遅延出力信号を出力することを特徴とする、請求項１に記載のデューティ補正回路である。
【００１５】
本発明は、デューティ比の補正量のレンジが広く、高精度なデューティ補正回路を実現できるという作用を有する。
【発明の効果】
【００１６】
本発明のデューティ補正回路によれば、クロック信号のデューティ比を、補正量によらず精度良く補正できるという効果が得られる。
本発明のデューティ補正回路は、アナログ・デジタル混載集積回路システムに内蔵される、システムクロック信号のデューティ比を補正する回路として有用である。
本発明のデューティ補正回路は、入力クロック信号のデューティ比を所定値（例えば、５０）に補正し出力できるので、クロック信号の立ち上がりエッジと立ち下がりエッジの両方を利用して動作する回路を搭載するデジタルシステムの、動作速度の高速化を可能にする。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００１８】
《実施の形態》
図１〜図４を用いて、本発明の実施の形態のデューティ補正回路を説明する。図１及び図２はそれぞれ、本発明の実施の形態のデューティ補正回路１００のブロック図及び回路図である。デューティ補正回路１００は、遅延回路１１０、第１のセレクタ１２０、第１のデューティ補正回路１３０、第２のデューティ補正回路１４０及び第２のセレクタ１５０を有する。
【００１９】
遅延回路１１０は、直列接続された３段の遅延素子１１１、１１２及び１１３から構成されている。遅延回路１１０は入力信号Ｘを、各遅延素子１１１〜１１３で所定の遅延時間（Ｔ）ずつ遅延させながら信号を伝搬させ、各遅延素子１１１〜１１３からの遅延出力信号Ｄ１、Ｄ２及びＤ３と入力信号Ｘそのものとを第１のセレクタ１２０に出力する。遅延素子１１１〜１１３は、具体的にはバッファ回路である。
【００２０】
第１のセレクタ１２０は、ＮＡＮＤ回路１２１〜１２５から構成される。第１のセレクタ１２０は、第１のセレクト信号Ａ０〜Ａ３に応じ、入力信号Ｘ、遅延出力信号Ｄ１、Ｄ２及びＤ３の中から１つの信号を遅延クロック信号ＤＳとして選択し、第１のデューティ補正回路１３０及び第２のデューティ補正回路１４０に出力する。第１のデューティ補正回路１３０は論理積回路１３１から構成され、遅延クロック信号ＤＳと入力信号Ｘの論理積演算を行い、論理積演算結果を第１のデューティ補正信号Ｚ１として出力する。第２のデューティ補正回路１４０は論理和回路１４１から構成され、遅延クロック信号ＤＳと入力信号Ｘの論理和演算を行い、論理和演算結果を第２のデューティ補正信号Ｚ２として出力する。
【００２１】
第２のセレクタ１５０は、ＮＯＴ回路１５２、ＮＡＮＤ回路１５１、１５３及び１５４から構成される。セレクタ１５０の入力端子には第１のデューティ補正信号Ｚ１及び第２のデューティ補正信号Ｚ２が接続される。第２のセレクタ１５０は、第２のセレクト信号Ｂ０に応じて第１のデューティ補正信号Ｚ１又は第２のデューティ補正信号Ｚ２を選択し出力信号Ｙを出力する。
【００２２】
図３は、本発明の実施の形態のデューティ補正回路の動作を示すタイミングチャートである。信号のＨレベルの期間がＬレベルの期間に比べて長い、デューティ比が５０より大きいクロック信号を入力信号Ｘとする。第１のセレクト信号Ａ２がＨレベル、Ａ０、Ａ１及びＡ３がＬレベル、第２のセレクト信号Ｂ０がＬレベルの場合を説明する。遅延素子１１１、１１２及び１１３からの遅延出力信号Ｄ１、Ｄ２及びＤ３は、それぞれ入力信号Ｘに対してＴ、２Ｔ及び３Ｔだけ遅延している。第１のセレクト信号Ａ２がＨレベルであるため、第１のセレクタ１２０は遅延出力信号Ｄ２を選択し、遅延クロック信号ＤＳとして出力する。第１のデューティ補正回路１３０は、遅延クロック信号ＤＳと入力信号Ｘの論理積を計算され、論理積結果を第１のデューティ補正信号Ｚ１として出力する。第１のデューティ補正信号Ｚ１は、遅延クロック信号ＤＳの立ち上がりエッジ直後に立ち上がりエッジを持ち、入力信号Ｘの立ち下がりエッジ直後に立ち下がりエッジを持つ信号である。第２のデューティ補正回路１４０が、遅延クロック信号ＤＳと入力信号Ｘの論理和を計算し、論理和結果を第２のデューティ補正信号Ｚ２として出力する。第２のデューティ補正信号Ｚ２は、入力信号Ｘの立ち上がりエッジ直後に立ち上がりエッジを持ち、遅延クロック信号ＤＳの立ち下がりエッジ直後に立ち下がりエッジを持つ信号である。第２のセレクト信号Ｂ０がＬレベルであるため、第２のセレクタ１５０は第１のデューティ補正信号Ｚ１を出力信号Ｙとして選択する。出力信号Ｙは、入力信号Ｘの立ち上がりエッジを２Ｔ遅らせた立ち上がりエッジと入力信号Ｘとほぼ同じタイミングの立ち下がりエッジとを有し、入力信号Ｘよりもデューティ比を小さく補正した信号である。
【００２３】
図４は、信号のＨレベルの期間がＬレベルの期間に比べて短い、デューティ比が５０より小さいクロック信号を入力信号Ｘとした場合の、本発明の実施の形態のデューティ補正回路の動作を示すタイミングチャートである。第１のセレクト信号Ａ２がＨレベル、Ａ０、Ａ１及びＡ３がＬレベル、第２のセレクト信号Ｂ０がＨレベルの場合を説明する。第１のセレクト信号Ａ０〜Ａ３が図３で示したタイミングチャートと同じであるので、第１及び第２のデューティ補正信号Ｚ１及びＺ２も、図３と同様である。第２のセレクト信号Ｂ０がＨレベルであるため、第２のセレクタ１５０は第２のデューティ補正信号Ｚ２を出力信号Ｙとして選択する。出力信号Ｙは、入力信号Ｘとほぼ同じタイミングの立ち上がりエッジと入力信号Ｘの立ち下がりエッジを２Ｔ遅らせた立ち下がりエッジとを有し、入力信号Ｘよりもデューティ比を大きく補正した信号である。
【００２４】
実施の形態では遅延回路１１０を、直列接続した３個の遅延素子１１１〜１１３から構成したが、遅延素子の個数は２個以上であれば良い。また、遅延時間が異なる複数の遅延素子を並列接続し、各遅延素子が入力信号Ｘを入力し、それぞれの遅延素子が遅延時間の異なる遅延出力信号Ｄ１〜Ｄ３を出力する構成としても良い。
【００２５】
実施の形態のデューティ補正回路は、従来のデューティ補正回路と異なり、ＭＯＳトランジスタのチャネル長とチャネル幅の比の調整を必要としない。実施の形態のデューティ補正回路は、入力クロック信号の立ち上がりエッジ及び立ち下がりエッジを遅延素子によって遅延させ、デューティ比を補正する。従って、デューティ比の補正量を遅延素子のデータシート上の値を使用して精度良く調整できる。更に、デューティ比の補正量のレンジが狭い幅に限定されない。
【００２６】
本発明のデューティ補正回路にデジタルシステム等のシステムクロック信号と、システムクロック信号のデューティ比が所定値になるような第１及び第２のセレクト信号とを入力する構成としても良い。これにより、デューティ比が安定したシステムクロック信号を得られるので、デジタルシステム等を高速動作させることができる。
【産業上の利用可能性】
【００２７】
本発明にかかるデューティ補正回路は、種々のデジタルシステム（マイクロコンピュータを含む。）に使用するデューティ補正回路として有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態のデューティ補正回路のブロック図
【図２】本発明の実施の形態のデューティ補正回路の回路図
【図３】本発明の実施の形態のデューティ補正回路の動作を示すタイミングチャート
【図４】本発明の実施の形態のデューティ補正回路の動作を示すタイミングチャート
【図５】従来のデューティ補正回路の回路図
【図６】従来のデューティ補正回路の動作を示すタイミングチャート
【図７】従来のデューティ補正回路の動作を示すタイミングチャート
【符号の説明】
【００２９】
１１０  遅延回路
１２０  第１のセレクタ
１３０  第１のデューティ補正回路
１４０  第２のデューティ補正回路
１５０  第２のセレクタ
１１１、１１２、１１３  遅延素子（バッファ回路）
１２１〜１２５、１５１、１５３、１５４  ＮＡＮＤ回路
１３１  ＡＮＤ回路
１４１  ＯＲ回路
【図１】
2005039636.tif 000003
【図２】
2005039636.tif 000004
【図３】
2005039636.tif 000005
【図４】
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【図５】
2005039636.tif 000007
【図６】
2005039636.tif 000008
【図７】
2005039636.tif 000009