(57)【要約】【課題】ＥＣＣ機能と不良救済機能を備え、冗長セルの数を抑えた半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、ＥＣＣ回路使用ＯＮのときは、冗長セル群４にｐビットのＥＣＣ用誤り訂正符号を格納し、主セル群２に格納されたｎビットデータの誤り訂正をＥＣＣ回路部６で行なうＥＣＣ機能付メモリとなり、一方、ＥＣＣ回路使用ＯＦＦのときは、冗長セル群４を不良救済用スペアセルとして使用し、主セル群２においてｎビットデータを格納するデータビットセルｎ個の中の最大ｐ個のセルの不良を不良セル救済部７により救済する不良セル救済可能メモリとなる。【選択図】  図１
2005044427.tif 000002
【特許請求の範囲】
【請求項１】
ｎビットデータを格納するデータ主セル群と、
ｐビットの冗長セル群と、
前記ｎビットデータに発生した誤りを訂正する機能を有するＥＣＣ回路と、
前記主セル群中の不良セルの救済の実行を行なう機能を有する不良セル救済部とを備え、
前記ＥＣＣ回路により、前記冗長セル群をＥＣＣ用のｐビットの誤り訂正符号の格納に用いたことを特徴とする半導体記憶装置。
【請求項２】
前記ＥＣＣ回路をＯＮさせる制御信号が、外部端子から入力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＥＣＣ回路をＯＮさせる制御信号が、その内部で固定的に与えられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記不良セル救済部は、前記主セル群中の不良セルを冗長セルに切り替える切り替えスイッチとフューズとからなるセル切り替え回路を備え、前記ＥＣＣ回路がＯＮであるときは、前記フューズの通電状態を保持して前記セル切り替えスイッチを非導通とすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
ｎビットデータを格納するデータ主セル群と、
ｐビットの冗長セル群と、
前記ｎビットデータに発生した誤りを訂正する機能を有するＥＣＣ回路と、
前記主セル群中の不良セルの救済の実行を行なう機能を有する不良セル救済部とを備え、
前記不良セル救済部により、前記主セル群の一部を前記冗長セル群の少なくとも一部に置き換えたことを特徴とする半導体記憶装置。
【請求項６】
前記ＥＣＣ回路をＯＦＦさせる制御信号が、外部端子から入力されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ＥＣＣ回路をＯＦＦさせる制御信号が、その内部で固定的に与えられることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記不良セル救済部は、前記主セル群中の不良セルを冗長セルに切り替える切り替えスイッチとフューズとからなるセル切り替え回路を備え、前記ＥＣＣ回路がＯＦＦであるときに、前記フューズの切断により前記セル切り替えスイッチを導通させることを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
２ｍビットデータを格納する主セル群と、
前記２ｍビットデータに発生した誤りをｍビット単位で訂正する第１のＥＣＣ回路、２ｍビット単位で訂正する第２のＥＣＣ回路および前記第１のＥＣＣ回路と前記第２のＥＣＣ回路のいずれかに切り替える誤り訂正ビット長切り替え手段を有するＥＣＣ回路部と、
２ｑビットの冗長セル群と、
前記主セル群中の不良セルの救済の実行が可能な不良セル救済部とを備え、
前記ＥＣＣ回路部を前記第１のＥＣＣ回路に切り替え、ｍビットデータに対するｑビットの誤り訂正符号を前記冗長セル群に２組格納して前記２ｍビットデータの誤り訂正をｍビット単位で行なうことを特徴とする半導体記憶装置。
【請求項１０】
２ｍビットデータを格納する主セル群と、
前記２ｍビットデータに発生した誤りをｍビット単位で訂正する第１のＥＣＣ回路、２ｍビット単位で訂正する第２のＥＣＣ回路および前記第１のＥＣＣ回路と前記第２のＥＣＣ回路のいずれかに切り替える誤り訂正ビット長切り替え手段を有するＥＣＣ回路部と、
２ｑビットの冗長セル群と、
前記主セル群中の不良セルの救済の実行が可能な不良セル救済部とを備え、
前記ＥＣＣ回路部を前記第２のＥＣＣ回路に切り替え、２ｍビットデータに対するｒ（ｒ＜２ｑ）ビットの誤り訂正符号を前記冗長セル群に格納して２ｍビット単位のＥＣＣ機能付で２ｍビットデータ中の最大（２ｑ―ｒ）個の不良セルの救済を行なうことを特徴とする半導体記憶装置。
【請求項１１】
前記誤り訂正ビット長切り替え手段への制御信号が、外部端子から与えられるることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１２】
前記誤り訂正ビット長切り替え手段への制御信号が、その内部で固定的に与えられることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１３】
前記不良セル救済部は、前記主セル群中の不良セルを冗長セルに切り替える切り替えスイッチとフューズとからなるセル切り替え回路を備え、前記フューズの切断により前記セル切り替えスイッチを導通させることを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に誤り訂正または不良セル救済のために使用した冗長セル群を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の使用時の信頼性を高めるために、半導体記憶装置にデータ信号の他に誤り訂正符号を格納し、半導体記憶装置に搭載したＥＣＣ（ＥｒｒｏｒＣｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）回路を使用することにより、偶発的に発生したデータ信号の誤りを訂正した上で出力する手段が用いられている。
【０００３】
これにより、例えば、１６ビットのデータに５ビットの誤り訂正符号を付加することで、この１６ビットのデータ中に発生した１ビットの誤りを訂正して出力することができる。
【０００４】
一方、半導体記憶装置の製造時に発生する不良セルを救済するために、予め冗長セルと不良セル救済回路を設けておき、製品出荷テスト時に不良セルが発見された場合には、不良セル救済回路により不良セルを冗長セルに置き換えて良品にする手段が用いられている。
【０００５】
そこで、これら両方の手段を用いて、効率的な欠陥の救済が可能な半導体装置が提案されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１０−３２６４９７号公報（第３−４頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、これら両方の手段をともに用いる場合、本来のメモリセルの他に、ＥＣＣ用の誤り訂正符号を格納するための冗長セルと不良救済用の冗長セルをともに設ける必要があり、半導体記憶装置のチップサイズの増大を招く。
【０００８】
また、ユーザによっては、ＥＣＣ機能のみを必要とするケースや不良セル救済機能のみを必要とするケースもある。あるいは、ＥＣＣの誤り訂正能力を強化したいという要求もある。
【０００９】
特に、カスタムＬＳＩにユーザの仕様に応じたメモリを組み込むエンベデッドメモリの場合、多種多様の半導体記憶装置をユーザの要求に応じて直ちに提供する必要がある。このとき、冗長セルの効率的な活用、歩留りの向上が求められる。
【００１０】
そこで、本発明の目的は、ＥＣＣ機能と不良救済機能を備え、冗長セルの数を抑えた半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一態様によれば、ｎビットデータを格納するデータ主セル群と、ｐビットの冗長セル群と、前記ｎビットデータに発生した誤りを訂正する機能を有するＥＣＣ回路と、前記主セル群中の不良セルの救済の実行を行なう機能を有する不良セル救済部とを備え、前記ＥＣＣ回路により、前記冗長セル群をＥＣＣ用のｐビットの誤り訂正符号の格納に用いたことを特徴とする半導体記憶装置が提供される。
【００１２】
また、本発明の別の態様によれば、ｎビットデータを格納するデータ主セル群と、ｐビットの冗長セル群と、前記ｎビットデータに発生した誤りを訂正する機能を有するＥＣＣ回路と、前記主セル群中の不良セルの救済の実行を行なう機能を有する不良セル救済部とを備え、前記不良セル救済部により、前記主セル群の一部を前記冗長セル群の少なくとも一部に置き換えたことを特徴とする半導体記憶装置が提供される。
【００１３】
また、本発明のさらに別の態様によれば、２ｍビットデータを格納する主セル群と、前記２ｍビットデータに発生した誤りをｍビット単位で訂正する第１のＥＣＣ回路、２ｍビット単位で訂正する第２のＥＣＣ回路および前記第１のＥＣＣ回路と前記第２のＥＣＣ回路のいずれかに切り替える誤り訂正ビット長切り替え手段を有するＥＣＣ回路部と、２ｑビットの冗長セル群と、前記主セル群中の不良セルの救済の実行が可能な不良セル救済部とを備え、前記ＥＣＣ回路部を前記第１のＥＣＣ回路に切り替え、ｍビットデータに対するｑビットの誤り訂正符号を前記冗長セル群に２組格納して前記２ｍビットデータの誤り訂正をｍビット単位で行なうことを特徴とする半導体記憶装置が提供される。
【００１４】
また、本発明のさらに別の態様によれば、２ｍビットデータを格納する主セル群と、前記２ｍビットデータに発生した誤りをｍビット単位で訂正する第１のＥＣＣ回路、２ｍビット単位で訂正する第２のＥＣＣ回路および前記第１のＥＣＣ回路と前記第２のＥＣＣ回路のいずれかに切り替える誤り訂正ビット長切り替え手段を有するＥＣＣ回路部と、２ｑビットの冗長セル群と、前記主セル群中の不良セルの救済の実行が可能な不良セル救済部とを備え、前記ＥＣＣ回路部を前記第２のＥＣＣ回路に切り替え、２ｍビットデータに対するｒ（ｒ＜２ｑ）ビットの誤り訂正符号を前記冗長セル群に格納して２ｍビット単位のＥＣＣ機能付で２ｍビットデータ中の最大（２ｑ―ｒ）個の不良セルの救済を行なうことを特徴とする半導体記憶装置が提供される。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【００１７】
半導体記憶装置１は、メモリ機能部として、ｎビットデータを複数格納する主セル群２と、主セル群２の出力を増幅するディセーブルフューズ付センスアンプ群３と、ｎビットデータ用のｐビット誤り訂正符号の格納またはｐ個の不良救済用セルとしての使用が可能な冗長セル群４と、冗長セル群４の出力を増幅するセンスアンプ群５とを有している。
【００１８】
また、半導体記憶装置１には、主セル群２から読み出されたｎビットデータ中の１ビットの誤りを訂正を行なうＥＣＣ回路を含むＥＣＣ回路部６と、主セル群２の中の不良セルを冗長セル群４の中のセルに切り替えることを可能にする不良セル救済部７と、ｎビットデータを外部へ出力するための入出力回路８が搭載されている。
【００１９】
ＥＣＣ回路部６には、ＥＣＣのＯＮ／ＯＦＦ制御信号が入力されており、ＥＣＣ回路を動作させるか、動作させないかを切り替えることができる。このＥＣＣのＯＮ／ＯＦＦ制御信号は、半導体記憶装置１の外部から与えてもよいし、半導体記憶装置１の内部でＯＮ、ＯＦＦいずれかに固定して与えてもよい。
【００２０】
半導体記憶装置１の内部で固定的に与える場合は、例えば、半導体記憶装置１の製造時の配線工程に使うガラスマスクをオプションとし、ＥＣＣのＯＮ／ＯＦＦ制御信号のＯＮ、ＯＦＦによってガラスマスクを取り替え、ＥＣＣのＯＮ／ＯＦＦ制御信号の電位を切り替えるようにしておく。
【００２１】
ＥＣＣのＯＮ／ＯＦＦ制御信号がＯＮのときは、ＥＣＣ回路部６が動作し、半導体記憶装置１は、ＥＣＣ機能付メモリとして動作する。このとき、冗長セル群４には、ｎビットデータに対するｐビットの誤り訂正符号を格納するようにする。
【００２２】
なお、データのビット数ｎがｎ＝２ｋと表わされるときには、データのビット数ｎと誤り訂正符号のビット数ｐの間には、ｐ＝（ｋ＋１）の関係がある。したがって、例えば、ｎ＝１６＝２４のときは、ｐ＝５となる。
【００２３】
一方、ＥＣＣのＯＮ／ＯＦＦ制御信号がＯＦＦのときは、ＥＣＣ回路部６を非動作とした上で、不良セル救済部７を使用可能とする。この場合、上記誤り訂正符号の格納用に用いた冗長セル群４のセルを不良救済用セルとして用いる。これにより、半導体記憶装置１は、ｎビットデータを格納するデータビットセル中の最大ｐ個の不良セルの救済が可能な不良救済可能メモリとして動作する。
【００２４】
図２は、不良セル救済部７と周辺ブロックとの接続の例を示す回路接続図である。この例では、データビット数ｎを１６、冗長セル数ｐを５としている。また、図を見やすくするため、主セル群２の中の１組の１６ビットデータセル２１と冗長セル群４の中の１組の５ビット冗長セル４１のみを記している。
【００２５】
不良セル救済部７には、不良セル救済時に導通動作を行なうセル切り替え回路７１が１６個含まれており、それぞれのセル切り替え回路７１の一端は、１６ビットデータセル２１の各セル（Ｄ１〜Ｄ１６）からディセーブルフューズ付センスアンプ群３を介して出力される出力Ｒ１〜Ｒ１６にそれぞれ接続されている。
【００２６】
一方、セル切り替え回路７１の他端は、５ビット冗長セル４１の各セル（Ｐ１〜Ｐ５）からセンスアンプ群４を介して出力される出力ラインのいずれかに接続されている。
【００２７】
図２の例では、センスアンプ群４を介して冗長セルＰ１から出力されるラインは、Ｒ１〜Ｒ３に接続されるセル切り替え回路７１に共通に接続されている。以下、冗長セルＰ２はＲ４〜Ｒ６、冗長セルＰ３はＲ７〜Ｒ９、冗長セルＰ４はＲ１０〜Ｒ１２、冗長セルＰ５はＲ１３〜Ｒ１６のそれぞれに接続されるセル切り替え回路７１にそれぞれ共通に接続されている。
【００２８】
このような接続により、１６ビットデータセル２１に不良セルが発生した場合、セル切り替え回路７１を動作させて、その不良セルを冗長セルと置き換えることができる。
【００２９】
このとき、データセルＤ１〜Ｄ３のいずれか１個に発生した不良セルは冗長セルＰ１に、データセルＤ４〜Ｄ６のいずれか１個に発生した不良セルは冗長セルＰ２に、データセルＤ７〜Ｄ９のいずれか１個に発生した不良セルは冗長セルＰ３に、データセルＤ１０〜Ｄ１２のいずれか１個に発生した不良セルは冗長セルＰ４に、データセルＤ１３〜Ｄ１６のいずれか１個に発生した不良セルは冗長セルＰ５に置き換えられる。
【００３０】
なお、データセルＤ１〜Ｄ１６と冗長セルＰ１〜Ｐ５との対応関係は、この例に限るものではなく、任意に設定することができる。
【００３１】
図３は、本発明の実施の形態で用いるセル切り替え回路７１の回路の例を示す回路図である。
【００３２】
１組のＰチャネルＭＯＳＦＥＴ７１１とＮチャネルＭＯＳＦＥＴ７１２はアナログスイッチを構成しており、そのゲート端子の電位により、ソース−ドレイン端子間の導通が制御されている。
【００３３】
ＰチャネルＭＯＳＦＥＴ７１１のゲート端子は、フューズ７１３を介して電源端子に接続され、また高抵抗７１４を介して接地端子に接続されている。そのため、通常、ＰチャネルＭＯＳＦＥＴ７１１のゲート端子には電源電位が与えられている。他方、ＮチャネルＭＯＳＦＥＴ７１２のゲート端子には、インバータ７１５を介して、ＰチャネルＭＯＳＦＥＴ７１１のゲート端子とは反対電位の接地電位が与えられている。
【００３４】
これにより、通常、ＰチャネルＭＯＳＦＥＴ７１１およびＮチャネルＭＯＳＦＥＴ７１２はＯＦＦしており、アナログスイッチとしては非導通状態である。
【００３５】
一方、フューズ７１３が切断されると、ＰチャネルＭＯＳＦＥＴ７１１のゲート端子には接地電位が与えられるようになり、ＮチャネルＭＯＳＦＥＴ７１２のゲート端子には、電源電位が与えられるようになる。
【００３６】
そのため、ＰチャネルＭＯＳＦＥＴ７１１およびＮチャネルＭＯＳＦＥＴ７１２がＯＮとなり、アナログスイッチとしては導通状態となる。
【００３７】
図４は、本発明の実施の形態で用いるディセーブルフューズ端子付センスアンプの回路の例を示す回路図である。
【００３８】
センスアンプ３１にはイネーブル端子が付いており、このイネーブル端子は、ディセーブルフューズ３２を介して電源端子に接続され、また、高抵抗を介して接地端子に接続されている。
【００３９】
したがって、通常イネーブル端子には電源電位が与えられており、このとき、センスアンプ３１は出力イネーブル状態である。
【００４０】
一方、ディセーブルフューズ３２が切断されたときには、イネーブル端子が接地電位となり、センスアンプ３１は出力ディセーブル状態となる。
【００４１】
図５は、本実施の形態における不良セル救済の様子の例を示す回路接続図である。この図５は、図２の回路接続のうち冗長セルＰ１に関わる部分だけを抜き出したものである。また、セル切り替え回路７１およびディセーブルフューズ端子付センスアンプ群３については、図３および図４で示した回路例を用いて図示している。その際、回路要素にそれぞれ、サフィクス−１、−２、−３を付けて図３および図４との対応を示している。なお、冗長セルＰ１の出力には、センスアンプ群４の中の１つのセンスアンプであるセンスアンプ４―１が接続されている。
【００４２】
図５では、データセルＤ１が不良であるときの救済の様子が示されている。データセルＤ１の不良を救済するときには、このセルに対応するセル切り替え回路７１―１のフューズ７１３―１をレーザカッタなどにより切断する。すると、ＰチャネルＭＯＳＦＥＴ７１１―１およびＮチャネルＭＯＳＦＥＴ７１２―１がＯＮし、そのソース−ドレイン端子間が導通状態となる。
【００４３】
同時に、ディセーブルフューズ３２―１も切断し、センスアンプ３１―１を出力ディセーブル状態にする。
【００４４】
これにより、出力ラインＲ１には、データセルＤ１の代わりに冗長セルＰ１の出力が出力されるようになり、データセルＤ１の不良が救済される。
【００４５】
このような本実施の形態の半導体記憶装置１によれば、ＥＣＣのＯＮ／ＯＦＦを切り替え、それに応じて冗長セルの利用形態を変えることにより、ＥＣＣ機能付メモリまたは不良救済機能付メモリを提供することが可能となる。
【００４６】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【００４７】
本実施の形態の半導体記憶装置１１は、２ｍビットのデータをｍビットずつに区切り、それぞれのｍビット単位でデータの誤り訂正できるようにしたものである。したがって、本実施の形態の半導体記憶装置１１は、第１の実施の形態の半導体記憶装置１に比べて２倍の誤り訂正能力を有している。
【００４８】
ただし、誤り訂正のビット長は切り替えることができ、第１の実施の形態の半導体記憶装置１と同様２ｍビット全体での誤り訂正も可能である。
【００４９】
本実施の形態の半導体記憶装置１１も第１の実施の形態の半導体記憶装置１と同様、メモリ機能部として、２ｍビットデータを複数格納する主セル群１２と、主セル群１２の出力を増幅するディセーブルフューズ付センスアンプ群１３と、２ｍビットデータのｍビット単位での誤り訂正を行なうためのｑビット誤り訂正符号を２組格納することが可能な冗長セル群１４と、冗長セル群１４の出力を増幅するセンスアンプ群１５とを有している。
【００５０】
また、半導体記憶装置１１には、主セル群１２から読み出された２ｍビットデータをｍビット単位で誤り訂正を行なう第１のＥＣＣ回路（図示せず）と上記２ｍビットデータを２ｍビット単位で誤り訂正を行なう第２のＥＣＣ回路（図示せず）を含むＥＣＣ回路部１６と、主セル群１２の中の不良セルを冗長セル群１４の中のセルに切り替えることを可能にする不良セル救済部１７と、２ｍビットデータを外部へ出力するための入出力回路１８が搭載されている。
【００５１】
ＥＣＣ回路部１６には、誤り訂正ビット長切り替え信号が入力されており、ｍビット単位で誤り訂正を行なうか、２ｍビット単位で誤り訂正を行なうかを切り替えることができる。この誤り訂正ビット長切り替え信号は、半導体記憶装置１１の外部から与えてもよいし、半導体記憶装置１１の内部でｍビット単位とするか、２ｍビット単位にするかを固定的に与えてもよい。
【００５２】
半導体記憶装置１１の内部で固定的に与える場合は、例えば、半導体記憶装置１１の製造時の配線工程に使うガラスマスクをオプションとし、使用する誤り訂正ビット長によってガラスマスクを取り替え、誤り訂正ビット長切り替え信号の電位を切り替えるようにしておく。
【００５３】
なお、本実施の形態においても、不良セル救済部１７には、図３に示すセル切り替え回路７１を用い、ディセーブルフューズ付センスアンプ群１３に含まれるディセーブルフューズ付センスアンプには、図４に示すものを用いる。
【００５４】
図７は、半導体記憶装置１１における誤り訂正ビット長の切り替えと不良救済の様子を示す説明図である。ここでは、１６ビットデータの場合を例にとって説明する。
【００５５】
図７（ａ）は、主セル群１２の中の１組のデータビットセルと冗長セル群１４の中の１組の冗長セルの構成を示す模式図である。１６ビットセルデータセル１２１を８ビット単位でエラー訂正する場合、８ビットデータセル１２１―１と８ビットデータセル１２１―２に分けて処理するものとする。
【００５６】
８ビット単位でエラー訂正を行なう場合、８＝２３であるので、必要なエラー訂正符号のビット数ｑは、先に記した式よりｑ＝（３＋１）＝４となる。
【００５７】
したがって、１組の冗長セルとしてはこの２倍の８個のセルが必要となる。図７（ａ）では、この１組の冗長セルを８ビット冗長セル１４１と表わし、これを４ビット冗長セル１４１―１と４ビット冗長セル１４１―２に２分して、それぞれ８ビットデータセル１２１―１と８ビットデータセル１２１―２に対応するエラー訂正符号とする。
【００５８】
図７（ｂ）は、図７（ａ）に示すデータを用いて８ビット単位のエラー訂正を行なうときのデータの流れを示す模式図である。
【００５９】
８ビットデータセル１２１―１のデータと４ビット冗長セル１４１―１のデータは、それぞれディセーブルフューズ端子付きセンスアンプ群１３―１とセンスアンプ群１５―１を介して８ビットＥＣＣ回路１６―１に送られ、８ビット単位のエラー訂正処理が行なわれる。
【００６０】
同様に、８ビットデータセル１２１―２のデータと４ビット冗長セル１４１―２のデータは、それぞれディセーブルフューズ端子付きセンスアンプ群１３―２とセンスアンプ群１５―２を介して８ビットＥＣＣ回路１６―２に送られ、８ビット単位のエラー訂正処理が行なわれる。
【００６１】
そして、８ビットＥＣＣ回路１６―１の出力と８ビットＥＣＣ回路１６―２の出力が連結され、エラー訂正後の１６ビットデータが得られる。
【００６２】
次に、図７（ｃ）は、１６ビットセルデータセル１２１を１６ビット単位でエラー訂正する場合のデータの流れを示す模式図である。
【００６３】
１６ビット単位でエラー訂正を行なうときに必要なエラー訂正符号のビット数をｒとすると、１６＝２４であるのでｒ＝（４＋１）＝５となる。
【００６４】
したがって、この場合、８ビット冗長セル１４１のうち、５ビット冗長セル１４１―３だけを誤り訂正符号に使用すればよい。そして、ここでは、残りの３ビット冗長セル１４１―４を１６ビットセルデータセル１２１の不良セル救済用セルとして用いるようにしたものである。
【００６５】
この３ビット冗長セル１４１―４は、不良セル救済部１７に備えられた１６個のセル切り替え回路７１のいずれかの一端に接続され、１６個のセル切り替え回路７１の他端は、ディセーブルフューズ端子付きセンスアンプ群１３を介して出力される１６ビットセルデータセル１２１のデータセルＤ１〜Ｄ１６にそれぞれ接続される。
【００６６】
なお、３ビット冗長セル１４１―４の各セルを１６個のセル切り替え回路７１のいずれに接続するかは、任意に定めることができる。
【００６７】
一方、５ビット冗長セル１４１―３は、１６ビットＥＣＣ回路１６―３に接続され、１６ビットデータのエラー訂正処理に用いられる。そして、１６ビットＥＣＣ回路１６―３からエラー訂正処理後の１６ビットデータが得られる。
【００６８】
ここで、ｍビット単位でエラー訂正を行なうときの冗長セル数２ｑと２ｍビット単位でエラー訂正を行なうときの冗長セル数ｒの関係を述べる。
【００６９】
先に述べたように、ｍ＝２ｋと表わされるとき、エラー訂正符号のビット数ｑは、ｑ＝（ｋ＋１）と表わされる。したがって、このときの冗長セル数２ｑは、２ｑ＝２（ｋ＋１）＝（２ｋ＋２）となる。
【００７０】
他方、２ｍビット単位でエラー訂正処理を行うときは、２ｍ＝２ｋ＋１であるので、ｒ＝（ｋ＋１＋１）＝（ｋ＋２）となる。
【００７１】
したがって、その差は、２ｑ−ｒ＝（２ｋ＋２）−（ｋ＋２）＝ｋとなる。すなわち、２ｍビットのデータをｍビットずつエラー訂正処理を行なうときに比べて、２ｍビット単位でエラー訂正を行なうときには、冗長セルにｋ個の余剰セルが生じることになる。
【００７２】
そこで、このｋ個の余剰セルを不良救済用のスペアセルに用いることが可能である。
【００７３】
このような本実施の形態の半導体記憶装置１１によれば、ＥＣＣの誤り訂正ビット長を切り替え、それに応じて冗長セルの利用形態を変えることにより、通常よりも誤り訂正能力の高いＥＣＣ機能付メモリ、または誤り訂正能力は通常であるがＥＣＣ機能と不良救済機能が付いたメモリを提供することが可能となる。
【００７４】
【発明の効果】
本発明の半導体記憶装置によれば、例えば製造段階では同じ回路構成としておき、出荷の直前に冗長セルをＥＣＣ用の誤り訂正符号格納用または不良救済用に設定することができる。したがって、冗長セルを有効活用し、その数を抑え、また製造歩留りを向上させることができる。また、同じ回路構成でありながら異なる誤り訂正能力を持つメモリとして使い分けることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図。
【図２】本発明の第１の実施の形態に係る不良セル救済部の周辺との接続の例を示す回路接続図。
【図３】本発明の実施の形態に係るセル切り替え回路の例を示す回路図。
【図４】本発明の実施の形態に係るディセーブルフューズ付センスアンプの例を示す回路図。
【図５】本発明の第１の実施の形態に係る不良セル救済部の不良セル救済の様子の例を示す回路接続図。
【図６】本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図。
【図７】本発明の第２の実施の形態に係る半導体記憶装置における誤り訂正ビット長の切り替えと不良救済の様子を示す説明図。
【符号の説明】
１、１１  半導体記憶装置
２、１２  主セル群
３、１３  ディセーブルフューズ付センスアンプ群
４、１４  冗長セル群
５、１５  センスアンプ群
６、１６  ＥＣＣ回路部
１６−１、１６−２  ８ビットＥＣＣ回路
１６−３  １６ビットＥＣＣ回路
７、１７  不良救済部
８、１８  入出力回路
２１、１２１  １６ビットデータセル
１２１−１、１２１−２  ８ビットデータセル
３１  センスアンプ
３２  ディセーブルフューズ
３３  高抵抗
４１  ５ビット冗長セル
１４１  ８ビット冗長セル
１４１−１、１４１−２  ４ビット冗長セル
１４１−３  ５ビット冗長セル
１４１−４  ３ビット冗長セル
７１  セル切り替え回路
７１１  ＰチャネルＭＯＳＦＥＴ
７１２  ＮチャネルＭＯＳＦＥＴ
７１３  フューズ
７１４  高抵抗
７１５  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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