(57)【要約】【課題】側壁コントロール型メモリセル構造を有する不揮発性半導体記憶装置において、効率の良い、書き込み、読み出し、消去動作方式を提供する。【解決手段】電気的なデータの書き込み及び消去が可能な側壁コントロールゲート構造を有するメモリセルトランジスタが列方向に直列接続され、一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリックス状に配置され、同一行に並ぶメモリセルトランジスタがそれぞれ共通の第１及び第２のコントロールゲート線に接続されたメモリセルアレイからなり、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込み、読み出しを行い、又消去時は、ブロック消去或いはページ消去を行なう不揮発性半導体記憶装置。【選択図】図７
2005100501.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートの両側に配置された第１及び第２のコントロールゲートを備えたメモリセルトランジスタが複数個列方向に直列接続され、一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットが複数個行方向に配置され、同一行に並ぶメモリセルトランジスタの前記第１及び第２のコントロールゲートがそれぞれ共通の第１及び第２のコントロールゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、
前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記第１及び第２のコントロールゲート線を選択し、且つ前記第１及び第２の選択ゲートトランジスタの各ゲートに接続された第１及び第２の選択ゲート線を選択するロウデコーダ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ロウデコーダは、１個のメモリセルトランジスタを書き込む際に、メモリセルアレイ内の隣り合った前記第１及び第２のコントロールゲート線に同一の高電圧パルスを与えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルユニットにおいて、前記メモリセルトランジスタの直列接続数はｋ個であり、前記メモリセルユニットのチャネルブースト電圧Ｖboostは、
Ｖboost＝
ｋ・Ｃch・Ｖboost_init／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]
＋（ｋ−１）・（Ｃins＋Ｃd）・（Ｖpass−Ｖthbk）／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]
＋(Ｃins＋２Ｃd)・（Ｖpgm−Ｖthbk）／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]
で表され、ここで、ｋは正の整数、Ｃinsは、１つのメモリトランジスタのコントロールゲートと基板間容量であって、
Ｃins＝２Ｃox・Ｃono／（Ｃox＋２・Ｃono）
で表され、Ｃchは１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃdはコントロールゲートと基板間容量、Ｖpgmは書き込み電圧、Ｖthbkは非選択メモリセルトランジスタの閾値電圧、
Ｖboost_initは初期ブースト電圧、で与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ロウデコーダは、前記第１及び第２の選択ゲートトランジスタのチャネル領域をカットオフし前記メモリセルユニット内の全チャネル領域をフローティング状態とする電圧を与え、前記コントロールゲート線からの容量結合により、前記メモリセルユニット内のチャネル電圧を昇圧することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ロウデコーダは、書き込みメモリセルの第１の両側コントロールゲート線に書き込み電圧Ｖpgmを印加し、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に中間電圧Ｖpassよりも低い中間電圧を印加し、更に前記第２の両側コントロールゲート線に隣接する第３の両側コントロールゲート線に前記中間電圧Ｖpassよりも高い中間電圧を印加することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記ロウデコーダは、選択されたメモリセルトランジスタの両隣のメモリセルトランジスタをカットオフさせる電圧を、前記両隣のメモリセルトランジスタの両側の第１及び第２のコントロールゲート線に対して与え、前記選択されたメモリセルトランジスタのチャネル領域及び拡散層のみをフローティング状態にして、前記コントロールゲート線からの容量結合により、前記選択されたメモリセルトランジスタのチャネル電圧を昇圧することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記ロウデコーダは、書き込みメモリセルの第１の両側コントロールゲート線に書き込み電圧Ｖpgmを印加し、前記第１の両側コントロールゲート線に隣接するメモリセルトランジスタの第２の両側コントロールゲート線及び第３の両側コントロールゲート線にカットオフ電圧を印加し、更に前記第２及び第３の両側コントロールゲート線に隣接する第４の両側コントロールゲート線に中間電圧Ｖpassよりも高い中間電圧を印加することを特徴とする請求項６載の不揮発性半導体記憶装置。
【請求項８】
前記ロウデコーダは、選択されたメモリセルトランジスタのソース線側に隣接するメモリセルトランジスタをカットオフさせる電圧を前記隣接するメモリセルトランジスタの両側コントロールゲート線に対して与え、前記選択されたメモリセルトランジスタよりもビット線側に位置するメモリセルトランジスタのチャネル領域を全て消去状態のブースト領域とすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記ロウデコーダは、書き込みメモリセルのソース線側に隣接するメモリセルの両側コントロールゲート線にはカットオフ電圧を印加してカットオフさせ、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Ｖpgmを印加することを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記ロウデコーダは、前記カットオフされたメモリセルトランジスタよりもソース線側に位置するコントロールゲート線には中間電圧Ｖpassよりも高い中間電圧ＶpassHを与え、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線には前記中間電圧Ｖpassよりも低い中間電圧ＶpassLを与え、更に前記ビット線側に隣接するコントロールゲート線の更にビット線側に隣接する複数のコントロールゲート線には前記中間電圧Ｖpassよりも高い中間電圧ＶpassHを与えることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記ロウデコーダは、前記カットオフされたメモリセルトランジスタよりもソース線側に位置するコントロールゲート線には中間電圧Ｖpassよりもハイレベルの中間電圧ＶpassHよりも更に高い中間電圧ＶpassH1を与え、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線には前記中間電圧Ｖpassよりも低い中間電圧ＶpassLよりも更に低い中間電圧ＶpassL2を与え、更に前記ビット線側に隣接するコントロールゲート線の更にビット線側に隣接する複数のコントロールゲート線には前記中間電圧Ｖpassよりもハイレベルの中間電圧ＶpassHよりも低い中間電圧ＶpassH2を与えることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１２】
前記ロウデコーダは、前記第１及び第２の選択ゲートトランジスタの前記ゲートに、前記第１及び第２の選択ゲートトランジスタのチャネル領域をカットオフし前記メモリセルユニット内の全チャネル領域をフローティング状態とする電圧を与え、前記コントロールゲート線からの容量結合により、前記メモリセルユニット内のチャネル電圧を昇圧するとともに、前記選択されたメモリセルブロック内の全てのコントロールゲート線を順次書き込む際、ソース線側のメモリセルトランジスタのコントロールゲート線からビット線側に向かって、順番に選択して書き込みを行なうことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記ロウデコーダは、書き込みメモリセルの位置がソース線側に近い場合において、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Ｖpgmを印加し、前記両側コントロールゲート線に隣接するコントロールゲート線には中間電圧Ｖpassよりも低い中間電圧ＶpassLを印加することを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記ロウデコーダは、前記書き込みメモリセルの両側コントロールゲート線のうち、ビット線側に隣接するコントロールゲート線よりも更にビット線側に位置するコントロールゲート線にはハイレベルの中間電圧ＶpassH1を印加することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記ロウデコーダは、書き込みメモリセルの位置がビット線側に近い場合において、前記書き込みメモリセルの両側コントロールゲート線に書き込み電圧Ｖpgmを印加し、前記両側コントロールゲート線に隣接するコントロールゲート線には中間電圧Ｖpassよりも低い中間電圧ＶpassL2を印加することを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１６】
前記ロウデコーダは、前記書き込みメモリセルの両側コントロールゲート線のうち、ソース線側に隣接するコントロールゲート線よりも更にソース線側に位置するコントロールゲート線には中間電圧Ｖpassよりも高い中間電圧ＶpassH2を印加することを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記ロウデコーダは、書き込みメモリセルの第１の両側コントロールゲート線に書き込み電圧Ｖpgmを印加し、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に０Ｖを印加し、更に前記第２の両側コントロールゲート線に隣接する第３の両側コントロールゲート線に書き込み電圧Ｖpgmに等しい高い中間電圧を印加し、更に前記第３の両側コントロールゲート線に隣接する第４の両側コントロールゲート線に低い電圧を印加し、前記書き込みメモリセルから離隔するに従って前記書き込み電圧Ｖpgmに等しい高い中間電圧と前記低い電圧とを交互に印加することを特徴とする請求項４,６,８,１２の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記ロウデコーダは、読み出しメモリセルに隣接する第１の両側コントロールゲート線には低い読み出し電圧を印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１９】
前記ロウデコーダは、更に、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に第１の読み出し電圧ＶreadHを印加し、更に、前記第２の両側コントロールゲート線に隣接する第３の両側コントロールゲート線に第２の読み出し電圧ＶreadLを印加することを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２０】
前記ロウデコーダは、更に、前記第３の両側コントロールゲート線のうち、ソース線側のコントロールゲート線よりも更にソース線側及び前記第３の両側のコントロールゲート線のうち、ビット線側のコントロールゲート線よりも更にビット線側に位置するコントロールゲート線には前記第２の読み出し電圧ＶreadLに等しい読み出し電圧を印加することを特徴とする請求項１９記載の不揮発性半導体記憶装置。
【請求項２１】
前記ロウデコーダは、前記読み出しメモリセルの前記第１の両側コントロールゲート線に低い電圧を印加し、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に読み出し電圧Ｖreadを印加し、更に前記第２の両側コントロールゲートに隣接する第３の両側コントロールゲート線に０Ｖを印加し、更に前記第３の両側コントロールゲート線に隣接する第４の両側コントロールゲート線に前記読み出し電圧Ｖreadに等しい電圧を印加し、前記書き込みメモリセルから離隔するに従って前記読み出し電圧Ｖreadに等しい電圧と前記低い電圧とを交互に印加することを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【請求項２２】
前記ロウデコーダは、選択されたメモリセルブロックにおいて、全てのコントロールゲート線に対して充分に低い電圧を与え、基板電圧を消去電圧に昇圧することによって、前記コントロールゲート線に挟まれた前記フローティングゲートから前記半導体基板へ電荷を引き抜くことでブロック消去することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２３】
前記ロウデコーダは、更に非選択のメモリセルブロックにおいて、全てのコントロールゲート線をフローティングゲート状態にする電圧を与え、基板電圧を消去電圧に昇圧する際、前記コントロールゲート線は消去電圧に等しい電圧に昇圧されることでブロック消去をされないことを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２４】
前記ロウデコーダは、選択されたページ領域のコントロールゲート線のみに充分に低い電圧を与え、非選択のページ領域のコントロールゲート線をフローティングゲート状態に設定し、基板電圧を消去電圧に昇圧する際、前記非選択のページ領域のコントロールゲート線は消去電圧に等しい電圧に昇圧され、前記選択されたページ領域のコントロールゲート線に挟まれた前記フローティングゲートから電荷を引き抜くことでページ消去を行なうことを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２５】
前記ロウデコーダは、書き込みメモリセルに対して、第１の両側コントロールゲート線に対して高電圧の書き込み電圧Ｖpgmを与え、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に対しては中間電圧Ｖpassよりも低電圧の中間電圧ＶpassL1を与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に減衰する電圧パルスを印加することを特徴とする請求項４,６,８,１２の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項２６】
前記ロウデコーダは、書き込みメモリセルに対して、第１の両側コントロールゲート線に対して高電圧の書き込み電圧Ｖpgmを与え、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に対しては中間電圧Ｖpassよりも低電圧の中間電圧ＶpassL1を与え、前記第２の両側コントロールゲート線に隣接する第３の両側コントロールゲート線に対しては前記書き込み電圧Ｖpgmに等しい中間電圧ＶpassHを与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項４,６,８,１２の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項２７】
前記ロウデコーダは、書き込みメモリセルに対して、第１の両側コントロールゲート線に対して高電圧の書き込み電圧Ｖpgmを与え、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に対しては中間電圧Ｖpassよりも低電圧の中間電圧ＶpassL1を与え、前記第２の両側コントロールゲート線に隣接する第３の両側コントロールゲート線に対しては前記書き込み電圧Ｖpgmよりも低いハイレベルの中間電圧ＶpassHを与え、前記書き込みメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項４,６,８,１２の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項２８】
前記ロウデコーダは、読み出しメモリセルに対して、第１の両側コントロールゲート線に対して低電圧の読み出し電圧Ｖwlを与え、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に対しては読み出し電圧Ｖreadよりもハイレベルの読み出し電圧ＶreadHを与え、前記読み出しメモリセルから離隔するに従って、コントロールゲート線に対して振動的に減衰する電圧パルスを印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２９】
前記ロウデコーダは、読み出しメモリセルに対して、第１の両側コントロールゲート線に対して低電圧の読み出し電圧Ｖwlを与え、前記第１の両側コントロールゲート線に隣接する第２の両側コントロールゲート線に対しては読み出し電圧Ｖreadよりも高い読み出し電圧ＶreadHを与え、前記読み出しメモリセルから離隔するに従って、コントロールゲート線に対して振動的に連続する電圧パルスを印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３０】
前記ロウデコーダは、選択されたコントロールゲート線の位置が前記ビット線に近いときに、非選択コントロールゲート線に前記複数の異なる中間電圧の内の高い電圧を与え、選択されたコントロールゲート線の位置が前記ビット線から遠いときに、非選択コントロールゲート線に前記複数の異なる中間電圧の内の低い電圧を与えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個のセルを書き込む際に、セルアレイ内の隣り合った二本のコントロールゲート線に同一の高電圧パルスを与えて書き込みを行う、側壁コントロールゲート構造の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは、図２９に示すように、半導体基板２６中にソース領域又はドレイン領域となる拡散層１８を形成し、更に半導体基板２６上にトンネル絶縁膜となる第一のゲート絶縁膜３０を介して、例えば、フローティングゲート８からなる電荷蓄積層とコントロールゲート２が積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤメモリセルユニットが構成される。図２９において、コントロールゲート２とフローティングゲート８との間のキャパシタをＣono、フローティングゲートと半導体基板２６間のキャパシタをＣoxとした場合、コントロールゲート２に対してＶcgなるコントロールゲート電圧を印加したとき、フローティングゲート８の電圧Ｖfgは、ＣonoとＣoxとの容量結合により決定され、次式で表される。
【０００３】
Ｖfg＝Ｃｒ×（Ｖcg−Ｖt＋Ｖt0）                                (１)
Ｃｒ＝Ｃono／（Ｃono＋Ｃox）                                    (２)
ここで、Ｖtはメモリセルトランジスタの閾値電圧、Ｖt0はフローティングゲート８に電荷がまったく入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００４】
図２９に示した従来型メモリセル構造の問題点を以下に説明する。フローティングゲート８の電圧Ｖfgが大きいほどトンネル絶縁膜３０には高電圧がかかり、フローティングゲート８への電子注入が起こり易くなる。（１）式より、コントロールゲート２に対して印加する電圧Ｖcgを一定としたとき、フローティングゲート電圧Ｖfgを大きくするためには、（２）式の容量比Ｃｒを大きくすれば良いことがわかる。即ち、書き込み電位を低減するためには、ＣonoをＣoxに対して大きくすることが必要である。例えば、ブースタプレートとフローティングゲート間の容量を増大させ、低電圧で書き込み／消去／読み出しが可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（特許文献１）。又、フローティングゲートとコントロールゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（特許文献２）。更に、コントロールゲートの両側壁にフローティングゲートを形成し、書き込み、消去、読み出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（特許文献３）。又、フローティングゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリが開発されている（非特許文献１）。
【０００５】
ＮＡＮＤメモリセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットを「ＮＡＮＤセルブロック」と呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタのコントロールゲートは、同一のコントロールゲート線に接続される。ＮＡＮＤメモリセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、１つの「ＮＡＮＤセルブロック」内に含まれるコントロールゲート線はＮ本となる。
【０００６】
メモリトランジスタは、フローティングゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、フローティングゲートにチャネルから電子を注入した閾値電圧の高い状態を例えばデータ“０”、フローティングゲートの電子をチャネルに放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近では、閾値分布制御をより細分化することで、４値記憶等の多値記憶方式も行われている。
【０００７】
データ書き込みに際しては、まず予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全コントロールゲート線（ワード線）を低い電圧Ｖss(例えば０Ｖ)とし、セルアレイを収容するｐ型ウェル２６に高い正電圧Ｖera(消去電圧、例えば２０Ｖ)を与えて、フローティングゲートの電子をチャネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロック内の全データがデータ“１”になる。一度に消去する単位は、ＮＡＮＤセルブロックに限らず、チップ全体などであってもよい。
【０００８】
データ書き込みは、上述の一括データ消去後に、選択されたコントロールゲート線に接続される複数のメモリセルトランジスタに対して一括して行われる。この書き込みの単位を通常、１ページと定義するが、近年では１本のコントロールゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルブロック内のコントロールゲート線への書き込み順は、任意の順番で行う方式(ランダム書き込み)と、一方向から順番に書き込む方式(シーケンシャル書き込み)がある。シーケンシャル書き込みは、通常ソース側のコントロールゲート線から順に書き込む。
【０００９】
コントロールゲート線一括書き込みにおいて、選択されたコントロールゲート線に高い正電圧Ｖpgm(書き込み電圧、例えば２０Ｖ)を与えると、データ“０”の場合はチャネルからフローティングゲート８に電子が注入され(いわゆる“０”書き込み)、データ“１”の場合は電子注入が禁止されて(いわゆる書き込み禁止、若しくは“１”書き込み)、２種類のデータ書き込みが同時に行われる。このようなコントロールゲート線一括書き込みを実現するためには、データに応じてメモリセルトランジスタのチャネル電圧を制御することが必要である。例えば、データ“０”の場合には、チャネルの電圧を低く保ち、コントロールゲート２に書き込み電圧Ｖpgmが印加されたときに、フローティングゲート８下のゲート絶縁膜３０に大きな電界が印加されるようにする。一方、データ“１”の場合には、チャネル電圧を昇圧してゲート絶縁膜３０に加わる電界を下げ、フローティングゲート８への電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため“１”書き込みメモリトランジスタでも閾値が変動してしまう。この現象を、以後「誤書き込み」と呼ぶことにする。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作を実現するためには、誤書き込みによる閾値変動を、誤動作を引き起こさないような規格範囲内に抑える必要がある。
【００１０】
書き込み時のチャネル電圧制御の方式には、セルフブースト(ＳＢ)書き込み方式（非特許文献２）、ローカルセルフブースト方式(ＬＳＢ)が知られている(特許文献４)。また、消去領域セルフブースト方式(ＥＡＳＢ)が提案されている(特許文献５)。一方、初期充電電圧を改善する方式として、初期電圧の転送の際にビット線側選択ゲート線を一時的に昇圧することによってビット線電圧を閾値落ち無く転送させ、初期電圧を増加させるチャネル電圧昇圧方式が提案されている(特許文献６)。
【特許文献１】特開平１１-１４５４２９号公報
【特許文献２】特開２００２-２１７３１８号公報
【特許文献３】特開２００２-５０７０３号公報
【特許文献４】特開平８-２７９２９７号公報
【特許文献５】特開平１０-２８３７８８号公報
【特許文献６】特開平１０-２２３８６６号公報
【非特許文献１】Y. Sasago, et.al,“10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology”, Technical Digests of International Electron Devices Meeting, 2002 IEEE, 21.6.1, p.952-954(Ｙ．Ｓａｓａｇｏら,“新しいＡＧ−ＡＮＤセル技術による１０メガビット／秒のプログラミング速度を有するギガビットスケールのマルチレベルフラッシュメモリー”,２００２年国際電子デバイス会議論文集、米国電気電子学会、２１．６．１,ｐ.９５２−９５４)
【非特許文献２】ケー・ディー・スー他、“増分ステップパルスプログラミング方式による３．３ボルト,３２メガビットＮＡＮＤフラッシュメモリ”,米国電気電子学会、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第３０巻、１９９５年１１月号、p.１１４９-１１５６（K. D. Suh, et.al,“A 3.3V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme”,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30.NO.11, NOVEMBER 1995, p.1149-1156）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
「誤書き込み」を発生させるストレスとして、「Ｖpgmストレス」及び「Ｖpassストレス」の２種類がある。
【００１２】
書き込み電圧Ｖpgmが印加される選択コントロールゲート線に接続された非選択のメモリセルトランジスタの書き込みの禁止(“１”書き込み)は、当該非選択のメモリセルトランジスタのチャネル電圧を１本乃至複数のコントロールゲート線との容量結合により昇圧させることにより行われる。チャネル電圧昇圧のために非選択のコントロールゲート線の全て若しくはその一部に中間電圧Ｖpassが与えられるが、中間電圧Ｖpassが小さすぎると誤書き込みが発生する。この非選択メモリセルトランジスタに掛かるストレスを「Ｖpgmストレス」という。
【００１３】
一方、“０”書き込みするＮＡＮＤセルユニット内の非選択メモリセルトランジスタのチャネル電圧は小さいため、先の中間電圧Ｖｐａｓｓが大きすぎると誤書き込みされる。この非選択メモリセルトランジスタに掛かるストレスを「Ｖpassストレス」という。
【００１４】
ＮＡＮＤセルブロック内の全コントロールゲート線を書き込む順番として、コントロールゲート線の位置に依らず任意の順番で書き込むランダム書き込み方式と、例えばソース線ＳＬ側のコントロールゲート線から順番に書き込むシーケンシャル書き込み方式の２種類があるが、最近では後者のシーケンシャル書き込みが使用される傾向にある。シーケンシャル書き込み方式の場合、書き込み直前は選択メモリセルトランジスタ及びそれよりもビット線ＢＬ側にある非選択メモリセルトランジスタは全て消去状態になっており、このことが誤書き込み特性に大きな影響を及ぼす。
【００１５】
Ｖpgmストレスを低減するために、これまでに幾つかのチャネル電圧制御方法が提案されてきた。従来提案されてきた方式はチャネル電圧の昇圧効率を如何に上げるかという観点からなされてきたが、その試みもそろそろ限界に到達しつつあり、ブースト効率の向上が困難になっている状況にある。
【００１６】
従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭおいて、“１”書き込み時にメモリセルトランジスタの拡散層１８をブーストする目的で、カットオフ電圧Ｖcutoff（＝０Ｖ）と書き込みのための高電位の書き込み電圧Ｖpgmの中間の電位を有する中間電圧Ｖpassを与えている。“１”書き込みを行うセルにとっては、拡散層１８をブーストする中間電圧Ｖpassが大きいほど書き込み特性は良い。ただし、“０”書き込み時を考えた場合、中間電圧Ｖpassを大きくすると、ＮＡＮＤセル内の書き込みセル以外のセルにかかる電圧が大きくなるため、すでに“１”書き込みを終えたセルが“０”書き込みに化けるという不良が発生する。中間電圧Ｖpassの値をできるだけ下げつつ、“１”書き込みに必要な拡散層ブーストができることが望ましい。
【００１７】
本発明の目的は、１個のメモりセルにデータを書き込み、読み出し、消去する際に、セルアレイ内の隣り合った二本のコントロールゲート線に同一の高電圧パルスを与えて、効率よく書き込み、読み出し、消去を行うことのできる側壁コントロールゲート構造のメモリセルトランジスタからなる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の第１の特徴は、（イ）フローティングゲートの両側に配置された第１及び第２のコントロールゲートを備えたメモリセルトランジスタが複数個列方向に直列接続され、一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットが複数個行方向に配置され、同一行に並ぶメモリセルトランジスタの第１及び第２のコントロールゲートがそれぞれ共通の第１及び第２のコントロールゲート線に接続されたメモリセルアレイと、（ロ）電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、（ハ）書き込み電圧及び異なる複数の中間電圧が供給され、第１及び第２のコントロールゲート線を選択し、且つ第１及び第２の選択ゲートトランジスタの各ゲートに接続された第１及び第２の選択ゲート線を選択するロウデコーダとを備える不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１９】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭを用いることにより、従来よりもＶpass電位を下げることが可能である。
【発明を実施するための最良の形態】
【００２０】
側壁コントロールゲート構造を有するメモリセルトランジスタがＮＡＮＤセルユニットを構成する不揮発性半導体記憶装置において、セルアレイ内の隣り合った二本のコントロールゲート線に同一の高電圧パルスを与えて、書き込み動作、読み出し動作を行い、又消去時は、ブロック消去動作或いはページ消去動作を行なう不揮発性半導体記憶装置であり、低電圧で効率の良い動作を行う。
【００２１】
次に、図面を参照して、本発明の実施例を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施例は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【実施例１】
【００２２】
本発明の実施例１に係る不揮発性半導体記憶装置の基本構造を以下に説明する。
【００２３】
（基本構造）
本発明の実施例１に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図１に示すように、半導体基板２６中に形成されたソース領域又はドレイン領域となる拡散層１８と、半導体基板２６上に形成された第一のゲート絶縁膜３０と、拡散層１８に挟まれたチャネル領域上に第一のゲート絶縁膜３０を介して形成されたフローティングゲート８と、ソース又はドレインとなる拡散層１８に面し、フローティングゲート８の有する２つの側壁に層間絶縁膜４０を介して接して形成された第１および第２のコントロールゲート２とを備える。図１に示すメモリセルトランジスタは、図２９に示す「スタック型構造」に比べ、コントロールゲート２がフローティングゲート８の側壁部に形成されることから「側壁コントロールゲート型構造」と呼ぶことにする。側壁コントロールゲート型構造によれば、フローティングゲート８周辺の寄生容量を削減することができ、コントロールゲート２とフローティングゲート８間の容量を増大することにより、書き込み電圧Ｖpgm低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。
【００２４】
本発明の実施例１に係る不揮発性半導体記憶装置は、図２（ａ）,（ｂ）に示すような回路構成および素子断面構造を有する。メモリセルＭＣは側壁コントロールゲート型構造を有し、フローティングゲート（ＦＧ）８の両側をコントロールゲート（ＣＧ）２が挟む構成を有する。各コントロールゲート８には、図２（ａ）に示すように、コントロールゲート線ＣＧ０〜ＣＧ８が接続されている。このようなメモリセルＭＣを直列に接続して、ＮＡＮＤメモリセル列を構成している。このようなＮＡＮＤメモリセル列はビット線ＢＬｋ若しくはＢＬｋ＋１との間に選択ゲートトランジスタＳＧ１を備え、コントロールゲート線ＣＧ０〜ＣＧ８に平行に１本の選択ゲート線ＳＧＤが接続されている。また、このようなメモリセル列はソース線ＳＬとの間に選択ゲートトランジスタＳＧ２を備え、コントロールゲートＣＧ０〜ＣＧ８に平行に１本の選択ゲート線ＳＧＳが接続されている。メモリセル列は、ＣＧ８に隣接して接続される選択ゲートトランジスタＳＧ１を介して、ビット線ＢＬｋ若しくはＢＬｋ＋１に接続される。同様に、ＣＧ０に隣接して接続される選択ゲートトランジスタＳＧ２を介して、ソース線ＳＬに接続される。これらの選択ゲートトランジスタＳＧ１、ＳＧ２の各ゲートに対して選択ゲート線ＳＧＤ、ＳＧＳが配線されている。図２（ａ）より明らかなように、２本のＮＡＮＤメモリセル列は、ビット線側選択ゲートトランジスタＳＧ１を備えることによって、別々のビット線ＢＬｋ,ＢＬｋ＋１に接続され、各ビット線毎のビット線コンタクトＣＢを有する。図２（ｂ）に示すように、ＮＡＮＤメモリセル列のビット線ＢＬ側は、ビット線側選択ゲートトランジスタＳＧ１の選択ゲート６に接続された選択ゲート線ＳＧＤを介してビット線コンタクト領域１４に接続され、ＮＡＮＤメモリセル列のソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ２の選択ゲート４に接続された選択ゲート線ＳＧＳを介してソース線コンタクト領域１６に接続されている。メモリセル列に対して更に、このようなソース側選択ゲートトランジスタＳＧ１およびビット線側の選択ゲートトランジスタＳＧ２までをも含めた構成を「メモリセルユニット」と呼ぶことにする。図２（ａ）の構成は、メモリセル列がＮＡＮＤメモリセル構成に直列に接続されていることから、「ＮＡＮＤメモリセルユニット」と呼ぶことができる。従って、図２（ａ）の回路構成では、ＮＡＮＤメモリセルユニットが２列示された構成を有する。
【００２５】
図２（ｂ）の構造は、図２（ａ）の回路構成の内、１本のＮＡＮＤメモリセルユニット部分を模式的に表した断面構造に相当し、尚且つ、後述する図３（ｂ）の平面パターン図においてＩＶ−ＩＶ線に沿う模式的断面構造を表している。ｐウェル若しくはシリコン半導体基板２６内に形成されたｎ型拡散層１８はメモリセルトランジスタのソース領域若しくはドレイン領域であり、このソース領域若しくはドレイン領域に挟まれたチャネル領域上に形成されて第一のゲート絶縁膜３０を介して、フローティングゲート（ＦＧ）８が配置されている。
【００２６】
上記例では、ビット線側選択ゲート線が１本（ＳＧＤ）、ソース側選択ゲート線が１本（ＳＧＳ）の例を示したが、これに限るものではなく、ビット線側選択ゲート線の本数を２本としてもよく、更に本数を増やしても良い。ソース側選択ゲート線に関しても、１本に限ることは無く、２本であっても良く、更に、本数を増やしても良い。
【００２７】
図３（ａ）,（ｂ）は本発明の実施例１に係る不揮発性半導体記憶装置の模式的回路構成図と模式的平面パターン図を示す。図３（ａ）,（ｂ）はそれぞれ対応するように描かれており、ビット線コンタクトＣＢは１本のＮＡＮＤメモリセルユニットで１個ずつ有し、従って、ビット線ＢＬｋは１本のＮＡＮＤメモリセルユニットで１本ずつ配置する。図３（ｂ）のＩ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う素子断面構造は、それぞれ、図４（ａ）、図４（ｂ）、図４（ｃ）に示す通りである。更に、ＩＶ−ＩＶ線の沿う素子断面構造は図２（ｂ）に模式的に示された通りである。図４（ａ）より明らかなように、各ビット線毎にビット線コンタクトＣＢを配置する。尚、２本のＮＡＮＤメモリセルユニットで１本のビット線を共有する回路形式を採用することによって、ビット線コンタクトＣＢの数を減少させ、ビット線コンタクトＣＢ間のスペースに余裕をとることもできる。特に、微細な不揮発性半導体記憶装置においては、ビット線コンタクトＣＢの配置上、コンタクトホール間の寸法が微細なため、２本のＮＡＮＤメモリセルユニットで１本のビット線を共有する回路構成を採用しても良い。
【００２８】
図４（ｂ）から明らかなように、図３（ｂ）のＩＩ−ＩＩ線に沿う断面構造は、フローティングゲート（ＦＧ）８部分における断面構造である。トンネルゲート絶縁膜として動作する第一のゲート絶縁膜３０上にフローティングゲート（ＦＧ）８が配置されている。チャネル領域はｐウェル２６と共通領域であるが、素子分離領域２８によって挟まれて形成される。フローティングゲート（ＦＧ）８上には第二の絶縁膜３２が形成され、更に全体を第四の絶縁膜５２が覆っている。
【００２９】
図４（ｃ）から明らかなように、図３（ｂ）のＩＩＩ−ＩＩＩ線に沿う断面構造は、コントロールゲート（ＣＧ）２部分における断面構造である。ゲート間絶縁膜として機能する第三の絶縁膜４０上にコントロールゲート（ＣＧ）２が配置されている。ｎ型拡散層１８はメモリセルトランジスタのソース領域、ドレイン領域であるが、素子分離領域２８によって挟まれて形成される。コントロールゲート（ＣＧ）２上には金属シリサイド膜４９が形成され、更に全体を第四の絶縁膜５２が覆っている。尚、図４（ｂ）では、フローティングゲート８の側壁部に形成されるゲート間絶縁膜４０は、説明を簡単にするために省いている。また、図３（ｂ）に示されるソース線コンタクトＣＳは、ソース線ＳＬに対して電気的に共通に接続される。
【００３０】
本発明の実施例１に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図５に示すように、行方向に配列された複数本のＮＡＮＤメモリセルユニット２４と、コントロールゲート線ＣＧ０〜ＣＧｎと、選択ゲート線ＳＧＤ,ＳＧＳと、ビット線ＢＬ１,…,ＢＬｋ−１,ＢＬｋ,…,ＢＬｍと、ソース線ＳＬと、ビット線駆動回路１と、コントロールゲート線駆動回路２０と、選択ゲート線駆動回路２１と、ソース線駆動回路２２とから構成される。ＮＡＮＤメモリセルユニット２４は、図５の例では、ｎ個直列に接続されたメモリセルトランジスタと、コントロールゲート線ＣＧｎに隣接して配置される選択ゲート線ＳＧＤを備える１個のビット線側選択ゲートトランジスタＳＧ１,ｍと、コントロールゲート線ＣＧ０に隣接して配置される選択ゲート線ＳＧＳを備える１個のソース線側選択ゲートトランジスタＳＧ２,ｍとを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬｍ、ソース線ＳＬに接続している。また、図５において、例えば、２本のコントロールゲート線ＣＧｎ−ｋ＋１、ＣＧｎ−ｋに挟まれる全メモリセルトランジスタ２３によって、ページモードにおける１ページ分に相当するメモリセルの一行分を定義することもできる。
【００３１】
更に図５について詳細に説明する。ｎ個のメモリセルトランジスタＭＣ１．１〜ＭＣｎ.１が直列に接続されてＮＡＮＤメモリセル列（ＮＡＮＤストリング）を構成し、更にこのＮＡＮＤメモリセル列（ＮＡＮＤストリング）の端部においてビット線ＢＬ１側には、ビット線側選択ゲートトランジスタＳＧ１．１が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．１が接続され、それぞれビット線ＢＬ１及びソース線ＳＬにＮＡＮＤストリングを結合している。これらの選択ゲートトランジスタＳＧ１．１,ＳＧ２．１まで含めた構成がＮＡＮＤメモリセルユニットであることは前述の通りである。同様に、ｎ個のメモリセルトランジスタＭＣ１．ｋ−１〜ＭＣｎ.ｋ−１も直列に接続されてＮＡＮＤストリングを構成し、更にこのＮＡＮＤストリングの端部においてビット線ＢＬｋ−１側には、ビット線側選択ゲートトランジスタＳＧ１．ｋ−１が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．ｋ−１が接続され、それぞれビット線ＢＬ２及びソース線ＳＬにＮＡＮＤストリングを結合している。ソース線側選択ゲートトランジスタＳＧ２．１,ＳＧ２．ｋ−１,ＳＧ２．ｋ,ＳＧ２．ｍのゲートは選択ゲート線ＳＧＳに共通に接続され、ビット線側選択ゲートトランジスタＳＧ１．１,ＳＧ１．ｋ−１,ＳＧ１．ｋ,ＳＧ１．ｍのゲートは選択ゲート線ＳＧＤに共通に接続されている。これらの選択ゲート線ＳＧＤ, ＳＧＳによってＮＡＮＤストリングが選択される。ｎ個のメモリセルトランジスタＭＣ１．１〜ＭＣｎ.１、ｎ個のメモリセルトランジスタＭＣ１．ｋ−１〜ＭＣｎ.ｋ−１、ｎ個のメモリセルトランジスタＭＣ１．ｋ〜ＭＣｎ.ｋ、ｎ個のメモリセルトランジスタＭＣ１．ｍ〜ＭＣｎ.ｍのそれぞれのフローティングゲート８の側壁に層間絶縁膜４０を介して形成されるコントロール２には、コントロールゲート線ＣＧｎ,ＣＧｎ−１,…,ＣＧｎ−ｋ＋１,ＣＧｎ−ｋ,ＣＧｎ−ｋ−１,…,ＣＧ１,ＣＧ０がそれぞれ共通に接続されている。更に、ビット線ＢＬ１,ＢＬｋ−１,ＢＬｋ,ＢＬｍには、ビット線駆動回路１が接続され、コントロールゲート線ＣＧｎ,ＣＧｎ−１,…,ＣＧｎ−ｋ＋１,ＣＧｎ−ｋ,ＣＧｎ−ｋ−１,…,ＣＧ１,ＣＧ０には、コントロールゲート線（コントロールゲート線）駆動回路２０が接続され、選択ゲート線ＳＧＤ,ＳＧＳには、選択ゲート線駆動回路２１が接続され、ソース線ＳＬにはソース線駆動回路２２が接続されている。図５は４つのＮＡＮＤストリングを示しているが、更にビット線の延長する方向、及びコントロールゲート線の延長する方向に複数配列されていても良い。
【００３２】
本発明の実施例１に係る不揮発性半導体記憶装置のシステムブロック構成は、図６に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図５において説明した不揮発性半導体記憶装置を適用することができる。即ち、ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、側壁コントロール型のＮＡＮＤメモリセルユニットが行方向及び列方向にマトリックス状に配置され、コントロールゲート線ＣＧ０〜ＣＧｎ、ビット線ＢＬ１,…,ＢＬｋ−１,ＢＬｋ,…,ＢＬｍ、選択ゲート線ＳＧＤ,ＳＧＳ及びソース線ＳＬ等が配線されている。このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施例に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてコントロールゲートＣＧ０〜ＣＧｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のワード線、選択ゲート線が選択される。更に、ビット線制御回路３０１は昇圧
回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択されたＮＡＮＤセルユニットの列に供給する。尚、図６は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【００３３】
書き込みの場合、上記昇圧回路３１１において電源電圧から書き込み電圧Ｖpgm、中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等の電圧を発生させる。これらの電圧は、ロウデコーダ３１０を介して選択ブロックのコントロールゲート線ＣＧ０〜ＣＧｎ、選択ゲート線ＳＧＤ,ＳＧＳ、ソース線ＳＬに印加され、選択された側壁コントロールゲート型メモリセルトランジスタのコントロールゲート線ＣＧに対する書き込みが実効される。コントロールゲート線ＣＧに与える電圧に着目すると、選択された側壁コントロールゲート型メモリセルトランジスタの両側のコントロールゲート線には書き込み電圧Ｖpgmを与え、非選択のコントロールゲート線には、異なる中間電圧Ｖpassを印加することによって、非選択コントロールゲート線における、中間電圧Ｖpassによる弱い書き込みストレスを軽減する。
【実施例２】
【００３４】
本発明の実施例２に係る不揮発性半導体記憶装置のＳＢ書き込み方式を以下に説明する。
【００３５】
（ＳＢ書き込み方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った二本のコントロールゲートに同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ＳＢ書き込み方式を説明する。
【００３６】
ＳＢ書き込み方式とは、“１”データ書き込みの場合にＮＡＮＤメモリセルユニット内の全チャネル領域をフローティング状態として、コントロールゲート線からの容量結合によりチャネル電圧を昇圧する、書き込み時のチャネル電圧制御の方式であり、最も一般的である。以下に本発明の実施例２に係るＳＢ方式を具体的に説明する。図７はビット線ＢＬとソース線ＳＬに挟まれた１本のＮＡＮＤストリングの素子断面構造を模式的に表している。図７中には、図５においてｎ＝８とした場合に、本発明の実施例２に係る不揮発性半導体記憶装置として、ＳＢ書き込み方式のバイアス条件が示されている。即ち、コントロールゲート線ＣＧ０,ＣＧ１,ＣＧ２,ＣＧ３,ＣＧ４,ＣＧ５,ＣＧ６,ＣＧ７,ＣＧ８,ＣＧ９、選択ゲート線ＳＧＤ,ＳＧＳ、ソース線ＳＬ、ビット線ＢＬ与えられるバイアス関係が図７中に示されている。半導体基板２６内において、ビット線コンタクト領域１４とソース線コンタクト領域１６が形成され、８個のメモリセルトランジスタはソース領域若しくはドレイン領域を拡散層１８で直列に接続形成されている。ＳＢ書き込み方式は、前述の如く、“１”データ書き込みの場合にＮＡＮＤセルユニット内の全チャネル領域をフローティング状態として、コントロールゲート線ＣＧからの容量結合によりチャネル電圧Ｖchを昇圧する、書き込み時のチャネル電圧制御の方式である。従って、ＳＢ方式に関係する“１”書き込み時のチャネル領域は、フローティング状態になる。図７中において、選択ゲート４，６に対応する選択ゲートトランジスタＳＧ２，ＳＧ１のチャネル領域がカットオフされ、メモリセルトランジスタ部分の拡散層１８及びチャネル領域を、ビット線ＢＬ、ソース線ＳＬから電気的に絶縁される。
【００３７】
図７において、隣接するコントロールゲート線ＣＧiとコントロールゲート線ＣＧｊに挟まれるフローティングゲートを「ＦＧｉ,ｊ」と呼ぶことにする。またコントロールゲート線の本数は図７に示す９本に限定されるわけではない。１７本であっても良く、更に３３本、６５本、１２９本等であっても良いことはもちろんである。
【００３８】
コントロールゲート線ＣＧに書き込み電圧Ｖｐｇｍを印加する前に、ビット線ＢＬには“０”データ,“１”データに応じてＶｂｌ１,Ｖｂｌ２を与える。Ｖbl1としては、例えば０Ｖを、Ｖbl2としては、例えば１．２〜４．０Ｖの値を用いる。ビット線側選択ゲートトランジスタＳＧＤは、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖbl1を転送させるためにオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲート６が自動的にカットオフされるようにする。
【００３９】
即ち、ビット線側選択ゲート線ＳＧＤには、Ｖth_sgd(０)＜Ｖsgd＜Ｖbl2+Ｖth_sgd(Ｖbl2)を満たすゲート電圧Ｖsgdを印加する(Ｖth_sgdはビット線側選択ゲート６の閾値、()内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する)。通常、Ｖsgdとしては“１”書き込みのビット線電圧と同じ値(ここではＶbl2)が与えられることが多い。ソース側選択ゲート線ＳＧＳに与える電圧Ｖsgsとしては、ソース側選択ゲートトランジスタＳＧ２.１,ＳＧ２.ｋ−１,ＳＧ２.ｋ,ＳＧ２,ｍをカットオフさせるような電圧(例えば０Ｖ)を与える。この後、図７に示すように、書き込みを行うメモリセルトランジスタＡに隣接するコントロールゲート線ＣＧ３,ＣＧ４には同一の高い書き込み電圧Ｖpgmを、それ以外の非選択コントロールゲート線ＣＧ０〜ＣＧ２,ＣＧ５〜ＣＧ８にはＶpgmよりも低い中間電圧Ｖpass(例えば１０Ｖ)を与える。例えば、このときのＳＢ書き込み方式における電圧印加方法としては、図７に示すように、コントロールゲート線ＣＧ３,ＣＧ４に隣接するコントロールゲート線ＣＧ２,ＣＧ５にはＶpassL、更に隣接するコントロールゲート線ＣＧ１,ＣＧ６にはＶpassH,更に隣接するコントロールゲート線ＣＧ０,ＣＧ７にはＶpassH、更に隣接するコントロールゲート線ＣＧ０,ＣＧ７にはＶpassH、更に隣接するコントロールゲート線ＣＧ８にはＶpassHを与える。
【００４０】
“０”書き込みＮＡＮＤセルユニットではチャネル電圧がＶbl1に固定され、選択メモリトランジスタにおけるゲート絶縁膜に大きな電界が掛かり、フローティングゲート８に電子がトンネル注入される。一方、“１”書き込みでは、ＮＡＮＤセルユニット両端の２つの選択ゲートトランジスタＳＧ１，ＳＧ２がカットオフ状態になることにより、図７に示す全てのメモリセルトランジスタのチャネル及び拡散層１８が直列接続された状態でフローティングになる。これにより、チャネル及び拡散層１８の電圧は、コントロールゲート線ＣＧとの容量結合により、あるチャネル電圧Ｖchに昇圧され、これにより第一のゲート絶縁膜３０に掛かる電界が低減されてフローティングゲート８への電子の注入が抑えられる。
【００４１】
セルフブースト時のチャネル電圧Ｖchは、以下の一連の式で表されると考えられる。
【００４２】
Ｖch＝Ｖch_init＋
Ｃｒ１×(Ｖpass−Ｖthbk−Ｖch_init)＋
Ｃｒ２×(Ｖpgm−Ｖth−Ｖch_init)                                  (３)
Ｖch_init＝Ｖsgd−Ｖth_sgd                                          (４)
Ｃt＝Ｎ・Ｃch＋Ｎ・Ｃins                                        (５)
Ｃｒ１＝(Ｎ−１)×Ｃins/Ｃt                                  (６)
Ｃｒ２＝Ｃins/Ｃt                                                    (７)
但し、Ｖch_initはチャネル電圧の初期値、Ｖthは選択メモリセルトランジスタの閾値、Ｖthbkは非選択メモリセルトランジスタの閾値、Ｃｒ１はＶpassに掛かるブースト比、Ｃｒ２はＶpgmに掛かるブースト比、Ｃinsは１つのメモリトランジスタのコントロールゲートと半導体基板間容量、Ｃchは１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃtはブースト領域に結合した全容量、ＮはＮＡＮＤブースト領域に含まれるメモリトセルランジスタの数をそれぞれ示す。また、１つのメモリセルトランジスタのフローティングゲート（ＦＧ）８と半導体基板間容量をＣox、１つのメモリトランジスタにおいて、片方のコントロールゲート（ＣＧ）２とフローティングゲート（ＦＧ）８間の容量をＣonoとすると、Ｃins＝Ｃox・２Ｃono/（Ｃox＋２Ｃono）で表される。中間電圧Ｖpassのパルス電圧の印加時にコントロールゲート電圧Ｖcgが上昇してゆくと、Ｖthbk＋Ｖch_initに到達した時点で選択ゲートトランジスタからブースト領域(ＳＢ方式では、全メモリトランジスタのチャネル及び拡散層)が電気的に分離される。それまでにチャネルに転送される初期電圧がＶch_initである。(３)式によるとチャネル電圧Ｖchは、ブースト比Ｃｒ１及びＣｒ２を介して、それぞれＶpassとＶpgmと結合していることになる。(６),(７)式に示されるように、Ｃｒ２はＣｒ１の１/(Ｎ-１)と小さいため、チャネル電圧Ｖchがほとんど中間電圧Ｖpassによって決まるのが、ＳＢ方式の特徴である。
【００４３】
書き込み時、１つのフローティングゲート８に隣接するコントロールゲート線ＣＧ３，ＣＧ４に、例えば、同一の書き込電圧Ｖpgmが印加され、半導体基板２６が例えば０Ｖに設定される。この状態において、半導体基板２６からフローティングゲート８（ＦＧ３,４）に電荷が注入される。
【００４４】
側壁コントロールゲート型構造によれば、フローティングゲート８周辺の寄生容量を削減することができ、コントロールゲート２とフローティングゲート８間の容量を増大することにより、書き込み電圧Ｖpgmを低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる点は前述の通りである。一方、書き込み抑制状態の場合は、コントロールゲート２はフローティングゲート８だけではなく、拡散層１８とも容量Ｃdを介して結合している。このため、従来構造ではコントロールゲート２とフローティングゲート８間の容量結合のみでチャネル電位を昇圧していたのに対し、コントロールゲート２とフローティングゲート８との容量結合、及びコントロールゲート２と拡散層１８との容量結合でもチャネル電位を昇圧させることができる。従って、従来と同じＶpass電位を用いても、チャネル電位をより高く昇圧することができる。従って、Ｖpass自身によるストレスを増大させずに書き込み抑制時のチャネル電位を昇圧することができる。
【００４５】
２つのコントロールゲート２に同一の電圧を供給して１つのフローティングゲート８を駆動する場合と、２つのコントロールゲート２に異なる電位を供給する場合を比較する。
【００４６】
図１の側壁コントロールゲート構造を有するメモリセルトランジスタにおいて、両側のコントロールゲート２に電圧Ｖcgを与える場合に、フローティングゲート８に印加される電圧Ｖfgは次式で表される。
【００４７】
Ｖfg＝Ｃｒ×（Ｖcg−Ｖt＋Ｖt0）                                （８）
Ｃｒ＝２Ｃono／（２Ｃono＋Ｃox）                                        （９）
ここで、Ｃono：Ｃoxを１．５：１とし、Ｖcgとして充分に高い書き込み電圧Ｖpgmを与え、メモリセルトランジスタの閾値電圧Ｖtを０Ｖ、フローティングゲートに電荷がまったく入っていない場合の閾値電圧（中性閾値電圧）Ｖt0を０Ｖとすると、
Ｖfg＝０．７５×Ｖpgm                                          （１０）
で表すことができる。
【００４８】
一方、片側のコントロールゲート２にのみＶpgmを与え、他方の側に０Ｖを与える場合には、
Ｖfg＝０．３７５×Ｖpgm                                                （１１）
で表すことができる。
【００４９】
このように、２つのコントロールゲートの内、片方の電位を変化させることによって、容量比を大幅に制御することができる。
【００５０】
図７を用いて、上記特性を利用したＳＢ方式のデータ書き込みの例を説明する。図７において、書き込みメモリセルＡのフローティングゲート８（ＦＧ３,４）の両側のコントロールゲート線ＣＧ３、ＣＧ４にはＶpgmが印加されている。上記仮定を用いると、書き込みメモリセルＡのフローティングゲート８（ＦＧ３,４）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルに隣接している２つのコントロールゲート線ＣＧ３，ＣＧ４の更に隣りのコントロールゲート線ＣＧ２,ＣＧ５には、低レベルの中間電圧としてＶpassL（例えば、０Ｖ）が印加されている。このため、書き込みメモリセルＡに隣接しているセルのフローティングゲート８（ＦＧ４,５,ＦＧ２,３）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ４,５,ＦＧ２,３）による隣接メモリセルへの電界ストレスは、選択セルＡのフローティングゲート（ＦＧ３,４）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ１,ＣＧ６には、電位の転送、或いはチャネル電位を昇圧するための所定のＶpassHが印加されている。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例２によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【００５１】
図５において、ｎ＝１７の場合、即ち、１６個の側壁コントロールゲート構造のメモリセルトランジスタが直列に接続されてＮＡＮＤメモリセルユニットを構成する場合を考える。１個のメモリセルトランジスタを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭの１６ＮＡＮＤセルにおいて、ＳＢ書き込み方式により、“１”書き込みを行う。このときのブーストされたチャネル電位Ｖboostは、
Ｖboost＝
１６Ｃch・Ｖboost_init／(１６Ｃins+１６Ｃch+１７Ｃd)
＋（１５Ｃins＋１５Ｃd）・（Ｖpass−Ｖthbk）／(１６Ｃins＋１６Ｃch＋１７Ｃd)
＋(Ｃins＋２Ｃd)・（Ｖpgm−Ｖthbk）／(１６Ｃins＋１６Ｃch＋１７Ｃd)                                                                                    （１２）
で表すことができる。ここで、Ｃinsは前述の如く、
Ｃins＝Ｃox・Ｃｒ
＝２Ｃox・Ｃono／（Ｃox＋２Ｃono）                                  （１３）
で表される。
【００５２】
但し、Ｃchはチャネルと半導体基板間の容量、Ｖthbkはコントロールゲートからみたセルのしきい値、Ｖboost_initはチャネルの初期充電時の電位を表す。それ以外の変数は図１中に示されている通りである。尚、（１２）式は、その導出過程において、ＶpassL,ＶpassHは考慮していない。Ｖpgmが掛かるコントロールゲート以外は、全てＶpassが掛かっているという簡単な前提で導出した式である。
【００５３】
図２９に示した従来のスタックゲート型メモリセルトランジスタが１６個直列に接続されてＮＡＮＤメモリセルユニットを構成した場合において、“１”書き込み時における、ブーストされたチャネル電位Ｖboostは
Ｖboost＝
Ｃch・Ｖboost_init／(Ｃins＋Ｃch)
＋１５Ｃins・（Ｖpass−Ｖthbk）／(１６Ｃins＋１６Ｃch)
＋Ｃins・（Ｖpgm−Ｖthbk）／(１６Ｃins＋１６Ｃch)                                                                                        （１４）
で表される。尚、従来セル構造では、Ｃins＝Ｃox・Ｃono/（Ｃox＋Ｃono）で表される。
【００５４】
（１３）式と（１４）式を比較すると明らかなように、Ｖboost_init、Ｖpgmが等しいときは、同じ値のブーストされたチャネル電位Ｖboostを得るためには、本発明の不揮発性半導体記憶装置に適用される側壁コントロールゲート構造の方がスタックゲート型メモリセル構造に比べ、Ｖpassの値を下げることができる。
【００５５】
例えば、Ｖboost_init＝１.５Ｖ、Ｖthbk＝−３Ｖ、Ｃins：Ｃch：Ｃd＝１:１:１とすると、スタックゲート型メモリセル構造において、Ｖpgm＝２０Ｖ、Ｖpass＝１０Ｖ掛けたときと同じ大きさのＶboostを得るには、Ｖpgm＝２０Ｖで、Ｖpass＝６．２５Ｖとなる。従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおけるＶpassによる誤書き込みストレスを大きく低減することが可能である。
【００５６】
図５において、ｎ＝３２の場合、即ち、３２個の側壁コントロールゲート構造のメモリセルトランジスタが直列に接続されてＮＡＮＤメモリセルユニットを構成する場合を考える。１個のメモリセルトランジスタを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭの３２ＮＡＮＤセルにおいて、ＳＢ書き込み方式により、“１”書き込みを行う。このときのブーストされたチャネル電位Ｖboostは
Ｖboost＝
３２Ｃch・Ｖboost_init／(３２Ｃins＋３２Ｃch＋３３Ｃd)
＋（３１Ｃins＋３１Ｃd）・（Ｖpass−Ｖthbk）／(３２Ｃins＋３２Ｃch＋３３Ｃd)
＋(Ｃins＋２Ｃd)・（Ｖpgm−Ｖthbk）／(３２Ｃins＋３２Ｃch＋３３Ｃd)                                                                            （１５）
で表される。
【００５７】
図５において、ｎ＝ｋの場合、即ち、ｋ個の側壁コントロールゲート構造のメモリセルトランジスタが直列に接続されてＮＡＮＤメモリセルユニットを構成する場合を考える。１個のメモリセルトランジスタを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭのｋＮＡＮＤセルにおいて、ＳＢ書き込み方式により、“１”書き込みを行う。このときのブーストされたチャネル電位Ｖboostは
Ｖboost＝
ｋ・Ｃch・Ｖboost_init／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]
＋（ｋ−１）・（Ｃins＋Ｃd）・（Ｖpass−Ｖthbk）／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]
＋(Ｃins＋２Ｃd)・（Ｖpgm−Ｖthbk）／[ｋ・Ｃins＋ｋ・Ｃch＋（ｋ＋１）・Ｃd]                                                                    （１６）
で表される。
【００５８】
（１６）式が一般式である。ＮＡＮＤセルユニットを構成するメモリセルトランジスタの数は８個,１６個に限らず、３２個であっても或いは６４個、１２８個であっても良いことから、（１６）式の一般式において、ブーストされたチャネル電位Ｖboost及びＶpassの値を把握することができる。
【実施例３】
【００５９】
本発明の実施例３に係る不揮発性半導体記憶装置のＬＳＢ書き込み方式を以下に説明する。
【００６０】
（ＬＳＢ書き込み方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った二本のコントロールゲートに同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ＬＳＢ書き込み方式を説明する。
【００６１】
ＬＳＢ方式とは、選択されたメモリセルトランジスタの両隣のメモリセルトランジスタをカットオフさせ、選択されたメモリセルトランジスタのチャネル及び拡散層のみを他から電気的に切り離しフローティング状態にして、昇圧するチャネル電圧制御方式である。ＬＳＢ方式は、ソース線ＳＬ側のコントロールゲート線ＣＧ０,ＣＧ１…から順番に書き込みを行うシーケンシャル書き込みを通常用いる。ＬＳＢ方式により、ＳＢ方式よりも高いチャネル電圧を実現できる。具体的には、選択されたメモリセルトランジスタのコントロールゲート線ＣＧｋ,ＣＧｋ＋１には書き込み電圧Ｖpgmを、その両隣のメモリセルトランジスタのコントロールゲート線ＣＧｋ−２,ＣＧｋ−１,ＣＧｋ＋２, ＣＧｋ＋３にはカットオフさせることを目的とした低い電圧、即ちカットオフ電圧Ｖcutoff(例えば０Ｖ)を与え、それ以外の非選択コントロールゲート線には、例えば、書き込み電圧Ｖpgmとカットオフ電圧Ｖcutoffの中間の中間電圧Ｖpassを与える。先のセルフブースト時のチャネル電圧Ｖchに関係する（３）式乃至（７）式に即して考えてみると、ＬＳＢ方式ではブーストされるメモリトランジスタ数は１になるため(Ｎ＝１)、ブースト比はＣｒ２＝Ｃins/(Ｃch＋Ｃins)となりＳＢ方式よりも大きくなる。なお且つ、ブースト比Ｃｒ２に書き込み電圧Ｖpgmが掛かるために、(３)式の第３項が非常に大きくなり(第２項は零)、到達チャネル電圧はＳＢ方式よりも大きくなる。
【００６２】
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭの１６ＮＡＮＤセルにおいて、ＬＳＢ書き込み方式を説明する。本発明の実施例３に係る不揮発性半導体記憶装置として、ＬＳＢ書き込み方式は、図８に示すようなバイアス条件に設定される。図８において、書き込みメモリセルＡに対してその両側にカットオフするメモリセルＢ及びメモリセルＣを設定する。書き込みメモリセルＡのフローティングゲート８（ＦＧ３,４）の両側のコントロールゲートＣＧ３、ＣＧ４にはＶpgmが印加されている。上記仮定を用いると、書き込みメモリセルＡのフローティングゲート８（ＦＧ３,４）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルに隣接している２つのコントロールゲート線ＣＧ３，ＣＧ４の更に隣りのコントロールゲート線ＣＧ２,ＣＧ５には、カットオフ電圧としてＶcutoff(例えば０Ｖ)が印加され、２つのコントロールゲート線ＣＧ２，ＣＧ５の更に隣りのコントロールゲート線ＣＧ１,ＣＧ６にもＶcutoff(例えば０Ｖ)が印加されている。このようなバイアス条件の設定によって、メモリセルＢ及びメモリセルＣはカットオフされる。このため、書き込みメモリセルＡに隣接しているメモリセルのフローティングゲート８（ＦＧ４,５及びＦＧ２,３）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ４,５及びＦＧ２,３）による隣接メモリセルへの電界ストレスは、選択セルＡのフローティングゲート（ＦＧ３,４）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ０,ＣＧ７には、電位の転送、或いはチャネル電位を昇圧するための所定のＶpassHが印加されている。更に離れたコントロールゲート線ＣＧ８には、所定のＶpassLが印加されている。実際のデバイス動作時には、書き込み特性、カットオフ特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲート電位が適切に組み合わされる。実施例３によれば、１つのフローティングゲートに隣接する２つのコントロールゲート線の電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【実施例４】
【００６３】
本発明の実施例４に係る不揮発性半導体記憶装置のＥＡＳＢ書き込み方式を以下に説明する。
【００６４】
（ＥＡＳＢ書き込み方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ＥＡＳＢ書き込み方式を説明する。
【００６５】
ＥＡＳＢ方式とは、選択されたメモリセルトランジスタのソース線ＳＬ側に隣接するメモリセルトランジスタのコントロールゲート線ＣＧｋ−２,ＣＧｋ−１には低いカットオフ電圧Ｖcutoffを与えてカットオフさせ、選択されたメモリセルトランジスタのコントロールゲート線ＣＧｋ,ＣＧｋ＋１には書き込み電圧Ｖpgmを印加し、上記以外の非選択コントロールゲート線には中間電圧Ｖpassを印加するチャネル電圧制御方式である。ＥＡＳＢ方式は、先に述べたソース線ＳＬ側のコントロールゲート線ＣＧ０,ＣＧ１…から順番に書き込みを行うシーケンシャル書き込みを前提としている。この場合、図９に示すようにブーストされる領域は、選択されたメモリセルトランジスタＤ及びそれよりもビット線ＢＬ側に位置するメモリセルトランジスタに限定される。シーケンシャル書き込みのためブーストされる領域のメモリセルトランジスタは全て消去状態になっており、先の(３)式における第２項が十分大きくなるため、ＳＢ方式よりも高いチャネル電圧が得られるのが利点である。
【００６６】
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭの８ＮＡＮＤセルにおいて、ＥＡＳＢ書き込み方式を説明する。本発明の実施例４に係る不揮発性半導体記憶装置として、ＥＡＳＢ書き込み方式は、図９に示すようなバイアス条件に設定される。図９において、書き込みメモリセルＤに対してそのソース線ＳＬ側に隣接するカットオフするメモリセルＥを設定する。書き込みメモリセルＤのフローティングゲート８（ＦＧ４,５）の両側のコントロールゲート線ＣＧ４、ＣＧ５にはＶpgmが印加されている。上記仮定を用いると、書き込みメモリセルＤのフローティングゲート８（ＦＧ４,５）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルＤに対してソース線ＳＬ側に隣接しているメモリセルＥの２つのコントロールゲート線ＣＧ２，ＣＧ３には、カットオフ電圧としてＶｃｕｔｏｆｆ(例えば０Ｖ)が印加される。このようなバイアス条件の設定によって、メモリセルＥはカットオフされる。カットオフされたメモリセルＥよりもソース線ＳＬ側に位置するコントロールゲート線ＣＧ１,ＣＧ０にはハイレベルの中間電圧ＶpassHを印加して、メモリセルＥよりソース側のチャネル電位を昇圧し、メモリセルＥのカットオフを補助する。更に書き込みメモリセルＤのコントロールゲート線ＣＧ５に隣接するコントロールゲート線ＣＧ６にはローレベルの中間電圧ＶpassLを与える。
【００６７】
このため、書き込みメモリセルＤに隣接しているメモリセルのフローティングゲート８（ＦＧ３,４及びＦＧ５,６）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ３,４,及びＦＧ５,６）による隣接メモリセルへの電界ストレスは、選択セルＤのフローティングゲート（ＦＧ４,５）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ７にはハイレベルの中間電圧ＶpassHを与え、更に隣接するコントロールゲート線ＣＧ８にもハイレベルの中間電圧ＶpassHを与えている。電位の転送、或いはチャネル電位を昇圧するためである。実際のデバイス動作時には、書き込み特性、カットオフ特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例４によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【実施例５】
【００６８】
本発明の実施例５に係る不揮発性半導体記憶装置の別のＥＡＳＢ書き込み方式を以下に説明する。
【００６９】
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、別のＥＡＳＢ書き込み方式を説明する。
【００７０】
上述のＬＳＢ方式,ＥＡＳＢ方式はチャネル電圧のブースト効率を高めることによって、高いチャネル電圧を得る方式である。ところが、ブースト効率という観点では、もはやＬＳＢ方式以上の効果を得ることは難しく、さらに高いチャネル電圧を実現するためには、別のアプローチが必要となる。
【００７１】
どんなチャネル電圧制御方式を採用するにせよ、まず初期充電をビット線側選択ゲートトランジスタＳＧ１を通して行う。この初期充電について、ＳＢ方式を例にとり説明する。まず、中間電圧Ｖpass、書き込み電圧Ｖpgmのパルスを印加する前の状態を考える。“１”書き込みＮＡＮＤセルユニットではビット線にＶbl、ビット線側選択ゲート線ＳＧＤにはＶsgdを印加する。例えば、ＶsgdはＶblと同じ値を用いる。このようなバイアス関係においては、ビット線側選択ゲートトランジスタＳＧ１のソース線側拡散層電圧がＶsgd−Ｖth_sgd以下の場合は、ビット線側選択ゲートトランジスタＳＧ１に連なる消去状態のメモリセルトランジスタのから電子が引き出されビット線ＢＬへ排出され、その結果このチャネル領域及び拡散層１８の領域は正に帯電している。次に、中間電圧Ｖpass,書き込み電圧Ｖpgmのパルスが立ち上がる過程において、書き込み状態の領域のメモリセルトランジスタがオンしたとする。このとき、全メモリセルトランジスタのチャネル及び拡散層１８が直列接続された状態となる。従って、全チャネル領域内の電子の移動が可能となり、電子の一部はこの時点で排出される。ビット線側選択ゲートトランジスタＳＧ１はチャネル領域の電圧がＶsgd−Ｖth_sgdに到達した時点でカットオフするため、それ以降は全チャネル領域及び拡散層１８が一体化した状態でコントロールゲート線に印加される電圧との容量結合により昇圧されてゆく。上記の考察より、ＳＢ方式においては初期電圧の転送は書き込みメモリセルにＶpgmが印加された時点近傍で起こる。初期電圧を、Ｖch_init(＝Ｖsgd−Ｖth_sgd)とし、書き込みメモリセルにＶpgmが印加された時点ではメモリセルトランジスタのフローティングゲート（ＦＧ）電圧が初期電圧を完全に転送するためにＶfg_init＝Ｖfgth＋Ｖch_init(Ｖfgthはフローティングゲートからみたメモリトランジスタの閾値)になっていることを考慮すると、このとき、チャネル内の電荷量Ｑchは、Ｎ＝１６の場合を例にとると、次式で表される。
【００７２】
Ｑch＝１６Ｃox・(Ｖch_init−Ｖfg_init)＋１６Ｃch・Ｖch_init
=−１６Ｃox・Ｖfgth＋１６Ｃch・Ｖch_init                              (１７)
即ち、チャネル内には、電荷量Ｑchが充電され、接合リーク等が十分に小さければ、上記時点を過ぎてもこの電荷は保持される。
【００７３】
これに対し、中間電圧Ｖpass,書き込み電圧Ｖpgmのパルス印加前にこのチャネル内の電荷量Ｑchを増加させることが出来れば、
ΔＶch＝ΔＱch/Ｃt                                                    (１８)
に従ってチャネル電圧を増加させることが出来る。
【００７４】
本発明の実施例５に係る不揮発性半導体記憶装置として、別のＥＡＳＢ書き込み方式は、図１０に示すようなバイアス条件に設定される。図１０において、書き込みメモリセルＤに対してそのソース線ＳＬ側に隣接するカットオフするメモリセルＥを設定する。書き込みメモリセルＤのフローティングゲート８（ＦＧ４,５）の両側のコントロールゲート線ＣＧ４、ＣＧ５にはＶpgmが印加されている。上記仮定を用いると、書き込みメモリセルＤのフローティングゲート８（ＦＧ４,５）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルＤに対してソース側に隣接しているメモリセルＥの２つのコントロールゲート線ＣＧ２，ＣＧ３には、カットオフ電圧としてＶcutoff(例えば０Ｖ)が印加される。このようなバイアス条件の設定によって、メモリセルＥはカットオフされる。カットオフされたメモリセルＥよりもソース線ＳＬ側に位置するコントロールゲート線ＣＧ１,ＣＧ０にはハイレベルの中間電圧ＶpassH1を印加して、メモリセルＥよりソース側のチャネル電位を昇圧し、メモリセルＥのカットオフを補助する。更に書き込みメモリセルＤのコントロールゲート線ＣＧ５に隣接するコントロールゲート線ＣＧ６にはローレベルの中間電圧ＶpassL2を与える。
【００７５】
このため、書き込みメモリセルＤに隣接しているメモリセルのフローティングゲート８（ＦＧ３,４及びＦＧ５,６）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ３,４及びＦＧ５,６）による隣接メモリセルへの電界ストレスは、選択メモリセルＤのフローティングゲート（ＦＧ４,５）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ７にはハイレベルの中間電圧ＶpassH2を与え、更に隣接するコントロールゲート線ＣＧ８にもハイレベルの中間電圧ＶpassH2を与えている。電位の転送、或いはチャネル電位を昇圧するためである。実際のデバイス動作時には、書き込み特性、カットオフ特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例５によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【００７６】
書き込みメモリセルＤのコントロールゲート線ＣＧ４,ＣＧ５に対してＶpgmを印加し、カットオフするメモリセルＥのコントロールゲート線ＣＧ２,ＣＧ３に対して０Ｖを印加する点は、実施例４と同様である。実施例４と異なる点は、書き込みメモリセルＤに関係するコントロールゲート線ＣＧ４,ＣＧ５およびカットオフするメモリセルＥに関係するコントロールゲート線ＣＧ２,ＣＧ３以外のコントロールゲート線に対して印加する電圧の値にある。即ち、カットオフするメモリセルＥよりもソース線ＳＬ側のコントロールゲート線に対しては、ハイレベルの中間電圧ＶpassHよりも更に高い中間電圧ＶpassH1を印加している。又、書き込みメモリセルＤに隣接するコントロールゲート線ＣＧ６には、ローレベルの中間電圧ＶpassLよりも更に低い中間電圧ＶpassL2を印加している。更にビット線ＢＬ側のコントロールゲート線ＣＧ７,ＣＧ８にはハイレベルの中間電圧ＶpassHに比べて低めに設定した中間電圧ＶpassH2を印加している。即ち、ＶpassH1＞ＶpassH,ＶpassL2＜ＶpassLおよびＶpassH2＜ＶpassHなる大小関係が成立している。例えば、シーケンシャル書き込みでは、書き込みメモリセルよりもビット線ＢＬ側のメモリセルは常に消去状態にあるため、相対的に低い中間電圧を与え、書き込みメモリセルよりもソース線ＳＬ側のメモリセルトランジスタには相対的に高い中間電圧を与える。消去状態のメモリセルトランジスタはブースト効果が大きいため、中間電圧を低めに設定してもＶpgmストレスは大幅に悪化することはない。従って、Ｖpassストレス低減の効果によって、全体として誤書き込みが低減される。
【実施例６】
【００７７】
本発明の実施例６に係る不揮発性半導体記憶装置のＳＢシーケンシャル書き込み方式を以下に説明する。
【００７８】
（ＳＢシーケンシャル書き込み方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ＳＢシーケンシャル書き込み方式を説明する。シーケンシャル書き込み方式とは、ソース線ＳＬ側のメモリセルから順番に書き込みを行なう書き込み方式である。シーケンシャル書き込み方式をＳＢ書き込み方式に組み合わせた書き込み方式が本発明の実施例６に係る不揮発性半導体記憶装置に相当する。ＳＢシーケンシャル書き込み方式は、図１１若しくは図１２に示すようなバイアス条件に設定される。
【００７９】
図１１において、書き込みメモリセルＡのフローティングゲート８（ＦＧ１２）の両側のコントロールゲート線ＣＧ１、ＣＧ２にはＶpgmが印加されている。上記（１０）,（１１）式の仮定を用いると、書き込みメモリセルＡのフローティングゲート８（ＦＧ１,２）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルに隣接している２つのコントロールゲート線ＣＧ１，ＣＧ２の更に隣りのコントロールゲート線ＣＧ０,ＣＧ３には、低レベルの中間電圧としてＶpassL1（例えば、０Ｖ）が印加されている。このため、書き込みメモリセルＡに隣接しているセルのフローティングゲート８（ＦＧ０,１及びＦＧ２,３）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ０,１及びＦＧ２,３）による隣接メモリセルへの電界ストレスは、選択セルＡのフローティングゲート（ＦＧ１,２）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ４〜ＣＧ８には、電位の転送、或いはチャネル電位を昇圧するための所定のＶpassH1が印加されている。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例２によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【００８０】
図１２において、書き込みメモリセルＡのフローティングゲート８（ＦＧ６,７）の両側のコントロールゲート線ＣＧ６、ＣＧ７にはＶpgmが印加されている。上記（１０）,（１１）式の仮定を用いると、書き込みメモリセルＡのフローティングゲート８（ＦＧ６,７）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルに隣接している２つのコントロールゲート線ＣＧ６，ＣＧ７の更に隣りのコントロールゲート線ＣＧ５,ＣＧ８には、低レベルの中間電圧としてＶpassL2（例えば、０Ｖ）が印加されている。このため、書き込みメモリセルＡに隣接しているセルのフローティングゲート８（ＦＧ５,６及びＦＧ７,８）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ５,６及びＦＧ７,８）による隣接メモリセルへの電界ストレスは、選択セルＡのフローティングゲート（ＦＧ６,７）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルから更に離れたコントロールゲート線ＣＧ４〜ＣＧ０には、電位の転送、或いはチャネル電位を昇圧するための所定のＶpassH2が印加されている。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例６によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。特に、図１２に示すバイアス条件においては、最後の３、４セルを書き込むときに、中間電圧Ｖpassを上昇させている。即ち、ＶpassH2＞ＶpassH1およびＶpassL2＞ＶpassL1と設定して、ビット線ＢＬ側に近いメモリセルに書き込みを実行する際に、中間電圧Ｖpassの値を上昇させている。
【００８１】
ＳＢ書き込み方式の場合、チャネル電圧Ｖｃｈは中間電圧Ｖpassを上昇する程大きくなるため、Ｖpgmストレスの特性は中間電圧Ｖpassの上昇と共に、減少する傾向を示す。一方、Ｖpassストレスは、Ｖpassに比例して閾値電圧が増加するような特性になる。即ち、Ｖpgmストレス、Ｖpassストレスの曲線は、Ｖpassに対して相反する特性を示し、交点を持つ。両ストレスを最小化するために、この交点近くのＶpass値を使用しても良い。また、この交点の閾値電圧が低いほど書き込み特性が良好であることを意味する。ここでは、ＳＢ方式について説明したが、ＬＳＢ方式及びＥＡＳＢ方式についても基本的な傾向は同様である。但し、Ｖpassストレス特性はＳＢ書き込み方式と同様の傾向を示すが、ＶpgmストレスはＳＢ方式よりも小さくなるため、誤書き込みストレスは減少する傾向となる。
【００８２】
ＶpgmストレスのＮＡＮＤセルユニット内位置依存性を、シーケンシャル書き込みとランダム書き込みの場合で比較する。ランダム書き込みの場合には、ＶpgmストレスはＮＡＮＤセルユニット内のメモリセルトランジスタに位置に依らず、一定である。シーケンシャル書き込みの場合、選択コントロールゲート線よりもビット線ＢＬ側のメモリセルトランジスタは常に消去状態であるから、ビット線から離れたメモリセルトランジスタほど、Ｖpgmストレスが小さくなる。Ｖpgmストレスを低減するためには、高い中間電圧Ｖpassある。しかし、シーケンシャル書き込みの場合、高い中間電圧Ｖpassが必要なのは、ビット線ＢＬ側から幾つかのメモリセルトランジスタのみである。従って、ビット線から離れたコントロールゲート線を書き込み場合には、Ｖpgmストレスを大幅に悪化させない程度で、中間電圧Ｖpassを低く設定することが可能である。このことは即ち、全てのコントロールゲート線を選択して書き込む時の総和で定義されるＶpassストレスを下げられることを意味する。
【００８３】
選択されたコントロールゲート線の位置がビット線ＢＬに近いときに、非選択ゲート線に複数の異なる中間電圧Ｖpassのうちの高い電圧を与え、選択されたコントロールゲート線の位置がビット線ＢＬから遠いときに、非選択コントロールゲート線に複数の異なる中間電圧の内、低い電圧を与えることが、本発明の実施例６に係る不揮発性半導体記憶装置のＳＢシーケンシャル書き込み方式の特徴である。
【実施例７】
【００８４】
本発明の実施例７に係る不揮発性半導体記憶装置の別のＳＢ書き込み方式を以下に説明する。
【００８５】
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、別のＳＢ書き込み方式を説明する。本発明の実施例７に係る不揮発性半導体記憶装置として、ＳＢ書き込み方式の変形例は、図１３に示すようなバイアス条件を設定する。図１３において、書き込みメモリセルＡのフローティングゲート８（ＦＧ４,５）の両側のコントロールゲート線ＣＧ４、ＣＧ５には書き込み電圧Ｖpgmが印加されている。上記（１０）,（１１）式の仮定を用いると、書き込みメモリセルＡのフローティングゲート８（ＦＧ４,５）には０．７５Ｖpgmの電位が印加されている。又、書き込みメモリセルに隣接している２つのコントロールゲート線ＣＧ４，ＣＧ５の更に隣りのコントロールゲート線ＣＧ３,ＣＧ６には、低レベルの中間電圧としてＶpassL (０Ｖ)が印加されている。このため、書き込みメモリセルＡに隣接しているセルのフローティングゲート８（ＦＧ３,４及びＦＧ５,６）には、０．３７５Ｖpgmの電位が印加されている。従って、フローティングゲート８（ＦＧ３,４及びＦＧ５,６）による隣接メモリセルへの電界ストレスは、選択セルＡのフローティングゲート（ＦＧ４,５）による隣接セルへの電界ストレスに比べて、１／２となり、誤書き込みを抑制することができる。上記メモリセルＡから更に離れたコントロールゲート線ＣＧ２,ＣＧ７にはＶpgmが印加されている。上記コントロールゲート線ＣＧ２,ＣＧ７に隣接するコントロールゲート線ＣＧ１,ＣＧ８には、低レベルの中間電圧としてＶpassL（例えば、０Ｖ）が印加されている。上記コントロールゲートＣＧ１に隣接するコントロールゲートＣＧ０には、Ｖpgmが印加されている。上記説明から明らかなように、書き込みメモリセルＡの両側に等距離にあるコントロールゲート線に対しては同一の電圧を印加している。しかも、高電圧のＶpgmと低電圧のＶpassL（例えば、０Ｖ）を交互に印加している。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性等を考慮し、コントロールゲートの電位が適切に組み合わされる。実施例７によれば、１つのフローティングゲートに隣接する２つのコントロールゲートの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避することができる。
【００８６】
実施例７においては、ＳＢ書き込み方式を例として説明したが、ＬＳＢ書き込み方式、ＥＡＳＢ書き込み方式においても適用可能である。
【実施例８】
【００８７】
本発明の実施例８に係る不揮発性半導体記憶装置の読み出し方式を以下に説明する。
【００８８】
（読み出し方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、読み出し方式を説明する。
【００８９】
本発明の実施例８に係る不揮発性半導体記憶装置として、読み出し方式は、図１４に示すようなバイアス条件を設定する。図１４において、読み出しメモリセルＩのフローティングゲート８（ＦＧ３,４）に隣接する２つのコントロールゲート線ＣＧ３,ＣＧ４には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定し、（１０）,（１１）式において説明した仮定を用いると、読み出しメモリセルＩのフローティングゲート８（ＦＧ３,４）には０Ｖの電位が与えられる。一方、読み出しメモリセルＩに隣接する２つのコントロールゲート線ＣＧ３,ＣＧ４の更に隣りのコントロールゲート線ＣＧ２,ＣＧ５には、セル電流を流すための電位ＶreadHが印加されている。ＶreadHは、読み出しメモリセルＩに接続されている非選択メモリセルの影響を除き、読み出しメモリセルＩの閾値電圧を判定するために適切な電位に設定されていることが望ましい。更に、コントロールゲート線ＣＧ２,ＣＧ５に隣接するコントロールゲート線ＣＧ１,ＣＧ６にもＶpassLが印加され、コントロールゲート線ＣＧ１,ＣＧ６に隣接するコントロールゲート線ＣＧ０,ＣＧ７にもＶpassLが印加され、コントロールゲート線ＣＧ７に隣接するコントロールゲート線ＣＧ８にもＶpassLが印加されている。
【００９０】
本発明の実施例８では、読み出しメモリセルＩの両側に配置された２つのコントロールゲート線ＣＧ３,ＣＧ４が、読み出し電圧Ｖwlになったメモリセルのみ閾値電圧が判定され、２つのコントロールゲート線ＣＧ３,ＣＧ４の電位が上記と異なる組み合わせとなったメモリセルは、記憶されたデータに拘わらずオン状態となるように設定されている。ＮＡＮＤ型ＥＥＰＲＯＭの読み出しは、上述したように選択されたメモリセル以外のメモリセルトランジスタはオン状態にしなければならない。充分なセル電流を得るためには、拡散層１８に充分な電荷を供給する必要がある。従来型構造では、拡散層１８へ不純物を注入して電荷を供給してきた。しかし、セル電流の確保と不純物の拡散によるショートチャネル効果の劣化とは、微細化に伴い相反する。本発明の実施例８によれば、コントロールゲートＣＧと拡散層１８との間に容量結合Ｃｄが存在しているため、非選択コントロールゲート線に電位を供給することによって、コントロールゲートＣＧの下の拡散層１８の反転を補助することができる。従って、読み出し時のみ、かつコントロールゲートＣＧの制御範囲のみに電荷を供給することができる。
【００９１】
コントロールゲートＣＧと半導体基板間に形成された絶縁膜の厚さと、読み出し時の非選択コントロールゲートＣＧの電位は、次の条件を満足するように設定される。即ち、拡散層１８への不純物の注入量を抑制し、セルトランジスタのショートチャネル効果の劣化を抑制すること、読み出し時にコントロールゲートＣＧに適切な電位を与えて所望のセル電流が得られること、これらを同時に満足するように設定されていることが望ましい。
【実施例９】
【００９２】
本発明の実施例９に係る不揮発性半導体記憶装置の別の読み出し方式を以下に説明する。
【００９３】
（読み出し方式）
１個のセルを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、別の読み出し方式を説明する。
【００９４】
本発明の実施例９に係る不揮発性半導体記憶装置として、別の読み出し方式は、図１５に示すようなバイアス条件を設定する。図１５において、読み出しメモリセルＩのフローティングゲート８（ＦＧ３,４）に隣接する２つのコントロールゲート線ＣＧ３,ＣＧ４には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定し、（１０）,（１１）式において説明した仮定を用いると、読み出しメモリセルＩのフローティングゲート８（ＦＧ３,４）には０Ｖの電位が与えられる。一方、読み出しメモリセルＩに隣接する２つのコントロールゲート線ＣＧ３,ＣＧ４の更に隣りのコントロールゲート線ＣＧ２,ＣＧ５には、セル電流を流すための電位Ｖreadが印加されている。Ｖreadは、読み出しメモリセルＩに接続されている非選択メモリセルの影響を除き、読み出しメモリセルＩの閾値電圧を判定するために適切な電位に設定されていることが望ましい。更に、コントロールゲート線ＣＧ２,ＣＧ５に隣接するコントロールゲート線ＣＧ１,ＣＧ６にもＶwl（０Ｖ）が印加され、コントロールゲート線ＣＧ１,ＣＧ６に隣接するコントロールゲート線ＣＧ０,ＣＧ７にもＶreadHが印加され、コントロールゲート線ＣＧ７に隣接するコントロールゲート線ＣＧ８にもＶwl（０Ｖ）が印加されている。
【００９５】
本発明の実施例９では、メモリセルの両側面に配置された２つのコントロールゲートＣＧの両方が、読み出し電圧Ｖwl（０Ｖ）になったセルのみ閾値電圧が判定され、２つのコントロールゲートＣＧの電位が上記と異なる組み合わせとなったメモリセルは、記憶されたデータに拘わらずオン状態となるように設定されている。ＮＡＮＤ型ＥＥＰＲＯＭの読み出しは、上述したように選択されたメモリセル以外のメモリセルトランジスタはオン状態にしなければならない。充分なセル電流を得るためには、拡散層１８に充分な電荷を供給する必要がある。従来型構造では、拡散層１８へ不純物を注入して電荷を供給してきた。しかし、セル電流の確保と不純物の拡散によるショートチャネル効果の劣化とは、微細化に伴い相反する。本発明の実施例９によれば、コントロールゲートＣＧと拡散層１８との間に容量結合Ｃdが存在しているため、非選択コントロールゲートに電位を供給することによって、コントロールゲートＣＧの下の拡散層１８の反転を補助することができる。従って、読み出し時のみ、かつコントロールゲートＣＧの制御範囲のみに電荷を供給することができる。
【００９６】
コントロールゲートＣＧと半導体基板間に形成された絶縁膜の厚さと、読み出し時の非選択コントロールゲートＣＧの電位は、次の条件を満足するように設定される。即ち、拡散層１８への不純物の注入量を抑制し、メモリセルトランジスタのショートチャネル効果の劣化を抑制すること、読み出し時にコントロールゲートＣＧに適切な電位を与えて所望のセル電流が得られること、これらを同時に満足するように設定されていることが望ましい。
【実施例１０】
【００９７】
本発明の実施例１０に係る不揮発性半導体記憶装置の消去方式を以下に説明する。
【００９８】
（ブロック消去モード）
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ブロック消去方式を説明する。本発明の実施例１０に係る不揮発性半導体記憶装置として、ブロック消去方式は、選択ブロックに対しては、図１６に示すバイアス条件に設定し、非選択ブロックに対しては、図１７に示すバイアス条件に設定する。
【００９９】
尚、本発明の実施例１乃至実施例１０に係る不揮発性半導体記憶装置のメモリセルアレイ４１は、ブロック消去において、図１９（ａ）に示すように、ＮＡＮＤメモリセルユニット４２を行方向に配置したブロックの構成を有し、選択ブロック４８のみを０Ｖの状態に設定し、非選択ブロック４６はＦで示すフローティング状態に設定する。
【０１００】
選択ブロックは４８、図１６及び図１９（ａ）に示すように、消去するメモリセルＪとして、コントロールゲートＣＧ０とＣＧ１に挟まれたフローティングゲートＦＧ０,１からコントロールゲートＣＧ７とＣＧ８に挟まれたフローティングゲートＦＧ７,８までのＮＡＮＤメモリセルユニット４２内の全てのメモリセルを含む。又、図１６において、各コントロールゲート線ＣＧ０〜ＣＧ８および選択ゲート線ＳＧＤ,ＳＧＳ上に与えられる電圧は、データ消去を行なう場合の電圧を示している。データ消去を行なう場合、メモリセルトランジスタが配置されている半導体基板２６の基板電圧Ｖsubを消去電圧Ｖeraに昇圧する。更に消去するセルに隣接するコントロールゲート線ＣＧ１,ＣＧ２…に充分に低い電位、例えば０Ｖを供給する。すると、フローティングゲート８から昇圧された半導体基板２６へ電荷が引き抜かれ、データが消去される。
【０１０１】
非選択ブロックは、図１７の例に示すように、非消去メモリセルＫとして、コントロールゲート線ＣＧ０とＣＧ１に挟まれたフローティングゲートＦＧ０,１からコントロールゲート線ＣＧ７とＣＧ８に挟まれたフローティングゲートＦＧ７,８までのＮＡＮＤメモリセルユニット内の全てのメモリセルを含む。又、図１７において、各コントロールゲート線ＣＧ０〜ＣＧ８および選択ゲート線ＳＧＤ,ＳＧＳ上に与えられる電圧は、データ消去を行なわない場合の電圧を示している。データ消去を行なわない場合、消去しないメモリセルは、コントロールゲートＣＧをフローティング状態にする。このようにすると、半導体基板２６との容量結合によりコントロールゲートＣＧの電位Ｖcgが半導体基板２６の消去電圧Ｖeraまで昇圧され、データの消去が抑制される。
【０１０２】
本発明の実施例１０では、データを消去する全てのメモリセルの両側面をコントロールゲート２で囲む側壁コントロールゲート構造を有することから、選択ゲート線ＳＧＳ,ＳＧＤの電位変動などによる影響を受けることはない。又、選択ゲート線線ＳＧＳ,ＳＧＤは、隣接するコントロールゲート線ＣＧ０,ＣＧ８との容量結合によって過度な電界が第一のゲート絶縁膜３０に印加されないように適切なゲート寸法或いは構造に設定されることが望ましい。
【０１０３】
本発明の実施例１０によれば、配置する側壁コントロールゲート型メモリセル構造を有する不揮発性半導体記憶装置において、確実にデータを消去することができる。
【実施例１１】
【０１０４】
本発明の実施例１１に係る不揮発性半導体記憶装置の別の消去方式を以下に説明する。
【０１０５】
（ページ消去モード）
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、８個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、ページ消去方式を説明する。
【０１０６】
本発明の実施例１１に係る不揮発性半導体記憶装置として、ページ消去方式は、選択されたページ領域４４に対しては、図１８に示すバイアス条件に設定し、非選択のブロックに対しては、図１７に示したバイアス条件と同様のバイアス条件、即ちフローティング状態に設定する。
【０１０７】
尚、本発明の実施例１乃至実施例１０に係る不揮発性半導体記憶装置のメモリセルアレイ４１は、図１９（ｂ）に示すように、ＮＡＮＤメモリセルユニット４２を行方向に配置したブロックの構成を有し、選択されたページ領域４４に関係する２本のコントロールゲート線のみを０Ｖの状態に設定し、他のコントロールゲート線及び非選択ブロック４６はＦで示すフローティング状態にある。
【０１０８】
図１８に示す例では、選択されたページ領域は２ページと見ることができる。もちろん１ページを選択しても良い。また、２ページ、４ページ等の複数ページを同時に選択しても良い。尚、このような選択ページに関係するコントロールゲート線ＣＧ３,ＣＧ４,ＣＧ５は、図１９（ｂ）の模式図からも明らかなように、行方向に配列されるＮＡＮＤメモリセルユニット４２を構成するメモリセルトランジスタのコントロールゲートに共通に接続され、ページ領域４４を形成している。
【０１０９】
図１８から明らかなように、本発明の実施例１１に係る不揮発性半導体記憶装置のメモリセルトランジスタは、側壁コントロールゲート構造を有することから、１ページを選択する場合に少なくとも２本のコントロールゲート線が必要になる。
【０１１０】
図１８には、消去するメモリセルＬ,Ｍとして、コントロールゲート線ＣＧ３とＣＧ４に挟まれたフローティングゲートＦＧ３,４およびコントロールゲート線ＣＧ４とＣＧ５に挟まれたフローティングゲートＦＧ４,５のメモリセルが示されている。又、図１８において、各コントロールゲート線ＣＧ３,ＣＧ４,ＣＧ５上に与えられる電圧関係は、データ消去を行なう場合の電圧を示している。データ消去を行なう場合、メモリセルトランジスタが配置されている半導体基板２６の基板電圧Ｖｓｕｂを消去電圧Ｖｅｒａに昇圧する。更に消去するセルに隣接するコントロールゲート線ＣＧ３,ＣＧ４,ＣＧ５に充分に低い電圧、例えば０Ｖを供給する。すると、フローティングゲート８（ＦＧ３,４及びＦＧ４,５）から昇圧された半導体基板２６へ電荷が引き抜かれ、データが消去される。
【０１１１】
非選択のブロックにおいては、図１７の例に示すように、非消去メモリセルＫとして、コントロールゲート線ＣＧ０とＣＧ１に挟まれたフローティングゲートＦＧ０,１からコントロールゲート線ＣＧ７とＣＧ８に挟まれたフローティングゲートＦＧ７,８までのＮＡＮＤメモリセルユニット内の全てのメモリセルを含む。又、図１７において、各コントロールゲート線ＣＧ０〜ＣＧ８および選択ゲート線ＳＧＤ,ＳＧＳ上に与えられる電圧は、データ消去行なわない場合の電圧を示している。データ消去を行なわない場合、消去しないメモリセルは、コントロールゲートＣＧをフローティング状態にする。このようにすると、半導体基板２６との容量結合によりコントロールゲートＣＧの電位Ｖcgが半導体基板２６の消去電圧Ｖeraまで昇圧され、データの消去が抑制される。
【０１１２】
本発明の実施例１１では、メモリセルトランジスタの構造が側壁コントロールゲート構造であることから、データを消去するページに対応するメモリセルは、両側面をコントロールゲート２で囲まれて実質的なシールド構造を有することになり、選択ゲート線ＳＧＳ,ＳＧＤの電位変動などによる影響を受けることはない。又、選択ゲート線ＳＧＳ,ＳＧＤは、隣接するコントロールゲート線ＣＧ０,ＣＧ８との容量結合によって過度な電界がゲート絶縁膜３０に印加されないように適切なゲート寸法或いは構造に設定されることが望ましい。
【０１１３】
本発明の実施例１１によれば、配置する側壁コントロールゲート型メモリセル構造を有する不揮発性半導体記憶装置において、確実にデータを消去することができる。
【実施例１２】
【０１１４】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、書き込み動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１１５】
本発明の実施例１２に係る不揮発性半導体記憶装置は、図２０に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２０（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２０（ｂ）は対応する模式的素子断面構造図を示す。
【０１１６】
本発明の実施例１２に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み方式の第１の電圧印加方法は、図２０（ａ）に示すように、振動的な電圧パルスを与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する書き込みメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して高電圧の書き込み電圧Ｖpgmを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては低電圧の中間電圧ＶpassL1を与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては高電圧の中間電圧ＶpassH1を与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対してはＶpassL1よりは高い低電圧の中間電圧ＶpassL2を与える。更にコントロールゲート線ＣＧ４,ＣＧ１１に隣接するコントロールゲート線ＣＧ３,ＣＧ１２に対してはＶpassH1よりは低い高電圧の中間電圧ＶｐａｓｓＨ２を与える。更にコントロールゲート線ＣＧ３,ＣＧ１２に隣接するコントロールゲート線ＣＧ２,ＣＧ１３に対してはＶpassL2よりは高い低電圧の中間電圧ＶpassL3を与える。更にコントロールゲート線ＣＧ２,ＣＧ１３に隣接するコントロールゲート線ＣＧ１,ＣＧ１４に対してはＶpassH2よりは低い高電圧の中間電圧ＶpassH3を与える。書き込みメモリセルＡに対してこのような振動的な電圧パルスを与えることによって、全ての非選択のメモリセルのフローティングゲートに同一の電位を与えることができ、誤書き込み耐性のよい書き込み動作を行なうことができる。
【０１１７】
図２０に示す実施例１２においては、側壁コントロールゲート型メモリセル構造を有する１６ＮＡＮＤセルの例を示しているが、ＮＡＮＤセルユニットに接続されるメモリセル数は１６に限るものでなく、３２,６４,１２８等でも良いことはもちろんである。なお、実施例１２に示す振動的なパルス電圧の印加方式は実施例２において説明したＳＢ書き込み方式に適用することができる。
【実施例１３】
【０１１８】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、書き込み動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１１９】
本発明の実施例１３に係る不揮発性半導体記憶装置は、図２１に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２１（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２１（ｂ）は対応する模式的素子断面構造図を示す。
【０１２０】
本発明の実施例１３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１個のメモリセルＡを書き込む際に、セルアレイ内の隣り合った２本のコントロールゲートに同一の高電圧パルスを与えて、書き込みを行う書き込み方式の第２の電圧印加方法は、図２１（ａ）に示すように、振動的な電圧パルスを与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する書き込みメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して高電圧の書き込み電圧Ｖpgmを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては高電圧の中間電圧ＶpassHを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対してはいわゆる中間電圧Ｖpassを与える。実施例１２との違いは、書き込みメモリセルＡに比較的近いコントロールゲート線の範囲内で、振動的なパルス電圧を停止させている点である。
【０１２１】
書き込みメモリセルＡに対してこのような数サイクル以下の振動的な電圧パルスを与えることによって、比較的簡単に、全ての非選択のメモリセルのフローティングゲートに、ほぼ同一の電位を与えることができ、誤書き込み耐性のよい書き込み動作を行なうことができる。
【０１２２】
なお、実施例１３に示す振動的なパルス電圧の第２の電圧印加方式は実施例２において説明したＳＢ書き込み方式及び実施例３において説明したＬＳＢ書き込み方式に適用することができる。
【実施例１４】
【０１２３】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、書き込み動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１２４】
本発明の実施例１４に係る不揮発性半導体記憶装置は、図２２に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２２（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２２（ｂ）は対応する模式的素子断面構造図を示す。
【０１２５】
本発明の実施例１４に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み動作方式の第３の電圧印加方法は、図２２（ａ）に示すように、振動的な電圧パルスを連続的に与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する書き込みメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して高電圧の書き込み電圧Ｖpgmを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては低電圧の中間電圧ＶｐａｓｓＬを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては書き込み電圧Ｖpgmに等しい高電圧の中間電圧ＶpassHを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ４,ＣＧ１１に隣接するコントロールゲート線ＣＧ３,ＣＧ１２に対しては高電圧の中間電圧ＶpassHを与える。更にコントロールゲート線ＣＧ３,ＣＧ１２に隣接するコントロールゲート線ＣＧ２,ＣＧ１３に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ２,ＣＧ１３に隣接するコントロールゲート線ＣＧ１,ＣＧ１４に対しては高電圧の中間電圧ＶpassHを与える。書き込みメモリセルＡに対してこのような振動的な電圧パルスを与えることによって、効率よいデータの書き込み動作を行なうことができる。
【０１２６】
なお、実施例１４に示す振動的なパルス電圧を連続的に印加する方式は実施例２において説明したＳＢ書き込み方式及び実施例７において説明したＳＢ書き込み方式の変形例に適用することができる。
【実施例１５】
【０１２７】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、書き込み動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１２８】
本発明の実施例１５に係る不揮発性半導体記憶装置は、図２３に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２３（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２３（ｂ）は対応する模式的素子断面構造図を示す。
【０１２９】
本発明の実施例１５に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み動作方式の第４の電圧印加方法は、図２３（ａ）に示すように、振動的な電圧パルスを連続的に与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する書き込みメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して高電圧の書き込み電圧Ｖpgmを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては書き込み電圧Ｖpgmよりは低い高電圧の中間電圧ＶpassHを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ４,ＣＧ１１に隣接するコントロールゲート線ＣＧ３,ＣＧ１２に対しては高電圧の中間電圧ＶpassHを与える。更にコントロールゲート線ＣＧ３,ＣＧ１２に隣接するコントロールゲート線ＣＧ２,ＣＧ１３に対しては低電圧の中間電圧ＶpassLを与える。更にコントロールゲート線ＣＧ２,ＣＧ１３に隣接するコントロールゲート線ＣＧ１,ＣＧ１４に対しては高電圧の中間電圧ＶpassHを与える。書き込みメモリセルＡに対してこのような振動的な電圧パルスを連続的に与えることによって、全ての非選択のメモリセルのフローティングゲートに、同一の電位を与えることができ、誤書き込み耐性のよい書き込み動作を行なうことができる。
【０１３０】
なお、実施例１５に示す振動的なパルス電圧を連続的に印加する方式は実施例２において説明したＳＢ書き込み方式及び実施例７において説明したＳＢ書き込み方式の変形例に適用することができる。
【実施例１６】
【０１３１】
１個のメモリセルを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、読み出し動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１３２】
本発明の実施例１６に係る不揮発性半導体記憶装置は、図２４に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２４（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２４（ｂ）は対応する模式的素子断面構造図を示す。
【０１３３】
本発明の実施例１６に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し動作方式の第１の電圧印加方法は、図２４（ａ）に示すように、１サイクル程度の振動的な電圧パルスを与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する読み出しメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して低電圧ＶwlLを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては高電圧の読み出し電圧ＶreadHを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては中間的な読み出し電圧ＶreadMを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対しては低電圧の読み出し電圧ＶreadLを与える。更にコントロールゲート線ＣＧ４〜ＣＧ０,ＣＧ１１〜ＣＧ１６に対しても低電圧の読み出し電圧電圧ＶreadLを与える。実施例１６の特徴は、読み出しメモリセルＡに比較的近いコントロールゲート線の範囲内で、１サイクル程度の振動で読み出しパルス電圧を停止させている点である。読み出しメモリセルＡに対してこのような１サイクル程度の振動的な読み出し電圧パルスを与えることによって、全ての非選択のメモリセルのフローティングゲートに、同一の電位を与えることができるため、読み出し電圧低減が可能になる。そのため、読み出し電圧による誤書き込み耐性のよいデータの読み出し動作を行なうことができる。
【０１３４】
なお、実施例１６に示す振動的なパルス電圧の第１の電圧印加方式は、実施例８及び実施例９において説明した読み出し方式に適用することができる。
【実施例１７】
【０１３５】
１個のメモリセルを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、読み出し動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１３６】
本発明の実施例１７に係る不揮発性半導体記憶装置は、図２５に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２５（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２５（ｂ）は対応する模式的素子断面構造図を示す。
【０１３７】
本発明の実施例１７に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し動作方式の第２の電圧印加方法は、図２５（ａ）に示すように、数サイクルの振動的な電圧パルスを与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する読み出しメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して低電圧ＶwlLを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては高電圧の読み出し電圧ＶreadHを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対してはいわゆる中間電圧Ｖpassを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対しては中間的な読み出し電圧ＶreadMを与える。更にコントロールゲート線ＣＧ４,ＣＧ１１に隣接するコントロールゲート線ＣＧ３,ＣＧ１２に対しては中間電圧Ｖpassよりは高くＶreadLよりは低い読み出し電圧を与える。更にコントロールゲート線ＣＧ３,ＣＧ１２に隣接するコントロールゲート線ＣＧ２,ＣＧ１３に対しては読み出し電圧ＶreadLを与える。更にコントロールゲート線ＣＧ１〜ＣＧ０、ＣＧ１４〜ＣＧ１５に対しても読み出し電圧ＶreadLを与える。
【０１３８】
実施例１７の特徴は、読み出しメモリセルＡに比較的近いコントロールゲート線の範囲内で、数サイクル程度の振動で読み出しパルス電圧を停止させている点である。読み出しメモリセルＡに対してこのような数サイクル程度の振動的な読み出し電圧パルスを与えることによって、比較的簡単で、効率よいデータの読み出し動作を行なうことができる。
【０１３９】
なお、実施例１７に示す振動的なパルス電圧の第２の電圧印加方式は、実施例８及び実施例９において説明した読み出し方式に適用することができる。
【実施例１８】
【０１４０】
１個のメモリセルを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、読み出し動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１４１】
本発明の実施例１８に係る不揮発性半導体記憶装置は、図２６に示すように、コントロールゲート線ＣＧ０〜ＣＧ１６に印加する電圧パルスに特徴を有する。即ち、図２６（ａ）において、縦軸はコントロールゲート線に印加するパルス電圧の電位を表し、横軸はコントロールゲートＣＧの配置を示している。又、図２６（ｂ）は対応する模式的素子断面構造図を示す。
【０１４２】
本発明の実施例１２に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し動作方式の第３の電圧印加方法は、図２６（ａ）に示すように、振動的な電圧パルスを連続的に与える方法である。即ち、フローティングゲート８（ＦＧ７,８）に対応する読み出しメモリセルＡに対して、両側のコントロールゲート線ＣＧ７,ＣＧ８に対して低電圧の読み出し電圧ＶｗｌＬを与える。コントロールゲート線ＣＧ７,ＣＧ８に隣接するコントロールゲート線ＣＧ６,ＣＧ９に対しては中間電圧Ｖpassよりは高い読み出し電圧Ｖreadを与える。更にコントロールゲート線ＣＧ６,ＣＧ９に隣接するコントロールゲート線ＣＧ５,ＣＧ１０に対しては低電圧の読み出しＶwlLを与える。更にコントロールゲート線ＣＧ５,ＣＧ１０に隣接するコントロールゲート線ＣＧ４,ＣＧ１１に対しては読み出し電圧Ｖreadを与える。更にコントロールゲート線ＣＧ４,ＣＧ１１に隣接するコントロールゲート線ＣＧ３,ＣＧ１２に対しては低電圧の読み出しＶwlLを与える。更にコントロールゲート線ＣＧ３,ＣＧ１２に隣接するコントロールゲート線ＣＧ２,ＣＧ１３に対しては読み出し電圧Ｖreadを与える。更にコントロールゲート線ＣＧ２,ＣＧ１３に隣接するコントロールゲート線ＣＧ１,ＣＧ１４に対しては低電圧の読み出しＶwlLを与える。更にコントロールゲート線ＣＧ１,ＣＧ１４に隣接するコントロールゲート線ＣＧ０,ＣＧ１５に対しては読み出し電圧Ｖreadを与える。
【０１４３】
読み出しメモリセルＡに対してこのような振動的な電圧パルスを連続的に与えることによって、効率よいデータの読み出し動作を行なうことができる。なお、実施例１８に示す振動的なパルス電圧の第３の電圧印加方式は、実施例８及び実施例９において説明した読み出し方式に適用することができる。
【実施例１９】
【０１４４】
１個のメモリセルを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行うＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、１６個メモリセルトランジスタが直列に接続されたＮＡＮＤセルを例として、書き込み動作方式に特徴を有する不揮発性半導体記憶装置を説明する。
【０１４５】
本発明の実施例１９に係る不揮発性半導体記憶装置は、図１１及び図１２に示した実施例６のＳＢシーケンシャル書き込み方式において、ブースト効率を向上させる点に特徴がある。即ち、ＳＢシーケンシャル書き込み方式を１６ＮＡＮＤセルを用いて実行する場合において、このようなブースト効率とコントロールゲート線ＣＧ０〜ＣＧ１６の配置との関係は、図２７（ａ）に示すように表される。図２７（ｂ）は、図２７（ａ）に対応する側壁コントロールゲート型メモリセルトランジスタの１６ＮＡＮＤセル構造の回路構成、図２７（ｃ）は図２７（ａ）,（ｂ）に対応する模式的な素子断面構造図である。ビット線ＢＬ側に近いメモリセルを書き込む際には中間電圧Ｖpassを上昇させ、ソース線ＳＬ側に近いメモリセルを書き込む際には中間電圧Ｖpassを減少させることによって、ブースト効率をほぼ一定に保つことができる。
【実施例２０】
【０１４６】
本発明の実施例１乃至実施例１９に係る不揮発性半導体記憶装置における応用例を本発明の実施例２０として図２８に示す。図２８は、本発明によるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１４７】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、本発明によるＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１４８】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の実施例１乃至実施例１９に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１４９】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１５０】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１５１】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１５２】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１５３】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１５４】
上記のように、本発明は実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１５５】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施例は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
【産業上の利用可能性】
【０１５６】
本発明によれば、セルアレイ内の隣り合った二本のコントロールゲートに同一の高電圧パルスを与えて、書き込み動作、読み出し動作を行い、又消去時は、ブロック消去動作或いはページ消去動作を行なう不揮発性半導体記憶装置において、Ｖpass電位を下げることにより低消費電力化を可能にし、側壁コントロールゲート構造のＮＡＮＤ型ＥＥＰＲＯＭを用いることにより高速・高集積化を可能にすることから、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
【図面の簡単な説明】
【０１５７】
【図１】本発明の不揮発性半導体記憶装置のメモリセルトランジスタの基本構造であって、側壁コントロール型構造の模式的断面構造図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応し、かつ図３（ｂ）のＩＶ−ＩＶ線に沿う模式的素子断面構造図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応する模式的素子平面パターン構成図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の模式的素子断面構造図であって、（ａ）図３（ｂ）のＩ−Ｉ線に沿う素子断面構造図、（ｂ）図３（ｂ）のＩＩ−ＩＩ線に沿う素子断面構造図、（ｃ）図３（ｂ）のＩＩＩ−ＩＩＩ線に沿う素子断面構造図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の模式的マトリックス回路構成図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置のシステムブロック構成図。
【図７】本発明の実施例２に係る不揮発性半導体記憶装置において、ＳＢ方式の書き込み方式を説明する模式的断面構造図。
【図８】本発明の実施例３に係る不揮発性半導体記憶装置において、ＬＳＢ方式の書き込み方式を説明する模式的断面構造図。
【図９】本発明の実施例４に係る不揮発性半導体記憶装置において、ＥＡＳＢ方式の書き込み方式を説明する模式的断面構造図。
【図１０】本発明の実施例５に係る不揮発性半導体記憶装置において、ＥＡＳＢ方式の別の書き込み方式を説明する模式的断面構造図。
【図１１】本発明の実施例６に係る不揮発性半導体記憶装置において、ＳＢ方式のシーケンシャル書き込み方式を説明する模式的断面構造図。
【図１２】本発明の実施例６に係る不揮発性半導体記憶装置において、ＳＢ方式のシーケンシャル書き込み方式を説明する模式的断面構造図。
【図１３】本発明の実施例７に係る不揮発性半導体記憶装置において、ＳＢ方式の変形例の書き込み方式を説明する模式的断面構造図。
【図１４】本発明の実施例８に係る不揮発性半導体記憶装置において、読み出し方式を説明する模式的断面構造図。
【図１５】本発明の実施例９に係る不揮発性半導体記憶装置において、別の読み出し方式を説明する模式的断面構造図。
【図１６】本発明の実施例１０に係る不揮発性半導体記憶装置において、選択ブロックにおける消去方式を説明する模式的断面構造図。
【図１７】本発明の実施例１０に係る不揮発性半導体記憶装置において、非選択ブロックにおける動作方式を説明する模式的断面構造図。
【図１８】本発明の実施例１１に係る不揮発性半導体記憶装置において、ページ消去方式を説明する模式的断面構造図。
【図１９】本発明の実施例に係る不揮発性半導体記憶装置において、（ａ）ＮＡＮＤ列の配置を説明するブロック構成図および（ｂ）ＮＡＮＤ列に対して、ページ領域の配置を説明するブロック構成図。
【図２０】本発明の実施例１２に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み方式の（ａ）第１の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２１】本発明の実施例１３に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み方式の（ａ）第２の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２２】本発明の実施例１４に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み方式の（ａ）第３の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２３】本発明の実施例１５に係る不揮発性半導体記憶装置において、１個のメモリセルＡを書き込む際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、書き込みを行う書き込み方式の（ａ）第４の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２４】本発明の実施例１６に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し方式の（ａ）第１の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２５】本発明の実施例１７に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し方式の（ａ）第２の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２６】本発明の実施例１８に係る不揮発性半導体記憶装置において、１個のメモリセルＡを読み出す際に、メモリセルアレイ内の隣り合った２本のコントロールゲート線に同一の高電圧パルスを与えて、読み出しを行う読み出し方式の（ａ）第３の電圧印加方法と（ｂ）対応する素子断面構造図。
【図２７】本発明の実施例１９に係る不揮発性半導体記憶装置において、１個のメモリセルＡにシーケンシャル書き込みを行う書き込み方式の（ａ）ブースト効率と（ｂ）回路構成図と（ｃ）模式的素子断面構造図。
【図２８】本発明の実施例２０であって、本発明の実施例１乃至実施例１９に係る不揮発性半導体記憶装置の応用例。
【図２９】従来型スタックゲート構造を有するメモリセルトランジスタの模式的断面構造図。
【符号の説明】
【０１５８】
１…ビット線駆動回路
２…コントロールゲート（ＣＧ）
４,６…選択ゲート
８…フローティングゲート（ＦＧ）
１４…ビット線コンタクト領域
１６…ソース線コンタクト領域
１８…拡散層
２０…コントロールゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２３…２本のコントロールゲート線に挟まれる全メモリセルトランジスタ
２４…ＮＡＮＤメモリセルユニット
２６…ウェル若しくは半導体基板
２８…素子分離領域
３０…第一のゲート絶縁膜（トンネル絶縁膜）
３２…第二の絶縁膜
４０…第三の絶縁膜（ゲート間絶縁膜）
４１…メモリセルアレイ
４２…ＮＡＮＤメモリセルユニット
４４…ページ領域
４６…非選択ブロック
４８…選択ブロック
４９…金属シリサイド膜
５２…第四の絶縁膜
１４２…フラッシュメモリシステム
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０…ＵＳＢホストコネクタ
１５２…ＵＳＢフラッシュ装置コネクタ
１５４…ＵＳＢホスト制御器
１５６…ＵＳＢフラッシュ装置制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス
３０１…ビット線制御回路
３０２…カラムデコーダ
３０３…ＮＡＮＤ型フラッシュメモリセルアレイ
３１０…ロウデコーダ
３１１…昇圧回路
Ａ〜Ｍ…メモリセル
ＭＣ,ＭＣ１.１,ＭＣ２．１,…,ＭＣｎ.１,…,ＭＣ１．ｋ，ＭＣ１．ｋ＋１，ＭＣ２．ｋ，ＭＣ２．ｋ＋１，…，ＭＣ１.ｍ,ＭＣ２．ｍ,…,ＭＣｎ.ｍ…メモリセルトランジスタ
ＳＧ１,ＳＧ１．１,ＳＧ１．ｍ，ＳＧ１．ｋ，ＳＧ１．ｋ＋１…ビット線側選択ゲートトランジスタ
ＳＧ２,ＳＧ２．１,ＳＧ２．ｍ，ＳＧ２．ｋ，ＳＧ２．ｋ＋１…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ…選択ゲート線
ＢＬ,ＢＬ１,ＢＬ２…,ＢＬｍ,ＢＬｋ,ＢＬｋ＋１…ビット線
ＣＧ,ＣＧ１,ＣＧ２,…,ＣＧｎ−ｋ−１,ＣＧｎ−ｋ,ＣＧｎ−ｋ＋１,…,ＣＧｎ−１,ＣＧｎ…コントロールゲート線
ＳＬ…ソース線
ＣＢ…ビット線コンタクト
ＣＳ…ソース線コンタクト
Ｖch…チャネル電圧
Ｖcc…電源電圧
Ｖch_init…チャネル電圧の初期値
Ｖboost_init…初期ブースト電圧
Ｖboost…ブースト電圧
Ｖth…選択メモリトランジスタの閾値
Ｖthbk…非選択メモリトランジスタの閾値
Ｃｒ…容量比
Ｃｒ１…中間電圧Ｖpassに掛かるブースト比
Ｃｒ２…書き込み電圧Ｖpgmに掛かるブースト比
Ｃins…１つのメモリトランジスタのコントロールゲートと半導体基板間容量
Ｃch…１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Ｃox…１つのメモリトランジスタのフローティングゲートと半導体基板間容量
Ｃono…１つのメモリトランジスタのコントロールゲートとフローティングゲート間容量
Ｃd…コントロールゲートと拡散層との間の容量
Ｃt…ブースト領域に結合した全容量、
Ｎ…ＮＡＮＤブースト領域に含まれるメモリトランジスタの数
Ｖth_sgd…ビット線側選択ゲートトランジスタの閾値
Ｖsgd,Ｖsgd1,Ｖsgd2…ビット線側選択ゲート線ＳＧＤに印加する電圧
Ｖsl…ソース線に印加する電圧
Ｖbl1,Ｖbl2…ビット線電圧
Ｖsgs…ソース線側選択ゲート線ＳＧＳに印加する電圧
Ｖpgm…書き込み電圧
Ｖwl,Ｖread,ＶreadL,ＶreadM,ＶreadeH…読み出し電圧
Ｖpass,ＶpassL,ＶpassH,ＶpassH1,ＶpassH2,ＶpassH3,ＶpassL1,ＶpassL2,ＶpassL3，Ｖpass1
〜Ｖpassn…中間電圧
Ｖcutoff…カットオフ電圧
Ｖcg…コントロールゲート電圧
Ｖfg…フローティングゲート電圧
Ｖfgth…浮遊ゲートからみたメモリトランジスタの閾値
Ｖfg_init…フローティングゲートの初期電圧
Ｖt…メモリセルトランジスタの閾値電圧、
Ｖt0…フローティングゲート８に電荷がまったく入っていない場合の閾値電圧（中性閾値電圧）
Ｑch…電荷量
Ｖss…低い電圧(例えば０Ｖ)
Ｖsub…基板電圧
Ｖera…消去電圧
ＲＤＳ…制御信号
【図１】
2005100501.tif 000003
【図２】
2005100501.tif 000004
【図３】
2005100501.tif 000005
【図４】
2005100501.tif 000006
【図５】
2005100501.tif 000007
【図６】
2005100501.tif 000008
【図７】
2005100501.tif 000009
【図８】
2005100501.tif 000010
【図９】
2005100501.tif 000011
【図１０】
2005100501.tif 000012
【図１１】
2005100501.tif 000013
【図１２】
2005100501.tif 000014
【図１３】
2005100501.tif 000015
【図１４】
2005100501.tif 000016
【図１５】
2005100501.tif 000017
【図１６】
2005100501.tif 000018
【図１７】
2005100501.tif 000019
【図１８】
2005100501.tif 000020
【図１９】
2005100501.tif 000021
【図２０】
2005100501.tif 000022
【図２１】
2005100501.tif 000023
【図２２】
2005100501.tif 000024
【図２３】
2005100501.tif 000025
【図２４】
2005100501.tif 000026
【図２５】
2005100501.tif 000027
【図２６】
2005100501.tif 000028
【図２７】
2005100501.tif 000029
【図２８】
2005100501.tif 000030
【図２９】
2005100501.tif 000031