(57)【要約】【課題】  高耐圧トランジスタを用いずに高振幅の信号を出力可能とする。【解決手段】  Ｎチャネル型トランジスタＮ１１およびＮ１３のゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｎだけ高い電圧Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎとし、Ｐチャネル型トランジスタＰ１１およびＰ１３のゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｐだけ低い電圧Ｖｒｅｆ２＝Ｖｄｄ／２？｜Ｖｔｐ｜とすることにより、接続点Ａ〜Ｄに出力される信号の振幅を電源電圧の半分であるＶｄｄ／２以下に抑えることができる。よって、各トランジスタのソース／ドレイン間の耐圧が電源電圧の半分程度であっても、トランジスタが劣化したり破壊したりすることなく、高振幅の信号を出力させることができる。【選択図】  図１ 
2005039560.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と同じ大きさの振幅を有する入力信号が入力され、該入力信号に応じて、該電源電圧と同じ大きさの振幅を有する出力信号を出力する出力回路において、
他方駆動端子に該入力信号が入力され、該制御端子に第１の中間電位が印加されている第１の一方導電型トランジスタと、
制御端子が該第１の一方導電型トランジスタの一方駆動端子に接続され、一方駆動端子が接地電位の供給端に接続されている第２の一方導電型トランジスタと、
一方駆動端子が該第２の一方導電型トランジスタの他方駆動端子に接続され、制御端子に該第１の中間電位が印加されている第３の一方導電型トランジスタと、
他方駆動端子に該入力信号が入力され、制御端子に第２の中間電位が印加されている第１の他方導電型トランジスタと、
制御端子が該第１の他方導電型トランジスタの一方駆動端子に接続され、一方駆動端子が電源電圧供給端に接続されている第２の他方導電型トランジスタと、
一方駆動端子が該第２の他方導電型トランジスタの他方駆動端子に接続され、制御端子に該第２の中間電位が印加され、他方駆動端子が該第３の一方導電型トランジスタの他方駆動端子に共通に接続されて出力端子となっている第３の他方導電型トランジスタとを有し、
該第１の中間電位は該電源電圧の半分よりも該一方導電型トランジスタのしきい値電圧分だけ高い電圧に設定され、該第２の中間電位は該電源電圧の半分よりも他方導電型トランジスタのしきい値電圧分だけ低い電圧に設定されている出力回路。
【請求項２】
前記第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、一方駆動端子／他方駆動端子間の耐圧が電源電圧の半分の低耐圧トランジスタである請求項１に記載の出力回路。
【請求項３】
前記入力信号は、最小レベルが接地電位で最大レベルが電源電圧の信号である請求項１に記載の出力回路。
【請求項４】
前記第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタの各基板端子はそれぞれ、各一方駆動端子とそれぞれ接続されている請求項１に記載の出力回路。
【請求項５】
前記第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、絶縁性表面を有する基板上に作製された薄膜トランジスタである請求項１に記載の出力回路。
【請求項６】
前記第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、完全空乏型のトランジスタである請求項５に記載の出力回路。
【請求項７】
前記第１の一方導電型トランジスタおよび前記第１の他方導電型トランジスタのチャネル幅は、前記第２および第３の一方導電型トランジスタおよび第２および第３の他方導電型トランジスタの各チャネル幅のうち、少なくとも該第２の一方導電型トランジスタおよび第２の他方導電型トランジスタの各チャネル幅よりも大きく設定されている請求項１〜６のいずれかに記載の出力回路。
【請求項８】
第１の振幅を有する第１の入力信号と、該第１の入力信号と同じ第１の振幅を有し、信号の最小レベルが該第１の入力信号の最大レベルと同じレベルの第２の入力信号とが入力され、該第１の入力信号および第２の入力信号に応じて、該第１の振幅の２倍の大きさである第２の振幅を有する出力信号を出力するレベルシフト回路であって、
制御端子に該第１の入力信号が印加され、一方駆動端子が接地電位の供給端に接続されている第１の一方導電型トランジスタと、
一方駆動端子が該第１の一方導電型トランジスタの他方駆動端子に接続され、制御端子に第１の中間電位が印加されている第２の一方導電型トランジスタと、
制御端子に該第２の入力信号が印加され、一方駆動端子が電源電圧の供給端に接続されている第１の他方導電型トランジスタと、
一方駆動端子が該第１の他方導電型トランジスタの他方駆動端子に接続され、制御端子に第２の中間電位が印加され、他方駆動端子が該第２の一方導電型トランジスタの他方駆動端子と共通に接続されて出力端子となっている第２の他方導電型トランジスタとを有し、
該第１の中間電位は電源電圧の半分よりも一方導電型トランジスタのしきい値電圧分だけ高い電圧に設定され、該第２の中間電位は電源電圧の半分よりも他方導電型トランジスタのしきい値電圧分だけ低い電圧に設定されているレベルシフト回路。
【請求項９】
前記第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、一方駆動端子／他方駆動端子間の耐圧が電源電圧の半分の低耐圧トランジスタである請求項８に記載のレベルシフト回路。
【請求項１０】
前記第１の入力信号は、最小レベルが接地電位で最大レベルが電源電圧の半分の信号であり、前記第２の入力信号は、最小レベルが電源電圧の半分で最大レベルが電源電圧の信号である請求項８に記載のレベルシフト回路。
【請求項１１】
前記第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタの基板端子はそれぞれ、各一方駆動端子とそれぞれ接続されている請求項８に記載のレベルシフト回路。
【請求項１２】
前記第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、絶縁性表面を有する基板上に作製された薄膜トランジスタである請求項８に記載のレベルシフト回路。
【請求項１３】
前記第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、完全空乏化型のトランジスタである請求項１２に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタによって構成される出力回路およびレベルシフタ回路に関し、さらに詳しくは、そのトランジスタの耐圧を超える振幅の出力信号を出力可能な出力回路およびレベルシフト回路に関する。
【背景技術】
【０００２】
現在、半導体集積回路の製造のためには、ＣＭＯＳ技術が最も広く用いられている。このＣＭＯＳ技術によって半導体基板上に作製されるＣＭＯＳ集積回路は、５Ｖ以下の駆動電圧で用いられることが多い。しかしながら、ＣＭＯＳ集積回路は、入力信号としてより大きな振幅の電圧を必要とするデバイスを駆動したり、制御したりするために使用されることが多い。このようなデバイスとしては、例えば、ノートブック型パーソナルコンピュータや携帯電話装置などに使用されている液晶ディスプレイなどが挙げられるが、液晶ディスプレイを駆動するためには８Ｖ〜２０Ｖという高振幅の信号が必要となる。したがって、信号生成回路で生成される低振幅の信号から、液晶ディスプレイを駆動するための高振幅の信号を作成するために、レベルシフト回路や出力回路が必要になってくる。このようなレベルシフト回路や出力回路を構成するトランジスタの各端子間には、高電圧が印加されることになる。
【０００３】
しかしながら、半導体基板上に低電圧駆動用の低耐圧トランジスタの他に、高電圧駆動用の高耐圧トランジスタを作製する場合には、トランジスタの種類の増加に伴って、製造工程が増加し、製造コストも増加することになる。
【０００４】
このため、例えば特許文献１および特許文献２には、高耐圧のトランジスタを使用せずに、各トランジスタの端子間に高電圧が印加されないようにして、低耐圧のトランジスタによってレベルシフト回路や出力回路を構成する方法が提案されている。
【０００５】
以下に、特許文献１に開示されている高電圧ＣＭＯＳ論理回路について説明する。
【０００６】
図８は、特許文献１に開示されている高電圧ＣＭＯＳ論理回路の構成を示す回路図である。ここでは、その代表例としてインバータ回路を示している。
【０００７】
図８において、このインバータ回路は、入力信号Ｖｉｎが入力されるＮチャネル型トランジスタＮ１１およびＰチャネル型トランジスタＰ１１と、電源電圧Ｖｄｄおよび接地電位ＧＮＤの間に直列に接続されたＮチャネル型トランジスタＮ１２およびＮ１３と、Ｐチャネル型トランジスタＰ１２およびＰ１３とによって構成されており、Ｎチャネル型トランジスタＮ１１〜Ｎ１３およびＰチャネル型トランジスタＰ１１〜Ｐ１３の基板端子は、全てソース端子に接続されている。
【０００８】
Ｎチャネル型トランジスタＮ１１のドレイン端子には入力信号Ｖｉｎ、ゲート端子には中間電位ＶＳＨＬＤが印加され、ソース端子はＮチャネル型トランジスタＮ１２のゲート端子に接続されている。また、Ｐチャネル型トランジスタＰ１１のドレイン端子には入力信号Ｖｉｎ、ゲート端子には中間電圧ＶＳＨＬＤが印加され、ソース端子はＰチャネル型トランジスタＰ１２のゲート端子に接続されている。Ｎチャネル型トランジスタＮ１２のドレイン端子はＮチャネル型トランジスタＮ１３のソース端子に接続されており、ソース端子は接地電位ＧＮＤに接続されている。Ｐチャネル型トランジスタＰ１２のドレイン端子はＰチャネル型トランジスタＰ１３のソース端子に接続されており、ソース端子には電源電圧Ｖｄｄが印加されている。Ｎチャネル型トランジスタＮ１３のゲート端子には中間電位ＶＳＨＬＤが印加され、ドレイン端子は出力端子Ｖｏｕｔに接続されている。Ｐチャネル型トランジスタＰ１３のゲート端子には中間電位ＶＳＨＬＤが印加され、ドレイン端子は出力端子Ｖｏｕｔに接続されている。中間電位ＶＳＨＬＤは、電源電圧Ｖｄｄの半分の電位に設定されている。
【０００９】
二つのＮチャネル型トランジスタＮ１１およびＮ１２によって構成されたスーパートランジスタ"Super transistor"において、ソース端子が第２のトランジスタＮ１２のゲート端子に接続されている。高振幅の電源電圧Ｖｄｄが入力信号Ｖｉｎとして第１のＮチャネル型トランジスタＮ１１のドレイン端子に印加されたとしても、第１のＮチャネル型トランジスタＮ１１のゲート端子に中間電位ＶＳＨＬＤ＝Ｖｄｄ／２が印加されているため、第１のＮチャネル型トランジスタＮ１１のゲート／ドレイン間には電源電圧の半分の電圧であるＶｄｄ／２しか印加されず、また、第１のＮチャネル型トランジスタＮ１１のソース端子にはＶｄｄ−ＶＳＨＬＤ−Ｖｔｎ＝Ｖｄｄ／２−Ｖｔｎの電圧しか出力されない。ここで、ＶｔｎはＮチャネル型トランジスタのしきい値電圧である。したがって、第２のＮチャネル型トランジスタＮ１２のゲート／ソース間にはＶｄｄ／２−Ｖｔｎの電圧しか印加されない。
【００１０】
Ｐチャネル型トランジスタについても、同様の構成を用いることにより、ゲート／ドレイン間およびゲート／ソース間に印加される電圧を電源電圧の半分以下にすることができる。このように構成されたスーパートランジスタ"Supertransistor"を用いることにより、インバータ回路などの論理回路を構成することができる。
【００１１】
但し、出力信号としては電源電圧Ｖｄｄと同じ高振幅の信号が出力されるため、スーパートランジスタ"Supertransistor"だけでインバータ回路を構成した場合には、第２のＮチャネル型トランジスタＮ１２および第２のＰチャネル型トランジスタＰ１２のゲート／ドレイン間に耐圧以上の電圧が印加されることになる。
【００１２】
そこで、図８に示すように、第２のＮチャネル型トランジスタＮ１２および第２のＰチャネル型トランジスタＰ１２の間に、第３のＮチャネル型トランジスタＮ１３および第３のＰチャネル型トランジスタＰ１３を挿入して、トランジスタＮ１３およびＰ１３のゲート端子に中間電位ＶＳＨＬＤ＝Ｖｄｄ／２を印加することによって、各トランジスタのゲート／ドレイン間、ゲート／ソース間に印加される電圧を電源電圧Ｖｄｄの半分以下に抑えることが可能となる。
【００１３】
したがって、高耐圧のトランジスタを用いることなく、低耐圧のトランジスタによって、高振幅の入力信号をトランジスタを破壊させずに出力させることが可能となる。
【００１４】
次に、特許文献２に開示されているレベルシフト回路について説明する。
【００１５】
上記特許文献１では、図８に示すように、出力回路を構成しているトランジスタＮ１１およびＰ１１において、電源電圧Ｖｄｄと同じ大きさの振幅を有する入力信号ＶｉｎからトランジスタＮ１１によって０〜Ｖｄｄ／２−Ｖｔｎの信号が生成され、トランジスタＰ１１によってＶｄｄ／２＋｜Ｖｔｐ｜〜Ｖｄｄの信号が生成されている。
【００１６】
これに対して、特許文献２では、トランジスタＮ１１およびＰ１１が設けられておらず、トランジスタＮ１３およびＰ１３に電源電圧の半分の振幅を有する信号Ｖｉｎ１およびＶｉｎ２が入力され、電源電圧と同じ大きさの振幅を有する信号が出力されるようになっている。
【００１７】
このレベルシフト回路においても、トランジスタＮ１３およびＰ１３のゲート端子に印加される電圧を電源電圧の半分の電圧であるＶｄｄ／２に設定することによって、トランジスタＮ１２のドレイン端子とＮ１３のソース端子との接続点ＢにはＶｂ＝Ｖｄｄ／２−Ｖｔｎの電圧が出力され、トランジスタＰ１２のドレイン端子とＰ１３のソース端子との接続点ＣにはＶｃ＝Ｖｄｄ／２＋｜Ｖｔｐ｜の電圧が出力される。そのため、各トランジスタのゲート／ドレイン間、ゲート／ソース間に印加される電圧を電源電圧Ｖｄｄの半分以下に抑えることが可能となる。
【００１８】
したがって、高耐圧のトランジスタを用いることなく、低耐圧のトランジスタによって、高振幅の入力信号をトランジスタを破壊させずに出力させることが可能となる。
【特許文献１】Ｕ．Ｓ．Ｐａｔｅｎｔ ５，４６５，０５４号
【特許文献２】特開２００１−１０２９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記特許文献１に開示されている出力回路や特許文献２に開示されているレベルシフト回路では、ゲート／ドレイン間およびゲート／ソース間の耐圧が電源電圧の半分程度しかないトランジスタを用いても、トランジスタが破壊することなく、正常に動作させることができる。しかしながら、これらの出力回路やレベルシフト回路には、以下のような問題がある。
【００２０】
図９（ａ）〜図９（ｅ）は、図８に示すインバータ回路を動作させたときの波形図である。
【００２１】
図９（ａ）は、入力信号Ｖｉｎおよび出力信号Ｖｏｕｔの波形を示している。
【００２２】
図９（ｂ）は、トランジスタＮ１１とトランジスタＮ１２との接続点Ａの電圧Ｖａ、およびトランジスタＰ１１とトランジスタＰ１２との接続点Ｄの電圧Ｖｄの波形を示している。
【００２３】
図９（ｃ）は、トランジスタＮ１２とトランジスタＮ１３との接続点Ｂの電圧Ｖｂ、およびトランジスタＰ１２とトランジスタＰ１３の接続点Ｃの電圧Ｖｃの波形を示している。
【００２４】
図９（ｄ）は、トランジスタＮ１１およびトランジスタＰ１１のソース／ドレイン間の電圧差Ｖｉｎ−ＶａおよびＶｄ−Ｖｉｎを示している。
【００２５】
図９（ｅ）は、トランジスタＮ１３およびトランジスタＰ１３のソース／ドレイン間の電圧差Ｖｏｕｔ−ＶｂおよびＶｃ−Ｖｏｕｔを示している。
【００２６】
第１のＮチャネル型トランジスタＮ１１について見ると、ゲート端子には電源電圧の半分Ｖｄｄ／２が印加され、図９（ａ）に示すように、ドレイン端子には振幅が電源電圧と同じ大きさの信号が入力されるため、図９（ｂ）に示すように、ソース端子（接続点Ａ）は、電源電圧の半分よりもしきい値電圧分だけ低い電圧であるＶｄｄ／２−Ｖｔｎまでしか充電されない。よって、図９（ｄ）に示すように、ソース／ドレイン間には電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋Ｖｔｎの電圧が印加されることになる。
【００２７】
また、第３のＮチャネル型トランジスタＮ１３について見ると、ゲート端子には電源電圧の半分Ｖｄｄ／２が印加され、図９（ａ）に示すように、ドレイン端子からは振幅が電源電圧と同じ大きさの信号が出力されるため、図９（ｃ）に示すように、ソース端子（接続点Ｂ）は電源電圧の半分よりもしきい値電圧分だけ低い電圧であるＶｄｄ／２−Ｖｔｎまでしか充電されない。よって、図９（ｅ）に示すように、ソース／ドレイン間には電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋Ｖｔｎの電圧が印加されることになる。
【００２８】
さらに、第１のトランジスタＮ１１はトランスファーゲートとして機能しており、図９（ｂ）に示すように、立下り時に比べると立上りの遅延時間が長くなるため、この遅延時間の間だけソース／ドレイン間に大きな電圧が印加されることになる。
【００２９】
第１のＰチャネル型トランジスタＰ１１について見ると、ゲート端子には電源電圧の半分Ｖｄｄ／２が印加され、図９（ａ）に示すように、ドレイン端子には振幅が電源電圧と同じ大きさの信号が入力されるため、図９（ｂ）に示すように、ソース端子（接続点Ｄ）は電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜までしか放電されない。よって、図９（ｄ）に示すように、ソース／ドレイン間には電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜の電圧が印加されることになる。
【００３０】
また、第３のＰチャネル型トランジスタＰ１３について見ると、ゲート端子には電源電圧の半分Ｖｄｄ／２が印加され、図９（ａ）に示すように、ドレイン端子には振幅が電源電圧と同じ大きさの信号が出力されるため、図９（ｃ）に示すように、ソース端子（接続点Ｃ）は電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜までしか放電されない。よって、図９（ｅ）に示すように、ソース／ドレイン間には電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜の電圧が印加されることになる。
【００３１】
さらに、第１のトランジスタＰ１１はトランスファーゲートとして機能しており、図９（ｂ）に示すように、立上り時に比べると立下りの遅延時間が長くなるため、この遅延時間の間だけソース／ドレイン間に大きな電圧が印加されることになる。
【００３２】
したがって、ソース／ドレイン間の耐圧が電源電圧の半分程度しかないトランジスタを用いた場合には、トランジスタが劣化または破壊されてしまうことになる。このことは、特許文献２に開示されているレベルシフト回路についても同様である。
【００３３】
ところで、ＣＭＯＳ ＬＳＩは、低消費電力化が要求されるデバイスに適しており、著しい性能向上を遂げているが、その大規模化と動作速度の高速化に伴ってＬＳＩチップの消費電力が増加し、ＣＭＯＳ ＬＳＩにおいてもさらなる低消費電力化が必要になってきた。そこで、ＣＭＯＳ ＬＳＩを低消費電力化させるための手段として、寄生容量と電源電圧の低減化に適したＳＯＩ（Silicon On Insulator）構造が用いられるようになっている。
【００３４】
また、近年、ポリシリコン薄膜トランジスタは、その高移動度特性を利用して、液晶ディスプレイのアクティブマトリクス基板上に形成される画素のスイッチング素子としてだけではなく、周辺駆動回路にも利用されており、駆動回路一体型液晶表示装置が実現されている。このような絶縁性基板上に作製されるトランジスタにおいて、ボディ電位が固定化されていないためにボディ電位が変動することによって生じる動的な基板浮遊効果がＳＯＩデバイスの最大の課題になっている。
【００３５】
このような動的な基板浮遊効果を抑制するためには、ボディ電位を固定化するためのボディコンタクト（基板端子）を設けるという方法があるが、ボディコンタクトを設けるためには、素子の占有面積が増大することになり、レイアウト上の制約が厳しくなるという欠点がある。ボディコンタクトを設けなくても、ボディ領域の厚さを薄くして完全空乏化することによって、動的な基板浮遊効果を抑制することは可能であるが、この場合には、ソース・ボディ・ドレインをエミッタ・ベース・コレクトとする寄生バイポーラ効果が生じやすくなるため、ソース／ドレイン間の耐圧が低下するという問題が生じる。
【００３６】
本発明は、上記従来の問題を解決するもので、トランジスタのソース／ドレイン間の耐圧を超える振幅の出力信号を出力可能で、かつ、トランジスタが劣化または破壊なく正常に動作させることができる出力回路およびレベルシフト回路をを提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明の出力回路は、電源電圧と同じ大きさの振幅を有する入力信号が入力され、該入力信号に応じて、該電源電圧と同じ大きさの振幅を有する出力信号を出力する出力回路において、他方駆動端子に該入力信号が入力され、該制御端子に第１の中間電位が印加されている第１の一方導電型トランジスタと、制御端子が該第１の一方導電型トランジスタの一方駆動端子に接続され、一方駆動端子が接地電位の供給端に接続されている第２の一方導電型トランジスタと、一方駆動端子が該第２の一方導電型トランジスタの他方駆動端子に接続され、制御端子に該第１の中間電位が印加されている第３の一方導電型トランジスタと、他方駆動端子に該入力信号が入力され、制御端子に第２の中間電位が印加されている第１の他方導電型トランジスタと、制御端子が該第１の他方導電型トランジスタの一方駆動端子に接続され、一方駆動端子が電源電圧供給端に接続されている第２の他方導電型トランジスタと、一方駆動端子が該第２の他方導電型トランジスタの他方駆動端子に接続され、制御端子に該第２の中間電位が印加され、他方駆動端子が該第３の一方導電型トランジスタの他方駆動端子に共通に接続されて出力端子となっている第３の他方導電型トランジスタとを有し、該第１の中間電位は該電源電圧の半分よりも該一方導電型トランジスタのしきい値電圧分だけ高い電圧に設定され、該第２の中間電位は該電源電圧の半分よりも他方導電型トランジスタのしきい値電圧分だけ低い電圧に設定されており、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、本発明の出力回路における第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、一方駆動端子／他方駆動端子間の耐圧が電源電圧の半分の低耐圧トランジスタである。
【００３９】
さらに、好ましくは、本発明の出力回路における入力信号は、最小レベルが接地電位で最大レベルが電源電圧の信号である。
【００４０】
さらに、好ましくは、本発明の出力回路における第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタの各基板端子はそれぞれ、各一方駆動端子とそれぞれ接続されている。
【００４１】
さらに、好ましくは、本発明の出力回路における第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、絶縁性表面を有する基板上に作製された薄膜トランジスタである。
【００４２】
さらに、好ましくは、本発明の出力回路における第１〜第３の一方導電型トランジスタおよび第１〜第３の他方導電型トランジスタはそれぞれ、完全空乏型のトランジスタである。
【００４３】
さらに、好ましくは、本発明の出力回路における第１の一方導電型トランジスタおよび前記第１の他方導電型トランジスタのチャネル幅は、前記第２および第３の一方導電型トランジスタおよび第２および第３の他方導電型トランジスタの各チャネル幅のうち、少なくとも該第２の一方導電型トランジスタおよび第２の他方導電型トランジスタの各チャネル幅よりも大きく設定されている。
【００４４】
本発明のレベルシフト回路は、第１の振幅を有する第１の入力信号と、該第１の入力信号と同じ第１の振幅を有し、信号の最小レベルが該第１の入力信号の最大レベルと同じレベルの第２の入力信号とが入力され、該第１の入力信号および第２の入力信号に応じて、該第１の振幅の２倍の大きさである第２の振幅を有する出力信号を出力するレベルシフト回路であって、制御端子に該第１の入力信号が印加され、一方駆動端子が接地電位の供給端に接続されている第１の一方導電型トランジスタと、一方駆動端子が該第１の一方導電型トランジスタの他方駆動端子に接続され、制御端子に第１の中間電位が印加されている第２の一方導電型トランジスタと、制御端子に該第２の入力信号が印加され、一方駆動端子が電源電圧の供給端に接続されている第１の他方導電型トランジスタと、一方駆動端子が該第１の他方導電型トランジスタの他方駆動端子に接続され、制御端子に第２の中間電位が印加され、他方駆動端子が該第２の一方導電型トランジスタの他方駆動端子と共通に接続されて出力端子となっている第２の他方導電型トランジスタとを有し、該第１の中間電位は電源電圧の半分よりも一方導電型トランジスタのしきい値電圧分だけ高い電圧に設定され、該第２の中間電位は電源電圧の半分よりも他方導電型トランジスタのしきい値電圧分だけ低い電圧に設定されており、そのことにより上記目的が達成される。
【００４５】
また、好ましくは、本発明のレベルシフト回路における第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、一方駆動端子／他方駆動端子間の耐圧が電源電圧の半分の低耐圧トランジスタである。
【００４６】
さらに、好ましくは、本発明のレベルシフト回路における第１の入力信号は、最小レベルが接地電位で最大レベルが電源電圧の半分の信号であり、前記第２の入力信号は、最小レベルが電源電圧の半分で最大レベルが電源電圧の信号である。
【００４７】
さらに、好ましくは、本発明のレベルシフト回路における第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタの基板端子はそれぞれ、各一方駆動端子とそれぞれ接続されている。
【００４８】
さらに、好ましくは、本発明のレベルシフト回路における第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、絶縁性表面を有する基板上に作製された薄膜トランジスタである。
【００４９】
さらに、好ましくは、本発明のレベルシフト回路における第１および第２の一方導電型トランジスタおよび第１および第２の他方導電型トランジスタはそれぞれ、完全空乏化型のトランジスタである。
【００５０】
上記構成により、以下に、本発明の作用について説明する。
【００５１】
本発明の出力回路にあっては、出力回路を構成している第１〜第３の一方導電型（例えばＮチャネル型）トランジスタおよび第１〜第３の他方導電型（Ｐチャネル型）トランジスタにおいて、入力信号が入力される第１のＮチャネル型トランジスタの制御端子（ゲート端子）および、出力信号が出力される第３のＮチャネル型トランジスタの制御端子（ゲート端子）に印加される第１の中間電圧Ｖｒｅｆ１が電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ高い電圧に設定され、入力信号が入力される第１のＰチャネル型トランジスタの制御端子（ゲート端子）および、出力信号が出力される第３のＰチャネル型トランジスタの制御端子（ゲート端子）に印加される第２の中間電圧Ｖｒｅｆ２が電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ低い電圧に設定されている。
【００５２】
これによって、第１のＮチャネル型トランジスタおよび第１のＰチャネル型トランジスタの一方駆動端子（例えばソース端子）に出力される信号の振幅と、第３のＮチャネル型トランジスタおよび第３のＰチャネル型トランジスタのソース端子に入力される信号の振幅とは、いずれも電源電圧の半分となる。したがって、第１〜第３のＮチャネル型トランジスタおよび第１〜第３のＰチャネル型トランジスタの一方駆動端子（例えばソース端子）／他方駆動端子（ドレイン端子）間にも電源電圧の半分の電圧しか印加されないため、一方駆動端子（例えばソース端子）／他方駆動端子（ドレイン端子）間の耐圧が電源電圧の半分程度のトランジスタを用いても、トランジスタが破壊されることなく、正常に動作させることが可能である。
【００５３】
また、本発明の出力回路を構成しているトランジスタの基板端子を、全て、ソース端子に接続することによって、基板／ソース端子間の電圧差を０にすることができる。したがって、基板／ソース端子間の電圧差によるしきい値電圧の変動を抑えることができる。
【００５４】
さらに、本発明の出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタを用いることによって、ドレイン接合容量を低減することができるため、トランジスタの動作速度を向上させて、遅延時間を短くすることができる。従って、ソース端子／ドレイン端子間に耐圧以上の電圧が印加される時間を短くすることができ、トランジスタの劣化を抑制することができる。
【００５５】
さらに、本発明の出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いることによって、動的な基板浮遊効果を現れないようにすることができるため、ボディ電位を固定化するためのボディコンタクト（基板端子）を設ける必要がなくなる。したがって、素子の占有面積の増大を防ぐことができ、レイアウト設計上の制約を緩和することができる。
【００５６】
さらに、本発明の出力回路を構成している第１のＮチャネル型トランジスタおよび第１のＰチャネル型トランジスタのチャネル幅を、第２のＮチャネル型トランジスタおよび第２のＰチャネル型トランジスタのチャネル幅よりも大きく設定することによって、第１のＮチャネル型トランジスタおよび第１のＰチャネル型トランジスタの駆動能力が高くなり、第１のＮチャネル型トランジスタの立上り時間および第１のＰチャネル型トランジスタの立下り時間が短くなる。したがって、第１のＮチャネル型トランジスタの立上り時および第１のＰチャネル型トランジスタの立下り時に、ソース／ドレイン間に耐圧以上の電圧が印加される時間が短くなるため、トランジスタの劣化を抑えることができる。
【００５７】
本発明のレベルシフト回路にあっては、レベルシフト回路を構成している第１および第２のＮチャネル型トランジスタ並びに第１および第２のＰチャネル型トランジスタにおいて、出力信号が出力される第２のＮチャネル型トランジスタのゲート端子に印加される第１の中間電圧Ｖｒｅｆ１が電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ高い電圧に設定され、出力信号が出力される第２のＰチャネル型トランジスタのゲート端子に印加される第２の中間電圧Ｖｒｅｆ２が電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ低い電圧に設定されている。
【００５８】
これによって、第２のＮチャネル型トランジスタおよび第２のＰチャネル型トランジスタのソース端子に入力される信号の振幅は、いずれも電源電圧の半分となる。したがって、第１および第２のＮチャネル型トランジスタ並びに第１および第２のＰチャネル型トランジスタのソース／ドレイン間に電源電圧の半分の電圧しか印加されないため、ソース／ドレイン間の耐圧が電源電圧の半分程度のトランジスタを用いても、トランジスタが破壊されることなく、正常に動作させることが可能である。
また、本発明のレベルシフト回路を構成しているトランジスタの基板端子を、全てソース端子に接続することによって、基板／ソース端子間の電圧差を０にすることができる。従って、基板／ソース端子間の電圧差によるしきい値電圧の変動を抑えることができる。
さらに、本発明のレベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタを用いることによって、ドレイン接合容量を低減することができるため、トランジスタの動作速度を向上させて、遅延時間を短くすることができる。したがって、ソース／ドレイン間に耐圧以上の電圧が印加される時間を短くすることができ、トランジスタの劣化を抑制することができる。
さらに、本発明のレベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いることによって、動的な基板浮遊効果が現れないようにすることができるため、ボディ電位を固定するためのボディコンタクトを設ける必要がなくなる。従って、素子の占有面積の増大を防ぐことができ、レイアウト設計上の制約を緩和することができる。
【発明の効果】
【００５９】
以上より、本発明によれば、出力回路を構成している第１〜第３の一方導電型（例えばＮチャネル型）トランジスタおよび第１から３の他方導電型（Ｐチャネル型）トランジスタについて、入力信号が入力される第１のＮチャネル型トランジスタの制御端子（ゲート端子）および出力信号が出力される第３のＮチャネル型トランジスタの制御端子（ゲート端子）に印加される第１の中間電圧Ｖｒｅｆ１を電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ高い電圧に設定し、入力信号が入力される第１のＰチャネル型トランジスタのゲート端子および出力信号が出力される第３のＰチャネル型トランジスタのゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ低い電圧に設定することによって、一方駆動端子（例えばソース端子）／他方駆動端子（ドレイン端子）間の耐圧が電源電圧の半分程度のトランジスタを用いても、トランジスタが破壊されることなく正常に動作させることができる。
【００６０】
また、本発明の出力回路を構成しているトランジスタの基板端子を、全てソース端子に接続することにより、基板／ソース端子間の電圧差によるしきい値電圧の変動を抑えることができる。
【００６１】
さらに、本発明の出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタを用いることによって、ドレイン接合容量を低減してトランジスタの動作速度を向上させることができるため、ソース端子／ドレイン端子間に耐圧以上の電圧が印加される時間を短くしてトランジスタの劣化を抑制することができる。
【００６２】
さらに、本発明の出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いることによって、動的な基板浮遊効果を現れせないためにボディ電位を固定化するためのボディコンタクトを設ける必要がなくなり、素子の占有面積の増大を防いでレイアウト設計上の制約を緩和することができる。
【００６３】
さらに、本発明の出力回路を構成している第１のＮチャネル型トランジスタおよび第１のＰチャネル型トランジスタの各チャネル幅を、第２および第３のＮチャネル型トランジスタ並びに第２および第３のＰチャネル型トランジスタの各チャネル幅よりも大きく設定することによって、第１のＮチャネル型トランジスタおよび第１のＰチャネル型トランジスタの駆動能力を高くすることができるため、第１のＮチャネル型トランジスタの立上り時および第１のＰチャネル型トランジスタの立下り時に、ソース端子／ドレイン端子間に耐圧以上の電圧が印加される時間を短くして、トランジスタの劣化を抑えることができる。
【００６４】
次に、本発明のレベルシフト回路よれば、レベルシフト回路を構成している第１および２のＮチャネル型トランジスタおよび第１および第２のＰチャネル型トランジスタについて、出力信号が出力される第２のＮチャネル型トランジスタのゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ高い電圧に設定し、出力信号が出力される第２のＰチャネル型トランジスタのゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を電源電圧Ｖｄｄの半分よりもしきい値電圧分だけ低い電圧に設定することによって、ソース／ドレイン間の耐圧が電源電圧の半分程度のトランジスタを用いても、トランジスタが破壊されることなく正常に動作させることができる。
【００６５】
また、本発明のレベルシフト回路を構成しているトランジスタの基板端子を、全てソース端子に接続することにより、基板／ソース端子間の電圧差によるしきい値電圧の変動を抑えることができる。
【００６６】
さらに、本発明のレベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタを用いることによって、ドレイン接合容量を低減してトランジスタの動作速度を向上させることができるため、ソース端子／ドレイン端子間に耐圧以上の電圧が印加される時間を短くしてトランジスタの劣化を抑制することができる。
【００６７】
さらに、本発明のレベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いることによって、動的な基板浮遊効果が現れないためにボディ電位を固定するためのボディコンタクトを設ける必要がなくなり、素子の占有面積の増大を防いでレイアウト設計上の制約を緩和することができる。
【発明を実施するための最良の形態】
【００６８】
以下に、本発明の実施形態１〜４の出力回路および本発明の実施形態５〜７のレベルシフト回路について図面を参照しながら説明する。
【００６９】
（実施形態１）
図１は、本発明の出力回路の実施形態１における構成示す回路図である。
【００７０】
図１において、この出力回路は、入力信号Ｖｉｎが入力される第１のＮチャネル型（一方導電型）トランジスタＮ１１および第１のＰチャネル型（他方導電型）トランジスタＰ１１と、電源電圧Ｖｄｄおよび接地電位ＧＮＤの間に直列に接続された第２のＮチャネル型トランジスタＮ１２、第２のＮチャネル型トランジスタＮ１３、第２のＰチャネル型トランジスタＰ１２および第３のＰチャネル型トランジスタＰ１３とによって構成されている。
【００７１】
第１〜第３のＮチャネル型トランジスタＮ１１〜Ｎ１３および第１〜第３のＰチャネル型トランジスタＰ１１〜Ｐ１３の基板端子は、全てソース端子（一方駆動端子）に接続されている。このように、Ｎチャネル型トランジスタＮ１１〜Ｎ１３およびＰチャネル型トランジスタＰ１１〜Ｐ１３の基板端子を全てソース端子に接続した理由については、後述する。
【００７２】
第１のＮチャネル型トランジスタＮ１１のドレイン端子（他方駆動端子）には入力信号Ｖｉｎが印加され、ゲート端子（制御端子）には第１の中間電圧Ｖｒｅｆ１が印加され、ソース端子は第２のＮチャネル型トランジスタＮ１２のゲート端子に接続されている。
【００７３】
第１のＰチャネル型トランジスタＰ１１のドレイン端子は第１のＮチャネル型トランジスタＮ１１のドレイン端子と共通に接続されて入力信号Ｖｉｎが印加され、ゲート端子には第２の中間電圧Ｖｒｅｆ２が印加され、ソース端子は第２のＰチャネル型トランジスタＰ１２のゲート端子に接続されている。
【００７４】
第２のＮチャネル型トランジスタＮ１２のドレイン端子は第３のＮチャネル型トランジスタＮ１３のソース端子に接続されており、第２のＮチャネル型トランジスタＮ１２のソース端子は接地電位ＧＮＤに接続されている。
【００７５】
第２のＰチャネル型トランジスタＰ１２のドレイン端子は第３のＰチャネル型トランジスタＰ１３のソース端子に接続されており、第２のＰチャネル型トランジスタＰ１２のソース端子には電源電圧Ｖｄｄが印加されている。
【００７６】
第３のＮチャネル型トランジスタＮ１３のゲート端子には第１の中間電圧Ｖｒｅｆ１が印加され、第３のＮチャネル型トランジスタＮ１３のドレイン端子は出力端子Ｖｏｕｔに接続されている。
【００７７】
第３のＰチャネル型トランジスタＰ１３のゲート端子には第２の中間電圧Ｖｒｅｆ２が印加され、第３のＰチャネル型トランジスタＰ１３のドレイン端子は第３のＮチャネル型トランジスタＮ１３のドレイン端子と共通に接続されて出力端子Ｖｏｕｔに接続されている。
【００７８】
第１の中間電圧Ｖｒｅｆ１は電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差の半分にＮチャネル型トランジスタのしきい値電圧Ｖｔｎを加えた電圧であり、Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎとなっている。
【００７９】
第２の中間電圧Ｖｒｅｆ２は電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差の半分からＰチャネル型トランジスタのしきい値電圧の絶対値｜Ｖｔｐ｜を引いた電圧であり、Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜となっている。その一例として、例えばＶｄｄ＝１０Ｖ、Ｖｔｎ＝１Ｖ、Ｖｔｐ＝−１Ｖとすると、Ｖｒｅｆ１＝１０／２＋１＝６Ｖ、Ｖｒｅｆ２＝１０／２−｜−１｜＝４Ｖとなる。
【００８０】
上記構成により、本実施形態１の出力回路の動作について説明する。
【００８１】
図２（ａ）〜図２（ｅ）は、図１に示す出力回路を動作させたときの波形図である。
【００８２】
図２（ａ）は入力信号Ｖｉｎの波形（実線）および出力信号Ｖｏｕｔの波形（点線）を示している。
【００８３】
図２（ｂ）はトランジスタＮ１１とトランジスタＮ１２との接続点Ａの電圧Ｖａの波形（実線）およびトランジスタＰ１１とトランジスタＰ１２との接続点Ｄの電圧Ｖｄの波形（点線）を示している。
【００８４】
図２（ｃ）はトランジスタＮ１２とトランジスタＮ１３との接続点Ｂの電圧Ｖｂの波形（実線）およびトランジスタＰ１２とトランジスタＰ１３との接続点Ｃの電圧Ｖｃの波形（点線）を示している。
【００８５】
図２（ｄ）はトランジスタＮ１１のソース／ドレイン間の電圧差Ｖｉｎ−Ｖａ（実線）およびＰ１３のソース／ドレイン間の電圧差Ｖｄ−Ｖｉｎ（点線）を示している。
【００８６】
図２（ｅ）はトランジスタＮ１３のソース／ドレイン間の電圧差Ｖｏｕｔ−Ｖｂ（実線）およびＰ１３のソース／ドレイン間の電圧差Ｖｃ−Ｖｏｕｔ（点線）を示している。
【００８７】
なお、以下では、説明の便宜上、トランジスタＮ１１のゲート電圧をＶｇ（Ｎ１１）、ドレイン電圧をＶｄ（Ｎ１１）、ソース電圧をＶｓ（Ｎ１１）と表記する。また、トランジスタＮ１２、Ｎ１３およびＰ１１〜Ｐ１３のゲート電圧、ドレイン電圧、ソース電圧についても、同様の表記方法を用いて説明する。
【００８８】
まず、第１のＮチャネル型トランジスタＮ１１の動作について説明する。
【００８９】
図２（ａ）に示すように、時間Ｔ１において、入力信号ＶｉｎがＬｏｗレベル（Ｖｉｎ＝０）のときに、トランジスタＮ１１は、Ｖｇ（Ｎ１１）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１１）＝Ｖｉｎ＝０より、Ｖｇ（Ｎ１１）−Ｖｄ（Ｎ１１）＞Ｖｔｎであるために、ＯＮ状態となる。よって、図２（ｂ）に示すように、接続点Ａの電圧ＶａはプルダウンされてＶａ＝０となる。
【００９０】
時間Ｔ２において、図２（ａ）に示すように入力信号ＶｉｎがＬｏｗ→Ｈｉｇｈレベル（Ｖｉｎ：０  →Ｖｄｄ）に変化するとき、Ｖｉｎ＝Ｖｄ（Ｎ１１）＜Ｖｇ（Ｎ１１）−Ｖｔｎ＝Ｖｄｄ／２の間はトランジスタＮ１１はＯＮ状態である。よって、図２（ｂ）に示すように、接続点Ａはプルアップされて接続点Ａの電圧Ｖａが０＜Ｖａ＜Ｖｄｄ／２の範囲の値となり、入力信号ＶｉｎがＶｉｎ：０→Ｖｄｄ／２へ増加するにつれてＶａ：０→Ｖｄｄ／２へと増加していく。Ｖｉｎ＝Ｖｄ（Ｎ１１）＞Ｖｇ（Ｎ１１）−Ｖｔｎ＝Ｖｄｄ／２になると、トランジスタＮ１１はＯＦＦ状態となるため、接続点Ａの電圧Ｖａはそれ以上プルアップされなくなり、Ｖａ＝Ｖｄｄ／２に保持される。
【００９１】
時間Ｔ３において、図２（ａ）に示すように入力信号ＶｉｎがＨｉｇｈレベル（Ｖｉｎ＝Ｖｄｄ）のときに、トランジスタＮ１１は、Ｖｇ（Ｎ１１）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１１）＝Ｖｉｎ＝ＶｄｄよりＶｄ（Ｎ１１）＞Ｖｇ（Ｎ１１）−ＶｔｎであるためにＯＦＦ状態である。よって、図２（ｂ）に示すように、接続点Ａの電圧ＶａはＶａ＝Ｖｄｄ／２に保持される。
【００９２】
時間Ｔ４において、図２（ａ）に示すように、入力信号ＶｉｎがＨｉｇｈ→Ｌｏｗレベル（Ｖｉｎ：Ｖｄｄ→０）に変化するとき、Ｖｉｎ＝Ｖｄ（Ｎ１１）＞Ｖｇ（Ｎ１１）−Ｖｔｎ＝Ｖｄｄ／２の間はトランジスタＮ１１はＯＦＦ状態のままである。よって、図２（ｂ）に示すように、接続点Ａの電圧ＶａはＶａ＝Ｖｄｄ／２に保持される。Ｖｉｎ＝Ｖｄ（Ｎ１１）＜Ｖｇ（Ｎ１１）−Ｖｔｎ＝Ｖｄｄ／２になると、トランジスタＮ１１はＯＮ状態となるため、接続点Ａはプルダウンされて接続点Ａの電圧Ｖａは０＜Ｖａ＜Ｖｄｄ／２の範囲の値となり、入力信号ＶｉｎがＶｉｎ：Ｖｄｄ／２→０へ低下するにつれてＶａ：Ｖｄｄ／２→０へと低下していく。
【００９３】
時間Ｔ５において、図２（ａ）に示すように、入力信号ＶｉｎがＬｏｗレベル（Ｖｉｎ＝０）のとき、トランジスタＮ１１はＶｇ（Ｎ１１）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１１）＝Ｖｉｎ＝０よりＶｇ−Ｖｄ＞Ｖｔｎであるため、ＯＮ状態となる。よって、図２（ｂ）に示すように、接続点Ａの電圧ＶａはプルダウンされてＶａ＝０となる。
【００９４】
次に、第１のＰチャネル型トランジスタＰ１１の動作について説明する。第１のＰチャネル型トランジスタＰ１１についても、第１のＮチャネル型トランジスタＮ１１とほぼ同様の動作をする。
【００９５】
図２（ａ）に示すように、時間Ｔ１において、入力信号ＶｉｎがＬｏｗレベル（Ｖｉｎ＝０のとき）、トランジスタＰ１１はＶｇ（Ｐ１１）＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ１１）＝Ｖｉｎ＝０よりＶｉｎ＝Ｖｄ（Ｐ１１）＜Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜であるため、ＯＦＦ状態となる。したがって、図２（ｂ）に示すように、接続点Ｄの電圧ＶｄはＶｄ＝Ｖｄｄ／２に保持される。
【００９６】
時間Ｔ２において、図２（ａ）に示すように、入力信号ＶｉｎがＬｏｗ→Ｈｉｇｈレベル（Ｖｉｎ：０→Ｖｄｄ）に変化するとき、Ｖｉｎ＝Ｖｄ（Ｐ１１）＜Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜＝Ｖｄｄ／２の間はトランジスタＰ１１はＯＦＦ状態のままである。よって、図２（ｂ）に示すように、接続点Ｄの電圧ＶｄはＶｄ＝Ｖｄｄ／２に保持される。図２（ａ）に示すようにＶｉｎ＝Ｖｄ（Ｐ１１）＞Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜＝Ｖｄｄ／２になると、トランジスタＰ１１はＯＮ状態となる。よって、図２（ｂ）に示すように、接続点Ｄはプルアップされて接続点Ｄの電圧ＶｄはＶｄｄ／２＜Ｖｄ＜Ｖｄｄの範囲の値となり、入力信号ＶｉｎがＶｉｎ：０→Ｖｄｄへ増加するにつれてＶａ：Ｖｄｄ／２→Ｖｄｄへと増加していく。
【００９７】
時間Ｔ３において、図２（ａ）に示すように入力信号ＶｉｎがＨｉｇｈレベル（Ｖｉｎ＝Ｖｄｄ）のとき、トランジスタＰ１１は、Ｖｇ（Ｐ１１）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ１１）＝Ｖｉｎ＝ＶｄｄよりＶｄ（Ｐ１１）−Ｖｇ（Ｐ１１）＞｜Ｖｔｐ｜であるため、ＯＮ状態となる。よって、図２（ｂ）に示すように、接続点Ｄの電圧ＶｄはプルアップされてＶｄ＝Ｖｄｄとなる。
【００９８】
時間Ｔ４において、図２（ａ）に示すように入力信号ＶｉｎがＨｉｇｈ→Ｌｏｗレベル（Ｖｉｎ：Ｖｄｄ→０）に変化するとき、Ｖｉｎ＝Ｖｄ（Ｐ１１）＞Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜＝Ｖｄｄ／２の間はトランジスタＰ１１はＯＮ状態である。よって、図２（ｂ）に示すように接続点Ｄはプルダウンされて接続点Ｄの電圧ＶｄはＶｄｄ／２＜Ｖｄ＜Ｖｄｄの範囲の値となり、入力信号ＶｉｎがＶｉｎ：Ｖｄｄ→０へ低下するにつれてＶａ：Ｖｄｄ→Ｖｄｄ／２へ低下していく。図２（ａ）に示すようにＶｉｎ＝Ｖｄ（Ｐ１１）＜Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜＝Ｖｄｄ／２になると、トランジスタＰ１１はＯＦＦ状態となる。よって、図２（ｂ）に示すように、接続点Ｄの電圧Ｖｄはそれ以上プルダウンされなくなり、Ｖｄ＝Ｖｄｄ／２に保持される。
【００９９】
時間Ｔ５において、図２（ａ）に示すように入力信号ＶｉｎがＬｏｗレベル（Ｖｉｎ＝０）のとき、トランジスタＰ１１は、Ｖｇ（Ｐ１１）＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ１１）＝Ｖｉｎ＝  ０によりＶｉｎ＝Ｖｄ（Ｐ１１）＜Ｖｇ（Ｐ１１）＋｜Ｖｔｐ｜であるため、トランジスタＰ１１はＯＦＦ状態である。よって、図２（ｂ）に示すように、接続点Ｄの電圧ＶｄはＶｄ＝Ｖｄｄ／２に保持される。
【０１００】
次に、第２のＮチャネル型トランジスタＮ１２、第３のＮチャネル型トランジスタＮ１３、第２のＰチャネル型トランジスタＰ１２および第３のＰチャネル型トランジスタＰ１３の動作について説明する。
【０１０１】
時間Ｔ１において、図２（ｂ）に示すように、接続点Ａの電圧ＶａがＬｏｗレベル（Ｖａ＝０）のとき、接続点Ｄの電圧ＶｄもＬｏｗレベル（Ｖｄ＝Ｖｄｄ／２）である。このため、トランジスタＮ１２は、Ｖｇ（Ｎ１２）＝０、Ｖｓ（Ｎ１２）＝０よりＶｇ（Ｎ１２）−Ｖｓ（Ｎ１２）＜Ｖｔｎとなるため、ＯＦＦ状態であり、トランジスタＰ１２は、Ｖｇ（Ｐ１２）＝Ｖｄｄ／２、Ｖｓ（Ｐ１２）＝ＶｄｄよりＶｓ（Ｐ１２）−Ｖｇ（Ｐ１２）＞｜Ｖｔｐ｜となるため、ＯＮ状態である。よって、図２（ｃ）に示すように、接続点ＣはプルアップされてＶｃ＝Ｖｄｄとなる。
【０１０２】
このとき、トランジスタＰ１３は、Ｖｇ（Ｐ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ１３）＝Ｖｃ＝ＶｄｄよりＶｓ（Ｐ１３）−Ｖｇ（Ｐ１３）＞｜Ｖｔｐ｜であるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号ＶｏｕｔもプルアップされてＶｏｕｔ＝Ｖｄｄとなる。また、トランジスタＮ１３は、Ｖｇ（Ｎ１３）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１３）＝Ｖｏｕｔ＝ＶｄｄよりＶｇ（Ｎ１３）−Ｖｄ（Ｎ１３）＜Ｖｔｎであるため、ＯＦＦ状態となる。よって、図２（ｃ）に示すように、接続点Ｂの電圧Ｖｂは、時間Ｔ１の前の時点でＶｄｄ／２となっているために、Ｖｂ＝Ｖｄｄ／２に保持される。
【０１０３】
時間Ｔ２において、図２（ｂ）に示すように、接続点Ａの電圧ＶａがＬｏｗ→Ｈｉｇｈレベル（Ｖａ：０→Ｖｄｄ／２）に変化するとき、接続点Ｄの電圧ＶｄもＬｏｗ→Ｈｉｇｈレベル（Ｖｄ：Ｖｄｄ／２→Ｖｄｄ）も変化する。ここで、Ｖｇ（Ｎ１２）＜Ｖｓ（Ｎ１２）＋Ｖｔｎ＝Ｖｔｎの間は、トランジスタＮ１２はＯＦＦ状態である。また、トランジスタＮ１３も、Ｖｇ（Ｎ１３）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１３）＝Ｖｏｕｔ＝ＶｄｄよりＶｄ（Ｎ１３）−Ｖｇ（Ｎ１３）＜ＶｔｎであるためＯＦＦ状態である。図２（ｂ）に示すように、接続点Ａの電圧Ｖａが増加していき、Ｖｇ（Ｎ１２）＞Ｖｓ（Ｎ１２）＋Ｖｔｎ＝Ｖｔｎとなると、トランジスタＮ１２はＯＮ状態となる。よって、図２（ｃ）に示すように、接続点Ｂがプルダウンされて０＜Ｖｂ＜Ｖｄｄ／２の範囲の値となり、Ｖｂ：Ｖｄｄ／２→０へと低下していく。それに伴って、トランジスタＮ１３も動作を開始し始め、図２（ａ）に示すように出力信号ＶｏｕｔがＶｄｄより低下し始める。
【０１０４】
トランジスタＰ１２はＶｇ（Ｐ１２）＜Ｖｓ（Ｐ１２）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜の間はＯＮ状態であるが、トランジスタＰ１３もＶｇ（Ｐ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ１３）＝Ｖｏｕｔ＞Ｖｄｄ／２の間はＶｄ（Ｐ１３）−  Ｖｇ（Ｐ１３）＞｜Ｖｔｐ｜であるためにＯＮ状態である。よって、トランジスタＮ１２およびＮ１３もＯＮ状態であるため、図２（ｃ）に示すように接続点Ｃの電圧Ｖｃも低下し始め、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄの範囲の値となり、Ｖｃ：Ｖｄｄ→Ｖｄｄ／２へと低下していく。
【０１０５】
Ｖｇ（Ｎ１２）＞Ｖｓ（Ｎ１２）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜となると、トランジスタＰ１２はＯＦＦ状態となるため、図２（ｃ）に示すように接続点Ｃには電源電圧Ｖｄｄが供給されなくなる。また、トランジスタＰ１３はＶｄ（Ｐ１３）＝Ｖｏｕｔ＜Ｖｄｄ／２となると、Ｖｇ（Ｐ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜よりＶｄ（Ｐ１３）−Ｖｇ（Ｐ１３）＜｜Ｖｔｐ｜となってＯＦＦ状態となるため、図２（ｃ）に示すように接続点Ｃの電圧ＶｃはＶｃ＝Ｖｄｄ／２に保持される。トランジスタＰ１２およびＰ１３がＯＦＦ状態となり、トランジスタＮ１２およびＮ１３がＯＮ状態となると、図２（ａ）および図２（ｃ）に示すように、出力電圧Ｖｏｕｔおよび接続点Ｂの電圧Ｖｂは低下して、接地電位までプルダウンされる。
【０１０６】
時間Ｔ３において、図２（ｂ）に示すように、接続点Ａの電圧ＶａがＨｉｇｈレベル（Ｖａ１＝Ｖｄｄ／２）のとき、接続点Ｄの電圧ＶｄもＨｉｇｈレベル（Ｖｄ＝Ｖｄｄ）となる。このため、トランジスタＮ１２はＶｇ（Ｎ１２）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｓ（Ｎ１２）＝０よりＶｇ（Ｎ１２）−Ｖｓ（Ｎ１２）＞Ｖｔｎとなるため、ＯＮ状態であり、トランジスタＰ１２はＶｇ（Ｐ１２）＝Ｖｄｄ、Ｖｓ（Ｐ１２）＝ＶｄｄよりＶｓ（Ｐ１２）−Ｖｇ（Ｐ１２）＜｜Ｖｔｐ｜となるため  ＯＦＦ状態である。よって、図２（ｃ）に示すように、接続点ＢはプルダウンされてＶｂ＝０となる。
【０１０７】
このとき、トランジスタＮ１３は、Ｖｇ（Ｎ１３）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｓ（Ｎ１３）＝Ｖｂ１＝０よりＶｇ（Ｎ１３）−Ｖｓ（Ｎ１３）＞Ｖｔｎとなるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号ＶｏｕｔもプルダウンされてＶｏｕｔ＝Ｖｓ＝０となる。また、トランジスタＰ１３はＶｇ（Ｐ１３）＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ１３）＝Ｖｄｄ／２よりＶｓ（Ｐ１３）−Ｖｇ（Ｐ１３）＝｜Ｖｔｐ｜となるためＯＦＦ状態となる。
【０１０８】
時間Ｔ４において、図２（ｂ）に示すように、接続点Ａの電圧ＶａがＨｉｇｈ→Ｌｏｗレベル（Ｖａ：Ｖｄｄ／２→０）に変化するとき、接続点Ｄの電圧ＶｄもＨｉｇｈ→Ｌｏｗレベル（Ｖｄ：Ｖｄｄ→Ｖｄｄ／２）に変化する。ここで、Ｖｇ（Ｐ１２）＞Ｖｓ（Ｐ１２）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜の間はトランジスタＰ１２はＯＦＦ状態であり、トランジスタＰ１３もＶｇ（Ｐ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ１３）＝Ｖｏｕｔ＝０よりＶｄ（Ｐ１３）−  Ｖｇ（Ｐ１３）＜｜Ｖｔｐ｜となるためにＯＦＦ状態である。よって、図２（ｃ）に示すように、接続点Ｃの電圧ＶｃもＶｃ＝Ｖｄｄ／２に保持される。
【０１０９】
図２（ｂ）に示すように、接続点Ｄの電圧Ｖｄが低下していき、Ｖｇ（Ｐ１２）＜Ｖｓ（Ｐ１２）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜となると、トランジスタＰ１２はＯＮ状態となる。よって、図２（ｃ）に示すように、接続点Ｃがプルアップされ、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄの範囲の値となり、Ｖｃ：Ｖｄｄ／２→Ｖｄｄへと増加していく。それに伴って、トランジスタＰ１３も動作を開始し始め、図２（ａ）に示すように出力信号Ｖｏｕｔが接地電位より増加し始める。
【０１１０】
トランジスタＮ１２は、Ｖｇ（Ｎ１２）＞Ｖｓ（Ｎ１２）＋Ｖｔｎ＝Ｖｔｎの間はＯＮ状態であるが、トランジスタＮ１３もＶｇ（Ｎ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１３）＝Ｖｏｕｔ＜Ｖｄｄ／２の間はＶｇ（Ｎ１３）−Ｖｄ（Ｎ１３）＞Ｖｔｎとなり、ＯＮ状態である。よって、トランジスタＰ１２およびＰ１３もＯＮ状態であるため、図２（ｃ）に示すように、接続点Ｂの電圧Ｖｂも増加し始めて、０＜Ｖｂ＜Ｖｄｄ／２の範囲の値となり、Ｖｂ：０→Ｖｄｄ／２へと増加していく。
【０１１１】
Ｖｇ（Ｎ１２）＞Ｖｓ（Ｎ１２）＋Ｖｔｎ＝Ｖｔｎになると、トランジスタＮ１２はＯＦＦ状態となるため、図２（ｃ）に示すように、接続点Ｂは接地電位と非導通状態になる。また、トランジスタＮ１３は、Ｖｄ（Ｎ１３）＝Ｖｏｕｔ＞Ｖｄｄ／２となると、Ｖｇ（Ｎ１３）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋ＶｔｎよりＶｇ（Ｎ１３）−Ｖｄ（Ｎ１３）＜  ＶｔｎとなってＯＦＦ状態となるため、図２（ｃ）に示すように接続点Ｂの電圧ＶｂはＶｂ＝Ｖｄｄ／２に保持される。
【０１１２】
時間Ｔ５において、図２（ｂ）に示すように、接続点Ａの電圧ＶａがＬｏｗレベル（Ｖａ＝０）のとき、接続点Ｄの電圧ＶｄもＬｏｗレベル（Ｖｄ＝Ｖｄｄ／２）である。このため、トランジスタＮ１２は、Ｖｇ（Ｎ１２）＝０、Ｖｓ（Ｎ１２）＝０よりＶｇ（Ｎ１２）−Ｖｓ（Ｎ１２）＜Ｖｔｎであるため、ＯＦＦ状態であり、トランジスタＰ１２は、Ｖｇ（Ｐ１２）＝Ｖｄｄ／２、Ｖｓ（Ｐ１２）＝ＶｄｄよりＶｓ（Ｐ１２）−Ｖｇ（Ｐ１２）＞｜Ｖｔｐ｜であるため、ＯＮ状態である。よって、図２（ｃ）に示すように、接続点ＣはプルアップされてＶｃ＝Ｖｄｄとなる。
【０１１３】
このとき、トランジスタＰ１３は、Ｖｇ（Ｐ１３）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ１３）＝Ｖｃ＝ＶｄｄよりＶｓ（Ｐ１３）−Ｖｇ（Ｐ１３）＞｜Ｖｔｐ｜となるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号ＶｏｕｔもプルアップされてＶｏｕｔ＝Ｖｄｄとなる。また、トランジスタＮ１３は、Ｖｇ（Ｎ１３）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ１３）＝Ｖｏｕｔ＝Ｖｄｄより、Ｖｇ（Ｎ１３）−Ｖｄ（Ｎ１３）＜Ｖｔｎとなるため、ＯＦＦ状態となる。よって、図２（ｂ）に示すように、接続点Ｂの電圧ＶｂはＶｂ＝Ｖｄｄ／２に保持される。
【０１１４】
上述したように、本実施形態１の出力回路において、接続点Ａ〜Ｄの電圧Ｖａ〜Ｖｄは、０＜Ｖａ＜Ｖｄｄ／２、０＜Ｖｂ＜Ｖｄｄ／２、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄ、Ｖｄｄ／２＜Ｖｄ＜Ｖｄｄの範囲の値となり、振幅が電源電圧の半分であるＶｄｄ／２の信号が出力されている。
【０１１５】
また、各トランジスタＮ１１〜Ｎ１３およびＰ１１〜Ｐ１３のソース／ドレイン間には、図２（ｄ）および図２（ｅ）に示すように、入力信号Ｖｉｎの立上り時および立下り時においてトランジスタＮ１１〜Ｎ１３、Ｐ１１〜Ｐ１３がスイッチングするときに、瞬間的に大きな電圧が印加されるものの、安定状態ではソース／ドレイン間には電源電圧の半分であるＶｄｄ／２の電圧しか印加されていない。よって、トランジスタＮ１１〜Ｎ１３およびＰ１１〜Ｐ１３のソース／ドレイン間耐圧が、電源電圧の半分であるＶｄｄ／２程度あれば、トランジスタが高電圧による破壊を受けることなく、出力回路を正常に動作させることが可能となる。
【０１１６】
次に、本実施形態１において、Ｎチャネル型トランジスタＮ１１〜Ｎ１３およびＰチャネル型トランジスタＰ１１〜Ｐ１３の基板端子を全てソース端子に接続した理由について、説明する。
【０１１７】
集積回路においては、同一基板上で複数のトランジスタを動作させるため、トランジスタによっては基板／ソース間に電位差Ｖｂｓが生じ、その影響を考える必要がある。例えば、Ｎチャネル型トランジスタの基板端子を接地電位に、Ｐチャネル型トランジスタの基板端子を電源電圧に接続した場合、基板／ソース間電圧Ｖｂｓが負の値で絶対値が大きくなると、チャネル／基板間の空乏層が広がるため、空乏層の固定電荷を充電する分だけ、ドレイン電流を流すために余分にゲート電圧を印加する必要がある。このため、基板／ソース間電圧Ｖｂｓが０のときのしきい値電圧をＶｔｈ０とすると、しきい値電圧Ｖｔｈは、下記式のように表される。
【０１１８】
【数１】
2005039560.tif 000003
上記式において、γはしきい値電圧バイアス依存係数（Bulk threshold parameter）、φは表面ポテンシャル（Surface potential）である。また、Ｎｓｕｂは基板不純物濃度、Ｎｉは真性不純物濃度、εｓｉはＳｉの誘電率、εｏｘは酸化膜の誘電率、Ｔｏｘは酸化膜厚である。
【０１１９】
本実施形態１の出力回路において、Ｎチャネル型トランジスタＮ１２の基板端子を接地電位に、Ｐチャネル型トランジスタＰ１２の基板端子を電源電圧に接続した場合、Ｎチャネル型トランジスタＮ１２およびＰチャネル型トランジスタＰ１２の基板端子はいずれもソース端子に接続されることになるため、基板／ソース間に電圧差は生じない。しかしながら、Ｎチャネル型トランジスタＮ１１およびＮ１３の基板端子を接地電位に、Ｐチャネル型トランジスタＰ１１およびＰ１３を電源電圧に接続した場合には、基板／ソース間電圧Ｖｂｓが負の値で絶対値が大きくなるため、しきい値電圧Ｖｔｈが増加することになる。
【０１２０】
したがって、本発明の出力回路を構成しているＮチャネル型トランジスタＮ１１〜Ｎ１３の基板端子を接地電位に、Ｐチャネル型トランジスタＰ１１〜Ｐ１３の基板端子を電源電圧に接続した場合に、第１の中間電圧Ｖｒｅｆ１および第２の中間電圧Ｖｒｅｆ２を、基板／ソース間電圧Ｖｂｓの影響を考慮せずに設定すると、接続点Ａ〜Ｄに出力される信号の振幅が低下してしまい、トランジスタＮ１１、Ｎ１３、Ｐ１１およびＰ１３のソース／ドレイン間に印加される電圧が基板／ソース間電圧Ｖｂｓの影響によるしきい値電圧分だけ増加することになる。また、基板／ソース間電圧Ｖｂｓの影響を考慮して、第１の中間電圧Ｖｒｅｆ１および第２の中間電圧Ｖｒｅｆ２を設定した場合には、トランジスタＮ１１、Ｎ１３、Ｐ１１およびＰ１３のゲート／ドレイン間電圧およびゲート／ソース間電圧が増加することになる。したがって、本実施形態１のように、Ｎチャネル型トランジスタＮ１１〜Ｎ１３およびＰチャネル型トランジスタＰ１１〜Ｐ１３の基板端子はを、全てソース端子に接続して、Ｖｂｓ＝０とすることが望ましい。
【０１２１】
以上説明したように、本実施形態１の出力回路によれば、Ｎチャネル型トランジスタＮ１１およびＮ１３のゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｎだけ高い電圧であるＶｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎに設定し、Ｐチャネル型トランジスタＰ１１およびＰ１３のゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｐだけ低い電圧であるＶｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜に設定することにより、出力回路を構成している各トランジスタの端子に印加される電圧を電源電圧の半分であるＶｄｄ／２程度に抑えることができる。したがって、トランジスタＮ１１〜Ｎ１３およびＰ１１〜Ｐ１３のソース／ドレイン間には電源電圧の半分の電圧であるＶｄｄ／２しか印加されないため、ソース／ドレイン間の耐圧が電源電圧の半分程度の低耐圧のトランジスタを用いて、出力回路を構成することができる。これによって、出力回路に高耐圧のトランジスタを使用する必要がなくなり、製造工程の増加によるコストアップを低減することができる。
【０１２２】
（実施形態２）
本実施形態２の出力回路は、図１に示す実施形態１の出力回路とほぼ同様であるが、異なる点は、出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタ（ＳＯＩ（Silicon On Insulator）構造）を用いている点である。
【０１２３】
絶縁性表面を有する基板上にトランジスタを作製する方法としては、例えばＳｉ基板中に酸素イオンを注入することによって埋め込み酸化膜層を形成したＳＯＩ基板上にトランジスタを作製する方法、表面に酸化膜を形成したＳｉ基板と別のもう一枚のＳｉ基板を貼り合わせて薄膜化することにより形成したＳＯＩ基板上にトランジスタを作製する方法、ガラスなどの絶縁性基板上にＣＶＤ装置などによりＳｉ膜を形成（堆積）してトランジスタを作製する方法などが挙げられる。
【０１２４】
このように、表面に酸化膜を形成したＳｉ基板と別のもう一枚のＳｉ基板を貼り合わせて薄膜化するＳＯＩ基板を作成する方法について更に説明する。この作製方法の場合には、Ｓｉ基板が２枚必要で、１枚は表面に酸化膜（ＳｉＯ2）を形成（酸化膜の形成方法は熱酸化、ＣＶＤなど）しておく。このように表面に酸化膜（ＳｉＯ2）を形成したＳｉ基板と、もう１枚別のＳｉ基板を、その酸化膜の上から貼り合わせる。貼り合わせたＳｉ基板の片面（表面）のシリコン層を薄膜化（薄膜化の方法は研磨など）することにより、ＳＯＩ基板を作製する。その薄膜化したシリコン層上にトランジスタを作製する。
【０１２５】
ＬＳＩにおいて、信号伝播のためにトランジスタが充放電するべき負荷容量としては、ドレイン接合容量、ゲート容量および配線容量が挙げられる。このうち、ドレイン接合容量は、ＳＯＩ構造にすることによって、通常のバルクＳｉ基板を用いた場合と比較して、約１桁程度小さくなる。
【０１２６】
図３に示すように、ＳＯＩトランジスタのドレイン接合容量ＣJは、ドレイン／ボディ間容量ＣJLとドレイン／基板間容量ＣJVによって構成されている。ボディ領域の厚さは、ＣＭＯＳ用ＳＯＩ基板では通常０．１μｍ以下であり、ドレイン−ボディ間の接合面積は極めて小さく、その接合容量ＣJLも小さい。
【０１２７】
また、接合容量ＣJVは、Ｓｉに比べて誘電率が１／３と小さいＳｉ酸化膜からなる埋め込み酸化膜容量ＣJVBと、埋め込み酸化膜下に伸びた空乏層の容量ＣJVDの直列接続とによって構成されている。例えば、Ｐ型基板を用いたＳＯＩ基板に作製されたＮチャネル型トランジスタでは、ドレイン層はｎ＋型であるので、ドレイン電圧が０Ｖのときであっても、ドレイン層と基板とのフェルミ準位差の電位差が存在するため、埋め込み層の下に空乏層が形成されている。回路動作中のドレイン層の電位は０Ｖから電源電圧まで変化するが、いずれの電位でも埋め込み酸化膜下には空乏層が形成されていることになる。
【０１２８】
ドレイン層をゲート電極、埋め込み酸化膜をゲート酸化膜として測定した場合のゲート／基板間の容量−電圧特性では、負のゲート電圧が印加されると埋め込み酸化膜下には蓄積層が形成されて、埋め込み酸化膜容量ＣJVBが観測されるが、０Ｖ以上のゲート電圧が印加されると、埋め込み酸化膜下に空乏層が形成されて埋め込み酸化膜容量ＣJVBと空乏層容量ＣJVDが直列接続されるので、急激に容量が減少することになる。
【０１２９】
バルクＳｉ基板では、トランジスタのドレイン接合容量ＣJは、ドレイン／ボディ間容量ＣJLとドレイン／基板間容量ＣJVとによって構成されている。ＳＯＩ構造では、容量−電圧特性から分かるように、正の電圧に対して、電圧変化による空乏層容量値の変化が極めて小さく、ＣJはドレイン電圧にほとんど依存しない。これに対して、バルクＳｉ基板を用いた場合には、ドレイン電圧ＶDの減少により、ドレインｎ+−ｐ接合の空乏層幅が（Ｖｂｉ＋ＶD）1/2に比例して小さくなるために、接合容量ＣJが増大することになる。ここで、Ｖｂｉはビルトイン電圧である。
【０１３０】
以上では、Ｎチャネル型トランジスタのドレイン接合容量について説明したが、次に、Ｐチャネル型トランジスタの場合について考えてみる。Ｐ型基板を用いたＳＯＩ基板に作製されたＰチャネル型トランジスタでは、ドレイン層はｐ＋型であるため、ドレイン電圧が０Ｖのときには基板側はほとんどフラットバンド状態に近く、埋め込み酸化膜下には空乏層は形成されないことになる。しかしながら、わずかな正電圧がドレイン層に与えられることによって、空乏層が伸び始めることになる。回路動作中のＰチャネル型トランジスタのドレイン層は、０Ｖから正の電源電圧まで変化しており、平均的には埋め込み酸化膜の下には空乏層が形成されている。したがって、Ｎチャネル型トランジスタと比較して、わずかに効果が小さくなるが、Ｐチャネル型トランジスタの場合にも、同様のドレイン接合容量低減効果があると考えられる。
【０１３１】
以上では、Ｐ型基板を用いたＳＯＩ基板上に作製されたＮチャネル型トランジスタおよびＰチャネル型トランジスタについて説明したが、Ｎ型基板を用いたＳＯＩ基板上に作製されたＮチャネル型トランジスタおよびＰチャネル型トランジスタについても、同様であるため、ここでは説明を省略する。
【０１３２】
以上説明したように、本発明によれば、絶縁性表面を有する基板上に作製されたトランジスタを用いることによって、バルクＳｉ基板を用いた場合に比べて、ドレイン接合容量が約１桁程度小さくなる。したがって、出力回路を構成するトランジスタの動作速度が向上され、遅延時間を短くすることができる。これによって、ソース／ドレイン間に耐圧以上の電圧が印加される時間を短くすることができるため、トランジスタの劣化を抑制することができる。
【０１３３】
（実施形態３）
図４は、本実施形態３の出力回路の構成を示す回路図である。
【０１３４】
本実施形態３の出力回路は、図１に示す実施形態１の出力回路とほぼ同様であるが、出力回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いているため、基板端子（ボディコンタクト）が設けられていない。
【０１３５】
部分空乏化トランジスタでは、インパクトイオン化現象に関係した場合、ゲートのオン／オフによる多数キャリアの再分布現象に関係した場合、およびチャージポンピング現象に関係した場合という３種類の動的な基板浮遊効果が現れる。したがって、ボディ電位を固定するためにボディコンタクトを設ける必要がある。しかしながら、完全空乏化型トランジスタでは、このような現象は見られないため、ボディコンタクトを設ける必要がない。以下に、その理由について詳細に説明する。
【０１３６】
まず、インパクトイオン化現象に関係した動的な基板浮遊効果について説明する。
【０１３７】
完全空乏化トランジスタの方が、部分空乏型トランジスタよりもボディ領域の厚さが薄くなっている。例えば、部分空乏型トランジスタではボディ領域の厚さは１００ｎｍ程度であり、完全空乏型トランジスタではボディ領域の厚さは５０ｎｍ程度である。このため、部分空乏型トランジスタでは、ボディ領域の底部で空乏化されていない中性領域が存在するが、完全空乏型トランジスタでは、オン状態のときにもオフ状態のときにも、ボディ領域全体が空乏化されている。この違いによって、部分空乏型トランジスタと完全空乏型トランジスタとで、ボディ領域内の電位分布に差が生じる。
【０１３８】
完全空乏化トランジスタでは、深さ方向に向かってボディ領域全体が電位勾配を有しており、埋め込み酸化膜内へもゲート電界が入り込んでいる。これに対して、部分空乏化トランジスタでは、ゲート電界効果はボディ領域内に止まっており、電位勾配のない中性領域がボディ領域底部に存在している。したがって、ボディ領域の表面と底部との電位差は部分空乏型トランジスタの方が完全空乏化トランジスタよりも大きく、ボディ領域底部付近における、正孔に対するソース／ボディ間の電位障壁は、部分空乏化トランジスタの方が完全空乏化トランジスタより高くなる。
【０１３９】
このような正孔に対する電位障壁高さの差によって、ボディ領域内に存在し得る正孔数に差が生じる。この正孔は、インパクトイオン化によって生成されたものである。Ｎチャネル型トランジスタの動作中に、チャネル電子がドレイン付近における高電界領域を通過する際に、電界からエネルギーを得た高エネルギー電子がＳｉの荷電子と衝突し、インパクトイオン化によって電子と正孔が発生する。この際、完全空乏化トランジスタより電位障壁の高さが高い部分空乏型トランジスタでは、より多くの正孔がボディ領域に蓄積されることになる。したがって、部分空乏型トランジスタでは、ゲートがオンに変わるときのボディ電位がより大きな正電位に上昇していることになり、ゲート信号入力直後からドレイン電流の増加が見られる。この現象は、信号の周期が短いほど顕著に現れ、ドレイン電圧が大きいほど顕著に現れる。
【０１４０】
次に、ゲートのオン／オフによる多数キャリアの再分布現象に関係した動的な基板浮遊効果について説明する。ここでは、Ｎチャネル型トランジスタを例として説明する。
【０１４１】
部分空乏型トランジスタの場合には、ゲートがオフからオンに変わるとチャネル空乏層幅が伸び、伸びた領域に存在していた正孔（多数キャリア）が排除されて、ソース側に流出する。引き続いて、ゲートがオフに変わるとチャネル空乏層幅が縮小して中性領域になるため、必要な正孔（多数キャリア）がソース側から逆方向接合電流として供給される。このとき、ソース接合における正孔の流出・供給能力とチャネル空乏層の伸縮による正孔の排除・再帰量のバランスによって、ボディ領域内の正孔数に過不足が生じてボディ電位が変化する。ソース接合におけるボディ領域からの正孔流出はソース接合の順方向電流であり、正孔のボディ領域への供給はソース接合の逆方向電流である。
【０１４２】
したがって、良好なソース接合が形成されている場合には、逆方向電流によるボディ領域への正孔流入の方が、多くの時間を要することになる。このため、ゲートを高速にオン／オフさせると、定常的にボディ領域内の正孔が不足することになる。この結果、ボディ電位が負となり、しきい値電圧が増加して、ドレイン電流の減少を引き起こすことになる。このような効果は、ボディ領域全体が空乏化されている完全空乏化トランジスタでは現れない。
【０１４３】
最後に、チャージポンピング現象に関係した動的な基板浮遊効果について説明する。
【０１４４】
チャージポンピング現象とは、ゲート電圧が急峻にオフされたときに、反転層内のキャリアの大部分はドレインやソース側に流出されるが、一部のキャリアが取り残されてボディ領域内に注入されたり、または、ゲート酸化膜とボディ領域との界面に存在する界面準位にトラップされていたキャリアが、ゲートのオフ時にボディ領域へ注入されたりすることである。この結果、例えばＮチャネル型トランジスタの場合には、ボディ領域が負電位になり、しきい値電圧が増大してドレイン電流が減少することになる。
【０１４５】
本実施形態３の出力回路を構成しているトランジスタは、完全空乏型トランジスタであるため、部分空乏型トランジスタで見られるような動的な基板浮遊効果は見られない。したいがって、動的な基板浮遊効果を抑制するためのボディコンタクトを設ける必要がなくなり、素子の占有面積が大きくなることを防ぐことができるため、レイアウト設計上での制約が緩和されることになる。
【０１４６】
ところで、完全空乏型トランジスタでは、ソース・ボディ・ドレインをエミッタ・ベース・コレクタとする寄生バイポーラ効果が生じやすいため、ソース／ドレイン間耐圧ＶDSが小さいという欠点がある。しかしながら、本実施形態３の出力回路では、Ｎチャネル型トランジスタＮ１１およびＮ１３のゲート電極に印加される第１の中間電位Ｖｒｅｆ１が電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎに、Ｐチャネル型トランジスタＰ１１およびＰ１３のゲート電極に印加される第２の中間電位Ｖｒｅｆ２が電源電圧の半分よりもしきい値電圧分だけ低い電圧であるＶｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜に設定されているため、各トランジスタのソース端子からは電源電圧の半分の振幅の信号しか出力されない。
【０１４７】
これに対して、Ｎチャネル型トランジスタＮ１１およびＮ１３並びにＰチャネル型トランジスタＰ１１およびＰ１３のゲート電極に印加される中間電位が電源電圧の半分であるＶｄｄ／２に設定された場合には、Ｎチャネル型トランジスタのソース端子には電源電圧よりもしきい値電圧分だけ低い電圧であるＶｄｄ／２−Ｖｔｎが出力され、Ｐチャネル型トランジスタのソース端子には電源電圧よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜が出力される。
【０１４８】
したがって、本実施形態３によれば、トランジスタのしきい値電圧分だけソース／ドレイン間に印加される電圧を低減することができるため、ソース／ドレイン間耐圧が低い完全空乏型トランジスタに対しても有効である。
【０１４９】
（実施形態４）
本実施形態４の出力回路は、上記実施形態１〜３のいずれの構成についても適用することができるため、ここでは図１に示す回路図を用いて説明する。
【０１５０】
本実施形態４において、本発明の出力回路を構成しているトランジスタのチャネル幅について、第１のＮチャネル型トランジスタＮ１１および第１のＰチャネル型トランジスタＰ１１のチャネル幅は、第２のＮチャネル型トランジスタＮ１２、第３のＮチャネル型トランジスタＮ１３、第２のＰチャネル型トランジスタＰ１２および第３のＰチャネル型トランジスタＰ１３の各チャネル幅よりも大きく設定されている。以下に、その理由について説明する。
【０１５１】
まず、本発明の出力回路を構成しているトランジスタのチャネル幅を全て同じ大きさに設定した場合について説明する。
【０１５２】
図２（ｂ）において、接続点Ａの電圧Ｖａでは立上り時間の遅延時間が長くなっており、接続点Ｄの電圧Ｖｄでは立下り時間の遅延時間が長くなっている。トランジスタＮ１２、Ｎ１３、Ｐ１２およびＰ１３は、電源電圧Ｖｄｄと接地電位ＧＮＤとの間に直列接続されており、Ｎチャネル型トランジスタＮ１２およびＮ１３、またはＰチャネル型トランジスタＰ１２およびＰ１３のうち、いずれか一方がＯＮ状態からＯＦＦ状態へと遷移していても、他方がＯＦＦ状態からＯＮ状態へと遷移していくため、遅延時間はあまり長くならない。
【０１５３】
しかしながら、トランジスタＮ１１およびＰ１１はトランスファーゲートとして機能しており、それぞれ単独で充放電が行なわれているため、ＯＮ状態からＯＦＦ状態へと遷移していくときには、遅延時間が長くなる。そのため、図２（ｄ）に示すように、トランジスタＮ１１およびＰ１１のソース／ドレイン間では、信号の切り替わり時に電源電圧の半分であるＶｄｄ／２よりも大きな電圧が印加される時間が長くなる。
【０１５４】
図５（ａ）〜図５（ｅ）は、本実施形態４の出力回路を構成するトランジスタのチャネル幅を最適化するために、第１のＮチャネル型トランジスタＮ１１および第１のＰチャネル型Ｐ１１のチャネル幅を、第２のＮチャネル型トランジスタＮ１２、第３のＮチャネル型トランジスタＮ１３、第２のＰチャネル型トランジスタＰ１２および第３のＰチャネル型トランジスタＰ１３の各チャネル幅の１／２倍（点線）、等倍（実線）、２倍（二重線）に変化させたときの出力回路の動作波形図である。
【０１５５】
図５（ａ）は出力信号Ｖｏｕｔの波形を示し、図５（ｂ）はトランジスタＮ１１とＮ１２との接続点Ａの電圧ＶａおよびトランジスタＰ１１とＰ１２との接続点Ｄの電圧Ｖｄを示し、図５（ｃ）はトランジスタＮ１２とＮ１３との接続点Ｂの電圧ＶｂおよびトランジスタＰ１２とＰ１３との接続点Ｃの電圧Ｖｃを示している。また、図５（ｄ）はトランジスタＮ１１のソース／ドレイン間の電圧差Ｖｉｎ−ＶａおよびトランジスタＰ１１のソース／ドレイン間の電圧差Ｖｄ−Ｖｏｕｔを示し、図５（ｅ）はトランジスタＮ１３のソース／ドレイン間の電圧差Ｖｏｕｔ−ＶｂおよびトランジスタＰ１３のソース／ドレイン間の電圧差Ｖｃ−Ｖｏｕｔを示している。
【０１５６】
図５（ｂ）に示すように、トランジスタＮ１１およびＰ１１の各チャネル幅を、トランジスタＮ１２、Ｎ１３、Ｐ１２およびＰ１３の各チャネル幅の１／２倍〜２倍と大きくしていくに伴って、トランジスタＮ１１およびＰ１１の駆動能力が増大するため、トランジスタＮ１１の立上り時間およびトランジスタＰ１１の立下り時間が短くなっている。その結果、図５（ｄ）に示すように、トランジスタＮ１１およびＰ１１のソース／ドレイン間に、電源電圧の半分であるＶｄｄ／２以上の電圧が印加される時間も短くなっている。
【０１５７】
以上説明したように、本発明の出力回路を構成しているトランジスタについて、トランジスタＮ１１およびＰ１１のチャネル幅を、トランジスタＮ１２、Ｎ１３、Ｐ１２およびＰ１３のチャネル幅よりも大きくすることによって、トランジスタＮ１１およびＰ１１のソース／ドレイン間に対して、信号の切り替わり時に電源電圧の半分であるＶｄｄ／２以上の電圧が印加される時間を短くすることができるため、トランジスタＮ１１およびＰ１１の劣化を抑制することができる。
【０１５８】
（実施形態５）
図６は、本実施形態５のレベルシフト回路の構成を示す回路図である。
【０１５９】
図６において、このレベルシフト回路は、電源電圧Ｖｄｄおよび接地電位ＧＮＤの間に直列に接続された第１のＮチャネル型トランジスタＮ２１および第２のＮチャネル型トランジスタＮ２２と、第１のＰチャネル型トランジスタＰ２１および第２のＰチャネル型トランジスタＰ２２とを有している。
【０１６０】
また、上記実施形態１でも説明したように、基板／ソース間Ｖｂｓによってしきい値電圧Ｖｔｈが変動するのを防ぐため、Ｎチャネル型トランジスタＮ２１およびＮ２２とＰチャネル型トランジスタＰ２１およびＰ２２の基板端子は、全てソース端子に接続されている。
【０１６１】
Ｎチャネル型トランジスタＮ２１のゲート端子には第１の入力信号Ｖｉｎ１が入力され、ドレイン端子はＮチャネル型トランジスタＮ２２のソース端子に接続され、ソース端子は接地電位ＧＮＤの供給端に接続されている。
【０１６２】
Ｐチャネル型トランジスタＰ２１のゲート端子には第２の入力信号Ｖｉｎ２が入力され、ドレイン端子はＰチャネル型トランジスタＰ２２のソース端子に接続され、ソース端子には電源電圧Ｖｄｄの供給端が印加されている。
【０１６３】
Ｎチャネル型トランジスタＮ２２のゲート端子には第１の中間電圧Ｖｒｅｆ１が印加されている。
【０１６４】
Ｐチャネル型トランジスタＰ２２のゲート端子には第２の中間電圧Ｖｒｅｆ２が印加され、ドレイン端子はＮチャネル型トランジスタ２２のドレイン端子と共通に接続されて出力端子Ｖｏｕｔに接続されている。
【０１６５】
第１の入力信号Ｖｉｎ１は、Ｌｏｗレベルが接地電位ＧＮＤで、Ｈｉｇｈレベルが電源電圧の半分であるＶｄｄ／２の信号である。また、第２の入力信号Ｖｉｎ２は、Ｌｏｗレベルが電源電圧の半分であるＶｄｄ／２で、Ｈｉｇｈレベルが電源電圧Ｖｄｄの信号である。
【０１６６】
第１の中間電圧Ｖｒｅｆ１は、電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差の半分にＮチャネル型トランジスタのしきい値電圧Ｖｔｎを加えた電圧であり、Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎとなっている。また、第２の中間電圧Ｖｒｅｆ２は、電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差の半分からＰチャネル型トランジスタのしきい値電圧の絶対値｜Ｖｔｐ｜を引いた電圧であり、Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜となっている。一例として、例えばＶｄｄ＝１０Ｖ、Ｖｔｎ＝１Ｖ、Ｖｔｐ＝−  １Ｖとすると、Ｖｒｅｆ１＝１０／２＋１＝６Ｖ、Ｖｒｅｆ２＝１０／２−｜−１｜＝  ４Ｖとなる。
【０１６７】
次に、本実施形態５のレベルシフト回路の動作について説明する。
【０１６８】
図６に示すレベルシフト回路を動作させたときの波形図は、図２（ａ）、（ｃ）および（ｅ）と概ね同様であるため、以下では、図６、図２（ａ）、（ｃ）および（ｅ）を参照しながら、ＮチャネルトランジスタＮ２１およびＮ２２とＰチャネルトランジスタＰ２１およびＰ２２との動作について説明する。なお、図２（ａ）ではＶｉｎのＨｉｇｈレベルがＶｄｄ、Ｌｏｗレベルが０となっているが、本実施形態５ではＶｉｎ１は０〜Ｖｄｄ／２、Ｖｉｎ２はＶｄｄ／２〜Ｖｄｄの間で変化する。
【０１６９】
図２（ａ）に示すように、時間Ｔ１において、第１の入力信号Ｖｉｎ１がＬｏｗレベル（Ｖｉｎ１＝０）のとき、第２の入力信号Ｖｉｎ２もＬｏｗレベル（Ｖｉｎ２＝Ｖｄｄ／２）である。ここで、トランジスタＮ２１はＶｇ（Ｎ２１）＝０、Ｖｓ（Ｎ２１）＝０よりＶｇ（Ｎ２１）−Ｖｓ（Ｎ２１）＜ＶｔｎであるためにＯＦＦ状態であり、トランジスタＰ２１はＶｇ（Ｐ２１）＝Ｖｄｄ／２、Ｖｓ（Ｐ２１）＝ＶｄｄよりＶｓ（Ｐ２１）−Ｖｇ（Ｐ２１）＞｜Ｖｔｐ｜であるためにＯＮ状態である。よって、図２（ｃ）に示すように、接続点ＣはプルアップされてＶｃ＝Ｖｄｄとなる。
【０１７０】
このとき、トランジスタＰ２２は、Ｖｇ（Ｐ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ２２）＝Ｖｃ＝Ｖｄｄより、Ｖｓ（Ｐ２２）−Ｖｇ（Ｐ２２）＞｜Ｖｔｐ｜となるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号ＶｏｕｔもプルアップされてＶｏｕｔ＝Ｖｄｄとなる。また、トランジスタＮ２２は、Ｖｇ（Ｎ２２）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ２２）＝Ｖｏｕｔ＝Ｖｄｄより、Ｖｇ（Ｎ２２）−Ｖｄ（Ｎ２２）＜Ｖｔｎとなるため、ＯＦＦ状態となる。よって、図２（ｃ）に示すように、接続点Ｂの電圧ＶｂはＶｂ＝Ｖｄｄ／２に保持される。
【０１７１】
時間Ｔ２において、図２（ａ）に示すように、第１の入力信号Ｖｉｎ１がＬｏｗ→ＨｉｇｈレベルＵＶｉｎ１：０→Ｖｄｄ／２）に変化するとき、第２の入力信号もＬｏｗ→Ｈｉｇｈレベル（Ｖｉｎ２：Ｖｄｄ／２→Ｖｄｄ）に変化する。ここで、トランジスタＮ２１は、Ｖｇ（Ｎ２１）＜Ｖｓ（Ｎ２１）＋Ｖｔｎ＝Ｖｔｎの間はＯＦＦ状態であり、トランジスタＮ２２もＶｇ（Ｎ２２）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ２２）＝Ｖｏｕｔ＝ＶｄｄよりＶｄ（Ｎ２２）−Ｖｇ（Ｎ２２）＜Ｖｔｎとなるため、ＯＦＦ状態である。
【０１７２】
図２（ａ）に示すように、第１の入力信号Ｖｉｎ１が増加していき、Ｖｇ（Ｎ２１）＞Ｖｓ（Ｎ２１）＋Ｖｔｎ＝Ｖｔｎとなると、トランジスタＮ２１はＯＮ状態となる。よって、図２（ｃ）に示すように、接続点Ｂがプルダウンされ、０＜Ｖｂ＜Ｖｄｄ／２の範囲の値となり、Ｖｂ：Ｖｄｄ／２→０へと低下していく。それに伴って、トランジスタＮ２２も動作を開始し始め、図２（ａ）に示すように、出力信号ＶｏｕｔがＶｄｄより低下し始める。トランジスタＰ２１は、Ｖｇ（Ｐ２１）＜Ｖｓ（Ｐ２１）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜の間はＯＮ状態であるが、トランジスタＰ２２もＶｇ（Ｐ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ２２）＝Ｖｏｕｔ＞Ｖｄｄ／２の間はＶｄ（Ｐ２２）−Ｖｇ（Ｐ２２）＞｜Ｖｔｐ｜となるためＯＮ状態である。よって、トランジスタＮ２１およびＮ２２もＯＮ状態であるため、図２（ｃ）に示すように、接続点Ｃの電圧Ｖｃも低下し始めて、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄの範囲の値となり、Ｖｃ：Ｖｄｄ→Ｖｄｄ／２へと低下していく。
【０１７３】
Ｖｇ（Ｎ２１）＞Ｖｓ（Ｎ２１）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜となると、トランジスタＰ２１はＯＦＦ状態となるため、図２（ｃ）に示すように、接続点Ｃには電源電圧Ｖｄｄが供給されなくなる。また、トランジスタＰ２２は、Ｖｄ（Ｐ２２）＝Ｖｏｕｔ＜Ｖｄｄ／２となると、Ｖｇ（Ｐ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜よりＶｄ（Ｐ２２）−Ｖｇ（Ｐ２２）＜｜Ｖｔｐ｜よりＯＦＦ状態となるため、図２（ｃ）に示すように、接続点Ｃの電圧ＶｃはＶｃ＝Ｖｄｄ／２に保持される。トランジスタＰ２１およびＰ２２がＯＦＦ状態となり、トランジスタＮ２１およびＮ２２がＯＮ状態となると、図２（ａ）および図２（ｃ）に示すように、出力電圧Ｖｏｕｔおよび接続点Ｂの電圧Ｖｂは低下していき、接地電位までプルダウンされる。
【０１７４】
時間Ｔ３において、図２（ａ）に示すように、第１の入力信号Ｖｉｎ１がＨｉｇｈレベル（Ｖｉｎ１＝Ｖｄｄ／２）のとき、第２の入力信号Ｖｉｎ２もＨｉｇｈレベル（Ｖｉｎ２＝Ｖｄｄ）となる。このため、トランジスタＮ２１はＶｇ（Ｎ２１）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｓ（Ｎ２１）＝０よりＶｇ（Ｎ２１）−Ｖｓ（Ｎ２１）＞Ｖｔｎとなるため、ＯＮ状態である。また、トランジスタＰ２１は、Ｖｇ（Ｐ２１）＝Ｖｄｄ、Ｖｓ（Ｐ２１）＝ＶｄｄよりＶｓ（Ｐ２１）−Ｖｇ（Ｐ２１）＜｜Ｖｔｐ｜となるため  ＯＦＦ状態である。よって、図２（ｃ）に示すように、接続点ＢはプルダウンされてＶｂ＝０となる。
【０１７５】
このとき、トランジスタＮ２２は、Ｖｇ（Ｎ２２）＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｓ（Ｎ２２）＝Ｖｂ＝０よりＶｇ（Ｎ２２）−Ｖｓ（Ｎ２２）＞Ｖｔｎとなるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号Ｖｏｕｔもプルダウンされて、Ｖｏｕｔ＝Ｖｓ（Ｎ２２）＝０となる。また、トランジスタＰ２２は、Ｖｇ（Ｐ２２）＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ２２）＝Ｖｄｄ／２よりＶｓ（Ｐ２２）−Ｖｇ（Ｐ２２）＝｜Ｖｔｐ｜となるため、ＯＦＦ状態となる。
【０１７６】
時間Ｔ４において、図２（ａ）に示すように、第１の入力信号Ｖｉｎ１がＨｉｇｈ→Ｌｏｗレベル（Ｖｉｎ１：Ｖｄｄ／２→０）に変化するとき、第２の入力信号Ｖｉｎ２もＨｉｇｈ→Ｌｏｗレベル（Ｖｉｎ２：Ｖｄｄ→Ｖｄｄ／２）に変化する。ここで、トランジスタＰ２１は、Ｖｇ（Ｐ２１）＞Ｖｓ（Ｐ２１）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜の間はＯＦＦ状態であり、トランジスタＰ２２も、Ｖｇ（Ｐ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｄ（Ｐ２２）＝Ｖｏｕｔ＝０よりＶｄ（Ｐ２２）−  Ｖｇ（Ｐ２２）＜｜Ｖｔｐ｜で、ＯＦＦ状態である。よって、図２（ｃ）に示すように、接続点Ｃの電圧ＶｃもＶｃ＝Ｖｄｄ／２に保持される。
【０１７７】
図２（ａ）に示すように、第２の入力信号Ｖｉｎ２が低下していき、Ｖｇ（Ｐ２１）＜Ｖｓ（Ｐ２１）−｜Ｖｔｐ｜＝Ｖｄｄ−｜Ｖｔｐ｜となると、トランジスタＰ２１はＯＮ状態となる。よって、図２（ｃ）に示すように、接続点Ｃがプルアップされ、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄの範囲の値となり、Ｖｃ：Ｖｄｄ／２→Ｖｄｄへと増加していく。それに伴って、トランジスタＰ２２も動作を開始し始めて、図２（ａ）に示すように、出力信号Ｖｏｕｔが接地電位より増加し始める。
【０１７８】
トランジスタＮ２１は、Ｖｇ（Ｎ２１）＞Ｖｓ（Ｎ２１）＋Ｖｔｎ＝Ｖｔｎの間はＯＮ状態であるが、トランジスタＮ２２もＶｇ（Ｎ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ２２）＝Ｖｏｕｔ＜Ｖｄｄ／２の間はＶｇ（Ｎ２２）−Ｖｄ（Ｎ２２）＞Ｖｔｎとなるため、ＯＮ状態である。よって、トランジスタＰ２１およびＰ２２もＯＮ状態であるため、図２（ｃ）に示すように、接続点Ｂの電圧Ｖｂ増加し始めて、０＜Ｖｂ＜Ｖｄｄ／２の範囲の値となり、Ｖｂ：０→Ｖｄｄ／２へと増加していく。Ｖｇ（Ｎ２１）＞Ｖｓ（Ｎ２１）＋Ｖｔｎ＝Ｖｔｎになると、トランジスタＮ２１はＯＦＦ状態となるため、接続点Ｂは接地電位と非導通状態なる。また、トランジスタＮ２２は、Ｖｄ（Ｎ２２）＝Ｖｏｕｔ＞Ｖｄｄ／２となると、Ｖｇ（Ｎ２２）＝Ｖｒｅｆ１＝Ｖｄｄ／２  ＋ＶｔｎよりＶｇ（Ｎ２２）−Ｖｄ（Ｎ２２）＜ＶｔｎとなるためＯＦＦ状態となる。よって、図２（ｃ）に示すように、接続点Ｂの電圧ＶｂはＶｂ＝Ｖｄｄ／２に保持される。
【０１７９】
時間Ｔ５において、図２（ａ）に示すように、第１の入力信号Ｖｉｎ１がＬｏｗレベル（Ｖｉｎ１＝０）のとき、第２の入力信号Ｖｉｎ２もＬｏｗレベル（Ｖｉｎ２＝Ｖｄｄ／２）である。このため、トランジスタＮ２１は、Ｖｇ（Ｎ２１）＝０、Ｖｓ（Ｎ２１）＝０よりＶｇ（Ｎ２１）−Ｖｓ（Ｎ２１）＜ＶｔｎとなるためＯＦＦ状態であり、トランジスタＰ２１は、Ｖｇ（Ｐ２１）＝Ｖｄｄ／２、Ｖｓ（Ｐ２１）＝ＶｄｄよりＶｓ（Ｐ２１）−Ｖｇ（Ｐ２１）＞｜Ｖｔｐ｜となるためＯＮ状態である。よって、図２（ｃ）に示すように、接続点Ｃはプルアップされて、Ｖｃ＝Ｖｄｄとなる。
【０１８０】
このとき、トランジスタＰ２２は、Ｖｇ（Ｐ２２）＝Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜、Ｖｓ（Ｐ２２）＝Ｖｃ＝ＶｄｄよりＶｓ（Ｐ２２）−Ｖｇ（Ｐ２２）＞｜Ｖｔｐ｜であるため、ＯＮ状態となる。よって、図２（ａ）に示すように、出力信号Ｖｏｕｔもプルアップされて、Ｖｏｕｔ＝Ｖｄｄとなる。また、トランジスタＮ２２は、Ｖｇ（Ｎ２２）＝Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎ、Ｖｄ（Ｎ２２）＝Ｖｏｕｔ＝Ｖｄｄより、Ｖｇ（Ｎ２２）−Ｖｄ（Ｎ２２）＜Ｖｔｎであるため、ＯＦＦ状態となる。よって、図２（ｃ）に示すように、接続点Ｂの電圧ＶｂはＶｂ＝Ｖｄｄ／２に保持される。
【０１８１】
上述したように、本実施形態５のレベルシフト回路において、接続点ＢおよびＣの電圧ＶｂおよびＶｃは、０＜Ｖｂ＜Ｖｄｄ／２、Ｖｄｄ／２＜Ｖｃ＜Ｖｄｄの範囲の値となり、振幅は電源電圧の半分であるＶｄｄ／２の信号が出力されている。
【０１８２】
また、各トランジスタＮ２１、Ｎ２２、Ｐ２１およびＰ２２のソース／ドレイン間には、入力信号Ｖｉｎの立上り時および立下り時においてトランジスタＮ２１、Ｎ２２、Ｐ２１およびＰ２２がスイッチングするときに瞬間的に大きな電圧が印加されるものの、安定状態ではソース／ドレイン間に電源電圧の半分であるＶｄｄ／２の電圧しか印加されていない。よって、トランジスタＮ２１、Ｎ２２、Ｐ２１およびＰ２２のソース／ドレイン間耐圧が、電源電圧の半分であるＶｄｄ／２程度あれば、トランジスタが高電圧による破壊を受けることなく、レベルシフト回路を正常に動作させることが可能となる。
【０１８３】
以上説明したように、本実施形態５のレベルシフト回路によれば、Ｎチャネル型トランジスタＮ２２のゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｎ分だけ高い電圧であるＶｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎに設定し、Ｐチャネル型トランジスタＰ２２のゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｐだけ低い電圧であるＶｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜に設定することにより、レベルシフト回路を構成している各トランジスタの端子に印加される電圧を電源電圧の半分であるＶｄｄ／２程度に抑えることができる。よって、トランジスタＮ１１、Ｎ１２、Ｐ１１およびＰ１２のソース／ドレイン間には電源電圧の半分の電圧であるＶｄｄ／２しか印加されないため、ソース／ドレイン間の耐圧が電源電圧の半分程度の低耐圧のトランジスタを用いて、レベルシフト回路を構成することが可能である。これによって、レベルシフト回路に高耐圧のトランジスタを使用する必要がなくなり、製造工程の増加によるコストアップを低減することが可能である。
【０１８４】
（実施形態６）
本実施形態６のレベルシフト回路は、図６に示す実施形態５のレベルシフト回路とほぼ同様であるが、異なる点は、レベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製されたトランジスタ（ＳＯＩ構造）を用いている点である。
【０１８５】
上記実施形態２でも説明したように、ＬＳＩにおいて、信号伝播のためにトランジスタが充放電すべき負荷容量としては、ドレイン接合容量、ゲート容量および配線容量が挙げられる。このうち、ドレイン接合容量は、ＳＯＩ構造にすることによって、通常のバルクＳｉ基板を用いた場合と比較して約１桁程度小さくなる。したがって、レベルシフト回路を構成するトランジスタの動作速度が向上され、遅延時間を短くすることができる。これによって、ソース／ドレイン間に耐圧以上の電圧が印加される時間を短くすることができるため、トランジスタの劣化を抑制することができる。
【０１８６】
（実施形態７）
図７は、本実施形態７のレベルシフト回路の構成を示す回路図である。
【０１８７】
本実施形態７のレベルシフト回路は、図６に示す実施形態５の出力回路とほぼ同様であるが、本発明のレベルシフト回路を構成しているトランジスタとして、絶縁性表面を有する基板上に作製された完全空乏型のトランジスタを用いているため、基板端子（ボディコンタクト）が設けられていない。
【０１８８】
上記実施形態３でも説明したように、本実施形態７のレベルシフト回路を構成しているトランジスタは、完全空乏型トランジスタであるため、部分空乏型で見られるような動的な基板浮遊効果は見られない。したがって、動的な基板浮遊効果を抑制するためのボディコンタクトを設ける必要がなくなり、素子の占有面積が大きくなることを防ぐことができるため、レイアウト設計上での制約が緩和されることになる。
【０１８９】
ところで、完全空乏型トランジスタでは、ソース・ボディ・ドレインをエミッタ・ベース・コレクタとする寄生バイポーラ効果が生じやすいため、ソース／ドレイン間耐圧ＶDSが小さいという欠点がある。しかしながら、本実施形態７のレベルシフト回路では、Ｎチャネル型トランジスタＮ２２のゲート電極に印加される第１の中間電位Ｖｒｅｆ１が電源電圧の半分よりもしきい値電圧分だけ高い電圧であるＶｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎに、Ｐチャネル型トランジスタＰ２３のゲート電極に印加される第２の中間電位Ｖｒｅｆ２が電源電圧の半分よりもしきい値電圧分だけ低い電圧であるＶｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜に設定されているため、各トランジスタのソース端子からは電源電圧の半分の振幅の信号しか出力されない。
【０１９０】
これに対して、Ｎチャネル型トランジスタＮ２３およびＰチャネル型トランジスタＰ２３のゲート電極に印加される中間電位が電源電圧の半分であるＶｄｄ／２に設定された場合には、Ｎチャネル型トランジスタのソース端子には電源電圧よりもしきい値電圧分だけ低い電圧であるＶｄｄ／２−Ｖｔｎが出力され、Ｐチャネル型トランジスタのソース端子には電源電圧よりもしきい値電圧分だけ高い電圧であるＶｄｄ／２＋｜Ｖｔｐ｜が出力される。
【０１９１】
したがって、本実施形態７によれば、トランジスタのしきい値電圧分だけソース／ドレイン間に印加される電圧を低減することができるため、ソース／ドレイン間耐圧が低い完全空乏型トランジスタに対しても有効である。
【０１９２】
以上により、上記実施形態１〜７によれば、Ｎチャネル型トランジスタＮ１１およびＮ１３のゲート端子に印加される第１の中間電圧Ｖｒｅｆ１を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｎだけ高い電圧Ｖｒｅｆ１＝Ｖｄｄ／２＋Ｖｔｎとし、Ｐチャネル型トランジスタＰ１１およびＰ１３のゲート端子に印加される第２の中間電圧Ｖｒｅｆ２を、電源電圧Ｖｄｄの半分よりもしきい値電圧Ｖｔｐだけ低い電圧Ｖｒｅｆ２＝Ｖｄｄ／２−｜Ｖｔｐ｜とすることにより、接続点Ａ〜Ｄに出力される信号の振幅を電源電圧の半分であるＶｄｄ／２以下に抑えることができる。よって、各トランジスタのソース／ドレイン間の耐圧が電源電圧の半分程度であっても、トランジスタが劣化したり破壊したりすることなく、高振幅の信号を出力させることができる。
【産業上の利用可能性】
【０１９３】
トランジスタによって構成される出力回路およびレベルシフタ回路の分野において、高耐圧トランジスタを用いずに高振幅の信号を出力することができる。
【図面の簡単な説明】
【０１９４】
【図１】本発明の実施形態１における出力回路の一構成例を示す回路図である。
【図２】（ａ）〜（ｅ）は図１の出力回路の動作を説明するための波形図である。
【図３】本発明の実施形態２における出力回路のトランジスタのドレイン接合容量を説明するための模式図である。
【図４】本発明の実施形態３における出力回路の一構成例を示す回路図である。
【図５】（ａ）〜（ｅ）は、本発明の実施形態４における出力回路の動作を説明するための波形図である。
【図６】本発明の実施形態５におけるレベルシフト回路の一構成例を示す回路図である。
【図７】本発明の実施形態６におけるレベルシフト回路の一構成例を示す回路図である。
【図８】従来の出力回路の一構成例を示す回路図である。
【図９】（ａ）〜（ｅ）は、従来の出力回路の動作を説明するための波形図である。
【符号の説明】
【０１９５】
Ｎ１１〜Ｎ１３、Ｎ２１、Ｎ２２  Ｎチャネル型トランジスタ
Ｐ１１〜Ｐ１３、Ｐ２１、Ｐ２２  Ｐチャネル型トランジスタ
【図１】
2005039560.tif 000004
【図２】
2005039560.tif 000005
【図３】
2005039560.tif 000006
【図４】
2005039560.tif 000007
【図５】
2005039560.tif 000008
【図６】
2005039560.tif 000009
【図７】
2005039560.tif 000010
【図８】
2005039560.tif 000011
【図９】
2005039560.tif 000012