(57)【要約】【課題】  高耐圧のバイポーラＩＣに、応答が早い横型ＰＮＰトランジスタを内蔵する半導体装置を提供する。【解決手段】  バイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置１において、横型ＰＮＰトランジスタ部Ｂ直下の埋め込み拡散層８に用いる不純物は、制御回路部Ａ直下の埋め込み拡散層５に用いる不純物よりも大きい拡散係数を有するものとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
バイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置において、前記横型ＰＮＰトランジスタ部直下の埋め込み拡散層に用いる不純物は、制御回路部直下の埋め込み拡散層に用いる不純物よりも大きい拡散係数を有することを特徴とする半導体装置。
【請求項２】
前記制御回路直下の埋め込み拡散層に用いる不純物はアンチモンであり、前記横型ＰＮＰトランジスタ直下の埋め込み拡散層に用いる不純物はリンであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記前記横型ＰＮＰトランジスタ直下の埋め込み拡散層中のリンの濃度は、１×１０16〜３×１０16atms／cm3であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記横型ＰＮＰトランジスタ直下の埋め込み拡散層は、前記横型ＰＮＰトランジスタのエミッタおよびコレクタを形成する表面からのＰ型拡散層と接触していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記横型ＰＮＰトランジスタ直下の埋め込み拡散層の前記エピタキシャル層への拡散は、前記半導体基板への拡散よりも大きいことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
請求項１から５のいずれかに記載の半導体装置を含む電源装置。
【請求項７】
請求項１から５のいずれかに記載の半導体装置を含む電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラＩＣに横型トランジスタを内蔵する半導体装置に関する。
【背景技術】
【０００２】
縦型ＮＰＮトランジスタおよび抵抗等を回路素子として集積化した制御回路（バイポーラＩＣ）に横型ＰＮＰトランジスタを用いたパワートランジスタを内蔵する半導体装置は、携帯電話等の電子機器のレギュレータＩＣなどに使用され、高耐圧化と発振防止のための高速化が求められている。
【０００３】
図８は、特許文献１で提案されているバイポーラＩＣに横型トランジスタを内蔵する半導体装置１１の構造を示す。半導体装置１１は、制御回路部Ａに縦型ＮＰＮトランジスタを有しており、パワートランジスタ部Ｂに横型ＰＮＰトランジスタを有している。この半導体装置１１の製造方法は、先ず、Ｐ型半導体基板１２にアンチモン等の不純物を用いて、制御回路部Ａとパワートランジスタ部ＢのそれぞれにＮ型埋め込み拡散層１３を同時に形成し、その上にＮ型エピタキシャル層１４を形成する。続いて、Ｎ型エピタキシャル層１４にＰ型分離拡散層１５を形成し、それぞれの分離されたＮ型エピタキシャル層１４に、目的とする素子に応じたパターンによるＰ型不純物の拡散およびＮ型不純物の拡散を行い、Ｐ型拡散層１６およびＮ型拡散層１７を成形し、縦型ＮＰＮトランジスタなどの制御回路部Ａと横型ＰＮＰトランジスタによるパワートランジスタ部Ｂを形成する。
【特許文献１】特開２００２−９１６７号公報
【０００４】
埋め込み拡散層１３は、熱処理によって、半導体基板１２およびエピタキシャル層１４の両方に分散・拡大されるが、特にエピタキシャル層１４への拡大高さＨは、這い上がりと呼ばれ、埋め込み拡散層１３とＰ型拡散層１６との隔離距離である有効エピタキシャル層の厚みＴ１およびＴ２を決定する要因である。制御回路部Ａの縦型ＮＰＮトランジスタは、この有効エピタキシャル層の厚みＴ１を厚くすれば高い耐圧を得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術によるバイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置１１において、制御回路部Ａの高耐圧を得るためには、Ｎ型エピタキシャル層１４を厚く形成する必要があるが、このＮ型エピタキシャル層１４は、パワートランジスタ部Ｂの横型ＰＮＰトランジスタのベース部にもなるため、Ｎ型エピタキシャル層１４を厚く形成すると、横型ＰＮＰトランジスタのベースのキャリアの走行時間が長くなり(拡散電流成分の応答時間に与えるベースキャリア走行時間の割合が大きくなり)、応答速度が遅くなるという問題点があった。
【０００６】
そこで、本発明は、高耐圧のバイポーラＩＣに、応答が早い横型ＰＮＰトランジスタを内蔵する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記の問題点を解決するために、本発明によれば、バイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置において、前記横型ＰＮＰトランジスタ部直下の埋め込み拡散層に用いる不純物は、制御回路部直下の埋め込み拡散層に用いる不純物よりも大きい拡散係数を有するものとする。
【０００８】
さらに、本発明の半導体装置において、前記制御回路直下の埋め込み拡散層に用いる不純物はアンチモンであり、前記横型ＰＮＰトランジスタ直下の埋め込み拡散層に用いる不純物はリンであってもよい。好ましくは、前記リンの濃度は１×１０16〜３×１０16atms／cm3である。
【０００９】
この構造によれば、拡散係数の大きい不純物を用いた前記横型ＰＮＰトランジスタ部直下の埋め込み拡散層のエピタキシャル層への這い上がりは、前記制御回路部直下の埋め込み拡散層のエピタキシャル層への這い上がりよりも大きくなるため、前記制御回路部のエピタキシャル層の厚みを保ったまま、前記横型ＰＮＰトランジスタのベース部になるエピタキシャル層の厚みだけを薄くすることができる。これにより、前記横型ＰＮＰトランジスタのベースを流れる拡散電流の走行距離が短くなり、応答速度を早くすることができる。
【００１０】
また、本発明の半導体装置において、前記横型ＰＮＰトランジスタ直下の埋め込み拡散層は、前記横型ＰＮＰトランジスタのエミッタおよびコレクタを形成する表面からのＰ型拡散層と接触してもよい。
【００１１】
この構造によれば、前記制御回路部のエピタキシャル層の厚みを保ったまま前記横型ＰＮＰトランジスタのエミッタおよびコレクタとベースを接触しているので、電流がエピタキシャル層を通らずに直接Ｎ型埋め込み拡散層を流れることができ、特に、応答速度を早くすることができる。
【００１２】
また、本発明の半導体装置において、前記横型ＰＮＰトランジスタ直下の埋め込み拡散層の前記エピタキシャル層への拡散は、前記半導体基板への拡散よりも大きくてもよい。
【００１３】
この構造によれば、前記半導体基板の厚みを増加させることなく、前記制御回路部のエピタキシャル層の厚みを保ったまま前記横型ＰＮＰトランジスタのベース部になるエピタキシャル層の厚みだけを薄くすることができ、応答速度を早くすることができる。
【発明の効果】
【００１４】
以上のように、本発明によれば、バイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置において、制御回路部を高耐圧に保ったまま、かつ、横型ＰＮＰトランジスタの高速化を簡単に安定して図ることができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の第１実施形態であるバイポーラＩＣに横型ＰＮＰトランジスタを内蔵する半導体装置１の構造を示す。半導体装置１はＰ型半導体基板２の上にＮ型エピタキシャル層３を有し、エピタキシャル層３はＰ型分離拡散層４によって仕切られ、制御回路部（縦型ＮＰＮトランジスタ部）Ａおよびパワートランジスタ部（横型ＰＮＰトランジスタ部）Ｂを形成している。制御回路部Ａは、直下にアンチモンを拡散することによって形成された第１Ｎ型埋め込み拡散層５を有し、Ｐ型拡散層６（Ｂ）によって縦型ＮＰＮトランジスタのベース部が、Ｎ型拡散層７（Ｅ），７（Ｃ）によってそれぞれエミッタ部およびコレクタ部が形成され、これらにより縦型ＮＰＮトランジスタ素子を構成している。パワートランジスタ部Ｂは、直下にリンを拡散するこによって形成された第２Ｎ型埋め込み拡散層８を有し、Ｐ型拡散層６（Ｅ），６（Ｃ）によってそれぞれエミッタ部およびコレクタ部が、Ｎ型拡散層７（Ｂ）によってベース部が形成され、これらにより横型ＰＮＰトランジスタ素子を構成している。
【００１６】
図２から６は、図１の半導体装置１の製造工程を示す。第１の工程は、図２に示すように、Ｐ型半導体基板２にアンチモンを第１Ｎ型不純物として導入する。ここで、第１Ｎ型拡散層５のアンチモンの表面濃度は１×１０18〜３×１０18atms／ｃｍ３である。第２の工程は、図３に示すように、アンチモンより拡散係数の大きいリンを第２Ｎ型不純物として導入し、熱処理を加えて拡散させる。ここで、第２Ｎ型拡散層８のリンの表面濃度は１×１０１6〜３×１０１6atms／ｃｍ３である。第３の工程は、図４に示すようにＰ型半導体基板２上にＮ型エピタキシャル層３を形成する。ここで、埋め込み拡散層８のエピタキシャル層３への拡散は、半導体基板２への拡散より大きくなる。これはエピタキシャル層３とＰ型半導体基板２の濃度が異なるためである。第４の工程は、図５に示すように、Ｎ型エピタキシャル層３内にボロン等を用いてＰ型分離拡散層４を形成する。第５の工程は、図６に示すように、Ｎ型エピタキシャル層３上に酸化膜をパターンニングし、これをマスクとして、ボロン等の不純物を拡散してＰ拡散層６を形成し、次にリン等の不純物を拡散してＮ型拡散層７を形成する。このようにして、制御回路部Ａに制御回路の素子となる縦型ＮＰＮトランジスタを形成し、パワートランジスタ部Ｂに横型ＰＮＰトランジスタを形成する。
【００１７】
この構造によると、制御回路部Ａの耐圧を高くするため、縦型ＮＰＮトランジスタのベース部に当たるＰ型不純物拡散層６の空乏層が十分広がるように、有効エピタキシャル層の厚みｔ１を十分に大きくするようにエピタキシャル層３の厚みｔを大きくしたときにも、第２Ｎ型不純物であるリンの拡散係数が第１Ｎ型不純物であるアンチモンの拡散係数より大きいため、第２Ｎ型埋め込み拡散層８のエピタキシャル層３への這い上がりｈ２が第１Ｎ型埋め込み拡散層５の這い上がりｈ１に比べて大きくなり、パワートランジスタ部Ｂの有効エピタキシャル層の厚みｔ２を小さくすることができる。これにより、横型ＰＮＰトランジスタのベース部にあたるエピタキシャル層３と、エミッタ部およびコレクタ部に当たるＰ型不純物拡散層６との距離が短いため、エピタキシャル層３の拡散電流がＰ型不純物拡散層６に到達するまでの時間が短くなり、横型ＰＮＰトランジスタの応答時間が短くなる。
【００１８】
図７は、第２実施形態である横型ＰＮＰトランジスタ部の応答時間が最も短くなる半導体装置１ａの構造を示す。図７に示すように、パワートランジスタ部Ｂの横型ＰＮＰトランジスタのエミッタ部およびコレクタ部に当たるＰ型拡散層６（Ｅ），６（Ｃ）は第２Ｎ型埋め込み拡散層８と接触している。不純物導入条件と熱処理の条件およびエピタキシャル層３の厚みを調整することにより、上記の有効エピタキシャル層の厚みｔ１およびｔ２は調整ができるため、必要とされる制御回路部の耐圧および横型ＰＮＰトランジスタ部の応答時間を電子機器の用途に応じて選択し設計することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態である半導体装置の構造を示す断面図である。
【図２】図１の半導体装置製造の第１工程を示す断面図である。
【図３】図１の半導体装置製造の第２工程を示す断面図である。
【図４】図１の半導体装置製造の第３工程を示す断面図である。
【図５】図１の半導体装置製造の第４工程を示す断面図である。
【図６】図１の半導体装置製造の第５工程を示す断面図である。
【図７】本発明の第２実施形態である半導体装置の構造を示す断面図である。
【図８】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００２０】
１，１ａ  半導体装置（バイポーラＩＣ）
２  Ｐ型半導体基板
３  Ｎ型エピタキシャル層
４  Ｐ型分離拡散層
５  第１Ｎ型埋め込み拡散層
６  Ｐ型拡散層
７  Ｎ型拡散層
８  第２Ｎ型埋め込み拡散層
ｔ  エピタキシャル層の厚み
ｈ１，ｈ２  這い上がり
ｔ１，ｔ２  有効エピタキシャル層の厚み
Ａ  制御回路部(縦型ＮＰＮトランジスタ部)
Ｂ  パワートランジスタ部（横型ＰＮＰトランジスタ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005085920.tif 000008
【図７】
2005085920.tif 000009
【図８】
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