(57)【要約】【課題】必要とするアンプの段数を増やすことなく、低電圧でのアナログ電圧のレベル変換を行い得るアナログレベルシフタを提供する。【解決手段】第１電圧源21の第１電圧に第２電圧源22の第２電圧を加えて第３電圧を発生する電圧発生回路11と、第３電圧が入力し、第３電圧に比例した変換電流を出力する電圧／電流変換回路12と、電圧／電流変換回路から出力する変換電流から所望の電流を差し引いた電流を出力する電流減算回路13と、電流減算回路から出力する電流に比例した第４電圧を発生する電流／電圧変換回路14とを具備している。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電圧源の第１電圧に第２電圧源の第２電圧を加えて第３電圧を発生する電圧発生回路と、
前記第３電圧が入力され、前記第３電圧に比例した変換電流を出力する電圧／電流変換回路と、
前記電圧／電流変換回路から出力する前記変換電流から所望の電流を差し引いた電流を出力する電流減算回路と、
前記電流減算回路から出力する電流に比例した第４電圧を発生する電流／電圧変換回路
とを具備し、半導体集積回路に形成されたことを特徴とするアナログレベルシフタ。
【請求項２】
前記電圧発生回路は、
第１の電圧／電流特性を有する第１素子と、
前記第１素子に直列接続された第２の電圧／電流特性を有する第２素子と、
前記第１素子および第２素子に直列接続され、第１電流を出力する電流源
とを有し、前記第１素子に前記第１電流を供給した時に前記第１電圧を生成し、前記第２素子に前記第１電流を流した時に前記第２電圧を生成する
ことを特徴とする請求項１記載のアナログレベルシフタ。
【請求項３】
前記電圧／電流変換回路は、
前記第３電圧が印加される反転入力端子に入力する演算増幅器と、
前記演算増幅器の非反転入力端子と第１の電位ノードとの間に接続された第１の抵抗素子と、
ゲートが前記演算増幅器の出力端子に接続され、ソースが第２の電位ノードに接続され、ドレインが前記第１の抵抗素子の一端に接続された第１導電型の第１のトランジスタと、
ゲートが前記演算増幅器の出力端子に接続され、ソースが前記第２の電位ノードに接続され、ドレインが電流変換出力ノードに接続された第１導電型の第２のトランジスタ
とを有することを特徴とする請求項１または２記載のアナログレベルシフタ。
【請求項４】
前記電流減算回路は、前記電流／電圧変換回路から出力する変換電流から、前記第２電圧源に流れる電流に相当する電流を差し引いた電流を出力することを特徴とする請求項１乃至３のいずれか１つに記載のアナログレベルシフタ。
【請求項５】
前記電流／電圧変換回路は、
前記第２のトランジスタのドレインと前記第１の電位ノードとの間に接続された第２の抵抗素子からなることを特徴とする請求項１乃至４のいずれか１つに記載のアナログレベルシフタ。
【請求項６】
前記第１の抵抗素子および／または第２の抵抗素子は、複数の抵抗素子が直列接続され、各直列接続ノードと所定の電位ノードとの間にそれぞれスイッチ素子が接続されてなり、複数のスイッチ素子のオン／オフ状態に応じて前記複数の抵抗素子の直列接続抵抗値がトリミング調整されることを特徴とする請求項５記載のアナログレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に形成され、アナログ入力レベルをシフトして出力可能なアナログレベルシフタ係り、特にアナログ電圧をバッファ増幅するMOS バッファ回路を有するアナログレベルシフタに関するもので、半導体集積回路(LSI) に一般的に使用されるものである。
【背景技術】
【０００２】
図８は、従来のアナログレベルシフタの一例を示す。このアナログレベルシフタにおいて、ある電圧／電流特性を有する素子61と電流負荷62からなる電流電圧変換部は、電流Iconstを電圧Ｖ1 に変換して出力する。演算増幅器（以下、オペアンプと記す）63は、反転入力端子（−）に入力する電圧Ｖ1 が、非反転入力端子（＋）に接続されている抵抗素子Ｒ0 に印加されるように負帰還をかける。この場合、オペアンプ63は、その出力によりＰチャネルMOSFET（PMOSトランジスタ）P1およびP2のゲートを制御している。ここで、PMOSトランジスタP2は、PMOSトランジスタP1とのサイズ比に等しい電流比の電流を抵抗素子Ｒ1 に流し、抵抗素子Ｒ1 は電流を電圧Ｖy に変換して出力する。
【０００３】
ここで、PMOSトランジスタP1,P2 のサイズが等しい時、オペアンプ63の入力電圧Ｖ1 と出力電圧Ｖy の関係は、
Ｖy ＝Ｖ1 ×Ｒ1 ／Ｒ0   …  …（１）
で表される。
【０００４】
図９および図１０は、図８中のオペアンプ63の一具体例およびその後段回路を示す回路図および入出力特性図である。
【０００５】
オペアンプ63は、差動対をなす入力トランジスタとしてＮチャネルMOSFET（NMOSトランジスタ）N1,N2 、カレントミラー負荷としてPMOSトランジスタP3,P4 を用いている。この場合、入力電圧ＶinをNMOSトランジスタN1で受けているので、入力電圧ＶinはNMOSトランジスタN1の閾値電圧Ｖtnより高い必要がある。入力電圧ＶinがNMOSトランジスタN1の閾値電圧Ｖtnより低い場合は、前式（１）の関係は成り立たない。
【０００６】
特に、半導体加工技術の進歩に伴ってMOS トランジスタは微細化され、その結果、回路の動作電圧は下がってきており、取り扱う電圧レベルが低くなっている。これに対して、NMOSトランジスタの閾値電圧Ｖtnは、オフリーク電流をカットする必要があるために電源電圧の低下の割合に比べて緩やかにしか低下しないので、低電圧でのアナログ電圧のレベル変換が困難となっている。
【０００７】
そこで、入力電圧ＶinがNMOSトランジスタN1の閾値電圧Ｖtnより低い場合でも前式（１）の関係を満たすことができるように、入力電圧ＶinをPMOSトランジスタで受け、カレントミラー負荷としてNMOSトランジスタを用いたPMOS入力型のオペアンプを用いる場合がある。しかし、このようなPMOS入力型のオペアンプを用いると、正常に動作させるためには、最終段まで含めて三段のアンプが必要になるので、オペアンプOP1 の安定性を確保することが困難になり、回路のパターン面積や動作電流が増えてしまうという問題があった。
【０００８】
なお、前記したような構成のアナログレベルシフタは、例えば非特許文献１（ＦＩＧ．７）に開示されている。
【非特許文献１】Y. Miyawaki et al., “A 29-mm2, 1.8-V-only, 16-Mb DINOR Flash Memory with Gate-Protected-Poly-Diode(GPPD) Charge Pump,” IEEE Journal of Solid-State Circuits, Vol. 34, No. 11, Nov. 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように入力電圧をNMOSトランジスタで受ける従来のアナログレベルシフタは、入力電圧がNMOSトランジスタの閾値電圧より低い場合は低電圧でのアナログ電圧のレベル変換が困難となっているという問題があった。また、入力電圧をPMOSトランジスタで受ける従来のアナログレベルシフタは、必要とするアンプの段数が増えるので、回路のパターン面積や動作電流が増えてしまうという問題があった。
【００１０】
本発明は上記の問題点を解決すべくなされたもので、必要とするアンプの段数を増やすことなく、低電圧でのアナログ電圧のレベル変換を行い得るアナログレベルシフタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のアナログレベルシフタは、第１電圧源の第１電圧に第２電圧源の第２電圧を加えて第３電圧を発生する電圧発生回路と、前記第３電圧が入力され、前記第３電圧に比例した変換電流を出力する電圧／電流変換回路と、前記電圧／電流変換回路から出力する前記変換電流から所望の電流を差し引いた電流を出力する電流減算回路と、前記電流減算回路から出力する電流に比例した第４電圧を発生する電流／電圧変換回路とを具備し、半導体集積回路に形成されたことを特徴とする。
【発明の効果】
【００１２】
本発明のアナログレベルシフタによれば、低いアナログ電圧のレベル変換をアンプの段数を増やすことなく行うことができる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施形態＞
図１は、LSI に形成された本発明のアナログレベルシフタの第１の実施形態を示す。このアナログレベルシフタは、レベル変換を行いたい第１の電圧源21の第１電圧Ｖ1 に第２の電圧源22の第２電圧Ｖ2 を加えて第３電圧Ｖ3 を発生する電圧発生回路11と、第３電圧Ｖ3 が入力し、第３電圧Ｖ3 に比例した電流Ｉout を出力する電圧／電流変換回路12と、電圧／電流変換回路12から出力する電流Ｉout から、第２電圧源22に流れる電流Ｉconst に相当する電流Idisを差し引いて差電流ΔI を出力する電流減算回路13と、電流減算回路13から出力する電流ΔＩに比例した第４電圧（＝出力電圧Ｖout ）を発生する電流／電圧変換回路14とを具備する。
【００１４】
図２は、図１のアナログレベルシフタの一具体例を示している。電圧発生回路11は、第１の電圧／電流特性を有し、第１の電圧源21となる第１素子（例えばダイオードD ）31と、第１素子31に直列接続され、第２の電圧／電流特性を有し、第１の電圧源22となる第２素子（例えば抵抗素子Ｒ0）32と、第１素子31および第２素子32に直列接続され、一定の第１電流Ｉconst を出力する例えばPMOSトランジスタQP0 からなる電流源33とを有する。ここで、Ｉconst を第１素子31に流した時に第１電圧Ｖ1 （ダイオードD のフォワード電圧Ｖf ）が生成され、Ｉconst を第２素子32に流した時に第２電圧Ｖ2（バイアス電圧Ｖbias）が生成される。
【００１５】
電圧／電流変換回路12は、第３電圧Ｖ3 が反転入力端子（−）に入力するオペアンプ34と、このオペアンプ34の非反転入力端子（＋）と第１の電位ノード（本例ではGND ）との間に接続された第１の抵抗素子Ｒ1 と、ゲートがオペアンプ34の出力端子に接続され、ソースが第２の電位ノード（本例では正電圧VDD の電源ノード）に接続され、ドレインが第１の抵抗素子Ｒ1 の一端に接続された第１導電型の第１のトランジスタ（本例ではPMOSトランジスタ）QP1 と、ゲートがオペアンプ34の出力端子に接続され、ソースが電源ノードに接続された第１導電型の第２のトランジスタ（本例ではPMOSトランジスタ）QP2 とを有し、このPMOSトランジスタQP2 のドレインから電流Ｉout が出力される。
【００１６】
電流減算回路13は、電圧／電流変換回路12から出力する電流Ｉout から、前記第２素子32に流れる電流Ｉconst に相当する電流Ｉdis を差し引いた差電流ΔＩ（＝Ｉout−Ｉdis ）を出力するものであり、本例では、第２のトランジスタQP2 のドレインとGNDとの間に接続されたNMOSトランジスタQN0 からなり、そのゲートにバイアス電圧Ｖn が印加される。
【００１７】
第２電圧発生回路14は、第２のトランジスタQP2 のドレインとGND との間に接続された第２の抵抗素子Ｒ2 からなる。この第２の抵抗素子Ｒ2 に前記差電流ΔＩが供給されることによって、レベル変換を行いたい第１電圧Ｖ1 のレベルをシフトした出力電圧Ｖout が生成される。なお、回路定数の設定によっては、出力電圧Ｖout として第１電圧Ｖ1 のレベルに等しい電圧が生成される場合がある。
【００１８】
図３は、図２中の電流減算回路13内のNMOSトランジスタQN0 のゲートに供給されるバイアス電圧Ｖn を生成するバイアス電圧源の一構成例を示す。
【００１９】
このバイアス電圧源は、PMOSトランジスタQP0aとNMOSトランジスタQN0aとを直列接続し、NMOSトランジスタQN0aのゲート・ドレイン相互を接続して構成されている。そして、PMOSトランジスタQP0aのゲート電位Ｖp を電流源33用のPMOSトランジスタQP0 のゲートバイアスとしても供給し、NMOSトランジスタQN0aのゲート電位Ｖn を電流減算回路13用のNMOSトランジスタQN0 のゲートバイアスとして供給する。
【００２０】
図４は、図２中の電圧／電流変換回路12の回路構成例を示している。また、図５は、図４中のアナログレベルシフタの入出力特性例を示している。
【００２１】
図４において、オペアンプ34は、入力電圧Ｖinとして図２中の電圧Ｖ3がゲートに供給されるNMOSトランジスタQN1 と、これと差動対をなすNMOSトランジスタQN2 と、差動対トランジスタの定電流源用のNMOSトランジスタQN3 と、PMOSトランジスタQP3,QP4 からなるカレントミラー負荷とから構成されている。ここで、入力電圧ＶinはNMOSトランジスタQN1 の閾値電圧Ｖtnより高くなるように設定されている。そして、オペアンプ34は、非反転入力端子（＋）の電圧が反転入力端子（−）の電圧Ｖinに等しくなるように、つまり、入力電圧Ｖinが抵抗素子Ｒ1 にかかるように負帰還がかかる。
【００２２】
オペアンプ34の出力電圧はPMOSトランジスタQP1 およびPMOSトランジスタQP2 のゲートを制御し、PMOSトランジスタQP2 にはPMOSトランジスタQP1 とのサイズ比に等しい電流比の電流Ｉout が流れる。
【００２３】
図２のように構成されたアナログレベルシフタにおいて、電圧／電流変換回路12から出力される電流Ｉout から一部の電流、つまりＩconst に相当する電流Ｉdis が差し引かれ、残りの差電流ΔＩが第２の抵抗素子Ｒ2 に流れることによって出力電圧Ｖout に変換される。この場合、第２素子32用の抵抗素子Ｒ0 として、第１の抵抗素子Ｒ1 や第２の抵抗素子Ｒ2 と同じ材料のものを使うことによって、出力電圧Ｖout として、第２素子32用の抵抗素子Ｒ0 の両端に生じる電圧Ｖbiasに近似する電圧を差し引いた値に補正することができる。この動作について、以下に定量的に説明する。
【００２４】
図２中の帰還制御用のPMOSトランジスタQP1 と電圧／電流変換用のPMOSトランジスタQP2 のサイズが等しい時、出力電圧Ｖout は、
Ｖout ＝ΔＩ×Ｒ2 ＝（Ｉ3 −Ｉdis ）×Ｒ2 ＝Ｉ3 ×Ｒ2 −Ｉdis ×Ｒ2
＝｛（Ｖ1 ＋Ｖ2 ）Ｒ2 ／Ｒ1 ｝−Ｉdis ×Ｒ2
＝（Ｖ1 ×Ｒ2 ／Ｒ1 ）＋（Ｖ2 ×Ｒ2 ／Ｒ1 ）−Ｉdis ×Ｒ2 
＝（Ｖ1 ×Ｒ2 ／Ｒ1 ）＋ΔＶ  …  …（２）
になる。
【００２５】
ここで、Ｉdis ＝Ｖ2 ／Ｒ1 であれば、ΔＶ＝０であり、
Ｖout ＝Ｖ1 ×Ｒ2 ／Ｒ1   …  …（３）
になる。つまり、この場合は、従来例のアナログレベルべシフタの出力電圧Ｖｙと同じ大きさのＶout が得られる。
【００２６】
なお、Ｉdis ＝Ｖ2 ／Ｒ0 （Ｒ0 はＲ1 とは異なる）とすれば、
ΔＶ＝（Ｖ2 ×Ｒ2 ／Ｒ1 ）−（Ｖ2 ×Ｒ2 ／Ｒ0 ）
＝（Ｖ2 ×Ｒ2 ）｛（１／Ｒ1 ）−（１／Ｒ0 ）｝  …  …（４）
になる。つまり、この場合は、従来例のアナログレベルべシフタの出力電圧Ｖｙを上式（４）で示されるΔＶだけずらした大きさのＶout が得られる。
【００２７】
したがって、図１に示した構成のアナログレベルべシフタは、出力電圧Ｖｙを前式（４）で示されるΔＶだけオフセットを持たせるように調整を行う（出力電圧のレベル設定の自由度を上げる）ことができ、Ｒ0 ＝Ｒ1 とした特殊な場合には前式（３）で示されるようにΔＶのオフセットを持たせないようにすることができる。
【００２８】
前式（２）の関係は、半導体加工技術の進歩に伴ってMOS トランジスタが微細化され、その結果、回路の動作電圧が下がり、取り扱う電圧レベルが低くなり、第１電圧Ｖ1 を直接にオペアンプ34に入力した場合にNMOSトランジスタQN1 の閾値電圧Ｖtnより低くなると、成り立たなくなる。
【００２９】
そこで、第１の実施形態においては、第１電圧Ｖ1 に対して第２電圧Ｖ2 （＝Ｖbias）を加算（底上げ）した第３電圧Ｖ3 が、図５に示すように入出力特性の比例領域に入る、つまりオペアンプ34の動作範囲Ｖin＞Ｖlimnになるように、第２電圧Ｖ2 の値を設定しておき、回路動作を保証している。これによって、前式（２），（３）の関係が成り立ち、Ｒ2 ／Ｒ1 を所望値に設定することにより出力電圧Ｖout を所望値に設定することができる。この結果、オペアンプ34のダイナミックレンジ以下の第１電圧Ｖ1 を出力電圧Ｖout にレベル変換することができる。
【００３０】
なお、前式（３）中のＲ2 ／Ｒ1 の値に応じて、図５に示す入出力特性中に点線で示すように、出力特性の傾斜が変わる。
【００３１】
即ち、上記した第１の実施形態のアナログレベルシフタによれば、レベル変換を行いたい電圧を底上げして電流に変換し、この変換電流から例えば底上げ分の電圧に相当する電流を差し引いた後に電圧に変換するものである。これによって、ダイナミックレンジの狭いオペアンプを使う場合にもアナログ電圧のレベル変換が行うことができ、低電圧動作・低パワー・パターン面積の小さいアナログレベルシフタを実現することができる。
【００３２】
＜第２の実施形態＞
第２の実施形態は、前述した第１の実施形態のアナログレベルシフタにおけるＲ2 ／Ｒ1 を所望値に設定するために、Ｒ1 および／またはＲ2 の値をトリミング可能に構成した例を説明する。
【００３３】
図６は、LSI に形成された本発明のアナログレベルシフタの第２の実施形態を示す。このアナログレベルシフタは、図２を参照して前述したアナログレベルシフタと比べて、第１、第２の抵抗素子Ｒ1 、Ｒ2 の代わりに、トリミング可能なトリミング回路を用いた点が異なり、その他は同じであるので図２中と同一符号を付している。
【００３４】
図６中のトリミング回路では、抵抗素子Ｒ1 、Ｒ2 を構成する複数（本例では３個）の抵抗素子r1〜r3、r4〜r6が直列接続され、各直列接続ノードとGND との間にスイッチ素子としての例えばNMOSトランジスタS0,S1、S2,S3が接続される。
【００３５】
そして、Ｒ1 および／またはＲ2 をそれぞれ所望値に設定するために、例えば予めレーザ照射により切断されるヒューズ素子を用いて記憶させたそれぞれ２ビットのトリミングデータFUSE<0> ，FUSE<1> 、FUSE<2> ，FUSE<3> に基づいて、それぞれ２個のトランジスタS0,S1、S2,S3のうちで選択したNMOSトランジスタのゲートには"H" レベル、選択しないNMOSトランジスタのゲートには"L"レベルを与える。この場合、各２ビットのデータFUSE<0> ，FUSE<1> 、FUSE<2> ，FUSE<3> の論理レベルの組み合わせに応じて各２個のNMOSトランジスタS0,S1、S2,S3のオン／オフ状態を制御し、各３個の抵抗素子r1〜r3、r4〜r6の直列接続抵抗値を３通りにトリミングすることが可能である。
【００３６】
なお、トリミングデータFUSE<0> ，FUSE<1> 、FUSE<2> ，FUSE<3> に代えて、製造段階の検査工程後に、NMOSトランジスタS0,S1、S2,S3のゲートと"H" レベルノードまたは"L" レベルノードとの間に配線パターンを選択的に形成することにより、トリミングを実施することができる。
【００３７】
図７は、図６中のトリミング回路によってアナログレベルシフタの温度対出力電圧特性（出力電圧Ｖout の温度依存）が変化する様子を示す特性図である。
【００３８】
図６に示したアナログレベルシフタにおいて、オペアンプ34のオフセット電圧や出力電圧Ｖout を使う側の特性がLSI 毎にずれることを想定して、図７中に示すような特性Ｌ１を、トリミングデータFUSE<0> ，FUSE<1> 、FUSE<2> ，FUSE<3> に基づいて、特性Ｌ２あるいは特性Ｌ３のように変更することができる。この場合、例えば、出力電圧Ｖout の温度係数は狙い目（目標）通りであるが、その絶対値を上げたい場合には、Ｒ1 およびＲ2の値をそれぞれ調整し、前式（３）中のＲ2 ／Ｒ1 の値を一定に保持したまま、Ｒ2 の値を小さくすると、前式（３）中のＶ1 の係数、即ち、温度係数を一定にしたまま電流Ｉdis を下げることができる。これにより、結果として、図７中に示す特性Ｌ２のように出力電圧Ｖoutの絶対値を上げることができる。
【００３９】
また、Ｒ1 またはＲ2 を独立に調整し、前式（３）中のＲ2 ／Ｒ1 およびＲ1 またはＲ2 を独立に調整することにより、図７中に示す特性Ｌ３のように、出力電圧Ｖout の温度係数および絶対値をそれぞれ調整することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明のアナログレベルシフタの第１の実施形態を示すブロック図。
【図２】図１のアナログレベルシフタの一具体例を示す回路図。
【図３】図２のアナログレベルシフタで使用するバイアス電圧源の一例を示す回路図。
【図４】図２中の電圧／電流変換回路の一具体例を示す回路図。
【図５】図４のアナログレベルシフタの入出力特性の一例を示す特性図。
【図６】本発明のアナログレベルシフタの第２の実施形態を示す回路図。
【図７】図６中のトリミング回路によってアナログレベルシフタの温度対出力電圧特性が変化する様子を示す特性図。
【図８】従来のアナログレベルシフタの一例を示す回路図。
【図９】図６のアナログレベルシフタの一具体例を示す回路図。
【図１０】図９のアナログレベルシフタの入出力特性の一例を示す特性図。
【符号の説明】
【００４１】
11…電圧発生回路、12…電圧／電流変換回路、13…電流減算回路、14…電流／電圧変換回路、21…第１電圧源、22…第２電圧源、23…電流源、24…オペアンプ、Ｒ1 …第１の抵抗素子、Ｒ2 …第２の抵抗素子、QP1 …第１のトランジスタ、QP2 …第２のトランジスタ、Ｉout …変換電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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