(57)【要約】【課題】複数の電源回路を含む電子回路において、それら複数の電源回路の間の立上り時間の差に由来する不都合の発生を防止する。【解決手段】複数の電源回路２０Ａ〜２０Ｄを含み、それら複数の電源回路が、共通電源１８の投入によって一斉に電力の供給を受けはじめる電子回路１０において、複数の電源回路のうちの少なくとも１つの電源回路に、当該電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させる出力電圧送出開始タイミング遅延回路３０を設けた。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の電源回路を含み、それら複数の電源回路が共通電源の投入によって一斉に電力の供給を受けはじめる電子回路において、
前記複数の電源回路のうちの少なくとも１つの電源回路に、当該電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させる出力電圧送出開始タイミング遅延回路を設けた、
ことを特徴とする複数の電源回路を含む電子回路。
【請求項２】
前記複数の電源回路のうちの少なくとも１つがパルス幅変調（ＰＷＭ）電源回路から成る電源電圧発生回路を含んでおり、前記複数の電源回路のうちの別の少なくとも１つがＬＤＯ（低ドロップアウト）レギュレータ電源回路から成る電源電圧発生回路を含んでいることを特徴とする請求項１記載の複数の電源回路を含む電子回路。
【請求項３】
前記複数の電子回路の各々が電源電圧発生回路を含んでおり、前記出力電圧送出開始タイミング遅延回路が、前記電源電圧発生回路の出力端子に接続された積分回路と、基準電圧を発生する基準電圧発生回路と、前記積分回路の出力電圧と前記基準電圧とを比較してその比較結果に応じた出力を発生する比較回路と、前記電源電圧発生回路の出力端子と前記電子回路の出力端子との間に介装され、前記比較回路の出力に応じて前記電源電圧発生回路の出力を遮断し或いは前記電源回路の出力端子から送出させるゲーティング回路とを含んでいることを特徴とする請求項１記載の複数の電源回路を含む電子回路。
【請求項４】
前記積分回路が抵抗とキャパシタとで構成されたＲＣ直列回路から成ることを特徴とする請求項３記載の複数の電源回路を含む電子回路。
【請求項５】
前記電源回路が、その構成要素のうちの前記抵抗と前記キャパシタとの何れか一方もしくは両方を除いた残りがＩＣチップ上に構成されており、前記抵抗と前記キャパシタとの何れか一方もしくは両方が前記ＩＣチップに外付けされていることを特徴とする請求項４記載の複数の電源回路を含む電子回路。
【請求項６】
１つの電子回路に含まれており、共通電源の投入によって一斉に電力の供給を受けはじめる複数の電源回路の出力電圧送出開始タイミングの調節方法において、
前記複数の電源回路のうちの少なくとも１つの電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させることによって、前記複数の電源回路のうちの少なくとも２つの電源回路の出力電圧が送出開始される順序を所望の順序とする、
ことを特徴とする複数の電源回路の出力電圧送出開始タイミングの調節方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源回路を含む電子回路に関する。本発明は更に、複数の電源回路の出力電圧送出開始タイミングの調節方法に関する。
【背景技術】
【０００２】
例えばＣＰＵチップを搭載したマザーボード上に構成されている電子回路などは、その電子回路内の異なった領域に夫々に電源電圧を供給するために、複数の電源回路を含んでいる。そして、そのマザーボードに対して外部から電源を投入すると同時に、そのマザーボード上の複数の電源回路は一斉に立上りはじめる。ただし、その電源の投入から、マザーボード上の電源回路が完全に立ち上がって、電圧供給先の回路を動作させるのに必要な電圧を送出するようになるまでの時間（電源回路の立上り時間）は、それら複数の電源回路の間で必ずしも同一ではない。
【０００３】
特に、一斉に立ち上がりはじめる複数の電源回路のうちの１つが、例えばＤＣ／ＤＣコンバータなどのパルス幅変調（ＰＷＭ）電源回路であり、別の１つがＬＤＯ（低ドロップアウト）レギュレータ電源回路であるというように、１つの電子回路に、互いに種類の異なる電源回路が混在している場合などは、それら電源回路どうしの間で立上り時間の差が大きいため、様々な不都合を生じるおそれがある。尚、ＤＣ／ＤＣコンバータや、ＬＤＯレギュレータ電源回路などについては、特開２００３−９５１５号公報にそれらの具体例が開示されている。
【特許文献１】特開２００３−９５１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
１つの電子回路に含まれている複数の電源回路の間の立上り時間の差によって、いかなる不都合が生じるかについて、図６に示した電子回路の模式図に即して説明する。図６の模式図において、電子回路７０は、１枚の回路ボード７２上に構成されている。この電子回路７０は、電源ＩＣチップ７４とＣＰＵチップ７６とを含んでおり、外部電源７８から電力の供給を受けて動作する。電源ＩＣチップ７４は、ＰＷＭ電源回路８０とＬＤＯレギュレータ電源回路８２とを含んでいる。一方、ＣＰＵチップ７６は、ＰＷＭ電源回路８０から電源電圧の供給を受ける第１領域８４と、ＬＤＯレギュレータ電源回路８２から電源電圧の供給を受ける第２領域８６とを含んでいる。第１領域８４と第２領域８６とは前段と後段の関係にあり、第１領域８４の出力が、第２領域の８６の入力となっている。更に第２領域８６は、図２に示したような、ＶＤＤ電圧レールとＶＳＳ電圧レールとの間に接続された一対の相補トランジスタから成るロジック回路２６を含んでおり、このロジック回路２６の入力端子２６ａに第１領域８４から供給される出力の１つが入力している。
【０００５】
図６の構成において、電子回路７０に対して外部電源７８が投入されると、電源ＩＣチップ７４のＰＷＭ電源回路８０とＬＤＯレギュレータ電源回路８２とが同時に立ち上がりはじめるが、ＬＤＯレギュレータ電源回路８２の方がＰＷＭ電源回路８０よりも立上り時間が短いため、先に十分な大きさの電圧を送出するようになる。そのため、ＣＰＵチップ７６においては、ＰＷＭ電源回路８０から電源電圧の供給を受けている第１領域８４が動作可能な状態にならないうちに、ＬＤＯレギュレータ電源回路８２から電源電圧の供給を受けている第２領域８６が動作可能な状態になる。そして、そのとき、第２領域８６のロジック回路２６は入力に応じた出力を発生し得る状態になるが、このロジック回路２６の入力となる第１領域８４の出力は不定状態にある。そのため、ロジック回路２６の一対の相補トランジスタが同時に導通状態になり、このロジック回路２６に貫通電流が流れるおそれがある。
【０００６】
ロジック回路２６に貫通電流が流れると、ＬＤＯレギュレータ電源回路８２に過負荷が加わるために出力電圧が低下し、その結果、第２領域８６が正常に動作しなくなるおそれがある。そして、その後、ＰＷＭ電源回路８０が完全に立ち上がって、第１領域８４が動作可能な状態になっても、第２領域８６が正常に動作できないために電子回路７０の起動に失敗するおそれがある。
【０００７】
本発明は、前記事情に鑑み案出されたものであって、本発明の目的は、複数の電源回路を含む電子回路において、それら複数の電源回路の間の立上り時間の差に由来する不都合の発生を防止することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明にかかる電子回路は、複数の電源回路を含み、それら複数の電源回路が共通電源の投入によって一斉に電力の供給を受けはじめる電子回路において、前記複数の電源回路のうちの少なくとも１つの電源回路に、当該電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させる出力電圧送出開始タイミング遅延回路を設けたことを特徴とする。
【０００９】
また、本発明に係る方法は、１つの電子回路に含まれており、共通電源の投入によって一斉に電力の供給を受けはじめる複数の電源回路の出力電圧送出開始タイミングの調節方法において、前記複数の電源回路のうちの少なくとも１つの電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させることによって、前記複数の電源回路のうちの少なくとも２つの電源回路の出力電圧が送出開始される順序を所望の順序とすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数の電源回路を含む電子回路において、例えばその電子回路の起動に失敗するなどの、それら複数の電源回路の間の立上り時間の差に由来する不都合の発生を防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の実施の形態について説明する。図１は本発明を適用することのできる電子回路の一例を示した模式図である。図示した電子回路１０は、１枚の回路ボード１２上に構成されている。この電子回路１０は、電源ＩＣチップ１４、ＣＰＵチップ１６、それに、不図示のその他のＬＳＩチップや回路部分を含んでおり、外部電源１８から電力の供給を受けて動作する。
【００１２】
電源ＩＣチップ１４は、ＤＣ／ＤＣコンバータから成るパルス幅変調（ＰＷＭ）電源回路を内蔵する第１電源回路２０Ａ、同じくＤＣ／ＤＣコンバータから成るＰＷＭ電源回路を内蔵する第２電源回路２０Ｂ、ＬＤＯ（低ドロップアウト）レギュレータ電源回路を内蔵する第３電源回路２０Ｃ、そして、同じくＬＤＯレギュレータ電源回路を内蔵する第４電源回路２０Ｄを含んでいる。電子回路１０に対して外部電源１８を投入したならば、電源ＩＣチップ１４に電力が供給されて、第１電源２０Ａ〜第４電源２０Ｄの全てが一斉に外部電源１８から電力の供給を受けはじめる。従って外部電源１８は、第１電源２０Ａ〜第４電源２０Ｄにとっての共通電源である。
【００１３】
ＣＰＵチップ１６は、電源ＩＣチップ１４の第１電源回路２０Ａから電源電圧の供給を受ける第１領域２２と、第３電源回路２０Ｃから電源電圧の供給を受ける第２領域２４とを含んでいる。第１領域２２と第２領域２４とは前段と後段の関係にあり、第１領域２２の出力が第２領域の２４の入力となっている。電源ＩＣチップ１４の第２電源回路２０Ｂ及び第４電源回路２０Ｄは、電子回路１０に含まれる不図示のその他のＬＳＩチップや回路部分に電源電圧を供給している。尚、以上の構成は、本発明の原理を理解し易いように例示した模式的構成であり、実際の回路にはその他多くの構成要素が含まれるが、ただしここでは、本発明の原理を明らかにする上で、説明する必要のある構成要素だけを説明する。
【００１４】
ＣＰＵチップ１６の第２領域２４には、図２に示すような、ＶＤＤ電圧レールとＶＳＳ電圧レールとの間に接続された一対の相補トランジスタから成るロジック回路２６が含まれており、このロジック回路２６の入力端子２６ａに、第１領域２２から供給される出力の１つが入力している。
【００１５】
第１電源回路２０Ａは、従来公知のＰＷＭ電源回路（ＤＣ／ＤＣコンバータなど）で構成されており、そのＰＷＭ電源回路の出力が、そのまま第１電源回路２０Ａの出力電圧として送出されるようにしてある。一方、第２電源回路２０Ｂ、第３電源回路２０Ｃ、及び第４電源回路２０Ｄの各々には、当該電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させる出力電圧送出開始タイミング遅延回路（以下、送出タイミング遅延回路という）３０が設けられており（図３参照）、以下に、この送出タイミング遅延回路３０について説明する。
【００１６】
図３に示した電源回路２０は、第２電源回路２０Ｂ〜第４電源回路２０Ｃに共通する構成を示したものであり、電源電圧発生回路３２と、送出タイミング遅延回路３０とで構成されている。電源電圧発生回路３２は、第２電源回路２０Ｂの場合には従来公知のＰＷＭ電源回路（ＤＣ／ＤＣコンバータなど）であり、一方、第３電源回路２０Ｃないし第４電源回路２０Ｄの場合には従来公知のＬＤＯレギュレータ電源回路である。
【００１７】
電源回路２０は、外部電源７８から電力の供給を受けて、出力端子２０ｏｕｔから所定の電源電圧を送出するように構成されている。尚、図示例においては、送出する電圧は正電圧としている。電子回路１０に対して外部電源１８が投入されると、第１電源回路２０Ａを構成しているＰＷＭ電源回路、第２電源回路２０Ｂに内蔵されているＰＷＭ電源回路、それに第３電源回路２０Ｃないし第４電源回路２０Ｄに内蔵されている夫々のＬＤＯレギュレータ電源回路は、一斉に立ち上がりはじめるが、ＬＤＯレギュレータ電源回路の方がＰＷＭ電源回路よりも立上り時間が短いため、先に目標電圧を発生するようになる。更には、互いに同一構成のＰＷＭ電源回路どうしの間でも、また、互いに同一構成のＬＤＯレギュレータ電源回路どうしの間でも、部品定数のばらつきにより、立上り時間には若干の差が付随する。そこで、電源回路どうしの間の立上り時間の差に由来する不都合の発生を防止するに、本発明においては、少なくとも１つの電源回路に、送出タイミング遅延回路３０を設けるようにしている。
【００１８】
図３に示したように、送出タイミング遅延回路３０は、電源電圧発生回路３２の出力端子と接地電位との間に接続されたＲＣ直列回路３４を含んでいる。ＲＣ直列回路３４は、一方の端子が電源電圧発生回路３２の出力端子に接続された抵抗Ｒ１と、この抵抗Ｒ１の他方の端子と接地電位との間に接続されたキャパシタＣ１とで構成されている。ＲＣ直列回路３４は、電源電圧発生回路３２の出力電圧を積分する積分回路として機能するものであり、キャパシタＣ１に蓄積される電圧がこの積分回路の出力電圧となる。
【００１９】
送出タイミング遅延回路３０は更に、所定の基準電圧Ｖｒｅｆを発生する基準電圧発生回路３６と、比較回路３８と、ゲーティング回路４０とを含んでいる。比較回路３８は、その第１入力端子３８ａが、ＲＣ直列回路３４の抵抗Ｒ１とキャパシタＣ１との間の接続点に接続されており、この第１入力端子３８ａには、キャパシタＣ１に蓄積された電圧が入力する。また、比較回路３８は、その第２入力端子３８ｂが、基準電圧発生回路３６の基準電圧発生端子に接続されており、従ってこの第２入力端子３８ｂには、基準電圧Ｖｒｅｆが入力する。基準電圧Ｖｒｅｆは、電源電圧発生回路３２の目標発生電圧よりやや低い値に設定されている。
【００２０】
比較回路３８は、その２つの入力端子３８ａ、３８ｂに入力している電圧を比較して、その比較結果に応じた出力を発生し、特に図示例では、第１入力端子３８ａへの入力電圧が第２入力端子３８ｂに入力している基準電圧Ｖｒｅｆより高ければ出力端子３８ｃからハイレベルを出力し、そうでなければローレベルを出力するようにしてある。
【００２１】
ゲーティング回路４０は、電源電圧発生回路３２の出力端子と、電源回路２０の出力端子２０ｏｕｔとの間に介装されており、このゲーティング回路４０の制御端子４０ａに、比較回路３８の出力端子３８ｃが接続されている。ゲーティング回路４０は、その制御端子４０ａへの入力がローレベルであれば、電源電圧発生回路３２の出力を遮断して送出させず、一方、その入力がハイレベルであれば、電源電圧発生回路３２の出力を電源回路２０の出力端子２０ｏｕｔから送出させる。
【００２２】
図４は、送出タイミング遅延回路３０の機能を説明するためのチャートであり、電源電圧発生回路３２の出力電圧Ｖ３２、キャパシタＣ１の蓄積電圧ＶＣ１、比較回路３８の出力レベルＶ３８、及び電源回路２０の出力電圧Ｖ２０の時間的変化を示したチャートである。時刻ｔ＝ｔ０において、電子回路１０に対して外部電源１８が投入され、電源回路２０への電力の供給が開始されており、これによって、電源電圧発生回路３２が立ち上がりはじめる。図４の上段に破線で示した電源電圧発生回路３２の出力電圧Ｖ３２は、この電源電圧発生回路３２に固有の時定数に応じた上昇速度をもって上昇し、その時定数に応じた立上り時間Δｔｓの後に、時刻ｔ＝ｔ１において、電圧供給先の回路を動作させることができる電圧に達している。
【００２３】
キャパシタＣ１の蓄積電圧ＶＣ１は、図４の中段に示したように、電源電圧発生回路３２の出力電圧Ｖ３２より遅い上昇速度をもって上昇し、この蓄積電圧ＶＣ１の上昇速度は、電源電圧発生回路３２の時定数と、ＲＣ直列回路３４の時定数とに応じて定まる速度である。時刻ｔ＝ｔ１より遅れた時刻ｔ＝ｔａにおいて、蓄積電圧ＶＣ１が基準電圧Ｖｒｅｆを超えており、そのため、図４の下段に示したように、比較回路３８の出力レベルＶ３８がローレベルからハイレベルへ遷移し、ゲーティング回路４０がオンになり、図４の上段に実線で示したように、電源回路２０の出力電圧Ｖ２０の送出が開始されている。
【００２４】
図４から明らかなように、電源回路２０に送出タイミング遅延回路３０を設けたことによって、それを設けなければ時刻ｔ＝ｔ１で送出されていたはずの電源回路２０の出力電圧が、時刻ｔ＝ｔａで送出されるようになっている。従って、送出タイミング遅延回路３０の働きによって、電源回路２０の出力電圧が送出開始されるタイミングが、遅延時間Δｔｄ＝ｔａ−ｔ１だけ遅延されている。そしてこの遅延時間Δｔｄは、ＲＣ直列回路３４の時定数を適宜の値に選定することによって、任意の長さに設定することができる。
【００２５】
従って、本発明によれば、複数の電源回路を含む電子回路において、それら複数の電源回路の出力電圧送出開始タイミングを好適に調節することができる。それについて、具体例に則して詳細に説明する。図５は、本発明に係る複数の電源回路の出力電圧送出開始タイミングの調節方法を、図１に示した電子回路１０に適用した場合の１つの具体例を示したチャートである。図５において、実線Ｖ２０Ａ、Ｖ２０Ｂ、Ｖ２０Ｃ、及びＶ２０Ｄは、夫々、第１電源回路２０Ａ〜第４電源回路２０Ｄの出力電圧であり、破線Ｖ３２Ｂ、Ｖ３２Ｃ、及びＶ３２Ｄは、夫々、第２電源回路２０Ｂ〜第４電源回路２０Ｄに内蔵されている電源電圧発生回路３２の出力電圧である。
【００２６】
既述のごとく、第１電源回路２０Ａ及び第２電源回路２０ＢはＰＷＭ電源回路を使用しているのに対して、第３電源回路２０Ｃ及び第４電源回路２０ＤはＬＤＯレギュレータ電源回路を使用しているため、第１電源回路２０Ａの立上り時間並びに第２電源回路２０Ｂの電源電圧発生回路３２の立上り時間Δｔｓ’の方が、第３電源回路２０Ｃの電源電圧発生回路３２の立上り時間並びに第４電源回路２０Ｄの電源電圧発生回路３２の立上り時間Δｔｓ”より長い。そのため、第１電源回路２０Ａの出力電圧Ｖ２０Ａ、並びに第２電源回路２０Ｂの電源電圧発生回路３２の出力電圧Ｖ３２Ｂが、時刻ｔ＝ｔ２にようやく回路を動作させることができる電圧に達しているのに対して、第３電源回路２０Ｃないし第４電源回路２０Ｄの電源電圧発生回路３２の出力電圧Ｖ３２Ｃ、Ｖ３２Ｄは、それより早いｔ＝ｔ１に既に回路を動作させることができる電圧に達している。
【００２７】
もし仮に、第３電源回路２０Ｃの電源電圧発生回路３２の出力電圧Ｖ３２Ｃが、そのままＣＰＵチップ１６の第２領域２４に供給されたならば、第１電源回路２０Ａから電源電圧の供給を受けているＣＰＵチップ１６の第１領域２２が動作可能な状態にならないうちに第２領域２４が動作可能な状態になってしまい、そのため、図２に示した第２領域２４のロジック回路２６の一対の相補トランジスタが、同時に導通状態になるおそれがあり、それによって、このロジック回路２６に貫通電流が流れるおそれがある。そして、ロジック回路２６に貫通電流が流れると、第３電源回路２０Ｃに過負荷が加わるために出力電圧が低下し、その結果、第２領域２４が正常に動作しなくなるおそれがあり、その後、第１電源回路２０Ａが完全に立ち上がって、第１領域２２が動作可能な状態になっても、第２領域２４が正常に動作できないために電子回路１０の起動に失敗するおそれがある。
【００２８】
しかるに、図４に示した本発明の具体例においては、第２電源回路２０Ｂ〜第４電源回路２０Ｄに、夫々に送出タイミング遅延回路３２を設けることによって、それら電源回路の出力電圧Ｖ２０Ｂ〜Ｖ２０Ｄの送出開始タイミングを、それら電源回路の夫々の電源電圧発生回路３２の出力電圧Ｖ３２Ｂ〜Ｖ３２Ｄの送出タイミングから、設計者が任意に設定した遅延時間ΔｔｄＢ〜ΔｔｄＤだけ遅らせている。その結果、第１電源回路２０Ａ〜第４電源回路２０Ｄの出力電圧Ｖ２０Ａ〜Ｖ２０Ｄの送出開始タイミングが明確に順序付けられており、即ち、最初に時刻ｔ＝ｔ２において、第１電源回路２０Ａの出力電圧Ｖ２０Ａが送出開始され、次に時刻ｔ＝ｔａにおいて第３電源回路２０Ｃの出力電圧Ｖ２０Ｃが送出開始され、次に時刻ｔ＝ｔｂにおいて第４電源回路２０Ｄの出力電圧Ｖ２０Ｄが送出開始され、最後に、時刻ｔ＝ｔｃにおいて第２電源回路２０Ｂの出力電圧Ｖ２０Ｂが送出開始されるようになっている。
【００２９】
従って、ＣＰＵ１６においては、確実に、前段である第１領域２２が動作可能な状態になってから、後段である第２領域２４が動作可能な状態になるため、ロジック回路２６に貫通電流が流れて電子回路１０の起動に失敗するという事態が防止されている。また、図５においては、第１電源回路２０Ａの出力電圧Ｖ２０Ａが回路を動作させることができる電圧に達する時刻と、第２電源回路２０Ｂの電源電圧発生回路３２の出力電圧Ｖ３２Ｂが回路を動作させることができる電圧に達する時刻とが略々等しく、また、第３電源回路２０Ｃの電源電圧発生回路３２の出力電圧Ｖ３２Ｃが回路を動作させることができる電圧に達する時刻と、第４電源回路２０Ｄの電源電圧発生回路３２の出力電圧Ｖ３２Ｄが回路を動作させることができる電圧に達する時刻とが略々等しいが、実際には、使用している回路部品の部品定数のばらつきなどにより、略々等しいながらも夫々の時刻に多少のばらつきが付随している。従って、もし、送出タイミング遅延回路３０を備えていないならば、第１電源回路２０Ａから電圧の供給を受ける回路と、第２電源回路２０Ｂから電圧の供給を受ける回路との間でも、また、第３電源回路２０Ｃから電圧の供給を受ける回路と、第４電源回路２０Ｄから電圧の供給を受ける回路との間でも、実際にどちらが先に電圧の供給を受けはじめるかが、設計段階で判明せず、それによって不都合が生じるおそれがある。これに対して、本発明に従って、送出タイミング遅延回路３０を備えることによって、そのような不都合も防止することができる。
【００３０】
以上に説明した実施例では、４つの電源回路２０Ａ〜２０Ｄのうちの３つの電源回路に送出タイミング遅延回路３０を設けていたが、全ての電源回路に送出タイミング遅延回路を装備するようにしてもよい。また、出力電圧の送出開始タイミングを明確に設定したい電源回路にだけ、送出タイミング遅延回路を装備するようにしてもよい。従って、本発明に係る方法は、１つの電子回路に含まれ共通電源の投入によって一斉に電力の供給を受けはじめる複数の電源回路の出力電圧送出開始タイミングの調節方法であって、前記複数の電源回路のうちの少なくとも１つの電源回路の出力電圧が送出開始されるタイミングを所望の時間長さだけ遅延させることによって、前記複数の電源回路のうちの少なくとも２つの電源回路の出力電圧が送出開始される順序を所望の順序とするものであるということができる。
【００３１】
また、以上に説明した実施例においては、電源回路２０Ａ〜２０Ｄが、電源ＩＣチップ１４上に構成されており、従って、送出タイミング遅延回路３０のＣＲ直列回路３４も電源ＩＣチップ１４に組込まれていたが、電源回路の構成要素のうち、ＣＲ直列回路３４を構成している抵抗Ｒ１とキャパシタＣ１との何れか一方もしくは両方を除いた残りをＩＣチップ上に構成し、抵抗Ｒ１とキャパシタＣ１との何れか一方もしくは両方を、そのＩＣチップに外付けした抵抗ないしキャパシタとしてもよい。そうすれば、電子回路を設計した後に、複数の電源回路の出力電圧送出開始タイミングに由来する不都合が発生していることが判明した場合にも、外付けの抵抗ないしキャパシタの部品定数の変更によって容易に対処することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明を適用することのできる電子回路の一例を示した模式図である。
【図２】ロジック回路の一例を示した回路図である。
【図３】図１に示した第１電源回路〜第４電源回路に共通する構成を示した電源回路の回路図である。
【図４】図３の電源回路に含まれる送出タイミング遅延回路の機能を説明するためのチャートである。
【図５】図１に示した電子回路に採用した本発明に係る複数の電源回路の出力電圧送出開始タイミングの調節方法の１つの具体例を示したチャートである。
【図６】従来の技術に付随する問題を説明するための電子回路の模式図である。
【符号の説明】
【００３３】
１０……電子回路、２０……電源回路、２０Ａ……第１電源回路、２０Ｂ……第２電源回路、２０Ｃ……第３電源回路、２０Ｄ……第４電源回路、３０……送出タイミング遅延回路、３２……電源電圧発生回路、３４……ＣＲ直列回路、３６……基準電圧発生回路、３８……比較回路、４０……ゲーティング回路。
【図１】
2005117706.tif 000003
【図２】
2005117706.tif 000004
【図３】
2005117706.tif 000005
【図４】
2005117706.tif 000006
【図５】
2005117706.tif 000007
【図６】
2005117706.tif 000008