(57)【要約】      （修正有）【課題】ドーパントの損失なしでコバルトシリサイド膜を形成することにより、素子の特性を向上させることが可能な半導体素子の製造方法を提供する。【解決手段】 半導体基板１１上の所定の領域にゲートを形成し、その側壁にスペーサー１４を形成した後、半導体基板上の所定の領域に接合領域１５を形成する段階と、全体構造の上部にコバルト膜１８及びバッファー層を形成する段階と、１次ＲＴＰ工程を行って前記ゲート及び前記接合領域の上部にコバルトモノシリサイド膜２０を形成する段階と、炭素注入工程を行って前記コバルトモノシリサイド膜の表面を非晶質化させて非晶質コバルトシリサイド膜を形成する段階と、前記未反応コバルト膜及びバッファー層を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜２１を形成する段階とを含んでなる。【選択図】図１
2005039184.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の所定の領域にゲートを形成し、その側壁にスペーサーを形成した後、半導体基板上の所定の領域に接合領域を形成する段階と、
全体構造の上部にコバルト膜及びバッファー層を形成する段階と、
１次ＲＴＰ工程を行って前記ゲート及び前記接合領域の上部にコバルトモノシリサイド膜を形成する段階と、
炭素注入工程を行って前記コバルトモノシリサイド膜の表面を非晶質化させて非晶質コバルトシリサイド膜を形成する段階と、
前記未反応コバルト膜及びバッファー層を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記コバルト膜は初期１Ｅ−７〜１Ｅ−８Ｔｏｒｒの圧力を保つ反応炉を１Ｅ−２〜１Ｅ−４Ｔｏｒｒに維持させ、温度を常温〜５５０℃程度に維持させて形成し、ＤＣスパッタリング法、ＲＦスパッタリング法またはＣＶＤ法を用いて７０〜１５０Åの厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記バッファー層がＴｉＮ膜であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記ＴｉＮ膜は初期１Ｅ−７〜１Ｅ−８Ｔｏｒｒの圧力を保つ反応炉を１Ｅ２〜１Ｅ４Ｔｏｒｒに維持させ、温度を常温〜４００℃に維持させて形成し、ＤＣスパッタリング法、ＲＦスパッタリング法またはＣＶＤ法を用いて１００〜５００Åの厚さに形成することを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】
前記１次ＲＴＰ工程は窒素、アルゴン、ヘリウム及び水素をそれぞれ１０〜１０００ｓｃｃｍ程度流入させ、４３０〜５３０℃の温度で１０秒〜６０秒間行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記炭素イオン注入工程は、５〜１００ｋｅＶのエネルギー及び１Ｅ１３〜１Ｅ１６ａｔｏｍｓ／ｃｍ２ のドーズで５０〜１０００Åの深さに行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記２次ＲＴＰ工程は窒素、アルゴン、ヘリウム及び水素をそれぞれ１０〜１０００ｓｃｃｍ程度流入させ、６５０〜８００℃程度の温度で５秒〜３０秒間行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項８】
半導体基板上の所定の領域にゲートを形成し、その側壁にスペーサーを形成した後、前記半導体基板上の所定の領域に接合領域を形成する段階と、
全体構造上に絶縁膜を形成した後、シリサイド膜を形成しようとする領域の前記絶縁膜を除去する段階と、
全体構造上にコバルト膜及びＴｉＮ膜を形成する段階と、
１次ＲＴＰ工程によって前記絶縁膜が除去されて露出した前記ゲート及び前記接合領域と前記コバルト膜とを反応させてコバルトモノシリサイド膜を形成する段階と、
炭素注入工程を行って前記コバルトモノシリサイド膜の表面を非晶質化させて非晶質コバルトシリサイド膜を形成する段階と、
前記未反応コバルト膜及びＴｉＮ膜を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、１次ＲＴＰ工程によってコバルトモノシリサイド膜を形成した後、ドーナーまたはアクセプターとして作用しない炭素イオンを低エネルギー及び低ドーズでイオン注入してコバルトモノシリサイド膜を非晶質化させ、２次ＲＴＰ工程によってコバルトシリサイド膜を形成することにより、接合領域のドーパントの外部拡散による損失を防止することが可能な半導体素子の製造方法に関する。
【背景技術】
【０００２】
論理素子のソース／ドレイン領域（アクティブ領域）にコバルトシリサイド膜を形成するが、これは素子の下部に形成された単位トランジスターと上部の金属配線間のコンタクト抵抗を減少させて素子のＲＣディレイ(delay)特性の改善による素子の速度を向上させるためである。一応ソース／ドレイン領域（アクティブ領域）のコバルトシリサイド膜を形成するだけでも、コンタクト部位のタングステンプラグとコバルトシリサイド膜との間にオーミックコンタクトが形成されてコンタクト抵抗が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高濃度ｎ型またはｐ型イオン注入工程を行って形成する接合領域のドーパント濃度は、コンタクト抵抗に大きい影響を及ぼす。ここで、高濃度ｐ型接合領域の場合、ドーパントなどが一定の濃度で分布している接合領域にコバルトシリサイド膜が形成されることにより、高濃度ｐ型イオン注入の際に形成されたＢＦ２濃度分布をコバルトシリサイド膜が蚕食することになる。
【０００４】
一方、ＢＦ２イオンはＢとＦとが分離されてコバルトシリサイド膜を形成するとき或いは形成した後に後続のサーマルバジェット(Thermal Budget)によって再分布され、Ｂはコバルトシリサイド膜の表面に外部拡散され、Ｆは接合領域と半導体基板との界面にパイルアップ(pile up)されてコバルトサリサイド膜を形成する。これにより、接合領域と半導体基板との界面の粗さ(roughness)が増加する。これは実際素子を実現した後、素子の特性に重要なｎウェル接合漏洩電流特性の劣化を引き起こす。
【０００５】
本発明の目的は、ドーパントの損失なしでコバルトシリサイド膜を形成することにより、素子の特性を向上させることが可能な半導体素子の製造方法を提供することにある。
【０００６】
本発明の目的は、コバルトモノシリサイド膜を形成した後、炭素注入工程を行ってコバルトモノシリサイド膜を非晶質化し、その後コバルトジシリサイド膜を形成することにより、ドーパントの外部拡散による損失を防止して素子の特性を向上させることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明では、コバルトモノシリサイド膜を形成するための１次ＲＴＰ工程を行った後、未反応コバルト膜とＴｉＮ膜を除去する前に、ドーナー(doner)またはアクセプター(acceptor)として作用しない炭素イオンを低エネルギー及び低ドーズの条件で注入してコバルトモノシリサイドの表面を非晶質化させることにより、コバルトジシリサイド膜を形成するとき或いは後続のサーマルバジェットによるＦ原子の表面方向再分布を誘導して既存のＦパイルアップによって劣悪な接合領域と半導体基板との界面粗さを向上させる。
【０００８】
上記目的を達成するために、本発明の実施例に係る半導体素子の製造方法は、半導体基板上の所定の領域にゲートを形成し、その側壁にスペーサーを形成した後、半導体基板上の所定の領域に接合領域を形成する段階と、全体構造の上部にコバルト膜及びバッファー層を形成する段階と、１次ＲＴＰ工程を行って前記ゲート及び前記接合領域の上部にコバルトモノシリサイド膜を形成する段階と、炭素注入工程を行って前記コバルトモノシリサイド膜の表面を非晶質化させて非晶質コバルトシリサイド膜を形成する段階と、前記未反応コバルト膜及びバッファー層を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜を形成する段階とを含んでなる、半導体素子の製造方法を提供する。
【０００９】
本発明の他の実施例に係る半導体素子の製造方法は、半導体基板上の所定の領域にゲートを形成し、その側壁にスペーサーを形成した後、前記半導体基板上の所定の領域に接合領域を形成する段階と、全体構造上に絶縁膜を形成した後、シリサイド膜を形成しようとする領域の前記絶縁膜を除去する段階と、全体構造上にコバルト膜及びＴｉＮ膜を形成する段階と、１次ＲＴＰ工程によって前記絶縁膜が除去されて露出した前記ゲート及び前記接合領域と前記コバルト膜とを反応させてコバルトモノシリサイド膜を形成する段階と、炭素注入工程を行って前記コバルトモノシリサイド膜の表面を非晶質化させて非晶質コバルトシリサイド膜を形成する段階と、前記未反応コバルト膜及びＴｉＮ膜を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜を形成する段階とを含んでなる、半導体素子の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、１次ＲＴＰ工程によってコバルトモノシリサイド膜を形成した後、ドーナーまたはアクセプターとして作用しない炭素イオンを低エネルギー及び低ドーズでイオン注入して非晶質化させ、２次ＲＴＰ工程によってコバルトシリサイド膜を形成することにより、接合領域のドーパントの外部拡散による損失を防止することができる。
【００１１】
したがって、接合領域と半導体基板との界面粗さを劣化させる原因のＦ原子の拡散を防止して接合漏洩電流特性を向上させることができ、高速論理素子の特性を向上させることができ、ひいては素子特性のマージンを確保することができるため、製品量産時の収率向上に寄与することができる。
【００１２】
また、本発明の追加的な炭素イオン注入工程が適用されたＴｉＮキャッピング層は、一般的なコバルトシリサイド膜形成工程のそれよりもう少し多孔性特性を有することになり、コバルト膜とＴｉＮ膜を除去する際に常に問題となっている残留物が発生する可能性を減少させて工程のマージンを十分確保することができる。
【００１３】
一方、今後適用予定のニッケルシリサイド膜の場合、ニッケルシリサイド膜が既存のコバルトシリサイドとほぼ類似の物性及び素子特性を示すため、本発明の追加非晶質化イオン注入工程を適用すると、コバルトシリサイド膜の特性向上以上の特性向上が予想される。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は 下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明をより完全に知らせるために提供されるものである。 図面上において同一の符号で表示された要素は同一の要素を意味する。
【００１５】
図１（ａ）〜図１（ｅ）は本発明に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
【００１６】
図１（ａ）を参照すると、半導体基板１１の上部にゲート酸化膜１２及びポリシリコン膜１３を積層する。ゲートマスクを用いたリソグラフィ工程及びエッチング工程でポリシリコン膜１３及びゲート酸化膜１２をパターニングしてゲートを形成する。
【００１７】
ゲートの側壁にスペーサー１４を形成した後、高濃度のＢＦ２イオン注入工程を行って半導体基板１１上に接合領域１５を形成する。そして、全体構造上に絶縁膜１６を形成する。この際、絶縁膜１６は選択された領域でシリサイドが形成されることを防止するためのものである。
【００１８】
図１（ｂ）を参照すると、シリサイド膜を形成しようとする領域の絶縁膜１６を除去する。そして、全体構造上にコバルト膜１７を形成した後、その上部にコバルト膜１７の異常酸化を防止するためのＴｉＮ膜１８を形成する。これにより、シリサイド膜を形成しようとする領域のポリシリコン膜１３及び接合領域１５と直接接触するように、コバルト膜１７が形成される。ここで、コバルト膜１７は初期１Ｅ−７〜１Ｅ−８Ｔｏｒｒ程度の圧力を保つ反応炉を１Ｅ−２〜１Ｅ−４Ｔｏｒｒ程度に維持させ、温度を常温〜５５０℃程度に維持させて形成し、ＤＣスパッタリング法、ＲＦスパッタリング法またはＣＶＤ法を用いて７０〜１５０Å程度の厚さに形成する。
【００１９】
一方、本発明の表面非晶質層を形成するためには炭素イオン注入バッファー層が存在しなければならず、この際に使用されるバッファー層がＴｉＮ膜１８なので、ＴｉＮ膜１８の蒸着厚さが重要な変数となる。この際、ＴｉＮ膜１８は初期１Ｅ−７〜１Ｅ−８Ｔｏｒｒ程度の圧力を保つ反応炉を１Ｅ２〜１Ｅ４Ｔｏｒｒ程度に維持させ、温度を常温〜４００℃程度に維持させて形成し、ＤＣスパッタリング法、ＲＦスバッタリング法又はＣＶＤ法を用いて１００〜５００Å程度の厚さに形成する。
【００２０】
図１（ｃ）を参照すると、１次ＲＴＰ工程を行って、シリサイド膜を形成しようとする領域のポリシリコン膜１３及び接合領域１５とコバルト膜１７とを反応させてコバルトモノシリサイド膜１９を形成する。この際、１次ＲＴＰ工程は温度４３０〜５３０℃程度の範囲で窒素Ｎ２、アルゴンＡｒ、ヘリウムＨｅ及び水素Ｈ２をそれぞれ１０〜１０００ｓｃｃｍ程度流入させて１０秒〜６０秒間行う。すると、コバルトモノシリサイド膜１９が形成された接合領域１５のＢ、Ｆの原子分布は図２（ａ）に示した通りになる。
【００２１】
図１（ｄ）を参照すると、ＴｉＮ膜１８をイオン注入バッファー層として非晶質化のための炭素イオン注入工程を行うことにより、コバルトモノシリサイド膜１９の表面を非晶質化させてその部分に非晶質コバルトシリサイド膜２０を形成する。
【００２２】
ところで、追加的な炭素イオン注入工程を行わない既存のコバルトシリサイド形成工程では、２次ＲＴＰ工程を行う際、図２（ｂ）に示すようにＢが表面方向に拡散され、Ｆは半導体基板方向に拡散される。
【００２３】
ところが、図２（ｃ）に示すように、炭素イオンを注入すると、コバルトモノシリサイド膜１９が非晶質化され、コバルトモノシリサイド膜１９内のＦと炭素とが結合してＣＦｘが形成され、以後２次ＲＴＰ工程で外部拡散される。これにより、Ｆ原子はコバルトシリサイド内に存在しなくなる。
【００２４】
よって、良好なコバルトシリサイド膜を形成することができる。ここで、炭素イオン工程は５〜１００ｋｅＶ程度の低エネルギー及び１Ｅ１３〜１Ｅ１６ａｔｏｍｓ／ｃｍ２程度の低ドーズで５０〜１０００Å程度の深さに行う。
【００２５】
図１（ｅ）を参照すると、未反応コバルト膜１７及びＴｉＮ膜１８を除去した後、２次ＲＴＰ工程を行ってコバルトジシリサイド膜２１を形成する。この際、２次ＲＴＰ工程は温度６５０〜８００℃程度の範囲で窒素Ｎ２、アルゴンＡｒ、ヘリウムＨｅ及び水素Ｈ２をそれぞれ１０〜１０００ｓｃｃｍ程度流入させて５秒〜３０秒間行う。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図２】（ａ）ＢＦ２イオンを注入して接合領域を形成した後のＢとＦのイオン分布を示す図である。（ｂ）一般的な工程で２次ＲＴＰ工程を行うときのＢとＦの拡散を示す図である。（ｃ）１次ＲＴＰ工程後に炭素イオン注入によりＣＦｘが形成されて外部拡散されることを示す図である。
【符号の説明】
【００２７】
１１    半導体基板
１２    ゲート酸化膜
１３    ポリシリコン膜
１４    スペーサー
１５    接合領域
１６    絶縁膜
１７    非晶質層
１８    コバルト膜
１９    ＴｉＮ膜
２０    コバルトモノシリサイド膜
２１    コバルトジシリサイド膜
【図１】
2005039184.tif 000003
【図２】
2005039184.tif 000004