(57)【要約】【課題】  低電圧（１．０Ｖ程度）で動作可能な差動増幅回路を得る。【解決手段】  差動対を構成する増幅回路のＮＭＯＳトランジスタＱ１及びＱ２のコモンモード出力電圧を取り出し、基準電圧ＶREFが供給される誤差検出回路（オペアンプＯＰ１）１２に供給した上記コモンモード出力電圧との差分出力を誤差信号として検出し差動増幅回路のＮＭＯＳトランジスタＱ１及びＱ２のゲートに抵抗Ｒ３及びＲ４を介して負帰還してＮＭＯＳトランジスタＱ１及びＱ２のドレイン電圧が基準電圧ＶREFと同一となる様に制御する。【選択図】        図１
2005341149.tif 000002
【特許請求の範囲】
【請求項１】
ソース同士が結合されたＮＭＯＳトランジスタの差動対と、
上記ＮＭＯＳトランジスタの差動対のソースとグランド間に接続した抵抗と、
上記ＮＭＯＳトランジスタの夫々の差動対のドレインと電源間に接続した負荷抵抗と、
上記ＮＭＯＳトランジスタの差動対のドレイン直流電圧の中点を求めるために設けられたドレイン同士を接続する抵抗及び容量と、
上記容量に生じている直流電圧と基準電圧の入力される誤差検出回路とを具備し、
上記誤差検出回路の出力は上記ＮＭＯＳトランジスタの差動対のゲートと接続され、上記基準電圧とドレインの直流電圧の値が同じになるようにゲートの電圧を制御するように成したことを特徴とする差動増幅回路。
【請求項２】
前記誤差検出回路をＮＭＯＳトランジスタの差動入力とＰＭＯＳトランジスタによる折り返し型回路で構成したことを特徴とする請求項１記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力直流電圧帰還型の差動増幅回路に係わり、特に、差動増幅回路の出力のコモンモードの直流電圧が一定に成るように負帰還回路によりＮＭＯＳトランジスタの差動対のゲートを制御して、ＮＭＯＳトランジスタの特性にバラツキがあっても所定の利得が得られるようにした差動増幅回路に関する。
【背景技術】
【０００２】
図３は従来の差動増幅回路の一般的な構成を示すものであり、図３に於いて、入力端子Ｔ１、Ｔ２には入力信号ＩＮ、ＩＮＸが、端子Ｔ３には定電流源から定電流ＣＵＲが供給され、出力端子Ｔ４、Ｔ５からは出力信号ＯＵＴ、ＯＵＴＸが出力される。入力端子Ｔ１、Ｔ２間にはＮＭＯＳＦＥＴＱ１（以下ＮＭＯＳトランジスタＱ１と記す）及びＮＭＯＳトランジスタＱ２のゲートが接続され、両ＮＭＯＳトランジスタＱ１，Ｑ２のソースは共通接続され、夫々のドレインは負荷抵抗Ｒ１、Ｒ２を介して電源電圧Ｖ１の正電極に接続されると共に出力端子Ｔ４、Ｔ５に接続されている。差動対を構成するＮＭＯＳトランジスタＱ１、Ｑ２のソースはカレントミラー回路を構成するＮＭＯＳトランジスタＱ３、Ｑ４の内のＮＭＯＳトランジスタＱ４のドレインに接続され、ソースは電源電圧Ｖ１の負電極に接続され、ゲートはＮＭＯＳトランジスタＱ３のゲート及び定電流源に接続された端子Ｔ３に接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタＱ３のドレインはゲートと端子Ｔ３に接続され、ＮＭＯＳトランジスタＱ３のソースは電源電圧Ｖ１の負電極に接続されたものが公知である。
【０００３】
又、図４に示す様に、ＮＭＯＳトランジスタＱ１及びＱ２の夫々の共通に接続したソースを抵抗Ｒ６を介して電源電圧Ｖ１の負電極に接続し、ドレイン及び端子Ｔ３に接続されたＮＭＯＳトランジスタＱ３のゲートを抵抗Ｒ３、Ｒ４を介して差動対のＮＭＯＳトランジスタＱ１、Ｑ２のゲートに接続して、図３のＮＭＯＳトランジスタＱ４を抵抗Ｒ６に変え、抵抗Ｒ３、Ｒ４を介してＮＭＯＳトランジスタＱ１、Ｑ２のゲートを電流源のＮＭＯＳトランジスタＱ３からバイアスするものも知られている。
【０００４】
一般的に、差動増幅回路のバイアス電流を決定するソースに接続される回路は図３に示す様なＮＭＯＳトランジスタＱ３、Ｑ４からなる電流源を用いるが、電源電圧Ｖ１が１Ｖ程度の低電圧回路では電流源のＮＭＯＳトランジスタＱ３、Ｑ４のドレインソース間電圧Ｖｄｓが小さくなり、飽和領域から線形領域に遷移するため定電流動作がしにくくなるため、図４に示す様に抵抗Ｒ６でバイアス電流を決定する構成をとらざるを得ない。そのため、図４に示す様に、カレントミラー回路を構成するＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を用いて差動増幅回路（ＮＭＯＳトランジスタＱ１，Ｑ２）の電流値Ｉｂを決定しているため、カレントミラー回路の電流比の精度を上げるためにはゲートソース間電圧Ｖｇｓを高くするか、ゲート幅Ｗ及びゲート長Ｌの√ＷＬを大きくして閾値電圧ΔＶｔｈを小さくする様にしている。然し、この様に構成するとカレントミラー回路の増幅に関与しないＮＭＯＳトランジスタＱ３にも差動増幅回路（Ｑ１，Ｑ２）の１／５程度の電流を流さなければならないため低消費電力化に向かない問題があった。更に、ＮＭＯＳトランジスタの相対精度を改善するために、ゲートのサイズ(Ｗ，Ｌ)を大きくすると寄生容量が増加して差動増幅回路の高速動作を阻害する課題を有していた。
【０００５】
さらに図５に示す様に、バイポーラトランジスタの中点電位を比較回路の基準電圧と比較した電圧を、差動増幅回路のエミッタに接続した定電流源用トランジスタのベースに帰還させた差動増幅回路が特許文献１に開示されている。
【０００６】
上述の特許文献１の構成を図５に示す、図５に於いて、Ｔ１、Ｔ２は入力端子であり入力信号ＩＮ、ＩＮＸが入力される。Ｔ４、Ｔ５の出力端子からは出力信号ＯＵＴ、ＯＵＴＸが出力される。入力端子Ｔ１、Ｔ２間にはバイポーラ型のＮＰＮトランジスタＴｒ１及びＴｒ２のベースが接続され、両バイポーラ型のＮＰＮトランジスタＴｒ１、Ｔｒ２のエミッタは共通接続されると共に夫々のコレクタは負荷抵抗Ｒ１、Ｒ２を介して電源電圧Ｖ１の正電極に接続されると共に出力端子Ｔ４、Ｔ５に接続されている。差動対を構成するバイポーラ型のＮＰＮトランジスタＴｒ１、Ｔｒ２のエミッタは電流源を構成するバイポーラ型のＮＰＮトランジスタＴｒ４のコレクタに接続され、エミッタは電源電圧Ｖ１に抵抗Ｒ１０を介してグランドに接続され、差動対を構成するバイポーラ型のＮＰＮトランジスタＴｒ１、Ｔｒ２のコレクタ間には直列抵抗Ｒ７、Ｒ８が接続され、直列接続中点Ａから中点電圧が取り出されてオペアンプＯＰ１の非反転端子(＋)３に供給され、反転端子（−）２には基準電源Ｖ２から基準電圧が供給されオペアンプＯＰ１の出力１はバイポーラ型のＮＰＮトランジスタＴｒ４のベースを介して差動増幅回路ＮＰＮトランジスタＴｒｉ，Ｔｒ２に負帰還されている。
【特許文献１】特開昭６３−１８５２０８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の一般的な差動増幅回路によって、一定の利得ｇｍを得る方法は、図３に示すように差動対のＮＭＯＳトランジスタＱ１及びＱ２に電流源より一定の電流Ｉｂを流し、差動対の増幅回路のドレインと電源電圧Ｖ１間に配設した負荷抵抗Ｒ１、Ｒ２で利得ｇｍを定めていた。
【０００８】
然し、図３に示すように電流源用のＮＭＯＳトランジスタＱ３、Ｑ４を用いる場合は差動増幅回路の電源電圧Ｖ１の電圧を下げて０．７Ｖ〜１Ｖ程度になると、電流源を構成するＮＭＯＳトランジスタＱ３、Ｑ４のドレインソース間電圧Ｖｄｓが０．１〜０．２Ｖと小さくなる。これはＮＭＯＳトランジスタＱ３、Ｑ４が飽和領域から線形領域に選移するためである。この為にＮＭＯＳトランジスタＱ３、Ｑ４により定電流動作をさせることが難しくなる課題を有していた。
【０００９】
従って、図４に示す様に抵抗Ｒ６によってバイアス電流を決定する構造をとらざるを得ない。その為、従来例では図４に示す様に、カレントミラー回路（ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ３）を用いて、差動増幅回路（ＮＭＯＳトランジスタＱ１，Ｑ２）の電流値Ｉｂを決めている。
【００１０】
然し、図４の様な差動増幅回路でカレントミラー回路の電流比の精度を上げるためには
（ａ）ＮＭＯＳトランジスタＱ３のゲートソース間電圧Ｖｇｓを高くする。
（ｂ）ＮＭＯＳトランジスタＱ３のゲート長Ｌ、ゲート幅Ｗの√ＷＬを大きくして閾値電圧Ｖｔｈを小さくする。
（ｃ）カレントミラー回路を構成するＮＭＯＳトランジスタＱ３にも差動増幅回路のＮＭＯＳトランジスタＱ１，Ｑ２のバイアス電流Ｉｂの１／５程度の電流Ｉｃを流す必要がある等の原因で低消費電力化に向かない課題を有していた。
【００１１】
更に、ＮＭＯＳトランジスタの相対精度を改善するためゲート長Ｌ及びゲート幅Ｗを大きくすると寄生容量が増加するため差動増幅回路の高速化を阻害する課題を有していた。
【００１２】
更に、又、特許文献１の差動増幅回路は図５に示されている様に、パイポーラ型のＮＰＮトランジスタＴｒ１，Ｔｒ２の共通接続したエミッタに接続した電流源のパイポーラ型のＮＰＮトランジスタＴｒ４のベースに中点電位と基準値を比較した比較出力を供給して、差動増幅回路を帰還制御しているが、電流源用にＮＰＮトランジスタＴｒ４を用いているのでコレクタエミッタ間電圧として飽和電圧以下ではＮＰＮトランジスタＴｒ４が正常に動作しないため少なくとも０．３Ｖ程度の電圧が生ずる様なバイアスが必要であるので差動対を構成するＮＰＮトランジスタＴｒ１及びＴｒ２のエミッタ電圧は０．５Ｖ程度の高い電圧になってしまう課題を有していた。
【００１３】
本発明は叙上の課題を解消するために成されたもので携帯電話等の電池で動作する無線通信用の高周波ＩＣには、通信時間を長時間化するために、少ない消費電力で動作する事が求められている。本発明はこのような高周波ＩＣ内に用いる差動増幅回路の低電源電圧動作を実現し、低消費電力化を図った増幅回路を提供すること目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の第１の差動増幅回路は、ソース同士が結合されたＮＭＯＳトランジスタの差動対と、ＮＭＯＳトランジスタの差動対のソースとグランド間に接続した抵抗と、ＮＭＯＳトランジスタの夫々の差動対のドレインと電源間に接続した負荷抵抗と、ＮＭＯＳトランジスタの差動対のドレイン直流電圧の中点を求めるために設けられたドレイン同士を接続する抵抗及び容量と、容量に生じている直流電圧と基準電圧の入力される誤差検出回路とを具備し、この誤差検出回路の出力はＮＭＯＳトランジスタの差動対のゲートと接続され、基準電圧とドレインの直流電圧の値が同じになるようにゲートの電圧を制御するように成したものである。
【００１５】
本発明の第２の差動増幅回路は、第１の発明において、誤差検出回路をＮＭＯＳトランジスタの差動入力とＰＭＯＳトランジスタによる折り返し型回路で構成したものである。
【発明の効果】
【００１６】
第１の本発明によれば、差動対の増幅回路Ｑ１，Ｑ２のソース電圧は０．２Ｖ程度の低電圧で動作する増幅回路が実現できるようになり、差動増幅回路の出力負荷抵抗Ｒ１，Ｒ２での電圧降下を一定の値に保つことができるので、ＭＯＳトランジスタＱ１，Ｑ２の特性(Ｖｔｈ)がばらついても設定した利得で動作する増幅回路が実現できる。又、バイアス回路のＮＭＯＳトランジスタＱ３、Ｑ４に必要な電流が少なくて済むので、差動増幅回路を低消費電力化できる利点を有する。更に、第２の本発明によれば、すべてをＭＯＳＦＥＴで構成可能な高周波ＩＣを簡単なプロセスで作成することが出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の差動増幅回路の１形態例を図１によって詳記する。図１は本発明の差動増幅回路の回路図である。図１に於いて、図３及び図４で示した差動入力差動出力型増幅回路との対応部分には同一符号を付して説明する。
【００１８】
図１に於いて、入力端子Ｔ１、Ｔ２には入力信号ＩＮ、ＩＮＸが、端子Ｔ３には定電流源から定電流ＣＵＲが供給され、出力端子Ｔ４、Ｔ５からは出力信号ＯＵＴ、ＯＵＴＸが出力される。入力端子Ｔ１、Ｔ２間にはＮＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のゲートが接続され、両ＮＭＯＳトランジスタＱ１，Ｑ２のソースは共通接続されている。夫々のドレインは負荷抵抗Ｒ１、Ｒ２を介して電源電圧Ｖ１の正電極に接続されると共に出力端子Ｔ４、Ｔ５に接続されている。出力端子Ｔ４、Ｔ５間には抵抗Ｒ７とＲ８の直列回路が接続され、抵抗Ｒ７とＲ８の直列接続中点Ａと電源電圧Ｖ１の正電極間にはコンデンサＣ１が接続されている。この、抵抗Ｒ７とＲ８の直列接続中点Ａから取り出した出力の中点電圧は誤差検出回路を構成するオペアンプＯＰ１の非反転端子(＋)３に供給されている。オペアンプＯＰ１の出力端１は差動対の増幅回路を構成するＮＭＯＳトランジスタＱ１、Ｑ２のゲートに抵抗Ｒ３、Ｒ４を介して接続され、ソースは抵抗Ｒ６を介して電源電圧Ｖ１の負電極に接続されている。
【００１９】
カレントミラー回路を構成するＮＭＯＳトランジスタＱ３、Ｑ４のゲートは互いに接続されて端子Ｔ３に接続され、この端子Ｔ３はＮＭＯＳトランジスタＱ３のドレインに接続され、ソースは電源電圧Ｖ１の負電極に接続されている。ＮＭＯＳトランジスタＱ４のドレインは電源電圧Ｖ１の正電極に抵抗９を介して接続されると共にオペアンプＯＰ１の反転端子（−）２に接続されて、ソースは電源電圧Ｖ１の負電極に接続されている。
【００２０】
上述の回路構成における本発明の差動増幅回路の動作を以下に説明する。
図１に於いて、本発明はコモンモード電圧帰還によるバイアス回路を持った差動増幅回路とされている。差動対のＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２から成る増幅回路に入力ＩＮ、ＩＮＸからバランスモードで信号を入力し、その出力をＯＵＴ、ＯＵＴＸに得る。この差動増幅回路のゲインはｇｍと負荷抵抗（Ｒ７，Ｒ８）との積で表される。ｇｍは差動増幅回路のバイアス電流Ｉｂと式(３)で定義されるβの積で下記の（１）式で決定されるので、ｇｍを一定に保つには電流を一定の値となるようなバイアス回路を使わなければならない。
【００２１】
【数１】
2005341149.tif 000003
上式（１）はＭＯＳＦＥＴの静特性を表す下記の（２）式及び（３）式より求めたものである。
【００２２】
【数２】
2005341149.tif 000004
【００２３】
【数３】
2005341149.tif 000005
上式（２）（３）で
Ｉｄｓ＝ドレイン電流
μ＝移動度
Ｃｏｘ＝酸化膜厚
Ｗ＝ゲート幅
Ｌ＝ゲート長
Ｖｇｓ＝ゲートソース間電圧
Ｖｔ＝閾値
である。
【００２４】
本発明では図４の様にカレントミラー回路を用いることなく、差動対を構成するＮＭＯＳトランジスタＱ１及びＱ２の入力端子Ｔ１，Ｔ２に供給された入力信号ＩＮ，ＩＮＸを出力端子Ｔ４，Ｔ５より増幅された出力信号ＯＵＴ，ＯＵＴＸを出力する際に、抵抗Ｒ７，Ｒ８とコンデンサＣ１によってコンデンサＣ１に蓄積されたコモンモードの中点電位Ａを誤差検出回路（オペアンプ）ＯＰ１の非反転端子３に供給し、オペアンプＯＰ１の反転端子（−）２にはバイアス回路を構成するＮＭＯＳトランジスタＱ３及びＱ４に定電流源から端子Ｔ３に供給される定電流を供給した基準電圧が供給されて、オペアンプＯＰ１の出力端子１は差動対を構成する増幅回路用ＮＭＯＳトランジスタＱ１及びＱ２のゲートに抵抗Ｒ３及びＲ４を介して負帰還されることでＮＭＯＳトランジスタＱ１及びＱ２のドレイン電圧と基準電圧とが同一と成る様に制御している。
【００２５】
本発明では叙上の様に構成し、動作するので図４に示した従来構成の様に高い電流比の精度を得るために、余計な電力を必要とするカレントミラー回路が不用となり、低電圧で駆動可能で低消費電力用の増幅回路が構築できる。又、電源電圧を上げて行くと差動対を構成している増幅回路のＮＭＯＳトランジスタＱ１及びＱ２のドレインソース間電圧Ｖｄｓも高くなりドレインソース電流Ｉｄｓも大きくなってしまうが、本発明では出力での抵抗Ｒ７，Ｒ８の電圧降下を一定にするように負帰還を掛ける様にしたのでドレインソース間電圧Ｖｄｓの上昇による影響を受けることなく一定のバイアス電流Ｉｂを増幅回路に流すことが可能となる。更に図５に示したパイポーラ型のＮＰＮトランジスタＴｒ４のコレクタエミッタ間電圧（０．５Ｖ）に比べ本発明ではＮＭＯＳトランジスタＱ１，Ｑ２のソース電圧（０．２Ｖ）と低く出来て回路の低電圧動作が可能と成る。
【００２６】
次に、図２を用いて、図１に示したオペアンプＯＰ１で構成した誤差検出回路をすべてＭＯＳＦＥＴで構成してＩＣ構築時の工数の簡略化を図り、１Ｖ程度の低電圧で誤差検出回路が動作可能な回路構成を説明する。
【００２７】
図２に於いて、１点鎖線で示す差動増幅回路１０及びバイアス及び電源回路１１は図１に示した構成と同一であるので同一部分には同一符号を付して重複説明を省略する。
【００２８】
図２に於いて、コモンモードの負帰還回路を構成する誤差検出回路１２を破線内に示す。
【００２９】
図２に示す誤差検出回路１２に於いて、図１に示すオペアンプＯＰ１の非反転端子(＋)２に対応するＮＭＯＳトランジスタＱ６のゲートにはコンデンサＣ１に蓄積されたコモンモードの中点電位Ａが供給され、反転端子（−）３に対応するＮＭＯＳトランジスタＱ５のゲートにはバイアス回路１１のＮＭＯＳトランジスタＱ４のドレインを介してバイアス用の定電流源（Ｑ３、Ｑ４）からの基準電圧が供給されている。又、オペアンプＯＰ１の出力端子に１で示すＮＭＯＳトランジスタＱ１１のドレインとＰＭＯＳトランジスタＱ１０のドレインの接続点から取り出された誤差検出回路１２の誤差電圧が差動増幅回路１０の差動対を構成するＮＭＯＳトランジスタＱ１及びＱ２のゲートに抵抗Ｒ３及びＲ４を介して負帰還されている。
【００３０】
ＮＭＯＳトランジスタＱ５及びＱ６のソースは互に共通接続され、共通接続されたソースにはＮＭＯＳトランジスタＱ７のドレインが接続されている。このＮＭＯＳトランジスタＱ７のソースは電源電圧Ｖ１の負電極（グランド）に接続され、ゲートは後述するＮＭＯＳトランジスタＱ９のゲート及びバイアス回路１１のＮＭＯＳトランジスタＱ４及びＱ３のゲート並びに端子Ｔ３に接続されている。
【００３１】
差動対構成のＮＭＯＳトランジスタＱ５及びＱ６のドレインは抵抗Ｒ１１及びＲ１２を介して電源電圧Ｖ１の正電極に接続されると共に折り返し用のＰＭＯＳトランジスタＱ１０及びＱ１２のソースに接続されている。
【００３２】
バイアス回路１１のＮＭＯＳトランジスタＱ４のゲートに接続されたＮＭＯＳトランジスタＱ９のソースはグランド電位に接地され、ドレインはＰＭＯＳトランジスタＱ８のドレインに接続されている。ＰＭＯＳトランジスタＱ８のソースは抵抗Ｒ１３を介して電源電圧Ｖ１の正電極に接続され、ソースとゲートは共通接続されている。
【００３３】
折り返し用のＰＭＯＳトランジスタＱ１０及びＱ１２のドレインは電流源用のＮＭＯＳトランジスタＱ１１及びＱ１３のドレインに接続され、ＮＭＯＳトランジスタＱ１１及びＱ１３の夫々ソースはグランドに接続され、ＮＭＯＳトランジスタＱ１１とＱ１３のゲートは共通接続され、この共通接続されたゲートはＮＭＯＳトランジスタＱ１３のドレインに接続されている。又、ＰＭＯＳトランジスタＱ８，Ｑ１０，Ｑ１１のゲートは共通に接続された構成とされる。
【００３４】
上述の構成での誤差検出回路１２の動作を説明する。差動対を構成するＮＭＯＳトランジスタＱ５，Ｑ６の非反転端子２及び反転端子３に供給された中点電位Ａとバイアス回路の電流源用のＮＭＯＳトランジスタＱ３，Ｑ４から供給された基準電圧ＶREFは中点電位の直流電圧との誤差電流Ｉ１及びＩ２が折り返し用のＰＭＯＳトランジスタＱ１０及びＱ１２にて折り返された誤差信号が出力端子１から取り出されて差動型増幅回路のＮＭＯＳトランジスタＱ１及びＱ２のゲートに負帰還することでＮＭＯＳトランジスタＱ１及びＱ２のドレイン電圧と基準電圧ＶREFが常時一定に成る様に制御する様に成されている。
【００３５】
尚、ＮＰＮトランジスタＱ３，Ｑ４，Ｑ７，Ｑ９及びＱ１１，Ｑ１３は電流源を構成するトランジスタであり、ＰＭＯＳＱ８は折り返し用のトランジスタである。
【００３６】
図２の構成及び動作で例えば、電源電圧Ｖ１を１Ｖとした場合のＮＭＯＳトランジスタＱ５，Ｑ６のソース電圧＝０．２Ｖ、ＮＭＯＳトランジスタＱ６のゲート電圧＝０．９Ｖ、折り返し用のＰＭＯＳトランジスタＱ１０，Ｑ１２のゲート電圧＝０．２Ｖ、ＰＭＯＳトランジスタＱ１０，Ｑ１２のソース電圧は０．９Ｖ程度となって電源電圧Ｖ１を１Ｖの低電圧で動作可能なＭＯＳＦＥＴだけで構成可能な差動型増幅回路が得られるので図５に示すようにパイポーラトランジスタを用いることないロジックと混載可能な増幅回路が得られる。
【図面の簡単な説明】
【００３７】
【図１】本発明の差動増幅回路の１形態例を示す回路図である。
【図２】本発明の差動増幅回路のオペアンプをＭＯＳＦＥＴ構成した他の形態例を示す回路図である。
【図３】従来の差動増幅回路を示す回路図である。
【図４】従来の差動増幅回路を示す他の回路図である。
【図５】従来の差動増幅回路を示す更に他の回路図である。
【符号の説明】
【００３８】
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ９，Ｑ１１，Ｑ１３‥‥ＮＭＯＳトランジスタ、Ｑ８，Ｑ１０，Ｑ１２‥‥ＰＭＯＳトランジスタ、ＯＰ１‥‥オペアンプ、１０‥‥差動増幅回路、１１‥‥バイアス及び電源回路、１２‥‥誤差検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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