(57)【要約】【課題】パッド電極部に形成されるバンプ電極上面の平坦性の悪化を防ぎ、実装工程用位置合わせマーク部の光学的認識を容易にすることを課題とする。【解決手段】パッド電極部、配線部及び実装工程用位置合わせマーク部のぞれぞれの形成用領域にアルミ合金膜とチタン合金膜をこの順で積層し、全面にパッシベーション膜を積層した後、パッド電極部の形成用領域のパッシベーション膜を除去し、全面にポリイミド膜を積層した後、パッド電極部及び実装工程用位置合わせマーク部の形成用領域のポリイミド膜を除去し、残存するパッシベーション膜をマスクとして、パッド電極部の形成用領域のチタン合金膜を除去することで、パッド電極部、配線部及び実装工程用位置合わせマーク部を形成することを特徴とする半導体装置の製造方法及び得られた半導体装置により上記課題を解決する。【選択図】  図２
2005044971.tif 000002
【特許請求の範囲】
【請求項１】
パッド電極部、配線部及び実装工程用位置合わせマーク部を少なくとも備え、パッド電極部が、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備え、配線部が、チタン合金膜とアルミ合金膜とチタン合金膜をこの順で積層した配線層と、該配線層をパッシベーション膜を介して覆うポリイミド膜とを有し、実装工程用位置合わせマーク部が、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備えることを特徴とする半導体装置。
【請求項２】
前記パッド電極部、配線部及び実装工程用位置合わせマーク部のアルミ合金膜が、ＡｌＣｕ膜又はＡｌＳｉ膜であり、前記パッド電極部、配線部及び実装工程用位置合わせマーク部のチタン合金膜が、ＴｉＮ膜又はＴｉ膜とＴｉＮ膜の積層膜である請求項１に記載の半導体装置。
【請求項３】
実装形態がＣＯＧ用である請求項１又は２に記載の半導体装置。
【請求項４】
パッド電極部、配線部及び実装工程用位置合わせマーク部のぞれぞれの形成用領域にアルミ合金膜とチタン合金膜をこの順で積層し、
全面にパッシベーション膜を積層した後、パッド電極部の形成用領域のパッシベーション膜を除去し、
全面にポリイミド膜を積層した後、パッド電極部及び実装工程用位置合わせマーク部の形成用領域のポリイミド膜を除去し、
残存するパッシベーション膜をマスクとして、パッド電極部の形成用領域のチタン合金膜を除去することで、パッド電極部、配線部及び実装工程用位置合わせマーク部を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記パッド電極部の形成用領域のパッシベーション膜の除去と同時に、実装工程用位置合わせマーク部のパッシベーション膜を除去し、パッド電極部形成用領域のチタン合金膜の除去と同時に、実装工程用位置合わせマーク部の形成用領域のチタン合金膜を除去する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ポリイミド膜が、感光性又は非感光性のポリイミド膜である請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記チタン合金膜の除去が、ガス流量１０〜５０ｓｃｃｍのＯ２と５０〜２００ｓｃｃｍのＳＦ６の存在下、ＲＦパワー１００〜４００Ｗ、真空度１０〜６５Ｐａの条件下の平行平板型ＲＩＥ法により行われる請求項４〜６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、特にバンプ電極が形成されるパッド電極部を有し、表面にポリイミド膜がコーティングされている半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から半導体装置内には、図５Ａに示されるように外部との接続に用いる「パッド電極部１１」、半導体装置内に多数存在するトランジスタや抵抗、コンデンサー等の要素素子どうし又は要素素子とパッド電極とを接続し所望の回路を形成する「メタル配線部１２」、インナーリードボンディング工程や、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）等の実装工程で用いる「実装工程用位置合わせマーク部１３」が存在している。
また、ＣＯＢの一種であるガラス基板上に半導体装置を実装したＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）では、実装時にガラス基板上に付着している異物がガラス基板と実装される半導体装置間に挟まることにより、半導体装置表面に亀裂を生じさせる。その結果、故障が生じるという問題があった。このため、図５Ｂに示されるように半導体装置表面にポリイミド膜１４をコーティングし、緩衝膜として利用する技術が広く用いられている。
【０００３】
ポリイミド膜をコーティングする従来技術を、図６Ａ〜図７Ｆを用いて説明する。図６Ａ〜図７Ｆは、半導体装置の製造方法の概略工程断面図である。図６Ａ〜図７Ｆにおいて、領域Ａがパッド電極部、領域Ｂがメタル配線部、領域Ｃが実装工程用位置合わせマーク部（以下、マーク部ともいう）の形成用領域をそれぞれ表している。更に、最上層にメタル配線を形成する工程以降の工程を示している。
図６Ａに示すように、半導体基板１０１上にＡｌＳｉ膜１０２を４００〜１０００ｎｍ程度堆積する。その後、フォトリソグラフィー工程・エッチング工程を行って、パッド電極部、メタル配線部、マーク部の形成用領域を各々画定する。
次に、図６Ｂに示すように、ＣＶＤ法を用いてＰＳＧ膜１０３を１００〜３００ｎｍ程度堆積する。更に、その上にＣＶＤ法を用いてＳｉＮ膜１０４を３００〜６００ｎｍ程度堆積する。このＰＳＧ膜１０３とＳｉＮ膜１０４がパッシベーション膜として作用する。
【０００４】
次に、フォトレジスト１０５を塗布した後、図６Ｃに示すように、フォトリソグラフィー工程を行ってパッド電極部の形成用領域Ａのみフォトレジストを除去する。その後、このフォトレジスト１０５をエッチングマスクとして、ＳｉＮ膜１０４とＰＳＧ膜１０３とを順次エッチングし、ＡｌＳｉ膜１０２を露出させる。
次に、フォトレジスト１０５を除去した後、図７Ｄに示すように、ポリイミド膜１０６を３〜５μｍ程度塗布し、１４０℃で２分程度加熱する。
次に、フォトレジスト１０７を塗布した後、図７Ｅに示すように、フォトリソグラフィー工程を行ってパッド電極部とマーク部の形成用領域（ＡとＣ）のフォトレジスト１０７とポリイミド膜１０６を除去する。ポリイミド膜１０６の除去は現像液を滴下することで行うことができるので、フォトレジストの現像とポリイミド膜の除去を同時に行える。
次に、図７Ｆに示すように、酢酸ｎ−ブチルを滴下しフォトレジスト１０７を除去した後、３５０℃で３０分程度加熱を行う。この工程により、パッド電極部とマーク部の形成用領域とを除いた領域にポリイミド膜１０６を残存させることが可能となる。
【０００５】
ここで、パッド電極部付近のポリイミド膜を除去する目的は、パッド電極部上にバンプ電極を形成した後のバンプ電極上面の平坦性を良好にするためである。
バンプ電極上面の段差は下地膜段差の約１／２と等しい。そのため、図８Ａに示されるポリイミド膜がないパッド電極部の場合、その上に形成されるバンプ電極上面の段差Ｙ１は、パッシベーション膜の段差Ｙ２に依存する。通常はＹ２が４００〜９００ｎｍ、Ｙ１が２００〜５００ｎｍである。一方、図８Ｂに示されるポリイミド膜が有るパッド電極部の場合、バンプ電極上面の段差Ｙ１は、パッシベーション膜の段差とポリイミド膜の段差の合計Ｙ３に依存する。通常はＹ３が３．４〜５．９μｍ、Ｙ１が１．７〜３．０μｍである。
このようにポリイミド膜をコーティングすると、バンプ電極下の下地段差が大きくなることにより、バンプ電極上面の段差が大きくなる。言い換えると、平坦性が悪化するため、実装不具合が発生しやすくなる。
【０００６】
このため、ガラス基板へ半導体装置が実装されたＣＯＧのように半導体装置表面にポリイミド膜をコーティングする必要がある場合には、パッド電極部付近のポリイミド膜を除去し、パッド電極部に形成されるバンプ電極下の下地段差を小さくする必要がある。通常、図５Ｂに示されるパッド電極部の端部から配線部側にかけてＸ１の間隔（例えば、約１０μｍ以上）ポリイミド膜を除去し、バンプ電極上面の平坦性を向上させている。
また、マーク部付近のポリイミド膜も除去されているが、その目的は、ポリイミド膜は光の反射率が低いため、この膜が残存すると位置合わせマークを光学的に認識することが困難であるためである。
しかし、このような従来技術を用いた方法では、図７Ｅで示される工程でＡｌＳｉ膜１０２表面に現像液が触れることで、ＡｌＳｉ膜表面が茶色又は黒色に変色するといった問題が発生する場合がある。ＡｌＳｉ膜表面の変色は、半導体基板表面の拡散層と直接接続されているパッド電極部で顕著に発生する。ＡｌＳｉ膜表面の変色現象は、ＡｌＳｉ膜中のアルミがイオン化して溶けだし、膜表面に微少段差が発生するためであると予想される。このようにＡｌＳｉ膜が変色した半導体装置は、外観不良のため不良品として扱われる。
【０００７】
前記のＡｌＳｉ膜の変色を防止するには、ＡｌＳｉ膜表面と現像液が直接触れないようにする必要がある。そのような技術が、例えば、特開昭５８−８５５４９号公報（特許文献１）で提案されている。特開昭５８−８５５４９号公報で提案された技術を用いた例を、図９Ａ〜Ｄを用いて説明する。図９Ａ〜Ｄは、半導体装置の製造方法の概略工程断面図である。図９Ａ〜Ｄにおいて、領域Ａがパッド電極部、領域Ｂがメタル配線部、領域Ｃがマーク部の形成用領域をそれぞれ表している。更に、最上層にメタル配線を形成する工程以降の工程を示している。
図９Ａに示すように、半導体基板１０８上にＡｌＳｉ膜１０９を４００〜１０００ｎｍ程度堆積する。その後、フォトリソグラフィー工程・エッチング工程を行って、パッド電極部、メタル配線部、マーク部の形成用領域を各々画定する。次に、図９Ｂに示すように、ＣＶＤ法を用いてＰＳＧ膜１１０を１００〜３００ｎｍ程度堆積する。更に、その上にＣＶＤ法を用いてＳｉＮ膜１１１を３００〜６００ｎｍ程度堆積する。
【０００８】
次に、ポリイミド膜１１２を３〜５μｍ程度塗布し、１４０℃で２分程度加熱する。次いで、ポリイミド膜１１２上に、フォトレジスト１１３を塗布する。その後、図９Ｃに示すように、フォトリソグラフィー工程を行ってパッド電極部と形成用領域（ＡとＣ）のフォトレジスト１１３とポリイミド膜１１２を除去する。ポリイミド膜１１２の除去は、現像液を滴下することで行うことができるので、フォトレジストの現像とポリイミド膜の除去を同時に行える。
次に、酢酸ｎ−ブチルを滴下しフォトレジスト１１３を除去した後、３５０℃で３０分程度加熱を行う。この工程により、パッド電極部とマーク部の形成用領域とを除いた領域にポリイミド膜１１２を残存させることが可能となる。
次に、図９Ｄに示すように、ポリイミド膜１１２をエッチングマスクとして、ＳｉＮ膜１１１とＰＳＧ膜１１０をエッチングし、パッド電極部とマーク部の形成用領域のＡｌＳｉ膜１０９を露出させる。
【０００９】
【特許文献１】
特開昭５８−８５５４９号公報
【００１０】
【発明が解決しようとする課題】
しかし、パッド電極部にバンプ電極を用いる半導体装置に対して、特開昭５８−８５５４９号公報で考案された方法を用いると、図９Ｄに示されるように、ポリイミド膜１１２が残存しない箇所では必然的にパッシベーション膜であるＳｉＮ膜１１１とＰＳＧ膜１１０がエッチングされる。そのため、メタル配線であるＡｌＳｉ膜１０９が露出する。
図５Ｂで説明したように、バンプ電極を用いる半導体装置ではパッド電極部以外にもポリイミド膜を残存させない箇所が存在する。従って、このようなポリイミド膜が残存しない箇所では、メタル配線が露出することとなる。よって、メタル配線が腐食する等の問題が発生し、信頼性上の不具合が発生する。
以上のように、パッド電極部にバンプ電極を有し、半導体装置表面にポリイミド膜がコーティングされている半導体装置を製造するには、
ａ）パッド電極部及びマーク部付近のポリイミド膜を除去する。
ｂ）パッド電極部のアルミ合金膜表面に現像液を滴下しない。という両条件を満たす必要がある。
条件ａ）が満たされない場合には、バンプ電極上面の平坦性が悪化したり実装工程用位置合わせマークが光学的に認識できないために、実装不具合を生じたりする。また、条件ｂ）が満たされない場合には、パッド電極が変色し外観不良となる不具合が生じる。
【００１１】
【課題を解決するための手段】
本発明の発明者は、以上の課題を鑑み、実装不具合とパッド電極の変色の抑制法について検討した結果、本発明の半導体装置及びその製造方法に至った。
かくして本発明によれば、パッド電極部、配線部及び実装工程用位置合わせマーク部を少なくとも備え、パッド電極部が、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備え、配線部が、チタン合金膜とアルミ合金膜とチタン合金膜をこの順で積層した配線層と、該配線層をパッシベーション膜を介して覆うポリイミド膜とを有し、実装工程用位置合わせマーク部が、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備えることを特徴とする半導体装置が提供される。
更に、本発明によれば、パッド電極部、配線部及び実装工程用位置合わせマーク部のぞれぞれの形成用領域にアルミ合金膜とチタン合金膜をこの順で積層し、全面にパッシベーション膜を積層した後、パッド電極部の形成用領域のパッシベーション膜を除去し、
全面にポリイミド膜を積層した後、パッド電極部の及び実装工程用位置合わせマーク部の形成用領域のポリイミド膜を除去し、
残存するパッシベーション膜をマスクとして、パッド電極部の形成用領域のチタン合金膜を除去することで、パッド電極部、配線部及び実装工程用位置合わせマーク部を形成することを特徴とする半導体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】
以下、本発明を説明する。
まず、本発明の半導体装置は、パッド電極部、配線部及び実装工程用位置合わせマーク部（以下、単にマーク部ともいう）を少なくとも備えている。これら部分は、通常半導体基板の主表面の所定の領域に形成されている。更に、半導体基板は、予め、トランジスタ、キャパシタ等の素子、配線、絶縁膜等の所望の部材が形成されていてもよい。
パッド電極部は、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備えている。また、配線部は、チタン合金膜とアルミ合金膜とチタン合金膜をこの順で積層した配線層と、該配線層をパッシベーション膜を介して覆うポリイミド膜とを有している。更に、マーク部は、最上層に露出面を有するアルミ合金膜と、その下層のチタン合金膜とを備えるか又は最上層に露出面を有するチタン合金膜を備えている。
【００１３】
上記各部分を構成するアルミ合金膜としては、特に限定されず、公知のアルミ合金膜を使用することができる。例えば、ＡｌＣｕ膜、ＡｌＳｉ膜等が挙げられる。ＡｌＣｕ膜やＡｌＳｉ膜は、光の反射率が高く、光学的認識を容易に行うことができるため、マーク部のアルミ合金膜に使用することが好ましい。
チタン合金膜としては、特に限定されず、公知のアルミ合金膜を使用することができる。例えば、ＴｉＮ膜、Ｔｉ膜とＴｉＮ膜からなる積層膜等が挙げられる。Ｔｉ膜とＴｉＮ膜からなる積層膜をアルミ合金膜と半導体基板との間に設けることで、バリア性及び密着性の確保が期待できる。
次に、配線部は、チタン合金膜とアルミ合金膜とチタン合金膜をこの順で積層した配線層を覆うパッシベーション膜を備えている。このパッシベーション層は、特に限定されず、公知の材料からなる膜を使用することができる。例えば、ＳｉＯ２膜、ＳｉＮ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＳＯＧ膜等の単層膜や積層膜が挙げられる。
【００１４】
更に、パッシベーション膜は、ポリイミド膜で覆われている。このポリイミド膜は、特に限定されず、公知の感光性及び非感光性ポリイミド膜をいずれも使用することができる。この内、感光性のポリイミド膜を使用すれば、レジストを使用することなくポリイミド膜をパターニングできるという利点がある。
また、パッド電極部には、通常バンプ電極が形成されている。このバンプ電極は、特に限定されず、公知の材料及び形状のバンプ電極をいずれも使用することができる。本発明の半導体装置は、パッド電極部にポリイミド膜が存在せず、最上層にアルミ合金膜が露出しているので、バンプ電極上面の平坦性の悪化を防ぐことができる。
【００１５】
次に、本発明の半導体層の製造方法を説明する。
まず、パッド電極部、配線部及びマーク部のぞれぞれの形成用領域にアルミ合金膜とチタン合金膜をこの順で積層する。積層方法は、特に限定されず、蒸着法、ＣＶＤ法、スパッタ法等の公知の方法が挙げられる。
次に、全面にパッシベーション膜を積層した後、パッド電極部形成用領域のパッシベーション膜を除去する。パッシベーション膜の積層方法は、特に限定されず、該膜を構成する材料に応じて、塗布及び焼成、ＣＶＤ法等の方法が挙げられる。また、パッシベーション膜の除去方法は、特に限定されず、公知のフォトリソグラフィー工程・エッチング工程を経る方法を採用できる。エッチングは、ウエットでも、ドライでもよい。特に、異方性のドライエッチングである平行平板型ＲＩＥ法を使用することが好ましい。
更に、全面にポリイミド膜を積層した後、パッド電極部及びマーク部の形成用領域のポリイミド膜を除去する。ポリイミド膜の積層方法は、通常塗布法が採用される。更に、ポリイミド膜の除去方法は、非感光性のポリイミド膜を使用した場合は、フォトレジストを使用した公知のフォトリソグラフィー工程・エッチング工程を経る方法を採用できる。感光性のポリイミド膜を使用した場合は、上記方法使用してもよいし、フォトレジストの節約の観点から、直接感光性のポリイミド膜を公知のフォトリソグラフィー工程・エッチング工程に付してもよい。
【００１６】
なお、フォトリソグラフィー工程では、現像液が使用されるが、各部分はチタン合金膜がアルミ合金膜表面上に存在しているため、現像液とアルミ合金膜が直接接することがない。そのため、アルミ合金膜の変色を防ぐことができる。
次いで、残存するパッシベーション膜をマスクとして、パッド電極部形成用領域のチタン合金膜を除去することで、パッド電極部、配線部及び実装工程用位置合わせマーク部が形成される。チタン合金膜の除去方法は、特に限定されず、公知のエッチング工程を経る方法を採用できる。エッチングは、ウエットでも、ドライでもよい。特に、異方性のドライエッチングである平行平板型ＲＩＥ法を使用することが好ましい。
【００１７】
【実施例】
実施例１
本発明の第１の実施例を図１Ａ〜図２Ｅを用いて説明する。図１Ａ〜図２Ｅは、半導体装置の製造方法の概略工程断面図である。図１Ａ〜図２Ｅにおいて、領域Ａがパッド電極部、領域Ｂがメタル配線部、領域Ｃがマーク部の形成用領域をそれぞれ表している。更に、最上層にメタル配線を形成する工程以降の工程を示している。
図１Ａに示すように、半導体基板１上にＴｉ／ＴｉＮ積層膜２、ＡｌＣｕ膜３、ＴｉＮ膜４を順次スパッタ法で堆積する。Ｔｉ／ＴｉＮ積層膜２の膜厚は５０〜２００ｎｍ程度、ＡｌＣｕ膜３の膜厚は５００〜１０００ｎｍ程度、ＴｉＮ膜４の膜厚は５０〜２００ｎｍ程度が好ましい。その後、フォトリソグラフィー工程・エッチング工程を行ってパッド電極部、メタル配線部、マーク部の形成用領域を各々画定する。
次に、図１Ｂに示すように、ＣＶＤ法を用いてＰＳＧ膜５を１００〜３００ｎｍ程度堆積する。更に、その上にＣＶＤ法を用いてＳｉＮ膜６を３００〜６００ｎｍ程度堆積する。このＰＳＧ膜５とＳｉＮ膜６がパッシベーション膜として作用する。
【００１８】
次に、フォトレジスト７を塗布した後、図１Ｃに示すように、フォトリソグラフィー工程を行ってパッド電極部とマーク部の形成用領域のフォトレジストを除去する。その後、このフォトレジスト７をエッチングマスクとして、ＳｉＮ膜６とＰＳＧ膜５とを順次エッチングし、ＴｉＮ膜４を露出させる。
ＳｉＮ膜６とＰＳＧ膜５とのエッチングは、平行平板型ＲＩＥ法にて行う。エッチング条件は、１００〜２００ｓｃｃｍのガス流量のＣＦ４、１０〜１００ｓｃｃｍのＣＨＦ３、５０〜１０００ｓｃｃｍのＡｒの存在下、１００〜１０００ＷのＲＦパワー、１０〜２５０Ｐａの真空度とする。
次に、フォトレジストを除去した後、図２Ｄに示すように、感光性ポリイミド膜８を４〜６μｍ程度塗布し、１３０℃で９０秒程度加熱する。この後、フォトリソグラフィー工程を行ってパッド電極部とマーク部の形成用領域以外の光が照射された箇所のポリイミド膜を除去する。感光性ポリイミド膜８はその膜中に感光材料を含んでいるので、露光後に現像液を滴下すると、光が照射された箇所のポリイミド膜が除去される。
【００１９】
次に、３８０℃で６０分程度加熱した後、図２Ｅに示すように、感光性ポリイミド膜８をエッチングマスクとして、ＴｉＮ膜４をエッチングし、ＡｌＣｕ膜３を露出させる。ＴｉＮ膜４のエッチングは、平行平板型ＲＩＥ法にて行う。エッチング条件は、１０〜５０ｓｃｃｍのガス流量のＯ２、５０〜２００ｓｃｃｍのＳＦ６の存在下、１００〜４００ＷのＲＦパワー、１０〜６５Ｐａの真空度とする。
以上の工程を経ることで、現像液がアルミ合金膜表面に滴下されることなく、パッド電極部及びマーク部付近のポリイミド膜が除去された半導体装置が製造できる。
【００２０】
実施例２
本発明の第２の実施例を図３Ａ〜図４Ｅを用いて説明する。図３Ａ〜図４Ｅは、半導体装置の製造方法の概略工程断面図である。図３Ａ〜図４Ｅにおいて、領域Ａがパッド電極部、領域Ｂがメタル配線部、領域Ｃがマーク部の形成用領域をそれぞれ表している。更に、最上層にメタル配線を形成する工程以降の工程を示している。
図３Ａに示すように、半導体基板１上にＴｉ／ＴｉＮ積層膜２、ＡｌＣｕ膜３、ＴｉＮ膜４を順次スパッタ法で堆積する。Ｔｉ／ＴｉＮ積層膜２の膜厚は５０〜２００ｎｍ程度、ＡｌＣｕ膜３の膜厚は５００〜１０００ｎｍ程度、ＴｉＮ膜４の膜厚は５０〜２００ｎｍ程度が好ましい。その後、フォトリソグラフィー工程・エッチング工程を行ってパッド電極部、メタル配線部、マーク部の形成用領域を各々画定する。
次に、図３Ｂに示すように、ＣＶＤ法を用いてＰＳＧ膜５を１００〜３００ｎｍ程度堆積する。更に、その上にＣＶＤ法を用いてＳｉＮ膜６を３００〜６００ｎｍ程度堆積する。このＰＳＧ膜５とＳｉＮ膜６がパッシベーション膜として作用する。
【００２１】
次に、図３Ｃに示すように、フォトレジスト７を塗布した後、フォトリソグラフィー工程を行ってパッド電極部とマーク部の形成用領域のみフォトレジストを除去する。その後、このフォトレジスト７をエッチングマスクとして、ＳｉＮ膜６とＰＳＧ膜５とをエッチングし、ＴｉＮ膜４を露出させる。
ＳｉＮ膜６とＰＳＧ膜５とのエッチングは、平行平板型ＲＩＥ法にて行う。エッチング条件は、１００〜２００ｓｃｃｍのガス流量のＣＦ４、１０〜１００ｓｃｃｍのＣＨＦ３、５０〜１０００ｓｃｃｍのＡｒの存在下、１００〜１０００ＷのＲＦパワー、１０〜２５０Ｐａの真空度とする。
次に、フォトレジストを除去した後、図４Ｄに示すように、非感光性ポリイミド膜９を３〜５μｍ程度塗布し、１４０℃で２分程度加熱する。
次に、図４Ｅに示すように、フォトレジスト１０を塗布した後、フォトリソグラフィー工程を行ってパッド電極部とマーク部の形成用領域のフォトレジスト１０と非感光性ポリイミド膜９を除去する。非感光性ポリイミド膜９の除去は現像液を滴下することで行うことができるので、フォトレジストの現像と非感光性ポリイミド膜の除去を同時に行える。
【００２２】
次に、酢酸ｎ−ブチルを滴下しフォトレジスト１０を除去した後で、３５０℃で３０分程度加熱を行い、パッド電極部とマーク部の形成用領域を除いた領域に非感光性ポリイミド膜９を残存させる。
この後、図４Ｆに示すように、非感光性ポリイミド膜９をエッチングマスクとして、ＴｉＮ膜４をエッチングし、ＡｌＣｕ膜３を露出させる。ＴｉＮ膜４のエッチングは、平行平板型ＲＩＥ法にて行う。エッチング条件は、１０〜５０ｓｃｃｍのガス流量のＯ２、５０〜２００ｓｃｃｍのＳＦ６の存在下、１００〜４００ＷのＲＦパワー、１０〜６５Ｐａの真空度とする。
以上の工程を経ることで、現像液がアルミ合金膜表面に滴下されることなく、パッド電極部及びマーク部付近のポリイミド膜が除去された半導体装置が製造できる。
【００２３】
【発明の効果】
パッド電極部及び実装工程用位置合わせマーク部付近のポリイミド膜を除去することで、パッド電極部に形成されるバンプ電極上面の平坦性の悪化を防ぎ、実装工程用位置合わせマーク部の光学的認識を容易にすることができる。
更に、現像液が滴下される工程では、アルミ合金膜表面上にチタン合金膜が存在しているため、現像液とアルミ合金膜が直接接することはなく、パッド電極の変色を防ぐことができる。
また、アルミ合金膜としてＡｌＣｕ膜又はＡｌＳｉ膜を使用した場合、実装工程用位置合わせマーク部には光の反射率が高いＡｌＣｕ膜又はＡｌＳｉ膜表面が露出するので、実装工程用位置合わせマーク部の光学的認識を更に容易にすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の概略工程断面図である。
【図２】本発明の半導体装置の製造方法の概略工程断面図である。
【図３】本発明の半導体装置の製造方法の概略工程断面図である。
【図４】本発明の半導体装置の製造方法の概略工程断面図である。
【図５】半導体装置の概略上面図である。
【図６】従来の半導体装置の製造方法の概略工程断面図である。
【図７】従来の半導体装置の製造方法の概略工程断面図である。
【図８】バンプ電極を備えたパッド部の概略断面図である。
【図９】従来の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
１、１０１、１０８  半導体基板
２  Ｔｉ／ＴｉＮ積層膜
３  ＡｌＣｕ膜
４  ＴｉＮ膜
５  ＰＳＧ膜
６  ＳｉＮ膜
７、１０、１０５、１０７、１１３  フォトレジスト
８  感光性ポリイミド膜
９  非感光性ポリイミド膜
１１  パッド電極部
１２  メタル配線部
１３  実装工程用位置合わせマーク部
１４、１０６、１１２  ポリイミド膜
１０２、１０９  ＡｌＳｉ膜
１０３、１１０  ＰＳＧ膜
１０４、１１１  ＳｉＮ膜
Ａ  パッド電極部の形成用領域
Ｂ  メタル配線部の形成用領域
Ｃ  実装工程用位置合わせマーク部の形成用領域
Ｙ１  バンプ電極上面の段差
Ｙ２  パッシベーション膜の段差
Ｙ３  パッシベーション膜の段差とポリイミド膜の段差の合計
Ｘ１  パッド電極部の端部から配線部側にかけて間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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