(57)【要約】  【課題】  スタンダードセルを用いた半導体集積回路のレイアウト設計方法において、半導体集積回路の開発期間の短縮化及び開発コストの削減を実現する。  【解決手段】  このレイアウト設計方法は、各スタンダードセルのレイアウト情報に基づいて、スタンダードセルに含まれている第１の導電層とスタンダードセルに含まれていない第２の導電層とを接続する接続位置の候補を抽出するステップ（ａ）と、ステップ（ａ）において抽出された接続位置の候補に基づいて、第１の導電層と第２の導電層との間を仮想的に接続し、接続領域を配置するステップ（ｂ）と、ステップ（ｂ）において配置された接続領域の配置状態がデザインルールを満たすか否かを判定するステップ（ｃ）と、当該接続領域の配置状態がデザインルールを満たすように、スタンダードセルのレイアウト情報を変更するステップ（ｄ）とを具備する。【選択図】  図１
2005064343.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルを用いて半導体集積回路のレイアウトを設計する方法であって、
各スタンダードセルのレイアウト情報に基づいて、前記スタンダードセルの構成に含まれている第１の導電層と前記スタンダードセルの構成に含まれていない第２の導電層との間で接続を行うための入出力端子の接続位置の候補を抽出するステップ（ａ）と、
ステップ（ａ）において抽出された接続位置の候補に基づいて、前記スタンダードセルの構成に含まれている第１の導電層と前記スタンダードセルの構成に含まれていない第２の導電層との間を仮想的に接続し、接続領域を配置するステップ（ｂ）と、
ステップ（ｂ）において配置された接続領域の配置状態がデザインルールを満たすか否かを判定するステップ（ｃ）と、
ステップ（ｃ）において接続領域の配置状態がデザインルールを満たさないと判定された場合に、当該接続領域の配置状態がデザインルールを満たすように、前記スタンダードセルのレイアウト情報を変更するステップ（ｄ）と、
を具備するレイアウト設計方法。
【請求項２】
ステップ（ｄ）が、ステップ（ｃ）において接続領域の配置状態がデザインルールを満たさないと判定された場合に、当該接続領域の配置状態がデザインルールを満たすように、前記スタンダードセルの構成に含まれている第１の導電層に補填領域を追加することを含む、請求項１記載のレイアウト設計方法。
【請求項３】
ステップ（ｄ）が、変更されたスタンダードセルのレイアウト情報を用いて、ライブラリに登録されている設計情報を変更することを含む、請求項１又は２記載のレイアウト設計方法。
【請求項４】
半導体集積回路の回路情報を入力するステップ（ｅ）と、
ステップ（ｄ）において変更されたライブラリを用いて、ステップ（ｅ）において入力された回路情報に基づいて、前記半導体集積回路に含まれている複数のセルの配置及びセル間の配線を設計するステップ（ｆ）と、
をさらに具備する請求項３記載のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体集積回路のレイアウト設計方法に関し、特に、スタンダードセル方式を用いた半導体集積回路のレイアウト設計方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の開発期間の短縮化及び開発コストの削減を実現するために、スタンダードセル方式を用いて半導体集積回路のレイアウト設計が行われている。スタンダードセル方式とは、予めレイアウトされているＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ等の登録済みのセル（論理ブロック）を配置して相互配線する方式のことであり、論理ブロックとしては、ＳＳＩ（small scale integration：小規模集積回路）や、ＭＳＩ（medium scale integration：中規模集積回路）レベルの論理ブロックも含まれる。
【０００３】
一般に、複数のスタンダードセルの配置、及び、それらのスタンダードセル間の配線は、Ｐ＆Ｒ（place and route：配置配線）ツールを用いて行われる。Ｐ＆Ｒツールは、ライブラリに登録されているスタンダードセルの情報、及び、スタンダードセル間の接続情報を表すネットリストに基づいて、複数のスタンダードセルの配置、及び、それらのスタンダードセル間の配線を決定する。その際に、スタンダードセル内の配線とスタンダードセル外の配線とを接続するための入力端子及び出力端子の接続位置も決定される。
【０００４】
ここで、Ｐ＆Ｒツールは、レイアウトの設計規則を表すデザインルールに基づいて、半導体集積回路における配置・配線の設計を行う。例えば、Ｐ＆Ｒツールは、接続領域の大きさ等に関する所定の条件に従って、候補となる接続位置にスルーホールを仮想的に配置し、そのスルーホールの配置がデザインルールを満たすか否かをチェックする。これにより、デザインルールを満たすスルーホールの位置が、スタンダードセル内の配線とスタンダードセル外の配線との接続位置の候補として絞られる。
【０００５】
しかしながら、半導体集積回路における配置・配線の設計において、デザインルールを満たすスルーホールが存在しない場合には、スタンダードセル間の配線ができないので、ライブラリに登録されているスタンダードセルのレイアウト設計からやり直す必要があり、半導体集積回路の開発時間が増大し、開発コストが増加するという問題があった。
【０００６】
関連する技術として、下記の特許文献１には、ブロック間の配線接続の際に、集積度の劣化をまねくことなく、確実にブロックの入出力端子間接続が行える半導体装置の配置方法について述べられている。この半導体装置の配置方法においては、あらかじめ準備するファンクションブロック単体設計時に、事前にブロック間の配線接続のためのビアセルを入出力端子上に配置可能かどうかをチェックできるので、ブロック間の配線接続の際にブロックの入出力端子上にビアセルを配置することができないという不具合をなくすことができる。
【０００７】
しかしながら、特許文献１によれば、ファンクションブロック単体設計時に、ビアセルを入出力端子上に配置することができない位置を接続位置の候補から削除することにより、接続位置の候補の数が減少してしまうので、スタンダードセル間の配線ができない場合には、レイアウト設計をやり直す必要がある。
【特許文献１】特開平９−１５３５４７号公報  （第１，３，４頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、スタンダードセルを用いた半導体集積回路のレイアウト設計方法において、半導体集積回路の開発期間の短縮化及び開発コストの削減を実現することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法は、複数のスタンダードセルを用いて半導体集積回路のレイアウトを設計する方法であって、各スタンダードセルのレイアウト情報に基づいて、スタンダードセルの構成に含まれている第１の導電層とスタンダードセルの構成に含まれていない第２の導電層との間で接続を行うための入出力端子の接続位置の候補を抽出するステップ（ａ）と、ステップ（ａ）において抽出された接続位置の候補に基づいて、スタンダードセルの構成に含まれている第１の導電層とスタンダードセルの構成に含まれていない第２の導電層との間を仮想的に接続し、接続領域を配置するステップ（ｂ）と、ステップ（ｂ）において配置された接続領域の配置状態がデザインルールを満たすか否かを判定するステップ（ｃ）と、ステップ（ｃ）において接続領域の配置状態がデザインルールを満たさないと判定された場合に、当該接続領域の配置状態がデザインルールを満たすように、スタンダードセルのレイアウト情報を変更するステップ（ｄ）とを具備する。
【００１０】
ここで、ステップ（ｄ）が、ステップ（ｃ）において接続領域の配置状態がデザインルールを満たさないと判定された場合に、当該接続領域の配置状態がデザインルールを満たすように、スタンダードセルの構成に含まれている第１の導電層に補填領域を追加することを含むようにしても良い。
【００１１】
また、ステップ（ｄ）が、変更されたスタンダードセルのレイアウト情報を用いて、ライブラリに登録されている設計情報を変更することを含むようにしても良い。
【００１２】
このレイアウト設計方法は、半導体集積回路の回路情報を入力するステップ（ｅ）と、ステップ（ｄ）において変更されたライブラリを用いて、ステップ（ｅ）において入力された回路情報に基づいて、半導体集積回路に含まれている複数のセルの配置及びセル間の配線を設計するステップ（ｆ）とをさらに具備するようにしても良い。
【発明の効果】
【００１３】
本発明によれば、スタンダードセルを用いた半導体集積回路のレイアウト設計において、スタンダードセルの構成に含まれている第１の導電層とスタンダードセルの構成に含まれていない第２の導電層との間を仮想的に接続して接続領域を配置し、接続領域の配置状態がデザインルールを満たすようにスタンダードセルのレイアウト情報を変更する。そのようにして変更されたライブラリを用いて半導体集積回路の配置配線を設計することにより、半導体集積回路の開発期間の短縮化及び開発コストの削減を実現すると共に、スタンダードセル間の配線長の短縮化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャートである。
【００１５】
まず、図１〜図３を参照しながら、半導体集積回路のレイアウト設計に用いるライブラリに登録されている設計情報（レイアウト情報を含む）を変更するステップ（図１に示すステップＳ１〜Ｓ６）について説明する。
【００１６】
図２の（Ａ）は、スタンダードセルの一部を示す図である。図２の（Ａ）に示すように、半導体基板１０上にゲート絶縁膜及びゲート電極を配置するゲート領域１１が設定されており、２つのＭＯＳトランジスタＱ１及びＱ２について、１本のゲートが共通に設けられている。このゲートの両側の半導体基板１０内に、これらのＭＯＳトランジスタＱ１及びＱ２について、ソース及びドレインとなる不純物拡散領域１２〜１５が設定されている。
【００１７】
また、半導体基板１０上に形成される第１層目の層間絶縁膜に設けられる２つコンタクトホールの位置が設定されており、それらのコンタクトホールを通して、第１層目の層間絶縁膜上に形成される第１層配線２１によって、ＭＯＳトランジスタＱ１及びＱ２のドレイン同士が接続される。
【００１８】
さらに、図２の（Ｂ）に示すように、第１層配線２１上に形成される第２層目の層間絶縁膜に形成される３つのスルーホール３１〜３３が、上位配線との接続位置の候補として抽出されており、その内の少なくとも１つのスルーホールを通して、第２層目の層間絶縁膜上に形成される第２層配線が、第１層配線２１に接続される。なお、図２に破線で示す領域は、層間絶縁膜に形成されるスルーホールの位置、及び、配線層に形成される接続領域の位置及び大きさを表している。また、本実施形態において、第１層配線は、スタンダードセル内部の接続に用いられ、第２層配線は、スタンダードセルとスタンダードセル外部との接続に用いられるものとする。
【００１９】
ここで、候補となる３つのスルーホール３１〜３３の内で、スルーホール３２がデザインルール違反と判定される場合には、ステップＳ１〜Ｓ６において、デザインルール違反と判定されないようにパターンを修正して、ライブラリに登録されている設計情報を変更する。
【００２０】
従来の半導体集積回路のレイアウト設計方法においては、ライブラリに登録されている設計情報において幾何学的ルールチェックを満たさない接続位置の候補は除外されていたので、限られた基板面積の条件下で配置配線を完成させることが困難となる可能性があった。そこで、本実施形態においては、スタンダードセル内の配線とスタンダードセル外の配線との接続位置の候補を予め増やしておくことにより、レイアウト設計の効率化を図っている。
【００２１】
図１を参照すると、まず、ステップＳ１において、スタンダードセルと上位配線との接続位置の候補として、第１層配線２１における接続グリッドの格子点を抽出することにより、接続位置の候補に関する情報を含む接続可能情報を生成する。ただし、接続グリッドの格子点がいずれかのコンタクトホールと重なる場合には、その格子点は抽出しないことにする。
【００２２】
次に、ステップＳ２において、図２の（Ｂ）に示すように、ステップＳ１において抽出された格子点を中心として、接続領域の大きさ等に関する所定の条件に従って、候補となるスルーホール３１〜３３を仮想的に配置することにより、接続領域に関する情報を含む仮想接続情報を生成する。
【００２３】
ステップＳ３において、候補となるスルーホール３１〜３３の配置が、Ｐ＆Ｒツールにおいて用いられる幾何学的ルール等のレイアウトの設計規則を表すデザインルールを満たすか否かをチェックして、その結果を表す配置状態確認情報を生成する。ここで、幾何学的ルールとは、各スタンダードセルの配置及び配線等に関して規定された幾何学的な設計上の規則である。
【００２４】
例えば、図２の（Ｃ）に示すスルーホール３１に関しては、第２層配線が第１層配線２１ａ及び２１ｂに正常に接続されるものと認識され、デザインルールを満たすと判断される。また、スルーホール３３に関しても、第２層配線が第１層配線２１ｂ及び２１ｃに正常に接続されるものと認識され、デザインルールを満たすと判断される。一方、図２の（Ｄ）に示すスルーホール３２に関しては、第２層配線が第１層配線２１ｂに接続されるが、その近傍に第１層配線２１ａが存在することにより第１層配線にノッチが発生する。その結果、第１層配線の形成に用いられるレジストのパターンに微細な凹凸が生じることになり、その部分のレジストパターンが剥離し易くなって、第１層配線のパターニングに悪影響を及ぼすので、デザインルール違反になると判断される。
【００２５】
次に、ステップＳ４において、デザインルール違反になる候補が存在するか否かを判定する。デザインルール違反になる候補が存在する場合には、ステップＳ５に移行し、デザインルール違反になる候補が存在しない場合には、ステップＳ６に移行する。
【００２６】
ステップＳ５において、スタンダードセル内の配線又はゲート領域等のパターンを自動的に修正する。例えば、図２の（Ｄ）に示すように、スルーホール３２に関して、第２層配線が接続される第１層配線２１ｂ以外の第１層配線２１ａが所定の範囲内に存在すると認識された場合には、図３の（Ａ）に示すように、デザインルール違反となる領域において、第１層配線２１ａに補填領域２２を追加して修正する。
【００２７】
これにより、図３の（Ｂ）に示すように、補填領域は第１層配線２１ａの一部となり、第１層配線にノッチが発生しなくなるので、デザインルールを満たすと判断される。その結果、スルーホール３１〜３３の全てが有効な候補として確保されるので、Ｐ＆Ｒツールがデザインルールに従って配置配線の設計を行う際に、配線チャンスを増やすことにより、レイアウト設計の効率化を図ることができる。
【００２８】
抽出された候補に関するデザインルール違反が全て解消された後、ステップＳ６において、スタンダードセル内の配線又はゲート領域等のパターンを修正することにより得られた修正データに基づいて、ライブラリに登録されている設計情報を変更する。
【００２９】
次に、変更されたライブラリに登録されている設計情報を用いて、半導体集積回路に含まれている複数のセルの配置及びセル間の配線を設計するステップ（図１に示すステップＳ７〜Ｓ１４）について説明する。
【００３０】
まず、ステップＳ７において、システム設計者が、半導体集積回路によって実現されるシステムの仕様を決定する。次に、ステップＳ８において、デバイス設計者が、ＥＷＳ（engineering work station：エンジニアリングワークステーション）等のＣＡＤ端末を操作することにより、システムの仕様に基づいて、変更されたライブラリに登録されている様々なスタンダードセルの情報を用いながら論理回路図を作成する。
【００３１】
ステップＳ９において、作成された論理回路図に基づいて、スタンダードセルにおける入力及び出力端子間の接続情報を表すネットリストが作成される。さらに、ステップＳ１０において、変更されたライブラリに登録されているスタンダードセルの情報及びネットリストに基づいて、論理シミュレーションが行われる。論理シミュレーションにおいては、所定の入力テスト系列に基づいて、所望の出力パターン系列が出力されるか否かがチェックされる。
【００３２】
ステップＳ１１において、デバイス設計者は、論理シミュレーションの結果に異常が存在するか否かを判定する。ここで、論理シミュレーションの結果に異常が存在すると判定された場合には、ステップＳ８に戻って、ステップＳ８〜Ｓ１１を繰り返す。一方、論理シミュレーションの結果に異常が存在しないと判定された場合には、ステップＳ１２に移行する。
【００３３】
さらに、ステップＳ１２において、ステップＳ６において変更されたライブラリに登録されている設計情報、及び、ステップＳ９において作成されたネットリストに基づいて、Ｐ＆Ｒツールがデザインルールに従って、順番にセルを配置し、このセルと上位配線との接続位置を決定することにより、複数のセル間の配線が行われる。
【００３４】
次に、ステップＳ１３において、ステップＳ１２においてレイアウトされたセルについて、電気的ルールチェック及び幾何学的ルールチェック等のデザインルールチェックを行う。さらに、ステップＳ１４において、デザインルールチェックの結果に従って、デザインルール違反が存在するか否かを判定する。デザインルール違反が存在しない場合には、ステップＳ１６に移行する。一方、デザインルール違反が存在する場合には、ステップＳ１５に移行して、配置配線の設計を変更する。ステップＳ１６において、未配置のセルが存在するか否かを判定し、未配置のセルが存在する場合には、ステップＳ１２に戻る。全てのセルが配置されたなら、半導体集積回路のレイアウト設計を終了する。
【００３５】
ここで、電気的ルールチェックとは、例えば出力端子同士の接続が存在する場合には違反と判定するように、電気的な設計上の規則に違反しているか否かをチェックすることである。
【００３６】
また、幾何学的ルールチェックとは、各スタンダードセルの配置及び配線等に関して規定された幾何学的な設計上の規則に違反しているか否かをチェックすることである。例えば、図２の（Ｄ）に示すようにスルーホール３２を配置する場合には、デザインルールに違反すると判定される。しかしながら、本実施形態においては、デザインルール違反と判定されるパターンを予め修正して接続位置の候補を増やしておくことにより、レイアウト設計を効率化することができる。
【００３７】
その後、配線遅延を考慮したタイミング解析を行う。その結果、動作タイミングに問題がなければ、レイアウト設計を終了する。このように、本実施形態によれば、半導体集積回路の開発期間の短縮化及び開発コストの削減を実現することが可能となる。
【産業上の利用可能性】
【００３８】
本発明は、スタンダードセル方式を用いてレイアウト設計される半導体集積回路に利用することが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャート。
【図２】ライブラリに登録されている設計情報の変更について説明するための図。
【図３】ライブラリに登録されている設計情報の変更について説明するための図。
【符号の説明】
【００４０】
１０  半導体基板、  １１  ゲート領域、  １２〜１５  不純物拡散領域、  ２１、２１ａ、２１ｂ、２１ｃ  第１層配線、  ２２  補填領域、  ３１〜３３  スルーホール、  Ｑ１、Ｑ２  ＭＯＳトランジスタ
【図１】
2005064343.tif 000003
【図２】
2005064343.tif 000004
【図３】
2005064343.tif 000005