(57)【要約】【課題】拡散配線層を有するメモリ領域とロジック領域を混載したデバイスにおいて、拡散層間が短絡することなく上部配線と接続する拡散配線領域をサリサイド化する。【解決手段】メモリ領域２内の拡散配線層５を形成後、メモリ領域２に第１の絶縁膜（７、８、９）を、ロジック領域３に第２の絶縁膜６を形成する。さらに第１の導電膜、第３の絶縁膜を順次形成後、メモリ領域２の第３の絶縁膜と第１の導電膜の所定部分を除去してメモリゲート電極１０を形成する。このゲート電極１０上には第３の絶縁膜が存在し、さらに第４の絶縁膜を形成後、ドライエッチングによりゲート電極１０表面を露出し、ゲート間絶縁膜１５を形成し、拡散配線層５の接続領域表面を露出させる。ロジック領域３の第３の絶縁膜を除去後、ロジックゲート電極１９を形成する。メモリゲート領域シリサイド膜２１、拡散配線領域シリサイド膜２３及びロジック領域シリサイド膜２２を形成する。【選択図】  図２
2005228923.tif 000002
【特許請求の範囲】
【請求項１】
基板上にメモリ素子が形成されたメモリ領域と、ロジック素子が形成されたロジック領域とが混載された半導体記憶装置であって、
前記メモリ領域では、前記基板上に形成され複数の前記メモリ素子のゲート電極が接続されてなるワード線と、前記基板表面に形成され複数の前記メモリ素子のソース・ドレイン領域となる拡散配線層が接続されてなるビット線とが互いに交差するようにそれぞれ複数配置されており、
複数の前記メモリ素子のゲート電極間には、上面の高さが前記ゲート電極の上面よりも低く形成されたゲート間絶縁膜が形成されており、
前記メモリ素子のゲート電極上面と、上方の導電層と接続される領域の前記拡散配線層の表面とがシリサイド化されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリ素子のゲート電極と前記配線拡散層との間に配置されるゲート絶縁膜は、少なくともシリコン窒化膜を含んで形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記シリコン窒化膜が複数の前記メモリ素子間にわたってつながって形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
基板表面に素子分離絶縁膜によって分離されたメモリ領域とロジック領域とを形成する工程と、
前記メモリ領域内の前記基板表面の所定部分に第１の方向に延びる拡散配線層を形成する工程と、
次に前記メモリ領域上に第１の絶縁膜を形成し、前記ロジック領域上に第２の絶縁膜を形成する工程と、
前記第１および第２の絶縁膜が形成された前記基板上に第１の導電膜、第３の絶縁膜を順次形成する工程と、
前記メモリ領域上の前記第３の絶縁膜と第１の導電膜の所定部分を順次エッチング除去することにより、前記第１の方向と交差する第２の方向に延びるメモリ素子のゲート電極を前記第１の導電膜により形成する工程と、
次に前記基板上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜および第３の絶縁膜の所定部分をエッチング除去して、前記メモリ素子のゲート電極上面を露出するとともに、前記ゲート電極間に前記第４の絶縁膜からなるゲート間絶縁膜を形成し、前記拡散配線層における上方の導電層との接続領域上の前記第１の絶縁膜を除去する工程と、
次に前記ロジック領域内の前記第３の絶縁膜を除去する工程と、
前記ロジック領域内の前記第１の導電膜の所定部分をエッチング除去し、ロジック素子のゲート電極を形成する工程と、
前記メモリ領域において、前記メモリ素子のゲート電極上面と、前記拡散配線層における上方の導電層との接続領域をシリサイド化するとともに、前記ロジック領域において、前記ロジック素子のゲート電極表面の一部をシリサイド化する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
基板表面に素子分離絶縁膜によって分離されたメモリ領域とロジック領域とを形成する工程と、
前記メモリ領域内の前記基板表面の所定部分に第１の方向に延びる拡散配線層を形成する工程と、
次に前記メモリ領域上に第１の絶縁膜を形成し、前記ロジック領域上に第２の絶縁膜を形成する工程と、
前記第１および第２の絶縁膜が形成された前記基板上に第１の導電膜、第３の絶縁膜を順次形成する工程と、
次に前記ロジック領域内の前記第３の絶縁膜をエッチング除去する工程と、
前記メモリ領域上の前記第３の絶縁膜と第１の導電膜の所定部分を順次エッチング除去することにより、前記第１の方向と交差する第２の方向に延びるメモリ素子のゲート電極を前記第１の導電膜により形成する工程と、
次に前記基板上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜および第３の絶縁膜の所定部分をエッチング除去して、前記メモリ素子のゲート電極上面を露出するとともに、前記ゲート電極間に前記第４の絶縁膜からなるゲート間絶縁膜を形成し、前記拡散配線層における上方の導電層との接続領域上の前記第１の絶縁膜を除去する工程と、
前記ロジック領域内の前記第１の導電膜の所定の部分をエッチング除去し、ロジック素子のゲート電極を形成する工程と、
前記メモリ領域において、前記メモリ素子のゲート電極上面と、前記拡散配線層における上方の導電層との接続領域をシリサイド化するとともに、前記ロジック領域において、前記ロジック素子のゲート電極表面の一部をシリサイド化する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記第１の絶縁膜がシリコン窒化膜を含むことを特徴とする請求項４または５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、拡散配線層構造を有するメモリ領域とロジック領域が混載された半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込み可能な不揮発性メモリとして、拡散配線層がメモリトランジスタのソース・ドレインを兼ねる構造（仮想接地方式）を有したメモリ構造が知られている。一方、近年、半導体装置の超微細化、高集積化、高性能化、高信頼性化が求められてきており、上述の仮想接地方式を有したメモリ構造においても、高速化がより求められている。
【０００３】
以下に、従来の例として仮想接地方式を有したメモリ領域とロジック領域を混載した半導体記憶装置およびその製造方法について、図１２〜図１８の概略図を参照して説明する（例えば、特許文献１、２）。図１２は従来の半導体記憶装置の平面概略図、図１３はその断面概略図を示し、図１４〜図１８は製造工程順断面概略図を示し、図１３〜図１８においては、それぞれ（ａ）は図１２のＩａ−Ｉａ´部の断面を示し、（ｂ）は図１２のＩ
ｂ−Ｉｂ´部の断面を示し、（ｃ）は図１２のＩｃ−Ｉｃ´部の断面を示す。
【０００４】
図１２および図１３（ａ）〜（ｃ）に示すように、従来の半導体記憶装置は、半導体基板１上のメモリ領域２とロジック領域３に、素子分離絶縁膜４と、メモリ素子のソース・ドレイン領域である拡散配線層５と、ロジックゲート絶縁膜６と、下部ゲート絶縁膜７と、シリコン窒化膜８と、上部ゲート絶縁膜９と、メモリゲート電極１０と、ロジックゲート電極１９と、ゲート間絶縁膜１５と、メモリゲート領域シリサイド膜２１と、ロジック領域シリサイド膜２２と、層間絶縁膜２４と、上層配線接続孔２５とが形成された構造を有している。
【０００５】
従来の半導体記憶装置の製造方法を図１４〜図１８の工程順断面概略図に従って説明する。
【０００６】
まず、図１４（ａ）〜（ｃ）に示すように半導体基板１の一主面上のメモリ領域２とロジック領域３に素子分離絶縁膜４（第１の酸化シリコン膜）を形成し、砒素イオンを例えば加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で所定の部分に注入し、公知の熱処理法、例えば９００℃窒素雰囲気で６０分アニールすることにより拡散配線層５を形成する。
【０００７】
次に、図１５（ａ）〜（ｃ）のように、第２の酸化シリコン膜（７）、窒化シリコン膜（８）、第３の酸化シリコン膜（９）を堆積し、ロジック領域３の第３の酸化シリコン膜（９）、窒化シリコン膜（８）および第２の酸化シリコン膜（７）を除去した後、第４の酸化シリコン膜（６）、第１の多結晶シリコン膜（１０、１２）を順次形成する。次いで、第１の多結晶シリコン膜に燐イオンを加速電圧１０ｋｅＶ、ドーズ量２Ｅ１５ｃｍ-2で注入し、公知の熱処理法、例えば窒素雰囲気で８００℃で１５分アニールを施す。メモリ領域２の所定の部分の第１の多結晶シリコン膜、第３の酸化シリコン膜（９）をエッチング除去する。以上により、下部ゲート絶縁膜７と、シリコン窒化膜８と、上部メモリゲート絶縁膜９と、メモリゲート電極１０と、ロジックゲート絶縁膜６と、ロジック領域導電膜１２を形成する。
【０００８】
次に、図１６（ａ）〜（ｃ）のように、第６のシリコン酸化膜１４を堆積する。なお、第５のシリコン酸化膜は、従来例では存在しない（形成しない）。
【０００９】
次に、図１７（ａ）〜（ｃ）のように、公知の異方性ドライエッチ技術により第６のシリコン酸化膜１４を全面エッチング除去しゲート間絶縁膜１５を形成する。この時、ロジック領域導電膜１２上に寄生側壁絶縁膜１７が形成される。次に公知のフォトレジスト技術によりメモリ領域２のメモリゲート電極１０を覆うようにメモリ領域保護マスクパターン１８を形成する。
【００１０】
次に、図１８（ａ）〜（ｃ）のように、寄生側壁絶縁膜１７を沸酸水溶液にてエッチング除去した後、公知のドライエッチング技術によりロジック領域３の所定部分のロジック領域導電膜１２をエッチング除去し、ロジックゲート電極１９を形成する。次いで、メモリ領域保護マスクパターン１８を除去した後、メモリゲート電極１０およびロジックゲート電極１９の表面にメモリゲート領域シリサイド膜２１と、ロジック領域シリサイド膜２２とをそれぞれ形成する。次いで、公知の常圧ＣＶＤ法により燐不純物を５ｗｔ％、ホウ素不純物を２ｗｔ％含んだ層間絶縁膜２４を順次堆積した後、公知の異方性ドライエッチング技術により上部配線接続用孔２５を形成する。
【００１１】
なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【特許文献１】特開２００２−５０７０５号公報
【特許文献２】特許第３１６１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のごとき従来の構造では、メモリ領域の拡散配線層５が上部配線と接続される上部配線接続用孔２５の拡散配線領域（５）がサリサイド化されないため、高速化が困難である、または面積が大きく微細化が困難であるという課題を有していた。
【００１３】
より具体的には、特許文献１においては、拡散配線層と上部配線との接続穴部の拡散配線領域のサイリサイド化に、第１の不純物と第２の不純物の重畳領域が存在するため、重畳領域を確保するために余分なマージンが必要となり、面積が増大する。また、メモリゲート電極もサリサイド化されていないため、高速化に不向きであるという課題が存在する。
【００１４】
また、特許文献２においては、第２の素子領域（メモリ領域）の上部配線との接続穴部の拡散配線領域のサイリサイド化に関しては述べられておらず、第１の素子領域（ロジック領域）のゲート電極に生じる段差部の取り扱いも述べられていない。
【００１５】
本発明は、上記従来の課題を解決するもので、メモリゲート電極間の拡散配線層を露出させないことと拡散配線領域の表面露出の両立を容易にし、拡散層間が短絡することなく、メモリゲート電極および上部配線との接続穴部の拡散配線領域のサリサイド化が実現できる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明の半導体記憶装置は、基板上にメモリ素子が形成されたメモリ領域と、ロジック素子が形成されたロジック領域とが混載された半導体記憶装置であって、メモリ領域では、基板上に形成され複数のメモリ素子のゲート電極が接続されてなるワード線と、基板表面に形成され複数のメモリ素子のソース・ドレイン領域となる拡散配線層が接続されてなるビット線とが互いに交差するようにそれぞれ複数配置されており、複数のメモリ素子のゲート電極間には、上面の高さがゲート電極の上面よりも低く形成されたゲート間絶縁膜が形成されており、メモリ素子のゲート電極上面と、上方の導電層と接続される領域の拡散配線層の表面とがシリサイド化されている。
【００１７】
また、本発明の半導体記憶装置において、メモリ素子のゲート電極と配線拡散層との間に配置されるゲート絶縁膜は、少なくともシリコン窒化膜を含んで形成されていることが好ましい。
【００１８】
また、本発明の半導体記憶装置において、シリコン窒化膜が複数のメモリ素子間にわたってつながって形成されていることが好ましい。
【００１９】
また、本発明の第１の半導体記憶装置の製造方法は、基板表面に素子分離絶縁膜によって分離されたメモリ領域とロジック領域とを形成する工程と、メモリ領域内の基板表面の所定部分に第１の方向に延びる拡散配線層を形成する工程と、次にメモリ領域上に第１の絶縁膜を形成し、ロジック領域上に第２の絶縁膜を形成する工程と、第１および第２の絶縁膜が形成された基板上に第１の導電膜、第３の絶縁膜を順次形成する工程と、メモリ領域上の第３の絶縁膜と第１の導電膜の所定部分を順次エッチング除去することにより、第１の方向と交差する第２の方向に延びるメモリ素子のゲート電極を第１の導電膜により形成する工程と、次に基板上に第４の絶縁膜を形成する工程と、第４の絶縁膜および第３の絶縁膜の所定部分をエッチング除去して、メモリ素子のゲート電極上面を露出するとともに、ゲート電極間に第４の絶縁膜からなるゲート間絶縁膜を形成し、拡散配線層における上方の導電層との接続領域上の第１の絶縁膜を除去する工程と、次にロジック領域内の第３の絶縁膜を除去する工程と、ロジック領域内の第１の導電膜の所定部分をエッチング除去し、ロジック素子のゲート電極を形成する工程と、メモリ領域において、メモリ素子のゲート電極上面と、拡散配線層における上方の導電層との接続領域をシリサイド化するとともに、ロジック領域において、ロジック素子のゲート電極表面の一部をシリサイド化する工程とを有する。
【００２０】
また、本発明の第２の半導体記憶装置の製造方法は、基板表面に素子分離絶縁膜によって分離されたメモリ領域とロジック領域とを形成する工程と、メモリ領域内の基板表面の所定部分に第１の方向に延びる拡散配線層を形成する工程と、次にメモリ領域上に第１の絶縁膜を形成し、ロジック領域上に第２の絶縁膜を形成する工程と、第１および第２の絶縁膜が形成された基板上に第１の導電膜、第３の絶縁膜を順次形成する工程と、次にロジック領域内の第３の絶縁膜をエッチング除去する工程と、メモリ領域上の第３の絶縁膜と第１の導電膜の所定部分を順次エッチング除去することにより、第１の方向と交差する第２の方向に延びるメモリ素子のゲート電極を第１の導電膜により形成する工程と、次に基板上に第４の絶縁膜を形成する工程と、第４の絶縁膜および第３の絶縁膜の所定部分をエッチング除去して、メモリ素子のゲート電極上面を露出するとともに、ゲート電極間に第４の絶縁膜からなるゲート間絶縁膜を形成し、拡散配線層における上方の導電層との接続領域上の第１の絶縁膜を除去する工程と、ロジック領域内の第１の導電膜の所定の部分をエッチング除去し、ロジック素子のゲート電極を形成する工程と、メモリ領域において、メモリ素子のゲート電極上面と、拡散配線層における上方の導電層との接続領域をシリサイド化するとともに、ロジック領域において、ロジック素子のゲート電極表面の一部をシリサイド化する工程とを有する。
【００２１】
また、本発明の第１および第２の半導体記憶装置の製造方法において、第１の絶縁膜がシリコン窒化膜を含むことが好ましい。
【発明の効果】
【００２２】
本発明の半導体記憶装置およびその製造方法によれば、ゲート間絶縁膜となる第４の絶縁膜の形成前にメモリ素子のゲート電極上に第３の絶縁膜が形成された状態であり、この上に第４の絶縁膜を形成しエッチングによりゲート間絶縁膜を形成するため、このゲート間絶縁膜形成時のエッチング量を大きくしてもゲート電極間の活性領域を剥き出すことなく上部配線接続用領域の拡散配線層の表面を露出し、シリサイド膜を形成でき、ソース・ドレイン領域である拡散配線層とのコンタクト抵抗を低くできることにより、高速化および面積の縮小が可能となる。
【００２３】
さらに、ゲート間絶縁膜形成前にロジック領域の第３の絶縁膜を除去することにより、ウェットエッチ液の廻り込みなどによる寄生窒化シリコン膜のリフトオフを防止することが容易となり、歩留まり向上が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図面を参照しながら具体的に説明する。
【００２５】
（第１の実施形態）
本発明の第１の実施形態について、図１〜図７を参照しながら説明する。
【００２６】
図１は本発明の第１の実施形態に係る半導体記憶装置の平面概略図、図２は断面概略図を示し、図２においては、それぞれ（ａ）は図１のＩａ−Ｉａ´部の断面を示し、（ｂ）
は図１のＩｂ−Ｉｂ´部の断面を示し、（ｃ）は図１のＩｃ−Ｉｃ´部の断面を示す。
【００２７】
図１および図２（ａ）〜（ｃ）に示すように、本発明の第１の実施形態の半導体記憶装置は、半導体基板１上のメモリ領域２とロジック領域３に、素子分離絶縁膜４と、メモリ素子のソース・ドレイン領域である拡散配線層５と、ロジックゲート絶縁膜６と、下部ゲート絶縁膜７と、シリコン窒化膜８と、上部ゲート絶縁膜９、メモリゲート電極１０と、ロジックゲート電極１９と、ゲート間絶縁膜１５と、メモリゲート領域シリサイド膜２１と、ロジック領域シリサイド膜２２と、拡散配線領域シリサイド膜２３と、層間絶縁膜２４と、上層配線接続孔２５とが形成された構造を有している。複数の拡散配線層５と複数のメモリゲート電極１０は交差して配置され、各拡散配線層５はそれの長手方向に並んだ複数のメモリ素子のソース・ドレイン領域が接続されてなるビット線を構成し、メモリゲート電極１０はそれの長手方向に並んだ複数のメモリ素子のゲート電極が接続されてなるワード線を構成している。
【００２８】
次に、本発明の第１の実施形態の半導体記憶装置の製造方法について、図３から図７の工程順断面概略図に従って説明する。
【００２９】
図３〜図８においては、それぞれ（ａ）は図１のＩａ−Ｉａ´部の断面を示し、（ｂ）
は図１のＩｂ−Ｉｂ´部の断面を示し、（ｃ）は図１のＩｃ−Ｉｃ´部の断面を示す。
【００３０】
まず、図３（ａ）〜（ｃ）に示すように、半導体基板１の一主面上のメモリ領域２とロジック領域３に深さ３００ｎｍ程度の半導体基板１の溝に第１の酸化シリコン膜を埋め込んだ素子分離絶縁膜４を形成し、砒素イオンを例えば加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で所定の部分に注入し、公知の熱処理法、例えば９００℃窒素雰囲気で６０分アニールすることにより拡散配線層５を形成する。
【００３１】
次に、図４（ａ）〜（ｃ）のように、公知の熱酸化法により第２の酸化シリコン膜（７）を１０ｎｍ、公知の減圧ＣＶＤ法により窒化シリコン膜（８）を７ｎｍ、公知の減圧ＣＶＤ法により第３の酸化シリコン膜（９）を１０ｎｍ体積し、ロジック領域３の第３の酸化シリコン膜（９）、窒化シリコン膜（８）および第２の酸化シリコン膜（７）を除去した後、公知の熱酸化法により第４の酸化シリコン膜（６）を７ｎｍ程度、公知の減圧ＣＶＤ法により第１の多結晶シリコン膜（１０、１２）を２００ｎｍ程度順次形成する。
【００３２】
次いで、第１の多結晶シリコン膜に燐イオンを加速電圧１０ｋｅＶ、ドーズ量２Ｅ１５ｃｍ-2で注入し、公知の熱処理法、例えば窒素雰囲気で８００℃で１５分アニールを施す。次に、公知の減圧ＣＶＤ法により第５のシリコン酸化膜（１１、１３）を１５０ｎｍ程度堆積し、メモリ領域２の所定の部分の第５のシリコン酸化膜（１１、１３）および第１の多結晶シリコン膜、第３の酸化シリコン膜（９）をエッチング除去する。以上により、下部ゲート絶縁膜７と、シリコン窒化膜８と、上部メモリゲート絶縁膜９と、メモリゲート電極１０と、メモリゲート上絶縁膜１１と、ロジックゲート絶縁膜６と、ロジック領域導電膜１２と、ロジック領域絶縁膜１３を形成する。
【００３３】
次に、図５（ａ）〜（ｃ）のように、公知の減圧ＣＶＤ法により第６のシリコン酸化膜１４を１００ｎｍ程度堆積する。
【００３４】
次に、図６（ａ）〜（ｃ）のように、公知の異方性ドライエッチ技術によりシリコン酸化膜（１４、１１、１３等）の２７０ｎｍ程度の全面エッチング除去を行い、ゲート間絶縁膜１５を形成する。この時、メモリ領域２に上部配線接続用領域１６が形成され（すなわちこの領域１６の窒化シリコン膜８および第２の酸化シリコン膜７が除去され拡散配線層５の表面が露出する）、ロジック領域導電膜１２上に寄生側壁絶縁膜１７が形成される。次に公知のフォトレジスト技術によりメモリ領域２のメモリゲート電極１０を覆うようにメモリ領域保護マスクパターン１８を形成する。
【００３５】
次に、図７（ａ）〜（ｃ）のように、公知のウェットエッチ法により寄生側壁絶縁膜１７を１００ｎｍ程度沸酸水溶液にてエッチング除去した後、公知のドライエッチング技術によりロジック領域３の所定部分のロジック領域導電膜１２をエッチング除去し、ロジックゲート電極１９を形成する。この時に寄生窒化シリコン膜２０が形成される。次いで、メモリ領域保護マスクパターン１８を除去した後、メモリゲート電極１０、上部配線接続用領域１６およびロジックゲート電極１９の表面にメモリゲート領域シリサイド膜２１と、ロジック領域シリサイド膜２２と、拡散配線領域シリサイド膜２３をそれぞれ形成する。次いで、公知の常圧ＣＶＤ法により燐不純物を５ｗｔ％、ホウ素不純物を２ｗｔ％含んだ層間絶縁膜２４を順次堆積した後、公知の異方性ドライエッチング技術により上部配線接続用孔２５を形成する。
【００３６】
このように、メモリゲート電極１０上にメモリゲート上絶縁膜１１を設けることにより、ゲート間絶縁膜１５形成時のエッチング量を大きくしてもゲート電極間の活性領域を剥き出すことなく上部配線接続用領域１６の拡散配線層５表面を露出し、シリサイド膜２３を形成することが容易となる。
【００３７】
なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００３８】
本実施形態によれば、メモリゲート電極１０上にメモリゲート上絶縁膜１１を設けることにより、ゲート間絶縁膜１５形成時のエッチング量を大きくしてもゲート電極間の活性領域を剥き出すことなく上部配線接続用領域１６の拡散配線層５表面を露出し、シリサイド膜２３を形成でき、ソースおよびドレイン領域である拡散配線層５とのコンタクト抵抗を低くできることにより、高速化および面積の縮小が可能となる。
【００３９】
さらに、本実施形態においては、メモリ機能を、ゲート絶縁膜中に電荷をトラップするタイプのメモリ素子の場合について説明したが、メモリ機能を、浮遊ゲート電極中に電荷をトラップするタイプのメモリ素子の場合についても全く同様に成立する。
【００４０】
（第２の実施形態）
本発明の第２の実施形態についてさらに図８〜図１１を用いて説明する。
【００４１】
この第２の実施形態に係る半導体記憶装置の構成は第１の実施形態と同じであり、その平面概略図、断面概略図は、それぞれ第１の実施形態に係る半導体記憶装置と同じ図１、図２で示される。第１の実施形態とは製造方法が一部異なる。
【００４２】
以下、第２の実施形態における製造方法を説明する。図８〜図１１は第２の実施形態に係る半導体記憶装置の製造工程順断面概略図を示し、図８〜図１１においては、それぞれ（ａ）は図１のＩａ−Ｉａ´部の断面を示し、（ｂ）は図１のＩｂ−Ｉｂ´部の断面を示
し、（ｃ）は図１のＩｃ−Ｉｃ´部の断面を示す。
【００４３】
まず、第１の実施形態と同様に図３の工程を施した後、図８（ａ）〜（ｃ）のように、公知の熱酸化法により第２の酸化シリコン膜（７）を１０ｎｍ、公知の減圧ＣＶＤ法により窒化シリコン膜（８）を７ｎｍ、公知の減圧ＣＶＤ法により第３の酸化シリコン膜（９）を１０ｎｍ体積し、ロジック領域３の第３の酸化シリコン膜（９）、窒化シリコン膜（８）および第２の酸化シリコン膜（７）を除去した後、公知の熱酸化法により第４の酸化シリコン膜（６）を７ｎｍ程度、公知の減圧ＣＶＤ法により第１の多結晶シリコン膜（１０、１２）を２００ｎｍ程度順次形成する。次いで、第１の多結晶シリコン膜に燐イオンを加速電圧１０ｋｅＶ、ドーズ量２Ｅ１５ｃｍ-2で注入し、公知の熱処理法、例えば窒素雰囲気で８００℃で１５分アニールを施す。次に、公知の減圧ＣＶＤ法により第５のシリコン酸化膜（１１）を１５０ｎｍ程度堆積し、メモリ領域２の所定の部分の第５のシリコン酸化膜（１１）および第１の多結晶シリコン膜、第３の酸化シリコン膜（９）をエッチング除去した後、ロジック領域３の第５のシリコン酸化膜を選択的に除去する。以上により、下部ゲート絶縁膜７と、シリコン窒化膜８と、上部メモリゲート絶縁膜９と、メモリゲート電極１０と、メモリゲート上絶縁膜１１と、ロジックゲート絶縁膜６と、ロジック領域導電膜１２を形成する。
【００４４】
次に、図９（ａ）〜（ｃ）のように、公知の減圧ＣＶＤ法により第６のシリコン酸化膜１４を１００ｎｍ程度堆積する。
次に、図１０（ａ）〜（ｃ）のように、公知の異方性ドライエッチ技術によりシリコン酸化膜（１４、１１等）の２７０ｎｍ程度の全面エッチング除去を行い、ゲート間絶縁膜１５を形成する。この時、メモリ領域２に上部配線接続用領域１６が形成される（すなわちこの領域１６の窒化シリコン膜８および第２の酸化シリコン膜７が除去され拡散配線層５の表面が露出する）。
【００４５】
次に、図１１（ａ）〜（ｃ）のように、公知のリソグラフィ技術および異方性ドライエッチング技術によりロジック領域３の所定部分のロジック領域導電膜１２をエッチング除去し、ロジックゲート電極１９を形成する。この時に寄生窒化シリコン膜２０が形成される。次いで、メモリゲート電極１０、上部配線接続用領域１６およびロジックゲート電極１９の表面にメモリゲート領域シリサイド膜２１と、ロジック領域シリサイド膜２２と、拡散配線領域シリサイド膜２３をそれぞれ形成する。次いで、公知の常圧ＣＶＤ法により燐不純物を５ｗｔ％、ホウ素不純物を２ｗｔ％含んだ層間絶縁膜２４を順次堆積した後、公知の異方性ドライエッチング技術により上部配線接続用孔２５を形成する。
【００４６】
このように、メモリゲート電極１０上にメモリゲート上絶縁膜１１を設けることにより、ゲート間絶縁膜１５形成時のエッチング量を大きくしてもゲート電極間の活性領域を剥き出すことなく上部配線接続用領域１６の拡散配線層５表面を露出し、シリサイド膜２３を形成することが容易となる。
【００４７】
さらに、ゲート間絶縁膜１５形成前にロジック領域絶縁膜（図４の１３を参照）を除去しておくことにより、ウェットエッチ液の廻り込みなどによる寄生窒化シリコン膜２０のリフトオフを防止することが容易となる。このことについて詳しく説明する。ロジック領域３では、素子分離絶縁膜４表面とロジックゲート絶縁膜６表面との間で段差が生じており（この段差は図示せず）、このような下地の段差が反映されてロジックゲート電極１９（ロジック領域導電膜１２）の表面に段差が生じる。第１の実施形態の場合、ゲート間絶縁膜１５形成時にロジック領域導電膜１２の表面の段差部に寄生側壁絶縁膜１７（図６）が形成され、この寄生側壁絶縁膜１７を除去するためにウェットエッチを行うが、この際に寄生窒化シリコン膜２０のリフトオフが発生する可能性がある。これに対し、第２の実施形態の場合、ゲート間絶縁膜１５形成前にロジック領域絶縁膜（図４の１３を参照）が除去されているため、図９のようにゲート間絶縁膜１５形成直前のロジック領域導電膜１２上の酸化膜厚（１４の膜厚）がメモリゲート電極１０上の酸化膜厚（１１と１４の合計膜厚）より薄く、ゲート間絶縁膜１５形成時のエッチング量の大きいドライエッチングによりロジック領域導電膜１２上のシリコン酸化膜１４は全て除去され、図６のような寄生側壁絶縁膜１７が形成されない。したがって、寄生側壁絶縁膜１７を除去するためにウェットエッチを行う必要がないから、寄生窒化シリコン膜２０のリフトオフを防止することが容易となる。
【００４８】
なお、この後に続く金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００４９】
本実施形態によれば、メモリゲート電極１０上にメモリゲート上絶縁膜１１を設けることにより、ゲート間絶縁膜１５形成時のエッチング量を大きくしてもゲート電極間の活性領域を剥き出すことなく上部配線接続用領域１６の拡散配線層５表面を露出し、シリサイド膜２３を形成でき、ソースおよびドレイン領域である拡散配線層５とのコンタクト抵抗を低くできることにより、高速化および面積の縮小が可能となる。
【００５０】
さらに、ゲート間絶縁膜１５形成前にロジック領域絶縁膜（図４の１３を参照）を除去しておくことにより、ウェットエッチ液の廻り込みなどによる寄生窒化シリコン膜２０のリフトオフを防止することが容易となり、歩留まり向上が可能となる。
【００５１】
さらに、本実施形態においては、メモリ機能を、ゲート絶縁膜中に電荷をトラップするタイプのメモリ素子の場合について説明したが、メモリ機能を、浮遊ゲート電極中に電荷をトラップするタイプのメモリ素子の場合についても全く同様に成立する。
【産業上の利用可能性】
【００５２】
本発明の半導体記憶装置およびその製造方法は、メモリ領域の高速化および面積の縮小が可能となるものであり、拡散配線層構造を有するメモリ領域とロジック領域の混載デバイス等に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の平面概略図
【図２】本発明の第１の実施形態に係る半導体記憶装置の断面概略図
【図３】本発明の第１の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図４】本発明の第１の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図５】本発明の第１の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図６】本発明の第１の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図７】本発明の第１の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図８】本発明の第２の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図９】本発明の第２の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図１０】本発明の第２の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図１１】本発明の第２の実施形態に係る半導体記憶装置の製造方法の断面概略図
【図１２】従来例の半導体記憶装置の平面概略図
【図１３】従来例の半導体記憶装置の概略断面図
【図１４】従来例の半導体記憶装置の製造方法の断面概略図
【図１５】従来例の半導体記憶装置の製造方法の断面概略図
【図１６】従来例の半導体記憶装置の製造方法の断面概略図
【図１７】従来例の半導体記憶装置の製造方法の断面概略図
【図１８】従来例の半導体記憶装置の製造方法の断面概略図
【符号の説明】
【００５４】
１    半導体基板
２    メモリ領域
３    ロジック領域
４    素子分離絶縁膜
５    拡散配線層
６    ロジックゲート絶縁膜
７    下部ゲート絶縁膜
８    シリコン窒化膜
９    上部ゲート絶縁膜
１０  メモリゲート電極
１１  メモリゲート上絶縁膜
１２  ロジック領域導電膜
１３  ロジック領域絶縁膜
１４  第６のシリコン酸化膜
１５  ゲート間絶縁膜
１６  上部配線接続用領域
１７  寄生側壁絶縁膜
１８  メモリ領域保護マスクパターン
１９  ロジックゲート電極
２０  寄生窒化シリコン膜
２１  メモリゲート領域シリサイド膜
２２  ロジック領域シリサイド膜
２３  拡散配線領域シリサイド膜
２４  層間絶縁膜
２５  上部配線接続用孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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