(57)【要約】【課題】読み取り画像に横筋が入ってしまうという問題を解決する。【解決手段】複数の光電変換素子と、光電変換素子にそれぞれ接続する光電変換素子を初期化する複数のリセット手段と、リセット手段に供給するリセット電圧を発生する基準電圧回路からなるイメージセンサーＩＣにおいて、リセット手段と基準電圧の間にローパスフィルターを入れたことを特徴とするイメージセンサーＩＣ。【選択図】    図１
2005039380.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と、前記光電変換素子にそれぞれ接続する前期光電変換素子を初期化する複数のリセット手段と、前記リセット手段に供給するリセット電圧を発生する基準電圧回路からなるイメージセンサーＩＣにおいて、前記リセット手段と前記基準電圧の間にローパスフィルターを入れたことを特徴とするイメージセンサーＩＣ。
【請求項２】
前記ローパスフィルターは、前記基準電圧の出力端子と前記リセット手段間に設けられる抵抗素子と、前記リセット手段と定電圧間に設けられる容量素子とからなることを特徴とする請求項１記載のイメージセンサーＩＣ。
【請求項３】
前記抵抗素子の抵抗値は１ＫΩ以上であり、前記容量素子の容量値は１０ｐＦ以上であることを特徴とする請求項２記載のイメージセンサーＩＣ。
【請求項４】
前記リセット手段は、スイッチ素子であることを特徴とする請求項１記載のイメージセンサーＩＣ。
【請求項５】
請求項１〜４いずれか１項に記載の複数のイメージセンサーＩＣを同一基板上に備え、それぞれの前記イメージセンサーＩＣを電気的に接続することを特徴とするイメージセンサー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光照射された原稿からの反射光を受けて電気信号に変換する光電変換装置に関し、特にファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに関する。また、エリアイメージセンサＩＣに関する。
【０００２】
【従来技術】
従来の画像読み取り装置に用いられているイメージセンサーＩＣの回路図を図１６に、タイミングチャートを図１７に示す（例えば、特許文献１参照。）。
【０００３】
フォトダイオード１０１のＮ型領域が正電源電圧端子ＶＤＤに接続しており、Ｐ型領域がリセットスイッチ１０２のドレインとソースフォロアアンプ１０３のゲートに接続している。リセットスイッチ１０２のソースには基準電圧ＶＲＥＦ１が与えられている。ソースフォロアアンプ１０３の出力端子であるソースは、読み出しスイッチ１０５と定電流源１０４につながっている。定電流源１０４のゲートは基準電圧ＶＲＥＦＡの定電圧が与えられている。図８に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックの読み出しスイッチ１０５は共通信号線１０６に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。
【０００４】
共通信号線１０６は、抵抗１１０を通じてオペアンプ１０９の反転端子に入力しており、オペアンプ１０９の出力端子がチップセレクトスイッチ１１２と容量１１３を介して出力端子１１６につながっている。共通信号線１０６は、信号線リセットスイッチ１０７に接続し、信号線リセットスイッチ１０７のソースには基準電圧ＶＲＥＦ２が与えられている。オペアンプ１０９の出力端子と反転端子の間には抵抗１１１が接続されていて、オペアンプ１０９の非反転端子は一定電圧ＶＲＥＦ３に固定されている。オペアンプ１０９、抵抗１１０、抵抗１１１で反転増幅器Ｄが形成されている。
【０００５】
イメージセンサーの出力端子１１６は、ＭＯＳトランジスタ１１４のドレインに接続し、ＭＯＳトランジスタ１１４のソースには基準電圧ＶＲＥＦ４が与えられている。また、イメージセンサーの出力端子１１６には、寄生容量などの容量１１５も接続されている。容量１１３、容量１１５、ＭＯＳトランジスタ１１４でクランプ回路Ｃが構成されている。
【０００６】
【特許文献１】
特開平１１−２３９２４５
【０００７】
【発明が解決しようとする課題】
しかし、この様なイメージセンサーにおいては、光電荷蓄積後、光信号を読み出してから、フォトダイオードをリセットし、その後基準信号を読み出し、光信号と基準信号の差をとるので、基準信号と光信号に乗っているリセットレベルが異なるという問題があった。すなわち、異なったタイミングのリセットレベルを比較するため、読み取りライン間のノイズが大きいという問題があった。
【０００８】
リセット電圧ＶＲＥＦ１は、通常各イメージセンサーＩＣの内部の基準電圧回路から供給される。このため、特に電源電圧にノイズがあると、リセット電圧も変動し、リセットする度に、フォトダイオードのリセットレベルが揺らいでしまう。したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題があった。
【０００９】
特に、安価なスイッチング電源を電源に使用すると、スイッチング電源のスパイクノイズにより、リセット電圧が大きく変動し、読み取りラインごとの信号レベルの変動は大きくなってしまう。
【００１０】
【課題を解決するための手段】
従来のこのような問題点を解決するために、本発明は、複数の光電変換素子と、前記光電変換素子にそれぞれ接続する前期光電変換素子を初期化する複数のリセット手段と、前記リセット手段に供給するリセット電圧を発生する基準電圧回路からなるイメージセンサーＩＣにおいて、前記リセット手段と前記基準電圧の間にローパスフィルターを入れたことを特徴とするイメージセンサーＩＣとした。
【００１１】
また、前記ローパスフィルターは、前記基準電圧の出力端子と前記リセット手段間に設けられる１ＫΩ以上の抵抗素子と、前記リセット手段と定電圧間に設けられる１０ｐＦ以上の容量素子とからなることを特徴とするイメージセンサーＩＣとした。
【００１２】
また、前記リセット手段は、スイッチ素子であることを特徴とするイメージセンサーＩＣとした。
【００１３】
また、前記複数のイメージセンサーＩＣを同一基板上に備え、それぞれの前記イメージセンサーＩＣを電気的に接続することを特徴とするイメージセンサーとした。
【００１４】
このイメージセンサーＩＣによれば、電源電圧にスパイクノイズがあり、基準電圧の出力端子が変動しても、その後ろの、ローパスフィルターによって、リセット電圧の変動は抑制される。したがって、常に一定のリセット電圧を供給することができるので、光電変換素子は、常に一定の初期電圧に初期化される。したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１５】
また、複数のイメージセンサーＩＣからなる密着型イメージセンサーにおいて、簡単な構成で、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１６】
【実施例１】
以下、本発明を図面を用いて説明する。
【００１７】
図１は、本発明の第１の実施形態例のイメージセンサーＩＣの概略図である。このイメージセンサーＩＣ４１は、信号処理回路４２、光電変換装置４３、基準電圧回路４４、ローパスフィルター４５、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。
【００１８】
図１５は、図１のイメージセンサーＩＣ４１からなる、密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ４１からなる。全てのイメージセンサーＩＣ４１の信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。
【００１９】
図１３、図１４は、イメージセンサーＩＣ４１の基準電圧回路４４とローパスフィルター４５の１例の回路図である。図１３の基準電圧は、電源電圧ＶＤＤの抵抗分圧で作られる。したがって、電源電圧に変動があると、基準電圧の出力電圧ＶＲは、電源電圧の変動の抵抗分割比分だけ変動する。
【００２０】
図１４の基準電圧は、電源電圧の変動に対して、出力電圧ＶＲの変動は小さいが、変動を０にすることはできない。
【００２１】
いずれの回路においても、後段のローパスフィルター４５により、ＶＲの変動の高周波成分がカットされるので、Ｖｒｅｓｅｔの変動は抑制される。特に、電源電圧の変動が、スパイクノイズの場合、その変動は、高周波成分がほとんどのため、Ｖｒｅｓｅｔの変動は小さくなる。ローパスフィルター４５は、抵抗素子５３と容量素子５４で形成さる。ローパスフィルターのカットオフ周波数は、電源電圧のノイズの周波数分布を勘案して定めるが、スイッチング電源による実験では、抵抗値１ＫΩ以上かつ容量値１０ｐＦ以上で効果が見られた。なお、容量素子の片方の端子は定電圧であればＧＮＤ以外でもよい。
【００２２】
また、ローパスフィルターの構成は、上述の構成に限るものではない。
【００２３】
図７は、本発明の実施形態例の信号処理回路４２のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力はクランプ回路２５に入力する。減算器２４とクランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。
【００２４】
図８は、本発明の実施形態例のサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２５】
図９は、本発明の実施形態例のバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。
【００２６】
図１０は、本発明の実施形態例の増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。
【００２７】
図１１は、本発明の実施形態例の減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。
【００２８】
図１２は、本発明の実施形態例のクランプ回路の回路図であり、クランプ回路２５に使用できる。クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。このクランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２９】
図１内の光電変換装置４３は、図３に示すとおり、複数の光電変換装置Ａ１、Ａ２−−−−ＡＮから形成されている。図２は、Ａ１、Ａ２−−−−ＡＮの光電変換装置の一例であり、本発明の実施形態例の光電変換装置１の概略回路図である。図２に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。この回路は、光電変換手段となるフォトダイオード１、電荷転送手段となる転送スイッチ４、リセット手段となるリセットスイッチ２、アンプ手段３、容量５、ＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第１の電流源８からなる。
【００３０】
リセットスイッチ２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、全ての光電変換装置１のＶｒｅｓｅｔ端子は図３に示すように共通である。
【００３１】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。また、  ＭＯＳトランジスタ６のゲートとソース間には寄生容量９が存在する。また、ＭＯＳトランジスタ６のソースに、第２の電流源５１が接続されている。この電流源はイネーブル信号φＲＲによってオン・オフし、オン状態では、第１の電流源８と同程度の電流が流れるようになっている。
【００３２】
この光電変換装置の出力端子ＶＯＵＴは、図７の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
【００３３】
図４は、本発明の実施形態例の光電変換装置１と信号処理回路のタイミングチャートである。
【００３４】
以下にこのタイミングチャートを参照しながら、本実施形態の動作を説明する。
【００３５】
まず、ｎビット目の光電変換ブロックの動作について説明する。
【００３６】
φＲ（ｎ）によりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Ｖｄｉは基準電圧Ｖｒｅｓｅｔに固定され、リセットスイッチ２がオフすると、Ｖｄｉの電圧はＶｒｅｓｅｔにオフノイズが加算された値になる。
【００３７】
ここで、上述したように、電源電圧にスパイクノイズがあり、基準電圧の出力電圧ＶＲが変動しても、その後ろの、ローパスフィルター４５によって、リセット電圧Ｖｒｅｓｅｔの変動は抑制される。したがって、Ｖｄｉの電圧は、リセットする度に変動することは無く、毎回一定になる。
【００３８】
φＲ（ｎ）によりリセットスイッチ２がオフした後、φＴ１（ｎ）により転送スイッチ４をオンして、ＴＲの期間で基準信号を容量５に読み出す。このとき、イネーブル信号φＲＲ（ｎ）により電流源５１をオン状態にすることによって、ＭＯＳトランジスタ６のソース電位を、φＳＣＨ（ｎ）がオン状態の読み出し時と同程度にする。基準信号は、１周期の間、容量５に保持される。この間にフォトダイオード１には、光電荷が蓄積し、Ｖｄｉの電位は光電荷の量に応じて変動している。次の周期のφＳＣＨ（ｎ）によりチャンネル選択スイッチ７をオンすると、ＲＥＦの期間に、容量５に保持された基準信号が共通信号線１１に読み出される。次に、φＴ１（ｎ）をオンし、光信号を容量５に読み出すと、この光信号が共通信号線１１に読み出される。このとき、電流源５１をオフ状態にする。このことによって、ＴＲの期間で基準信号を容量５に読み出すときと、ＴＳの期間でフォトダイオードに蓄積した電荷に応じた光信号を容量５に読み出すときのＭＯＳトランジスタ６のソース電位を、同程度にすることができる。したがって、容量５に蓄える電荷への寄生容量９の影響を小さくすることができる。このことによって、暗出力電圧のオフセットを小さくできる。
【００３９】
以上の動作により、φＳＣＨ（ｎ）のＲＥＦの期間とＳＩＧの期間の共通信号線１１の出力電圧ＶＯＵＴの差を取れば、固定パターンノイズとリセットスイッチ２によるランダムノイズを除去できる。次に、φＴ１（ｎ）をオフしてから、φＳＣＨ（ｎ）をオフし、φＲ（ｎ）をオンして、次回のフォトダイオードのリセットを行い、再びφＴ１（ｎ）をオンして、ＴＲの期間で基準信号を容量５に読み出す。
【００４０】
φＳＣＨ（ｎ）がオフしてから、次のビットのチャンネル選択スイッチ７がφＳＣＨ（ｎ＋１）によってオンし、次のビットの基準信号の読み出しが始まる。ｎ＋１ビット目の他のパルスは、ｎビット目のパルスよりも、全てφＳＣＨのオン期間だけ後ろにずれる。
【００４１】
以上の説明で、第２の電流源５１は無くてもよい。その場合は、φＲＲのパルスは不要となる。
【００４２】
上記のように、ＶＯＵＴ端子からは、ｎビット目の基準信号、ｎビット目の光信号、ｎ＋１ビット目の基準信号、ｎ＋１ビット目の光信号の順で出力される。以下で、便宜上、基準信号の出力期間を前半期間、光信号の出力期間を後半期間とする。
【００４３】
次に信号処理回路の動作を説明する。
【００４４】
ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、基準信号が出始めてからオンし、基準信号が終わる前にオフする。これにより、基準信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ基準信号が減算器に入力し、後半期間は、サンプルホールドされた基準信号と光信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は基準信号と光信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルにとなる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。
【００４５】
クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、基準信号と光信号の差をゲイン倍したレベルを加えたレベルになる。
【００４６】
サンプルホールドパルスφＳＨ２は、光信号が出始める前後にオンし、光信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。
【００４７】
【実施例２】
図５は、本発明の実施形態例の光電変換装置２の概略回路図である。図５に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。図３に、光電変換装置４３の全体構成図を示す。
【００４８】
この回路は、光電変換手段となるフォトダイオード１、電荷転送手段となる転送スイッチ１４、１５、１６、１７、リセット手段となるリセットスイッチ２、アンプ手段３、光信号を保持する容量１３、光電変換手段の基準となる基準信号を保持する容量１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第１の電流源８からなる。
【００４９】
リセットスイッチ２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図３に示すように全ての光電変換装置２のＶｒｅｓｅｔ端子は共通である。
【００５０】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。
【００５１】
この光電変換装置の出力端子ＶＯＵＴは、図７の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
【００５２】
図６は、本発明の実施形態例の光電変換装置２と信号処理回路のタイミングチャートである。
【００５３】
以下にこのタイミングチャートを参照しながら、光電変換装置２の動作を説明する。
【００５４】
図６のφＲ、φＲＩＮ、φＳＩＮ、φＳＥＬは全ビットについて同時に動作する。φＳＯ、φＲＯ、φＳＣＨはビットによって動作するタイミングが異なるので、（ｎ）付で表示している。
【００５５】
まず、ｎビット目の光電変換ブロックの動作について説明する。
【００５６】
φＳＩＮのＳ１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。次にφＲのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Ｖｄｉは基準電圧Ｖｒｅｓｅｔに固定され、リセットスイッチ２がオフすると、Ｖｄｉの電圧はＶｒｅｓｅｔにオフノイズが加算された値になる。
【００５７】
ここで、上述したように、電源電圧にスパイクノイズがあり、基準電圧の出力電圧ＶＲが変動しても、その後ろの、ローパスフィルター４５によって、リセット電圧Ｖｒｅｓｅｔの変動は抑制される。したがって、Ｖｄｉの電圧は、リセットする度に変動することは無く、毎回一定になる。
【００５８】
次にリセットスイッチ２がオフした直後、φＲＩＮのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Ｖｄｉの電位は光電荷の量に応じて変動する。この蓄積期間はφＲのＲ２の期間の終了から、次の周期のφＳＩＮのＳ２の期間の終了までであるので、図６のＴＳ２の期間となり、全てのビットについて同じ期間になる。
【００５９】
次に、基準信号と光信号の読み出しの動作を説明する。
【００６０】
図６のＴＳ２の蓄積期間中に、φＳＣＨ（ｎ）のパルスによりチャンネル選択スイッチ７を開くと同時にφＳＯ（ｎ）のパルスにより転送スイッチ１７を開くと、容量１３に保持されていた光信号が共通信号線１１に読み出される。この期間はφＳＣＨ（ｎ）のＳ１の部分である。
【００６１】
この光信号は、ＴＳ１の期間に蓄積された信号であり、φＲのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。
【００６２】
次に、φＲＯ（ｎ）のパルスにより転送スイッチ１６を開くと、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φＲのＲ２の位置のパルスによりリセットされた信号である。
【００６３】
後段の信号処理回路で、この光信号と基準信号の差を取ると、φＲの異なるパルスのリセットレベルの差を取ることになるが、Ｖｒｅｓｅｔ電圧の熱雑音が小さいので、光による電圧差だけを取り出すことができる。
【００６４】
次に、φＳＣＨ（ｎ）をオフしてから、次のビットのチャンネル選択スイッチ７がφＳＣＨ（ｎ＋１）によってオンし、φＳＯ（ｎ＋１）のパルスにより次のビットの転送スイッチ１７を開くと次のビットの光信号の読み出しが始まる。ｎ＋１ビット目の他のパルスは、ｎビット目のパルスよりも、全てφＳＣＨのオン期間だけ後ろにずれる。
【００６５】
この実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
【００６６】
上記のように、共通信号線１１のＶＯＵＴ端子からは、ｎビット目の光信号、ｎビット目の基準信号、ｎ＋１ビット目の光信号、ｎ＋１ビット目の基準信号の順で出力される。これは、光電変換装置１と光信号と基準信号の順番が逆になるが、図６に示すパルスφＳＨ１、φＣＬＡＭＰ、φＳＨ２を使い、光電変換装置１と同様に、図７の信号処理回路で光信号と基準信号の差をＶＲＥＦを基準に増幅することができる。
【００６７】
以上の説明で、光電変換装置は、基準信号と光信号を順に出力するものであれば、どのような回路であってもよい。リニアセンサー、エリアセンサーともに信号処理することができる。また、基準信号と光信号の出力の順が逆であっても、減算器のＩＮＰとＩＮＭの端子を逆に接続すれば、対応できる。また、減算器のＩＭＰとＩＮＭの端子を逆に接続すれば、減算器の出力はＶＲＥＦレベルを基準に反転するので、光信号の感度が正負どちらであっても、信号処理回路の感度を正にできる。
【００６８】
以上の本発明のイメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。
【００６９】
以上の説明は、主にリニアイメージセンサーＩＣに関して行ったが、図１の構成はエリアイメージセンサＩＣにも適用できる。
【００７０】
以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７１】
【発明の効果】
本発明は、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに利用することができる。また、エリアイメージセンサーＩＣに適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例のイメージセンサーＩＣの概略図である。
【図２】本発明の実施形態例の光電変換装置１の概略回路図である。
【図３】本発明の実施形態例の光電変換装置１および光電変換装置２の全体構成図である。
【図４】本発明の実施形態例の光電変換装置１と信号処理回路のタイミングチャートである。
【図５】本発明の実施形態例の光電変換装置２の概略回路図である。
【図６】本発明の実施形態例の光電変換装置２と信号処理回路のタイミングチャートである。
【図７】本発明の実施形態例の信号処理回路のブロック図である。
【図８】本発明の実施形態例のサンプルホールド回路の回路図である。
【図９】本発明の実施形態例のバッファー回路の回路図である。
【図１０】本発明の実施形態例の増幅回路の回路図である。
【図１１】本発明の実施形態例の減算器の回路図である。
【図１２】本発明の実施形態例のクランプ回路の回路図である。
【図１３】本発明の実施形態例の基準電圧とローパスフィルターの回路図である。
【図１４】本発明の実施形態例の基準電圧とローパスフィルターの回路図である。
【図１５】本発明の実施形態例の密着型イメージセンサーの概略図である。
【図１６】従来のイメージセンサーの回路図である。
【図１７】従来のイメージセンサーのタイミングチャートである。
【符号の説明】
１  フォトダイオード
２  リセットスイッチ
３  アンプ
４  転送スイッチ
５  容量
６  ＭＯＳトランジスタ
７  チャンネル選択スイッチ
８  第１の電流源
９  寄生容量
１０  アンプイネーブル端子
１１  共通信号線
１２、１３  容量
１４、１５、１６、１７  転送スイッチ
２１  サンプルホールド回路
２２  バッファーアンプ
２３  バッファーアンプ
２４  減算器
２５  クランプ回路
２６  バッファーアンプ
２７  サンプルホールド回路
２８  バッファーアンプ
２９  トランスミッションゲート
３０  トランスミッションゲート
３１  ダミースイッチ
３２  オペアンプ
３３  クランプ容量
４１  イメージセンサーＩＣ
４２  信号処理回路
４３  光電変換装置
４４  基準電圧回路
４５  ローパスフィルター
４７  信号出力端子
５１  第２の電流源
５３  抵抗素子
５４  容量素子
１０１  フォトダイオード
１０２  リセットスイッチ
１０３  ソースフォロアアンプ
１０４  定電流源
１０５  読み出しスイッチ
１０６  共通信号線
１０７  信号線リセットスイッチ
１０８  寄生容量
１０９  オペアンプ
１１０  抵抗
１１１  抵抗
１１２  チップセレクトスイッチ
１１３  容量
１１４  ＭＯＳトランジスタ
１１５  容量
１１６  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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