(57)【要約】【課題】  クロックに同期して動作する回路の状態をクロックに同期しないリード信号を用いて読み出すときにおいて、この読み出し時に生じるリードアクセスタイムロスを低減することができる非同期読み出し回路及び非同期読み出し方法を提供する。【解決手段】  クロックに同期して動作するタイマ回路１などの状態を、クロックに同期しないリード信号を用いて読み出す非同期読み出し回路１０において、クロックの立ち上がり及び立ち下がりの一方に同期した信号であってタイマ回路１などの状態の読み出しを禁止する時間領域を示す信号であるリード禁止領域信号を生成するクロック変化期間検出回路１１と、リード禁止領域信号が有効となっている期間は、タイマ回路１などの出力状態を保持するラッチ信号を有効にしないラッチ制御回路とを有することを特徴とする。【選択図】      図１
2005100290.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して動作する回路である同期回路の状態を、該クロックに同期しないリード信号を用いて読み出す非同期読み出し回路において、
前記クロックの立ち上がり及び立ち下がりの一方に同期した信号であって前記同期回路の状態の読み出しを禁止する時間領域を示す信号であるリード禁止領域信号を生成するクロック変化期間検出回路と、
前記リード禁止領域信号が有効となっている期間は、前記同期回路の出力状態を保持するラッチ信号を有効にしないラッチ制御回路とを有することを特徴とする非同期読み出し回路。
【請求項２】
前記クロック変化期間検出回路は、前記クロック信号の立ち上がり及び立ち下がりの一方に同期させて前記リード禁止領域信号を有効とするとともに、該有効となったリード禁止領域信号を該クロック信号が１周期する前に非有効とするものであり、
前記ラッチ制御回路は、前記リード禁止領域信号が非有効となっている期間におけるいずれかの時点で、前記リード信号が有効であるときに、前記ラッチ信号を有効にするものであることを特徴とする請求項１に記載の非同期読み出し回路。
【請求項３】
クロックに同期して動作する回路である同期回路の状態を、該クロックに同期しないリード信号を用いて読み出す非同期読み出し方法において、
前記クロックの立ち上がり及び立ち下がりの一方に同期した信号であって前記同期回路の状態の読み出しを禁止する時間領域を示す信号であるリード禁止領域信号を生成し、
前記リード禁止領域信号が有効となっている期間は、前記同期回路の出力状態を保持するラッチ信号を有効にしないことを特徴とする非同期読み出し方法。
【請求項４】
前記リード禁止領域信号は、前記クロック信号の立ち上がり及び立ち下がりの一方に同期して有効となり、該有効となってから、該クロック信号が１周期する前に非有効となる状態を繰り返す信号であり、
前記ラッチ信号は、前記リード禁止領域信号が非有効となっている期間におけるいずれかの時点で有効となる信号であることを特徴とする請求項３に記載の非同期読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の状態をクロックに同期しないリード信号を用いて読み出す非同期読み出し回路及び非同期読み出し方法に関する。
【背景技術】
【０００２】
従来、クロックに同期して動作する回路である同期回路の状態を、外部から入力されたリード信号で読み出す回路である非同期読み出し回路が考え出されている。図４は従来の非同期読み出し回路の一例を示す回路図である。図５は図４に示す回路の動作タイミングを示すタイミングチャートである。図４において、タイマ回路１がクロックに同期して動作する回路である。そして、タイマ回路１の状態であるカウント値はクロックに同期してアップ又はダウンする。タイマ回路１の状態（出力）はレジスタ回路２に取り込まれる。
【０００３】
また、図４における非同期読み出し回路２０は、フリップフロップ回路をなすロウアクティブアンド回路２１，２２と、インバータ２３と、Ｄ型フリップフロップ回路２４とで構成されている。そして、非同期読み出し回路２０は、クロックに同期しないリード信号ＲＤ（負論理）が入力されると、所定のタイミングでラッチ信号をレジスタ回路２に出力する。これにより、レジスタ回路２の状態が固定され、レジスタ回路２の出力（タイマ回路１のカウント値）がリードデータとして読み出される。
【０００４】
クロックに同期して動作するタイマ回路１の状態であるカウント値をリード信号ＲＤで読み出す場合であって、リード信号ＲＤがクロックに同期していない場合、単純にタイマ１のカウント値を読み出すと、そのカウント値を正しく読み出せないことがある。これは、タイマ回路１のカウント値が変化するタイミングと読み出し動作タイミングとが一致して、カウント値が変化中に読み出されることがあるからである。
【０００５】
このような誤動作を避けるため、非同期読み出し回路２０によって、リード信号をクロックに同期化させてラッチ信号を生成し、そのラッチ信号によってレジスタ回路２の状態（カウント値）をラッチした後に、そのラッチされたカウント値をリードデータとして読み出すことが行われている。また、従来の非同期読み出し回路としては、下記の特許文献１に記載されているものもある。
【特許文献１】特開平３−２８９２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の非同期読み出し回路では、リード信号をクロックに同期化させてラッチ信号を生成するときに、そのクロックの１周期程度の遅延時間（図５における同期化ロス時間ｔ２）がリード信号とラッチ信号との間に生じる。この遅延時間は、同期回路の読み出しにおける時間ロスとなり、同期回路を含む装置全体の高速動作を妨げることとなる。また、かかる遅延時間は、クロック周波数が低いほど増大する。例えばクロック周波数が１ＭＨｚである場合、１μＳＥＣ程度の遅延時間が生じてしまう。
【０００７】
また、従来においては、上記非同期読み出し回路を含むシステムであって、ＣＰＵの周辺回路のクロック周波数が比較的低く、ＣＰＵの動作周波数が比較的高いシステムがある。このようなシステムでは、上記遅延時間が生じた場合はＣＰＵ側がウェート（処理待ち）しなければならず、処理効率を下げてしまう。
【０００８】
本発明は、上記問題を解決するためになされたもので、クロックに同期して動作する回路の状態をクロックに同期しないリード信号を用いて読み出すときにおいて、この読み出し時に生じる遅延時間（リードアクセスタイムロス）を低減することができる非同期読み出し回路及び非同期読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、クロックに同期して動作する回路である同期回路の状態を、該クロックに同期しないリード信号を用いて読み出す非同期読み出し回路において、前記クロックの立ち上がり及び立ち下がりの一方に同期した信号であって前記同期回路の状態の読み出しを禁止する時間領域を示す信号であるリード禁止領域信号を生成するクロック変化期間検出回路と、前記リード禁止領域信号が有効となっている期間は、前記同期回路の出力状態を保持するラッチ信号を有効にしないラッチ制御回路とを有することを特徴とする。
本発明によれば、クロック変化期間検出回路によってクロックの変化期間を示すことができるリード禁止領域信号を生成することができ、ラッチ制御回路によってクロックの変化期間はラッチ信号を非有効とすることができる。したがって本発明によれば、クロックの変化期間すなわち同期回路の状態が正しく読み出せないおそれがある期間についてはラッチ信号を非有効にできるので、同期回路の状態を誤りなく、クロックに同期しないリード信号を用いて読み出すことができる。また、本発明によれば、リード禁止領域信号が有効となる期間（クロックの変化期間）をクロックの１周期よりも短くすることができるので、クロックに同期しないリード信号による読み込み遅延時間（アクセスタイムロス）を従来よりも短くすることができる。
【００１０】
また、請求項２に記載された発明は、請求項１に記載された非同期読み出し回路において、前記クロック変化期間検出回路は、前記クロック信号の立ち上がり及び立ち下がりの一方に同期させて前記リード禁止領域信号を有効とするとともに、該有効となったリード禁止領域信号を該クロック信号が１周期する前に非有効とするものであり、前記ラッチ制御回路は、前記リード禁止領域信号が非有効となっている期間におけるいずれかの時点で、前記リード信号が有効であるときに、前記ラッチ信号を有効にするものであることを特徴とする。
【００１１】
また、請求項３に記載された発明は、クロックに同期して動作する回路である同期回路の状態を、該クロックに同期しないリード信号を用いて読み出す非同期読み出し方法において、前記クロックの立ち上がり及び立ち下がりの一方に同期した信号であって前記同期回路の状態の読み出しを禁止する時間領域を示す信号であるリード禁止領域信号を生成し、前記リード禁止領域信号が有効となっている期間は、前記同期回路の出力状態を保持するラッチ信号を有効にしないことを特徴とする。
【００１２】
また、請求項４に記載された発明は、請求項３に記載された非同期読み出し方法において、前記リード禁止領域信号は、前記クロック信号の立ち上がり及び立ち下がりの一方に同期して有効となり、該有効となってから、該クロック信号が１周期する前に非有効となる状態を繰り返す信号であり、前記ラッチ信号は、前記リード禁止領域信号が非有効となっている期間におけるいずれかの時点で有効となる信号であることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、クロックに同期して動作する回路の状態をクロックに同期しないリード信号を用いて読み出すときにおいて、この読み出し時に生じる遅延時間（リードアクセスタイムロス）を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施形態について説明する。
図１は本発明の実施形態に係る非同期読み出し回路の一例を示す回路図である。図１において、非同期読み出し回路１０は、クロックに同期して動作するタイマ回路１の状態（カウント値）を、クロックに同期しないリード信号ＲＤ（負論理）とレジスタ回路２とを用いて読み出すものである。
【００１５】
そして、非同期読み出し回路１０は、リード信号ＲＤ（負論理）及び原クロックを入力し、ラッチ信号ＲＤ’を生成してレジスタ回路２及びトライステートバッファ３に出力するとともに、内部クロックをタイマ回路１に出力する。なお、トライステートバッファ３は、レジスタ回路２の出力が他の回路の出力と干渉しないように、レジスタ回路２の出力端子とデータバスとの間に接続されたバッファである。
【００１６】
タイマ回路１は、非同期読み出し回路１０から出力される内部クロックに同期して動作する同期回路の一例であり、内部クロックに同期してカウント値をアップ又はダウンさせる。レジスタ回路２は、タイマ回路１の状態であるカウント値を入力し保持する。そして、レジスタ回路２は、非同期読み出し回路１０から出力されるラッチ信号ＲＤ’に基づいたタイミングでカウント値をリードデータとして出力する。また、トライステートバッファ３も、ラッチ信号ＲＤ’に基づいたタイミングで有効状態となり、レジスタ回路２の出力をデータバスに送出する。
【００１７】
非同期読み出し回路１０は、クロック変化期間検出回路１１と、インバータ１２，１３，１７と、ロウアクティブノア回路１４と、フリップフロップ回路をなすロウアクティブアンド回路１５，１６とで構成されている。クロック変化期間検出回路１１は、原クロックを入力し、原クロックの立ち上がり変化期間を検出し、この立ち上がり変化期間に対応した波形をもつリード禁止領域信号を生成し、そのリード禁止領域信号をインバータ１２に出力する。
【００１８】
そして、非同期読み出し回路１０において、インバータ１２，１３と、ロウアクティブノア回路１４と、フリップフロップ回路をなすロウアクティブアンド回路１５，１６とは、ラッチ信号ＲＤ’を出力するラッチ制御回路を構成している。
【００１９】
具体的には、インバータ１２は、リード禁止領域信号を反転させてロウアクティブノア回路１４に出力する。インバータ１３は、リード信号ＲＤ（負論理）を反転させてロウアクティブノア回路１４に出力する。ロウアクティブノア回路１４は、インバータ１２の出力とインバータ１３の出力との論理和をとり、その結果をロウアクティブアンド回路１５，１６がなすフリップフロップ回路の一方入力端に出力する。また、ロウアクティブアンド回路１５，１６がなすフリップフロップ回路の他方入力端には、リード信号ＲＤ（負論理）が入れられる。
【００２０】
ロウアクティブアンド回路１５，１６がなすフリップフロップ回路の出力は、インバータ１７を介してラッチ信号ＲＤ’としてレジスタ回路２に出力される。また、このフリップフロップ回路の出力はトライステートバッファ３に出力される。
【００２１】
次に、クロック変化期間検出回路１１の構成例について図２を参照して説明する。図２はクロック変化期間検出回路１１の一例を示す回路図である。クロック変化期間検出回路１１は、インバータ１１ａ，１１ｂ，１１ｃと、アンド回路１１ｄと、コンデンサ１１ｅ，１１ｆとで構成されている。
【００２２】
そして、インバータ１１ａの入力端子には原クロックの供給線が接続されている。インバータ１１ａ，１１ｂ，１１ｃは直列に接続されている。また、インバータ１１ａとインバータ１１ｂとの間にコンデンサ１１ｅが接続されている。また、インバータ１１ｂとインバータ１１ｃとの間にコンデンサ１１ｆが接続されている。
【００２３】
これらのインバータ１１ａ，１１ｂ，１１ｃ及びコンデンサ１１ｅ，１１ｆは遅延回路を構成している。この遅延回路に入力された原クロックは、インバータ１１ａ，１１ｂにより所定時間だけ遅延されて内部クロックとなる。内部クロックは、インバータ１１ｃで遅延及び反転され、アンド回路１１ｄに出力される。また、アンド回路１１ｄの他入力には、原クロックが入力される。そこで、アンド回路１１ｄは、原クロックと遅延回路の出力との論理績を行いその結果をリード禁止領域信号として出力する。
【００２４】
このような構成のクロック変化期間検出回路１１の遅延回路は、原クロックの立ち上がり時に対応した波形をもつリード禁止領域信号を生成することができる。インバータ１１ｃも遅延回路として動作し、リード禁止領域信号の立ち上がりは内部クロックの立ち上がりより遅れる。すなわち、クロック変化期間検出回路１１は、内部クロックの立ち上がり時を含むリード禁止領域信号を発生させるものであれば他の実現手段を用いてもよい。
【００２５】
次に、非同期読み出し回路１０の動作について図３を参照して説明する。図３は図１に示す非同期読み出し回路１０の動作タイミングを示すタイミングチャートである。
【００２６】
原クロックは、タイマ回路１を含む複数の同期回路相互の動作を同期化するためのクロックである。内部クロックは、原クロックが若干遅延した信号であり、タイマ回路１のクロック信号となる。通常、内部クロックの原クロックに対する遅延時間は、原クロックの１周期よりも十分短い時間となる。そして、原クロックの立ち上がり時から内部クロックの立ち上がり時を含む期間がタイマ回路１の変化する期間となる。
【００２７】
リード禁止領域信号は上記のようにクロック変化期間検出回路１１で生成される。そして、リード禁止領域信号は、原クロックの立ち上がり時と略同時に立ち上がり、内部クロックの立ち上がり時の後に立ち下がる。そして、リード禁止領域信号が有効状態（ハイレベル）となっている期間は、タイマ回路１の状態が不安定（変化時）となる期間の全てを含むとともに、原クロックの１周期よりも短い期間となっている。
【００２８】
例えば、リード禁止領域信号が有効（ハイレベル）となっている期間内において、タイマ回路１のカウント値を読み出すためのリード信号ＲＤ（負論理）が有効（ローレベル）となる場合（図３に示す場合）がある。ここで、リード禁止領域信号が有効（ハイレベル）となっている期間内においては、上記非同期読み出し回路１０のラッチ回路により、ラッチ信号ＲＤ’は有効（ハイレベル）とはならない。その後、リード禁止領域信号が非有効（ローレベル）となると、ラッチ信号ＲＤ’は有効となる。
【００２９】
ラッチ信号ＲＤ’が有効となると、レジスタ回路２はタイマ回路１の出力と取り込んで出力するとともに、トライステートバッファ３の状態が有効となる。これにより、レジスタ回路２の出力（カウント値）がトライステートバッファ３を介してデータバスに出力され、リードデータとして他の回路に読み取られる。
【００３０】
これらにより、本実施形態の非同期読み出し回路１０によれば、同期回路であるタイマ回路１の状態が正しく読み出せないおそれがある期間についてはラッチ信号ＲＤ’を非有効にすることができる。換言すれば、非同期読み出し回路１０によれば、同期回路であるタイマ回路１のカウント値が変化する期間についてはラッチ信号ＲＤ’を非有効にすることができる。したがって、非同期読み出し回路１０は、タイマ回路１のカウント値を誤りなく、原クロックに同期しないリード信号ＲＤを用いて読み出すことができる。
【００３１】
また、非同期読み出し回路１０によれば、リード禁止領域信号が有効となる期間をクロックの１周期よりも短くすることができるので、クロックに同期しないリード信号による読み込み遅延時間（同期化ロス時間）ｔ１を従来よりも短くすることができる。
【００３２】
したがって、例えば、ＣＰＵ周辺回路の動作クロックが比較的低く、ＣＰＵ周波数が比較的高いシステムに、本実施形態の非同期読み出し回路１０を適用することにより、アクセスタイムロスを短縮することができ、ＣＰＵの待機時間を短縮することができ、ＣＰＵの処理効率を向上させることができる。
【００３３】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上記実施形態では、クロックの立ち上がりに同期する回路について本発明の非同期読み出し回路を適用しているが、本発明はこれに限定されるものではなく、クロックの立ち下がりに同期する回路について本発明の非同期読み出し回路を適用することもできる。この場合、クロック変化検出回路はクロックの立ち下がり変化期間を検出するものとする。
【００３４】
上記実施形態の非同期読み出し回路は、当該非同期読み出し回路がなす動作（出力）をコンピュータを介して実行させる非同期読み出しプログラムとして実現してもよい。ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であればホームページ提供環境（あるいは表示環境）も含むものとする。また、上記非同期読み出しプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記非同期読み出しプログラムは、前述した非同期読み出し回路の一部を実現するためのものであってもよい。さらに、前述した非同期読み出し回路の動作をコンピュータにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る非同期読み出し回路の回路図である。
【図２】同上の非同期読み出し回路におけるクロック変化期間検出回路の回路図である。
【図３】同上の非同期読み出し回路の動作を示すタイミングチャートである。
【図４】従来の非同期読み出し回路の一例を示す回路図である。
【図５】従来の非同期読み出し回路の動作を示すタイミングチャートである。
【符号の説明】
【００３６】
１…タイマ回路、２…レジスタ回路、３…トライステートバッファ、１０…非同期読み出し回路、１１…クロック変化期間検出回路、１１ａ，１１ｂ，１１ｃ，１２，１３，１７…インバータと、１１ｄ，１４…ロウアクティブノア回路、１５，１６…ロウアクティブアンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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