(57)【要約】【課題】本発明は、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる自動レイアウト装置を提供する。【解決手段】自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを配置及び配線することで、半導体装置のレイアウトを生成している。自動レイアウト装置は、レイアウトモデルに基づいてセルレイアウトを配置及び配線するが、このレイアウトモデルは、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域２１の情報とを備えている。【選択図】図５
2005100239.tif 000002
【特許請求の範囲】
【請求項１】
特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、
前記セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、
前記配線処理装置は、前記セルレイアウト間の配線に必要な前記セルレイアウトの図形情報と、前記配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて前記配線を生成することを特徴とする、自動レイアウト装置。
【請求項２】
請求項１に記載の自動レイアウト装置であって、
前記レイアウトモデル生成するレイアウトモデル生成装置を備え、
前記レイアウトモデル生成装置は、
前記セルレイアウト上に仮想配線を生成する仮想配線処理部と、
前記仮想配線がデザインルール違反となるか否かを検出する検出部と、
前記検出部によりデザインルール違反とされた前記仮想配線の領域を前記配線禁止領域の情報とする配線禁止領域処理部とを備えることを特徴とする、自動レイアウト装置。
【請求項３】
請求項２に記載の自動レイアウト装置であって、
前記レイアウトモデル生成装置を前記自動レイアウト装置の外部に設けることを特徴とする、自動レイアウト装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の自動レイアウト装置であって、
前記セルレイアウトを検証するレイアウトモデル検証装置を備え、
前記レイアウトモデル検証装置は、
前記セルレイアウト上に仮想配線を生成する仮想配線発生部と、
前記仮想配線がデザインルール違反となるか否かを検出する違反検出部と、
前記違反検出部によりデザインルール違反とされた前記仮想配線の領域をエラー情報として生成するエラー出力処理部とを備えることを特徴とする、自動レイアウト装置。
【請求項５】
特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線処理部と、
前記仮想配線がデザインルール違反となるか否かを検出する検出部と、
前記検出部によりデザインルール違反とされた前記仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部と、
前記セルレイアウト間の配線に必要な図形情報と、前記配線禁止領域の情報とを有するレイアウトモデルを生成するレイアウトモデル生成部とを備える、レイアウトモデル生成装置。
【請求項６】
特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線発生部と、
前記仮想配線がデザインルール違反となるか否かを検出する違反検出部と、
前記違反検出部によりデザインルール違反とされた前記仮想配線をエラー情報として生成するエラー出力処理部とを備える、レイアウトモデル検証装置。
【請求項７】
特定の機能を持つように構成されたセルレイアウトを配置及び配線するために使用されるレイアウトモデルであって、
前記セルレイアウト間の配線に必要な前記セルレイアウトの図形情報と、
前記配線を設けるとデザインルール違反となる配線禁止領域の情報とを備える、レイアウトモデル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のレイアウトを生成するための自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデルに係る発明であって、特に、セルレイアウトを複数配置して、これらの間に配線を設けて半導体装置のレイアウトを生成する自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデルに関するものである。
【背景技術】
【０００２】
半導体装置の自動レイアウト装置は、自動配置配線装置とも呼ばれるように、特定の機能を持つ複数のセルレイアウト（以下、単にセルレイアウトという）を自動配置処理で並べて、自動配線処理によってセルレイアウト間を配線（以下、セル間配線ともいう）で接続することで半導体装置のレイアウトを生成している。
【０００３】
この自動レイアウト装置では、セルレイアウトからセル内配線に関する図形情報等をモデル化したレイアウトモデルを用いて自動配線処理を行っている。このレイアウトモデルには、入出力端子や配線障害物などの図形情報が含まれている。自動配線処理について具体的に説明すると、まず配線障害物との間にある程度の間隔を保ってセル間配線を設けて、このセル間配線により複数のセルレイアウト間の入出力端子を結び、所望の機能を有する半導体装置のレイアウトを生成する。
【０００４】
レイアウトモデルに入出力端子や配線障害物などの図形情報が含まれることにより（このようなレイアウトモデルをフルシェーブと呼ぶ場合がある）、自動配線処理は、入出力端子や配線障害物とセル間配線との間の距離を正確に把握でき、デザインルール違反の発生を回避することができる。
【０００５】
デザインルール違反の発生を回避する自動レイアウト装置として、例えば特許文献１に開示されているような自動レイアウト装置がある。従来の自動レイアウト装置では、セルレイアウトにビアセルを配置した場合にノッチエラーが発生していた。そこで、特許文献１に示す自動レイアウト装置では、テストによってノッチエラーが発生する箇所を発見し、ノッチエラーが発生するビアセルの金属部分をセルレイアウトに配置したり、発生するノッチを埋めたりすることでノッチエラーの発生を回避している。
【０００６】
【特許文献１】米国特許第6,374,395号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年、半導体装置の微細化が進むとともにデザインルールはより複雑になってきている。そのため、セルレイアウト上にセル間配線を重ねることにより発生するデザインルール違反は、レイアウトモデルを単に用いる従来の自動レイアウト装置では回避することができなくなってきている。また、従来技術の自動レイアウト装置において、デザインルール違反を回避するために、入出力端子をより上層に上げ、矩形等単純な形状とすると、デザインルール違反は回避できても配線処理の自由度が下がる事で半導体装置の集積度を低下させる問題があった。また、従来技術の自動レイアウト装置において、デザインルール違反を検知しながらセル間配線を配置するとデザインルール違反は回避できるが、この場合も配線処理時間が大幅に増大する問題があった。
【０００８】
さらに、特許文献１で示した自動レイアウト装置では、ノッチエラーが発生するビアセルのみデザインルール違反を回避できるが、その他のセル間配線に関するすべてのデザインルール違反を回避することができない問題があった。
【０００９】
そこで、本発明は、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる自動レイアウト装置を提供することを目的とする。また、本発明は、当該自動レイアウト装置に必要なレイアウトモデル生成装置及びレイアウトモデル検証装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る解決手段は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、配線処理装置は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて配線を生成する。
【発明の効果】
【００１１】
本発明に記載の自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、配線処理装置は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて配線を生成するので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１に、本実施の形態に係る自動レイアウト装置１のブロック図を示す。自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを複数配置し、セルレイアウト間に配線を設けることで半導体装置のレイアウト生成する装置である。この自動レイアウト装置は、コンピューター上に構築される装置であるため、通常ソフトウェアによって構成されている。
【００１３】
図１に示す自動レイアウト装置１では、特定の機能を持つように構成されたセルレイアウトから生成されたレイアウトモデル２と、複数のセルレイアウトを並べる配置処理装置３、レイアウトモデルに基づいてセルレイアウト間のセル間配線を設ける配線処理装置４とにより構成されている。このように構成することで、自動レイアウト装置１はセルレイアウトから半導体装置のレイアウトを生成している。なお、レイアウトモデル２は、自動レイアウト装置１内で生成する構成であっても、外で生成する構成であっても良い。
【００１４】
以下に、レイアウトモデル２について詳細に説明する。図２に、本実施の形態に係るセルレイアウトの一例を示す。図２に示すセルレイアウトは、インバータを２段接続したバッファである。このバッファは、第１金属配線層に入出力端子５、入出力端子６、電源配線７、電源配線８及び内部配線９を設けている。図２では、左側に入出力端子５、右側に入出力端子６、上側に電源配線７、下側に電源配線８が配置され、入出力端子５と入出力端子６との間に内部配線９が設けられている。
【００１５】
図２に示すバッファでは、入出力端子６、電源配線７及び内部配線９の下層に拡散層１０が設けられ、入出力端子６、電源配線８及び内部配線９の下層に拡散層１１が設けられている。さらに、第１金属配線層と拡散層１０及び拡散層１１の間には、ゲート配線１２とゲート配線１３とが設けられている。このゲート配線１２はコンタクトホール１４を介して入出力端子５と接続されている。一方、ゲート配線１３も、コンタクトホール１４を介して内部配線９と接続されている。なお、入出力端子６、電源配線７及び内部配線９は、コンタクトホール１４を介して拡散層１０と接続されている。入出力端子６、電源配線８及び内部配線９は、コンタクトホール１４を介して拡散層１１と接続されている。
【００１６】
このバッファの動作について説明すると、まず、入出力端子５から信号が入力され、ゲート配線１３と拡散層１０，１１で構成されるインバータを介して反転信号が内部配線９へ送られる。さらに、ゲート配線１３と拡散層１０，１１で構成されるインバータを介して入出力端子６へ出力される。なお、電源配線７，８は、所定の電位をインバータに供給している。
【００１７】
図３に、図２のセルレイアウトに対応するレイアウトモデルの一例を示す。図３では、図２に示す第１金属配線層の図形情報のみ図示されている。これは、ゲート配線１２，１３に用いられるポリシリコンなどは抵抗値及び容量値が高いため、ゲート配線１２，１３がセル間配線の接続対象として取り扱われないからである。また、入出力端子５，６と接続するセル間配線は内部配線９と接触することを避けなければならないため、レイアウトモデルにおいて内部配線９は、配線障害物とみなされる。図３に示されている×マークは、配線処理装置４がセル間配線を行う際に基準となる格子点１５を示している。但し、配線処理装置４によっては、格子点１５に制限されない場合もある。
【００１８】
図４に、セルレイアウトにセル間配線を設けた場合の例を図示する。図４では、以下の説明に必要な、図３のレイアウトモデルの一部（入出力端子６と電源配線７，８）のみが示されている。まず、図４の右上側にＬ字形のセル間配線１６を設けた場合について説明する。ここで、微細化のために必要なデザインルールの１つに、ある一定以上の幅持つ配線（以下、太幅配線ともいう）に対しては、その近傍の配線との間に一定以上の間隔を保持するというルールがある。これは、太幅配線が、細い配線に比べて加工後に太くなりやすい傾向があり、一定以上の間隔を保持しないと隣接する配線とショートする危険があるためである。
【００１９】
セル間配線１６が設けられる前には、入出力端子６と電源配線７とが接近する箇所は、上記のデザインルールに従い最小間隔１７を保って入出力端子６と電源配線７が配置されていた。しかし、セル間配線１６が設けられると、太幅配線を入出力端子６と考えるのではなく、入出力端子６とセル間配線１６とを合わせたものを太幅配線１８と考える。そのため、太幅配線１８の幅は入出力端子６のみに比べて太くなり、この幅に対して最小間隔１７は狭すぎることになる。その結果、セル間配線１６を設けることはデザインルール違反となる。
【００２０】
図４の右下側に設けたセル間配線１９について説明する。セル間配線１９は、第１金属配線層に設けられた部分と第２金属配線層に設けられた部分とをスルーホール２０で接続したものである。しかし、上記のデザインルールは同様に適用されるため、入出力端子６と電源配線８との最小間隔１７では狭すぎ、セル間配線１９を設けることはデザインルール違反となる。
【００２１】
図４に示したように、セルレイアウトにセル間配線を配置してもデザインルール違反となり配置することができない領域がある。本実施の形態では、従来のレイアウトモデル（図３）にデザインルール違反領域の情報を付加したレイアウトモデルが生成される。図１に示したレイアウトモデル２は、このデザインルール違反領域の情報を付加したレイアウトモデルである。
【００２２】
図５に、デザインルール違反領域の情報を付加したレイアウトモデルを示す。図５に示すレイアウトモデルは、図２のセルレイアウトに対応するレイアウトモデルである。そのため、図５に示すレイアウトモデルは、図３に示したレイアウトモデルとほぼ同じであるが、デザインルール違反領域の情報（配線禁止領域２１）が付加されている点が異なる。
【００２３】
図５でも、左側に入出力端子５が、右側に入出力端子６が設けられ、入出力端子５及び入出力端子６の上方には電源配線７、下方には電源配線８が設けられている。入出力端子５と入出力端子６との間には、内部配線９が設けられている。また、配線を設けるための基準となる格子点１５も図５に示されている。
【００２４】
図５の右上側の格子点からその下の格子点にセル間配線を設けた場合は、図４で説明したようにデザインルール違反となるため、配線禁止領域２１となっている。そのため、本実施の形態では、配線処理装置において、配線禁止領域２１にセル間配線を設けることがないのでデザインルール違反を回避することができる。
【００２５】
ここで、レイアウトモデルに配線禁止領域２１を設けるには、図４で説明したデザインルール以外の他のデザインルールについても検討する必要がある。例えば、ある一定の長さ以下の辺が連続してできた微小な段差を禁止するデザインルールが存在する。微細化が進むにつれ、レイアウトのパターンと半導体基板上の仕上がりを合わせるために、例えば太くなる部分の図形をあらかじめ小さく補正したり、細くなる部分の図形をあらかじめ大きく補正するなどの光学像の補正が必須となっている。しかし、微小な段差が存在すると光学像の補正が難しくなり、結果としてレイアウトのパターンと半導体基板上の仕上がりの差が大きくなり、歩留まりの低下を招くことがある。セルレイアウトにセル間配線を設ける場合、セルレイアウトに段差がなくてもセル間配線との関係で段差が生じることがある。そのため、上記のデザインルールについても検討し、配線禁止領域２１の情報に追加する。
【００２６】
また、他の例として、ある図形の内側にホールができたドーナツ状の図形において、ホール部分はある一定の面積以上を保つ必要があるというデザインルールが存在する。このような小さなホールが存在すると、半導体の製造工程においてレジストか剥がれ、レイアウト上に存在したホールがなくなったり、剥がれたレジストが別の場所に付着して予期せぬパターンを生じさせるなど、歩留まりの低下を招くことがある。セルレイアウトにセル間配線を設ける場合、セルレイアウトに一定の面積以下のホールがなくても、例えばＬ字形のセルレイアウトとＬ字形のセル間配線とが重なることで一定の面積以下のホールが生じることがある。そのため、上記のデザインルールについても検討し、配線禁止領域２１の情報に追加する。
【００２７】
さらに、他の例として、入出力端子の接続位置により、エレクトロマイグレーションの耐性が変わる場合がある。図６に、セルレイアウトの一例を図示する。図６では、６つのＰＭＯＳと６つのＮＭＯＳとで構成されるインバータが図示されている。図６の上下にソース配線２２，２３が設けられ、ソース配線２２，２３と直角方向にゲート配線２４が設けられている。ソース配線２２とゲート配線２４との下層にｎ型拡散層２５が設けられ、ソース配線２３とゲート配線２４との下層にｐ型拡散層２６が設けられている。そして、６つのＰＭＯＳと６つのＮＭＯＳとのドレイン配線を構成する配線２７が設けられている。
【００２８】
この配線２７はインバータの出力にあたり、個々のＰＭＯＳ又はＮＭＯＳから出力された電流が合流する部分について太くすることで断線を防止している。配線処理装置４が配線２７のアクセス箇所２８にセル間配線を接続した場合は、配線２７が太い部分であるため電流が集中してもエレクトロマイグレーションに対し十分な耐性がある。しかし、配線処理装置４が配線２７のアクセス箇所２９にセル間配線を接続した場合は、配線２７が細い部分であるため電流が集中するとエレクトロマイグレーションに対し十分な耐性がない。そのため、エレクトロマイグレーションの耐性が弱くなる部分についてもデザインルールを検討し、配線禁止領域２１の情報に追加する。
【００２９】
また、他の例として、あるゲート配線とそれに接続される金属配線との面積比（金属配線の面積／ゲート配線の面積）が大きくなると、半導体装置の製造時にゲート酸化膜の絶縁破壊が起こり、トランジスタ特性が劣化する問題がある。つまり、金属配線の面積／ゲート配線の面積が一定以下にするデザインルールが存在する。配線装置４においては、この面積比が一定以下になるように制御する必要がある。図７に、セルレイアウトの一部を図示する。図７では、上下方向に延びるゲート配線３０と、このゲート配線３０の上下端近傍にｎ型拡散層３１とｐ型拡散層３２が設けられている。
【００３０】
図７に示す端子３３は、コンタクトホール３４を介してゲート配線３０と接続されている。端子３３が接続するゲート配線３０は、ＰＭＯＳ及びＮＭＯＳが各２つを対象としている。端子３５は、コンタクトホール３４を介してゲート配線３０と接続されている。端子３５が接続するゲート配線３０は、ＰＭＯＳ及びＮＭＯＳが各１つを対象としている。端子３６は第２金属配線層に形成されているため端子３３，３５と、スルーホール３７を介してゲート配線３０と接続されている。端子３６が接続するゲート配線３０は、ＰＭＯＳ及びＮＭＯＳが各３つを対象としている。
【００３１】
図７に示されている端子３３，３５，３６の内、端子３６が最も接続するゲート配線３０の面積が大きく、端子３５が最も接続するゲート配線３０の面積が小さい。そのため、端子３６が、セル間配線の配線長について最も制約を受けることがない。上記のデザインルールについても検討し、配線禁止領域２１の情報に追加する。
【００３２】
以上のデザインルールは例示であり、必要に応じて他のデザインルールも検討して配線禁止領域２１の情報に追加する。本実施の形態に係る自動レイアウト装置１では、配線処理装置３で複数のセルレイアウトを配置する。そして、配置された複数のセルレイアウトを接続するセル間配線を、レイアウトモデル２（特に配線禁止領域２１の情報）に基づいて設ける。以上の処理を行うことにより、半導体装置のレイアウトを生成することができる。
【００３３】
以上のように、本実施の形態に記載された自動レイアウト装置１は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置３と、セルレイアウト間に設けられるセル間配線の配置を生成する配線処理装置４とを備え、配線処理装置４は、セルレイアウト間のセル間配線に必要なセルレイアウトの図形情報と、セル間配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいてセル間配線を生成するので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
【００３４】
また、本実施の形態に記載されたレイアウトモデル２は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを備えるので、セルレイアウト間にセル間配線を設ける際にデザインルール違反を回避することができる。
【００３５】
なお、配線処理装置によっては、格子点１５を通るセル間配線を優先するが、格子点１５を通らないセル間配線を引く場合もある。格子点１５を通らないものに対してはデザインルール違反の発生を完全に防止することができないが、格子点を通るセル間配線が優先させるため、違反の発生箇所を大幅に削減することができる。また、配線処理後にデザインルール違反の発生箇所を認識し修正する自動レイアウト装置であれば、配線禁止領域２１を設けることでデザインルール違反を大幅に減らせることができ、その後の修正時間や修正処理の繰り返しを減らすことができる。
【００３６】
また、本実施の形態では、デザインルール違反が発生し得る格子点を配線禁止領域２１に設定している以外に、内部配線９が存在するためにセル間配線が通過できない領域も配線禁止領域２１としている。そのため、格子点以外を通過するセル間配線が発生し得る場合でも、セル間配線を設けることができる領域が狭められることになり、格子点から外れて設けられるセル間配線の可能性が減ることになる。
【００３７】
（実施の形態２）
本実施の形態では、実施の形態１で示した配線禁止領域の情報を追加したレイアウトモデルの生成装置について説明する。特に、セルレイアウト間の配線に必要な図形情報のみが含まれている従来のレイアウトモデルに、配線禁止領域の情報を追加するレイアウトモデルの生成装置について説明する。
【００３８】
図８に、本実施の形態に係るレイアウトモデル生成装置及び自動レイアウト装置のブロック図を示す。なお、図８では、レイアウトモデルの生成のフロー情報も記載されている。図８では、セルレイアウト４１がレイアウトモデル生成装置４２に入力される。レイアウトモデル生成装置４２は、仮想配線処理部４３、デザインルール違反検出部４４、配線禁止領域処理部４５、すべての仮想配線を発生したかの判断部４６（以下、判断部４６という）及びレイアウトモデル生成処理部４７から構成されている。
【００３９】
レイアウトモデル生成装置４２で生成されたレイアウトモデル４８は、自動レイアウト装置４９においてセルレイアウト４１の配置及びレイアウトモデル４８に基づくセル間配線の設置を経て、半導体装置のレイアウト５０が生成される。このレイアウトモデル４８が、図１でのレイアウトモデル２と対応する。なお、自動レイアウト装置４９内には、図１で説明した配置処理装置３と配線処理装置４とが含まれている。
【００４０】
次に、レイアウトモデル生成装置４２について説明する。まず、仮想配線処理部４３でセルレイアウト４１にセル間配線を仮想的に設ける。仮想的に設けられたセル間配線（以下、仮想配線ともいう）とセルレイアウト４１との間にデザインルール違反が存在するか否かをデザインルール違反検出部４４で検出する。検出するデザインルールは、実施の形態１で示したものなどが含まれる。デザインルール違反検出部４４でデザインルール違反と検出された仮想配線の領域を配線禁止領域処理部４５で配線禁止領域として設定する。
【００４１】
セルレイアウト４１に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断４６においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、レイアウトモデル生成処理部４７に移行する。まだすべて発生していない場合は、仮想配線処理部４３に戻り、まだ発生していない仮想配線を発生させる。レイアウトモデル生成処理部４７では、セルレイアウト間の配線に必要な図形情報に、すべての仮想配線に対する配線禁止領域の情報を加えて、レイアウトモデル４８が生成される。
【００４２】
次に、具体例を示しながらレイアウトモデル生成装置４２の動作について説明する。図９に、セルレイアウトの一部を示す。図９では、入出力端子５１と内部配線５２が示されている。仮想配線処理部４３は、セル間配線の終端であるアクセス箇所５３を１つ選択する。図９では、入出力端子５１上にアクセス箇所５３が図示されている。仮想配線処理部４３は、図１０に示すようにアクセス箇所５３から隣接するを別の格子点へ仮想配線５４を発生させる。
【００４３】
次に、デザインルール違反検出部４４において、セルレイアウトと仮想配線５４とを重ねてデザインルール違反の有無を検出する。図１０に示す例では、デザインルール違反は存在しない。そのため、配線禁止領域処理部４５において、仮想配線５４は配線禁止領域には追加しない。図１０では、仮想配線５４がデザインルール違反でなかったことを示すために○マークが図示されている。
【００４４】
次に、まだすべての仮想配線を発生していないので、判断４６から再び仮配線発生処理部４３に戻り、仮配線発生処理部４３は、仮想配線５４の先端（アクセス箇所５３の反対側）から次の格子点を結んだ別の仮想配線５５を発生させる。図１１は、仮想配線５５を発生させたセルレイアウトである。デザインルール違反検出部４４において、セルレイアウトと仮想配線５５を重ねてデザインルール違反の有無を検出する。仮想配線５５は入出力端子５１と重ねることで太幅配線５６となり、内部配線５２との関係でデザインルール違反となる。そのため、配線禁止領域処理部４５は、仮想配線５５を配線禁止領域に追加する。図１１では、仮想配線５５がデザインルール違反であることを示すために×マークが図示されている。これにより、×マークの格子点を通過するセル間配線は配線処理装置４によって使用されないことが保証できるため、×マークの格子点から次の格子点につながる仮想配線については発生・検出を行う必要がない。
【００４５】
次に、仮想配線処理部４３において、図１２に示すような仮想配線５７を発生させた場合について説明する。アクセス箇所５３から○マークの格子点までの仮想配線５７（直線状の部分）については、特にデザインルール違反はない。そのため、○マークが付されている。しかし、図１２に示すようなＬ字形の仮想配線５７とした場合は、入出力端子５１と重ねることで一定の面積以下のホールが形成されることになる。そのため、デザインルール違反検出部４４において、Ｌ字形の仮想配線５７はデザインルール違反となる。よって、配線禁止領域処理部４５は、Ｌ字形の仮想配線５７を配線禁止領域に追加する。図１２では、仮想配線５７がデザインルール違反であることを示すためにＬ字形の端部に×マークが図示されている。
【００４６】
以上のような処理を繰り返し、図９に示したセルレイアウトの各格子点を仮想配線が通過するとデザインルール違反が発生する点と、仮想配線が通過してもデザインルール違反が発生しない点とに分類する。なお、デザインルール違反が発生せず使用可能とした格子点でも、別の仮想配線によりデザインルール違反が発生する場合は配線禁止領域に設定する。また、これらの処理により仮想配線が一度も通過しなかった格子点も、内部配線等の障害物があるため通過できない格子点として配線禁止領域に設定する。図１３に、すべての仮想配線を設けてデザインルール違反を検出した結果を示す。
【００４７】
図１３の結果をもとに、レイアウトモデルとして図示すると図１４になる。図１４では、×マークの格子点を配線禁止領域５８，５９として表現している。なお、図１４の配線禁止領域５９は、配線禁止領域処理部４５で禁止された複数の格子点を接続して１つの配線禁止領域として設定しているが、個別に分かれたものとして設定しても良い。
【００４８】
以上のように、本実施の形態に記載のレイアウトモデル生成装置は、特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線処理部４３と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出部４４と、デザインルール違反検出部４４によりデザインルール違反とされた仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部４５と、セルレイアウト間の配線に必要な図形情報と、配線禁止領域の情報とを有するレイアウトモデルを生成するレイアウトモデル生成部４７とを備えるので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
【００４９】
なお、本実施の形態では、デザインルール違反が発生する格子点以外にも、内部配線が存在するため、セル間配線が通過し得ない格子点についても配線禁止領域と設定している。しかし、これらの格子点を配線禁止領域として設定しない場合でも、レイアウトモデルには内部配線が配線障害物として存在するため、これらの格子点をセル間配線が通過することはできない。
【００５０】
本実施の形態は、レイアウトモデル生成装置４２が自動レイアウト装置の外部に設けられている。自動レイアウト装置４９の外部にレイアウトモデル生成装置４２が設けられているので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。また、自動レイアウト装置４９が必要最小限の構成で構築することができる。
【００５１】
（実施の形態３）
実施の形態２では、セルレイアウト間の配線に必要な図形情報のみを有する従来のレイアウトモデルの生成装置に、配線禁止領域の情報を追加する処理を包含させてレイアウトモデル生成装置４２を構成していた。しかし、本実施の形態では、実施の形態２とは異なり、自動レイアウト装置内において、配線禁止領域を設定し、その情報を追加する。
【００５２】
図１５に、本実施の形態に係る自動レイアウト装置のブロック図を示す。なお、図１５では、レイアウトモデルの生成のフロー情報も記載されている。セルレイアウト６１がレイアウトモデル生成装置６２に入力される。レイアウトモデル生成装置６２で生成されたレイアウトモデル６３が自動レイアウト装置６４に入力される。だたし、レイアウトモデル生成装置６２は、従来のレイアウトモデルを生成する装置であり、レイアウトモデル６３は、セルレイアウト間の配線に必要な図形情報のみを含んでいる。
【００５３】
自動レイアウト装置６４には、仮想配線処理部６５、デザインルール違反検出部６６、配線禁止領域処理部６７、すべての仮想配線を発生したかの判断部６８（以下、判断部６８という）及びレイアウトモデル情報追加処理部６９が設けられている。これら仮想配線処理部６５からレイアウトモデル情報追加処理部６９までをレイアウトモデル生成装置７０とする。なお、仮想配線処理部６５は仮想配線処理部４３と、デザインルール違反検出部６６はデザインルール違反検出部４４と、配線禁止領域処理部６７は配線禁止領域処理部４５と、判断部６８は判断部４６とそれぞれ対応している。
【００５４】
自動レイアウト装置６４では、レイアウトモデル生成装置７０によりレイアウトモデル６３に配線禁止領域の情報を付加してレイアウトモデル７１を生成する。このレイアウトモデル７１に基づいて、自動レイアウト部７２は、セルレイアウト６１の配置及びセル間配線の設置を経て、半導体装置のレイアウト７３を生成する。なお、自動レイアウト部７２内には、図１で説明した配置処理装置３と配線処理装置４とが含まれている。
【００５５】
次に、レイアウトモデル生成装置７０について説明する。まず、仮想配線処理部６５でレイアウトモデル６３にセル間配線の仮想配線を設ける。仮想配線とレイアウトモデル６３との間にデザインルール違反が存在するか否かをデザインルール違反検出部６６で検出する。検出するデザインルールは、実施の形態１で示したものなどが含まれる。デザインルール違反検出部６６でデザインルール違反と検出された仮想配線の領域を配線禁止領域処理部６７で配線禁止領域として設定する。
【００５６】
レイアウトモデル６３に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断６８においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、レイアウトモデル情報追加処理部６９に移行する。まだすべて発生していない場合は、仮想配線処理部６５に戻り、まだ発生していない仮想配線を発生させる。レイアウトモデル情報追加処理部６９では、レイアウトモデル６３に配線禁止領域の情報を追加して、レイアウトモデル７１を生成する。なお、レイアウトモデル７１が図１でのレイアウトモデル２に対応する。
【００５７】
実施の形態２では、配線禁止領域の設定を自動レイアウト装置外部のレイアウトモデル生成装置４２内で行ってきた。しかし、本実施の形態では、配線禁止領域の設定を外部のレイアウトモデル生成装置６２から分離して自動レイアウト装置内に設けている。これによりデザインルールに変更があった場合に自動レイアウト装置の設定の変更で対応できる等、自動レイアウト装置の構成に自由度が増す。
【００５８】
また、本実施の形態に記載した自動レイアウト装置は、レイアウトモデルを生成するレイアウトモデル生成装置７０を備え、レイアウトモデル生成装置７０が、セルレイアウト上に仮想配線を生成する仮想配線処理部６５と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出部６６と、デザインルール違反検出部６６によりデザインルール違反とされた仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部６７とを備えるので、実施の形態２と同様、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
【００５９】
（実施の形態４）
図１６に、本実施の形態に係るレイアウトモデル検証装置のブロック図を示す。なお、図１６では、レイアウトモデルの生成のフロー情報も記載されている。レイアウトモデル検証装置は、自動レイアウト装置での処理前にセルレイアウト（レイアウトモデル）を検証し、その検証結果を自動レイアウト装置に反映させる装置である。なお、レイアウトモデル検証装置は、自動レイアウト装置の内部に設けるか外部に設けるかは問わない。
【００６０】
図１６では、まずレイアウトモデル８０がレイアウトモデル検証装置８１に入力される。このレイアウトモデル８０は、図１５でのレイアウトモデル６３（セルレイアウト間の配線に必要な図形情報のみを有する従来のレイアウトモデル）に対応する。レイアウトモデル検証装置８１では、仮想配線発生処理部８２においてレイアウトモデル８０に仮想配線を設ける。次に、デザインルール違反検出処理部８３において、レイアウトモデル８０と仮想配線とを重ねてデザインルール違反の有無を検出している。検出するデザインルールは、実施の形態１で示したものなどが含まれる。
【００６１】
レイアウトモデル８０に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断部８４においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、エラー出力処理部８５に移行する。まだすべて発生していない場合は、仮想配線発生処理部８２に戻り、まだ発生していない仮想配線を発生させる。エラー出力処理部８５では、レイアウトモデル８０でデザインルール違反となった配線禁止領域の情報がエラーレポート８６として出力される。なお、仮想配線発生処理部８２は仮想配線処理部４３と、デザインルール違反検出処理部８３はデザインルール違反検出部４４と、判断部８４は判断部４６とそれぞれ機能的に対応している。
【００６２】
本実施の形態では、レイアウトモデル検証装置８１から出力されたエラーレポート８６に基づいて、レイアウトモデルに配線禁止領域の情報を追加すること、及びセルレイアウトを修正することのいずれか一方を選択的に行うことができる。つまり、自動レイアウト装置においてエラーレポート８６が有効に利用して、最適な処理を行うことでデザインルール違反を回避することができる。なお、レイアウトモデル検証装置８１が自動レイアウト装置の内であるか外であるかは問わない。
【００６３】
次に具体例を示し説明すると、図３で示したレイアウトモデルをレイアウトモデル検証装置８１に入力すると、図５のような配線禁止領域２１の情報を含むエラーレポート８６が得られる。このエラーレポート８６に基づいてレイアウトモデルに配線禁止領域２１の情報を付加して、自動レイアウト装置で処理すれば、実施の形態１と同様の結果が得られる。しかし、このエラーレポート８６に基づいてセルレイアウトを修正すると、図１７に示すようなセルレイアウトとなる。図１７では、図３と異なり入出力端子６の形状が直線状の入出力端子９１に修正されている。
【００６４】
これにより、修正後のセルレイアウトから配線禁止領域を設定すると、図５で示した配線禁止領域２１と異なり、図１８に示す配線禁止領域９２のような形状となる。この配線禁止領域９２は、配線禁止領域２１に比べて右側の凸部がない。つまり、図１８に示す配線禁止領域９２は、配線禁止領域２１小さくなりセル間配線の配置の自由度が増すことになる。
【００６５】
以上のように、本実施の形態に記載のレイアウトモデル検証装置８１は、特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線発生処理部８２と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出処理部８３と、デザインルール違反検出処理部８３によりデザインルール違反とされた仮想配線をエラー情報として生成するエラー出力処理部８５とを備えるので、自動レイアウト装置のデザインルール違反を回避するための有用なエラーレポート８６が得られ、このエラーレポート８６に基づいて配線禁止領域の情報の追加かセルレイアウトの修正かを選択することができる。この選択により、実施の形態１などに場合に比べセル間配線の配置の自由度が増し、半導体装置の集積度も向上する。
【００６６】
本実施の形態において、セルレイアウトを検証するレイアウトモデル検証装置８１が自動レイアウト装置内に設けている場合、自動レイアウト装置はレイアウトモデル検証装置８１をさらに備え、レイアウトモデル検証装置８１が、セルレイアウト上に仮想配線を生成する仮想配線発生処理部８２と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出処理部８３と、デザインルール違反検出処理部８３によりデザインルール違反とされた仮想配線をエラー情報として生成するエラー出力処理部８５とを備え、エラー情報に基づいてレイアウトモデルに配線禁止領域の情報の追加及びエラー情報に基づいてレイアウトモデルの生成前のセルレイアウトを修正のいずれか一方を行うので、実施の形態１などに場合に比べセル間配線の配置の自由度が増し、半導体装置の集積度も向上する。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１に係る自動レイアウト装置のブロック図である。
【図２】本発明の実施の形態１に係るセルレイアウトを示す図である。
【図３】本発明の実施の形態１に係るレイアウトモデルを示す図である。
【図４】本発明の実施の形態１に係るレイアウトモデルを示す図である。
【図５】本発明の実施の形態１に係るレイアウトモデルを示す図である。
【図６】本発明の実施の形態１に係るセルレイアウトを示す図である。
【図７】本発明の実施の形態１に係るセルレイアウトを示す図である。
【図８】本発明の実施の形態２に係るレイアウトモデル生成装置及び自動レイアウト装置のブロック図である。
【図９】本発明の実施の形態２に係るセルレイアウトを示す図である。
【図１０】本発明の実施の形態２に係るセルレイアウトを示す図である。
【図１１】本発明の実施の形態２に係るセルレイアウトを示す図である。
【図１２】本発明の実施の形態２に係るセルレイアウトを示す図である。
【図１３】本発明の実施の形態２に係るセルレイアウトを示す図である。
【図１４】本発明の実施の形態２に係るレイアウトモデルを示す図である。
【図１５】本発明の実施の形態３に係るレイアウトモデル生成装置及び自動レイアウト装置のブロック図である。
【図１６】本発明の実施の形態４に係るレイアウトモデル検証装置のブロック図である。
【図１７】本発明の実施の形態４に係るセルレイアウトを示す図である。
【図１８】本発明の実施の形態４に係るレイアウトモデルを示す図である。
【符号の説明】
【００６８】
１，４９，６４  自動レイアウト装置、２，４８，６３，７１，８０  レイアウトモデル、３  配置処理装置、４  配線処理装置、５，６，５１，９１  入出力端子、７，８  電源配線、９，５２  内部配線、１０，１１  拡散層、１２，１３  ゲート配線、１４，３４  コンタクトホール、１５  格子点、１６，１９  セル間配線、１７  最小間隔、１８，５６  太幅配線、２０  スルーホール、２１，５８，５９，９２  配線禁止領域、２２，２３  ソース配線、２４，３０  ゲート配線、２５，３１  ｎ型拡散層、２６，３２  ｐ型拡散層、２７  配線、２８，２９  アクセス箇所、３３，３５，３６  端子、４１，６１  セルレイアウト、４２，６２，７０  レイアウトモデル生成装置、４３，６５  仮想配線処理部、４４，６６  デザインルール違反検出部、４５，６７  配線禁止領域処理部、４６，６８，８４  判断、４７  レイアウトモデル生成部、５０，７３  レイアウト、５３  アクセス箇所、５４，５５，５７  仮想配線、７２  自動レイアウト部、８２  仮想配線発生処理部、８３  デザインルール違反検出処理部、８５  エラー出力処理部、８６  エラーレポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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