(57)【要約】      （修正有）【課題】複数チップから構成される、高速・高密度な半導体集積回路の製造コストの低減。【解決手段】本発明の半導体集積回路の工程では、配線のみの工程を施したウェハーにバンプを生成し、複数の半導体集積回路の検査済み良品ベアチップをフェースダウンで貼り付けることにより、所望の機能を実現し、ウェハー検査工程が可能となる。ウェハーは、ダイシングしてチップ化され、組立工程を経て最終製品となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線工程を終了したウェハー上に存在する各チップに対し、少なくとも２つ以上の動作の確認された半導体集積回路チップをフェースダウンで物理的且つ電気的に接続し、目的の半導体集積装置全体の動作確認及びその良品の選別を、前述のウェハー上で行う事を特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１の半導体集積回路装置の製造方法において、前述のウェハーが、配線のみで構成された半導体ウェハーである半導体集積回路装置の製造方法。
【請求項３】
請求項２の半導体集積回路装置の製造方法において、動作の確認された半導体集積回路チップを接合するためのバンプが、前述の半導体ウェハーの配線工程で形成される事を特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２の半導体集積回路装置の製造方法において製造され、半導体集積装置の外部端子に接続するためのパッドが前述の半導体ウェハーに形成されたチップ上にのみ存在することを特徴とする半導体集積回路装置。
【請求項５】
請求項２の半導体集積回路装置の製造方法において製造され、且つウェハー検査に使用するパッドＡと、物理的で電気的な接続のみに使用するパッドＢを有し、パッドＢの数がパッドＡの数より多い半導体集積回路チップを搭載した半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の半導体集積回路チップの三次元実装方式に関し、特に高速且つ高密度なチップのパッケージあるいはプリント基板への実装手法に関する。
【背景技術】
【０００２】  従来、半導体集積回路はムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなり、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になり、リークの増加・基盤ノイズ等の問題が発生する。さらにメモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェース回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場におけるライフサイクルの短命化から考えても致命的である。【０００３】  このように考えていくと、特に９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化を必要とするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップあるいは異種のチップを１つのパッケージに収納することで、上記の問題を回避しようとするＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。【０００４】  従来のＳＩＰの例を図６に示す。２つの異なる半導体集積回路チップ「２４」・「２５」を重ねてリードフレーム「２６」上にスタック配置し、それぞれのチップのボンディング・パッドから、リードフレーム「２６」へワイヤー「２８」でボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。さらに別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に半導体集積回路チップ上に、追加配線を施した後にはんだや金や銅のバンプを生成して基盤と圧着する手法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】本発明が解決しようとしている問題は、複数チップの実装を、ＳＩＰの様々な従来手法より、高速・高密度且つ低いコストで実現することである。まず、ワイヤー・ボンディングのみを使用した場合、他ピンになるとコストが上昇する。さらに外部に接続されない内部バスにも、インダクタンス及び容量の大きいワイヤーが使用されるため、高速用途への適用が非常に難しい。半導体集積回路装置のコスト低減には、バッチ処理の可能なプロセスの導入が有効であるが、従来のＳＩＰの場合では、組立工程に依存している場合が多く、バッチ処理が難しいためコストが高くなる場合が多い。また、ＣＳＰやフリップ・チップの様に半導体集積回路チップ上に、追加配線を施した後にバンプを生成する場合、それぞれのチップに対し追加工程が発生するため全体のコストが上昇する。
【課題を解決するための手段】
【０００６】  本発明では、機能を搭載する複数の半導体集積回路チップ（以降ＡＳＣと略す）群とは別に、トランジスタを含まない配線ベースチップ（以降ＷＢＣと略す）を使用する。搭載する複数のＡＳＣ群とＷＢＣは、ＷＢＣのパッド上に設けられたバンプを介して、お互いのパッドの存在する面どうしが接合される。【０００７】  本発明の半導体集積回路装置の設計工程並びに製造工程を、図１を用いて説明する。まず設計工程では、目的の機能を効率的に複数のＡＳＣに分割する必要がある。まず既開発チップの有効利用、並びに特定機能のベアチップの入手可能性を検討する。ＡＳＣ分割を検討しながら、ＷＢＣ上でのフロアプラン並びにシステム全体のタイミング制約を定義する。この制約を設計が必要な各ＡＳＣ、並びにＷＢＣの固有のタイミング制約に分割し、詳細設計を行う。全体の詳細設計が完了後、開発する機能全体の正当性のシミュレーションを行う。正当性が検証されると、フォトマスクが作成され、製造工程が開始される。まず、開発が必要な各ＡＳＣは拡散工程（素子の形成）・配線工程を経て、ウェハー検査行いダイシングし良品チップのみを入庫する。既存チップは在庫を確認するか、入手ルートを確認し必要数量を確保できることを確認する。これと同時にＷＢＣの配線工程を開始する。ＷＢＣは、搭載する各ＡＳＣと比べると比較的安定したプロセスで製造され、且つ配線工程のみであるので高い歩留まりを実現する事が容易である。基本のメタライズが完了するとバンプを形成し、検査を完了した上記の良品チップを、パッドどうし物理的・電気的に接続する。これにより、ウェハー上で半導体集積回路装置全体の機能を確認することができる。ダイシング後良品チップのみを組立工程に送り、最終選別をして入庫・出荷する。図２は本発明の半導体集積回路装置の途中工程を示す。これは配線工程を終了したウェハー「１」上のＷＢＣ「２」に、検査済みのＡＳＣ「４」・「５」・「６」をフェースダウンに配置・接合した状態を示している。
【発明の効果】
【０００８】  本発明の効果として、以下の６つが挙げられる。１：ＷＢＣの歩留りが高く、貼り付けるＡＳＣも検査済みの良品であるため、不良部材混入が低い。さらにウェハーでの検査が可能なので、不良品を組立工程に進めることが無い。２：ＡＳＣに対して、それぞれ最適な製造プロセスを選択することができる。３：バンプは、ＷＢＣ上で複数ＡＳＣ分一括形成ができる。４：既設計のチップの再利用あるいは流通しているベアチップの購入が可能であり、派生品の展開を考慮した設計プラットフォームの構築が容易。５：ウェハー上へのＡＳＣの貼り付け以外は、ほとんど既存の設計システ厶及び製造システムが利用可能であり、新規の投資が少ない。６：内部配線ではすべてバンプを使用するため高速の多ビットバスが使用可能である。
【発明を実施するための最良の形態】
【０００９】  本発明を実施するための最良の形態は、今までＳＩＰでは実現できなかった高速の多ビットのバスを内部に含む画像処理等のアプリケーションである。バスの転送速度を上げるため、ＳＯＣでは１０００本以上の高速バスを形成する場合もあり、ＳＩＰへの以降が困難な理由とされた。本発明では内部信号にバンプを使用するため、通常のワイヤー・ボンディングに比べ、インダクタンスを１０分の１に抑えることができる。しかしこのようにピン数の多いＡＳＣは、テスター上で試験するのが困難である。そのため、図５に示すように、ウェハー検査で使用するパッドと貼付に使用するパッドを別にし、ウェハー検査では端子数を圧縮して検査すればよい。またこのようなアプリケーションでは、熱の発生並びに局部的な温度の上昇等の問題があるが、実施例２で示すように、本発明における構造は冷却に対して適している。このように、今までＳＯＣしか考えられなかったアプリケーションに本発明を実施することが最良形態となる。
【実施例１】
【００１０】  本発明の実施例１を、図３を用いて説明する。図３は本発明を使用した半導体集積回路装置の断面図である。２層の金属配線層のみからなるＷＢＣ「７」の上に、５層の金属配線からなるＡＳＣ「８」と３層の金属配線からなるＡＳＣ「９」が、フェースダウンでバンプ「１０」を介して電気的かつ物理的に接続されている。このように、本発明を利用するとチップ全体から見て、部分的に最適の配線層数が利用できる。さらにＷＢＣ「７」上の配線は、それぞれのＡＳＣからみるとグローバルな配縁であり、電源及びクロックの配線の強化にも使用できる。この例ではチップ７リードフレーム「１２」にマウントされ、「１１」の外部接続用のパッドからボンディング・ワイヤー「１４」を介して外部リード「１３」と接続される。「１５」はボンディング後に封入されたモールド材である。
【実施例２】
【００１１】  本発明の実施例２を、図４を用いて説明する。本実施例では、ＷＢＣ「７」がフェースダウンで、リード「１７」にバンプ「１６」を介して一括接続されている。「１８」はＡＳＣに対する保護膜であり、ＡＳＣの貼付け後ウェハー上で形成される。複数チップで構成する場合、熱に対する処理は重要である。本実施例ではＷＢＣ「７」の裏面にエッチングが施され、表面積を大きくして熱抵抗を下げている。このようにＷＢＣを直接ヒートシンクとして利用する以外にＷＢＣ或いはＡＳＣ群の裏面にヒートシンクを外付けすることも可能である。
【産業上の利用可能性】
【００１２】  本発明により、複数のＡＳＣを効率的に、さらに少コストで集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体集積回路装置の製造方法における工程、並びに設計工程の流れ図である。
【図２】本発明の途中工程である、配線工程を終了したウェハー「１」上のチップ「２」に、検査済みのＡＳＣ「４」・「５」・「６」をフェースダウンに配置・接合した状態の説明図である。これによりウェハー検査が可能になり、ダイシング後、良品チップは組立工程で周囲に存在するボンディング・パッドを介して外部信号と接続される。
【図３】本発明の実施例１の説明図である。２層の金属配線層のみからなるＷＢＣ「７」の上に、ＡＳＣ「８」・「９」が、フェースダウンでバンプ「１０」を介して電気的かつ物理的に接続されている。この例ではチップ７リードフレーム「１２」にマウントされ、「１１」の外部接続用のパッドからボンディング・ワイヤー「１４」を介して外部リード「１３」と接続される。「１５」はボンディング後に封入されたモールド材である。
【図４】本発明の実施例２の説明図である。本実施例では、ＷＢＣ「７」がフェースダウンで、リード「１７」にバンプ「１６」を介して一括接続されている。さらに本実施例では熱抵抗を下げるためＷＢＣ「７」の裏面にエッチングが施され、表面積を大きくしている。
【図５】本発明に貼付使用される
【図６】従来のＳＩＰの例である。半導体チップ「２４」はリードフレーム「２６」にマウントされ、半導体チップ「２５」はチップ「２４」にマウントされる。チップ「２４」及び「２５」上のボンディング・パッドは、ワイヤー「２８」を介してリードフレーム「２６」のリード部と接続される。「２７」はモールド封入材である。
【符号の説明】
【００１４】  １：ＷＢＣを形成するウェハー。
２：ＷＢＣ
３：ＷＢＣの拡大図
４〜６：ＷＢＣにフェースダウンで実装されるＡＳＣ
７：ＷＢＣの断面
８：５層配線のＡＳＣの断面
９：３層配線のＡＳＣの断面
１０：ＷＢＣより形成されたバンプ
１１：外部端子
１２：リードフレームのＷＢＣ７をマウントする部分
１３：リードフレー厶のリード配線部分
１４：ボンディング・ワイヤー
１５：モールド封入材
１６：外部リード接続用バンプ
１７：外部リード
１８：ＡＳＣ安定固定及び保護用の形成膜或いは封入材
１９：ＡＳＣの一部
２０：ウェハー検査用パッド領域
２１：端子数圧縮回路領域
２２：貼り付け用のバンプ付パッド領域
２３：内部活性領域
２４〜２５：ＡＳＣ
２６：リードフレーム
２７：モールド封入材
２８：ボンディング・ワイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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