(57)【要約】【課題】  半導体記憶装置が適用されるシステムの性能の低下を回避する。【解決手段】  メモリセル（Ｍ０，Ｍ１）と、複数のワード線（Ｗ０，Ｗ１）における第１のワード線が選択され、それに結合された第１のメモリセルに対して読み出し又は書き込みが行われるサイクルの後半において、上記第１のワード線とは異なる第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行うための制御手段を設け、リフレッシュ動作を、情報書き込み後のビット線リカバリ時に行うことで、実効的に読み出し又は書き込みを行うことができないサイクルを無くして、メモリを用いたシステムの性能の低下を防止する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、
上記ワード線に交差するように配置された複数のビット線と、
上記ワード線と上記ビット線との交差箇所に配置された複数のメモリセルと、
上記複数のワード線における第１のワード線が選択され、それに結合された第１のメモリセルに対して読み出し又は書き込みが行われるサイクルの後半において、上記第１のワード線とは異なる第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行うための制御手段と、を含み、
上記メモリセルは、ゲート電極とドレイン電極とが互いにクロスカップル接続された２個の駆動トランジスタによって形成された増幅部と、
上記ワード線の選択信号に応じて上記増幅部と上記ビット線とを結合するための選択トランジスタによって形成されたスイッチ部と、を含み、
上記駆動トランジスタ及び上記選択トランジスタは、一方がｎチャネル型トランジスタとされ、他方がｐチャネル型トランジスタとされたことを特徴とする半導体記憶装置。
【請求項２】
リカバリ時にオンされ、読み出し又は書き込み時にオフされるプリチャージトランジスタが上記ビット線に接続されて成る請求項１項記載の半導体記憶装置。
【請求項３】
上記リフレッシュ時には、上記プリチャージトランジスタと、リフレッシュが行われるメモリセルにおける選択トランジスタとがオンされる請求項２記載の半導体記憶装置。
【請求項４】
複数のワード線と、
上記ワード線に交差するように配置された複数のビット線と、
上記ワード線と上記ビット線との交差箇所に配置された複数のメモリセルと、
上記複数のワード線における第１のワード線が選択され、それに結合された第１のメモリセルに対して読み出し又は書き込みが行われるサイクルの後半、又は他のサイクルにおいて、上記第１のワード線とは異なる第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行うための制御手段と、を含み、
上記メモリセルは、ゲート電極とドレイン電極とが互いにクロスカップル接続された２個の駆動トランジスタによって形成された増幅部と、
上記ワード線の選択信号に応じて上記増幅部と上記ビット線とを結合するための選択トランジスタによって形成されたスイッチ部と、を含み、
さらに、リカバリ時にオンされ、読み出し又は書き込み時にオフされるプリチャージトランジスタが上記ビット線に接続され、
上記プリチャージトランジスタにおけるゲート幅とゲート長との比は、上記駆動トランジスタ又は上記選択トランジスタにおけるゲート幅とゲート長の比より大きく設定されて成ることを特徴とする半導体記憶装置。
【請求項５】
上記ビット線に接続され、上記書き込み時にオンされる書き込みトランジスタを含む請求項４記載の半導体記憶装置。
【請求項６】
上記書き込みトランジスタにおけるゲート幅とゲート長との比は、上記駆動トランジスタ又は上記選択トランジスタにおけるゲート幅とゲート長のと比より大きく設定された請求項５記載の半導体記憶装置。
【請求項７】
上記駆動トランジスタ及び上記選択トランジスタは何れもｎチャネル型ＭＯＳトランジスタ、又は何れもｐチャネル型ＭＯＳトランジスタとされた請求項４乃至６の何れか１項記載の半導体記憶装置。
【請求項８】
上記駆動トランジスタ及び上記選択トランジスタは、一方がｎチャネル型ＭＯＳトランジスタとされ、他方がｐチャネル型ＭＯＳトランジスタとされた請求項４乃至６の何れか１項記載の半導体記憶装置。
【請求項９】
上記駆動トランジスタ及び上記選択トランジスタは何れもバルク構造とされた請求項７又は８記載の半導体記憶装置。
【請求項１０】
上記駆動トランジスタはバルク構造とされ、上記選択トランジスタは上記駆動トランジスタに積層された縦型構造とされた請求項７又は８記載の半導体記憶装置。
【請求項１１】
上記選択トランジスタはバルク構造とされ、上記駆動トランジスタは上記選択トランジスタに積層された縦型構造とされた請求項７又は８記載の半導体記憶装置。
【請求項１２】
複数のワード線と、
上記ワード線に交差するように配置された複数のビット線と、
上記ワード線と上記ビット線との交差箇所に配置された複数のメモリセルと、
上記ビット線を模擬したダミービット線と、を含み、
上記複数のワード線における第１のワード線が選択され、それに結合された第１のメモリセルに対して読み出し又は書き込みが行われるサイクルの後半において、上記第１のワード線とは異なる第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行うための制御手段と、を含み、
上記メモリセルは、ゲート電極とドレイン電極とが互いにクロスカップル接続された２個の駆動トランジスタによって形成された増幅部と、
上記ワード線の選択信号に応じて上記増幅部と上記ビット線とを結合するための選択トランジスタによって形成されたスイッチ部と、を含み、
上記制御手段は、上記ダミービット線のレベルに基づいて、上記リフレッシュ開始タイミングを制御することを特徴とする半導体記憶装置。
【請求項１３】
上記ダミービット線の隣には、上記ビット線又は上記ビット線の形状を模擬したダミービット線が配置されて成る請求項１２記載の半導体記憶装置。
【請求項１４】
上記駆動トランジスタは、ソース電極とゲート電極との対向面積よりも、ドレイン電極とゲート電極との対向面積が大きくされて成る請求項１１記載の半導体記憶装置。
【請求項１５】
上記駆動トランジスタのドレイン電極とゲート電極とが対向することで容量が形成され、この容量を形成する電極は、半導体基板に対して交差する方向に形成された請求項１１記載の半導体記憶装置。
【請求項１６】
上記制御手段は、上記第２のワード線を複数本同時に選択することにより、それに対応するメモリセルのリフレッシュを行う請求項１乃至１５の何れか１項記載の半導体記憶装置。
【請求項１７】
上記制御手段は、クロック信号を分周する分周器と、
上記分周器の出力信号に同期して選択信号をシフトするシフトレジスタと、を含み
上記シフトレジスタの出力情報に基づいて上記第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行う請求項１乃至１５の何れか１項記載の半導体記憶装置。
【請求項１８】
上記メモリセルには、それを構成するトランジスタのしきい値電圧の２倍以上の電源電圧が供給される請求項７記載の半導体記憶装置。
【請求項１９】
上記メモリセルには、１．５Ｖ以下の電源電圧が供給される請求項１乃至３、又は請求項８の何れか１項記載の半導体記憶装置。
【請求項２０】
上記リフレッシュのサイクルは、上記読み出し又は書き込みのサイクルよりも大きくなるように設定された請求項１乃至１９の何れか１項記載の半導体記憶装置。
【請求項２１】
エラーチェックを行うためのパリティ情報を発生可能な入力回路と、
読み出しデータと上記パリティ情報とに基づいて上記読み出しデータのエラーを訂正可能な出力回路と、を含む請求項１乃至２０の何れか１項記載の半導体記憶装置。
【請求項２２】
複数のワード線と、
上記ワード線に交差するように配置された複数のビット線と、
上記ワード線と上記ビット線との交差箇所に配置された複数のメモリセルと、を含み、
上記メモリセルは、ゲート電極とドレイン電極とが互いにクロスカップル接続された２個の駆動トランジスタによって形成された増幅部と、
上記ワード線の選択信号に応じて上記増幅部と上記ビット線とを結合するための選択トランジスタによって形成されたスイッチ部と、を含み、
上記選択トランジスタはバルク構造とされ、上記駆動トランジスタは上記選択トランジスタに積層された縦型構造とされたことを特徴とする半導体記憶装置。
【請求項２３】
上記駆動トランジスタは、ソース電極とゲート電極との対向面積よりも、ドレイン電極とゲート電極との対向面積が大きくされて成る請求項２２記載の半導体記憶装置。
【請求項２４】
上記駆動トランジスタのドレイン電極とゲート電極とが対向することで容量が形成され、この容量を形成する電極は、半導体基板に対して交差する方向に形成された請求項２２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に高集積化と高速化を両立するのに好適な回路技術に関するものである。
【背景技術】
【０００２】
半導体記憶装置には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、擬似的ＳＲＡＭが含まれる。ＤＲＡＭは、揮発性のダイナミックメモリセルアーキテクチャを使用して設計され、各セルは単一のトランジスタ及びキャパシタを有する。ＤＲＡＭは、電源電圧が遮断されることで記憶内容が喪失されることから揮発性であり、しかもキャパシタ内に常に電荷を維持するために周期的にリフレッシュしなければならない。ＳＲＡＭは、揮発性のスタティックメモリセルアーキテクチャを使用して検査される。このＳＲＡＭは、メモリセルの内容をリフレッシュさせる必要は無く、しかも、メモリの内容は電源が供給される限り、長期に亘って維持される。擬似的ＳＲＡＭは、ＤＲＡＭのように揮発性のダイナミックメモリアーキテクチャであり、それは単一のトランジスタ及び単一のキャパシタメモリセルアーキテクチャが使用され、周期的にリフレッシュしなければならない。
【０００３】
擬似的ＳＲＡＭの一例として、データ線対のプリチャージレベル期間中において、ワード線にリフレッシュパルスを供給させることにより、リフレッシュ動作を行う擬似的４トランジスタメモリセルを含んで成るものが知られている（例えば特許文献１参照）。
【０００４】
また、一対のビット線に接続されるセンスアンプが作動（又はビットをプリチャージ）しているとき、アクセストランジスタを僅かにオンさせることにより読み出し・書き込み中に隠蔽される再書き込みサイクルを有する擬似ＳＲＡＭが知られている（例えば特許文献２参照）。
【０００５】
【特許文献１】特表平１０−５０１３６３（図３）号公報
【０００６】
【特許文献２】特開２００１−２０２７７５（図１、第２０段落）号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記ＤＲＡＭでは、メモリセル内の記憶ノードの電圧がリーク電流等で低下して、情報破壊が起こるのを防止するために、全てのワード線を順次選択し続け、全てのメモリセルをリフレッシュする必要がある。このため、リフレッシュを行っているサイクルには、読み出し又は書き込みを行うことができず、そのようなＤＲＡＭを用いたシステムの性能を低下させてしまう。
【０００８】
特許文献１においては、データ線のプリチャージレベルの期間中において、ワード線にリフレッシュパルスを供給することによりリフレッシュを行うようにしており、メモリセルへのアクセス遅延を起こすことなく、メモリセルのリフレッシュが可能となるものの、擬似的４トランジスタメモリセルを構成するトランジスタは全てｎチャネル型ＭＯＳトランジスタであり、導電性が異なるＭＯＳトランジスタを適用することについては考慮されていない。
【０００９】
特許文献２においては、ビット線の電位を電源電圧ＶｄｄよりもΔＶだけ上昇させることで、１列同時にリフレッシュすることが記載されているが、このようにビット線の電位をΔＶだけ上昇させるのはリカバリとは異なるため、リカバリ時にリフレッシュが行われているわけではない。
【００１０】
本発明の目的は、半導体記憶装置が適用されるシステムの性能の低下を回避するための技術を提供することにある。
【００１１】
本発明の別の目的は、リフレッシュを行うために、１サイクルを全て使わないようにし、実効的に読み出し又は書き込みを行うことができないサイクルを無くすことにより、半導体記憶装置が適用されるシステムの性能の低下を回避するための技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、リフレッシュ動作を情報読み出し後又は情報書き込み後のビット線リカバリ時に行うことで、リフレッシュを行うために１サイクルを全て使わないようにし、実効的に読み出し又は書き込みを行うことができないサイクルを無くして、メモリを用いたシステムの性能の低下を防止するため、複数のメモリセルと、複数のワード線における第１のワード線が選択され、それに結合された第１のメモリセルに対して読み出し又は書き込みが行われるサイクルの後半において、上記第１のワード線とは異なる第２のワード線を選択することにより、それに対応するメモリセルのリフレッシュを行うための制御手段とを設ける。このとき、上記メモリセルは、ゲート電極とドレイン電極とが互いにクロスカップル接続された２個の駆動トランジスタによって形成された増幅部と、上記ワード線の選択信号に応じて上記増幅部と上記ビット線とを結合するための選択トランジスタによって形成されたスイッチ部とを含んで構成する。また、メモリセルを構成する選択ＭＯＳトランジスタをｎチャネル型ＭＯＳトランジスタとした場合には、メモリセルからの出力電圧がｎチャネル型ＭＯＳトランジスタのしきい値分だけ低下されてしまうが、メモリセルにおいて、駆動ＭＯＳトランジスタをｎチャネル型とし、選択ＭＯＳトランジスタをｐチャネル型とした場合には、上記ｎチャネル型ＭＯＳトランジスタのしきい値分の電圧低下がない点で有利とされる。
【００１５】
リカバリ時にオンされ、読み出し又は書き込み時にオフされるプリチャージトランジスタを設けることができ、リフレッシュ時には、上記プリチャージトランジスタと、リフレッシュが行われるメモリセルにおける選択トランジスタとがオンされる。
【００１６】
十分なプリチャージ電流を供給することによって、ビット線のプリチャージを速やかに行うには、上記プリチャージトランジスタにおけるゲート幅とゲート長との比は、上記駆動トランジスタ又は上記選択トランジスタにおけるゲート幅とゲート長の比より大きく設定すると良い。
【００１７】
上記ビット線に接続され、上記書き込み時にオンされる書き込みトランジスタを設けることができる。
【００１８】
コモン線に十分な書き込み電流を供給することによってデータ書き込みを速やかに行うには、上記書き込みトランジスタにおけるゲート幅とゲート長との比は、上記駆動トランジスタ又は上記選択トランジスタにおけるゲート幅とゲート長との比より大きく設定すると良い。
【００１９】
駆動トランジスタや選択トランジスタの双方をバルク構造とすることができるが、メモリセルの占有面積を小さくするには、駆動トランジスタをバルク構造とし、上記選択トランジスタは、上記駆動トランジスタの上に積層された縦型構造とするのが良い。
【００２０】
リフレッシュ動作による誤書き込みを排除するには、ビット線を模擬したダミービット線ＤＢＡ０，ＤＢＢ０等を設け、このダミービット線のレベルに基づいて上記リフレッシュ開始タイミングや制御することにより、ビット線のレベルが、ある程度高くなった後にリフレッシュ動作を開始するようにすると良い。このとき、上記ダミービット線の隣には、上記ビット線又は上記ビット線の形状を模擬したダミービット線を配置することができる。
【００２１】
駆動トランジスタのソース電極とゲート電極とで形成される容量よりも、上記駆動トランジスタのドレイン電極とゲート電極とで形成される容量（ＣＭＣ）を大きくして、より大きな電荷を蓄積可能にするには、上記駆動トランジスタにおけるソース電極とゲート電極との対向面積よりも、ドレイン電極とゲート電極との対向面積が大きくなるように形成すると良い。このとき、上記駆動トランジスタのドレイン電極とゲート電極とが半導体基板に対して交差する構造とされることにより、容量値を大きくするために上記電極の面積を増加しても、メモリセルの面積増加を伴わずに済む。
【００２２】
消費電力を低減するには、複数のワード線を同時に選択することにより、それに対応するメモリセルのリフレッシュサイクルを長くすると良い。
【００２３】
半導体集積回路の面積の低減や消費電力の低減を図るには、クロック信号を分周する分周器と、上記分周器の出力信号に同期して選択信号をシフトするシフトレジスタとを含んで上記制御手段を形成すると良い。かかる場合には、リフレッシュアドレス発生回路や、リフレッシュアドレスデコーダが不要とされるので、その分、半導体集積回路の面積の低減や消費電力の低減を図ることができる。
【００２４】
上記メモリセルが増幅機能を持たなくなり、記憶ノードが初期の電圧に再生されなくなってしまうような状態を回避するには、上記メモリセルには、それを構成するトランジスタのしきい値電圧の２倍以上の電源電圧を供給すると良い。
【００２５】
消費電力の低減を図るには、セル内の記憶ノードの電圧がリーク電流等で低下する時間が、読み出しや書き込みを行うサイクル時間に比較して十分大きいことを考慮して、リフレッシュサイクルを、読み出しや書き込みサイクルより長くすると良い。
【００２６】
読み出しデータの信頼性の向上を図るには、エラーチェックを行うためのパリティ情報を発生可能な入力回路と、読み出しデータと上記パリティ情報とに基づいて上記読み出しデータのエラーを訂正可能な出力回路とを設けると良い。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２８】
すなわち、半導体記憶装置が適用されるシステムの性能の低下を回避することができる。また、リフレッシュを行うために、１サイクルを全て使わないようにし、実効的に読み出し又は書き込みを行うことができないサイクルを無くすことにより、半導体記憶装置が適用されるシステムの性能の低下を回避することができる。
【発明を実施するための最良の形態】
【００２９】
図１０には、本発明に係る半導体記憶装置の一例である擬似ＳＲＡＭが示される。
【００３０】
図１０に示される擬似ＳＲＡＭ１００は、入力された行アドレスをデコードするための行アドレスデコーダＸＤＥＣと、リフレッシュアドレスを発生するためのリフレッシュアドレス発生回路ＲＡＧと、リフレッシュアドレスをデコードするためのリフレッシュアドレスデコーダＸＲＤＥＣ、行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバＸＤＲと、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイＭＣＡと、列アドレスＹＡＤＲをデコードするための列アドレスデコーダＹＤＥＣと、列アドレスデコーダＹＤＥＣのデコード出力に基づいてデータ線を選択的にコモンデータ線に結合するための列選択回路ＹＳＷと、メモリ制御信号ＣＴＲＬに基づいてデータ入力信号ＤＩＮを選択セルへ書き込んだり、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するためのデータ入出力回路ＤＩＯとを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記ワード線ドライバＸＤＲは、リフレッシュアドレスに対応するワード線にも選択パルス電圧を印加するよう構成されている。ここで、上記リフレッシュアドレス発生回路が、本発明における制御手段の一例とされる。
【００３１】
図１１は、図１０に示されるリフレッシュアドレス発生回路ＲＡＧの構成例が示される。図１１においてＣＫはクロック信号、ＸＡＤＲは行アドレス信号、ＸＲＡＤＲはリフレッシュアドレス信号、ＣＫＢＲはリフレッシュアドレス用クロック信号である。また、ＤＩＶは分周器、ＣＮＴＲはカウンタ、ＣＭＰはアドレス比較回路、ＣＫＢＲＧはリフレッシュアドレス用クロック信号発生回路である。
【００３２】
分周器ＤＩＶはクロック信号ＣＫを分周し、リフレッシュを行う周波数を決定する。セル内の記憶ノードの電圧がリーク電流等で低下する時間は、読み出しや書き込みを行うサイクル時間に比較して十分大きいので、リフレッシュサイクルを、読み出しや書き込みサイクルより長くすることにより、消費電力を著しく低減できる。
【００３３】
カウンタＣＮＴＲは分周器ＤＩＶの出力信号を取り込み、全てのワード線を順次選択し続けるためのリフレッシュアドレスを発生する。リフレッシュアドレス用クロック信号発生回路ＣＫＢＲＧは、リフレッシュを行うワード線に、メモリセルからの情報読み出しの直後、又はメモリセルへの情報書き込みの直後のビット線リカバリ時に選択パルス電圧が印加されるように、分周器ＤＩＶの出力信号から、適当な遅延と適当なパルス幅を有するリフレッシュアドレス用クロック信号ＣＫＢＲを発生する。アドレス比較回路ＣＭＰは、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスとを比較し、それらが一致する場合にはリフレッシュを行う必要がないので、リフレッシュアドレス用クロック信号ＣＫＢＲの出力を禁止するように動作する。
【００３４】
図１２には、図１１おけるリフレッシュアドレス発生回路における主要部の動作波形が示される。図１２において、ＣＫはクロック信号を示している。また、ＸＡＤＲは行アドレス信号を示しており、波形内に示してある数値は、対応するワード線の番号を示している。すなわち、波形内の数値が０の場合は、ＸＡＤＲはワード線０を選択する信号であることを示している。また、ＤＩＶ＿ＯＵＴは分周器ＤＩＶの出力信号であり、本例では、クロック信号ＣＫを４分周している。すなわち、本例では、リフレッシュを行う周波数をクロックＣＫの周波数の１／４に設定している（実際、リフレッシュを行う周波数は、クロックＣＫの周波数より数桁小さいのが普通であるが、ここでは説明の便宜上、１／４にしている）。ＸＲＡＤＲは分周器の出力信号ＤＩＶ＿ＯＵＴに基づいてカウンタＣＮＴＲによって発生されるリフレッシュアドレス信号であり、ＸＡＤＲと同様、波形内に示してある数値は、対応するワード線の番号を示している。また、ＣＭＰ＿ＯＵＴはアドレス比較回路ＣＭＰの出力波形であり、本例では、アドレスＸＡＤＲとリフレッシュアドレスＸＲＡＤＲが一致するとＣＭＰ＿ＯＵＴは“Ｌ”レベル（ローレベルを意味する）になる。ＣＫＢＲＧ＿ＯＵＴは、リフレッシュアドレス用クロック信号発生回路ＣＫＢＲＧの出力波形であり、リフレッシュを行うワード線に、メモリセルからの情報読み出しの直後、又はメモリセルへの情報書き込みの直後のビット線リカバリ時に選択パルス電圧が印加されるように、分周器の出力信号ＤＩＶ＿ＯＵＴに対して、適当な遅延と適当なパルス幅を有する信号となっている。ＣＫＢＲは、実際のリフレッシュアドレス用クロック信号であり、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスが一致する場合にはリフレッシュを行う必要がないので、ＣＫＢＲＧ＿ＯＵＴとＣＭＰ＿ＯＵＴとで論理演算を行い、ＣＭＰ＿ＯＵＴが“Ｈ”レベル（ハイレベルを意味する）のときのみクロック信号を発生する。また、Ｗ０〜Ｗ３はワード線Ｗ０〜Ｗ３の選択信号であり、アドレス信号ＸＡＤＲに対応して各クロックサイクルの前半においてワード線Ｗ０〜Ｗ３のうち１つが選択されている。また、これと並行して、リフレッシュアドレスＸＲＡＤＲとリフレッシュアドレス用クロック信号ＣＫＢＲに対応して、アドレスＸＡＤＲとリフレッシュアドレスＸＲＡＤＲが一致しない場合には、４クロックサイクル毎に、クロックサイクルの後半においてワード線Ｗ０〜Ｗ３のうち１つが選択されている。
【００３５】
このように、リフレッシュを行うために１サイクルを全て使わないようにし、実効的に読み出し又は書き込みを行うことができないサイクルを無くすことにより、メモリを用いたシステムの性能の低下を防止することができる。
【００３６】
次に、各部の詳細な構成について説明する。
【００３７】
図１３には、図１１における分周器ＤＩＶの構成例が示される。
【００３８】
ここで、ＩＮはクロック入力信号であり、ＯＵＴは分周信号出力である。本例では４個のスレーブ・マスタ型のラッチ回路１３−０〜１３−３を直列に接続することで、１６分周器（２の４乗分周）を構成している。スレーブマスタ型のラッチ回路１３−０〜１３−３は互いに同一の構成例とされ、そのうちの一つについての構成例が示されるように、６個のインバータ１３３〜１３８と、２個のＣＭＯＳトランスファゲート１３１，１３２とが結合されて成る。本回路では、入力インバータＩＮＶ１の個数及び各ラッチ回路の初期設定信号Ｓ０〜Ｓ３とＭ０〜Ｍ３のレベルを適当に設定することで、上記入力信号の任意の切り換わりタイミングと同期した分周信号を発生することができる。
【００３９】
図１４には、図１１におけるカウンタＣＮＴＲの構成例が示される。
【００４０】
ここで、ＩＮは図１３の分周器ＤＩＶから出力される分周信号であり、Ｑ０〜Ｑ３はカウント信号出力である。本例では４個のスレーブ・マスタ型のラッチ回路１４−０〜１４−３を直列に接続することで、４ビットすなわちモジュロ１６（２の４乗）の２進カウンタを構成している。４個のスレーブ・マスタ型ラッチ回路１４−０〜１４−３は互いに同一構成とされ、そのうちの一つについての構成が示されるように、６個のインバータ１４３〜１４８と、２個のＣＭＯＳトランスファゲート１４１，１４２とが結合されて成る。本回路では、入力インバータＩＮＶ２の個数及び各ラッチ回路の初期設定信号Ｓ０〜Ｓ３とＭ０〜Ｍ３のレベルを適当に設定することで、カウンタの初期値を設定することができる。
【００４１】
図１５には、図１１におけるアドレス比較回路ＣＭＰの構成例が示される。特に制限されないが、Ｘ０〜Ｘ３は外部から入力される情報読み出し又は情報書き込みを行うアドレスであり、Ｑ０〜Ｑ３は上記カウンタＣＮＴＲから出力されるカウント信号、すなわちリフレッシュアドレスである。また、ＸＯＲは入力されたアドレス信号とカウント信号ＸＲ０〜ＸＲ８との排他的論理和を演算するゲートであり、その演算結果は、後段のインバータＩＮＶ３及びナンドゲート１５１に伝達され、このナンドゲート１５１からアドレス比較結果が出力端子ＯＵＴから出力される。
【００４２】
図１６には、図１１におけるリフレッシュアドレス用クロック信号発生回路ＣＫＢＲＧの構成例が示される。
【００４３】
ここで、ＩＮは上記分周器ＤＩＶから出力される分周信号であり、ＯＵＴはリフレッシュアドレス用クロック信号である。ＶＤＬ１はクロック信号のパルス幅を調整する可変遅延回路であり、ＶＤＬ２はクロック信号の遅延時間を調整する可変遅延回路である。可変遅延回路ＶＤＬ１の遅延時間によって決定されるパルス幅の信号が、ナンドゲート１６１によって得られ、それが、後段の可変遅延回路ＶＤＬ２で遅延されてから後段のインバータ１６２を介して出力される。
【００４４】
図１７には、図１０における行アドレスデコーダＸＤＥＣ、リフレッシュアドレスデコーダＸＲＤＥＣ、及びワード線ドライバＸＤＲ部分の構成例が示される。  図１７において、Ｘ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲは、行アドレス入力回路であり、Ｘ０〜Ｘ８は行アドレス信号、ＣＫＢはアドレス信号を取り込むタイミングを決めるクロック信号である。Ｘ−ＰＲＥ−ＤＥＣＯＤＥＲは行アドレスプリデコーダ、Ｘ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲは行アドレスメインデコーダ／ワード線ドライバである。また、ＲＡＧはフレッシュアドレス発生回路である。ＸＲ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲはリフレッシュアドレス入力回路であり、ＸＲ０〜ＸＲ８はリフレッシュアドレス信号、ＣＫＢＲはリフレッシュアドレス用クロック信号である。ＸＲ−ＰＲＥ−ＤＥＣＯＤＥＲはリフレッシュアドレスプリデコーダ、ＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲはリフレッシュアドレスメインデコーダ／ワード線ドライバである。ＧＷは、ノアゲートであり、このノアゲートＧＷは、行アドレス信号又はリフレッシュアドレス信号のどちらか一方で選択されたワード線に、選択パルス電圧を印加するように動作する。
【００４５】
図１８には、図１０における列アドレスデコーダＹＤＥＣの構成例が示される。図１８に示されるように列アドレスデコーダＹＤＥＣは、特に制限されないが、列アドレス信号Ｙ０〜Ｙ３を取り込むための列アドレス入力回路Ｙ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲと、この列アドレス入力回路Ｙ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲの後段に配置された列アドレスデコード線ＹＢと、この列アドレスデコード線ＹＢを介して取り込まれた信号をプリデコードするための列アドレスプリデコーダＹ−ＰＲＥ−ＤＥＣＯＤＥＲと、この列アドレスプリデコーダＹ−ＰＲＥ−ＤＥＣＯＤＥＲの後段に配置された列アドレスデコード線ＹＰＤと、この列アドレスデコード線ＹＰＤを介して取り込まれた信号をデコードし、それに基づいて列選択回路を駆動可能な列アドレスメインデコーダ／列選択回路ドライバＹ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲとを含んで成る。
【００４６】
図１９には、図１０におけるデータ入出力回路ＤＩＯの構成例が示される。
【００４７】
図１９に示されるようにデータ入出力回路ＤＩＯは、コモンデータ線ＣＤＡ，ＣＤＢプリチャージ及びイコライズを行うためのコモンデータ線プリチャージ回路ＣＤＥと、リードライト制御信号ＷＥ０〜ＷＥ３５に基づいて入力データＤＩ０〜ＤＩ３５をメモリセルに書き込むための書き込み回路ＷＲＩＴＥ−ＡＭＰと、リードライト制御信号ＷＥ０〜ＷＥ３５に基づいてコモンデータ線ＣＤＡ，ＣＤＢの信号を増幅するためのセンスアンプＳＥＮＳＥ−ＡＭＰと、このセンスアンプＳＥＮＳＥ−ＡＭＰで増幅された信号を読み出しデータＤＱ０〜ＤＱ３５として外部出力するためのデータ出力回路ＤＡＴＡ  ＯＵＴＰＵＴ  ＣＩＲＣＵＩＴとを含んで成る。書き込み回路ＷＲＩＴＥ−ＡＭＰは、対応するリードライト制御信号ＷＥ０〜ＷＥ３５が“Ｈ”レベルされることで活性化される。センスアンプＳＥＮＳＥ−ＡＭＰやデータ出力回路ＤＡＴＡ  ＯＵＴＰＵＴ  ＣＩＲＣＵＩＴは、リードライト制御信号ＷＥ０〜ＷＥ３５が“Ｌ”レベルにされてリード動作が指示された場合に動作される。コモンデータ線プリチャージ回路ＣＤＥ、書き込み回路ＷＲＩＴＥ−ＡＭＰ、及びセンスアンプＳＥＮＳＥ−ＡＭＰは、クロック信号ＹＤに同期動作される。上記書き込み回路ＷＲＩＴＥ−ＡＭＰは、書き込みデータに基づいてコモンデータ線ＣＤＡを駆動するためのｎチャネル型ＭＯＳトランジスタＮＢＬと、書き込みデータに基づいてコモンデータ線ＣＤＢを駆動するためのｎチャネル型ＭＯＳトランジスタＮＢＲとを含む。このｎチャネル型ＭＯＳトランジスタＮＢＬ，ＮＢＲは、書き込みトランジスタとされ、十分な書き込み電流を供給することによってデータ書き込みを速やかに行う必要があることから、そのゲートサイズＷ／Ｌは３１３とされ、後述する（図２０）ように、上記駆動ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートサイズ（Ｗ／Ｌ＝４．５）や、上記選択ＭＯＳトランジスタＭＰ３，ＭＰ４のゲートサイズ（Ｗ／Ｌ＝６．８）よりも大きく設定される。
【００４８】
図４には、図１０に示される擬似ＳＲＡＭにおけるメモリセルアレイＭＣＡや列選択回路ＹＳＷにおける主要構成が示され、図５には、その動作波形が示される。
【００４９】
図４において、Ｍ０、Ｍ１はメモリセルであり、ｎチャネル型ＭＯＳトランジスタＭＮ１とＭＮ２のどちらがオンしているか、換言すると、どちらのドレインノード（記憶ノード）の電圧が高電位になっているかによって情報を保持している。本セルでは、ＭＮ１とＭＮ２でフリップフロップを構成することにより、増幅機能を持たせている。このメモリの読み出し、書き込み、リフレッシュの基本動作を図４、図５を用いて説明する。尚、ビット線ＢＡ０とＢＢ０の最大電圧は外部電源電圧Ｖｄｄに等しくてもよいし、このＶｄｄを降圧した電圧でもよいが、説明の便宜上、以下の説明ではＶｄｄとしてある。
【００５０】
先ず、メモリセル動作の前にプリチャージ動作が行われ、ビット線ＢＡ０とＢＢ０がある一定のプリチャージ電圧Ｖｐに初期設定される。このＶｐは本例ではＶｄｄに設定している。プリチャージ動作（図５の例えば時刻３〜４の間）は、Ｙ選択信号Ｙ０を“Ｌ”レベルにし、プリチャージ用ｐチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７をオンすることにより行われる。その後、Ｙ選択信号Ｙ０を“Ｈ”レベルにし、これらｐチャネル型ＭＯＳトランジスタがオフするとプリチャージ電圧Ｖｐはビット線に寄生する容量にフローティング状態で保たれる。
【００５１】
次に、例えばメモリセルＭ０の情報を読み出すには、まず、ワード線Ｗ０に選択パルス電圧を印加する（図５の時刻４〜５の間）。このときＭ０内のＭＮ１がオンしているとすると、ビット線ＢＡ０の電位は低下し、ビット線ＢＢ０の電位はＶｄｄに保たれる。このとき、Ｙ選択信号Ｙ０は“Ｈ”レベルで、Ｙスイッチ（ＹＳＡとＹＳＢ）がオンしているので、この情報電圧はＹスイッチを介してコモンデータ線ＣＤＡとＣＤＢに出力される。従って、コモンデータ線ＣＤＡとＣＤＢに接続されているセンスアンプ（図示せず）で、ＣＤＡとＣＤＢのどちらの電位が高いかを検出し、増幅することによって、読み出しは完了する。また、図５の時刻５〜６の間は、低下したビット線の電位を元に戻すためのビット線リカバリ期間であり、次の動作に対しては、上述したプリチャージ動作に相当する。尚、メモリセルＭ１からの情報読み出しは、図５の時刻６〜７の間に示したように、Ｍ０の場合と全く同様に行うことができる。
【００５２】
次に、例えばメモリセルＭ０へ情報を書き込むには、ワード線Ｗ０に選択パルス電圧を印加し（図５の時刻０〜１の間）、外部からの書き込み情報に応じてビット線ＢＡ０又はＢＢ０のどちらか一方の電位をＶｄｄから０Ｖに低下させる。この一連の動作により、Ｍ０内のｎチャネル型ＭＯＳトランジスタＭＮ１とＭＮ２のオンとオフの状態が、外部からの書き込み情報電圧で強制的に置き換えられる。また、図２の時刻１〜２の間は、低下させたビット線の電位を元に戻すためのビット線リカバリ期間であり、次の動作に対しては、上述したプリチャージ動作に相当する。尚、メモリセルＭ１への情報書き込みは、図５の時刻２〜３の間に示したように、Ｍ０の場合と全く同様に行うことができる。
【００５３】
次に、Ｍ０の情報をリフレッシュするには、例えばメモリセルＭ１からの情報読み出し（図５の時刻６〜７の間）の直後のビット線リカバリ時（図５の時刻７〜８の間）にワード線Ｗ０に選択パルス電圧を印加する。このとき、Ｙ選択信号Ｙ０は”Ｌ”レベルであるためプリチャージ用ｐチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７がオンしており、かつ、メモリセルが増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、ＭＰ５、ＭＰ６、ＭＰ７と、記憶情報に応じてＭＮ３又はＭＮ４を介して充電され、初期の電圧に再生されることになる（図中の楕円で囲んだ部分）。また、このとき、選択ワード線Ｗ０上の全ての非選択メモリセル（図示せず）についても、それぞれ情報がリフレッシュされている。すなわち、ワード線Ｗ０に選択パルス電圧が印加されたとき、全ての非選択メモリセルに対応するプリチャージ用ｐチャネル型ＭＯＳトランジスタ（図示せず）がオンしており、かつ、非選択のメモリセルも増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、プリチャージ用ｐチャネル型ＭＯＳトランジスタを介して充電され、初期の電圧に再生されている。尚、メモリセルＭ１及びワード線Ｗ１上の全ての非選択メモリセルの情報リフレッシュは、図５の時刻５〜６の間にも示したように、Ｍ０及びワード線Ｗ０上の全ての非選択メモリセルの場合と全く同様に行うことができる。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加すると、ワード線上の全てのメモリセルに対して同時にリフレッシュが行われる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
【００５４】
このようにワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまうようなことがない。従って、全てのビット線上にセンスアンプを設け、これらセンスアンプで信号電圧を増幅し、それぞれのメモリセルに再書き込みをする必要がない。すなわち読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。
【００５５】
また、リフレッシュ動作を、情報読み出し後のビット線リカバリ時に行っているため、リフレッシュを行うために１サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、本メモリが適用されたシステムの性能の低下を防止することができる。
【００５６】
図６には、図４に示される擬似ＳＲＡＭにおける別の動作波形が示される。図５では時刻４〜６の間がセルＭ０からの０情報読み出しとビット線のリカバリ及びセルＭ１のリフレッシュ動作であり、時刻６〜８の間がセルＭ１からの１情報読み出しとビット線のリカバリ及びセルＭ０のリフレッシュ動作であったのに対し、図６では時刻４〜６の間がセルＭ０への１情報書き込みとビット線のリカバリ及びセルＭ１のリフレッシュ動作であり、時刻６〜８の間がセルＭ１への０情報書き込みとビット線のリカバリ及びセルＭ０のリフレッシュ動作となる。すなわち、図５では、リフレッシュ動作を情報読み出し後のビット線リカバリ時に行っていたのに対し、図６では、リフレッシュ動作を情報書き込み後のビット線リカバリ時に行っている点のみが異なる。その他については、図５の場合と同じである。
【００５７】
図６においては、Ｍ０の情報をリフレッシュするために、例えばメモリセルＭ１への情報書き込み（図６の時刻６〜７の間）の直後のビット線リカバリ時（図５の時刻７〜８の間）にワード線Ｗ０に選択パルス電圧を印加している。このとき、Ｙ選択信号Ｙ０は”Ｌ”レベルであるためプリチャージ用ｐチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７がオンしており、かつ、メモリセルが増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、ＭＰ５、ＭＰ６、ＭＰ７と記憶情報に応じてＭＮ３又はＭＮ４を介して充電され、初期の電圧に再生されることになる（図中の楕円で囲んだ部分）。また、このとき、選択ワード線Ｗ０上の全ての非選択メモリセル（図示せず）についても、それぞれ情報がリフレッシュされている。すなわち、ワード線Ｗ０に選択パルス電圧が印加された時、全ての非選択メモリセルに対応するプリチャージ用ｐチャネル型ＭＯＳトランジスタ（図示せず）がオンしており、かつ、非選択のメモリセルも増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、プリチャージ用ｐチャネル型ＭＯＳトランジスタを介して充電され、初期の電圧に再生されている。尚、メモリセルＭ１及びワード線Ｗ１上の全ての非選択メモリセルの情報リフレッシュは、図６の時刻５〜６の間にも示したように、メモリセルＭ０への情報書き込みの直後のビット線リカバリ時に行うことができる。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加すると、ワード線上の全てのメモリセルに対して同時にリフレッシュが行われる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
【００５８】
以上述べてきたように図６に示される構成においても、ワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまうようなことがない。従って、全てのビット線上にセンスアンプを設け、これらセンスアンプで信号電圧を増幅し、それぞれのメモリセルに再書き込みをする必要がない。すなわち読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。
【００５９】
また、リフレッシュ動作を、情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために１サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
【００６０】
図１には、図１０に示される擬似ＳＲＡＭにおけるメモリセルアレイＭＣＡ及び列選択回路ＹＳＷの主要構成が示され、図７にはそのメモリセルアレイの動作波形が示される。
【００６１】
図１が図４と異なる点は、図４ではメモリセル内の記憶ノードとビット線との接続をｎチャネル型ＭＯＳトランジスタで行っていたのに対し、図１では、記憶ノードとビット線との接続をｐチャネル型ＭＯＳトランジスタで行っている点である。また、これに伴ない、図７ではワード線Ｗ０、Ｗ１の選択パルスの極性が図５の極性と逆になっている。その他については、図４と図１及び図５と図７は同じなので、以下、メモリセル内の記憶ノードとビット線とを接続するトランジスタについて説明する。
【００６２】
図４において、メモリセルＭ０の情報をリフレッシュするためには、ワード線Ｗ０に選択パルス電圧を印加する。このとき、リーク電流等で電圧が低下したセル内の記憶ノードは、ｐチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７と記憶情報に応じてｎチャネル型ＭＯＳトランジスタＭＮ３又はＭＮ４を介して充電され、初期の電圧に再生されることになる。ここで、ＭＮ３がＭＮ４がｎチャネル型ＭＯＳトランジスタの場合は、記憶ノードの電圧は厳密には、Ｖｄｄ−Ｖｔ（Ｖｔはｎチャネル型ＭＯＳトランジスタのしきい電圧）までしか充電されない。Ｖｔ＜＜Ｖｄｄの場合は特に不都合ないが、ＶｔがＶｄｄ／２程度より大きくなると不都合が発生する。例えば、Ｖｔ＞Ｖｄｄ／２の場合は、再生後の記憶ノードの電圧Ｖｍは、次式によって示される。
Ｖｍ＝Ｖｄｄ−Ｖｔ＜Ｖｄｄ／２＜Ｖｔ
【００６３】
すなわち、ＭＮ１又はＭＮ２のゲート電圧がＶｔより小さくなるため、メモリセルが増幅機能を持たなくなり、記憶ノードが初期の電圧に再生されなくなってしまう。
【００６４】
一方、メモリセルを構成するｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２のリーク電流は、前述したようにメモリセル内の記憶ノードの電圧を低下させるため、極力小さくする必要がある。もしこのリーク電流が大きいと、頻繁にリフレッシュを行う必要が発生し、メモリの消費電力を増大させてしまう。また、メモリセルを構成するｎチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４のリーク電流が大きいと、経路Ｖｄｄ−ＭＰ５−ＢＡ０−ＭＮ３−ＭＮ１−グランド又は経路Ｖｄｄ−ＭＰ６−ＢＢ０−ＭＮ４−ＭＮ２−グランドに流れるリーク電流が増加し、やはりメモリの消費電力を増大させてしまう。このため、これらｎチャネル型ＭＯＳトランジスタのしきい電圧Ｖｔはある程度大きく設定する必要がある。また、電源電圧Ｖｄｄは、ＭＯＳトランジスタの微細化と共に、年々小さくなってきている。従って、今後Ｖｔが電源電圧Ｖｄｄ／２程度より大きくなる可能性は極めて高い。例えば、Ｖｔ＝０．７５Ｖの場合は、Ｖｄｄが１．５Ｖより小さいと、この不都合を発生する。故に、メモリセルに供給される電源電圧Ｖｄｄはメモリセルを構成するトランジスタのしきい値電圧の２倍以上とするのが望ましい。
【００６５】
図１では、記憶ノードとビット線との接続をｐチャネル型ＭＯＳトランジスタで行っているので、再生後の記憶ノードの電圧Ｖｍは、Ｖｍ＝Ｖｄｄとなり、ＶｔがＶｄｄ程度より大きくなければ、上記不都合は発生しない。従って、例えばＶｄｄを１．５Ｖより小さくすることができる。
【００６６】
図８には、図１に示されるメモリ回路の別の動作波形が示される。
【００６７】
記憶ノードとビット線との接続をｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４で行っているため、それに伴ない、図８ではワード線Ｗ０、Ｗ１の選択パルスの極性が図６の極性と逆になっている。
【００６８】
ここで、上記擬似ＳＲＡＭの比較対象とされる回路として、現在最も一般的なメモリである、１個のｎチャネル型ＭＯＳトランジスタを用いた１トランジスタセルで構成されたＤＲＡＭの基本動作を図２、図３を用いて説明する。尚、データ線Ｂ０の最大電圧は外部電源電圧Ｖｄｄに等しい場合もあるし、Ｖｄｄを降圧した電圧を使う場合もあるが、説明の便宜上、以下の説明ではＶｄｄとする。
【００６９】
メモリセル動作の前にプリチャージ動作が行われ、データ線Ｂ０がある一定のプリチャージ電圧Ｖｐに初期設定される（図３の例えば時刻３．５〜４の間）。このＶｐはＶｄｄ／２に設計されるのが一般的である。このプリチャージ動作は、プリチャージ用スイッチＰＣＳＷをオンすることにより行われ、ＰＣＳＷがオフするとプリチャージ電圧Ｖｐはデータ線容量ＣＢにフローティング状態で保たれる。
【００７０】
次に、例えばメモリセルＭ０の情報を読み出すには、まず、ワード線Ｗ０に選択パルス電圧を印加する（図３の時刻４〜５．５の間）。このときＭ０内のキャパシタＣＳの情報電圧（Ｖｄｄ又は０）に応じた信号電圧Ｖｓが、プリチャージ電圧Ｖｐを基準として正負の形でデータ線Ｂ０に現れる。この信号電圧Ｖｓは、次式によって示される。
Ｖｓ＝ＣＳ／（ＣＳ＋ＣＤ）×Ｖｄｄ／２
【００７１】
一般にＣＳ＜＜ＣＤなので、Ｖｓは微小電圧であり、このＶｓはセンスアンプＳＡによって増幅される。このＳＡはプリチャージ電圧Ｖｐを基準として動作し、Ｖｓ＞ＶｐならばセンスアンプＳＡの出力はＶｄｄ、Ｖｓ＜ＶｐならばセンスアンプＳＡの出力は０となる。この増幅した情報電圧をＹスイッチ（ＹＳ）をオンにしてコモンデータ線ＣＤＡに出力することによって、読み出しは完了する。このとき、選択ワード線上の全ての非選択メモリセル（図示せず）の情報もそれぞれのデータ線に読み出され、それぞれのアンプで増幅されている。ここで注目すべき点は、ワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまう点である。すなわち、選択パルスが印加されると情報電圧はＶｄｄから２×Ｖｓに激減し、情報が破壊されたのと等しくなる。そこで、全てのデータ線上にセンスアンプを設け、これらセンスアンプで同時に信号電圧Ｖｓを増幅し、それぞれのメモリセルに再書き込みしなければならない。従って読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作が並列に行われ、その中の選択したメモリセルに対応したデータ線の情報だけが、読み出し情報として外部に取り出される。
【００７２】
次に、例えばメモリセルＭ０へ情報を書き込むには、ワード線Ｗ０に選択パルス電圧を印加し（図３の時刻０〜１．５の間）、データ線Ｂ０にＶｄｄ又は０のいずれかの情報電圧を印加する。しかし、上述したように、ワード線選択パルスを印加したことによる非選択セルの情報破壊を防止しなければならないので、書き込みに先だって読み出しが行われる。すなわち、まずＷ０上の全てのメモリセルに対して上述した読み出し動作を行い、それぞれのデータ線にセル増幅電圧を一旦保持する。その後、Ｙスイッチ（ＹＳ）をオンにして、選択したデータ線Ｂ０をコモンデータ線ＣＤＡに接続し、データ線Ｂ０上の増幅電圧を外部からの書き込み情報電圧で強制的に置き換えて、選択セルのキャパシタに入力する。このとき、他の非選択データ線の増幅電圧は、それぞれの非選択セルに同時に再書き込みされる。以上から選択セルの読み出しあるいは書き込み動作によらず、同じワード線上の非選択メモリセルでは、微小信号の読み出し、増幅、再書き込み動作が行われていることになる。
【００７３】
次に、ＤＲＡＭのリフレッシュ動作は、上述したセル読み出し動作を全てのワード線に対して順次行うことで実現できる（例えば、Ｍ０のリフレッシュは図３の時刻８〜９．５の間。Ｍ１のリフレッシュは図３の時刻１０〜１１．５の間）。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加するとワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みが行われ、そのワード線上の全てのメモリセルが同時にリフレッシュされる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
【００７４】
しかしながら、上記ＤＲＡＭでは、メモリセル内の記憶ノードの電圧がリーク電流等で低下して、情報破壊が起こるのを防止するために、全てのワード線を順次選択し続け、全てのメモリセルをリフレッシュする必要がある。このため、リフレッシュを行っているサイクルには、読み出し又は書き込みを行うことができず、このＤＲＡＭを用いたシステムの性能を低下させてしまう。
【００７５】
これに対して、上記擬似ＳＲＡＭ１００においては、読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。また、リフレッシュ動作を、情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために１サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
【００７６】
図２０には、図１０におけるメモリセルアレイＭＣＡ、及び列選択回路ＹＳＷの別の構成例が示される。
【００７７】
図２０に示されるようにメモリセルアレイＭＣＡは、複数のワード線Ｗ０〜Ｗ５１１と、それに交差するように設けられた相補ビット線ＢＡ０，ＢＢ０〜ＢＡ１５，ＢＢ１５と、上記複数のワード線Ｗ０〜Ｗ５１１と上記相補ビット線ＢＡ０，ＢＢ０〜ＢＡ１５，ＢＢ１５との交差箇所に配置された複数のメモリセルＭ００〜Ｍｍｎとを含んで成る。このメモリセルは特に制限されないが、ワード線に対応して５１２列設けられ、相補ビット線に対応して１６列設けられる。上記複数のメモリセルＭ００〜Ｍｍｎは互いに同一構成とされ、そのうちの一つであるＭ００についての構成例が代表的に示されるように、駆動ＭＯＳトランジスタＭＮ１，ＭＮ２と、選択ＭＯＳトランジスタＭＰ３，ＭＰ４とが結合されて成る。駆動ＭＯＳトランジスタＭＮ１，ＭＮ２はｎチャネル型ＭＯＳトランジスタとされ、選択ＭＯＳトランジスタＭＰ３，ＭＰ４はｐチャネル型ＭＯＳトランジスタとされる。駆動ＭＯＳトランジスタＭＮ１，ＭＮ２におけるソース電極は、グランドラインＧＮＤ（Ｖｓｓ）に共通接続される。駆動ＭＯＳトランジスタＭＮ１のドレイン電極は、駆動ＭＯＳトランジスタＭＮ２のゲート電極に結合されるとともに、選択ＭＯＳトランジスタＭＰ３を介してビット線ＢＡ０に結合される。同様に、駆動ＭＯＳトランジスタＭＮ２のドレイン電極は、駆動ＭＯＳトランジスタＭＮ１のゲート電極に結合されるとともに、選択ＭＯＳトランジスタＭＰ４を介してビット線ＢＢ０に結合される。選択ＭＯＳトランジスタＭＰ３，ＭＰ４におけるゲート電極は、ワード線Ｗ０に結合され、このワード線Ｗ０が選択レベル（“Ｌ”レベル）に駆動されて導通された状態で、当該メモリセルへの書き込み及び読み出しが可能とされる。上記駆動ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートサイズＷ／Ｌは４．５とされ、選択ＭＯＳトランジスタＭＰ３，ＭＰ４のゲートサイズＷ／Ｌは６．８とされる。
【００７８】
列選択回路ＹＳＷは、上記相補ビット線ＢＡ０，ＢＢ０〜ＢＡ１５，ＢＢ１５に対応して設けられた複数のスイッチ回路ＳＷ０〜ＳＷｎを含む。この複数のスイッチ回路ＳＷ０〜ＳＷｎは互いに同一構成とされ、そのうちの一つであるＳＷ０についての構成が代表的に示されるように、相補ビット線ＢＡ０，ＢＢ０をプリチャージするためのｐチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ６と、相補ビット線ＢＡ０，ＢＢ０をイコライズするためのｐチャネル型ＭＯＳトランジスタＭＰ７と、列アドレスデコーダＹＤＥＣの出力信号であるＹ選択信号Ｙ０に基づいて相補ビット線ＢＡ０，ＢＢ０を選択的にコモンデータ線ＣＤＡ，ＣＤＢに結合させるためのＹスイッチ１９１，１９２と、このＹスイッチ１９１，１９２を駆動するためのインバータＩＮＶ３とを含んで成る。ビット線のプリチャージを速やかに行うには十分なプリチャージ電流を供給する必要があるため、上記ｐチャネル型ＭＯＳトランジスタＭＰ５〜ＭＰ６のゲートサイズＷ／Ｌは６３とされ、ｎチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２やｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４に比べて大きく設定される。
【００７９】
図９には、メモリセルの別の構成例が示される。
【００８０】
クロスカップル接続された２個のＭＯＳトランジスタがｐチャネル型ＭＯＳトランジスタの場合は、記憶ノードとビット線との接続をｎチャネル型ＭＯＳトランジスタにし、メモリセル周りの電位関係を逆にすれば良い。
【００８１】
図２１には、上記擬似ＳＲＡＭの別の構成例が示される。
【００８２】
図２１に示される構成が図１０と異なるのは、ダミーワード線とダミービット線との交差する箇所にダミーメモリセルを配置して成るダミーメモリセルアレイＤＭＣＡ、上記ダミーワード線を選択レベルに駆動するための信号を生成するためのダミーアドレスデコーダＤＤＥＣ、上記ダミーデータ線を選択するためのダミー列選択回路ＤＹＳＷ、ダミーデータの入出力を可能とするダミーデータ入出力回路ＤＤＩＯ、上記ダミービット線のレベルを検出可能なダミービット線レベル検出回路ＢＬＬＤを設けることにより、リフレッシュ時に印加するワード線選択パルスのタイミングを精度よく設定可能にした点にある。
【００８３】
リフレッシュ動作を情報書き込み後のビット線リカバリ時に行う場合、リフレッシュ動作をあまり早く開始すると、リフレッシュを行おうとしているメモリセルに対して、誤書き込みを行ってしまう可能性があるため、ビット線リカバリが開始され、ビット線のレベルがある程度高くなった後に、リフレッシュ動作を開始する必要がある。このため、リフレッシュを行うサイクルにダミーアドレスデコーダＤＤＥＣ、ダミー列選択回路ＤＹＳＷ、ダミーデータ入出力回路ＤＤＩＯでダミーメモリセルアレイＤＭＣＡ内のダミーメモリセル（図示せず）に対して、本体のメモリセルと同じタイミングで書き込み動作を行う。次に、この書き込み後のビット線リカバリ時に、ダミーメモリセルアレイＤＭＣＡ内のダミービット線（図示せず）のレベルをダミービット線レベル検出回路ＢＬＬＤで検出し、ビット線がある程度高いレベルになったら、ワード線ドライバＸＤＲに対して制御信号ＦＢによってリフレッシュ用ワード線選択パルスの発生を許可する。
【００８４】
このようにすれば、ビット線のレベルが、ある程度高くなった後にリフレッシュ動作を開始することができ、リフレッシュ動作による誤書き込みを排除することができる。
【００８５】
図２２には、図２１に示したダミーアドレスデコーダＤＤＥＣ、ダミーメモリセルアレイＤＭＣＡ、ダミー列選択回路ＤＹＳＷ、ダミーデータ入出力回路ＤＤＩＯ、ダミービット線レベル検出回路ＢＬＬＤの構成例が示される。
【００８６】
ダミーメモリセルアレイＤＭＣＡは、ダミーメモリセルＤＭ００〜ＤＭｍ０、ダミービット線ＤＢＡ０，ＤＢＢ０等を含んで成る。個々のダミーメモリセルＤＭ００〜ＤＭｍ０は、メモリセルアレイＭＣＡを構成するモリセルと同様に、２個の駆動ＭＯＳトランジスタと、２個の選択ＭＯＳトランジスタとが結合されて成る。そして、上記２個の駆動ＭＯＳトランジスタはｎチャネル型ＭＯＳトランジスタとされ、上記２個の選択ＭＯＳトランジスタはｐチャネル型ＭＯＳトランジスタとされる。
【００８７】
ダミーアドレスデコーダＤＤＥＣは、入力されたクロック信号ＣＫを分周するための分周期ＤＩＶと、ダミーワード線を駆動するためのダミーワード線ドライバＤＸＤＲと、ダミー列選択回路ＤＹＳＷの動作制御信号を生成するためのダミー列アドレスデコーダＤＹＤＥＣとを含んで成る。このダミーアドレスデコーダＤＤＥＣは、ダミー列選択回路ＤＹＳＷ、ダミーデータ入出力回路ＤＤＩＯと共に、リフレッシュを行うサイクルにダミーメモリセルＤＭ００に対して書き込み動作を行う。
【００８８】
ダミー列選択回路ＤＹＳＷは、上記ダミー列アドレスデコーダＤＹＤＥＣの出力信号に基づいて上記ダミービット線をプリチャージするためのプリチャージ回路ＰＣＳＷや、上記ダミー列アドレスデコーダＤＹＤＥＣの出力信号に基づいてダミーデータ線をコモンデータ線ＣＤＡ，ＣＤＢに選択的に結合するためのスイッチ回路ＹＳＡ０，ＹＳＢ０を含んで成る。
【００８９】
ダミーデータ入出力回路ＤＤＩＯは、ダミーライトイネーブル信号に基づいて活性化されて、入力端子ＤＤＩからの入力データを増幅するためのライトアンプＷＲＩＴＥ−ＡＭＰ、コモンデータ線ＣＤＡ，ＣＤＢをプリチャージするためのプリチャージ回路を含んで成る。
【００９０】
ダミービット線レベル検出回路ＢＬＬＤは、特に制限されないが、２個のインバータが直列接続されて成り、書き込み後のビット線リカバリ時に、ダミービット線ＤＢＡ０のレベルを検出する機能を有し、このビット線がある程度高いレベルになったら、リフレッシュ用ワード線選択パルスの発生を許可するリフレッシュ許可信号ＦＢをアサートする。このリフレッシュ許可信号ＦＢはＸＤＲに伝達される。
【００９１】
図２３には、図２２に示されるダミービット線ＤＢＡ０、リフレッシュ用ワード線選択パルスの発生を許可する制御信号ＦＢ等の動作タイミングが示される。本例では、ダミービット線ＤＢＡ０のレベルがＶＢＲより高くなると、リフレッシュ許可信号ＦＢが“Ｈ”レベルになるように設計されている。従って、リフレッシュアドレス用メインデコーダ／ワード線ドライバＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲの出力信号Ｖ１は、リフレッシュ許可信号ＦＢが“Ｈ”レベルに切り換わった後に有効となり、実効的なリフレッシュ用ワード線選択パルスはＶ２の波形となる。
【００９２】
図２４には、図１０に示される行アドレスデコーダＸＤＥＣ、リフレッシュアドレスデコーダＸＲＤＥＣ、ワード線ドライバＸＤＲの別の構成例が示される。本図でＸ−ＰＲＥ−ＤＥＣＯＤＥＲは行アドレスプリデコーダ、Ｘ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲは行アドレスメインデコーダ／ワード線ドライバである。また、ＸＲ−ＰＲＥ−ＤＥＣＯＤＥＲはリフレッシュアドレスプリデコーダ、ＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲはリフレッシュアドレスメインデコーダ／ワード線ドライバである。図１７では、リフレッシュを行うワード線が１本であったのに対し、図２４に示される構成では、例えばリフレッシュアドレスメインデコーダ／ワード線ドライバＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲ（０）の出力信号と、行アドレスメインデコーダ／ワード線ドライバＸ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲとの論理演算によりＷ０〜Ｗ７を生成し、同様に、リフレッシュアドレスメインデコーダ／ワード線ドライバＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲ（１）の出力信号と、行アドレスメインデコーダ／ワード線ドライバＸ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲとの論理演算によりＷ８〜Ｗ１５を生成生成することにより、８本のワード線例えばＷ０〜Ｗ７、Ｗ８〜Ｗ１５をそれぞれ同時にリフレッシュするようにしている。このように複数のワード線を同時にリフレッシュすると、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。
【００９３】
図２５には、図２４における行アドレスデコーダＸＤＥＣ、リフレッシュアドレスデコーダＸＲＤＥＣ、ワード線ドライバＸＤＲの構成例が示される。本図でＸ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲは行アドレス入力回路であり、Ｘ０〜Ｘ８は行アドレス信号、ＣＫＢはアドレス信号を取り込むタイミングを決めるクロック信号である。Ｘ−ＰＲＥ−ＤＥＣＯＤＥＲは行アドレスプリデコーダ、Ｘ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲは行アドレスメインデコーダ／ワード線ドライバである。また、ＲＡＧは既に述べたリフレッシュアドレス発生回路である。また、ＸＲ−ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲはリフレッシュアドレス入力回路であり、ＸＲ０〜ＸＲ５はリフレッシュアドレス信号、ＣＫＢＲはリフレッシュアドレス用クロック信号である。ＸＲ−ＰＲＥ−ＤＥＣＯＤＥＲはリフレッシュアドレスプリデコーダ、ＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲはリフレッシュアドレスメインデコーダ／ワード線ドライバである。
【００９４】
図２６は、図１０における行アドレスデコーダＸＤＥＣ、リフレッシュアドレスデコーダＸＲＤＥＣ、ワード線ドライバＸＤＲの別の構成例が示される。本例においても、図２４と同様に、８本のワード線を同時にリフレッシュするようにしている。このように複数のワード線を同時にリフレッシュすると、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。さらに、本例のように、同時に選択するワード線を分散させると（本例ではワード線６４本毎に１本選択するようにＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲ（０）〜ＸＲ−ＤＥＣＯＤＥＲ／ＤＲＩＶＥＲ（６３）とゲートが結合される）、リフレッシュ時にビット線に流れる電流の集中を回避できるので、ノイズの低減、配線のエレクトロマイグレーションによる断線の防止等の効果がある。
【００９５】
図２７に示されるように、図２４のリフレッシュアドレスプリデコーダＸＲ−ＰＲＥ−ＤＥＣＯＤＥＲの代りに、クロック信号を分周する分周器ＤＩＶと、この分周器ＤＩＶの出力信号に同期して選択信号をシフトするシフトレジスタＳＦＴＲとを設け、シフトレジスタＳＦＴＲの出力信号に基づいて、リフレッシュするワード線を選択するようにしても良い。このようにすると、図１０におけるリフレッシュアドレス発生回路ＲＡＧや、リフレッシュアドレスデコーダＸＲＤＥＣが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。この場合、本発明における制御手段は、上記分周器ＤＩＶやシフトレジスタＳＦＴＲを含んで構成される。
【００９６】
図２８には、上記リフレッシュアドレス発生回路ＲＡＧの別の構成例が示される。例えば図１１では、アドレス比較回路ＣＭＰを設け、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスとを比較し、アドレスが一致する場合にはリフレッシュを行う必要がないので、リフレッシュアドレス用クロック信号ＣＫＢＲの出力を禁止するようにしていたが、本例では、アドレス比較回路ＣＭＰを省略し、アドレスが一致する場合にもリフレッシュを行うようにしている。このようにすると、アドレス比較回路ＣＭＰが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。
【００９７】
図２９には、上記メモリセルＭ０の具体的な構成例が示される。尚、本図に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてＬは半導体活性領域であり、ＭＮ１、ＭＮ２、ＭＰ３、ＭＰ４は、それぞれ図１のｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電極部分を示している。また、ＣＮＴ１はｐチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域であり、ＣＮＴ２は、ｎチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域である。ＢＡ、ＢＢは、ｐチャネル型ＭＯＳトランジスタのソースとビット線とを接続するコンタクト領域であり、ＶＳＳは、ｎチャネル型ＭＯＳトランジスタのソースと電源線とを接続するコンタクト領域である。また、ＷＬはワード線を示している。本セルの上下に、本セルを１８０度回転したパターンのメモリセルを配置すると、ＢＡ、ＢＢは上側の隣接セルと共有化でき、ＶＳＳは下側の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できるという効果がある。
【００９８】
図３０には、上記メモリセルＭ０の別な構成例が示される。尚、本図に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてＬは半導体活性領域であり、ＭＮ１、ＭＮ２、ＭＰ３、ＭＰ４は、それぞれ図１におけるｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電極部分を示している。またＣＮＴ１はｐチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域であり、ＣＮＴ２はｎチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域である。ＢＡ、ＢＢはｐチャネル型ＭＯＳトランジスタのソースとビット線とを接続するコンタクト領域であり、ＶＳＳはｎチャネル型ＭＯＳトランジスタのソースと電源線とを接続するコンタクト領域である。ＷＬはワード線を示している。本セルの上下に、本セルを１８０度回転したパターンのメモリセルを配置すると、ＢＡ、ＢＢは上側の隣接セルと共有化できる。また、コンタクト領域ＶＳＳは左右の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できる。
【００９９】
図３１には、上記メモリセルＭ０の別の構造例が示される、尚、本図に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてＬは半導体活性領域であり、ＭＮ１、ＭＮ２、ＭＰ３、ＭＰ４は、それぞれ図１のｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電極部分を示している。ＣＮＴ１はｐチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域であり、ＣＮＴ２はｎチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域である。ＢＡ、ＢＢはｐチャネル型ＭＯＳトランジスタのソースとビット線とを接続するコンタクト領域であり、ＶＳＳはｎチャネル型ＭＯＳトランジスタのソースと電源線とを接続するコンタクト領域である。また、ＷＬはワード線を示している。
【０１００】
図３２には、上記メモリセルＭ０の別の構造例が示される。尚、本図に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてＬは半導体活性領域であり、ＭＮ１、ＭＮ２、ＭＰ３、ＭＰ４は、それぞれ図１のｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電極部分を示している。ＣＮＴ１はｐチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域であり、ＣＮＴ２はｎチャネル型ＭＯＳトランジスタのドレインと導電層とを接続するコンタクト領域である。ＢＡ、ＢＢはｐチャネル型ＭＯＳトランジスタのソースとビット線とを接続するコンタクト領域であり、ＶＳＳはｎチャネル型ＭＯＳトランジスタのソースと電源線とを接続するコンタクト領域である。ＷＬはワード線を示している。本セルの上下に、本セルと線対称となるパターンのメモリセルを配置すると、ＢＡ、ＢＢ、ＶＳＳは上下の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できるという効果がある。
【０１０１】
図３３には、上記メモリセルＭ０の別の構成例が示され、図３４には、図３３のＡ−Ａ’線切断断面が示される。尚、図３３に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図３３は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
【０１０２】
例えばｐ型の単結晶シリコンからなる半導体基板（以下、「基板」という）ＳＵＢの主面には、ｐ型ウェルＷＥＬＬが形成されている。このｐ型ウェルＷＥＬＬの素子分離溝によって周囲を規定された活性領域Ｌには、メモリセルＭ０の一部を構成する２個の駆動ＭＯＳトランジスタＭＮ１、ＭＮ２が形成されている。素子分離溝には、例えばシリコン酸化膜などからなる絶縁膜が埋め込まれ、素子分離部を構成する。
【０１０３】
図３３に示すように、活性領域Ｌは、図の縦方向（Ｙ方向）に延在する長方形の平面パターンを有しており、メモリセル１個の占有領域には、２個の活性領域Ｌ、Ｌが互いに平行に配置されている。２個の駆動ＭＯＳトランジスタＭＮ１、ＭＮ２のうち、一方のＭＮ１は、一方の活性領域Ｌに形成され、他方のＭＮ２は、他方の活性領域Ｌに形成されている。
【０１０４】
また、一方の活性領域Ｌは、上方向に隣接する一方のメモリセルの活性領域Ｌの一方と一体に形成され、他方の活性領域Ｌは、下方向に隣接する他方のメモリセルの活性領域Ｌの一方と一体に形成される。
【０１０５】
さらに、上下方向に隣接するメモリセルの駆動ＭＯＳトランジスタＭＮ１、ＭＮ２間はその平面パターンが図の横方向の境界線に対して線対称になるように構成され、左右方向に隣接するメモリセルの駆動ＭＯＳトランジスタＭＮ１、ＭＮ２間はその平面パターンが点対称になるように構成される。これにより、メモリセルサイズを縮小することができる。
【０１０６】
図３４に示すように、駆動ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれは、主としてｐ型ウェルＷＥＬＬの表面に形成されたゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸの上部に形成されたゲート電極Ｇと、ゲート電極Ｇの両側のｐ型ウェルに形成されたｎ＋型半導体領域Ｎ＋（ソース、ドレイン）とによって構成されている。駆動ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのゲート電極Ｇは、例えばｎ型多結晶シリコンを主体とする導電膜で構成されており、活性領域（Ｌ）の延在方向上下方向と直交する左右方向に延在する長方形の平面パターンを有している。すなわち、駆動ＭＯＳトランジスタＭＮ１、ＭＮ２は、チャネル幅方向が左右方向と一致し、チャネル長方向が上下方向と一致しするように構成される。
【０１０７】
図３３及び図３４に示されるように、メモリセルＭ０の他の一部を構成する２個の縦型ＭＯＳトランジスタＭＰ３、ＭＰ４は、上記駆動ＭＯＳトランジスタＭＮ１、ＭＮ２の上方に形成されている。縦型ＭＯＳトランジスタＭＰ３は、ＭＮ１の上方に形成され、ＭＮ１と重なるように配置されている。縦型ＭＯＳトランジスタＭＰ４は、ＭＮ２の上方に形成され、ＭＮ２と重なるように配置されている。
【０１０８】
また、メモリセルのＭＰ３及びＭＮ１は、ＭＰ４及びＭＮ２と、４個の「＋」印で囲んだ矩形の領域の中心に対して点対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
【０１０９】
ＭＰ３、ＭＰ４のそれぞれは、主として下部半導体層ＤＶ、中間半導体層ＩＶ及び上部半導体層ＳＶがこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（又は楕円柱状）の積層体Ｐと、この積層体Ｐの側壁の表面に形成されたゲート絶縁膜ＧＯＸと、積層体Ｐの側壁を取り囲んで覆うように形成されたゲート電極ＧＶとによって構成されている。
【０１１０】
ゲート絶縁膜ＧＯＸは、例えばシリコン酸化膜で構成され、８００℃以下の低温熱酸化（例えばｗｅｔ酸化）又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成された単層膜、或いは低温熱酸化膜とＣＶＤ膜との積層膜で構成される。このように、ゲート絶縁膜ＧＯＸを低温プロセスで形成することにより、しきい値（Ｖｔｈ）などの縦型ＭＯＳトランジスタのばらつきを低減できる。
【０１１１】
ゲート電極ＧＶは、例えばシリコン膜で構成され、ｎ型多結晶シリコンから成る。積層体Ｐの下部半導体ＤＶは、ｐ型のシリコン膜、例えばｐ型の多結晶シリコンから成り、縦型ＭＯＳトランジスタのソース、ドレインの一方を構成している。中間半導体層ＩＶは、特に制限されないが、ノンドープのシリコン膜、例えばノンドープの多結晶シリコンからなり、実質的に縦型ＭＯＳトランジスタの基板を構成し、その側壁はチャネル領域を構成している。上部半導体層ＳＶは、ｐ型のシリコン膜、例えばｐ型の多結晶シリコン膜から成り、縦型ＭＯＳトランジスタのソース、ドレインの他方を構成している。また、上部半導体層ＳＶは、縦型ＭＯＳトランジスタの上部に形成され、前記積層体Ｐの上部を、前記積層体Ｐを横切るように延在して配置された相補性ビット線ＢＡ、ＢＢに電気的に接続される。すなわち、縦型ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタで構成されている。尚、この縦型ＭＯＳトランジスタは、下部半導体層ＤＶがソース、ドレインの一方を構成し、上部半導体層ＳＶがソース、ドレインの他方を構成しているが、以下の説明では、便宜上、下部半導体層ＤＶをソース、上部半導体層ＳＶをドレインと定義する。
【０１１２】
このように、縦型ＭＯＳトランジスタは、ソース・基板（チャネル領域）・ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＯＳトランジスタを構成する。すなわち、縦型ＭＯＳトランジスタのチャネル長方向は基板の主面に対して垂直となる方向であり、チャネル長は基板の主面に対して垂となる方向における下部半導体層ＤＶと上部半導体層ＳＶとの間の長さで規定される。縦型ＭＯＳトランジスタのチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型ＭＯＳトランジスタのチャネル幅を大きくすることができる。
【０１１３】
また、縦型ｐチャネルＭＯＳトランジスタは、ゲート電極ＧＶに電源電圧（Ｖｄｄ）が印加されたオフ状態において、縦型ＭＯＳトランジスタの基板である中間半導体層ＩＶが完全に空之化する完全空之化ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）−縦型ＭＯＳトランジスタで構成されているので、オン電流（ＩＯＮ（Ｐ））に比べてオフリーク電流（ＩＯＦＦ（Ｐ））を低減できるため、メモリセルを構成できる。縦型ｐチャネルＭＯＳトランジスタの閾値（Ｖｔｈ）の制御は、ゲート電極ＧＶの仕事関数によって行ない、例えば、ゲート電極をｐ型シリコン膜（ｐ型多結晶シリコン膜）、ｐ型ＳｉＧｅ膜、ノンドープＳｉＧｅ膜、ｎ型ＳｉＧｅ膜、高融点金属膜で構成することができる。また、中間半導体層ＩＶとしてノンドープのシリコン膜を開示しているが、これに限らず、中間半導体層にｎ型又はｐ型の不純物を導入（チャネルドーピング）し、基板の主面に対して垂直方向においてチャネル不純物のプロファイルを調整することにより、縦型ＭＯＳトランジスタの基板である中間半導体層を完全に空之化し、オン電流（ＩＯＮ（Ｐ））に比べてオフリーク電流（ＩＯＦＦ（Ｐ））を低減できる。
【０１１４】
図３４に示されるように、縦型ＭＯＳトランジスタＭＰ３の下部半導体層（ソース）ＤＶは、その下部に形成された接続用導電層と、さらにその下部に形成されたコンタクトホール内のプラグＰＬＧとを介して駆動ＭＯＳトランジスタＭＮ１のｎ＋型半導体領域（ドレイン）Ｎ＋に電気的に接続されている。また、プラグＰＬＧは、駆動ＭＯＳトランジスタＭＮ２のゲート電極Ｇにも接続されている。図３４には示していないが、縦型ＭＯＳトランジスタＭＰ４の下部半導体層（ソース）ＤＶと駆動ＭＯＳトランジスタＭＮ２のｎ＋型半導体領域（ドレイン）とを接続するコンタクトホール内のプラグは、駆動ＭＯＳトランジスタＭＮ１のゲート電極Ｇにも接続されている。すなわち、メモリセルに形成された２個のコンタクトホール、コンタクトホール内のプラグは、駆動ＭＯＳトランジスタと縦型ＭＯＳトランジスタとを交差結合する導電層として機能している。接続用導電層は、例えばＷシリサイド（ＷＳｉ２）を主体とする金属膜で構成され、プラグは、例えばＷ（タングステン）を主体とする金属膜で構成されている。
【０１１５】
このように、本メモリは、２個の駆動ＭＯＳトランジスタ及び２個の縦型ＭＯＳトランジスタでメモリセルを構成し、縦型ＭＯＳトランジスタを駆動ＭＯＳトランジスタの上方に形成すると共に、駆動ＭＯＳトランジスタと重なるように配置している。この構成により、メモリセルの占有面積は、実質的に２個の駆動ＭＯＳトランジスタの占有面積に等しくなるので、６個のＭＯＳトランジスタで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べて約３分の１となる。
【０１１６】
また、本メモリは、ｐチャネル型の縦型ＭＯＳトランジスタをｎチャネル型の駆動ＭＯＳトランジスタの上に形成するので、ｐチャネル型の負荷ＭＯＳトランジスタを基板のｎ型ウェルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウェルとｎ型ウェルとを分離する領域が不要である。従って、メモリセルの占有面積はさらに縮小され、６個のＭＯＳトランジスタで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルの約４分の１程度となるので、高速、大容量のメモリを実現することができる。
【０１１７】
図３５には、上記メモリセルＭ０のソフトエラーを低減するために、メモリセル内の記憶ノードに容量を付加した例が示される。以上の例で述べてきたメモリセルは４個のトランジスタで構成されるため、６個のトランジスタで構成されるメモリセルに比べ、メモリセルの蓄積電荷が小さい。従って、４個のトランジスタで構成されるメモリセルでは、ソフトエラーが発生しやすい。同図（ａ）は、２つある記憶ノードのそれぞれにグランドＧＮＤとの間に容量Ｃ１，Ｃ２を挿入した例を示しており、各容量値をＣとすると、メモリセルの蓄積電荷Ｑｍは、Ｑｍ＝２×Ｃ×Ｖｄｄとなる（ただしここでは、容量Ｃ以外の寄生容量による蓄積電荷分は含んでいない）。尚、容量Ｃ１，Ｃ２は、高電位側電源（Ｖｄｄ）に結合させても良い。
【０１１８】
同図（ｂ）は、２つの記憶ノードの間に容量Ｃを挿入した例を示しており、その容量値をＣとすると、メモリセルの蓄積電荷Ｑｍは、Ｑｍ＝２×Ｃ×Ｖｄｄとなる。すなわち、同図（ｂ）ではミラー効果により、容量１個で同図（ａ）の容量２個分の蓄積電荷を蓄えることができ、その分メモリサイズを縮小できる。さらに同図（ｃ）では、駆動ＭＯＳトランジスタのソースとゲートの間に容量を挿入した例を示しており、その容量値をＣとすると、メモリセルの蓄積電荷Ｑｍは、Ｑｍ＝４×Ｃ×Ｖｄｄとなる。すなわち、同図（ｃ）では同図（ａ）又は（ｂ）の２倍の蓄積電荷を蓄えることができ、その分、ソフトエラーを低減できるという効果がある。
【０１１９】
図３６には、上記メモリセルＭ０の別の構成例が示され、図３７には、図３６のＢ−Ｂ’線切断断面が示される。尚、図３６に示す４個の「＋」印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この「＋」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図３６は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜など示は省略してある。
【０１２０】
図３６、図３７が図３３、図３４と大きく異なる点は、図３６、図３７では、メモリセルＭ０の一部を構成する２個の駆動ＭＯＳトランジスタＭＮ１、ＭＮ２が、上記選択ＭＯＳトランジスタＭＰ３、ＭＰ４の上に形成されている点である。縦型ＭＯＳトランジスタＭＮ１は、ＭＰ３の上に形成され、ＭＰ３と重なるように配置されている。また、縦型ＭＯＳトランジスタＭＮ２は、ＭＰ４の上方に、ＭＰ４と重なるように配置されている。
【０１２１】
メモリセルのＭＰ３及びＭＮ１は、ＭＰ４及びＭＮ２と、４個の「＋」印で囲んだ矩形の領域の縦の中心線に対して線対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
【０１２２】
ＭＮ１、ＭＮ２のそれぞれは、主として下部半導体層ＤＶ、中間半導体層ＩＶ及び上部半導体層ＳＶがこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（又は楕円柱状）の積層体（Ｐ）と、積層体（Ｐ）の側壁の表面に形成されたゲート絶縁膜ＧＯＸと、積層体（Ｐ）の側壁を取り囲んで覆うように形成されたゲート電極ＧＶとによって構成されている。
【０１２３】
さらに、本例で着目すべき点は、上記下部半導体層ＤＶとゲート絶縁膜ＧＯＸとゲート電極ＧＶを用いて容量ＣＭＣを形成している点である。この容量は駆動ＭＯＳトランジスタのソースとゲートの間に挿入されるので、上述したように大きな電荷を蓄えることができ、その分、ソフトエラーを低減できる。本例では、駆動ＭＯＳトランジスタのソース電極とゲート電極との対向面積よりも、上記駆動ＭＯＳトランジスタのドレイン電極とゲート電極との対向面積のほうが大きくなるようにＭＯＳトランジスタを形成することにより、駆動ＭＯＳトランジスタのソース電極とゲート電極とで形成される容量よりも、上記駆動ＭＯＳトランジスタのドレイン電極とゲート電極とで形成される容量（ＣＭＣ）を大きくすることで、より大きな電荷を蓄積可能にしている。また、この容量は、それを形成する電極が半導体基板に対して交差するように形成されているので、容量値を大きくするために電極の面積を増加しても、メモリセルの面積増大を伴わずに済む。
【０１２４】
図３８には、上記疑似ＳＲＡＭの別の構成例が示される。本例では、メモリのソフトエラーを低減するために、メモリにＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔｉｏｎ）機能が内蔵されている。本例では、図１０に示した半導体メモリに、ＥＣＣ入力回路ＥＣＣＩＮとＥＣＣ出力回路ＥＣＣＯＵＴとが付加されている。ＥＣＣ入力回路ＥＣＣＩＮは、入力データＤＩＮからエラーチェックを行うためのパリティ情報ＰＤを発生する。入力データＤＩＮとパリティ情報ＰＤとはデータ入出力回路ＤＩＯへ入力される。データ入出力回路ＤＩＯは入力データＤＩＮと同様にパリティ情報ＰＤをも選択セルへ書き込む。その後、データ入出力回路ＤＩＯが先に書き込んだデータを読み出すときには、対応するパリティ情報ＰＤが同時に読み出され、それがＥＣＣ出力回路ＥＣＣＯＵＴへ伝達される。ＥＣＣ出力回路ＥＣＣＯＵＴでは、読み出しデータとパリティ情報ＰＤとに基づいて読み出しデータのエラーチェックが行われ、エラーを生じている場合には、エラーが訂正されてからデータ出力が行われる。尚、エラーを生じていない場合にはエラー訂正を行うことなく、データ出力が行われる。
【０１２５】
図３９には、図２１に示されるダミーメモリセルアレイＤＭＣＡのレイアウト例が示される。ＭＣＡは、複数のメモリセルがマトリクス状に配置されたメモリセルアレイであり、ＤＭＣＡは、図２１に示したダミーメモリセルアレイＤＭＣＡである。ＤＭＣＡ２は、形状ダミーと呼ばれるものであり、メモリセルアレイＭＣＡとダミーメモリセルアレイＤＭＣＡの両方を取り囲むように配置されている。一般に、レイアウトパターンの規則性が失われると、その部分のトランジスタの特性等が変化することが知られている。従って本例のように、形状ダミーを配置すると、メモリセルアレイＭＣＡとダミーメモリセルアレイＤＭＣＡ内のトランジスタがアレイ全体の端に配置されることが無くなるので、これらトランジスタの特性を一定にできるという効果がある。
【０１２６】
図４０には、上記疑似ＳＲＡＭにおける主要ブロックの幾何学的な配置例が示される。本図でＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレイ状に配置されたセルアレイであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。本例ではセンタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置されている。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。ＦＵＳＥはヒューズ回路であり、メモリアレイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。
【０１２７】
上述したリフレッシュアドレス発生回路ＲＡＧはＣＫ／ＡＤＲ／ＣＮＴＬ部又はその近傍等に、リフレッシュアドレスデコーダＸＲＤＥＣはＲＥＧ／ＰＤＥＣ部又はその近傍等に配置される。
【０１２８】
図４１には、上記疑似ＳＲＡＭがマイクロコンピュータＩＣにオンチップされる場合の構成例が示される。
【０１２９】
ＣＰＵは中央演算装置であり、６ＴＣは、例えば特許文献１（特表平１０−５０１３６３号公報）における図１に示されるようにそれ自体公知である６個のＭＯＳトランジスタが結合されて成るメモリセルを含む記憶部、４ＴＣは図１や図９に示されるように４個のＭＯＳトランジスタが結合されて成るメモリセルを含む記憶部、１ＴＣは図２に示されるごとき１個のＭＯＳトランジスタとキャパシタＣＳとが結合されて成るメモリセルを含む記憶部であり、それぞれ容量やスピードが異なる。例えば記憶部１ＴＣは、他の記憶部に比べて記憶量が大きいが動作速度は他の記憶部よりも遅い。記憶部４ＴＣは、記憶部１ＴＣに比べて記憶容量は小さいが、記憶部１ＴＣに比べて動作速度が早い。このように容量やスピードの異なるメモリを同一の半導体基板上に形成すると、ＣＰＵはある処理に対して最適なメモリを選択しながら演算を実行できるので、トータルの処理性能を向上できるという効果がある。
【０１３０】
上記の例によれば、以下の作用効果を得ることができる。
【０１３１】
（１）リフレッシュアドレスを発生するためのリフレッシュアドレス発生回路ＲＡＧと、リフレッシュアドレスをデコードするためのリフレッシュアドレスデコーダＸＲＤＥＣを設け、リフレッシュ動作を、情報読み出し後又は情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために１サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
【０１３２】
（２）メモリセルを構成する選択ＭＯＳトランジスタをｎチャネル型ＭＯＳトランジスタとした場合には、メモリセルからの出力電圧がｎチャネル型ＭＯＳトランジスタのしきい値分だけ低下されてしまうが、図１に示されるように、メモリセルにおいて、駆動ＭＯＳトランジスタ（ＭＮ１，ＭＮ２）をｎチャネル型とし、上記選択ＭＯＳトランジスタ（ＭＰ３，ＭＰ４）をｐチャネル型とした場合には、上記ｎチャネル型ＭＯＳトランジスタのしきい値分の電圧低下がない点で有利とされる。
【０１３３】
（３）ｐチャネル型ＭＯＳトランジスタＭＰ５〜ＭＰ６のゲートサイズＷ／Ｌは６３とされ、上記駆動ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートサイズ（Ｗ／Ｌ＝４．５）や、選択ＭＯＳトランジスタＭＰ３，ＭＰ４のゲートサイズ（Ｗ／Ｌ＝６．８）に比べて大きく設定されることにより、十分なプリチャージ電流を供給することができるため、ビット線のプリチャージを速やかに行うことができる。
【０１３４】
（４）ｎチャネル型ＭＯＳトランジスタＮＢＬ，ＮＢＲのゲートサイズＷ／Ｌは３１３とされ、上記駆動ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートサイズ（Ｗ／Ｌ＝４．５）や、上記選択ＭＯＳトランジスタＭＰ３，ＭＰ４のゲートサイズ（Ｗ／Ｌ＝６．８）よりも大きく設定されるため、コモン線に十分な書き込み電流を供給することによってデータ書き込みを速やかに行うことができる。
【０１３５】
（５）駆動ＭＯＳトランジスタや選択ＭＯＳトランジスタの双方をバルク構造とすることができるが、駆動ＭＯＳトランジスタをバルク構造とし、上記選択ＭＯＳトランジスタは、上記駆動ＭＯＳトランジスタの上に積層された縦型構造とすることにより、メモリセルの占有面積を小さくすることができる。
【０１３６】
（６）ビット線を模擬したダミービット線ＤＢＡ０，ＤＢＢ０等を設け、このダミービット線のレベルに基づいて上記リフレッシュ開始タイミングや制御することにより、ビット線のレベルが、ある程度高くなった後にリフレッシュ動作を開始することができるから、リフレッシュ動作による誤書き込みを排除することができる。上記ダミービット線の隣には、上記ビット線又は上記ビット線の形状を模擬したダミービット線を配置することができる。
【０１３７】
（７）駆動ＭＯＳトランジスタのソース電極とゲート電極との対向面積よりも、上記駆動ＭＯＳトランジスタのドレイン電極とゲート電極との対向面積のほうが大きくなるようにＭＯＳトランジスタを形成することにより、駆動ＭＯＳトランジスタのソース電極とゲート電極とで形成される容量よりも、上記駆動ＭＯＳトランジスタのドレイン電極とゲート電極とで形成される容量（ＣＭＣ）を大きくすることができ、それによって、より大きな電荷を蓄積可能にしている。
【０１３８】
（８）上記駆動ＭＯＳトランジスタのドレイン電極とゲート電極とによって形成される容量は、それを形成する電極が半導体基板に対して交差するため、容量値を大きくするために電極の面積を増加しても、メモリセルの面積が増加しないで済む。
【０１３９】
（９）複数のワード線が同時に選択されることにより、それに対応するメモリセルのリフレッシュが行われることにより、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。このとき、同時に選択するワード線を分散させると、リフレッシュ時にビット線に流れる電流の集中を回避できるので、ノイズの低減、配線のエレクトロマイグレーションによる断線の防止等の効果がある。
【０１４０】
（１０）クロック信号を分周する分周器ＤＩＶと、この分周器ＤＩＶの出力信号に同期して選択信号をシフトするシフトレジスタＳＦＴＲとを設け、シフトレジスタＳＦＴＲの出力信号に基づいて、リフレッシュするワード線を選択するようにしても良い。このようにすると、図１０におけるリフレッシュアドレス発生回路ＲＡＧや、リフレッシュアドレスデコーダＸＲＤＥＣが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。
【０１４１】
（１１）メモリセルには、それを構成するトランジスタのしきい値電圧の２倍以上の電源電圧が供給されることにより、上記メモリセルが増幅機能を持たなくなり、記憶ノードが初期の電圧に再生されなくなってしまうような状態を回避することができる。
【０１４２】
（１２）セル内の記憶ノードの電圧がリーク電流等で低下する時間は、読み出しや書き込みを行うサイクル時間に比較して十分大きいので、リフレッシュサイクルを、読み出しや書き込みサイクルより長くすることにより、消費電力を著しく低減できる。
【０１４３】
（１３）エラーチェックを行うためのパリティ情報を発生可能なＥＣＣ入力回路ＥＣＣＩＮと、読み出しデータと上記パリティ情報とに基づいて上記読み出しデータのエラーを訂正可能なＥＣＣ出力回路ＥＣＣＯＵＴとが設けられることにより、読み出しデータのエラー訂正が行われることから、上記読み出しデータの信頼性の向上を図ることができる。
【０１４４】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータにオンチップされる場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に内蔵される場合の他、メモリＬＳＩとしてボードシステムに搭載することができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明にかかる半導体記憶装置の一例である擬似ＳＲＡＭにおけるメモリセルアレイ及び列選択回路の主要部構成例回路図である。
【図２】上記擬似ＳＲＡＭの比較対象とされる回路の主要部構成例回路図である。
【図３】図２に示される回路の動作タイミング図である。
【図４】上記擬似ＳＲＡＭにおける主要部の別の構成例回路図である。
【図５】図４に示される回路の動作タイミング図である。
【図６】図４に示される回路の別の動作タイミング図である。
【図７】図１に示される回路の動作タイミング図である。
【図８】図１に示される回路の別の動作タイミング図である。
【図９】上記擬似ＳＲＡＭにおけるメモリセルアレイ及び列選択回路の主要部構成例回路図である。
【図１０】本発明に係る半導体記憶装置の一例である擬似ＳＲＡＭの全体的な構成例ブロック図である。
【図１１】図１０に示される擬似ＳＲＡＭにおけるリフレッシュアドレス発生回路の構成例ブロック図である。
【図１２】上記リフレッシュアドレス発生回路における主要部の動作タイミング図である。
【図１３】図１１における主要部の構成例回路図である。
【図１４】図１１における主要部の構成例回路図である。
【図１５】図１１における主要部の構成例回路図である。
【図１６】図１１における主要部の構成例回路図である。
【図１７】図１０における行アドレスデコーダ、リフレッシュアドレスデコーダ、及びワード線ドライバ部分の構成例回路図である。
【図１８】図１０における主要部の構成例回路図である。
【図１９】図１０における主要部の構成例回路図である。
【図２０】図１０におけるメモリセルアレイ及び列選択回路の別の構成例回路図である。
【図２１】上記擬似ＳＲＡＭの別の構成例ブロック図である。
【図２２】図２１における主要部の構成例回路図である。
【図２３】図２２における主要部の動作タイミング図である。
【図２４】図１０における主要部の別の構成例ブロック図である。
【図２５】図２４における主要部の構成例回路図である。
【図２６】図１０における主要部の別の構成例ブロック図である。
【図２７】図１０における主要部の別の構成例ブロック図である。
【図２８】図１０における主要部の別の構成例ブロック図である。
【図２９】上記メモリセルのレイアウト説明図である。
【図３０】上記メモリセルの別のレイアウト説明図である。
【図３１】上記メモリセルの別のレイアウト説明図である。
【図３２】上記メモリセルの別のレイアウト説明図である。
【図３３】上記メモリセルの別のレイアウト説明図である。
【図３４】図３３におけるＡ−Ａ’線切断断面図である。
【図３５】上記メモリセルの別の構成例回路図である。
【図３６】上記メモリセルの別のレイアウト説明図である。
【図３７】図３６におけるＢ−Ｂ’線切断断面図である。
【図３８】上記疑似ＳＲＡＭの別の構成例ブロック図である。
【図３９】図２１に示されるダミーメモリセルアレイのレイアウト説明図である。
【図４０】上記疑似ＳＲＡＭにおける主要ブロックの幾何学的な配置例の説明図である。
【図４１】上記疑似ＳＲＡＭが適用されるマイクロコンピュータの全体的な構成例ブロック図である。
【符号の説明】
【０１４７】
１００  疑似ＳＲＡＭ
ＭＣＡ  モリセルアレイ
ＸＤＲ  ワード線ドライバ
ＸＤＥＣ  行アドレスデコーダ
ＲＡＧ  フレッシュアドレス発生回路
ＹＤＥＣ  列アドレスデコーダ
ＹＳＷ  列選択回路
ＤＩＯ  ダミーデータ入出力回路
ＭＮ１，ＭＮ２  駆動ＭＯＳトランジスタ
ＭＰ３，ＭＰ４  選択ＭＯＳトランジスタ
Ｗ０，Ｗ１  ワード線
ＢＡ０，ＢＢ０  ビット線
ＣＤＡ，ＣＤＢ  コモン線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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