(57)【要約】【課題】ＳＯＧ膜の硬化時に膜厚さの依存性によって発生する膜の緻密度の差によって、湿式洗浄時誘発されるＳＯＧ膜下部のアタックを防止できる半導体装置の製造方法を提供する。【解決手段】基板上に隣接する複数の導電パターンを形成する段階と、導電パターンが形成された形状に沿ってエッチング停止膜を形成する段階と、エッチング停止膜形成後の基板全面に流動性絶縁膜を形成する段階と、流動性絶縁膜上にフォトレジストパターンを形成する段階と、フォトレジストパターンをエッチングマスクとして、隣接する導電パターン間の流動性絶縁膜をエッチングし、エッチング停止膜を露出させるコンタクトホールを形成する段階と、コンタクトホール形成後の全体構造の上部にアタック防止膜を形成する段階と、コンタクトホール底面のアタック防止膜及びエッチング停止膜を除去し、基板を露出させる段階と、コンタクトホールの内部を洗浄する段階とを備える。【選択図】図８
2005117016.tif 000002
【特許請求の範囲】
【請求項１】
基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成された形状に沿ってエッチング停止膜を形成するステップと、
前記エッチング停止膜が形成された基板全面に流動性絶縁膜を形成するステップと、
前記流動性絶縁膜上にフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして、前記隣接する導電パターン間の前記流動性絶縁膜をエッチングし、前記エッチング停止膜を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールが形成された全体構造の上部にアタック防止膜を形成するステップと、
前記コンタクトホール底面における前記アタック防止膜及びエッチング停止膜を除去し、前記基板を露出させるステップと、
前記コンタクトホールの内部を洗浄するステップとを備えることを特徴とする湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項２】
前記アタック防止膜を形成するステップは、前記コンタクトホールが形成された全面に窒化膜系の第１アタック防止膜を形成するステップと、
前記第１アタック防止膜上に酸化膜系の第２アタック防止膜を形成するステップとを備えることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項３】
前記第１及び第２アタック防止膜を形成するステップは、プラズマ化学気相蒸着方式（ＰＥＣＶＤ）を使用することを特徴とする請求項２に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項４】
前記第１アタック防止膜を２０Å乃至１５０Åの厚さで形成することを特徴とする請求項２に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項５】
前記流動性絶縁膜は、ＳＯＧ膜またはＡＰＬ（Ａｄｖａｎｃｅｄ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）であることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項６】
前記流動性絶縁膜がＳＯＧ膜である場合、前記流動性絶縁膜を形成するステップは、前記ＳＯＧ膜を塗布するステップと、前記ＳＯＧ膜を硬化するステップとを備え、
前記硬化するステップは、Ｈ２Ｏ、Ｏ２、Ｎ２、Ｈ２及びＮ２Ｏからなるグループから選択された少なくとも一つのガス雰囲気内、６００℃乃至７００℃の温度下で、１０分乃至６０分間行うことを特徴とする請求項５に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項７】
前記洗浄するステップ後、露出された基板と電気的に導通されるプラグを形成するステップをさらに備え、
前記プラグを形成するステップは、露出された基板と導通されるようにプラグ形成用導電物質を形成するステップと、
セル領域と周辺回路領域の段差を縮めるために、形成された前記プラグ形成用導電物質の一部をエッチバックして除去するステップと、
前記導電パターンの上部を露出させるために前記プラグ形成用導電物質を研磨して離隔されたプラグを形成するステップとを備えることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項８】
前記プラグ形成用導電物質を形成するステップは、前記基板の全面に前記プラグ形成用導電物質を蒸着する方式、または選択的エピタキシャル成長によって、前記露出された基板から成長させる方式を使用することを特徴とする請求項７に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項９】
前記フォトレジストパターンは、Ｔ字状、ライン状またはホール状のいずれか一つの形状を備えることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項１０】
前記導電パターンは、ゲート電極パターン、ビットラインまたは金属配線のいずれか一つであることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項１１】
前記コンタクトホールを形成するステップは、自己整列コンタクトエッチング工程を使用することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【請求項１２】
前記エッチング停止膜を除去するステップは、ブランケットエッチング工程を使用することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に自己整列コンタクト工程を用いた半導体装置の形成方法に関する。
【背景技術】
【０００２】
一般に、半導体装置はその内部に複数の単位素子を含んでなる。半導体装置の高集積化に伴い、一定のセル面積上に高密度に半導体素子を形成しなければならなくなり、これによって単位素子、例えばトランジスタ、キャパシタの大きさは徐々に小さくなっている。特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ装置において、デザインルールが減少するにつれ、セルの内部に形成される半導体素子の大きさが徐々に小さくなっている。実際、近年半導体ＤＲＡＭ装置の最小線幅は０．１μｍ以下で形成され、８０ｎｍ以下にまで要求されてきている。したがって、セルを構成する半導体素子の製造工程において多くの困難が生じてきている。
【０００３】
線幅が８０ｎｍ以下である半導体素子において、１９３ｎｍの波長を有するＡｒＦ（フッ化アルゴン）露光を用いて、フォトリソグラフィ工程を採用する場合、従来のエッチング工程の概念（正確なパターン形成と垂直のエッチング形状等）に加え、エッチングの途中で発生するフォトレジストの変形抑制という要求条件が必要となる。これにより、８０ｎｍ以下の半導体素子の製造時には、エッチングの観点から従来の要求条件のほか、パターン変形防止という新しい要求条件を同時に充たすための工程条件の開発が重要な課題となってきている。
【０００４】
一方、半導体素子の高集積化が加速化するにつれて半導体素子を構成する複数の要素は積層構造をなし、これにより導入されたのがコンタクトプラグ（またはパッド）の概念である。
このようなコンタクトプラグの形成においては、下部で最小領域内で広く接触面積をとり、上部では後続工程に対して接触マージンを広げるために下部より広く接触面積をとる、下部に比べ上部の面積が大きいランディングプラグコンタクト（Ｌａｎｄｉｎｇ  ｐｌｕｇ  ｃｏｎｔａｃｔ）技術が導入され通常使用されている（例えば、特許文献１参照）。
【０００５】
こうしたランディングプラグコンタクトを形成するためには、自己整列コンタクト（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ；以下、「ＳＡＣ」と記す）エッチング工程が必要である。ＳＡＣエッチング工程は、エッチング選択比を有する底部構造にエッチングを行い、コンタクトを形成する技術であり、一般的に酸化膜と窒化膜とのエッチング選択比を用いる。
【０００６】
一方、素子の集積度が増加し、デザインルールの最小化によって、隣接する導電パターン（例えば、ゲート電極）間の距離は減少するが、導電パターンの厚さが増加することによって、導電パターンの高さと導電パターンの幅との割合を示すアスペクト比は徐々に増加してきている。
そのため、高いアスペクト比を有する導電パターン間に発生する空間を埋め込むための技術が必要となってきている。しかし、優れたギャップフィル（Ｇａｐ−ｆｉｌｌｉｎｇ）特性を有するＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜は８００℃以上の高温熱流動工程を必要とし、素子の側面にＢＰＳＧが拡散するという問題点がある。
【０００７】
このような問題点を改善するためのひとつとして近年、薄膜に流動性絶縁膜を用いた流動充填工程が開発中である。このような流動性絶縁膜にはＡＰＬ（Ａｄｖａｎｃｅｄ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜（またはＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜という）がある。
以下、流動性絶縁膜であるＳＯＧ膜を例にあげて説明する。
【０００８】
ＳＯＧ膜はギャップフィル特性が優れているが、必ず６００℃〜７００℃で硬化工程を行わなければならない。
最近では、ＳＯＧ膜用の物質中に平均分子量が１０００〜１００００程度のシラザン（Ｓｉｌａｚａｎｅ）系が主に使用されている。シラザンは−（ＳｉＲ１Ｒ２ＮＲ３）ｎ−で表し、ペルヒドロポリシラザンと有機ポリシラザンなどに区分される。ここで、ペルヒドロポリシラザンはＲ１、Ｒ２及びＲ３はいずれも水素からなり、有機ポリシラザンはＲ１、Ｒ２及びＲ３がそれぞれアリル基（炭素１〜８個のアリル基）やその他アリル基、アルコキシ基などの有機原子団から構成されている。
【０００９】
ポリシラザンはジブチルエーテル（Ｄｉｂｕｔｈｙｌ  ｅｔｈｅｒ）、トルエン、キシレンのような有機溶媒に一定の重量％量を含ませて塗布して使用される。通常ポリシラザンと呼ばれるこのようなＳＯＧ塗布物質は、シリケート（Ｓｉｌｉｃａｔｅ）や、シルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）を含むシロキサン（Ｓｉｌｏｘａｎｅ）系に比べ高い温度で熱処理が行われることができる。したがって、より完全な硬化が可能になり、またウェットエッチングに対する抵抗性を高めることができ、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような膜に比べ工程への採用が容易である。
【００１０】
ＳＯＧ膜の厚さは、ポリシラザン溶液の固形物重量％と塗布の際に使用されるスピナー（Ｓｐｉｎｎｅｒ）の速度によって調節できる。例えば、ジブチルエーテル溶媒にポリシラザン固形物含有量２０％程度の溶液を使用し、スピナーの回転数を数百〜数千ｒｐｍの条件で塗布して５０００Å程度の充分な厚さに形成できる。
ポリシラザンを塗布した後、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びこれらの組み合わせであってもよい。この過程によってＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
【００１１】
そして、７００℃程度の高温で１０分〜１時間の間、熱処理をして他成分を排出し、シリコン酸化膜として構成されるように硬化を行う。硬化は通常水蒸気が供給された酸化性雰囲気下で行われるが、ポリシラザンの有機成分や、その他シリコンを除外した成分が除去され、酸素が供給されることによりシリコン酸化膜が形成される。
しかし、半導体基板上にＳＯＧ膜を塗布した後、硬化工程を行う時、膜の底部までは充分な緻密化がなされず、ＳＯＧ膜の下層になるほどコンタクト形成工程後に行う湿式洗浄工程に対して非常に脆弱な特性を示す。
【００１２】
図１（ａ）と（ｂ）は、ＳＡＣエッチング後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示す平面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。
図１（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すものであり、ＳＡＣエッチング工程後、コンタクトホールＣ１が形成されていることが確認でき、図１（ｂ）は、層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用した場合ＳＡＣエッチング工程によってコンタクトホールＣ２が形成されていることが確認できる。
【００１３】
図２（ａ）と（ｂ）は、ＳＡＣエッチング及び湿式洗浄工程後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示すＳＥＭ写真である。
図２（ａ）は、図１の（ａ）のＡ−Ａ’線方向に沿った断面図であり、コンタクトホール形成のためのＳＡＣエッチング工程後、コンタクト底面のＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）確保及びエッチング残留物除去のために行うＢＯＥ（Ｂｕｆｆｅｒｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）溶液を使用した湿式洗浄工程において、層間絶縁膜ＩＬＤ１に対するアタックが上下部に亘り、全体的に発生しなかったことが分かる。
【００１４】
一方、図２（ｂ）は、図１（ｂ）のＢ−Ｂ’線方向に沿った断面図であり、硬化が完全になされていないＳＯＧ膜の底部で膜の緻密化がされておらず、膜質が脆弱で湿式溶液によって「Ａ」部のようなアタックを受けたことが分かる。その反面、層間絶縁膜ＩＬＤ２の上部では「Ｔ」部のようにアタックがほとんど発生しなかったことが分かる。図２（ｂ）で「Ｔ」部のように硬化が完全になされる厚さは、層間絶縁膜ＩＬＤ２の最上端部から約４０００Å程度の深さであることが確認できる。
【００１５】
図３（ａ）と（ｂ）は、プラグ形成工程完了後のＢＰＳＧ膜とＳＯＧ膜の平面を比較して示すＳＥＭ写真である。
図３（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すもので、コンタクトホールを含む全面にプラグ形成用導電膜（例えば、ポリシリコン膜）を全面に蒸着した後に行う化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）工程により形成された複数のプラグＰ１が層間絶縁膜ＩＬＤ１によって互いに離隔されていることを示す。ＢＰＳＧ膜を層間絶縁膜ＩＬＤ１として使用した場合、層間絶縁膜ＩＬＤ１に対するアタックを受けないので、プラグＰ１間の電気的短絡または絶縁特性の劣化のような問題点が発生しないことが分かる。
【００１６】
一方、図３（ｂ）は、層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用する場合であり、層間絶縁膜ＩＬＤ２の底部で湿式洗浄溶液によって発生したアタックによって「Ｘ」部のようなプラグＰ２間の絶縁特性が劣化したことが分かる。このような層間絶縁膜ＩＬＤ２のアタックがさらに激しい場合には、プラグＰ２が互いに電気的に短絡される可能性がある。
したがって、ＳＯＧ膜の硬化される深さの限界によって発生する膜の緻密度の差によって、発生する湿式洗浄工程におけるアタックを防止できる工程技術が必要となってきている。
【００１７】
【特許文献１】米国特許第６２４５６２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、本発明は上記従来の半導体装置の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ＳＯＧ膜の硬化時に膜厚さの依存性によって発生する膜の緻密度の差によって、湿式洗浄時誘発されるＳＯＧ膜下部のアタックを防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するためになされた本発明による湿式洗浄によるアタックを防止できる半導体装置の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成された形状に沿ってエッチング停止膜を形成するステップと、前記エッチング停止膜が形成された基板全面に流動性絶縁膜を形成するステップと、前記流動性絶縁膜上にフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングマスクとして、前記隣接する導電パターン間の前記流動性絶縁膜をエッチングし、前記エッチング停止膜を露出させるコンタクトホールを形成するステップと、前記コンタクトホールが形成された全体構造の上部にアタック防止膜を形成するステップと、前記コンタクトホール底面における前記アタック防止膜及びエッチング停止膜を除去し、前記基板を露出させるステップと、前記コンタクトホールの内部を洗浄するステップとを備えることを特徴とする。
【００２０】
本発明は、層間絶縁膜としてＳＯＧ膜またはＡＰＬ膜などの流動性絶縁膜を使用し、通常のＳＡＣ工程を行いエッチング停止膜でＳＡＣエッチングを停止する。次いで、全面に段差被覆性が比較的低い蒸着方式でアタック防止膜（窒化膜と酸化膜）を形成し、エッチング停止膜を除去してコンタクトオープン工程を完了した後に洗浄工程を行う。このように、洗浄工程前に露出された流動性絶縁膜へのアタックを防止できるアタック防止膜を形成することによって、湿式洗浄による流動性絶縁膜へのアタックを防止できる。
【発明の効果】
【００２１】
本発明に係る湿式洗浄によるアタックを防止できる半導体装置の製造方法によれば、アタック防止膜を介して湿式洗浄による流動性絶縁膜へのアタックを防止することによって、半導体装置製造時における欠陥の発生を最小化し、収率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
次に、本発明に係る湿式洗浄によるアタックを防止できる半導体装置の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００２３】
図４は、ランディングプラグコンタクト形成のためのＳＡＣエッチング工程が完了したレイアウトを概略的に示す平面図である。
図４に示すように、ウェル及びフィールド酸化膜などのように半導体素子を構成するための複数の要素が形成された基板（図示せず）上に複数のゲート電極パターンＧ１〜Ｇ５が一定間隔で配置されており、ゲート電極パターンＧ１〜Ｇ５と直交する方向に複数のＴ字状（Ｔ−Ｔｙｐｅ）のランディングプラグコンタクト形成のためのコンタクトホールパターンＬＰ１〜ＬＰ７が形成されている。
【００２４】
Ｔ字状の各コンタクトホールパターンＬＰ１〜ＬＰ７は３個のコンタクトホールを含む。例えば、ＬＰ１でＣ１とＣ４は後続する工程でストレージノードコンタクトが形成される領域を示し、Ｃ１３は後続する工程によってビットラインコンタクトが行われる領域を示す。
すなわち、Ｃ１〜Ｃ１２はストレージノードコンタクトが形成される領域を示し、Ｃ１３〜Ｃ１７は後続する工程によってビットラインコンタクトが行われる領域を示す。
【００２５】
一方、各コンタクトホールパターンＬＰ１〜ＬＰ７間のゲート電極パターンＧ１〜Ｇ５の上部には層間絶縁膜（図示せず）が存在する。
以下、本実施例では上述した図４の平面図のＡ−Ａ’及びＢ−Ｂ’線方向に沿った断面を例にその工程について説明する。
【００２６】
図５乃至図９は、本発明の実施例に係る半導体素子のパターン形成工程を説明するための断面図であり、これを参照してさらに詳細に説明する。
以下に説明する本発明の実施例では、半導体素子のコンタクトホールパターン形成工程を例にあげて説明するが、本発明の採用対象となるコンタクトホールパターンは金属配線コンタクトとビットライン、またはキャパシタのストレージノードコンタクトのためのソース／ドレイン接合などの基板内の不純物接合層とのコンタクト、及びコンタクトパッド形成のための工程などに採用可能である。
【００２７】
まず図５に示すように、半導体装置を構成するための複数の要素、例えばフィールド絶縁膜とウェルなどが形成された半導体基板５０上にゲートハードマスク５３／ゲート導電膜５２／ゲート絶縁膜５１が積層されたゲート電極パターンＧ２〜Ｇ５を形成する。
ゲート絶縁膜５１はシリコン酸化膜などの通常の酸化膜系の物質膜を使用し、ゲート導電膜５２はポリシリコン、タングステン（Ｗ）、タングステン窒化膜（ＷＮＸ）、タングステンシリサイド（ＷＳｉＸ）などを単独またはこれらを組合わせて使用する。
【００２８】
ゲートハードマスク５３は、後続するコンタクト形成のためのエッチング工程の中、層間絶縁膜をエッチングし、コンタクトホールを形成する過程においてゲート導電膜５２がアタックを受けることを防止するためのものであり、層間絶縁膜とエッチング速度が顕著に異なる物質を使用する。例えば、層間絶縁膜に酸化膜系を使用する場合には、シリコン窒化膜（ＳｉＮ）またはシリコン酸化窒化膜（ＳｉＯＮ）などの窒化膜系の物質を使用し、層間絶縁膜にポリマー系低誘電率膜を使用する場合は酸化膜系の物質を使用する。
ゲート電極パターンＧ２〜Ｇ５の間の基板５０にソース／ドレイン接合などの不純物拡散領域（図示せず）を形成する。
【００２９】
イオン注入によってゲート電極パターンＧ２〜Ｇ５の間にソース／ドレイン接合領域を形成する場合、通常ゲート電極パターンＧ２〜Ｇ５が一直線となるようにイオン注入によって基板５０に不純物を注入した後、ゲート電極パターンＧ２〜Ｇ５の側壁にスペーサを形成し、再びイオン注入工程を行ってＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造になるようにする。ここで、ＬＤＤ構造と不純物拡散領域及びスペーサ形成工程の詳細な説明は省略する。
【００３０】
ゲート電極パターンＧ２〜Ｇ５が形成された全面に後続するＳＡＣエッチング工程で基板５０へのアタックを防止するために、エッチングを停止させる機能をするエッチング停止膜５４を形成する。この時、ゲート電極パターンＧ２〜Ｇ５の形状に沿ってエッチング停止膜５４が形成されることが好ましく、エッチング停止膜５４にはシリコン窒化膜またはシリコン酸化窒化膜などの窒化膜系の物質膜を使用する。
【００３１】
次に、エッチング停止膜５４が形成された全体構造の上部に層間絶縁膜として流動性絶縁膜５５を形成する。
流動性絶縁膜５５は上述したように、ゲート電極パターンＧ２〜Ｇ５の間のアスペクト比増加によるギャップフィル特性を向上させるために採用するものであり、スピンコーティングなどの方式を使用して塗布する。
流動性絶縁膜としては、ＳＯＧ膜やＡＰＬ膜を使用することができる。
【００３２】
流動性絶縁膜５５にＳＯＧ膜を使用する場合を説明すると、ＳＯＧ膜用物質には通常平均分子量１０００〜１００００程度のシラザン系が使用され、シラザンは「−（ＳｉＲ１Ｒ２ＮＲ３）ｎ−」で表し、ここでペルヒドロポリシラザンはＲ１、Ｒ２及びＲ３はいずれも水素からなり、有機ポリシラザンはＲ１、Ｒ２及びＲ３がそれぞれアリル基（炭素１〜８個のアリル基）やその他アリル基、アルコキシ基などの有機原子団から構成されている。
【００３３】
ポリシラザンはジブチルエーテル、トルエン、キシレンのような有機溶媒に一定の重量％量を含ませた状態で塗布として使用される。通常、ポリシラザンと呼ばれるこのようなＳＯＧ塗布物質は、シリケートやシルセスキオキサンを含むシロキサン系に比べ高い温度で熱処理がなされる。したがって、より完全な硬化が可能になり、またウェットエッチングに対する抵抗性を高めることができ、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような膜に比べ工程への採用が容易である。
【００３４】
ＳＯＧ膜の厚さは、ポリシラザン溶液の固形物重量％と塗布の際に使用されたスピナーの速度によって調節できる。例えば、ジブチルエーテル溶媒にポリシラザン固形物含有量２０重量％程度の溶液を使用し、スピナーの回転数を数百〜数千ｒｐｍの条件で塗布して５０００Å程度の充分な厚さに形成する。
ポリシラザンを塗布したら、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びそれらの組み合わせであってもよい。この工程を通し、ＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
【００３５】
そして、７００℃程度の高温で１０分〜１時間の間熱処理をし、他成分を排出し、シリコン酸化膜として構成されるように硬化を行う。硬化は通常水蒸気が供給された酸化性雰囲気下で行われるが、ポリシラザンの有機成分や、その他シリコンを除外した成分が除去され、酸素が供給されることによりシリコン酸化膜が形成される。
硬化は６００℃〜７００℃の温度で１０分〜１時間程度を１回〜２回以上、複数回行い、この時雰囲気ガスとしてＨ２Ｏ、Ｏ２、Ｎ２、Ｈ２、Ｎ２Ｏなどを単独、または組み合わせてを使用する。
【００３６】
流動性絶縁膜５５としてＡＰＬ膜を使用する場合を説明すると、ＡＰＬ膜は３つのステップによって形成され、ソースガスとしてはＳｉＨ４とＨ２Ｏ２を用いる。
ＡＰＬ膜形成の第１のステップは、ＡＰＬ膜の接着及びフロー特性を向上させるために基板の底部層に対してプラズマ処理を行う。この時、ＰＥ−ＣＶＤチャンバーでＮ２ＯまたはＮ２ガスを供給しながら、チャンバー内の圧力は４００ｍＴｏｒｒ程度に維持して５００Ｗ程度のパワーを使用してプラズマ処理を行う。
【００３７】
第２のステップでは、ギャップフィリングと自己平坦化特性に基づいて基板構造上にＡＰＬ膜を蒸着する。この蒸着工程では、ＬＰ（ｌｏｗ  ｐｒｅｓｓｕｒｅ）−ＣＶＤチャンバーで主なソースガスとしてＳｉＨ４とＨ２Ｏ２を使用して、下記の反応式のような反応によって、シリコン酸化膜に水素基がついた形態のＡＰＬ膜を形成する。
（式１）
ＳｉＨ４＋Ｈ２Ｏ２→Ｓｉ（ＯＨ）４→ＳｉＯｘＨｙ
次に、第３のステップでＳｉＨ４とＮ２Ｏ（及び／またはＮ２）の雰囲気で炉熱処理を行い、シリコン酸化膜から水素基を除去することによってＡＰＬ膜を形成を完成させる。
【００３８】
次に、図６を参照すると、流動性絶縁膜５５上にフォトレジストをスピンコーティングなどの方法によって適切な厚さに塗布した後、ＫｒＦ、ＡｒＦまたはＦ２などの露光源とコンタクトホールの幅を画定するための所定のレチクル（図示せず）を使用しフォトレジストの所定部分を選択的に露光し、現象工程により、露光工程で露光されたか又は露光されなかった部分を残留させた後、後続する洗浄工程を通してエッチング残留物などを除去することによって、ランディングプラグコンタクト形成のためのフォトレジストパターン５６を形成する。
【００３９】
フォトレジストパターン５６を形成する前に、反射防止膜（図示せず）を流動性絶縁膜５５上に形成することが可能である。反射防止膜は、流動性絶縁膜５５の光反射度が高くなることで発生する乱反射によって所望しないパターンが形成されることを防止し、流動性絶縁膜５５とフォトレジスト５６との接着力を向上させる。反射防止膜はフォトレジストとそのエッチング特性が類似の有機系の物質を主に使用する。また、工程によってはこれを省略することができる。
また、流動性絶縁膜５５とフォトレジストとの間、または流動性絶縁膜５５と反射防止膜との間にハードマスクを形成することもできる。この時、使用されるハードマスク材料としては窒化膜系の絶縁性物質や、タングステンやポリシリコンなどの導電性物質を使用することできる。
【００４０】
次に、フォトレジストパターン５６をエッチングマスクとして被エッチング層である流動性絶縁膜５５をエッチングされパターン化した流動性絶縁膜５５Ａを得る。このＳＡＣエッチング工程から、隣接するゲート電極パターンＧ２〜Ｇ５の間の所定の位置でエッチング停止膜５４を露出させる複数のコンタクトホール５７を形成する。
この時、流動性絶縁膜５５のエッチングにはＳＡＣエッチング工程で用いる通常のレシピを採用する、つまり、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２またはＣ５Ｆ８などのガスを主ガスとして使用し、ここにＨｅ、ＮｅまたはＡｒなどのキャリアガスを添加して使用する。
次に、フォトレジストパターン５６を除去するが、この場合は通常のフォトレジストストリップ工程を採用する。図６は、コンタクトホール５７が形成された工程断面を示す。
【００４１】
次に図７を参照すると、ＳＡＣエッチング工程が完了した全面に窒化膜系の第１アタック防止膜５８と酸化膜系の第２アタック防止膜５９を段差被覆性が比較的低いプラズマ化学気相蒸着Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、ＰＥＣＶＤと記す）方式を使用して形成する。
この時、第１及び第２アタック防止膜５８、５９は、コンタクトホール５７の底面部での蒸着の厚さがゲート電極パターンＧ２〜Ｇ５の上部での厚さに比べて薄く蒸着されるようにする。ここで、第１アタック防止膜５８は、２０Å〜１５０Å程度の薄い厚さで形成される。
図７は、第１及び第２アタック防止膜５８、５９が形成された工程断面を示す。
【００４２】
次に、図８に示すように、エッチング停止膜５４、第１及び第２アタック防止膜５８、５９をブランケットエッチングによってゲート電極パターンＧ２〜Ｇ５の間の基板（５０、具体的には不純物拡散領域）が露出するまで除去する。ブランケットエッチング工程中、コンタクトホール５７の底部の第１アタック防止膜５８及びエッチング停止膜５４が除去される。それにより、コンタクトホール５７が形成されたゲート電極パターンＧ２〜Ｇ５の側面の残った第１アタック防止膜５８及びエッチング停止膜５４が、それぞれスペーサ５８Ａ、５４Ａになる。また、ブランケットエッチング工程で残った第１アタック防止膜５９は５９Ａで示される。
【００４３】
次に、コンタクトホール５７底面部のＣＤを確保し、ＳＡＣエッチング工程及びブランケットエッチング工程後に残留するエッチング残留物を除去するために、ＢＯＥやＨＦなどの洗浄液を使用して湿式洗浄を行う。
洗浄時にはＢＯＥまたはフッ酸（ＨＦ）を使用するが、フッ酸の場合、水とフッ酸の割合が５０：１〜５００：１である薄いフッ酸を使用することが好ましい。
一方、第１及び第２アタック防止膜の残膜５８Ａ、５９Ａがパターンされた流動性絶縁膜５５Ａの側面と上部を覆っているため、洗浄工程で流動性絶縁膜５５に対するアタックが発生しない。
【００４４】
次に、図９に示すように、コンタクトホール５７が形成された基板５０の全面にプラグ形成用の導電性物質を蒸着してコンタクトホール５７を十分に埋め込んだ後、ゲートハードマスク５３が露出されるまで平坦化工程（ＣＭＰ工程）を行いコンタクトホール５７を介して基板５０、例えば基板５０の不純物拡散領域と電気的に導通され、ゲートハードマスク５３と上部が平坦化されたプラグ６０を形成する。
【００４５】
平坦化工程では、まずＣＭＰを行う前にメモリのセル領域と周辺回路領域の段差を軽減させるためにプラグ６０形成用の導電性物質に対するエッチバック工程を行った後、ＣＭＰ工程を行えばよりたやすく平坦化がなされる。
プラグ６０形成用の導電性物質膜として最も多く使用される物質は、ポリシリコンであり、Ｔｉ、ＴｉＮなどのバリヤメタル膜を積層して形成することもでき、タングステンなどを使用することもできる。
最近では、プラグ６０を形成するのに、上述した蒸着工程の以外に選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）工程もまた多く採用される。
【００４６】
上述したように本発明では、層間絶縁用としてＳＯＧ膜またはＡＰＬ膜などの流動性絶縁膜を形成した後、ＳＡＣエッチング工程を完了後、全面にＰＥＣＶＤのような段差被覆性が低い蒸着方式を使用して第１及び第２アタック防止膜を蒸着してエッチング停止膜を除去した後、湿式洗浄工程によりコンタクトオープン工程を完了する。
したがって、湿式洗浄工程時に流動性絶縁膜の側面及び上部を、第１及び第２アタック防止膜を用いて覆い、保護することによって、湿式洗浄工程での洗浄液による流動性絶縁膜のアタックを防止することが可能となる。
【００４７】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
例えば、上述した本発明の実施の形態ではＴ字状のＳＡＣ工程だけをその例としたが、これ以外にもライン状や、ホール状のＳＡＣ工程にも採用が可能で、ゲート電極パターン間だけでなく、ビットライン間をオープンさせる工程（すなわち、ストレージノードコンタクトホール形成工程）、またはビアコンタクト形成工程など多様な半導体製造工程への採用が可能である。
【図面の簡単な説明】
【００４８】
【図１】ＳＡＣエッチング後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示す平面ＳＥＭ写真であり、（ａ）は層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すものであり、（ｂ）は層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用した場合をしめすものである。
【図２】ＳＡＣエッチング及び湿式洗浄工程後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示すＳＥＭ写真であり、（ａ）は図１の（ａ）のＡ−Ａ’線方向に沿った断面図であり、（ｂ）は図１（ｂ）のＢ−Ｂ’線方向に沿った断面図である。
【図３】プラグ形成工程完了後のＢＰＳＧ膜とＳＯＧ膜の平面を比較して示すＳＥＭ写真であり、（ａ）は層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示し、（ｂ）は層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用する場合を示す。
【図４】ランディングプラグコンタクト形成のためのＳＡＣエッチング工程が完了したレイアウトを概略的に示す平面図である。
【図５】本発明の実施の形態に係る半導体素子のパターン形成工程を説明するための断面図である。
【図６】本発明の実施の形態に係る半導体素子のパターン形成工程を説明するための断面図である。
【図７】本発明の実施の形態に係る半導体素子のパターン形成工程を説明するための断面図である。
【図８】本発明の実施の形態に係る半導体素子のパターン形成工程を説明するための断面図である。
【図９】本発明の実施の形態に係る半導体素子のパターン形成工程を説明するための断面図である。
【符号の説明】
【００４９】
５０        基板
５１        ゲート絶縁膜
５２        ゲート導電膜
５３        ゲートハードマスク
５４        エッチング停止膜
５４Ａ      エッチング停止膜（スペーサ）
５５        流動性絶縁膜
５５Ａ      流動性絶縁膜（スペーサ）
５７        コンタクトホール
５８、５８Ａ    第１アタック防止膜
５９、５９Ａ    第２アタック防止膜
６０        プラグ
Ｇ２〜Ｇ５    ゲート電極パターン
【図１】
2005117016.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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