(57)【要約】【課題】  メモリブロックの実使用効率が高く、デュアルワーク機能に適用可能で、高速でのブロック救済処理が可能な不揮発性半導体記憶装置を提供する。【解決手段】  メモリアレイ内の１つのメモリブロックが不良ブロックである場合に、不良ブロックを冗長ブロックと置換するブロック置換手段を備え、ブロック置換手段が、入力された外部ブロックアドレスの各アドレスビットの内、不良ブロックの不良ブロックアドレスと冗長ブロックアドレスの各アドレスビットの不一致部分に対応するアドレスビットを反転させて、内部ブロックアドレスに変換するアドレス変換回路１０を備え、各メモリブロック５が、外部から入力される外部ブロックアドレスをアドレス変換回路１０で変換した後の内部ブロックアドレスに基づいて、選択されるように構成されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段を備え、
前記ブロック置換手段が、入力された外部ブロックアドレスの各アドレスビットの内、前記不良ブロックの不良ブロックアドレスと前記冗長ブロックアドレスの各アドレスビットの不一致部分に対応するアドレスビットを反転させて、内部ブロックアドレスに変換するアドレス変換回路を備え、
前記各メモリブロックが、外部から入力される前記外部ブロックアドレスを前記アドレス変換回路で変換した後の前記内部ブロックアドレスに基づいて、選択されるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリアレイ内の１つの特定メモリブロックの特定ブロックアドレスと前記冗長ブロックの冗長ブロックアドレスが重複するように構成され、
前記ブロック置換手段が、
外部から入力される前記ブロックアドレスが前記特定ブロックアドレスか否かを検知し、前記ブロックアドレスが前記特定ブロックアドレスと一致する場合に、強制的に前記特定メモリブロックを選択する信号を出力する特定ブロックアドレス検知回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記特定メモリブロックが、更に複数の一括データ消去可能な小メモリブロックで構成されているブートブロックであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリアレイの本体部を前記ブートブロック以外の前記メモリブロックと前記冗長ブロックで構成し、
前記ブートブロックを前記メモリアレイの本体部から分離して配置することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記特定ブロックアドレスが前記ブロックアドレスの最上位または最下位であることを特徴とする請求項２〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ブロック置換手段は、
前記不良ブロックアドレスまたは前記冗長ブロックアドレスの各アドレスビットとの不一致部分に関する情報を記憶する不良ブロックアドレス記憶回路を備え、
前記アドレス変換回路は、前記ブロックアドレスの各アドレスビットに対して排他的論理和回路または排他的否定論理和回路を備えて構成されていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記不良ブロックアドレス記憶回路が、外部から書き替え可能に構成されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリアレイが複数のパーティションに分割され、且つ、前記各パーティションが複数の前記メモリブロックを含むように構成され、
前記パーティション内の１つのメモリブロックに対する書き替え動作中に、他の前記パーティション内の１つのメモリブロックに対する読み出し動作が可能に構成されていることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルが、フローティングゲート型のフラッシュメモリセルであることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置のブロック冗長救済方法であって、
外部から入力される外部ブロックアドレスの各アドレスビットの内、前記不良ブロックの不良ブロックアドレスと前記冗長ブロックアドレスの不一致部分に対応するアドレスビットを反転させて、内部ブロックアドレスに変換するブロックアドレス変換工程と、
前記内部ブロックアドレスを用いて前記メモリブロックを選択するメモリブロック選択工程を有することを特徴とする不揮発性半導体記憶装置のブロック冗長救済方法。
【請求項１１】
前記メモリアレイ内の１つの特定メモリブロックの特定ブロックアドレスと前記冗長ブロックの冗長ブロックアドレスが重複するように構成し、
外部から入力される前記外部ブロックアドレスが前記特定ブロックアドレスか否かを検知し、前記外部ブロックアドレスが前記特定ブロックアドレスと一致する場合に、強制的に前記特定メモリブロックを選択することを特徴とする請求項１０に記載の不揮発性半導体記憶装置のブロック冗長救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の不良メモリセルの冗長救済技術に関し、特に、デュアルワーク機能やブートブロックを有する不揮発性半導体記憶装置に適用可能な冗長救済技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の不良メモリセルの冗長救済技術と、ＤＲＡＭ等の揮発性の半導体記憶装置と同様に、種々の方法が提案され実現されている。一般的に用いられている冗長救済技術として、メモリセルアレイ中の不良メモリセルを含む不良ロー（行）または不良コラム（列）、或いは、ローまたはコラム全体が不良の不良ローまたは不良コラムを、予めメモリセルアレイの周辺部に所定本数が用意された冗長ローまたは冗長コラムと置換する方法がある。この場合、不良ローアドレス及び不良コラムアドレスを不良アドレス記憶手段に記憶しておき、外部から入力されたアドレスの当該アドレス部分を記憶された不良ローアドレス及び不良コラムアドレスと比較し、一致する場合に、冗長ローまたは冗長コラムが自動的に選択されるようにする。
【０００３】
ローまたはコラム救済では、メモリセル単位や行方向または列方向に沿って発生する不良モードに対しては有効な救済方法であるが、冗長ローまたは冗長コラムの本数によって救済可能なローまたはコラムが限定され、製造プロセスの微細化に伴って発生頻度が高くなる、パーティクル起因の多ビット連続不良（複数の不良メモリセルが連続した塊となって不良となる）等に対しては、有効な救済手段ではない。
【０００４】
そこで、一定単位の複数のメモリセルからなるメモリブロックを救済単位として、該メモリブロックを一括して救済するブロック冗長救済方式がある。当該ブロック冗長救済方式であれば、上記パーティクル起因の多ビット連続不良等を効果的に救済でき、製造歩留りを向上させることができる。
【０００５】
ここで、ブロック冗長救済方式に適用可能な、不良アドレスを冗長アドレスに変換する手法として、下記特許文献１に記載の「半導体集積回路装置」で提案されているアドレス変換手法がある。当該アドレス変換手法では、アドレスにより選択される範囲の容量を越える容量のメモリセル列が配置されたメモリセルアレイを有するメモリ部と、アドレスを変換してメモリ部のメモリセル選択を行うアドレス変換回路とを備え、アドレス変換回路が、不良メモリセルの分布に応じて、不良メモリセル列を含んで不良メモリセル列より多いメモリセル列を他の正常なメモリセル列で置換するようにアドレスとメモリセル列の対応関係が固定されるというものである。つまり、フューズにより、アドレス変換パターンを固定的に記憶し、これにより、アドレス入力時にいちいち不良アドレスとの一致・不一致を確認する必要がなくなる。しかしながら、当該アドレス変換手法は、本来ローまたはコラム救済を想定しているため、複数の冗長ローまたは冗長コラムを複数の冗長ブロックに対応させるとすれば、複数の不良メモリブロックの救済が、アドレス比較手段を必要とせずに高速で実施できるものの、予め多くの冗長ブロックをチップ上に搭載する必要があり、また、正常なメモリブロックの中にも使用されないブロックが生じるため、メモリ領域の実使用効率が低下して、メモリビットコストが高騰するという問題がある。
【特許文献１】特開２００１−２５６７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記以外に、ブロック救済時のアドレス変換の問題点として、デュアルワーク機能における問題がある。デュアルワーク機能とは、同じ不揮発性半導体記憶装置において、２つの記憶領域の一方に対して、読み出し動作を行いながら、他方に対して書き替え動作（書き込みまたは消去）を可能とする機能を言う。フラッシュメモリ等の不揮発性半導体記憶装置においては、記憶されるデータの内容として、単なるデータとプログラムコードの２種類があり、その両方が記憶されている場合に、１つの不揮発性半導体記憶装置のある記憶領域からプログラムコードを読み出して、外部のプロセッサが所定の処理を実行しながら、同じ不揮発性半導体記憶装置に処理データを格納するという処理が必要となる。デュアルワーク機能は、かかる処理を効率的に実行するために、不揮発性半導体記憶装置に要求される。
【０００７】
ところで、大容量の不揮発性半導体記憶装置におけるデュアルワーク機能は、メモリアレイを複数のパーティションに分割し、更に、各パーティションが複数のメモリブロックを含むように構成しておき、パーティション内の１つのメモリブロックに対する書き替え動作中に、他のパーティション内の１つのメモリブロックに対する読み出し動作が可能となるように構成することで、実現可能である。
【０００８】
上記デュアルワーク機能のメモリアレイ構成の場合に、各メモリブロックの救済をブロック単位で自由に行えるとすると、パーティションの境界を越えて不良ブロックと冗長ブロックの置換処理が実行されるため、パーティションの単位を維持できなくなり、デュアルワーク機能が破綻する。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題点を解消し、メモリブロックの実使用効率が高く、デュアルワーク機能に適用可能で、高速でのブロック救済処理が可能な不揮発性半導体記憶装置及びブロック冗長救済方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリアレイ内の１つの前記メモリブロックが不良ブロックである場合に、前記不良ブロックを前記冗長ブロックと置換するブロック置換手段を備え、前記ブロック置換手段が、入力された外部ブロックアドレスの各アドレスビットの内、前記不良ブロックの不良ブロックアドレスと前記冗長ブロックアドレスの各アドレスビットの不一致部分に対応するアドレスビットを反転させて、内部ブロックアドレスに変換するアドレス変換回路を備え、前記各メモリブロックが、外部から入力される前記外部ブロックアドレスを前記アドレス変換回路で変換した後の前記内部ブロックアドレスに基づいて、選択されるように構成されていることを第１の特徴とする。
【００１１】
上記第１の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、アドレス変換回路に入力された外部ブロックアドレスが不良ブロックアドレスである場合は、出力される内部ブロックアドレスが、冗長ブロックアドレスに変換されるために、自動的に不良ブロックを冗長ブロックに置換するブロック置換処理が実行される。即ち、外部から入力された外部ブロックアドレスが不良ブロックアドレスであるか否かの判定が不要となり、高速でブロック置換処理が実行できる。また、本特徴のブロック置換処理は、１つの冗長ブロックに対して実行できるので、メモリアレイ全体での記憶領域の実使用効率を高く維持することができる。更に、不良ブロック以外のメモリブロックについても、外部ブロックアドレスから内部ブロックアドレスへアドレス変換がなされるため、複数のメモリブロックでデュアルワーク機能の処理単位としてのパーティションを構成した場合でも、外部ブロックアドレス中のパーティションを特定するアドレスビットは、常に同じルールで別の内部ブロックアドレスの当該アドレスビット上に変換されるため、あるパーティションに属するメモリブロックは、変換後も同じパーティションに属することになり、アドレス変換処理によってデュアルワーク機能の処理単位が崩れることはない。また、不良ブロックが存在しない場合は、不良ブロックアドレスを冗長ブロックアドレスと等しく設定することで、各アドレスビットの不一致部分が存在しなくなるので、アドレス変換回路に入力される外部ブロックアドレスと出力される内部ブロックアドレスは等しくなり、通常のメモリブロックの選択がなされる。
【００１２】
本発明に係る不揮発性半導体記憶装置は、第１の特徴に加えて、前記メモリアレイ内の１つの特定メモリブロックの特定ブロックアドレスと前記冗長ブロックの冗長ブロックアドレスが重複するように構成され、前記ブロック置換手段が、外部から入力される前記ブロックアドレスが前記特定ブロックアドレスか否かを検知し、前記ブロックアドレスが前記特定ブロックアドレスと一致する場合に、強制的に前記特定メモリブロックを選択する信号を出力する特定ブロックアドレス検知回路を備えることを第２の特徴とする。
【００１３】
上記第２の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、不良ブロックが存在しない場合は、不良ブロックアドレスを冗長ブロックアドレスと等しく設定することで、アドレス変換回路による実質的なアドレス変換処理がなされないので、外部から特定ブロックアドレス（冗長ブロックアドレスと同じ）が入力された場合に、冗長ブロックではなく特定メモリブロックが選択される。また、不良ブロックが存在する場合は、不良ブロックアドレスが入力されると、アドレス変換回路で冗長ブロックアドレスに変換され、冗長ブロックが選択され、特定ブロックアドレスが入力されるとアドレス変換回路は不良ブロックアドレスに変換するが、特定ブロックアドレス検知回路によって不良ブロックが選択されずに、特定メモリブロックが選択されることになる。ここで、特定ブロックアドレス検知回路の一致検出処理にかかる時間が問題となるが、当該一致検出処理は、アドレス変換回路のアドレス変換処理と並行して実行できるため、ブロック置換処理を遅らせる要因とはならず、高速処理を維持できる。
【００１４】
更に、不良ブロックが存在する場合は、特定メモリブロック以外のメモリブロックは、不良ブロックアドレスによって定まるアドレス変換処理によって、本来の指定位置とは異なる位置に配置された他のメモリブロックに置換されるが、特定メモリブロックについては、特定ブロックアドレスが入力されると必ず、特定メモリブロックを選択することができる。従って、アドレス変換処理後も、特定ブロックアドレスと特定メモリブロックの物理的な関係が維持されるため、特定メモリブロックを他のメモリブロックと異なる構造で区別化して、特定用途に使用することが可能となる。
【００１５】
本発明に係る不揮発性半導体記憶装置は、第２の特徴に加えて、前記特定メモリブロックが、更に複数の一括データ消去可能な小メモリブロックで構成されているブートブロックであることを第３の特徴とする。
【００１６】
また、上記第３の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、特定ブロックアドレスが入力されると必ず、ブートブロックである特定メモリブロックが選択されるため、不良ブロックの有無に拘わらず、特定メモリブロックを他のメモリブロックと区別して、ブートブロックとして使用できる。
【００１７】
本発明に係る不揮発性半導体記憶装置は、更に、上記第３の特徴に加えて、前記メモリアレイの本体部を前記ブートブロック以外の前記メモリブロックと前記冗長ブロックで構成し、前記ブートブロックを前記メモリアレイの本体部から分離して配置することを第４の特徴とする。
【００１８】
上記第４の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、冗長ブロックは、構造的にブートブロック以外のメモリブロックと同じであるので、メモリアレイの本体部は、メモリブロックを規則的に配列して構成でき、メモリアレイ内に余分なスペースが生じない。また、ブートブロックは、メモリアレイ周辺部のレイアウトを調整することで、周辺部に存在する余分なスペースを有効に利用できる。この結果、メモリアレイ全体の実装密度の向上により、装置全体のチップサイズを縮小でき製造コストの低減が図れる。
【００１９】
本発明に係る不揮発性半導体記憶装置は、更に、上記第２乃至第４の何れかの特徴に加えて、前記特定ブロックアドレスが前記ブロックアドレスの最上位または最下位であることを第５の特徴とする。
【００２０】
上記第５の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、特定ブロックアドレスの識別が容易となり、特定メモリブロックを他のメモリブロックと区別して利用しやすくなる。また、一般的なブートブロックメモリとの互換性を維持することができる。
【００２１】
本発明に係る不揮発性半導体記憶装置は、更に、上記第１乃至第６の何れかの特徴に加えて、前記ブロック置換手段が、前記不良ブロックアドレスまたは前記冗長ブロックアドレスの各アドレスビットとの不一致部分に関する情報を記憶する不良ブロックアドレス記憶回路を備え、前記アドレス変換回路が、前記ブロックアドレスの各アドレスビットに対して排他的論理和回路または排他的否定論理和回路を備えて構成されていることを第６の特徴とする。
【００２２】
上記第６の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、簡単な回路構成で上記第１の特徴のブロック置換手段を具体的に実現できる。
【００２３】
本発明に係る不揮発性半導体記憶装置は、更に、上記第６の特徴に加えて、前記不良ブロックアドレス記憶回路が、外部から書き替え可能に構成されていることを第７の特徴とする。
【００２４】
上記第７の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、一旦不良ブロックの存在しない良品として出荷され特定の装置内に実装された後に、何らかの要因で正常であったメモリブロックが不良ブロックとなった場合であっても、不良ブロックアドレス記憶回路に、新たな不良ブロックアドレスを書き込むことにより、当該不良ブロックの冗長救済が事後的に可能となる。従って、最終製品の信頼性をより向上させることができる。
【００２５】
本発明に係る不揮発性半導体記憶装置は、更に、上記何れかの特徴に加えて、前記メモリアレイが複数のパーティションに分割され、且つ、前記各パーティションが複数の前記メモリブロックを含むように構成され、前記パーティション内の１つのメモリブロックに対する書き替え動作中に、他の前記パーティション内の１つのメモリブロックに対する読み出し動作が可能に構成されていることを第８の特徴とする。
【００２６】
上記第８の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、上記パーティションを処理単位とするデュアルワーク機能を備え、且つ、不良ブロックの冗長救済後もデュアルワーク機能を利用可能な不揮発性半導体記憶装置を実現できる。
【００２７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のブロック冗長救済方法は、電気的に書き込み消去可能な不揮発性のメモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つと同じメモリセル数で同構成の冗長ブロックとで構成されるメモリアレイを備えてなる不揮発性半導体記憶装置のブロック冗長救済方法であって、外部から入力される外部ブロックアドレスの各アドレスビットの内、前記不良ブロックの不良ブロックアドレスと前記冗長ブロックアドレスの不一致部分に対応するアドレスビットを反転させて、内部ブロックアドレスに変換するブロックアドレス変換工程と、前記内部ブロックアドレスを用いて前記メモリブロックを選択するメモリブロック選択工程を有することを第１の特徴とする。
【００２８】
上記第１の特徴を備えた本発明に係る半導体記憶装置のブロック冗長救済方法によれば、外部から入力された外部ブロックアドレスが不良ブロックアドレスである場合は、変換後の内部ブロックアドレスが冗長ブロックアドレスと同じになるために、自動的に不良ブロックを冗長ブロックに置換するブロック置換処理が実行される。即ち、外部から入力された外部ブロックアドレスが不良ブロックアドレスであるか否かの判定が不要となり、高速でブロック置換処理が実行できる。また、本特徴のブロックアドレス変換工程でのブロック置換処理は、１つの冗長ブロックに対して実行できるので、メモリアレイ全体での記憶領域の実使用効率を高く維持することができる。更に、不良ブロック以外のメモリブロックについても、外部ブロックアドレスから内部ブロックアドレスへアドレス変換がなされるため、複数のメモリブロックでデュアルワーク機能の処理単位としてのパーティションを構成した場合でも、外部ブロックアドレス中のパーティションを特定するアドレスビットは、常に同じルールで別の内部ブロックアドレスの当該アドレスビット上に変換されるため、あるパーティションに属するメモリブロックは、変換後も同じパーティションに属することになり、アドレス変換処理によってデュアルワーク機能の処理単位が崩れることはない。また、不良ブロックが存在しない場合は、不良ブロックアドレスを冗長ブロックアドレスと等しく設定することで、各アドレスビットの不一致部分が存在しなくなるので、アドレス変換回路に入力される外部ブロックアドレスと出力される内部ブロックアドレスは等しくなり、通常のメモリブロックの選択がなされる。
【００２９】
本発明に係る半導体記憶装置のブロック冗長救済方法は、第１の特徴に加えて、前記メモリアレイ内の１つの特定メモリブロックの特定ブロックアドレスと前記冗長ブロックの冗長ブロックアドレスが重複するように構成し、外部から入力される前記外部ブロックアドレスが前記特定ブロックアドレスか否かを検知し、前記外部ブロックアドレスが前記特定ブロックアドレスと一致する場合に、強制的に前記特定メモリブロックを選択することを第２の特徴とする。
【００３０】
上記第２の特徴を備えた本発明に係る半導体記憶装置のブロック冗長救済方法によれば、不良ブロックが存在しない場合は、不良ブロックアドレスを冗長ブロックアドレスと等しく設定することで、ブロックアドレス変換工程において実質的なアドレス変換処理がなされないので、外部から特定ブロックアドレス（冗長ブロックアドレスと同じ）が入力された場合に、冗長ブロックではなく特定メモリブロックが選択される。また、不良ブロックが存在する場合は、不良ブロックアドレスが入力されると、ブロックアドレス変換工程において冗長ブロックアドレスに変換され、メモリブロック選択工程で冗長ブロックが選択され、特定ブロックアドレスが入力されるとブロックアドレス変換工程において不良ブロックアドレスに変換するが、不良ブロックが選択されずに、特定メモリブロックが強制的に選択されることになる。ここで、外部からから入力されたブロックアドレスと特定ブロックアドレスとの一致検出処理に要する時間が問題となるが、当該一致検出処理は、ブロックアドレス変換工程と並行して実行できるため、ブロック置換処理を遅らせる要因とはならず、高速処理を維持できる。
【００３１】
更に、不良ブロックが存在する場合は、特定メモリブロック以外のメモリブロックは、不良ブロックアドレスによって定まるアドレス変換処理によって、本来の指定位置とは異なる位置に配置された他のメモリブロックに置換されるが、特定メモリブロックについては、特定ブロックアドレスが入力されると必ず、特定メモリブロックを選択することができる。従って、アドレス変換処理後も、特定ブロックアドレスと特定メモリブロックの物理的な関係が維持されるため、特定メモリブロックを他のメモリブロックと異なる構造で区別化して、特定用途に使用することが可能となる。
【発明を実施するための最良の形態】
【００３２】
本発明に係る不揮発性半導体記憶装置及びそのブロック冗長救済方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。以下、本発明装置がデュアルワーク機能を備えたブートブロック型のフラッシュメモリである場合を想定して説明する。
【００３３】
本発明装置は、装置全体での機能的なブロック構成は従来の一般的なデュアルワーク機能を備えたブートブロック型のフラッシュメモリと同様であり、各機能ブロック（例えば、アドレス入力回路、アドレスデコーダ回路、データ入出力回路、データ書き込み・消去回路、データの読み出し及び書き込みに係る制御を行う制御回路等の周辺回路部）に関する個々の詳細な説明は割愛し、本発明装置及び本発明方法の特徴的な回路構成や手法につき説明する。
【００３４】
図１に、本発明装置のメモリアレイ構成を模式的に示す。本実施形態では、メモリアレイ１をメモリアレイ本体部２とブートブロック部３に分離して構成する。メモリアレイ本体部２は、更に、複数のパーティション４（図１の例では、８個のパーティション）に均等に分割され、更に、各パーティション４は４つのメモリブロック５に均等に分割されて構成される。各メモリブロック５は、メモリセルをアレイ状に複数配列して構成される。本実施形態では、メモリセルとしてフローティングゲート構造のフラッシュメモリトランジスタを備えて構成されるフラッシュセルを想定し、各メモリブロック５は、データ消去単位となっている。
【００３５】
図１に示すブロック構成例では、メモリアレイ本体部２内の総メモリブロック数は３２であるので、メモリアレイ本体部２から１つのメモリブロックを選択するのに必要なブロックアドレス数は５ビットである。そのアドレスビットの内、上位の３ビットをパーティション選択用の第１ブロックアドレスとし、下位の２ビットを各パーティション４内の４つのメモリブロック５の１つを選択する第２ブロックアドレスと規定する。尚、メモリアレイ本体部２のパーティション分割数及び各パーティション４内のブロック分割数は一例であり、本実施形態のものに限定されるものではない。
【００３６】
本実施形態では、最上位（１１１１１）のブロックアドレスを特定ブロックアドレスとして、当該特定ブロックアドレスに対応するメモリブロックを冗長ブロック６に設定している。また、同じ特定ブロックアドレスに、メモリアレイ本体部２と分離して設けられたブートブロック部３（特定メモリブロックに相当）を割り当てている。後述するように、外部から当該特定ブロックアドレス“１１１１１”が入力すると、冗長ブロック６ではなく、ブートブロック部３が選択されるように構成されている。つまり、冗長ブロックを物理的に含むパーティションは、論理的にはブートブロックを含む構成となっている。詳細な回路構成については後述する。
【００３７】
ブートブロック部３は、総メモリセル数は、メモリアレイ本体部２の１つのメモリブロック５と同じであるが、更に、複数の小メモリブロック７に分割され、各小メモリブロック単位で一括消去可能に構成されている。ブートブロック部３は、各小メモリブロック７を相互に分離する構造が必要となるため、メモリアレイ本体部２の１つのメモリブロック５より、面積的に大きくなる。このため、メモリアレイ本体部２内に、ブートブロック部３を収容しようとすれば、メモリアレイ本体部２に余分なスペースが生じる結果となるが、本実施形態では、かかる不都合が好適に回避されている。
【００３８】
図１において、メモリアレイ本体部２は、左右に夫々４つのパーティション４を配置し、その中央にメモリ動作（データの読み出し、書き込み、消去等）に必要な信号線（例えば、アドレス信号、データ信号、各種制御信号）が配線されている。図１中、各パーティション４の中央側には、パーティション毎に、パーティション４の選択回路とメモリ動作に必要な制御回路（各種デコーダ回路、読み出し回路、書き込み・消去回路等）が配置されている。具体的には、図２に示すように、構成されている。図２において、複数のメモリブロックを左右に横断してグローバルビット線が配置され、各メモリブロック内では、ローカルビット線が列方向（図２中の左右方向）に設けられ、各メモリブロック内の同一列のフラッシュセルのドレイン電極が共通のローカルビット線に接続し、ローカルビット線は所定のビット線選択トランジスタを介してグローバルビット線に接続する階層的なビット線構造となっている。かかる構成により、制御回路１７からの各種メモリ動作が各ビット線を通して選択されたメモリセルに対して実行可能となる。また、図示しないが、行方向（図２中の上下方向）にワード線が設けられ、各メモリブロック内の同一行のフラッシュセルのゲート電極が共通のワード線に接続し、選択されたワード線によってメモリセルを行方向に選択可能に構成されている。ブートブロック部３も基本的に各パーティション４と類似の構成になっていて、各パーティション４と同様のメモリ動作に必要な制御回路１８が設けられている。
【００３９】
次に、メモリアレイ本体部２内のメモリブロック５（ブロックアドレス“０００００”〜“１１１１０”）の１つがブロック冗長救済を要する不良ブロックである場合に、冗長ブロックアドレス“１１１１１”の冗長ブロック６と置換する本発明方法によるブロック置換処理について説明する。
【００４０】
先ず、ブロック置換処理に関連する回路構成について説明する。図３に示すように、外部から入力された外部ブロックアドレスは、アドレス変換回路１０とブートブロック検知回路１１（特定ブロックアドレス検知回路に相当）に入力する。ブートブロック検知回路１１では、外部ブロックアドレスが最上位アドレス“１１１１１”の特定ブロックアドレスである場合に所定の信号レベル（例えば、高レベル）のブートブロック選択信号Ｓｂｂを出力する。
【００４１】
アドレス変換回路１０は、不良ブロックアドレスの各アドレスビットの状態（１または０）を記憶した不良ブロックアドレス記憶回路１２から出力される５ビットの不良ブロックアドレスと冗長ブロックアドレス（１１１１１）との不一致部分について、入力された外部ブロックアドレスの当該アドレスビットを反転処理することにより内部ブロックアドレスに変換して出力する。
【００４２】
アドレス変換回路１０で変換された内部ブロックアドレスは、上位３ビットの第１ブロックアドレスがパーティションデコード回路１３に入力し、８本のパーティション選択信号ＰＳＥＬ０〜７を出力する。パーティション選択信号ＰＳＥＬ０〜７の１つが第１ブロックアドレスの値に応じて所定の選択レベル（例えば、高レベル）を出力し、他の７つが非選択レベル（例えば、低レベル）を出力する。内部ブロックアドレスの下位２ビットの第２ブロックアドレスは、ブロックデコード回路１４に入力し、４本のブロック選択信号ＢＳＥＬ０〜３を出力する。
【００４３】
図２に示すように、ブートブロック検知回路１１で生成されたブートブロック選択信号Ｓｂｂ、パーティションデコード回路１３で生成されたパーティション選択信号ＰＳＥＬ０〜７、ブロックデコード回路１４で生成されたブロック選択信号ＢＳＥＬ０〜３は、各パーティションのパーティション選択回路１５及びブートブロック選択回路１６に入力する。尚、パーティション選択信号ＰＳＥＬ０〜７は、対応する１つだけがパーティション選択回路１５に入力する。ブートブロック選択信号Ｓｂｂが高レベルの場合は、パーティション選択信号ＰＳＥＬ０〜７の状態に拘わらず、全てのパーティション選択回路１５が非選択状態となり、ブートブロック選択信号Ｓｂｂが活性化され選択状態となる。
【００４４】
以上の説明より、本実施形態では、ブロック置換処理を実現するブロック置換手段が、アドレス変換回路１０とブートブロック検知回路１１と不良ブロックアドレス記憶回路１２で構成される。
【００４５】
次に、アドレス変換回路１０の回路構成、及び、本発明方法によるアドレス変換処理のアルゴリズムとアドレス変換処理後のメモリブロック選択手法について説明する。
【００４６】
図４に示すように、アドレス変換回路１０は、論理的には、５つの２入力排他的否定論理和回路（排他的ＮＯＲ回路）１９で構成される。各排他的ＮＯＲ回路１９には、外部ブロックアドレスの各アドレスビットと対応する不良ブロックアドレスの各アドレスビットが夫々１ビットずつ入力する。排他的ＮＯＲ処理は、２つの入力値（０または１）が一致する場合は１を出力し、不一致の場合には０を出力する。本実施形態では、冗長ブロックアドレスが“１１１１１”であるので、不良ブロックアドレスのアドレスビットが０の個所が、冗長ブロックアドレスとの不一致個所に該当する。従って、上記排他的ＮＯＲ処理によって、外部ブロックアドレスの各アドレスビットは、不良ブロックアドレスのアドレスビットの０の個所が反転処理され内部ブロックアドレスに変換されることになる。つまり、外部ブロックアドレスのアドレスビットが１であれば０が出力され、０であれば１が出力される。逆に、不良ブロックアドレスのアドレスビットが１の個所は反転処理されずに、外部ブロックアドレスの当該アドレスビットがそのまま内部ブロックアドレスの当該アドレスビットとして出力される。
【００４７】
例えば、不良ブロックアドレスが“０１００１”の場合を例にとって説明すると、不良ブロックアドレスの最下位ビットから２、３及び５ビット目が反転処理され、内部ブロックアドレスは“１１１１１”になる。従って、外部ブロックアドレスとしてこの不良ブロックアドレス“０１００１”が、アドレス変換回路１０に入力すると、内部ブロックアドレス“１１１１１”が出力される。そして、内部ブロックアドレス“１１１１１”がパーティションデコード回路１３及びブロックデコード回路１４に入力し、パーティション７のブロック３の冗長ブロックが選択される。
【００４８】
次に、全てのブロックアドレスについての上記排他的ＮＯＲ処理によるアドレス変換処理を検証する。ブロックアドレスの上位３ビットの第１ブロックアドレスと、下位２ビットの第２ブロックアドレスに分けて考える。
【００４９】
図５の変換テーブルに示すように、８つの全てのパーティションに対し、２つずつパーティションが対になり、各対において相互変換がなされる。同様に、各パーティション４内の４つの全てのブロックに対しても、２つずつブロックが対になり、各対において相互変換がなされる。どのパーティションが対になるか、どのブロックが対になるかは、不良ブロックアドレスによって決定される。本実施形態では、アドレス変換回路１０によって、外部ブロックアドレスＡが内部ブロックアドレスＢに変換される場合には、外部ブロックアドレスＢは内部ブロックアドレスＡに変換されるので、外部ブロックアドレスと内部ブロックアドレスは対称な関係にある。
【００５０】
ここで、パーティションの変換は、各パーティションが一纏まりとなって変換され、メモリブロックの変換は、パーティション内で行われるので、同じパーティション内のメモリブロックは変換後も同じパーティション内に移行することになる。この様子を、図６に模式的に示す。図６では、物理ブロックアドレスをメモリアレイ内の各メモリブロックの実際の配置場所と物理的に対応するブロックアドレスとして扱う。また、図６の論理ブロックアドレスマップは、物理的なパーティション及びメモリブロックの位置と変換後の論理ブロックアドレスとの対応関係を示しており、アドレス変換処理によって、物理的なパーティション及びメモリブロックの配置が論理的にどのように変化するかを示している。左右の各ブロックアドレスマップで、同じ上下位置のパーティション及びメモリブロックは物理的に同じ実体を示している。図６中の矢印は、外部ブロックアドレスが、不良ブロックを示す物理ブロックアドレス“０１００１”を入力しても、アドレス変換処理により内部ブロックアドレス“１１１１１”に変換されるので、本来の物理ブロックアドレス“１１１１１”に位置する冗長ブロックが選択される様子を示している。
【００５１】
物理ブロックアドレスマップで不良ブロック（図７中のクロスハッチング部分参照）を含むパーティションＰ２は、論理ブロックアドレスマップではパーティションＰ７として扱われ、逆に、物理ブロックアドレスマップのブートブロックを論理的に含むパーティションＰ７は、論理ブロックアドレスマップではパーティションＰ２として扱われる。従って、外部ブロックアドレス（第１ブロックアドレス）として“０１０”が入力されると、内部ブロックアドレス空間での（つまり、実際のメモリアレイにおける）パーティションＰ７が選択され、逆に、外部ブロックアドレス（第１ブロックアドレス）として“１１１”が入力されると、内部ブロックアドレス空間でのパーティションＰ２が選択されることになる。
【００５２】
パーティション内の各メモリブロックもアドレス変換処理により、同様の変換がなされる。ここで、外部から不良ブロックアドレス “０１００１”が入力されると、上記アドレス変換処理によって、内部ブロックアドレス空間でのブロックアドレス“１１１１１”の冗長ブロックが選択され、不良ブロックが冗長ブロックと置換され、結果として不良ブロックが冗長ブロックにより救済される。逆に、外部からブートブロック部３を選択する特定ブロックアドレス “１１１１１”が入力されると、上記アドレス変換処理によって、内部ブロックアドレス空間でのブロックアドレス“０１００１”の不良ブロック（図７中のハッチング部分参照）が選択されることになるが、それでは、ブートブロック部３が適正に選択されないので、上述のように、ブートブロック検知回路１１によって特定ブロックアドレス “１１１１１”が入力されると強制的にブートブロック部３を選択する処理を行う。
【００５３】
不良ブロックが存在しない場合は、不良ブロックを冗長ブロックアドレスと同じ“１１１１１”に設定することで、上記排他的ＮＯＲ処理による反転処理が一切されないので、外部ブロックアドレスはそのまま内部ブロックアドレスとして出力される。
【００５４】
本実施形態では、冗長ブロックアドレスが“１１１１１”であるので、上記排他的ＮＯＲ処理になるが、冗長ブロックアドレスが０００００の場合は、不良ブロックアドレスのアドレスビットの１の個所が、冗長ブロックアドレスとの不一致個所に該当するため、排他的ＮＯＲ処理ではなく、排他的ＯＲ処理が適当となる。しかし、排他的ＯＲ処理は排他的ＮＯＲ処理の出力を反転すればよいので、具体的な回路構成においては、適宜、排他的ＮＯＲ回路または排他的ＯＲ回路を使用すればよい。
【００５５】
ここで、不良ブロックアドレスの各アドレスビットをアドレス変換回路１０に出力する不良ブロックアドレス記憶回路１２は、例えば、各アドレスビットに対して、１対のフラッシュセルを割り当て、一方を高閾値電圧に、他方を低閾値電圧に設定することで、何れのフラッシュセルが高閾値電圧に書き込まれたかによって、各アドレスビットの状態（０または１）を記憶することができる。尚、各アドレスビットに対して２つのフラッシュセルを用いることで、各アドレスビットの状態を低消費電流で且つ確実に読み出すことが可能となる。
【００５６】
或いは、各アドレスビットに対して、１つのフラッシュセルを割り当て、消去状態を冗長ブロックアドレスに対応させて、不一致個所だけを書き込むように構成しても構わない。かかる構成により、冗長ブロックアドレスが“１１１１１”の場合に限らず、同じアドレス変換回路１０を使用することができる。また、アドレス変換回路１０が排他的ＯＲ処理を基本とする場合は、フラッシュセルは、不良ブロックアドレスと冗長ブロックアドレスの一致個所だけを書き込むようにしても構わない。かかる構成よれば、不良ブロックが存在しない場合は、不良ブロックアドレス記憶回路１２に対してデフォルトの不良ブロックアドレスを記憶させる必要がない。
【００５７】
尚、上記何れの構成であっても、不良ブロックアドレス記憶回路１２のフラッシュセルを外部から書き込み、或いは、書き込み・消去可能に構成するのが好ましい。この場合、例えば、外部から特定のコマンドを受け付けて、不良ブロックアドレス記憶回路１２の書き替えモードに移行して、上記各フラッシュセルの消去、書き込みを実行する。
【００５８】
次に、ブートブロック検知回路１１について簡単に説明する。本実施形態では、特定ブロックアドレスが“１１１１１”であるので、図８に示すように、論理的には５入力の論理積（ＡＮＤ）回路で簡単に構成される。各入力には外部ブロックアドレスの各アドレスビットを入力する。尚、特定ブロックアドレスが“０００００”の場合は、ブートブロック検知回路１１は、同様の考え方により、論理的には５入力の否定論理和（ＮＯＲ）回路で簡単に構成できる。
【００５９】
次に、本発明装置の別実施の形態につき説明する。
【００６０】
〈１〉上記実施形態では、本発明装置がデュアルワーク機能を備えたブートブロック型のフラッシュメモリである場合を想定したが、本発明に係るアドレス変換回路１０及びブートブロック検知回路１１によるブロック置換処理、つまり、本発明方法は、デュアルワーク機能を備えないフラッシュメモリ、また、特定メモリブロックがブートブロックでないフラッシュメモリに適用しても、有効に機能する。
【００６１】
〈２〉上記実施形態では、特定ブロックアドレスが“１１１１１”の場合を想定したが、特定ブロックアドレスはブロックアドレスの最上位アドレスに限定されるものではなく、最下位アドレスでもよく、また、その中間のアドレスでも構わない。
【００６２】
〈３〉上記実施形態では、不良ブロックアドレス記憶回路１２は、不良ブロックアドレスを記憶する形態を例示したが、特定ブロックアドレスが“１１１１１”、または、“０００００”の場合は、実質的には冗長ブロックアドレスの各アドレスビットとの不一致部分、または、一致部分を記憶していることと等価であるので、一般的に、不良ブロックアドレスと不良ブロックアドレスの不一致部分または一致部分のアドレスビットを記憶するようにしても構わない。
【００６３】
〈４〉上記実施形態では、冗長ブロック７を１つ備えたメモリアレイ本体部２とブートブロック部３で構成されたメモリアレイ１が１つの場合を説明したが、本発明装置は、当該メモリアレイ１を複数備えていても構わない。
【００６４】
〈５〉上記実施形態では、メモリセルとしてフラッシュセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても、同様の本発明のブロック置換処理は適用可能である。更に、ブロック置換処理の考え方は、その他の不揮発性半導体記憶装置に適用可能である。特に、デュアルワーク機能或いはブートブロックを備えた不揮発性半導体記憶装置に、効果的に機能する。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリアレイ構成を模式的に示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリアレイ構成を模式的に示す他のブロック図
【図３】本発明に係る不揮発性半導体記憶装置の一実施形態におけるブロック置換処理に関連する回路構成を示すブロック図
【図４】本発明に係る不揮発性半導体記憶装置の一実施形態におけるアドレス変換回路を示す論理回路図
【図５】本発明に係る不揮発性半導体記憶装置のブロック冗長救済方法の一実施形態におけるアドレス変換処理の具体例を示すアドレス変換テーブル
【図６】本発明に係る不揮発性半導体記憶装置のブロック冗長救済方法の一実施形態におけるアドレス変換処理の具体例を示すアドレスマップ
【図７】図１に示すメモリアレイ構成における不良ブロックの位置の一例を模式的に示すブロック図
【図８】本発明に係る不揮発性半導体記憶装置の一実施形態におけるブートブロック検知回路の一例を示す論理回路図
【符号の説明】
【００６６】
１    ：メモリアレイ
２    ：メモリアレイ本体部
３    ：ブートブロック部
４    ：パーティション
５    ：メモリブロック
６    ：冗長ブロック
７    ：メモリブロック
８    ：メイン列デコーダ
１０  ：アドレス変換回路
１１  ：ブートブロック検知回路（特定ブロックアドレス検知回路）
１２  ：不良ブロックアドレス記憶回路
１３  ：パーティションデコード回路
１４  ：ブロックデコード回路
１５  ：パーティション選択回路
１６  ：ブートブロック選択回路
１７、１８  ：制御回路
１９  ：２入力排他的否定論理和回路（排他的ＮＯＲ回路）
Ｓｂｂ  ：ブートブロック選択信号
ＰＳＥＬ０〜７  ：パーティション選択信号
ＢＳＥＬ０〜３  ：ブロック選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図６】
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