(57)【要約】【課題】初期化動作の速度を向上でき、信頼性を向上できる半導体集積回路を提供することを目的としている。【解決手段】半導体集積回路は、制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路２３と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路２２とを具備し、前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされていることを特徴としている。【選択図】      図１
2005228412.tif 000002
【特許請求の範囲】
【請求項１】
制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路とを具備し、
前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされていること
を特徴とする半導体集積回路。
【請求項２】
前記複数段の初期化信号生成回路の初段にそれぞれ接続された複数のパワーオン回路を更に具備し、
前記複数段の初期化信号生成回路は、初段出力の初期化信号が前記パワーオン回路の出力により活性化されるようにそれぞれリンクされること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記各記憶回路は、半導体メモリにおいてメモリセルアレイの不良アドレスを記憶して、不良アドレスがアクセスされた時に対応する不良セルアレイを冗長セルアレイで置換するための不良アドレス記憶回路であること
を特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記各記憶回路は、前記所定段の初期化信号が記憶回路に入力されるとプリチャージを行い、前記次段の初期化信号が記憶回路に入力されるとセットを行い、
前記プリチャージから前記セットまでの間には、前記プリチャージをしてから次段の初期化信号生成回路に入力される所定段の初期化信号が転送されてから、前記セットを行うまでの次段の初期化信号が転送されるまでの信号経路の長さにより決定される所定の遅延時間を持つこと
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記不良アドレス記憶回路は、フューズと、このフューズデータを読み出して保持するラッチ回路とを備え、
前記複数段の初期化信号生成回路は、少なくとも各ラッチ回路のラッチノードを一様に初期化するためのプリチャージ信号を生成する第１初期化信号生成回路と、この第１初期化信号生成回路から出力されて対応する前記各フューズラッチ回路に供給された後のプリチャージ信号により活性化されて対応する前記各フューズラッチ回路のフューズのデータを読み出して保持するためのセット信号を生成する第２初期化信号生成回路とを有すること
を特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路に関し、例えば、冗長回路方式で用いられる不良アドレス記憶回路等に適用される。
【背景技術】
【０００２】
従来より、ＤＲＡＭ等の各種半導体メモリにおいては、不良セルの救済のために、いわゆる冗長回路方式が採用されている。冗長回路方式では、ノーマルセルアレイを、冗長ロウ／カラムセルアレイに置き換える置換制御を行うために、フューズ回路等の不良アドレス記憶回路がメモリチップ内に搭載される（例えば、特許文献１参照）。不良アドレス記憶回路には、メモリチップのテストの結果に基づいて、不良アドレスがプログラミングされる。
【０００３】
図１７は、冗長回路方式で用いられる従来の不良アドレス記憶回路とその周辺回路を示すブロック図である。図１７に示すようにこの回路は、パワーオン回路１１、フューズラッチイニシャライズ回路１２、および上記不良アドレス記憶回路の一例としてのフューズラッチ回路１３−１〜１３−Ｚにより構成される。
【０００４】
半導体チップに電源が投入されると、パワーオン回路１１は、フューズラッチイニシャライズ回路１２を活性化させるためのパワーオン信号ＰＷＲＯＮをフューズラッチイニシャライズ回路１２に出力する。フューズラッチイニシャライズ回路１２は、上記信号ＰＷＲＯＮを元に、まず信号線１５−１を介してプリチャージ信号ｂＦＰＲＣＨをフューズラッチ回路１３−１〜１３−Ｚに出力する。続いて、所定の遅延時間経過後に、信号線１５−２を介してフューズセット信号ＦＳＥＴをフューズラッチ回路１３−１〜１３−Ｚに出力する。
【０００５】
上記プリチャージ信号ｂＦＰＲＣＨにより、フューズラッチ回路１３がプリチャージされる。上記フューズセット信号ＦＳＥＴにより、フューズラッチ回路１３のフューズ情報がセットされる。そのため、フューズラッチ回路１３−１〜１３−Ｚのそれぞれに、まずプリチャージ信号ｂＦＰＲＣＨが入力され、続いてフューズセット信号ＦＳＥＴが入力される必要がある。
【０００６】
しかし、フューズラッチ回路１３のプリチャージおよびフューズ情報のフューズセットの転送は、信号線１５−１および信号線１５−２を介して行われる。フューズラッチ回路１３の個数の増大に伴い信号線１５−１、１５−２の配線長が増大するため、信号線１５−１、１５−２に付加される寄生容量および寄生抵抗も増大し、初期化信号（プリチャージ信号ｂＦＰＲＣＨおよびフューズセット信号ＦＳＥＴ）が遅延し、それに伴って初期化動作が遅延するという問題がある。
【０００７】
さらに、正しいフューズ情報のセットが行われるためには、フューズラッチ回路１３−１〜１３−Ｚのそれぞれに、プリチャージ信号ｂＦＰＲＣＨが入力され、続いてフューズセット信号ＦＳＥＴが入力される必要がある。そのためには、配線に付加される抵抗や容量を正確に見積もった上で、常にプリチャージ信号ｂＦＰＲＣＨの伝達速度がフューズセット信号ＦＳＥＴの伝達速度よりも大きくなるようにレイアウトしなければならない。
【０００８】
しかし、フューズラッチイニシャライズ回路１２内での遅延時間によって、複数のフューズラッチ回路１３−１〜１３−Ｚの上記初期化信号の伝達速度を一様に制御することは困難である。その結果、上記初期化信号の伝達速度の逆転に伴う誤ラッチが起こり得ることになり、信頼性が低いという問題がある。
【０００９】
上記のように従来の半導体集積回路では、初期化動作の遅延によって、信頼性が低下するという事情があった。
【特許文献１】特開２００３−５９２８７号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は上記のような事情に鑑みてなされたもので、初期化動作の速度を向上でき、信頼性を向上できる半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路とを具備し、前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされている半導体集積回路を提供することができる。
【００１２】
上記のような構成によれば、上記複数の記憶回路のそれぞれに複数段ずつ初期化信号生成回路が設けられている。そのため、複数の記憶回路に対して、同時かつ並列的に初期化動作を行うことができる。その結果、初期化動作の速度を向上することができる。さらに、上記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされている。そのため、複数段の初期化信号生成回路を所定の順序に活性化することができ、上記活性化の順序の逆転に伴う誤ラッチを防止することができる。その結果、信頼性を向上することができる。
【発明の効果】
【００１３】
この発明によれば、初期化動作の速度を向上でき、信頼性が向上できる半導体集積回路が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
[基本構成]
まず、この発明の基本構成について、図１のブロック図を用いて説明する。
【００１６】
図１に示す半導体集積回路は、半導体チップ２０中に、パワーオン回路２１−１〜２１−ｎ、フューズラッチイニシャライズ回路（初期化信号生成回路）２２−１ａ、２２−２ａ、２２−３ａ〜２２−１ｎ、２２−２ｎ、２２−３ｎ、およびフューズラッチ回路（記憶回路）２３−１〜２３−ｎから構成されている。
【００１７】
ここでは３段のみが示されているが、フューズラッチイニシャライズ回路２２−１ａ、２２−２ａ、２２−３ａ〜２２−１ｎ、２２−２ｎ、２２−３ｎが、フューズラッチ回路２３−１〜２３−ｎのそれぞれに複数段ずつ設けられている。
【００１８】
上記複数段のフューズラッチイニシャライズ回路の初段の回路２２−１ａ、２２−１ｂ、２２−１ｎには、それぞれ複数のパワーオン回路２１−１、２１−２、２１−ｎが接続されている。
【００１９】
複数段のフューズラッチイニシャライズ回路２２は、フューズラッチ回路２３それぞれに対して、後述するイニシャライズ信号ＦＩＮＩＴの数だけ設けられている。また、フューズラッチイニシャライズ回路２２、およびイニシャライズ信号ＦＩＮＩＴに付く序数（１、２、３、…）は、フューズ情報を正しくフューズラッチ回路２３にセットするための活性化の順序を表すものである。
【００２０】
次に、この半導体集積回路の動作について説明する。
【００２１】
半導体チップ２０に電源が投入されると、パワーオン回路２１−１、２１−２、〜２１−ｎは、フューズラッチイニシャライズ回路２２を起動させるためのパワーオン信号ＰＷＲＯＮをそれぞれ初段のフューズラッチイニシャライズ回路２２−１ｎ（ｎ＝ａ，ｂ，…）に出力する。初段のフューズラッチイニシャライズ回路２２−１ｎ（ｎ＝ａ，ｂ，…）は、上記信号ＰＷＲＯＮをもとに、第１のイニシャライズ信号（第１の初期化信号）ＦＩＮＩＴ１ｎ（ｎ＝ａ，ｂ，…）を出力する。
【００２２】
第１のイニシャライズ信号ＦＩＮＩＴ１ｎは、フューズラッチ回路２３−ｎ（ｎ＝１，２，…）に入力され、フューズラッチ回路２３−ｎの第１のイニシャライズ動作（プリチャージ）が行われる。
【００２３】
上記第１のイニシャライズ動作を行った後の第１のイニシャライズ信号ＦＩＮＩＴ１ｎは、次段のフューズラッチイニシャライズ回路２２−２ｎ（ｎ＝ａ，ｂ，…）に入力される。
【００２４】
次段のフューズラッチイニシャライズ回路２２−２ｎは、入力された第１のイニシャライズ信号ＦＩＮＩＴ１ｎにより活性化され、第２のイニシャライズ信号（第２の初期化信号）ＦＩＮＩＴ２ｎ（ｎ＝ａ，ｂ，…）を出力する。
【００２５】
第２のイニシャライズ信号ＦＩＮＩＴ２ｎが対応するフューズラッチ回路２３−ｎに入力されると、上記第１のイニシャライズ信号ＦＩＮＩＴ１ｎと同様に、フューズラッチ回路２３−ｎの第２のイニシャライズ動作（セット）が行われる。
【００２６】
ここで、フューズラッチ回路２３−ｎの第１のイニシャライズ動作（プリチャージ）から第２のイニシャライズ動作（セット）までの間は、所定の遅延時間τを持って遅延する。上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ｎに入力されるまでの第１のイニシャライズ信号ＦＩＮＩＴ１ｎが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＩＮＩＴ２ｎが転送される信号線の長さ（信号経路の長さ）Ｌ１ｎ（ｎ＝ａ，ｂ，…）により決定される。
【００２７】
続いて、上記第２のイニシャライズ動作を行った後の第２のイニシャライズ信号ＦＩＮＩＴ２ｎは、さらに次段のフューズラッチイニシャライズ回路２２−３ｎ（ｎ＝ａ，ｂ，…）に入力される。
【００２８】
以下、フューズラッチイニシャライズ回路２２−３ｎ、…、の動作は上記と同様である。
【００２９】
以上のことから、このフューズラッチイニシャライズ回路２２の接続（リンク）関係を一般化すれば、複数段のフューズラッチイニシャライズ回路２２−ｋｎ（ｋ；自然数）は、ｋ番目の回路の出力が、その配線経路の末端のｋ＋１番目の回路に入力され活性化される、という接続（リンク）関係になっている。同時に、上記フューズラッチイニシャライズ回路２２−ｋｎのｋ番目の出力は、それぞれ対応するフューズラッチ回路２３−ｎに入力される。
【００３０】
上記のように、フューズラッチイニシャライズ回路２２−ｋｎ（ｋ；自然数）は、複数のフューズラッチ回路２３−ｎのそれぞれに複数段ずつ設けられている。さらに、複数段のフューズラッチイニシャライズ回路２２−ｋｎにより、複数のフューズラッチ回路２３−ｎのイニシャライズ動作（初期化動作）を同時かつ並列的に行うことができる。
【００３１】
よって、イニシャライズ動作を複数のフューズラッチ回路２３−ｎのそれぞれにおいて同時かつ並列的に行うことができるため、イニシャライズ動作の速度を向上することができる。
【００３２】
また、イニシャライズ信号（初期化信号）を転送させる信号線は、複数段のフューズラッチイニシャライズ回路２２−ｋｎに対して設けられるフューズラッチ回路２３を介して、複数段のフューズラッチイニシャライズ回路２２−ｋｎを活性化する経路を一本化するように配置すればよい。その結果、例えば、上記信号線を半導体チップ２０全体に引き回して配置される必要等がなくなり、信号線の配線長を低減でき、配線長に伴って増大する寄生容量および寄生容量を低減できる。よって、イニシャライズ信号（初期化信号）の伝達速度を向上し、イニシャライズ動作（初期化動作）の速度を向上することができる。
【００３３】
さらに、複数段のフューズラッチイニシャライズ回路２２−ｋｎは、ｋ番目の出力が、その配線経路の末端のｋ＋１番目の回路に入力され活性化される、という接続（リンク）関係になっている。
【００３４】
その結果、複数段のフューズラッチイニシャライズ回路２２−ｋｎを所定の順序（ｋ番目、ｋ＋１番目、…）に活性化することができ、上記順序の逆転に伴う誤ラッチを防止することができる。
【００３５】
また、フューズラッチ回路２３−ｎの第１のイニシャライズ動作（プリチャージ）から第２のイニシャライズ動作（セット）までの間は、所定の遅延時間τを持って遅延するところ、上記遅延時間τは主として信号経路の長さＬ１ｎ（ｎ＝ａ，ｂ，…）により決定される。
【００３６】
その結果、別途遅延回路等を設ける必要はなく所定の遅延時間τを設けることができる。かつ、上記信号経路の長さＬ１ｎ（ｎ＝ａ，ｂ，…）は比較的短くできるため、遅延時間τの制御を容易に行うことによりイニシャライズ動作の信頼性を向上することができる。
【００３７】
さらに、初段のフューズラッチイニシャライズ回路２２−１ａ、２２−１ｂ、２２−１ｎには、それぞれ複数のパワーオン回路２１−１、２１−２、２１−ｎが接続されている。さらに、パワーオン回路２１−１、２１−２、２１−ｎは、フューズラッチイニシャライズ回路２２を起動させるためのパワーオン信号ＰＷＲＯＮをそれぞれ初段のフューズラッチイニシャライズ回路２２−１ｎ（ｎ＝ａ，ｂ，…）に出力する。
【００３８】
そのため、初段のフューズラッチイニシャライズ回路２２−１ａ、２２−１ｂ、２２−１ｎを起動させる動作についても同時かつ並列的に行うことができる。
【００３９】
［第１の実施形態］
次に、この発明の第１の実施形態に係る半導体集積回路について、図２乃至図６を用いて説明する。この第１の実施形態では、上記図１に示した回路においてフューズラッチイニシャライズ回路２２がフューズラッチ回路２３にそれぞれ２つずつ設けられている場合の構成例およびその動作について説明する。以下、この説明において上記基本構成と重複する部分の説明は省略する。
【００４０】
図２は、図１に示したパワーオン回路２１−１をより具体的に示した回路図である。抵抗素子Ｒ１の一端が電源Ｖｄｄに接続され、抵抗素子Ｒ２の一端が基準電位に接続され、抵抗素子Ｒ１、Ｒ２の他端はノードＮ１１に接続されている。インバータＩＮＶ１１の入力端がノードＮ１１に接続され、出力端がインバータＩＮＶ１２の入力端に接続されている。同様に順次インバータＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１４が接続されている。
【００４１】
図３は、図１に示したフューズラッチイニシャライズ回路２２−１ａをより具体的に示した回路図である。フューズラッチイニシャライズ回路２２−１ａは、ＮＡＮＤゲートＧ１１および順次直列に接続されたインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３により構成されている。ＮＡＮＤゲートＧ１１の一方の入力端とインバータＩＮＶ２１の入力端はパワーオン信号ＰＷＲＯＮの入力端に接続され、他方の入力端はインバータＩＮＶ２３の出力端に接続され、出力端から第１のイニシャライズ信号ｂＦＰＲＣＨを出力する。
【００４２】
図４は、図１に示したフューズラッチイニシャライズ回路２２−２ａをより具体的に示した回路図である。
【００４３】
第１のイニシャライズ信号ｂＦＰＲＣＨの入力端にフリップフロップ回路２５の入力端が接続され、このフリップフロップ回路２５の出力端にインバータＩＮＶ３１の入力端およびＰＭＯＳトランジスタＰ１のドレインが接続される。フリップフロップ回路２５は、ＮＡＮＤゲートＧ２１、Ｇ２２により構成される。ＮＡＮＤゲートＧ２１の一方の入力端には第１のイニシャライズ信号ｂＦＰＲＣＨが供給され、他方の入力端にはＮＡＮＤゲートＧ２２の出力端が接続される。ＮＡＮＤゲートＧ２２の一方の入力端には第１のイニシャライズ信号ｂＦＰＲＣＨが供給され、他方の入力端にはＰＭＯＳトランジスタＰ１のドレインが接続される。
【００４４】
ＰＭＯＳトランジスタＰ１のゲートにはパワーオン信号ＰＷＲＯＮの入力端が接続され、ソースには内部電源Ｖｃｃが接続される。インバータＩＮＶ３１の出力端には、インバータＩＮＶ３２の入力端およびＮＡＮＤゲートＧ２３の一方の入力端が接続される。
【００４５】
インバータＩＮＶ３２，ＩＮＶ３３，ＩＮＶ３４，およびＮＡＮＤゲートＧ２３の接続関係は、図３で示した回路と同様である。
【００４６】
インバータＩＮＶ３５の入力端にはＮＡＮＤゲートＧ２３の出力端が接続され、出力端から第２のイニシャライズ信号ＦＳＥＴが出力される。
【００４７】
図５は、図１に示したフューズラッチ回路２３−１をより具体的に示した回路図である。フューズラッチ回路２３−１は、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、フューズＦ１、ラッチ回路３１、およびインバータＩＮＶ４３により構成されている。
【００４８】
ＰＭＯＳトランジスタＰ２のゲートに第１のイニシャライズ信号ｂＦＰＲＣＨが供給さえ、ソースに内部電源Ｖｃｃが接続され、ドレインにノードＮＡが接続されている。ＮＭＯＳトランジスタＮ２のゲートに第２のイニシャライズ信号ＦＳＥＴが供給され、ソースにフューズＦ１の一端が接続されている。フューズＦ１の他端は接地されている。
【００４９】
ラッチ回路３１は、インバータＩＮＶ４１，ＩＮＶ４２により構成されている。インバータＩＮＶ４１の入力端にノードＮＡが接続され、出力端にインバータＩＮＶ４３の入力端が接続される。インバータＩＮＶ４２入力端にインバータＩＮＶ４１の出力端が接続され、出力端にインバータＩＮＶ４１の入力端が接続される。インバータＩＮＶ４３の出力端からフューズ信号ＦＢＬＷＮが出力される。
【００５０】
次に、図２乃至図５で示したパワーオン回路２１−１、フューズラッチイニシャライズ回路２２−１ａ，２２−１ｂ、およびフューズラッチ回路２３−１を例に挙げ、図６のタイミングチャートを用いて第１の実施形態に係る半導体集積回路の動作を説明する。
【００５１】
半導体チップ２０に電源Ｖｄｄが投入され、パワーオン回路２１−１の、抵抗素子Ｒ１、Ｒ２により抵抗分割された電源電位がインバータＩＮＶ１１のしきい値電圧を超えると、インバータＩＮＶ１１の出力が反転し、インバータＩＮＶ１２〜ＩＮＶ１４で順次反転遅延し、フューズラッチイニシャライズ回路２２−１ａに供給されるパワーオン信号ＰＷＲＯＮが“Ｌ”レベルから“Ｈ”レベルのとなる。
【００５２】
このパワーオン信号ＰＷＲＯＮを受けて初段のフューズラッチイニシャライズ回路２２−１ａは、パワーオン信号ＰＷＲＯＮの立ち上がりエッジを奇数段のインバータＩＮＶ２１〜ＩＮＶ２３とＮＡＮＤゲートＧ１１で検出し、インバータＩＮＶ２１〜ＩＮＶ２３の遅延で定まる“Ｌ”レベルパルスの第１のイニシャライズ信号（プリチャージ信号）ｂＦＰＲＣＨを生成して、フューズラッチ回路２３−１およびフューズラッチイニシャライズ回路２２−２ａに出力する。
【００５３】
続いて、第１のイニシャライズ信号ｂＦＰＲＣＨを受けてフューズラッチ回路２３−１のノードＮＡの電位レベルは、第１のイニシャライズ信号ｂＦＰＲＣＨがＰＭＯＳトランジスタＰ２のゲートに入力されることにより、“Ｌ”から“Ｈ”レベルとなる。この状態が、ラッチ回路３１にラッチされインバータＩＮＶ４３での反転および遅延を受けて、フューズ信号ＦＢＬＷＮが出力される。
【００５４】
一方、フューズラッチイニシャライズ回路２２−２ａのフリップフロップ回路２５は、パワーオン信号ＰＷＲＯＮが“Ｈ”レベルになるまでにＰＭＯＳトランジスタＰ１によりリセットされ、第１のイニシャライズ信号ｂＦＰＲＣＨによりセットされる。この結果、第１のイニシャライズ信号ｂＦＰＲＣＨの立ち上がりエッジから遅延時間τだけ遅れて“Ｈ”レベルとなる第２のイニシャライズ信号（フューズセット信号）ＦＳＥＴがフューズラッチ回路２３−１に出力される。
【００５５】
ここで、上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ａに入力されるまでの第１のイニシャライズ信号ｂＦＰＲＣＨが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＳＥＴが転送される信号線の長さ（信号経路の長さ）により決定される。
【００５６】
続いて、フューズラッチ回路２３−１のノードＮＡの電位レベルは、第２のイニシャライズ信号ＦＳＥＴがＮＭＯＳトランジスタＮ２のゲートに入力されることにより、フューズＦ１を介して電流が放電されて、“Ｌ”レベルから“Ｈ”レベルとなる。フューズラッチ回路２３−１の出力端は、上記遅延を受けたノードＮＡと同様のフューズ信号ＦＢＬＷＮがセットされる。
【００５７】
一方、フューズＦ１が切断された場合には、フューズラッチ回路２３−１のノードＮＡは電流が放電されず、“Ｈ”レベルのままラッチされる。よって、フューズラッチ回路２３−１の出力端には、上記遅延を受けたノードＮＡと同様の“Ｈ”レベルのフューズ信号ＦＢＬＷＮがセットされる。
【００５８】
その他のフューズラッチイニシャライズ回路２２−１ｂ、２２−２ｂ、…、２２−１ｎ、２２−２ｎ、およびフューズラッチ回路２３−２、…、２３−ｎにおける動作については上記と同様である。
【００５９】
上記のような構成では、上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ａに入力されるまでの第１のイニシャライズ信号ｂＦＰＲＣＨが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＳＥＴが転送される信号線の長さ（信号経路の長さ）により決定される。
【００６０】
よって、別途遅延回路等を設ける必要がなく、所定の遅延時間τを得ることができる。加えて、上記信号線の長さ（信号経路の長さ）は比較的短くすることができるため、遅延時間τを容易に選択することができ、上記信号線の長さ伴う寄生容量および寄生抵抗を低減することできる。
【００６１】
従って、遅延時間τの制御を容易に行うことによりイニシャライズ動作の信頼性を向上でき、イニシャライズ動作の速度を向上することができる。
【００６２】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路について、図７乃至図１０を用いて説明する。この第２の実施形態は、上記第１の実施形態に示した第１のイニシャライズ信号および第２のイニシャライズ信号を反対の極性にしたものである。以下、この説明において上記第１の実施形態と重複する部分の説明は省略する。
【００６３】
図７は、この実施形態に係るフューズラッチイニシャライズ回路２２−１ａの構成例を示す回路図である。この回路は、図３に示したフューズラッチイニシャライズ回路２２−１ａにインバータＩＮＶ３６が更に設けられている。インバータＩＮＶ３５の入力端にはＮＡＮＤゲート１１の出力端が接続され、出力端には第１のイニシャライズ信号ＦＰＲＣＨ出力端が接続されている。
【００６４】
図８は、この実施形態に係るフューズラッチイニシャライズ回路２２−２ａを示す回路図である。この回路は、図４に示したフューズラッチイニシャライズ回路２２−２ａにインバータＩＮＶ３７が更に設けられ、インバータＩＮＶ３５が設けられていない。インバータＩＮＶ３７の入力端には第１のイニシャライズ信号ＦＰＲＣＨの入力端が接続され、出力端にはＮＡＮＤゲートＧ２１、Ｇ２２の一方の入力端が接続されている。
【００６５】
図９は、この実施形態に係るフューズラッチ回路２３−１を示す回路図である。この回路は、図５に示したフューズラッチ回路２３−１にインバータＩＮＶ５１が更に設けられている。インバータＩＮＶ５１の入力端にはインバータＩＮＶ４３の出力端が接続され、出力端にはフューズ信号ＦＢＬＷＮの出力端が接続されている。
【００６６】
フューズＦ２の一端には内部電源Ｖｃｃが接続され、他端にはＰＭＯＳトランジスタＰ２のソースが接続されている。
【００６７】
ＰＭＯＳトランジスタＰ２のゲートに第２のイニシャライズ信号ｂＦＳＥＴが供給され、ドレインにノードＮＡが接続されている。ＮＭＯＳトランジスタＮ２のゲートに第１のイニシャライズ信号ＦＰＲＣＨが供給され、ドレインにノードＮＡが接続され、ソースは接地されている。
【００６８】
次に、図１０のタイミングチャートを用いて、第２の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードＮＡおよびフューズ信号ＦＢＬＷＮの出力端の動作についての図示を省略する。
【００６９】
半導体チップ２０に電源Ｖｄｄが投入されると、パワーオン回路２１−１は、“Ｌ”レベルから“Ｈ”レベルのパワーオン信号ＰＷＲＯＮをフューズラッチイニシャライズ回路２２−１ａに出力する。
【００７０】
続いて、パワーオン信号ＰＷＲＯＮを受けてフューズラッチイニシャライズ回路２２−１ａは、インバータＩＮＶ３６により反転された“Ｈ”レベルパルスの第１のイニシャライズ信号（プリチャージ信号）ＦＰＲＣＨをフューズラッチ回路２３−１およびフューズラッチイニシャライズ回路２２−２ａに出力する。
【００７１】
続いて、フューズラッチ回路２３−１は、第１のイニシャライズ信号ＦＰＲＣＨを受けてこの状態をラッチ回路３１にラッチし、フューズ信号ＦＢＬＷＮを出力する。
【００７２】
一方、フューズラッチイニシャライズ回路２２−２ａは第１のイニシャライズ信号ＦＰＲＣＨを受けて、遅延時間τだけ遅れて“Ｈ”レベルパルスの第２のイニシャライズ信号（フューズセット信号）ｂＦＳＥＴを生成し、フューズラッチ回路２３−１に出力する。上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ａに入力されるまでの第１のイニシャライズ信号ｂＦＰＲＣＨが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＳＥＴが転送される信号線の長さ（信号経路の長さ）により決定される。
【００７３】
続いて、第２のイニシャライズ信号ｂＦＳＥＴを受けてフューズラッチ回路２３−１には、フューズ信号ＦＢＬＷＮがセットされる。
【００７４】
以上のように、上記のような構成によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、上記第１の実施形態に対して第１のイニシャライズ信号および第２のイニシャライズ信号が反対の極性の場合であっても同様の効果を得られるため、選択性を向上することができる。
【００７５】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路について、図１１乃至図１３を用いて説明する。この第３の実施形態は、第１および第２のイニシャライズ信号の極性が“Ｈ”レベルである場合の具体例について説明するものである。以下、この説明において上記第２の実施形態と重複する部分の説明は省略する。
【００７６】
図１１に示すように、フューズラッチイニシャライズ回路２２−１ａは、インバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３，ＩＮＶ５５により構成されている。インバータＩＮＶ２１の入力端にはパワーオン信号ＰＷＲＯＮが供給され、出力端にはインバータＩＮＶ２２の入力端が接続されている。以下、順次インバータＩＮＶ２２，ＩＮＶ２３，ＩＮＶ５５が同様に直列に接続され、インバータＩＮＶ５５の出力端から第１のイニシャライズ信号ｂＦＰＲＣＨが出力される。
【００７７】
図１２に示すように、フューズラッチイニシャライズ回路２２−２ａは、インバータＩＮＶ３２、ＩＮＶ３３、ＩＮＶ３４、ＩＮＶ３５、およびＮＡＮＤゲートＧ２３により構成されている。この接続関係は図７で示したフューズラッチイニシャライズ回路２２−１ａと同様である。
【００７８】
次に、図１３のタイミングチャートを用いて、第３の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードＮＡおよびフューズ信号ＦＢＬＷＮの出力端の動作についての図示を省略する。
【００７９】
図１３に示すように、半導体チップ２０に電源Ｖｄｄが投入されると、パワーオン回路２１−１は、“Ｌ”レベルから“Ｈ”レベルのパワーオン信号ＰＷＲＯＮをフューズラッチイニシャライズ回路２２−１ａに出力する。
【００８０】
続いて、パワーオン信号ＰＷＲＯＮを受けてフューズラッチイニシャライズ回路２２−１ａは、偶数段のインバータＩＮＶ２１〜ＩＮＶ２３，ＩＮＶ５５により、パワーオン信号ＰＷＲＯＮの立ち上がりを遅延させ、“Ｌ”レベルパルスの第１のイニシャライズ信号（プリチャージ信号）ＦＰＲＣＨをフューズラッチ回路２３−１およびフューズラッチイニシャライズ回路２２−２ａに出力する。
【００８１】
続いて、フューズラッチ回路２３−１は、第１のイニシャライズ信号ＦＰＲＣＨを受けて、プリチャージされる。
【００８２】
一方、フューズラッチイニシャライズ回路２２−２ａは、第１のイニシャライズ信号ＦＰＲＣＨを受けて、遅延時間τだけ遅れて “Ｈ”レベルパルスの第２のイニシャライズ信号（フューズセット信号）ＦＳＥＴをフューズラッチ回路２３−１に出力する。上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ａに入力されるまでの第１のイニシャライズ信号ｂＦＰＲＣＨが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＳＥＴが転送される信号線の長さ（信号経路の長さ）により決定される。
【００８３】
続いて、フューズラッチ回路２３−１は、第２のイニシャライズ信号ＦＳＥＴを受けて、ラッチ回路３１にラッチし、フューズ信号ＦＢＬＷＮを出力する。
【００８４】
以上のように、上記のような構成によれば、上記第２の実施形態と同様の効果を得ることができる。さらに、第１および第２のイニシャライズ信号の極性がいずれも“Ｈ”レベルである場合であっても同様の効果を得られるため、選択性を向上することができる。
【００８５】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路について、図１４乃至図１６を用いて説明する。以下、この説明において上記第３の実施形態と重複する部分の説明は省略する。
【００８６】
図１４は、この実施形態に係るフューズラッチイニシャライズ回路２２−１ａを示す回路図である。フューズラッチイニシャライズ回路２２−１ａは、インバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３により構成されている。インバータＩＮＶ２１の入力端にはパワーオン信号ＰＷＲＯＮが供給され、出力端にはインバータＩＮＶ２２の入力端が接続されている。以下、順次インバータＩＮＶ２２，ＩＮＶ２３が同様に直列に接続され、インバータＩＮＶ２３の出力端から第１のイニシャライズ信号ＦＰＲＣＨが出力される。
【００８７】
図１５は、この実施形態に係るフューズラッチイニシャライズ回路２２−２ａを示す回路図である。フューズラッチイニシャライズ回路２２−２ａは、図３で示した回路と比べ、インバータＩＮＶ５７が更に加えられている。インバータＩＮＶ５７の入力端には第１のイニシャライズ信号ＦＰＲＣＨが供給され、出力端にはＮＡＮＤゲートＧ２３の一方の入力端およびインバータＩＮＶ３２の入力端が接続されている。
【００８８】
次に、図１６のタイミングチャートを用いて第４の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードＮＡおよびフューズ信号ＦＢＬＷＮの出力端の動作についての図示を省略する。
【００８９】
半導体チップ２０に電源Ｖｄｄが投入されると、パワーオン回路２１−１は、“Ｌ”レベルから“Ｈ”レベルのパワーオン信号ＰＷＲＯＮをフューズラッチイニシャライズ回路２２−１ａに出力する。
【００９０】
続いて、パワーオン信号ＰＷＲＯＮを受けてフューズラッチイニシャライズ回路２２−１ａは、奇数段のインバータＩＮＶ２１〜ＩＮＶ２３により、パワーオン信号ＰＷＲＯＮの立ち上がりから一定時間幅の“Ｈ”レベルパルスである第１のイニシャライズ信号（プリチャージ信号）ＦＰＲＣＨをフューズラッチ回路２３−１およびフューズラッチイニシャライズ回路２２−２ａに出力する。
【００９１】
続いて、第１のイニシャライズ信号ＦＰＲＣＨを受けて、フューズラッチ回路２３−１はプリチャージされる。
【００９２】
一方、第１のイニシャライズ信号ＦＰＲＣＨを受けて、フューズラッチイニシャライズ回路２２−２ａは、遅延時間τだけ遅れて “Ｌ”レベルパルスの第２のイニシャライズ信号（フューズセット信号）ＦＳＥＴをフューズラッチ回路２３−１に出力する。上記遅延時間τは主として、第１のイニシャライズ動作（プリチャージ）をしてから次段のフューズラッチイニシャライズ回路２２−２ａに入力されるまでの第１のイニシャライズ信号ｂＦＰＲＣＨが転送される信号線の長さ（信号経路の長さ）、および第２のイニシャライズ動作（セット）を行うまでの第２のイニシャライズ信号ＦＳＥＴが転送される信号線の長さ（信号経路の長さ）により決定される。
【００９３】
続いて、第２のイニシャライズ信号ＦＳＥＴを受けて、フューズラッチ回路２３−１には、フューズ信号ＦＢＬＷＮがセットされる。
【００９４】
以上のように、上記のような構成によれば、上記第３の実施形態と同様の効果を得ることができる。さらに、上記第１の実施形態に対して第１および第２のイニシャライズ信号が反対の極性の場合であっても、同様の効果を得られるため、選択性を向上することができる。
【００９５】
尚、上記フューズラッチ回路２３は、上記第１乃至第４の実施形態に示した回路に限らず、ＥＥＰＲＯＭ等の不揮発性メモリセルを用いた場合のように、制御データがプログラミング可能でかつプログラム可能された制御データを読み出して保持できる記憶回路であれば良い。
【００９６】
さらに、上記実施形態においてフューズＦ１、Ｆ２は、レーザ溶断型フューズを用いて説明した。しかし、フューズＦ１、Ｆ２はいわゆる電気型（キャパシタ型）フューズ等であっても良い。上記電気型フューズを適用した場合は、一般的に、レーザ溶断型フューズを用いた場合に比べて、より多くの初期化信号を必要とする。即ち、順次に活性化される必要がある初期化信号として、先の実施形態と同様の第１のイニシャライズ信号ｂＦＰＲＣＨ、第２のイニシャライズ信号ＦＳＥＴの他、これらに先行してさらに初期化信号を必要とする。そのため、例えば、３つ以上のフューズラッチイニシャライズ信号生成回路（２２−１ａ、２２−１ｂ、２２−１ｃ、２２−１ｄ）が必要である。
【００９７】
以上、基本構成、第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記基本構成および各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記基本構成および各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記基本構成および各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９８】
【図１】この発明の基本構成に係る半導体集積回路を模式的に示すブロック図。
【図２】この発明の第１の実施形態に係るパワーオン回路の具体例を示す回路図。
【図３】この発明の第１の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図４】この発明の第１の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図５】この発明の第１の実施形態に係るフューズラッチ回路の具体例を示す回路図。
【図６】この発明の第１の実施形態に係る半導体集積回路の動作を示すタイミングチャート図。
【図７】この発明の第２の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図８】この発明の第２の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図９】この発明の第２の実施形態に係るフューズラッチ回路の具体例を示す回路図。
【図１０】この発明の第２の実施形態に係る半導体集積回路の動作を示すタイミングチャート図。
【図１１】この発明の第３の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図１２】この発明の第３の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図１３】この発明の第３の実施形態に係る半導体集積回路の動作を示すタイミングチャート図。
【図１４】この発明の第４の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図１５】この発明の第４の実施形態に係るフューズラッチイニシャライズ回路の具体例を示す回路図。
【図１６】この発明の第４の実施形態に係る半導体集積回路の動作を示すタイミングチャート図。
【図１７】従来の半導体集積回路を示すブロック図。
【符号の説明】
【００９９】
２０…半導体チップ，２１−１〜２１−ｎ…パワーオン回路，ＰＷＲＯＮ…パワーオン信号，２２、２２−１ａ〜２２−３ｎ…フューズラッチイニシャライズ回路，２３、２３−１〜２３−ｎ…フューズラッチ回路，ＦＩＮＩＴ１ａ〜ＦＩＮＩＴ３ｎ…イニシャライズ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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