(57)【要約】  【課題】  ＭＯＳトランジスタの基板電位またはソース電位を制御し、半導体集積回路の高速化を維持しつつリーク電流を低減する。  【解決手段】  ＭＯＳトランジスタの基板電位またはソース電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路１８と、前記制御対象ＭＯＳトランジスタの基板電位を変化させる基板電位制御回路１３と、前記制御対象ＭＯＳトランジスタのソース電位を変化させるソース電位制御回路１６と、前記論理回路内部信号から基板電位制御回路１３を制御するための基板電位制御信号１４を生成する基板電位制御信号生成回路１２と、前記論理回路内部信号からソース電位制御回路１６を制御するためのソース電位制御信号１７を生成するソース電位制御信号生成回路１５とを有し、基板電位制御信号１４に基づいて基板電位制御回路１３を制御し、ソース電位制御信号１７に基づいてソース電位制御回路１６を制御する。【選択図】  図１
2005065178.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタの基板電位を制御する回路を含む半導体集積回路であって、基板電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタの基板電位を変化させる基板電位制御回路と、前記論理回路内部の信号から前記基板電位制御回路を制御する制御信号を生成する基板電位制御信号生成回路とを有し、前記制御信号に基づいて前記基板電位制御回路を制御することを特徴とする半導体集積回路。
【請求項２】
ＭＯＳトランジスタのソース電位を制御する回路を含む半導体集積回路であって、ソース電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタのソース電位を変化させるソース電位制御回路と、前記論理回路内部の信号から前記ソース電位制御回路を制御する制御信号を生成するソース電位制御信号生成回路とを有し、前記制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする半導体集積回路。
【請求項３】
ＭＯＳトランジスタの基板電位及びソース電位を制御する回路を含む半導体集積回路であって、基板電位またはソース電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタの基板電位を変化させる基板電位制御回路と、前記制御対象ＭＯＳトランジスタのソース電位を変化させるソース電位制御回路と、前記論理回路内部の信号から前記基板電位制御回路を制御する基板電位制御信号を生成する基板電位制御信号生成回路と、前記論理回路内部の信号から前記ソース電位制御回路を制御するソース電位制御信号を生成するソース電位制御信号生成回路とを有し、前記基板電位制御信号に基づいて前記基板電位制御回路を制御し、前記ソース電位制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、前記基板電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタの基板電位を１つの基板電位制御回路で制御することを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、前記ソース電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタのソース電位を１つのソース電位制御回路で制御することを特徴とする半導体集積回路。
【請求項６】
請求項３記載の半導体集積回路において、前記基板電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタの基板電位を１つの基板電位制御回路で制御し、前記ソース電位制御回路は、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタのソース電位を１つのソース電位制御回路で制御することを特徴とする半導体集積回路。
【請求項７】
請求項４記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
【請求項８】
請求項４記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
【請求項９】
請求項５記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
【請求項１０】
請求項５記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項６記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであることを特徴とする半導体集積回路。
【請求項１２】
請求項６記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであることを特徴とする半導体集積回路。
【請求項１３】
請求項１または請求項３記載の半導体集積回路において、前記基板電位制御回路は、前記制御信号に基づいて前記基板電位制御回路に供給される２つ以上の電位の中から１つの電位を選択し、前記制御対象ＭＯＳトランジスタの基板に供給することを特徴とする半導体集積回路。
【請求項１４】
請求項２または請求項３記載の半導体集積回路において、前記ソース電位制御回路は、前記制御信号に基づいて前記ソース電位制御回路に供給される２つ以上の電位の中から１つの電位を選択し、前記制御対象ＭＯＳトランジスタのソースに供給することを特徴とする半導体集積回路。
【請求項１５】
請求項１または請求項３記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、制御対象ＰＭＯＳトランジスタと制御対象ＮＭＯＳトランジスタとにより構成され、前記基板電位制御回路は、前記制御対象ＰＭＯＳトランジスタの基板電位を制御するＰＭＯＳ基板電位制御回路と、前記制御対象ＮＭＯＳトランジスタの基板電位を制御するＮＭＯＳ基板電位制御回路により構成されることを特徴とする半導体集積回路。
【請求項１６】
請求項２または請求項３記載の半導体集積回路において、前記制御対象ＭＯＳトランジスタは、制御対象ＰＭＯＳトランジスタと制御対象ＮＭＯＳトランジスタとにより構成され、前記ソース電位制御回路は、前記制御対象ＰＭＯＳトランジスタのソース電位を制御するＰＭＯＳソース電位制御回路と、前記制御対象ＮＭＯＳトランジスタのソース電位を制御するＮＭＯＳソース電位制御回路により構成されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを含む半導体集積回路に関し、特に、ＭＯＳトランジスタの基板電位またはソース電位を制御することにより、高速化や低消費電力化を実現する半導体集積回路に関する。
【背景技術】
【０００２】
近年、大規模半導体集積回路の高速化高集積化に伴い、動作速度が高速化する一方、消費電力が大きくなる問題があり、低消費電力化が要求されている。半導体集積回路の消費電力を下げるためには、電源電圧を下げることが有効であるが、電源電圧を下げると、ＭＯＳトランジスタの動作電流が小さくなって、高速動作ができなくなるという問題がある。
【０００３】
この問題を避けるためには、電源電圧を下げるのに応じてＭＯＳトランジスタの閾値電圧の絶対値を小さくする必要がある。ところが、閾値の絶対値を小さくすると、ＭＯＳトランジスタのリーク電流が大きくなるという別の問題が生じる。
【０００４】
このリーク電流増大化の問題を軽減するＭＯＳトランジスタ回路として、ＭＯＳトランジスタが、アクティブ状態時には、半導体基板をゲート端子に接続し、スタンバイ状態時には、半導体基板をゲート電圧よりも小さい基板電圧端子に接続することにより、スタンバイ時のリーク電流を抑えると共に、アクティブ時に流れるリーク電流を抑える回路が提案されている（特許文献１参照）。
【特許文献１】特開２００１−１８６００７号公報（第９−１２頁、第１−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述した従来の回路では、ＭＯＳトランジスタがアクティブ状態時には、半導体基板にはゲート電圧が印加されているため、トランジスタがＯＮする電圧がゲートに印加されると、半導体基板にも同じ電圧が印加されるので、等価的に閾値電圧の絶対値が小さくなってＯＮ電流が増加する。このため、アクティブ状態時の電流は基板電位制御をしないときに比べて増加するという問題がある。
【０００６】
また、基板電位の制御信号を外部から与えているため、ＭＯＳトランジスタの動作に伴い、基板電位を細かく制御することができない。
【０００７】
本発明は、前記課題に鑑みてなされたもので、ＭＯＳトランジスタの基板電位またはソース電位を制御することにより、高速化や低消費電力化を実現する半導体集積回路に関するものである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００９】
（1） 第１の解決手段として、本発明による半導体集積回路は、基板電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタの基板電位を変化させる基板電位制御回路と、前記基板電位制御回路を制御する制御信号を生成する基板電位制御信号生成回路とを有し、前記制御信号に基づいて前記基板電位制御回路を制御することを特徴とする。
【００１０】
かかる構成によれば、前記制御対象ＭＯＳトランジスタの基板電位を制御することで、ＭＯＳトランジスタの閾値電圧の絶対値を変化させることができる。このため、基板電位にバックバイアス電圧を供給すれば、閾値電圧の絶対値が大きくなるので、ＭＯＳトランジスタがＯＦＦ時に流れるリーク電流を低減することができ、かつクロストークの影響などによるグリッジノイズに対する耐性を上げることができる。また、基板電位にフォワードバイアス電圧を供給すれば、閾値電圧の絶対値が小さくなるので、速度を速くすることができる。
【００１１】
（2） 第２の解決手段として、本発明による半導体集積回路は、ソース電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタのソース電位を変化させるソース電位制御回路と、前記論理回路内部の信号から前記ソース電位制御回路を制御する制御信号を生成するソース電位制御信号生成回路とを有し、前記制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする。
【００１２】
かかる構成によれば、ＰＭＯＳトランジスタの場合、ソース電位を通常電圧より高く設定することで、ＭＯＳトランジスタの速度を速くすることができ、かつＩＲドロップ等による電源電圧変動に対する耐性を高くすることができる。また、ソース電位を通常より低く設定することで、ゲートリーク電流を小さくすることができる。また、電力は電源電圧の２乗に比例するので、ソース電位を低くすることで、低消費電力回路が実現できる。
【００１３】
（3） 第３の解決手段として、本発明による半導体集積回路は、基板電位またはソース電位制御の対象となる制御対象ＭＯＳトランジスタを含む論理回路と、前記制御対象ＭＯＳトランジスタの基板電位を変化させる基板電位制御回路と、前記制御対象ＭＯＳトランジスタのソース電位を変化させるソース電位制御回路と、前記基板電位制御回路を制御する基板電位制御信号を生成する基板電位制御信号生成回路と、前記ソース電位制御回路を制御するソース電位制御信号を生成するソース電位制御信号生成回路とを有し、前記基板電位制御信号に基づいて前記基板電位制御回路を制御し、前記ソース電位制御信号に基づいて前記ソース電位制御回路を制御することを特徴とする。
【００１４】
かかる構成によれば、低消費電力回路はさらに消費電力を小さく、また高速回路はさらに高速にすることができる。
【００１５】
（4） 上記（1）の発明の半導体集積回路において、前記基板電位制御回路が、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタの基板電位を制御するように構成されていることが好ましい。
【００１６】
かかる構成によれば、１つの基板電位制御回路で、複数の制御対象ＭＯＳトランジスタの基板電位を制御することで、基板電位制御回路による電流の増加分に対して、基板電位制御による制御対象ＭＯＳトランジスタのリーク電流の減少分の比率が大きくなるので、半導体集積回路全体として、さらに電流を低減することが可能である。
【００１７】
（5） 上記（2）の発明の半導体集積回路において、前記ソース電位制御回路が、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタのソース電位を制御するように構成されていることが好ましい。
【００１８】
かかる構成によれば、１つのソース電位制御回路で、複数の制御対象ＭＯＳトランジスタのソース電位を制御することで、ソース電位制御回路による電流の増加分に対して、ソース電位制御による制御対象ＭＯＳトランジスタのリーク電流の減少分の比率が大きくなるので、半導体集積回路全体として、さらに電流を低減することが可能である。
【００１９】
（6） 上記（3）の発明の半導体集積回路において、前記基板電位制御回路が、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタの基板電位を制御し、前記ソース電位制御回路が、論理的に等しく物理的に位置が近い複数の制御対象ＭＯＳトランジスタのソース電位を制御するように構成されていることが好ましい。
【００２０】
かかる構成によれば、１つの基板電位制御回路及び１つのソース電位制御回路で複数の制御対象ＭＯＳトランジスタの基板電位及びソース電位を制御することで、ソース電位制御回路と基板電位制御回路による電流の増加分に対して、基板電位制御及びソース電位制御による制御対象ＭＯＳトランジスタのリーク電流の減少分の比率が大きくなるので、半導体集積回路全体として、さらに電流を低減することが可能である。
【００２１】
（7） 上記（4）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであるように構成されていることが好ましい。
【００２２】
かかる構成によれば、クロックツリーの場合には、同一の配線に接続する機能素子は一般に、論理的に動作が同じで位置が近いため、基板電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的に基板電位制御を行うことが可能である。
【００２３】
（8） 上記（4）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであるように構成されていることが好ましい。
【００２４】
かかる構成によれば、制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタを１つの基板電位制御回路で制御することにより、クロックツリー以外の場合でも、基板電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的に基板電位制御を行うことが可能である。
【００２５】
（9） 上記（5）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであるように構成されていることが好ましい。
【００２６】
かかる構成によれば、クロックツリーの場合には、同一の配線に接続する機能素子は一般に、論理的に動作が同じで位置が近いため、ソース電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的にソース電位制御を行うことが可能である。
【００２７】
（10） 上記（5）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであるように構成されていることが好ましい。
【００２８】
かかる構成によれば、制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタを１つのソース電位制御回路で制御することにより、クロックツリー以外の場合でも、ソース電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的にソース電位制御を行うことが可能である。
【００２９】
（11） 上記（6）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、クロックツリーに含まれるトランジスタであり、同一の配線に接続する機能素子に含まれるトランジスタであるように構成されていることが好ましい。
【００３０】
かかる構成によれば、クロックツリーの場合には、同一の配線に接続する機能素子は一般に、論理的に動作が同じで位置が近いため、基板電位制御回路から制御対象ＭＯＳトランジスタへの配線とソース電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的に基板電位制御およびソース電位制御を行うことが可能である。
【００３１】
（12） 上記（6）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、前記半導体集積回路の配置配線情報を、複数のエリアに分割することにより作成した制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタであるように構成されていることが好ましい。
【００３２】
かかる構成によれば、制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタを１つの基板電位制御回路とソース電位制御回路で制御することにより、クロックツリー以外の場合でも、基板電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができるとともに、ソース電位制御回路から制御対象ＭＯＳトランジスタへの配線を短くすることができ、効率的に基板電位制御およびソース電位制御を行うことが可能である。
【００３３】
（13） 上記（1）または（3）の発明の半導体集積回路において、前記基板電位制御回路が、前記制御信号に基づいて前記基板電位制御回路に供給される２つ以上の電位の中から１つの電位を選択し、前記制御対象ＭＯＳトランジスタの基板に供給するように構成されていることが好ましい。
【００３４】
かかる構成によれば、制御対象ＭＯＳトランジスタの基板電位を複数の電位の中から選択することができる。
【００３５】
（14） 上記（2）または（3）の発明の半導体集積回路において、前記ソース電位制御回路が、前記制御信号に基づいて前記ソース電位制御回路に供給される２つ以上の電位の中から１つの電位を選択し、前記制御対象ＭＯＳトランジスタのソースに供給するように構成されていることが好ましい。
【００３６】
かかる構成によれば、制御対象ＭＯＳトランジスタのソース電位を複数の電位の中から選択することができる。
【００３７】
（15） 上記（1）または（3）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、制御対象ＰＭＯＳトランジスタと制御対象ＮＭＯＳトランジスタとにより構成され、前記基板電位制御回路が、前記制御対象ＰＭＯＳトランジスタの基板電位を制御するＰＭＯＳ基板電位制御回路と、前記制御対象ＮＭＯＳトランジスタの基板電位を制御するＮＭＯＳ基板電位制御回路により構成されることが好ましい。
【００３８】
かかる構成によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの制御を別に行うことができるため、ＭＯＳトランジスタのＯＮ、ＯＦＦに応じて基板電位の制御を行うことができ、基板電位制御の効果を高めることができる。
【００３９】
（16） 上記（2）または（3）の発明の半導体集積回路において、前記制御対象ＭＯＳトランジスタが、制御対象ＰＭＯＳトランジスタと制御対象ＮＭＯＳトランジスタとにより構成され、前記ソース電位制御回路が、前記制御対象ＰＭＯＳトランジスタのソース電位を制御するＰＭＯＳソース電位制御回路と、前記制御対象ＮＭＯＳトランジスタのソース電位を制御するＮＭＯＳソース電位制御回路により構成されることが好ましい。
【００４０】
かかる構成によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの制御を別に行うことができるため、ＭＯＳトランジスタのＯＮ、ＯＦＦに応じてソース電位の制御を行うことができ、ソース電位制御の効果を高めることができる。
【発明の効果】
【００４１】
以上で説明したように、第１に本発明によれば、ＭＯＳトランジスタの基板電位を制御することで、ＭＯＳトランジスタの閾値電圧の絶対値を変化させることができる。このため、基板電位にバックバイアス電圧を供給すれば、閾値電圧の絶対値が大きくなるので、ＭＯＳトランジスタがＯＦＦ時に流れるリーク電流を低減することができ、かつクロストークの影響などによるグリッジノイズに対する耐性を上げることができる。また、基板電位にフォワードバイアス電圧を供給すれば、閾値電圧の絶対値が小さくなるので、速度を速くすることができる。
【００４２】
第２に本発明によれば、ＭＯＳトランジスタのソース電位を制御することにより、ＰＭＯＳトランジスタの場合、ソース電位を通常電圧より高く設定すれば、ＭＯＳトランジスタの速度を速くすることができ、かつＩＲドロップ等による電源電圧変動に対する耐性を高くすることができる。また、ソース電位を通常より低く設定すれば、ゲートリーク電流を小さくすることができる。また、電力は電源電圧の２乗に比例するので、ソース電位を低くすることで、低消費電力化が可能である。
【００４３】
本発明の第３によれば、ＭＯＳトランジスタの基板電位とソース電位の両方を制御することで、電力削減のために周波数に応じてソース電位を下げたときに、それに応じて基板にバックバイアスをかけることで、ノイズ耐性が下がるのを避けられる。これにより、低消費電力かつノイズに強い回路が実現できる。
【００４４】
本発明の第４によれば、ＭＯＳトランジスタの基板電位またはソース電位を制御した回路において、１つの制御回路で、複数のＭＯＳトランジスタの基板電位またはソース電位を制御することで、基板電位制御回路による電流の増加分に対して、基板電位制御による制御対象ＭＯＳトランジスタのリーク電流の減少分の比率が大きくなるので、半導体集積回路全体として、第１の発明の効果に加え、さらに電流を低減することが可能である。また、物理的に位置が近いＭＯＳトランジスタを１つの基板電位制御回路で制御することで、制御回路から各制御するＭＯＳトランジスタまでの配線長を短くでき、プロセスばらつきによる遅延値の差を小さくできる。
【００４５】
本発明の第５によれば、半導体集積回路では、クロックツリーでの消費電力が大きいため、クロックツリーに含まれるＭＯＳトランジスタの基板電位またはソース電位を制御することにより、遅延を維持しつつ、効果的に電力削減を行うことができる。また、クロックツリーの場合、同一の配線につながる機能素子は、一般に、論理的に動作が同じで位置が近いため、これらを１つの基板電位制御回路で制御することで、容易に複数のＭＯＳトランジスタの基板電位またはソース電位を制御することができる。
【００４６】
本発明の第６によれば、ＭＯＳトランジスタのソース電位を制御する回路において、制御対象エリア内に含まれるトランジスタのうち、論理的に同じ動作をするトランジスタを１つの基板電位制御回路で制御することにより、クロックツリー以外の場合でも効率的にソース電位制御を行うことが可能である。また、配置配線情報を考慮することで、ＭＯＳトランジスタの位置は近いが配線が迂回している場合においても、遅延値の近いＭＯＳトランジスタを選ぶことができる。
【００４７】
本発明の第７によれば、パルスジェネレータのような回路の場合、バックバイアス、フォワードバイアス、通常電圧を切り替えて基板に供給することで、パルス波形を維持しつつ、高速、低電力なパルスジェネレータが実現できる。
【００４８】
本発明の第８によれば、パルスジェネレータのような回路の場合、高電圧、通常電圧、低電圧を切り替えて電源に供給することで、パルス波形を維持しつつ、高速、低電力なパルスジェネレータが実現できる。また、ＰＭＯＳトランジスタがＯＦＦのときには、電源をグランドに落とすことで、リーク電力、ノイズの影響を低減することができる。
【００４９】
本発明の第９によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの基板電位を別々に制御することにより、動作に応じた細かい制御が可能となるため、基板電位制御の効果を高めることが可能となる。
【００５０】
本発明の第１０によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース電位を別々に制御することにより、動作に応じた細かい制御が可能となるため、ソース電位制御の効果を高めることが可能となる。
【発明を実施するための最良の形態】
【００５１】
本発明の実施の形態について図１を参照して説明する。図１は、本発明の実施の形態における半導体集積回路の構成を示すブロック図である。図１において、１１は基板電位およびソース電位の制御対象となる制御対象ＭＯＳトランジスタを含む制御対象回路、１２は基板電位制御信号生成回路、１３は基板電位制御回路、１４は基板電位制御信号、１５はソース電位制御信号生成回路、１６はソース電位制御回路、１７はソース電位制御信号、１８はＭＯＳトランジスタを含む論理回路である。
【００５２】
基板電位制御信号生成回路１２は、論理回路１８から入力した内部信号に基づいて基板電位制御回路１３を制御する基板電位制御信号１４を生成し、基板電位制御回路１３は、基板電位制御信号１４に基づいて制御対象回路１１内に含まれる制御対象ＭＯＳトランジスタの基板電位を制御する。このとき、制御対象ＭＯＳトランジスタの基板電位にバックバイアスをかければ、閾値電圧の絶対値が大きくなるので、ＭＯＳトランジスタがＯＦＦ時に流れるリーク電流を低減することができ、かつクロストークの影響などによるグリッジノイズに対する耐性を上げることができる。また、基板電位にフォワードバイアス電圧を供給すれば、閾値電圧の絶対値が小さくなるので、速度を速くすることができる。
【００５３】
同様に、ソース電位制御信号生成回路１５は、論理回路１８から入力した内部信号に基づいてソース電位制御回路１６を制御するソース電位制御信号１７を生成し、ソース電位制御回路１６は、ソース電位制御信号１７に基づいて制御対象回路１１内に含まれる制御対象ＭＯＳトランジスタのソース電位を制御する。このとき、制御対象ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、ソース電位を通常電圧より高く設定することで、ＭＯＳトランジスタの速度を速くすることができ、かつＩＲドロップ等による電源電圧変動に対する耐性を高くすることができる。また、ソース電位を通常より低く設定することで、ゲートリーク電流を小さくすることができる。また、電力は電源電圧の２乗に比例するので、ソース電位を低くすることで、低消費電力化が可能となる。
【００５４】
また、制御対象ＭＯＳトランジスタの基板電位制御とソース電位制御を同時に行うと、電力削減のために周波数に応じてソース電位を下げたときに、それに応じて基板にバックバイアスをかけることで閾値電圧の絶対値が上がるので、ソース電位の低下によるノイズ耐性が下がるのを避けられる。これにより、低消費電力かつノイズに強い回路が実現できる。
【００５５】
次に、制御対象回路１１がＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成される場合の例を図２に示す。図２において、２１は制御対象回路１１に含まれる制御対象ＰＭＯＳトランジスタ、２２は制御対象回路１１に含まれる制御対象ＮＭＯＳトランジスタである。このとき、基板電位制御回路１３はＰＭＯＳトランジスタの基板電位を制御するＰＭＯＳ基板電位制御回路２３と、ＮＭＯＳトランジスタの基板電位を制御するＮＭＯＳ基板電位制御回路２４で構成され、制御対象ＰＭＯＳトランジスタ２１と制御対象ＮＭＯＳトランジスタ２２の基板電位制御を別々に行う。また、ソース電位制御回路１６は、ＰＭＯＳトランジスタのソース電位を制御するＰＭＯＳソース電位制御回路２５と、ＮＭＯＳソース電位制御回路２６とで構成され、制御対象ＰＭＯＳトランジスタ２１と制御対象ＮＭＯＳトランジスタ２２のソース電位制御を別々に行う。
【００５６】
ＰＭＯＳ基板電位制御回路２３には、ＰＭＯＳ用通常電位Ｖｄｄ、ＰＭＯＳ用バックバイアス電位Ｖｂｐ（＞Ｖｄｄ）、ＰＭＯＳ用フォワードバイアス電位Ｖｆｐ（＜Ｖｄｄ）が供給され、基板電位制御信号１４の値に基づき、上記電圧値の中から１つを選択し、制御対象ＰＭＯＳトランジスタ２１の半導体基板に印加する。
【００５７】
また、ＮＭＯＳ基板電位制御回路２４には、ＮＭＯＳ用通常電位Ｖｓｓ、ＮＭＯＳ用バックバイアス電位Ｖｂｎ（＜Ｖｓｓ）、ＮＭＯＳ用フォワードバイアス電位Ｖｆｎ（＞Ｖｓｓ）が供給され、基板電位制御信号１４の値に基づき、上記電圧値の中から１つを選択し、制御対象ＮＭＯＳトランジスタ２２の半導体基板に印加する。
【００５８】
同じように、ＰＭＯＳソース電位制御回路２５には、ＰＭＯＳ用通常電位Ｖｄｄ、ＰＭＯＳ用高電位Ｖｈｐ（＞Ｖｄｄ）、ＰＭＯＳ用低電位Ｖｌｐ（＜Ｖｓｓ）が供給され、ソース電位制御信号１７の値に基づき、上記電圧値の中から１つを選択し、制御対象ＰＭＯＳトランジスタ２１のソース端子に印加する。
【００５９】
また、ＮＭＯＳソース電位制御回路２６には、ＮＭＯＳ用通常電位Ｖｓｓ、ＮＭＯＳ用高電位Ｖｈｎ（＞Ｖｓｓ）、ＮＭＯＳ用低電位Ｖｌｎ（＜Ｖｓｓ）が供給され、ソース電位制御信号１７の値に基づき、上記電圧値の中から１つを選択し、制御対象ＮＭＯＳトランジスタ２２のソース端子に印加する。
【００６０】
次に、上述のような基板電位制御およびソース電位制御をクロックツリーおよびパルスジェネレータ、ラッチを用いた回路に適用した例を図３を用いて説明する。図３において、３１，３２，３３，３４はクロックツリーを構成するインバータ、３５はクロック信号からパルス波形を生成するパルスジェネレータ、３６はラッチである。そして、パルスジェネレータ３５に含まれるトランジスタとラッチ３６に含まれるトランジスタの基板電位を、基板電位制御信号生成回路１２、基板電位制御回路１３を用いて制御し、ソース電位を、ソース電位制御信号生成回路１５、ソース電位制御回路１６を用いて制御する。一般的なパルスジェネレータの回路図を図９に、ラッチの回路図を図１０に示す。
【００６１】
まず、図３の回路で基板電位制御を行った例について説明する。図４にパルスジェネレータ３５の最終段につながるトランジスタの基板電位を制御した場合のクロック波形と出力パルス波形とＰＭＯＳトランジスタの基板電位波形とＮＭＯＳトランジスタの基板電位波形の例を示す。
【００６２】
この例によれば、パルスが立ち上がるときは、ＰＭＯＳトランジスタの基板電位にはＰＭＯＳ用フォワードバイアス電圧Ｖｆｐを、ＮＭＯＳトランジスタの基板電位にはバックバイアス電圧Ｖｂｐを供給する。これにより、ＰＭＯＳトランジスタの閾値電圧絶対値が小さくなり、ＮＭＯＳトランジスタの閾値電圧の絶対値が大きくなるので、パルスの立ち上がりを速くすることができる。
【００６３】
また、パルスが立ち下がるときはパルス幅を維持するため、ＰＭＯＳトランジスタの基板電位にはＰＭＯＳ用通常電位Ｖｄｄを、ＮＭＯＳトランジスタの基板電位にはＮＭＯＳ用通常電位Ｖｓｓを供給する。
【００６４】
また、パルスがＬｏｗの期間には、ＰＭＯＳトランジスタには、バックバイアス電圧Ｖbｐを、ＮＭＯＳトランジスタにはフォワードバイアス電圧Ｖｆｎを供給する。これにより、ＰＭＯＳトランジスタの閾値の絶対値が大きくなるので、ＰＭＯＳトランジスタのリーク電流を低減することができ、かつノイズ耐性を上げることができる。
【００６５】
このように、基板電位に３種類の電位を切り替えて供給することで、パルス波形を維持しつつ、高速、低電力なパルスジェネレータを構成できる。
【００６６】
また、図５にラッチ３６の１段目のトランジスタの基板電位制御を行った場合の、ラッチに入力するパルス波形とＰＭＯＳトランジスタの基板電位波形とＮＭＯＳトランジスタの基板電位波形を示す。この例によれば、入力パルス波形Ｖｐが立ちがるときは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共にフォワードバイアス電圧が入力されるので、高速動作が可能となり、入力パルス波形がＬｏｗのときは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共にバックバイアス電圧が入力されるので、リーク電源が低減でき、かつノイズ耐性が上がる。
【００６７】
次に、図４の基板電位制御を行った場合のＰＭＯＳ基板電位制御信号生成回路とＰＭＯＳ基板電位制御回路の例を図６（a）に、ＮＭＯＳ基板電位制御信号生成回路とＮＭＯＳ基板電位制御回路の例を図６（ｂ）に示す。
【００６８】
図６（a）において、６０１はＰＭＯＳ基板電位制御信号生成回路、６０２はＰＭＯＳ基板電位制御回路、６０３，６０４，６０５は遅延調整回路である。遅延調整回路は基板電位の遷移時間を考慮して、予め遅延値を調整しておく。第１段目の遅延調整回路６０３にＰＭＯＳ用フォワードバイアス電圧Ｖｆｐを供給するトランジスタのゲートが接続され、第２段目の遅延調整回路６０４にＰＭＯＳ用通常電位Ｖｄｄを供給するトランジスタのゲートが接続され、第３段目の遅延調整回路６０５にバックバイアス電圧Ｖｂｐを供給するトランジスタのゲートが接続されている。
【００６９】
図６（a）の回路により、クロック信号ＣＬＫが立ち上がると、遅延調整回路６０３，６０４，６０５によって与えられた遅延値がついて、Ｖｆｐ，Ｖｄｄ，Ｖｂｐが順番にＰＭＯＳ基板に供給されていく。
【００７０】
また、ＮＭＯＳ基板電位制御信号生成回路とＮＭＯＳ基板電位制御回路についても同様の構成で実現できる。
【００７１】
図６（ｂ）において、６０６はＮＭＯＳ基板電位制御信号生成回路、６０７はＮＭＯＳ基板電位制御回路、６０８，６０９，６１０は遅延調整回路である。第１段目の遅延調整回路６０８にＮＭＯＳ用バックバイアス電圧Ｖｂｎを供給するトランジスタのゲートが接続され、第２段目の遅延調整回路６０９にＮＭＯＳ用通常電位Ｖｓｓを供給するトランジスタのゲートが接続され、第３段目の遅延調整回路６１０にフォワードバイアス電圧Ｖｆｎを供給するトランジスタのゲートが接続されている。
【００７２】
この回路により、クロック信号ＣＬＫが立ち上がると、遅延調整回路６０８，６０９，６１０によって与えられた遅延値がついて、Ｖｂｎ，Ｖｓｓ，Ｖｆｎが順番にＮＭＯＳ基板に供給されていく。
【００７３】
次に、図３の回路でソース電位制御を行った例を説明する。図７にパルスジェネレータ３５の最終段につながるトランジスタのソース電位を制御した場合の、クロック波形と、出力パルス波形とＰＭＯＳトランジスタのソース電位波形とＮＭＯＳトランジスタのソース電位波形を示す。
【００７４】
この例によれば、パルスが立ち上がるときは、ＰＭＯＳトランジスタのソース電位にはＰＭＯＳ用高電圧Ｖｈｐを、ＮＭＯＳトランジスタのソース電位にはＮＭＯＳ用低電圧Ｖｌｎを供給する。これにより、パルスの立ち上がりを速くすることができる。
【００７５】
また、パルスが立ち下がるときは、ＰＭＯＳトランジスタのソース電位には、ＰＭＯＳ用通常電位Ｖｄｄを、ＮＭＯＳトランジスタのソース電位には、ＮＭＯＳ用通常電位Ｖｓｓを供給する。また、パルスがＬｏｗの期間では、ＰＭＯＳトランジスタはＯＦＦなので、ソース電位にはＶｓｓを供給する。これにより、ＰＭＯＳトランジスタのリーク電流を抑えることができ、かつノイズの影響も低減することができる。また、ＮＭＯＳトランジスタのソース電位には通常電圧Ｖｓｓを供給する。
【００７６】
また、図８に図３の回路のラッチ３６の１段目のトランジスタのソース電位を制御した場合の、入力パルス波形とＰＭＯＳトランジスタのソース電位波形とＮＭＯＳトランジスタのソース電位波形の例を示す。
【００７７】
パルスが立ち上がったときは、ＰＭＯＳトランジスタのソース電位にはＰＭＯＳ用高電位Ｖｈｐが供給され、ＮＭＯＳトランジスタのソース電位にはＮＭＯＳ用低電位Ｖｌｎが供給されるので、高速動作が可能となり、それ以降は、高速動作の必要がないので、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共に通常電圧を供給し、リーク電流を低減する。これにより高速かつ低消費電力なラッチ回路が実現できる。
【００７８】
なお、本実施例では、制御対象回路として、パルスジェネレータ回路と、ラッチ回路を用いた例を示したが、それ以外の回路にも適用可能である。
【００７９】
また、図３の回路では、１つのインバータが１つのパルスジェネレータに接続されているが、１つのインバータに複数のパルスジェネレータが接続されている場合には、それらのパルスジェネレータを１つの基板電位制御回路またはソース電位制御回路で制御することで、さらに電力削減が可能である。半導体集積回路では、クロックツリーでの消費電力が大きいため、クロックツリーに含まれるＭＯＳトランジスタの基板電位またはソース電位を制御することにより、遅延を維持しつつ、効果的に電力削減を行うことができる。
【００８０】
また、制御対象回路がクロックツリーで構成されていない場合は、配置配線情報を考慮し、位置が近く、論理的に同じ動作をするＭＯＳトランジスタを１つの基板電位制御回路またはソース電位制御回路で制御することで、クロックツリー以外の回路においても効果的に電力削減を行うことができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態における半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態における半導体集積回路の制御対象回路、基板電位制御回路およびソース電位制御回路の具体例を示すブロック回路図
【図３】本発明の実施の形態における半導体集積回路について制御対象回路がパルスジェネレータおよびラッチからなる場合のブロック回路図
【図４】本発明の実施の形態においてパルスジェネレータで基板電位制御を行う場合の波形図
【図５】本発明の実施の形態においてラッチで基板電位制御を行う場合の波形図
【図６】本発明の実施の形態において基板電位制御を行った場合のＰＭＯＳ基板電位制御信号生成回路とＰＭＯＳ基板電位制御回路の具体的回路構成およびＮＭＯＳ基板電位制御信号生成回路とＮＭＯＳ基板電位制御回路の具体的回路構成を示す回路図
【図７】本発明の実施の形態においてパルスジェネレータでソース電位制御を行う場合の波形図
【図８】本発明の実施の形態においてラッチでソース電位制御を行う場合の波形図
【図９】本発明の実施の形態におけるパルスジェネレータの具体的構成の一例を示す回路図
【図１０】本発明の実施の形態におけるラッチの具体的構成の一例を示す回路図
【符号の説明】
【００８２】
１１  制御対象ＭＯＳトランジスタを含む制御対象回路
１２  基板電位制御信号生成回路
１３  基板電位制御回路
１４  基板電位制御信号
１５  ソース電位制御信号生成回路
１６  ソース電位制御回路
１７  ソース電位制御信号
１８  制御対象ＭＯＳトランジスタを含む論理回路
２１  制御対象ＰＭＯＳトランジスタ
２２  制御対象ＮＭＯＳトランジスタ
２３  ＰＭＯＳ基板電位制御回路
２４  ＮＭＯＳ基板電位制御回路
２５  ＰＭＯＳソース電位制御回路
２６  ＮＭＯＳソース電位制御回路
３１，３２，３３，３４  クロックツリーを構成するインバータ
３５  パルスジェネレータ
３６  ラッチ
６０１  ＰＭＯＳ基板電位制御信号生成回路
６０２  ＰＭＯＳ基板電位制御回路
６０３，６０４，６０５  遅延調整回路
６０６  ＮＭＯＳ基板電位制御信号生成回路
６０７  ＮＭＯＳ基板電位制御回路
６０８，６０９，６１０  遅延調整回路
Ｖｄｄ  ＰＭＯＳ用通常電位
Ｖｂｐ  ＰＭＯＳ用バックバイアス電位
Ｖｆｐ  ＰＭＯＳ用フォワードバイアス電位
Ｖｓｓ  ＮＭＯＳ用通常電位
Ｖｂｎ  ＮＭＯＳ用バックバイアス電位
Ｖｆｎ  ＮＭＯＳ用フォワードバイアス電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005065178.tif 000011
【図１０】
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