(57)【要約】【課題】不揮発性半導体記憶装置において、書き込み電圧の低減でき、かつ大容量で高速化を図ることが困難であった。【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成された浮遊ゲート１３と、浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４と、浮遊ゲート１３の両側に形成され、浮遊ゲートを駆動する第１、第２の制御ゲート１６と、第１、第２の制御ゲート１６と浮遊ゲート１３との間に形成されたゲート間絶縁膜１５とを有するメモリセルと、基板１１上にゲート絶縁膜１８を介して形成された選択ゲート１９と、選択ゲート１９の両側に位置する基板１１内に形成され、一方がメモリセルの拡散層１４と接続されたソース又はドレイン領域としての拡散層２０とを有するメモリセル選択用のトランジスタとを具備している。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域としての第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第１、第２の制御ゲートと、少なくとも上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、
上記基板上に第２のゲート絶縁膜を介して形成された選択ゲートと、上記選択ゲートの両側に位置する上記基板内に形成され、一方が上記メモリセルの第１の拡散層と接続されたソース又はドレイン領域としての第２の拡散層とを有するメモリセル選択用のトランジスタ
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に第１のゲート絶縁膜を介して形成され上部にマスク層が形成された浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域としての第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第１、第２の制御ゲートと、少なくとも上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、
上記基板上に第２のゲート絶縁膜を介して形成され上部にマスク層が形成された選択ゲートと、上記選択ゲートの両側に位置する上記基板内に形成され、一方が上記メモリセルの第１の拡散層と接続されたソース又はドレイン領域としての第２の拡散層とを有するメモリセル選択用のトランジスタ
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１のゲート絶縁膜を介して形成され上部にマスク層が形成された浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域としての第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第１、第２の制御ゲートと、少なくとも上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、
上記基板上に第２のゲート絶縁膜を介して形成され、側壁上に上記ゲート間絶縁膜が形成され、上記浮遊ゲートと同一の導電材料を用いて構成された選択ゲートと、上記選択ゲートの両側に位置する上記基板内に形成され、一方が上記メモリセルの第１の拡散層と接続されたソース又はドレイン領域としての第２の拡散層とを有するメモリセル選択用のトランジスタと、
上記選択ゲート上に形成されて上記選択ゲートと電気的に接続され、上記メモリセル及び上記メモリセル選択用のトランジスタの配列方向と交差する方向に延長された配線
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ゲート間絶縁膜は、前記第１、第２の制御ゲートと前記第１の拡散層との間の位置まで延長して形成されていることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のゲート絶縁膜は、前記第１、第２の制御ゲートと前記第１の拡散層との間で前記ゲート間絶縁膜の下部に位置するように延長して形成されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１、第２の拡散層の配列方向と平行する方向に延長するように前記基板に形成された素子分離用の溝と、
上記溝内に形成された素子分離用の絶縁膜
とをさらに具備したことを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１、第２のゲート絶縁膜の膜厚が互いに異なることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第１、第２のゲート絶縁膜の膜厚が互いに等しいことを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記選択ゲートの上面及び前記第２の拡散層の表面にはそれぞれ金属サリサイド層が形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２の拡散層の表面にはそれぞれ金属サリサイド層が形成されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１、第２の制御ゲートと前記配線の上面及び前記第２の拡散層の表面にはそれぞれ金属サリサイド層が形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項１２】
前記選択ゲートとこれに隣接する前記第１、第２の制御ゲートの一方との間には絶縁膜が形成されていることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１３】
前記絶縁膜が単一層の絶縁膜もしくは複数層の絶縁膜で形成されることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記絶縁膜内にはエアギャップが形成されていることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１５】
前記第２の拡散層がＬＤＤ構造を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１６】
前記浮遊ゲート及び前記第１、第２の制御ゲートは、ポリシリコンで形成されることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１、第２の制御ゲート及び選択ゲートは、チタン、タングステン、チタン窒化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成されることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１、第２の制御ゲート及び選択ゲートは、チタン、コバルトあるいはニッケル金属のサリサイド構造であることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１、第２のゲート絶縁膜は、シリコン酸化物で形成されることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項２０】
前記ゲート間絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成されることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項２１】
前記配線が金属膜で形成されることを特徴する請求項３記載の不揮発性半導体記憶装置。
【請求項２２】
前記配線が前記第１、第２の制御ゲートと同一の導電材料を用いて形成されることを特徴する請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図６６乃至図６８は、従来のＳＴＩ（Shallow Trench Isolation）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している。図６６は平面図であり、図６７は図６６のVIXVII−VIXVII線に沿った断面図であり、図６８は図６６のVIXVIII−VIXVIII線に沿った断面図である。図６７に示すように、シリコン基板（Si-sub）上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。
【０００３】
ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００４】
図６７に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、スタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲート（メモリセル選択用のトランジスタ）を介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００５】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の高電圧化のためには、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化及び高速化にとって大きな問題となる。
【０００６】
図６８の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００７】
図６９は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣip、浮遊ゲートＦＧと基板間のキャパシタ容量をＣtoxとした場合のセル１個分の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖpgm＝Ｖcg）を与えたときの浮遊ゲートＦＧの電位Ｖfgは、ＣipとＣtoxとの容量結合により決定され、次の式で概算される。
【０００８】
Ｖfg＝Ｃｒ×（Ｖcg−Ｖｔ＋Ｖt0）
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖt0は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００９】
浮遊ゲートＦＧの電位Ｖfgが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖcgを一定とした場合において、Ｖfgを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣipをＣtoxに対して大きくすることが必要である。
【００１０】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃipを増大させるためには通常、ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図６７中の寸法１ａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図６７中の寸法１ｂ）を伸ばすといった技術が開発されている。
【００１１】
しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１２】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１３】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（特許文献１）。
【００１４】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（特許文献２）。
【００１５】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（特許文献３）。
【００１６】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（非特許文献１）。
【００１７】
しかし、上記した従来の技術によっても、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００１８】
さらに、従来では、メモリセル選択用のトランジスタはメモリセルと同時に加工される。このため、メモリセル選択用のトランジスタのゲート絶縁膜及びソース、ドレイン拡散層を、セルトランジスタのゲート絶縁膜及びソース、ドレイン拡散層と作り分けることができない。この結果、チャネルイオン注入時の濃度条件やゲート絶縁膜の膜厚等に依存して、メモリセル選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性が異なるという問題がある。
【特許文献１】特開平１１−１４５４２９号公報
【特許文献２】特開２００２−２１７３１８号公報
【特許文献３】特開２００２−５０７０３号公報
【非特許文献１】2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【発明の開示】
【発明が解決しようとする課題】
【００１９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み電圧の低減でき、かつ大容量で高速化が実現できると共に、メモリセル選択用のトランジスタの特性をメモリセルに左右されないで独自に設定することができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２０】
この発明の不揮発性半導体記憶装置は、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲートと、上記浮遊ゲートの両側に位置する上記基板内に形成されたソース又はドレイン領域としての第１の拡散層と、上記浮遊ゲートの両側に形成され、上記浮遊ゲートを駆動する第１、第２の制御ゲートと、少なくとも上記第１、第２の制御ゲートと上記浮遊ゲートとの間に形成されたゲート間絶縁膜とを有するメモリセルと、上記基板上に第２のゲート絶縁膜を介して形成された選択ゲートと、上記選択ゲートの両側に位置する上記基板内に形成され、一方が上記メモリセルの第１の拡散層と接続されソース又はドレイン領域としての第２の拡散層とを有するメモリセル選択用のトランジスタとを具備したことを特徴とする。
【発明の効果】
【００２１】
この発明によれば、書き込み電圧の低減でき、かつ大容量で高速化が実現できると共に、メモリセル選択用のトランジスタの特性をメモリセルに左右されないで独自に設定することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明を実施の形態により説明する。
【００２３】
（第１の実施形態）
図１乃至図４は、第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示している。図１はセルアレイの平面図であり、図２は図１のII−II線に沿った断面図であり、図３は図１のIII−III線に沿った断面図であり、図４は図１のIV−IV線に沿った断面図である。
【００２４】
第１の実施形態に係るセルアレイは、直列接続されてメモリセル列を構成する複数のメモリセルと、メモリセル列に接続されたメモリセル選択用のトランジスタとから構成されている。
【００２５】
各メモリセルには、シリコン半導体基板１１上にゲート絶縁膜１２を介して形成された浮遊ゲート１３（ＦＧ）と、浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４と、浮遊ゲート１３の両側にゲート間絶縁膜１５を介して形成された第１、第２の制御ゲート（ＣＧ）１６とが設けられている。上記ゲート間絶縁膜１５は、第１、第２の制御ゲート１６と拡散層１４との間の位置まで延長して形成されている。また、ゲート絶縁膜１２は、第１、第２の制御ゲート１６と拡散層１４との間でゲート間絶縁膜１５の下部に位置するように延長して形成されている。さらに第１、第２の制御ゲート１６の上部には金属サリサイド層１７が形成されている。
【００２６】
メモリセル選択用のトランジスタでは、シリコン半導体基板１１上に、上記ゲート絶縁膜１２とは異なるゲート絶縁膜１８を介して形成された選択ゲート（ＳＧ）１９と、選択ゲート１９の両側に位置する基板１１内に形成されたソース又はドレイン領域としての一対の拡散層２０とが設けられている。そして、上記一対の拡散層２０のうち、メモリセル側の拡散層２０はメモリセル側のソース又はドレイン領域としての拡散層１４と電気的に接続され、一体化されている。さらに、上記一対の拡散層２０の表面及び選択ゲート１９の上部にはそれぞれ金属サリサイド層２１が形成されている。上記選択ゲート１９の側壁上及び選択ゲート１９と隣接する制御ゲート１６の側壁上には絶縁物からなるスペーサ２２が形成されている。このスペーサ２２は単一層の絶縁膜で構成してもよく、あるいは複数層の絶縁膜で構成してもよい。
【００２７】
図３及び図４に示すように、基板１１には、上記拡散層１４、２０の配列方向と平行するように延長された素子分離用（ＳＴＩ）の浅い溝２３が形成され、この溝２３内に素子分離用の絶縁膜２４が埋め込まれることにより、複数のメモリセル列が相互に分離される。
【００２８】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第１の実施形態におけるメモリセルでは、浮遊ゲート１３はその両側に位置する２つの制御ゲート１６により駆動される。
【００２９】
図５は、第１の実施形態のセルの等価回路を示している。ここで、Ｃipは２つの制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは２つの制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖcg）であったとすると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００３０】
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
＝（２・εip・Ｗ・Ｔfg／Ｔip）／（（２・εip・Ｗ・Ｔfg／Ｔip)
＋εtox・Ｗ・Ｌ／Ｔtox）
ここで、εipはゲート間絶縁膜の誘電率、εtoxはゲート絶縁膜の誘電率、Ｗはセルトランジスタのチャネル幅、Ｌはセルトランジスタのゲート長、Ｔfgは浮遊ゲートＦＧの膜厚、Ｔtoxはゲート絶縁膜の膜厚、Ｔipはゲート間絶縁膜の膜厚である。
【００３１】
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲートの膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善することができることを意味する。
【００３２】
また、図２に示すように、浮遊ゲート１３相互間のスペースは、制御ゲート１６によりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲート相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【００３３】
以上のことから、第１の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第１の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００３４】
さらに、メモリセルを選択する選択用のトランジスタのゲート絶縁膜は、セル側のゲート絶縁膜１２とは異なるゲート絶縁膜１８を用いているため、ゲート絶縁膜１８の膜厚をセル側のゲート絶縁膜１２とは独立に調整することができる。しかも、メモリセルを選択する選択用のトランジスタのソース又はドレイン領域としての拡散層２０は、セル側のソース又はドレイン領域としての拡散層１４とは異なる。このため、拡散層２０を形成する際のイオン注入量をセル側の拡散層１４とは独立に調整することができる。この結果、選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性を、メモリセルに左右されないで独自に設定できる。
【００３５】
図６（ａ）、（ｂ）乃至図１５（ａ）、（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。なお、各図の（ａ）は図２の断面に相当し、各図の（ｂ）は図４の断面に相当している。
【００３６】
先ず、図６（ａ）、（ｂ）に示すように、シリコン半導体基板１１上に例えばシリコン酸化物からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層３０、マスク層３１が順次形成される。このマスク層３１は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。このマスク層３１は、ポリシリコン層３０をエッチングする際、ポリシリコン層３０と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。この後、マスク層３１はリソグラフィ工程と選択エッチング工程によりパターンニングされる。このパターンニングされたマスク層３１を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、素子分離用の浅い溝２３が形成される。
【００３７】
次に、図７（ａ）、（ｂ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜２４が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝２３が埋め込まれる。続いて、図８（ａ）、（ｂ）に示すように、マスク層３１をストッパーとして、ＣＭＰ工程により絶縁膜２４がマスク層３１まで研磨され、ＳＴＩが形成される。
【００３８】
続いて、図９（ａ）、（ｂ）に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、ポリシリコン層３０がエッチングされる。この結果、ポリシリコン層３０からなる浮遊ゲート１３が形成される。この時、選択ゲート形成予定領域上にはゲート絶縁膜１２のみが残る。この後、選択ゲート形成予定領域上をマスク層でマスクした状態で、浮遊ゲート１３をマスクとして基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４が形成される。
【００３９】
この後、図１０（ａ）、（ｂ）に示すように、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００４０】
この後、図１１（ａ）、（ｂ）に示すように、選択ゲート形成予定領域及びその周辺のゲート間絶縁膜１５及びゲート絶縁膜１２が剥離され、この剥離された領域に新たにシリコン酸化物からなるゲート絶縁膜１８が形成される。このゲート絶縁膜１８は、セルトランジスタのゲート絶縁膜１２とは異なる膜厚にされる。
【００４１】
続いて、図１２（ａ）、（ｂ）に示すように、全面に制御ゲート及び選択ゲートとなる例えばポリシリコン層３２がＣＶＤにより形成される。次に、図１３（ａ）、（ｂ）に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。
【００４２】
次に、図１４（ａ）、（ｂ）に示すように、全面にレジスト層３３が堆積され、リソグラフィ工程と選択エッチング工程が行なわれ、パターニングされたレジスト層３３をマスクにポリシリコン層３２及びその下部のゲート絶縁膜１２がエッチングされる。この結果、ポリシリコン層３２からなる制御ゲート１６と選択ゲート１９とが同時に形成される。続いて、選択ゲート１９とこれに隣接する制御ゲート１６とをマスクとして基板１１内に不純物イオンが注入され、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０が形成される。このイオン注入の際のドーズ量及びイオンの加速エネルギーは、選択用のトランジスタとして所望の特性が得られるように調整される。
【００４３】
続いて、図１５（ａ）、（ｂ）に示すように、レジスト層３３が全面剥離された後、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、選択ゲート１９の側壁上及び選択ゲート１９と隣接する制御ゲート１６の側壁上にスペーサ２２が形成される。先に説明したように、このスペーサ２２は単一の絶縁膜で構成してもよく、あるいは複数層の絶縁膜で構成してもよい。この場合、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースは十分に広いので、このスペースはスペーサ２２によって完全に埋め込まれず、この部分では拡散層２０が露出した状態となる。なお、上記スペーサ２２が形成された後に再度、不純物イオンを注入して、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０をＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００４４】
次に、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ選択ゲート１９の上部及び拡散層２０の表面に金属サリサイド層２１が形成される。未反応の金属薄膜は、この後、除去される。
【００４５】
この後、全面に層間絶縁膜が堆積され、さらに一対の選択ゲート１９相互間に位置する層間絶縁膜に対してコンタクトホールが開口され、金属サリサイド層２１に電気的に接続されるコンタクトが形成される。
【００４６】
なお、制御ゲート１６はサリサイド構造を有する場合を説明したが、本実施形態において、制御ゲート１６は浮遊ゲート１３に対して自己整合的に形成されるため、制御ゲート１６上面に金属配線を形成することも可能である。さらに、制御ゲート１６自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲート１６及び選択ゲート１９には、次のような材料を適用できる。
【００４７】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート１９自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００４８】
本実施形態において、制御ゲート１６はゲート間絶縁膜１５を介して浮遊ゲート１３の両側面に形成される。このため、浮遊ゲート１３と制御ゲート１６の容量結合が従来に比較して増加する。したがって、制御ゲート１６の配線は抵抗値が十分低い材料とする必要があり、上部に形成された金属サリサイド層１７は制御ゲート１６の配線抵抗値を下げることに役立つ。また、選択ゲート１９とこれに隣接した制御ゲート１６とを同時に加工する。このため、両ゲート間の距離を、露光時のマスク合わせずれに影響されずに一定に保つことができ、制御ゲート１６と選択ゲート１９との間の寄生容量の制御が容易となる。
【００４９】
（第２の実施形態）
図１６は、第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示しており、第１の実施形態における図２の断面と対応している。なお、図１６において、図２と対応する箇所には同じ符号を付してその説明は省略する。
【００５０】
第１の実施形態に係るセルアレイでは、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースが十分に広くされ、このスペースがスペーサ２２によって完全に埋め込まれずに、この部分で拡散層２０が露出し、その表面に金属シリサイド層２１が形成される場合を説明した。
【００５１】
これに対し、この第２の実施形態では、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースが狭くされ、このスペースがスペーサ２２によって埋め込まれており、拡散層２０は露出していない。したがって、スペーサ２２によって埋め込まれている部分の拡散層２０の表面には金属サリサイド層２１は形成されていない。また、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースに埋め込まれているスペーサ２２の内部には、図１６に示すようにエアギャップ３４が形成されていてもよい。エアギャップ３４が形成されていることで、制御ゲート１６と選択ゲート１９との間の寄生容量が低減できる。
【００５２】
上記第２の実施形態においても、寄生容量の増加を考慮することなく、浮遊ゲートの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第２の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００５３】
さらに、メモリセルを選択する選択用のトランジスタのゲート絶縁膜として、セル側のゲート絶縁膜１２とは異なるゲート絶縁膜１８が使用されているため、ゲート絶縁膜１８の膜厚をセル側のゲート絶縁膜１２とは独立に調整することができる。しかも、メモリセルを選択する選択用のトランジスタのソース又はドレイン領域としての拡散層２０は、セル側のソース又はドレイン領域としての拡散層１４とは異なるため、拡散層２０を形成する際のイオン注入量をセル側の拡散層１４とは独立に調整することができる。この結果、選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性を、メモリセルに左右されないで独自に設定できる。
【００５４】
次に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図６（ａ）、（ｂ）乃至図１３（ａ）、（ｂ）までの工程は第１の実施形態の場合と同様である。
【００５５】
次に、図１７（ａ）、（ｂ）に示すように、全面にレジスト層３３が堆積され、このレジスト層３３がパターニングされる。このパターニングの際に、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースが第１の実施形態の場合よりも狭くなるようにパターニングされる。続いて、パターニングされたレジスト層３３をマスクにポリシリコン層３２及びその下部のゲート絶縁膜１８がエッチングされる。この結果、ポリシリコン層３２からなる制御ゲート１６と選択ゲート１９とが形成される。続いて、選択ゲート１９とこれに隣接する制御ゲート１６とをマスクとして基板１１内に不純物イオンが注入され、拡散層２０が形成される。このイオン注入の際のドーズ量及びイオンの加速エネルギーは、選択用のトランジスタとして所望の特性が得られるように調整される。
【００５６】
続いて、図１８（ａ）、（ｂ）に示すように、レジスト層３３が全面剥離された後、スペーサを形成するための絶縁物が全面に堆積される。このとき、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースは絶縁物により埋め込まれる。この後、ＲＩＥにより絶縁物がエッチングされ、選択ゲート１９の側壁上及び選択ゲート１９とこれに隣接する選択ゲート１９との間のスペースにスペーサ２２が形成される。また、条件によっては、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースに埋め込まれているスペーサ２２の内部にエアギャップ３４が形成される。
【００５７】
さらに、図１９（ａ）、（ｂ）に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ選択ゲート１９の上部及び表面が露出している拡散層２０の表面に金属サリサイド層２１が形成される。未反応の金属薄膜は、この後、除去される。
【００５８】
この後、全面に層間絶縁膜が堆積され、さらに一対の選択ゲート１９相互間に位置する層間絶縁膜に対してコンタクトホールが開口され、金属サリサイド層２１に電気的に接続されるコンタクトが形成される。
【００５９】
なお、第１の実施形態の場合と同様に、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０をＬＤＤ構造としてもよい。
【００６０】
この場合にも、サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート１９自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００６１】
（第３の実施形態）
図２０は、第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示しており、第１、第２の実施形態における図２、図１６の断面と対応している。なお、図２０において、図１６と対応する箇所には同じ符号を付してその説明は省略する。
【００６２】
第１、第２の実施形態に係るセルアレイでは、選択ゲート１９下部のゲート絶縁膜として、浮遊ゲート１３下部のゲート絶縁膜１２とは異なるゲート絶縁膜１８を用いる場合について説明した。
【００６３】
これに対し、この第３の実施形態では、選択ゲート１９下部のゲート絶縁膜として、浮遊ゲート１３下部のゲート絶縁膜１２と同じものを用いるようにしている。
【００６４】
この実施形態では、選択用のトランジスタのソース又はドレイン領域としての拡散層２０は、セル側の拡散層１４とは異なる。このため、拡散層２０を形成する際のイオン注入量を、セル側の拡散層１４とは独立に調整することができ、選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性を、メモリセルに左右されないで独自に設定できる。
【００６５】
なお、図２０では、図１６の場合と同様に、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースがスペーサ２２によって埋め込まれ、拡散層２０が露出していない場合を示している。しかし、図２の場合と同様に、スペーサ２２によって完全に埋め込まれず、この部分の拡散層２０が露出するように構成してもよい。この場合、この部分の拡散層２０の表面には金属サリサイド層２１が形成される。
【００６６】
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図６（ａ）、（ｂ）乃至図１０（ａ）、（ｂ）までの工程は第１の実施形態と同様である。第１の実施形態の場合には、この後、選択ゲート形成予定領域及びその周辺のゲート絶縁膜１２及びゲート間絶縁膜１５が剥離され、この剥離された領域に新たにシリコン酸化物からなるゲート絶縁膜１８が形成されていた。しかし、この方法では、図２１（ａ）、（ｂ）に示すように、選択ゲート形成予定領域及びその周辺のゲート間絶縁膜１５のみが剥離され、下部のゲート絶縁膜１２はそのまま残される。
【００６７】
この後は、図２２（ａ）、（ｂ）に示すように、全面に制御ゲート及び選択ゲートとなる例えばポリシリコン層３２がＣＶＤにより形成される。次に、図２３（ａ）、（ｂ）に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。
【００６８】
次に、図２４（ａ）、（ｂ）に示すように、全面にレジスト層３３が堆積され、リソグラフィ工程と選択エッチング工程が行なわれ、パターニングされたレジスト層３３をマスクにポリシリコン層３２及びその下部のゲート絶縁膜１２がエッチングされる。この結果、ポリシリコン層３２からなる制御ゲート１６と選択ゲート１９とが形成される。続いて、選択ゲート１９とこれに隣接する制御ゲート１６とをマスクとして基板１１内に不純物イオンが注入され、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０が形成される。このイオン注入の際のドーズ量及びイオンの加速エネルギーは、選択用のトランジスタとして所望の特性が得られるように調整される。
【００６９】
続いて、図２５（ａ）、（ｂ）に示すように、レジスト層３３が全面剥離された後、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、選択ゲート１９の側壁上及び選択ゲート１９と隣接する制御ゲート１６の側壁上にスペーサ２２が形成される。この場合、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースは狭いので、このスペースはスペーサ２２によって埋め込まれ、この部分では下部の拡散層２０が露出しない状態となる。なお、スペーサ２２が形成された後に、再度、不純物イオンを注入して、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０をＬＤＤ構造としてもよい。また、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースに埋め込まれたスペーサ２２の内部にエアギャップ３４が形成される。
【００７０】
次に、図２６（ａ）、（ｂ）に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ選択ゲート１９の上部及び露出している拡散層２０の表面に金属サリサイド層２１が形成される。未反応の金属薄膜は、この後、除去される。
【００７１】
この後、全面に層間絶縁膜が堆積され、さらに一対の選択ゲート１９相互間に位置する層間絶縁膜に対してコンタクトホールが開口され、金属サリサイド層２１に電気的に接続されるコンタクトが形成される。
【００７２】
この場合にも、サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート１９自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００７３】
（第４の実施形態）
次に、第４の実施形態に係る不揮発性半導体記憶装置について説明する。
【００７４】
上記第１乃至第３の実施形態に係る不揮発性半導体記憶装置では、メモリセルの制御ゲートと選択用のトランジスタの選択ゲートとを同じ層の導電材料（ポリシリコン層）を用いて構成し、メモリセルの浮遊ゲートは上記導電材料とは異なる層の導電材料（ポリシリコン層）を用いて構成していた。
【００７５】
これに対し、第４の実施形態に係る不揮発性半導体記憶装置では、メモリセルの浮遊ゲートと選択用のトランジスタの選択ゲートとを同じ層の導電材料を用いて構成し、メモリセルの制御ゲートは浮遊ゲート及び選択ゲートとは異なる層の導電材料を用いて構成するようにしたものである。
【００７６】
図２７は、第４の実施形態に係る不揮発性半導体記憶装置のパターン平面図である。複数のメモリセルと選択用のトランジスタとが直列に接続されてメモリセル列が構成される。複数のメモリセル列は行列状に配置されている。また、図２８（ａ）、（ｂ）、（ｃ）、（ｄ）は、図２７中のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線、ｄ−ｄ線に沿った断面図である。
【００７７】
この実施形態に係る不揮発性半導体記憶装置は、半導体基板１１上にゲート絶縁膜１２を介して形成され上部にマスク層３１が形成された浮遊ゲート１３、この浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４、浮遊ゲート１３の両側に形成され、浮遊ゲート１３を駆動する制御ゲート１６、制御ゲート１６と浮遊ゲート１３との間に形成されたゲート間絶縁膜１５を有するメモリセルと、基板１１上にゲート絶縁膜１２を介して形成され上部にマスク層３１が形成された選択ゲート１９、この選択ゲート１９の両側に位置する基板１１内に形成され、一方がメモリセルの拡散層１４と接続されたソース又はドレイン領域としての拡散層２０とを有するメモリセル選択用のトランジスタと、図２７中の横方向（行方向）に延長され、複数の各メモリセル列の選択ゲート１９相互を接続する配線３８とを具備している。また、図２８（ｂ）〜（ｄ）に示すように、各メモリセル列は溝２３内に埋め込まれた素子分離用の絶縁膜２４によって互いに分離されている。
【００７８】
以下、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を、図２９（ａ）〜（ｄ）乃至図４１（ａ）〜（ｄ）を参照して説明する。なお、各図の（ａ）は図２７中のａ−ａ線の断面に相当し、各図の（ｂ）は図２７中のｂ−ｂ線の断面に相当し、各図の（ｃ）は図２７中のｃ−ｃ線の断面に相当し、各図の（ｄ）は図２７中のｄ−ｄ線の断面に相当している。
【００７９】
先ず、図２９（ａ）〜（ｄ）に示すように、シリコン半導体基板１１上に例えばシリコン酸化物からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層３０、マスク層３１が順次形成される。このマスク層３１として、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。このマスク層３１は、ポリシリコン層３０をエッチングする際、ポリシリコン層３０と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。この後、マスク層３１はリソグラフィ工程と選択エッチング工程によりパターンニングされる。このパターンニングされたマスク層３１を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、素子分離用の浅い溝２３が形成される。
【００８０】
次に、図３０（ａ）〜（ｄ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜２４が、例えばＣＶＤにより形成され、基板１１に形成された溝２３が埋め込まれる。続いて、図３１（ａ）〜（ｄ）に示すように、マスク層３１をストッパーとして、ＣＭＰ工程により絶縁膜２４がマスク層３１まで研磨され、ＳＴＩが形成される。
【００８１】
次に、リソグラフィ工程と選択エッチング工程が行なわれ、ポリシリコン層３０がエッチングされる。この際、図３２（ａ）〜（ｄ）に示すように、メモリセルの浮遊ゲート形成予定領域上及び選択用のトランジスタの選択ゲート形成予定領域上にマスク層３１が残るようにマスク層３１がパターニングされ、この後、ポリシリコン層３０がエッチングされることで、同じポリシリコン層３０からなる浮遊ゲート１３及び選択ゲート１９が形成される。この後、マスク層３１を残した状態で、基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４が形成される。このとき、同時に選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる部分にも拡散層１４が形成される。
【００８２】
続いて、図３３（ａ）〜（ｄ）に示すように、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【００８３】
この後、図３４（ａ）〜（ｄ）に示すように、全面に制御ゲートとなる例えばポリシリコン層３２がＣＶＤにより形成される。次に、図３５（ａ）〜（ｄ）に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。
【００８４】
次に、図３６（ａ）〜（ｄ）に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、制御ゲート形成予定領域におけるポリシリコン層３２及びその下部のゲート間絶縁膜１５、ゲート絶縁膜１２を残すように、ポリシリコン層３２、ゲート間絶縁膜１５及びゲート絶縁膜１２がエッチングされる。この結果、ポリシリコン層３２からなる制御ゲート１６が形成される。
【００８５】
続いて、図３７（ａ）〜（ｄ）に示すように、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、選択ゲート１９の側壁上及び選択ゲート１９と隣接する制御ゲート１６の側壁上にスペーサ２２が形成される。この場合、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースが十分に広くされているので、このスペースはスペーサ２２によって完全に埋め込まれず、この部分では拡散層１４が露出した状態となる。続いて、基板１１に再度、不純物イオンを注入して、選択ゲート１９とこれに隣接する制御ゲート１６との間に位置する拡散層１４の表面及び一対の選択ゲート１９間に位置する拡散層１４の表面に拡散層２０が形成される。
【００８６】
次に、図３８（ａ）〜（ｄ）に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ拡散層２０の表面に金属サリサイド層２１が形成される。未反応の金属薄膜は、この後、除去される。
【００８７】
続いて、図３９（ａ）〜（ｄ）に示すように、全面に例えばＳｉＮからなるバリア膜（図示せず）及び層間絶縁膜３５が堆積される。次に、図４０（ａ）〜（ｄ）に示すように、ＣＭＰ工程により層間絶縁膜３５が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。
【００８８】
次に、図４１（ａ）〜（ｄ）に示すように、全面に絶縁膜３６が堆積された後、リソグラフィ工程と選択エッチング工程が行なわれ、絶縁膜３６に対して開口３７が形成される。続いて、開口３７を介して選択ゲート１９上のマスク層３１がエッチング除去される。
【００８９】
次に、先に説明した図２８（ａ）〜（ｄ）に示すように、全面に配線用の金属膜が堆積され、この後、ＣＭＰ工程により研磨され、平坦化されることで、異なるメモリセル列の選択ゲート１９相互を接続する配線３８が形成される。
【００９０】
この後、一対の選択ゲート１９相互間に位置する絶縁膜３６及び層間絶縁膜３５に対してコンタクトホールが開口され、金属サリサイド層２１に電気的に接続されるコンタクトが形成される。
【００９１】
このように、図２８に示す不揮発性半導体記憶装置では、メモリセルの浮遊ゲート１３と選択用のトランジスタの選択ゲート１９とが同じ層の導電材料を用いて構成され、メモリセルの制御ゲート１６は浮遊ゲート１３及び選択ゲート１９とは異なる層の導電材料を用いて構成される。
【００９２】
なお、この第４の実施形態において、メモリセルとメモリセル選択用のトランジスタのゲート絶縁膜として同じ膜厚のゲート絶縁膜１２を用いる場合について説明したが、これはそれぞれ膜厚が異なるゲート絶縁膜を用いるようにしてもよい。
【００９３】
また、制御ゲート１７と選択ゲート１９との間に位置するスペーサ２２にはエアギャップが設けられていない場合を説明したが、これは図１６に示す場合と同様に、スペーサ２２にエアギャップを設けるようにしてもよい。
【００９４】
この場合にも、サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート１９自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００９５】
上記第４の実施形態においても、寄生容量の増加を考慮することなく、浮遊ゲート１３の膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第４の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【００９６】
さらに、選択用のトランジスタのソース又はドレイン領域としての拡散層２０は、セル側の拡散層１４とは異なるため、拡散層２０を形成する際のイオン注入量をセル側の拡散層１４とは独立に調整することができる。この結果、選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性を、メモリセルに左右されないで独自に設定できる。
【００９７】
なお、第１の実施形態の場合と同様に、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０をＬＤＤ構造としてもよい。
【００９８】
（第５の実施形態）
次に、第５の実施形態に係る不揮発性半導体記憶装置について説明する。
【００９９】
上記第４の実施形態に係る不揮発性半導体記憶装置では、異なるメモリセル列の選択ゲート１９相互を接続する配線３８を金属膜を用いて構成していた。これに対し、第５の実施形態に係る不揮発性半導体記憶装置では、異なるメモリセル列の選択ゲート１９相互を接続する配線を、メモリセルの制御ゲートと同じ層の導電材料及びその上部に形成される金属サリサイド膜を用いて構成するようにしたものである。
【０１００】
図４２は、第５の実施形態に係る不揮発性半導体記憶装置のパターン平面図である。複数のメモリセルと選択用のトランジスタとが直列に接続されてメモリセル列が構成される。複数のメモリセル列は行列状に配置されている。また、図４３（ａ）、（ｂ）、（ｃ）、（ｄ）は、図４２中のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線、ｄ−ｄ線に沿った断面図である。
【０１０１】
この実施形態に係る不揮発性半導体記憶装置は、半導体基板１１上にゲート絶縁膜１２を介して形成され上部にマスク層３１が形成された浮遊ゲート１３、この浮遊ゲート１３の両側に位置する基板１１内に形成されたソース又はドレイン領域としての拡散層１４、浮遊ゲート１３の両側に形成され、浮遊ゲート１３を駆動する制御ゲート１６、制御ゲート１６と浮遊ゲート１３との間に形成されたゲート間絶縁膜１５を有するメモリセルと、基板１１上にゲート絶縁膜１２を介して形成され上部にマスク層３１が形成された選択ゲート１９、この選択ゲート１９の両側に位置する基板１１内に形成され、一方がメモリセルの拡散層１４と接続されたソース又はドレイン領域としての拡散層２０とを有するメモリセル選択用のトランジスタと、上記選択ゲート上部のマスク層３１に形成された開口３９と、この開口３９を埋めて選択ゲート１９と電気的に接続され、メモリセル及びメモリセル選択用のトランジスタの配列方向と交差する方向に延長され、第１、第２の制御ゲートと同一の導電材料を用いて構成された配線４０と、この配線４０の上部に形成された金属サリサイド層４１とを具備している。また、図４３（ｂ）〜（ｄ）に示すように、各メモリセル列は溝２３内に埋め込まれた素子分離用の絶縁膜２４によって互いに分離されている。
【０１０２】
以下、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を、図４４（ａ）〜（ｄ）乃至図５５（ａ）〜（ｄ）を参照して説明する。なお、各図の（ａ）は図４２中のａ−ａ線の断面に相当し、各図の（ｂ）は図４２中のｂ−ｂ線の断面に相当し、各図の（ｃ）は図４２中のｃ−ｃ線の断面に相当し、各図の（ｄ）は図４２中のｄ−ｄ線の断面に相当している。
【０１０３】
先ず、図４４（ａ）〜（ｄ）に示すように、シリコン半導体基板１１上に例えばシリコン酸化物からなるゲート絶縁膜１２が形成される。このゲート絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層３０、マスク層３１が順次形成される。このマスク層３１として、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。このマスク層３１は、ポリシリコン層３０をエッチングする際、ポリシリコン層３０と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。この後、マスク層３１はリソグラフィ工程と選択エッチング工程によりパターンニングされる。このパターンニングされたマスク層３１を用いてポリシリコン層３０、ゲート絶縁膜１２、基板１１が順次にエッチングされ、素子分離用の浅い溝２３が形成される。
【０１０４】
次に、図４５（ａ）〜（ｄ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜２４が、例えばＣＶＤにより形成され、基板１１に形成された溝２３が埋め込まれる。続いて、図４６（ａ）〜（ｄ）に示すように、マスク層３１をストッパーとして、ＣＭＰ工程により絶縁膜２４がマスク層３１まで研磨され、ＳＴＩが形成される。
【０１０５】
次に、リソグラフィ工程と選択エッチング工程が行なわれ、ポリシリコン層３０がエッチングされる。この際、図４７（ａ）〜（ｄ）に示すように、メモリセルの浮遊ゲート形成予定領域上及び選択用のトランジスタの選択ゲート形成予定領域上にマスク層３１が残るようにマスク層３１がパターニングされ、この後、ポリシリコン層３０がエッチングされることで、同じポリシリコン層３０からなる浮遊ゲート１３及び選択ゲート１９が形成される。この後、マスク層３１を残した状態で、基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層１４が形成される。このとき、同時に選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる部分にも拡散層１４が形成される。
【０１０６】
続いて、図４８（ａ）〜（ｄ）に示すように、全面にゲート間絶縁膜１５が形成される。このゲート間絶縁膜１５は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。一例として、シリコン酸化物、シリコン窒化物及びシリコン酸化物からなる３層のいわゆるＯＮＯ膜を用いることができる。
【０１０７】
次に、図４９（ａ）〜（ｄ）に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、選択ゲート１９上のマスク層３１の一部が除去されて、選択ゲート１９に達する深さの開口３９が開口される。
【０１０８】
この後、図５０（ａ）〜（ｄ）に示すように、全面に制御ゲート及び選択ゲート上の配線となる例えばポリシリコン層３２がＣＶＤにより形成される。
【０１０９】
次に、図５１（ａ）〜（ｄ）に示すように、ＣＭＰ工程によりポリシリコン層３２が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。この工程により、マスク層３１に形成された開口３９内に残されたポリシリコン層３２により、配線４０が形成される。
【０１１０】
次に、図５２（ａ）〜（ｄ）に示すように、リソグラフィ工程と選択エッチング工程が行なわれ、制御ゲート形成予定領域におけるポリシリコン層３２及びその下部のゲート間絶縁膜１５、ゲート絶縁膜１２を残すように、ポリシリコン層３２、ゲート間絶縁膜１５及びゲート絶縁膜１２がエッチングされる。この結果、ポリシリコン層３２からなる制御ゲート１６が形成される。
【０１１１】
続いて、図５３（ａ）〜（ｄ）に示すように、スペーサを形成するための絶縁物が全面に堆積され、この後、ＲＩＥにより絶縁物がエッチングされ、選択ゲート１９の側壁上及び選択ゲート１９と隣接する制御ゲート１６の側壁上にスペーサ２２が形成される。この場合、選択ゲート１９とこれに隣接する制御ゲート１６との間のスペースが十分に広くされているので、このスペースはスペーサ２２によって完全に埋め込まれず、この部分では拡散層１４が露出した状態となる。続いて、基板１１に再度、不純物イオンを注入して、選択ゲート１９とこれに隣接する制御ゲート１６との間に位置する拡散層１４の表面及び一対の選択ゲート１９間に位置する拡散層１４の表面に拡散層２０が形成される。
【０１１２】
次に、図５４（ａ）〜（ｄ）に示すように、全面に金属薄膜が堆積された後に加熱処理が行われ、マスク層３１をサリサイド反応の制御膜として使用することにより、制御ゲート１６の上部に金属サリサイド層１７が形成され、かつ拡散層２０の表面に金属サリサイド層２１が形成される。また、選択ゲート１９上のポリシリコン層からなる配線４０の上部にも金属サリサイド層４１が形成される。未反応の金属薄膜は、この後、除去される。
【０１１３】
続いて、図５５（ａ）〜（ｄ）に示すように、全面に例えばＳｉＮからなるバリア膜（図示せず）及び層間絶縁膜３５が堆積される。次に、先の図４３（ａ）〜（ｄ）に示すように、ＣＭＰ工程により層間絶縁膜３５が浮遊ゲート１３上のマスク層３１まで研磨され、平坦化される。
【０１１４】
この後は、一対の選択ゲート１９相互間に位置する層間絶縁膜３５に対してコンタクトホールが開口され、金属サリサイド層２１に電気的に接続されるコンタクトが形成される。
【０１１５】
このように、図４３に示す不揮発性半導体記憶装置では、メモリセルの浮遊ゲート１３と選択用のトランジスタの選択ゲート１９とが同じ層の導電材料を用いて構成され、メモリセルの制御ゲート１６は浮遊ゲート１３及び選択ゲート１９とは異なる層の導電材料を用いて構成される。
【０１１６】
なお、この第５の実施形態において、メモリセルとメモリセル選択用のトランジスタのゲート絶縁膜として同じ膜厚のゲート絶縁膜１２を用いる場合について説明したが、これはそれぞれ膜厚が異なるゲート絶縁膜を用いるようにしてもよい。
【０１１７】
また、制御ゲート１７と選択ゲート１９との間に位置するスペーサ２２にはエアギャップが設けられていない場合を説明したが、これは図１６に示す場合と同様に、スペーサ２２にエアギャップを設けるようにしてもよい。
【０１１８】
さらに、複数の選択ゲート１９相互を接続する配線４０を形成する際に、選択ゲート１９上のマスク層３１の一部を除去し、選択ゲート１９に達する深さの開口３９を開口する場合を説明したが、これは選択ゲート１９上のマスク層３１の全部を除去し、選択ゲート１９の上部が全て露出した状態でポリシリコン層からなる配線４０を形成するようにしてもよい。
【０１１９】
この場合にも、サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲート１６及び選択ゲート１９自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【０１２０】
上記第５の実施形態においても、寄生容量の増加を考慮することなく、浮遊ゲート１３の膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低減化することができる。したがって、第５の実施形態によれば、セルの微細化と書き込み電圧の低減化とを同時に満たすことが可能である。
【０１２１】
さらに、選択用のトランジスタのソース又はドレイン領域としての拡散層２０は、セル側の拡散層１４とは異なるため、拡散層２０を形成する際のイオン注入量をセル側の拡散層１４とは独立に調整することができる。この結果、選択用のトランジスタの特性、例えば書き込み、読み出し時におけるカットオフ特性を、メモリセルに左右されないで独自に設定できる。
【０１２２】
なお、第１の実施形態の場合と同様に、選択用のトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層２０をＬＤＤ構造としてもよい。
【０１２３】
次に、第１乃至第５の実施形態の不揮発性半導体記憶装置の動作を説明する。
【０１２４】
先ず、図５６、図５７を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図５６はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図５７はこのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図５６及び図５７において同一部分には同一符号を付している。
【０１２５】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ及び選択ゲートＳＴ１、ＳＴ２のソース・ドレイン間を直列接続して構成されている。選択ゲートＳＴ１はビット線ＢＬに接続され、選択ゲートＳＴ２はソース線ＳＬに接続されている。
【０１２６】
データの書き込み時、ビット線ＢＬ側の選択ゲート線ＳＧＤに所定のゲート電位Ｖsgが印加される。ビット線ＢＬには十分低い電位Ｖblが供給される。ゲート電位Ｖsgは、Ｖblに対して選択ゲートＳＴ１を十分オンできる電位に設定する。ビット線にＶblが供給されると、選択ゲートＳＴ１がオンしてＶblがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【０１２７】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬ（図５７中のＣＧ３）に書き込み電位Ｖpgmを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬ（図５７中のＣＧ３以外）に転送電位Ｖpassを与えてチャネルを形成する動作のいずれも制御ゲートと浮遊ゲートの容量結合を利用している。
【０１２８】
図５８は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の回路構成を示し、図５９はその概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示している。
【０１２９】
前述したように１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有しており、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。つまり、２つの制御ゲートＣＧとの容量結合により浮遊ゲートＦＧが駆動される。
【０１３０】
書き込み時に、書き込みが行われる書き込みセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖpgmが印加され、基板（Ｐ型基板）が例えば０Ｖに設定される。この書き込みセルの等価回路を図６０に示す。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【０１３１】
第１乃至第５の実施形態で説明したように、素子の微細化に関わらず容量比を増大することができ、従来と比べＶpgmを低減することができる。
【０１３２】
なお、上記各制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳに印加される電位は、制御ゲート駆動回路としてのロウデコーダ回路で生成される。
【０１３３】
上記の書き込み動作では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動する場合について説明した。しかし、これは２つの制御ゲートＣＧに互いに異なる電位を供給することもできる。
【０１３４】
図６１は、一方の制御ゲートＣＧにＶpgm、他方の制御ゲートＣＧに０Ｖを供給する場合の書き込みセルの等価回路を示している。図６１において、ＣipとＣtoxの容量比を1.5：１と仮定し、浮遊ゲートＦＧに電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。
【０１３５】
図６０に示す場合、浮遊ゲートＦＧの電位Ｖfgは次のようになる。
【０１３６】
Ｖfg＝Ｖpgm×２×Ｃip／（２×Ｃip＋Ｃtox）
＝0.75×Ｖpgm
これに対して、図６１に示す場合、浮遊ゲートＦＧの電位Ｖfgは、次のようになる。
【０１３７】
Ｖfg＝Ｖpgm×Ｃip／（２×Ｃip＋Ｃtox）
＝0.375×Ｖpgm
このように、２つの制御ゲートＣＧのうち、一方の電位を変化させることにより、容量比を大幅に制御することが可能である。
【０１３８】
図６２は、上記特性を利用したデータ書き込みの例を示している。図６２おいて、書き込みセルの両側の制御ゲートＣＧにはそれぞれＶpgmが印加されている。上記仮定を用いると、書き込みセルの浮遊ゲートＦＧには0.75×Ｖpgmの電位が印加される。また、書き込みセルの左側に隣接しているセルの２つの制御ゲートＣＧの一方には０Ｖが、他方にはＶpgmが印加されている。このため、書き込みセルの左側に隣接したセルの浮遊ゲートＦＧには0.375×Ｖpgmの電位が印加される。したがって、この隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧに比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖpassが印加される。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【０１３９】
図６３は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ消去を行う場合に各部に印加される電位の一例を示している。
【０１４０】
データ消去を行う場合、メモリセルが配置されている基板（Ｐ型基板）を消去電位Ｖeraに昇圧する。これと同時に、ビット線ＢＬ及びソース線ＳＬが接続されている拡散層及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖeraに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧに十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【０１４１】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。
【０１４２】
このように、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいても、確実にデータを消去できる。
【０１４３】
図６４は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の一例を示している。
【０１４４】
図６４において、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定すると、読み出しセルの浮遊ゲートＦＧには０Ｖの電位が与えられる。
【０１４５】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧには、セル電流を流すための電位Ｖreadが印加されている。Ｖreadは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【０１４６】
ビット線ＢＬにはラッチ機能を有するセンスアンプ回路が接続され、読み出し時に、読み出しセルの閾値電圧がセンスアンプ回路で判定されてデータがセンスされる。ここで、読み出し時に、セルの両側に配置された２つの制御ゲートＣＧの両方が読み出し電圧Ｖwlになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【０１４７】
図６５は、上記第１乃至第５の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の他の例を示している。
【０１４８】
この例では、読み出しセルの浮遊ゲートＦＧ（ＦＧ４５）に隣接する２つの制御ゲートＣＧ（ＣＧ４、ＣＧ５）には読み出し電圧Ｖwlが供給される。他の制御ゲートＣＧ（ＣＧ１、ＣＧ２等）には、セル電流を流すための電位Ｖread2が印加されている。
【０１４９】
なお、この発明は上記各実施形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１５０】
例えば、図５８に示すように、複数個のメモリセルを直列接続して、複数個のメモリセルをＮＡＮＤ型に接続する場合を説明したが、これは複数個のメモリセルトランジスタをＡＮＤ型に接続するようにしてもよい。
【図面の簡単な説明】
【０１５１】
【図１】第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示す平面図。
【図２】図１のII−II線に沿った断面図。
【図３】図１のIII−III線に沿った断面図。
【図４】図１のIV−IV線に沿った断面図。
【図５】第１の実施形態のセルの等価回路図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示す断面図。
【図１７】第２の実施形態に係る不揮発性半導体記憶装置の製造方法の途中の工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】第３の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示す断面図。
【図２１】第３の実施形態に係る不揮発性半導体記憶装置の製造方法の途中の工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】図２３に続く工程を示す断面図。
【図２５】図２４に続く工程を示す断面図。
【図２６】図２５に続く工程を示す断面図。
【図２７】第４の実施形態に係る不揮発性半導体記憶装置のパターン平面図。
【図２８】図２７の断面図。
【図２９】第４の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図３０】図２９に続く工程を示す断面図。
【図３１】図３０に続く工程を示す断面図。
【図３２】図３１に続く工程を示す断面図。
【図３３】図３２に続く工程を示す断面図。
【図３４】図３３に続く工程を示す断面図。
【図３５】図３４に続く工程を示す断面図。
【図３６】図３５に続く工程を示す断面図。
【図３７】図３６に続く工程を示す断面図。
【図３８】図３７に続く工程を示す断面図。
【図３９】図３８に続く工程を示す断面図。
【図４０】図３９に続く工程を示す断面図。
【図４１】図４０に続く工程を示す断面図。
【図４２】第５の実施形態に係る不揮発性半導体記憶装置のパターン平面図。
【図４３】図４２の断面図。
【図４４】第５の実施形態に係る不揮発性半導体記憶装置の製造方法の最初の工程を示す断面図。
【図４５】図４４に続く工程を示す断面図。
【図４６】図４５に続く工程を示す断面図。
【図４７】図４６に続く工程を示す断面図。
【図４８】図４７に続く工程を示す断面図。
【図４９】図４８に続く工程を示す断面図。
【図５０】図４９に続く工程を示す断面図。
【図５１】図５０に続く工程を示す断面図。
【図５２】図５１に続く工程を示す断面図。
【図５３】図５２に続く工程を示す断面図。
【図５４】図５３に続く工程を示す断面図。
【図５５】図５４に続く工程を示す断面図。
【図５６】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図５７】図５６に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図５８】第１乃至第５の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図。
【図５９】図５８の回路の概略的な断面と共にデータ書き込みを行う場合に各部に印加される電位の一例を示す図。
【図６０】図５８に示すセルにデータを書き込む場合の電位設定の一例を示す等価回路図。
【図６１】図５８に示すセルにデータを書き込む場合の電位設定の他の例を示す等価回路図。
【図６２】図６１に示す電位設定を用いたデータの書き込みの例を示す図。
【図６３】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ消去を行う場合に各部に印加される電位の一例を示す図。
【図６４】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の一例を示す図。
【図６５】第１乃至第５の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の他の例を示す図。
【図６６】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図６７】図６６のVIXVII−VIXVII線に沿った断面図。
【図６８】図６６のVIXVII−VIXVII線に沿った断面図。
【図６９】図６６の等価回路図。
【符号の説明】
【０１５２】
１１…シリコン半導体基板、１２…ゲート絶縁膜、１３…浮遊ゲート、１４…拡散層、１５…ゲート間絶縁膜、１６…制御ゲート、１７…金属サリサイド層、１８…ゲート絶縁膜、１９…選択ゲート、２０…拡散層、２１…金属サリサイド層、２２…スペーサ、２３…溝、２４…素子分離用の絶縁膜、３１…マスク層、３４…エアギャップ、３５…層間絶縁膜、３６…絶縁膜、３７…開口、３８…配線、３９…開口、４０…配線、４１…金属サリサイド層、ＭＣ…メモリセル、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ／Ｄ…拡散層、ＳＴ１，ＳＴ２…選択ゲートトランジス、ＳＧＳ，ＳＧＤ…選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
2005039216.tif 000006
【図５】
2005039216.tif 000007
【図６】
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【図７】
2005039216.tif 000009
【図８】
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【図９】
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【図１０】
2005039216.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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