(57)【要約】【課題】大電力の制御に用いられる電力用半導体装置において、高速なスイッチングと低いノイズレベルとを両立させる。【解決手段】電力用半導体装置は、深さ方向に延在し且つ互いに間隔をおくように第１導電型の第１半導体層１内に配設された第２導電型の第２半導体層２を有する。第２半導体層２と夫々接するように第２導電型の第３半導体層２５が配設される。第３半導体層２５の表面に夫々第１導電型の第４半導体層２６が形成される。第４半導体層２６と第１半導体層１との間に位置する第３半導体層２５の部分であるチャネル領域に第１絶縁膜２８を介してゲート電極２９が対向する。第２半導体層２を挟んで第１主電極４と対向するように第２半導体層２上に第２絶縁膜２８を介して追加電極３２が配設され且つゲート電極２９に電気的に接続される。【選択図】      図５
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【特許請求の範囲】
【請求項１】
互いに逆側の第１及び第２主面を有する第１導電型の第１半導体層と、
前記第１主面側から深さ方向に延在し且つ互いに間隔をおくように前記第１半導体層内に配設された複数の第２導電型の第２半導体層と、
前記第１主面側で前記第２半導体層と夫々接するように配設された複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に夫々形成された複数の第１導電型の第４半導体層と、
前記第２主面側に配設され且つ前記第１半導体層に電気的に接続された第１主電極と、
前記第４半導体層と前記第１半導体層との間に位置する前記第３半導体層の部分であるチャネル領域に第１絶縁膜を介して対向するゲート電極と、
前記第２半導体層を挟んで前記第１主電極と対向するように前記第２半導体層上に第２絶縁膜を介して配設され且つ前記ゲート電極に電気的に接続された追加電極と、
前記第１主面側に配設され且つ前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
を具備することを特徴とする電力用半導体装置。
【請求項２】
前記ゲート電極及び前記追加電極は、一体的に形成された導電層の部分からなることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記ゲート電極及び前記追加電極は、前記第１乃至第４半導体層を含む半導体基板の表面上に配設されたプレナーゲート構造を有することを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項４】
前記ゲート電極及び前記追加電極は、前記第１乃至第４半導体層を含む半導体基板内に形成されたトレンチ内に配設されたトレンチゲート構造を有することを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項５】
前記ゲート電極及び前記追加電極の一方は、前記第１乃至第４半導体層を含む半導体基板の表面上に配設されたプレナーゲート構造を有し、他方は、前記基板内に形成されたトレンチ内に配設されたトレンチゲート構造を有することを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項６】
前記第１半導体層と前記第１主電極とを電気的に接続するようにこれらの間に配設された、前記第１半導体層よりも高い不純物濃度を有する第１導電型の第５半導体層を更に具備することを特徴とする請求項１乃至５のいずれかに記載の電力用半導体装置。
【請求項７】
前記第２半導体層は、前記第５半導体層と接しない深さを有するように設定されることを特徴とする請求項６に記載の電力用半導体装置。
【請求項８】
隣り合う２つの前記第３半導体層の間で前記第１半導体層の表面に配設された、前記第１半導体層よりも高い不純物濃度を有する第１導電型の半導体層を更に具備することを特徴とする請求項１乃至７のいずれかに記載の電力用半導体装置。
【請求項９】
前記第１乃至第４半導体層を含む半導体基板内で前記第２半導体層に接して配設された絶縁層を更に具備することを特徴とする請求項１乃至８のいずれかに記載の電力用半導体装置。
【請求項１０】
前記第１乃至第４半導体層を含む半導体基板内で前記第１半導体層及び前記第２半導体層のいずれか一方の中に配設された絶縁層を更に具備することを特徴とする請求項１乃至８のいずれかに記載の電力用半導体装置。
【請求項１１】
前記第２半導体層は、前記深さ方向に対して直角な第１方向に沿って間隔をおいて配列され且つ前記第１方向に対して直角な第２方向に沿って延在することを特徴とする請求項１乃至１０のいずれかに記載の電力用半導体装置。
【請求項１２】
前記第２主電極、前記ゲート電極、及び前記追加電極の夫々は、前記第２方向に沿って互いに並行に延在する複数の部分を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１３】
前記ゲート電極及び前記追加電極の部分は交互に配置され、前記ゲート電極及び前記追加電極の部分間の夫々に前記第２主電極の部分が配置されることを特徴とする請求項１２に記載の電力用半導体装置。
【請求項１４】
前記第３半導体層は、前記第１及び第２方向の両者に沿って間隔をおいて配列されることを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１５】
前記ゲート電極は前記第２方向に沿って延在する互いに平行な複数の第１部分を具備すると共に、前記追加電極は前記第１方向に沿って延在する互いに平行な複数の第２部分を具備し、前記第１及び前記第２部分は格子を形成し、前記格子の開口内に前記第２主電極の部分が配置されることを特徴とする請求項１４に記載の電力用半導体装置。
【請求項１６】
前記第１方向における前記第１部分の配列周期と前記第２方向における前記第２部分の配列周期とは互いに異なることを特徴とする請求項１５に記載の電力用半導体装置。
【請求項１７】
前記第２方向における前記第２部分の夫々の幅は前記第１方向における前記第１部分の夫々の幅よりも大きいことを特徴とする請求項１６に記載の電力用半導体装置。
【請求項１８】
前記第１半導体層の第１導電型不純物の濃度は前記第２半導体層の第２導電型不純物の濃度よりも低いことを特徴とする請求項１７に記載の電力用半導体装置。
【請求項１９】
前記第２半導体層は、前記深さ方向に対して直角な第１方向と前記第１方向に対して直角な第２方向との両者に沿って間隔をおいて配列されることを特徴とする請求項１乃至１１のいずれかに記載の電力用半導体装置。
【請求項２０】
前記第２主電極、前記ゲート電極、及び前記追加電極の夫々は、前記第２方向に沿って互いに並行に延在する複数の導電層部分を具備することを特徴とする請求項１９に記載の電力用半導体装置。
【請求項２１】
互いに逆側の第１及び第２主面を有する第１導電型の第１半導体層と、
前記第１主面側から深さ方向に延在し且つ前記深さ方向に対して直角な第１方向に沿って互いに間隔をおき且つ前記第１方向に対して直角な第２方向に沿って延在するように前記第１半導体層内に配設された複数の第２導電型の第２半導体層と、
前記第１主面側で前記第２半導体層と夫々接し且つ前記第１及び第２方向の両者に沿って互いに間隔をおくように配設された複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に夫々形成された複数の第１導電型の第４半導体層と、
前記第２主面側に配設され且つ前記第１半導体層に電気的に接続された第１主電極と、
前記第１方向に沿って互いに間隔をおいて配設され且つ前記第４半導体層と前記第１半導体層との間に位置する前記第３半導体層の部分であるチャネル領域に絶縁膜を介して対向する第１電極部分と、前記第２方向に沿って互いに間隔をおいて配設され且つ前記第２半導体層を挟んで前記第１主電極と対向するように前記第２半導体層上に絶縁膜を介して配設された第２電極部分と、を具備し、前記第１及び第２電極部分が前記第１主面側で格子を形成する制御電極と、
前記格子の開口内に位置するように前記第１主面側に配設され且つ前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
を具備することを特徴とする電力用半導体装置。
【請求項２２】
前記第１方向における前記第１電極部分の配列周期と前記第２方向における前記第２電極部分の配列周期とは互いに異なることを特徴とする請求項２１に記載の電力用半導体装置。
【請求項２３】
前記第２方向における前記第２電極部分の夫々の幅は前記第１方向における前記第１電極部分の夫々の幅よりも大きいことを特徴とする請求項２１に記載の電力用半導体装置。
【請求項２４】
前記第１半導体層の第１導電型不純物の濃度は前記第２半導体層の第２導電型不純物の濃度よりも低いことを特徴とする請求項２３に記載の電力用半導体装置。
【請求項２５】
前記第１電極部分及び前記第２電極部分は、前記第１乃至第４半導体層を含む半導体基板の表面上に配設されたプレナーゲート構造を有することを特徴とする請求項２１乃至２４のいずれかに記載の電力用半導体装置。
【請求項２６】
前記第１電極部分及び前記第２電極部分は、前記第１乃至第４半導体層を含む半導体基板内に形成されたトレンチ内に配設されたトレンチゲート構造を有することを特徴とする請求項２１乃至２４のいずれかに記載の電力用半導体装置。
【請求項２７】
前記第１電極部分及び前記第２電極部分の一方は、前記第１乃至第４半導体層を含む半導体基板の表面上に配設されたプレナーゲート構造を有し、他方は、前記基板内に形成されたトレンチ内に配設されたトレンチゲート構造を有することを特徴とする請求項２１乃至２４のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力の制御に用いられる電力用半導体装置（Power semiconductor device）に関し、特に縦型の電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、装置耐圧とオン抵抗との間には、トレードオフの関係が存在する。このトレードオフを改善することが低消費電力の装置を実現する上で重要となる。このトレードオフには、装置の材料により決まる限界が有り、この限界を越えることが既存の装置を越える低オン抵抗のパワーＭＯＳＦＥＴの実現への道である。
【０００３】
上述のような問題を解決する縦型パワーＭＯＳＦＥＴの一例として、ドリフト層に対応して、スーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを埋め込んだ構造が知られている。例えば、下記の特許文献１乃至３はこのような構造のパワーＭＯＳＦＥＴを開示している。図１５は、従来のスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの基本的な断面構造を示す断面図である。
【０００４】
図１５に示すように、このＭＯＳＦＥＴにおいて、ｎ型ピラー層１０１の一方の表面には、低抵抗（高不純物濃度）のｎ型ドレイン層１０３が形成される。ｎ型ドレイン層１０３上には、ドレイン電極１０４が配設される。ｎ型ピラー層１０１の他方の表面には、複数のｐ型ベース層１０５が形成される。各ｐ型ベース層１０５表面には、低抵抗（高不純物濃度）のｎ型ソース層１０６が形成される。
【０００５】
ｐ型ベース層１０５及びｎ型ソース層１０６からｎ型ピラー層１０１を介して他方のｐ型ベース層１０５及びｎ型ソース層１０６に至る領域上には、ゲート絶縁膜１０８を介してゲート電極１０９が配設される。ゲート電極１０９を挟むように、一方のｐ型ベース層１０５及びｎ型ソース層１０６上には、夫々ソース電極１０７が配設される。ｐ型ベース層１０５とドレイン電極１０４との間で、ｎ型ピラー層１０１中にはｐ型ベース層１０５に接続されたｐ型ピラー層１０２が配設される。ｐ型ピラー層１０２とｎ型ピラー層１０１とは、横方向に交互に繰り返し配置される。これらのピラー層の間隔（セル幅）を狭くすることにより、耐圧を維持しながらｎ型ピラー層１０１の不純物濃度を増やすことが可能となり、オン抵抗を下げることができる。
【特許文献１】米国特許第5,2１6,275号明細書
【特許文献２】米国特許第5,438,2１5号明細書
【特許文献３】米国特許第6,08１,009号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、大電力の制御に用いられる電力用半導体装置において、高速なスイッチングと低いノイズレベルとを両立させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の視点は、電力用半導体装置であって、
互いに逆側の第１及び第２主面を有する第１導電型の第１半導体層と、
前記第１主面側から深さ方向に延在し且つ互いに間隔をおくように前記第１半導体層内に配設された複数の第２導電型の第２半導体層と、
前記第１主面側で前記第２半導体層と夫々接するように配設された複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に夫々形成された複数の第１導電型の第４半導体層と、
前記第２主面側に配設され且つ前記第１半導体層に電気的に接続された第１主電極と、
前記第４半導体層と前記第１半導体層との間に位置する前記第３半導体層の部分であるチャネル領域に第１絶縁膜を介して対向するゲート電極と、
前記第２半導体層を挟んで前記第１主電極と対向するように前記第２半導体層上に第２絶縁膜を介して配設され且つ前記ゲート電極に電気的に接続された追加電極と、
前記第１主面側に配設され且つ前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
を具備することを特徴とする。
【０００８】
本発明の第２の視点は、電力用半導体装置であって、
互いに逆側の第１及び第２主面を有する第１導電型の第１半導体層と、
前記第１主面側から深さ方向に延在し且つ前記深さ方向に対して直角な第１方向に沿って互いに間隔をおき且つ前記第１方向に対して直角な第２方向に沿って延在するように前記第１半導体層内に配設された複数の第２導電型の第２半導体層と、
前記第１主面側で前記第２半導体層と夫々接し且つ前記第１及び第２方向の両者に沿って互いに間隔をおくように配設された複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に夫々形成された複数の第１導電型の第４半導体層と、
前記第２主面側に配設され且つ前記第１半導体層に電気的に接続された第１主電極と、
前記第１方向に沿って互いに間隔をおいて配設され且つ前記第４半導体層と前記第１半導体層との間に位置する前記第３半導体層の部分であるチャネル領域に絶縁膜を介して対向する第１電極部分と、前記第２方向に沿って互いに間隔をおいて配設され且つ前記第２半導体層を挟んで前記第１主電極と対向するように前記第２半導体層上に絶縁膜を介して配設された第２電極部分と、を具備し、前記第１及び第２電極部分が前記第１主面側で格子を形成する制御電極と、
前記格子の開口内に位置するように前記第１主面側に配設され且つ前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
を具備することを特徴とする。
【０００９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１０】
本発明によれば、大電力の制御に用いられる電力用半導体装置において、高速なスイッチングと低いノイズレベルとを両立させることができる。
【発明を実施するための最良の形態】
【００１１】
本発明者等は、本発明の開発の過程において、図１５図示の従来の縦型パワーＭＯＳＦＥＴ等について研究を行った。その結果、以下に述べるような知見を得た。
【００１２】
図１５図示のスーパージャンクション構造を有するパワーＭＯＳＦＥＴは、スーパージャンクション構造を有していないパワーＭＯＳＦＥＴに比べて、高速なスイッチング特性を有する。その理由の一つは、スーパージャンクション構造が低い電圧で完全空乏化することで、ドレイン・ソース間容量が急激に減少することである。ドレイン電圧の時間変化量（ｄＶ／ｄｔ）は、出力容量であるドレイン・ソース間容量及びゲート・ドレイン間容量に反比例する。このため、ドレイン・ソース間容量の激減によって、ｄＶ／ｄｔが大きくなる。
【００１３】
スイッチング時間が短くなり、スイッチング損失が小さくなることは、装置の低損失化という意味では望ましい。しかし、大きなｄＶ／ｄｔは、スイッチングノイズ（高周波ノイズ）の原因にもなる。このノイズを低減させる対策として、ゲート抵抗を大きくすることでｄＶ／ｄｔを小さくすることができる。しかし、この場合、スイッチング時間は長くなり、スイッチング損失は増加する。このようにスイッチング損失とスイッチングノイズとの間にも、別のトレードオフの関係が存在する。なお、この問題点については、以下の実施の形態に関する記述において、より詳細に説明する。
【００１４】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の全ての実施の形態において、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００１６】
図１に示すように、このＭＯＳＦＥＴは、半導体基板Ｓｕｂ内に配設された高抵抗（低不純物濃度）のｎ型ドリフト層（第１導電型の第１半導体層）１を有する。ｎ型ドリフト層１内には、第１主面（図１中の上側の面）側から深さ方向に延在する複数のｐ型ピラー層（第２導電型の第２半導体層）２が配設される。複数のｐ型ピラー層２は、深さ方向に対して直角な第１方向Ｄ１に沿って互いに間隔をおき且つ第１方向Ｄ１に対して直角な第２方向Ｄ２に沿って延在するように配設される。ｐ型ピラー層２とこれらに並んで位置するｎ型ドリフト層１のピラー部分１ａとで、高速なスイッチング特性を得るためのスーパージャンクション構造が形成される。
【００１７】
第１主面とは逆側の第２主面（図１中の下側の面）側でｎ型ドリフト層１上には、低抵抗（高不純物濃度）のｎ型ドレイン層（第１導電型の第５半導体層）３が配設される。ｐ型ピラー層２の深さは、同層２がｎ型ドレイン層３に接しないようなものとなっている。ｎ型ドレイン層３は、高抵抗（低不純物濃度）のｎ型半導体（例えばＳｉ）基板を使用し、その片面にｎ型不純物を拡散させることにより形成することができる。この場合、基板自体がｎ型ドリフト層１として使用され、拡散層がｎ型ドレイン層３として使用される。これに代えて、同様な構造は、低抵抗（高不純物濃度）のｎ型半導体（例えばＳｉ）基板を使用し、その上に高抵抗（低不純物濃度）のｎ型半導体層を結晶成長させることにより、得ることができる。この場合、基板自体がｎ型ドレイン層３として使用され、結晶成長層がｎ型ドリフト層１として使用される。
【００１８】
第１主面側でｐ型ピラー層２の両側（ｎ型ドリフト層１とｐ型ピラー層２との境界部分）と夫々重なって接するように複数のｐ型ベース層（第２導電型の第３半導体層）５が配設される。ｐ型ベース層５の表面の夫々に対応して、複数の低抵抗（高不純物濃度）のｎ型ソース層（第１導電型の第４半導体層）６が配設される。ｐ型ベース層５及びｎ型ソース層６は夫々不純物拡散により形成される。なお、ｐ型ベース層５及びｎ型ソース層６も、ｐ型ピラー層２と同様、第２方向Ｄ２に沿って延在し、平面図においてストライプ模様を形成する。
【００１９】
第２主面側でｎ型ドレイン層３と電気的にコンタクトするようにこの上にドレイン電極（第１主電極）４が配設される。ドレイン電極４はｎ型ドレイン層３を介してｎ型ドリフト層１に電気的に接続される。第１主面側でｐ型ベース層５及びｎ型ソース層６と電気的にコンタクトするようにこれ等の上にストライプ状のソース電極（第２主電極）７が配設される。
【００２０】
第１主面側でｎ型ドリフト層１のピラー部分１ａ上にはゲート絶縁膜８を介してストライプ状のゲート電極９が配設される（即ち、プレナーゲート構造）。ゲート電極９は、ｎ型ドリフト層１のピラー部分１ａの両側のｎ型ソース層６を橋渡しする幅を有する。従って、ゲート電極９は、ｎ型ソース層６とｎ型ドリフト層１との間に位置するｐ型ベース層５の部分５ａに、ゲート絶縁膜８を介して対向する。ｐ型ベース層５の部分５ａが、このパワーＭＯＳＦＥＴのチャネル領域（チャネル長方向は第１方向Ｄ１と同じである）として機能する。
【００２１】
第１主面側でｐ型ピラー層２上には絶縁膜１１を介してストライプ状の追加電極１２が配設される（即ち、プレナーゲート構造）。追加電極１２はｐ型ピラー層２の両側のｐ型ベース層５を橋渡しする幅を有する。追加電極１２とゲート電極９とは互いに一体的に形成された導電層の部分からなり、互いに電気的に接続される。これにより、追加電極１２とゲート電極９とは、一体的な制御電極ＥＬＣ１を構成する。
【００２２】
ゲート絶縁膜８と絶縁膜１１とは互いに一体的に形成された絶縁膜の部分からなる。ゲート絶縁膜８及び絶縁膜１１は、例えば厚さ約０．１μｍのＳｉ酸化膜からなる。なお、ソース電極７とゲート電極９との間、及びソース電極７と追加電極１２との間には、層間絶縁膜１３が配設され、これらが互いに電気的に絶縁される。
【００２３】
本実施の形態に係るパワーＭＯＳＦＥＴの場合、ｐ型ピラー層２の上に絶縁膜１１を介して追加電極１２が配設される。追加電極１２はｐ型ピラー層２を挟んでドレイン電極４と対向し、これがスイッチング時にゲート・ドレイン間容量を一時的に増加させるための寄生のキャパシタを形成する。これに対して、図１５図示の従来のスーパージャンクション構造を有するパワーＭＯＳＦＥＴの場合、ｐ型ピラー層１０５の上方には、ソース電極１０７が配設される一方、ゲート電極１０９或いはこれに電気的に接続された電極が配設されていない。このような構造上の相違により、図１図示のＭＯＳＦＥＴと図１５図示のＭＯＳＦＥＴとの間には、以下に述べるような動作上の相違が生じる。
【００２４】
図２は、図１及び図１５図示のＭＯＳＦＥＴにおける、ターンオフ時の容量（Ｃｏｆｆ）−ドレイン電圧（Ｖｏｆｆ）特性を示すグラフである。図２において、Ｃｄｓはドレイン・ソース間容量を、Ｃｇｄはゲート・ドレイン間容量を示す。また、図２において、実線Ｌ２１は図１図示のＭＯＳＦＥＴの特性を示し、破線Ｌ２２は図１５図示のＭＯＳＦＥＴの特性を示す。
【００２５】
前述のように、スイッチング時のドレイン電圧変化（ｄＶ／ｄｔ）は、出力容量であるドレイン・ソース間容量Ｃｄｓ及びゲート・ドレイン間容量Ｃｇｄに反比例する。スーパージャンクション構造は、低いドレイン電圧で完全に空乏化するため、ドレイン・ソース間容量Ｃｄｓは、完全空乏化により急激に減少する。即ち、ドレイン・ソース間容量Ｃｄｓが急激に減少することにより、ｄＶ／ｄｔは急増する。
【００２６】
図３は、図１５図示のＭＯＳＦＥＴにおける、ターンオフ時のドレイン電圧（Ｖｏｆｆ）の波形を示すグラフである。図３において、線Ｌ３１は通常使用される程度にゲート抵抗が小さい場合の特性を示し、線Ｌ３２はゲート抵抗が大きくなるように設定された場合の特性を示す。
【００２７】
線Ｌ３１に示すように、図１５図示のＭＯＳＦＥＴにおいては、ドレイン電圧変化（ｄＶ／ｄｔ）が大きいため、ｄＶ／ｄｔがオーバシュート現象を起こし、これがスイッチング後のノイズの原因となる。このノイズを抑えるため、線Ｌ３２に示すように、ゲート抵抗を大きくすることで、ｄＶ／ｄｔを小さくすることができる。しかし、この場合、スイッチング時間が長くなり、スイッチング損失が増加してしまう。
【００２８】
もし、ドレイン・ソース間容量Ｃｄｓの急激な変化に伴うｄＶ／ｄｔの急増を抑えつつ、短時間でスイッチングを行うことができれば、高速で低ノイズなスイッチングが実現することが可能となる。図１図示のＭＯＳＦＥＴにおいては、ドレイン・ソース間容量Ｃｄｓが激減する時にゲート・ドレイン間容量Ｃｇｄが増加させることにより、そのような高速で低ノイズスイッチングが実現可能となる。以下にこの点について更に詳述する。
【００２９】
再び図２に戻り、図１５図示のＭＯＳＦＥＴの場合、破線Ｌ２２に示すように、ドレイン・ソース間容量Ｃｄｓの変化に関係なく、ゲート・ドレイン間容量Ｃｇｄは電圧に応じて減少する。一方、図１図示のＭＯＳＦＥＴの場合、実線Ｌ２１に示すように、ドレイン・ソース間容量Ｃｄｓが激減する時にゲート・ドレイン間容量Ｃｇｄが一旦増加する。このゲート・ドレイン間容量Ｃｇｄの増加は、追加電極１２がｐ型ピラー層２を挟んでドレイン電極４と対向し、これがスイッチング時に動作する寄生のキャパシタを形成することによる。
【００３０】
即ち、ドレイン・ソース間容量Ｃｄｓが激減する時、つまり、スーパージャンクション構造が完全に空乏化する時、ｐ型ピラー層２が空乏化される。このため、追加電極１２とドレイン電極４との間に形成される寄生のキャパシタの容量が増加する。追加電極１２はゲート電極９に電気的に接続された電極であるため、寄生のキャパシタの容量が増加することにより、ゲート・ドレイン間容量Ｃｇｄも増加する。
【００３１】
ドレイン電圧のｄＶ／ｄｔは、ドレイン・ソース間容量Ｃｄｓとゲート・ドレイン間容量Ｃｇｄの両方で決まる。従って、スイッチング時にゲート・ドレイン間容量Ｃｇｄが増加することにより、ｄＶ／ｄｔの増加が抑制される。また、ゲート・ドレイン間容量Ｃｇｄの増加は、ドレイン・ソース間容量Ｃｄｓの激減する時（スーパージャンクション構造が完全に空乏化する時）にのみ同期的且つ一時的に生じる。このため、このゲート・ドレイン間容量Ｃｇｄの増加は、ｄＶ／ｄｔの増加を一時的に抑制するだけで、スイッチング全体を遅くすることがない。
【００３２】
図４は、図１及び図１５図示のＭＯＳＦＥＴにおける、ターンオフ時のドレイン電圧（Ｖｏｆｆ）の波形を比較して示すグラフである。図４において、実線Ｌ４１は図１図示のＭＯＳＦＥＴの特性を示し、破線Ｌ４２は図１５図示のＭＯＳＦＥＴの特性を示す。
【００３３】
上述のように、図１５図示のＭＯＳＦＥＴの場合、破線Ｌ４２に示すように、ｄＶ／ｄｔが大きいため、ｄＶ／ｄｔがオーバシュート現象を起こし、これがスイッチング後のノイズの原因となる。これに対して、図１図示のＭＯＳＦＥＴの場合、実線Ｌ４１に示すように、時間軸方向において局部的にｄＶ／ｄｔの増加にブレーキが掛るため、スイッチング後のノイズが発生し難くなる。即ち、図１図示のＭＯＳＦＥＴの場合、スイッチング動作に一時的にブレーキをかけることにより、スイッチング損失の増加を抑えながら、低ノイズ化を実現することが可能となる。
【００３４】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００３５】
図５に示すように、このＭＯＳＦＥＴは、図１図示のＭＯＳＦＥＴと概ね同態様で半導体基板Ｓｕｂ内に配設された高抵抗（低不純物濃度）のｎ型ドリフト層１、複数のｐ型ピラー層２、低抵抗（高不純物濃度）のｎ型ドレイン層３、及びドレイン電極４を有する。即ち、ｐ型ピラー層２は、ｎ型ドレイン層３に到達しない深さを有するようにｎ型ドリフト層１内に配設される。また、ｐ型ピラー層２は、深さ方向に対して直角な第１方向Ｄ１に沿って互いに間隔をおき且つ第１方向Ｄ１に対して直角な第２方向Ｄ２に沿って延在するように配設される。ｐ型ピラー層２とこれらに並んで位置するｎ型ドリフト層１のピラー部分１ａとで、高速なスイッチング特性を得るためのスーパージャンクション構造が形成される。
【００３６】
一方、第１主面側（図５中の上側の面）で各ｐ型ピラー層２の表面には、互いに間隔をおくように複数のｐ型ベース層（第２導電型の第３半導体層）２５が配設される。即ち、このＭＯＳＦＥＴ全体では、複数のｐ型ベース層２５が、第１及び第２方向Ｄ１、Ｄ２の両者に沿って互いに間隔をおくように配設される。各ｐ型ベース層２５の表面には、矩形リング状に低抵抗（高不純物濃度）のｎ型ソース層（第１導電型の第４半導体層）２６が配設される。ｐ型ベース層２５及びｎ型ソース層２６は夫々不純物拡散により形成される。
【００３７】
第１主面側で半導体基板Ｓｕｂ上には、平面図において格子形状を有する制御電極（導電層）ＥＬＣ２が絶縁膜２８を介して配設される（即ち、プレナーゲート構造）。また、制御電極ＥＬＣ２の格子の各開口内で、ｐ型ベース層２５及びｎ型ソース層２６と電気的にコンタクトするようにこれ等の上に矩形のソース電極（第２主電極）２７が配設される。
【００３８】
制御電極ＥＬＣ２の格子は、複数のゲート電極部（第１電極部分或いは導電層部分）２９と複数の追加電極部（第２電極部分或いは導電層部分）３２とが互いに直交するように配置されることにより形成される。ここで、ゲート電極部２９は第１方向Ｄ１に沿って互いに間隔をおき且つ第２方向Ｄ２に沿って延在するように配設される。また、追加電極部３２は第２方向Ｄ２に沿って互いに間隔をおき且つ第１方向Ｄ１に沿って延在するように配設される。
【００３９】
ゲート電極部２９は、ｎ型ドリフト層１のピラー部分１ａに沿って延在し且つピラー部分１ａの両側のｎ型ソース層２６を橋渡しする幅を有する。従って、ゲート電極部２９は、ｎ型ソース層２６とｎ型ドリフト層１との間に位置するｐ型ベース層２５の部分２５ａに、絶縁膜２８を介して対向する。ｐ型ベース層２５の部分２５ａが、このパワーＭＯＳＦＥＴのチャネル領域（チャネル長方向は第１方向Ｄ１と同じである）として機能する。
【００４０】
一方、追加電極部３２は、ｐ型ベース層２５に覆われていないｐ型ピラー層２の部分に沿って延在し且つｐ型ピラー層２の両側のｐ型ベース層２５を橋渡しする幅を有する。追加電極部３２はｐ型ピラー層２を挟んでドレイン電極４と対向し、これがスイッチング時にゲート・ドレイン間容量を一時的に増加させるための寄生のキャパシタを形成する。
【００４１】
図５図示の第２の実施の形態に係るＭＯＳＦＥＴにおいても、ドレイン・ソース間容量Ｃｄｓの激減する時（スーパージャンクション構造が完全に空乏化する時）にのみ、ゲート・ドレイン間容量Ｃｇｄが同期的且つ一時的に増加する（図２参照）。このため、図５図示のＭＯＳＦＥＴの場合も、スイッチング動作に一時的にブレーキをかけることにより、スイッチング損失の増加を抑えながら、低ノイズ化を実現することが可能となる。
【００４２】
また、図５図示のＭＯＳＦＥＴの場合、図１図示のＭＯＳＦＥＴとは異なり、ゲート電極部２９及び追加電極部３２で構成される制御電極ＥＬＣ２が格子形状を有する。このため、制御電極ＥＬＣ２の抵抗を小さくすることが可能となり、高速なスイッチングを期待することができる。
【００４３】
なお、ｎ型ソース層６は矩形リング状ではなく、第２方向Ｄ２に沿った線状部分のみとすることができる。これにより、寄生バイポーラトランジスタが動作し難くなるため、オン抵抗を変化させずに、アバランシェ耐量を大きくすることが可能となる。
【００４４】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す部分切欠平面図である。
【００４５】
このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと基本的に同じ半導体層構造を有し、従ってまた、図６に示すように、ゲート電極部２９及び追加電極部３２で構成される制御電極ＥＬＣ２は格子形状を有する。しかし、追加電極部３２の配列周期Ｌｃｅ２（第２方向の周期）は、ゲート電極部２９の配列周期Ｌｃｅ１（第１方向の周期）とは異なるように設定される。
【００４６】
ドレイン電圧変化（ｄＶ／ｄｔ）の増加にブレーキを掛けるためのゲート・ドレイン間容量Ｃｇｄの増加分は、追加電極部３２の総面積によって実質的に決定される。従って、ゲート電極部２９の配列周期Ｌｃｅ１に対して独立的に追加電極部３２の配列周期Ｌｃｅ２を調整することで、低ノイズ化の効果を制御することが可能となる。例えば、追加電極部３２の配列周期Ｌｃｅ２が小さくなるほど、ゲート・ドレイン間容量Ｃｇｄの増加が大きくなり、低ノイズ化の効果が高まることとなる。
【００４７】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００４８】
このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと基本的に同じ半導体層構造を有し、従ってまた、図７に示すように、ゲート電極部２９及び追加電極部３２で構成される制御電極ＥＬＣ２は格子形状を有する。しかし、追加電極部３２の幅Ｌｇ２（第２方向の長さ）は、ゲート電極部２９の幅Ｌｇ１（第１方向の長さ）よりも大きく（Ｌｇ１＜Ｌｇ２）なるように設定される。なお、図示は省略するが、ソース電極（第２主電極）は、図５に示す態様と同態様で配設される。
【００４９】
上述のように、ゲート・ドレイン間容量Ｃｇｄの増加分は、追加電極部３２の総面積によって実質的に決定される。従って、ゲート電極部２９の幅Ｌｇ１に対して独立的に追加電極部３２の幅Ｌｇ２を調整することで、低ノイズ化の効果を制御することが可能となる。例えば、追加電極部３２の幅Ｌｇ２が大きくなるほど、ゲート・ドレイン間容量Ｃｇｄの増加が大きくなり、低ノイズ化の効果が高まることとなる。
【００５０】
追加電極部３２の幅Ｌｇ２を大きくする場合、これに伴って、ｐ型ベース層２５の間隔を広くし過ぎると、耐圧が大きく減少してしまう。この問題に対する対策として、スーパージャンクション構造を形成するｐ型ピラー層２の不純物濃度をｎ型ドリフト層１の不純物濃度よりも大きくすることができる。
【００５１】
図８は、図７図示のＭＯＳＦＥＴにおける、ｐ型ピラー層２のｐ型不純物濃度Ｎｐ及びｎ型ドリフト層１のｎ型不純物濃度Ｎｎと、ｐ型ピラー層２の深さ方向（Ｄｅｐｔｈ）における電界（ＥＦ）との関係を示す図である。図８において、実線Ｌ８１は濃度Ｎｐを濃度Ｎｎよりも大きくした場合の状態を示し、破線Ｌ８２は濃度Ｎｐを濃度Ｎｎと等しくした場合の状態を示す。破線Ｌ８２に示すように、Ｎｎ＝Ｎｐの場合、ｐ型ベース層５側で電界が急激に強くなる。これに対して、実線Ｌ８１に示すように、Ｎｎ＜Ｎｐの場合、ｐ型ベース層５側でなくｎ型ドレイン層３側の電界が強くなる。これにより、ｐ型ベース層５側の電界が抑制されるため、耐圧の低下を防止することができる。
【００５２】
（第５の実施の形態）
図９は、本発明の第５の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００５３】
図９に示すように、このＭＯＳＦＥＴは、図７図示のＭＯＳＦＥＴと同様な構造を有するが、ｎ型ドリフト層１の表面に低抵抗（高不純物濃度）のｎ型拡散層１８が追加配設されている点で相違する。なお、図示は省略するが、ソース電極（第２主電極）は、図５に示す態様と同態様で配設される。追加電極部３２の幅をゲート電極部２９の幅よりも大きくすると、ゲート・ドレイン間容量Ｃｇｄの増加が大きくなるという利点が得られる一方、ゲート電極部２９の幅の減少によりチャネル抵抗が増加してオン抵抗が増加するという問題が発生する。この問題に対する対策として、ｎ型ドリフト層１の表面に高不純物濃度のｎ型拡散層１８を追加配設することで、オン抵抗を小さくすることができる。
【００５４】
（第６の実施の形態）
図１０は、本発明の第６の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００５５】
図１０に示すように、このＭＯＳＦＥＴは、図１図示のＭＯＳＦＥＴと概ね同態様で半導体基板Ｓｕｂ内に配設された高抵抗（低不純物濃度）のｎ型ドリフト層１、低抵抗（高不純物濃度）のｎ型ドレイン層３、及びドレイン電極４を有する。ｎ型ドリフト層１内には、第１主面（図１０中の上側の面）側から深さ方向に延在する複数のｐ型ピラー層（第２導電型の第２半導体層）４２が配設される。複数のｐ型ピラー層４２は矩形ブロック状をなし、深さ方向に対して直角な第１方向Ｄ１と第１方向Ｄ１に対して直角な第２方向Ｄ２との両者に沿って間隔をおいて配列される。ｐ型ピラー層４２とこれらに並んで位置するｎ型ドリフト層１のピラー部分４１ａとで、高速なスイッチング特性を得るためのスーパージャンクション構造が形成される。
【００５６】
第１主面側で各ｐ型ピラー層４２の表面の第１方向Ｄ１の片側には、ｎ型ドリフト層１のピラー部分４１ａ上に張出すように、ｐ型ベース層（第２導電型の第３半導体層）４５が配設される。即ち、このＭＯＳＦＥＴ全体では、複数のｐ型ベース層４５も、第１及び第２方向Ｄ１、Ｄ２の両者に沿って互いに間隔をおくように配設される。ｎ型ドリフト層１のピラー部分４１ａ上に張出す各ｐ型ベース層４５の表面には、低抵抗（高不純物濃度）のｎ型ソース層（第１導電型の第４半導体層）４６が配設される。ｐ型ベース層４５及びｎ型ソース層４６は夫々不純物拡散により形成される。
【００５７】
第１主面側で半導体基板Ｓｕｂ上には、複数のソース電極（第２主電極）４７が配設されると共に、絶縁膜４８を介して複数の制御電極ＥＬＣ３が配設される（即ち、プレナーゲート構造）。ソース電極４７と制御電極ＥＬＣ３は共に第２方向Ｄ２に沿って延在するストライプ状をなし、第１方向Ｄ１において互いに交互に配設される。ソース電極４７は、ｐ型ベース層４５及びｎ型ソース層４６と電気的にコンタクトするようにこれ等の上に配置される。
【００５８】
制御電極ＥＬＣ３は、第１方向Ｄ１において、ｎ型ソース層４６から隣のｐ型ピラー層４２を橋渡しする幅を有する。制御電極ＥＬＣ３の内、ｎ型ソース層４６とｎ型ドリフト層１との間に位置するｐ型ベース層４５の部分４５ａに、絶縁膜４８を介して対向する部分４９は、ゲート電極部として機能する。即ち、ｐ型ベース層４５の部分４５ａが、このパワーＭＯＳＦＥＴのチャネル領域（チャネル長方向は第１方向Ｄ１と同じである）として機能する。また、制御電極ＥＬＣ３の内、ｐ型ピラー層４２上に絶縁膜４８を介して配置された部分５２は、ゲート・ドレイン間容量を一時的に増加させるための追加電極部として機能する。
【００５９】
図１０図示の第６の実施の形態に係るＭＯＳＦＥＴにおいても、ドレイン・ソース間容量Ｃｄｓの激減する時（スーパージャンクション構造が完全に空乏化する時）にのみ、ゲート・ドレイン間容量Ｃｇｄが同期的且つ一時的に増加する（図２参照）。このため、図１０図示のＭＯＳＦＥＴの場合も、スイッチング動作に一時的にブレーキをかけることにより、スイッチング損失の増加を抑えながら、低ノイズ化を実現することが可能となる。
【００６０】
また、図１０図示のＭＯＳＦＥＴの場合、ｐ型ピラー層４２が第１及び第２方向Ｄ１、Ｄとの両者に沿って間隔をおいて配列される。このため、図１や図５図示のＭＯＳＦＥＴに比べて、ｎ型ドリフト層１の断面積が大きくなり、オン抵抗を低減することができる。また、ゲート電極部（第１電極部分或いは導電層部分）と追加電極部（第２電極部分或いは導電層部分）とは一体的に形成された制御電極（導電層）ＥＬＣ３からなる。このため、制御電極ＥＬＣ３の抵抗を小さくすることが可能となり、高速なスイッチングを期待することができる。
【００６１】
（第７の実施の形態）
図１１は、本発明の第７の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００６２】
図１１に示すように、このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと同様な構造を有するが、ｐ型ピラー層２とｎ型ドリフト層１のピラー部分１ａとの間に絶縁層３５が配設されている点で相違する。なお、ソース電極は図示を省略する。絶縁層３５はｐ型ピラー層２の形成に関連して配設される。即ち、この構造を形成する場合、まず、ｎ型ドリフト層１にトレンチを形成する（絶縁層３５に対応する部分）。次に、トレンチに対して斜め方向からｎ型ドリフト層１中にボロンをイオン注入することによってｐ型ピラー層２を形成する。次に、トレンチ内を絶縁物で埋め込み、絶縁層３５を形成する。
【００６３】
図１２は、第７の実施の形態の変更例に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００６４】
図１２に示すように、このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと同様な構造を有するが、ｐ型ピラー層２の概ね中心に絶縁層３７が配設されている点で相違する。なお、ソース電極は図示を省略する。この絶縁層３７もｐ型ピラー層２の形成に関連して配設される。即ち、この構造を形成する場合、まず、ｎ型ドリフト層１にトレンチを形成する（絶縁層３７に対応する部分）。次に、トレンチの両側でｎ型ドリフト層１中にボロンをイオン注入することによってｐ型ピラー層２を形成する。次に、トレンチ内を絶縁物で埋め込み、絶縁層３７を形成する。
【００６５】
なお、ｎ型ドリフト層１中にボロンをイオン注入してｐ型ピラー層２を形成する代わりに、トレンチを介してｐ型半導体層中にリン若しくはヒ素をイオン注入してｎ型ドリフト層１を形成することにより、図１１図示の構造を形成することも可能である。また、トレンチを介してｐ型ピラー層２及びｎ型ドリフト層１の両方をイオン注入することにより、図１１図示の構造を形成することも可能である。
【００６６】
（第８の実施の形態）
図１３は、本発明の第８の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００６７】
図１３に示すように、このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと基本的に同じ半導体層構造を有するが、制御電極ＥＬＣ４がトレンチゲート構造を有する点で相違する。即ち、第１主面側で半導体基板Ｓｕｂ内には、平面図において格子形状を有するトレンチ６１が、ｎ型ドリフト層１のピラー部分１ａ及びｐ型ピラー層２に至る深さに形成される。トレンチ６１内には、制御電極（導電層）ＥＬＣ４が絶縁膜６８を介して配設される（即ち、トレンチゲート構造）。また、図示は省略するが、制御電極ＥＬＣ４の格子の各開口内で、ｐ型ベース層２５及びｎ型ソース層２６と電気的にコンタクトするようにこれ等の上に矩形のソース電極（第２主電極）が、図５に示す態様と同態様で配設される。
【００６８】
制御電極ＥＬＣ４の格子は、複数のゲート電極部（第１電極部分或いは導電層部分）６９と複数の追加電極部（第２電極部分或いは導電層部分）７２とが互いに直交するように配置されることにより形成される。ここで、ゲート電極部６９は第１方向Ｄ１に沿って互いに間隔をおき且つ第２方向Ｄ２に沿って延在するように配設される。また、追加電極部７２は第２方向Ｄ２に沿って互いに間隔をおき且つ第１方向Ｄ１に沿って延在するように配設される。
【００６９】
ゲート電極部６９は、ｎ型ドリフト層１のピラー部分１ａに沿って延在し且つｎ型ソース層２６からｎ型ドリフト層１に至る深さを有する。従って、ゲート電極部６９は、ｎ型ソース層２６とｎ型ドリフト層１との間に位置するｐ型ベース層２５の部分２５ｂに、絶縁膜２８を介して対向する。ｐ型ベース層２５の部分２５ｂが、このパワーＭＯＳＦＥＴのチャネル領域（チャネル長方向は基板の深さ方向と同じである）として機能する。
【００７０】
一方、追加電極部７２は、ｐ型ベース層２５に覆われていないｐ型ピラー層２の部分に沿って延在し且つｐ型ピラー層２に至る深さを有する。追加電極部７２はｐ型ピラー層２を挟んでドレイン電極４と対向し、これがゲート・ドレイン間容量を一時的に増加させるための寄生のキャパシタを形成する。
【００７１】
図１３図示の第８の実施の形態に係るＭＯＳＦＥＴにおいても、ドレイン・ソース間容量Ｃｄｓの激減する時（スーパージャンクション構造が完全に空乏化する時）にのみ、ゲート・ドレイン間容量Ｃｇｄが同期的且つ一時的に増加する（図２参照）。このため、図１３図示のＭＯＳＦＥＴの場合も、スイッチング動作に一時的にブレーキをかけることにより、スイッチング損失の増加を抑えながら、低ノイズ化を実現することが可能となる。
【００７２】
また、図１３図示のＭＯＳＦＥＴの場合、プレナーゲート構造に比べて、ｐ型ベース層２５の間に挟まれたｎ型ドリフト層１の領域の抵抗がなくなるため、オン抵抗を低減することができる。また、追加電極部７２の下端部とドレイン電極４との距離が短くなるため、追加電極部７２の単位幅あたりの、ゲート・ドレイン間容量Ｃｇｄの増加分を大きくすることができる。
【００７３】
（第９の実施の形態）
図１４は、本発明の第９の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。
【００７４】
図１４に示すように、このＭＯＳＦＥＴは、図５図示のＭＯＳＦＥＴと基本的に同じ半導体層構造を有するが、制御電極ＥＬＣ５がプレナーゲート構造とトレンチゲート構造との組み合わせからなる点で相違する。なお、図示は省略するが、ソース電極（第２主電極）は、図５に示す態様と同態様で配設される。制御電極ＥＬＣ５は、図５図示の絶縁膜２８及びゲート電極部２９と同様のプレナーゲート構造を、チャネル領域を制御するためのゲート電極構造として有する。また、制御電極ＥＬＣ５は、図１３図示の絶縁膜６８及び追加電極部７２と同様のトレンチゲート構造を、ゲート・ドレイン間容量を一時的に増加させるための追加電極構造として有する。
【００７５】
図１４図示のＭＯＳＦＥＴの場合、追加電極部７２のほとんどがｐ型ピラー層２に覆われ、追加電極部７２の下端部はプレナーゲート構造の場合よりもドレイン電極４に近くなる。このため、ｐ型ピラー層２が完全空乏した場合、ゲート・ドレイン間容量の増加量が大きくなる。一方。スイッチング速度を決める低ドレイン電圧時のゲート・ドレイン間容量は、ゲート電極部２９側の容量で決まる。このため、ゲート電極部２９をプレナーゲート構造とし、低ドレイン電圧時のゲート・ドレイン間容量を小さくすれば、図１３図示のＭＯＳＦＥＴよりも、高速なスイッチングを期待することができる。
【００７６】
以上の第１乃至第９の実施の形態において、スーパージャンクション構造は種々の方法で形成することができる。一例として、第７の実施の形態においては、トレンチの側壁に斜め方向からのイオン注入を用いる方法を説明している。これに代え、他の方法、例えば、イオン注入と埋め込みエピタキシャル成長とを繰り返すマルチエピタキシャル法や、トレンチ内を結晶成長により埋め戻す方法などを採用することができる。
【００７７】
また、以上の実施の形態においては、スーパージャンクション構造を有する縦型のＭＯＳＦＥＴを例示している。これに代え、以上の実施の形態は、スーパージャンクション構造を有し且つＭＯＳ若しくはＭＩＳゲートを有する他の電力用半導体装置、例えば、横型のＭＯＳＦＥＴ、縦型のＩＧＢＴ、横型のＩＧＢＴなどにも同様に適用することが可能である。
【００７８】
また、以上の実施の形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明をしている。これに代え、以上の実施の形態は、第１の導電型をｐ型、第２の導電型をｎ型とした場合にも適用可能である。
【００７９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【産業上の利用可能性】
【００８０】
本発明によれば、高速なスイッチングと低いノイズレベルとを両立させた、大電力の制御に用いられる電力用半導体装置を提供することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図２】図１及び図１５図示のＭＯＳＦＥＴにおける、ターンオフ時の容量（Ｃｏｆｆ）−ドレイン電圧（Ｖｏｆｆ）特性を示すグラフ。
【図３】図１５図示のＭＯＳＦＥＴにおける、ターンオフ時のドレイン電圧（Ｖｏｆｆ）の波形を示すグラフ。
【図４】図１及び図１５図示のＭＯＳＦＥＴにおける、ターンオフ時のドレイン電圧（Ｖｏｆｆ）波形を比較して示すグラフ。
【図５】本発明の第２の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図６】本発明の第３の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す部分切欠平面図。
【図７】本発明の第４の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図８】図７図示のＭＯＳＦＥＴにおける、ｐ型ピラー層のｐ型不純物濃度Ｎｐ及びｎ型ドリフト層のｎ型不純物濃度Ｎｎと、ｐ型ピラー層の深さ方向（Ｄｅｐｔｈ）における電界（ＥＦ）との関係を示す図。
【図９】本発明の第５の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１０】本発明の第６の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１１】本発明の第７の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１２】第７の実施の形態の変更例に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１３】本発明の第８の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１４】本発明の第９の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図。
【図１５】従来のスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの基本的な断面構造を示す断面図。
【符号の説明】
【００８２】
Ｓｕｂ…半導体基板；１…ｎ型ドリフト層（第１半導体層）；２、４２…ｐ型ピラー層（第２半導体層）；３…ｎ型ドレイン層（第５半導体層）；４…ドレイン電極（第１主電極）；５、２５、４５…ｐ型ベース層（第３半導体層）；６、２６、４６…ｎ型ソース層（第４半導体層）；７、２７、４７…ソース電極（第２主電極）；８、１１、２８、４８、６８…絶縁膜；９…ゲート電極；１２…追加電極；２９、４９、６９…ゲート電極部；３２、５２、７２…追加電極部；１８…ｎ型拡散層；３５、３７…絶縁層；ＥＬＣ１、ＥＬＣ２、ＥＬＣ３、ＥＬＣ４、ＥＬＣ５…制御電極。
【図１】
2005085990.tif 000003
【図２】
2005085990.tif 000004
【図３】
2005085990.tif 000005
【図４】
2005085990.tif 000006
【図５】
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【図６】
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【図７】
2005085990.tif 000009
【図８】
2005085990.tif 000010
【図９】
2005085990.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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