(57)【要約】【課題】  外部から供給されるオーディオデータの読み込みミスを生じることがないディジタルオーディオデータ受信回路を提供する。【解決手段】  内部クロック生成回路１２はクロックパルスＣＬＫ１を生成し出力する。Ｔｒｉステートゲート２６は内部クロック生成回路１２の出力端と端子５との間に挿入され、モード信号Ｍによって能動状態／ハイインピーダンス状態が制御される。ＦＦ（フリップフロップ）１９は端子Ｔ４に入力されるオーディオデータＡＤをクロックパルスに基づいて読み込む。入力バッファ１６およびレベルシフト回路１７が、端子Ｔ４とＦＦ１９との間に挿入され、端子Ｔ４とＦＦ１９との間の遅延時間に相当する時間、端子Ｔ５に得られるクロックパルスを遅延させてＦＦ１９へ供給する。これにより、オーディオデータＡＤの遅延によるＦＦ１９の読み込みミスを防止できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
外部回路へディジタルオーディオデータの出力タイミングを指示するクロックパルスを出力し、該クロックパルスに同期して前記外部回路から出力されるディジタルオーディオデータを、読込回路において前記クロックパルスに基づいて読み込む受信回路において、
前記ディジタルオーディオデータが入力されてから前記読込回路に達するまでの遅延時間に相当する時間、前記クロックパルスを遅延させて前記読込回路へ出力する遅延手段を設けたことを特徴とするディジタルオーディオデータ受信回路。
【請求項２】
クロックパルスを出力する内部クロック生成回路と、
前記内部クロック生成回路の出力端と第１の端子との間に挿入され、内部クロックモードと外部クロックモードとを切り換えるモード信号によって能動状態／ハイインピーダンス状態が制御されるＴｒｉステートゲートと、
第２の端子に入力されるディジタルオーディオデータをクロックパルスに基づいて読み込む読込回路と、
前記第１の端子と前記読込回路との間に挿入され、前記第２の端子と前記読込回路との間の遅延時間に相当する時間前記第１の端子に得られるクロックパルスを遅延させて前記読込回路へ供給する遅延手段と、
を具備することを特徴とするディジタルオーディオデータ受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機やパソコン等に用いられる楽音生成回路に設けられるディジタルオーディオデータ受信回路に関する。
【背景技術】
【０００２】
周知のように、近年の携帯電話機には、着信メロディ生成用の楽音生成回路が設けられている。この楽音生成回路は、ＬＳＩ（大規模集積回路）によって構成されており、内部に音源回路を有し、通信回線を介してダウンロードした好みの楽音データに基づく着信メロディを生成することができる。
【０００３】
ところで、最近、図２に示すように、携帯電話機内に別のオーディオ回路１を設け、そのオーディオ回路１から出力されるディジタルオーディオデータを着信メロディ用の楽音生成回路２に入力して着信メロディ用のスピーカ３で楽音を発生させることが行われる。この場合、オーディオ回路１から出力されるディジタルオーディオデータを楽音生成回路２に取り込むモードとして次のマスターモードとスレーブモードがある。
【０００４】
(1)マスタモード
図２に示すように、楽音生成回路２の受信回路４において生成したクロックパルスＣＬＫ１をオーディオ回路１内のオーディオデータ生成回路５へ供給し、このクロックパルスＣＬＫ１に同期してオーディオデータ生成回路５から出力されるディジタルオーディオデータＡＤを受信回路４において取り込む。
(2)スレーブモード
図３に示すように、オーディオ回路１内のクロック生成回路６から出力されるクロックパルスＣＬＫ２を楽音生成回路２の受信回路４において受け、そのクロックパルスＣＬＫ２に基づいてオーディオデータ生成回路５から出力されるディジタルオーディオデータＡＤを受信回路４内に取り込む。
【０００５】
図４は上述したマスターモードおよびスレーブモードの両モードを具備する従来のディジタルオーディオデータ受信回路４の構成例を示すブロック図である。この図において、端子Ｔ１はシステムクロックＣＬＫが供給される端子であり、入力バッファ１１の入力端に接続されている。入力バッファ１１は端子Ｔ１を介して供給されるシステムクロックＣＬＫを増幅し、内部クロック生成回路１２へ出力する。内部クロック生成回路１２はＰＬＬ等によって構成され、システムクロックＣＬＫに基づいてデータ取り込み用の内部クロックＣＬＫ１を生成し、レベルシフト回路１３およびセレクタ１４へ出力する。レベルシフト回路１３はクロックパルスＣＬＫ１のレベルを変更し、出力バッファ１５を介して端子Ｔ２へ出力する。端子Ｔ２はオーディオ回路１のクロックパルス入力端子に接続される。
【０００６】
端子Ｔ３はオーディオ回路１からクロックパルスＣＬＫ２が供給される端子であり、入力バッファ１６の入力端に接続されている。入力バッファ１６は端子Ｔ３を介して供給されるクロックパルスＣＬＫ２を増幅し、レベルシフト回路１７へ出力する。レベルシフト回路１７はクロックパルスＣＬＫ２のレベルを変更しセレクタ１４へ出力する。セレクタ１４はモード信号Ｍが”０”の時、すなわち、マスタモードが設定されている時はクロックパルスＣＬＫ１を選択してフリップフロップ１９のクロック端子へ出力し、モード信号Ｍが”１”の時、すなわち、スレーブモードが設定されている時はクロックパルスＣＬＫ２を選択してフリップフロップ１９のクロック端子へ出力する。
【０００７】
端子Ｔ４はオーディオ回路１からオーディオデータＡＤが供給される端子であり、入力バッファ２０の入力端に接続されている。入力バッファ２０は端子Ｔ４を介して供給されるオーディオデータＡＤを増幅し、レベルシフト回路２１へ出力する。レベルシフト回路２１はオーディオデータＡＤのレベルを変更しフリップフロップ１９へ出力する。
上記の構成において、入出力バッファ１５、１６、２０およびレベルシフト回路２１は入出力回路２２を構成しており、内部回路とは異なる高い電圧の電源ＩＯＶDDによって駆動される。
【０００８】
このように構成された受信回路４において、マスタモードに設定された場合は、内部クロック生成回路１２において生成されたクロックパルスＣＬＫ１が端子Ｔ２から出力され、オーディオ回路１へ供給されると共に、セレクタ１４を介してフリップフロップ１９へ出力される。これにより、オーディオ回路１からクロックパルスＣＬＫ１に基づいて出力されたオーディオデータＡＤがフリップフロップ１９に順次読み込まれる。一方、スレーブモードに設定された場合は、オーディオ回路１のクロック生成回路６から出力されたクロックパルスＣＬＫ２がセレクタ１４を介してフリップフロップ１９のクロック端子へ供給され、これにより、オーディオデータＡＤがフリップフロップ１９に順次読み込まれる。そして、フリップフロップ１９に読み込まれたデータがパラレルデータに変換され、次いでアナログ信号に変換されてスピーカ３へ出力される。
【０００９】
なお、従来の技術として、特許文献１に記載されるものが知られている。
【特許文献１】特開2004-22750号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上述した受信回路４において、フリップフロップ１９にオーディオデータＡＤが正しく読み込まれるためには、図５に示すように、クロックパルスの立ち上がり（立ち上がり読み込みの場合）がオーディオデータＡＤの変化点間のほぼ中央にくることが望ましい。しかしながら、マスタモードにおいては、クロックパルスＣＬＫ１が内部クロック生成回路１２から出力された後、レベルシフト回路１３、出力バッファ１５を通してオーディオデータ生成回路５に入力され、これにより、オーディオデータ生成回路５から読み出されたオーディオデータＡＤが入力バッファ２０およびレベルシフト回路２１を通してフリップフロップ１９へ供給される。すなわち、クロックパルスＣＬＫ１がレベルシフト回路１３、出力バッファ１５によって遅延されてオーディオデータ生成回路５に到達し、また、オーディオデータＡＤが入力バッファ２０、レベルシフト回路２１によって遅延されてフリップフロップ１９に到達する。この遅延は、特に、入出力回路２２の電源電圧は低い場合に大きくなる。
【００１１】
一方、フリップフロップ１９のクロック端子へは、内部クロック生成回路１２から出力されたクロックパルスＣＬＫ１がセレクタ１４のみを通して供給される。このため、図６に示すように、クロックパルスＣＬＫ１の立ち上がりが、オーディオデータＡＤの変化点間の中央からずれてしまい、オーディオデータＡＤがフリップフロップ１９に正しく読み込まれない場合が生じる。なお、スレーブモードにおいては、クロックパルスＣＬＫ２がオーディオデータＡＤと同様に入力バッファ１６、レベルシフト回路１７によって遅延されるので、読み込みミスの虞はない。
【００１２】
本発明は上記事情を考慮してなされたもので、その目的は、マスタモードにおいてもオーディオデータの読み込みミスを生じることがないディジタルオーディオデータ受信回路を提供することにある。
【課題を解決するための手段】
【００１３】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部回路へディジタルオーディオデータの出力タイミングを指示するクロックパルスを出力し、該クロックパルスに同期して前記外部回路から出力されるディジタルオーディオデータを、読込回路において前記クロックパルスに基づいて読み込む受信回路において、前記ディジタルオーディオデータが入力されてから前記読込回路に達するまでの遅延時間に相当する時間、前記クロックパルスを遅延させて前記読込回路へ出力する遅延手段を設けたことを特徴とするディジタルオーディオデータ受信回路である。
【００１４】
請求項２に記載の発明は、クロックパルスを出力する内部クロック生成回路と、前記内部クロック生成回路の出力端と第１の端子との間に挿入され、内部クロックモードと外部クロックモードとを切り換えるモード信号によって能動状態／ハイインピーダンス状態が制御されるＴｒｉステートゲートと、第２の端子に入力されるディジタルオーディオデータをクロックパルスに基づいて読み込む読込回路と、前記第１の端子と前記読込回路との間に挿入され、前記第２の端子と前記読込回路との間の遅延時間に相当する時間前記第１の端子に得られるクロックパルスを遅延させて前記読込回路へ供給する遅延手段とを具備することを特徴とするディジタルオーディオデータ受信回路である。
【発明の効果】
【００１５】
この発明によれば、外部から供給されるオーディオデータの読み込みミスを生じることがない利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるディジタルオーディオデータ受信回路２４の構成を示すブロック図であり、この図において、図４の各部に対応する部分には同一の符号が付してある。図において、端子Ｔ１へ供給されたシステムクロックＣＬＫは入力バッファ１１を介して内部クロック生成回路１２へ供給される。内部クロック生成回路１２はシステムクロックＣＬＫに基づいてクロックパルスＣＬＫ１を生成し、レベルシフト回路２５、Ｔｒｉステートゲート２６を介して端子Ｔ５および入力バッファ１６へ出力する。モード信号Ｍはレベルシフト回路２７を介してＴｒｉステートゲート２６の制御端子へ出力される。Ｔｒｉステートゲート２６は、制御端子の信号が”０”の時、能動状態となり、入力データと同相のデータを出力する。また、制御端子の信号が”１”の時は出力がハイインピーダンス状態となる。
【００１７】
端子Ｔ５は図４における端子Ｔ２とＴ３の両方の機能を兼ねた端子であり、マスタモードの場合はクロックパルスＣＬＫ１が端子Ｔ５からオーディオ回路１（図２）へ出力され、スレーブモードの場合はオーディオ回路１からクロックパルスＣＬＫ２が入力される。そして、端子Ｔ５に得られるクロックパルスＣＬＫ１またはＣＬＫ２が入力バッファ１６、レベルシフト回路１７を介してフリップフロップ１９のクロック端子へ出力される。端子Ｔ４へ供給されるオーディオデータＡＤは入力バッファ２０、レベルシフト回路２１を介してフリップフロップ１９のデータ入力端へ入力される。なお、Ｔｒｉステートゲート２６、入力バッファ１６、２０、レベルシフト回路２１は入出力回路２９を構成しており、内部回路とは異なる高い電圧の電源ＩＯＶDDによって駆動される。
【００１８】
このような構成において、マスタモードに設定された場合は、モード信号Ｍが”０”となり、Ｔｒｉステートゲート２６の制御端子へ”０”が供給される。この結果、Ｔｒｉステートゲート２６が能動状態となり、内部クロック生成回路１２において生成されたクロックパルスＣＬＫ１がレベルシフト回路２５、Ｔｒｉステートゲート２６を介して端子Ｔ５へ供給され、端子Ｔ５からオーディオ回路１へ出力される。これにより、オーディオ回路１からオーディオデータＡＤがクロックパルスＣＬＫ１に同期して出力され、受信回路２４の端子Ｔ４に入力され、端子Ｔ４から入力バッファ２０、レベルシフト回路２１を介してフリップフロップ１９の入力端へ供給される。
【００１９】
一方、Ｔｒｉステートゲート２６から出力されたクロックパルスＣＬＫ１は、端子Ｔ５へ出力されると共に、入力バッファ１６、レベルシフト回路１７を介してフリップフロップ１９のクロック端子へ入力される。フリップフロップ１９は、クロックパルスＣＬＫ１の立ち上がりタイミングで入力端のオーディオデータＡＤを読み込み、次段へ出力する。
【００２０】
このように、図１の受信回路２４によれば、Ｔｒｉステートゲート２６から出力されたクロックパルスＣＬＫ１が入力バッファ１６、レベルシフト回路１７によって一定時間遅延された後フリップフロップ１９のクロック端子へ供給され、一方、Ｔｒｉステートゲート２６から出力されたクロックパルスＣＬＫ１に同期してオーディオ回路１から出力されたオーディオデータＡＤも入力バッファ２０、レベルシフト回路２１によって一定時間遅延されてフリップフロップ１９の入力端へ供給される。これにより、オーディオデータＡＤの遅延時間とクロックパルスＣＬＫ１の遅延時間がほぼ同じとなり、オーディオデータＡＤの遅延に基づく読み込みミスを防ぐことができる。
【００２１】
また、スレーブモードに設定された場合は、モード信号Ｍが”１”となり、Ｔｒｉステートゲート２６の制御端子へ”１”が供給される。この結果、Ｔｒｉステートゲート２６がハイインピーダンスとなり、クロックパルスＣＬＫ１が端子Ｔ５へ出力されることはない。そして、オーディオ回路１（図３参照）からクロックパルスＣＬＫ２が端子Ｔ５へ入力されると、そのクロックパルスＣＬＫ２が入力バッファ１６、レベルシフト回路１７を介してフリップフロップ１９のクロック端子へ入力される。また、オーディオ回路１から出力されたオーディオデータＡＤは入力バッファ２０、レベルシフト回路２１を介してフリップフロップ１９の入力端へ入力される。このスレーブモードの場合も、クロックパルスＣＬＫ２の遅延時間とオーディオデータＡＤの遅延時間がほぼ等しくなり、フリップフロップ１９において読み込みミスが発生することはない。
【産業上の利用可能性】
【００２２】
この発明は、携帯電話機やパーソナルコンピュータ等の楽音発生回路において用いられる。
【図面の簡単な説明】
【００２３】
【図１】この発明の一実施形態によるディジタルオーディオデータ受信回路の構成を示すブロック図である。
【図２】マスタモードの受信回路を説明するためのブロック図である。
【図３】スレーブモードの受信回路を説明するためのブロック図である。
【図４】従来の受信回路の構成例を示すブロック図である。
【図５】従来の受信回路の問題点を説明するための図である。
【図６】従来の受信回路の問題点を説明するための図である。
【符号の説明】
【００２４】
１２…内部クロック生成回路、１６、２０…入力バッファ、１７、２１、２５…レベルシフト回路、１９…フリップフロップ、２４…受信回路、２６…Ｔｒｉステートゲート、Ｔ４、Ｔ５…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005341250.tif 000007
【図６】
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