(57)【要約】【課題】  ゲート絶縁膜とシリコンゲート電極と活性化された不純物拡散層とが既に形成された半導体装置、特に、電界効果型トランジスタの製造方法において、シリコンゲート電極を除去した後にできる微細なゲートパターン溝の底部にあるゲート絶縁膜にダメージを与えることなく、このゲート絶縁膜上に金属ゲート電極を形成することを目的とする。【解決手段】  ゲート電極９の構造を、上部ダミーシリコン膜７と中間絶縁膜６と下部シリコン膜５の３層構造とし、中間絶縁膜６をシリコンエッチングストップ膜として利用して、上部ダミーシリコン膜７を除去した後に、中間絶縁膜６も除去する。除去されたゲートパターン溝15に残ったゲート絶縁膜４上の下部シリコン膜５を、このゲートパターン溝15を含む表面に成膜した金属膜16とシリサイド反応させ、その後に未反応金属膜を除去して、ゲート絶縁膜４上にシリサイド電極17を形成する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
素子分離領域を有する導電型の半導体基板と、この半導体基板の表面に設けられたゲート絶縁膜と、このゲート絶縁膜上に順次シリコン膜と中間絶縁膜とダミーシリコン膜とを形成した３積層構造のゲート電極と、このゲート電極とゲート絶縁膜とに接して設けられた側壁と、この側壁とゲート電極に対して自己整合的に設けられたソース・ドレイン拡散層を備え、
前記ソース・ドレイン拡散層上に絶縁膜を成膜し、この絶縁膜をケミカルメカニカルポリッシングによりゲート電極の上部が露出するまで絶縁膜を研磨する工程と、露出したゲート電極のダミーシリコン膜と中間絶縁膜との２層を除去する工程とを経て、除去した後にできるゲートパターン溝が形成された半導体装置の製造方法において、
前記ゲートパターン溝の少なくとも底部のシリコン膜の表面に金属膜を形成し、シリサイド反応によりシリコン膜を金属化させ、その後に未反応の金属膜を除去することにより、ゲートパターン溝の底部のゲート絶縁膜上に金属ゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項1において、ソース・ドレイン拡散層をシリサイド化する場合は、ゲート電極のダミーシリコン膜上に、ゲート電極エッチング時のハードマスクとして利用する絶縁酸化膜を設けてシリサイドの凝集を防止することを特徴とする半導体装置の製造方法。
【請求項３】
請求項1において、シリサイド化させるシリコン膜の膜厚は、そのシリコン膜の表面に形成する金属膜の膜厚の２倍以下であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項1において、シリサイド化に使用する金属は、Ti，Zr，Hf，Ta，Mo，W，Ru，Co，Ir，Ni，Pt，Auであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項1において、シリサイド化させるシリコン膜は、アモルファスシリコン又はポリシリコンであり、これらのシリコンには、リン、ボロン、砒素、インジウムが不純物として注入されていてもよいことを特徴とする半導体装置の製造方法。
【請求項６】
請求項1において、ゲート電極の上部ダミーシリコン膜と下部シリコン膜との間の中間絶縁膜は、酸化膜又は窒化膜、又は、その積層膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置(LSI)の製造方法に関するもので、特に、電界効果型トランジスタ(MOSFET)のゲート絶縁膜に直接接触するゲート電極を金属とシリコンとの反応によるシリサイド膜で形成する方法に関する。
【背景技術】
【０００２】
従来の電界効果型トランジスタのゲート電極として、下記非特許文献１に記載されているように、金属とシリコンとの反応によるシリサイド膜を使用する場合は、このシリサイド化の反応は、シリコンゲート電極トランジスタが形成された後に、露出させたシリコンゲート電極の上部に金属を成膜して、既に形成されているシリコンゲート電極全てをシリサイド化することで、金属ゲート電極を形成していた。
【０００３】
また、下記非特許文献２に記載されているように、シリコンゲート電極をゲート絶縁膜と共に除去をした後にできるゲートパターン溝に、再度ゲート絶縁膜とシリコンゲート電極を形成していた。
【０００４】
さらに、下記非特許文献３に記載されているように、シリコンゲート電極は残すが、そのシリコンゲート電極をシリサイド化せずにシリコンゲート電極として利用していた。
【非特許文献１】Strained Silicon NMOS with Nickel-Silicide Metal Gate 2003年 VLSIシンポジウム p.101-102
【非特許文献２】High Performance 40nm nMOSFETs With HfO2 Gate Dielectric and Polysilicon Damascene Gate 2002年 IEDM p.429-432
【非特許文献３】Cu/poly-Si Damascene Gate Structured MOSFET with Ta and TaN Stacked Barrier 1999年 IEDM p.261-264
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記非特許文献１、特に、Fig.１に示されるものにおいて、既に形成されたシリコンゲート電極全てをシリサイド化するためには、金属をシリコンに溶かし込むための温度を高くする必要があり、ゲート絶縁膜近傍でのシリコンと金属との反応が制御できないために、シリコンとの反応に余剰な金属がゲート絶縁膜の劣化を引き起こすという問題が生じる。そこで、金属をシリコンに溶かし込む温度を低くすると、全てのシリコンに金属を溶かし込むのに長時間を必要とする問題が生じる。
【０００６】
上記非特許文献２、特に、Fig.１に示されるものにおいては、ゲート絶縁膜及びシリコンゲート電極を除去したゲートパターン溝に、再度ゲート絶縁膜を形成するが、このゲート絶縁膜をHigh-k膜とした場合、そのアニール温度が高いために、既に形成されたソース・ドレイン拡散層上のシリサイド膜が凝集するという問題が生じる。
【０００７】
また、ゲート絶縁膜及びシリコンゲート電極を除去したゲートパターン溝に、再度ゲート絶縁膜及びシリコンゲート電極膜を成膜しているため、シリコンゲート電極膜をゲートパターン溝に形成した後に、このシリコンゲート電極膜に金属を成膜してシリサイド反応を使って金属ゲート電極を形成しようとする場合には、微細なゲートパターン溝の開口側壁に、まず、シリコンゲート電極膜が形成されるために、ゲートパターン溝の開口が狭まり、続くPVDによる狭まった開口側壁への金属の成膜が困難になるという問題が生じる。
【０００８】
上記非特許文献３、特に、Fig.２に示されるものにおいては、形成したゲートパターン溝に残したシリコンをゲート電極として用いる場合は、金属ゲート電極ではないのでPMOS側での空乏化によるEOT(Effective Oxide Thickness)増加の問題が残る。
【０００９】
そこで、本発明は、上記問題を解決し、ゲート絶縁膜とシリコンゲート電極と活性化された不純物拡散層とが既に形成された半導体装置、特に、電界効果型トランジスタの製造方法において、シリコンゲート電極を除去した後にできる微細なゲートパターン溝の底部にあるゲート絶縁膜にダメージを与えることなく、このゲート絶縁膜上に金属ゲート電極を形成することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体装置に係り、特に、電界効果型トランジスタのゲート電極の構造を、上部ダミーシリコン膜と中間絶縁膜と下部シリコン膜の３層構造とする。この中間絶縁膜をシリコンエッチングストップ膜として利用して上部ダミーシリコン膜を除去した後に、この中間絶縁膜も除去する。除去された後のゲートパターン溝に残ったゲート絶縁膜上の下部シリコン膜を、このゲートパターン溝を含む表面に成膜した金属膜とシリサイド反応させ、その後に未反応金属膜を除去して、ゲート絶縁膜上に金属シリサイド電極を形成する
【００１１】
本発明に係る半導体装置の製造方法は、請求項１ないし６に記載のものに対応し、それらは、下記に示す特徴(1)ないし(6)を有するもので、具体的に、図を参照して説明する。
【００１２】
(1)：電界効果型トランジスタのゲートパターン溝の底部のシリコン膜(5)の表面に金属膜(16)を形成し、シリサイド反応によりシリコン膜(5)を金属化させ、その後に未反応の金属膜(16)を除去することにより、ゲートパターン溝の底部のゲート絶縁膜(4)上に金属ゲート電極(17)を形成する工程(図５)を有すること特徴とする。
【００１３】
(2)：ソース・ドレイン拡散層(12)をシリサイド化する場合は、ゲート電極(9)のダミーシリコン膜(7)上に、ゲート電極エッチング時のハードマスクとして利用する絶縁酸化膜(8)を設けてシリサイド化を防止することを特徴とする。
【００１４】
(3)：シリサイド化させるシリコン膜(5)の膜厚は、そのシリコン膜の表面に形成する金属膜の膜厚の２倍以下であることを特徴とする。
【００１５】
(4)：シリサイド化に使用する金属は、Ti，Zr，Hf，Ta，Mo，W，Ru，Co，Ir，Ni，Pt，Auであることを特徴とする。
【００１６】
(5)：シリサイド化させるシリコン膜(5)は、アモルファスシリコン又はポリシリコンであり、これらのシリコンには、リン、ボロン、砒素、インジウムが不純物として注入されていてもよいことを特徴とする。
【００１７】
(6)：ゲート電極(9)の上部ダミーシリコン膜(7)と下部シリコン膜(5)との間の中間絶縁膜(6)は、酸化膜又は窒化膜、又は、その積層膜であることを特徴とする。
【発明の効果】
【００１８】
本発明は、ゲート電極のシリサイド化において、対象のシリコン膜の膜厚を10nm以下と薄くできるので、シリコンに金属を溶かし込む熱量を少なくすることができ、温度が低いことからゲート絶縁膜近傍でのシリコンと金属との反応が制御できる。
【００１９】
また、High-kをゲート絶縁膜とした場合、High-ｋ膜の800℃以上の高温アニールをソース・ドレイン拡散層のシリサイド化前に行うことができる。したがって、従来のダマシンゲートプロセスのように、ソース・ドレイン拡散層にシリサイドを形成した後にHigh-k形成プロセスがないので、拡散層のシリサイドがHigh-kの熱処理にさらされることによるシリサイドの凝集の問題を防ぐことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、次の実施例を参照して説明する。
【実施例１】
【００２１】
図１〜６を用いて、本発明の実施例１を説明する。図１において、シリコン基板１に素子分離領域２を形成する。また、このシリコン基板１にウェル領域３及びチャネル領域３’を形成する。そして、このシリコン基板１の全面に対して、酸化膜と３nm厚のHigh-ｋ膜とを積層したゲート絶縁膜４を形成し、800℃以上の高温アニール処理後に、この絶縁膜４上に10nm厚のポリシリコン膜５、2nm厚の中間絶縁膜６、110nm厚のダミーポリシリコン膜７の順番でCVD法により成膜をして、積層膜を形成する。この積層膜上部のダミーポリシリコン膜７上にゲート電極パターンマスクをリソグラフィーにて形成して、異方性プラズマエッチングにより、図２に示すシリコンゲート電極９を設ける。
【００２２】
なお、シリコン膜は、アモルファスシリコン又はポリシリコンであってもよいし、これらのシリコンには、リン、ボロン、砒素、インジウムが不純物として注入されていてもよい。また、中間絶縁膜は、酸化膜又は窒化膜、又は、その積層膜であってもよい。
【００２３】
次に、図２において、このゲート電極９をマスクにして、浅い拡散層10をイオン注入と熱処理により形成する。その後に、半導体装置(ウェーハ)全面に窒化膜を成膜して、この窒化膜を異方性エッチングすることにより、ゲート電極９の側壁に窒化膜11を残す。ゲート電極９と窒化膜11をマスクにして、ソース・ドレイン拡散層12を形成するためのイオン注入を行う。熱処理により注入イオン種を活性化させて、ソース・ドレイン拡散層12を自己整合的に形成する。
【００２４】
その後、図３において、CVD法により絶縁膜14を成膜する。CMPにより、この膜を研磨することによりゲート電極９の上面を露出させる。
【００２５】
図４において、ゲート電極９上部のダミーポリシリコン膜７を、その下側の中間絶縁膜６をエッチングストップ膜として用いて除去する。エッチングストップ膜の中間絶縁膜６を希HFで除去することにより、ゲート電極９下部のポリシリコン膜５の表面を露出させた後、ゲートパターン溝15を含む半導体装置(ウェーハ)表面に11nm厚のニッケル金属膜16をPVDにより成膜した後に、連続的に250℃の温度で120sec加熱する。シリコン膜５の膜厚は、金属膜16の膜厚の２倍以下が好ましい。
【００２６】
その後、図５において、未反応のニッケル金属膜16を硫酸過水洗浄とアンモニア過水洗浄により除去した後に、400℃の温度で30sec加熱することにより、ゲート絶縁膜４上にシリサイド電極17を形成する。なお、シリサイド化に使用する金属は、Ti，Zr，Hf，Ta，Mo，W，Ru，Co，Ir，Ni，Pt，Auが好ましい。
【００２７】
最後に、図６において、ゲートパターン溝15をTiN膜18とW膜19とを順次CVD法により埋め込む。ゲートパターン溝15以外のTiN膜18とW膜19をCMPにより除去した後に、絶縁酸化膜20を成膜する。この絶縁酸化膜20にコンタクト形成及び配線形成工程を実施して半導体装置を形成する。
【実施例２】
【００２８】
図７〜１２を用いて、本発明の実施例２を説明する。図７において、シリコン基板１に素子分離領域２を形成する。また、このシリコン基板１にウェル領域３形成する。そして、このシリコン基板１の全面に対して、酸化膜とHigh-ｋとを積層したゲート絶縁膜４を形成し、800℃以上の高温アニール処理後に、このゲート絶縁膜４上に10nm厚のポリシリコン膜５、2nm厚の中間絶縁膜６、110nm厚のダミーポリシリコン膜７の順番でCVD法により成膜をして、積層膜を形成する。この積層膜上部のダミーポリシリコン膜７上にCVD酸化膜８を形成してゲート電極エッチング時のハードマスクとして用いる。
【００２９】
図８において、この酸化膜８上にゲート電極パターンマスクをリソグラフィーにて形成して、異方性プラズマエッチングにより、ハードマスクとしての酸化膜８をパターニングする。リソグラフィーによるマスクを除去した後に、ゲートパターニングされた酸化膜８をマスクとしてシリコンゲート電極９を設ける。次に、このゲート電極をマスクにして、浅い拡散層10をイオン注入と熱処理により形成する。その後に、半導体装置(ウェーハ)全面に窒化膜11を成膜して、この窒化膜11を異方性エッチングすることにより、ゲート電極９の側壁に窒化膜11を残す。ゲート電極９と窒化膜11をマスクにして、ソース・ドレイン拡散層12を形成するためのイオン注入を行う。熱処理により注入イオン種を活性化させて、ソース・ドレイン拡散層12を形成する。その拡散層にNiシリサイド層13を形成する。
【００３０】
その後、図９において、CVD法により絶縁膜14を成膜する。CMPにより、この膜を研磨することによりゲート電極９の上面を露出させる。
【００３１】
図１０において、ゲート電極９上部のダミーポリシリコン膜７を、その下側の中間絶縁膜６をエッチングストップ膜として用いて除去する。エッチングストップ膜の中間絶縁膜６を希HFで除去することにより、ゲート電極９下部のポリシリコン膜５の表面を露出させた後、ゲートパターン溝１5を含む半導体装置(ウェーハ)表面に11nm厚のニッケル金属膜16をPVDにより成膜した後に、連続的に250℃の温度で120sec加熱する。
【００３２】
その後、図１１において、未反応のニッケル金属膜16を硫酸過水洗浄とアンモニア過水洗浄により除去して、その後に400℃の温度で30sec加熱することにより、ゲート絶縁膜４上にシリサイド電極17を形成する。
【００３３】
最後に、図１２において、ゲートパターン溝15をTiN膜18とW膜19をCVD法により埋め込む。ゲートパターン溝15以外のTiN膜18とW膜15をCMPにより除去した後に、絶縁酸化膜20を成膜する。この絶縁酸化膜20にコンタクト形成及び配線形成工程を実施して半導体装置を形成する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１を示す製造方法の工程図
【図２】本発明の実施例１を示す製造方法の工程図
【図３】本発明の実施例１を示す製造方法の特徴とする工程図
【図４】本発明の実施例１を示す製造方法の特徴とする工程図
【図５】本発明の実施例１を示す製造方法の特徴とする工程図
【図６】本発明の実施例１を示す製造方法の工程図
【図７】本発明の実施例２を示す製造方法の工程図
【図８】本発明の実施例２を示す製造方法の特徴とする工程図
【図９】本発明の実施例２を示す製造方法の工程図
【図１０】本発明の実施例２を示す製造方法の特徴とする工程図
【図１１】本発明の実施例２を示す製造方法の特徴とする工程図
【図１２】本発明の実施例２を示す製造方法の工程図
【符号の説明】
【００３５】
１…シリコン基板、２…素子分離領域、３…ウェル領域、３’…チャネル領域、４…ゲート絶縁膜、５…下部ポリシリコン膜、６…中間絶縁膜、７…上部ダミーポリシリコン膜、８…CVD酸化膜、９…ゲート電極、10…浅い拡散層、11…窒化膜、12…ソース・ドレイン拡散層、13…Niシリサイド層、14…絶縁膜、15…ゲートパターン溝、16…ニッケル金属膜、17…シリサイド電極、18…TiN膜、19…W膜、20…絶縁酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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