(57)【要約】【課題】ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなく両トランジスタを混載する。【解決手段】ＬＤＭＯＳ用の第１ゲート電極の一側面の形成予定領域に対応して電界緩和用酸化膜１７を形成した後、第１ゲート酸化膜１３及び第１ゲート電極１５ａを形成する（ｄ）。電界緩和用酸化膜１７に対して自己整合的にチャネル拡散層１１を形成した後（ｅ）、耐酸化膜５３を形成し、熱処理を施してフィールド酸化膜７を形成する（ｆ）。ＭＯＳトランジスタの第２ゲート酸化膜形成、チャネルドープ注入及び第２ゲート電極形成を行なった後、ＬＤＭＯＳ形成領域に第１ゲート電極１５ａ及び電界緩和用酸化膜１７に対して自己整合的に第１ソース高濃度拡散層及び第１ドレイン高濃度拡散層を形成し、ＭＯＳトランジスタ形成領域に第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
素子分離用のフィールド酸化膜に囲まれた第１領域の半導体基板に形成されたチャネル拡散層と、前記チャネル拡散層内に形成された第１ソース高濃度拡散層と、前記チャネル拡散層とは間隔をもって形成された第１ドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間の半導体基板上に第１ゲート酸化膜を介して、前記第１ソース高濃度拡散層に隣接し、かつ前記第１ドレイン高濃度拡散層とは間隔をもって形成された第１ゲート電極と、前記第１ドレイン高濃度拡散層側の前記第１ゲート電極の側面下に前記チャネル拡散層とは間隔をもって前記第１ゲート酸化膜よりも厚い膜厚で形成された電界緩和用酸化膜をもつＬＤＭＯＳトランジスタと、
前記フィールド酸化膜に囲まれた、前記第１領域とは異なる第２領域の半導体基板に互いに間隔をもって形成された第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極をもつＭＯＳトランジスタを備え、
前記第１ゲート酸化膜は前記第２ゲート酸化膜とは別途形成されたものであり、
前記第１ゲート電極は前記第２ゲート電極とは別途形成されたものであり、
前記電界緩和用酸化膜は前記フィールド酸化膜とは別途形成されたものであり、
かつ、前記チャネル拡散層及び前記第１ソース高濃度拡散層は前記第１ゲート電極に対して自己整合的に、前記第１ドレイン高濃度拡散層は前記電界緩和用酸化膜に対して自己整合的に形成されたものであることを特徴とする半導体装置。
【請求項２】
前記第１ゲート酸化膜の膜厚は前記第２ゲート酸化膜の膜厚とは異なっている請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極の膜厚と前記第２ゲート電極の膜厚は異なっている請求項１又は２に記載の半導体装置。
【請求項４】
前記電界緩和用酸化膜の膜厚と前記フィールド酸化膜の膜厚は異なっている請求項１、２又は３に記載の半導体装置。
【請求項５】
前記第１ソース高濃度拡散層から前記第１ドレイン高濃度拡散層までの半導体基板表面に段差は形成されていない請求項に１から４のいずれか記載の半導体装置。
【請求項６】
前記電界緩和用酸化膜は厚み方向の断面形状が略台形に形成されている請求項５に記載の半導体装置。
【請求項７】
前記第２ソース高濃度拡散層及び前記第２ドレイン高濃度拡散層は前記第２ゲート電極とは間隔をもって形成されている請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第２ゲート電極の側面に酸化膜サイドウォールが形成され、前記第２ソース高濃度拡散層及び前記第２ドレイン高濃度拡散層は前記第２ゲート電極とは間隔をもって形成され、前記第２ソース高濃度拡散層と前記第２ゲート電極の間及び前記第２ドレイン高濃度拡散層と前記第２ゲート電極の間の半導体基板にソース低濃度拡散層とドレイン低濃度拡散層を備えており、
前記第１ゲート電極の側面には酸化膜サイドウォールは形成されていない請求項１から６のいずれかに記載の半導体装置。
【請求項９】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分圧電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、
前記出力ドライバを構成するＬＤＭＯＳトランジスタ、並びに前記作動増幅回路及び前記基準電圧発生回路を構成するＭＯＳトランジスタのうち少なくとも一部のＭＯＳトランジスタは、請求項１から８のいずれかに記載されたＬＤＭＯＳトランジスタ及びＭＯＳトランジスタにより構成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｆ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）前記第１領域の半導体基板上に、ＬＤＭＯＳトランジスタ用の第１ゲート電極の一側面の形成予定領域に対応して電界緩和用酸化膜を形成する工程、
（Ｂ）半導体基板表面にＬＤＭＯＳトランジスタ用の第１ゲート酸化膜を形成し、前記第１ゲート酸化膜上から前記電界緩和用酸化膜上にまたがって第１ゲート電極を形成する工程、
（Ｃ）前記第１領域の半導体基板に、前記電界緩和用酸化膜とは反対側の前記第１ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程、
（Ｄ）少なくとも前記第１領域及び前記第２領域を覆う耐酸化膜を半導体基板上に形成し、熱処理を施して素子分離用のフィールド酸化膜を形成する工程、
（Ｅ）前記耐酸化膜を除去し、半導体基板表面へのＭＯＳトランジスタ用の第２ゲート酸化膜の形成及び前記第１ゲート電極表面へのエッチング防止用酸化膜の形成を同時に行ない、前記第２領域へのしきい値制御用不純物の導入を行なった後、前記第２領域の前記第２ゲート酸化膜上にＭＯＳトランジスタ用の第２ゲート電極を形成する工程、
（Ｆ）前記チャネル拡散層内に前記第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、前記第１領域内で前記第１ゲート電極に対して前記チャネル拡散層とは反対側の領域の半導体基板に前記電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、前記第２領域の半導体基板に前記第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する工程。
【請求項１１】
前記工程（Ａ）において、少なくとも前記第１領域の半導体基板上に均一な膜厚の酸化膜を形成し、その酸化膜をパターニングして前記電界緩和用酸化膜を形成する請求項１０に記載の製造方法。
【請求項１２】
前記電界緩和用酸化膜の厚み方向の断面形状が略台形になるように前記酸化膜をパターニングする請求項１１に記載の製造方法。
【請求項１３】
前記工程（Ｆ）において、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を前記第２ゲート電極とは間隔をもって形成する請求項１０、１１又は１２に記載の製造方法。
【請求項１４】
前記工程（Ｅ）において、前記第２ゲート電極のパターニングの際に前記第１領域を覆う第２ゲート電極用材料層を残存させておき、前記第２領域の半導体基板に前記第２ゲート電極に対して自己整合的にソース低濃度拡散層及びドレイン低濃度拡散層を形成し、前記第２ゲート電極の側面及び前記第２ゲート電極用材料層の側面に酸化膜サイドウォールを形成し、その後、前記第２ゲート電極用材料層を除去する工程を含み、
前記工程（Ｆ）において、前記酸化膜サイドウォールに対して自己整合的に前記第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層を形成する請求項１０、１１又は１２に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）とＬＤＭＯＳトランジスタ（横方向二重拡散ＭＯＳトランジスタ、以下単にＬＳＭＯＳともいう）を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
電源制御ＩＣ（集積回路）は、ボルテージレギュレータ（ＶＲ）やボルテージディテクタ（ＶＤ）などの単機能ＩＣから、これらを複合した大規模なＩＣへと集積化が進み、新たな課題が生まれている。
【０００３】
高い電圧を駆動したり、大電流を取り扱ったりする従来の電源制御ＩＣ機能に、ＶＬＳＩ（超大規模集積回路）論理回路やメモリー、ＣＰＵ（中央演算処理装置）などを混載させなければならない。
高い電圧や大電流を取り扱う場合、ＤＭＯＳトランジスタは重要なドライバ用デバイスと位置付けられ、中でもＬＤＭＯＳはＶＬＳＩ回路との混載という点において適している。
【０００４】
ＤＭＯＳトランジスタの性能指標として、トランジスタ耐圧とオン抵抗がある。トランジスタ耐圧は、電源制御用ＩＣにおいて最も重要な要素であり、各種接合の不純物濃度や深さ、ゲート酸化膜厚など、基本的な構造から概ね決定される。オン抵抗は、単位面積あたりの電流駆動能力を示し、できるだけ小さいことが望まれる。
ＬＤＭＯＳは、縦型ＤＭＯＳトランジスタに比べてオン抵抗の点で劣っていたが、ＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｆｉｅｌｄ）型ＬＤＭＯＳの考案によって改良が進み、さまざまなデバイス構造の提案がなされるようになってきた。
【０００５】
ＬＤＭＯＳは高いトランジスタ耐圧を有しながら低いオン抵抗をも実現しているが、その低いオン抵抗は微小な実効チャネル長（以下Ｌｅｆｆという）によって得られるものである。
図１０に従来のＬＤＭＯＳの概略構成断面図を示す。図１０を参照してこのＬＤＭＯＳの製造工程を簡単に説明する。
【０００６】
Ｐ型基板にＮウエル拡散層１０９を形成し、Ｎウエル拡散層１０９の一部領域の表面に素子分利用のフィールド酸化膜１１１と同時に電界緩和用酸化膜１１３を形成する。Ｎウエル拡散層１０９表面にゲート酸化膜１１５を形成する。ゲート酸化膜１１５上から電界緩和用酸化膜１１３上にわたってゲート電極１１７を形成する。ソース領域となる側のゲート電極１１７側面をマスクにして、チャネル拡散層を形成するための不純物をイオン注入にて導入し、高温の熱処理にて拡散させてＰ型チャネル拡散層１１９を形成する。ゲート電極１１７の一側面に対して自己整合的にＰ型チャネル拡散層１１９を形成する。フィールド酸化膜１１１、電界緩和用酸化膜１１３及びゲート電極１１７をマスクにしてＮ型不純物を導入して、Ｐ型チャネル拡散層１１９内にゲート電極１１７に対して自己整合的にソース高濃度拡散層１２１を形成し、Ｎウエル拡散層１０９に電界緩和用酸化膜１１３に対して自己整合的に、かつゲート電極１１７とは間隔をもってドレイン高濃度拡散層１２３を形成する。
Ｐ型チャネル拡散層１１９の拡散長とソース高濃度拡散層１２１の拡散長との差がＬｅｆｆとなる。
【０００７】
ＬＤＭＯＳの製造プロセスは、ＶＬＳＩ回路で通常用いられる微細プロセスや低電圧動作を要求される特殊な電源制御ＩＣプロセスに比べ、高い耐圧を確保するために高温の熱処理工程を必要とする点で異なる。このことに起因して、微細ＬＳＩプロセスとの混載では双方の能力を最大限に引き出すことが下記の課題により困難であった。
【０００８】
ＬＤＭＯＳのチャネル拡散層形成時における熱拡散処理は通常１１００℃程度の高温加熱処理であるため、ＬＤＭＯＳ以外のＭＯＳトランジスタ（以下単にＭＯＳトランジスタという）のチャネル領域不純物が再分布してしまい、結果的にしきい値電圧のバラツキの増大やリーク電流の増大という不具合を引き起こすことである。特にＭＯＳトランジスタのリーク電流の増大は、低電圧動作や低消費電流動作を要求される電源制御ＩＣにとっては致命的で、それゆえＬＤＭＯＳとの混載は困難とされてきた。
【０００９】
この問題に対して、ゲート電極形成前にＬＤＭＯＳのチャネル拡散層を形成する方法がある。しかし、チャネル拡散層とソース高濃度拡散層が自己整合しないため、マスクの位置合わせズレによる耐圧劣化を考慮しなくてはならず、Ｌｅｆｆを小さく設計できないのでセルサイズを大きくしなければならないという問題があった。
【００１０】
また、ゲート電極形成前にＬＤＭＯＳのチャネル拡散層とソース高濃度拡散層を絶縁層に対して自己整合的に形成し、その絶縁層を除去した後にゲート電極を形成する方法もある（例えば特許文献１参照。）。しかし、ゲート電極形成前に不純物濃度の高いソース高濃度拡散層を作りこむので、ソース高濃度拡散層からのセルフオートドープ（ソース拡散層の不純物が熱処理によってチャネル拡散層へ入ってしまう不純物汚染）が発生するという問題もあった。
【００１１】
さらに、図１１に示すように、Ｎウエル拡散層１０９にＰ型チャネル拡散層１１９を形成し、Ｐ型チャネル拡散層１１９内にソース高濃度拡散層１２１を形成した後に、ゲート酸化膜１１５を介してゲート電極１１７を形成するので、ゲート電極１１７とソース高濃度拡散層１２１が重複しなければならないところ（二点鎖線参照）、マスクの位置合わせズレによりゲート電極１１７とソース高濃度拡散層１２１が間隔をもってしまうことがあった（実線参照）。このような不具合を回避するためにセルサイズが大きくなるという問題点もあった。
【００１２】
また、ドレイン側のゲート電極側面の下に電界緩和用酸化膜をもたない構造のＬＤＭＯＳがある。そのＬＤＭＯＳの製造工程の一部の断面図を図１２に示す。
Ｐ型基板にＮウエル拡散層１０９を形成し、Ｎウエル拡散層１０９上にゲート酸化膜１１５を介してノンドープポリシリコンからなるゲート電極１１７を形成した後、ゲート電極１１７の一側面に対して自己整合的にＰ型チャネル拡散層１１９を形成する。Ｐ型チャネル拡散層１１９とは反対側のゲート電極１１７側面近傍のＮウエル拡散層１０９を覆うフォトレジスト１２５（二点鎖線参照）を形成し、フォトレジスト１２５をマスクにしてＮ型不純物注入を行なって、Ｐ型チャネル拡散層内にゲート電極１１７に対して自己整合的にソース高濃度拡散層１２１を形成し、Ｎウエル拡散層１０９内にゲート電極１１７とは間隔をもってドレイン高濃度拡散層１２３を形成する。その後、フォトレジスト１２５を除去する。
【００１３】
図１２に示すように、ドレイン側のゲート電極端下に電界緩和用酸化膜を形成しない構造のＬＤＭＯＳでは、耐圧を確保するためにドレイン高濃度拡散層１２３をゲート電極１１７端から離して形成している。しかし、ドレイン高濃度拡散層１２３の形成領域の画定にはフォトレジスト１２５を用いるため、マスクの位置合わせズレが生じ、その結果、マージン確保のためのセルの拡大やオン抵抗のバラツキを招くという不具合があった。
【００１４】
さらに、フォトレジスト１２５はゲート電極１１７上にまたがって形成されるので、ゲート電極１１７のドレイン高濃度拡散層１２３側の側面近傍部分にはＮ型不純物が導入されない。ゲート電極１１７のドレイン高濃度拡散層１２３側の側面近傍部分は高抵抗なノンドープポリシリコンのままであるので、ドレイン電流のポッピング現象を引き起こすという問題もあった。
【００１５】
回避策として、ゲート電極１１７への不純物導入を、ゲート電極パターン形成前に行なう手段があるが、写真製版回数が増えるという問題があった。さらに、ＬＤＭＯＳのチャネル拡散層形成前に不純物ドーピングを行なうことになり、ゲート電極１１７がＰ型ポリシリコンから形成されている場合には、チャネル拡散層形成時の高温熱処理によりゲート電極１１７内のＰ型不純物がＰ型チャネル拡散層１１９へ拡散し、しきい値電圧のバラツキ増大やリーク電流の増大、ひいてはＬＤＭＯＳの耐圧劣化を引き起こす要因になる。
【００１６】
以上のように、ＬＤＭＯＳをＶＬＳＩ回路で用いられるプロセスや低電圧動作を要求される電源ＩＣプロセスに混載させることは困難であり、双方のさまざまな特性を犠牲にして特性の低いデバイスを混載しているのが実情であった。
【００１７】
【特許文献１】
特開平８−９７４１０号公報
【特許文献２】
特許第３２２６０５３号公報
【００１８】
【発明が解決しようとする課題】
本発明は、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載できる半導体装置及びその製造方法を提供することを目的とするものである。
【００１９】
【課題を解決するための手段】
本発明にかかる半導体装置は、素子分離用のフィールド酸化膜に囲まれた第１領域の半導体基板に形成されたチャネル拡散層と、上記チャネル拡散層内に形成された第１ソース高濃度拡散層と、上記チャネル拡散層とは間隔をもって形成された第１ドレイン高濃度拡散層と、上記第１ソース高濃度拡散層と上記第１ドレイン高濃度拡散層の間の半導体基板上に第１ゲート酸化膜を介して、上記第１ソース高濃度拡散層に隣接し、かつ上記第１ドレイン高濃度拡散層とは間隔をもって形成された第１ゲート電極と、上記第１ドレイン高濃度拡散層側の上記第１ゲート電極の側面下に上記チャネル拡散層とは間隔をもって上記第１ゲート酸化膜よりも厚い膜厚で形成された電界緩和用酸化膜をもつＬＤＭＯＳトランジスタと、
上記フィールド酸化膜に囲まれた、上記第１領域とは異なる第２領域の半導体基板に互いに間隔をもって形成された第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層と、上記第２ソース高濃度拡散層と上記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極をもつＭＯＳトランジスタを備え、
上記第１ゲート酸化膜は上記第２ゲート酸化膜とは別途形成されたものであり、上記第１ゲート電極は上記第２ゲート電極とは別途形成されたものであり、上記電界緩和用酸化膜は上記フィールド酸化膜とは別途形成されたものであり、かつ、上記チャネル拡散層及び上記第１ソース高濃度拡散層は上記第１ゲート電極に対して自己整合的に、上記第１ドレイン高濃度拡散層は上記電界緩和用酸化膜に対して自己整合的に形成されたものである。
ここで半導体基板の語は、拡散層領域やエピタキシャル成長層領域などの半導体領域を含む。
【００２０】
本発明の半導体装置において、上記第１ゲート酸化膜の膜厚は上記第２ゲート酸化膜の膜厚とは異なっている例を挙げることができる。
さらに、上記第１ゲート電極の膜厚と上記第２ゲート電極の膜厚は異なっている例を挙げることができる。
さらに、上記電界緩和用酸化膜の膜厚と上記フィールド酸化膜の膜厚は異なっている例を挙げることができる。
【００２１】
本発明の半導体装置の製造方法は、半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＭＯＳトランジスタを備えた半導体装置において、以下の工程（Ａ）から（Ｆ）を含む。
（Ａ）上記第１領域の半導体基板上に、ＬＤＭＯＳトランジスタ用の第１ゲート電極の一側面の形成予定領域に対応して電界緩和用酸化膜を形成する工程、
（Ｂ）半導体基板表面にＬＤＭＯＳトランジスタ用の第１ゲート酸化膜を形成し、上記第１ゲート酸化膜上から上記電界緩和用酸化膜上にまたがって第１ゲート電極を形成する工程、
（Ｃ）上記第１領域の半導体基板に、上記電界緩和用酸化膜とは反対側の上記第１ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程、
（Ｄ）少なくとも上記第１領域及び上記第２領域を覆う耐酸化膜を半導体基板上に形成し、熱処理を施して素子分離用のフィールド酸化膜を形成する工程、
（Ｅ）上記耐酸化膜を除去し、半導体基板表面へのＭＯＳトランジスタ用の第２ゲート酸化膜の形成及び上記第１ゲート電極表面へのエッチング防止用酸化膜の形成を同時に行ない、上記第２領域へのしきい値制御用不純物の導入を行なった後、上記第２領域の上記第２ゲート酸化膜上にＭＯＳトランジスタ用の第２ゲート電極を形成する工程、
（Ｆ）上記チャネル拡散層内に上記第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、上記第１領域内で上記第１ゲート電極に対して上記チャネル拡散層とは反対側の領域の半導体基板に上記電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、上記第２領域の半導体基板に上記第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する工程。
【００２２】
本発明の半導体装置では、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜及び第１ゲート電極を備えており、チャネル拡散層、ソース高濃度拡散層及びドレイン高濃度拡散層が自己整合的に形成されているので、セルサイズが小さく、能力の高い安定した特性をもつＬＤＭＯＳを実現できる。さらに、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜、第１ゲート電極及びチャネル拡散層をＭＯＳトランジスタのしきい値電圧制御用の不純物注入前に行なうことができるので、チャネル拡散層形成時の高温熱処理によるＭＯＳトランジスタのしきい値電圧変動はない。これらにより、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載することができる。
【００２３】
本発明の半導体装置の製造方法では、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜及び第１ゲート電極を形成し（工程（Ａ）及び（Ｂ））、チャネル拡散層、ソース高濃度拡散層及びドレイン高濃度拡散層が自己整合的に形成されているので（工程（Ｃ）及び（Ｆ））、セルサイズが小さく、能力の高い安定した特性をもつＬＤＭＯＳを形成することができる。
さらに、ＭＯＳトランジスタのしきい値制御用不純物の導入（工程（Ｅ））よりも前工程で、高温熱処理を伴うチャネル拡散層の形成を行なうので（工程（Ｃ））、混載されるＭＯＳトランジスタの特性を劣化させることはない。
これらにより、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載することができる。
本発明の半導体装置及びその製造方法は、特に既存のＣＭＯＳ（相補型ＭＯＳ）プロセスにＬＤＭＯＳをオプション追加する場合などに効果を発揮する。
【００２４】
さらに、本発明の製造方法では、フィールド酸化膜の形成前にＬＤＭＯＳのチャネル拡散層を形成するので、フィールド酸化膜下に形成されるチャネルストッパ層がチャネル領域形成時の高温熱処理によって拡散することはない。これにより、チャネルストッパ層の広がりに起因する、ＭＯＳトランジスタのチャネル幅を狭めるナロー効果を防止することができ、ＭＯＳトランジスタの集積度の低下及びしきい値電圧のばらつきを防止することができる。
【００２５】
さらに、本発明の半導体装置において上記電界緩和用酸化膜は上記フィールド酸化膜とは別途形成されたものであり、本発明の製造方法において上記電界緩和用酸化膜を上記フィールド酸化膜とは別途形成するので、フィールド酸化膜の膜厚の制約を受けずに電界緩和用酸化膜を形成することができる。
一般に、フィールド酸化膜厚は素子分離能力から決定され、２０〜４０Ｖ（ボルト）の耐圧を確保するには５００〜８００ｎｍ（ナノメートル）程度の膜厚が必要となる。例えば、図１０に示したように、ＬＤＭＯＳの電界緩和用酸化膜が素子分離用のフィールド酸化膜の流用である場合、ＬＤＭＯＳの電界緩和用酸化膜の膜厚が厚すぎて結果的にＬＤＭＯＳの重要な特性であるオン抵抗が上昇することになる。
これに対し、上記電界緩和用酸化膜を上記フィールド酸化膜とは別途形成することにより、ＬＤＭＯＳの特性のみを考慮して電界緩和用酸化膜の膜厚を最適化することができ、オン抵抗の低い特性の優れたＬＤＭＯＳを形成することができる。
【００２６】
さらに、本発明の半導体装置において上記第１ドレイン高濃度拡散層は上記電界緩和用酸化膜に対して自己整合的に形成されたものであり、本発明の製造方法において上記工程（Ｆ）で上記第１ドレイン高濃度拡散層を上記電界緩和用酸化膜に対して自己整合的に形成するので、第１ドレイン高濃度拡散層形成時の不純物導入において第１ゲート電極近傍にフォトレジストを形成する必要はなく、第１ゲート電極に対して不純物導入を行なうことができる。これにより、第１ゲート電極に高抵抗なノンドープポリシリコン部分は存在せず、電流ポッピング現象の発生を防止することができる。
【００２７】
さらに、本発明の半導体装置において上記第１ゲート電極は上記第２ゲート電極とは別途形成されたものであり、本発明の製造方法において上記工程（Ｂ）と（Ｅ）で上記第１ゲート電極と上記第２ゲート電極を別々の材料層、例えばポリシリコン膜から形成する。
例えば同一半導体基板上にポリシリコン抵抗体を形成する場合、従来、ポリシリコン抵抗体は膜厚に起因して温度特性が変動するので、ゲート電極とポリシリコン抵抗体を同じポリシリコン膜から形成する場合にはポリシリコン抵抗体の温度特性を考慮してポリシリコン膜厚が最適化される。そのポリシリコン膜をＬＤＭＯＳのゲート電極に流用した場合、ポリシリコン膜厚が薄いと不純物がチャネル拡散層へ付き抜ける現象が発生し、ＬＤＭＯＳのしきい値電圧やオン抵抗がばらついたり耐圧の劣化を引き起こしたりするという不具合があった。逆に、ポリシリコン膜厚が厚いと、電気的接続用のコンタクトホールとゲート電極間の距離を大きく取る必要が発生し、セルの拡大を招くという不具合があった。
このような不具合に対し、第１ゲート電極と第２ゲート電極を別途形成し、第２ゲート電極用のポリシリコン膜からポリシリコン抵抗体を形成するようにすれば、ＬＤＭＯＳの第１ゲート電極については膜厚の制約を受けずに形成することができ、第１ゲート電極膜厚をＬＤＭＯＳの特性のみを考慮して最適化することができるので、安定した特性をもつＬＤＭＯＳを形成することができる。
【００２８】
【発明の実施の形態】
図１０に示したように、フィールド酸化膜１１１と同時に形成された電界緩和用酸化膜１１３はＰ型基板内部に埋め込まれるように形成されている。このようなＬＤＭＯＳの電流経路はソース高濃度拡散層１２１からドレイン高濃度拡散層１２３にかけてのＮ型ウエル拡散層１０９表面であり、埋め込まれた電界緩和用酸化膜１１３によって電流が阻害され、ＬＤＭＯＳのオン抵抗を上昇させる一因となっていた。
【００２９】
そこで、本発明の半導体装置において、上記第１ソース高濃度拡散層から上記第１ドレイン高濃度拡散層までの上記チャネル拡散層表面及び上記ドレイン拡散層表面に段差は形成されていないことが好ましい。
本発明の半導体装置の製造方法の上記工程（Ａ）において、少なくとも上記第１領域の半導体基板上に均一な膜厚の酸化膜を形成し、その酸化膜をパターニングして上記電界緩和用酸化膜を形成することが好ましい。その結果、第１ソース高濃度拡散層から第１ドレイン高濃度拡散層までの上記チャネル拡散層表面及び上記ドレイン拡散層表面に段差が形成されることはない。
第１ソース高濃度拡散層から第１ドレイン高濃度拡散層までのチャネル拡散層表面及びドレイン拡散層表面に段差が形成されていないようにすることにより、ＬＤＭＯＳの電流経路が阻害されることなく、オン抵抗の低いＬＤＭＯＳを提供できる。
【００３０】
さらに、本発明の半導体装置において、上記電界緩和用酸化膜は厚み方向の断面形状が略台形に形成されていることが好ましく、本発明の半導体装置の製造方法の上記工程（Ａ）において、上記電界緩和用酸化膜の厚み方向の断面形状が略台形になるように上記酸化膜をパターニングすることが好ましい。
例えば特許文献１に開示されたＬＤＭＯＳでは、ドレイン側のゲート電極側面の下の電界緩和用酸化膜の厚み方向の断面形状は略長方形に形成されており、ストレスによるゲート酸化膜破壊を起こしやすい。
そこで、本発明の半導体装置及び製造方法において、ＬＤＭＯＳの電界緩和用酸化膜の厚み方向の断面形状を略台形にすることにより、第１ゲート酸化膜及び第１ゲート電極にストレスを与えずに、信頼性に優れたＬＤＭＯＳを形成することができる。
【００３１】
本発明の半導体装置において、ＭＯＳトランジスタの上記第２ソース高濃度拡散層及び上記第２ドレイン高濃度拡散層は上記第２ゲート電極とは間隔をもって形成されているようにしてもよい。
本発明の製造方法において、上記工程（Ｆ）で、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を上記第２ゲート電極とは間隔をもって形成するようにしてもよい。
これにより、ＭＯＳトランジスタの耐圧を向上させることができる。
【００３２】
従来、ＬＤＭＯＳとＬＤＤ構造を有するＣＭＯＳを混載させた場合、図１３（Ａ）に示すように、ＬＤＭＯＳのソース側のゲート電極１１７側面にＬＤＤ用の酸化膜サイドウォール１２７が形成される。ゲート電極１１７側面に酸化膜サイドウォール１２７が存在すると、酸化膜サイドウォール１２７形成後に形成されるソース高濃度拡散層１２１がゲート電極１１７直下まで届かずにオフセット構造となり、ＬＤＭＯＳがオンしないことがあった。
また、図１３（Ｂ）に示すように、ＬＤＭＯＳのソース領域の構造をＬＤＤ構造にする方法も考えられるが、ＬＤＤ構造を構成する低濃度拡散層１２９によりソース側に抵抗が入る構造となるため、オン抵抗の上昇に繋がってしまう。
【００３３】
この問題に対して、酸化膜サイドウォール形成前にＬＤＭＯＳのＰベース領域（チャネル拡散層に相当する）とＮソース・ドレイン領域（ソース高濃度拡散層に相当する）を形成する製造方法がある（例えば特許文献２参照。）。
しかし、チャネル拡散層とソ−ス高濃度拡散層を同一フォトレジストで形成するため、耐圧に対する最適Ｌｅｆｆを選択できず、耐圧の高いＬＤＭＯＳを形成することが困難であるという欠点がある。
【００３４】
そこで、ＬＤＭＯＳとＬＤＤ構造を有するＭＯＳトランジスタを混載する場合、本発明の半導体装置において、上記第２ゲート電極の側面に酸化膜サイドウォールが形成され、上記第２ソース高濃度拡散層及び上記第２ドレイン高濃度拡散層は上記第２ゲート電極とは間隔をもって形成され、上記第２ソース高濃度拡散層と上記第２ゲート電極の間及び上記第２ドレイン高濃度拡散層と上記第２ゲート電極の間の半導体基板にソース低濃度拡散層とドレイン低濃度拡散層を備えており、上記第１ゲート電極の側面には酸化膜サイドウォールは形成されていないことが好ましい。
【００３５】
さらに、本発明の製造方法において、上記工程（Ｅ）で、上記第２ゲート電極のパターニングの際に上記第１領域を覆う第２ゲート電極用材料層を残存させておき、上記第２領域の半導体基板に上記第２ゲート電極に対して自己整合的にソース低濃度拡散層及びドレイン低濃度拡散層を形成し、上記第２ゲート電極の側面及び上記第２ゲート電極用材料層の側面に酸化膜サイドウォールを形成し、その後、上記第２ゲート電極用材料層を除去する工程を含み、上記工程（Ｆ）において、上記酸化膜サイドウォールに対して自己整合的に上記第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層を形成することが好ましい。
【００３６】
上記の製造方法の局面によれば、酸化膜サイドウォール形成時にはＬＤＭＯＳ形成領域である第１領域は第２ゲート電極用材料層で覆われているので、ＬＤＭＯＳの第１ゲート電極側面に酸化膜サイドウォールは形成されないようにすることができる。
上記の半導体装置の態様及び製造方法の局面では、ＬＤＭＯＳの第１ゲート電極の側面には酸化膜サイドウォールは形成されていないので、第１ゲート電極の一側面からチャネル拡散層及びソース高濃度拡散層を自己整合的に形成することができ、セルサイズが小さく安定した特性をもつオン抵抗の低いＬＤＭＯＳを形成することができる。
【００３７】
本発明の半導体装置が適用される半導体装置の一例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路において、上記出力ドライバを構成するＬＤＭＯＳトランジスタ、並びに上記作動増幅回路及び上記基準電圧発生回路を構成するＭＯＳトランジスタのうち少なくとも一部のＭＯＳトランジスタは、本発明の半導体装置を構成するＬＤＭＯＳトランジスタ及びＭＯＳトランジスタにより構成されている。
本発明の半導体装置によれば、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載できるので、ＬＤＭＯＳ及びＭＯＳトランジスタの双方のさまざまな特性を犠牲にしたデバイスを搭載した従来の定電圧発生回路に比べて、定電圧発生回路の出力電圧の安定化などの性能向上を図ることができる。
【００３８】
【実施例】
図１から図３は製造方法の一実施例を説明するための工程断面図である。図３（ｉ）は半導体装置の一実施例を示している。本実施例はＰ型半導体基板にＰチャネルＬＤＭＯＳ（以下ＰｃｈＬＤＭＯＳと称す）とｍａｓｋ−ＬＤＤ構造のＣＭＯＳを混載したものである。ここでｍａｓｋ−ＬＤＤ構造のＭＯＳトランジスタとは、フォトレジストによりソース高濃度拡散層及びドレイン高濃度拡散層がゲート電極とは間隔をもって形成された二重拡散構造をもつＭＯＳトランジスタをいう。まず、図３（ｉ）を参照して半導体装置の実施例について説明する。
【００３９】
Ｐ型半導体基板１のＰｃｈＬＤＭＯＳ形成領域（第１領域）にＮウエル拡散層３が形成され、ＣＭＯＳ形成領域（第２領域）のＰチャネルＭＯＳトランジスタ（以下ＰｃｈＭＯＳと称す）の形成領域にＮウエル拡散層５が形成されている。ＰｃｈＬＤＭＯＳ形成領域、ＰｃｈＭＯＳ形成領域及びＮチャネルＭＯＳトランジスタ（以下ＮｃｈＭＯＳと称す）形成領域は半導体基板１表面に形成されたフィールド酸化膜７及びチャネルストッパ層（図示は省略）により分離されている。
【００４０】
ＰｃｈＬＤＭＯＳの構造について説明する。
Ｎウエル拡散層３にＰ型ＲＥＳＵＲＦドレイン拡散層９とＮ型チャネル拡散層１１が互いに隣接して形成されている。Ｎ型チャネル拡散層１１はＰ型ドレイン拡散層９よりも深く形成されている。
【００４１】
Ｐ型ドレイン拡散層９上からＮ型チャネル拡散層１１上にまたがって、第１ゲート酸化膜１３を介して、Ｐ型ポリシリコンからなるＰ型第１ゲート電極１５が形成されている。Ｐ型第１ゲート電極１５は、第１ゲート酸化膜１３上から、Ｎ型チャネル拡散層１１とは間隔をもってＰ型ドレイン拡散層９上に形成された電界緩和用酸化膜１７上に延伸して形成されている。
Ｐ型第１ゲート電極１５の電界緩和用酸化膜１７側の側面は、電界緩和用酸化膜１７のＮ型チャネル拡散層１１とは反対側の端部とは間隔をもって電界緩和用酸化膜１７上に形成されている。電界緩和用酸化膜１７はフィールド酸化膜７とは別途形成されたものであり、第１ゲート酸化膜１３よりも厚い膜厚をもち、電界緩和用酸化膜１７の厚み方向の断面形状は略台形に形成されている。
【００４２】
Ｎ型チャネル拡散層１１内にＰ型第１ゲート電極１５に隣接して、第１ソース高濃度拡散層を構成するＰ＋拡散層１９が形成されている。Ｎ型チャネル拡散層１１及びＰ＋拡散層１９はＰ型第１ゲート電極１５の側面に対して自己整合的に形成されたものである。Ｎ型チャネル拡散層１１内には、Ｐ＋拡散層１９のＰ型第１ゲート電極１５とは反対側の端部に隣接して、Ｎ型チャネル拡散層１１の電位取り用のＮ＋拡散層２１も形成されている。
Ｐ型ドレイン拡散層９内に、Ｐ型第１ゲート電極１５とは間隔をもって第１ドレイン高濃度拡散層を構成するＰ＋拡散層２３が形成されている。Ｐ＋拡散層２３は電界緩和用酸化膜１７に対して自己整合的に形成されたものである。
【００４３】
ＰｃｈＭＯＳの構造について説明する。
Ｎウエル拡散層５にソース低濃度拡散層とドレイン低濃度拡散層を構成するＰ−拡散層２５，２５が互いに間隔をもって形成されている。Ｎウエル拡散層５には、Ｐ−拡散層２５が形成されている領域とはフィールド酸化膜７によって分離された領域にＮウエル拡散層５の電位取り用のＮ＋拡散層２７も形成されている。
【００４４】
Ｐ−拡散層２５，２５間のＮウエル領域５上に、第２ゲート酸化膜２９を介して、Ｎ型ポリシリコンからなるＮ型第２ゲート電極３１が形成されている。第２ゲート酸化膜２９及びＮ型第２ゲート電極３１はＰ−拡散層２５，２５上に一部重複して形成されている。
Ｐ−拡散層２５，２５内に、Ｎ型第２ゲート電極３１とは間隔をもって、第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層を構成するＰ＋拡散層３３がそれぞれ形成されている。
【００４５】
ＮｃｈＭＯＳの構造について説明する。
ＮｃｈＭＯＳ形成領域のＰ型半導体基板１にソース低濃度拡散層とドレイン低濃度拡散層を構成するＮ−拡散層３５，３５が互いに間隔をもって形成されている。Ｐ型半導体基板１には、Ｎ−拡散層３５が形成されている領域とはフィールド酸化膜７によって分離された領域にＰ型半導体基板１の電位取り用のＰ＋拡散層３７も形成されている。
【００４６】
Ｎ−拡散層３５，３５間のＰ型半導体基板１上に、第２ゲート酸化膜３９を介して、Ｎ型ポリシリコンからなるＮ型第２ゲート電極４１が形成されている。第２ゲート酸化膜３９及びＮ型第２ゲート電極４１はＮ−拡散層３５，３５上に一部重複して形成されている。
Ｎ−拡散層３５，３５内に、Ｎ型第２ゲート電極４１とは間隔をもって、第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層を構成するＮ＋拡散層４３がそれぞれ形成されている。
【００４７】
ＰｃｈＭＯＳにおいてＰ＋拡散層３３，３３はフォトレジストパターンによりＮ型第２ゲート電極３１とは間隔をもって形成されたものであり、ＮｃｈＭＯＳにおいてＮ＋拡散層４３，４３はフォトレジストパターンによりＮ型第２ゲート電極４１とは間隔をもって形成されたものである。
【００４８】
ＰｃｈＬＤＭＯＳの第１ゲート酸化膜１３はＰｃｈＭＯＳの第２ゲート酸化膜２９及びＮｃｈＭＯＳの第２ゲート酸化膜３９とは別途形成されたものであり、第２ゲート酸化膜２９，３９は例えば同時に形成されたものである。
また、ＰｃｈＬＤＭＯＳのＰ型第１ゲート電極１５はＰｃｈＭＯＳのＮ型第２ゲート電極３１及びＮｃｈＭＯＳのＮ型第２ゲート電極４１用のポリシリコン膜とは別工程で形成されたポリシリコン膜から形成されたものであり、Ｎ型第２ゲート電極３１及びＮ型第２ゲート電極４１は例えば同一工程で形成されたポリシリコン膜から形成されたものである。
【００４９】
フィールド酸化膜７、電界緩和用酸化膜１７及びゲート電極１５，３１，４１の形成領域を除くＰ型半導体基板１表面、並びにゲート電極１５，３１，４１表面に熱酸化膜４５が形成されている。
ＰｃｈＬＤＭＯＳ及びＣＭＯＳの形成領域を含むＰ型半導体基板１上全面に層間絶縁膜４７が形成されている。
【００５０】
本実施例では、ＰｃｈＬＤＭＯＳにおいて、Ｐ＋拡散層１９、２３間のＮ型チャネル拡散層１１表面及びＰ型ドレイン拡散層９表面には段差が形成されていないので、ＰｃｈＬＤＭＯＳの電流経路が阻害されることなく、オン抵抗の低いＰｃｈＬＤＭＯＳを形成することができる。
【００５１】
図１から図３を参照して製造方法の実施例について説明する。
（１）Ｐ型半導体基板１の表面に膜厚が２５ｎｍ程度の熱酸化膜４９を形成する。写真製版技術を用いてＰｃｈＬＤＭＯＳ形成領域及びＰｃｈＭＯＳ形成領域以外の領域をフォトレジストで覆い、Ｎ型不純物であるリンを約１５０ｋｅＶのエネルギーで５．０×１０１２ａｔｏｍｓ／ｃｍ２程度イオン注入し、約１１５０℃程度で熱拡散を行なって、表面濃度は１．０×１０１６ａｔｏｍｓ／ｃｍ３程度、深さは５〜７μｍ（マイクロメートル）程度のＮウエル拡散層３，５をＰｃｈＬＤＭＯＳ形成領域とＰｃｈＭＯＳ形成領域に形成する（図１（ａ）参照）。
Ｎウエル拡散層３，５の表面濃度と拡散深さは、耐圧とＰｃｈＭＯＳのしきい値電圧によって最適化される。本実施例では、Ｎウエル拡散層３としてｍａｓｋ−ＬＤＤ型ＰｃｈＭＯＳのＮウエル拡散層５と同時に形成したものを用いているが、それぞれ別に形成してもよい。
【００５２】
（２）Ｎウエル拡散層３の表面側にＰｃｈＬＤＭＯＳのＰ型ＲＥＳＵＲＦドレイン拡散層９を形成するために、写真製版技術を用いて形成したフォトレジストでＰ型ドレイン拡散層９の形成予定領域以外の領域を覆い、Ｐ型不純物であるボロンを約５０ｋｅＶのエネルギーで１．０×１０１３〜５．０×１０１３ａｔｏｍｓ／ｃｍ２程度イオン注入し、約１０００℃で熱拡散を行なってＰ型ドレイン拡散層９を形成する（図１（ｂ）参照）。
【００５３】
（３）ウエハ全面に熱酸化膜を２５０ｎｍ程度の膜厚に形成する。この熱酸化膜はＮ型ドレイン拡散層９形成時の熱拡散と同時に行なってもよいし、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法による形成でも可能である。写真製版技術を用いて、後工程で形成するＰｃｈＬＤＭＯＳのＰ型第１ゲート電極のドレイン側端近傍とＮウエル拡散層３の端部近傍を覆うフォトレジストを形成し、フッ酸などを用いたウエットエッチング技術により電界緩和用酸化膜１７を形成する（図１（ｃ）参照）。この酸化膜エッチングはドライエッチング技術でも可能であるが、ウエットエッチング技術にて行なうと電界緩和用酸化膜１７の形状を略台形にすることができ、後工程で電界緩和用酸化膜１７上に形成されるＰ型第１ゲート電極のストレスが緩和され、信頼性が向上する効果がある。
【００５４】
電界緩和用酸化膜１７の膜厚は、ゲート端電界強度とオン抵抗によって最適化される必要がある。電界緩和用酸化膜１７の膜厚が厚いと電界緩和には有利であるが、電界緩和用酸化膜１７直下のドレイン拡散領域の抵抗値が高くなってオン抵抗の増大を招く。本実施例では、ＰｃｈＬＤＭＯＳ専用の電界緩和用酸化膜１７を形成し、従来技術のようには素子分離用のフィールド酸化膜を流用しないので、ＰｃｈＬＤＭＯＳに対して電界緩和用酸化膜１７の膜厚の最適化を図ることができる。
【００５５】
（４）Ｐ型ドレイン拡散層９の表面を含むＰ型半導体基板１表面にＰｃｈＬＤＭＯＳの第１ゲート酸化膜１３となる熱酸化膜を約２５ｎｍの膜厚に形成し、続いてＰｃｈＬＤＭＯＳのゲート電極となるポリシリコン膜をＣＶＤ法にて形成し、写真製版技術及びエッチング技術にてポリシリコン膜を所望の形状に加工し、第１ゲート電極１５ａを形成する（図２（ｄ）参照）。この段階で、第１ゲート電極１５ａには不純物は導入されていない。
また、第１ゲート電極１５ａを形成するためのポリシリコン膜はＰｃｈＬＤＭＯＳ専用であり、混載されるＣＭＯＳには適用されないので、耐圧やオン抵抗に対して最適な膜厚の選択が可能となる。
加えて、第１ゲート電極１５ａの膜厚を自由に設定することができるので、後工程で行なう第１ゲート電極１５ａへのイオン注入による不純物導入時に懸念される突き抜けなども第１ゲート電極１５ａの厚みを厚く設定しておくことで容易に回避できる。本実施例では第１ゲート電極１５ａの厚みを４００ｎｍとした。
【００５６】
（５）写真製版技術を用いてＰｃｈＬＤＭＯＳのソース領域に対応して開口部をもつフォトレジストを形成し、Ｎ型不純物であるリンを約１００ｋｅＶのエネルギーで３．０×１０１３〜７．０×１０１３ａｔｏｍｓ／ｃｍ２程度イオン注入し、約１１００℃、２時間程度の熱拡散を行なってＮ型チャネル拡散層１１を形成する（図２（ｅ）参照）。
【００５７】
Ｎ型チャネル拡散層１１と後工程で形成するＰ型ソース高濃度拡散層との横方向拡散量差がＰｃｈＬＤＭＯＳの実効チャネル長（Ｌｅｆｆ）となる。Ｐ型ＲＥＳＵＲＦドレイン拡散層９は浅く形成されているので、Ｎ型チャネル拡散層１１はＰ型ドレイン拡散層９よりも深く形成され、Ｎ型チャネル拡散層１１の底部はＮウエル拡散層３に達する。この工程でのＮ型不純物の注入量と拡散条件は、ＰｃｈＬＤＭＯＳの耐圧やオン抵抗、しきい値電圧に従って最適化される。
【００５８】
さらに、上記工程（５）の段階ではＣＭＯＳ形成領域にはウエル形成しか行なわれていないので、約１１００℃の熱拡散処理に起因してＣＭＯＳチャネル部に不具合が発生することは全くなく、ＰｃｈＬＤＭＯＳの特性のみを考慮して最適化することが可能である。
加えて、第１ゲート電極１５ａには不純物導入されていないので、第１ゲート電極１５ａ内の不純物がＮ型チャネル拡散層１１内に拡散し、しきい値電圧のバラツキやリーク電流増大などの不具合を招くという懸念も全くない。
【００５９】
（６）第１ゲート電極１５ａ下以外の領域の第１ゲート酸化膜１３を除去した後、熱酸化処理によりＰ型半導体基板１表面及び第１ゲート電極１５ａ表面にバッファ酸化膜５１を約２５ｎｍの膜厚に形成する。ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法による素子分離を行なうため、ＣＶＤ法などによりシリコン窒化膜（耐酸化膜）５３を蒸着する。写真製版技術及びエッチング技術により、ＰｃｈＬＤＭＯＳ形成領域及びＣＭＯＳ形成領域上にシリコン窒化膜５３を残すようパターニングを行なう。
寄生ＭＯＳ動作防止用のチャネルストッパ注入をＰ型半導体基板１及びＮウエル拡散層３及の所定の領域に選択的に行なった後、約１０００℃の熱処理を施して電界緩和用酸化膜を８００ｎｍ程度の膜厚に成長させ、フィールド酸化膜７を形成する（図２（ｆ）参照）。
【００６０】
本実施例では、上記工程（６）の段階で、すでにＮ型チャネル拡散層１１形成用の高温熱処理はすでに完了しているため、この工程よりも後の工程で、チャネルストッパ用に表面近傍に導入した不純物が高温熱処理で拡散してしまってＭＯＳトランジスタのナローチャネル効果増大や素子分離耐圧低下を招くという不具合は起こらない。
【００６１】
（７）シリコン窒化膜５３とバッファ酸化膜５１を除去した後、熱酸化処理を施して、ＣＭＯＳのゲート酸化膜となる第２ゲート酸化膜２９，３９を約４０ｎｍの膜厚に形成する。この熱酸化処理により、第１ゲート電極１５ａの表面に膜厚が約４０ｎｍのエッチング防止用酸化膜５５が形成される。第２ゲート酸化膜２９，３９の膜厚はＣＭＯＳのスナップバック特性や耐圧に従って、ＰｃｈＬＤＭＯＳとは関係なく最適化が可能である。
【００６２】
ＮｃｈＭＯＳ形成領域のＰ型半導体基板１にソース低濃度拡散層とドレイン低濃度拡散層となるＮ−拡散層３５，３５を形成すべく、リンを約１００ｋｅＶで５．０×１０１２〜１０．０×１０１２ａｔｏｍｓ／ｃｍ２程度のイオン注入を行ない約１０００℃で熱拡散を行なう。ＮｃｈＭＯＳの構成部分としてＮ−拡散層３５，３５を形成することにより、ＮｃｈＭＯＳのスナップバック特性が改善され、ロジック用高耐圧ＮｃｈＭＯＳとして使用できる。
【００６３】
ＰｃｈＭＯＳとＮｃｈＭＯＳのそれぞれについて、しきい値電圧を調整するためのチャネルドープを行ない、チャネル部の不純物濃度を最適化する。
本実施例では、この段階ですでにＮ型チャネル拡散層１１形成用の高温熱処理はすでに完了しているので、この工程よりも後の工程で、チャネルドープにより表面近傍に導入したしきい値電圧制御用の不純物が高温熱処理で拡散してしまってＭＯＳトランジスタのショートチャネル効果増大やリーク電流増大を招くという不具合は起こらない。
【００６４】
ＣＶＤ法により、Ｐ型半導体基板１上全面にＣＭＯＳの第２ゲート電極用のポリシリコン膜５７を約３００ｎｍの膜厚に蒸着し、熱拡散などで不純物を高濃度拡散させ導電性をもたせる。本実施例では、Ｎ型不純物であるリンを高濃度拡散させ、約３０Ω／□程度のＮ型ポリシリコン膜５７とした（図３（ｇ）参照）。
【００６５】
（８）写真製版技術及びエッチング技術により、Ｎ型ポリシリコン膜５７を所望の形状に加工し、ＰｃｈＭＯＳの第２ゲート酸化膜２９上にＮ型第２ゲート電極３１を形成し、ＮｃｈＭＯＳの第２ゲート酸化膜３９上にＮ型第２ゲート電極４１を形成する。この時、ＰｃｈＬＤＭＯＳ形成領域のＮ型ポリシリコン膜５７は全て除去されるが、エッチング防止用酸化膜５５によりエッチングは停止するので、第１ゲート電極１５ａはエッチングされない。
【００６６】
フッ酸などを用いて、ＣＭＯＳの第２ゲート電極３１，４１下の領域以外の第２ゲート酸化膜２９，３９及びエッチング防止用酸化膜５５を除去する。写真製版技術により、ＮｃｈＭＯＳのソ−ス高濃度拡散層とドレイン高濃度拡散層になるＮ＋拡散層４３，４３、ＰｃｈＭＯＳのＮウエル拡散層５の基板電位取り領域となるＮ＋拡散層２７、及びＰｃｈＬＤＭＯＳのＮ型チャネル拡散層１１の電位取り領域となるＮ＋拡散層２１の形成予定領域に開口部をもつフォトレジストを形成し、そのフォトレジストをマスクにしてヒ素をイオン注入する。本実施例では、約５０ｋｅＶのエネルギーで６．０×１０１５ａｔｏｍｓ／ｃｍ２程度のヒ素をイオン注入した。
【００６７】
約９５０℃の熱処理によって注入したヒ素を活性化させてＮ＋拡散層２１，２７，４３を形成し、同時にゲート電極１５ａ，３１，４１及び各拡散層の表面に２０ｎｍ程度の熱酸化膜４５の形成を行なってＰ型半導体基板１表面を熱酸化膜４５で被覆する。ＮｃｈＭＯＳのＮ＋拡散層４３はＮ型第２ゲート電極４１端及びフィールド酸化膜７端から距離を離して形成される。これにより、耐圧が確保され、ｍａｓｋ−ＬＤＤ型ＮｃｈＭＯＳが完成する（図３（ｈ）参照）。
【００６８】
（９）写真製版技術及びイオン注入法を用いて、ＰｃｈＭＯＳのソ−ス低濃度拡散層とドレイン高濃度拡散層となるＰ−拡散層２５，２５を形成すべく、Ｎウエル拡散層５にボロンを約２０ｋｅＶで６．０×１０１２ａｔｏｍｓ／ｃｍ２程度注入する。続いてＰｃｈＭＯＳのソ−ス高濃度拡散層とドレイン高濃度拡散層となるＰ＋拡散層３３，３３、ＮｃｈＭＯＳの基板電位取り領域となるＰ＋拡散層３７、並びにＰｃｈＬＤＭＯＳのソ−ス高濃度拡散層となるＰ＋拡散層１９及びドレイン高濃度拡散層となるＰ＋拡散層２３を形成すべく、写真製版技術及びイオン注入法を用いて、ボロンを約２０ｋｅＶ、３．０×１０１５ａｔｏｍｓ／ｃｍ２程度注入する。このとき、第１ゲート電極１５ａにもボロンが注入され、Ｐ型第１ゲート電極１５が形成される。
【００６９】
ＰｃｈＭＯＳのＰ＋拡散層３３，３３は、ＮｃｈＭＯＳのＮ＋拡散層４３，４３と同様に、第２ゲート電極３１端及びフィールド酸化膜７端から距離を離して形成される。
さらに、ＰｃｈＬＤＭＯＳのソース部は第１ゲート電極１５ａ端に対して自己整合的にＰ＋拡散層１９が形成され、実効チャネル長（Ｌｅｆｆ）が安定して形成される。
さらに、ＰｃｈＬＤＭＯＳのドレイン部は電界緩和用酸化膜１７端に対して自己整合的にＰ＋拡散層２３が形成されるので第１ゲート電極１５ａ端からの距離が安定して確保され、マスクの位置合わせズレマージンを考慮する必要がなくなるため、セルを縮小することが可能となる。
【００７０】
さらに、Ｐ型第１ゲート電極１５を形成するための第１ゲート電極１５ａへの不純物導入もこの段階で行われるが、電界緩和用酸化膜１７の存在により第１ゲート電極１５ａ上にはフォトレジストによるマスクは必要ないので、第１ゲート電極１５ａの端部まで不純物を導入することが可能となり、電流ポッピング現象を防止することができる。
さらに、第１ゲート電極１５ａは、上述の通り、ボロンイオン注入時のＮ型チャネル拡散層１１へのボロンの突き抜けを考慮して４００ｎｍの膜厚に形成されているため、Ｎ型チャネル拡散層１１へのボロンの突き抜けは起こらず、ＰｃｈＬＤＭＯＳの特性バラツキやリーク電流増加などの不具合の発生を防止することができる。
【００７１】
製造方法の説明を続けると、ＣＶＤ法にて絶縁層間膜４７となるＢＰＳＧ膜などの絶縁膜をＰ型半導体基板１上全面に蒸着した後、約９００℃の熱処理を行なって、上記で注入したボロンイオンの活性化と絶縁層間膜４７のリフローを行なう（図３（ｉ）参照）。
その後、図示は省略するが、通常のＣＭＯＳプロセス技術を用いて、電気的接続用のコンタクトホール形成、電気接続用配線、及びパッシベーション保護膜を形成する。
【００７２】
図４から図６は製造方法の他の実施例を説明するための工程断面図である。図６（ｉ）は半導体装置の他の実施例を示している。本実施例はＰ型半導体基板にＮｃｈＬＤＭＯＳとＳＡ（セルフアライン）−ＬＤＤ構造のＣＭＯＳを混載したものである。ここでＳＡ−ＬＤＤ構造のＭＯＳトランジスタとは、酸化膜サイドウォールによりソース高濃度拡散層及びドレイン高濃度拡散層がゲート電極とは間隔をもって形成された二重拡散構造をもつＭＯＳトランジスタをいう。まず、図６（ｉ）を参照して半導体装置の実施例について説明する。図３（ｉ）と同じ機能を果たす部分には同じ記号を付し、それらの部分の詳細な説明は省略する。
【００７３】
Ｐ型半導体基板１にＮウエル拡散層３，５、フィールド酸化膜７及びチャネルストッパ層（図示は省略）が形成されている。
ＮｃｈＬＤＭＯＳの構造について説明する。
ドレイン拡散層を構成するＮウエル拡散層３内にＮ型ドレインドリフト層５９とＰ型チャネル拡散層６１が互いに間隔をもって形成されている。Ｐ型チャネル拡散層６１上からＮ型ドレインドリフト層５９上にまたがって、第１ゲート酸化膜１３及び電界緩和用酸化膜１７を介して、Ｎ型第１ゲート電極６３が形成されている。
【００７４】
電界緩和用酸化膜１７は、フィールド酸化膜７とは別途形成されたものであり、電界緩和用酸化膜１７の厚み方向の断面形状は略台形であり、Ｐ型チャネル拡散層６１とは間隔をもってＮウエル拡散層３上及びＮ型ドレインドリフト層５９上にまたがって形成されている。Ｎ型第１ゲート電極６３の電界緩和用酸化膜１７側の側面は、電界緩和用酸化膜１７のＰ型チャネル拡散層６１とは反対側の端部とは間隔をもって電界緩和用酸化膜１７上に形成されている。
【００７５】
Ｐ型チャネル拡散層６１内にＮ型第１ゲート電極６３に隣接して第１ソース高濃度拡散層を構成するＮ＋拡散層６５が形成されている。Ｐ型チャネル拡散層６１及びＮ＋拡散層６５はＮ型第１ゲート電極６３の側面に対して自己整合的に形成されたものである。Ｐ型チャネル拡散層６１内には、Ｎ＋拡散層６５のＮ型第１ゲート電極６３とは反対側の端部に隣接して、Ｐ型チャネル拡散層６１の電位取り用のＰ＋拡散層６７も形成されている。
Ｎ型ドレインドリフト層５９内に、第１ドレイン高濃度拡散層を構成するＮ＋拡散層６９がＮ型第１ゲート電極６３とは間隔をもって形成されている。Ｎ＋拡散層６９は電界緩和用酸化膜１７に対して自己整合的に形成されたものである。
【００７６】
ＰｃｈＭＯＳの構造について説明する。
Ｎウエル拡散層５に、ソース低濃度拡散層とドレイン低濃度拡散層を構成するＰ−拡散層７１，７１が互いに間隔をもって形成されている。Ｎウエル拡散層５には、Ｐ−拡散層７１，７１の互いに対向する端部とは反対側の端部に隣接して、ソース高濃度拡散層とドレイン高濃度拡散層を構成するＰ＋拡散層７３がＰ−拡散層７１ごとに設けられている。さらにＮウエル拡散層５にはＮウエル拡散層５の電位取り用のＮ＋拡散層２７も形成されている。
【００７７】
Ｐ−拡散層７１，７１間のＮウエル領域５上に第２ゲート酸化膜２９を介してＰ型第２ゲート電極３２が形成されている。第２ゲート酸化膜２９及びＰ型第２ゲート電極３２はＰ−拡散層７１，７１上に一部重複して形成されて、Ｐ＋拡散層７３，７３とは間隔をもって形成されている。
Ｐ型第２ゲート電極３２の側面に酸化膜サイドウォール７５が形成されている。
【００７８】
ＮｃｈＭＯＳの構造について説明する。
ＮｃｈＭＯＳ形成領域のＰ型半導体基板１に、ソース低濃度拡散層とドレイン低濃度拡散層を構成するＮ−拡散層７７，７７が互いに間隔をもって形成されている。ＮｃｈＭＯＳ形成領域のＰ型半導体基板１には、Ｎ−拡散層７７，７７の互いに対向する端部とは反対側の端部に隣接して、ソース高濃度拡散層とドレイン高濃度拡散層を構成するＮ＋拡散層７９がＮ−拡散層７７ごとに設けられている。さらにＰ型半導体基板１にはＰ型半導体基板１の電位取り用のＰ＋拡散層３７も形成されている。
【００７９】
Ｎ−拡散層７７，７７間のＰ型半導体基板１上に第２ゲート酸化膜３９を介してＮ型第２ゲート電極４１が形成されている。第２ゲート酸化膜３９及びＮ型第２ゲート電極４１はＮ−拡散層７７，７７上に一部重複して形成されて、Ｎ＋拡散層７９，７９とは間隔をもって形成されている。
Ｎ型第２ゲート電極４１の側面に酸化膜サイドウォール７５が形成されている。
【００８０】
ＰｃｈＭＯＳにおいて、Ｐ−拡散層７１，７１はＰ型第２ゲート電極３２に対して自己整合的に、Ｐ＋拡散層７３，７３は酸化膜サイドウォール７５に対して自己整合的に形成されたものであり、ＮｃｈＭＯＳにおいてＮ−拡散層７７，７７はＮ型第２ゲート電極４１に対して自己整合的に、Ｎ＋拡散層７９，７９は酸化膜サイドウォール７５に対して自己整合的に形成されたものである。
【００８１】
また、ＮｃｈＬＤＭＯＳのＮ型第１ゲート電極６３はＰｃｈＭＯＳのＰ型第２ゲート電極３２及びＮｃｈＭＯＳのＮ型第２ゲート電極４１用のポリシリコン膜とは別工程で形成されたポリシリコン膜から形成されたものであり、Ｐ型第２ゲート電極３２及びＮ型第２ゲート電極４１は例えば同一工程で形成されたポリシリコン膜から形成されたものである。
【００８２】
ＮｃｈＬＤＭＯＳ形成領域の周囲のフィールド酸化膜７上に酸化膜サイドウォール残渣８１が形成されている。
フィールド酸化膜７、電界緩和用酸化膜１７及びゲート電極１５，３２，４１の形成領域を除くＰ型半導体基板１表面、並びにゲート電極１５，３２，４１表面に熱酸化膜４５が形成されている。
ＮｃｈＬＤＭＯＳ及びＣＭＯＳの形成領域を含むＰ型半導体基板１上全面に層間絶縁膜４７が形成されている。
【００８３】
本実施例では、ＮｃｈＬＤＭＯＳにおいて、Ｎ＋拡散層６５、６９間のＰ型チャネル拡散層６１表面、Ｎウエル拡散層３表面及びＮ型ドリフトドレイン拡散層５９表面には段差が形成されていないので、ＮｃｈＬＤＭＯＳの電流経路が阻害されることなく、オン抵抗の低いＮｃｈＬＤＭＯＳを形成することができる。
【００８４】
図４から図６を参照して製造方法の実施例について説明する。
（１）図１（ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ型半導体基板１の表面に膜厚が２５ｎｍ程度の熱酸化膜４９を形成し、Ｐ型半導体基板１にＮウエル拡散層３，５を形成する（図４（ａ）参照）。
Ｎウエル拡散層３，５の表面濃度と拡散深さは、耐圧とＰｃｈＭＯＳのしきい値電圧によって最適化される。本実施例では、Ｎウエル拡散層３としてＳＡ−ＬＤＤ型ＰｃｈＭＯＳのＮウエル拡散層５と同時に形成したものを用いているが、それぞれ別に形成してもよい。
【００８５】
（２）Ｎウエル拡散層３の表面側にＮｃｈＬＤＭＯＳのＮ型ドレインドリフト層５９を形成するために、写真製版技術を用いて形成したフォトレジストでＮ型ドレインドリフト層５９の形成予定領域以外の領域を覆い、Ｎ型不純物であるリンを約１００ｋｅＶのエネルギーで１．０×１０１２〜５．０×１０１２ａｔｏｍｓ／ｃｍ２程度イオン注入し、約１０００℃で熱拡散を行なってＮ型ドレインドリフト層５９を形成する（図４（ｂ）参照）。Ｎ型ドレインドリフト層５９の不純物量は、Ｎウエル拡散層３の濃度やＮｃｈＬＤＭＯＳの耐圧に従って最適化されるものである。
【００８６】
本実施例では、Ｎ型ドレインドリフト層５９をＰ型チャネル拡散層６１とＮウエル拡散層３の接合面から距離を離して配置している。Ｎ型ドレインドリフト層５９、Ｐ型チャネル拡散層６１間の距離もＮｃｈＬＤＭＯＳの耐圧に従って最適化されるものである。所望の耐圧によっては、Ｎ型ドレインドリフト層５９、Ｐ型チャネル拡散層６１の距離を離す必要がない場合や、Ｎウエル拡散層３の不純物濃度が高い条件下ではＮ型ドレインドリフト層５９の存在そのものが不要な場合もある。
【００８７】
（３）ウエハ全面に熱酸化膜を１５０ｎｍ程度の膜厚に形成する。この熱酸化膜はＮ型ドレインドリフト層５９形成時の熱拡散と同時に行なってもよいし、ＣＶＤ法による形成でも可能である。写真製版技術を用いて、後工程で形成するＮｃｈＬＤＭＯＳのＮ型第１ゲート電極のドレイン側端近傍とＮウエル拡散層３の端部近傍を覆うフォトレジストを形成し、フッ酸などを用いたウエットエッチング技術により、厚み方向の断面形状が略台形の電界緩和用酸化膜１７を形成する（図４（ｃ）参照）。電界緩和用酸化膜１７の形状を略台形にすることにより、後工程で電界緩和用酸化膜１７上に形成されるＮ型第１ゲート電極のストレスが緩和され、信頼性が向上する効果がある。本実施例でも、ＮｃｈＬＤＭＯＳ専用の電界緩和用酸化膜１７を形成し、従来技術のようには素子分離用のフィールド酸化膜を流用しないので、ＮｃｈＬＤＭＯＳに対して最適化を図ることができる。
【００８８】
（４）Ｐ型ドレイン拡散層９の表面を含むＰ型半導体基板１表面にＮｃｈＬＤＭＯＳの第１ゲート酸化膜１３となる熱酸化膜を約２５ｎｍの膜厚に形成し、第１ゲート酸化膜１３上にＮｃｈＬＤＭＯＳのゲート電極となるポリシリコン膜をＣＶＤ法にて形成し、続いてイオン注入や熱拡散などで不純物を高濃度拡散させてポリシリコン膜に導電性をもたせる。本実施例ではＮ型不純物であるリンをイオン注入して約６０Ω／□程度の抵抗値を得た。写真製版技術及びエッチング技術にてポリシリコン膜を所望の形状に加工し、Ｎ型第１ゲート電極６３を形成する（図５（ｄ）参照）。
【００８９】
本実施例でも、Ｎ型第１ゲート電極６３を形成するためのポリシリコン膜はＮｃｈＬＤＭＯＳ専用であり、混載されるＣＭＯＳには適用されないので、Ｎ型第１ゲート電極６３の膜厚を自由に設定することができ、耐圧やオン抵抗に対して最適な膜厚の選択が可能となる。本実施例では３５０ｎｍとした。
本実施例では上記工程（４）でＮ型第１ゲート電極６３に導電性をもたせているが、図１から図３を参照して説明した実施例と同様に、後工程でＮｃｈＬＤＭＯＳの第１ゲート電極に導電性をもたせるようにしてもよい。
【００９０】
（５）写真製版技術を用いてＮｃｈＬＤＭＯＳのソース領域に対応して開口部をもつフォトレジストを形成し、Ｐ型不純物であるボロンを約２０ｋｅＶのエネルギーで１．０×１０１３〜５．０×１０１３ａｔｏｍｓ／ｃｍ２程度イオン注入し、約１１００℃、２時間程度の熱拡散を行なってＰ型チャネル拡散層６１を形成する（図５（ｅ）参照）。本実施例では、Ｎ型ドレインドリフト層５９をＰ型チャネル拡散層６１とは接触しないように形成した。
【００９１】
Ｐ型チャネル拡散層６１と後工程で形成するＮ型ソース高濃度拡散層との横方向拡散量差がＮｃｈＬＤＭＯＳの実効チャネル長（Ｌｅｆｆ）となる。
上記工程（５）の段階ではＣＭＯＳ形成領域にはウエル形成しか行なわれていないので、約１１００℃の熱拡散処理に起因してＣＭＯＳチャネル部に不具合が発生することは全くなく、ＮｃｈＬＤＭＯＳの特性のみを考慮して最適化することが可能である。
さらに、Ｎ型第１ゲート電極６３にはボロンのような拡散係数の大きい不純物は導入されていないので、Ｎ型第１ゲート電極６３内の不純物がＰ型チャネル拡散層６１内に拡散し、しきい値電圧のバラツキやリーク電流増大などの不具合を発生する懸念も全くない。
【００９２】
（６）図２（ｆ）を参照して説明した上記工程（６）と同様の工程により、バッファ酸化膜５１及びシリコン窒化膜５３を形成し、チャネルストッパ注入を行なった後、約１０００℃の熱処理を施してフィールド酸化膜７を形成する（図５（ｆ）参照）。ここではフィールド酸化膜７の膜厚を５００ｎｍに形成した。
【００９３】
本実施例においても、上記工程（６）の段階ですでにＰ型チャネル拡散層６１形成用の高温熱処理はすでに完了しているため、この工程よりも後の工程で、チャネルストッパ用に表面近傍に導入した不純物が高温熱処理で拡散してしまいってＭＯＳトランジスタのナローチャネル効果増大や素子分離耐圧低下を招くという不具合は起こらない。
【００９４】
（７）シリコン窒化膜５３とバッファ酸化膜５１を除去した後、熱酸化処理を施して、ＣＭＯＳのゲート酸化膜となる第２ゲート酸化膜２９，３９を形成する。この熱酸化処理により、Ｎ型第１ゲート電極６３の表面にエッチング防止用酸化膜５５が形成される。本実施例では、ＳＡ−ＬＤＤ構造の微細ＣＭＯＳを混載するため、第２ゲート酸化膜２９，３９及びエッチング防止用酸化膜５５の膜厚を約１２ｎｍに形成した。
【００９５】
ＰｃｈＭＯＳとＮｃｈＭＯＳのそれぞれについて、しきい値電圧を調整するためのチャネルドープを行ない、チャネル部の不純物濃度を最適化する。
本実施例では、この段階ですでにＰ型チャネル拡散層６１形成用の高温熱処理はすでに完了しているので、この工程よりも後の工程で、チャネルドープにより表面近傍に導入したしきい値電圧制御用の不純物が高温熱処理で拡散してしまってＭＯＳトランジスタのショートチャネル効果増大やリーク電流増大を招くという不具合は起こらない。
【００９６】
ＣＶＤ法により、Ｐ型半導体基板１上全面にＣＭＯＳの第２ゲート電極用のポリシリコン膜を約３５０ｎｍの膜厚に蒸着する。そのポリシリコン膜上にＣＶＤ法により酸化膜を形成し、写真製版技術及びエッチング技術によりＰｃｈＭＯＳ形成領域以外の酸化膜を除去する。例えば熱拡散などでＰｃｈＭＯＳ形成領域以外の第２ゲート電極用のポリシリコン膜に不純物を高濃度拡散させ導電性をもたせる。本実施例では、Ｎ型不純物であるリンを高濃度拡散させ、約３０Ω／□程度のＮ型ポリシリコン膜とした。そのポリシリコン膜を写真製版技術及びエッチング技術にて所望の形状に加工し、ＰｃｈＭＯＳの第２ゲート酸化膜２９上にノンドープポリシリコンからなる第２ゲート電極３２ａを形成し、ＮｃｈＭＯＳの第２ゲート酸化膜３９上にＮ型第２ゲート電極４１を形成する。この時、ＮｃｈＬＤＭＯＳ形成領域にポリシリコン膜（第２ゲート電極用材料層）８３を残存させておく。
ここでは後工程で表面チャネル型ＰｃｈＭＯＳ用のＰ型第２ゲート電極を形成するためにノンドープポリシリコンからなる第２ゲート電極３２ａを形成しているが、表面チャネル型ＰｃｈＭＯＳに替えてＮ型のゲート電極を備えた埋め込みチャネル型ＰｃｈＭＯＳを形成する場合には、図３（ｇ），（ｈ）を参照して説明した上記工程（７），（８）と同様にしてＰｃｈＭＯＳ用のＮ型第２ゲート電極を形成することも可能である。
【００９７】
続いて、写真製版技術及びイオン注入法を用いて、ＮｃｈＭＯＳのＮ−拡散層７７，７７を形成するためにＮ型第２ゲート電極４１に対して自己整合的にＰ型半導体基板１にリンを約６０ｋｅＶで２．０×１０１３〜４．０×１０１３ａｔｏｍｓ／ｃｍ２程度注入し、ＰｃｈＭＯＳのＰ−拡散層７１，７１を形成するために第２ゲート電極３２ａに対して自己整合的にＮウエル拡散層５にボロンを約２０ｋｅＶで２．０×１０１３〜４．０×１０１３ａｔｏｍｓ／ｃｍ２程度注入する（図６（ｇ）参照）。
【００９８】
（８）第２ゲート電極３２ａ，４１の側面に酸化膜サイドウォール７５を形成するために、例えばＣＶＤ法によりＰ型半導体基板１上全面にシリコン酸化膜を蒸着し、エッチバック法により異方性エッチングを行なう。これにより、第２ゲート電極３２ａ，４１の側面に酸化膜サイドウォール７５が形成され、ポリシリコン膜８３の側面にも酸化膜サイドウォール７５が形成される（図６（ｈ）参照）。
【００９９】
（９）写真製版技術により、ポリシリコン膜８３の形成領域に対して開口部をもち、その他の領域を覆うフォトレジストを形成し、そのフォトレジストをマスクにしてポリシリコン膜８３をエッチングにて除去する。この時、Ｎ型第１ゲート電極６３の表面にはエッチング防止用酸化膜５５が形成されているので、Ｎ型第１ゲート電極６３は除去されない。また、ＮｃｈＬＤＭＯＳ形成領域の周囲のフィールド酸化膜７上に酸化膜サイドウォール残渣８１が残存するが、半導体性能上特に問題にはならない。これにより、Ｎ型第１ゲート電極６３の側面に酸化膜サイドウォールを形成しないようにすることができる。
【０１００】
例えばフッ酸を用いてエッチング防止用酸化膜５５を除去する。写真製版技術により、ＮｃｈＭＯＳの形成領域、ＰｃｈＭＯＳのＮウエル拡散層５の基板電位取り領域となるＮ＋拡散層２７の形成予定領域、及びＮｃｈＬＤＭＯＳの形成領域に開口部をもつフォトレジストを形成し、そのフォトレジストをマスクにしてヒ素をイオン注入する。本実施例では、約５０ｋｅＶのエネルギーで６．０×１０１５ａｔｏｍｓ／ｃｍ２程度のヒ素をイオン注入した。その後、約９５０℃の熱処理によって注入したヒ素を活性化させてＮ＋拡散層２７，６５，６９，７９を形成し、同時にゲート電極６３，３２ａ，４１及び各拡散層の表面に２０ｎｍ程度の熱酸化膜４５の形成を行なってＰ型半導体基板１表面を熱酸化膜４５で被覆する。
【０１０１】
この工程において、ＮｃｈＭＯＳのＮ＋拡散層７９，７９はＮ型第２ゲート電極４１側面に形成された酸化膜サイドウォール７５端に対して自己整合的に形成され、ＳＡ−ＬＤＤ型ＮｃｈＭＯＳが完成する。
さらに、ＮｃｈＬＤＭＯＳのＮ型第１ゲート電極６３の側面には酸化膜サイドウォールは形成されていないので、ソース高濃度拡散層を構成するＮ＋拡散層６５はＮ型第１ゲート電極６３端に対して自己整合的に形成され、Ｐ型チャネル拡散層６１との安定した横方向拡散差（Ｌｅｆｆ）が得られる。
さらに、ＮｃｈＬＤＭＯＳのドレイン高濃度拡散層を構成するＮ＋拡散層６９は電界緩和用酸化膜１７端に対して自己整合的に形成されるので、Ｎ型第１ゲート電極６３端からの距離が安定して確保され、マスクの位置合わせズレマージンを考慮する必要がなくなり、セルを縮小することが可能となる。
【０１０２】
続いて、写真製版技術及びイオン注入法を用いて、ＰｃｈＭＯＳの形成領域、並びにＮｃｈＭＯＳの基板電位取り領域となるＰ＋拡散層３７及びＰ型チャネル拡散層６１に電位取り領域となるＰ＋拡散層６７の形成予定領域に開口部をもつフォトレジストを形成し、そのフォトレジストをマスクにしてボロンを約２０ｋｅＶ、３．０×１０１５ａｔｏｍｓ／ｃｍ２程度注入する。このとき、第２ゲート電極３２ａにもボロンが注入され、Ｐ型第２ゲート電極３２が形成される。
この工程において、ＰｃｈＭＯＳのＰ＋拡散層７３，７３はＰ型第２ゲート電極３２側面に形成された酸化膜サイドウォール７５端に対して自己整合的に形成され、ＳＡ−ＬＤＤ型ＰｃｈＭＯＳが完成する。
【０１０３】
ＣＶＤ法にて絶縁層間膜４７となるＢＰＳＧ膜などの絶縁膜をＰ型半導体基板１上全面に蒸着した後、約９００℃の熱処理を行なって、上記で注入したボロンイオンの活性化と絶縁層間膜４７のリフローを行なう（図６（ｉ）参照）。
その後、図示は省略するが、通常のＣＭＯＳプロセス技術を用いて、電気的接続用のコンタクトホール形成、電気接続用配線、及びパッシベーション保護膜を形成する。
【０１０４】
図１から図３を参照して説明した実施例に従えば、耐圧が２０〜３０Ｖ程度のＰｃｈＬＤＭＯＳとｍａｓｋ−ＬＤＤ構造を有する高耐圧ＣＭＯＳとの混載が実現できる。
また、図４から図６を参照して説明した実施例に従えば、ＮｃｈＬＤＭＯＳとＳＡ−ＬＤＤ構造を有するＣＭＯＳとの混載が実現できる。
また、本発明を用いれば、ＰｃｈＬＤＭＯＳとＮｃｈＬＤＭＯＳの両方の混載や、ｌｏｃｏｓ−ｏｆｆｓｅｔ型高耐圧ＣＭＯＳとの混載も容易に実現できることは明かである。
【０１０５】
図７は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
電源８５からの電源を負荷８７に安定して供給すべく、定電圧発生回路８９が設けられている。定電圧発生回路８９は、電源８５が接続される入力端子（Ｖｉｎ）９１、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）９３、差動増幅回路９５、ＰｃｈＬＤＭＯＳからなる出力ドライバ９７、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）９９を備えている。出力ドライバ９７として、例えば図３（ｉ）に示したＰｃｈＬＤＭＯＳなど、本発明の半導体装置を構成するＬＤＭＯＳが適用されている。
【０１０６】
定電圧発生回路８９の差動増幅回路９５では、出力端子が出力ドライバ９７のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路９３から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【０１０７】
図８は定電圧発生回路８９に用いられる差動増幅回路９５の一例を示す回路図である。
一対の差動入力用ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のドレインがそれぞれＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を介して電源８５に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電極が相互に接続され、いずれか一方の入力用ＮｃｈＭＯＳトランジスタ、例えばＮｃｈ４のドレインに接続点１０１で接続されることにより、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２はカレントミラー回路を構成し、定電流負荷として機能する。
【０１０８】
ＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電極は差動増幅回路の反転入力端子（−）に接続され、ＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電極は非反転入力端子（＋）に接続される。ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のソースは定電流源１０３を介して接地電位に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１とＮｃｈＭＯＳトランジスタＮｃｈ３の接続点１０５がこの作動増幅回路の出力端子となる。
トランジスタＰｃｈ１，Ｐｃｈ２，Ｎｃｈ３，Ｎｃｈ４として、例えば図３（ｉ）に示したＰｃｈＭＯＳとＮｃｈＭＯＳなど、本発明の半導体装置を構成するＰｃｈＭＯＳとＮｃｈＭＯＳが適用されている。
【０１０９】
この差動増幅回路の動作を説明する。ここで、反転入力端子（−）の電圧は一定電位とする。
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が上がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が増加し、接続点１０１の電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が増加し、接続点１０５での電流量が増加する。反転入力端子（−）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電圧は一定電位なので、ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定であり、接続点１０５において電流量が増加すると電圧が上昇する。このように、非反転入力端子（＋）の電圧が上がると差動増幅回路の出力も上がる。
【０１１０】
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が下がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が減少し、接続点１０１の電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が減少し、接続点１０５での電流量が減少する。ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定なので、接続点１０５において電流量が減少すると電圧が下がる。このように、非反転入力端子（＋）の電圧が下がると差動増幅回路の出力も下がる。
【０１１１】
図９は定電圧発生回路８９に用いられる基準電圧発生回路９の一例を示す回路図である。
Ｎｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５のドレインが電源８５に接続され、ゲート電極とソースが接続点１０７で互いに接続されている。ＭＯＳトランジスタＮｃｈ５は定電流源を構成する。接続点１０７にはＮｃｈエンハンスメント型ＭＯＳトランジスタＮｃｈ６のゲート電極とドレインも接続されている。ＭＯＳトランジスタＮｃｈ６のソースは接地電位に接続されている。接続点１０７の電圧が基準電圧発生回路の出力となる。
【０１１２】
トランジスタＮｃｈ５，Ｎｃｈ６として、例えば図３（ｉ）に示したＮｃｈＭＯＳなど、本発明の半導体装置を構成するＮｃｈＭＯＳが適用されている。
ＭＯＳトランジスタＮｃｈ６はＭＯＳトランジスタＮｃｈ５による定電流で動作するので、接続点１０７の電圧、すなわち基準電圧発生回路の出力はＭＯＳトランジスタＮｃｈ６のしきい値電圧により決定される。
【０１１３】
図７に示した定電圧発生回路８９を備えた実施例では、出力ドライバ９７を構成するＰｃｈＬＤＭＯＳと、基準電圧発生回路９３と作動増幅回路９５を構成する複数のＰｃｈＭＯＳ及びＮｃｈＭＯＳを同一半導体基板上に備えている。
本発明の半導体装置によれば、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載できるので、定電圧発生回路８９を構成するＰｃｈＬＤＭＯＳ、ＰｃｈＭＯＳ及びＮｃｈＭＯＳに本発明を適用することにより、定電圧発生回路８９の特性を向上させることができる。
【０１１４】
図７では本発明を定電圧発生回路に適用しているが、本発明が適用される半導体装置は定電圧発生回路を備えたものに限定されるものではなく、ＬＤＭＯＳ及びＭＯＳトランジスタを同一半導体基板上に備えた半導体装置であれば本発明を適用することができる。
【０１１５】
以上、本発明の実施例を説明したが、実施例で示した寸法、形状、配置、材料などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１６】
【発明の効果】
請求項１から４に記載された半導体装置では、フィールド酸化膜に囲まれた第１領域の半導体基板に形成されたチャネル拡散層、第１ソース高濃度拡散層、第１ドレイン高濃度拡散層、第１ゲート酸化膜、第１ゲート電極及び電界緩和用酸化膜をもつＬＤＭＯＳトランジスタと、第２領域の半導体基板に形成された第２ソース高濃度拡散層、第２ドレイン高濃度拡散層、第２ゲート酸化膜及び第２ゲート電極をもつＭＯＳトランジスタを備え、第１ゲート酸化膜は第２ゲート酸化膜とは別途形成されたものであり、第１ゲート電極は第２ゲート電極とは別途形成されたものであり、電界緩和用酸化膜はフィールド酸化膜とは別途形成されたものであり、かつ、チャネル拡散層及び第１ソース高濃度拡散層は第１ゲート電極に対して自己整合的に、第１ドレイン高濃度拡散層は電界緩和用酸化膜に対して自己整合的に形成されたものであるようにした。
これにより、ＬＤＭＯＳについて、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜及び第１ゲート電極を備え、チャネル拡散層、ソース高濃度拡散層及びドレイン高濃度拡散層が自己整合的に形成されていることにより、セルサイズが小さく、能力の高い安定した特性をもつＬＤＭＯＳを実現できる。
さらに、ＭＯＳトランジスタについて、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜、第１ゲート電極及びチャネル拡散層をＭＯＳトランジスタのしきい値電圧制御用の不純物注入前に行なうことができるので、チャネル拡散層形成時の高温熱処理によるＭＯＳトランジスタのしきい値電圧変動はなく、安定した特性をもつＭＯＳトランジスタを実現できる。
これらにより、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載することができる。
【０１１７】
請求項１０に記載された半導体装置の製造方法では、半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法において、第１領域の半導体基板上に、ＬＤＭＯＳトランジスタ用の第１ゲート電極の一側面の形成予定領域に対応して電界緩和用酸化膜を形成する工程（Ａ）、半導体基板表面に第１ゲート酸化膜上から電界緩和用酸化膜上にまたがって第１ゲート電極を形成する工程（Ｂ）、第１ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程（Ｃ）、素子分離用のフィールド酸化膜を形成する工程（Ｄ）、第２領域の第２ゲート酸化膜上にＭＯＳトランジスタ用の第２ゲート電極を形成する工程（Ｅ）、チャネル拡散層内に第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、第２領域の半導体基板に第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する工程（Ｆ）を含むようにした。
ＬＤＭＯＳについて、ＬＤＭＯＳ専用の電界緩和用酸化膜、第１ゲート酸化膜及び第１ゲート電極を形成し、チャネル拡散層、ソース高濃度拡散層及びドレイン高濃度拡散層を自己整合的に形成することにより、セルサイズが小さく、能力の高い安定した特性をもつＬＤＭＯＳを形成することができる。さらに、ＭＯＳトランジスタについて、しきい値制御用不純物の導入よりも前工程で、高温熱処理を伴うチャネル拡散層の形成を行なうので、混載されるＭＯＳトランジスタの特性を劣化させることはない。これらにより、ＬＤＭＯＳ及びＭＯＳトランジスタの双方の特性を損なうことなくＬＤＭＯＳ及びＭＯＳトランジスタを混載することができる。
さらに、フィールド酸化膜の形成前にＬＤＭＯＳのチャネル拡散層を形成するので、チャネルストッパ層の広がりに起因するＭＯＳトランジスタナロー効果を防止することができ、ＭＯＳトランジスタの集積度の低下及びしきい値電圧のばらつきを防止することもできる。
さらに、フィールド酸化膜の膜厚の制約を受けずに電界緩和用酸化膜を形成することができ、電界緩和用酸化膜の膜厚を最適化することにより、オン抵抗の低い特性の優れたＬＤＭＯＳを形成することもできる。
さらに、第１ドレイン高濃度拡散層を電界緩和用酸化膜に対して自己整合的に形成するので、第１ゲート電極全体に対して不純物導入を行なうことができ、電流ポッピング現象の発生を防止することもできる。
さらに、第１ゲート電極と第２ゲート電極を別々の材料層、例えばポリシリコン膜から形成するので、同一半導体基板上にポリシリコン抵抗体を形成する場合であっても第２ゲート電極用のポリシリコン膜からポリシリコン抵抗体を形成するようにすれば、ＬＤＭＯＳの第１ゲート電極膜厚をＬＤＭＯＳの特性のみを考慮して最適化することができるので、安定した特性をもつＬＤＭＯＳを形成することができる。
【０１１８】
請求項５に記載された半導体装置では、第１ソース高濃度拡散層から第１ドレイン高濃度拡散層までのチャネル拡散層表面及びドレイン拡散層表面に段差は形成されていないようにし、
請求項１１に記載された半導体装置の製造方法では、工程（Ａ）において、少なくとも第１領域の半導体基板上に均一な膜厚の酸化膜を形成し、その酸化膜をパターニングして電界緩和用酸化膜を形成するようにしたので、ＬＤＭＯＳの電流経路が阻害されることなく、オン抵抗の低いＬＤＭＯＳを提供できる。
【０１１９】
請求項６に記載された半導体装置では、電界緩和用酸化膜は厚み方向の断面形状が略台形に形成されているようにし、
請求項１１に記載された半導体装置の製造方法では、工程（Ａ）において、電界緩和用酸化膜の厚み方向の断面形状が略台形になるように酸化膜をパターニングするようにしたので、第１ゲート酸化膜及び第１ゲート電極にストレスを与えずに、信頼性に優れたＬＤＭＯＳを形成することができる。
【０１２０】
請求項７に記載された半導体装置では、ＭＯＳトランジスタの第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層は第２ゲート電極とは間隔をもって形成されているようにし、
請求項１１に記載された半導体装置の製造方法では、工程（Ｆ）において、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を第２ゲート電極とは間隔をもって形成するようにしたので、ＭＯＳトランジスタの耐圧を向上させることができる。
【０１２１】
請求項８に記載された半導体装置では、ＭＯＳトランジスタにおいて第２ゲート電極の側面に酸化膜サイドウォールが形成され、ＳＡ−ＬＤＤ構造のソース及びドレインを備え、第１ゲート電極の側面には酸化膜サイドウォールは形成されていないようにし、
請求項１１に記載された半導体装置の製造方法では、工程（Ｅ）において、第２ゲート電極のパターニングの際に第１領域を覆う第２ゲート電極用材料層を残存させておき、第２領域の半導体基板にソース低濃度拡散層及びドレイン低濃度拡散層を形成し、第２ゲート電極の側面及び第２ゲート電極用材料層の側面に酸化膜サイドウォールを形成し、その後、第２ゲート電極用材料層を除去する工程を含み、工程（Ｆ）において、酸化膜サイドウォールに対して自己整合的に第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層を形成するようにしたので、ＬＤＭＯＳの第１ゲート電極の側面には酸化膜サイドウォールは形成されていないことにより、ＳＡ−ＬＤＤ構造のＭＯＳトランジスタを同一半導体基板上に備えている場合であっても第１ゲート電極の一側面からチャネル拡散層及びソース高濃度拡散層を自己整合的に形成することができ、セルサイズが小さく安定した特性をもつオン抵抗の低いＬＤＭＯＳを形成することができる。
【０１２２】
請求項９に記載された半導体装置では、出力ドライバ、分割抵抗、基準電圧発生回路及び差動増幅回路をもつ定電圧発生回路を備えた半導体装置の定電圧発生回路において、出力ドライバを構成するＬＤＭＯＳトランジスタ、並びに作動増幅回路及び基準電圧発生回路を構成するＭＯＳトランジスタのうち少なくとも一部のＭＯＳトランジスタは、本発明の半導体装置を構成するＬＤＭＯＳトランジスタ及びＭＯＳトランジスタにより構成されているようにしたので、ＬＤＭＯＳ及びＭＯＳトランジスタの双方のさまざまな特性を犠牲にしたデバイスを搭載した従来の定電圧発生回路に比べて、定電圧発生回路の出力電圧の安定化などの性能向上を図ることができる。
【図面の簡単な説明】
【図１】製造方法の一実施例の最初を説明するための工程断面図である。
【図２】同実施例の途中を説明するための工程断面図である。
【図３】同実施例の最後を説明するための工程断面図であり、（ｉ）は半導体装置の一実施例の断面図を示す。
【図４】製造方法の他の実施例の最初を説明するための工程断面図である。
【図５】同実施例の途中を説明するための工程断面図である。
【図６】同実施例の最後を説明するための工程断面図であり、（ｉ）は半導体装置の他の実施例の断面図を示す。
【図７】定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図８】定電圧発生回路を構成する差動増幅回路の一例を示す回路図である。
【図９】定電圧発生回路を構成する基準電圧発生回路の一例を示す回路図である。
【図１０】ドレイン側のゲート電極側面下に電界緩和用酸化膜を備えた従来のＬＤＭＯＳを示す概略構成断面図である。
【図１１】ＬＤＭＯＳのソース高濃度拡散層をゲート電極に対して自己整合的に形成しない場合の不具合を説明するための、従来のＬＤＭＯＳのソース高濃度拡散層近傍を示す断面図である。
【図１２】ドレイン側のゲート電極側面下に電界緩和用酸化膜をもたない構造の従来のＬＤＭＯＳの製造工程の一部を示す断面図である。
【図１３】従来のＬＤＭＯＳのソース近傍を示す断面図であり（Ａ）はゲート電極側面に酸化膜サイドウォールを備えたもの、（Ｂ）はゲート電極側面に酸化膜サイドウォールと、ＬＤＤ構造のソース部を備えたものを示す。
【符号の説明】
１      Ｐ型半導体基板
３，５    Ｎウエル拡散層
７      フィールド酸化膜
９      Ｐ型ＲＥＳＵＲＦドレイン拡散層
１１      Ｎ型チャネル拡散層
１３      第１ゲート酸化膜
１５      Ｐ型第１ゲート電極
１５ａ    Ｐ型不純物導入前の第１ゲート電極
１７      電界緩和用酸化膜
１９      Ｐ＋拡散層（ソース高濃度拡散層）
２１      Ｎ型チャネル拡散層電位取り用Ｎ＋拡散層
２３      Ｐ＋拡散層（ドレイン高濃度拡散層）
２５      Ｐ−拡散層（ソース低濃度拡散層及びドレイン低濃度拡散層）
２７      Ｎウエル拡散層電位取り用Ｎ＋拡散層
２９，３９    第２ゲート酸化膜
３１      Ｎ型第２ゲート電極
３２      Ｐ型第２ゲート電極
３２ａ    Ｐ型不純物導入前の第２ゲート電極
３３      Ｐ＋拡散層（ソース高濃度拡散層及びドレイン高濃度拡散層）
３５      Ｎ−拡散層（ソース低濃度拡散層及びドレイン低濃度拡散層）
３７      基板電位取り用Ｐ＋拡散層
４１      Ｎ型第２ゲート電極
４３      Ｎ＋拡散層（ソース高濃度拡散層及びドレイン高濃度拡散層）
４５      熱酸化膜
４７      層間絶縁膜
４９      熱酸化膜
５１      バッファ酸化膜
５３      シリコン窒化膜
５５      エッチング防止用酸化膜
５７      Ｎ型ポリシリコン膜
５９      Ｎ型ドレインドリフト層
６１      Ｐ型チャネル拡散層
６３      Ｎ型第１ゲート電極
６５      Ｎ＋拡散層（第１ソース高濃度拡散層）
６７      Ｐ型チャネル拡散層電位取り用Ｐ＋拡散層
６９      Ｎ＋拡散層（第１ドレイン高濃度拡散層）
７１      Ｐ−拡散層（ソース低濃度拡散層及びドレイン低濃度拡散層）
７３      Ｐ＋拡散層（ソース高濃度拡散層及びドレイン高濃度拡散層）
７５      酸化膜サイドウォール
７７      Ｎ−拡散層（ソース低濃度拡散層及びドレイン低濃度拡散層）
７９      Ｎ＋拡散層（ソース高濃度拡散層及びドレイン高濃度拡散層）
８１      酸化膜サイドウォール残渣
８３      ポリシリコン膜
８５      電源
８７      負荷
８９      定電圧発生回路
９１      入力端子
９３      基準電圧発生回路
９５      差動増幅回路
９７      出力ドライバ
９９      出力端子
１０１，１０５，１０７    接続点
１０３    定電流源
Ｐｃｈ１，Ｐｃｈ２    ＰｃｈＭＯＳトランジスタ
Ｎｃｈ３，Ｎｃｈ４    差動入力用ＮｃｈＭＯＳトランジスタ
Ｎｃｈ５    Ｎｃｈデプレッション型ＭＯＳトランジスタ
Ｎｃｈ６    Ｎｃｈエンハンスメント型ＭＯＳトランジスタ
Ｒ１，Ｒ２    分割抵抗
【図１】
2005044924.tif 000003
【図２】
2005044924.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005044924.tif 000009
【図８】
2005044924.tif 000010
【図９】
2005044924.tif 000011
【図１０】
2005044924.tif 000012
【図１１】
2005044924.tif 000013
【図１２】
2005044924.tif 000014
【図１３】
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