(57)【要約】【課題】  サブアンプを用いた階層化Ｉ／Ｏ方式の半導体記憶装置において、スタンバイ電流を低減するためにサブアンプのリーク電流を低減する。【解決手段】  半導体記憶装置にコマンドが入力されると、コマンドに応じてサブスレッショルド電流を予め定められた値に低減させる。サブスレッショルド電流の低減が完了後、半導体記憶装置がコマンドに応じた動作を開始する。【選択図】  図３
2005085289.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置において、
階層化Ｉ／Ｏ方式のサブアンプと、
前記サブアンプに入力するサブスレッショルド電流を低減するためのサブスレッショルド電流低減回路とを備え、
前記サブスレッショルド電流低減回路は、当該半導体記憶装置のメモリセルアレイを活性化させるコマンドに応じて、前記サブアンプに入力するサブスレッショルド電流を低減させる
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、更に、
レイテンシを設定する手段と、
前記レイテンシに応じたクロックの経過後に前記半導体記憶装置に入力されたコマンドを実行させる手段とを備え、
前記サブスレッショルド電流低減回路は、前記コマンドの入力に応じて、前記サブアンプに入力するサブスレッショルド電流を低減させ、
前記サブスレッショルド電流の低減の完了後、前記コマンドが実行される
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、前記コマンドは、アクトコマンド、プリチャージコマンド、ライトコマンドを含むことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、更に、
電流供給能力の異なるトランジスタ甲及び乙と、
前記メモリセルアレイの種類に応じて前記トランジスタ甲及び乙のいずれか一方を選択するためのメタルマスクと
を備えることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、更に、前記サブアンプ内のライトバッファ用トランジスタの基板電位を、前記メモリセルアレイの種類に応じて切り替えるメタルマスクを備えることを特徴とする半導体記憶装置。
【請求項６】
請求項４及び５のいずれかに記載の半導体記憶装置において、前記メモリセルアレイの種類は、ＤＤＲ−１及びＤＤＲ−２のいずれかであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置での消費電力の削減に関し、特に、階層化Ｉ／Ｏ方式を採用する半導体記憶装置での消費電力の削減に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置では、大容量化に伴って配線長が長くなり、その結果、読み出し・書き込み速度が低下するという問題がある。この問題に対処する技術として階層化Ｉ／Ｏ方式がある。
【０００３】
階層化Ｉ／Ｏ方式では、メインアンプとセンスアンプとを接続するＩ／Ｏ線の途中にサブアンプを配置し、Ｉ／Ｏ線の電位差を補助的に増幅する。これにより配線長に起因する読み出し・書き込み速度の低下を防ぐことができる。しかし、微細化に伴う低しきい値ＭＯＳトランジスタのリーク電流増大や、大容量化に伴う素子数の増加、特に、階層化に伴うアンプ台数の増加により、スタンバイ電流が増加するという別の問題が生じている。
【０００４】
近年、ＤＲＡＭの大容量化・高速化・低電圧化が加速する一方、ＤＲＡＭの応用範囲がモバイル機器等の新たな領域にも拡大しつつあり、ＤＲＡＭの低消費電力化が強く求められている
こうした要求に応えてスタンバイ電流を抑制する技術のひとつに基板バイアス効果を利用するものがある。これは基板電位をマイナス電位側に深くすることによりリーク電流（サブスレッショルド電流）を減らすものである。しかし、基板電位を深くするとトランジスタのスレッショルド電圧が大きくなり、トランジスタの動作速度が低下するため、高速な動作が要求される場合は向いていない。
【０００５】
スタンバイ電流を抑制する他の技術として、サブスレッショルド電流低減装置（ＳＣＲＣ）を用いるものがある。ＳＣＲＣはトランジスタのオフ状態におけるソース電位を制御することにより、ゲート・ソース間のバイアス電圧を小さくし、サブスレッショルド電流を低減する回路である。ＳＣＲＣによりサブスレッショルド電流を低減する対象となる回路や、ＳＣＲＣの動作を制御する信号及びタイミングについては従来から様々な提案がなされている。
【０００６】
例えば特許文献１に記載の技術によれば、スタンバイ状態からアクティブ状態に移行する際、比較的早い時期に動作を開始する回路にはＳＣＲＣを適用せず、比較的遅い時期に動作を開始する回路に対してスタンバイ状態時にＳＣＲＣを適用している。ＳＣＲＣの活性化／非活性化はスタンバイコマンドにて行っている。この技術によれば、比較的早い時期に動作を開始する回路、例えばサブアンプに対してスタンバイ時にもＳＣＲＣを適用することはできない。
【０００７】
また、特許文献２に記載の技術によれば、アクティブ状態に移行する前に、Ｘデコーダに対してＳＣＲＣを適用している。しかし、同文献第００１２段落に「また、階層電源制御信号ＳＣＲＣは行系動作の活性化に先立って活性化（”Ｈ”レベル）される。」とあるものの、階層電源制御信号ＳＣＲＣをどの信号で「先立って活性化」するのかについては記載されていない。
【特許文献１】特開２０００−３０４４３号公報（第５−６頁）
【特許文献２】特開２０００−１１３６７０号公報（第２３−２４頁）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の状況に鑑みて、本発明が解決しようとする課題は、サブアンプを用いた階層化Ｉ／Ｏ方式において、スタンバイ電流の低減対策として、サブスレッショルド電流低減回路（ＳＣＲＣ）の制御方法を工夫することにより、サブアンプのリーク電流を低減することができるＤＲＡＭなどの半導体記憶装置を提供することにある。
【０００９】
本発明の他の課題は、ＤＤＲ−１／ＤＤＲ−２混載ＤＲＡＭにおいて、それぞれの仕様に応じ、サブアンプのリーク電流低減回路をメタルマスクで切り替えることが可能で、かつアクティブコマンドおよびライトコマンド制御、ＳＣＲＣ部分の切り替え、基板バイアス切り替え、等の組合せにより、リーク電流を低減した半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、サブアンプを有する階層化Ｉ／Ｏ方式を用いたＤＤＲ−２仕様のＤＲＡＭなどにおいて、サブアンプ内ライトバッファであるＮＭＯＳトランジスタに対し、このソースにコマンド制御が可能なサブスレッショルド電流低減回路（ＳＣＲＣ）を設け、そのソース電位を制御することを特徴としている。ここでサブアンプ内ライトバッファは、ローカルＩ／Ｏ線（ＬＩＯ）の電位を高速にローレベルに引き抜くために使用される。
【００１１】
図３に、本発明によるサブアンプのＳＣＲＣ構成を示す。各バンク内にサブアンプ領域を有した階層化Ｉ／Ｏ構成に対し、本発明に従って、ＳＣＲＣ制御回路およびＳＣＲＣを設けている。
【００１２】
このＳＣＲＣは先のサブアンプ内ライトバッファに比べ電流供給能力の小さいＮＭＯＳトランジスタとし、このドレイン端子はバンク内の全サブアンプと接続されている。
【００１３】
一方、ＳＣＲＣ制御回路は、ライトレイテンシ（ＷＬ）情報およびアクトコマンドＡＣＴ／プリチャージコマンドＰＲＥ／ライトコマンドＷＲＩＴにより、ＳＣＲＣをＯＮ／ＯＦＦする制御信号ＮＳＣ１を発生する。
【００１４】
後述の実施例では、ライトレイテンシ（ＷＬ）機能を用いてＳＣＲＣの復帰時間を確保しつつ、アクトコマンドにてＳＣＲＣをオフすることにより、ライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース電位を接地電位に下げることを特徴としている。例えば、ＤＤＲ−２仕様のＤＲＡＭはライトレイテンシ機能を備える。
【００１５】
また、ライトレイテンシＷＬを十分に長く設定することにより、ライトコマンドからサブアンプ起動までの時間を、ＳＣＲＣ復帰時間、即ち、ＳＣＲＣがオフ（ＳＣＲＣ制御信号ＮＳＣ１がハイレベル）になってからＳＣＲＣ電位ＮＳＣ２が接地電位に降下するまでの時間よりも十分に長くすることができる場合には、ライトコマンドにてＳＣＲＣをオフすることを特徴としている。
【００１６】
言い換えれば、本発明は次のようなサブスレッショルド電流制御方法及び半導体記憶装置を提供する。
【００１７】
半導体記憶装置において、階層化Ｉ／Ｏ方式のサブアンプと、サブアンプに入力するサブスレッショルド電流を低減するためのサブスレッショルド電流低減回路とを備え、サブスレッショルド電流低減回路は、当該半導体記憶装置のメモリセルアレイを活性化させるコマンドに応じて、サブアンプに入力するサブスレッショルド電流を低減させることを特徴とする半導体記憶装置を提供する。
【００１８】
更に、レイテンシを設定する手段と、レイテンシに応じたクロックの経過後に半導体記憶装置に入力されたコマンドを実行させる手段とを備えることとしてもよい。この場合、サブスレッショルド電流低減回路は、コマンドが入力されるまで、サブアンプに流れるサブスレッショルド電流を低減させ、ＳＣＲＣの復帰後、コマンドが実行される。
【００１９】
コマンドは、具体的には、アクトコマンド、プリチャージコマンド、ライトコマンドがある。
【００２０】
更に、電流供給能力の異なるトランジスタ甲及び乙と、メモリセルアレイの種類に応じてトランジスタ甲及び乙のいずれか一方を選択するためのメタルマスクとを備えることとしてもよい。このようにすれば、メモリセルアレイの種類に応じてサブアンプのリーク電流低減回路をメタルマスクで切り替えることが可能となる。
【００２１】
更に、サブアンプ内のライトバッファ用トランジスタの基板電位を、メモリセルアレイの種類に応じて切り替えるメタルマスクを備えることとしてもよい。これにより、メモリセルアレイの種類に応じて基板バイアス効果を併用するか否かを選択することができる。
【００２２】
上述のメモリセルアレイの種類は、具体的には、ＤＤＲ−１及びＤＤＲ−２のいずれかであることが考えられる。
【発明の効果】
【００２３】
このＳＣＲＣ制御信号はスタンバイ時には、ＳＣＲＣであるＮＭＯＳトランジスタのソース電位を制御してゲート・ソース間電位を小さくすることにより、サブアンプ回路ライトバッファのサブスレッショルド電流を低減することができる。
【００２４】
この結果、サブアンプを有する階層化Ｉ／Ｏ方式において、パワーダウンおよびセルフリフレッシュ期間中のスタンバイ電流を削減することが可能となり、高速化と同時に低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００２５】
本発明ではサブアンプのライトバッファに対してＳＣＲＣを適用する。従来、ＳＣＲＣはサブアンプに対しては適用されていない。本発明でサブアンプのライトバッファにＳＣＲＣを適用するのは、サブアンプに用いられているライトバッファ用トランジスタが大きいこと、及び、サブアンプの数が多いことの両方から、サブアンプでのリーク電流を低減させると半導体記憶装置全体でのスタンバイ電流を効果的に抑制することができるためである。
【００２６】
サブアンプにリーク電流が流れるのは次の理由による。サブアンプにおいて、非選択時には相補のローカルＩ／Ｏ線はプリチャージ状態であり、ハイレベルに保持されている。ここで、例えば図３のライトバッファのトランジスタＴＮ６、ＴＮ７のドレインはハイレベル、ソースは接地電位とすると、ゲートはローレベルであるが、大きな電流供給能力を有するトランジスタＴＮ６、ＴＮ７にはサブスレッショルド電流が流れ、リーク電流となる。
【００２７】
この状態でＳＣＲＣを動作させ、ＳＣＲＣのトランジスタＴＮ８をオフさせてトランジスタＴＮ６、ＴＮ７のソースであるＮＳＣ２を接地電位から切り離すと、切り離されたソース電位はトランジスタＴＮ６、ＴＮ７のサブスレッショルド電流により徐々に高くなり、サブスレッショルド電流は流れなくなる。このため、ＳＣＲＣを採用するとリーク電流を減少させることができる。
【実施例１】
【００２８】
本実施例は、ライトコマンドによりＳＣＲＣの動作を制御し、サブアンプ内のライトバッファにＳＣＲＣを適用する。
【００２９】
図１を参照して本実施例に係る半導体記憶装置の構成の概略を説明する。この半導体記憶装置にあてはまるものとしては具体的には例えば１ＧビットのＤＤＲ−２  ＳＤＲＡＭがある。半導体記憶装置は、複数のメモリセルからなるメモリセルアレイＭＣＡと、このメモリセルアレイＭＣＡのアドレスを指定するためのアドレスバッファ（ロウアドレスバッファＲＡＢ及びカラムアドレスバッファＣＡＢ）、ロウデコーダＲＤＥ、カラムデコーダＣＤＥ、ロウドライバＲＤＲ、およびカラムドライバＣＤＲと、データの読み出し／書き込みを行うためのセンスアンプＳＡ、メインアンプＭＡ、出力バッファＤＯＢおよび入力バッファＤＩＢと、各制御信号が入力される入力バッファを有し、内部制御信号を生成する主制御回路と、内部電圧発生回路ＶＧなどの周知の構成からなる。これらが周知の半導体製造技術によって１個の半導体チップ上に形成されて構成されているが、アドレスバッファからＳＣＲＣ制御回路にバンクアドレスＢＡが入力されている点に注意されたい。本発明では、コマンド及びバンクアドレスにより選択バンクのＳＣＲＣを制御する。また、非選択バンクにおいてはＳＣＲＣをＯＮすることによりリーク電流を抑制する。
【００３０】
このＤＲＡＭには、外部からアドレス信号Ａｉが入力され、ロウアドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢによりロウアドレス信号、カラムアドレス信号が生成されて、それぞれロウデコーダＲＤＥおよびロウドライバＲＤＲ、カラムデコーダＣＤＥおよびカラムドライバＣＤＲを介してメモリセルアレイＭＣＡ内の任意のメモリセルが選択される。
【００３１】
読み出し動作時には、センスアンプＳＡ、階層化Ｉ／Ｏ線ＬＩＯ、ＭＩＯ、サブアンプ、メインアンプＭＡを介して、リードライトバスＲＷＢＳ上にデータが送られ、最後に出力バッファＤＯＢから出力データＤｏｕｔが出力される。書き込み動作時には、入力データＤｉｎが入力バッファＤＩＢから入力される。
【００３２】
ここで階層化Ｉ／Ｏ構成とは、ローカルＩ／ＯバスＬＩＯ、メインＩ／ＯバスＭＩＯ、およびサブアンプから成り、複数のセンスアンプとメインアンプとを接続するＩ／Ｏ線の途中にサブアンプを配置し、Ｉ／Ｏ線の電位差を補助的に増幅させることで、Ｉ／Ｏ線の長大化に伴う読み出し・書き込み速度の低下を防止することを目的としている。図２に示すチップレイアウトの例では、バンク中央部にサブアンプ領域を設け、ローカルＩ／ＯバスＬＩＯ、メインＩ／ＯバスＭＩＯはメモリセルアレイ上アルミ配線を利用している。
【００３３】
さらに、ＤＲＡＭの制御信号として、外部からロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどがそれぞれのバッファを介して入力され、これらの制御信号に基づいて内部制御信号が生成され、この内部制御信号により内部回路の動作が制御される。また、内部電源系統は、外部から外部電源電位ＶＤＤ、接地電位ＶＳＳが入力され、内部電圧発生回路ＶＧにより、基板電位、昇圧電源電位、降圧電源電位などの各種内部電圧レベルが発生され、それぞれメモリセルアレイＭＣＡおよびその周辺回路などの内部回路に供給される。
【００３４】
特に、ＤＤＲ−２仕様に基づくライトレイテンシ機能に加え、Ｉ／Ｏ線の電位差を補助的に増幅させるためのサブアンプを有した階層化Ｉ／Ｏ方式が用いられ、このサブアンプ内ライトバッファのソース電位制御が工夫されている。
【００３５】
図３を参照して、本実施例の半導体記憶装置について更に詳しく説明する。まず、以下では、サブアンプをその機能から大きく次の５つの領域に分けて説明する。即ち、リードアンプ部、ライトバッファ部、選択ＬＩＯプリチャージ部、ＬＩＯスイッチ部、非選択ＬＩＯプリチャージ部とする。
【００３６】
リードアンプ部は、データ読み出し時に、相補ローカルＩ／Ｏ線ＬＩＯＴ及びＬＩＯＢの信号を増幅し、相補メインＩ／Ｏ線ＭＩＯＴ及びＭＩＯＢに伝達する。リードアンプ部は相補メインＩ／Ｏ線ＭＩＯＴ、ＭＩＯＢに接続される一対のＮＭＯＳトランジスタＴＮ１、ＴＮ２と、π型ＮＭＯＳアンプＴＮ３、ＴＮ４、ＴＮ５より構成され、トランジスタＴＮ１、ＴＮ２のゲートがサブアンプ回路内の相補ローカルＩ／Ｏ線ＬＩＯＴ、ＬＩＯＢに接続される。一方トランジスタＴＮ３、ＴＮ４、ＴＮ５のゲートはリードアンプ活性化信号ＤＩＯＲＥＳＡＴに接続される。
【００３７】
ライトバッファ部はメモリセルへのデータ書き込み時に相補メインＩ／Ｏ線からのデータを相補ローカルＩ／Ｏ線に伝達する。ライトバッファ部は、相補メインＩ／Ｏ線およびライトバッファ活性化信号ＤＩＯＷＥＢに接続される一対のＮＯＲ回路ＮＯＲ１、ＮＯＲ２と一対のインバータ回路ＩＮＶ１、ＩＮＶ２、さらに、これらの出力ノードがゲートに接続された一対のＮＭＯＳトランジスタＴＮ６、ＴＮ７と一対のＰＭＯＳトランジスタＴＰ１、ＴＰ２から構成される。ＮＭＯＳトランジスタＴＮ６、ＴＮ７とＰＭＯＳトランジスタＴＰ１、ＴＰ２のドレインはサブアンプ回路内の相補ローカルＩ／Ｏ線ＬＩＯＴ、ＬＩＯＢに接続される。
【００３８】
ここでＮＭＯＳトランジスタＴＮ６、ＴＮ７のソースは、同一Ｂａｎｋ内では、共通ノード、即ちＳＣＲＣ電位ＮＳＣ２に接続され、各バンクに一台ずつ配置されたＳＣＲＣであるＮＭＯＳトランジスタＴＮ８のドレインと接続される。ＰＭＯＳトランジスタＴＰ１及びＴＰ２のソースは電源電位ＶＤＤに接続されている。
【００３９】
選択ＬＩＯプリチャージ部は、相補ローカルＩ／Ｏ線のそれぞれをプリチャージする。選択ＬＩＯプリチャージ部は、一対のＰＭＯＳトランジスタＴＰ３、ＴＰ４と一対のＰＭＯＳトランジスタＴＰ５、ＴＰ６より構成され、ゲートはローカルＩ／Ｏ（ＬＩＯ）イコライズ信号ＤＬＩＯＥＱＢに接続される。ＰＭＯＳトランジスタＴＰ３、ＴＰ４のドレインはサブアンプ回路内の相補ローカルＩ／Ｏ線ＬＩＯＴ、ＬＩＯＢに接続され、ソースは電源電位ＶＤＤに接続される。一方ＰＭＯＳトランジスタＴＰ５、ＴＰ６のソース・ドレインはサブアンプ回路外の相補ローカルＩ／Ｏ線ＬＩＯＵＴ、ＬＩＯＵＢ、およびＬＩＯＬＴ、ＬＩＯＬＢに接続される。
【００４０】
ＬＩＯスイッチ部は、二対の相補ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢ並びにＬＩＯＬＴ及びＬＩＯＬＢのうちの一対を選択し、相補ローカルＩ／Ｏ線ＬＩＯＴ及びＬＩＯＢに接続する。ＬＩＯスイッチ部は、二対のＮＭＯＳトランジスタＴＮＫ１、ＴＮＫ２、ＴＮＫ３、ＴＮＫ４より構成され、そのゲートはビット線イコライズ信号ＡＢＬＥＱＬＴ、ＡＢＬＥＱＵＴに接続される。ＴＮＫ１のソースは相補ローカルＩ／Ｏ線ＬＩＯＴに接続され、ドレインは相補ローカルＩ／Ｏ線ＬＩＯＵＴに接続される。ＴＮＫ２のソースは相補ローカルＩ／Ｏ線ＬＩＯＢに接続され、ドレインは相補ローカルＩ／Ｏ線ＬＩＯＵＢに接続される。ＴＮＫ３のソースは相補ローカルＩ／Ｏ線ＬＩＯＴに接続され、ドレインは相補ローカルＩ／Ｏ線ＬＩＯＬＴに接続される。ＴＮＫ４のソースは相補ローカルＩ／Ｏ線ＬＩＯＢに接続され、ドレインは相補ローカルＩ／Ｏ線ＬＩＯＬＢに接続される。
【００４１】
非選択ＬＩＯプリチャージ部は、ＬＩＯスイッチ部で非選択とされた相補ローカルＩ／Ｏ線をプリチャージする。非選択ＬＩＯプリチャージ部は、３個のＮＭＯＳトランジスタで構成される二対の回路から成り、それぞれＴＮＫ５、ＴＮＫ６、ＴＮＫ７、およびＴＮＫ８、ＴＮＫ９、ＴＮＫ１０とする。ＴＮＫ５及びＴＮＫ６のゲートはビット線イコライズ信号ＡＢＬＥＱＵＴに接続され、ソースは相補ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢに接続され、ドレインは内部発生電源電位ＶＢＬＲに接続される。ＴＮＫ７のゲートはビット線イコライズ信号ＡＢＬＥＱＵＴに接続され、ソース及びドレインは相補ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢに接続される。同様に、ＴＮＫ８及びＴＮＫ９のゲートはビット線イコライズ信号ＡＢＬＥＱＬＴに接続され、ソースは相補ローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢに接続され、ドレインは内部発生電源電位ＶＢＬＲに接続される。ＴＮＫ７のゲートはビット線イコライズ信号ＡＢＬＥＱＬＴに接続され、ソース及びドレインは相補ローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢに接続される。
【００４２】
ＳＣＲＣ制御回路は、ライトレイテンシＷＬ、アクトコマンドＡＣＴ／プリチャージコマンドＰＲＥ／ライトコマンドＷＲＩＴ、制御信号ＮＳＣ３、バンクアドレスＢＡを入力信号とし、ＳＣＲＣをＯＮ／ＯＦＦするＳＣＲＣ制御信号ＮＳＣ１を出力し、これがＮＭＯＳトランジスタＴＮ８のゲートに接続される。ＥＭＲＳによりライトレイテンシが決まり、これを受けてＳＣＲＣをライトコマンドにて制御するか、ＡＣＴ／ＰＲＥコマンドにて制御するかの切り替えを行う。バンクアドレス信号によりバンクが選択され、選択されたバンクでは上述のコマンドにてＳＣＲＣのオン／オフが制御される。他方、非選択バンクにおいては、ＳＣＲＣはオン状態になる。ＳＣＲＣ制御回路の詳細な構成は省略する。
【００４３】
次に、ＳＣＲＣをライトコマンドにて制御する場合のＳＣＲＣ動作について図４を参照して以下に説明する。
【００４４】
ＤＤＲ−２仕様のＤＲＡＭでは、コマンドバス有効利用の目的から、Ｐｏｓｔｅｄ  ＣＡＳ機能によってＡＬ（Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）で規定されるクロックサイクル分だけライトコマンドＷＲＩＴ、リードコマンドＲＥＡＤを早く受け付けることができる。ライトレイテンシＷＬ、リードレイテンシＲＬ、アディティブレイテンシＡＬおよびＣＡＳレイテンシＣＬの関係は、ＷＬ＝ＲＬ−１＝ＡＬ＋ＣＬ−１と決められている。
【００４５】
例えば図４のタイミング図ではＷＬ＝５であり、ライトコマンドＷＲＩＴからライトレイテンシＷＬを利用してＢａｎｋ０のＳＣＲＣを制御する場合の動作を表している。あらかじめＭｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ（ＭＲＳ）およびＥｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ（ＥＭＲＳ）動作によってライトレイテンシＷＬ＝５を規定する。
【００４６】
この状態において、アクトコマンドＡＣＴとアドレスが入力されると、ビット線イコライズ信号ＡＢＬＥＱＵＴがローレベルとなる（矢印Ａ１）。
【００４７】
これに応じてトランジスタＴＮＫ３及びＴＮＫ４がオフになる一方、ＴＮＫ１及びＴＮＫ２についてはオンのままとなるので、ローカルＩ／Ｏ線ＬＩＯＴ及びＬＩＯＢは、ローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢを切り離す一方、ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢとは接続された状態となる。その結果、ＬＩＯスイッチ部は、ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢを選択してＬＩＯＴ及びＬＩＯＢに接続したことになる。
【００４８】
ＬＩＯスイッチ部が非選択としたローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢは、トランジスタＴＮＫ８及びＴＮＫ９を介して内部発生電源電位ＶＢＬＲによりプリチャージされる。
【００４９】
ＬＩＯスイッチ部が選択したローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢは、ＬＩＯイコライズ信号ＤＬＩＯＥＱＢがローレベルになると、外部電源電位ＶＤＤにプリチャージされる（矢印Ａ２、Ａ３）。
【００５０】
続いてＰｏｓｔｅｄ  ＣＡＳで送られたライトコマンドＷＲＩＴが入力されると、内部クロックに同期したタイミングで内部制御信号ＷＬ、ＡＣＴ、ＷＲＩＴが図３に示すＳＣＲＣ制御回路に送られ、これらの制御信号に基づいてＳＣＲＣ制御信号ＮＳＣ１がハイレベルとなり（矢印Ａ４）、ＳＣＲＣをＯＦＦとし、ＳＣＲＣのトランジスタＴＮ８はオン状態となり、ライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース電位を接地電位にする。ＳＣＲＣが各サブアンプ内ライトバッファのソース電位を引き抜き、出力ノードＮＳＣ２が接地電位に達するまでの時間を復帰時間ｔ１とすると、ライトコマンドＷＲＩＴから時間ｔ１後にＳＣＲＣの復帰が完了する。
【００５１】
またライトレイテンシＷＬに応じたクロック数の経過後にバーストライト（Ｂｕｒｓｔ  Ｗｒｉｔｅ）が開始され、データストローブ信号ＤＱＳにより入力データＤＱをラッチする。続いてライトバッファ活性化信号ＤＩＯＷＥＢがローレベルとなり、またＬＩＯイコライズ信号ＤＬＩＯＥＱＢがハイレベルとなり、ライトバッファ部がアクティブ状態になる。
【００５２】
本実施例の特徴は、ＤＤＲ−２仕様のＤＲＡＭにおいてＰｏｓｔｅｄ  ＣＡＳ機能をＳＣＲＣ制御に適用することであり、このようにライトコマンドＷＲＩＴからサブアンプが起動するまでの時間をｔ２とすれば、ＳＣＲＣの復帰時間ｔ１以上の十分な時間を確保できることにある。
【００５３】
次に入力データＤＱが、メインアンプＭＡを経由して相補メインＩ／Ｏ線ＭＩＯＴ／ＭＩＯＢに送られ、サブアンプに到達する。ここでサブアンプ内ライトバッファが、データがハイレベルまたはローレベルのどちらであるかに応じて、相補ローカルＩ／Ｏ線ＬＩＯＴ／ＬＩＯＢ及びＬＩＯＵＴ／ＬＩＯＵＢの電位を引き抜き、センスアンプＳＡにライトデータを伝送する。
【００５４】
ライト動作が完了すると、ライトバッファ活性化信号ＤＩＯＷＥＢがハイレベル、ＬＩＯイコライズ信号ＤＬＩＯＥＱＢがローレベルとなり、サブアンプがスタンバイ状態になる。これを待ってＳＣＲＣ制御回路の出力ノードＮＳＣ１をローレベルにする（矢印Ａ６）とＳＣＲＣがＯＮされるので、トランジスタＴＮ８はオフ状態で、ソース節点ＮＳＣ２は接地電位から切り離され、スタンバイ期間中のサブスレッショルド電流を抑制することができる。ここでＳＣＲＣのＯＮは、例えばライトコマンドＷＲＩＴから内部クロックカウンタで作られるＳＣＲＣリセット信号ＮＳＣ３（矢印Ａ５）などをＳＣＲＣ制御回路に入力しておけば、ライト動作完了後のタイミングで行うことが可能である。
【００５５】
このように、ライトレイテンシＷＬが大きい場合には、ＳＣＲＣをライトコマンドにて制御する。これに対して、ライトレイテンシＷＬが小さい場合には、次に説明するように、アクトコマンドＡＣＴおよびプリチャージコマンドＰＲＥによってＳＣＲＣを制御する。
【００５６】
図５のタイミング図では、ＭＲＳ及びＥＭＲＳ動作によってあらかじめライトレイテンシＷＬ＝２を規定してあるものとする。
【００５７】
この状態において、アクトコマンドＡＣＴとアドレスが入力されると、ビット線イコライズ信号ＡＢＬＥＱＵＴがローレベルとなる（矢印Ａ１１）。
【００５８】
これに応じてトランジスタＴＮＫ３及びＴＮＫ４がオフになる一方、ＴＮＫ１及びＴＮＫ２についてはオンのままなので、ローカルＩ／Ｏ線ＬＩＯＴ及びＬＩＯＢは、ローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢを切り離す一方、ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢとは接続された状態となる。その結果、ＬＩＯスイッチ部は、ローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢを選択してＬＩＯＴ及びＬＩＯＢに接続したことになる。
【００５９】
ＬＩＯスイッチ部が非選択としたローカルＩ／Ｏ線ＬＩＯＬＴ及びＬＩＯＬＢは、トランジスタＴＮＫ８及びＴＮＫ９を介して内部発生電源電位ＶＢＬＲによりプリチャージされた状態を保つ。
【００６０】
ＬＩＯスイッチ部が選択したローカルＩ／Ｏ線ＬＩＯＵＴ及びＬＩＯＵＢは、ＬＩＯイコライズ信号ＤＬＩＯＥＱＢがローレベルになると、外部電源電位ＶＤＤにプリチャージされる（矢印Ａ１２、Ａ１３）。
【００６１】
ここまでは図４の動作と同様であるが、図５の動作ではライトコマンドＷＲＩＴに応じてＳＣＲＣ制御信号ＮＳＣ１がハイレベルになったのに対して、図５の動作ではアクトコマンドＡＣＴに応じてこれが行われる。即ち、アクトコマンドＡＣＴが入力されると、内部クロックに同期したタイミングで内部制御信号ＷＬ、ＡＣＴ、ＷＲＩＴが図３に示すＳＣＲＣ制御回路に送られ、これらの制御信号に基づいてＳＣＲＣ制御信号ＮＳＣ１がハイレベルとなる（矢印Ａ１４）。
【００６２】
ＳＣＲＣ制御信号ＮＳＣ１の変化に応じてＳＣＲＣはＯＦＦとなる。つまり、ＳＣＲＣのトランジスタＴＮ８はオンになり、ライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース電位を接地電位にする。ＳＣＲＣがライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース電位を引き抜き、出力ノードＮＳＣ２が十分ローレベルに達するまでの時間を復帰時間ｔ１とすると、アクトコマンドＡＣＴから時間ｔ１後にＳＣＲＣの復帰が完了する。
【００６３】
また、ライトレイテンシＷＬ＝２と設定したので、ライトコマンドＷＲＩＴから２クロック後にバーストライトが開始され、データストローブ信号ＤＱＳにより入力データＤＱをラッチする。続いてライトバッファ活性化信号ＤＩＯＷＥＢがローレベルとなり、またＬＩＯイ
コライズ信号ＤＬＩＯＥＱＢがハイレベルとなり、ライトバッファ部がアクティブ状態になる。アクトコマンドＡＣＴの入力時点からライトバッファ部がアクティブになる時点までの所要時間をｔ２とすると、出力ノードＮＳＣ２は、時間ｔ２が経過する前に、完全に接地電位に復帰している必要がある。
【００６４】
前述の図４の動作と比較して、図５の動作ではライトレイテンシＷＬが短いが、ライトコマンドＷＲＩＴに先行するアクトコマンドＡＣＴをＳＣＲＣ制御に適用することで、ＳＣＲＣの復帰時間ｔ１に対して十分に長い時間ｔ２を確保することができる。
【００６５】
次に入力データＤＱが、メインアンプＭＡを経由して相補メインＩ／Ｏ線ＭＩＯＴ／ＭＩＯＢに送られ、サブアンプに到達する。ここで、データがハイレベル及びローレベルのいずれであるかに応じて、サブアンプ内ライトバッファが相補ローカルＩ／Ｏ線ＬＩＯＴ／ＬＩＯＢ及びＬＩＯＵＴ／ＬＩＯＵＢの電位を引き抜き、センスアンプＳＡにライトデータを伝送する。
【００６６】
ライト動作が完了するとプリチャージコマンドＰＲＥが入力される。プリチャージコマンドＰＲＥに応じてＳＣＲＣ制御回路はＳＣＲＣ制御信号ＮＳＣ１をローレベルにして（矢印Ａ１５）ＳＣＲＣをオンとする。即ち、トランジスタＴＮ８はオフ状態になり、ライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース節点であるＮＳＣ２は接地電位から切り離される。
【００６７】
また、プリチャージコマンドＰＲＥに応じて、ビット線イコライズ信号ＡＢＬＥＱＵＴがハイレベルとなる（矢印Ａ１６）。ビット線イコライズ信号ＡＢＬＥＱＵＴがハイレベルとなるのに応じて、トランジスタＴＮＫ３及びＴＮＫ４はオンになる。ここでＬＩＯイコライズ信号ＤＬＩＯＥＱＢがハイレベルになる（矢印Ａ１７）と、ローカルＩ／Ｏ線ＬＩＯＴ／ＬＩＯＢは内部発生電源電位ＶＢＬＲによりプリチャージされる（矢印Ａ１８）。
【００６８】
従ってサブアンプがスタンバイの時にはＳＣＲＣをＯＮし、ライトバッファからのサブスレッショルド電流を抑制する。アクティブ時にはＳＣＲＣをＯＦＦし、ライトバッファのソース電位を接地電位ＶＳＳに引き抜き、サブアンプを活性化する。
【００６９】
このように、本発明は、このＳＣＲＣのＯＮ／ＯＦＦを、内部クロックに同期したタイミングでコマンド制御により行ない、スタンバイ電流の削減を可能とするものである。
【００７０】
また、本発明のＳＣＲＣ制御では、ライトレイテンシＷＬが大きい場合、ライトコマンドにて制御する一方、ライトレイテンシＷＬが小さい場合、アクトコマンドＡＣＴ及びプリチャージコマンドＰＲＥによって制御を行う。つまり、ＳＣＲＣ制御回路に入力されているライトレイテンシＷＬの数値に応じてＳＣＲＣの制御信号を切り替えることにより、ＳＣＲＣを制御する。
【００７１】
このように、レイテンシとしてＳＣＲＣの復帰を見込んだ時間を設定すれば、アクトコマンド、ライトコマンドからのＳＣＲＣ制御が可能となり、アクティブ・スタンバイ時のサブアンプのリーク電流についても低減することができる。尚、セルフリフレッシュ時のＣＫＥ信号によってのみＳＣＲＣを制御する従来の技術では、アクティブ・スタンバイ時のサブアンプのリーク電流を低減することはできないことに注意されたい。
【実施例２】
【００７２】
本発明の第２の実施例について図６を参照して説明する。その基本的構成は実施例１と同様であるが、ＤＤＲ−１／ＤＤＲ−２混載ＤＲＡＭにおいて、ＤＤＲ−１仕様に適したＳＣＲＣ構成をさらに工夫している。
【００７３】
ＤＤＲ−１ではライトレイテンシＷＬはＷＬ＝１に固定されていて、実施例１のように、ライトレイテンシを長く設定することによって、ライトバッファ部のトランジスタＴＮ６及びＴＮ７のソース電位を接地電位に復帰させるための時間を確保することができない。よって、ソース電位を早く接地電位に復帰させる必要がある。
【００７４】
このため、本実施例では、ＤＤＲ−１仕様のＤＲＡＭに対応する場合には、ＤＤＲ−２仕様のＤＲＡＭに対応する場合と比較して、より大きな電流供給能力を有するトランジスタ、具体的にはより大きなゲート幅を有するトランジスタにてＳＣＲＣ動作を行わせる。
【００７５】
一方、ＤＤＲ−１の基本クロック周波数はＤＤＲ−２に比べて低いので、ＤＤＲ−１のみに対応する場合、ＴＮ６及びＴＮ７に要求される電流供給能力は、ＤＤＲ−２のみに対応する場合と比較して小さくてよい。
【００７６】
このため、本実施例では、ＤＤＲ−１仕様のＤＲＡＭに対応する場合には、トランジスタＴＮ６及びＴＮ７の基板バイアス電位を深い負電位とすることにより、スレッシュホールド電圧を大きく設定する。
【００７７】
即ち、実施例２では次のようなＤＤＲ−１／ＤＤＲ−２切替スイッチ付きＳＣＲＣと、基板バイアス切替スイッチを設けている。
【００７８】
ＤＤＲ−１／ＤＤＲ−２切替スイッチ付きＳＣＲＣは電流供給能力の異なる二つのＮＭＯＳトランジスタＴＮ８、ＴＮ９およびメタルマスクＳＷ１、ＳＷ２からなり、ＤＤＲ−２とＤＤＲ−１の場合で切り替え可能である。
【００７９】
ＤＤＲ−１の場合はメタルマスクＳＷ１及びＳＷ２の両方でトランジスタＴＮ９を選択する。ＤＤＲ−２の場合はメタルマスクＳＷ１及びＳＷ２の両方でトランジスタＴＮ８を選択する。
【００８０】
ここでトランジスタＴＮ８及びＴＮ９のゲート幅をそれぞれＷ１及びＷ２とするとＷ１＜Ｗ２であり、例えばＷ２はＷ１の２倍とする。ＤＤＲ−２の時はＴＮ８が接続され、ＤＤＲ−１の時はＴＮ９が接続される。サブアンプ内のライトバッファ部では、ＮＭＯＳトランジスタＴＮ６及びＴＮ７のソース側がノードＮＳＣ２に接続される。
【００８１】
すなわち、ＤＤＲ−１用にはサイズの大きいトランジスタを用いることになる。サイズの小さなトランジスタを用いた場合と比較すると、サイズの大きいトランジスタを用いた場合では、トランジスタＴＮ６及びＴＮ７のソース電位がグランドに抜けやすくなり、復帰時間を短縮することができる。
【００８２】
但し、ＳＣＲＣのトランジスタのゲート幅を大きくすると、ライトバッファ部のトランジスタＴＮ６及びＴＮ７でのリーク電流が大きくなる。このリーク電流増加分を相殺し、更にリーク電流を削減するため、トランジスタＴＮ６及びＴＮ７の基板電位を、基板バイアス切替スイッチＳＷ３により、ＤＤＲ−２の時にはＶＢＢ２、ＤＤＲ−１の時にはＶＢＢ１となるようにメタルマスクで切り替える。ＶＢＢ２＞ＶＢＢ１である。例えばＶＢＢ２＝０．０Ｖ、ＶＢＢ１＝−０．５Ｖとする。
【００８３】
トランジスタＴＮ６及びＴＮ７の基板電位を下げると、基板バイアス効果によりリーク電流を削減する一方、トランジスタＴＮ６及びＴＮ７の動作速度が低下するが、ＤＤＲ−１はＤＤＲ−２に比べると高速性は要求されないので問題にならない。
【００８４】
図７を参照してＤＤＲ−１仕様の場合のトランジスタのドレイン電流とゲート・ソース間電圧Ｖｇｓの関係を定性的に説明する。ＤＤＲ−１／ＤＤＲ−２切替スイッチ付きＳＣＲＣのＳＷ１及びＳＷ２での切替により、トランジスタＴＮ９を選択する。これにより、トランジスタＴＮ９によるＳＣＲＣ効果が得られる（矢印Ｂ１）。また、基板バイアス切替スイッチＳＷ３にて接地電圧をＶＢＢ１とする。これにより、基板バイアス効果によるリーク電流の削減効果（矢印Ｂ２）が得られる。全体としては、矢印Ｂ１と矢印Ｂ２の縦軸方向成分の和（矢印Ｂ３）のリーク電流削減効果が得られる。
【００８５】
ＤＤＲ−２仕様のＤＲＡＭをメモリセルアレイとした場合は、ＤＤＲ−１／ＤＤＲ−２切替スイッチ付きＳＣＲＣのＳＷ１及びＳＷ２にてトランジスタＴＮ８を選択すると共に、基板バイアス切替スイッチＳＷ３にてＶＢＢ２を選択する。この場合の動作については実施例１と同様であるので説明を省略する。
【００８６】
このように、本実施例によれば、メタルマスクによる簡単な切替により、ＤＤＲ−１及びＤＤＲ−２のどちらであってもリーク電流を削減することができる。
【００８７】
例えばＤＤＲ−１／ＤＤＲ−２混載ＤＲＡＭにおいて、アクトコマンドＡＣＴおよびプリチャージコマンドＰＲＥからＳＣＲＣを制御すると、パワーダウン時のスタンバイ電流ＩＤＤ２Ｐ、非パワーダウン時のスタンバイ電流ＩＤＤ２Ｎおよびセルフリフレッシュ電流ＩＤＤ６の待機電流が削減できる。さらに基板バイアス効果によりパワーダウン時のアクティブ・スタンバイ電流ＩＤＤ３Ｐ、非パワーダウン時のアクティブ・スタンバイ電流ＩＤＤ３Ｎの削減も期待できる。
【産業上の利用可能性】
【００８８】
表１に本発明によるＳＣＲＣ制御方法の一例をまとめる。例えばサブアンプ全体では、ライトバッファ部のトランジスタＴＮ６及びＴＮ７でのリーク電流を、５．５（ｎＡ／ｕｍ）×１６０００（ｕｍ）×８（Ｂａｎｋ）＝０．７０ｍＡ削減できると見積もられる。
【００８９】
本発明および実施例から得られる効果について図７を参照して簡単に説明する。表中、ＩＤＤ２Ｐはパワーダウン時のスタンバイ電流（Ｓｔａｎｄｂｙ  ｃｕｒｒｅｎｔ  ｉｎ  ｐｏｗｅｒ  ｄｏｗｎ）、ＩＤＤ２Ｎは非パワーダウン時のスタンバイ電流（Ｓｔａｎｄｂｙ  ｃｕｒｒｅｎｔ  ｉｎ  ｎｏｎ  ｐｏｗｅｒ  ｄｏｗｎ）、ＩＤＤ３Ｐはパワーダウン時のアクティブ・スタンバイ電流（Ａｃｔｉｖｅ  ｓｔａｎｄｂｙ  ｃｕｒｒｅｎｔ  ｉｎ  ｐｏｗｅｒ  ｄｏｗｎ）、ＩＤＤ３Ｎは非パワーダウン時のアクティブ・スタンバイ電流（Ａｃｔｉｖｅ  ｓｔａｎｄｂｙ  ｃｕｒｒｅｎｔ  ｉｎ  ｎｏｎ  ｐｏｗｅｒ  ｄｏｗｎ）、ＩＤＤ６はセルフリフレッシュ電流（Ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｃｕｒｒｅｎｔ）である。
【表１】
2005085289.tif 000003
（１）ＤＤＲ−２仕様（ライトレイテンシＷＬ＝４〜６）の場合、ＷＬが大きく、［ライトコマンド〜サブアンプ起動］＞［ＳＣＲＣ復帰時間］となるのでライトコマンドからＳＣＲＣセットが可能である。逆にＳＣＲＣリセットは、ライトコマンドから内部クロックカウンタで作られるＳＣＲＣリセット信号ＮＳＣ３により、ライト動作完了後に行なわれる。これによりＩＤＤ２Ｐ、ＩＤＤ２Ｎ、ＩＤＤ６に加えＩＤＤ３Ｐ、ＩＤＤ３Ｎの待機電流が削減できる（実施例１）。
【００９０】
（２）ＤＤＲ−２仕様（ライトレイテンシＷＬ＝２〜３）の場合、［ＡＣＴコマンド〜サブアンプ起動］＞［ＳＣＲＣ復帰時間］となるのでＡＣＴコマンドからＳＣＲＣセットが可能である。逆にＳＣＲＣリセットは、ＰＲＥコマンドから内部クロックに同期したタイミングで行なう。従ってＩＤＤ２Ｐ、ＩＤＤ２ＮおよびＩＤＤ６の待機電流が削減できる（実施例１）。
【００９１】
（３）ＤＤＲ−１仕様の場合、（ＡＣＴコマンド〜サブアンプ起動）が短いため、メタルマスク切り替えにより、復帰時間が速く、定数の大きいＳＣＲＣを使用する。同時にサブアンプ基板電位を下げ、基板バイアス効果を併用することで、ＤＤＲ−１仕様においてもリーク電流を低減できる。
【００９２】
例えばＤＤＲ−１／ＤＤＲ−２混載ＤＲＡＭにおいて、メタルマスク切り替えでＳＣＲＣトランジスタサイズを２倍、サブアンプ基板電位をＶＢＢ＝−０．５Ｖとし、アクトコマンドＡＣＴおよびプリチャージコマンドＰＲＥからＳＣＲＣを制御すると、ＩＤＤ２Ｐ、ＩＤＤ２ＮおよびＩＤＤ６の待機電流が削減できる。さらに基板バイアス効果によりＩＤＤ３Ｐ、ＩＤＤ３Ｎの削減も期待できる（実施例２）。
【００９３】
以上、本発明を実施例に基づいて説明したが、本発明はこれに限定されるものではなく、当業者の通常の知識の範囲内でその変更や改良が可能であることは勿論である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１の機能ブロック図である。
【図２】本発明の実施例１のチップレイアウトの例を説明する図である。
【図３】本発明の実施例１におけるサブアンプとその周辺回路を示す回路図である。
【図４】本発明の実施例１におけるサブアンプのＳＣＲＣ動作について説明するためのタイミング図である。
【図５】本発明の実施例１でライトレイテンシＷＬが小さい場合のＳＣＲＣ動作について説明するためのタイミング図である。
【図６】本発明の実施例２におけるサブアンプとその周辺回路を示す回路図である。
【図７】本発明によるリーク電流の削減量を説明するためのグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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