(57)【要約】【課題】ＪＰＥＧ２０００符号化方式の画像符号化装置等を構成する場合に用いるＭＱ−ＣＯＤＥＲ方式の算術符号化演算器に関し、オージェンドＡの演算を連続的に行い、算術符号化演算の高速化を図る。【解決手段】第１演算手段４７は、コンテクストＣＸ、シンボルＤを入力してオージェンドＡを演算すると共に、データＱe、ＢＳ、Ｓelを出力し、記憶手段４８は第１演算手段４７が出力するデータＱe、ＢＳ、Ｓelを記憶し、第２演算手段４９は記憶手段４８が記憶するデータＱe、ＢＳ、Ｓelを入力して符号Ｃ及びバイトデータＢを演算する。第１演算手段４７は、２個のＡ演算部５１、５２を有し、コンテクストＣＸ（２ｍ）及びシンボルＤ（２ｍ）の組と、コンテクストＣＸ（２ｍ＋１）及びシンボルＤ（２ｍ＋１）の組を並列処理する。【選択図】        図１４
2005341370.tif 000002
【特許請求の範囲】
【請求項１】
コンテクスト及びシンボルを入力してオージェンドを演算すると共に、所定データを出力するオージェンド演算部と、
該オージェンド演算部が出力する所定データを記憶する記憶部と、
該記憶部が記憶する所定データを入力して符号及びバイトデータを演算する符号演算部を有することを特徴とするＭＱ−ＣＯＤＥＲ方式の算術符号化演算器。
【請求項２】
前記所定データは、劣性シンボル確率、符号化時再正規化処理におけるオージェンドのビットシフト量及び前記劣性シンボル確率が有効であるか否かを示すデータであることを特徴とする請求項１記載のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器。
【請求項３】
前記オージェンド演算部は、オージェンドを入出力値として多段接続されていることを特徴とする請求項１記載のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器。
【請求項４】
前記符号演算部は、符号を入出力値として多段接続されていることを特徴とする請求項１記載のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器。
【請求項５】
前記符号演算部は、前記オージェンド演算部よりも数が多いことを特徴とする請求項４記載のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＰＥＧ２０００符号化方式の画像符号化装置等を構成する場合に使用するＭＱ−ＣＯＤＥＲ方式の算術符号化演算器に関する。より具体的には、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算器の高速化技術に関する。
【背景技術】
【０００２】
ＭＱ−ＣＯＤＥＲ方式は、ＪＰＥＧ２０００の算術符号化方式として用いられている。ＪＰＥＧ２０００の規格は、「ISO/IEC15444-1，“JPEG2000 image coding system Part1：Core coding system,”15 Dec.2000」や「野水泰之，“次世代画像符号化方式：JPEG2000,” トリケップス，Feb.2001」に詳細に記載されている。
【０００３】
図３９は従来のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器の一例の要部を示す回路図である。図３９中、ＣＸはコンテクスト、Ｄはシンボル、Ａはオージェンド（Augend）、Ｃは符号、Ｂはバイトデータ、１はＡ、Ｃ及びＢを演算するＭＱ−ＣＯＤＥＲ方式の演算部、２は演算部１で演算された新しいＡ、Ｃを更新的に記憶するレジスタである。
【０００４】
図３９に示す従来のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器は、演算部１に一組ごとにＣＸ、Ｄを入力して新しいＡ、Ｃを演算し、新しいＡ、Ｃをレジスタ２に更新的に記憶するというものであるが、バイトアウトが生じた場合、Ｂの演算が行われる。ここで、Ａの演算は、１ＣＸ当たり１回で可能であるが、Ｂの演算には１クロックサイクルないし、それ以上のクロックサイクルを必要とする。したがって、バイトアウトが生じると、Ｂの演算が終了するまで、Ａの演算を停止する必要がある。
【特許文献１】特開２００３―２５８６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３９に示す従来のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器では、バイトアウトが生じると、Ｂの演算が終了するまでＡの演算を停止する必要があるため、Ａの演算を連続的に行うことができない。また、Ａは演算部１で演算されるごとに変化し、演算部１は、その変化したＡを次のＡの演算に使用するため、先行して次のＣＸ、Ｄを入力してＡの演算を行うことができず、最速でも、１回の演算で一組のＣＸ、Ｄしか処理することができない。これらの点が算術符号化演算の高速化を妨げる原因となっていた。
【０００６】
特許文献１には、Ａ演算で生じるシフト演算のためのループを避け、１度の演算でＡを求める方法が記載されている。しかしながら、特許文献１に記載の技術では、Ｃの演算がＡの演算とは独立していないため、Ｃの演算結果を出力するためにＡの演算を待たすことになり、この点が算術符号化演算の高速化を妨げることになる。
【０００７】
本発明は、かかる点に鑑み、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができるようにしたＭＱ−ＣＯＤＥＲ方式の算術符号化演算器、更には、複数組のＣＸ、Ｄを並行処理できるようにし、更なる高速化を図ることができるようにしたＭＱ−ＣＯＤＥＲ方式の算術符号化演算器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器は、ＣＸ、Ｄを入力してＡを演算すると共に、所定データを出力するオージェンド演算部と、該Ａ演算部が出力する所定データを記憶する記憶部と、該記憶部が記憶する所定データを入力してＣ、Ｂを演算するＣ演算部を有するというものである。
【発明の効果】
【０００９】
本発明によれば、Ａ演算部とＣ演算部とを、Ａ演算部から出力される所定データを記憶する記憶部を介して、独立に構成しているので、バイトアウトが生じた場合であっても、Ｃの演算結果を出力する場合であっても、Ａを演算することができる。したがって、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができる。なお、Ａ演算部を、Ａを入出力値として多段接続する場合には、複数組のＣＸ、Ｄを並行処理することができ、更なる高速化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図１〜図３８を参照して、本発明の第１実施形態〜第４実施形態について、本発明をＪＰＥＧ２０００符号化方式の画像符号化装置を構成する場合に使用するＭＱ−ＣＯＤＥＲ方式の算術符号化演算器に適用した場合を例にして説明する。
【００１１】
（第１実施形態）
図１は本発明の第１実施形態の要部を示す回路図である。図１中、４は第１演算手段、５は記憶手段、６は第２演算手段である。第１演算手段４はＣＸ、Ｄを入力してＡを演算すると共に、Ｃの演算に必要なデータであるＱe＝劣性シンボル確率、ＢＳ＝符号化時再正規化処理回路でのＡのビットシフト量、Ｓel＝Ｑeが有効であるか否かを示すデータを出力するものである。記憶手段５は第１演算手段４が出力するＱe、ＢＳ、Ｓelを記憶するものである。第２演算手段６は記憶手段５が記憶するＱe、ＢＳ、Ｓelを入力してＣ、Ｂを演算するものである。
【００１２】
第１演算手段４において、７はＡレジスタ、８はＡ演算部である。Ａレジスタ７はＡ（ｍ）を更新的に記憶するものである。但し、ｍはＣＸ、Ｄの組の番号を示す数である。Ａ演算部８は前段装置（図示せず）から与えられるＣＸ（ｍ）、Ｄ（ｍ）と、Ａレジスタ７が記憶するＡ（ｍ）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（ｍ＋１）を演算するものである。Ａ演算部８が演算したＡ（ｍ＋１）は、Ａ（ｍ）に代わってＡレジスタ７に更新的に記憶される。
【００１３】
記憶手段５において、９−０、９−１、９−２は記憶手段５が備えるレジスタ中の３個を示しており、レジスタ９−０、９−１、９−２を始めとする記憶手段５が備えるレジスタはＱe（ｍ）、ＢＳ（ｍ）、Ｓel（ｍ）を記憶する容量を持つものである。第２演算手段６において、１０はＣレジスタ、１１はＣ演算部である。Ｃレジスタ１０はＣを更新的に記憶するものである。Ｃ演算部１１は、記憶手段５のレジスタ９−０が記憶するＱe、ＢＳ、Ｓelと、Ｃレジスタ１０が記憶するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部１１が演算したＣはＣレジスタ１０に更新的に記憶される。
【００１４】
図２はＡ演算部８の回路図である。図２中、１３はインデックス・メモリであり、ＣＸ（ｍ）を入力し、ＣＸ（ｍ）におけるインデックス＝Ｉ（ＣＸ（ｍ））を出力するものである。１４はＱeテーブル回路であり、インデックス・メモリ１３が出力するＩ（ＣＸ（ｍ））を入力し、Ｑe（ｍ）＝Ｑe（Ｉ（ＣＸ（ｍ））を出力するものである。
【００１５】
１５は減算器であり、Ａレジスタ７が記憶するＡ（ｍ）からＱeテーブル回路１４が出力するＱe（ｍ）を減算するものである。１６は比較器であり、Ｑeテーブル回路１４が出力するＱe（ｍ）を左に１ビットシフトしたもの（Ｑe（ｍ）＜＜１）とＡレジスタ７が記憶するＡ（ｍ）を比較し、Ａ（ｍ）＜（Ｑe（ｍ）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。
【００１６】
１７はＭＰＳメモリであり、ＣＸ（ｍ）を入力し、ＣＸ（ｍ）における優勢シンボル＝ＭＰＳ（ＣＸ（ｍ））を出力するものである。１８はＥxＯＲ回路であり、ＭＰＳメモリ１７が出力するＭＰＳ（ＣＸ（ｍ））とＤ（ｍ）をＥxＯＲ処理し、ＩsＬＰＳ（ｍ）（＝符号化がＭＰＳ符号化であるかＬＰＳ符号化であるかを示すデータ）を出力するものである。
【００１７】
１９はＥxＯＲ回路であり、比較器１６の出力とＥxＯＲ回路１８が出力するＩｓＬＰＳ（ｍ）をＥxＯＲ処理し、Ｓel（ｍ）を出力するものである。２０はセレクタであり、ＥxＯＲ回路１９が出力するＳel（ｍ）を選択制御データとし、Ｓel（ｍ）＝“１”の場合には、Ｑeテーブル回路１４が出力するＱe（ｍ）を選択し、Ｓel（ｍ）＝“０”の場合には、減算器１５が出力する（Ａ（ｍ）−Ｑe（ｍ））を選択するものである。
【００１８】
２１はＲＥＮＯＲＭＥ（符号化時再正規化）回路であり、セレクタ２０の出力を入力して符号化再正規化処理を行い、Ａ（ｍ＋１）、ＢＳ（ｍ）を出力するものである。２２はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（ｍ）））（＝シンボル逆転スイッチ）とＥxＯＲ回路１８が出力するＩsＬＰＳ（ｍ）をＡＮＤ処理するものである。２３はＥｘＯＲ回路であり、ＭＰＳメモリ１７が出力するＭＰＳ（ＣＸ（ｍ））とＡＮＤ回路２２の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（ｍ））（＝後段のビット処理に必要な優勢シンボル）を出力するものである。
【００１９】
２４はネクスト・インデックス回路であり、インデックス・メモリ１３が出力するＩ（ＣＸ（ｍ））、減算器１５が出力する（Ａ（ｍ）−Ｑe（ｍ））及びＥxＯＲ回路１８が出力するＩｓＬＰＳ（ｍ）を入力してＮxtＩ（ＣＸ（ｍ））（＝後段のビット処理に必要なインデックス）を出力するものである。
【００２０】
図３はインデックス・メモリ１３の第１構成例の回路図である。図３中、２６−ｉ（但し、ｉ＝０、１、２、…、１８）はセレクタ、２７−ｉはインデックス・レジスタ、２８はセレクタであり、ＣＸ（ｍ）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（ｍ）＝ｉの場合には、ＮxtＩ（ＣＸ（ｍ））を選択し、ＣＸ（ｍ）≠ｉの場合には、インデックス・レジスタ２７−ｉの出力を選択するものである。インデックス・レジスタ２７−ｉは、セレクタ２６−ｉの出力を記憶するものである。セレクタ２８は、ＣＸ（ｍ）を選択制御データとし、ＣＸ（ｍ）＝ｉの場合には、インデックス・レジスタ２７−ｉの出力を選択するものであり、セレクタ２８の出力はＩ（ＣＸ（ｍ））である。
【００２１】
図４はインデックス・メモリ１３の第２構成例の回路図である。インデックス・メモリ１３の第２構成例は、図３に示すセレクタ２６−１８及びインデックス・レジスタ２７−１８の代わりに、固定値「４６」を出力する回路３０を設け、その他については、図３に示すインデックス・メモリ１３の第１構成例と同様に構成したものである。同様の置き換えは、図１６のインデックス・レジスタ８７−１８及び図２７のインデックス・レジスタ１６２−１８でも可能である。
【００２２】
図５はＭＰＳメモリ１７の第１構成例の回路図である。図５中、３２−ｉはセレクタ、３３−ｉはＭＰＳレジスタ、３４はセレクタであり、ＣＸ（ｍ）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（ｍ）＝ｉの場合には、ＮxtＭＰＳ（ＣＸ（ｍ））を選択し、ＣＸ（ｍ）≠ｉの場合には、ＭＰＳレジスタ３３−ｉの出力を選択する。ＭＰＳレジスタ３３−ｉは、セレクタ３２−ｉの出力を記憶するものである。セレクタ３４は、ＣＸ（ｍ）を選択制御データとし、ＣＸ（ｍ）＝ｉの場合には、ＭＰＳレジスタ３３−ｉの出力を選択する。
【００２３】
図６はＭＰＳメモリ１７の第２構成例の回路図である。ＭＰＳメモリ１７の第２構成例は、図５に示すセレクタ３２−１８及びＭＰＳレジスタ３３−１８の代わりに、固定値「０」を出力するレジスタ３６を設け、その他については、図５に示すＭＰＳメモリ１６の第１構成例と同様に構成したものである。同様の置き換えは、第２実施形態、第３実施形態及び第４実施形態におけるＭＰＳメモリでも可能である。
【００２４】
図７はネクスト・インデックス回路２４の回路図である。図７中、３８はセレクタであり、Ａ（ｍ）［１５］（Ａ（ｍ）の１６ビット目）を選択制御データとし、Ａ（ｍ）［１５］＝“０”の場合にはＮＭＰＳ（Ｉ（ＣＸ（ｍ）））＝ＭＰＳ符号化後の更新インデックスを選択し、Ａ（ｍ）［１５］＝“１”の場合にはＩ（ＣＸ（ｍ））を選択するものである。３９はセレクタであり、ＩsＬＰＳ（ｍ）を選択制御データとし、ＩsＬＰＳ（ｍ）＝“０”の場合にはセレクタ３８の出力を選択し、ＩsＬＰＳ（ｍ）＝“１”の場合にはＮＬＰＳ（Ｉ（ＣＸ（ｍ）））（＝ＬＰＳ符号化後の更新インデックス）を選択するものである。
【００２５】
図８はＣ演算部１１の回路図である。図８中、４１はセレクタであり、ＱeＲeg０（＝レジスタ９−０が記憶するＱe）が有効であるか否かを示すデータＳelＲeg０（＝レジスタ９−０が記憶するＳel）を選択制御データとし、ＳelＲeg０＝“０”の場合にはＱeＲeg０を選択し、ＳelＲeg０＝“１”の場合には０を選択するものである。
【００２６】
４２は加算器であり、Ｃレジスタ１０が記憶するＣとセレクタ４１の出力を加算するものである。４３はシフタであり、加算器４２の出力をＳ０＝Ｍin（ＣＴ、ＢＳＲeg０）だけ左にシフトするものである。但し、ＣＴはバイトカウンタの値、ＢＳＲeg０はレジスタ９−０が記憶するＢＳである。４４はバイトアウト回路であり、シフタ４３の出力Ｃinを入力してＢを演算するものである。４５はセレクタであり、ＢＳＲeg０＞＝ＣＴであるか否かを示すデータを選択制御データとし、ＢＳＲeg０＞＝ＣＴの場合には、バイトアウト回路４４が出力するＣを選択し、それ以外の場合には、シフタ４３の出力を選択する。
【００２７】
図９〜図１３は本発明の第１実施形態の動作例を示す回路図である。記憶手段５に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は所定の制御回路（図示せず）で行なわれるが、図９〜図１３に示す記憶手段５に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は一例であり、その他の方法を取ることもできる。
【００２８】
図９は時刻ｔ=Ｔ０に前段装置からＡ演算部８にＣＸ（０）、Ｄ（０）が与えられた場合を示している。この場合、Ａ演算部８は、Ａレジスタ７が記憶するＡ（０）を入力してＡ（１）を演算すると共に、Ｑe（０）、ＢＳ（０）、Ｓel（０）を出力する。Ａ（１）はＡレジスタ７に更新的に記憶され、Ｑe（０）、ＢＳ（０）、Ｓel（０）はレジスタ９−０に記憶される。
【００２９】
図１０は時刻ｔ=Ｔ１に前段装置からＡ演算部８にＣＸ（１）、Ｄ（１）が与えられた場合を示している。この場合、Ｃ演算部１１は、レジスタ９−０が記憶するＱe（０）、ＢＳ（０）、Ｓel（０）とＣレジスタ１０が記憶するＣ（０）を入力してＣ（１）を演算する。Ｃ（１）はＣレジスタ１０に更新的に記憶される。他方、Ａ演算部８は、Ａレジスタ７が記憶するＡ（１）を入力してＡ（２）を演算すると共に、Ｑe（１）、ＢＳ（１）、Ｓel（１）を出力する。Ａ（２）はＡレジスタ７に更新的に記憶され、Ｑe（１）、ＢＳ（１）、Ｓel（１）はレジスタ９−０に記憶される。
【００３０】
図１１は時刻ｔ=Ｔ２に前段装置からＡ演算部８にＣＸ（２）、Ｄ（２）が与えられた場合を示している。この場合、Ｃ演算部１１は、レジスタ９−０が記憶するＱe（１）、ＢＳ（１）、Ｓel（１）とＣレジスタ１０が記憶するＣ（１）を入力するが、この時点でバイトアウトが発生したとすると、Ｃ演算部１１はＢ（０）を演算し、ＢＳ（１）を後処理したＢＳ´（１）（＝ＢＳ（１）−ＢＳ（０））がレジスタ９−０に記憶される。Ｃ´（１）はＣレジスタ１０に更新的に記憶される。他方、Ａ演算部８は、Ａレジスタ７が出力するＡ（２）を入力してＡ（３）を演算すると共に、Ｑe（２）、ＢＳ（２）、Ｓel（２）を出力する。Ａ（２）はＡレジスタ７に更新的に記憶され、Ｑe（２）、ＢＳ（２）、Ｓel（２）はレジスタ９−１に記憶される。
【００３１】
図１２は時刻ｔ=Ｔ３に前段装置からＡ演算部８にＣＸ（３）、Ｄ（３）が与えられた場合を示している。この場合、Ｃ演算部１１は、レジスタ９−０が記憶するＢＳ´（１）とＣレジスタ１０が記憶するＣ´（１）を入力してＣ（２）を演算する。Ｃ（２）はＣレジスタ１０に更新的に記憶される。他方、Ａ演算部８は、Ａレジスタ７が出力するＡ（３）を入力し、Ａ（４）を演算すると共に、Ｑe（３）、ＢＳ（３）、Ｓel（３）を出力する。Ａ（４）はＡレジスタ７に更新的に記憶され、Ｑe（３）、ＢＳ（３）、Ｓel（３）はレジスタ９−１に記憶される。また、レジスタ９−１に記憶されているＱe（２）、ＢＳ（２）、Ｓel（２）はレジスタ９−０に記憶される。
【００３２】
図１３は時刻ｔ=Ｔ４に前段装置からＡ演算部８にＣＸ（４）、Ｄ（４）が与えられた場合を示している。この場合、Ｃ演算部１１は、レジスタ９−０が記憶するＱe（２）、ＢＳ（２）、Ｓel（２）とＣレジスタ１０が記憶するＣ（２）を入力してＣ（３）を演算する。Ｃ（３）はＣレジスタ１０に更新的に記憶される。他方、Ａ演算部８は、Ａレジスタ７が出力するＡ（４）を入力し、Ａ（５）を演算すると共に、Ｑe（４）、ＢＳ（４）、Ｓel（４）を出力する。Ａ（５）はＡレジスタ７に更新的に記憶される。以下、同様の動作が続けられる。
【００３３】
以上のように、本発明の第１実施形態によれば、Ａを演算する第１演算手段４とＣ、Ｂを演算する第２演算手段６とを、第１演算手段４が出力するＱe、ＢＳ、Ｓelを記憶する記憶手段５を介して独立に構成しているので、バイトアウトが生じた場合であっても、Ｃの演算結果を出力する場合であっても、Ａ演算を行うことができる。したがって、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができる。
【００３４】
（第２実施形態）
図１４は本発明の第２実施形態の要部を示す回路図である。図１４中、４７は第１演算手段、４８は記憶手段、４９は第２演算手段である。第１演算手段４７はＣＸ、Ｄを入力してＡを演算するものである。記憶手段４８は第１演算手段４７が出力するＣの演算に必要なＱe、ＢＳ、Ｓelを記憶するものである。第２演算手段４９は記憶手段４８が記憶するＣの演算に必要なＱe、ＢＳ、Ｓelを入力してＣ、Ｂを演算するものである。本実施形態では、前段装置（図示せず）からＣＸ（２ｍ）、Ｄ（２ｍ）の組と、ＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）の組が並列して与えられる。
【００３５】
第１演算手段４７において、５０はＡレジスタ、５１、５２はＡ演算部である。Ａレジスタ５０はＡ（２ｍ）を記憶するものである。Ａ演算部５１は、ＣＸ（２ｍ）、Ｄ（２ｍ）とＡレジスタ５０が記憶するＡ（２ｍ）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（２ｍ＋１）を演算するものである。Ａ演算部５２は、ＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）とＡ演算部５１が出力するＡ（２ｍ＋１）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（２ｍ＋２）を演算するものである。Ａ演算部５２が演算したＡ（２ｍ＋２）は、Ａ（２ｍ）に代わってＡレジスタ５０に更新的に記憶される。
【００３６】
記憶手段４８において、５３−０〜５３−４は記憶手段４８が備えるレジスタ中の５個を示しており、レジスタ５３−０〜５３−４を始めとする記憶手段４８が備えるレジスタは、Ｑe（ｊ）、ＢＳ（ｊ）、Ｓel（ｊ）を記憶する容量を持つものである。但し、ｊ＝２ｍ、２ｍ＋１である。
【００３７】
第２演算手段４９において、５４はＣレジスタ、５５、５６はＣ演算部である。Ｃレジスタ５４はＣを記憶するものである。Ｃ演算部５５は、記憶手段４８のレジスタ５３−０が記憶するＱe、ＢＳ、ＳelとＣレジスタ５４が記憶するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部５６は、記憶手段４８のレジスタ５３−１が記憶するＱe、ＢＳ、ＳelとＣ演算部５５が出力するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部５６が演算したＣはＣレジスタ５４に更新的に記憶される。
【００３８】
図１５はＡ演算部５１、５２の回路図である。図１５中、Ａ演算部５１において、５８はインデックス・メモリであり、ＣＸ（２ｍ）を入力して、Ｉ（ＣＸ（２ｍ））を出力するものである。５９はＱeテーブル回路であり、インデックス・メモリ回路５８が出力するＩ（ＣＸ（２ｍ））を入力し、Ｑe（２ｍ）＝Ｑe（Ｉ（ＣＸ（２ｍ））を出力するものである。
【００３９】
６０は減算器であり、Ａレジスタ５０が記憶するＡ（２ｍ）からＱeテーブル回路５９が出力するＱe（２ｍ）を減算するものである。６１は比較器であり、Ｑeテーブル回路５９が出力するＱe（２ｍ）を左に１ビットシフトしたもの（Ｑe（２ｍ）＜＜１）とＡレジスタ５０が記憶するＡ（２ｍ）を比較し、Ａ（２ｍ）＜（Ｑe（２ｍ）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。
【００４０】
６２はＭＰＳメモリであり、ＣＸ（２ｍ）を入力してＭＰＳ（ＣＸ（２ｍ））を出力するものである。６３はＥxＯＲ回路であり、ＭＰＳメモリ６２が出力するＭＰＳ（ＣＸ（２ｍ））とＤ（２ｍ）をＥxＯＲ処理してＩsＬＰＳ（２ｍ）を出力するものである。
【００４１】
６４はＥxＯＲ回路であり、比較器６１の出力とＥxＯＲ回路６３が出力するＩsＬＰＳ（２ｍ）をＥxＯＲ処理してＳel（２ｍ）を出力するものである。６５はセレクタであり、ＥxＯＲ回路６４が出力するＳel（２ｍ）を選択制御データとし、Ｓel（２ｍ）＝“１”の場合には、Ｑeテーブル回路５９が出力するＱe（２ｍ）を選択し、Ｓel（２ｍ）＝“０”の場合には、減算器６０が出力する（Ａ（２ｍ）−Ｑe（２ｍ））を選択するものである。
【００４２】
６６はＲＥＮＯＲＭＥ回路であり、セレクタ６５の出力を入力して符号化再正規化処理を行い、Ａ（２ｍ＋１）、ＢＳ（２ｍ）を出力するものである。６７はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（２ｍ）））とＥxＯＲ回路６３が出力するＩsＬＰＳ（２ｍ）をＡＮＤ処理するものである。６８はＥｘＯＲ回路であり、ＭＰＳメモリ６２が出力するＭＰＳ（ＣＸ（２ｍ））とＡＮＤ回路６７の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（２ｍ））を出力するものである。
【００４３】
６９はネクスト・インデックス回路であり、インデックス・メモリ５８が出力するＩ（ＣＸ（２ｍ））、減算器６０が出力する（Ａ（２ｍ）−Ｑe（２ｍ））及びＥxＯＲ回路６３が出力するＩsＬＰＳ（２ｍ）を入力してＮxtＩ（ＣＸ（２ｍ））を出力するものである。
【００４４】
Ａ演算部５２において、７０はインデックス・メモリであり、ＣＸ（２ｍ＋１）を入力し、ＰreＩ（ＣＸ（２ｍ＋１））（プレ・インデックス）を出力するものである。７１はセレクタであり、ＣＸ（２ｍ）＝ＣＸ（２ｍ＋１）であるか否かを示すデータを選択制御データとし、ＣＸ（２ｍ）＝ＣＸ（２ｍ＋１）の場合には、ネクスト・インデックス回路６９が出力するＮxtＩ（ＣＸ（２ｍ））を選択し、それ以外の場合には、インデックス・メモリ７０が出力するＰreＩ（ＣＸ（２ｍ＋１））を選択するものである。セレクタ７１の出力はＩ（ＣＸ（２ｍ＋１））である。
【００４５】
７２はＱeテーブル回路であり、セレクタ７１が出力するＩ（ＣＸ（２ｍ＋１））を入力し、Ｑe（２ｍ＋１）＝Ｑe（Ｉ（ＣＸ（２ｍ＋１））を出力するものである。７３は減算器であり、ＲＥＮＯＲＭＥ回路６６が出力するＡ（２ｍ＋１）からＱeテーブル回路７２が出力するＱe（２ｍ＋１）を減算するものである。
【００４６】
７４は比較器であり、Ｑeテーブル回路７２が出力するＱe（２ｍ＋１）を左に１ビットシフトしたもの（Ｑe（２ｍ＋１）＜＜１）と、ＲＥＮＯＲＭＥ回路６６が出力するＡ（２ｍ＋１）を比較し、Ａ（２ｍ＋１）＜（Ｑe（２ｍ＋１）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。７５はＭＰＳメモリであり、ＣＸ（２ｍ＋１）を入力し、ＰreＭＰＳ（ＣＸ（２ｍ＋１））を出力するものである。
【００４７】
７６はセレクタであり、ＣＸ（２ｍ）＝ＣＸ（２ｍ＋１）であるか否かを示すデータを選択制御データとし、ＣＸ（２ｍ）＝ＣＸ（２ｍ＋１）の場合には、ＥxＯＲ回路６８が出力するＮxtＭＰＳ（ＣＸ（２ｍ））を選択し、ＣＸ（２ｍ）≠ＣＸ（２ｍ＋１）の場合には、ＭＰＳメモリ７５が出力するＰreＭＰＳ（ＣＸ（２ｍ＋１））（プレ優勢シンボル）を選択するものである。セレクタ７６の出力はＭＰＳ（ＣＸ（２ｍ＋１））である。
【００４８】
７７はＥxＯＲ回路であり、セレクタ７６が出力するＭＰＳ（ＣＸ（２ｍ＋１））とＤ（２ｍ＋１）をＥxＯＲ処理してＩsＬＰＳ（２ｍ＋１）を出力するものである。７８はＥxＯＲ回路であり、比較器７４の出力とＥxＯＲ回路７７が出力するＩsＬＳＰ（２ｍ＋１）をＥxＯＲ処理してＳel（２ｍ＋１）を出力するものである。
【００４９】
７９はセレクタであり、ＥxＯＲ回路７８が出力するＳel（２ｍ＋１）を選択制御データとし、Ｓel（２ｍ＋１）＝“１”の場合にはＱeテーブル回路７２が出力するＱe（２ｍ＋１）を選択し、Ｓel（２ｍ＋１）＝“０”の場合には減算器７３が出力する（Ａ（２ｍ＋１）−Ｑe（２ｍ＋１））を選択するものである。８０はＲＥＮＯＲＭＥ回路であり、セレクタ７９が出力するＱe（２ｍ＋１）又は（Ａ（２ｍ＋１）−Ｑe（２ｍ＋１））を入力して符号化再正規化処理を行い、Ａ（２ｍ＋２）、ＢＳ（２ｍ＋１）を出力するものである。
【００５０】
８１はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（２ｍ＋１）））とＥxＯＲ回路７７が出力するＩsＬＰＳ（２ｍ＋１）をＡＮＤ処理するものである。８２はＥｘＯＲ回路であり、ＭＰＳメモリ７５が出力するＰreＭＰＳ（ＣＸ（２ｍ＋１））とＡＮＤ回路８１の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（２ｍ＋１））を出力するものである。８３はネクスト・インデックス回路であり、セレクタ７１が出力するＩ（ＣＸ（２ｍ＋１））、減算器７３が出力する（Ａ（２ｍ＋１）−Ｑe（２ｍ＋１））及びＥxＯＲ回路７７が出力するＩsＬＰＳ（２ｍ＋１）を入力してＮxtＩ（ＣＸ（２ｍ＋１））を出力するものである。
【００５１】
図１６はインデックス・メモリ５８、７０の構成例の回路図である。本発明の第２実施形態では、インデックス・メモリ５８、７０は一体として構成される。図１６中、８５−ｉ、８６−ｉはセレクタ、８７−ｉはインデックス・レジスタ、８８、８９はセレクタである。セレクタ８５−ｉは、ＣＸ（２ｍ）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（２ｍ）＝ｉの場合には、ＮxtＩ（ＣＸ（２ｍ））を選択し、ＣＸ（２ｍ）≠ｉの場合には、インデックス・レジスタ８７−ｉの出力を選択するものである。
【００５２】
セレクタ８６−ｉは、ＣＸ（２ｍ＋１）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（２ｍ＋１）＝ｉの場合には、ＮxtＩ（ＣＸ（２ｍ＋１））を選択し、ＣＸ（２ｍ＋１）≠ｉの場合には、セレクタ８５−ｉの出力を選択する。インデックス・レジスタ８７−ｉはセレクタ８６−ｉの出力を記憶するものである。セレクタ８８は、ＣＸ（２ｍ）を選択制御データとし、ＣＸ（２ｍ）＝ｉの場合には、インデックス・レジスタ８７−ｉの出力を選択するものである。セレクタ８９は、ＣＸ（２ｍ＋１）を選択制御データとし、ＣＸ（２ｍ＋１）＝ｉの場合には、インデックス・レジスタ８７−ｉの出力を選択するものである。
【００５３】
ＭＰＳメモリ６２、７５もインデックス・メモリ５８、７０と同様に構成され、図１６に示すＮxtＩ（ＣＸ（２ｍ））、ＮxtＩ（ＣＸ（２ｍ＋１）の代わりに、ＮxtＭＰＳ（ＣＸ（２ｍ））、ＮxtＭＰＳ（ＣＸ（２ｍ＋１））を入力する。このようにすると、Ｉ（ＣＸ（２ｍ））、ＰreＩ（ＣＸ（２ｍ＋１））の代わりに、ＭＰＳ（ＣＸ（２ｍ））、ＰreＭＰＳ（ＣＸ（２ｍ＋１））が出力されることになる。
【００５４】
図１７はネクスト・インデックス回路６９、８３の回路図である。図１７中、ネクスト・インデックス回路６９において、９０はセレクタであり、Ａ（２ｍ）［１５］を選択制御データとし、Ａ（２ｍ）［１５］＝“０”の場合には、ＮＭＰＳ（Ｉ（ＣＸ（２ｍ）））を選択し、Ａ（２ｍ）［１５］＝“１”の場合には、Ｉ（ＣＸ（２ｍ））を選択するものである。９１はセレクタであり、ＩsＬＰＳ（２ｍ）を選択制御データとし、ＩsＬＰＳ（２ｍ）＝“０”の場合には、セレクタ９０の出力を選択し、ＩsＬＰＳ（２ｍ）＝“１”の場合には、ＮＬＰＳ（Ｉ（ＣＸ（２ｍ）））を選択するものである。セレクタ９１の出力はＮxtＩ（ＣＸ（２ｍ））である。
【００５５】
また、ネクスト・インデックス回路８３において、９２はセレクタであり、Ａ（２ｍ＋１）［１５］を選択制御データとし、Ａ（２ｍ＋１）［１５］＝“０”の場合にはＮＭＰＳ（ＣＸ（２ｍ＋１））を選択し、Ａ（２ｍ＋１）［１５］＝“１”の場合にはＩ（ＣＸ（２ｍ＋１））を選択するものである。９３はセレクタであり、ＩsＬＰＳ（２ｍ＋１）を選択制御データとし、ＩsＬＰＳ（２ｍ＋１）＝“０”の場合にはセレクタ９２の出力を選択し、ＩsＬＰＳ（２ｍ＋１）＝“１”の場合にはＮＬＰＳ（Ｉ（ＣＸ（２ｍ＋１）））を選択するものである。セレクタ９３の出力はＮxtＩ（ＣＸ（２ｍ＋１））である。
【００５６】
図１８はＣ演算器５５、５６の回路図である。Ｃ演算部５５において、９４はセレクタであり、ＱeＲeg０（＝レジスタ５３−０が記憶するＱe）が有効であるか否かを示すデータＳelＲeg０（＝レジスタ５３−０が記憶するＳel）を選択制御データとし、ＳelＲeg０＝“０”の場合にはＱeＲeg０を選択し、ＳelＲeg０＝“１”の場合には０を選択する。９５は加算器であり、Ｃレジスタ１０が記憶するＣとセレクタ９４の出力を加算するものである。９６はシフタであり、加算器９５の出力をＳ０＝Ｍin（ＣＴ、ＢＳＲeg０＋ＢＳＲeg１）だけ左にシフトするものである。ＢＳＲeg０はレジスタ５３−０が記憶するＢＳ、ＢＳＲeg１はレジスタ５３−１が記憶するＢＳである。
【００５７】
９７はセレクタであり、ＱeＲeg１（＝レジスタ５３−１が記憶するＱe）が有効であるか否かを示すデータＳelＲeg１（＝レジスタ５３−１が記憶するＳel）を選択制御データとし、ＳelＲeg１＝“０”の場合にはＱeＲeg１を選択し、ＳelＲeg１＝“１”の場合には０を選択するものである。９８はシフタであり、セレクタ９７の出力をＳ０＝Ｍin（ＣＴ−ＢＳＲeg０、ＢＳＲeg１）だけ左にシフトするものである。９９は加算器であり、シフタ９６の出力とシフタ９８の出力を加算するものである。
【００５８】
１００はセレクタであり、ＣＴ＜＝ＢＳＲeg０であるか否かのデータを選択制御データとし、ＣＴ＜＝ＢＳＲeg０である場合には、シフタ９６の出力を選択し、ＣＴ＞ＢＳＲeg０の場合には、加算器９９の出力を選択するものである。１０１はバイトアウト回路であり、セレクタ１００の出力を入力してＢを演算するものである。１０２はセレクタであり、ＢＳＲeg０＋ＢＳＲeg１＞＝ＣＴであるか否かのデータを選択制御データとし、ＢＳＲeg０＋ＢＳＲeg１＞＝ＣＴの場合には、バイトアウト回路１０１が出力するＣを選択し、ＢＳＲeg０＋ＢＳＲeg０＜ＣＴの場合には、加算器９９の出力を選択するものである。
【００５９】
図１９〜図２４は本発明の第２実施形態の動作例を示す回路図である。記憶手段４８に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は、所定の制御回路（図示せず）で行なわれるが、図１９〜図２４に示す記憶手段４８に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は一例であり、その他の方法を取ることもできる。
【００６０】
図１９は時刻ｔ=Ｔ０に前段装置からＡ演算部５１にＣＸ（０）、Ｄ（０）が与えられると共に、Ａ演算部５２にＣＸ（１）、Ｄ（１）が与えられた場合を示している。この場合、Ａ演算部５１は、Ａレジスタ５０が出力するＡ（０）を入力してＡ（１）を演算すると共に、Ｑe（０）、ＢＳ（０）、Ｓel（０）を出力する。Ａ（１）はＡ演算部５２に与えられ、Ｑe（０）、ＢＳ（０）、Ｓel（０）はレジスタ５３−０に記憶される。Ａ演算部５２は、Ａ演算部５１が出力するＡ（１）を入力してＡ（２）を演算すると共に、Ｑe（１）、ＢＳ（１）、Ｓel（１）を出力する。Ａ（２）はＡレジスタ５０に更新的に記憶され、Ｑe（１）、ＢＳ（１）、Ｓel（１）はレジスタ５３−１に記憶される。
【００６１】
図２０は時刻ｔ=Ｔ１に前段装置からＡ演算部５１にＣＸ（２）、Ｄ（２）が与えられると共に、Ａ演算部５２にＣＸ（３）、Ｄ（３）が与えられた場合を示している。この場合、Ｃ演算部５５は、レジスタ５３−０が記憶するＱe（０）、ＢＳ（０）、Ｓel（０）とＣレジスタ５４が記憶するＣ（０）を入力してＣ（１）を演算する。Ｃ演算部５６は、レジスタ５３−１が記憶するＱe（１）、ＢＳ（１）、Ｓel（１）とＣ演算部５５が演算したＣ（１）を入力してＣ（２）を演算する。Ｃ（２）はＣレジスタ５４に更新的に記憶される。
【００６２】
他方、Ａ演算部５１は、Ａレジスタ５０が出力するＡ（２）を入力してＡ（３）を演算すると共に、Ｑe（２）、ＢＳ（２）、Ｓel（２）を出力する。Ａ（３）はＡ演算部５２に与えられ、Ｑe（２）、ＢＳ（２）、Ｓel（２）はレジスタ５３−０に記憶される。Ａ演算部５２は、Ａ演算部５１が出力するＡ（３）を入力してＡ（４）を演算すると共に、Ｑe（３）、ＢＳ（３）、Ｓel（３）を出力する。Ａ（４）はＡレジスタ５０に更新的に記憶され、Ｑe（３）、ＢＳ（３）、Ｓel（３）はレジスタ５３−１に記憶される。
【００６３】
図２１は時刻ｔ=Ｔ２に前段装置からＡ演算部５１にＣＸ（４）、Ｄ（４）が与えられると共に、Ａ演算部５２にＣＸ（５）、Ｄ（５）が与えられた場合を示している。この場合、Ｃ演算部５５は、レジスタ５３−０が記憶するＱe（２）、ＢＳ（２）、Ｓel（２）とＣレジスタ５４が記憶するＣ（２）を入力してＣ（３）を演算する。Ｃ演算部５６は、レジスタ５３−１が記憶するＱe（３）、ＢＳ（３）、Ｓel（３）とＣ演算部５５が演算したＣ（３）を入力するが、この時点でバイトアウトが発生したとすると、Ｃ演算部５６はＢ（０）を演算する。後処理したＢＳ´（３）はレジスタ５３−０に記憶される。
【００６４】
他方、Ａ演算部５１は、Ａレジスタ５０が出力するＡ（４）を入力してＡ（５）を演算すると共に、Ｑe（４）、ＢＳ（４）、Ｓel（４）を出力する。Ａ（５）はＡ演算部５２に与えられ、Ｑe（４）、ＢＳ（４）、Ｓel（４）はレジスタ５３−１に記憶される。Ａ演算部５２は、Ａ演算部５１が出力するＡ（５）を入力してＡ（６）を演算すると共に、Ｑe（５）、ＢＳ（５）、Ｓel（５）を出力する。Ａ（６）はＡレジスタ５０に更新的に記憶され、Ｑe（５）、ＢＳ（５）、Ｓel（５）はレジスタ５３−２に記憶される。
【００６５】
図２２は時刻ｔ=Ｔ３に前段装置からＡ演算部５１にＣＸ（６）、Ｄ（６）が与えられると共に、Ａ演算部５２にＣＸ（７）、Ｄ（７）が与えられた場合を示している。この場合、Ｃ演算部５５は、レジスタ５３−０が記憶するＢＳ´（３）とＣレジスタ５４が記憶するＣ´（３）を入力してＣ（４）を演算する。Ｃ演算部５６は、レジスタ５３−１が記憶するＱe（４）、ＢＳ（４）、Ｓel（４）とＣ演算部５５が演算したＣ（４）を入力してＣ（５）を演算する。Ｃ（５）はＣレジスタ５４に更新的に記憶される。
【００６６】
他方、Ａ演算部５１は、Ａレジスタ５０が出力するＡ（６）を入力してＡ（７）を演算すると共に、Ｑe（６）、ＢＳ（６）、Ｓel（６）を出力する。Ａ（７）はＡ演算部５２に与えられ、Ｑe（６）、ＢＳ（６）、Ｓel（６）はレジスタ５３−１に記憶される。Ａ演算部５２は、Ａ演算部５１が出力するＡ（７）を入力してＡ（８）を演算すると共に、Ｑe（７）、ＢＳ（７）、Ｓel（７）を出力する。Ａ（８）はＡレジスタ５０に更新的に記憶され、Ｑe（７）、ＢＳ（７）、Ｓel（７）はレジスタ５３−２に記憶される。レジスタ５３−２に記憶されているＱe（５）、ＢＳ（５）、Ｓel（５）はレジスタ５３−０に記憶される。
【００６７】
図２３は時刻ｔ=Ｔ４に前段装置からＡ演算部５１にＣＸ（８）、Ｄ（８）が与えられると共に、Ａ演算部５２にＣＸ（９）、Ｄ（９）が与えられた場合を示している。この場合、Ｃ演算部５５は、レジスタ５３−０が記憶するＱe（５）、ＢＳ（５）、Ｓel（５）とＣレジスタ５４が記憶するＣ（５）を入力するが、この時点でバイトアウトが発生したとすると、Ｃ演算部５５はＢ（１）を演算する。後処理したＢＳ´（５）はレジスタ５３−０に記憶される。Ｃ演算部５５から出力されるＣ´（５）はＣレジスタ５４に記憶される。
【００６８】
他方、Ａ演算部５１は、Ａレジスタ５０が出力するＡ（８）を入力してＡ（９）を演算すると共に、Ｑe（８）、ＢＳ（８）、Ｓel（８）を出力する。Ａ（９）はＡ演算部５２に与えられ、Ｑe（８）、ＢＳ（８）、Ｓel（８）はレジスタ５３−３に記憶される。Ａ演算部５２は、Ａ演算部５１が出力するＡ（９）を入力してＡ（１０）を演算すると共に、Ｑe（９）、ＢＳ（９）、Ｓel（９）を出力する。Ａ（１０）はＡレジスタ５０に更新的に記憶され、Ｑe（９）、ＢＳ（９）、Ｓel（９）はレジスタ５３−４に記憶される。
【００６９】
図２４は時刻ｔ=Ｔ５に前段装置からＡ演算部５１にＣＸ（１０）、Ｄ（１０）が与えられると共に、Ａ演算部５２にＣＸ（１１）、Ｄ（１１）が与えられた場合を示している。この場合、Ｃ演算部５５は、レジスタ５３−０が記憶するＢＳ´（５）とＣレジスタ５４が記憶するＣ´（５）を入力してＣ（６）を演算する。Ｃ演算部５６は、レジスタ５３−１が記憶するＱe（６）、ＢＳ（６）、Ｓel（６）とＣ演算部５６が演算したＣ（６）を入力してＣ（７）を演算する。Ｃ（７）はＣレジスタ５４に記憶される。以下、同様の動作が続けられる。
【００７０】
以上のように、本発明の第２実施形態によれば、Ａを演算する第１演算手段４７とＣ、Ｂを演算する第２演算手段４９とを、第１演算手段４７が出力するＱe、ＢＳ、Ｓelを記憶する記憶手段４８を介して独立に構成しているので、バイトアウトが生じた場合であっても、Ｃの演算結果を出力する場合であっても、Ａの演算を行うことができる。したがって、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができる。また、２個のＡ演算部５１、５２を設け、ＣＸ（２ｍ）、Ｄ（２ｍ）の組とＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）の組とを並列して入力し、これらを並列処理できるようにしているので、本発明の第１実施形態の場合よりも高速化を図ることができる。
【００７１】
（第３実施形態）
図２５は本発明の第３実施形態の要部を示す回路図である。図２５中、１０４は第１演算手段、１０５は記憶手段、１０６は第２演算手段である。第１演算手段１０４はＣＸ、Ｄを入力してＡを演算するものである。記憶手段１０５は第１演算手段１０４が出力するＣの演算に必要なＱe、ＢＳ、Ｓelを記憶するものである。第２演算手段１０６は記憶手段１０５が記憶するＣの演算に必要なＱe、ＢＳ、Ｓelを入力してＣ、Ｂを演算するものである。本実施形態では、前段装置（図示せず）からＣＸ（３ｍ）、Ｄ（３ｍ）の組とＣＸ（３ｍ＋１）、Ｄ（３ｍ＋１）の組とＣＸ（３ｍ＋２）、Ｄ（３ｍ＋２）の組が並列して与えられる。
【００７２】
第１演算手段１０４において、１０７はＡレジスタ、１０８、１０９、１１０はＡ演算部である。Ａレジスタ１０７はＡ（３ｍ）を記憶するものである。Ａ演算部１０８は、ＣＸ（３ｍ）、Ｄ（３ｍ）とＡレジスタ１０７が記憶するＡ（３ｍ）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（３ｍ＋１）を演算するものである。
【００７３】
Ａ演算部１０９は、ＣＸ（３ｍ＋１）、Ｄ（３ｍ＋１）とＡ演算部１０８が出力するＡ（３ｍ＋１）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（３ｍ＋２）を演算するものである。Ａ演算部１１０はＣＸ（３ｍ＋２）、Ｄ（３ｍ＋２）とＡ演算部１０９が出力するＡ（３ｍ＋２）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（３ｍ＋３）を演算するものである。Ａ演算部１１０が演算したＡ（３ｍ＋３）は、Ａ（３ｍ）に代わってＡレジスタ１０７に更新的に記憶される。
【００７４】
記憶手段１０５において、１１１−０〜１１１−４は記憶手段１０５が備えるレジスタ中の５個を示しており、レジスタ１１１−０〜１１１−４を始めとする記憶手段１０５が備えるレジスタは、Ｑe（ｋ）、ＢＳ（ｋ）、Ｓel（ｋ）を記憶する容量を持つものである。但し、ｋ＝３ｍ、３ｍ＋１、３ｍ＋２である。
【００７５】
第２演算手段１０６において、１１２はＣレジスタ、１１３、１１４、１１５はＣ演算部である。Ｃレジスタ１１２はＣを記憶するものである。Ｃ演算部１１３は、レジスタ１１１−０が記憶するＱe、ＢＳ、ＳelとＣレジスタ１１２が記憶するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。
【００７６】
Ｃ演算部１１４は、レジスタ１１１−１が記憶するＱe、ＢＳ、ＳelとＣ演算部１１３が出力するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部１１５は、レジスタ１１１−２が記憶するＱe、ＢＳ、ＳelとＣ演算部１１３が出力するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部１１５が演算したＣはＣレジスタ１１２に更新的に記憶される。
【００７７】
図２６はＡ演算部１０８、１０９、１１０の回路図である。図２６中、Ａ演算部１０８において、１１６はインデックス・メモリであり、ＣＸ（３ｍ）を入力し、Ｉ（ＣＸ（３ｍ））を出力するものである。１１７はＱeテーブル回路であり、インデックス・メモリ回路１１６が出力するＩ（ＣＸ（３ｍ））を入力し、Ｑe（３ｍ）＝Ｑe（Ｉ（ＣＸ（３ｍ）））を出力するものである。
【００７８】
１１８は減算器であり、Ａレジスタ１０７が記憶するＡ（３ｍ）からＱeテーブル回路１１７が出力するＱe（３ｍ）を減算するものである。１１９は比較器であり、Ｑeテーブル回路１１７が出力するＱe（３ｍ）を左に１ビットシフトしたもの（Ｑe（３ｍ）＜＜１）とＡレジスタ１０７が記憶するＡ（３ｍ）を比較し、Ａ（３ｍ）＜（Ｑe（３ｍ）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。
【００７９】
１２０はＭＰＳメモリであり、ＣＸ（３ｍ）を入力し、ＭＰＳ（ＣＸ（３ｍ））を出力するものである。１２１はＥxＯＲ回路であり、ＭＰＳメモリ１２０が出力するＭＰＳ（ＣＸ（３ｍ））とＤ（３ｍ）をＥxＯＲ処理してＩsＬＰＳ（３ｍ）を出力するものである。１２２はＥxＯＲ回路であり、比較器１１９の出力とＥxＯＲ回路１２１が出力するＩsＬＰＳ（３ｍ）をＥxＯＲ処理し、Ｓel（３ｍ）を出力するものである。
【００８０】
１２３はセレクタであり、ＥxＯＲ回路１２２が出力するＳel（３ｍ）を選択制御データとし、Ｓel（３ｍ）＝“１”の場合には、Ｑeテーブル回路１１７が出力するＱe（３ｍ）を選択し、Ｓel（３ｍ）＝“０”の場合には、減算器１１８が出力する（Ａ（３ｍ）−Ｑe（３ｍ））を選択するものである。１２４はＲＥＮＯＲＭＥ回路であり、セレクタ１２３の出力を入力して符号化再正規化処理を行い、Ａ（３ｍ＋１）、ＢＳ（３ｍ）を出力するものである。
【００８１】
１２５はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（３ｍ）））とＥxＯＲ回路１２１が出力するＩsＬＰＳ（３ｍ）をＡＮＤ処理するものである。１２６はＥｘＯＲ回路であり、ＭＰＳメモリ１２０が出力するＭＰＳ（ＣＸ（３ｍ））とＡＮＤ回路１２５の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（３ｍ））を出力するものである。１２７はネクスト・インデックス回路であり、インデックス・メモリ１１６が出力するＩ（ＣＸ（３ｍ））、減算器１１８が出力する（Ａ（３ｍ）−Ｑe（３ｍ））及びＥxＯＲ回路１２１が出力するＩsＬＰＳ（３ｍ）を入力し、ＮxtＩ（ＣＸ（３ｍ））を出力するものである。
【００８２】
Ａ演算部１０９において、１２８はインデックス・メモリであり、ＣＸ（３ｍ＋１）を入力し、ＰreＩ（ＣＸ（３ｍ＋１））を出力するものである。１２９はセレクタであり、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋１）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋１）の場合にはネクスト・インデックス回路１２７が出力するＮxtＩ（ＣＸ（３ｍ））を選択し、ＣＸ（３ｍ）≠ＣＸ（３ｍ＋１）の場合にはインデックス・メモリ１２８が出力するＰreＩ（ＣＸ（３ｍ＋１））を選択するものである。セレクタ１２９の出力はＩ（ＣＸ（３ｍ＋１））である。
【００８３】
１３０はＱeテーブル回路であり、セレクタ１２９が出力するＩ（ＣＸ（３ｍ＋１））を入力し、Ｑe（３ｍ＋１）＝Ｑe（Ｉ（ＣＸ（３ｍ＋１））を出力するものである。１３１は減算器であり、ＲＥＮＯＲＭＥ回路１２４が出力するＡ（３ｍ＋１）からＱeテーブル回路１３０が出力するＱe（３ｍ＋１）を減算するものである。
【００８４】
１３２は比較器であり、Ｑeテーブル回路１３０が出力するＱe（３ｍ＋１）を左に１ビットシフトしたもの（Ｑe（３ｍ＋１）＜＜１）とＲＥＮＯＲＭＥ回路１２４が出力するＡ（３ｍ＋１）を比較し、Ａ（３ｍ＋１）＜（Ｑe（３ｍ＋１）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。１３３はＭＰＳメモリであり、ＣＸ（３ｍ＋１）を入力し、ＰreＭＰＳ（ＣＸ（３ｍ＋１））を出力するものである。
【００８５】
１３４はセレクタであり、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋１）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋１）の場合には、ＥxＯＲ回路１２６が出力するＮxtＭＰＳ（ＣＸ（３ｍ））を選択し、ＣＸ（３ｍ）≠ＣＸ（３ｍ＋１）の場合には、ＭＰＳメモリ１３３が出力するＰreＭＰＳ（ＣＸ（３ｍ＋１））を選択するものである。セレクタ１３４の出力はＭＰＳ（ＣＸ（３ｍ＋１））である。
【００８６】
１３５はＥxＯＲ回路であり、セレクタ１３４が出力するＭＰＳ（ＣＸ（３ｍ＋１））とＤ（３ｍ＋１）をＥxＯＲ処理してＩsＬＰＳ（３ｍ＋１）を出力するものである。１３６はＥxＯＲ回路であり、比較器１３２の出力とＥxＯＲ回路１３５が出力するＩsＬＰＳ（３ｍ＋１）をＥxＯＲ処理し、Ｓel（３ｍ＋１）を出力するものである。１３７はセレクタであり、ＥxＯＲ回路１３６が出力するＳel（３ｍ＋１）を選択制御データとし、Ｓel（３ｍ＋１）＝“１”の場合には、Ｑeテーブル回路１３０が出力するＱe（３ｍ＋１）を選択し、Ｓel（３ｍ＋１）＝“０”の場合には、減算器１３１が出力する（Ａ（３ｍ＋１）−Ｑe（３ｍ＋１））を選択するものである。
【００８７】
１３８はＲＥＮＯＲＭＥ回路であり、セレクタ１３７が出力するＱe（３ｍ＋１）又は（Ａ（３ｍ＋１）−Ｑe（３ｍ＋１））を入力して符号化再正規化処理を行い、Ａ（３ｍ＋２）、ＢＳ（３ｍ＋１）を出力するものである。１３９はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（３ｍ＋１）））とＥxＯＲ回路１３５が出力するＩsＬＰＳ（３ｍ＋１）をＡＮＤ処理するものである。
【００８８】
１４０はＥｘＯＲ回路であり、ＭＰＳメモリ１３３が出力するＰreＭＰＳ（ＣＸ（３ｍ＋１））とＡＮＤ回路１３９の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（３ｍ＋１））を出力するものである。１４１はネクスト・インデックス回路であり、セレクタ１２９が出力するＩ（ＣＸ（３ｍ＋１））、減算器１３１が出力する（Ａ（３ｍ＋１）−Ｑe（３ｍ＋１））及びＥxＯＲ回路１３５が出力するＩsＬＰＳ（３ｍ＋１）を入力してＮxtＩ（ＣＸ（３ｍ＋１））を出力するものである。
【００８９】
Ａ演算部１１０において、１４２はインデックス・メモリであり、ＣＸ（３ｍ＋２）を入力し、ＰreＩ（ＣＸ（３ｍ＋２））を出力するものである。１４３はセレクタであり、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋２）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋２）の場合には、ネクスト・インデックス回路１２７が出力するＮxtＩ（ＣＸ（３ｍ））を選択し、ＣＸ（３ｍ）≠ＣＸ（３ｍ＋２）の場合には、インデックス・メモリ１４２が出力するＰreＩ（ＣＸ（３ｍ＋２））を選択するものである。
【００９０】
１４４はセレクタであり、ＣＸ（３ｍ＋１）＝ＣＸ（３ｍ＋２）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ＋１）＝ＣＸ（３ｍ＋２）の場合には、ネクスト・インデックス回路１４１が出力するＮxtＩ（ＣＸ（３ｍ＋１））を選択し、ＣＸ（３ｍ）≠ＣＸ（３ｍ＋１）の場合には、セレクタ１４３の出力を選択するものである。セレクタ１４４の出力はＩ（ＣＸ（３ｍ＋２））である。
【００９１】
１４５はＱeテーブル回路であり、セレクタ１４４が出力するＩ（ＣＸ（３ｍ＋２））を入力し、Ｑe（３ｍ＋２）＝Ｑe（Ｉ（ＣＸ（３ｍ＋２））を出力するものである。１４６は減算器であり、ＲＥＮＯＲＭＥ回路１３８が出力するＡ（３ｍ＋２）からＱeテーブル回路１４５が出力するＱe（３ｍ＋２）を減算するものである。
【００９２】
１４７は比較器であり、Ｑeテーブル回路１４５が出力するＱe（３ｍ＋２）を左に１ビットシフトしたもの（Ｑe（３ｍ＋２）＜＜１）とＲＥＮＯＲＭＥ回路１３８が出力するＡ（３ｍ＋２）を比較し、Ａ（３ｍ＋２）＜（Ｑe（３ｍ＋２）＜＜１）の場合には“１”を出力し、それ以外の場合には“０”を出力するものである。１４８はＭＰＳメモリであり、ＣＸ（３ｍ＋２）を入力し、ＰreＭＰＳ（ＣＸ（３ｍ＋２））を出力するものである。
【００９３】
１４９はセレクタであり、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋２）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ）＝ＣＸ（３ｍ＋２）の場合には、ＥxＯＲ回路１２６が出力するＮxtＭＰＳ（ＣＸ（３ｍ））を選択し、ＣＸ（３ｍ）≠ＣＸ（３ｍ＋２）の場合には、ＭＰＳメモリ１４８が出力するＰreＭＰＳ（ＣＸ（３ｍ＋２））を選択するものである。
【００９４】
１５０はセレクタであり、ＣＸ（３ｍ＋１）＝ＣＸ（３ｍ＋２）であるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ＋１）＝ＣＸ（３ｍ＋２）の場合には、ＥxＯＲ回路１４０が出力するＮxtＭＰＳ（ＣＸ（３ｍ＋１））を選択し、ＣＸ（３ｍ＋１）≠ＣＸ（３ｍ＋２）の場合には、セレクタ１４９の出力を選択するものである。セレクタ１５０の出力はＭＰＳ（ＣＸ（３ｍ＋２））である。
【００９５】
１５１はＥxＯＲ回路であり、セレクタ１５０が出力するＭＰＳ（ＣＸ（３ｍ＋２））とＤ（３ｍ＋２）をＥxＯＲ処理してＩsＬＰＳ（３ｍ＋２）を出力するものである。１５２はＥxＯＲ回路であり、比較器１４７の出力とＥxＯＲ回路１５１が出力するＩsＬＳＰ（３ｍ＋２）をＥxＯＲ処理してＳel（３ｍ＋２）を出力するものである。１５３はセレクタであり、ＥxＯＲ回路１５２が出力するＳel（３ｍ＋２）を選択制御データとし、Ｓel（３ｍ＋２）＝“１”の場合には、Ｑeテーブル回路１４５が出力するＱe（３ｍ＋２）を選択し、Ｓel（３ｍ＋２）＝“０”の場合には、減算器１４６が出力する（Ａ（３ｍ＋２）−Ｑe（３ｍ＋２））を選択するものである。
【００９６】
１５４はＲＥＮＯＲＭＥ回路であり、セレクタ１５３の出力を入力して符号化再正規化処理を行い、Ａ（３ｍ＋３）、ＢＳ（３ｍ＋２）を出力するものである。１５５はＡＮＤ回路であり、ＳＷＩＴＣＨ（Ｉ（ＣＸ（３ｍ＋２）））とＥxＯＲ回路１５１が出力するＩsＬＰＳ（３ｍ＋２）をＡＮＤ処理するものである。１５６はＥｘＯＲ回路であり、ＭＰＳメモリ１４８が出力するＰreＭＰＳ（ＣＸ（３ｍ＋２））とＡＮＤ回路１５５の出力をＥxＯＲ処理してＮxtＭＰＳ（ＣＸ（３ｍ＋２））を出力するものである。
【００９７】
１５７はネクスト・インデックス回路であり、セレクタ１４４が出力するＩ（ＣＸ（３ｍ＋２））、減算器１４６が出力する（Ａ（３ｍ＋２）−Ｑe（３ｍ＋２））及びＥxＯＲ回路１５１が出力するＩsＬＰＳ（３ｍ＋２）を入力してＮxtＩ（ＣＸ（３ｍ＋２））を出力するものである。
【００９８】
図２７はインデックス・メモリ１１６、１２８、１４２の構成例の回路図である。本発明の第３実施形態では、インデックス・メモリ１１６、１２８、１４２は一体として構成されている。図２７中、１５９−ｉ、１６０−ｉ、１６１−ｉはセレクタ、１６２−ｉはインデックス・レジスタ、１６３、１６４、１６５はセレクタである。
【００９９】
セレクタ１５９−ｉは、ＣＸ（３ｍ）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ）＝ｉの場合には、ＮxtＩ（ＣＸ（３ｍ））を選択し、ＣＸ（３ｍ）≠ｉの場合には、インデックス・レジスタ１６２−ｉの出力を選択するものである。セレクタ１６０−ｉは、ＣＸ（３ｍ＋１）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ＋１）＝ｉの場合には、ＮxtＩ（ＣＸ（３ｍ＋１））を選択し、ＣＸ（３ｍ＋１）≠ｉの場合には、セレクタ１５９−ｉの出力を選択するものである。
【０１００】
セレクタ１６１−ｉは、ＣＸ（３ｍ＋２）＝ｉであるか否かを示すデータを選択制御データとし、ＣＸ（３ｍ＋２）＝ｉの場合には、ＮxtＩ（ＣＸ（３ｍ＋２））を選択し、ＣＸ（３ｍ＋２）≠ｉの場合には、セレクタ１６０−ｉの出力を選択するものである。インデックス・レジスタ１６２−ｉは、セレクタ１６１−ｉの出力を記憶するものである。セレクタ１６３は、ＣＸ（３ｍ）を選択制御データとし、ＣＸ（３ｍ）＝ｉの場合には、Ｉレジスタ１６２−ｉの出力を選択するものであり、セレクタ１６３の出力はＩ（ＣＸ（３ｍ））である。
【０１０１】
セレクタ１６４は、ＣＸ（３ｍ＋１）を選択制御データとし、ＣＸ（３ｍ＋１）＝ｉの場合には、インデックス・レジスタ１６２−ｉの出力を選択するものであり、セレクタ１６４の出力はＰreＩ（ＣＸ（３ｍ＋１））である。セレクタ１６５は、ＣＸ（３ｍ＋２）を選択制御データとし、ＣＸ（３ｍ＋２）＝ｉの場合には、インデックス・レジスタ１６２−ｉの出力を選択するものであり、セレクタ１６５の出力はＰreＩ（ＣＸ（３ｍ＋２））である。
【０１０２】
ＭＰＳメモリ１２０、１３３、１４８もインデックス・メモリ１１６、１２８、１４２と同様に構成され、図２７に示すＮxtＩ（ＣＸ（３ｍ））、ＮxtＩ（ＣＸ（３ｍ＋１）、ＮxtＩ（ＣＸ（３ｍ＋２）の代わりに、ＮxtＭＰＳ（ＣＸ（３ｍ））、ＮxtＭＰＳ（ＣＸ（３ｍ＋１））、ＮxtＭＰＳ（ＣＸ（３ｍ＋２））を入力する。このようにすると、Ｉ（ＣＸ（３ｍ））、ＰreＩ（ＣＸ（３ｍ＋１））、ＰreＩ（ＣＸ（３ｍ＋２））の代わりに、ＭＰＳ（ＣＸ（３ｍ））、ＰreＭＰＳ（ＣＸ（３ｍ＋１））、ＰreＭＰＳ（ＣＸ（３ｍ＋２））が出力されることになる。
【０１０３】
図２８はネクスト・インデックス回路１２７、１４１、１５７の回路図である。ネクスト・インデックス１２７において、１６７はセレクタであり、Ａ（３ｍ）［１５］を選択制御データとし、Ａ（３ｍ）［１５］＝“０”の場合には、ＮＭＰＳ（Ｉ（ＣＸ（３ｍ）））を選択し、Ａ（３ｍ）［１５］＝“１”の場合には、Ｉ（ＣＸ（３ｍ））を選択するものである。１６８はセレクタであり、ＩsＬＰＳ（３ｍ）を選択制御データとし、ＩsＬＰＳ（３ｍ）＝“０”の場合には、セレクタ１６７の出力を選択し、ＩsＬＰＳ（３ｍ）＝“１”の場合には、ＮＬＰＳ（Ｉ（ＣＸ（３ｍ）））を選択するものである。
【０１０４】
また、ネクスト・インデックス回路１４１において、１６９はセレクタであり、Ａ（３ｍ＋１）［１５］を選択制御データとし、Ａ（３ｍ＋１）［１５］＝“０”の場合には、ＮＭＰＳ（Ｉ（ＣＸ（３ｍ＋１）））を選択し、Ａ（３ｍ＋１）［１５］＝“１”の場合には、Ｉ（ＣＸ（３ｍ＋１））を選択するものである。１７０はセレクタであり、ＩsＬＰＳ（３ｍ＋１）を選択制御データとし、ＩsＬＰＳ（３ｍ＋１）＝“０”の場合には、セレクタ１６９の出力を選択し、ＩsＬＰＳ（３ｍ＋１）＝“１”の場合には、ＮＬＰＳ（Ｉ（ＣＸ（３ｍ＋１）））を選択するものである。
【０１０５】
また、ネクスト・インデックス回路１５７において、１７１はセレクタであり、Ａ（３ｍ＋２）［１５］を選択制御データとし、Ａ（３ｍ＋２）［１５］＝“０”の場合には、ＮＭＰＳ（Ｉ（ＣＸ（３ｍ＋２）））を選択し、Ａ（３ｍ＋２）［１５］＝“１”の場合には、Ｉ（ＣＸ（３ｍ＋２））を選択するものである。１７２はセレクタであり、ＩsＬＰＳ（３ｍ＋２）を選択制御データとし、ＩsＬＰＳ（３ｍ＋２）＝“０”の場合には、セレクタ１７１の出力を選択し、ＩsＬＰＳ（３ｍ＋２）＝“１”の場合には、ＮＬＰＳ（Ｉ（ＣＸ（３ｍ＋２）））を選択するものである。
【０１０６】
図２９はＣ演算器１１３、１１４、１１５の回路図である。Ｃ演算部１１３において、１７４はセレクタである。セレクタ１７４は、ＱeＲeg０（＝レジスタ１１１−０が記憶するＱe）が有効であるか否かを示すデータＳelＲeg０（＝レジスタ１１１−０が記憶するＳel）を選択制御データとし、ＳelＲeg０＝“０”の場合にはＱeＲeg０を選択し、ＳelＲeg０＝“１”の場合には０を選択する。
【０１０７】
１７５は加算器であり、Ｃレジスタ１０が記憶するＣとセレクタ１７５の出力を加算するものである。１７６はシフタであり、加算器１７５の出力をＳ０＝Ｍin（ＣＴ、ＢＳＲeg０＋ＢＳＲeg１＋ＢＳＲeg２）だけ左にシフトするものである。但し、ＢＳＲeg０はレジスタ１１１−０が記憶するＢＳ、ＢＳＲeg１はレジスタ１１１−１が記憶するＢＳ、ＢＳＲeg２はレジスタ１１１−２が記憶するＢＳである。
【０１０８】
１７７はセレクタである。セレクタ１７７は、ＱeＲeg１（＝レジスタ１１１−１が記憶するＱe）が有効であるか否かを示すデータＳelＲeg１（＝レジスタ１１１−１が記憶するＳel）を選択制御データとし、ＳelＲeg１＝“０”の場合にはＱeＲeg１を選択し、ＳelＲeg１＝“１”の場合には０を選択する。１７８はシフタであり、セレクタ１７７の出力をＳ１＝Ｍin（ＣＴ−ＢＳＲeg０、ＢＳＲeg１＋ＢＳＲeg２）だけ左にシフトするものである。１７９は加算器であり、シフタ１７６が出力するＣとシフタ１７８の出力を加算してＣを出力するものである。
【０１０９】
１８０はセレクタである。セレクタ１８０は、ＱeＲeg２（＝レジスタ１１１−２が記憶するＱe）が有効であるか否かを示すデータＳelＲeg２（＝レジスタ１１１−２が記憶するＳel）を選択制御データとし、ＳelＲeg２＝“０”の場合にはＱeＲeg２を選択し、ＳelＲeg２＝“１”の場合には０を選択する。１８１はシフタであり、セレクタ１８０の出力をＳ２＝Ｍin（ＣＴ−ＢＳＲeg０−ＢＳＲeg１、ＢＳＲeg２）だけ左にシフトするものである。１８２は加算器であり、加算器１７９が出力するＣとシフタ１８１の出力を加算してＣを出力するものである。
【０１１０】
１８３、１８４はセレクタである。セレクタ１８３は、ＣＴ＜＝ＢＳＲeg０であるか否かのデータを選択制御データとし、ＣＴ＜＝ＢＳＲeg０である場合にはシフタ１７６の出力を選択し、ＣＴ＞ＢＳＲeg０の場合にはセレクタ１８４の出力を選択するものである。セレクタ１８４は、ＣＴ＜＝ＢＳＲeg０＋ＢＳＲeg１であるか否かのデータを選択制御データとし、ＣＴ＜＝ＢＳＲeg０＋ＢＳＲeg１の場合には加算器１７９の出力を選択し、ＣＴ＞ＢＳＲeg０＋ＢＳＲeg１の場合には加算器１８２の出力を選択するものである。
【０１１１】
１８５はバイトアウト回路であり、セレクタ１８３の出力を入力してＢを演算するものである。１８６はセレクタであり、ＢＳＲeg０＋ＢＳＲeg１＋ＢＳＲeg２＞＝ＣＴであるか否かのデータを選択制御データとし、ＢＳＲeg０＋ＢＳＲeg１＋ＢＳＲeg２＞＝ＣＴの場合には、バイトアウト回路１８５の出力Ｃを選択し、ＢＳＲeg０＋ＢＳＲeg１＋ＢＳＲeg２＜ＣＴの場合には、加算器１８２の出力を選択するものである。
【０１１２】
本発明の第３実施形態おいては、第１演算手段１０４は、ＣＸ、Ｄを入力してＡを演算すると共に、Ｑe、ＢＳ、Ｓelを出力し、記憶手段１０５は第１演算手段１０４が出力するＱe、ＢＳ、Ｓelを記憶し、第２演算手段１０６は記憶手段１０５が記憶するＱe、ＢＳ、Ｓelを入力してＣ、Ｂを演算する。
【０１１３】
即ち、本発明の第３実施形態によれば、Ａを演算する第１演算手段１０４とＣ、Ｂを演算する第２演算手段１０６とを、第１演算手段１０４が出力するＱe、ＢＳ、Ｓelを記憶する記憶手段１０５を介して独立に構成しているので、バイトアウトが生じた場合であっても、Ｃの演算結果を出力する場合であっても、Ａの演算を行うことができる。したがって、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができる。
【０１１４】
また、３個のＡ演算部１０８、１０９、１１０を設け、ＣＸ（３ｍ）、Ｄ（３ｍ）の組とＣＸ（３ｍ＋１）、Ｄ（３ｍ＋１）の組とＣＸ（３ｍ＋２）、Ｄ（３ｍ＋２）の組を並列して入力し、これらを並列処理できるようにしているので、本発明の第２実施形態の場合よりも高速化を図ることができる。
【０１１５】
（第４実施形態）
図３０は本発明の第４実施形態の要部を示す回路図である。図３０中、１８８は第１演算手段、１８９は記憶手段、１９０は第２演算手段である。第１演算手段１８８はＣＸ、Ｄを入力してＡを演算するものである。記憶手段１８９は第１演算手段１８８が出力するＣの演算に必要なＱe、ＢＳ、Ｓelを記憶するものである。第２演算手段１９０は記憶手段１８９が記憶するＣの演算に必要なＱe、ＢＳ、Ｓelを入力してＣ、Ｂを演算するものである。本実施形態においては、前段の装置（図示せず）からＣＸ（２ｍ）、Ｄ（２ｍ）の組と、ＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）の組が並列して与えられる。
【０１１６】
第１演算手段１８８において、１９１はＡレジスタ、１９２、１９３はＡ演算部である。Ａレジスタ１９１はＡ（２ｍ）を記憶するものである。Ａ演算部１９２は、ＣＸ（２ｍ）、Ｄ（２ｍ）とＡレジスタ１９１が記憶するＡ（２ｍ）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（２ｍ＋１）を演算するものである。Ａ演算部１９３は、ＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）とＡ演算部１９２が出力するＡ（２ｍ＋１）を入力し、ＭＱ−ＣＯＤＥＲ方式によりＡ（２ｍ＋２）を演算するものである。Ａ演算部１９３が演算したＡ（２ｍ＋２）は、Ａ（２ｍ）に代わってＡレジスタ１９１に更新的に記憶される。
【０１１７】
記憶手段１８９において、１９４−０〜１９４−４は記憶手段１８９が備えるレジスタ中の５個を示しており、レジスタ１９４−０〜１９４−４を始めとする記憶手段１８９が備えるレジスタは、Ｑe（ｊ）、ＢＳ（ｊ）、Ｓel（ｊ）を記憶する容量を持つものである。但し、ｊは２ｍ、２ｍ＋１である。
【０１１８】
第２演算手段１９０において、１９５はＣレジスタ、１９６、１９７、１９８はＣ演算部である。Ｃレジスタ１９５はＣを記憶するものである。Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe、ＢＳ、ＳelとＣレジスタ１９５が記憶するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe、ＢＳ、ＳelとＣ演算部１９６が出力するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。
【０１１９】
Ｃ演算部１９８は、レジスタ１９４−２が記憶するＱe、ＢＳ、ＳelとＣ演算部１９７が出力するＣを入力し、ＭＱ−ＣＯＤＥＲ方式によりＣ、Ｂを演算するものである。Ｃ演算部１９８が演算したＣはＣレジスタ１９５に更新的に記憶される。
【０１２０】
図３１〜図３８は本発明の第４実施形態の動作例を示す回路図である。記憶手段１８９に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は、所定の制御回路（図示せず）で行なわれるが、図３１〜図３８に示す記憶手段１８９に対するＱe、ＢＳ、Ｓelの書き込み、読み出し制御は一例であり、その他の方法を取ることもできる。
【０１２１】
図３１は時刻ｔ=Ｔ０に前段装置からＡ演算部１９２にＣＸ（０）、Ｄ（０）が与えられると共に、Ａ演算部１９３にＣＸ（１）、Ｄ（１）が与えられた場合を示している。この場合、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（０）を入力してＡ（１）を演算すると共に、Ｑe（０）、ＢＳ（０）、Ｓel（０）を出力する。Ａ（１）はＡ演算部１９３に与えられ、Ｑe（０）、ＢＳ（０）、Ｓel（０）はレジスタ１９４−０に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（１）を入力してＡ（２）を演算すると共に、Ｑe（１）、ＢＳ（１）、Ｓel（１）を出力する。Ａ（２）はＡレジスタ１９１に記憶され、Ｑe（１）、ＢＳ（１）、Ｓel（１）はレジスタ１９４−１に記憶される。
【０１２２】
図３２は時刻ｔ=Ｔ１に前段装置からＡ演算部１９２にＣＸ（２）、Ｄ（２）が与えられると共に、Ａ演算部１９３にＣＸ（３）、Ｄ（３）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe（０）、ＢＳ（０）、Ｓel（０）とＣレジスタ１９５が記憶するＣ（０）を入力してＣ（１）を演算する。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（１）、ＢＳ（１）、Ｓel（１）とＣ演算部１９６が演算したＣ（１）を入力してＣ（２）を演算する。Ｃ（２）はＣレジスタ１９５に更新的に記憶される。
【０１２３】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（２）を入力してＡ（３）を演算すると共に、Ｑe（２）、ＢＳ（２）、Ｓel（２）を出力する。Ａ（３）はＡ演算部１９３に与えられ、Ｑe（２）、ＢＳ（２）、Ｓel（２）はレジスタ１９４−０に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（３）を入力してＡ（４）を演算すると共に、Ｑe（３）、ＢＳ（３）、Ｓel（３）を出力する。Ａ（４）はＡレジスタ１９１に記憶され、Ｑe（３）、ＢＳ（３）、Ｓel（３）はレジスタ１９４−１に記憶される。
【０１２４】
図３３は時刻ｔ=Ｔ２に前段装置からＡ演算部１９２にＣＸ（４）、Ｄ（４）が与えられると共に、Ａ演算部１９３にＣＸ（５）、Ｄ（５）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe（２）、ＢＳ（２）、Ｓel（２）とＣレジスタ１９５が記憶するＣ（２）を入力してＣ（３）を演算する。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（３）、ＢＳ（３）、Ｓel（３）とＣ演算部１９６が演算したＣ（３）を入力するが、この時点でバイトアウトが発生したとすると、Ｃ演算部１９７はＢ（０）を演算する。後処理したＢＳ´（３）はレジスタ１９４−０に記憶される。
【０１２５】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（４）を入力してＡ（５）を演算すると共に、Ｑe（４）、ＢＳ（４）、Ｓel（４）を出力する。Ａ（５）はＡ演算部１９３に与えられ、Ｑe（４）、ＢＳ（４）、Ｓel（４）はレジスタ１９４−１に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（５）を入力してＡ（６）を演算すると共に、Ｑe（５）、ＢＳ（５）、Ｓel（５）を出力する。Ａ（６）はＡレジスタ１９１に記憶され、Ｑe（５）、ＢＳ（５）、Ｓel（５）はレジスタ１９４−２に記憶される。
【０１２６】
図３４は時刻ｔ=Ｔ３に前段装置からＡ演算部１９２にＣＸ（６）、Ｄ（６）が与えられると共に、Ａ演算部１９３にＣＸ（７）、Ｄ（７）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＢＳ´（３）とＣレジスタ１９５が記憶するＣ´（３）を入力してＣ（４）を演算する。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（４）、ＢＳ（４）、Ｓel（４）とＣ演算部１９６が演算したＣ（４）を入力してＣ（５）を演算する。Ｃ演算部１９８は、レジスタ１９４−２が記憶するＱe（５）、ＢＳ（５）、Ｓel（５）とＣ演算部１９７が演算したＣ（５）を入力してＣ（６）を演算する。Ｃ（６）はＣレジスタ１９５に更新的に記憶される。
【０１２７】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（６）を入力してＡ（７）を演算すると共に、Ｑe（６）、ＢＳ（６）、Ｓel（６）を出力する。Ａ（７）はＡ演算部１９３に与えられ、Ｑe（６）、ＢＳ（６）、Ｓel（６）はレジスタ１９４−０に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（７）を入力してＡ（８）を演算すると共に、Ｑe（７）、ＢＳ（７）、Ｓel（７）を出力する。Ａ（８）はＡレジスタ１９１に更新的に記憶され、Ｑe（７）、ＢＳ（７）、Ｓel（７）はレジスタ１９４−１に記憶される。
【０１２８】
図３５は時刻ｔ=Ｔ４に前段装置からＡ演算部１９２にＣＸ（８）、Ｄ（８）が与えられると共に、Ａ演算部１９３にＣＸ（９）、Ｄ（９）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe（６）、ＢＳ（６）、Ｓel（６）とＣレジスタ１９５が記憶するＣ（６）を入力するが、この時点でバイトアウトが発生したとすると、Ｃ演算部１９６はＢ（１）を演算する。後処理したＢＳ´（６）はレジスタ１９４−０に記憶される。Ｃ演算部１９６から出力されるＣ´（６）はＣレジスタ１９６に記憶される。
【０１２９】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（８）を入力してＡ（９）を演算すると共に、Ｑe（８）、ＢＳ（８）、Ｓel（８）を出力する。Ａ（９）はＡ演算部１９３に与えられ、Ｑe（８）、ＢＳ（８）、Ｓel（８）はレジスタ１９４−２に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（９）を入力してＡ（１０）を演算すると共に、Ｑe（９）、ＢＳ（９）、Ｓel（９）を出力する。Ａ（１０）はＡレジスタ１９１に更新的に記憶され、Ｑe（９）、ＢＳ（９）、Ｓel（９）はレジスタ１９４−４に記憶される。
【０１３０】
図３６は時刻ｔ=Ｔ５に前段装置からＡ演算部１９２にＣＸ（１０）、Ｄ（１０）が与えられると共に、Ａ演算部１９３にＣＸ（１１）、Ｄ（１１）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＢＳ´（６）を入力すると共に、Ｃレジスタ１９５が記憶するＣ´（６）を入力してＣ（７）を演算する。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（７）、ＢＳ（７）、Ｓel（７）とＣ演算部１９６が演算したＣ（７）を入力してＣ（８）を演算する。Ｃ演算部１９８は、レジスタ１９４−２が記憶するＱe（８）、ＢＳ（８）、Ｓel（８）とＣ演算部１９７が演算したＣ（８）を入力してＣ（９）を演算する。Ｃ（９）はＣレジスタ１９５に更新的に記憶される。
【０１３１】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（１０）を入力してＡ（１１）を演算すると共に、Ｑe（１０）、ＢＳ（１０）、Ｓel（１０）を出力する。Ａ（１１）はＡ演算部１９３に与えられ、Ｑe（１０）、ＢＳ（１０）、Ｓel（１０）はレジスタ１９４−１に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（１１）を入力し、Ａ（１２）を演算すると共に、Ｑe（１１）、ＢＳ（１１）、Ｓel（１１）を出力する。Ａ（１２）はＡレジスタ１９１に記憶され、Ｑe（１１）、ＢＳ（１１）、Ｓel（１１）はレジスタ１９４−２に記憶される。レジスタ１９４−３に記憶されているＱe（９）、ＢＳ（９）、Ｓel（９）はレジスタ１９４−０に記憶される。
【０１３２】
図３７は時刻ｔ=Ｔ６に前段装置からＡ演算部１９２にＣＸ（１２）、Ｄ（１２）が与えられると共に、Ａ演算部１９３にＣＸ（１３）、Ｄ（１３）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe（９）、ＢＳ（９）、Ｓel（９）とＣレジスタ１９５が記憶するＣ（９）を入力してＣ（１０）を演算する。
【０１３３】
Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（１０）、ＢＳ（１０）、Ｓel（１０）とＣ演算部１９６が演算したＣ（１０）を入力してＣ（１１）を演算する。Ｃ演算部１９８は、レジスタ１９４−２が記憶するＱe（１１）、ＢＳ（１１）、Ｓel（１１）とＣ演算部１９７が演算したＣ（１１）を入力してＣ（１２）を演算する。Ｃ（１２）はＣレジスタ１９５に更新的に記憶される。
【０１３４】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（１２）を入力してＡ（１３）を演算すると共に、Ｑe（１２）、ＢＳ（１２）、Ｓel（１２）を出力する。Ａ（１３）はＡ演算部１９３に与えられ、Ｑe（１２）、ＢＳ（１２）、Ｓel（１２）はレジスタ１９４−０に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（１３）を入力し、Ａ（１４）を演算すると共に、Ｑe（１３）、ＢＳ（１３）、Ｓel（１３）を出力する。Ａ（１４）はＡレジスタ１９１に更新的に記憶され、Ｑe（１３）、ＢＳ（１３）、Ｓel（１３）はレジスタ１９４−１に記憶される。
【０１３５】
図３８は時刻ｔ=Ｔ７に前段装置からＡ演算部１９２にＣＸ（１４）、Ｄ（１４）が与えられ、Ａ演算部１９３にＣＸ（１５）、Ｄ（１５）が与えられた場合を示している。この場合、Ｃ演算部１９６は、レジスタ１９４−０が記憶するＱe（１２）、ＢＳ（１２）、Ｓel（１２）とＣレジスタ１９５が記憶するＣ（１２）を入力してＣ（１３）を演算する。Ｃ演算部１９７は、レジスタ１９４−１が記憶するＱe（１３）、ＢＳ（１３）、Ｓel（１３）と、Ｃ演算部１９６が演算したＣ（１３）を入力してＣ（１４）を演算する。Ｃ（１４）はＣレジスタ１９５に更新的に記憶される。
【０１３６】
他方、Ａ演算部１９２は、Ａレジスタ１９１が出力するＡ（１４）を入力してＡ（１５）を演算すると共に、Ｑe（１４）、ＢＳ（１４）、Ｓel（１４）を出力する。Ａ（１５）はＡ演算部１９３に与えられ、Ｑe（１４）、ＢＳ（１４）、Ｓel（１４）はレジスタ１９４−０に記憶される。Ａ演算部１９３は、Ａ演算部１９２が出力するＡ（１５）を入力してＡ（１６）を演算すると共に、Ｑe（１５）、ＢＳ（１５）、Ｓel（１５）を出力する。Ａ（１６）はＡレジスタ１９１に更新的に記憶され、Ｑe（１５）、ＢＳ（１５）、Ｓel（１５）はレジスタ１９４−１に記憶される。
【０１３７】
以上のように、本発明の第４実施形態によれば、Ａを演算する第１演算手段１８８とＣ、Ｂを演算する第２演算手段１９０とを、第１演算手段１８８が出力するＱe、ＢＳ、Ｓelを記憶する記憶手段１８９を介して独立に構成しているので、バイトアウトが生じた場合であっても、Ｃの演算結果を出力する場合であっても、Ａの演算を行うことができる。したがって、Ａの演算を連続して行い、ＭＱ−ＣＯＤＥＲ方式の算術符号化演算の高速化を図ることができる。
【０１３８】
また、２個のＡ演算部１９２、１９３を設け、ＣＸ（２ｍ）、Ｄ（２ｍ）の組とＣＸ（２ｍ＋１）、Ｄ（２ｍ＋１）の組とを並列して入力し、これらを並列処理できるようにしているので、本発明の第２実施形態の場合と同様の高速化を図ることができる。更に、第２演算手段は、Ａ演算部よりも数の多い３個のＣ演算部１９６、１９７、１９８を設けているので、Ｂの連続出力後、しばらく、Ｂの出力が生じなければ、記憶手段１８９のレジスタのうち、使用するレジスタを２個に戻すことができる。したがって、記憶手段１８９の規模を本発明の第２実施形態が備える記憶手段４８よりも小さくすることができる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備えるＡ演算部の回路図である。
【図３】本発明の第１実施形態が備えるインデックス・メモリの第１構成例の回路図である。
【図４】本発明の第１実施形態が備えるインデックス・メモリの第２構成例の回路図である。
【図５】本発明の第１実施形態が備えるＭＰＳメモリの第１構成例の回路図である。
【図６】本発明の第１実施形態が備えるＭＰＳメモリの第２構成例の回路図である。
【図７】本発明の第１実施形態が備えるネクスト・インデックス回路の回路図である。
【図８】本発明の第１実施形態が備えるＣ演算部の回路図である。
【図９】本発明の第１実施形態の動作例を示す回路図である。
【図１０】本発明の第１実施形態の動作例を示す回路図である。
【図１１】本発明の第１実施形態の動作例を示す回路図である。
【図１２】本発明の第１実施形態の動作例を示す回路図である。
【図１３】本発明の第１実施形態の動作例を示す回路図である。
【図１４】本発明の第２実施形態の要部を示す回路図である。
【図１５】本発明の第２実施形態が備えるＡ演算部の回路図である。
【図１６】本発明の第２実施形態が備えるインデックス・メモリの回路図である。
【図１７】本発明の第２実施形態が備えるネクスト・インデックス回路の回路図である。
【図１８】本発明の第２実施形態が備えるＣ演算部の回路図である。
【図１９】本発明の第２実施形態の動作例を示す回路図である。
【図２０】本発明の第２実施形態の動作例を示す回路図である。
【図２１】本発明の第２実施形態の動作例を示す回路図である。
【図２２】本発明の第２実施形態の動作例を示す回路図である。
【図２３】本発明の第２実施形態の動作例を示す回路図である。
【図２４】本発明の第２実施形態の動作例を示す回路図である。
【図２５】本発明の第３実施形態の要部を示す回路図である。
【図２６】本発明の第３実施形態が備えるＡ演算部の回路図である。
【図２７】本発明の第３実施形態が備えるインデックス・メモリの回路図である。
【図２８】本発明の第３実施形態が備えるネクスト・インデックス回路の回路図である。
【図２９】本発明の第３実施形態が備えるＣ演算部の回路図である。
【図３０】本発明の第４実施形態の要部を示す回路図である。
【図３１】本発明の第４実施形態の動作例を示す回路図である。
【図３２】本発明の第４実施形態の動作例を示す回路図である。
【図３３】本発明の第４実施形態の動作例を示す回路図である。
【図３４】本発明の第４実施形態の動作例を示す回路図である。
【図３５】本発明の第４実施形態の動作例を示す回路図である。
【図３６】本発明の第４実施形態の動作例を示す回路図である。
【図３７】本発明の第４実施形態の動作例を示す回路図である。
【図３８】本発明の第４実施形態の動作例を示す回路図である。
【図３９】従来のＭＱ−ＣＯＤＥＲ方式の算術符号化演算器の一例の要部の回路図である。
【符号の説明】
【０１４０】
１…演算部
２…レジスタ
４、４７、１０４、１８８…第１演算手段
５、４８、１０５、１８９…記憶手段
６、４９、１０６、１９０…第２演算手段
７、５０、１０７、１９１…Ａレジスタ
８、５１、５２、１０８〜１１０、１９２、１９３…Ａ演算部
９−ｘ、５３−ｘ、１１１−ｘ、１９４−ｘ…レジスタ
１０、５４、１１２、１９５…Ｃレジスタ
１１、５５、５６、１１３〜１１５、１９６〜１９８…Ｃ演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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