(57)【要約】【課題】フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる半導体装置を提供する。【解決手段】半導体基板１にゲート絶縁膜４を介して形成されたゲート電極ＦＧ，ＳＧと、ゲート電極ＦＧ，ＳＧを挟んで半導体基板１に形成されたソース領域９およびドレイン領域９とを有し、ゲート電極ＦＧ，ＳＧ下にチャネルが形成される電界効果トランジスタＴｒ１，Ｔｒ２を集積した半導体装置であって、電界効果トランジスタＴｒ１，Ｔｒ２のゲート電極ＦＧ，ＳＧが、フルシリサイドゲートＦＧと、部分的にシリサイド化されたシリサイド付きゲートＳＧとに選択的に分けて形成されている。【選択図】図１
2005228868.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板に形成されたソース領域およびドレイン領域とを有し、前記ゲート電極下にチャネルが形成される電界効果トランジスタを集積した半導体装置であって、
前記電界効果トランジスタの前記ゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成された
半導体装置。
【請求項２】
フルシリサイドゲートとシリサイド付きゲートとで前記半導体基板に対する仕事関数差を異ならせて、２種類のしきい値電圧をもつ前記電界効果トランジスタを集積した
請求項１記載の半導体装置。
【請求項３】
前記電界効果トランジスタの前記チャネルの不純物濃度、前記ゲート絶縁膜の膜厚、あるいは印加電圧を異ならせて、３種類以上のしきい値電圧をもつ前記電界効果トランジスタを集積した
請求項２記載の半導体装置。
【請求項４】
他の電界効果トランジスタと比較してゲート長が長い前記電界効果トランジスタのゲート電極が、シリサイド付きゲートにより形成された
請求項１記載の半導体装置。
【請求項５】
前記シリサイド付きゲートは、ソース領域あるいはドレイン領域の近傍においてフルシリサイド化された
請求項１記載の半導体装置。
【請求項６】
前記複数の電界効果トランジスタには異なる電源電圧が使用され、高電圧用の電界効果トランジスタのゲート電極が、シリサイド付きゲートにより形成された
請求項１記載の半導体装置。
【請求項７】
複数の前記電界効果トランジスタは、素子分離絶縁膜により区画された前記半導体基板の活性領域に形成され、前記素子分離絶縁膜上に前記ゲート電極と一体的に形成され、上層と接続されるゲートパッドを有し、
前記ゲートパッドが、部分的にシリサイド化された
請求項１記載の半導体装置。
【請求項８】
複数の前記電界効果トランジスタは、素子分離絶縁膜により区画された前記半導体基板の活性領域に形成され、前記ゲート電極は、前記半導体基板の前記活性領域上および前記素子分離上に延伸して形成されており、
前記ゲート電極のうち、前記活性領域と前記素子分離絶縁膜との境界部がフルシリサイド化された
請求項１記載の半導体装置。
【請求項９】
前記半導体基板に、前記電界効果トランジスタのゲート電極材料を利用した抵抗素子が形成されており、
前記抵抗素子は、部分的にシリサイド化された領域、あるいはノンシリサイド領域を有する
請求項１記載の半導体装置。
【請求項１０】
半導体基板にゲート電極材料を堆積させ、加工して複数のゲート電極を形成する工程と、
複数の前記ゲート電極を埋める層間絶縁膜を形成する工程と、
前記ゲート電極の上面が露出するまで、前記層間絶縁膜を除去する工程と、
前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極を選択的にエッチングして薄膜化し、厚膜の前記ゲート電極と薄膜化した前記ゲート電極とを形成する工程と、
前記層間絶縁膜から露出した前記ゲート電極をシリサイド化して、薄膜化した前記ゲート電極をフルシリサイドゲートとし、厚膜の前記ゲート電極を一部がシリサイド化したシリサイド付きゲートとする工程と
を有する半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を除去する工程の後、前記ゲート電極をシリサイド化する工程の前に、
前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極にシリサイド防止膜を形成する工程をさらに有し、
前記ゲート電極をシリサイド化して、フルシリサイドゲートとシリサイド付きゲートに加えて、ノンシリサイドゲートをさらに形成する
請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、複数の電界効果トランジスタを集積した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高性能・高機能化・低消費電力化を実現するために、閾値電圧（Ｖｔｈ）を複数もつトランジスタの高性能化がますます重要となっている。従来の複数のＶｔｈをもつプロセス技術（High Speed版、General-purpose版、Low-power版）の例を以下に説明する（非特許文献１参照）。
【０００３】
非特許文献１のTable ＩＩでは、まず消費電力の観点から、３つプロセス技術（High Speed版、General-purpose版、Low-power版）を提供している。たとえば、高速化が重要なサーバーなどはＨＳ版、低消費電力が重要なモバイルなどはＬＰ版を使うといったように、アプリケーションの用途によって選択する。ＨＳ、Ｇ、ＬＰ版は、それぞれ右欄のＩ／Ｏトランジスタを含有している。また、ＨＳ、Ｇ、ＬＰ版はそれぞれの中で、Ｖｔｈが異なるトランジスタ(Low-Vth, std-Vth, High-Vth)を用意しており、回路用途に応じて設計者は選択する。従来の方法では、チャネル注入濃度やゲート酸化膜厚を変えて、複数のＶｔｈを実現していた。
【０００４】
一方で、ゲート空乏化対策を目的としてフルシリサイドゲート技術が提案されている（特許文献１および非特許文献２〜７参照）。
【０００５】
【特許文献１】特開２０００−２５２４６２号公報
【非特許文献１】C.C.Wu etc.,“A 90-nm CMOS Device Technology with High-speed, General-purpose, and Low-leakage Transistors for System on Chip Applications", IEDM2002
【非特許文献２】B. Tavel etc, "Totally Silicided (CoSi2) Polysilicon: a novel approach to very low-resistive gate without metal CMP nor etching", IEDM2001
【非特許文献３】Qi Xiang etc,"Strained Silicon NMOS with Nickel-Silicide Metal Gate", VLSI Symposium 2003
【非特許文献４】Z. Krivokapic, etc,” Nickel Silicide Metal Gate FDSOI Devices with Improved Gate Oxide Leakage”, IEDM2002
【非特許文献５】Jakub Kedzierski,etc,”Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation”, IEDM2002
【非特許文献６】S. Monfray,etc, “SON (Silicon-On-Nothing) P-MOSFETs with totally silicided (CoSi2) Polysilicon on 5nm-thick Si-films:The simplest way to integration of Metal Gates on thin FD channels”, IEDM2002
【非特許文献７】Jakub Kedzierski,etc," Issues in NiSi-gated FDSOI device integration" ,IEDM2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の方法では、チャネル注入を複数回行うことで異なるＶｔｈをもつトランジスタを実現し、高い閾値電圧を持つトランジスタのチャネル注入条件の設定には、高濃度の不純物注入を必要としていた。チャネル領域の高濃度化は、移動度の低下、接合リーク及び接合容量の増加などを招き、閾値電圧が高くなることによる駆動力低下以上に速度性能を大きく低下させる問題があった。ゲート酸化膜信頼性の観点からも高濃度化は、結晶欠陥を増加させ信頼性低下を招く原因であった。
【０００７】
また、ゲート空乏化対策としてフルシリサイドゲートを用いすべてのポリシリコンをフルシリサイド化した場合、フルシリサイド化したポリシリコンを利用して抵抗素子を作製すると、アナログ回路で必要となる抵抗値が極端に小さくなり、所望の抵抗値を得るのにレイアウトが大きくなる問題があった。また、アナログ回路では高精度のポリシリコン抵抗素子を必要としている。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる半導体装置を提供することにある。
【０００９】
本発明の他の目的は、同一の半導体基板に、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとを選択的に形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体装置は、半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板に形成されたソース領域およびドレイン領域とを有し、前記ゲート電極下にチャネルが形成される電界効果トランジスタを集積した半導体装置であって、前記電界効果トランジスタの前記ゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成されたものである。
【００１１】
上記の本発明の半導体装置では、電界効果トランジスタのゲート電極が、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに選択的に分けて形成されている。
フルシリサイドゲートとシリサイド付きゲートとでは、半導体基板に対する仕事関数差や、熱伝導率が異なる。ゲート絶縁膜の膜厚やチャネルの不純物濃度を同じとすれば、半導体基板に対する仕事関数差により、フルシリサイドゲートをもつ電界効果トランジスタと、シリサイド付きゲートをもつ電界効果トランジスタとで異なる閾値に制御される。
【００１２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板にゲート電極材料を堆積させ、加工して複数のゲート電極を形成する工程と、複数の前記ゲート電極を埋める層間絶縁膜を形成する工程と、前記ゲート電極の上面が露出するまで、前記層間絶縁膜を除去する工程と、前記層間絶縁膜から露出した複数の前記ゲート電極のうち、一部の前記ゲート電極を選択的にエッチングして薄膜化し、厚膜の前記ゲート電極と薄膜化した前記ゲート電極とを形成する工程と、前記層間絶縁膜から露出した前記ゲート電極をシリサイド化して、薄膜化した前記ゲート電極をフルシリサイドゲートとし、厚膜の前記ゲート電極を一部がシリサイド化したシリサイド付きゲートとする工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法では、層間絶縁膜から露出した複数のゲート電極のうち、一部のゲート電極を選択的にエッチングして薄膜化し、厚膜のゲート電極と薄膜化したゲート電極とを形成する。
そして、薄膜化したゲート電極をフルシリサイド化させる条件で、層間絶縁膜から露出したゲート電極をシリサイド化する。
これにより、薄膜化したゲート電極はフルシリサイドゲートとなり、厚膜のゲート電極は一部がシリサイド化したシリサイド付きゲートとなり、同一の半導体基板にフルシリサイドゲートとシリサイド付きゲートが形成される。
【発明の効果】
【００１４】
本発明の半導体装置によれば、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用し、電界効果トランジスタの用途に応じてゲート電極を作り分けて、しきい値制御や信頼性の向上を図ることができる。
また、本発明の半導体装置の製造方法によれば、同一の半導体基板に、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとを選択的に形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について、図面を参照して説明する。
【実施例１】
【００１６】
実施例１は、同一基板上にフルシリサイド・ゲートとシリサイド付ポリシリコン・ゲートとを混在させ、複数の閾値（マルチＶｔｈ）技術を成し遂げる発明である。マルチＶｔｈ技術は、高速化を必要とする回路に主に低閾値トランジスタを用い、低消費電力を必要とする回路には、高閾値トランジスタを用い、高速・低消費電力化かつ高機能化を同時に実現する技術である。図１は、実施例１に係る半導体装置の断面図である。なお、実施例１では、ｎＭＯＳトランジスタを例にするが、ｐＭＯＳトランジスタの場合には、各所に添加する不純物の導電型を逆極性にすることで、以下の説明が同様に適用できる。
【００１７】
図１に示すように、例えばｐ型のシリコンからなる半導体基板１に素子分離絶縁膜２が形成されている。半導体基板１にはｐ型のウェル３が形成されており、素子分離絶縁膜２により区画されたｐ型のウェル３の領域が活性領域となる。活性領域における半導体基板１に、２種類のトランジスタＴｒ１，Ｔｒ２が形成されている。
【００１８】
トランジスタＴｒ１は、半導体基板１上にゲート絶縁膜４を介して、ポリシリコンが完全にシリサイド化されたシリサイド膜６からなるフルシリサイドゲートＦＧを有する。フルシリサイドゲートＦＧの側壁には、酸化シリコン膜からなるオフセットスペーサ７と、酸化シリコン膜８ａと窒化シリコン膜８ｂからなるサイドウォール絶縁膜８が形成されている。フルシリサイドゲートＦＧを挟んで、ウェル３にはｐ型のソース・ドレイン領域９が形成されている。なお、電圧の印加方向に応じて、ソース領域とドレイン領域の位置が逆転することから、ソース領域あるいはドレイン領域となる領域をまとめてソース・ドレイン領域９と称する。ソース・ドレイン領域９の表面には、シリサイド化したシリサイド層１０が形成されている。フルシリサイドゲートＦＧにおけるソース・ドレイン領域９間にチャネルが形成される。
【００１９】
トランジスタＴｒ２は、半導体基板１上にゲート絶縁膜４を介して、部分的にシリサイド化されたシリサイド付きゲートＳＧを有する。すなわち、シリサイド付きゲートＳＧは、ポリシリコン膜５と、ポリシリコン膜５の上面がシリサイド化されたシリサイド膜６とにより構成される。シリサイド付きゲートＳＧの側壁には、酸化シリコン膜からなるオフセットスペーサ７と、酸化シリコン膜８ａと窒化シリコン膜８ｂからなるサイドウォール絶縁膜８が形成されている。シリサイド付きゲートＳＧを挟んで、ウェル３にはｐ型のソース・ドレイン領域９が形成されている。シリサイド付きゲートＳＧにおけるソース・ドレイン領域９間にチャネルが形成される。
【００２０】
図１に示すように、同一の半導体基板１に形成された、２つのトランジスタＴｒ１，Ｔｒ２のゲート電極が、フルシリサイドゲートＦＧと、部分的にシリサイド化されたシリサイド付きゲートＳＧとに選択的に分けて形成されている。実施例１では、チャネルの不純物濃度や、ゲート絶縁膜４の膜厚、印加電圧等の条件を同じとする。
【００２１】
ｎＭＯＳトランジスタを例にとると、シリサイド付ポリシリコンのフラットバンド電圧は約−１．０Ｖ、フルシリサイドのフラットバンド電圧は−０．５Ｖであり、フルシリサイドゲートＦＧをもつトランジスタＴｒ１の閾値電圧が約０．５Ｖ高くなる。フラットバンド電圧の違いは、フルシリサイドゲートＦＧとシリサイド付きゲートＳＧとで半導体基板１に対する仕事関数差が異なるからである。図２は、フルシリサイドゲートＦＧをもつトランジスタＴｒ１とシリサイド付きゲートＳＧをもつトランジスタＴｒ２における閾値電圧Ｖｔｈのゲート長（Ｌｇ）依存性を示す図である。図２に示すように、フルシリサイドゲートＦＧをもつトランジスタＴｒ１の方が、シリサイド付きゲートＳＧをもつトランジスタＴｒ２よりも閾値電圧が高くなることがわかる。
【００２２】
従って、フルシリサイドゲートＦＧをもつトランジスタＴｒ１を高閾値トランジスタとして採用することができる。実施例１では、マルチＶｔｈをフラットバンド電圧の違いを用いて実現するため、従来と比較し、チャネル濃度が低い状態で高いＶｔｈを実現することができる。実施例１により移動度低下が低く、ゲート空乏化を抑制できるため、電流駆動能力の高いトランジスタＴｒ１を作ることができる。不純物濃度を低くできることは接合リーク・接合容量の増加を抑制できる。
【００２３】
また、実施例１では以下に示す効果を有する。ポリシリコンは、シリサイドと比べて熱伝導率が高い。従って、電流駆動力、消費電力が大きい低閾値トランジスタＴｒ２に、熱伝導率が比較的高いポリシリコンを有するシリサイド付きゲートＳＧを採用することにより、ゲート電極からの放熱を容易にし、チップの温度上昇を抑制して、信頼性を維持することができる。放熱による効果は、特に差動回路などの電流モードで使用することが多いアナログ・ＲＦ回路で顕著となる。また、ＳＯＩ（Silicon on insulator）基板を用いた場合には、チャネル下に熱伝導率が低い酸化膜があるため、シリサイド付きゲートＳＧからの放熱を効率的に行うことによる効果は大きい。また、フルシリサイドゲートＦＧを、消費電力の小さい高閾値トランジスタＴｒ１に適用することにより、発熱の問題を小さくすることができる。
【００２４】
トランジスタを構成する典型的な材料の熱伝導率は、ＳｉＯ2 が０．０１４であり、Ｓｉが１．５であり、ｎ型のＳｉが０．７５であり、ｐ型のＳｉが０．５０であり、ＴｉＳｉが０．０８であり、Ａｌが２．４である。単位は、Ｗｃｍ-1Ｋ-1である。
【実施例２】
【００２５】
実施例２は、本発明の請求項３に対応する実施例である。実施例２は、フルシリサイドゲートＦＧとシリサイド付きゲートＳＧを用いて仕事関数を変えるゲート技術と、チャネルの不純物濃度、ゲート絶縁膜４の膜厚、または印加電圧を変える技術とを組み合わせるとにより、マルチＶｔｈを実現するものである。
【００２６】
例えば、ゲート絶縁膜４の膜厚と電源電圧を一定にし、チャネルの不純物濃度を２種類にし、それぞれのチャネル条件で、フルシリサイドゲートＦＧをもつトランジスタとシリサイド付きゲートＳＧをもつトランジスタＴｒを構成すると、計４種類のＶｔｈをもつトランジスタＴｒを集積することができ、半導体装置のさらなる多機能化を図ることができる。
【実施例３】
【００２７】
実施例３は、本発明の請求項４に対応する実施例である。図３は、実施例３に係る半導体装置の断面図である。なお、実施例３および以降の実施例についても、実施例１で参照した図１と同等の構成要素には、同一の符号を付しており、重複説明は省略する。
【００２８】
図３に示すように、実施例３は、ゲート長Ｌｇが短い短チャネルトランジスタＴｒ３のゲート電極をフルシリサイドゲートＦＧとし、長チャネルトランジスタＴｒ４のゲート電極をシリサイド付きゲートＳＧとしたＣＭＯＳ技術である。短チャネルトランジスタＴｒ３のゲート長は典型的には、約０．１μｍ以下である。
【００２９】
実施例３により、全てのトランジスタのゲートにシリサイド付きポリシリコンを用いた従来に比べて、短チャネルトランジスタＴｒ３にフルシリサイドゲートＦＧを用いることにより、従来問題であった短チャネルでの閾値低下を抑制することができる。
【００３０】
短チャネル効果とは、図４（ａ）に示すように、ゲート長Ｌｇを短くするにつれて閾値電圧Ｖｔｈが低下してしまう現象である。短チャネル領域での閾値電圧の低下は、オフ電流を増加させ、最悪の場合は、on-off比が取れなくトランジスタとして重要なスイッチング動作ができなくなってしまう。
【００３１】
図４（ｂ）に示すように、閾値電圧が低下してしまう領域のゲート長Ｌｇをもつトランジスタのゲート電極に、フルシリサイドゲートＦＧを適用することにより、閾値電圧を引き上げることができる。このように、本発明の実施例３では、閾値電圧が物理現象的に低下してしまう短チャネルトランジスタＴｒ３に、ゲートの仕事関数を利用して閾値電圧を高くできるフルシリサイドゲートを適用することにより、短チャネル効果を抑制することができる。
【実施例４】
【００３２】
実施例４は、本発明の請求項５に対応する実施例である。図５は、実施例４に係る半導体装置の断面図である。
【００３３】
図５に示すように、トランジスタＴｒ５のシリサイド付きゲートＳＧは、ゲートエッジ、すなわちソース・ドレイン領域９の近傍においてフルシリサイド化されている。実施例４のトランジスタＴｒ５は、例えば、実施例３（図３参照）の長チャネルトランジスタＴｒ４の構造として、採用することができる。
【００３４】
実施例４によれば、実施例１〜３で説明したシリサイド付きゲートＳＧにおいて、ソース・ドレイン領域９の近傍のみフルシリサイド化することにより、ソース近傍のドレイン電界によるポテンシャル低下を抑制することができる。これにより、パンチスルー電流などの短チャネル効果を抑制することができる。図５に示すフルシリサイド長ｘを長くすればするほど効果は大きくなる。
【００３５】
図６は、従来のシリサイド付きゲート（図中、ＣＶ１で示す）をもつトランジスタと、実施例４のシリサイド付きゲートＳＧ（図中、ＣＶ２で示す）をもつトランジスタＴｒ５の閾値電圧のゲート長依存性を示す図である。
【００３６】
図６に示すように、ｘを固定した場合、ゲート長Ｌｇが長い場合には従来のシリサイド付きゲートをもつトランジスタと同程度の閾値に制御できる。ゲート長Ｌｇが短くなるとフルシリサイドの割合が大きくなるため、短チャネル領域においてパンチスルーによる閾値低下を防ぐことができる。尚、ゲート長Ｌｇを短くし、Ｌｇ≦２ｘとなる時、完全なフルシリサイドになる。また、実施例３は、図４（ｂ）に示すように、シリサイド付きゲートＳＧかフルシリサイドゲートＦＧかを採用する境界となるゲート長でＶｔｈ−Ｌｇ特性のカーブが不連続となってしまうが、この構造では、Ｖｔｈ−Ｌｇ特性のカーブが連続的になる。
【００３７】
後述するように、通常、シリサイド工程において、中央部と比較しポリシリコンのエッジ部が比較的シリサイド化が速く進む。そのため、ポリシリコン膜厚およびシリサイド時の温度をコントロールすることより、比較的長いゲート長の場合にエッジ部のみフルシリサイド化することができる。
【実施例５】
【００３８】
実施例５は、本発明の請求項６に対応する実施例である。図７は、実施例５に係る半導体装置の断面図である。
【００３９】
実施例５では、低電圧用トランジスタＴｒ６のゲート電極にフルシリサイドゲートＦＧを採用し、高電圧用トランジスタＴｒ７のゲート電極にシリサイド付きゲートＳＧを採用する。高電圧用トランジスタＴｒ７のゲート絶縁膜４の膜厚ｔ２は、低電圧用トランジスタＴｒ６のゲート絶縁膜４の膜厚ｔ１よりも厚く、高耐圧化構造をなしている。
【００４０】
高い電源電圧が使用される高電圧用トランジスタＴｒ７のゲートに、比較的熱伝導率が高いポリシリコン膜５を一部にもつシリサイド付きゲートＳＧを用いることにより、温度上昇を抑制することができ、高耐圧化を図ることができる。
【００４１】
また、低電圧用トランジスタＴｒ６のゲートに、フルシリサイドゲートＦＧを用いることにより、移動度低下および空乏化を抑制でき、高速化および高駆動力化を図ることができる。ただし、実施例１、３のように、低電圧用トランジスタの一部は、用途に応じてシリサイド付きトランジスタを採用してもよい。また、実施例４のように、高電圧用トランジスタＴｒ７のシリサイド付きゲートＳＧが、ゲートエッジのみフルシリサイドである構造を採用してもよい。
【実施例６】
【００４２】
実施例６は、本発明の請求項７に対応する実施例である。図８は、実施例６に係るＣＭＯＳトランジスタを有する半導体装置の平面図である。
【００４３】
素子分離絶縁膜２で区画された活性領域に、ｎＭＯＳトランジスタＴｒ８とｐＭＯＳトランジスタＴｒ９が形成されている。実施例６では、ｎＭＯＳトランジスタＴｒ８およびｐＭＯＳトランジスタＴｒ９は、ともにフルシリサイドゲートＦＧを有する。図８に示すように、活性領域では、フルシリサイドゲートＦＧとソース・ドレイン領域９とを有するトランジスタＴｒ８，Ｔｒ９が形成される。トランジスタＴｒ８，Ｔｒ９のソース・ドレイン領域９に接続するコンタクト１７が形成されている。
【００４４】
活性領域外の素子分離絶縁膜２上に、幅広のゲートパッドＧＰが形成されている。ゲートパッドＧＰは、コンタクト１７を介して第１層配線１８に接続される。ｎＭＯＳトランジスタＴｒ８のフルシリサイドゲートＦＧと、ｐＭＯＳトランジスタＴｒ９のフルシリサイドゲートＦＧと、ゲートパッドＧＰとはともに一体的に形成されており、電気的に接続されている。
【００４５】
実施例６では、図８に示すように、フルシリサイドゲートＦＧをもつトランジスタＴｒ８，Ｔｒ９に接続されたゲートパッドＧＰは、シリサイド付きポリシリコンにより構成される。図９は、図８のＸ−Ｘ’線における断面図である。
【００４６】
図９に示すように、素子分離絶縁膜２上にポリシリコン膜５とシリサイド膜６とを有するゲートパッドＧＰが形成されている。ゲートパッドＧＰは、層間絶縁膜１６に被覆されており、コンタクト１７を介して第１層配線１８に接続されている。
【００４７】
実施例６では、フルシリサイドよりもピンホールの発生が低いポリシリコンを有するシリサイド付きポリシリコンをゲートパッドＧＰに採用することにより、コンタクト１７の形成のための層間絶縁膜１６のエッチングにおいて、素子分離絶縁膜２にエッチングダメージが入ることを防止することができる。これにより、ゲートパッドＧＰ−半導体基板１間のリークＬＣを防止することができる。
【００４８】
また、ポリシリコン膜５の方がシリサイドよりも、酸化シリコンからなる素子分離絶縁膜２の熱膨張係数に近いことから、素子分離絶縁膜２に接する部分にポリシリコン膜５が存在することにより、ゲートパッドＧＰの剥がれを防止することができる。ＳｉＯ2 、Ｐｏｌｙ−Ｓｉ、ＣｏＳｉ2 の熱膨張係数は、それぞれ、０．５５、３．７、８．４（×１０-6／℃）である。
【００４９】
さらに、ゲートパッドＧＰに、シリサイド付きポリシリコンを用いることにより、ノンシリサイド（ポリシリコン膜５のみ）と比較して低抵抗化することができる。また、コンタクト１７の形成のための層間絶縁膜１６のエッチング時において、層間絶縁膜１６である酸化シリコン膜とのエッチング選択比が、ノンシリサイドに比べてシリサイドつきポリシリコンの方が高くなるという利点がある。
【実施例７】
【００５０】
実施例７は、本発明の請求項８に対応する実施例である。実施例７は、シリサイド付きゲートＳＧをもつトランジスタＴｒ１０の好適な構造例である。図１０は、実施例７に係る半導体装置の平面図であり、図１１は、図１０のＹ−Ｙ’線の断面図である。
【００５１】
図１０に示すように、素子分離絶縁膜２で区画された活性領域に、シリサイド付きゲートＳＧをもつトランジスタＴｒ１０が形成されている。シリサイド付きゲートＳＧは、活性領域上および素子分離絶縁膜２上に延伸して形成されている。実施例７では、活性領域と素子分離絶縁膜２との境界部の部分のみ、シリサイド膜６のみからなるフルシリサイド構造とするものである。
【００５２】
図１２は、図１１の要部拡大図である。図１２に示すように、素子分離絶縁膜２としてＳＴＩを採用した場合には、活性領域との境界部にＤｉｖｏｔと呼ばれる窪みＤが発生する場合がある。窪みＤが発生すると、ゲート幅が小さい場合には、素子分離絶縁膜２上のゲート電極による回りこみ電界Ｅの影響が無視できなくなり、その影響により閾値低下を招くという逆狭チャネル効果の問題がある。この現象は、素子分離絶縁膜の窪みＤが大きいほど顕著になる。実施例７では、閾値電圧を高くするために、エッジ部をフルシリサイド化することにより、上記の逆狭チャネル効果を抑制することができる。実施例７の構造は、実施例１〜５のシリサイド付きゲートＳＧをもつトランジスタの構造に採用することができる。
【実施例８】
【００５３】
実施例８は、本発明の請求項９に対応する実施例である。実施例８は、実施例１〜７のトランジスタのゲート材料を利用した抵抗素子に関する。図１３は、実施例８の抵抗素子の要部断面図である。図１３に示す抵抗素子ＲＳは、実施例１〜７に示したトランジスタと同一の半導体基板１に作製される。
【００５４】
図１３に示すように、半導体基板１に形成された素子分離絶縁膜２上に、抵抗素子ＲＳが形成されている。抵抗素子ＲＳは、ゲート材料となるポリシリコン膜５と、ポリシリコン膜５の一部がシリサイド化されたシリサイド膜６とにより構成される。抵抗素子ＲＳを被覆して層間絶縁膜１６が形成されており、層間絶縁膜１６には抵抗素子ＲＳに接続するコンタクト１７が埋め込まれている。
【００５５】
フルシリサイド（例えばＣｏＳｉ2 ）のシート抵抗は約２Ω／□であり、シリサイド付きポリシリコン（ｐｏｌｙ−Ｓｉ／ＣｏＳｉ2 ）のシート抵抗は約１０Ω／□であり、ノンシリサイド（例えば、ｎ型ｐｏｌｙ−Ｓｉ）のシート抵抗は約１５０〜２００Ω／□である。
【００５６】
このため、実施例１〜７に記載のトランジスタと同一の半導体基板１に形成される抵抗素子ＲＳに、抵抗の大きいノンシリサイドあるいはシリサイド付きポリシリコンを主として適用し、一部をシリサイド化して抵抗値を調整することにより、所望の抵抗値を得るための抵抗素子の面積を小さくすることができ、集積度を向上させることができる。
また、フルシリサイドよりも熱伝導率の大きいノンシリサイドあるいはシリサイド付きポリシリコンを抵抗素子に主として適用することにより、抵抗素子の温度上昇を抑制でき、信頼性の高い抵抗素子を実現することができる。
【００５７】
上記の抵抗素子ＲＳは、後述するように、シリサイド化をブロックするプロセスを追加し、ノンシリサイドポリシリコンまたは、シリサイドつきポリシリコンを作製することにより作製できる。
【実施例９】
【００５８】
実施例９は、実施例１〜８のトランジスタおよび抵抗素子を作製する方法に関するものである。実施例１〜８のトランジスタおよび抵抗素子を作製するための実施例９として、フルシリサイドゲートＦＧと、シリサイド付きゲートＳＧと、ノンシリサイドゲートとを有するトランジスタを同一基板に作製する方法について説明する。全ての実施例の製法は、以下の説明が同様に適用される。
【００５９】
図１４（ａ）に示す半導体基板１として、例えばＳｉ基板（比抵抗＞約１０ｍｍΩ・ｃｍ）を用いる。なお、ＳＯＩ（silicon-on-insulator)やＳｉＧｅ層を含む基板を用いてもよい。上記の半導体基板１を熱酸化して、例えば厚さ約１５ｎｍのパッド酸化膜２１を形成する。次に、パッド酸化膜２１上に、ＬＰＣＶＤ(Low Pressure ＣＶＤ）により、厚さ約１６０ｎｍの窒化シリコン膜２２を形成する。図示では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜又はα−Ｓｉ／パッド酸化膜の構造でも良い。
【００６０】
次に、図１４（ｂ）に示すように、リソグラフィを行い、レジストマスクで窒化シリコン膜２２およびパッド酸化膜２１を加工する。エッチング装置は、ＲＩＥ(Reactive Ion
Etching)装置またはＥＣＲ（Electron Cyclotron Resonance)装置などを用いる。加工後、アッシング装置などによりレジスト除去を行う。
【００６１】
次に、図１５（ａ）に示すように、窒化シリコン膜２２をエッチングマスクとして、トレンチエッチングを行う。エッチング装置は、ＲＩＥ(Reactive Ion Etching)装置またはＥＣＲ（Electron Cyclotron Resonance)装置などを用いる。トレンチ深さは、約０．３μｍである。次に、約８００℃〜９００℃で半導体基板１を熱酸化し、トレンチ表面に被覆酸化膜２３を形成する。この被覆酸化膜２３は、窒素を含んだ酸化シリコン膜、又は、ＣＶＤによる窒化シリコン膜でもよい。膜厚は、約４〜１０ｎｍである。
【００６２】
次に、図１５（ｂ）に示すように、ＨＤＰ（High Density Plasma)酸化膜を堆積させて、素子分離絶縁膜２とする。この酸化膜は、ＳＯＧ（Spin on Glass)などの無機または有機酸化膜でもよい。次に、ＣＭＰ(Chemical Mechanical Polishing)を行う。窒化シリコン膜２２で、ＣＭＰを止める。
【００６３】
次に、半導体基板表面からの素子分離絶縁膜２の段差を調整するために、素子分離絶縁膜２をウェットエッチングする。エッチング膜厚は約４０ｎｍ〜１００ｎｍである。次にホット燐酸により、窒化シリコン膜２２を除去する。これにより、図１６（ａ）に示すように、半導体基板１からの段差が調整された素子分離絶縁膜２となる。
【００６４】
次に、図１６（ｂ）に示すように、リソグラフィを行った後、ｐウェル注入とチャネル注入を行ってｐウェル３ｐを形成する。ｐウェル３ｐは、ボロン（Ｂ）を２００ｋｅＶで、約１×１０13ｃｍ-2だけ注入して形成する。チャネル注入は、Ｂを１０〜２０ｋｅＶで、約１×１０11〜１×１０13ｃｍ-2だけ注入して行う。レジストを除去後、リソグラフィを行い、ｎウェル注入とチャネル注入を行ってｎウェル３ｎを形成する。ｎウェル３ｎは、リン（Ｐ）を２００ｋｅＶで、約１×１０13ｃｍ-2だけ注入して形成する。チャネル注入は、砒素（Ａｓ）を１００ｋｅＶで、約１×１０11〜１×１０13ｃｍ-2だけ注入して行う。その後、レジストを除去する。
【００６５】
次にパッド酸化膜２１をウェットエッチングにより除去する。そして、半導体基板１上に酸化シリコン膜を形成した後、リソグラフィを行い低電圧用トランジスタ領域に形成された酸化シリコン膜を除去する。レジスト除去後、再度酸化シリコン膜を形成する。これにより、図１７（ａ）に示すように、高電圧用の厚膜ゲート絶縁膜４ａと、低電圧用の薄膜ゲート絶縁膜４ｂを形成する。厚膜ゲート絶縁膜４ａの膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５．５ｎｍである。薄膜ゲート絶縁膜４ｂの膜厚は、１．０Ｖ用トランジスタで、約１．２〜１．８ｎｍである。ゲート絶縁膜の材料としては、熱酸化膜、ＲＴＯ（Rapid Thermal Oxidation)を用いた酸窒化膜でも良い。また、ゲートリークをさらに低減するためにＨｆやＺｒ系などの酸化膜を用いた高誘電体膜でもよい。
なお、図面および説明の簡略化により、以降では厚膜ゲート絶縁膜４ａおよび薄膜ゲート絶縁膜４ｂを区別せずに、単にゲート絶縁膜４として図解して説明する。
【００６６】
次に、ＬＰＣＶＤにより、ポリシリコンを堆積する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、約１５０〜２００ｎｍである。ゲート空乏化（ゲート酸化膜厚薄膜化に伴い、物理的なゲート酸化膜厚だけでなくゲートポリシリコン内の空乏層膜厚の影響が無視できなくなる。実効的なゲート膜厚が薄くならず、トランジスタ性能改善率が小さくなってしまう問題のこと）対策として、ポリシリコンの代わりにＳｉＧｅの多結晶（ポリ）を用いてもよい。また、ＳｉＧｅのポリは、ポリシリコンと比較し、シリサイド領域が大きくなりやすく、本発明のフルシリサイドゲートとしては、有効な材料である。
続いて、リソグラフィをおこない、ゲート空乏化対策としてｎＭＯＳ領域には、ＰまたはＡｓ、ｐＭＯＳ領域には、ＢまたはＢＦ2 またはＩｎを注入する。注入量は、約１×１０15〜１×１０16ｃｍ-2である。また、不純物のゲート酸化膜直下突き抜けを防ぐために、Ｎ2 の注入を組み合わせても良い。これにより、図１７（ｂ）に示すように、ｎＭＯＳ領域にｎ型ポリシリコン膜５ｎが形成され、ｐＭＯＳ領域にｐ型ポリシリコン膜５ｐが形成される。
次に、ゲート加工時のマスクとなるマスク用絶縁膜２４を形成する。マスク材料としては、酸化シリコン膜または窒化シリコン膜などが用いられる。膜厚は約１０〜１００ｎｍである。リソグラフィを行い、ＲＩＥ装置等を用い、マスク用絶縁膜２４を加工する。レジストを除去する。
【００６７】
次に、図１８（ａ）に示すように、加工後のマスク用絶縁膜２４をエッチングマスクとして、ＲＩＥ装置等を用いたエッチングにより、ゲート加工を行う。次にオフセットスペーサ用ＨＴＯ（ High Temperature Oxide)膜を堆積させる。ＲＩＥ装置を用いエッチバックし、オフセットスペーサ７を形成する。このオフセットスペーサ７は、ＴＥＯＳ（Tetraethoxysilane）膜や窒化シリコン膜でもよい。オフセットスペーサ７は、ゲート側壁に形成することにより実効チャネル長を長くし、短チャネル効果を抑制する効果がある。また、オフセットスペーサ７を形成する前に、ＲＴＯなどでゲート側壁再酸化工程を追加してもよい。この工程は、寄生容量であるゲートオーバーラップ容量を低減する効果がある。
【００６８】
次に、図１８（ｂ）に示すように、リソグラフィ技術を用いて、ポケット注入、エクステンション（extension）注入を行い、ｎＭＯＳ領域にｐ型ポケット領域１１ｐとｎ型エクステンション領域１２ｎを形成し、ｐＭＯＳ領域にｎ型ポケット領域１１ｎとｐ型エクステンション領域１２ｐを形成する。ｎＭＯＳ領域のポケット注入では、ＢＦ2 またはＢまたはＩｎを用い、注入濃度は、約１×１０12〜１×１０14ｃｍ-2である。エクステンション注入では、Ａｓを用い、注入濃度は、約１×１０14〜１×１０15ｃｍ-2である。ｐＭＯＳ領域のポケット注入では、ＡｓまたはＰを用い、注入濃度は、約１×１０12〜１×１０14ｃｍ-2である。エクステンション注入では、ＢＦ2 またはＢまたはＩｎを用い、注入濃度は、約１×１０14〜１×１０15ｃｍ-2である。また、ｎＭＯＳ、ｐＭＯＳのポケット注入前に、注入のチャネリング抑制技術として、Ｇｅを注入することなどでプリアモルファス化を行ってもよい。また、エクステンション領域形成後、ＴＥＤ（Transient Enhanced Diffusion)などを引き起こす注入欠陥を小さくするために、８００〜９００℃程度のＲＴＡ(Rapid Thermal Annealing)処理を追加してもよい。
なお、図示の簡略化のため、以降の工程では、ｎ型ポケット領域１１ｎとｐ型ポケット領域１１ｐの図示を省略する。
【００６９】
次に、図１９（ａ）に示すように、ＣＶＤを用いて、例えば膜厚が１０ｎｍ程度の酸化シリコン膜８ａと、５０ｎｍ程度の窒化シリコン膜８ｂを堆積する。続いて、ＲＩＥ装置などを用いエッチバックし、酸化シリコン膜８ａと窒化シリコン膜８ｂからなるサイドウォール絶縁膜８を形成する。サイドウォール絶縁膜８の構造として、ＳｉＯ2 ／Ｓｉ3 Ｎ4 の２層構造ではなく、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層構造でもよい。
【００７０】
次に、図１９（ｂ）に示すように、リソグラフィを行い、ｎＭＯＳ領域にｎ型ソース・ドレイン領域９ｎを形成し、ｐＭＯＳ領域にｐ型ソースドレイン領域９ｐを形成する。ｎＭＯＳ領域のｎ型ソース・ドレイン領域９ｎの形成では、ＡｓまたはＰをイオン注入し、濃度は１×１０15〜１×１０16ｃｍ-2である。ｐＭＯＳ領域のｐ型ソースドレイン領域９ｐの形成では、ＢまたはＢＦ2 を注入し、濃度は１×１０15〜１×１０16ｃｍ-2である。次に約８００〜１１００℃で、活性化アニールを行う。装置は、ＲＴＡ、Ｓｐｉｋｅ−ＲＴＡなどを用いる。
【００７１】
次に、図２０（ａ）に示すように、シリサイドを行い、ｎ型ソース・ドレイン領域９ｎとｐ型ソースドレイン領域９ｐの表層にシリサイド層１０を形成する。シリサイド層１０として、ＣｏＳｉ2 、ＮｉＳｉ、ＴｉＳｉ2 、ＰｔＳｉ、ＷＳｉ2 等を形成する。作製方法として、ＮｉＳｉからなるシリサイド層１０を形成する例について説明する。まずスパッタ装置を用いてＮｉを約１０ｎｍ堆積する。約３００〜４００℃程度でアニール後、Ｎｉをウェットエッチングする。ウェットエッチングすると、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイドされる。その後、５００〜６００℃程度でアニールする。このアニールは、後工程で再度シリサイド工程があるため省略できる可能性もある。次にＬＰＣＶＤなどを用い、窒化シリコン膜を堆積させてストッパ膜１３を形成する。ストッパ膜１３の膜厚は、約５ｎｍ〜５０ｎｍである。このストッパ膜１３は、次工程のＣＭＰのストッパ膜として働く。また、コンタクトの２Ｓｔｅｐエッチング加工技術の１ｓｔエッチングのストッパとして働き、高精度のコンタクト深さを実現する。これは、ボーダレスコンタクト（コンタクト内の一部が活性層及びゲート電極だけでなく、素子分離絶縁膜２にかかっている。この技術により集積度を向上することができる）時のＳＴＩのエッジを削ることによる接合リークの増加を抑制する効果がある。
続いて、ＡＰＣＶＤ（Atmosphere  Pressure  ＣＶＤ) により、酸化シリコン膜を約１００〜１０００ｎｍを堆積して、平坦化膜１４を形成する。
【００７２】
次に、図２０（ｂ）に示すように、平坦化膜１４をＣＭＰにより研磨して、ゲートとなるｎ型ポリシリコン膜５ｎとｐ型ポリシリコン膜５ｐを露出させる。必要に応じて、マスク用絶縁膜２４である酸化シリコン膜のウェットエッチまたはエッチバックを追加する。
【００７３】
次に、図２１（ａ）に示すように、酸化シリコン膜を１０〜７０ｎｍ堆積し、リソグラフィを行い加工し、シリサイド化をブロックする必要のあるポリシリコン膜５上に、シリサイド防止膜１５を形成する。その後、レジストを除去する。
なお、図面の簡略化のため、当該工程からｐＭＯＳ、ｎＭＯＳを区別せずに説明する。このため、ｎウェル３ｎとｐウェル３ｐを単にウェル３とし、ｎ型ソース・ドレイン領域９ｎとｐ型ソースドレイン領域９ｐを単にソース・ドレイン領域９とし、ｎ型ポリシリコン膜５ｎとｐ型ポリシリコン膜５ｐを単にポリシリコン膜５として図示する。
【００７４】
次に、図２１（ｂ）に示すように、リソグラフィを行い、フルシリサイド化する対象となるポリシリコン膜５を露出するレジストマスク２５を形成し、レジストマスク２５から露出したポリシリコン膜５をエッチバックして薄膜化する。
なお、非特許文献２では、ポリシリコン表面がすでにシリサイド化されているためシリサイドのエッチングが難しく、本フローのようにエッチバックすることができない。Ｃｏを１００Å堆積させた条件では、ポリシリコン膜のシリサイド膜厚は、約７０ｎｍ程度である。従って、一例としてＣｏＳｉ2 を後に形成する場合は、マージンも含めてポリシリコン膜５の膜厚を約５０ｎｍ程度になるようにエッチバックする。本フローでは、エッチバック法を提案しポリシリコン膜厚を薄くすることから、フルシリサイド化を容易にする。従来の方法では、フルシリサイドするにあたり、比較的高温の熱処理を必要としていた。この工程での熱処理の追加は、特にＳｉの消費量が少ないモノシリサイドであるＮｉＳｉではフルシリサイド化が難しが、本フローを用いればより効果的である。なお、図１７（ｂ）の工程における初期のポリシリコン膜５ｎ，５ｐの膜厚を薄くすれば、フルシリサイド化が容易になるが以下の問題がある。
【００７５】
素子の微細化とともに、ゲート倒れを防いだり、ゲート加工精度を改善するためにゲートとなるポリシリコン膜厚を世代ごとに薄くしてきた。一例として、０．１８μｍ世代では、ゲートとなるポリシリコン膜厚は、約２００ｎｍ、９０ｎｍ世代では、約１６０ｎｍである。一方、ゲート電極及びソース・ドレイン領域の寄生抵抗を小さくするために、ＣｏＳｉ2 やＮｉＳｉやＴｉＳｉ2 などのシリサイド技術が使われている。しかし、バルクＭＯＳではシリサイド技術を用いると、シリサイド起因によるソース・ドレイン領域の接合リークが増加するため、ソース・ドレイン領域の接合深さを浅くすることが困難であるという制約がある。接合リーク抑制のため、ソース・ドレイン領域は約１２０〜１５０ｎｍの深さが必要である。イオン注入でソース・ドレイン領域を形成する際、ゲート電極にも注入されゲート直下のチャネルへの不純物突き抜けを防ぐためにある程度ポリシリコンの膜厚が必要である。従って、最初から５０ｎｍ程度のポリ膜厚を設定することは難しい。また、当初のポリシリコン膜５ｎ，５ｐの膜厚を一律に薄膜化するのでは、本実施例のようにフルシリサイド化と部分的なシリサイド化を選択的に行うことができない。
【００７６】
次に、ポリシリコン膜５をシリサイド化する。シリサイドとして、ＣｏＳｉ2 、ＮｉＳｉ、ＴｉＳｉ2 、ＰｔＳｉ、ＷＳｉ2 を形成する。シリサイド化温度は、ＣｏＳｉ2 を形成する場合には７００℃程度、ＮｉＳｉを形成する場合には５００℃程度である。シリサイドプロセスの例は図２０（ａ）の工程で説明したのと同様である。これにより、図２２（ａ）に示すように、薄膜化されたポリシリコン膜５はフルシリサイド化されてシリサイド膜６となる。また、厚膜のままのポリシリコン膜５は、表層のみがシリサイド化されて、ポリシリコン膜５上にシリサイド膜６が形成される。また、シリサイド防止膜１５により被覆されたポリシリコン膜５は、シリサイド化されずにポリシリコンのままとなる。これにより、フルシリサイドゲートＦＧと、シリサイド付きゲートＳＧと、ノンシリサイドゲートＮＧをもつトランジスタが形成される。
【００７７】
次に、図２２（ｂ）に示すように、ＣＶＤにより、酸化シリコン膜を堆積させて層間絶縁膜１６を形成する。層間絶縁膜１６としては、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＳＯＧ膜などを用いる。膜厚は、約１００ｎｍ〜１０００ｎｍである。次にＣＭＰを行い、平坦化させる。なお、図面の簡略化のため、層間絶縁膜１６に被覆された酸化シリコンからなるシリサイド防止膜１５の図示は省略している。
【００７８】
次に、リソグラフィを行い、ＲＩＥ装置等を用いて層間絶縁膜１６、平坦化膜１４、ストッパ膜１３をエッチングして、ソース・ドレイン領域９に達するコンタクトホールを形成する。ストッパ膜１３で一度エッチングを止める２Ｓｔｅｐのエッチング法を用いることにより、オーバーエッチング量を減らすことができる。次に、Ｗ（タングステン）のバリアメタル膜として、ＴｉＮ／ＴｉをスパッタまたはＣＶＤ法で堆積させる。次にＷをＣＶＤで堆積する。膜厚は、約１００〜５００ｎｍである。次にＷのＣＭＰを行い、コンタクト内部のみに埋めこむ。ＣＭＰの代わりにエッチバック法でもよい。これにより、図２３（ａ）に示すように、ソース・ドレイン領域９に接続されたコンタクト１７が形成される。
【００７９】
次に、Ａｌをスパッタ法で堆積させる。この材料としては、より低抵抗であるＣｕを用いてもよい。次にリソグラフィを行い、ＲＩＥ装置などで配線を加工する。これにより、図２３（ｂ）に示すように、層間絶縁膜１６上に、コンタクト１７に接続した第１層配線１８が形成される。
【００８０】
以降の工程については、省略するが、配線層としては、２層、３層、４層・・・と多層化することができる。
【００８１】
上記の実施例９の半導体装置の製造方法によれば、図２１（ｂ）に示す工程において、フルシリサイド化の対象となるポリシリコン膜５のみを選択的に薄膜化しておくことにより、図２２（ａ）に示すシリサイド工程において、薄膜化したポリシリコン膜５をフルシリサイド化し、厚膜のポリシリコン膜５を表層のみシリサイド化することができる。これにより、１つの半導体基板に、フルシリサイドゲートＦＧをもつトランジスタと、シリサイド付きゲートＳＧをもつトランジスタを選択的に形成することができる。
【００８２】
また、図２１（ａ）に示す工程において、シリサイド化しないポリシリコン膜５上にシリサイド防止膜１５を形成しておくことにより、図２２（ａ）に示す工程でのシリサイド化を防止することができ、ノンシリサイドゲートをもつトランジスタをさらに形成することができる。
【００８３】
本発明は、上記の実施形態の説明に限定されない。
上記の実施例１〜９で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８４】
【図１】実施例１に係る半導体装置の断面図である。
【図２】フルシリサイドゲートＦＧをもつトランジスタＴｒ１とシリサイド付きゲートＳＧをもつトランジスタＴｒ２における閾値電圧のゲート長依存性を示す図である。
【図３】実施例３に係る半導体装置の断面図である。
【図４】（ａ）は短チャネル効果を説明するための図であり、（ｂ）は実施例３に係る半導体装置の効果を説明するための図である。
【図５】実施例４に係る半導体装置の断面図である。
【図６】従来のシリサイド付きゲート（図中、ＣＶ１で示す）をもつトランジスタと、実施例４のシリサイド付きゲートＳＧ（図中、ＣＶ２で示す）をもつトランジスタＴｒ５の閾値電圧のゲート長依存性を示す図である。
【図７】実施例５に係る半導体装置の平面図である。
【図８】実施例６に係るＣＭＯＳトランジスタを有する半導体装置の平面図である。
【図９】図８のＸ−Ｘ’線における断面図である。
【図１０】実施例７に係る半導体装置の平面図である。
【図１１】図１０のＹ−Ｙ’線の断面図である。
【図１２】図１１の要部拡大図である。
【図１３】実施例８の抵抗素子の要部断面図である。
【図１４】実施例９に係る半導体装置の製造方法の工程断面図である。
【図１５】実施例９に係る半導体装置の製造方法の工程断面図である。
【図１６】実施例９に係る半導体装置の製造方法の工程断面図である。
【図１７】実施例９に係る半導体装置の製造方法の工程断面図である。
【図１８】実施例９に係る半導体装置の製造方法の工程断面図である。
【図１９】実施例９に係る半導体装置の製造方法の工程断面図である。
【図２０】実施例９に係る半導体装置の製造方法の工程断面図である。
【図２１】実施例９に係る半導体装置の製造方法の工程断面図である。
【図２２】実施例９に係る半導体装置の製造方法の工程断面図である。
【図２３】実施例９に係る半導体装置の製造方法の工程断面図である。
【符号の説明】
【００８５】
１…半導体基板、２…素子分離絶縁膜、３…ウェル、３ｐ…ｐウェル、３ｎ…ｎウェル、４…ゲート絶縁膜、４ａ…厚膜ゲート絶縁膜、４ｂ…薄膜ゲート絶縁膜、５…ポリシリコン膜、５ｎ…ｎ型ポリシリコン膜、５ｐ…ｐ型ポリシリコン膜、６…シリサイド膜、７…オフセットスペーサ、８…サイドウォール絶縁膜、８ａ…酸化シリコン膜、８ｂ…窒化シリコン膜、９…ソース・ドレイン領域、９ｎ…ｎ型ソース・ドレイン領域、９ｐ…ｐ型ソースドレイン領域、１０…シリサイド層、１１ｎ…ｎ型ポケット領域、１１ｐ…ｐ型ポケット領域、１２ｎ…ｎ型エクステンション領域、１２ｐ…ｐ型エクステンション領域、１３…ストッパ膜、１４…平坦化膜、１５…シリサイド防止膜、１６…層間絶縁膜、１７…コンタクト、１８…第１層配線、２１…パッド酸化膜、２２…窒化シリコン膜、２３…被覆酸化膜、２４…マスク用絶縁膜、２５…レジストマスク、ＦＧ…フルシリサイドゲート、ＳＧ…シリサイド付きゲート、ＮＧ…ノンシリサイドゲート、ＧＰ…ゲートパッド
【図１】
2005228868.tif 000003
【図２】
2005228868.tif 000004
【図３】
2005228868.tif 000005
【図４】
2005228868.tif 000006
【図５】
2005228868.tif 000007
【図６】
2005228868.tif 000008
【図７】
2005228868.tif 000009
【図８】
2005228868.tif 000010
【図９】
2005228868.tif 000011
【図１０】
2005228868.tif 000012
【図１１】
2005228868.tif 000013
【図１２】
2005228868.tif 000014
【図１３】
2005228868.tif 000015
【図１４】
2005228868.tif 000016
【図１５】
2005228868.tif 000017
【図１６】
2005228868.tif 000018
【図１７】
2005228868.tif 000019
【図１８】
2005228868.tif 000020
【図１９】
2005228868.tif 000021
【図２０】
2005228868.tif 000022
【図２１】
2005228868.tif 000023
【図２２】
2005228868.tif 000024
【図２３】
2005228868.tif 000025