(57)【要約】【課題】  従来の保護回路は、入力端子に印可される異常高電圧に対し、その電荷で保護回路自身が破壊されないために、ダイオード、保護トランジスタ、保護抵抗等の面積を比較的大きくとる必要があった。又、突起電極などの入力端子に印加される異常電圧により突起電極下部の層間膜が絶縁破壊される原因となる。【解決の手段】  ＭＯＳトランジスタ、ダイオード、抵抗を突起電極直下領域の一部または、より大きな領域に配置し、ＩＣチップにおける入出力回路部分の占有面積を低減する。また、突起電極の直下領域に設けた導電不純物層を突起電極と同電位に保ち、突起電極下側絶縁膜の絶縁破壊を防止する。【選択図】    図１
2005085820.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成したパッド電極、前記パッド電極上に形成した突起電極、前記パッド電極に接続する保護回路、前記保護回路と接続する入力又は出力回路から構成した半導体装置において、前記保護回路及び前記入力又は出力回路を前記パッド電極の直下に形成したことを特長とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記保護回路は第一保護回路と第二保護回路とを含み、前記第一保護回路は半導体基板に接続し前期第二保護回路は電源電極に接続したことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記保護回路はトランジスタからなることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、前記保護回路はダイオードからなることを特長とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に設けられる、保護回路と入出力回路に対し、特にレイアウト面積の縮小化と効率化をはかり、かつ入出力用突起電極直下領域に静電圧破壊対策を施した保護回路と入力または出力または入出力回路装置を構成した半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置の入出力電極の直下領域に保護回路を構成することが知られている。この入出力電極は突起状の形状を有し、この突起電極の下に保護ダイオードや保護トランジスタが構成され、電気的には電極と基板との間に接続されているものが知られていた。しかし、保護回路として突起電極と電源間に設けられ当該保護回路がこの突起電極の下部に構成されるものや、保護回路に加えて入力や出力回路を突起電極の下部に構成されるものは知られていなかった。さらに、突起電極直下の領域は通常保護回路が要求される領域の大きさよりも十分大きいため、デッドスペースが存在し、十分効率的な利用がなされていなかった。
【特許文献１】特開２０００−１２７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に入出力電極には異常高電圧が印加される。従って、この高電圧に対して保護回路自身が破壊されないようにする必要がある。そのために、保護ダイオードのPNジャンクションの面積や保護トランジスタのチャネル幅、保護抵抗も比較的大きな形状とする必要がある。その結果、全ICチップ上に占める保護回路の面積が増大し、ICの高集積化において好ましくなかった。また、突起電極に異常な高電圧が印加されることにより、当該電極下の絶縁膜が絶縁破壊を起こして半導体基板と短絡して不良原因となった。
【０００４】
本発明は、突起電極の直下に当該突起電極と基板間及び当該突起電極と電極間に保護ダイオード又は保護トランジスタを構成して上記課題を解決するものである。
本発明は、さらに、突起電極直下に入力回路又は出力回路をも形成して突起電極下の領域を効率的に利用し、IC回路の高集積化、高密度化を実現するものである。
【課題を解決するための手段】
【０００５】
本発明は、P型またはN型の半導体基板上に層間絶縁膜を介して形成した入力端子としての突起電極直下に、この層間絶縁膜を隔てて突起電極直下領域にまたがって、Pチャネル型もしくはNチャネル型のトランジスタまたは保護抵抗またはダイオードを形成し、必要にあわせ、それぞれを組み合わせて、突起電極直下領域に保護回路と入力・出力・入出力回路を構成し、それらを入るだけ配置する。保護トランジスタは常にOFF状態となる電位にゲート・ソース・バックゲートを固定し、各保護トランジスタのドレインは金属配線とコンタクトを用いて突起電極の電位と同電位に接続する。  P型N型ダイオードは各ダイオードの一端を金属配線を介して突起電極の電位と同電位に接続し、他方をP型はNウェルを介して電源電位に、N型はPウェルを介して基板電位に接続する。入出力回路用のトランジスタや抵抗などは、突起電極直下領域の保護トランジスタが使用していない空き領域に入るだけ詰め込んで配置する。
【発明の効果】
【０００６】
上述した構成では、MOSトランジスタ及びダイオード及び抵抗は突起電極直下領域の一部または、より大きな領域に配置され、ICチップにおける入出力回路部分の占有面積を低減する。また、突起電極の直下領域に設けた導電不純物層を突起電極と同電位に保ち、突起電極下側絶縁膜の絶縁破壊を防止する。
【発明を実施するための最良の形態】
【０００７】
本発明を図面を用いて説明する。
【実施例１】
【０００８】
図１は本発明の一実施例を示す平面図、図２は図１に示すX−Ｘにおける断面図、図３は図１に構成される回路図をそれぞれ示す。図３の回路図において、突起電極３の直下には入力保護回路Ａ、これに抵抗９を介して接続する入力保護回路Ｂおよび入力回路Ｃが構成される。
保護回路ＡはＮ型トランジスタ１５と１６から構成され、Ｎ型トランジスタ１５のソースが電源配線１７に、ドレインが入力用のパッド電極２に接続し、Ｎ型トランジスタ１６はソースが半導体基板に、ドレインがパッド電極２に接続している。各トランジスタのゲートは半導体基板に接続している。その結果、突起電極に異常電圧高が印加されたときには各Ｎ型トランジスタの寄生バイポーラ構造によってその電荷を電源配線及び半導体基板に電流として流すことで保護回路として機能する。保護回路ＢはＮ型トランジスタ１８及び１９により構成されている。保護回路Bは抵抗９を介して保護回路A及びパッド電極２に接続している。保護回路ＢにおけるＰ型トランジスタのゲート、ソース、バックゲートは電源配線１７に接続し、Ｎ型トランジスタのゲート、ソース、バックゲートは半導体基板電位に接続している。この接続により入力回路Ｃのインバータ２０のゲート電極に蓄積した電荷を逃がすことができるので、電荷によって生じる電位差が原因の電界によるゲートの絶縁膜破壊を防ぐことができる。入力回路Ｃは２つのインバータ２０、２１の直列接続により構成され、入力信号を内部ICへ供給する。
図１および図２を用いて、上記図３の回路構成が突起電極３の直下に構成した実施例について説明する。Ｐ型半導体基板１の表面にはパッド電極２及び金や半田により構成された突起電極３が形成されている。パッド電極２の上、及び半導体基板１の表面はパッシベーション膜としての絶縁膜１２を形成している。Ｐ型半導体基板１にはＰウエル１０が形成され、このＰウエルに前記Ｎ型トランジスタ１５、１６が形成されている。即ち、保護回路部Ａを突起電極３及びパッド電極２の直下に形成している。パッド電極２はビア８を介して金属配線層４と電気的に接続し、各トランジスタのソース又はドレインに接続している。各トランジスタのゲート、ソース、バックゲートはトランジスタが常にＯＦＦ状態となるような電位に固定されている。各トランジスタのドレインはコンタクト７を介して金属配線４に接続し、ビア８を介してパッド電極２及び突起電極３に電気的に接続する。常にＯＦＦ状態であるＮ型トランジスタ１５、１６は、ソースおよびドレインを形成するＮ型拡散層５とその下部のＰウエル１０とによりダイオードが形成されている。ＩＣ外部から異常高電圧が突起電極３に印加されると、常にＯＦＦであるＮ型トランジスタはその構造から寄生バイポーラ動作をする。そのために、異常電圧による電流を基板方向又は電源方向へと逃す動作を行う。
保護回路Bも同様に突起電極３の直下に形成されている。保護回路Bは保護回路A及びパッド電極２と、拡散層により構成された抵抗９及び金属電極４を介して電気的に接続している。保護回路BはP型トランジスタ１８とN型トランジスタ１９がそれぞれ電源配線と半導体基板とに接続されている。保護回路Ａがドレインのアバランシェ降伏もしくはダイオードの順方向動作によりＩＣ内の電荷の大部分を逃がすのに対し、保護回路Ｂは異常電圧が突起電極に印加されたことによって回路Ｃのインバータ２０のゲート電極に電荷が蓄積し、その電荷が原因で半導体基板１との電位差が発生する場合には、保護回路Ｂのトランジスタの有するダイオード、もしくはトランジスタのドレインアバランシェ降伏電流、基板とドレイン間のバンド間トンネリング電流によりゲート電極の電荷を逃がし、ゲート破壊を防ぐことを目的としている。つまり保護回路Ｂは入力回路のゲート電極の電荷を逃がすだけなので、保護回路Ａのように大電流は流れず、トランジスタサイズは保護回路Ａの１０分の１程度でよい。
さらに突起電極３の直下にはインバータ２０及びインバータ２１からなる入力回路が構成されている。インバータ２１から内部回路へ入力信号を供給する構成となっている。
【実施例２】
【０００９】
図４は本発明の第二の実施例を示す。この実施例では、保護回路Bと入力回路Cの一部が突起電極３又はパッド２の直下に形成されている状態を示す。本発明は、突起電極直下の半導体基板を有効に利用することを目的とするものである。従って、突起電極直下に保護回路や入力回路の一部が形成されているものであっても、本発明の目的効果を実現することができるものである。
【実施例３】
【００１０】
図５、図６及び図７は本発明の第三の実施例を示す。図５は上面図であり、図６は図５におけるＹ−Ｙの部分の断面図を示す。本実施例においては、保護回路Dが第一の実施例の保護回路Aに、出力回路Eが第一の実施例の入力回路Cにそれぞれ相当する。実施例一と同一の部分は同一の符号を付している。本実施例では突起電極３及びパッド電極２は内部ICからの出力端子として機能する。
図７の保護回路Dは、ダイオード３１、３２を電源配線と半導体基板間に直列に構成し、その中間点をパッド電極２に接続している。パッド電極２に正の異常電圧が印加されたときはダイオード３１を介して電源１７へ、負の異常電圧が印加されたときはダイオード３２を介して半導体基板へ流れる。出力回路ＥはＰ型トランジスタ３３とＮ型トランジスタ３４からなるインバータを構成している。
図５及び図６は、前記保護回路Ｄ及び出力回路Ｅがパッド電極２及び突起電極３の直下に構成した状態を示す。図５及び図６において、Ｐ型半導体基板１にはＰウエル１０が形成され、Ｐウエル１０にはＮ型拡散層３５とＰ+拡散層３５が形成され、ダイオード３２が形成されている。ダイオード３１が隣接して形成され、Ｎ型拡散層３６、Ｐウエル１０、Ｐ型拡散層３５により構成されている。両ダイオードはコンタクト用ビア７及び金属電極層４を介して電気的に接続されて、ビア８を介して出力用のパッド電極２に接続している。さらに金属電極層４は保護抵抗９として機能するＮ型拡散層９に接続し、出力インバータからなる出力回路Ｅの出力電極である金属電極４へ接続している。このように出力回路Ｅはパッド電極２及び突起電極３の直下に形成されている。また出力回路について、上記保護ダイオードを実施例1と実施例2で説明したように、N型オフトランジスタに置き換えたとしても、保護回路としてもちろん機能する。
上記実施例においてはＰ型半導体基板を用いた例を説明してきたが、Ｎ型半導体基板を用いることができることはいうまでもない。入出力回路としてインバータの実施例について説明してきたが、更にＩＣの内部回路を突起電極下部に形成してもよい。
以上説明したように本発明は、従来突起電極直下全領域に保護回路のみを配置していたが、保護回路と入出力回路を構成するトランジスタ及びダイオードおよび抵抗を突起電極直下領域の一部または、より大きな領域に配置することにより、対静電破壊能力を損なうことなく保護回路と入出力回路の配置をさらに最適化してチップ上の保護回路と入出力回路の占有率を低減し、半導体装置の高集積化を促進して、大幅なコストダウンを実現する。
また突起電極の直下領域に保護回路以外にも他の要素が入ることにより、それらがダミーパターンの役割をすることで、突起電極直下領域のレイアウトパターンのバランスが取れ、これまでの保護回路しか入らない場合に比べて、平坦化が促されるのは言うまでもない。
【図面の簡単な説明】
【００１１】
【図１】本発明の第一実施例の平面レイアウト図
【図２】図１のＸ−Ｘ部分の断面図
【図３】本発明の第一実施例の電気回路図
【図４】本発明の第二実施例の平面レイアウト図
【図５】本発明の第三実施例の平面レイアウト図
【図６】図５のＹ−Ｙ部分の断面図
【図７】本発明の第三実施例の電気回路図
【符号の説明】
【００１２】
１  Ｐ型半導体基板  
２  パッド電極  
３  突起電極  
４  金属配線層  
５  Ｎ型拡散層  
６  ポリシリコン  
７  コンタクト  
８  ビア  
９  保護抵抗
１０  Ｐウエル
１２  絶縁膜
１５、１６  Ｎ型トランジスタ
１７  電源配線
１８、１９  Ｎ型トランジスタ
２０、２１  インバータ
３１、３２  ダイオード
３３  Ｐ型トランジスタ
３４  Ｎ型トランジスタ
３５  Ｐ型拡散層
３６  Ｎ型拡散層
Ａ、Ｂ、Ｄ  保護回路
Ｃ  入力回路
Ｅ  出力回路  
【図１】
2005085820.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005085820.tif 000008
【図７】
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