(57)【要約】  【解決手段】コイル形成用導体２ｂ〜２ｈが形成された複数の絶縁層１ｂ〜１ｈ、および接地用導体３ａが形成された絶縁層１ａを有し、容量形成用導体４ａ〜４ｃが、それぞれ絶縁層１ｂ，１ｄ，１ｆに形成されており、前記コイル形成用導体２ｂ〜２ｈと前記容量形成用導体４ａ〜４ｃとの間で第１の容量を構成し、前記容量形成用導体４ａ〜４ｃと前記接地用導体３ａとの間で第２の容量を構成し、これら第１、第２の容量の合成容量と、前記コイルとによって、フィルタ特性を得る。  【効果】コイル形成用導体２ｂ〜２ｈの分布定数インダクタンスと、容量形成用導体４ａ〜４ｃとコイル形成用導体２ｂ〜２ｈの間の分布定数容量とでＬＣフィルタを構成することができる。このため、コイルは１つでよく、また、容量形成用導体４ａ〜４ｃと接地用導体３ａとの間で第２の容量を構成したことで、通過特性の急峻な小型のローパスフィルタ素子が実現できる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が形成された複数の絶縁層、および接地用導体が形成された絶縁層を有し、
前記コイル形成用導体または前記接地用導体のいずれにも接続されない容量形成用導体が、一部または全部の絶縁層に形成されており、
前記コイル形成用導体と前記容量形成用導体との間で第１の容量を構成し、
前記容量形成用導体と前記接地用導体との間で第２の容量を構成し、
これら第１、第２の容量の合成容量と、前記周回するコイルとによって、フィルタ特性を得ることを特徴とするフィルタ素子。
【請求項２】
前記接地用導体は最上段または最下段の絶縁層に形成されている請求項１記載のフィルタ素子。
【請求項３】
前記コイル形成用導体は、コイル形成用曲がり導体と、上下層接続用導体とからなる請求項１又は請求項２記載のフィルタ素子。
【請求項４】
前記容量形成用導体は、上下層接続用導体が形成された絶縁層に、上下層接続用導体と分離して形成されており、当該容量形成用導体と、その上下の絶縁層に形成された前記コイル形成用曲がり導体との間に第１の容量が構成される請求項３記載のフィルタ素子。
【請求項５】
前記容量形成用導体は、上下層接続用導体が形成された絶縁層に、上下層接続用導体と分離して形成されており、当該容量形成用導体と、その上又は下の絶縁層に形成された前記接地用導体との間に第２の容量が構成される請求項３又は請求項４記載のフィルタ素子。
【請求項６】
積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が形成された複数の絶縁層、および接地用導体が形成された絶縁層を有し、
前記コイル形成用導体または前記接地用導体のいずれにも接続されない容量形成用導体が、一部または全部の絶縁層に形成されており、
前記コイル形成用導体と前記容量形成用導体との間で第１の容量を構成し、
前記容量形成用導体と前記接地用導体との間に集中定数素子を設け、
これら第１の容量と集中定数素子との合成容量と、前記周回するコイルとによって、フィルタ特性を得ることを特徴とするフィルタ素子。
【請求項７】
前記コイル形成用導体は、コイル形成用曲がり導体と、上下層接続用導体とからなる請求項６記載のフィルタ素子。
【請求項８】
前記容量形成用導体が複数の絶縁層にそれぞれ形成されており、絶縁層間の容量形成用導体同士が絶縁層中のビア導体で接続されている請求項１〜請求項７のいずれかに記載のフィルタ素子。
【請求項９】
前記コイル形成用曲がり導体と、上下層接続用導体とが絶縁層中のビア導体で接続されている請求項１〜請求項８のいずれかに記載のフィルタ素子。
【請求項１０】
ある絶縁層に形成されたコイル形成用導体のインダクタンスは、他の層間に形成されたコイル形成用導体のインダクタンスと異なる請求項１〜請求項９のいずれかに記載のフィルタ素子。
【請求項１１】
前記インダクタンスの変化は、ある絶縁層に形成されたコイル形成用導体のコイル径又は線長と、他の層間に形成されたコイル形成用導体のコイル径又は線長とを異ならせることによって実現されるものである請求項１０記載のフィルタ素子。
【請求項１２】
ある絶縁層に形成された容量形成用導体とコイル形成用導体との間の当該絶縁層によって実現される容量と、他のある絶縁層に形成された容量形成用導体とコイル形成用導体との間の当該絶縁層によって実現される容量とが、少なくとも２つの絶縁層において異なる請求項１〜請求項１１のいずれかに記載のフィルタ素子。
【請求項１３】
前記容量の変化は、容量形成用導体とコイル形成用導体間に介在する絶縁層の厚みを異ならせることによって実現されるものである請求項１２記載のフィルタ素子。
【請求項１４】
前記容量の変化は、容量形成用導体とコイル形成用導体間に介在する絶縁層の誘電率を異ならせることによって実現されるものである請求項１２記載のフィルタ素子。
【請求項１５】
前記容量の変化は、容量形成用導体とコイル形成用導体とが絶縁層を介して対向する面積を異ならせることによって実現されるものである請求項１２記載のフィルタ素子。
【請求項１６】
前記容量が、入力導体から出力導体にかけて徐々に変化する請求項１２から請求項１５のいずれかに記載のフィルタ素子。
【請求項１７】
請求項１〜請求項１６のいずれかに記載のフィルタ素子を搭載していることを特徴とする電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層絶縁体内の導体パターンで構成したインダクタンスとキャパシタンスの並列共振や直列共振などを利用して、特定周波数で急峻な減衰量が得られるフィルタ素子及び電子モジュールに関するものである。
【背景技術】
【０００２】
従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、このコイルと、絶縁体層に形成した導電パターン間に構成されるキャパシタとを利用することにより、積層型フィルタ素子を実現した例が知られている。
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている（例えば、特許文献１参照）。このフィルタ素子は、素子の中に２重コイルを形成して、それらのコイルの間に形成される分布定数容量を利用してキャパシタを構成したものである。
【０００３】
このフィルタ素子の２つのコイルを、コイルＬ１、コイルＬ２ということにすると、図１３に示すように、コイルＬ１の両端に信号の入力端子と出力端子をそれぞれ設け、コイルＬ２をグランドに接続すれば、コイルＬ１、コイルＬ２間の分布定数容量とコイルＬ１、コイルＬ２のインダクタンスとを用いて、特定周波数で急峻な減衰量が得られるローパスフィルタ素子を構成することができる。
【特許文献１】特開平０４−２１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
２つのコイルとその間の分布定数容量を用いる上記従来のフィルタ素子では、２つのコイルを形成する必要があるため、小型化するには、それぞれのコイルを小さくし、それぞれのコイルの占有面積を小さくする必要がある。しかしながら、コイルを小さくすると、加工精度が少しでも落ちた場合、コイル間の分布定数容量が変化し、所望のフィルタ特性が得られないという問題が生じる。つまり加工精度に対する要求が厳しくなる。
【０００５】
また、特定周波数で急峻な減衰量を得るために、どのような容量やインダクタンスの構成がよいかということや、具体的な構成を決めた場合の容量やインダクタンスをどのように実現するかといったことについては、わかっておらず設計上の大きな問題となっていた。特に横軸に周波数、縦軸に減衰量をとったグラフでの減衰量の制御は、所望のフィルタ特性を実現するための重要なポイントであった。
【０００６】
さらに、上記従来のフィルタ素子を用いてローパスフィルタ素子を構成した場合、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において、通過特性の減衰スロープが緩慢となり（図５Ｂ参照）、ローパスフィルタ素子として不十分な特性となってしまうという問題もあった。
本発明は、高周波化と小型化が容易で、かつフィルタ特性を向上できるフィルタ素子及び電子モジュールを提供することを目的とする。
【０００７】
本発明は、減衰量を制御し、所望の減衰特性を実現しうるフィルタ素子及び電子モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のフィルタ素子は、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が形成された複数の絶縁層、および接地用導体が形成された絶縁層を有し、前記コイル形成用導体または前記接地用導体のいずれにも接続されない容量形成用導体が、一部または全部の絶縁層に形成されており、前記コイル形成用導体と前記容量形成用導体との間で第１の容量を構成し、前記容量形成用導体と前記接地用導体との間で第２の容量を構成し、これら第１、第２の容量の合成容量と、前記周回するコイルとによって、フィルタ特性を得ることを特徴とする。
【０００９】
ここで、前記接地用導体は最上段または最下段の絶縁層に形成されていることが望ましい。
前記コイル形成用導体は、コの字形又はＵ字形をしたコイル形成用曲がり導体と、上下層接続用導体とからなる。
このようなフィルタ素子では、コイル形成用曲がり導体と前記容量形成用導体との間で第１の容量を構成しているため、コイル形成用導体の分布定数インダクタンスと、容量形成用導体とコイル形成用曲がり導体の間の分布定数容量とでＬＣフィルタを構成することができる。このため、コイルは１つでよく、コイルが２つ必要な構成に比べて小型の素子を実現できる。
【００１０】
また、容量形成用導体と接地用導体の間で第２の容量を構成したことで、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において通過特性の減衰スロープが急峻となり、優れた特性のローパスフィルタ素子が実現できる。
また、本発明のフィルタ素子は、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が形成された複数の絶縁層、および接地用導体が形成された絶縁層を有し、前記コイル形成用導体または前記接地用導体のいずれにも接続されない容量形成用導体が、一部または全部の絶縁層に形成されており、前記コイル形成用導体と前記容量形成用導体との間で第１の容量を構成し、前記容量形成用導体と前記接地用導体との間に集中定数素子を設け、これら第１の容量と集中定数素子との合成容量と、前記周回するコイルとによって、フィルタ特性を得ることを特徴とする。
【００１１】
このようなフィルタ素子では、接地用導体と容量形成用導体との間に集中定数素子を設けることにより、フィルタ素子実装後に特性の調整を集中定数素子の変更で容易に行うことができ、フィルタ特性の調整の範囲が広がるとともに、所望のフィルタ特性が得られやすくなる。
さらに、本発明のフィルタ素子では、前記容量形成用導体が複数の絶縁層にそれぞれ形成されており、絶縁層間の容量形成用導体が絶縁層中のビア導体で接続されていることが好ましい。また、前記コイル形成用曲がり導体と、上下層接続用導体とが絶縁層中のビア導体で接続されていることが好ましい。
【００１２】
このようなフィルタ素子では、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フイルタ素子の小型化が可能となる。
また、本発明のフィルタ素子では、ある絶縁層に形成されたコイル形成用導体のインダクタンスは、他の層間に形成されたコイル形成用導体のインダクタンスと異なることとしてもよい。
【００１３】
これにより、素子を構成するインダクタンスの調整範囲が広がり、フィルタの阻止帯域特性の制御が柔軟に行えるため、所望の減衰特性が容易に得られる。
また、本発明のフィルタ素子は、ある絶縁層に形成された容量形成用導体とコイル形成用導体との間の当該絶縁層によって実現される容量と、他のある絶縁層に形成された容量形成用導体とコイル形成用導体との間の当該絶縁層によって実現される容量とが、少なくとも２つの絶縁層において異なる構成としてもよい。前記容量の変化は、絶縁層の厚み又は絶縁層の誘電率を異ならせることによって実現してもよく、容量形成用導体とコイル形成用導体とが絶縁層を介して対向する面積を異ならせることによって実現してもよい。
【００１４】
この容量が変化する構成によれば、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させることができ、減衰量の不足する周波数帯域での減衰が得られるようになる。したがって、必要な減衰特性を満たすフィルタが実現できる。また、絶縁層の厚さを変化させることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。
【００１５】
前記容量が、入力導体から出力導体にかけて徐々に変化するようにすればさらに好ましい。容量形成部の容量を、入力導体側から出力導体側に単調に増加させることで、従来、最も減衰量の不足する帯域の減衰量の制御が可能となり、優れた特性のフィルタが実現できる。
本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。
【発明の効果】
【００１６】
以上のように、本発明のフィルタ素子においては、コイル形成用導体を層間接続することにより、分布定数インダクタンスを構成し、コイル形成用導体と容量形成用導体との間で分布定数容量を構成することができるため、コイル導体が１つでよいことからフィルタ素子の小型化が実現できる。また、容量形成用導体と接地用導体との間で第２の容量を構成したことで、高周波化に対応できるよう分布定数容量を小さく設計することができ、さらに、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において通過特性の減衰が急峻となり、優れた特性のローパスフィルタ素子を実現することができる。
【００１７】
特に、フィルタを構成する容量を変化させることで、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、減衰量の不足する周波数帯域での減衰が得られるようになり、必要な減衰特性を満たすフィルタが実現できる。
また、容量形成部の容量を、入力導体側から出力導体側に単調に増加させることで、従来、最も減衰量の不足する帯域の減衰量の制御が可能となり、優れた特性のフィルタが実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
図１は本発明のフィルタ素子の外観斜視図である。また、図２はフィルタ素子のＸ−Ｘ線断面図であり、図３は誘電体セラミック層を積層構成したときの構造分解斜視図となる。
本発明のフィルタ素子は、図１に示すように、複数の誘電体セラミック層で構成されたセラミック積層体１と、その外表面に形成された信号ラインの入力端子２ａと、出力端子２ｉと、ＧＮＤラインの端子３とで構成されるチップ部品である。
【００１９】
セラミック積層体１は、図２に示すように、一番下に位置する誘電体セラミック層１ａから一番上に位置する誘電体セラミック層１ｉまで、９層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、９層に限定されるものではない。
図３を参照して、誘電体セラミック層１ａには、ＧＮＤ導体３ａが形成され、このＧＮＤ導体３ａから二方に端子が出て、それらが前記ＧＮＤ端子３に接続している。
【００２０】
次の誘電体セラミック層１ｂには、細長い真っ直ぐな板状のコイル形成用導体２ｂと、細長い真っ直ぐな板状の容量形成用導体４ａとが、分離して形成されている。コイル形成用導体２ｂの一端は、前記入力端子２ａにつながっている。
誘電体セラミック層１ｃには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｃが形成されている。コイル形成用導体２ｃの一端は、誘電体セラミック層１ｃを貫くように設けられたビアホール導体（図３で模式的に細線で示している）５ａを介して、誘電体セラミック層１ｂ上のコイル形成用導体２ｂと接続される。
【００２１】
誘電体セラミック層１ｄには、ともに細長い真っ直ぐな板状のコイル形成用導体（上下層接続用導体に相当する）２ｄと、容量形成用導体４ｂとが分離して形成されている。コイル形成用導体２ｄの一端は、誘電体セラミック層１ｄを貫くように設けられたビアホール導体５ｂを介して、誘電体セラミック層１ｃ上のコイル形成用導体２ｃの他端と接続される。容量形成用導体４ｂは、誘電体セラミック層１ｃ，１ｄを貫くように設けられたビアホール導体６ａを介して容量形成用導体４ａに接続されている。
【００２２】
誘電体セラミック層１ｅには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｅが形成されている。コイル形成用導体２ｅの一端は、誘電体セラミック層１ｅを貫くように設けられたビアホール導体５ｃを介して、誘電体セラミック層１ｄ上のコイル形成用導体２ｄと接続される。
誘電体セラミック層１ｆには、ともに細長い真っ直ぐな板状のコイル形成用導体（上下層接続用導体に相当する）２ｆと容量形成用導体４ｃとが分離して形成されている。コイル形成用導体２ｆの一端は、誘電体セラミック層１ｆを貫くように設けられたビアホール導体５ｄを介して、誘電体セラミック層１ｅ上のコイル形成用導体２ｅの他端と接続される。容量形成用導体４ｃは、誘電体セラミック層１ｆ，１ｅを貫くように設けられたビアホール導体６ｂを介して容量形成用導体４ｂに接続されている。
【００２３】
誘電体セラミック層１ｇには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｇが形成されている。コイル形成用導体２ｇの一端は、誘電体セラミック層１ｇを貫くように設けられたビアホール導体５ｅを介して、誘電体セラミック層１ｆ上のコイル形成用導体２ｆと接続される。
誘電体セラミック層１ｈには、コの字形のコイル形成用導体２ｈが形成されている。コイル形成用導体２ｈの一端は、誘電体セラミック層１ｈを貫くように設けられたビアホール導体５ｆを介して、誘電体セラミック層１ｇ上のコイル形成用導体２ｇと接続される。コイル形成用導体２ｈの他端は、前記出力端子２ｉにつながっている。
【００２４】
最後に誘電体セラミック層１ｈの上に、保護用の誘電体セラミック層１ｉ（図３には示していない）が積層される。
以上のような構造であるから、９層の積層構造の中に３回半巻きの周回コイルが形成される。そして、図２に示されるように、コイル形成用導体２ｂ〜２ｈ間に、容量形成用導体４ａ，４ｂ，４ｃが挟み込まれ、これらとコイル形成用導体２ｂ〜２ｈとの間に容量が形成される。さらに容量形成用導体４ａ，４ｂ，４ｃと、ＧＮＤ導体３ａとの間にもうひとつの容量が形成される。このようにして形成された容量は、図２のハッチング部分Ｈ１，Ｈ２に表わされている。ハッチング部分Ｈ１は、容量形成用導体４ａ，４ｂ，４ｃとコイル形成用導体２ｂ〜２ｈとの間に形成された第１の容量を表し、ハッチング部分Ｈ２は、容量形成用導体４ａ，４ｂ，４ｃとＧＮＤ導体３ａとの間に形成された第２の容量を表している。
【００２５】
図４は、以上の構成のフィルタ素子の等価回路図である。信号ラインの入力端子２ａと、出力端子２ｉとの間に、前記コイル形成用導体２ｂ〜２ｈによって形成された周回コイルが存在し、この周回コイルと容量形成用導体４ａ，４ｂ，４ｃとの間に容量が形成され、さらに容量形成用導体４ａ，４ｂ，４ｃとＧＮＤラインとの間に容量が形成される。したがって、ＬＣからなるローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。
【００２６】
誘電体セラミック層１ａ〜１ｉの原料は、アルミナ（Ａｌ2Ｏ3），チタン酸バリウム（ＢａＴｉＯ3），二酸化チタン（ＴｉＯ2）等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。
コイル形成用導体２ｂ〜２ｈ、ＧＮＤ導体３ａ、容量形成用導体４ａ〜４ｃと、各接続ビアホール導体５ａ〜５ｆ、６ａ，６ｂは、Ａｇなどを主成分とする導電材料によって構成する。
【００２７】
入出力端子２ａ，２ｉとＧＮＤラインの端子３は、Ａｇを主成分とする下地導体及びその表面に付着したＮｉメッキや半田メッキなどの層から構成される。
次に、以上のフィルタ素子の製造方法を説明する。
まず、前述したチタン酸バリウムなどの誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。このビアホール付きのグリーンシートに、コイル形成用導体２ｂ〜２ｈ、ＧＮＤ導体３ａ、容量形成用導体４ａ〜４ｃを形成するために、Ａｇを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
【００２８】
それを９００℃前後で焼成することで、図１に示したような直方体形状のセラミック積層体１を作成する。さらにＡｇを主成分とする導体ペーストを用いて、印刷方式又はＤＩＰ方式により、入出力端子２ａ，２ｉとＧＮＤ端子３を、セラミック積層体１の表面に形成する。これらの入出力端子２ａ，２ｉとＧＮＤ端子３を焼き付け処理し、Ｎｉ、半田メッキを施すことにより、フィルタ素子チップが作製される。
【００２９】
このようにして作製したフィルタ素子チップのフィルタ特性を評価するために、Ｓパラメータ（絶対値）のシミュレーションを行った。
図５はＳパラメータの周波数特性を示す線図であり、横軸は周波数（ＭＨｚ）を、縦軸はＳパラメータの透過係数（Ｓ21）（単位ｄＢ）を表わしている。図中の実線曲線Ａは本発明の構造における透過係数（Ｓ21）の周波数特性、破線曲線Ｂは従来のセラミック積層体の中に２つのコイルを形成し、それらの間の分布容量を利用したフィルタ素子の透過係数（Ｓ21）の周波数特性を表す。
【００３０】
本発明の範囲外である２つのコイルを用いた場合（破線）では、低周波領域の通過帯域と高周波領域の阻止帯域との中間の遷移領域（1500MHz付近）において、通過特性の減衰が緩慢である。したがって通過帯域の信号に悪影響を及ぼす場合がある。一方、本発明のフィルタ素子（実線）では、遷移領域において急峻な減衰特性が得られており、優れたローパスフィルタ特性が得られている。
【００３１】
本発明のフィルタ素子の構造では、図３に示すように１つのコイルだけが構成されることから、導体パターンも単純であり、小型化に適した、優れたフィルタ素子が実現できる。
図６は、ＧＮＤ導体３ａと容量形成用導体４ａとの間に集中定数素子を設けた変更例を示す本発明のフィルタ素子の構造斜視図である。集中定数素子として、チップコンデンサＣを搭載し、容量のチューニングを行う。チップコンデンサＣの容量を５ｐＦ（ピコファラド）に設定した場合の、Ｓパラメータの周波数特性を図７に破線曲線Ｃで示す。破線曲線Ｃは、実線曲線Ａと比べて、透過減衰量を大きくしたい周波数（1500MHzあたり）などで、急峻なスロープの減衰が得られている。
【００３２】
図８は、本発明のフィルタ素子の、さらに他の構造を示す斜視図である。ここでは、誘電体セラミック層１ｃ上のコイル形成用導体２ｃの線長を長くし、その部分のインダクタンスＬを約１．３倍に増加させている。また図９は、誘電体セラミック層１ｆを薄くしたフィルタ素子の断面図を示す。誘電体セラミック層１ｆの厚さを、他の誘電体セラミック層の約半分にすることによって、容量形成用導体４ｃとコイル形成用導体２ｅとの間の容量が部分的に約２倍になる。したがって、フィルタ素子の容量Ｃをそれに応じて増加させることができる。
【００３３】
これらの、フィルタ素子のインダクタンスＬを増加させたこと、容量Ｃを増加させたことに応じて、フィルタ素子の透過係数（Ｓ21）の周波数特性がどのように変わったのかを示すグラフが、図１０である。同図において、破線曲線Ｄはコイルのインダクタンスを増加させた場合の周波数特性を示し、実線曲線Ｅは容量を増加させた場合の周波数特性を示す。破線曲線Ｄは、実線曲線Ａと比べて、透過減衰量を大きくしたい周波数で、急峻なスロープの減衰が得られており、実線曲線Ｅは、破線曲線Ｄよりもさらに急峻なスロープの減衰が得られている。
【００３４】
図１１は、７層の誘電体セラミック層１ｂから１ｈの厚さを入力端子に近い側を厚く、それから出力端子にかけて徐々に薄くして作製したフィルタ素子を示す断面図である。誘電体セラミック層の厚さを徐々に薄くすることによって、容量形成用導体とコイル形成用導体との間の容量Ｃを入力側から出力側にかけて徐々に増加させることができる。
図１２（ａ）は、各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子の透過係数（Ｓ21）の周波数特性を示すグラフであり、図１２（ｂ）は、図１１に示した７層の誘電体セラミック層１ｂから１ｈの厚さを入力端子に近い側を厚く、それから出力端子にかけて徐々に薄くして作製したフィルタ素子の透過係数（Ｓ21）の周波数特性を示すグラフである。
【００３５】
なお、図１２の測定に用いたフィルタ素子の遮断周波数は、０．７ＧＨｚ付近になるようにフィルタの諸定数を設定している（この点で図５、図７、図１０のフィルタ特性が１．５ＧＨｚ付近を遮断周波数としているのと違っている）。
図１２の両グラフを比較すると、図１２（ｂ）のフィルタ素子では、図１２（ａ）のフィルタ素子と比べて１．３ＧＨｚ付近の減衰量が増加しており、従来では実現できなかった広い周波数帯域に渡って優れた減衰特性が保たれている。
【００３６】
なお、容量形成用導体とコイル形成用導体との間の容量を入力側から出力側にかけて変化させる構造として、絶縁層の厚さを変化させること以外に、絶縁層の誘電率を異ならせることによって実現してもよい。この場合、各層ごとに材料や組成成分比率の異なる誘電体セラミック材料を採用して誘電率の違うセラミックグリーンシートを作成する必要がある。また、容量の変化は、容量形成用導体４ａ，４ｂ，４ｃと、コイル形成用導体２ｃ，２ｅ，２ｇとの相対位置をずらすことによって、絶縁層を介して対向する面積を異ならせても実現できる。
【００３７】
以上に説明したフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、前記コイル形成用導体２ｃ，２ｅ，２ｇの平面形状はコの字形をしていたが、角にアールをつけてＵ字形にして形成してもよい。より広く言えば、コイル形成用曲がり導体は、両端を有する曲線又は折れ線状の連続導体であればよい。その他本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明のフィルタ素子の外観斜視図である。
【図２】本発明のフィルタ素子の断面図である。
【図３】誘電体セラミック層を積層構成したときの構造分解斜視図である。
【図４】本発明のフィルタ素子の等価回路図である。
【図５】本発明のフィルタ素子及び従来のフィルタ素子について、シミュレーションにより求めたＳパラメータの周波数特性図である。
【図６】本発明のフィルタ素子の、ＧＮＤ導体３ａと容量形成用導体４ａとの間に集中定数素子を設けた構造を示す分解斜視図である。
【図７】集中定数素子を設けた場合と設けない場合の、本発明のフィルタ素子のＳパラメータ周波数特性図である。
【図８】本発明のフィルタ素子の、コイル形成用導体２ｃの線長を長くした構造を示す斜視図である。
【図９】誘電体セラミック層１ｆを薄くして容量を増加させた、本発明のフィルタ素子の断面図である。
【図１０】フィルタ素子のインダクタンスＬを増加させた場合と、容量Ｃを増加させた場合の、フィルタ素子の透過係数（Ｓ21）の周波数特性を示すグラフである。
【図１１】７層の誘電体セラミック層１ｂから１ｈの厚さを入力端子に近い側を厚く、それから出力端子にかけて徐々に薄くして作製したフィルタ素子を示す断面図である。
【図１２】（ａ）は各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子の透過係数（Ｓ21）の周波数特性を示すグラフであり、（ｂ）は、図１１に示した容量を徐々に変化させたフィルタ素子の透過係数（Ｓ21）の周波数特性を示すグラフである。
【図１３】従来のフィルタ素子の等価回路図である。
【符号の説明】
【００３９】
１  セラミック積層体
２ａ  入力端子
２ｉ  出力端子
３  ＧＮＤ端子
１ａ〜１ｉ  誘電体セラミック層
２ｂ〜２ｈ  コイル形成用導体
４ａ〜４ｃ  容量形成用導体
５ａ〜５ｆ  ビアホール導体
６ａ，６ｂ  ビアホール導体
Ｈ１  第１の容量
Ｈ２  第２の容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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