(57)【要約】【課題】イオン注入時の金属ノックオンを抑制する。【解決手段】トランスファーゲート配線１５を形成するためのエッチングを行う際に、熱酸化膜１３のオーバーエッチングを減らして、トランスファーゲート配線１５の両側に熱酸化膜１３が厚く残るようにし、熱酸化膜１３上に付着した金属汚染物質Ｋを除去するための洗浄を行った後、半導体基板１１内にイオン注入を行うことにより、トランスファーゲート配線１５の両側に不純物拡散層１６ａ〜１６ｃを形成する。【選択図】      図１
2005044885.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、
前記ゲート絶縁膜を残したまま前記ゲート電極の両側にそれぞれ形成されたソース／ドレイン層と、
前記ソース／ドレイン層上のゲート絶縁膜に存在する金属汚染物質が除去された金属汚染物質除去領域とを備えることを特徴とする半導体装置。
【請求項２】
ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側のゲート絶縁膜が厚膜化された厚膜化領域と、
前記ゲート電極の両側の厚膜化領域にそれぞれ形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
ゲート絶縁膜を介して半導体基板上に形成されたトランスファーゲートと、
前記ゲート絶縁膜を残したまま前記トランスファーゲートの両側に形成された不純物拡散層と、
前記不純物拡散層上のゲート絶縁膜に存在する金属汚染物質が除去された金属汚染物質除去領域と、
前記トランスファーゲート上に形成された第１層間絶縁層と、
前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、
前記ビット配線上に形成された第２層間絶縁層と、
前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続されたストレージノードと、
前記ストレージノード上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする半導体装置。
【請求項４】
ゲート絶縁膜を介して半導体基板上に形成されたトランスファーゲートと、
前記ゲート電極の両側のゲート絶縁膜が厚膜化された厚膜化領域と、
前記ゲート電極の両側の厚膜化領域に形成された不純物拡散層と、
前記トランスファーゲート上に形成された第１層間絶縁層と、
前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、
前記ビット配線上に形成された第２層間絶縁層と、
前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続されたストレージノードと、
前記ストレージノード上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が両側に残るようにゲート電極を前記半導体基板上に形成する工程と、
硫酸洗浄または塩酸洗浄により、前記ゲート電極の両側のゲート絶縁膜を洗浄する工程と、
前記洗浄されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が両側に残るようにしてゲート電極を前記半導体基板上に形成する工程と、
前記半導体基板の熱酸化により、前記ゲート電極の両側のゲート絶縁膜を厚膜化する工程と、
前記厚膜化されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を選択的にエッチングすることにより、前記ゲート絶縁膜が両側に残るようにトランスファーゲートを前記半導体基板上に形成する工程と、
硫酸洗浄または塩酸洗浄により、前記トランスファーゲートの両側のゲート絶縁膜を洗浄する工程と、
前記洗浄されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
前記ビット配線上に第２層間絶縁層を形成する工程と、
前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
前記第２開口部を介して前記ソース層に接続されたアモルファスシリコン層を前記第２層間絶縁層上に形成する工程と、
前記アモルファスシリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
前記ストレージノード上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を形成する工程と、
前記導電膜を選択的にエッチングすることにより、前記ゲート絶縁膜が両側に残るようにトランスファーゲートを前記半導体基板上に形成する工程と、
前記半導体基板の熱酸化により、前記ゲート電極の両側のゲート絶縁膜を厚膜化する工程と、
前記厚膜化されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
前記ビット配線上に第２層間絶縁層を形成する工程と、
前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
前記第２開口部を介して前記ソース層に接続されたアモルファスシリコン層を前記第２層間絶縁層上に形成する工程と、
前記アモルファスシリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
前記ストレージノード上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＤＲＡＭなどの半導体記憶装置に適用して好適なものである。
【０００２】
【従来の技術】
従来のＤＲＡＭに用いられるトランスファーゲートでは、ゲートエッチング後、不純物のイオン注入を行うことにより、ソース／ドレインを形成することが行われている。
また、特許文献１には、表面上の凹凸やピンホールなどの変質を防止して良質な絶縁膜を形成するために、ゲートエッチングを行う前に、硫酸および過酸化水素水からなる混合液、もしくは塩酸、過酸化水素水および水からなる混合液を用いて半導体ウェハを洗浄する方法が開示されている。
【０００３】
【特許文献１】
特開２０００−２７７６２５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、ゲートエッチング後、ＦｅやＡｌなどの金属汚染物質が半導体基板上に残留すると、ソース／ドレインを形成するためのイオン注入により、半導体基板上の金属汚染物質が半導体基板内にノックオンされる。このため、半導体基板の空乏層に深い不純物準位が形成され、接合リークが増大して、ＤＲＡＭのポーズ特性が劣化するという問題があった。
【０００５】
そこで、本発明の目的は、イオン注入時の金属ノックオンを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、前記ゲート絶縁膜を残したまま前記ゲート電極の両側にそれぞれ形成されたソース／ドレイン層と、前記ソース／ドレイン層上のゲート絶縁膜に存在する金属汚染物質が除去された金属汚染物質除去領域とを備えることを特徴とする。
【０００７】
これにより、ソース／ドレイン層上にゲート絶縁膜を残したまま、ソース／ドレイン層を形成するためのイオン注入を行うことが可能となるとともに、ゲートエッチング後のゲート絶縁膜上に存在する金属汚染物質を減らすことが可能となる。このため、金属汚染物質がゲート絶縁膜上に残存した場合においても、金属汚染物質が半導体基板内に達し難くなるようにして、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となり、接合リークの増大を抑制することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、前記ゲート電極の両側のゲート絶縁膜が厚膜化された厚膜化領域と、前記ゲート電極の両側の厚膜化領域にそれぞれ形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、ゲートエッチング後に金属汚染物質がゲート絶縁膜上に残存した場合においても、半導体基板から離れるようにゲート絶縁膜上に残存する金属汚染物質を押し上げることが可能となる。このため、ソース／ドレイン層を形成するためのイオン注入を行った場合においても、金属汚染物質が半導体基板内に達し難くなるようにして、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となり、接合リークの増大を抑制することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたトランスファーゲートと、前記ゲート絶縁膜を残したまま前記トランスファーゲートの両側に形成された不純物拡散層と、前記不純物拡散層上のゲート絶縁膜に存在する金属汚染物質が除去された金属汚染物質除去領域と、前記トランスファーゲート上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、前記ビット配線上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続されたストレージノードと、前記ストレージノード上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする。
【００１０】
これにより、不純物拡散層上にゲート絶縁膜を残したまま、不純物拡散層を形成するためのイオン注入を行うことが可能となるとともに、ゲートエッチング後のゲート絶縁膜上に存在する金属汚染物質を減らすことが可能となる。このため、金属汚染物質がゲート絶縁膜上に残存した場合においても、金属汚染物質が半導体基板内に達し難くなるようにして、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となる。この結果、接合リークの増大を抑制することを可能として、ストレージノードに蓄積された電荷が不純物拡散層を介して逃げることを抑制することが可能となり、ＤＲＡＭのポーズ特性を向上させることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたトランスファーゲートと、前記ゲート電極の両側のゲート絶縁膜が厚膜化された厚膜化領域と、前記ゲート電極の両側の厚膜化領域に形成された不純物拡散層と、前記トランスファーゲート上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、前記ビット配線上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続されたストレージノードと、前記ストレージノード上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする。
【００１２】
これにより、ゲートエッチング後に金属汚染物質がゲート絶縁膜上に残存した場合においても、半導体基板から離れるようにゲート絶縁膜上に残存する金属汚染物質を押し上げることが可能となる。このため、不純物拡散層を形成するためのイオン注入を行った場合においても、金属汚染物質が半導体基板内に達し難くなるようにして、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となる。この結果、接合リークの増大を抑制することを可能として、ストレージノードに蓄積された電荷が不純物拡散層を介して逃げることを抑制することが可能となり、ＤＲＡＭのポーズ特性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が両側に残るようにゲート電極を前記半導体基板上に形成する工程と、硫酸洗浄または塩酸洗浄により、前記ゲート電極の両側のゲート絶縁膜を洗浄する工程と、前記洗浄されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１４】
これにより、ゲートエッチング後のゲート絶縁膜上に存在する金属汚染物質を減らしてから、ソース／ドレイン層を形成するためのイオン注入を行うことが可能となるとともに、金属汚染物質をゲート絶縁膜で塞き止めることが可能となる。このため、金属汚染物質が半導体基板内に達し難くなるようにして、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となり、接合リークの増大を抑制することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が両側に残るようにしてゲート電極を前記半導体基板上に形成する工程と、前記半導体基板の熱酸化により、前記ゲート電極の両側のゲート絶縁膜を厚膜化する工程と、前記厚膜化されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１６】
これにより、半導体基板から離れるようにゲート絶縁膜上に残存する金属汚染物質を押し上げることが可能となり、ソース／ドレイン層を形成するためのイオン注入を行う際に、金属汚染物質が半導体基板内に達し難くなるようにすることができる。このため、ゲート絶縁膜上に金属汚染物質が残存する場合においても、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となり、接合リークの増大を抑制することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的にエッチングすることにより、前記ゲート絶縁膜が両側に残るようにトランスファーゲートを前記半導体基板上に形成する工程と、硫酸洗浄または塩酸洗浄により、前記トランスファーゲートの両側のゲート絶縁膜を洗浄する工程と、前記洗浄されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続されたアモルファスシリコン層を前記第２層間絶縁層上に形成する工程と、前記アモルファスシリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノード上に容量絶縁膜を形成する工程と、前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００１８】
これにより、ゲートエッチング後のゲート絶縁膜上に存在する金属汚染物質を減らしてから、ソース／ドレイン層を形成するためのイオン注入を行うことが可能となるとともに、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となる。このため、接合リークの増大を抑制することが可能となり、ストレージノードに蓄積された電荷がソース層を介して逃げることを抑制して、ＤＲＡＭのポーズ特性を向上させることができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成する工程と、前記導電膜を選択的にエッチングすることにより、前記ゲート絶縁膜が両側に残るようにトランスファーゲートを前記半導体基板上に形成する工程と、前記半導体基板の熱酸化により、前記ゲート電極の両側のゲート絶縁膜を厚膜化する工程と、前記厚膜化されたゲート絶縁膜を介して前記半導体基板にイオン注入を行うことにより、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続されたアモルファスシリコン層を前記第２層間絶縁層上に形成する工程と、前記アモルファスシリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノード上に容量絶縁膜を形成する工程と、前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００２０】
これにより、半導体基板から離れるようにゲート絶縁膜上に残存する金属汚染物質を押し上げることが可能となり、ソース／ドレイン層を形成するためのイオン注入を行う際に、金属汚染物質が半導体基板内にノックオンされることを抑制することが可能となる。このため、接合リークの増大を抑制することが可能となり、ストレージノードに蓄積された電荷がソース層を介して逃げることを抑制して、ＤＲＡＭのポーズ特性を向上させることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００２２】
図１（ａ）において、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などの方法により、半導体基板１１に素子分離膜１２を形成する。なお、素子分離膜１２としては、例えば、熱酸化シリコン膜を用いることができる。また、素子分離膜１２の代わりにＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成してもよい。
【００２３】
次に、図１（ｂ）に示すように、熱酸化などの方法により、半導体基板１１上に熱酸化膜１３を形成した後、ＣＶＤなどの方法により、アモルファスシリコン層およびタングステンシリサイド層を順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層およびアモルファスシリコン層をパターニングすることにより、アモルファスシリコン配線１５ａおよびタングステンシリサイド配線１５ｂから構成されるトランスファーゲート配線１５を形成する。
【００２４】
ここで、トランスファーゲート配線１５を形成するためのエッチングを行う場合、熱酸化膜１３のオーバーエッチングを減らして、トランスファーゲート配線１５の両側に熱酸化膜１３が厚く残るようにすることができる。なお、トランスファーゲート配線１５を形成するためのエッチングを行うことにより、トランスファーゲート配線１５の両側の熱酸化膜１３上に金属汚染物質Ｋが付着する。
【００２５】
そして、熱酸化膜１３上に付着した金属汚染物質Ｋを除去するための洗浄を行う。ここで、熱酸化膜１３上に付着した金属汚染物質Ｋを除去するための洗浄としては、硫酸洗浄または塩酸洗浄を用いることができる。なお、硫酸洗浄では、Ｈ２ＳＯ４／Ｈ２Ｏ２混合液を用いることができる。また、塩酸洗浄では、ＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏ混合液（ＳＣ２）を用いることができる。
【００２６】
また、通常パーティクル除去に関しては、ＲＣＡ洗浄を行うが、スクラバー洗浄を用いることにより、洗浄時の熱酸化膜１３の膜減りを抑制することが可能となる。
次に、図１（ｃ）に示すように、トランスファーゲート配線１５の両側の熱酸化膜１３を残したまま、トランスファーゲート配線１５および素子分離膜１４をマスクとして、半導体基板１１内にイオン注入を行うことにより、トランスファーゲート配線１５の両側に不純物拡散層１６ａ〜１６ｃを形成する。
【００２７】
ここで、トランスファーゲート配線１５の両側の熱酸化膜１３を残したまま、不純物拡散層１６ａ〜１６ｃを形成するためのイオン注入を行うことにより、金属汚染物質Ｋが熱酸化膜１３上に残存した場合においても、金属汚染物質Ｋが半導体基板１１内にノックオンされることを抑制することが可能となる。
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、トランスファーゲート配線１５が形成された半導体基板１１上に層間絶縁膜１７を積層する。なお、層間絶縁膜１７としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７および熱酸化膜１３をパターニングすることにより、不純物拡散層１６ｂの表面を露出させる開口部１８を層間絶縁膜１７および熱酸化膜１３に形成する。
【００２８】
そして、ＣＶＤなどの方法により、開口部１８内が埋め込まれるようにしてアモルファスシリコン層およびタングステンシリサイド層を層間絶縁膜１７上に順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層およびアモルファスシリコン層をパターニングすることにより、不純物拡散層１６ｂに接続されたアモルファスシリコン配線１９ａおよびタングステンシリサイド配線１９ｂから構成されるポリビット配線１９を層間絶縁膜１７上に形成する。
【００２９】
次に、図２（ａ）に示すように、ＣＶＤなどの方法により、ポリビット配線１９が形成された層間絶縁膜１７上に層間絶縁膜２０を積層する。なお、層間絶縁膜２０としては、例えば、ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７、２０および熱酸化膜１３をパターニングすることにより、不純物拡散層１６ａ、１６ｃの表面をそれぞれ露出させる開口部２１を層間絶縁膜１７、２０および熱酸化膜１３に形成する。
【００３０】
そして、ＣＶＤなどの方法により、開口部２１内が埋め込まれるようにしてリンドープアモルファスシリコン層を層間絶縁膜２０上に形成する。そして、層間絶縁膜２０上に形成されたリンドープアモルファスシリコン層をエッチングすることにより、不純物拡散層１６ａ、１６ｃにそれぞれ接続されたストレージノード２２を層間絶縁膜２０上に形成する。
【００３１】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、ストレージノード２２の表面全体を覆うように容量絶縁膜２３を積層する。なお、容量絶縁膜２３としては、例えば、シリコン窒化膜を用いることができる。また、シリコン窒化膜の表面を酸化するようにしてもよい。
そして、ＣＶＤなどの方法を用いてポリシリコン層を容量絶縁膜２３上に積層することにより、容量絶縁膜２３上にセルプレート２４を形成し、セルプレート２４とストレージノード２２との間でコンデンサを構成する。
【００３２】
これにより、金属汚染物質Ｋが半導体基板１１内にノックオンされることを抑制しつつ、スタック型ＤＲＡＭを形成することが可能となる。このため、接合リークの増大を抑制することが可能となり、ストレージノード２２に蓄積された電荷が不純物拡散層１６ａ、１６ｃを介して逃げることを抑制することを可能として、スタック型ＤＲＡＭのポーズ特性を向上させることができる。
【００３３】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などの方法により、半導体基板３１に素子分離膜３２を形成する。なお、素子分離膜３２としては、例えば、熱酸化シリコン膜を用いることができる。また、素子分離膜３２の代わりにＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成してもよい。
【００３４】
次に、図３（ｂ）に示すように、熱酸化などの方法により、半導体基板３１上に熱酸化膜３３を形成した後、ＣＶＤなどの方法により、アモルファスシリコン層およびタングステンシリサイド層を順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層およびアモルファスシリコン層をパターニングすることにより、アモルファスシリコン配線３５ａおよびタングステンシリサイド配線３５ｂから構成されるトランスファーゲート配線３５を形成する。
【００３５】
ここで、トランスファーゲート配線３５を形成するためのエッチングを行う場合、熱酸化膜３３のオーバーエッチングを減らして、トランスファーゲート配線３５の両側に熱酸化膜３３が厚く残るようにすることができる。また、トランスファーゲート配線３５を形成するためのエッチングを行うことにより、トランスファーゲート配線３５の両側の熱酸化膜３３上に金属汚染物質Ｋが付着する。
【００３６】
そして、熱酸化膜３３上に付着した金属汚染物質Ｋを除去するための洗浄を行う。ここで、熱酸化膜３３上に付着した金属汚染物質Ｋを除去するための洗浄としては、硫酸洗浄または塩酸洗浄を用いることができる。なお、硫酸洗浄では、Ｈ２ＳＯ４／Ｈ２Ｏ２混合液を用いることができる。また、塩酸洗浄では、ＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏ混合液（ＳＣ２）を用いることができる。
【００３７】
また、通常パーティクル除去に関しては、ＲＣＡ洗浄を行うが、スクラバー洗浄を用いることにより、洗浄時の熱酸化膜３３の膜減りを抑制することが可能となる。
次に、図３（ｃ）に示すように、酸化性雰囲気中で半導体基板３１の熱処理を行うことにより、トランスファーゲート配線３５の両側の熱酸化膜３３を厚膜化し、トランスファーゲート配線３５の両側の半導体基板３１上に厚膜化酸化層３４を形成する。
【００３８】
次に、図３（ｄ）に示すように、トランスファーゲート配線３５の両側の厚膜化酸化層３４を残したまま、トランスファーゲート配線３５および素子分離膜３４をマスクとして、半導体基板３１内にイオン注入を行うことにより、トランスファーゲート配線３５の両側に不純物拡散層３６ａ〜３６ｃを形成する。
ここで、トランスファーゲート配線３５の両側の熱酸化膜３３を厚膜化することにより、半導体基板３１から離れるように熱酸化膜３３上に残存する金属汚染物質Ｋを押し上げることが可能となる。このため、不純物拡散層３６ａ〜３６ｃを形成するためのイオン注入を半導体基板３１に行った場合においても、金属汚染物質Ｋが半導体基板３１内に達し難くなるようにして、金属汚染物質Ｋが半導体基板３１内にノックオンされることを抑制することが可能となる。
【００３９】
次に、図３（ｅ）に示すように、ＣＶＤなどの方法により、トランスファーゲート配線３５が形成された半導体基板３１上に層間絶縁膜３７を積層する。なお、層間絶縁膜３７としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜３７および厚膜化酸化層３４をパターニングすることにより、不純物拡散層３６ｂの表面を露出させる開口部３８を層間絶縁膜３７および厚膜化酸化層３４に形成する。
【００４０】
そして、ＣＶＤなどの方法により、開口部３８内が埋め込まれるようにしてアモルファスシリコン層およびタングステンシリサイド層を層間絶縁膜３７上に順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層およびアモルファスシリコン層をパターニングすることにより、不純物拡散層３６ｂに接続されたアモルファスシリコン配線３９ａおよびタングステンシリサイド配線３９ｂから構成されるポリビット配線３９を層間絶縁膜３７上に形成する。
【００４１】
次に、図４（ａ）に示すように、ＣＶＤなどの方法により、ポリビット配線３９が形成された層間絶縁膜３７上に層間絶縁膜４０を積層する。なお、層間絶縁膜４０としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜３７、４０および厚膜化酸化層３４をパターニングすることにより、不純物拡散層３６ａ、３６ｃの表面をそれぞれ露出させる開口部４１を層間絶縁膜３７、４０および厚膜化酸化層３４に形成する。
【００４２】
そして、ＣＶＤなどの方法により、開口部４１内が埋め込まれるようにしてリンドープアモルファスシリコン層を層間絶縁膜４０上に形成する。そして、層間絶縁膜４０上に形成されたリンドープアモルファスシリコン層をエッチングすることにより、不純物拡散層３６ａ、３６ｃにそれぞれ接続されたストレージノード４２を層間絶縁膜４０上に形成する。
【００４３】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法により、ストレージノード４２の表面全体を覆うように容量絶縁膜４３を積層する。なお、容量絶縁膜４３としては、例えば、シリコン窒化膜を用いることができる。また、シリコン窒化膜の表面を酸化するようにしてもよい。
そして、ＣＶＤなどの方法を用いてポリシリコン層を容量絶縁膜４３上に積層することにより、容量絶縁膜４３上にセルプレート４４を形成し、セルプレート４４とストレージノード４２との間でコンデンサを構成する。
【００４４】
これにより、金属汚染物質Ｋが半導体基板３１内にノックオンされることを抑制しつつ、スタック型ＤＲＡＭを形成することが可能となる。このため、接合リークの増大を抑制することが可能となり、ストレージノード４２に蓄積された電荷が不純物拡散層３６ａ、３６ｃを介して逃げることを抑制することを可能として、スタック型ＤＲＡＭのポーズ特性を向上させることができる。
【００４５】
なお、上述した実施形態では、スタック型ＤＲＡＭを例にとって説明したが、スタック型ＤＲＡＭ以外にも、論理ゲートやドライバなどの電界効果型トランジスタを有する半導体装置全般に適用するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１１、３１  半導体基板、１２、３２  素子分離膜、１３、３３  ゲート酸化膜、１５、３５  トランスファーゲート配線、１５ａ、１９ａ、３５ａ、３９ａアモルファスシリコン配線、１５ｂ、１９ｂ、３５ｂ、３９ｂ  タングステンシリサイド配線、１６ａ〜１６ｃ、３６ａ〜３６ｃ  不純物拡散層、１７、２０、３７、４０  層間絶縁膜、１８、２１、３８、４１  開口部、１９、３９  ポリビット配線、２２、４２  ストレージノード、２３、４３  容量絶縁膜、２４、４４  セルプレート、Ｋ  金属汚染物質、３４  厚膜化酸化層
【図１】
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【図２】
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【図３】
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【図４】
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