(57)【要約】【課題】  時分割方式の半導体記憶装置のコスト低減を図る。【解決手段】  信号の入出力を可能とするポートを備えたメモリコア（１０）と、このメモリコアに結合され、時分割により上記メモリコアのポートを拡張可能なポート拡張回路（２０）とを含むとき、時分割により実現されるポートを切り替え可能なポート切り替え回路（３２）を上記ポート拡張回路２０に設けることにより、ポート数やポート機能にかかわらず、半導体記憶装置のレイアウトを共通化しておいて、ユーザ仕様に応じて、時分割により実現されるポートの設定が可能とされ、それによって時分割方式におけるマルチポートＲＡＭのコスト低減を達成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
信号の入出力を可能とするポートを備えたメモリコアと、
上記メモリコアに結合され、時分割により上記メモリコアのポートを拡張可能なポート拡張回路と、を含む半導体記憶装置であって、
上記ポート拡張回路は、上記時分割により実現されるポートを切り替え可能なポート切り替え回路を含んで成ることを特徴とする半導体記憶装置。
【請求項２】
上記ポート拡張回路は、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子と、
上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能な第２ディレイ素子と、
上記第１ディレイ素子の出力信号と、上記第２ディレイ素子の出力信号とに基づいて、上記時分割により実現可能なポート毎の内部クロック信号を形成するための第１論理回路と、を含む請求項１記載の半導体記憶装置。
【請求項３】
上記ポート切り替え回路は、ポート切り替え信号の取り込みを可能とするポート切り替え端子と、
上記ポート切り替え端子を介して入力されたポート切り換え信号と、上記第２ディレイ素子の出力信号とに基づいて、時分割により実現可能なポートの切り替えを行うための第２論理回路と、を含んで成る請求項２記載の半導体記憶装置。
【請求項４】
上記ポート拡張回路は、アドレス信号を外部から取り込むためのアドレス系入力部と、
データを外部から取り込むためのデータ系入力部と、を含み、
上記アドレス系入力部及び上記データ系入力部は、上記ポート切り替え端子を介して入力されたポート切り換え信号に応じて、信号入力が行われない端子の論理を固定可能な第３論理回路を含んで成る請求項１乃至３の何れか１項記載の半導体記憶装置。
【請求項５】
請求項１乃至４の何れか１項記載の半導体記憶装置がマクロセルとして組み込まれて成る半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＡＳＩＣ（application specific integrated circuit：特定用途向き集積回路）を有する半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体記憶装置のレイアウト設計では、半導体記憶装置の種類等に応じて種々のレイアウト設計方式がある。例えばマクロセル方式は、マイクロプロセッサ、メモリ、Ｉ／Ｏ（インプット／アウトプット）およびカスタム回路等のようなシステムを１チップ化するときに有効な方式であり、大小様々な回路ブロックをチップ領域に配置し、それらを配線する方式である。
【０００３】
マクロセルはＲＡＭ（ランダム・アクセス・メモリ）やＣＰＵ（中央処理装置）などといった一定の機能が予め決定されて回路配置若しくは動作速度などの点において最適化が施された回路ブロックである。マクロセルはＲＡＭ等の機能ブロック単位で作られ、例えば人手を主体とする設計によって敷き詰めゲート領域などの他の回路部分より高密度に作られる。回路技術とプロセス技術の進歩により、マクロセルのような部分は敷き詰めゲート領域に形成されるような他の回路部分よりも動作の高速化が得られる。
【０００４】
マクロセルとして形成されるＲＡＭには、時分割方式（ＳＴＳ）により各ポートの動作をシリアル処理してマルチポート機能を実現する時分割方式のマルチポートＲＡＭがある（例えば特許文献１参照）。
【０００５】
【特許文献１】特開平７−８４９８７号公報（図１３等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記時分割方式によるマルチポートＲＡＭについて本願発明者が検討したところ、ポート数やポート機能に応じてレイアウトが異なるため、２ポート、３ポート、４ポートのように、ポート数が異なるマルチポートＲＡＭをそれぞれ個別的に設計する必要があり、このことが、マルチポートＲＡＭのコスト低減を阻害する要因とされていることが見いだされた。また、ユーザ側で任意にポート数を変更することができないため、そのようなマルチポートＲＡＭマクロセルを搭載する、ゲートアレイ方式の半導体集積回路においては、その用途が限定されてしまう。
【０００７】
本発明の目的は、時分割方式の半導体記憶装置のコスト低減を図るための技術を提供する。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、信号の入出力を可能とするポートを備えたメモリコアと、上記メモリコアに結合され、時分割により上記メモリコアのポートを拡張可能なポート拡張回路とを含んで半導体記憶装置が構成されるとき、上記ポート拡張回路に、上記時分割により実現されるポートを切り替え可能なポート切り替え回路を設ける。
【００１１】
上記の手段によれば、ポート切り替え回路は、上記時分割により実現されるポートの切り替えを可能とする。それにより、ポート数やポート機能にかかわらず、半導体記憶装置のレイアウトを共通化することができ、このことが、時分割方式におけるマルチポートＲＡＭのコスト低減を達成する。
【００１２】
このとき、上記ポート拡張回路は、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子と、上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能な第２ディレイ素子と、上記第１ディレイ素子の出力信号と、上記第２ディレイ素子の出力信号とに基づいて、上記時分割により実現可能なポート毎の内部クロック信号を形成するための第１論理回路とを含んで構成することができる。
【００１３】
上記ポート切り替え回路は、ポート切り替え信号の取り込みを可能とするポート切り替え端子と、上記ポート切り替え端子を介して入力されたポート切り換え信号と、上記第２ディレイ素子の出力信号とに基づいて、時分割により実現可能なポートの切り替えを行うための第２論理回路とを含んで構成することができる。
【００１４】
上記ポート拡張回路は、アドレス信号を外部から取り込むためのアドレス系入力部と、データを外部から取り込むためのデータ系入力部とを含んで構成することができ、上記アドレス系入力部及び上記データ系入力部は、上記ポート切り替え端子を介して入力されたポート切り換え信号に応じて、信号入力が行われない端子の論理を固定可能な第３論理回路を含んで構成することができる。
【００１５】
また、上記構成の半導体記憶装はマクロセルとして半導体集積回路に組み込むことができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、ポート切り替え回路によって、時分割により実現されるポートの切り替えが可能とされるので、ポート数やポート機能にかかわらず、半導体記憶装置のレイアウトを共通化することができ、それによって、時分割方式における半導体記憶装置のコスト低減を図ることができる。
【発明を実施するための最良の形態】
【００１８】
図２には本発明に係る半導体集積回路の構成例がチップイメージで示される。この半導体集積回路は、ＡＳＩＣ例えばゲートアレイの手法を部分的に採用して構成されるものであり、チップ１の周辺部には多数のボンディングパッド２と入出力バッファ３が配置され、その中央部分には敷き詰めゲート領域４とＲＡＭマクロセル５が配置される。
【００１９】
上記敷き詰めゲート領域４は、繰り返し的に多数配置された基本回路の接続態様によって所要の機能が実現される。例えばゲートアレイの相補型ＭＯＳ基本セルが多数配置されて構成される。６はクロックパルスジェネレータ（ＣＰＧ）であり、例えば外部から供給されるシステムクロック信号φを分周または単に整形してクロック信号ＣＬＫを生成する。敷き詰めゲート領域４の回路は当該クロック信号ＣＬＫに同期動作される。
【００２０】
上記ＲＡＭマクロセル５は、本発明における半導体記憶装置の一例であり、後に詳述するように時分割方式のマルチポートＲＡＭとされる。このＲＡＭマクロセル５は、上記敷詰めゲート領域４よりも回路素子の集積密度が高くされ、その機能が予め決定されている機能ブロックとされる。
【００２１】
図１には、上記ＲＡＭマクロセル５の構成例が示される。
【００２２】
ＲＡＭマクロセル５は、特に制限されないが、１ポートＳＲＡＭコア１０と、時分割によりこの１ポートＳＲＡＭコア１０のポート拡張するためのポート拡張回路２０とを含んで成る。
【００２３】
上記１ポートＳＲＡＭコア１０は、クロックジェネレータ１１、ロウデコーダ（Ｘ−ＤＥＣ）１２、１ポートメモリセルアレイ１３、ラッチ回路１４、カラムデコーダ（Ｙ−ＤＥＣ）１５、入出力アンプ１６を含んで成る。
【００２４】
クロックジェネレータ１１は、上記ポート拡張回路２０から供給される内部クロック信号φＣＫに基づいて各部の動作タイミング信号を形成する。
【００２５】
ラッチ回路１４は、上記クロックジェネレータ１１からの動作タイミング信号に同期して、上記ポート拡張回路２０から供給される内部信号をラッチする。ラッチ回路１４にラッチされる内部信号には、１ポートＳＲＡＭコア１０に書き込まれるデータや１ポートＳＲＡＭコア１０のアドレス信号が含まれる。
【００２６】
１ポートメモリセルアレイ１３は、複数のワード線とそれに交差するように形成された複数のビット線と、上記ワード線と上記ビット線との交差箇所に設けられたスタティック型メモリセルとを含む。上記ワード線が選択レベルに駆動されることにより、それに対応するスタティック型メモリセルが対応するビット線に選択的に結合される。これによって、上記メモリセルへのデータ書き込みや、上記メモリセルからのデータ読み出しが可能とされる。
【００２７】
ロウデコーダ１２は、上記ラッチ回路１４を介して取り込まれたロウ系のアドレス信号をデコードすることによって上記１ポートメモリセルアレイ１３におけるワード線を選択レベルに駆動するための信号を形成する。
【００２８】
カラムデコーダ１５は、上記ラッチ回路１４を介して取り込まれたカラム系のアドレス信号をデコードすることによって上記１ポートメモリセルアレイ１３における複数のビット線を選択的にコモンビット線に結合するカラムスイッチを駆動するための信号を形成する。
【００２９】
入出力アンプ１６は、１ポートメモリセルアレイ１３に書き込まれるデータを取り込むた入力系回路と、１ポートメモリセルアレイ１３から読み出されたデータを出力するための出力系回路とを含む。
【００３０】
上記ポート拡張回路２０は、タイミングジェネレータ２１、ラッチ回路２３、及びセレクタ回路２４とを含む。
【００３１】
タイミングジェネレータ２１は、上記クロックパルスジェネレータ６で生成されたクロック信号ＣＬＫに基づいてポート拡張を可能とする内部クロック信号φＣＫを生成する。また、このタイミングジェネレータ２１は、時分割により実現されるポートを切り替え可能なポート切り替え回路３２を含む。ポート切り替え回路３２は、ポート切り替え端子ＰＳ０，ＰＳ１を介して取り込まれるポート切り替え信号に従って、時分割により実現可能なポートの切り替えを行う。
【００３２】
ラッチ回路２３は、ポートＡ，Ｂ，Ｃ，Ｄに対応する信号入力端子を介して伝達される信号をラッチする。ここで、信号入力端子を介して伝達された信号には、アドレス信号や、書き込みデータが含まれる。
【００３３】
図３には、上記タイミングジェネレータ２１の詳細な構成例が示される。
【００３４】
タイミングジェネレータ２１は、ポート切り替え回路３２、遅延回路２２０，２３０，２４０，２５０、及びパラレル・シリアル変換回路２１１を含む。
【００３５】
遅延回路２２０，２３０，２４０，２５０は、それぞれ入力クロック信号を遅延して後段のパラレル・シリアル変換回路２１１に伝達する機能を有する。遅延回路２２０の出力クロック信号をφＣＫＡとし、遅延回路２３０の出力クロック信号をφＣＫＢとし、遅延回路２４０の出力クロック信号をφＣＫＣとし、遅延回路２５０の出力クロック信号をφＣＫＤとするとき、上記パラレル・シリアル変換回路２１１は、パラレル形式で入力された出力クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣ，φＣＫＤをシリアル形式に変換し、それを内部クロック信号φＣＫとして出力する。この内部クロック信号φＣＫは、上記１ポートＳＲＡＭコア１０におけるクロックジェネレータ１１に伝達される。
【００３６】
上記遅延回路２２０は、特に制限されないが、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子（ｄｅｌａｙＡ）２２３、上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能な第２ディレイ素子（ｄｅｌａｙＢ）２２４、２入力ナンドゲート２２２、インバータ２２１とを含む。クロック入力端子ＣＫＩＮから入力されたクロック信号ＣＬＫは、第１ディレイ素子２２３を介して２入力ナンドゲート２２２の一方の端子に伝達される。２入力ナンドゲート２２２は、上記クロック入力端子ＣＫＩＮから入力されたクロック信号ＣＬＫと、上記第１ディレイ素子２２３からの出力クロック信号とのナンド論理を得る。このナンドゲート２２２の出力信号は、後段のインバータ２２１を介することによりクロック信号φＣＫＡとして出力される。上記第２ディレイ素子２２４からの出力クロック信号はポート切り替え回路３２に伝達される。
【００３７】
上記遅延回路２３０は、特に制限されないが、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子（ｄｅｌａｙＡ）２３３、上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能な第２ディレイ素子（ｄｅｌａｙＢ）２３４、２入力ナンドゲート２３２、インバータ２３１とを含む。ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫは、第１ディレイ素子２３３を介して２入力ナンドゲート２３２の一方の端子に伝達される。２入力ナンドゲート２３２は、上記ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫと、上記第１ディレイ素子２３３からの出力クロック信号とのナンド論理を得る。このナンドゲート２３２の出力信号は、後段のインバータ２３１を介することによりクロック信号φＣＫＢとして出力される。上記第２ディレイ素子２３４からの出力クロック信号はポート切り替え回路３２に伝達される。
【００３８】
上記遅延回路２４０は、特に制限されないが、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子（ｄｅｌａｙＡ）２４３、上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能な第２ディレイ素子（ｄｅｌａｙＢ）２４４、２入力ナンドゲート２４２、インバータ２４１とを含む。ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫは、第１ディレイ素子２４３を介して２入力ナンドゲート２４２の一方の端子に伝達される。２入力ナンドゲート２４２は、上記ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫと、上記第１ディレイ素子２４３からの出力クロック信号とのナンド論理を得る。このナンドゲート２４２の出力信号は、後段のインバータ２４１を介することによりクロック信号φＣＫＣとして出力される。上記第２ディレイ素子２４４からの出力クロック信号はポート切り替え回路３２に伝達される。
【００３９】
上記遅延回路２５０は、特に制限されないが、時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能な第１ディレイ素子（ｄｅｌａｙＡ）２５３、ダミー素子２５４、２入力ナンドゲート２５２、インバータ２５１とを含む。ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫは、第１ディレイ素子２５３を介して２入力ナンドゲート２５２の一方の端子に伝達される。２入力ナンドゲート２５２は、上記ポート切り替え回路３２を介して入力されたクロック信号ＣＬＫと、上記第１ディレイ素子２５３からの出力クロック信号とのナンド論理を得る。このナンドゲート２５２の出力信号は、後段のインバータ２５１を介することによりクロック信号φＣＫＤとして出力される。上記第２ディレイ素子２３４からの出力クロック信号はポート切り替え回路３２に伝達される。
【００４０】
上記パラレル・シリアル変換回路２１１は、上記遅延回路２２０，２３０，２４０，２５０からの出力クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣ，φＣＫＤをシリアル形式のクロック信号φＣＫに変換して出力する。
【００４１】
また、上記ラッチ回路２３や上記セレクタ２４は、上記遅延回路２２０，２３０，２４０，２５０からの出力クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣ，φＣＫＤに同期動作される。
【００４２】
上記ポート切り替え回路３２は、ポート切り替え信号の取り込みを可能とするポート切り替え端子ＰＳ０，ＰＳ１と、ポート切り替え端子ＰＳ０を介して入力されたポート切り替え信号の論理を反転するためのインバータ３５０と、ポート切り替えのための論理回路３２０，３３０，３４０とを含んで成る。
【００４３】
上記論理回路３２０は、ディレイ素子２２４からの出力クロック信号を遅延するためのインバータ３２３，３２４，３２５と、このインバータ３２５の出力クロック信号と、上記インバータ３５０を介して伝達されたポート切り替え信号とのナンド論理を得るための２入力ナンドゲート３２２と、このナンドゲート３２２の出力信号の論理を反転するためのインバータ３２１とを含んで成る。上記インバータ３２１の出力信号は遅延回路２３０に伝達される。
【００４４】
上記論理回路３３０は、ディレイ素子２２４からの出力クロック信号の論理を反転するためのインバータ３３７と、上記インバータ３５０を介して伝達されたポート切り替え信号の論理を反転するためのインバータ３３８と、上記インバータ３３７，３３８の出力信号のナンド論理を得るためのナンドゲート３３６と、ディレイ素子２３４からの出力クロック信号を遅延するためのインバータ３３１，３３２と、このインバータ３３２の出力信号と上記ナンドゲート３３６の出力信号とのナンド論理を得るためのナンドゲート３３５と、このナンドゲート３３５の出力信号を遅延するためのインバータ３３３，３３４とを含んで成る。上記インバータ３３４の出力信号は、上記遅延回路２４０に伝達される。
【００４５】
上記論理回路３４０は、上記ディレイ素子２４４からの出力クロック信号を遅延するためのインバータ３４１，３４２，３４３と、上記インバータ３６０を介して伝達されるポート切り替え信号と上記インバータ３４３の出力信号とのナンド論理を得るためのナンドゲート３４５と、このナンドゲート３４５の出力信号の論理を反転するためのインバータ３４４とを含んで成る。上記インバータ３４４の出力信号は、上記遅延回路２５０に伝達される。
【００４６】
ポート拡張回路２０には、アドレス信号の取り込みを可能とするアドレス入力端子ＡＤＲＢ，ＡＤＲＤ、及び書き込みデータの取り込みを可能とするデータ入力端子ＤＩＮＤと、ラッチ回路２３との間には、入力系回路が設けられる。この入力系回路は、アドレス系入力部２６とデータ系入力部２７１とを含む。アドレス系入力部２６は、アドレス入力端子ＡＤＲＢを介して入力されたアドレス信号と上記インバータ３５０を介して伝達されたポート切り替え信号とのナンド論理を得るナンドゲート２６１と、アドレス入力端子ＡＤＲＤを介して入力されたアドレス信号と上記インバータ３６０を介して伝達されたポート切り替え信号とのナンド論理を得るナンドゲート２６２とを含む。ナンドゲート２６１，２６２の出力信号は、後段のラッチ回路２３に伝達される。
【００４７】
ここで、上記ナンドゲート２６１，２６２，２７１は、上記ポート切り替え端子を介して入力されたポート切り換え信号に応じて、信号入力が行われない端子の論理を固定可能な論理回路の一例とされる。例えば、上記ポート切り替え端子を介して入力されたポート切り換え信号によって選択されないポートが論理不定となるのを阻止するため、上記ナンドゲート２６１，２６２，２７１の出力レベルを強制的に論理値“１”に固定することによって、ラッチ回路２３の入力端子のレベルが不所望な中間電位になるのを防いでいる。
【００４８】
図４には、ポート切り替え端子ＰＳ０，ＰＳ１の真理値表が示され、図５には、タイミングジェネレータ２１における主要部の動作タイミング図が示される。尚、説明の便宜上、例えばポートＡ，Ｂをリードポートとし、ポートＣ，Ｄをライトポートとする。
【００４９】
ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値が“０”“０”とされている場合には、クロック入力端子ＣＫＩＮを介して入力されたクロック信号ＣＬＫの論理値“１”に呼応して、クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣ，φＣＫＤが全て論理値“１”とされる。このクロック信号φＣＫＡ，φＣＫＢ，φＣＫＣ，φＣＫＤの論理値“１”に対応してそれぞれポートＡ，Ｂ，Ｃ，Ｄが時系列的に実現される（図５（Ａ）参照）。
【００５０】
ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値が“１”“０”とされている場合には、クロック入力端子ＣＫＩＮを介して入力されたクロック信号ＣＬＫの論理値“１”に呼応して、クロック信号φＣＫＡ，φＣＫＣ，φＣＫＤが論理値“１”とされ、クロック信号φＣＫＢのみが論理値“０”とされる。上記クロック信号φＣＫＡ，φＣＫＣ，φＣＫＤの論理値“１”に対応してそれぞれポートＡ，Ｃ，Ｄが時系列的に実現される（図５（Ｂ）参照）。ポートＢは実現されない。ポートＢはリードポートとされるため、ポートＢに対応するナンドゲート２６１により、ラッチ回路２３において不使用とされる入力端子のレベルが論理値“１”に固定されることによって、当該端子が不所望な中間電位になるのが防止される。
【００５１】
ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値が“０”“１”とされている場合には、クロック入力端子ＣＫＩＮを介して入力されたクロック信号ＣＬＫの論理値“１”に呼応して、クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣが論理値“１”とされ、クロック信号φＣＫＤのみが論理値“０”とされる。上記クロック信号φＣＫＡ，φＣＫＢ，φＣＫＣの論理値“１”に対応してそれぞれポートＡ，Ｂ，Ｃが時系列的に実現される（図５（Ｃ）参照）。ポートＤは実現されない。ポートＤはライトポートとされるため、ポートＤに対応するナンドゲート２６２，２７１により、ラッチ回路２３において不使用とされるアドレス入力端子及びデータ入力端子のレベルが論理値“１”に固定されることによって当該端子が不所望な中間電位になるのが防止される。
【００５２】
ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値が“１”“１”とされている場合には、クロック入力端子ＣＫＩＮを介して入力されたクロック信号ＣＬＫの論理値“１”に呼応して、クロック信号φＣＫＡ，φＣＫＣが論理値“１”とされ、クロック信号φＣＫＢ，φＣＫＤが論理値“０”とされる。上記クロック信号φＣＫＡ，φＣＫＣの論理値“１”に対応してそれぞれポートＡ，Ｃが時系列的に実現される（図５（Ｄ）参照）。ポートＢ，Ｄは実現されない。ポートＢはリードポートとされ、ポートＤはライトポートとされるため、ポートＢ，Ｄに対応するナンドゲート２６１，２６２，２７１により、ラッチ回路２３において不使用とされるアドレス入力端子及びデータ入力端子のレベルが論理値“１”に固定されることによって当該端子が不所望な中間電位になるのが防止される。
【００５３】
上記のように、ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値によって、時分割により実現可能なポートの切り替えを行うことができる。このとき、時分割により実現されるポート数が少ないほど、クロック信号ＣＬＫの周期を短くすることができるので、その分、動作の高速化を図ることができる。例えば、４ポートが実現される場合（図５（Ａ））に比べて、３ポートが実現される場合（図５（Ｂ），（Ｃ））には、サイクル時間を３／４に短縮することによって高速化が可能とされ、２ポートが実現される場合（図５（Ｄ））には、サイクル時間を１／２に短縮することによって高速化が可能とされる。
【００５４】
上記の例によれば、以下の作用効果を得ることができる。
【００５５】
（１）時分割により実現されるポートを切り替え可能なポート切り替え回路３２を設けることにより、時分割により実現されるポートの切り替えが可能とされる。このため、ポート数やポート機能にかかわらず、半導体記憶装置のレイアウトを共通化しておいて、時分割により実現されるポートをユーザ仕様に応じて設定することができるため、時分割方式におけるマルチポートＲＡＭのコスト低減を図ることができる。
【００５６】
（２）時分割により実現可能なポート毎の内部クロック信号のパルス幅を設定可能なディレイ素子２２３，２３３，２４３，２５３と、上記時分割により実現可能なポート毎の内部クロック信号のタイミングを設定可能なディレイ素子２２４，２３４，２４４と、上記ディレイ素子２２３，２３３，２４３，２５３の出力信号と、上記ディレイ素子２２４，２３４，２４４の出力信号とに基づいて、上記時分割により実現可能なポート毎の内部クロック信号を形成するための論理回路２２２，２３２，２４２，２５２とを設けることで、上記（１）の機能を有するポート拡張回路２２を容易に形成することができる。
【００５７】
（３）上記ポート切り替え回路３２は、ポート切り替え信号の取り込みを可能とするポート切り替え端子ＰＳ０，ＰＳ１と、このポート切り替え端子ＰＳ０，ＰＳ１を介して入力されたポート切り換え信号と第２ディレイ素子２２４，２３４，２４４の出力信号とに基づいて、時分割により実現可能なポートの切り替えを行うための論理回路３２０，３３０，３４０とを設けることで容易に形成することができる。また、上記ポート切り替え端子ＰＳ０，ＰＳ１を設けたことにより、この端子ＰＳ０，ＰＳ１に与えるポート切り替え信号の論理レベルを変更するだけで、時分割により実現されるポートを容易に変更することができる。
【００５８】
（４）ポート拡張回路２０は、アドレス信号を外部から取り込むためのアドレス系入力部２６と、データを外部から取り込むためのデータ系入力部２７とを含んで構成することができ、このとき、ナンドゲート２６１，２６２，２７１を設けることにより、上記ポート切り替え端子を介して入力されたポート切り換え信号に応じて、信号入力が行われない端子の論理を固定することができるので、当該端子が不所望な中間電位とされることで、回路が誤動作するのが防止される。
【００５９】
（５）ポート切り替え信号によってポート切り替え端子ＰＳ０，ＰＳ１の論理値によって、時分割により実現可能なポートの切り替えを行うことができる。このとき、時分割により実現されるポート数が少ないほど、クロック信号ＣＬＫの周期を短くすることができるので、その分、動作の高速化を図ることができる。
【００６０】
（６）上記（１）の作用効果により、時分割方式におけるマルチポートＲＡＭ５のコスト低減を図ることができることから、そのようなマルチポートＲＡＭ５がマクロセルとして組み込まれた半導体集積回路を安価で提供することができる。
【００６１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６２】
例えば、ポートＡ，Ｂ，Ｃ，Ｄをリードポートにするか、ライトポートにするかは適宜に変更することができる。また、１ポートメモリセルアレイは、複数のダイナミック型メモリセルを配列して構成することができる。
【００６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマルチポートＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に適用することができる。
【００６４】
本発明は、少なくとも時分割により上記メモリコアのポート拡張が可能とされることを条件に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明にかかる半導体記憶装置の一例であるＲＡＭマクロセルの構成例ブロック図である。
【図２】上記ＲＡＭマクロセルを含む半導体集積回路の構成例説明図である。
【図３】上記ＲＡＭマクロセルに含まれるタイミングジェネレータの構成例回路図である。
【図４】上記ＡＭマクロセルに含まれるポート切り替え端子の真理値表説明図である。
【図５】上記タイミングジェネレータにおける主要部の動作タイミング図である。
【符号の説明】
【００６６】
１  チップ
５  ＲＡＭマクロセル５
１０  １ポートＳＲＡＭコア
１１  クロックジェネレータ
１２  ロウデコーダ
１３  １ポートメモリセルアレイ
１４  ラッチ回路
１５  カラムデコーダ
１６  入出力アンプ
２０  ポート拡張回路
２１  タイミングジェネレータ
２３  ラッチ回路
２４  セレクタ回路
３２  ポート切り替え回路
ＣＫＩＮ  クロック入力端子
ＰＳ０，ＰＳ１  ポート切り替え端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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