(57)【要約】 【目的】  アクティブマトリクス型の液晶表示装置において、水平走査制御を行う周辺回路の負担を軽減させる。【構成】  １枚のガラス基板上に６つのアクティブマトリクス領域１０３〜１０８が集積化されて配置された構成において、水平走査制御回路１０１と１０２をそれぞれアクティブマトリクス領域１０３〜１０５、１０６〜１０８に共通なものとして配置する。そして、水平走査制御回路１０１と１０２とを異なるタイミングで動作させ、アクティブマトリクス領域１０３〜１０５、１０６〜１０８で形成される画像を合成して投影する。このようにすることによって、一つの水平走査制御回路に要求される水平走査周波数を表示される画面の水平走査周波数の半分とすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に、
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域に入力される画像データを、前記複数の画素の各列に順次出力するための第１の水平走査制御回路と、前記第２のアクティブマトリクス領域に入力される画像データを、前記複数の画素の各列に順次出力するための第２の水平走査制御回路と、
前記第１のアクティブマトリクス領域の垂直走査制御と前記第２のアクティブマトリクス領域の垂直走査制御を同時に行う１つの垂直走査制御回路とを有し、
前記第１の水平走査制御回路の動作クロックは、前記第２の水平走査制御回路の動作クロックと同じ周波数で且つ位相が当該動作クロックの１／２周期分遅延しており、
前記第１のアクティブマトリクス領域に入力される画像データは、前記第１の水平走査制御回路の前記動作クロックと同期して入力され且つ当該画像データの各画素に対応する信号はそれぞれ当該動作クロックの１周期分の長さを有し、前記第２のアクティブマトリクス領域に入力される画像データは、前記第２の水平走査制御回路の前記動作クロックと同期して入力され且つ当該画像データの各画素に対応する信号はそれぞれ当該動作クロックの１周期分の長さを有し、
前記第１のアクティブマトリクス領域の前記複数の画素と、前記第２のアクティブマトリクス領域の前記複数の画素が、１画素ずつ水平方向に交互に隣り合うように投影されて投影面上に１つの画像を表示することを特徴とする表示装置。
【請求項２】
絶縁表面を有する基板上に、
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域に入力される画像データを、前記複数の画素の各列に順次出力するための第１の水平走査制御回路と、前記第２のアクティブマトリクス領域に入力される画像データを、前記複数の画素の各列に順次出力するための第２の水平走査制御回路と、
前記第１のアクティブマトリクス領域及び第２のアクティブマトリクス領域の間に配置され、且つ前記第１のアクティブマトリクス領域の垂直走査制御と前記第２のアクティブマトリクス領域の垂直走査制御を同時に行う１つの垂直走査制御回路とを有し、
前記第１の水平走査制御回路の動作クロックは、前記第２の水平走査制御回路の動作クロックと同じ周波数で且つ位相が当該動作クロックの１／２周期分遅延しており、
前記第１のアクティブマトリクス領域に入力される画像データは、前記第１の水平走査制御回路の前記動作クロックと同期して入力され且つ当該画像データの各画素に対応する信号はそれぞれ当該動作クロックの１周期分の長さを有し、前記第２のアクティブマトリクス領域に入力される画像データは、前記第２の水平走査制御回路の前記動作クロックと同期して入力され且つ当該画像データの各画素に対応する信号はそれぞれ当該動作クロックの１周期分の長さを有し、
前記第１のアクティブマトリクス領域の前記複数の画素と、前記第２のアクティブマトリクス領域の前記複数の画素が、１画素ずつ水平方向に交互に隣り合うように投影されて投影面上に１つの画像を表示することを特徴とする表示装置。
【請求項３】
請求項１または２において、前記第１のアクティブマトリクス領域及び前記第２のアクティブマトリクス領域を３組有し、当該３組のアクティブマトリクス領域がそれぞれＲ，Ｇ，Ｂの各色に対応し、前記各組の第１のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第２のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、投影型の表示装置に関する。特に大画面表示を行うことができる投影型の表示装置に関する。
【背景技術】
【０００２】
液晶を用いた表示装置（液晶表示装置と称される）が知られている。この表示装置は、液晶の光学的な特性を利用して、光を変調し像を形成するものである。この液晶表示装置は、例えば水平方向に６４０画素、垂直方向に４８０画素を有するようなマトリクス状の画素領域を有している。
【０００３】
一般的な表示方法としては、マトリクス状に配置された各画素において順次走査しながら情報を書込み、当該画素における液晶の光学応答を変化させていくことによって、画像表示を行う構成を有している。
【０００４】
図５にｍ×ｎ行のマトリクス状に画素領域が配置されたアクティブマトリクス型の液晶表示装置の概要を示す。一般に行われる表示動作を以下に示す。まず(0,0) 番地の画素に情報が書き込まれる。次に(1,0) 番地の画素に情報が書き込まれる。こうして次々に１行目の各画素に対して情報が走査されながら書き込まれる。
【０００５】
１行目に対する情報の書込みが終了すると、次に２行目に対して同様に情報の書込みが行われる。こうして順次ｎ行目までの情報の書込みが行われる。この情報の書込において、右下隅の(m,n) 番地の画素に対する情報の書込みが終了した時点で１画面の形成が終了する。この１画面の形成を１フレームという。一般には、このフレームが１秒間に３０回書き換えられる。
【０００６】
上記のような動作を行う場合には、外付けの外部回路（ＩＣチップで構成される）において、１水平ライン分の画像データを蓄積し、各水平ライン毎にこの蓄積された画像データをアクティブマトリクス領域に供給する方法が採用されている。なお、この方式は線順次方式と呼ばれている。
【０００７】
他方、さらに集積化を進めた構成として、同一の基板（一般に石英基板やガラス基板が利用される）上にアクティブマトクス領域と周辺回路領域とを集積化する構成が知られている。
【０００８】
この構成は、薄型化及び小型化をより進めることができ、液晶パネルを利用する上で非常に有用な構成を実現することができる。また作製コストを下げることができる。
【０００９】
しかし、水平走査を制御する回路に必要とされる動作周波数は(m×n ×30)(Ｈｚ）となるのでかなりの高速動作が要求されることになる。例えば６４０×４８０の画素を有するアクティブマトリクス領域の水平走査を行うためには、水平走査制御回路として約１０ＭＨｚの動作レートが要求される。
【００１０】
しかしながら、現状の技術では、ガラス基板上や石英基板上に薄膜トランジスタでもって１０ＭＨｚというような周波数で動作する回路を構成することは困難である。
【００１１】
また、ガラス基板上や石英基板上に薄膜トランジスタでもって形成された回路は、動作の安定性や生産歩留りを考慮すると、なるべく低き周波数で動作させることが望ましい。
【００１２】
従って、アクティブマトリクス領域と周辺回路とを同一基板上に集積化したアクティブマトリクス型の液晶表示装置では、周辺回路の動作周波数、特に水平走査周波数が大きく制限されることになる。この結果、表示画面を特定の大きさ以上には大きくできないという問題が生じてしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本明細書で開示する発明は、周辺回路をも一体化した大画面のアクティブマトリクス型の表示装置において、表示される画像の質を低下させずに周辺回路に必要とされる動作周波数を低くする構成を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本明細書で開示する発明の一つは、図１に具体的な例の一つを示すように、
１．画像を形成するための少なくとも２つのアクティブマトリクス領域１０３、１０６と、
前記２つのアクティブマトリクス領域の水平走査制御をそれぞれ行う第１の水平走査制御回路１０１と第２の水平走査制御回路１０２と、
前記２つのアクティブマトリクス領域の垂直走査制御を共通に行う回路１０９と、
が同一基板上に集積化された構成と、
２．前記少なくとも２つのアクティブマトリクス領域で形成される画像を合成して投影する手段４０８（図４参照）と、
を有し、
前記第１の水平走査制御回路と第２の水平走査制御回路とは、投影される画像の水平走査周波数の１／２の周波数で動作することを特徴とする。
【００１５】
図１に示す構成は、ＲＧＢでなるカラー画像を異なるアクティブマトリクス領域で形成するために、１０３〜１０５で示される組と１０６〜１０８で示される組との計６個のアクティブマトリクス領域が配置されている。しかし、モノクロ画像やカラーフィルターを用いてカラー画像を１つのアクティブマトリクス領域で形成する場合には、１０３と１０６のアクティブマトリクス領域があれば事足りる。
【００１６】
他の発明の構成は、上述の発明の構成において、異なる水平走査制御が行われるアクティブマトリクス領域の数を２個以上のｍ個としたものである。
【００１７】
即ち、
ｍを２以上の自然数として、
１．画像を形成するための少なくともｍ個のアクティブマトリクス領域と、
前記ｍ個のアクティブマトリクス領域の水平走査制御をそれぞれ行うｍ個の水平走査制御回路と、
前記ｍ個のアクティブマトリクス領域の垂直走査制御を共通に行う回路と、  が同一基板上に集積化された構成と、
２．前記少なくともｍ個のアクティブマトリクス領域で形成される画像を合成して投影する手段と、
を有し、
前記ｍ個の水平走査制御回路は、投影される画像の水平走査周波数の１／ｍの周波数で動作することを特徴とする。
【００１８】
上記２つの構成において特徴とするのは、それぞれの水平走査制御回路は異なるタイミングで動作することである。
【００１９】
また上記２つの構成において、隣合う画素表示のタイミングが重ならないようにするために光学シャッターによってそれぞれの画像を選択することもできる。
【００２０】
また上記２つの構成において特徴とするのは、投影される画像の水平方向における隣合う画素は、それぞれ異なるアクティブマトリクス領域で形成されることである。このような構成とすることによって、一つの水平走査制御回路に必要とされる動作周波数を下げることができる。
【００２１】
他の発明の構成は、
１．画像を形成するための少なくとも２つのアクティブマトリクス領域と、
前記２つのアクティブマトリクス領域の水平走査制御をそれぞれ行う第１の水平走査制御回路と第２の水平走査制御回路と、
前記２つのアクティブマトリクス領域の垂直走査制御を共通に行う回路と、  が同一基板上に集積化された構成と、
２．前記少なくとも２つのアクティブマトリクス領域で形成される画像を合成して投影する手段と、
を有し、
表示される画像の所定の行において前記第１の水平走査制御回路は奇数個目または偶数個目の画素に対する情報の書込みを行い、前記第２の水平走査制御回路は偶数個目または奇数個目の画素に対する情報の書込みを行うことを特徴とする。
【００２２】
例えば図１に示す構成でいうならば、第１の水平走査制御回路１０１は図３に示すようにＰ0,Ｐ2,Ｐ4 ・・・というように表示される画像（画面）の奇数個目の画素に対する情報の書込みを行い、第２の水平走査制御回路１０２は図３に示すようにＰ1,Ｐ3,Ｐ5 ・・・というように表示される画像（画面）の偶数個目の画素に対する情報の書込みを行う。そして投影面で合成することによって、図３（Ｃ）に示すように１行の表示を行うことができる。
【００２３】
他の発明の構成は、
それぞれ異なる水平走査制御回路で制御される複数のアクティブマトリクス領域と、
前記アクティブマトリクス領域で形成される画像を合成して投影する手段と、  を有し、
投影される画像の水平方向における隣合う画素は、異なるアクティブマトリクス領域によって形成されることを特徴とする。
【００２４】
上記構成の具体的な例を図１に示す。図１に示す構成では、複数のアクティブマトリクス領域として、１０３と１０６が配置されている。また、図１に示す集積化した液晶パネルを利用した投影型の表示装置である図４に示す装置は、４０８で示される各アクティブマトリクス領域で形成された画像を合成する光学系４０８を備えている。
【００２５】
図１に示す構成を利用すると、水平方向における隣合う画素（表示面での画素）に対する情報の書込みは、１０３〜１０５で示されるアクティブマトリクス群と１０６〜１０８で示されるアクティブマトリクス群とで交互に行われることになる。
【００２６】
他の発明の構成は、
それぞれ異なる垂直走査制御回路で制御される複数のアクティブマトリクス領域と、
前記アクティブマトリクス領域で形成される画像を合成して投影する手段と、  を有し、
投影される画像の垂直方向における隣合う画素は、異なるアクティブマトリクス領域によって形成されることを特徴とする。
【００２７】
上記構成は、一般には行われていないが、縦方向に走査が行われるようにした場合に利用される構成である。
【００２８】
（作用）
【００２９】
まず同一基板上にｍ個（組）のアクティブマトリスク領域と、このｍ個（組）のアクティブイマトリクス領域を駆動する複数の周辺回路とを集積化させた構成を採用する。なおｍは２以上の自然数である。
【００３０】
そして１水平ライン（１行）を構成する各画素の画像データを前記ｍ個（組）のアクティブマトリクス領域で分割して形成する。
【００３１】
例えば、図１に示すように２つのアクティブマトリクス領域１０３と１０６を用いて１ライン分の画像を形成する場合、第１のアクティブマトリクス領域１０３で奇数個目の画素の像を順次走査しながら表示する。また第２のアクティブマトリクス領域１０６で偶数個目の画素の像を順次走査しながら表示する。
【００３２】
即ち、ｊ番目の水平ラインで考えて、第１のアクティブマトリクス領域１０３を用いて、実際に表示される１水平ラインの(0,j),(2,j),(4,j),(6,j) ・・・(2i,j)番地の画素に対する情報の書込みを行い。第２のアクティブマトリクス領域１０６を用いて、実際に表示される１水平ラインの(1,j),(3,j),(5,j),(7,j) ・・・(2i+1,j)番目の画素に対する情報の書込みを行う。（但しｊ＝０、１、２・・・）  
【００３３】
そしてこの２つのアクティブマトリクス領域で形成される像を適時タイミングを選択して投影面で合成する。すると、実際の投影面においては、水平ラインは(0,j),(1,j),(2,j),(3,j) ・・・(i,j) と順次走査されて表示されることになり、画像を表示することができる。
【００３４】
この際、各アクティブマトリクス領域に必要とされる水平走査周波数は、１つのアクティブマトリクス領域で(0,j),(1,j),(2,j),(3,j) ・・・(i,j) と順次走査する場合に比較して１／２となる。これは、一つのアクティブマトリクス領域における情報の書込みの負担が半分になるからである。
【００３５】
即ち、水平走査制御回路１０１及び１０２に必要とされる水平走査周波数は、実際に表示される画面の水平走査周波数の半分で済むことになる。  
【００３６】
このような原理により、個々に水平走査制御を行うアクティブマトリクス領域の数（組）をｍ個（組）とすることによって、１つ（１組）のアクティブマトリクス領域で画像を投影する場合に比較して必要とされる水平走査周波数を１／ｍとすることができる。
【発明の効果】
【００３７】
本明細書で開示する発明を利用することで、周辺回路をも一体化した大画面のアクティブマトリクス型の表示装置において、表示される画像の質を低下させずに周辺回路に必要とされる動作周波数を低くすることができる。
【００３８】
また各水平走査制御回路は、一つのクロックによって制御されるので、構成を単純化することができ、またその信頼性を高めることができる。具体的には、水平走査制御回路の配線パターンを簡略化することができる。また水平走査制御回路において複数のクロックの干渉が生じることがないので、誤動作を防ぎその信頼性を高めることができる。
【００３９】
また複数の画像を重ね合わせることになるので、表示を高輝度で高微細なものとすることができる。
【００４０】
本明細書で開示する発明は、表示画面における水平走査周波数を高めることができるものであり、普通の２次元表示のみではなく３次元表示に利用することもできる。例えば、レンチキュラーレンズや時分割表示を利用して３次元表示を行う場合に必要とされる水平走査周波数の増加を水平走査制御回路に負担をかけずに実現することができる。
【実施例１】
【００４１】
図１に本実施例の概略の構成を示すブロック図を示す。図１には、ＲＧＢの画像をそれぞれ形成する３つ１組の構成を２組集積化した構成が示されている。そして、この２組のＲＧＢの像を形成するアクティブマトリクス領域でもって、一つの走査線を構成する画素を一つおきに形成し、１組当たりのアクティブマトリクス領域に必要とされる水平走査周波数を１／２とすることを特徴とする。
【００４２】
また図１に示す構成が特徴とするのは、複数のアクティブマトリクス領域を同一の水平走査制御回路および垂直走査制御回路で制御する点にある。このような構成を採用し、さらに同一基板上に複数のアクティブマトリクス回路と水平および垂直走査制御回路とを集積化したものとすることによって、全体の構成の小型化や簡略化、さらには作製コストの低減を計ることができる。          
【００４３】
図１に示す構成においては、アクティブマトリクス領域１０３で光学変調されるＲ画像と、アクティブマトリクス領域１０４で光学変調されるＧ画像と、アクティブマトリクス領域１０５で光学変調されるＢ画像とが組となってカラー像を構成する。
【００４４】
またアクティブマトリクス領域１０６で光学変調されるＲ’画像と、アクティブマトリクス領域１０７で光学変調されるＧ’画像と、アクティブマトリクス領域１０８で光学変調されるＢ’画像とが組となって他の一つのカラー像を構成する。
【００４５】
図１に示す構成においては、水平走査制御回路１０２によって、Ｒ画像の光学変調を行う１０３で示されるアクティブマトリクス領域と、Ｇ画像の光学変調を行う１０４で示されるアクティブマトリクス領域と、Ｂ画像の光学変調を行う１０５で示されるアクティブマトリクス領域の水平走査制御が同時に行われる。
【００４６】
また水平走査制御回路１０２によって、Ｒ’画像の光学変調を行う１０６で示されるアクティブマトリクス領域とＧ’画像の光学変調を行う１０７で示されるアクティブマトリクス領域とＢ’画像の光学変調を行う１０８で示されるアクティブマトリクス領域の水平走査制御が同時に行われる。
【００４７】
また垂直走査制御回路１０９によって、Ｒ画像の光学変調を行う１０３で示されるアクティブマトリクス領域と、Ｒ’画像の光学変調を行う１０６で示されるアクティブマトリクス領域の垂直走査制御が同時に行われる。
【００４８】
また垂直走査制御回路１１０によって、Ｇ画像の光学変調を行う１０４で示されるアクティブマトリクス領域と、Ｇ’画像の光学変調を行う１０７で示されるアクティブマトリクス領域の垂直走査制御が同時に行われる。
【００４９】
また垂直走査制御回路１１１によって、Ｂ画像の光学変調を行う１０５で示されるアクティブマトリクス領域と、Ｂ’画像の光学変調を行う１０８で示されるアクティブマトリクス領域の垂直走査制御が同時に行われる。
【００５０】
図１に示す構成が特徴とするのは、１０３〜１０５で示されるＲＧＢの組のアクティブマトリクス領域の垂直走査制御と、１０９〜１１１で示されるＲ’Ｇ’Ｂ’の組のアクティブマトリクス領域の垂直走査制御とが、そのタイミングをずらした状態で行われることである。即ち、水平走査制御回路１０１と水平走査制御回路１０２とはタイミングのずれた動作を行う。一方、垂直走査制御回路１０９〜１１１は全て同じタイミングで動作を行う。
【００５１】
図１に示す構成において、水平走査制御回路の動作は、１００で示される回路において生成されるＣＬＫＨＡとＣＬＫＨＢによって制御される。ＣＬＫＨＡは１０３〜１０５で示されるＲＧＢの組のアクティブマトリクス領域群の水平走査を制御する動作クロックである。ＣＬＫＨＢは１０６〜１０８で示されるＲ’Ｇ’Ｂ’の組のアクティブマトリクス領域群の水平走査を制御する動作クロックである。
【００５２】
ＣＬＫＨＡとＣＬＫＨＢの信号は、回路１００の働きによって、図２に示すようにＣＬＫＨに対して１／２の周波数又はＣＬＫＨの位相分ずれたものとなっている。
【００５３】
垂直走査制御の方は、全てのアクティブマトリクス領域において同じ動作が行われる。即ち、ＣＬＫＶ（垂直走査制御回路の動作クロック）によって、ＶＳＴＡ（垂直走査タイミングイネーブル信号）が打ち抜かれ、例えば１０３のアクティブマトリクス領域の(m,0) の行（第１行目）〜(m,n) の行（第ｎ行目）までの走査が順次進行する。ＣＬＫＶとＶＳＴＡとは、全てのアクティブマトリクス領域において同じタイミングで入力され、上記の垂直走査は、全てのアクティブマトリクス領域において同時に進行する。
【００５４】
以下に図１に示す構成の具体的な動作の例を説明する。まず垂直走査制御回路１０９のフリップフロップ回路１１２において、図示しないＣＬＫＶ（垂直走査制御回路の動作クロック）信号の立ち上がりエッジによって、ＶＳＴＡ（垂直走査タイミングイネーブル信号）が打ち抜かれる。この結果、１０９〜１１１で示される各垂直走査制御回路のｎ＝１個目のフリップフロップ回路１１２の入力部はＨ（論理レベルでHigh）の状態となる。
【００５５】
フリップフロップ回路は、２つの安定状態をとる回路である。例えばフリップフロップ回路の出力がＬのレベルにあり、かつ入力がＨのレベルにある状態において、クロック信号の立ち上がりエッジが入力すると、その出力はＨのレベルに変化する。そして次にクロック信号の立ち上がりエッジが入力すると、出力がＬのレベルに変化する。なお図示しないが、各フリップフロップ回路には、シーケンサもしくはパワーオン回路等より、ＣＬＫＨに同期もしくは非同期してリセット信号が入力される。
【００５６】
また次のクロック信号の立ち上がりエッジが入力しない限り、出力レベルはＨの状態に維持される。なお、入力がＬのレベルの状態において、クロックのエッジが入力しても、出力はＬのままである。
【００５７】
即ち、垂直走査制御回路１０９のｎ＝１個目のフリップフロップ回路１１２でＶＳＴＡからＨの信号が入力した状態において、ＣＬＫＶがフリップフロップ回路１１２に入力することにより、フリップフロップ回路１１２の出力はＨのレベルへと変化する。
【００５８】
この結果、Ｙ0 行目のゲイト信号線１２５がＨの信号レベルとなる。そして、アクティブマトリクス領域１０３と１０６の第０行目の全ての薄膜トランジスタがＯＮ状態となる。即ち、アクティブマトリクス領域１０３と１０６における(0,0),(0,1) ・・・(m,0) の番地で示される薄膜トランジスタが全てＯＮ状態となる。
【００５９】
ここでは、１０３と１０６で示されるアクティブマトリクス領域を例にとり説明を加えたが、他のアクティブマトリクス領域１０４と１０７、さらに１０５と１０８の第０行目のゲイト信号線が全てＨのレベルになる。
【００６０】
この状態において、ＣＬＫＨＡとＣＬＫＨＢとが、図２に示すようなタイミングで供給される。図６にＣＬＫＨとＣＮＴφとＣＬＫＨＡとＣＬＫＨＢとの関係の一覧を示す。
【００６１】
本実施例においては、図２に示すようにＣＬＫＨＡとＣＬＫＨＢの２つの動作クロックが交互に有効なエッジを印加するように設定されている。
【００６２】
従ってまずフリップフロップ回路１１３において、ＣＬＫＨＡの立ち上がりエッジによってＨＳＴＡ（水平走査タイミングイネーブル信号）が打ち抜かれ、画像サンプリング信号線１１４がＨのレベルになる。この１１４に流れる画像サンプリング信号は図２のＡ0 で示されるような信号となる。
【００６３】
この画像サンプリング信号線１１４がＨのレベルになることによって、サンプリングホールド回路１１５において、画像データ線１１８に流れる画像データ（図２にそのタイミングをdataＡとして図示）が取り込まれる。
【００６４】
なお画像データ線１１８に流れる画像データもＣＬＫＨＡに同期して制御されている。一方、アクティブマトリクス領域１０６〜１０８に供給される画像データはＣＬＫＨＢに同期して制御されている。
【００６５】
サンプリングホールド回路１１５に画像データ線１１８から画像データが取り込まれることにより、画像信号線１１９（薄膜トランジスタのソースに接続されている）に画像データが流れる。そして、アクティブマトリクス領域１０３の(0,0),(0,1) ・・・(0,n) で示される番地の薄膜トランジスタのソースに所定のデータ信号が加わる状態が実現される。
【００６６】
この状態においては、(0,0),(1,0) ・・・(m,0) で示される番地の薄膜トランジスタのゲイト電極に信号電圧が印加され、それらの薄膜トランジスタがＯＮの状態となっている。従って、ここでは(0,0) 番地の薄膜トランジスタが動作し、(0,0) 番地の画素電極に所定の情報が書き込まれることになる。
【００６７】
この情報が書き込まれている時間は、図２のＡ0 で示される信号がＨの状態にあり、このＡ0 で示される信号に基づいてサンプリングホールド回路１１５においてdataＡで示される画像データが取り込まれる時間である。本実施例においては、画像データも水平走査に合わせて１２１や１２２のフリップフロップ回路においてそのタイミングを決められている。従って、実質的に情報の書込みはＰ0,Ｐ2,Ｐ4 ・・・で示されるdataＡのタイミングで示されると考えてよい。
【００６８】
(0,0) 番地への情報の書込みは、次のＣＬＫＨＡの立ち上がりエッジがフリップフロップ回路１１３に入力することによって終了する。即ち、次のＣＬＫＨＡの立ち上がりエッジがフリップフロップ回路１１３に入力することによって、フリップフロップ回路１１３の出力がＬレベルとなり、画像サンプリング信号線１１４はＬのレベルとなる。そして、サンプリングホールド回路１１５における画像データの取込みが行われなくなり、(0,0) 番地の薄膜トランジスタのソースへの所定の信号電圧の印加が行われなくなる。この結果、(0,0) 番地への情報の書込みは行われなくなる。
【００６９】
一方、フリップフロップ回路１１３の出力がＬレベルへと変化するのと同時にフリップフロップ回路１１６の出力はＨレベルへと変化する。この結果、画像サンプリング信号線１１７がＨレベルとなる。
【００７０】
即ち、ＣＬＫＨＡの次のクロックがくるまでの間、画像サンプリング信号線１１４はＨのレベルであり、画像サンプリング信号線１１７はＬのレベルである。ここで、ＣＬＫＨＡの次のクロックの立ち上がりエッジがフリップフロップ回路１１６に入力することによって、画像サンプリング信号線１１４はＬのレベルとなり、画像サンプリング信号線１１７はＨのレベルへと変化する。
【００７１】
そして(1,0) 番地の画素電極に所定の画像データの書込みが行われることになる。このようにして(2,0) 番地、(3,0) 番地、(4,0) 番地、(m,0) 番地と情報の書込みは次々に行われていく。
【００７２】
この情報の書込みは、図１のフリップフロップ回路１１３の出力Ａ0 （図２参照）がＨの期間に画像データＰ0(図２のdateＡ参照）が(0,0) 番地の画素に書き込まれ、フリップフロップ回路１１６の出力Ａ2 がＨの期間に画像データＰ2 が(0,1) 番地の画素に書き込まれ、というように順次行われる。
【００７３】
他方、水平走査制御回路１０２には、画像サンプリング信号線１１４に供給される信号が水平走査タイミングイネーブル信号として入力する。そしてこの信号が図２に示すようなタイミングで供給されるＣＬＫＨＢによって打ち抜かれ、Ｂ1 で示されるような水平走査信号のレベルに画像サンプリング信号線１２０がなる。
【００７４】
この動作は、フロップフリップ回路１０２において、ＣＬＫＨＢによってＡ0 で示される信号が打ち抜かれ、Ｂ1 で示される信号が生成されると理解することもできる。
【００７５】
図２に示すように水平走査を制御する動作クロックであるＣＬＫＨＡとＣＬＫＨＢとは、その位相が１／２の周波数分だけ又はＣＬＫＨの位相分だけずれている。よって、水平走査信号もＡ0 とＢ0 とで示されるように１／２の周波数分だけ又はＣＬＫＨの位相分ずれた状態となる。
【００７６】
即ち、アクティブマトリクス領域１０３の(0,0) 番地の画素に情報の書込みが行われている最中にアクティブマトリクス領域１０６の(0,0) 番地の画素に情報の書込みが開始される。そしてアクティブマトリクス領域１０６の(0,0) 番地の画素に情報の書込みが行われてれる最中にアクティブマトリクス領域１０３の(1,0) 番地の画素に情報の書込みが開始される。
【００７７】
このようにして２つのアクティブマトリクス１０３と１０６とにおいて、一つの列における画素への情報の書込みが交互に順次、その一部が重なり合ったタイミングで行われていく形になる。即ち、図２にＰ0,Ｐ1,Ｐ2,Ｐ3,Ｐ4 ・・・と示されるように交互にそれぞれのアクティブマトリクス領域において情報の書込みが行われていく。
【００７８】
第１行目への情報の書込みが終了すると、ＣＫＬＶ（垂直走査制御回路の動作クロック）の次のパルスの立ち上がりエッジによって、フリップフロップ回路１１２の出力がＬのレベルとなり、ゲイト信号線１２５はＬのレベルとなる。従って、Ｙ0 行の薄膜トランジスタは全てＯＦＦとなる。即ち、アクティブマトリクス領域１０３と１０６の(0,0),(1,0),・・・(m,0) の番地で示される画素の薄膜トランジスタが全てＯＦＦとなる。
【００７９】
またこの時、フリップフロップ回路１２３の出力がＨのレベルとなる。そしてＹ1 の行の薄膜トランジスタが全てＯＮとなる。即ち、アクティブマトリクス領域１０３と１０６の(0,1),(1,1),・・・(m,1) 番地で示される画素の薄膜トランジスタが全てＯＮとなる。
【００８０】
そして、アクティブマトリクス領域１０３と１０６の領域のＹ1 の行において、Ｙ0 行の場合と同様な動作が行われる。こうして順次画素への情報の書込みが行われていく。
【００８１】
このような動作は、アクティブマトリクス領域１０４と１０７、１０５と１０８においても同様に行われる。
【００８２】
１０３と１０４と１０５のアクティブマトリクス領域で形成される画像を適当な光学系を用いて合成し、適当な投影面に投影するとカラー画像を得ることができる。一方、１０６と１０７と１０８のアクティブマトリクス領域で形成される画像を適当な光学系を用いて合成し、適当な投影面に投影するとこれもまたカラー画像を得ることができる。
【００８３】
図３（Ａ）に１０３と１０４と１０５のアクティブマトリクス領域で形成される画像を合成し投影した場合の水平走査の状態を模式的に示す。また、図３（Ｂ）に１０６と１０７と１０８のアクティブマトリクス領域で形成される画像を合成し投影した場合の水平走査の状態を模式的に示す。なお、２つの投影画像は、それぞれの画素の水平方向の間隔が適当なものとなるように設定する。
【００８４】
この２つのカラー画像を重ね合わせた場合を考える。即ち１０３〜１０８で示される６つのアクティブマトリクス領域を適当な光学系を用いて合成し、投影面に投影した場合を考える。
【００８５】
すると、図３（Ｃ）に示すような表示が行われる状態となる。この表示は、図 2のdetaＡとdetaＢとで示されるタイミングが重ね合わされた状態でもって行われる。即ち、まずＰ0 の画素表示が行われ、その表示が行われている最中にＰ1 の画素表示が行われ、さらにＰ1 の画素表示が行われている最中にＰ2 の画素表示が行われ、というようにして水平走査が順次行われておく。
【００８６】
図４に示すのは、図１に示す集積化されたアクティブマトリクス領域を有する液晶パネル４０７を用いて構成された投影型の液晶表示装置である。
【００８７】
図４に示す投影型の液晶表示装置は、筐体４００内に光源４０１、光源４０１からの光をＲＧＢの画像用の光に分光するハーフミラー４０２、光源４０１からの光をＲ’Ｇ’Ｂ’の画像用の光に分光するミラー４０３を備えている。
【００８８】
ハーフミラー４０２からの光はダイクロイックミラー４０４でＢ（青）に対応する波長分布を有する光にまず分光され、さらにダイクロックミラー４０５でＧに対応する波長分布を有する光に分光され、さらにダイクロイックミラー４０６でＲに対応する波長分布を有する光に分光される。
【００８９】
また図面におけるダイクロイックミラー４０４〜４０６の向う側には、同様なダイクロックミラーが配置されており、ミラー４０３からの光をＲＧＢの光に分光する構造となっている。
【００９０】
集積化された液晶パネル４０７は、制御回路４１１でもって制御される。制御回路４１１は、図１に示すＣＬＫＨＡやＣＬＫＨＢさらにはＨＳＴＡ等の信号を制御する回路（図１の１２４で示される部分の回路）を有している。なお、液晶パネルの動作自体は前述した通りである。  
【００９１】
集積化された液晶パネル４０７で光学変調された像は、ＲＧＢとＲ’Ｇ’Ｂ’の２組の像となる。即ち、図１に示す１０３〜１０５のアクティブマトリクス回路で光学変調されるＲＧＢの画像と、１０６〜１０８のアクティブマトリクス回路で光学変調されるＲ’Ｇ’Ｂ’の画像とが形成される。
【００９２】
液晶パネル４０７で光学変調された各画像は、光学系４０８を介して投影される。そしてミラー４０９によって反射されて投影面（スクリーン）４１０に投影され結像する。  
【００９３】
このようにして投影面４１０においては、マトリクス状に配置された画素において１列毎に順次画素領域への情報の書込み（表示）が行われる状態となる。即ち、図３（Ｃ）に示すように、一つの行においては、Ｐ0,Ｐ1,Ｐ2,Ｐ3 ・・・というように順次表示が行われる状態となる。
【００９４】
このような動作において、水平走査制御回路１０１は実際に表示される画素の数（１行の画素の数）の半分の画素に対して情報の書込みを行えばよい。そして実際の表示速度の半分の動作速度で動作すればよい。これは、１０１と１０２で示される２つの水平走査制御回路が、図２のＣＬＫＨＡとＣＬＫＨＢとで示される動作クロックによって交互に動作すればよいからである。
【００９５】
ここでは、１つの画像を表示するのに、２つの水平走査制御回路を利用する場合を示した。しかし、合成する像をＲＧＢ、Ｒ’Ｇ’Ｂ’、Ｒ''Ｇ''Ｂ''と３組として、それぞれを水平走査制御回路で制御し、各水平走査制御回路をＣＬＫＨＡとＣＬＫＨＢとＣＬＫＨＣで制御することもできる。この場合、１つあたりの水平走査制御回路の動作速度は、実際の表示画面の水平走査速度に比較して１／３とすることができる。
【００９６】
ここでは、ＲＧＢの画像を異なるアクティブマトリクス領域で形成する例を示した。しかし、カラーフィルターを用いて１つのアクティブマトリクス領域でもってカラー画像を形成する構成としてもよい。この場合、１０９〜１１１で示されるような垂直走査制御回路は１つでよい。
【００９７】
以上の実施例においては、点順次走査を行わす構成を主に説明した。しかし、この構成及び動作方法を利用して線順次走査を行わすことも可能である。
【００９８】
以上説明した構成は水平走査制御回路と垂直走査制御回路とをシフトレジスタ回路で構成した場合の例である。しかし、カウンターデコーダー方式を利用してもよい。
【実施例２】
【００９９】
本実施例は、特に高速で水平走査制御を行う必要がある構成に有効なものとなる。図７に示すのは、レンチキュラーレンズ（またはレンチキュラースクリーン）を用いて立体画像や複数の画像を同時に表示する場合の原理図である。
【０１００】
レンチキュラーレンズは、異なる角度から見ることによって、表示面上の異なる位置が見える機能を有するものである。レンチキュラーレンズを用いると、右目と左目とで異なる画像を見ることができたり、複数の人が異なる画像を同時に見ることができる。
【０１０１】
しかしレンチキュラーレンズを用いた場合、表示する画像の数を増やさなくてはならなので、水平方向（行方向）の解像度が低下してしまう。この現象を抑制するには、水平方向の画素数を細かくし、さらにその数を増やす必要がある。またそれに対応させて水平走査周波数を高くする必要がある。
【０１０２】
そこで本実施例に示す構成においては、本明細書に開示する発明を利用することにより、表示画面の水平走査周波数を高めるものである。
【０１０３】
即ち、図１に示す集積化された液晶パネルを用いて、図７のａ〜ｃにＡと画像を形成し、ｅ〜ｇにＢという画像を表示させる場合を考える。なお、ｄはＡの画像とＢの画像とのクロストークを下げるために白または黒または適当な背景色の表示をさせる領域である。
【０１０４】
このような表示方法は、レンチキュラーレンズの光学設計を適当に行うことにより、Ａの画像とＢの画像を左右の目でそれぞれ見て立体画像を見ることができる構成や、異なる視点から複数の人がＡの画像とＢの画像をそれぞれ個別に見ることができる構成に利用することができる。
【０１０５】
図７に示すような表示方法を採用した場合、水平方向の走査はａ〜ｇへと順次進行していく。そして、２つの画像の表示をその水平解像度を下げずに行わせるために水平走査周波数を高める必要がある。
【０１０６】
そこで本明細書で開示する発明である水平方向におけるアクティブマトリクス領域をｍ個用いる方法を利用する。すると、１つのアクティブマトリクス領域を利用して図７に示すような表示を行う場合に比較して、一つの水平走査制御回路に必要とされる水平走査周波数を１／ｍとすることができる。こうして、図７に示すような表示方法を採用しても高解像度を有する表示を行わすことができる。  
【実施例３】
【０１０７】
本実施例は、時分割表示により複数の画像を表示したり、立体画像を得る場合に本明細書で開示する発明を利用する例である。時分割表示を行う場合、それだけ多くの情報を表示しなければならなくなるので、当然水平走査周波数を高くすることが要求される。
【０１０８】
このような場合も例えば図１に示す集積化された液晶パネルにおいて、集積化するアクティブマトリクス領域に数をｍ×３（この場合ｍは３以上の自然数とする）個とし、ｍ個の水平走査制御を順次ずらして行わすことにより、一つの水平走査制御回路に必要とされる水平走査周波数を表示される画面の水平走査周波数の１／ｍとすることができる。このようにして時分割画面の解像度を高めることができる。
【図面の簡単な説明】
【０１０９】
【図１】集積化された液晶パネルの構成を示す図。
【図２】図１に示す液晶パネルを動作させる場合のタイミングチャートを示す図。
【図３】表示が行われる画面の状態を示す模式図。
【図４】投影型の表示装置の概略を示す図。
【図５】液晶表示装置における従来からの方法による表示方法を示す図。
【図６】表示行うための信号間の関係を示す図。
【図７】レンチキュラーレンズを用いた表示方法を示す原理図。
【符号の説明】
【０１１０】
１０１、１０２            水平走査制御回路
１０３、１０４、１０５    アクティブマトリクス回路
１０６、１０７、１０８    アクティブマトリクス回路
１０９、１１０、１１１    垂直走査制御回路
１１２、１１３            フリップフロップ回路
１１４                    画像サンプリング信号線
１１５                    サンプリングホールド回路
１１６                    フリップフロップ回路
１１７                    画像サンプリング信号線
１１８                    画像データ線
１１９                    画像信号線
１２０                    画像サンプリング信号線
１２１、１２２            フリップフロップ回路
１２３                    フリップフロップ回路
【図１】
2005331946.tif 000003
【図２】
2005331946.tif 000004
【図３】
2005331946.tif 000005
【図４】
2005331946.tif 000006
【図５】
2005331946.tif 000007
【図６】
2005331946.tif 000008
【図７】
2005331946.tif 000009
【手続補正書】
【提出日】平成17年6月27日(2005.6.27)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロック生成回路と、画像データ生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有し、
前記画像データ生成回路は、
第１の画像データが入力され、前記第２のクロック信号に同期して第２の画像データを出力し、前記第３のクロック信号に同期して第３の画像データを出力することを特徴とする表示装置の制御回路。
【請求項２】
クロック生成回路と、画像データ生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号及び前記第３のクロック信号は、前記第１のクロック信号の奇数番目の周期または偶数番目の周期のうち一方の周期におけるＨｉ信号の期間をＬｏ信号とした波形を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有し、
前記画像データ生成回路は、
第１の画像データが入力され、前記第２のクロック信号に同期して第２の画像データを出力し、前記第３のクロック信号に同期して第３の画像データを出力することを特徴とする表示装置の制御回路。
【請求項３】
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域の水平走査を制御する第１の水平走査制御回路、及び前記第２のアクティブマトリクス領域の水平走査を制御する第２の水平走査制御回路と、
クロック生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は前記第１の水平走査制御回路に入力され、前記第３のクロック信号は前記第２の水平走査制御回路に入力され、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有することを特徴とする表示装置。
【請求項４】
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域の水平走査を制御する第１の水平走査制御回路、及び前記第２のアクティブマトリクス領域の水平走査を制御する第２の水平走査制御回路と、
クロック生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は前記第１の水平走査制御回路に入力され、前記第３のクロック信号は前記第２の水平走査制御回路に入力され、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号及び前記第３のクロック信号は、前記第１のクロック信号の奇数番目の周期または偶数番目の周期のうち一方の周期におけるＨｉ信号の期間をＬｏ信号とした波形を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有することを特徴とする表示装置。
【請求項５】
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域の水平走査を制御する第１の水平走査制御回路、及び前記第２のアクティブマトリクス領域の水平走査を制御する第２の水平走査制御回路と、
クロック生成回路と、
画像データ生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は前記第１の水平走査制御回路に入力され、前記第３のクロック信号は前記第２の水平走査制御回路に入力され、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有し、
前記画像データ生成回路は、
第１の画像データが入力され、前記第２のクロック信号に同期して第２の画像データを出力し、前記第３のクロック信号に同期して第３の画像データを出力し、
前記第２の画像データは前記第１のアクティブマトリクス領域に入力され、前記第３の画像データは前記第２のアクティブマトリクス領域に入力されることを特徴とする表示装置。
【請求項６】
互いに異なる領域に複数の画素がマトリクス状に配置されている第１及び第２のアクティブマトリクス領域と、
前記第１のアクティブマトリクス領域の水平走査を制御する第１の水平走査制御回路、及び前記第２のアクティブマトリクス領域の水平走査を制御する第２の水平走査制御回路と、
クロック生成回路と、
画像データ生成回路とを有し、
前記クロック生成回路は、
第１のクロック信号が入力され、第２のクロック信号と第３のクロック信号とを出力し、
前記第２のクロック信号は前記第１の水平走査制御回路に入力され、前記第３のクロック信号は前記第２の水平走査制御回路に入力され、
前記第２のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第３のクロック信号は、前記第１のクロック信号の２倍の周期を有し、
前記第２のクロック信号及び前記第３のクロック信号は、前記第１のクロック信号の奇数番目の周期または偶数番目の周期のうち一方の周期におけるＨｉ信号の期間をＬｏ信号とした波形を有し、
前記第２のクロック信号に対して前記第３のクロック信号は、前記第１のクロック信号の１周期分の位相差を有し、
前記画像データ生成回路は、
第１の画像データが入力され、前記第２のクロック信号に同期して第２の画像データを出力し、前記第３のクロック信号に同期して第３の画像データを出力し、
前記第２の画像データは前記第１のアクティブマトリクス領域に入力され、前記第３の画像データは前記第２のアクティブマトリクス領域に入力されることを特徴とする表示装置。
【請求項７】
請求項５または６において、
前記第２の画像データ及び前記第３の画像データの各画素に対応する信号はそれぞれ、前記第２のクロック信号または前記第３のクロック信号の１周期分の長さを有することを特徴とする表示装置。
【請求項８】
請求項３乃至７のいずれか一項において、前記第１の水平走査制御回路には、前記第２のクロック信号に同期した第１のスタートパルスが入力され、前記第２の水平走査制御回路には、前記第３のクロック信号に同期した第２のスタートパルスが入力されることを特徴とする表示装置。
【請求項９】
請求項３乃至８のいずれか一項において、前記第１及び第２のアクティブマトリクス領域、前記第１及び第２の水平走査制御回路、並びに前記クロック生成回路は、絶縁表面を有する基板上に設けられていることを特徴とする表示装置。
【請求項１０】
請求項３乃至９のいずれか一項において、前記第１及び第２のアクティブマトリクス領域の間には、前記第１のアクティブマトリクス領域の垂直走査制御と前記第２のアクティブマトリクス領域の垂直走査制御を同時に行う１つの垂直走査制御回路が設けられていることを特徴とする表示装置。
【請求項１１】
請求項３乃至１０のいずれか一項において、前記第１のアクティブマトリクス領域の前記複数の画素と、前記第２のアクティブマトリクス領域の前記複数の画素が、１画素ずつ水平方向に交互に隣り合うように投影されて投影面上に１つの画像を表示することを特徴とする表示装置。
【請求項１２】
請求項３乃至１１のいずれか一項において、前記第１のアクティブマトリクス領域及び前記第２のアクティブマトリクス領域を３組有し、当該３組のアクティブマトリクス領域がそれぞれＲ，Ｇ，Ｂの各色に対応し、前記各組の第１のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第２のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。