(57)【要約】      （修正有）【課題】複合ＰＣＢを相互接合する基板接合技術を提供する。【解決手段】第１の多層基板１０２Ａは深さが異なる第１の複数の導電性バイア１１２を、第２の多層基板１０２Ｂは第２の複数の導電性バイア１３２を有する。回路デバイス１５０は、前記第１の多層基板の前記第１の複数の導電性バイアに対応し、前記回路デバイスの第１の面１６８に位置する第１の複数の接続ピン１５２と、これらの各接続ピンは前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの深さに対応する長さを有し、更に前記回路デバイスは、前記第２の多層基板の前記第２の複数の導電性バイアに対応し、前記回路デバイスの第２の面１８８に位置する第２の複数の接続ピン１７２とで構成されたことを特徴とする。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
深さが異なる第１の複数の導電性バイアを有する第１の多層基板と、第２の複数の導電性バイアを有する第２の多層基板とを相互接合する回路デバイスにおいて：
前記第１の多層基板の前記第１の複数の導電性バイアに対応し、前記回路デバイスの第１の面に位置する第１の複数の接続ピンであって、各接続ピンは前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの深さに対応する長さを有した第１の複数の接続ピンと；
前記第２の多層基板の前記第２の複数の導電性バイアに対応し、前記回路デバイスの第２の面に位置する第２の複数の接続ピン；
とで構成されたことを特徴とする回路デバイス。
【請求項２】
前記第１の複数の接続ピンの内の少なくとも一本と前記第２の複数の接続ピンの内の少なくとも一本とを電気的に接続するための１または複数の回路を含むことを特徴とする請求項１記載の回路デバイス。
【請求項３】
前記第１の複数の導電性バイアが、前記第１の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されていることを特徴とする請求項１記載の回路デバイス。
【請求項４】
前記第２の多層基板の前記第２の複数の導電性バイアが、種々の深さを有しかつ前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項３記載の回路デバイス。
【請求項５】
前記第２の多層基板の前記第２の複数の導電性バイアが、種々の深さを有することを特徴とする請求項１記載の回路デバイス。
【請求項６】
前記第２の多層基板の前記第２の複数の導電性バイアが、前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項５記載の回路デバイス。
【請求項７】
前記第１および第２の複数の接続ピンの各々が、直線状ピン、金属製の樹枝状ピン、ボール形状、あるいは円柱形状、のいずれかであることを特徴とする請求項１記載の回路デバイス。
【請求項８】
前記第１の複数の接続ピンが、前記回路デバイスの第１の面と前記第２の多層基板とが誤って接合されるのを防止できるように配列されていることを特徴とする請求項１記載の回路デバイス。
【請求項９】
回路モジュールにおいて：
深さが異なる第１の複数の導電性バイアを有する第１の多層基板と；
第２の複数の導電性バイアを有する第２の多層基板と；
前記第１の多層基板の表面に接合する第１の面と、前記第２の多層基板の表面に接合する第２の面とを有する回路デバイスで構成され、該回路デバイスが；
前記第１の多層基板の前記第１の複数の導電性バイアに対応し、該回路デバイスの前記第１の面に位置する第１の複数の接続ピンであって、各接続ピンは前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの内部に挿入および各バイアと電気的に接触する第１の複数の接続ピンと；
前記第２の多層基板の前記第２の複数のバイアに対応し、前記回路デバイスの第２の面に位置する第２の複数の接続ピンであって、各接続ピンは前記第２の多層基板の前記第２の複数の導電性バイアの各バイアの内部に挿入および各バイアと電気的に接触する第２の複数の接続ピン；とで構成された回路デバイスであり；かつ
前記回路デバイスの前記第１の複数の接続ピンの各々は、前記第１の多層基板の前記第１の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする回路モジュール。
【請求項１０】
前記回路デバイスが前記第１の複数の接続ピンの内の少なくとも一本と、前記第２の複数の接続ピンの内の少なくとも一本とを電気的に接続するための１または複数の回路で構成されたことを特徴とする請求項９記載の回路デバイス。
【請求項１１】
前記第１の複数の導電性バイアが、前記第１の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されていることを特徴とする請求項９記載の回路デバイス。
【請求項１２】
前記第２の多層基板の前記第２の複数の導電性バイアが、種々の深さを有しかつ前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項１１記載の回路デバイス。
【請求項１３】
前記第２の多層基板の前記第２の複数の導電性バイアが種々の深さを有することを特徴とする請求項９記載の回路デバイス。
【請求項１４】
前記第２の多層基板の前記第２の複数の導電性バイアが、前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項１３記載の回路デバイス。
【請求項１５】
前記第１および第２の複数の接続ピンの各々が、直線状ピン、金属製の樹枝状ピン、ボール形状、あるいは円柱形状、のいずれかであることを特徴とする請求項９記載の回路デバイス。
【請求項１６】
少なくとも第１と第２の多層基板を回路デバイスで接合する方法であって、前記回路デバイスは該回路デバイスの第１の面に位置する第１の複数の接続ピンと、該回路デバイスの第２の面に位置する第２の複数の接続ピンを有し、前記第１の多層基板は異なる深さを有する第１の複数の導電性バイアを有し、かつ前記第２の多層基板は第２の複数の導電性バイアを有する場合に、該接合方法が：
前記回路デバイスの前記第１の複数の接続ピンの少なくとも一本を、前記第１の多層基板の前記第１の複数の導電性バイアの一つの深さに合わせた長さに形成するステップを含むことを特徴とする第１と第２の多層基板を回路デバイスで接合する方法。
【請求項１７】
前記第１の複数の接続ピンの各々を、前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第１の面を前記第１の多層基板の表面に接合するステップと；
前記第２の複数の接続ピンの各々を、前記第２の多層基板の前記第２の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第２の面を前記第２の多層基板の表面に接合するステップ；
とを含むことを特徴とする請求項１６記載の第１と第２の多層基板を回路デバイスで接合する方法。
【請求項１８】
前記第１の多層基板の前記第１の複数の導電性バイアが、前記第１の多層基板の少なくとも１または複数の信号層の上で、１または複数の電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されていることを特徴とする請求項１６記載の第１と第２の多層基板を回路デバイスで接合する方法。
【請求項１９】
前記第２の多層基板の前記第２の複数の導電性バイアが、種々の深さを有することを特徴とする請求項１８記載の第１と第２の多層基板を回路デバイスで接合する方法。
【請求項２０】
前記第２の多層基板の少なくとも１または複数の信号層の上で、１または複数の電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されていることを特徴とする請求項１９記載の第１と第２の多層基板を回路デバイスで接合する方法。
【請求項２１】
前記回路デバイスの前記第２の複数の接続ピンの少なくとも一本を、前記第２の多層基板の前記第２の複数の導電性バイアの対応する１つのバイアの深さに対応する長さに形成するステップを、含むことを特徴とする請求項１９記載の第１と第２の多層基板を回路デバイスで接合する方法。
【請求項２２】
前記第１の複数の接続ピンの各々を、前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第１の面を前記第１の多層基板の表面に接合するステップと；
前記第２の複数の接続ピンの各々を、前記第２の多層基板の前記第２の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第２の面を前記第２の多層基板の表面に接合するステップ；
とで含むことを特徴とする請求項２１記載の第１と第２の多層基板を回路デバイスで接合する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には複数の多層基板を相互接合するための接合技術に関する。より詳しくは、複数の種々の深さをしたバイアを具備する多層基板回路を結合する技術に関する。
【背景技術】
【０００２】
単一の信号層ＰＣ基板（ＰＣＢ）における基板表面の表面積の限界により、その後に多層ＰＣ基板が発展するに至った。この種の多層ＰＣ基板では、各層の片面に信号層を設けても又は両面でもよく、さらに多層ＰＣ基板内部に多層の信号層を埋設してもよい。
【０００３】
多層ＰＣ基板により提供される層数が理論的に無制限である一方、特に電子素子間で高速電気信号を送ろうとする時に、多層ＰＣ基板の層数が一定数を上回ると技術的な諸問題が発生する。例えば多層ＰＣ基板の異なる層間の電気的接続を作るときに、導体間電気接続（バイア）が一般に使われる。これらの導体間電気接続（バイア）によって、多層ＰＣ基板内の異なる層の間で直接的に垂直方向の電気的接続が可能となる一方、それによって、そのバイアを通じて信号伝達の効率性に悪影響を与えるというバイアに固有の問題が発生する。すなわち、これらの導体間電気接続（バイア）は固有の避け難い抵抗値、キャパシタンス値およびインダクタンス値を有する。そして、それは各々のバイアに沿って伝達される信号に悪影響を与えてしまう。加えて、これらの固有の問題は、ＰＣ基板製造の容易性、およびそれに基づくコストアップという副作用を有する。信号効率上の逆影響により、これらの固有の問題はまた、各々のバイアに沿って広がっている信号のバンド幅を制限してしまう。なおこれらの逆影響は、多層ＰＣ基板の層数が増加すればそれに伴って更に増加することになる。
【０００４】
多層ＰＣ基板の層数が増加するにつれて、信号の信頼性上の逆影響が増加することが明らかになり、必要とする電気的接続を確保するために層数を減らすために、ＰＣＢ内での所謂“チャネル内配線”のための技術が開発された。このチャネル内配線の技術の一例として、2002年5月14日発行、米国特許番号6,388,890、Kwang  et  al.特許は、以下に引例として用いられる。このKwang  et  al.特許には、幾つかのバイアが多層ＰＣＢの一部の層だけを貫通し、バイアが形成されていない部分にチャネルが形成されたＰＣＢを、製造し使用する技術が開示されている。これらのチャネルはバイア間で多くの信号線、電源線、グランド線、そしてテスト線を配線するために用いられ、これにより所定数の電気的接続を得るための層数を減少させることが出来るようになる。
【０００５】
さらに回路の複雑性が増加することによる制限を克服するチャネル内配線が開発されたことに加えて、各種の追加的機能を提供できる複数の多層基板を接合させる技術も開発されている。親子基板のような複合ＰＣＢでは、各ＰＣＢ間での電気的接続を得るためにパッシブコネクターが通常用いられている。回路モジュール内で複合接続されたＰＣＢを使用できるようになるが、これらのパッシブコネクターは回路モジュールの操作上多くの問題をもたらすことになる。例えば、寄生キャパシタンス、寄生抵抗、寄生インダクタンス、電磁障害（EMI）、ノイズ、消費電力の増加、等をもたらし、これ等は概してＰＣＢの間で送受信される信号を弱めてしまう結果となる。更にコネクターを用いると、複合ＰＣＢで構成した回路モジュールの生産コストが大幅に増加するという弊害が発生することになる。加えて、従来の基板間の相互接合技術は、チャネル内配線を用いて得られた利点が十分に活用することが出来なくなってしまう弊害をもたらす。
【特許文献１】米国特許番号６，３８８，８９０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述に鑑み、上述の技術上の不十分さおよび欠点を克服する複合ＰＣＢを相互接合する基板接合技術の開発が望まれている。すなわち、より詳細にはチャネル内配線を実装する基板を相互接合する技術が望まれている。
【課題を解決するための手段】
【０００７】
本発明の一つの実施例によると、第１の多層基板と第２の多層基板とを相互接合する回路デバイスが開示されている。すなわちこの回路デバイスは、深さが異なる第１の複数の導電性バイアを有する第１の多層基板と、第２の複数の導電性バイアを有する第２の多層基板とを相互接合する回路デバイスにおいて：前記第１の多層基板の前記第１の複数の導電性バイアに対応し、前記回路デバイスの第１の面に位置する第１の複数の接続ピンであって、各接続ピンは前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの深さに対応する長さを有した第１の複数の接続ピンと；前記第２の多層基板の前記第２の複数の導電性バイアに対応し、前記回路デバイスの第２の面に位置する第２の複数の接続ピン；とで構成されたことを特徴とする。
【０００８】
本発明の他の実施例によると、第１と第２の多層基板を結合する回路デバイスで構成した結合多層基板である回路モジュールを開示する。すなわちこの回路モジュールは：深さが異なる第１の複数の導電性バイアを有する第１の多層基板と；第２の複数の導電性バイアを有する第２の多層基板と；前記第１の多層基板の表面に接合する第１の面と、前記第２の多層基板の表面に接合する第２の面とを有する回路デバイスで構成されている。そしてこの回路デバイスは；前記第１の多層基板の前記第１の複数の導電性バイアに対応し、該回路デバイスの前記第１の面に位置する第１の複数の接続ピンであって、各接続ピンは前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの内部に挿入および各バイアと電気的に接触する第１の複数の接続ピンと；前記第２の多層基板の前記第２の複数のバイアに対応し、前記回路デバイスの第２の面に位置する第２の複数の接続ピンであって、各接続ピンは前記第２の多層基板の前記第２の複数の導電性バイアの各バイアの内部に挿入および各バイアと電気的に接触する第２の複数の接続ピン；とで構成された回路デバイスであり；前記回路デバイスの前記第１の複数の接続ピンの各々は、前記第１の多層基板の前記第１の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする。
【０００９】
さらに本発明の他に実施例では、少なくとも第１と第２の多層基板を回路デバイスで接合する方法を開示する。すなわち、前記回路デバイスは該回路デバイスの第１の面に位置する第１の複数の接続ピンと、該回路デバイスの第２の面に位置する第２の複数の接続ピンを有し、前記第１の多層基板は異なる深さを有する第１の複数の導電性バイアを有し、かつ前記第２の多層基板は第２の複数の導電性バイアを有する場合に、該接合方法は：前記回路デバイスの前記第１の複数の接続ピンの少なくとも一本を、前記第１の多層基板の前記第１の複数の導電性バイアの一つの深さに合わせた長さに形成するステップを含むことを特徴とする。
【００１０】
そしてこの接合方法は更に：前記第１の複数の接続ピンの各々を、前記第１の多層基板の前記第１の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第１の面を前記第１の多層基板の表面に接合するステップと；前記第２の複数の接続ピンの各々を、前記第２の多層基板の前記第２の複数の導電性バイアの各バイアの内部に挿入し、および各バイアと電気的に接触することで、前記回路デバイスの第２の面を前記第２の多層基板の表面に接合するステップ；とを含むことを特徴とする。
【００１１】
本発明は、以下の例示的な実施例と添付図面を参照にしてさらに詳細に開示する。なお本発明は実施例を参照して説明が加えられるが、本発明はそれらに限定する趣旨ではない。すなわち実際は本願明細書において記載されている内容に加えて、追加的な実施、さまざまな変更、他の実施例、それに他の分野での実施、等は前述の説明および添付図面から、当業者にとっては明白であり、これらは全て本発明の開示範囲及び特許請求の範囲に属するものと理解される。またそれらの各種実施形態にも本発明を利用できるのは、当業者にとって明らかであると解釈されるべきである。
【発明を実施するための最良の形態】
【００１２】
以下に本発明を、添付図面に示した実施例を参照にして更に詳細に説明する。実施例を参照にして説明を行なうので、本発明の権利範囲はその説明のみに限定されないものと理解されなければならない。すなわちこの技術に関連する通常の知識を有する当業者であれば、追加的な実施、改造、実施例の創作、他の使用分野は当然考えられるのであり、それらは特許請求の範囲に記載、および本発明の広範囲な利用価値より判断して、全て出願人の権利範囲内であることをここで主張する。
【００１３】
図１Ａから図３には両面ピンデバイスを用いて複数のＰＣＢを接合する数々の例示的な技術が開示されている。まず図１Ａと図１Ｂは、このピングリッドアレー（ＰＧＡ）パッケージのような両面スルーホール・ベースのピンデバイスを実施するための例示的な技術を示し、これにより２枚のＰＣＢを接合でき、このＰＣＢの少なくとも１枚には種々の深さをしたバイアが用いられている。図２Ａと図２Ｂはこのピングリッドアレー（ＰＧＡ）パッケージのような両面ハイブリッド型ピンデバイスを実施するための例示的な技術を示し、これにより少なくとも１枚は種々の深さをしたバイアが用いられている２枚のＰＣＢを接合できる。またハイブリッド型ピンデバイスとは一般的に、スルーホール・ベースのピン(例えばＰＧＡ)と、表面実装ピン（ＳＭＴ）（例えばカラムグリッドアレー（ＣＧＡ）またはボールグッドアレー（ＢＧＡ））の組み合せにより構成された回路デバイスをいう。次に図３には、同一長の複数のピンを有した両面ピンデバイスが示されている。これらの図１Ａから図３では、チャネル回路を収納するために種々の深さに構成された複数のバイアを有した２枚のＰＣＢを接合する、両面ピンデバイスの実施例が示されているが、本発明は他の実施例では上記チャネル回路を構成する以外にも他の理由で、種々の深さをしたバイアを有したＰＣＢを接合するために用いることが可能である。
【００１４】
ここでピンとは、ＰＣＢの複数の電気回路とピンデバイスの入出力の間で電気的な接続させるための如何なる種類の導電体(例えばリード線)をいう。ピンの例として、直線ピン、金属製(例えば金)の樹枝状ピン、ボール形状、あるいは円柱形状等を含む。
【００１５】
ここで図１Ａと図１Ｂを参照にして本発明の実施例に係る、少なくとも１枚は種々の深さをしたバイアを有した２枚のＰＣＢを相互に接合する例示的な技術が開示されており、この接合には本発明の両面ピンデバイスが用いられている。図１Ａの例には、ＰＣＢ１０２Ａ、ＰＣＢ１０２Ｂ、および本発明に係るスルーホール・ベースのピンデバイス１５０の組み立て前の断面図が示されている。図示を目的としてこの断面図は、ピンデバイス１５０の横列方向に沿った、すなわちＰＣＢ１０２ＡとＰＣＢ１０２Ｂの横列方向に沿った断面図である。
【００１６】
ＰＣＢ１０２Ａは、絶縁層１０４Ａ−１０４Ｆと導電層１０６Ａ−１０６Ｅが交互に積層されて構成されている。ＰＣＢ１０２Ｂは、絶縁層１２８Ａ−１２８Ｆと導電層１３０Ａ−１３０Ｅが交互に積層されて構成されている。なおＰＣＢ１０２Ａ、ＰＣＢ１０２Ｂでは、所定数の積層がされているが、以下に示すガイドラインを満たす限り、幾層のＰＣＢにおいても、問題なく実施可能である。
【００１７】
少なくとも一つの実施例では、１または複数のチャネル内配線技術が、ＰＣＢ１０２ＡまたはＰＣＢ１０２Ｂのいずれか又は両方で、最適なチャネル内配線を決定するために用いられている。このチャネル内配線技術については、Kwang  et  al.特許、米国特許番号6,388,890を使用するのが好ましい。Kwang  et  al.特許で開示されているように、信号線の配線スペースのための複数のチャネル（ライン又はランと称されている）が、ＰＣＢを部分的に貫通するバイアを用いて形成されている。そしてバイア直下の貫通していない部分、つまりチャネルが信号線を配線するために使用されている。図示するように、本発明の実施例に係るピンデバイス１５０の所望の機能に基づいて、Kwang  et  al.特許で開示されたような１または複数のチャネル内配線工程の結果として例示的なＰＣＢ１０２Ａが形成される。このＰＣＢ１０２Ａは、横列にバイア１１２−１２２と１２６、そして表面パッド１２４を有している。その内、バイア１１２、１１４、１２０、そして１２２には、ＰＣＢ１０２Ａの全体を貫通するスルーホールが含まれ、さらにバイア１１６、１１８そして１２６には、このＰＣＢ１０２Ａの部分的な層だけを貫通するブラインドバイア（例えばマイクロバイア）が含まれている。この例示的な構成では、ＰＣＢ１０２Ａの幾つかの層に複数のチャネル、例えばチャネル１０８Ａ−１０８Ｅが形成されている。これらのチャネル１０８Ａ−１０８Ｅは、例えばKwang  et  al.特許に開示されているようにＰＣＢ１０２Ａの対応する層で配線スペースを形成するために用いられる。
【００１８】
少なくとも或る一つの実施例では、ＰＣＢ１０２ＡとＰＣＢ１０２Ｂの両方でチャネル内配線が行なわれる。従ってＰＣＢ１０２Ｂの複数の層においても上述のように、バイア１３２と１３８−１４６、および表面パッド１３４、１３６がＰＣＢ１０２Ｂの横列に配列されて、チャンネル１１０Ａ−１１０Ｈが形成される。このバイアと表面パッドは他の横列においても同様に配列される。チャネル１１０Ａ−１１０Ｈは、この回路デバイスの所望の動作内容に従って配線スペースとして用いられる。
【００１９】
種々の深さをしたバイアを用いる目的は上述の配線スペース用のチャネルを設けることであるが、本発明の技術思想または権利範囲は、チャネル内配線以外の理由で種々の深さのバイアを有したＰＣＢを接合するためにも適用することが可能である。
【００２０】
ピンデバイス１５０は如何なるスルーホール型の回路デバイスであってもよく、例えばデュアル−インライン・パッケージ(Dual-Inline  Package,  DIP)、PGAパッケージ、チップスケール・パッケージ(Chip  Scale  Package,  CSP)、スルーホールアレー型コネクター、等であってもよい。少なくともある一つの実施例に係るピンデバイス１５０では、上部表面１６８および下部表面１８８には複数の接続ピンを有している。そしてそれらの一部または全ての接続ピンは、ピンデバイス１５０の入出力端子と電気的に接続されている。接続ピンは、好ましくは各表面上はグリッド状（つまりマトリックス状）パターンに配列されている。図示するように、接続ピン１５２−１６６（バイア／表面パッド１１２−１２６にそれぞれ対応する）、接続ピン１７２−１８６（バイア／表面パッド１３２−１４６にそれぞれ対応する）が、それぞれ上部表面１６８および下部表面１８８の図示する横列に沿って配置されている。このような上部、下部表面の両面に接続ピンを有した回路デバイスをここでは両面ピンデバイスを称する。
【００２１】
両面ピンデバイスは通常は一定長のピンで構成される。ただしチャネル内配線あるいは他の目的のために種々の深さをしたバイアを有するＰＣＢでは、それに対応した種々の長さをしたピンを必要とする。例えば図示するように、バイア１１２、１１４、１２０、１２２、１３２、１４２、そして１４４は、スルーホールであるために、これらのバイアに対応する（つまりこれらのバイアとの電気的接続を得るために）長ピンがピンデバイス１５０上で用いられている。しかしながら例えば、チャネル内配線や他の理由で、ブラインドバイア（つまりバイア１１６、１１８、１２６、１３８、１４０、そして１４６）や、表面パッド（つまり表面パッド１２４、１３４、そして１３６）を有するＰＣＢでは、このようなスルーホール用の長ピンはこれらのブラインドバイアや表面パッドには必ずしも適さない。
【００２２】
従ってある実施例では、ピンデバイス１５０の接続ピンは製造時またはその後の実装時に、ＰＣＢ１０２Ａまたは１０２Ｂのバイア／表面パッドに対応させて長さを決定してもよい。この場合少なくとも一本の接続ピンは、対応するバイアに対しては十分な長さを有して、接合デバイス１５０がＰＣＢ表面に載置された時にそのバイアに対してメカ的に確実に係止でき、かつ電気的な接触が得られるだけの十分な長さを好ましくは必要とする（例えばバイア内に十分挿入することにより）。しかしながら他の接続ピンに関しては、対応するバイアや表面パッドに対応してメカ的に係止および電気的に接触を確実にするだけの長さは必ずしも必要ない。ＰＣＢの表面パッドとの電気的な接触を得るための接合デバイス上の接続ピン（例えば表面パッド用の接続ピン１６４）の例では、表面パッドの深さは、ピンデバイス１５０の外部表面（この場合は上部）と対応する表面パッド間の距離だけあればよい。
【００２３】
ピンデバイス１５０は、スルーホールだけを有するＰＣＢ用に一定長の接続ピン１５２−１６６、１７２−１８６を有した汎用デバイスとして製造されている。そしてチャネル内配線を有するＰＣＢ１０２Ａ、１０２Ｂにピンデバイス１５０を接合させるために、接続ピンの一部は取り除かれ、対応するバイア／表面パッドの深さに一致する長さになるように構成されている。例えば複数の接続ピンの一部である１５６Ａ、１５８Ａ、１６４Ａ、１６６Ａ、１７４Ａ、１７６Ａ、１７８Ａ、１８０Ａ、そして１８６Ａは、接続ピン１５６、１５８、１６４、１６６、１７４、１７６、１７８、１８０、そして１８６を各々短くカットして形成される。このようにピンデバイス１５０の接続ピンを構成することにより、接続ピン１５２−１６２、１６６、１７２、そして１７８−１８６は、対応するバイア（バイア１１２−１２２、１２６、１３２、そして１３８−１４６）内に十分に挿入されて電気的な接続が得られ、また接続ピン１６４、１７４、そして１７６は、対応するＰＣＢの対応する表面パッドと電気的な接続が得られるようになる。
【００２４】
ピンデバイス１５０の接続ピンを適切な長さにするのは、どのような方法でもよい。例えばそのような技術には、ダイヤモンド製の鋸歯やレーザ切断機で接続ピンを適切な長さにカットしたり、接続ピンにグラインダーをかける等の方法も含まれる。さらにこれらの接続ピンは所定長になるように製造してもよい。
【００２５】
上述のようにピンデバイス１５０は好ましくは、ＰＣＢ１０２Ａと１０２Ｂが組み立て後に１または複数の電気的接続が得られるように用いられる。またピンデバイス１５０には、上部表面１６８の１または複数の接続ピンと下部表面１８８の１または複数のピンとの間に電気的接続を設けるためのロジック回路を追加してもよい。例えばピンデバイス１５０では、ロジック回路１９２を設けて接続ピン１５６と１７４、１７６との電気的接続や、ロジック回路１９４を設けて接続ピン１６４と１８０との電気的接続を行なってもよい。
【００２６】
このロジック回路は、パッシブ型あるいはアクティブ型のどのような組み合せでもよい。例えばロジック回路は、上部表面の接続ピンと下部表面の接続ピンを電気的に結ぶ単純な電気ケーブルでもよい。また或いはそのロジック回路は例えば、上部表面１６８の接続ピンと下部表面１８８の接続ピンの間で送受信される信号からノイズを除去するフィルター回路であってもよい。更に又ロジック回路は例えば、デジタル信号処理（ＤＳＰ）用のロジックのようなデバイス操作を行なうアクティブ回路であってもよい。
【００２７】
図１Ｂには、図１Ａのピンデバイス１５０、ＰＣＢ１０２Ａ、ＰＣＢ１０２Ｂを組み立てた本発明の実施例に係る回路モジュール１９０が示されている。図１Ｂに示すように、接続ピン１５２−１６２、および１６６は、ＰＣＢ１０２Ａの対応するバイア１１２−１２２へ挿入されて電気的接続が形成され、接続ピン１７２および１７８−１８６もＰＣＢ１０２Ｂのバイア１３２および１３８−１４６へ挿入されて各々に電気的接続が形成されている。同様に接続ピン１６４はＰＣＢ１０２Ａの表面パッドと電気的接触が形成され、接続ピン１７４、１７６は、ＰＣＢ１０２Ｂの表面パッド１３４、１３６と電気的接触が形成されている。接続ピンと対応のバイア／表面パッド間の電気的またはメカ的な接続は、当業者レベルでは公知である如何なる手段を用いてもよい。例えば接続ピンは半田槽を流して半田付けする技術を用いて半田付けしてしてもよい。
【００２８】
さらに他の実施例では、ピンデバイス１５０は組み立て中に誤った方向に組み立てられるのを防止するために、所定のＰＣＢとの相対的位置関係が形成される様にしてもよい。例えばＰＣＢ１０２Ａ、１０２Ｂと対応するピンデバイス１５０の接続ピンとを、特定の形状に配置し（例えば四角形）、その他の接続ピンまたはパッドを他の形状（例えば円形）に配置することで、相互の異なる配置関係になるように形成してもよい。他の手段として、ピンデバイス１５０の上部表面に特定のピンパターンを形成し、そのパターンはＰＣＢ１０２Ｂには挿入不可になるように形成してもよく、反対にピンデバイスの下部表面のピンパターンをＰＣＢ１０２Ａには挿入不可となるように構成してもよい。さらにピンデバイス１５０に、突起部または窪部のようなメカ的あるいは構造的な特徴を付加することで、ピンデバイス１５０とＰＣＢ１０２Ａ／１０２Ｂとが誤った方向に接合されるのを防止することも可能である。
【００２９】
組み立て後、ある実施例では、ピンデバイス１５０はＰＣＢ１０２ＡとＰＣＢ１０２Ｂ間のコネクターとして機能する。しかしながら単純なコネクターと異なり、ピンデバイス１５０には、ＰＣＢ１０２ＡとＰＣＢ１０２Ｂ間の信号送受信上のマイナス効果を除去または消去するためのパッシブまたはアクティブなロジック回路を用いることも出来る。さらに両面ピンデバイスで複数のＰＣＢを接合することで、色々な回路デバイスのコスト及び複雑性を軽減することも可能となる。
【００３０】
図２Ａおよび図２Ｂには、本発明の実施例に係る両面ハイブリッド型ピンデバイスを用いて二枚のチャネル内配線のＰＣＢを接合する例示的な技術が開示されている。図２Ａの例ではＰＣＢ２０２Ａ、ＰＣＢ２０２Ｂおよびハイブリッド型ピンデバイス２５０の組み立てられる前の断面図が示されている。図示するために、ピンデバイス２５０の横列とそれに対応するＰＣＢ２０２Ａと２０２Ｂの横列に沿ってこの断面図が示されている。
【００３１】
ＰＣＢ２０２Ａは、絶縁層２０４Ａ−２０４Ｆと導電層２０６Ａ−２０６Ｅを交互に積層させて構成されている。同様にＰＣＢ２０２Ｂも絶縁層２２８Ａ−２２８Ｆと導電層２３０Ａ−２３０Ｅを交互に積層させて構成されている。このＰＣＢ２０２ＡとＰＣＢ２０２Ｂは一定数だけ積層されているように図示されているが、ここで示されるガイドラインに沿う限り積層数は特に限定しない。
【００３２】
ＰＣＢ１０２Ａと１０２Ｂを参照にして既に述べたように、ＰＣＢ２０２ＡとＰＣＢ２０２はスルーホール、ブラインドバイア、或いは表面パッドのような深さが異なるバイアの配列を用いたチャネル内配線を利用している。この図示する実施例では、ＰＣＢ２０２Ａは、スルーホール２１２、２１４、２２０、２２２、ブラインドバイア２１８、２２６、そして表面パッド２１６、２２４を横列に用いて配線用のチャネル２０８Ａ−２０８Ｅを形成している。同様例示するＰＣＢ２０２Ｂでは、スルーホール２３２、２４２、ブラインドバイア２３８、２４０、２４６、表面パッド２３４、２３６、２４４を用いてＰＣＢ２０２Ｂ内を配線するためのチャネル２１０Ａ２１０Ｈを形成している。
【００３３】
図１のピンデバイス１５０と同様に、ある実施例ではピンデバイス２５０には、上部表面２６８と下部表面２８８上に複数のピンが形成された両面ピンデバイスが含まれる。しかしながらピンデバイス１５０とは異なり、例示するピンデバイス２５０にはスルーホールバースのピン（例えば直線ピン）と表面搭載ピン（例えばボール状または円柱形）の両方が形成されており、これらのピンがＰＣＢ２０２Ａ、２０２Ｂの構成に一致するようになっている。
【００３４】
図示するようにピンデバイス２５０では、接続ピン２５２，２５４、２５８、２６０、２６２、２６６が、ＰＣＢ２０２Ａのバイア２１２、２１４、２１８、２２０、２２２、２２６と各々電気的に接続するために用いられ、接続ピン２７２、２７８、２８０、２８２、２８６が、ＰＣＢ２０２Ｂのバイア２３２、２３８、２４０、２４２、２４６と各々電気的に接続するために用いられる。図示するように接続ピン２５２、２５４、２５８−２６２、２６６、２７２、２７８−２８２、２６６は、対応するバイアに挿入できるだけの長さに初めから製造するか、或いはその後にカットするように構成してもよい。さらに表面パッド２１６、２２４、２３４、２３６、２４４と電気的接続をする接続ピンを用いる代わりに、ピンデバイス２５０ではＳＭＴベースのピン（例えばボール状の接続子２５６、２６４、２７４、２７６、２８４）を用いても良い。
【００３５】
両面ピンデバイス２５０は好ましくは、ＰＣＢ２０２Ａと２０２Ｂが組み立て後に１または複数の電気的接続が得られるように用いられる。従ってピンデバイス２５０には、上部表面２６８の１または複数の接続ピンと下部表面２８８の１または複数のピンとの間に電気的接続を設けるためのロジック回路を追加してもよい。例えばピンデバイス２５０では、ロジック回路２９２を設けて接続ピン２５６と２７４、２７６との電気的接続や、ロジック回路２９４を設けて接続ピン２６４と２８０との電気的接続を行なってもよい。なおこのロジック回路は、ピンデバイス１５０（図１に示す）のロジック回路１９２、１９４で述べたように、パッシブ型あるいはアクティブ型のどのような組み合せでもよい。
【００３６】
図２Ｂには、図２Ａのピンデバイス２５０、ＰＣＢ２０２Ａ、ＰＣＢ２０２Ｂを組み立てた本発明の実施例に係る回路モジュール２９０が示されている。図２Ｂに示すように、接続ピン２５２、２５４、２５８、２６０、２６２、および２６６は、ＰＣＢ２０２Ａの対応するバイア２１２、２１４、２１８、２２０、２２２、および２２６へ挿入されて電気的接続が形成され、接続ピン２７２、２７８、２８０、２８２、および２８６もＰＣＢ２０２Ｂのバイア２３２、２３８、２４０、２４２、および２４６へ挿入されて各々に電気的接続が形成されている。同様にボール状の接続子２５６、２６４は、ＰＣＢ２０２Ａの表面パッド２１６、２２４と電気的接触が形成され、さらにボール状の接続子２７４、２７６、および２８４は、ＰＣＢ２０２Ｂの表面パッド２３４、２３６、および２４４と電気的接触が形成されている。接続ピンと対応のバイア／表面パッド間の電気的またはメカ的な接続は、当業者レベルで公知である如何なる手段を用いてもよい。例えば接続ピンは半田槽を流して半田付けする技術を用いて半田付けしてしてもよい。さらに他の実施例では、ピンデバイス２５０は組み立て中に誤った方向に組み立てられるのを防止するために、特定のピンパターンやメカ的な特徴を付加することにより接続ピンを誤った個所には挿入不可となるように構成してもよい。
【００３７】
組み立て後、ある実施例では、ピンデバイス２５０はＰＣＢ２０２ＡとＰＣＢ２０２Ｂ間のコネクターとして機能する。しかしながら単純なコネクターと異なり、ピンデバイス２５０は、ＰＣＢ２０２ＡとＰＣＢ２０２Ｂ間の信号送受信上のマイナス効果を除去または消去するためのパッシブまたはアクティブなロジック回路を用いることが出来る。さらに両面ピンデバイスで複数のＰＣＢを接合することで、色々な回路モジュール２９０のコスト及び複雑性を軽減することも可能となる。
【００３８】
上述の図１Ａから図２Ｂで示した実施例では、接続ピンの長さは、ＰＣＢの各バイアの長さに一致するように最初から製造され或いはカットされていたが、以下の実施例では全ての接続ピンは最も短いバイアの長さに合わせた一定長に製造され或いはカットされており、他の長いバイアに挿入されても、それらの一定長の接続ピンと、バイア或いは表面パッド間では十分な強度を有するメカ的な結合と電気的な接触が得られるように構成されている。図３は本発明の一実施例に係る一定長の接続ピンを有する両面ピンデバイス３５０により、相互に接合された２枚のＰＣＢ２０２ＡとＰＣＢ２０２Ｂを具備する例示的な回路モジュール３９０が図示されている。
【００３９】
ピンデバイス３５０は、上部表面には接続ピン３５２−３６６、そして下部表面には接続ピン３７２−３８６を具備している。これらの接続ピン３５２−３６６と接続ピン３７２−３８６は、ＰＣＢ２０２ＡとＰＣＢ２０２Ｂを接合し、さらに例えばロジック回路３９２と３９４（上述のロジック回路２９２、２９４と同様）を使用してＰＣＢ２０２ＡとＰＣＢ２０２Ｂ間で信号経路として機能している。図３の例であれば、接続ピン３５２、３５４、３５８−３６２、３６６、３７２、３７８−３８２、そして３８６は直線ピンであり、これらは各々バイア２１２、２１４、２１８−２２２、２２６、２３２、２３８−２４２、そして２４６に接続している。一方、接続ピン３５６、３６４、３７４、３７６．および３８４はボール形状であり、表面パッド２１６、２２４、２３４、２３６、そして２４４に接続している。
【００４０】
バイアと接続ピンとの間のメカ的な結合はバイア中に接続ピンが挿入される長さに関連するが、一定長の接続ピンを用いることにより、長さが異なるバイア毎に接続ピンの長さを一致させて得られる追加的なメカ的な接着強度よりも多くの利点が得られる。例えば、一定長である接続ピン３５２、３５４、３５８−３６２、３６６、３７２、３７８−３８２、そして３８６を形成するための手間は、各バイアの深さに合わせて各接続ピンの長さ変えて形成する手間よりもはるかに少なくて済む。従って、或る実施例ではバイアと、接続するピンデバイス３５０の表面に形成されたそれらの接続ピンは、対応するＰＣＢの一番短いバイアに合わせて一定長にカットされ、かつその一番短いバイアとは十分なメカ的な接着強度が十分得られる程度の長さに形成することが出来る。そして同時に、これらの一定長にカットされた接続ピンは、対応するバイアの少なくとも途中まで挿入できるようにし、またボール状の接続ピンは対応する表面パッドと接触できるように構成するのがよい。
【００４１】
従って図示するように、接続ピン３５２、３５４、３５８−３６２、そして３６６は、図示する一定長に最初から製造され或いはカットされ、それにより接続ピン３６６はバイア２２６（これはＰＣＢ２０２Ａでは一番短いバイア）とメカ的、電気的な接続強度が得られるようになる。また同様に他の接続ピン、つまり接続ピン３５２−３６４も対応するバイアと表面パッドとメカ的、電気的な接続強度が得られるように構成することが出来る。さらに接続ピン３７２、３７８−３８２、そして３８６も同様に一定長にカットされ、その結果、接続ピン３７２−３８６は対応するバイアや表面パッド２３２−２４６とメカ的、電気的に十分強度が得られるように構成されている。
【００４２】
本発明は、本願明細書において、記載されている特定の実施態様によっては、権利範囲は制限されることはない。実際、本発明のさまざまな変更態様を考案するのは、本願明細書の記載に加えて、上述の記載と添付図面から当業者であれば明らかである。このように、この種の変更態様は、以下添付の請求の範囲の権利範囲内であるものと理解される。更に、本発明は本願明細書において、特定の環境での特定の実施を前提として記載されているが、その有用性がそれにのみ制限されるものではなく、本発明がいかなる目的や環境においても、有益に実行可能であると当業者は理解できる。したがって添付の特許請求の範囲は、開示された本発明の記載内容とその技術的な精神からみて十分広く解釈されなければならない。
【図面の簡単な説明】
【００４３】
本発明を充分理解するために添付図面を参照に説明する。これらの図面は本発明を制限するものではなく、単に例示に過ぎない。
【図１Ａ】本発明の一実施例に係る組み立て前の例示的な回路モジュールの断面図であり、この例示的な回路モジュールは、種々の深さをした複数のバイアを有する２枚のＰＣＢと、上記２枚のＰＣＢを接合する両面ピンデバイス（回路デバイス）とを有している。
【図１Ｂ】本発明の一実施例に係る組み立て後の図１Ａに示す回路モジュールの断面図である。
【図２Ａ】本発明の他の実施例に係る組み立て前の例示的な回路モジュールの断面図であり、この例示的な回路モジュールは、種々の深さをした複数のバイアを有する２枚のＰＣＢと、上記２枚のＰＣＢを接合する両面ハイブリッド型ピンデバイスとを有している。
【図２Ｂ】本発明の一実施例に係る組み立て後の図２Ａに示す回路モジュールの断面図である。
【図３】本発明のさらに他の実施例に係る例示的な回路モジュールの断面図であり、この例示的な回路モジュールは、種々の深さをした複数のバイアを有する２枚のＰＣＢと、上記２枚のＰＣＢを接合する両面ハイブリッド型ピンデバイスとを有しており、この両面ハイブリッド型ピンデバイスは統一した長さのピンで構成されている。
【符号の説明】
【００４４】
１０２Ａ：  第１の多層基板
１０２Ｂ：  第２の多層基板
１５０  ：  ピンデバイス（回路デバイス）
１９２  ：  ロジック回路
１９４  ：  ロジック回路
【図１Ａ】
2005044779.tif 000003
【図１Ｂ】
2005044779.tif 000004
【図２Ａ】
2005044779.tif 000005
【図２Ｂ】
2005044779.tif 000006
【図３】
2005044779.tif 000007
【手続補正書】
【提出日】平成16年7月22日(2004.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
前記回路デバイスが前記第１の複数の接続ピンの内の少なくとも一本と、前記第２の複数の接続ピンの内の少なくとも一本とを電気的に接続するための１または複数の回路で構成されたことを特徴とする請求項９記載の回路モジュール。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記第１の複数の導電性バイアが、前記第１の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されていることを特徴とする請求項９記載の回路モジュール。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
前記第２の多層基板の前記第２の複数の導電性バイアが、種々の深さを有しかつ前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項１１記載の回路モジュール。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
前記第２の多層基板の前記第２の複数の導電性バイアが種々の深さを有することを特徴とする請求項９記載の回路モジュール。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記第２の多層基板の前記第２の複数の導電性バイアが、前記第２の多層基板の少なくとも１または複数の信号層の上で、電気信号線を配線するための少なくとも一つのチャネルを形成するように配列されており、さらに前記第２の複数の接続ピンの各々が、前記第２の多層基板の前記第２の複数の導電性バイアの各々の深さに対応する長さを有することを特徴とする請求項１３記載の回路モジュール。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
前記第１および第２の複数の接続ピンの各々が、直線状ピン、金属製の樹枝状ピン、ボール形状、あるいは円柱形状、のいずれかであることを特徴とする請求項９記載の回路モジュール。
【外国語明細書】
【発明の名称】TECHNIQUE FOR INTERCONNECTING MULTILAYER CIRCUIT BOARDS
FIELD  OF  THE INVENTION
The present invention relates generally to connecting multiple
circuit boards and, more particularly, to a technique for interconnecting two
or more multilayer circuit boards having vias of varying depths.
BACKGROUND  OF  THE INVENTION
The  limitations inherent to single signal
layer printed circuit boards (PCBs) led to the development of multilayer PCBs.  Such multilayer PCBs may be either single
or double-sided and may have multiple signal layers on the surface of and
buried within the multilayer PCBs.
While
the number of layers that may be provided by a multilayer PCB is theoretically
unlimited, problems occur when the number of layers in a multilayer PCB exceeds
a reasonable number, particularly when trying to route high-speed electrical
signals between electronic components. 
For example, when making electrical connections between different layers
in multilayer PCBs, electrically conductive vias generally are used.  While these electrically conductive
vias allow direct vertical electrical connections to be made between different
layers within a multilayer PCB, there are intrinsic parasitics associated with
these electrically conductive vias that can adversely affect the performance of
signals propagating therethrough. 
That is, these electrically conductive vias have intrinsic parasitic
resistance, capacitance, and inductance that can adversely affect signals
propagating along each electrically conductive via.  In addition, these intrinsic parasitics can also have an
adverse effect on the manufacturability of a PCB and thus the cost thereof.  Because of their adverse affect on
signal performance, these intrinsic parasitics can also limit the bandwidth of
signals propagating along each electrically conductive via.  These adverse affects only increase as
the number of layers in a multilayer PCB increase.
In
recognition of the increase in adverse effects on signal integrity as the layer
count of a PCB increases, techniques have been developed to provide for
“channel routing” within a PCB to reduce the number of layers necessary to
provide the requisite electrical connections.  An exemplary channel routing technique is described in U.S.
Patent No. 6,388,890 issued on May 14, 2002 to Kwong et al., the entirety of
which is hereby incorporated by reference herein.  Kwong et al. disclose a technique for manufacturing and using
a PCB wherein certain vias extend only through a subset of the layers of the
PCB to create channels in the portions of the PCB where vias are absent.  These channels then may be used to
route a larger number of signal, power, ground and/or test traces between vias
thereby reducing the number of layers necessary to provide a certain  number of electrical connections.
In
addition to the development of channel routing to overcome the limitations
posed by the increase in circuit complexity, techniques for interconnecting
multiple circuit boards have been developed to provide additional functionality.  For multiple PCB solutions, such as
mother/daughter cards, passive connectors typically are used to provide
electrical connections between the PCBs. 
While providing for the use of multiple interconnected PCBs in a circuit
module, these passive connectors introduce a variety of problems to the
operation of the circuit module. 
In many instances, these connectors introduce parasitic capacitance,
parasitic resistance, parasitic inductance, electromagnetic interference (EMI),
noise, increased power consumption, and the like, which typically result in
attenuation of signals transmitted between the PCBs.  Further, the implementation of connectors often
significantly increases the cost of producing circuit modules having multiple
interconnected PCBs.  In addition,
conventional interconnect techniques fail to take advantage of the benefits
provided by circuit boards utilizing channel routing.
In
view of the foregoing, it would be desirable to provide a technique for
interconnecting multiple PCBs that overcomes the above-described inadequacies
and shortcomings.  More
particularly, it would be desirable to provide a technique for interconnecting
circuit boards that implement channel routing.  
SUMMARY  OF  THE  INVENTION
A circuit
device for interconnecting first and second multilayer circuit boards is
provided in accordance with one embodiment of the present invention.  The first multilayer circuit board has
a first plurality of electrically conductive vias of varying depths and the
second multilayer circuit board has a second plurality of electrically
conductive vias.  The circuit
device comprises a first plurality of pins located on a first side of the
circuit device corresponding to the first plurality of electrically conductive
vias of the first multilayer circuit board, each pin having a length compatible
with a depth of a respective one of the first plurality of electrically
conductive vias of the first multilayer circuit board.  The circuit device further comprises a
second plurality of pins located on a second side of the circuit device
corresponding to the second plurality of electrically conductive vias of the
second multilayer circuit board.
A circuit
module is provided in accordance with another embodiment of the present
invention.  The circuit module
comprises a first multilayer circuit board having a first plurality of
electrically conductive vias of varying depths and a second multilayer circuit
board having a second plurality of electrically conductive vias.  The circuit module further comprises a
circuit device having a first side mounted to a surface of the first multilayer
circuit board and a second side mounted to a surface of the second multilayer
circuit board.  The circuit device
comprises a first plurality of pins located on the first side of the circuit
device corresponding to the first plurality of electrically conductive vias of
the first multilayer circuit board, each pin extending into and in electrical
contact with a respective one of the first plurality of electrically conductive
vias of the first multilayer circuit board and a second plurality of pins
located on the second side of the circuit device corresponding to the second
plurality of vias of the second multilayer circuit board, each pin extending
into and in electrical contact with a respective one of the second plurality of
electrically conductive vias of the second multilayer circuit board, wherein
each of the first plurality of pins of the circuit device has a length
compatible with a depth of a respective one of the first plurality of
electrically conductive vias of the first multilayer circuit board.
A method for
implementing a circuit device to interconnect at least first and second
multilayer circuit boards is provided in accordance with another embodiment of
the present invention.  The circuit
device includes a first plurality of pins located on a first surface of the
circuit device and a second plurality of pins located on a second surface of
the circuit device, the first multilayer circuit board includes a first plurality
of electrically conductive vias of varying depths and the second multilayer
circuit board having a second plurality of electrically conductive vias.  The method comprising the step of
forming at least one pin of the first plurality of pins of the circuit device
to have a length compatible with a depth of a respective one of the first
plurality of electrically conductive vias of the first multilayer circuit
board.  The method further
comprises the steps of joining the first surface of the circuit device to a
surface of the first multilayer circuit board, each pin of the first plurality
of pins extending into and being in electrical contact with a respective one of
the first plurality of electrically conductive vias of the first multilayer
circuit board andjoining the second surface of the circuit device to a surface
of the second multilayer circuit board, each pin of the second plurality of
pins extending into and being in electrical contact with a respective one of
the second plurality of electrically conductive vias of the second multilayer
circuit board.
The present
invention will now be described in more detail with reference to exemplary
embodiments thereof as shown in the appended drawings.  While the present invention is
described below with reference to preferred embodiments, it should be
understood that the present invention is not limited thereto.  Those of ordinary skill in the art
having access to the teachings herein will recognize additional implementations,
modifications, and embodiments, as well as other fields of use, which are
within the scope of the present invention as disclosed and claimed herein, and
with respect to which the present invention could be of significant utility.
BRIEF DESCRIPTION OF THE DRAWINGS
In order to
facilitate a fuller understanding of the present invention, reference is now
made to the appended drawings. 
These drawings should not be construed as limiting the present
invention, but are intended to be exemplary only.
Figure 1A is a
cross section view of an exemplary circuit module prior to assembly, the
exemplary circuit module having two PCBs with vias of varying depths and a
double-sided pin device for interconnecting the two PCBs in accordance with at
least one embodiment of the present invention.
Figure 1B is a
cross-section view of the exemplary circuit module of Figure 1A after assembly
in accordance with at least one embodiment of the present invention.
Figure 2A is a
cross section view of an exemplary circuit module prior to assembly, the
circuit module having two PCBs with vias of varying depths and a double-sided
hybrid pin device for interconnecting the two PCBs in accordance with at least
one embodiment of the present invention.
Figure 2B is a
cross-section view of the exemplary circuit module of Figure 2A after assembly
in accordance with at least one embodiment of the present invention.
Figure 3 is a
cross-section view of an exemplary circuit module having two PCBs with vias of
varying depths and a double-sided hybrid pin device for interconnecting the two
PCBs and having subsets of pins of uniform lengths in accordance with at least
one embodiment of the present invention.
DETAILED  DESCRIPTION  OF  EXEMPLARY  EMBODIMENT(S)
Figures
1A-3 illustrate various exemplary techniques for interconnecting two or more
PCBs using a double-sided pin device. 
Figures 1A and 1B illustrate an exemplary technique for implementing a
double-sided through hole-based pin device, such as a pin grid array (PGA)
package, to interconnect two PCBs, at least one of which incorporates vias of
varying depths.  Figures 2A and 2B
illustrate an exemplary technique for implementing a double-sided hybrid pin
device to interconnect two PCBs, at least one of which incorporates vias of  varying depths.  The term hybrid pin device typically refers to a circuit
device that utilizes both through hole-based pins (e.g., PGA) and surface mount
(SMT) pins (e.g., column grid array (CGA) or ball grid array (BGA)).  Figure 3 illustrates a circuit module
having two PCBs interconnected by a double-sided pin device having subsets of
pins of uniform length. Although Figures 1A-3 illustrate exemplary embodiments
wherein double-sided pin devices are used to join two PCBs, each having vias of
varying depths to facilitate channel routing, in other embodiments, the
techniques described herein may be used to join PCBs having vias of various
depths for reasons other than, or in addition to, channel routing.  
The
term pin may refer to any of a variety of conductive structures (e.g., “leads”)
used to provide an electrical connection between one or more electrical
conduits of a PCB and an input/output of a pin device.  Examples of pins may include, but are
not limited to, straight pins, metal (e.g., gold) dendrites pins, balls,
columns, etc.  
Referring
now to Figures 1A and 1B, an exemplary technique for interconnecting two PCBs,
at least one of which having vias of varying depths, using a double-sided pin
device is illustrated in accordance with at least one embodiment of the present
invention.  In the example of
Figure 1A, a cross-section view of a circuit module including a PCB 102A, a PCB
102B and a through hole-based pin device 150 is illustrated prior to assembly.  For purposes of illustration, the
cross-section view is assumed to occur at a row of pins of the device 150 and
the corresponding rows of the PCBs 102A and 102B.  
The
PCB 102A comprises alternating dielectric layers 104A-104F and conductive
layers 106A-106E.  The PCB 102B
comprises alternating dielectric layers 128A-128F and conductive layers
130A-130E.  Although PCBs 102A and
102B are illustrated as having a certain number of layers, PCBs having any
number of layers may be implemented, as appropriate, using the guidelines
provided herein.  
In
at least one embodiment, one or more channel routing techniques may be
implemented to determine an optimal channel routing scheme for one or both of
the PCBs 102A and 102B.  The
channel routing technique described by Kwong et al. in U.S. Patent No. 6,388,890
preferably is used.  As disclosed
by Kwong et al., channels for routing signal traces (also referred to as lines
or runs) may be formed by utilizing vias that only partially penetrate the PCB.  The portions of the unpenetrated layers
beneath the via, i.e., the channels, may then be used to route signal
traces.  To illustrate, based on
the desired functionality of the device 150, the exemplary PCB 102A having vias
112-122 and 126 and surface pad 124 at the illustrated row may be formed as a
result of one or more channel routing process such as the one disclosed by
Kwong et al., where vias 112, 114, 120 and 122 include through holes
penetrating through the entirety of the PCB 102A and vias 116, 118 and 126
include blind vias (e.g., microvias) that penetrate only a subset of the layers
of the PCB 102A.  This exemplary
configuration may provide for the formation of one or more channels at various
layers of the PCB 102A, such as, for example, channels 108A-108E.  The channels 108A-108E then may be
utilized to run traces at the corresponding layers of the PCB 102A as described
by, for example, Kwong et al.
In
at least one embodiment, both of PCBs 102A and 102B implement channel
routing.  Accordingly, vias 132 and
138-146 and surface pads 134 and 136 may be arranged at the respective row of
the PCB 102B so as to create channels 110A-110H at various layers of PCB 102B
in a manner as described above. 
Vias and surface pads may be arranged in a similar manner at other rows.  The channels 110A-110H then may be used
to route traces in accordance with the desired operation of the resulting
circuit device.  
Although
a purpose of using vias of varying depths preferably includes the
implementation of channels for routing signal traces, the present invention may
be applied to interconnect circuit boards having vias of varying depths for
reasons other than channel routing without departing from the spirit or the
scope of the present invention.  
The
device 150 may include any of a variety of through hole-based circuit devices,
such as a dual-inline package (DIP), a PGA package, chip scale package (CSP),
through hole array connectors, and the like.  In at least one embodiment, the device 150 includes a
plurality of pins located on the top surface 168 and a plurality of pins located
on the bottom surface 188.  Some or
all of the pins may be electrically connected to one or more inputs and/or
outputs of the circuitry of the device 150.  The pins preferably are arranged on each respective surface
in a grid (or “matrix”) pattern. 
In the illustrated example, pins 152-166 (corresponding to vias/surface
pads 112-126, respectively) and pins 172-186 (corresponding to vias/surface
pads 132-146, respectively) are located at the illustrated row of the top
surface 168 and the bottom surface 188, respectively.  A circuit device having the arrangement of pins located on
both the top surface and the bottom surface of the device is herein referred to
as a double-sided pin device.
Double-sided
devices typically are constructed with pins of uniform length.  PCBs implementing vias of varying
lengths for channel routing or other purposes, however, may necessitate the use
of pins of various lengths.  To
illustrate, because vias 112, 114, 120, 122, 132, 142 and 144 are, in this
example, through holes, full-length pins may be used on the locations of the
device 150 that correspond to these vias (i.e., are intended to provide an
electrical connection with these vias). 
However, because such PCBs typically incorporate blind vias (e.g., vias
116, 118, 126, 138, 140 and 146) and/or surface pads (e.g., surface pads 124,
134 and 136) to form channels or for other reasons, full-length pins that are
appropriate for through-holes may not be suitable for the blind vias/surface
pads.  
Accordingly,
in at least one embodiment, the pins of the device 150 may be formed at the
time of manufacture or modified after manufacture to have lengths compatible
with the corresponding vias/surface pads of the PCBs 102A and 102B.  A pin preferably is compatible with the
corresponding via when its length is sufficient to allow the pin to form a
reliable mechanical attachment and electrical contact with the via when the
device 150 is mounted on the surface of the PCB (e.g., by extending at least
partially into the via) but not so long as to prevent other pins from forming
reliable mechanical attachments and electrical contacts with their
corresponding vias or surface pads. 
In instances wherein a pin of the device 150 is intended to provide
electrical contact with a surface pad of the PCB (e.g., pin 164 to surface pad
124), the “depth” of the surface pad may be represented as the distance between
the outer (in this case top) surface of the device 150 and the corresponding
surface pad.     
The
device 150 may be manufactured as a general-purpose device having pins 152-166
and 172-186 of a uniform length suitable for PCBs having through holes
only.  To adapt the device 150 to
the PCBs 102A and 102B having channel routing, portions of certain pins may be
removed so that the modified pin has a length compatible with the depth of the
corresponding via/surface pad.  To
illustrate, portions 156A, 158A, 164A, 166A, 174A, 176A, 178A, 180A and 186A
may be trimmed from the pins 156, 158, 164, 166, 174, 176, 178, 180 and 186,
respectively.  The resulting pin
configuration of the device 150 allows the pins 152-162, 166, 172 and 178-186
to extend substantially into and come into electrical contact with the
corresponding via (vias 112-122, 126, 132 and 138-146, respectively) and allows
the pins 164, 174 and 176 to come in electrical contact with the corresponding
surface pad of the corresponding PCB. 
Any
of a variety of methods may be utilized to form the pins of the device 150 to
the appropriate length.  Such
techniques may include, for example, trimming the pins to the desired length
using a diamond saw or laser cutting device, grinding the pins down to their
desired lengths, and the like. Alternatively, the pins may be formed at time of
manufacture to have the appropriate length.
As
noted above, the device 150 preferably is used to provide one or more
electrical connections between the PCB 102A and the PCB 102B after
assembly.  Accordingly, the device
150 preferably includes logic to provide a connection between one or more pins
of the top surface 168 and one or more pins of the bottom surface 188.  For example, the device 150 may include
logic 192 to provide a connection between the pins 156, 174 and 176 and logic
194 to provide a connection between the pins 164 and 180.
This
logic may include any combination of passive and active circuitry.  For example, the logic may include a
simple conductive path to provide a signal conduit between a pin of the top
surface and a pin of the bottom surface. 
Alternatively, the logic may include, for example, filtering circuitry
to reduce noise in a signal transmitted between a pin of the top surface 168
and a pin of the bottom surface 188. 
Further, the logic may include, for example, active circuitry related to
the intended operation of the device such as, for example, digital signal
processing (DSP) logic.
Figure
1B illustrates an exemplary assembly of the device 150 and PCBs 102A and 102B
of Figure 1A to form a circuit module 190 in accordance with at least one
embodiment of the present invention. 
As shown in Figure 1B, the pins 152-162, 166 may be inserted into and
brought into electrical contact with the corresponding vias 112-122, 126,
respectively, of the PCB 102A and the pins 172, 178-186 may be inserted into
and brought into electrical contact with the corresponding vias 132, 138-146,
respectively, of the PCB 102B. 
Likewise, pin 164 may be brought into electrical contact with surface
pad 124 of PCB 102A and pins 174, 176 may be brought into electrical contact
with surface pads 134, 136, respectively, of PCB 102B.  Electrical and/or mechanical coupling
between a pin and the corresponding via/surface pad may be accomplished using
any of a variety of means known to those skilled in the art.  For example, the pins may be soldered
to their corresponding via/surface pad using a solder reflow technique.
Further,
in at least one embodiment, the device 150 may be keyed to prevent an incorrect
orientation during assembly.  For
example, a pin location on one of the PCBs 102A, 102B and the corresponding pin
of the device 150 may be keyed with a particular shape (e.g., a square) that
differentiates them from the remainder of the pins/pads which share a different
shape (e.g., circular). 
Alternatively, the device 150 may be keyed by using a certain pin
pattern for the top outer surface that is incompatible with the PCB 102B or a
pin pattern for the bottom outer surface that is incompatible with the PCB
102A.  Moreover, the device 150 may
implement certain mechanical or structural features, such as a ridge or a
notch, that prevent the device 150 from being incorrectly inserted into the PCB
102A/PCB 102B.    
After
assembly, the device 150, in one embodiment, functions as a connector between
the PCB 102A and the PCB 102B. 
Unlike simple mechanical connectors, however, the pin device 150 may
implement passive or active logic to reduce or eliminate negative effects in
signals transmitted between the PCB 102A and the PCB 102B.  Further, the connection of a
double-sided pin device to multiple PCBS may reduce the cost and complexity of
the circuit device in many instances.
Referring
now to Figures 2A and 2B, an exemplary technique for interconnecting two
channel-routed PCBs using a double-sided hybrid pin device is illustrated in
accordance with at least one embodiment of the present invention.  In the example of Figure 2A, a
cross-section view of a circuit module including a PCB 202A, a PCB 202B and a
hybrid device 250 is illustrated prior to assembly.  For purposes of illustration, the cross-section view is
assumed to occur at a row of pins of the device 250 and the corresponding rows
of the PCBs 202A and 202B.  
The
PCB 202A comprises alternating dielectric layers 204A-204F and conductive
layers 206A-206E.  The PCB 202B
(comprises alternating dielectric layers 228A-228F and conductive layers
230A-230E.   Although PCBs
202A and 202B are illustrated as having a certain number of layers, PCBs having
any number of layers may be implemented, as appropriate, using the guidelines provided
herein.
As
discussed above with reference to PCBs 102A and 102B, the PCBs 202A and 202B
may incorporate channel routing using an arrangement of vias of varying depths,
such as through holes, blind vias and/or surface pads.  In the illustrated example, the PCB
202A uses through holes 212, 214, 220 and 222, blind vias 218 and 226, and
surface pads 216 and 224 at the illustrated row to form channels 208A-208E for
routing traces.  Similarly, the
exemplary PCB 202B uses through holes 232, 242, blind vias 238, 240 and 246,
and contact pads 234, 236 and 244 to form channels 210A-210H for routing traces
in the PCB 202B.    
As
with the device 150 of Figure 1, the device 250, in at least one embodiment,
includes a double-sided pin device having pins located on the top surface 268
and the bottom surface 288. 
However, unlike the device 150, the exemplary device 250 includes both
through hole-based pins (e.g., straight pins) and surface mount pins (e.g.,
balls or columns) to adapt the pins to the configuration of the PCBs 202A and
202B.
To
illustrate, the device 250 may incorporate pins 252, 254, 258, 260, 262 and 266
to provide electrical connections with vias 212, 214, 218, 220, 222 and 226,
respectively, of the PCB 202A and pins 272, 278, 280, 282 and 286 to provide
electrical connections with vias 232, 238, 240, 242 and 246, respectively, of
the PCB 202B.  As illustrated, each
of the pins 252, 254, 258-262, 266, 272, 278-282 and 286 may be manufactured or
trimmed to have a length compatible with the corresponding via.  Rather than using pins to provide electrical
connections with the surface pads 216, 224, 234, 236 and 244, the device 250
instead may implement SMT-based pins (e.g., balls 256, 264, 274, 276 and 284).
The
double-sided pin device 250 preferably is used to provide one or more
electrical connections between the PCB 202A and the PCB 202B after
assembly.  Accordingly, the device
250 may include logic to provide one or more connections between one or more
pins of the top surface 268 and one or more pins of the bottom surface
288.  For example, the device 250
may include logic 292 to provide a connection between the pins 256, 274 and 276
and logic 294 to provide a connection between the pins 264 and 280.  This logic may include any combination
of passive and active circuitry as noted above with reference to logic 192, 194
of device 150 (Figure 1).
Figure
2B illustrates an exemplary assembly of the device 250 and PCBs 202A and 202B
of Figure 2A to form a circuit module 290 in accordance with at least one
embodiment of the present invention. 
As shown in Figure 2B, the pins 252, 254, 258, 260, 262 and 266 may be
inserted into and brought into electrical contact with the corresponding vias
212, 214, 218, 220, 222 and 226, respectively, of the PCB 202A and the pins
272, 278, 280, 282 and 286 may be inserted into and brought into electrical
contact with the corresponding vias 232, 238, 240, 242 and 246, respectively,
of the PCB 202B.  Likewise, balls
256, 264 may be brought into electrical contact with surface pads 216, 224,
respectively, of PCB 202A and balls 274, 276 and 284 may be brought into
electrical contact with surface pads 234, 236 and 244, respectively, of PCB
202B.  Electrical and/or mechanical
coupling between a pin and the corresponding via/surface pad may be
accomplished using any of a variety of means known to those skilled in the
art.  In at least one embodiment,
the device 250 may be keyed using a particular pin pattern or mechanical
feature to prevent an incorrect orientation during assembly. 
After
assembly, the device 250, in one embodiment, functions as a connector between
the PCB 202A and the PCB 202B. 
Unlike simple mechanical connectors, however, the device 250 may
implement passive or active logic to reduce or eliminate negative effects in
signals transmitted between the PCB 202A and the PCB 202B.  Further, the connection of a single
device to multiple PCBS reduces the cost and complexity of the circuit module
290 in many instances. 
Although
Figures 1A-2B illustrate exemplary embodiments wherein the pins may be formed
or trimmed to individual lengths so that they extend a substantial distance
into their respective vias of the PCBs, in other embodiments, a subset of the
pins may be formed or trimmed to have a uniform length that allows a respective
one of the subset of pins to extend sufficiently into the shortest via while
permitting the other pins to establish a reliable mechanical bond and
electrical contact with their respective vias/surface pads.  To illustrate, Figure 3 depicts an exemplary
circuit module 390 having two PCBs 202A, 202B (discussed above) interconnected
by a double sided pin device 350 having subsets of pins of uniform length in
accordance with at least one embodiment of the present invention.
The pin device
350 includes a set of pins 352-366 on the top surface and a set of pins 372-386
on the bottom surface, where the pins 352-366 and 372-386 may be used to
interconnect and provide one or more signal paths between the PCBs 202A, 202B
using, for example, logic 392 and 394 (analogous to logic 292, 294, discussed
above).  In the example of Figure
3, pins 352, 354, 358-362, 366, 372, 378-382 and 386 are straight pins for
connecting to vias 212, 214, 218-222, 226, 232, 238-242 and 246, respectively.  Pins 356, 364, 374, 376 and 384 are
balls for connecting to surface pads 216, 224, 234, 236 and 244, respectively.
Although the
reliability of the mechanical attachment between a via and a pin often is
related to the extent to which the pin extends into the via, the benefits of
using a subset of pins of a substantially uniform length may outweigh the
additional mechanical bond afforded by pins that extend the length of their
respective vias.  For example, less
effort typically is involved to form the pins 352, 354, 358-362, 366, 372,
378-382 and 386 to have a substantially uniform length than to form each of the
pins to have a length customized to the depth of the respective via.  Accordingly, in at least one
embodiment, those pins on a surface of the device 350 that are intended to
connect to a via may be trimmed to a uniform length sufficient to allow the pin
designated for the shortest via of the corresponding PCB to reliably establish
a mechanical and electrical bond with the shortest via.  At the same time, the length of the pins
preferably allows the other pins to extend at least partially into their
respective vias and allows pins intended for surface pads to contact their
respective surface pads.
To illustrate,
the pins 352, 354, 358-362 and 366 could be formed or trimmed to the uniform
length shown, thereby allowing the pin 366 to establish a mechanical and
electrical bond with the via 226 (i.e., the shortest via of PCB 202A) while
allowing the pins 352-364 to form reliable mechanical and electrical bonds with
their respective vias/surface pads. 
The pins 372, 378-382 and 386 may be trimmed in a similar manner to the
uniform length shown to allow pins 372-386 to form a reliable mechanical and
electrical contact with their respective vias/surface pads 232-246,
respectively. 
The present
invention is not to be limited in scope by the specific embodiments described
herein.  Indeed, various
modifications of the present invention, in addition to those described herein,
will be apparent to those of ordinary skill in the art from the foregoing
description and accompanying drawings. 
Thus, such modifications are intended to fall within the scope of the
following appended claims. 
Further, although the present invention has been described herein in the
context of a particular implementation in a particular environment for a
particular purpose, those of ordinary skill in the art will recognize that its
usefulness is not limited thereto and that the present invention can be
beneficially implemented in any number of environments for any number of
purposes.  Accordingly, the claims
set forth below should be construed in view of the full breath and spirit of
the present invention as disclosed herein.
【請求項１】A circuit device for
interconnecting first and second multilayer circuit boards, the first
multilayer circuit board having a first plurality of electrically conductive
vias of varying depths and the second multilayer circuit board having a second
plurality of electrically conductive vias, the circuit device comprising:
a  first plurality of pins located on a
first side of the circuit device corresponding to the first plurality of
electrically conductive vias of the first multilayer circuit board, each pin
having a length compatible with a depth of a respective one of the first
plurality of electrically conductive vias of the first multilayer circuit
board; and 
a
second plurality of pins located on a second side of the circuit device corresponding
to the second plurality of electrically conductive vias of the second
multilayer circuit board.
【請求項２】The circuit device as in Claim 1, further
comprising one or more circuits to provide an electrical connection between at
least one pin of the first plurality of pins and at least one pin of the second
plurality of pins. 
【請求項３】The circuit device as in Claim 1, wherein
the first plurality of electrically conductive vias are arranged so as to form
at least one channel for routing one or more electrically conductive signal
traces on one or more signal layers of the first multilayer circuit board.
【請求項４】The circuit device as in Claim 3, wherein
the second plurality of electrically conductive vias of the second multilayer
circuit board are of varying depths and arranged so as to form at least one
channel for routing one or more electrically conductive signal traces on one or
more signal layers of the second multilayer circuit board and wherein each pin
of the second plurality of pins has a length compatible with a depth of a
respective one of the second plurality of electrically conductive vias of the
second multilayer circuit board.
【請求項５】The circuit device of Claim 1, wherein
the second plurality of electrically conductive vias of the second multilayer
circuit are of varying depths.
【請求項６】The circuit device as in Claim 5, wherein
the second plurality of electrically conductive vias of the second multilayer
circuit board are arranged so as to form at least one channel for routing one
or more electrically conductive signal traces on one or more signal layers of
the second multilayer circuit board and wherein each pin of the second plurality
of pins has a length compatible with a depth of a respective one of the second
plurality of electrically conductive vias of the second multilayer circuit
board.
【請求項７】The circuit device as in Claim 1, wherein
each of the first and second plurality of pins includes one of a group
consisting of: a straight pin, a metal dendrite, a column, and a ball.
【請求項８】The circuit device as in Claim 1, wherein
the first
plurality of pins are arranged so as to prevent a joining of the first side of
the circuit device to the second multilayer circuit board.
【請求項９】A circuit module comprising:
a
first multilayer circuit board having a first plurality of electrically
conductive vias of varying depths; 
a
second multilayer circuit board having a second plurality of electrically
conductive vias; and
a
circuit device having a first side mounted to a surface of the first multilayer
circuit board and a second side mounted to a surface of the second multilayer
circuit board, the circuit device comprising:
a
first plurality of pins located on the first side of the circuit device
corresponding to the first plurality of electrically conductive vias of the
first multilayer circuit board, each pin extending into and in electrical
contact with a respective one of the first plurality of electrically conductive
vias of the first multilayer circuit board; and
a
second plurality of pins located on the second side of the circuit device corresponding
to the second plurality of vias of the second multilayer circuit board, each
pin extending into and in electrical contact with a respective one of the
second plurality of electrically conductive vias of the second multilayer
circuit board;
wherein
each of the first plurality of pins of the circuit device has a length
compatible with a depth of a respective one of the first plurality of
electrically conductive vias of the first multilayer circuit board.
【請求項１０】The circuit device as in Claim 9, wherein
the circuit device further comprises one or more circuits to provide at least
one electrical connection between at least one pin of the first plurality of
pins and at least one pin of the second plurality of pins. 
【請求項１１】The circuit device as in Claim 9, wherein
the first plurality of electrically conductive vias are arranged so as to form
at least one channel for routing one or more electrically conductive signal
traces on one or more signal layers of the first multilayer circuit board.
【請求項１２】The circuit device as in Claim 11,
wherein the second plurality of electrically conductive vias of the second
multilayer circuit board are of varying depths and arranged so as to form at
least one channel for routing one or more electrically conductive signal traces
on one or more signal layers of the second multilayer circuit board and wherein
each pin of the second plurality of pins has a length compatible with a depth
of a respective one of the second plurality of electrically conductive vias of
the second multilayer circuit board.
【請求項１３】The circuit device of Claim 9, wherein
the second plurality of electrically conductive vias of the second multilayer
circuit are of varying depths.
【請求項１４】The circuit device as in Claim 13,
wherein the second plurality of electrically conductive vias of the second
multilayer circuit board are arranged so as to form at least one channel for
routing one or more electrically conductive signal traces on one or more signal
layers of the second multilayer circuit board and wherein each pin of the
second plurality of pins has a length compatible with a depth of a respective
one of the second plurality of electrically conductive vias of the second
multilayer circuit board.
【請求項１５】The circuit device as in Claim 9, wherein
each of the first and second plurality of pins includes one of a group
consisting of: a straight pin, a metal dendrite, a column, and a ball.
【請求項１６】A method for implementing a circuit
device to interconnect at least first and second multilayer circuit boards, the
circuit device having a first plurality of pins located on a first surface of
the circuit device and a second plurality of pins located on a second surface
of the circuit device, the first multilayer circuit board having a first
plurality of electrically conductive vias of varying depths and the second
multilayer circuit board having a second plurality of electrically conductive
vias, the method comprising the step of:
forming
at least one pin of the first plurality of pins of the circuit device to have a
length compatible with a depth of a respective one of the first plurality of
electrically conductive vias of the first multilayer circuit board.
【請求項１７】The method as in Claim 16, further
comprising the steps of: 
joining
the first surface of the circuit device to a surface of the first multilayer
circuit board, each pin of the first plurality of pins extending into and being
in electrical contact with a respective one of the first plurality of
electrically conductive vias of the first multilayer circuit board; and
joining
the second surface of the circuit device to a surface of the second multilayer
circuit board, each pin of the second plurality of pins extending into and
being in electrical contact with a respective one of the second plurality of
electrically conductive vias of the second multilayer circuit board.
【請求項１８】The method as in Claim 16, wherein the
first plurality of electrically conductive vias of the first multilayer circuit
board are arranged so as to form at least one channel for routing one or more
electrically conductive signal traces on one or more signal layers of the first
circuit board.
【請求項１９】The method as in Claim 18, wherein the second plurality of electrically
conductive vias of the second multilayer circuit board are of varying depths.
【請求項２０】The method as in Claim 19, wherein the second plurality of
electrically conductive vias are arranged so
as to form at least one channel for routing one or more electrically conductive
signal traces on one or more signal layers of the second circuit board.
【請求項２１】The method as in Claim 19, further
comprising:
forming
at least one pin of the second plurality of pins of the circuit device to have
a length compatible with a depth of a respective one of the second plurality of
electrically conductive vias of the second multilayer circuit board.
【請求項２２】The method as in Claim 21, further
comprising the steps of: 
joining
the first surface of the circuit device to a surface of the first multilayer
circuit board, each pin of the first plurality of pins extending into and being
in electrical contact with a respective one of the first plurality of
electrically conductive vias of the first multilayer circuit board; and
joining the second surface of the circuit device to a surface of the
second multilayer circuit board, each pin of the second plurality of pins
extending into and being in electrical contact with a respective one of the
second plurality of electrically conductive vias of the second multilayer
circuit board.
A circuit device
for interconnecting first and second multilayer circuit boards is described
herein.  The first multilayer
circuit board may include a first plurality of electrically conductive vias of
varying depths and the second multilayer circuit board may include a second
plurality of electrically conductive vias.  The circuit device comprises a first plurality of pins
located on a first side of the circuit device corresponding to the first
plurality of electrically conductive vias of the first multilayer circuit board,
each pin having a length compatible with a depth of a respective one of the
first plurality of electrically conductive vias of the first multilayer circuit
board.  The circuit device further
comprises a second plurality of pins located on a second side of the circuit
device corresponding to the second plurality of electrically conductive vias of
the second multilayer circuit board.
Representative Drawing
Fig.1A
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