(57)【要約】【課題】  トランジスタセルを多数用いてカレントミラー回路を構成し、このカレントミラー回路を要素とするＤ／Ａを多数設けた回路において、Ｄ／Ａの変換特性のばらつきによるＤ／Ａ相互の出力電流のばらつきを低減できるＤ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。【解決手段】  この発明は、ゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいはゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルを有するＭＯＳトランジスタを持つ多数のトランジスタセルを形成して、これらのトランジスタセルを用いてカレントミラー回路形のＤ／Ａを構成するものである。【選択図】      図１
2005130469.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラー回路を要素とするＤ／Ａ変換回路において、
前記カレントミラー回路は、複数のトランジスタセルを含み、それぞれの前記トランジスタセルは、そのゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいは前記ゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルが形成されたＭＯＳトランジスタを有しているＤ／Ａ変換回路。
【請求項２】
前記トランジスタセルは、前記ＭＯＳトランジスタとこれに直列に接続されたスイッチ動作のトランジスタとからなる直列回路からなる請求項１記載のＤ／Ａ変換回路。
【請求項３】
前記ＭＯＳトランジスタは、サーペンテイン型ＭＯＳトランジスタであり、前記スイッチ動作のトランジスタもＭＯＳトランジスタであって、これらＭＯＳトランジスタが平面からみて矩形の領域に形成されている請求項２記載のＤ／Ａ変換回路。
【請求項４】
前記トランジスタセルは、前記カレントミラー回路の入力側トランジスタおよび複数の出力側トランジスタとしてそれぞれに割当られ、前記複数の出力側トランジスタセルのそれぞれの前記スイッチ動作のトランジスタは、ゲートに表示データの１ビットをそれぞに受けてＯＮ／ＯＦＦし、前記表示データをＤ／Ａ変換したアナログ電流を前記複数の出力側トランジスタセルの合計出力として発生する請求項３記載のＤ／Ａ変換回路。
【請求項５】
前記アナログ電流は、有機ＥＬパネルの端子ピンに送出する電流あるいはその基礎となる電流として生成される請求項４記載のＤ／Ａ変換回路。
【請求項６】
前記トランジスタセルは、平面からみて矩形のトランジスタ配列ブロックに縦横に多数配列されたトランジスタセルの中から選択されたセルである請求項５記載のＤ／Ａ変換回路。
【請求項７】
請求項１〜６のいずれか１項記載のＤ／Ａ変換回路を有する有機ＥＬ駆動回路。
【請求項８】
請求項６記載のＤ／Ａ変換回路において、前記矩形のトランジスタ配列ブロックは、前記パッドの配列方向のパッドピッチの３ｎ倍（ｎは正の整数）に実質的に対応したパッド配列方向の幅を有しこの幅に対して４個以上の前記トランジスタセルが配列されかつ前記パッド配列方向に直交する方向に多数の前記トランジスタセルが配列されて形成され、前記トランジスタ配列ブロック内においてＲ，Ｇ，Ｂのそれぞれの前記Ｄ／Ａ変換回路が前記パッド配列方向に対して直角な方向に順次形成されるように前記トランジスタセルが選択されてＩＣ化されている請求項６記載のＤ／Ａ変換回路を有するの有機ＥＬ駆動回路。
【請求項９】
請求項７あるいは請求項８記載の有機ＥＬ駆動回路と、この有機ＥＬ駆動回路から駆動電流を端子ピンに受ける有機ＥＬパネルとを有する有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、有機ＥＬパネルのカラムピン対応に表示データをＤ／Ａ変換してカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する電流駆動回路において、Ｄ／Ａ変換回路の変換特性のばらつきによる表示画面の輝度むら、輝度ばらつきを抑えることができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【背景技術】
【０００２】
携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン（カラムピン）、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路を設けたこの出願人の出願特開２００３−２３４６５５号（特許文献１）と特開２００３−３０８０４３号（特許文献２）とがある。後者は、カラムピン対応に設けたＤ／Ａ変換回路が表示データと基準電流とを受けて、基準電流に従って表示データを有機ＥＬパネルのカラムピン対応にＤ／Ａ変換してカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。この場合、特に、パッシブマトリックス型の有機ＥＬパネルでは、容量性負荷となる特性を持つ有機ＥＬ素子を初期充電して駆動するためにピーク電流が生成される。
【特許文献１】特開２００３−２３４６５５号公報
【特許文献２】特開２００３−３０８０４３号公報
【０００３】
図６は、有機ＥＬ表示パネルの駆動回路のカラムピン対応に設けられる、ＭＯＳＦＥＴトランジスタ（ＭＯＳトランジスタ）を主体としたＤ／Ａ変換回路の一例（特開２００３−３０８０４３号）である。
１１は、電流駆動回路のＤ／Ａ変換回路（Ｄ／Ａ）である。Ｄ／Ａ１１は、いわゆる電流スイッチングＤ／Ａであって、カレントミラー回路により構成されている。このＤ／Ａ１１は、入力側トランジスタＴNaに定電流源１２から入力端子１１ａを介して基準電流Ｉpを受け、さらに表示データＤ0〜Ｄn-1をレジスタ１６から受けて基準電流Ｉpを表示データ倍にして出力する回路である。このＤ／Ａ１１は、Ｎチャネルの入力側トランジスタＴNaと、Ｎチャネルの出力側トランジスタＴNb〜ＴNn-1のカレントミラー回路で構成され、さらにピーク電流を生成するために、入力側トランジスタＴNaと並列にＮチャネルのＭＯＳトランジスタＴNpを入力側トランジスタとして有している。
【０００４】
トランジスタＴNpのゲートとドレインは入力端子１１ａに接続されている。トランジスタＴNaとトランジスタＴNpのソースは、抵抗Ｒa，ＲPaとスイッチ回路ＳＷa，ＳＷPaを介してそれぞれ接地されている。スイッチ回路ＳＷa，ＳＷPaは、コントロール回路１５からのパルス信号Ｐ，ＣＯＮＴによりＯＮ／ＯＦＦが制御される。スイッチ回路ＳＷaがＯＮしてスイッチ回路ＳＷPaがＯＦＦ状態で基準電流Ｉpを受けてピーク電流をＤ／Ａ１１が出力する。スイッチ回路ＳＷa，ＳＷPaがともにＯＮになって、Ｄ／Ａ１１は、基準電流に応じた定常電流を出力する。
なお、出力側トランジスタＴNb〜ＴNn-1の下流に設けられた抵抗Ｒb〜Ｒn-1は、カレントミラー回路の動作電流をバランスさせる抵抗であり、抵抗Ｒａ〜Ｒn-1の下流に設けられたＮチャネルのトランジスタＴrb〜Ｔrn-1は、表示データＤ0〜Ｄn-1によりＯＮ／ＯＦＦされるスイッチングトランジスタである。
【０００５】
ここで、出力側トランジスタＴNb〜ＴNn-1は、それぞれのドレインがＤ／Ａ１１の出力端子１１ｂに接続され、トランジスタＴNaのゲート幅（チャネル幅）に対してそれぞれのトランジスタは、例えば、×１，×２，×４，…×ｎの倍数の各桁の重みに対応するのゲート幅（チャネル幅）を持っている。各桁の重みに対応するゲート幅（チャネル幅）は、通常、トランジスタセルとして形成された単位トランジスタを複数個パラレルに接続することで形成される。
１３は、出力段電流源であり、駆動レベルシフト回路１３ａと出力段カレントミラー回路１３ｂとで構成されている。
駆動レベルシフト回路１３ａは、Ｄ／Ａ１１の出力電流を出力段カレントミラー回路１３ｂに伝達するための回路であって、ＮチャネルのＭＯＳトランジスタＴNvからなる。トランジスタＴNvのゲートは、バイアスラインＶbに接続され、ソース側が出力端子１１bに接続され、ドレインが出力段カレントミラー回路１３ｂの入力端子１３cに接続されている。
出力段カレントミラー回路１３ｂは、ＰチャネルＭＯＳトランジスタＴPu，ＴPwと、出力段カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴPx，ＴPyとを有している。トランジスタＴPyは、そのドレインから出力ピン９を介して有機ＥＬ素子４に駆動電流を出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような電流駆動回路は、基準電流Ｉpに従ってＤ／Ａ変換してカラム方向の駆動電流あるいはこの駆動電流の元となる電流をカラムピン対応に生成する。しかも、トランジスタセルを多数用いるカレントミラー回路でＤ／Ａを構成する。そのため、Ｄ／Ａの変換特性のばらつきがカラムピン相互の出力電流のばらつきとなり、それが表示画面の輝度むら、輝度ばらつきとなって現れてくる。
この輝度むら、輝度ばらつきは、基準電流の電流値を調整しても吸収できないため、Ｄ／Ａ変換回路に変換電流値を調整する調整回路を設けることが必要になる。しかし、この調整回路は、カラムピン対応に設けなければならないために、調整回路の素子数が多くなると回路規模が大きくなって、ＩＣとして電流駆動回路をワンチップ化することが難しくなる。
この発明の目的は、このような従来技術の問題点を解決するものであって、トランジスタセルを多数用いてカレントミラー回路を構成し、このカレントミラー回路を要素とするＤ／Ａを多数設けた回路において、Ｄ／Ａの変換特性のばらつきによるＤ／Ａ相互の出力電流のばらつきを低減できるＤ／Ａ変換回路を提供することにある。
また、この発明の他の目的は、前記のようなトランジスタセルを多数用いるカレントミラー回路を要素とするＤ／Ａを用いる有機ＥＬ駆動回路および有機ＥＬ表示装置において、表示画面の輝度むら、輝度ばらつきを抑えることができる有機ＥＬ駆動回路または有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
このような目的を達成するためのこの発明のＤ／Ａ変換回路、有機ＥＬ駆動回路または有機ＥＬ表示装置の特徴は、カレントミラー回路を要素とするＤ／Ａ変換回路において、前記カレントミラー回路が複数のトランジスタセルを含み、それぞれのトランジスタセル（単位トランジスタ）がそのゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいはゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルが形成されたＭＯＳトランジスタを有しているものである。
【発明の効果】
【０００８】
ところで、ＭＯＳトランジスタによるカレントミラー回路において、所定の入力駆動電流値Ｉに対する出力側電流値のばらつきΔＩは、次のような式で表すことができる。        ΔＩ＝Ｉ−２ΔＶth／（ＶGS−Ｖth）……(1)
だだし、ＶGSは、ゲート−ソース間電圧、Ｖthは閾値電圧、ΔＶthは、そのトランジスタの設計基準となる閾値電圧に対する差電圧である。
前記の(1)式の（ＶGS−Ｖth）は、次の式で表すことができる。
ＶGS−Ｖth＝√{(２/μnＣox)・(Ｌ／Ｗ)・ＩD｝……(2)
ただし、μnは電子移動度、Ｃoxはゲート酸化膜の単位面積あたりの容量、ＩDはドレイン電流、Ｌはチャネル長、Ｗはチャネル幅である。
ところで、駆動ピン数は高解像度化の要請により増加する傾向にある。これにより消費電力が増加するので、その低減がいっそう要求される。そのため、Ｄ／Ａ変換回路の動作電源電圧は、例えば、３Ｖ程度か、それ以下に抑える必要がある。したがって、ＶGSを大きくすることはできない。
【０００９】
そこで、ＩDを一定値と考えた場合に、（ＶGS−Ｖth）を大きくすれば、ばらつきΔＩは小さくなる。（ＶGS−Ｖth）を大きくするには、Ｌ／Ｗを大きくすることが必要となる。言い換えれば、その逆数のＷ／Ｌを小さくすればよい。
そこで、この発明は、ゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいはゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルを有するＭＯＳトランジスタを持つトランジスタセルを多数形成して、これらのトランジスタセルを用いてカレントミラー回路形のＤ／Ａを構成する。これによりチャネル長Ｌの長いトランジスタによりカレントミラー回路を構成することができる。また、これによりＷ／Ｌを小さくすることができる。
さらに、チャネルを折れ曲げることでトランジスタセル（単位トランジスタ）の形態は、長方形状とならず、正方形に近い四角形にすることができる。このことからトランジスタセル間の距離が短くなる上に、集積効率を向上させることができる。また、これによりカレントミラー回路を構成するそれぞれのトランジスタの距離を短くレイアウトすることができる。その結果、カレントミラー回路を構成する各トランジスタの特性上からみたペア性を向上させることができ、Ｄ／Ａ変換の電流精度を向上させることができる。
このようなことから、この発明は、カレントミラー回路を用いる多数のＤ／Ａを設けた回路において、Ｄ／Ａの変換特性のばらつきによるＤ／Ａ相互の出力電流のばらつきを低減できる。さらに、この発明のＤ／Ａを有機ＥＬパネルの端子ピン対応に設ける有機ＥＬ駆動回路および有機ＥＬ表示装置は、カレントミラー回路の変換電流のばらつきが抑制され、Ｄ／Ａ変換回路の変換特性のばらつきによる表示画面の輝度むら、輝度ばらつきを抑えることができる。
【発明を実施するための最良の形態】
【００１０】
図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の電流駆動回路のＤ／Ａと出力段電流源のカレントミラー回路を構成するトランジスタセルについてのレイアウトの説明図、図２（ａ）は、カレントミラー形のＤ／Ａにおけるトランジスタセルの半導体構造の平面説明図、図２（ｂ）は、そのＡ−Ａ断面説明図、図３（ａ）は、カレントミラー形のＤ／Ａにおけるトランジスタセルの他の半導体構造の平面説明図、図３（ｂ）は、そのＢ−Ｂ断面説明図、図４は、カレントミラー形のＤ／Ａにおけるトランジスタセルのさらに他の半導体構造の平面説明図、図５（ａ）は、前記トランジスタセルを使用したカレントミラー形のＤ／Ａの説明図、そして、図５（ｂ）は、前記トランジスタセルの等価回路である。
図１において、１０は、カレントミラーを構成するトランジスタセル（トランジスタ単位回路）１のレイアウトである。このレイアウト１０は、有機ＥＬ駆動回路のカラムドライバＩＣにおいて、カラムピン対応に設けられるＤ／Ａと出力段電流源を形成する領域に対応している。
図６に示すＤ／Ａ１１と出力段電流源１３のカレントミラーを構成するするために、図１に示すようなレイアウト１０で示す配列のトランジスタセル１を使用する。そのため、図６のＤ／Ａ１１は、図５（ａ）に示すように抵抗Ｒａ〜Ｒn-1を使用しない回路構成のＤ／Ａ５とし、トランジスタセル１を図５（ｂ）に示すように、電流出力用のＮチャネルＭＯＳトランジスタＴNとスイッチ回路となるＮチャネルＭＯＳトランジスタＴrの直列回路２０からなる、２個のトランジスタを単位として構成する。さらに、Ｄ／Ａ５については、トランジスタセル１のトランジスタＴNを図２（ａ），（ｂ）に示すような平面からみて折り返されるストライプ状のチャネルを有するサーペンテイン型トランジスタ２１とする。
【００１１】
図５（ａ）に示すＤ／Ａ５は、トランジスタセル１をカレントミラー回路の２つの入力側トランジスタおよび多数の出力側トランジスタとして使用している。出力側トランジスタセル１のトランジスタＴrは、そのゲートＧ2が表示データのうちの１ビットを受け、その“１”、“０”に応じてＯＮ／ＯＦＦする。そして、２つの入力側トランジスタセル１のドレインＤは、共にＤ／Ａ５の入力端子５ａに接続され、多数の出力側トランジスタセル１のドレインＤは、Ｄ／Ａ５の出力端子５ｂに接続されている。表示データに対するアナログ変換電流は出力端子５ｂに発生する。トランジスタＴNのゲートＧ1は、共通に接続され、さらに入力端子５ａに接続されている。各トランジスタセル１のソースＳ（トランジスタＴｒのソースＳ）はグランドＧＮＤに接続されている。
トランジスタセル１は、図１のレイアウト１０に示すように、ここでは、有機ＥＬ駆動回路のカラムピンに接続されるパッド配列方向（ロウ方向に対応）に対して直交する方向（縦方向＝カラム方向）が長手方向となる長方形のトランジスタ配列ブロック３ａにおいて縦横に配列されている。
【００１２】
トランジスタ配列ブロック３ａにおけるトランジスタセル１の総個数は、２５２個、４２個×６個である。このトランジスタ配列ブロック３ａは、所定の間隙を挟んでパッド配列方向（横方向＝ロウ方向）に３パッドピッチおきに繰り返して形成されている。そして、ロウ方向の２個のトランジスタセル１からなる各列が各パッドにそれぞれ対応している。
３×パッドピッチ幅の単位の各トランジスタ配列ブロック３ａにおいてそれぞれにカレントミラーを構成するトランジスタセル１が選択されて、Ｒ，Ｇ，ＢのＤ／Ａのそれぞれのカレントミラー回路が形成される。
この実施例では、図６のＤ／Ａ１１に対応するものとして図５（ａ）に示すＤ／Ａ５の回路をＤ／Ａ１１の回路に換えて使用する。Ｄ／Ａ５は、図１のレイアウト１０において、Ｒ，Ｇ，Ｂに対応してＤ／Ａ５Biと、Ｄ／Ａ５Ri、Ｄ／Ａ５Giの各領域におけるそれぞれのトランジスタセル１によりそれぞれに形成される。Ｄ／Ａ５Biと、Ｄ／Ａ５Ri、Ｄ／Ａ５Giのトランジスタセル１によりそれぞれ形成されるＤ／Ａ５は、図５（ａ）に示すように、図６のＤ／Ａ１１の抵抗Ｒa，ＲPaが削除されて上流側の入力側トランジスタＴNa，トランジスタＴNpとスイッチ回路ＳＷa，ＳＷPaとがそれぞれ直接接続された回路となっている。また、抵抗Ｒａ〜Rn-1が削除されて上流の出力側トランジスタＴNa〜ＴNn-1と下流のスイッチ回路であるトランジスタＴra〜Ｔrn-1とが直接接続されている。
【００１３】
その結果、カレントミラー回路を構成する入力側と出力側の各回路のトランジスタ構成は、図５（ｂ）に示すようなソースとドレインが接続された電流出力用のＮチャネルＭＯＳトランジスタＴNとスイッチ回路となるＮチャネルＭＯＳトランジスタＴrの直列回路を単位回路とすることができる。
トランジスタ配列ブロック３ａのパッド２側に出力段電流源１３を構成するカレントミラー回路の領域として各電流源４Bi，４Ri，４Giのブロックが設けられる。Ｂ（青）のトランジスタセル領域が図示するように、２個×６個の領域の電流源４Biとして割り当てられる。この領域の１０個のトランジスタセルにより上の配線層でカレントミラー回路を構成する。そして、このカレントミラー回路の出力を上層の配線ライン９ｂを介してパッド２Ｂiに接続する。電流源４Biでは、１０個のトランジスタセルが使用され、残りの２個は予備あるいはダミーのトランジスタセルとされる。
【００１４】
パッド２Ｂi側を前とすると、これに対してその後ろには、Ｒ（赤）のカレントミラーの電流源を構成するトランジスタセル領域が図示するように、２個×６個の領域として割り当てられる。ここを電流源４Riとする。同様に各１０個のトランジスタセルでカレントミラー回路を構成して、そのカレントミラー回路の出力を上層の配線ライン９ｒを介してパッド２Ｒiに接続する。
さらに、その後ろには、Ｇ（緑）のカレントミラーの電流源を構成するトランジスタセル領域が図示するように、２個×６個の領域として割り当てられる。ここを電流源４Giとする。同様に各１０個のトランジスタセルでカレントミラー回路を構成して、そのカレントミラー回路の出力を上層の配線ライン９ｇを介してパッド２Ｇiに接続する。
これらの後ろには、カレントミラー構成の電流スイッチングＤ／Ａを形成する１２個×６個の領域が３個設けられ、これら領域が同様にＢ，Ｒ，Ｇに対応してこれの順でＤ／Ａ５Biと、Ｄ／Ａ５Ri、そしてＤ／Ａ５Giとしてそれぞれ割り当てられている。それぞれのＤ／Ａは、７０個のトランジスタセルとからなり、２個のトランジスタセルが予備あるいはダミートランジスタとされる。
【００１５】
なお、前記のトランジスタセル（単位トランジスタ）２５２個の個数は、カレントミラー回路を構成するものとしては、内部に単位トランジスタの面積の実質的に２倍あるいはｎ倍のトランジスタあるいはトランジスタセルを部分的に１個形成した場合には、それを２個あるいはｎ個として換算した数値になる。逆に、単位トランジスタの整数分の１のトランジスタあるいはトランジスタセルを部分的に２個あるいはｎ個形成した場合にはカレントミラー回路を構成するものとしては、逆にそれら全体を１個と換算した値である。
Ｄ／Ａ５Biの出力端子は、電流源４Biの入力端子と上層の配線ライン８ｂを介して接続されている。Ｄ／Ａ５RiとＤ／Ａ５Giもそれぞれ電流源４Ri，電流源４Giと配線ライン８ｒ，８ｇを介してそれぞれの出力端子が電流源の対応する入力端子と接続されている。
このようなトランジスタ配列ブロック３ａがＢ，Ｒ，Ｇのそれぞれ３個のパッドごとにレイアウトされる。
なお、図１におけるＢ，Ｒ，Ｇの各電流源４Bi，４Ri，４Giのブロックについては、これらのブロックをパッド２Bi，２Ri，２Giに対応して横方向に配列して、Ｄ／Ａ５Bi，５Ri，５Giのみを縦方向にＢ，Ｒ，Ｇの順で配列してもよい。
【００１６】
ところで、図６における出力段電流源１３はＰチャネルＭＯＳトランジスタであり、Ｄ／Ａ１１はＮチャネルＭＯＳトランジスタである。前記の配線ラインによる接続は、Ｄ／Ａ５Biと、Ｄ／Ａ５Ri、Ｄ／Ａ５GiをＮチャネルＭＯＳトランジスタのトランジスタセル１とし、電流源４Biと、電流源４Ri、電流源４GiをＰチャネルＭＯＳトランジスタのトランジスタセル１とした場合である。したがって、電流源４Biと、電流源４Ri、電流源４Giについては、図５（ｂ）の等価回路は、図示しないが、ＮチャネルからＰチャネルＭＯＳトランジスタに変わる。
なお、ここでは、各電流源のブロックのトランジスタセル数がＤ／Ａのブロックのトランジスタセル数に比べてはるかに少ないので、トランジスタセル１のＰチャネル，Ｎチャネルの形態は別にして同じトランジスタセル１としているが、電流源４Biと、電流源４Ri、電流源４GiをＤ／Ａ５Biと、Ｄ／Ａ５Ri、Ｄ／Ａ５Giとを、例えば、同じＮチャネルＭＯＳトランジスタのトランジスタセル１とした場合には、別領域に形成したＰチャネルＭＯＳトランジスタのカレントミラー回路を介してＤ／Ａ５Biと、Ｄ／Ａ５Ri、Ｄ／Ａ５Giの各出力端子と電流源４Biと、電流源４Ri、電流源４Giの各入力端子とをそれぞれ接続することになる。この場合には、ＮチャネルＭＯＳトランジスタで形成される電流源４Biと、電流源４Ri、電流源４Giとは、図６の出力段電流源１３の場合と異なり、電流シンク型になる。
また、電流源４Biと、電流源４Ri、電流源４Giを構成するトランジスタにはスイッチ動作のトランジスタは不要である。図５（ｂ）の等価回路のトランジスタセル１の場合には、直列回路２０のうち電流出力用のＭＯＳトランジスタＴNが使用される。そこで、スイッチ回路となるＮチャネルＭＯＳトランジスタＴrは、ＯＮ状態に設定されて実質的に電流出力用のトランジスタが１つ形成されているトランジスタセル１として使用される。
【００１７】
図２、図３は、このような場合の図５（ａ）に示すＤ／Ａ５の回路を形成するＤ／Ａ５Bi，５Ri，５Giの各領域に形成されるトランジスタセル１の半導体構造説明図である。
Ｄ／Ａ５Bi，５Ri，５Giのトランジスタセル１は、特に、図５（ｂ）に示すように、トランジスタＴNとスイッチ回路となるトランジスタＴrの直列回路２０で形成される。Ｄ／Ａ５Bi，５Ri，５Giは、図６のＤ／Ａ１１に対して抵抗が削除された回路である。そこで、カレントミラー回路の入力側も出力側も直列回路２０が単位回路となっている。
具体的には、カレントミラー回路の入力トランジスタ側では直列回路２０のトランジスタＴNのドレインＤが基準電流を受ける入力端子１１ａに接続され、トランジスタＴrのソースＳがグランドＧＮＤに接続される。なお、図５（ａ）の図面一番左側にあるトランジスタセル１に示すように、トランジスタＴrのゲートが所定のバイアス電圧Ｖｂに設定されると、これがスイッチ回路ではなく、抵抗になる。実際の回路では、図５（ａ）の図面一番左側にあるトランジスタセル１のトランジスタＴｒあるいは図６のスイッチ回路ＳＷaは抵抗に置き換えられる。
前記したように、カレントミラー回路の出力側トランジスタではトランジスタＴNのドレインＤが出力端子５ａに接続され、トランジスタＴrのソースＳがグランドＧＮＤに接続される。そして、出力側トランジスタの各桁の重み付けに応じて直列回路２０のトランジスタセル１が複数個パラレルに接続される。
【００１８】
図２（ａ）は、Ｄ／Ａ５Bi，５Ri，５Giのトランジスタセル１のうち上流側のトランジスタＴNをサーペンテイン型トランジスタとしたものの平面図である。なお、電流源４Biと、電流源４Ri、電流源４Giを構成するトランジスタセル１は、必ずしもサーペンテイン型トランジスタの構成を採る必要はない。
２１は、トランジスタＴNが形成された領域であり、２２がトランジスタＴrが形成された領域である。２２ｓは、トランジスタＴrのソース領域であり、２３は、ソースコンタクト領域である。２２ｇは、トランジスタＴrのゲート領域であり、２４はそのゲートコンタクト領域である。２２ｄは、トランジスタＴrのドレイン領域であるとともに、トランジスタＴNのソース領域になっている。
２１ｇは、トランジスタＴNのゲート領域であり、２５は、そのゲートコンタクト領域である。２６は、ゲート領域２１ｇのゲート電極の下側にチャネルを形成するためのチャネル形成領域であり、これによりゲートに所定の電圧が加わったときに、ゲート領域は、平面からみて折れ曲げられたストライプ形状のチャネル（反転層）をチャネル形成領域２６の直下に形成する。この領域の周囲にはＬＯＣＯＳ（ＳｉＯ２）領域２６Ｌが各ストライプチャネルを分離するために設けられている。２１ｄは、トランジスタＴNのドレイン領域であり、２７はそのドレインコンタクト領域である。
ここで、チャネル形成領域２６は、図２（ｂ）のＡ−Ａ断面図に示すように、ＬＯＣＯＳ領域２６Ｌと交互に配置され、ゲート領域に形成されるチャネルがチャネル形成領域２６の範囲で制限される。その結果、平面からみてゲート領域にストライブ状にくねったチャネルを形成できる。これによりゲート領域に形成されるチャネルは、電流の流れる方向が折り返される形状になる。また、これによりトランジスタＴNのＷ／Ｌを小さくすることがきる。
【００１９】
図３（ａ）は、他のチャネル形成領域の形状であって、チャネル形成領域２６をＵの字形の折り曲げチャネル形成領域２６１を１単位として複数個並列に設けて、さらに両側に直線状のストライブ２６２を設けて、図２（ａ）のチャネル形成領域２６を複数の部分に分割したものである。
ゲート領域２１ｇの外側には、チャネル電流を取り出すチャネルコンタクト領域２６３が折り曲げ部２６１，２６２の端部にそれぞれ設けられている。この端部同士を上層のコンタクト領域配線層においてコンタクト領域２６４を介して配線ライン２６５によりそれぞれ接続して１本の折り曲げチャネルとして形成する。
図３（ｂ）は、そのＢ−Ｂ断面説明図である。チャネルコンタクト領域２６３は、Ｎ＋の島領域として折り曲げ部２６１，２６２の端部の直下にそれぞれ形成されている。
なお、Ａ−Ａ断面は、図２（ｂ）と同じである。
【００２０】
図４は，他のチャネル形成領域であって、単にストライプのチャネル形成領域２６６を複数個並設して、チャネル形成領域２６６において図面上下方向に設けたチャネルコンタクト領域２６７，２６８を設けて、それを配線ライン２６９でそれぞれ接続したものである。これによりゲート領域に形成されるチャネルは、平面からみて電流の流れる方向が折り返される形状になる。なお、これについての断面説明図は省略する。
【００２１】
以上説明してきたが、図５（ｂ）の直列回路２０は、トランジスタＴN側が下流でトランジスタＴr側が上流となる直列回路であってもよい。さらに、カレントミラー回路を構成するトランジスタＴN側だけをトランジスタセル１としてＤ／Ａ５Bi，５Ri，５Giのそれぞれの領域に設け、スイッチ動作のトランジスタＴrは、別の領域に設けられていてもよい。したがって、トランジスタセル１は、サーペンテイン型ＭＯＳトランジスタセルの電流出力用のＭＯＳトランジスタ１個だけであってもよい。
また、実施例のトランジスタセル１の電流出力用のＭＯＳトランジスタＴNは、ゲート領域が実質的に矩形とされ、ゲート領域に形成されるチャネルをそこに流れる電流の方向が折り返される形状になるようにしている。しかし、ＭＯＳトランジスタＴNのゲート領域そのものを平面からみて折れ曲げられたストライブ状にしても同様なチャネルが形成できる。
【産業上の利用可能性】
【００２２】
実施例では、Ｄ／Ａのカレントミラー回路についてサーペンテイン型ＭＯＳトランジスタセルを用いているが、出力段電流源のカレントミラー回路の単位トランジスタもサーペンテイン型ＭＯＳトランジスタセルで構成してもよいことはもちろんである。
また、実施例の図１のレイアウトでは、Ｄ／Ａと出力段電流源のカレントミラー回路を構成するそれぞれの領域は、それぞれ２個のトランジスタを単位とするトランジスタセル１で構成されている。しかし、このトランジスタセル１は、２個以上のトランジスタを単位として構成されていてもよい。また、Ｄ／Ａに対して出力段電流源のトランジスタセル数は少なく、また、出力段電流源のカレントミラー回路の単位トランジスタは、スイッチ回路を必要としていないので、ＮチャネルＭＯＳトランジスタＴrがない電流出力用のＭＯＳトランジスタＴNが１つだけのトランジスタセルとしてもよい。
さらに、実施例のトランジスタセル１は、ＮチャネルＭＯＳトランジスタで構成されているが、これは、ＰチャネルＭＯＳトランジスタで構成されてもよい。
【図面の簡単な説明】
【００２３】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の電流駆動回路のＤ／Ａと出力段電流源のカレントミラー回路を構成するトランジスタセルについてのレイアウトの説明図である。
【図２】図２（ａ）は、カレントミラー形のＤ／Ａにおけるトランジスタセルの半導体構造の平面説明図、図２（ｂ）は、そのＡ−Ａ断面説明である。
【図３】図３（ａ）は、カレントミラー形のＤ／Ａにおけるトランジスタセルの他の半導体構造の平面説明図、図３（ｂ）は、そのＢ−Ｂ断面説明図である。
【図４】図４は、カレントミラー形のＤ／Ａにおけるトランジスタセルのさらに他の半導体構造の平面説明図である。
【図５】図５（ａ）は、前記トランジスタセルを使用したカレントミラー形のＤ／Ａの説明図、図５（ｂ）は、前記トランジスタセルの等価回路である。
【図６】図６は、有機ＥＬ表示パネルの駆動回路のカラムピン対応に設けられるＤ／Ａの一例の説明図である。
【符号の説明】
【００２４】
１…トランジスタセル（単位トランジスタ）、２…パッド、
３，３ａ…単位トランジスタの配列ブロック、
４Bi，４Ri，４Gi…電流駆動回路、
５Bi，５Ri，５Gi…Ｄ／Ａ、
６ｂi…出力端子、７ｂi…入力端子、
８ｂ，８ｒ，８ｇ、９ｂ，９ｒ，９ｇ…配線ライン、
１０…
２１…トランジスタＴNが形成された領域、
２１ｇ…トランジスタＴNのゲート領域、
２１ｄ…トランジスタＴNのドレイン領域、
２２…トランジスタＴrが形成された領域、
２２ｇ…トランジスタＴrのゲート領域、
２２ｓ…トランジスタＴrのソース領域、
２２ｄ…トランジスタＴrのドレイン領域、
２３…ソースコンタクト領域、
２４，２５…ゲートコンタクト領域、
２６…チャネル形成溝、
２６Ｌ…ＬＯＣＯＳ領域、
２７…ドレインコンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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