(57)【要約】【課題】  低電圧かつ高周波での動作が可能で、初期容量値のばらつきが少ない半導体可変容量ダイオードを提供する。【解決手段】  半導体可変容量ダイオードは、Ｎ型不純物が含まれている標準濃度Ｎ領域としてのＮ＋領域２と、このＮ＋領域２と接し第１の濃度でＰ型不純物が含まれている標準濃度Ｐ領域としてのＰ＋領域１２と、このＰ＋領域１２と接し上記第１の濃度よりも高い第２の濃度でＰ型不純物が含まれている高濃度Ｐ領域としてのＰ＋＋領域１３とを備える。ただし、Ｐ＋領域１２におけるＰ型不純物のうち活性なものの濃度分布がほぼ一定である。【選択図】        図９
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【特許請求の範囲】
【請求項１】
Ｎ型不純物が含まれている標準濃度Ｎ領域と、
前記標準濃度Ｎ領域と接し、第１の濃度でＰ型不純物が含まれている標準濃度Ｐ領域と、
前記標準濃度Ｐ領域と接し、前記第１の濃度よりも高い第２の濃度でＰ型不純物が含まれている高濃度Ｐ領域とを備え、
前記標準濃度Ｐ領域における前記Ｐ型不純物のうち活性なものの濃度分布がほぼ一定である、半導体可変容量ダイオード。
【請求項２】
前記標準濃度Ｎ領域は、上側をエピタキシャル層に覆われており、前記標準濃度Ｐ領域および前記高濃度Ｐ領域は、前記エピタキシャル層にＰ型不純物を注入して形成された、請求項１に記載の半導体可変容量ダイオード。
【請求項３】
前記標準濃度Ｐ領域は、前記Ｐ型不純物を注入されたものであり、
前記標準濃度Ｐ領域として注入された前記Ｐ型不純物の分布のピークとなる深さは、前記標準濃度Ｐ領域と前記標準濃度Ｎ領域とがなす界面よりも浅く、
深さと濃度とをそれぞれ座標軸として描かれる分布曲線において、前記標準濃度Ｐ領域として注入された前記Ｐ型不純物の分布曲線の裾部と、前記高濃度Ｐ領域として存在する前記Ｐ型不純物の分布曲線の裾部とは重なり合っている、請求項１に記載の半導体可変容量ダイオード。
【請求項４】
ＭＯＳトランジスタと、請求項１から３のいずれかに記載の半導体可変容量ダイオードとを備える半導体装置を得るための製造方法であって、
前記ＭＯＳトランジスタの下側に配置するＮ型不純物を含む埋込み層と、前記半導体可変容量ダイオードの前記標準濃度Ｎ領域とを同一工程で形成する、半導体装置の製造方法。
【請求項５】
前記ＭＯＳトランジスタのＰ型のウェル領域と、前記半導体可変容量ダイオードの前記標準濃度Ｐ領域とを同一工程で形成し、前記ＭＯＳトランジスタのソース／ドレイン領域と、前記半導体可変容量ダイオードの前記高濃度Ｐ領域とを同一工程で形成する、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体可変容量ダイオードに関するものである。また、本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
本明細書中では、Ｐ，Ｎは、基本的に導電型を表す。Ｐ，Ｎに比べてＰ＋，Ｎ＋と表記した場合は、それぞれの導電型における不純物濃度がより高いことを意味する。さらに、Ｐ＋＋，Ｎ＋＋と表記した場合には、Ｐ＋，Ｎ＋よりもさらに不純物濃度が高いことを意味する。
【０００３】
従来の半導体可変容量ダイオードは、ＰＮ接合に基準となるバイアス電圧を印加したときの容量Ｃｍａｘと、動作電圧として逆バイアス電圧を印加したときの容量Ｃｍｉｎとの関係を用いるものが多い。ＶＣＯ（Voltage Controlled Oscillator）などの回路で使用する場合、可変容量比Ｃｍａｘ／Ｃｍｉｎが大きい方が設計の自由度が増すため好ましい。可変容量比を大きくするには、空乏層が広がりやすいように不純物濃度が濃い層と薄い層とで接合を作る方法、すなわち、階段接合を形成する方法が一般的である。現実的には、陽極引出し領域におけるＰ＋領域と、Ｎ型のエピタキシャル層との間の接合を利用して階段接合を形成する場合が多い。
【０００４】
さらに、可変容量比を大きくするために、Ｐ＋領域と、Ｎ型のエピタキシャル層との間の接合の界面に、不純物濃度をエピタキシャル層より濃くしたＮ＋領域を形成することによって初期容量値を大きくするといった超階段接合に似た構造が特許文献１，２において開示されている。
【０００５】
上述のように、初期容量値を大きくするために初期容量層としてのＮ＋領域を備える半導体可変容量ダイオードについて、構造の一例を説明する。この半導体可変容量ダイオードにおいては、Ｐ型基板の上面にＮ＋埋込み層が形成され、Ｎ＋埋込み層の側方にＰ＋埋込み層が形成されている。これらの上側をＮ型のエピタキシャル層が一括して覆っている。このエピタキシャル層の上面はフィールド酸化膜によって区画されている。区画としては、少なくとも陰極引出し領域と、陽極引出し領域とが存在する。陰極引出し領域においては、エピタキシャル層の内部を貫通してＮ＋埋込み層に達するようにシンカー（sinker）Ｎ＋領域が形成されている。陽極引出し領域においては、エピタキシャル層の上面から注入によってＰ＋領域が形成されている。このＰ＋領域と、元のＮ型のエピタキシャル層のまま残っている領域との界面を狙って不純物が注入されることによって初期容量層としてのＮ＋領域が形成されている。
【０００６】
これらの上側を層間絶縁膜が覆っており、陽極引出し領域、陰極引出し領域の位置では、層間絶縁膜を貫通するようにコンタクトホールが配置されており、このコンタクトホールを通じてアルミニウム電極が形成されている。
【０００７】
ほかに、バラクタダイオード、可変容量ダイオードの例は、特許文献３〜５にも開示されている。
【特許文献１】特開平１１−６８１２４号公報
【特許文献２】特開平１１−２３３７９７号公報
【特許文献３】特開平４−２８７９７８号公報
【特許文献４】特開平５−２０６４８６号公報
【特許文献５】特開平３−４１７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のような構造の半導体可変容量ダイオードでは、不純物濃度が薄い部分の抵抗成分が大きくなるため、高周波を扱うには不向きである。特に最近のＧＨｚを超えるオーダーの高周波を扱う製品に使用することは困難である。また、ある程度以上の電圧、たとえば５Ｖ以上、を印加しないと空乏層を完全に広げることができないため、最近のＩＣ（Integrated Circuit）のように電源電圧が低い製品に内蔵して使用するには不都合である。さらに、Ｎ＋領域がＰ＋とＮとの界面に存在する構造では、不純物の濃度勾配が急峻な部分で接合を形成することになるので、初期容量値のばらつきが大きくなるという問題があった。
【０００９】
結局のところ、最新の高周波のアナログＬＳＩ（Large Scale Integration）に半導体可変容量ダイオードを内蔵する場合には、低電圧かつ高周波で適正に動作することが求められており、可変容量比を大きくすることよりも、初期容量値のばらつきが小さいことの方が重要になってきている。
【００１０】
そこで、低電圧かつ高周波での動作が可能で、初期容量値のばらつきが少ない半導体可変容量ダイオードを提供することを目的とする。さらに、このような半導体可変容量ダイオードを内蔵する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に基づく半導体可変容量ダイオードは、Ｎ型不純物が含まれている標準濃度Ｎ領域と、この標準濃度Ｎ領域と接し第１の濃度でＰ型不純物が含まれている標準濃度Ｐ領域と、この標準濃度Ｐ領域と接し上記第１の濃度よりも高い第２の濃度でＰ型不純物が含まれている高濃度Ｐ領域とを備える。ただし、標準濃度Ｐ領域におけるＰ型不純物のうち活性なものの濃度分布がほぼ一定である。
【発明の効果】
【００１２】
本発明によれば、低電圧かつ高周波での動作が可能であり、また、標準濃度Ｐ領域における活性なＰ型不純物の濃度分布がほぼ一定であるので、初期容量値のばらつきを小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
（実施の形態１）
（製造方法）
図１〜図１４を参照して、本発明に基づく実施の形態１における半導体可変容量ダイオードについて説明する。なお、各図の層における「Ｐ＋」、「Ｎ＋」などの表記の意味は、［従来の技術］欄の冒頭で説明したとおりである。さらに、「Ｐ−ｓｕｂ」はＰ型基板を意味し、「Ｎ−ｅｐｉ」はＮ型エピタキシャル層を意味する。また、各図においては説明の便宜のため縦横比を誇張して表示している場合がある。
【００１４】
図１に示すように、Ｐ型基板１の上面にアンチモンまたはヒ素を３０〜５０ｋｅＶで５×１０14〜１×１０16／ｃｍ2程度注入し、１１８０℃で２時間程度の熱処理を行なうことで埋込みＮ＋層としてのＮ＋領域２を形成する。この上面に対してＣＶＤ（Chemical Vapor Deposition）を行ない、図２に示すように、厚さ１〜２μｍ、比抵抗０．１〜１Ω・ｃｍ程度のＮ型エピタキシャル層３を成長させる。
【００１５】
次にトレンチ分離工程を行なう。この工程は以下のように行なう。ＴＥＯＳ（Tetraethyl orthosilicate Tetraethoxysilane）酸化膜（図示せず）を上面に５０００Å堆積させ、その上にレジスト膜（図示せず）を形成する。写真製版によって分離領域をレジスト膜にパターニングし、このレジスト膜をマスクにしてＴＥＯＳ酸化膜を異方性エッチングする。レジスト膜を除去した後、ＴＥＯＳ酸化膜をマスクとして基板を５〜１０μｍエッチングすることで、図３に示すように、分離のためのトレンチ４を形成する。トレンチ４の側壁を５００〜１５００Å熱酸化し、トレンチ４の内面を覆うように熱酸化膜５を形成する。さらに、トレンチ４の底部でのＰ型からＮ型への反転を防止するために、トレンチ４の底部に対してボロンを注入する。この注入は、３０〜５０ｋｅＶで１×１０13〜１×１０14／ｃｍ2程度になるように行なう。こうしてトレンチ４の底部にＰ＋領域であるボロン注入領域６が形成される。次に全面にポリシリコンを８０００〜１２０００Å堆積させてトレンチ４内部をポリシリコンで埋める。エッチングを行なって上面を平坦化することで、図５に示すようにトレンチ４内部にポリシリコン部７を形成する。
【００１６】
次にフィールド酸化膜形成工程を行なう。この工程は、以下のように行なう。下敷き酸化膜（図示せず）を熱酸化によって１００〜５００Å形成する。この上側に窒化膜を１０００〜１５００Å堆積する。写真製版によって素子領域に合うようにパターニングを行なう。窒化膜と酸化膜とを同時に異方性エッチングする。その後、１１００℃で３０分間程度の熱酸化を行ない、図６に示すように、フィールド酸化膜８が厚さ４０００〜６０００Å形成される。このときマスクとした窒化膜を異方性エッチングで除去し、下敷き酸化膜をウェットエッチングして除去する。こうして、図６に示すように、各素子の領域がフィールド酸化膜８によって区画された構造を得ることができる。
【００１７】
半導体可変容量ダイオードの陰極（カソード）としての埋込みＮ＋層を引出すために、図７に示すようにレジスト膜９をマスクとして、リンを３５０〜５００ｋｅＶで１×１０14〜１×１０15／ｃｍ2程度になるように注入する。こうして、シンカーＮ＋領域１０が形成される。
【００１８】
図８、図９に示すように、写真製版で陽極（アノード）領域をそれぞれパターニングし、Ｐ＋領域１２とＰ＋＋領域１３との形成を行なう。これらの形成の工程について詳しく説明する。
【００１９】
まず、Ｐ＋領域１２は、レジスト膜１１をマスクとしてボロン注入で形成する。このＰ＋領域１２の形成のための注入は、図１０に示すように、注入ピークとなる深さがＰＮ接合深さよりも浅く、なおかつできるだけＰＮ接合深さに近くなるように、加速エネルギーを設定して行なう。図１０は、図８の破線４３の位置における深さに対する不純物濃度の変化を表示したグラフである。なお、「ＰＮ接合深さ」とは、図１０に破線で示しているように、Ｐ＋領域の形成後の状態において、深さ方向に関する不純物濃度の変化に注目したときに、Ｐ型不純物濃度とＮ型不純物濃度との大小関係が反転する深さをいうものとする。
【００２０】
Ｎ＋領域２の存在する深さは、Ｎ型エピタキシャル層３の厚みによって変わるため、加速エネルギーは、Ｎ型エピタキシャル層３の厚みを考慮して決定すべきである。たとえば、２００〜３５０ｋｅＶの範囲で決定される。注入の後、９００℃で６０分程度の熱処理を施して不純物の活性化を行なう。活性化の結果、ＰＮ接合深さの近傍においてＰ＋領域１２とＮ＋領域２との濃度勾配が同等である部分については、Ｐ，Ｎの不純物同士が互いに打ち消し合うことになるので、Ｐ＋領域１２とＮ＋領域２との濃度曲線同士の差の分だけが活性な状態で残る。すなわち、濃度曲線の勾配が同等であることから、図１１に示すように、Ｐ＋領域１２には、深さによらずほぼ一定の濃度でＰ型不純物が活性な状態で残る。
【００２１】
次にＰ＋＋領域１３を形成するために、図９に示すようにＢＦ2を３０〜６０ｋｅＶで１×１０15〜１×１０16／ｃｍ2程度という高濃度になるように注入する。この注入は設定上は、不純物の分布が図１２の中で「Ｐ＋＋」として示す曲線になるように行なわれる。図１２は、図９の破線４７の位置における深さに対する不純物濃度の変化を表示したグラフである。ＢＦ2の注入後、８００〜８５０℃という低温で３０分程度の熱処理を施す。こうして、Ｐ＋＋領域１３が形成される。この注入は高濃度であって熱処理が低温であるので、ＢＦ2のボロンは完全には活性化しない。また、低温での熱処理であるので増殖拡散が起こる。したがって、Ｐ＋＋領域１３形成のために注入された不純物のうち活性なものの分布は、実際には図１３に「Ｐ＋＋」で示すようになる。すなわち、下側に隣接するＰ＋領域１２に向かっては、尾が広がったような形状になる。図１２に比べて図１３において右端の切り落とされたような形状は、不純物のうち一定濃度以上に高濃度であった領域では、一定量までしか活性化しなかったことによるものである。
【００２２】
この「Ｐ＋＋」の曲線の尾が広がった部分の不純物の量が、先にＰ＋領域１２のために注入されていたボロンの曲線の逆向きの勾配と互いに足し合わさることにより、Ｐ＋領域１２内での実際に活性なＰ型不純物の濃度はほぼ一定になる。
【００２３】
Ｐ＋領域１２およびＰ＋＋領域１３の形成が済んだら、図１４に示すように、層間酸化膜１４をＣＶＤにより厚さ３０００〜１００００Åになるように堆積させ、コンタクトホールを開口させ、アルミニウム配線１５を接続する。
【００２４】
（構成）
上述の製造方法により、Ｐ＋＋領域１３、Ｐ＋領域１２およびＮ＋領域２がこの順に並び、なおかつ、Ｐ＋領域１２の活性な不純物濃度がほぼ一定の半導体可変容量ダイオードを得ることができる。
【００２５】
Ｐ＋領域１２におけるＰ型不純物の濃度を「第１の濃度」とみなし、Ｐ＋領域１２を「標準濃度Ｐ領域」とみなし、Ｐ＋＋領域１３におけるＰ型不純物の濃度を「第２の濃度」とみなすと、Ｐ＋＋領域１３における不純物濃度はＰ＋領域１２よりも高いので、第２の濃度は第１の濃度よりも高いということになる。そして、本実施の形態で得られる半導体可変容量ダイオード（図１４参照）は、Ｎ型不純物が含まれている標準濃度Ｎ領域と、前記標準濃度Ｎ領域と接し、第１の濃度でＰ型不純物が含まれている標準濃度Ｐ領域と、前記標準濃度Ｐ領域と接し、前記第１の濃度よりも高い第２の濃度でＰ型不純物が含まれている高濃度Ｐ領域とを備えるといえる。Ｐ＋＋領域１３が高濃度Ｐ領域に該当する。Ｎ＋領域２は標準濃度Ｎ領域に該当する。また、上述の製造方法の説明の中で説明した作用により、前記標準濃度Ｐ領域における前記Ｐ型不純物のうち活性なものの濃度分布がほぼ一定である。
【００２６】
（作用・効果）
この半導体可変容量ダイオードでは、標準濃度Ｐ領域としてのＰ＋領域における活性なＰ型不純物の濃度分布がほぼ一定であるので、初期容量値のばらつきを小さくすることができる。
【００２７】
アルミニウム配線１５からＰ＋＋領域１３とシンカーＮ＋領域１０との間に動作電圧を印加した場合について、図１５を参照して説明する。動作電圧を印加すると、Ｐ＋領域１２である領域１６内は完全に空乏化し、さらに、領域１７に示すように、空乏層はＰ＋＋層１３の内部にまで入り込む。しかし、図１５に示すようにＰ＋＋領域１３に入り込むと、上方に進むにつれて不純物濃度が急激に高くなっていくので、空乏層の伸びは鈍り、適当なところで止まる。たとえば、動作電圧を適当な値に設定しておくことで空乏層の伸びは領域１７で止まるようにすることができる。このように一定の位置で空乏層の伸びが安定して止まることにより、動作電圧印加時の容量値のばらつきを小さく抑えることができる。
【００２８】
なお、Ｐ＋＋領域１３の表面に近い部分には、不活性部分１８がある。これはＢＦ2の注入が高濃度であって熱処理が低温であったために活性化しなかった部分である。
【００２９】
Ｐ＋領域１２を形成するためのＰ型不純物の注入量を多くすると、図１６に示すように初期容量値が大きくなる。なおかつ、Ｐ＋領域１２の幅が現状の領域１６からより広くなるため、図１７に示すように可変容量比も大きくなる。Ｐ型不純物の注入量を多くした場合は、さらに、ＰＮ接合深さが不純物濃度の曲線の勾配の緩い部分にくるため、図１８に示すように、可変容量比のばらつきが小さくなる。
【００３０】
一方、可変容量ダイオードとしての耐圧は、Ｐ＋領域１２とＮ＋領域２との接合におけるアバランシェ・ブレークダウン（Avalanche Breakdown）現象の起こりやすさによって決まる。Ｐ型不純物の注入量が大きくなると、接合箇所における不純物濃度が高いことにより、アバランシェ・ブレークダウン現象が起こりやすくなり、図１９に示すように耐圧が低下し、リーク電流が大きくなる。したがって、アバランシェ・ブレークダウン現象を回避するために、使用電圧の値に応じて許容される範囲内でＰ型不純物の注入量をできるだけ大きくする。こうして、耐圧をなるべく低下させずに、可変容量比のばらつきの低減を図ることができる。
【００３１】
この半導体可変容量ダイオードでは、標準濃度Ｐ領域としてのＰ＋領域における活性なＰ型不純物の濃度は、Ｐ＋領域を形成するために注入されたＰ型不純物の濃度と、Ｐ＋＋領域を形成するために注入されたＰ型不純物の濃度との和になるため、Ｐ＋領域における活性なＰ型不純物の濃度自体が全体的に高くなる。不純物濃度が高いことにより、抵抗成分が小さくなり、高周波の下での動作も可能となる。図２０にその様子を示す。図２０の縦軸である「Ｑ値」は、コンデンサとして動作する割合を示す。図２０では、Ｐ型不純物の注入量を上げることによって、線１９から線２０に移行する。すなわち、より高い周波数でもコンデンサとして正しく動作することができるようになる。
【００３２】
この半導体可変容量ダイオードでは好ましいことに、標準濃度Ｎ領域は上側をエピタキシャル層に覆われている。すなわち、Ｎ＋領域２はいわゆる埋込み層である。さらに、標準濃度Ｐ領域および高濃度Ｐ領域は、いずれも標準濃度Ｎ領域の上側を覆うエピタキシャル層であるＮ型エピタキシャル層３にＰ型不純物を注入して形成されたものである。この構成を備えることにより、製造が容易となる。
【００３３】
この半導体可変容量ダイオードでは好ましいことに、Ｐ＋領域１２の形成のための注入は、注入ピークとなる深さがＰＮ接合深さよりも浅く、なおかつできるだけＰＮ接合深さに近くなるように、加速エネルギーを設定して行なわれたものであるので、標準濃度Ｐ領域として注入されたＰ型不純物の分布のピークとなる深さは、ＰＮ接合深さにある標準濃度Ｐ領域と標準濃度Ｎ領域とがなす界面よりも浅くなっている。この構成を備えることにより、Ｐ，Ｎの不純物同士が互いに打ち消し合い、活性な不純物としてはＰ型不純物だけが深さによらずほぼ一定の濃度となって残る。さらに、深さと濃度とをそれぞれ座標軸として描かれる分布曲線において、標準濃度Ｐ領域としてのＰ＋領域１２に注入されたＰ型不純物の分布曲線の裾部と、高濃度Ｐ領域であるＰ＋＋領域１３として存在するＰ型不純物の分布曲線の裾部とは重なり合っている。この構成を備えることにより、Ｐ＋領域１２内での実際に活性なＰ型不純物の濃度はほぼ一定になるので好ましい。
【００３４】
（実施の形態２）
（製造方法）
図２１〜図３３を参照して、本発明に基づく実施の形態２における半導体装置の製造方法について説明する。この製造方法で得られる半導体装置は、Ｐ型基板１の状面に形成されるものであり、ＮＰＮダイオード、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタ、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタ、基板取出し部、可変容量ダイオードおよびＬ−ＰＮＰ（lateral PNP）ダイオードを含んでいる。これらの各区域におけるプロセスの進行の様子をわかりやすくするために、図２１〜図３３では、左から順にこれらの区域を並べて表示している。図の上方に表示した、ＮＰＮ、ＮＭＯＳ、ＰＭＯＳ、Ｓｕｂ、可変容量ダイオードおよびＬ−ＰＮＰの表示がこれら各々の区域を表す。もっとも実際には、各素子の配置は自由であり、このような順に１つずつ並んでいる構造には限られない。
【００３５】
なお、各図で空中に矢印とともに表示した「Ｓｂ＋」、「Ｐ＋」、「Ｂ＋」は、それぞれアンチモン、リン、ボロンをやや高濃度で注入することを意味する。
【００３６】
図２１に示すように、Ｐ型基板１の上面にＮ型不純物としてアンチモン（Ｓｂ）を３０〜５０ｋｅＶで１×１０14〜５×１０14／ｃｍ2程度注入し、１０００〜１２００℃で１〜３時間の熱処理を施す。こうすることで、Ｎ＋領域２が活性化する。
【００３７】
図２２に示すように、写真製版によってレジスト膜２１を形成し、Ｐ型不純物としてボロン（Ｂ）を２０〜４０ｋｅＶで１×１０14〜５×１０14／ｃｍ2程度になるように注入する。こうしてＰ＋領域２２が形成される。
【００３８】
レジスト膜２１を除去し、図２３に示すように、上面に厚さ１〜３μｍ、比抵抗０．３〜２Ω・ｃｍ程度のＮ型エピタキシャル層３を成長させる。
【００３９】
図２４に示すように、ＴＥＯＳ酸化膜（図示せず）を形成して、パターニングし、このＴＥＯＳ酸化膜をマスクとして利用し、シリコン（Ｓｉ）層に対するエッチングを行なう。こうして、トレンチを形成する。各トレンチの底部にはボロンを注入する。トレンチの内面に対しては熱酸化を行なう。さらに、トレンチ内にポリシリコンを埋め込む。上面を平坦化してポリシリコン部７が形成される。
【００４０】
上面に窒化膜パターンを形成し、９００〜１２００℃の酸化処理を３０分間〜１時間程度行ない、図２５に示すように、フィールド酸化膜８を形成する。
【００４１】
図２６に示すように、レジスト膜２４を形成する。このレジスト膜２４をマスクとしてＰＭＯＳ区域にＮ型不純物としてのリン（Ｐ）の注入を行なう。こうして、Ｎウェル領域２３が形成される。このリンの注入の工程においては、同時に可変容量ダイオード区域においてもリンが注入され、シンカーＮ＋領域となるべきＮウェル領域２５が形成される。
【００４２】
レジスト膜２４を除去し、図２７に示すようにレジスト膜４４を形成する。このレジスト膜４４をマスクとしてＮＭＯＳトランジスタ区域にＰ型不純物としてのボロン（Ｂ）の注入を行なう。こうして、Ｐウェル領域２６が形成される。このボロンの注入の工程においては、同時に可変容量ダイオード区域においてもボロンが注入され、Ｐ＋領域となるべき領域２７が形成される。さらに、この注入工程では、同時に、基板取出し部に対してもボロンが注入され、Ｐ領域３５が形成される。
【００４３】
図２８に示すように、ＮＭＯＳトランジスタ区域、ＰＭＯＳトランジスタ区域の基板露出領域にそれぞれゲート電極２８，２９を形成する。
【００４４】
図２９に示すように、レジスト膜４５を形成する。このレジスト膜４５をマスクとしてＮ型不純物としてのアンチモンを注入する。その結果、ＮＭＯＳトランジスタのソース／ドレイン領域３０，３１、ＮＰＮダイオードのコレクタ領域３４、可変容量ダイオードのベース引出し領域３２およびＬ−ＰＮＰダイオードのベース引出し領域３３が同時にそれぞれ形成される。
【００４５】
レジスト膜４５を除去し、図３０に示すように、レジスト膜４６を形成する。このレジスト膜４６をマスクとしてＰ型不純物としてのＢＦ2を注入する。その結果、ＰＭＯＳトランジスタのソース／ドレイン領域３６，３７、可変容量ダイオードのエミッタ領域３９、Ｌ−ＰＮＰダイオードのエミッタ領域およびコレクタ領域となるべきＰ＋領域４０が形成される。ＢＦ2は同時にＮＰＮダイオードの外部ベースにも注入される。
【００４６】
レジスト膜４６を除去し、図３１に示すように、ＮＰＮダイオードのベース領域に開口部４１を設ける。開口部４１内に不純物の注入を行なう。
【００４７】
図３２に示すように、ＮＰＮダイオードのエミッタ電極を形成する。
【００４８】
図３３に示すように、層間酸化膜１４を形成し、層間酸化膜１４にコンタクトホールを開口し、アルミ配線１５を形成する。
【００４９】
こうして、半導体装置が得られる。この半導体装置は、ＮＰＮダイオード、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、基板取出し部、可変容量ダイオード、Ｌ−ＰＮＰダイオードを備えている。このうち可変容量ダイオードとされた部分は、実施の形態１で説明した半導体可変容量ダイオードと基本的に同じ構成である。
【００５０】
（作用・効果）
上述の半導体装置の製造方法によれば、ＭＯＳトランジスタの下側に配置するＮ型不純物を含む埋込み層としてのＮ＋領域２と、半導体可変容量ダイオードの標準濃度Ｎ領域としてのＮ＋領域２とが同一の不純物注入工程によって同時に形成される。したがって、ＭＯＳトランジスタを製造するための従来の方法に比べて余分な工程を増やすことなく並行して半導体可変容量ダイオードを製造することができる。
【００５１】
また、上述の半導体装置の製造方法では、ＭＯＳトランジスタのＰ型のウェル領域としてのＰウェル領域２６と、半導体可変容量ダイオードの標準濃度Ｐ領域としてのＰウェル領域２７とが同一の不純物注入工程によって同時に形成される。したがって、ＭＯＳトランジスタを製造するための従来の方法に比べて余分な工程を増やすことなく並行して半導体可変容量ダイオードを製造することができる。
【００５２】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００５３】
【図１】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第１の工程の説明図である。
【図２】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第２の工程の説明図である。
【図３】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第３の工程の説明図である。
【図４】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第４の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第５の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第６の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第７の工程の説明図である。
【図８】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第８の工程の説明図である。
【図９】本発明に基づく実施の形態１における半導体可変容量ダイオードの製造方法のうち第９の工程の説明図である。
【図１０】図８の破線位置での全不純物濃度の深さに対する変化を表示したグラフである。
【図１１】不純物の活性化を行なった後での活性な不純物の濃度の深さに対する変化を表示したグラフである。
【図１２】図９の破線位置での全不純物濃度の深さに対する変化を表示したグラフである。
【図１３】低温の熱処理を行なった後での活性な不純物の濃度の深さに対する変化を表示したグラフである。
【図１４】本発明に基づく実施の形態１における半導体可変容量ダイオードの断面図である。
【図１５】本発明に基づく実施の形態１における半導体可変容量ダイオードに動作電圧を印加した場合の不純物の濃度分布と空乏層の広がりとの関係を示す説明図である。
【図１６】Ｐ型不純物の注入量と初期容量値との関係を示すグラフである。
【図１７】Ｐ型不純物の注入量と可変容量比との関係を示すグラフである。
【図１８】Ｐ型不純物の注入量と可変容量比のばらつきとの関係を示すグラフである。
【図１９】Ｐ型不純物の注入量と耐圧との関係を示すグラフである。
【図２０】周波数とＱ値との関係を示すグラフである。
【図２１】本発明に基づく実施の形態２における半導体装置の製造方法のうち第１の工程の説明図である。
【図２２】本発明に基づく実施の形態２における半導体装置の製造方法のうち第２の工程の説明図である。
【図２３】本発明に基づく実施の形態２における半導体装置の製造方法のうち第３の工程の説明図である。
【図２４】本発明に基づく実施の形態２における半導体装置の製造方法のうち第４の工程の説明図である。
【図２５】本発明に基づく実施の形態２における半導体装置の製造方法のうち第５の工程の説明図である。
【図２６】本発明に基づく実施の形態２における半導体装置の製造方法のうち第６の工程の説明図である。
【図２７】本発明に基づく実施の形態２における半導体装置の製造方法のうち第７の工程の説明図である。
【図２８】本発明に基づく実施の形態２における半導体装置の製造方法のうち第８の工程の説明図である。
【図２９】本発明に基づく実施の形態２における半導体装置の製造方法のうち第９の工程の説明図である。
【図３０】本発明に基づく実施の形態２における半導体装置の製造方法のうち第１０の工程の説明図である。
【図３１】本発明に基づく実施の形態２における半導体装置の製造方法のうち第１１の工程の説明図である。
【図３２】本発明に基づく実施の形態２における半導体装置の製造方法のうち第１２の工程の説明図である。
【図３３】本発明に基づく実施の形態２における半導体装置の製造方法のうち第１３の工程の説明図である。
【符号の説明】
【００５４】
１  Ｐ型基板、２  Ｎ＋領域、３  Ｎ型エピタキシャル層、４  トレンチ、５  （トレンチの側壁の）熱酸化膜、６  ボロン注入領域、７  ポリシリコン部、８  フィールド酸化膜、９，１１，２１，２４，４４，４５，４６  レジスト膜、１０  シンカーＮ＋領域、１２  Ｐ＋領域、１３  Ｐ＋＋領域、１４  層間酸化膜、１５  アルミ配線、１６,１７  領域、１８  不活性部分、１９，２０  線、２２  Ｐ＋領域、２３  Ｎウェル領域、２５  （シンカーＮ＋領域となる）Ｎウェル領域、２６  Ｐウェル領域、２７  （可変容量ダイオードにおけるＰ＋領域に相当する）Ｐウェル領域、２８，２９  ゲート電極、３０，３１  （ＮＭＯＳトランジスタの）ソース／ドレイン領域、３２  （可変容量ダイオードの）ベース引出し領域、３３  （Ｌ−ＰＮＰダイオードの）ベース引出し領域、３４  （ＮＰＮダイオードの）コレクタ領域、３５  （基板取出し部の）Ｐ領域、３６，３７  （ＰＭＯＳトランジスタの）ソース／ドレイン領域、３８  （基板取出し部の）Ｐ＋領域、３９  （可変容量ダイオードの）エミッタ領域、４０  （Ｌ−ＰＮＰの）Ｐ＋領域、４１  開口部、４２  サイドウォール絶縁膜、４３，４７  （濃度分布を表示する位置を示す）破線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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