(57)【要約】【課題】相対的に高く、かつＶｇの広い範囲でＶｇ依存性が相対的に小さいＧｍが得られるＬＤＭＯＳを実現することのできる技術を提供する。【解決手段】半導体層１ｂの主面上にゲート絶縁膜６ａを形成し、さらにゲート絶縁膜６ａ上にゲート電極７を形成した後、半導体層１ｂに不純物イオンを導入して、ＬＤＭＯＳのドレイン側の半導体層１ｂにｎ＋型の半導体領域９を形成する。その後、半導体層１ｂ上に絶縁膜１２を形成し、絶縁膜１２を形成した状態で、半導体層１ｂに不純物イオンを導入して、ＬＤＭＯＳのドレイン側の半導体層１ｂにｐ＋型の半導体領域１３を形成することにより、ゲート電極７の端部下のドレイン側の半導体層１ｂにｎ＋型の半導体領域９からなる高濃度層を配置し、ｎ＋型の半導体領域９とｐ＋型の半導体領域１３とが重なる領域にｎ−型の半導体領域からなる低濃度層を配置する。【選択図】      図９
2005044873.tif 000002
【特許請求の範囲】
【請求項１】
横型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）第１導電型の基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記基板に第１不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程と、
（ｄ）前記基板上に絶縁膜を形成する工程と、
（ｅ）前記絶縁膜を形成した状態で、前記基板に第２不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型の第２半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第１半導体領域からなる高濃度層を配置し、前記第１半導体領域と前記第２半導体領域とが重なる領域に前記第２導電型の低濃度層を配置する工程と、
（ｆ）前記基板に第３不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第２導電型の第３半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
横型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）第１導電型の基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記基板に第１不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程と、
（ｄ）前記基板上に絶縁膜を形成する工程と、
（ｅ）前記絶縁膜を形成した状態で、前記基板に第２不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型の第２半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第１半導体領域からなる高濃度層を配置し、前記第１半導体領域と前記第２半導体領域とが重なる領域に前記第２導電型の低濃度層を配置する工程と、
（ｆ）前記基板に第３不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第２導電型の第３半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有し、
前記絶縁膜の厚さは１０〜３０ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項３】
横型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）第１導電型の基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記基板に第１不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程と、
（ｄ）前記基板上に絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｅ）前記サイドウォールを形成した状態で、前記基板に第２不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型の第２半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第１半導体領域からなる高濃度層を配置し、前記第１半導体領域と前記第２半導体領域とが重なる領域に前記第２導電型の低濃度層を配置する工程と、
（ｆ）前記基板に第３不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第２導電型の第３半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
横型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）第１導電型の基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記基板に第１不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程と、
（ｄ）前記基板上に絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｅ）前記サイドウォールを形成した状態で、前記基板に第２不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型の第２半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第１半導体領域からなる高濃度層を配置し、前記第１半導体領域と前記第２半導体領域とが重なる領域に前記第２導電型の低濃度層を配置する工程と、
（ｆ）前記基板に第３不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第２導電型の第３半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有し、
前記サイドウォールのスペーサ長は１０〜３０ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項５】
横型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）第１導電型の基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記基板に第１不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程と、
（ｄ）前記基板上に絶縁膜を形成する工程と、
（ｅ）前記絶縁膜を形成した状態で、前記基板に第２不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第１導電型の第２半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第１半導体領域からなる高濃度層を配置し、前記第１半導体領域と前記第２半導体領域とが重なる領域に前記第２導電型の低濃度層を配置する工程と、
（ｆ）前記基板に第３不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、ドレイン用の前記第２導電型の第３半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成するとともに、前記電界効果トランジスタのソース側の基板に、ソース用の前記第２導電型の第４半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
横型の電界効果トランジスタを有する半導体装置であって、（ａ）基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｃ）前記ゲート電極直下に形成された第１導電型の第５半導体領域と、
（ｄ）前記ゲート電極の側面に設けられた絶縁膜と、
（ｅ）前記基板に形成された第１不純物濃度のドレイン領域であって、前記第１導電型とは反対の第２導電型とされ、前記ドレイン領域側の前記ゲート電極の端部から前記絶縁膜の厚さ分だけ離れた位置に設けられた低濃度層と、
（ｆ）前記基板に形成されたドレイン領域であって、前記第１不純物濃度よりも高い第２不純物濃度とされ、前記ドレイン領域側の前記ゲート電極の端部から前記絶縁膜の厚さおよび前記低濃度層分だけ離れた位置に設けられた前記第２導電型の第３半導体領域と、
（ｇ）前記第１不純物濃度よりも高い第３不純物濃度とされ、前記第５半導体領域と前記低濃度層との間の前記基板に形成された前記第２導電型の高濃度層とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、横型の電界効果トランジスタ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＬＤＭＯＳ・ＦＥＴ）を有する半導体装置の製造方法および半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＬＤＭＯＳ・ＦＥＴ（以下、単にＬＤＭＯＳと記す）は、バイアス回路の簡素化、高電力利得など様々な長所をもたらすことから、近年バイポーラ・トランジスタに代わり、携帯電話基地局またはデジタル・テレビ放送局送信機の高周波電力増幅に用いられている。
【０００３】
ＬＤＭＯＳは、ｐ＋基板上に成長させたｐエピタキシャル層に形成され、ゲート、ゲート端部下に達するｎ＋ソース領域、ゲート端部下に達するｎ−ドレイン領域、ゲート端部からｎ−ドレイン領域分だけ離れたｎ＋ドレイン領域、ｎ＋ソース領域およびチャネル領域を囲むｐウェルによって構成されている。このようにＬＤＭＯＳでは、ゲート耐圧およびホットエレクトロン対策としてドレイン側での電界集中を避けるために、ドレイン側に不純物濃度が相対的に低いｎ−ドレイン領域を設けており、ソース側とドレイン側が非対称の構造となっている。
【０００４】
例えば、オフセット領域は、砒素のドーズ量５×１０１２ｃｍ−２がイオン注入され、シリコン基板の上面にゲート電極から面方向に０．４μｍの長さに形成され、中濃度層は、砒素のドーズ量２×１０１４ｃｍ−２のイオン注入で形成され、シリコン基板上面にゲート絶縁膜とオフセット領域との間に１０μｍの長さで介挿された高耐圧ＭＯＳＦＥＴが開示されている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−１８６５４３号公報
【０００６】
【発明が解決しようとする課題】
ＲＦパワーモジュールのアンプを構成するＬＤＭＯＳでは、▲１▼小型化、▲２▼相対的に高い相互コンダクタンス（以下、Ｇｍと記す）、▲３▼ゲートバイアス依存性が小さいＧｍなどが要求される。ところで、近年デジタル携帯電話の無線通信方式としてＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式に代わりＧＳＭ／ＥＤＧＥ（Ｅｎｈａｎｃｅｓ  Ｄａｔａ  ＧＳＭ  Ｅｎｖｉｒｏｎｍｅｎｔ）方式の使用が始まっており、このＧＳＭ／ＥＤＧＥ方式はＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式と同様に、Ｇｍの線形性が重視される。ここでいう線形性とは、増幅時の信号の高調波歪みが小さいことを意味しており、ＬＤＭＯＳとしては増幅の基本であるＧｍが信号振幅に依らずほぼ一定であることが望まれる。すなわちＬＤＭＯＳのゲートバイアス（以下、Ｖｇと記す）とＧｍとの関係において、Ｖｇの広い範囲でほぼ一定のＧｍが得られることが重要である。
【０００７】
しかしながら、ｎ＋ソース領域からなるソースとｎ−およびｎ＋ドレイン領域からなるドレインとを備えるＬＤＭＯＳにおいて、本発明者らは以下の問題点を見いだした。
【０００８】
図１５に、本発明者らが検討したゲート長が０．３μｍのＬＤＭＯＳおよびゲート長が０．２３μｍのＬＤＭＯＳのＧｍとＶｇとの関係を示す。図に示すように、電源電圧を一定としてＬＤＭＯＳのゲート長を０．３μｍから０．２３μｍへ縮小すると、走行方向の電界強度が増加することによって電子の走行速度が向上し、ＬＤＭＯＳのＧｍが向上する。しかし、ゲート長が０．２３μｍのＬＤＭＯＳでは、大信号を扱うパワー段での動作領域において、Ｖｇが増加するに従いＧｍは減少し、Ｖｇの変動に応じてＧｍが大きく変動する。
【０００９】
本発明の目的は、相対的に高く、かつＶｇの広い範囲でＶｇ依存性が相対的に小さいＧｍが得られるＬＤＭＯＳを実現することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、ｐ型の基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、基板にｎ型不純物を導入することにより、ＬＤＭＯＳのドレイン側の基板にｎ＋型の第１半導体領域を形成する工程と、基板上に絶縁膜を形成する工程と、絶縁膜を形成した状態で、基板にｐ型不純物を導入することにより、ＬＤＭＯＳのドレイン側の基板にｐ＋型の第２半導体領域を形成して、ゲート電極の端部下のドレイン側の基板にｎ＋型の第１半導体領域からなる高濃度層を配置し、ｎ＋型の第１半導体領域とｐ＋型の第２半導体領域とが重なる領域にｎ−型の低濃度層を配置する工程と、基板にｎ型不純物を導入することにより、ＬＤＭＯＳのドレイン側の基板にｎ＋型の第３半導体領域をドレイン側のゲート電極の端部から所定の距離をおいて形成する工程とを有するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
まず、本発明者らが見いだしたＧｍ劣化の推定原因を説明する。ＬＤＭＯＳでは、Ｖｇを＋側に徐徐に大きくすると、ゲート直下の電子濃度が徐徐に大きくなり、ｎ−ドレイン領域の電子濃度と同等程度となる。その時、ｎ−ドレイン領域でのドレイン電圧のドロップが大きくなり、チャネル内の電子から見ると、あたかもゲート直下とｎ−ドレイン領域とを合わせた領域がゲート下であるかのように電界分布が変わる長ゲート効果が現れる。
【００１５】
ところで、ドレイン電圧によってチャネルに掛かる横方向電界Ｅは、一般に式（１）で表される。
【００１６】
Ｅ＝Ｖｄｓ／ｄ                                        式（１）
ここで、Ｖｄｓはドレイン電圧、ｄは実効的なチャネル長であり、ドレイン電圧が一定の場合、実効的なチャネル長が大きくなるに従って横方向電界は小さくなる。上記長ゲート効果では、Ｖｇが大きくなるとゲート両端部に印加するべきドレイン電圧がｎ−ドレイン領域を含めた広い領域に印加されてしまう。このため、実効的なチャネル長が大きくなり、ゲート下のチャネルに掛かる横方向電界は小さくなる。
【００１７】
また、Ｇｍは、一般に式（２）で表される。
【００１８】
Ｇｍ＝ｑ・Ｎｓ・Ｗ・Ｖ（Ｅ）                          式（２）
ここで、Ｎｓは電荷密度、Ｗはチャネル幅である。Ｖ（Ｅ）は、図１に示すように、横方向電界を関数として表される電子のドリフト速度であり、横方向電界が小さくなるに従ってＶ（Ｅ）も小さくなる。このため、Ｖｇが大きい場合は、長ゲート効果により横方向電界が小さくなり、平均電子走行速度の向上が得られず、Ｇｍが劣化すると考えられる。
【００１９】
そこで、本実施の形態１においては、長ゲート効果を抑制することのできるＬＤＭＯＳを実現する方法を説明する。以下、本実施の形態１であるｎチャネル型のＬＤＭＯＳの製造方法を図２〜図９に示す半導体基板の要部断面図を用いて工程順に説明する。なおｎチャネル型のＬＤＭＯＳをｎＬＤＭＯＳと略す。
【００２０】
まず、図２に示すように、基板１を用意する。この段階の基板１は、半導体ウエハと称する平面略円形状の部材からなり、基板本体１ａと、その主面に形成された半導体層１ｂと、基板本体１ａの裏面に形成された絶縁層２とを有している。基板本体１ａは、例えばチョクラルスキー法等のような結晶引き上げ法により形成されたｐ＋型のシリコン単結晶からなり、その抵抗率は、例えば３〜６ｍΩｃｍ程度である。半導体層１ｂは、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その厚さは、例えば３μｍ程度、その抵抗率は、例えば１８Ωｃｍ〜２３Ωｃｍ程度である。基板１の裏面の絶縁層２は、基板１の裏面を汚染および破損などから保護する機能を有する。
【００２１】
次に、半導体層１ｂの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、例えばホウ素等のようなｐ型不純物イオンを半導体層１ｂに選択的に導入することにより、ｐ＋＋型の半導体領域３を形成する。このｐ＋＋型の半導体領域３は半導体層１ｂの主面から基板本体１ａまで達するように形成されており、基板本体１ａと電気的に接続される。その後、そのレジストパターンを除去した後、半導体層１ｂの主面に、例えば酸化シリコンからなるフィールド絶縁膜４をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。このフィールド絶縁膜４が形成された領域を分離領域として規定することができ、それ以外の領域を素子形成領域（活性領域）として規定することができる。
【００２２】
次に、半導体層１ｂの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、例えばホウ素等のようなｐ型不純物イオンを半導体層１ｂに選択的に導入することにより、ｐウェル５を形成する。ｐウェル５はｎＬＤＭＯＳのチャネル領域になる部分でもある。
【００２３】
次に、図３に示すように、基板１に対して洗浄処理を施して半導体層１ｂの主面の清浄面を露出させた状態で、例えばウエット酸化処理を施すことにより、半導体層１ｂの活性領域主面上に、例えば厚さ１１ｎｍ程度の酸化シリコンからなるゲート絶縁膜６ａを形成する。続いて基板１の主面上に、例えば低抵抗なシリコン多結晶等のような導体膜、タングステンシリサイド等のようなシリサイド膜および酸化シリコン等のようなキャップ絶縁膜を下層から順にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜とシリサイド膜とからなるゲート電極７およびキャップ絶縁膜８を形成する。ゲート電極７のゲート長は相対的に短く、例えば０．２μｍ程度であり、ゲート長を相対的に短くすることにより、ゲート電極７下の電子の走行速度を上げて、Ｇｍを向上させる。
【００２４】
その後、基板１に対してライト酸化処理を施すことにより、ゲート電極７の形成工程で若干エッチングされたゲート絶縁膜６ａの端部を補修する。この時、ゲート電極７の周囲の基板１の活性領域主面上にゲート絶縁膜６ｂが形成される。
【００２５】
次に、図４に示すように、基板１の主面上に、ｎＬＤＭＯＳのドレイン領域が露出され、それ以外が覆われるようなレジストパターンＲＰ１をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばリン等のようなｎ型不純物を半導体層１ｂにイオン注入することにより、ドレイン領域にｎ＋型の半導体領域９を形成する。ｎ＋型の半導体領域９は、その端部がゲート電極７のドレイン側端部に重なる（ほぼ一致する）ように形成される。この時の不純物イオンの打ち込みエネルギーは、例えば４０ＫｅＶ程度、ドーズ量は、例えば１×１０１４ｃｍ−２程度、飛程は、例えば５０ｎｍ程度であり、ｎ＋型の半導体領域９の基板１の表面からの深さは、例えば７０ｎｍ程度である。続いてレジストパターンＲＰ１を除去する。
【００２６】
次に、図５に示すように、基板１の主面上に、ｎＬＤＭＯＳのソース領域が露出され、それ以外が覆われるようなレジストパターンＲＰ２をフォトリソグラフィ技術により形成した後、これをマスクとして、例えば砒素等のようなｎ型不純物を半導体層１ｂにイオン注入することにより、ソース領域に浅いｎ＋型の半導体領域１０を形成する。ｎ＋型の半導体領域１０は、その端部がゲート電極７のソース側端部に重なる（ほぼ一致する）ように形成される。続いてレジストパターンＲＰ２をマスクとして、例えばホウ素等のようなｐ型不純物を半導体層１ｂにイオン注入することにより、ｎ＋型の半導体領域１０の下部にｐ−型のハロー層１１を形成する。ｐ−型のハロー層１１は、短チャネル効果を抑制または防止する領域であり、この不純物導入工程では、不純物イオンを基板１の主面に対して斜めになるような方向から注入する。その後、レジストパターンＲＰ２を除去し、続いて基板１に対して例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）等のようなアニール処理を施す。
【００２７】
次に、図６に示すように、基板１の主面上に、例えば酸化シリコン等からなる薄い絶縁膜１２をＣＶＤ法等により堆積する。絶縁膜１２の厚さは、例えば１０〜３０ｎｍ程度である。続いてｎＬＤＭＯＳのドレイン領域が露出され、それ以外が覆われるようなレジストパターンＲＰ３をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばホウ素等のようなｐ型不純物を半導体層１ｂにイオン注入することにより、ドレイン領域にｐ＋型の半導体領域１３を形成する。ｐ＋型の半導体領域１３は、その端部が上記絶縁膜１２分だけゲート電極７から離れた位置に形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば１５ＫｅＶ程度、ドーズ量は、例えば０．９×１０１４ｃｍ−２程度、飛程は、例えば５０ｎｍ程度であり、ｐ＋型の半導体領域１３の基板１の表面からの深さは、例えば７５ｎｍ程度である。続いてレジストパターンＲＰ３を除去する。
【００２８】
ここで、不純物導入工程でのドーズ量が１×１０１４ｃｍ−２程度のｎ＋型の半導体領域９は、その端部がゲート電極７のドレイン側端部に重なるように形成され、不純物導入工程でのドーズ量が０．９×１０１４ｃｍ−２程度のｐ＋型の半導体領域１３は、その端部が絶縁膜１２分だけゲート電極７から離れた位置に形成される。従ってｎ＋型の半導体領域９とｐ＋型の半導体領域１３とが重なる領域には、互いの不純物がキャンセルし合うことによって低濃度層（ｎ−型の半導体領域）が形成され、ｎ＋型の半導体領域９とｐ＋型の半導体領域１３とが重ならない領域、すなわち上記低濃度層とゲート電極７下のチャネル領域との間には１０〜３０ｎｍ程度の幅でｎ＋型の半導体領域９が残り、低濃度層よりも約１桁程度不純物濃度が高い高濃度層（図中、網掛けのハッチングで示す）が形成される。
【００２９】
従って、ｎＬＤＭＯＳの動作時にＶｇを大きくしても、ドレイン側のゲート電極７端部下に形成された高濃度層（ｎ＋型の半導体領域９）により長ゲート効果が抑制できて、Ｇｍの劣化を防ぐことができる。すなわち、Ｖｇの電位変化の影響を高濃度層（ｎ＋型の半導体領域９）によってシールドすることができるので、ｎ＋型の半導体領域９の不純物とｐ＋型の半導体領域１３の不純物とが互いにキャンセルし合うことにより形成された低濃度層はＶｇに依らず、一定の抵抗体として見ることができる。一方ドレイン領域では、低濃度層によってドレイン耐圧を大きくする構造を維持することができる。
【００３０】
次に、図７に示すように、基板１の主面上に、ソース領域およびドレイン領域（ゲート電極７の端部から少し離れた一部分）が露出され、それ以外が覆われるようなレジストパターンＲＰ４を形成した後、これをマスクとして、例えば砒素等のようなｎ型不純物を半導体層１ｂにイオン注入する。これにより、半導体層１ｂにドレイン用のｎ＋型の半導体領域１４ａおよびソース用のｎ＋型の半導体領域１４ｂを形成する。ドレイン用のｎ＋型の半導体領域１４ａは、その端部がゲート電極７から所定の距離離れた位置に形成されている。またソース用のｎ＋型の半導体領域１４ｂは、その端部がｎ＋型の半導体領域１０分だけゲート電極７から離れた位置に形成されている。以上のようにしてｎＬＤＭＯＳを形成する。続いてレジストパターンＲＰ４を除去する。
【００３１】
次に、図８に示すように、絶縁膜１２は残したまま、基板１の主面上に、ＬＤＭＯＳ形成領域の一部が露出され、それ以外が覆われるようなレジストパターン（図示せず）を形成した後、これをマスクとして、例えばホウ素等のようなｐ型不純物を半導体層１ｂにイオン注入することにより、ｎＬＤＭＯＳ形成領域にｐ＋型の半導体領域１５を形成する。なお、このｐ＋型の半導体領域１５はｐ＋型の半導体領域３と接続されており、これを通じて基板本体１ａと電気的に接続されている。
【００３２】
次に、図９に示すように、上記レジストパターンを除去した後、基板１に対して例えばＲＴＡ等のようなアニール処理を施す。続いて絶縁膜１２は残したまま、基板１の主面上に、例えば酸化シリコンからなる絶縁膜１６をＣＶＤ法等により堆積した後、絶縁膜１６，１２およびゲート絶縁膜６ｂに半導体層１ｂに達するコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて基板１の主面上に、例えば窒化チタン膜をスパッタリング法により堆積し、さらにその上にタングステン膜をＣＶＤ法等によって堆積した後、タングステン膜をエッチバックすることにより、コンタクトホールＣＮＴの内部にプラグＰＬを形成する。
【００３３】
次に、基板１の主面上に、例えばチタン膜、アルミニウム−シリコン−銅合金膜、チタン膜および窒化チタン膜を下層から順にスパッタリング法により堆積する。続いて、その積層膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、第１層配線Ｍ１を形成する。これ以降は、通常の半導体装置の製造工程を経て、上記アンプ用の半導体チップを製造する。その後、この半導体チップをモジュール基板上に、他の半導体チップおよび電子部品とともに搭載してＲＦパワーモジュールを組み立てる。
【００３４】
図１０に、本実施の形態１であるドレイン側のゲート電極７端部下に高濃度層（ｎ＋型の半導体領域９）を設けたゲート長０．２３μｍのＬＤＭＯＳのＧｍとＶｇとの関係を示す。比較のために、上記高濃度層を設けないゲート長０．２３μｍのＬＤＭＯＳのＧｍとＶｇとの関係を示す。高濃度層を設けないＬＤＭＯＳでは、大信号を扱うパワー段での動作領域において、Ｖｇが増加するに従いＧｍは減少し、Ｖｇの変動に応じてＧｍが大きく変動する。これに対して、高濃度層を設けたＬＤＭＯＳでは、ＧｍとＶｇとの関係はより平坦な特性となる。
【００３５】
なお、本実施の形態１では、ｎ＋型の半導体領域９を形成する不純物導入工程において不純物イオンの打ち込みエネルギーを４０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２とし、ｐ＋型の半導体領域１３を形成する不純物導入工程において不純物イオンの打ち込みエネルギーを１５ｋｅＶ、ドーズ量を０．９×１０１４ｃｍ−２としたが、これに限定されるものではなく、ドレイン側に形成される低濃度層および高濃度層において所望する不純物濃度および深さがそれぞれ得られるように、不純物導入工程の各条件を調整することができる。
【００３６】
このように、本実施の形態１によれば、ゲート電極７のゲート長を相対的に短くし、さらにドレイン側のゲート電極７端部下に高濃度層（ｎ＋型の半導体領域９）を形成して、ｎＬＤＭＯＳの動作時の長ゲート効果を抑制することにより、相対的に高く、かつＶｇの広い範囲でＶｇ依存性が相対的に小さいＧｍを得ることができる。
【００３７】
（実施の形態２）
本実施の形態２であるｎチャネル型のＬＤＭＯＳの製造方法を図１１〜図１４に示す半導体基板の要部断面図を用いて簡単に説明する。ここでは、ＬＤＭＯＳのゲート電極の側壁に形成されたサイドウォールを利用して不純物イオンを打ち分けることにより、ドレイン側のゲート電極端部下の半導体層にｎ＋型の高濃度層を形成する。
【００３８】
まず、図１１に示すように、ｐ＋型のシリコン単結晶からなり、例えば抵抗率５ｍΩｃｍ程度の基板本体１ａと、ｐ型のシリコン単結晶からなり、例えば厚さ２μｍ程度の半導体層１ｂとを有する基板１を用意する。続いて前記実施の形態１と同様にして、ｐ＋＋型の半導体領域３、ｐウェル５を順次形成した後、半導体層１ｂに、例えば厚さ１１ｎｍ程度の酸化シリコンからなるゲート絶縁膜６を形成し、さらに例えばゲート長０．２〜０．２５μｍ程度のゲート電極７を形成する。
【００３９】
次に、半導体層１ｂのドレイン領域にｎ＋型の半導体領域１７をｎ型不純物のイオン注入により形成する。ｎ＋型の半導体領域１７は、その端部がゲート電極７のドレイン側端部に重なる（ほぼ一致する）ように形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば４０ＫｅＶ程度、ドーズ量は、例えば１×１０１４ｃｍ−２程度である。続いて半導体層１ｂのソース領域に浅いｎ＋型の半導体領域１０を形成し、さらにｎ＋型の半導体領域１０の下部にｐ−型のハロー層１１を形成する。ｎ＋型の半導体領域１０は、その端部がゲート電極７のドレイン測端部に重なる（ほぼ一致する）ように形成する。
【００４０】
次に、図１２に示すように、基板１の主面上に、例えば酸化シリコン等からなる絶縁膜をＣＶＤ法等により堆積した後、この絶縁膜をエッチングして、ゲート電極７の側壁にサイドウォール１８を形成する。サイドウォール１８のスペーサ長は、例えば１０〜３０ｎｍ程度である。続いてｎＬＤＭＯＳのドレイン領域が露出され、それ以外が覆われるようなレジストパターンＲＰ５をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばホウ素等のようなｐ型不純物を半導体層１ｂにイオン注入することにより、ドレイン領域にｐ＋型の半導体領域１９を形成する。ｐ＋型の半導体領域１９は、その端部が上記サイドウォール１８分だけゲート電極７から離れた位置に形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば１５ＫｅＶ程度、ドーズ量は、例えば０．９×１０１４ｃｍ−２程度である。続いてレジストパターンＲＰ５を除去する。
【００４１】
これにより、ｎ＋型の半導体領域１７とｐ＋型の半導体領域１９とが重なる領域には低濃度層（ｎ−型の半導体領域）が形成され、ｎ＋型の半導体領域１７とｐ＋型の半導体領域１９とが重ならない領域、すなわち上記低濃度層とゲート電極７下のチャネル領域との間には、１０〜３０ｎｍ程度の幅でｎ＋型の半導体領域１７からなる高濃度層（図中、網掛けのハッチングで示す）が形成される。
【００４２】
次に、図１３に示すように、前記実施の形態１と同様にして、半導体層１ｂにドレイン用のｎ＋型の半導体領域１４ａおよびソース用のｎ＋型の半導体領域１４ｂを形成する。以上のようにしてｎＬＤＭＯＳを形成する。続いてｐ＋型の半導体領域３と接続するｐ＋型の半導体領域１５を半導体層１ｂに形成する。
【００４３】
次に、図１４に示すように、第１層配線Ｍ１を形成し、さらにその上層に第２層配線Ｍ２を形成する。その後、第２層配線Ｍ２上を絶縁膜２０で覆い、続いて基板１の裏面に裏面ソース電極２１を形成する。
【００４４】
このように、本実施の形態２によれば、ゲート電極７の側壁に形成したサイドウォール１８を用いて、ドレイン側のゲート電極７端部下に長ゲート効果を抑制する高濃度層（ｎ＋型の半導体領域１７）を形成することができる。
【００４５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４６】
例えば、前記実施の形態では、デジタル携帯電話に用いられるＲＦパワーモジュールのアンプを構成するＬＤＭＯＳに適用した場合について説明したが、それに限定されるのもではなく、いかなるＬＤＭＯＳにも適用することができる。
【００４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４８】
ゲート電極のゲート長を相対的に短くし、さらにドレイン側のゲート電極端部下に高濃度層を形成して長ゲート効果を抑制することにより、相対的に高く、かつＶｇの広い範囲でＶｇ依存性が相対的に小さいＧｍが得られるＬＤＭＯＳを実現することができる。
【図面の簡単な説明】
【図１】電子のドリフト速度と横方向電界との関係を示すグラフ図である。
【図２】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＬＤＭＯＳのＧｍとＶｇとの関係から発明の効果を示すグラフ図である。
【図１１】本発明の実施の形態２であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態２であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるｎＬＤＭＯＳの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明者らが検討したＬＤＭＯＳのＧｍとＶｇとの関係を示すグラフ図である。
【符号の説明】
１  基板
１ａ  基板本体
１ｂ  半導体層
２  絶縁層
３  半導体領域
４  フィールド絶縁膜
５  ｐウェル
６  ゲート絶縁膜
６ａ  ゲート絶縁膜
６ｂ  ゲート絶縁膜
７  ゲート電極
８  キャップ絶縁膜
９  半導体領域
１０  半導体領域
１１  ハロー層
１２  絶縁膜
１３  半導体領域
１４ａ  半導体領域
１４ｂ  半導体領域
１５  半導体領域
１６  絶縁膜
１７  半導体領域
１８  サイドウォール
１９  半導体領域
２０  絶縁膜
２１  裏面ソース電極
ＲＰ１  レジストパターン
ＲＰ２  レジストパターン
ＲＰ３  レジストパターン
ＲＰ４  レジストパターン
ＲＰ５  レジストパターン
ＣＮＴ  コンタクトホール
ＰＬ  プラグ
Ｍ１  第１層配線
Ｍ２  第２層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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