(57)【要約】【課題】  酸化膜中の水分を取り除くとともに、結晶化した後の強誘電体に大気中の水分が直接付着することを完全に防止することができる、半導体装置の製造方法を提供する。【解決手段】  半導体基板１００上に、下部電極１１０、強誘電体または高誘電体からなる容量絶縁膜１１２、上部電極１１３を順次形成してキャパシタとする。次に、このキャパシタを被覆するように第１の酸化膜１１４を形成する。次に、この第１の酸化膜１１４を形成した後に、酸素雰囲気中で急速熱処理を行い、強誘電体または高誘電体からなる容量絶縁膜１１２を結晶化する。このようにして、第１の酸化膜１１４中の水分を取り除くとともに、結晶化した後の容量絶縁膜１１２に大気中の水分が直接付着することを完全に防止する。【選択図】        図１−Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極、強誘電体または高誘電体からなる容量絶縁膜、上部電極を順次形成してキャパシタとする工程と、前記キャパシタを被覆するように酸化膜を形成する工程と、前記酸化膜を形成後、酸素雰囲気中で急速熱処理を行い、前記強誘電体または高誘電体からなる容量絶縁膜を結晶化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
下部電極を、導電性酸化物を含む電極とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
酸化膜を、下部電極に含まれる導電性酸化物を還元しない絶縁膜とすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
酸化膜を多層膜として、一部の酸化膜を形成して急速熱処理を行った後に、残部の酸化膜を形成することを特徴とする請求項１から３までのいずれか１項記載の半導体装置の製造方法。
【請求項５】
酸化膜の膜厚を２００ｎｍ以下とすることを特徴とする請求項１から４までのいずれか１項記載の半導体装置の製造方法。
【請求項６】
酸化膜を形成した後、急速熱処理を行う前に、平坦化処理を行うことを特徴とする請求項１から５までのいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に強誘電体膜あるいは高誘電体膜を用いた容量絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体あるいは高誘電体を容量絶縁膜とするキャパシタを用いた、例えば強誘電体不揮発性メモリに代表される半導体装置が多用されてきている。しかしながら、これらの容量絶縁膜は水素や水分の存在で容易に還元され、その特性が劣化してしまう。
【０００３】
従来、この水素や水分が強誘電体あるいは高誘電体からなる容量絶縁膜へ及ぼす影響（容量絶縁膜の特性劣化）を防止するために、キャパシタ上部に酸化膜を水素フリーの状態で形成することが行われている（例えば、特許文献１）。
【０００４】
この特許文献１に記載された従来例は、保護膜を２層膜として、下層にスパッタ成膜またはＳＯＧを成膜した後、上層に基板温度３５０〜５００℃でオゾン酸化のＴＥＯＳ膜を成膜したものである。以下、図面を用いて詳細に説明する。
【０００５】
図３は特許文献１に記載された製造方法を説明するものであるが、ここで、１はｐ型Ｓｉ基板、２はＬＯＣＯＳ分離絶縁膜、３ａ、３ｂはｎ＋ソース・ドレイン拡散層、４はゲート酸化Ｓｉ、５はゲート多結晶Ｓｉ電極、６は層間絶縁膜、７は容量下部電極（Ｐｔ／Ｔｉ）、８は強誘電体（ＳｒＢｉ２Ｔａ２Ｏ９）、９は容量上部電極（Ｐｔ）、１０は容量保護膜（下層：スパッタ酸化ＳｉまたはＳＯＧ）、１１は容量保護膜（上層：オゾン酸化ＴＥＯＳ膜）、１２ａ、１２ｂはトランジスタソース・ドレイン拡散層３ａ、３ｂへのコンタクト孔、１３ａ、１３ｂは容量上下電極９、７へのコンタクト孔、１４ａ、１４ｂはトランジスタソース・ドレイン拡散層３ａ、３ｂへの金属配線、１５ａ、１５ｂは容量上下電極９、７への金属配線である。
【０００６】
図３に示す特許文献１に記載の従来のものでは、図示のように強誘電体８に接してそれを覆う保護膜１０、１１を２層構造とし、その下層膜１０をＣＶＤ法以外のスパッタ法またはＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）成膜により形成し、その上に上層膜１１としてＴＥＯＳを原料とする酸化Ｓｉ膜を３５０〜５００℃の基板温度で形成し、その後、その保護膜を高温で熱処理する。
【０００７】
このような２層構造とすることにより、ＣＶＤ中に反応生成物が強誘電体に直接影響を与えることなく、金属配線層の短絡不良を防止することができ、成膜後の膜中水分を減少させかつ成膜レ−トを保持することができ、さらには分極特性の劣化を防ぐことができ、成膜後のさらなる熱処理により漏洩電流特性の改善が図られる。
【０００８】
しかしながら、上記特許文献１に記載の従来のものでは、強誘電体８を結晶化する熱処理時間が長いため、また、強誘電体８の種類によっては熱処理温度が高いため、強誘電体８に水素や水分が侵入し、水分および水素の存在により強誘電体８の容量特性、特に分極特性が劣化する可能性がある。さらに、容量素子の電極に酸化物導電性物が用いられている場合には、高温熱処理を行うことにより、酸化物導電性物が還元される。このため、酸素バリア性がなくなり、下部電極７の剥がれが生じる。
【特許文献１】特開平９−３０７０７４号公報（図１、明細書の段落００１４〜００２１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記従来技術における問題点を解決するものであって、酸化膜中の水分を取り除くとともに、結晶化した後の強誘電体に大気中の水分が直接付着することを完全に防止し、かつ、下部電極として用いられている導電性酸化物の還元を完全に防止した半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明は、半導体基板上に、下部電極、強誘電体または高誘電体からなる容量絶縁膜、上部電極を順次形成してキャパシタとする工程と、前記キャパシタを被覆するように酸化膜を形成する工程と、前記酸化膜を形成後、酸素雰囲気中で急速熱処理を行い、前記強誘電体または高誘電体からなる容量絶縁膜を結晶化する工程とを備えたものである。
【００１１】
本発明によれば、上記において、下部電極を、導電性酸化物を含む電極とすることが好適である。
また本発明によれば、上記において、酸化膜を、下部電極に含まれる導電性酸化物を還元しない絶縁膜とすることが好適である。
【００１２】
また本発明によれば、上記において、酸化膜を多層膜として、一部の酸化膜を形成して急速熱処理を行った後に、残部の酸化膜を形成することが好適である。
また本発明によれば、上記において、酸化膜の膜厚を２００ｎｍ以下とすることが好適である。
【００１３】
また本発明によれば、上記において、酸化膜を形成した後、急速熱処理を行う前に、平坦化処理を行うことが好適である。
【発明の効果】
【００１４】
このように本発明によれば、強誘電体によって強誘電性を発現させるための熱処理を、キャパシタを被覆する酸化膜を形成した後に行うことで、強誘電性を発現させた後に、強誘電体が直接大気中の水分と接触することを防止することができ、このため、酸化膜中の水分を取り除くとともに、結晶化した後の強誘電体に大気中の水分が直接付着することを完全に防止することができる。
【００１５】
また本発明によれば、酸化膜を、下部電極に含まれる導電性酸化物を還元しない絶縁膜とし、また熱処理時の酸化膜厚を制御することで、電極の剥離という不良を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について説明する。
【実施例】
【００１７】
本発明の実施例について、以下図面を参照しながら説明する。
図１−Ａおよび図１−Ｂを用いて、本発明にもとづく強誘電体および高誘電体を用いた半導体記憶装置の製造方法の実施例を説明する。
【００１８】
図１−Ａ（ａ）に示すように、半導体基板１００の上にドライエッチング法を用いて深さ約３００ｎｍの溝を形成し、次にＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ法を用いて平坦化し、素子分離領域１０１を形成する。次に膜厚約１０ｎｍのゲート絶縁膜を形成後、膜厚約２００ｎｍのポリシリコン膜を堆積し、ドライエッチング法を用いてゲート電極１０２を形成する。次に、半導体基板１００におけるゲート電極１０２に隣接した領域およびその周辺の領域に、イオン注入により拡散層１０３を形成してＭＯＳトランジスタを形成する。
【００１９】
次に、図１−Ａ（ｂ）に記載するように、上記のように形成されたＭＯＳトランジスタおよびその周辺領域上に第１のシリコン酸化膜１０４を形成し、ゲート電極１０２上で膜厚が約２００ｎｍになるように平坦化する。次に、第１のシリコン酸化膜１０４中に、拡散層１０３に到達するコンタクトホール１２０を形成した後、チタン約１０ｎｍ、窒化チタン約２０ｎｍ、タングステン３００ｎｍをＣＶＤ法で順次堆積してコンタクトホール１２０を埋め込み、ＣＭＰ法で表面を平坦化処理して、タングステンプラグ１０５を形成する。次に、膜厚約１０ｎｍのチタン、膜厚約２０ｎｍの窒化チタン、膜厚約１００ｎｍのタングステンをスパッタ法により順次堆積し、第１のシリコン１０４上におけるタングステンプラグ１０５上を含む所定領域に、ドライエッチング法によりビット線１０６を形成する。
【００２０】
次に、図１−Ａ（ｃ）に示すように、第１のシリコン酸化膜１０４上に、ビット線１０６上を覆うようにＣＶＤ方を用いて第２のシリコン酸化膜１０７を堆積した後、ビット線１０６上の厚みが１００ｎｍになるようにＣＭＰ法により平坦化する。次に、第２のシリコン酸化膜１０７の上に、膜厚約１００ｎｍのシリコン窒化膜１０８からなる絶縁性下部水素バリアを、ＣＶＤ法で形成する。次に、シリコン窒化膜１０８、第２のシリコン酸化膜１０７、第１のシリコン酸化膜１０４を貫通して、拡散層１０３に到達するコンタクトホール１２１をドライエッチング法により形成する。次にチタン約１０ｎｍ、窒化チタン約２０ｎｍ、タングステン３００ｎｍをＣＶＤ法で順次堆積してコンタクトホール１２１を埋め込んだ後、ＣＭＰ法で表面を平坦化処理して、タングステンプラグ１０９を形成する。
【００２１】
次に、図１−Ａ（ｄ）に示すように、シリコン窒化膜１０８上およびタングステンプラグ１０９上に、膜厚約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）、膜厚約５０ｎｍのイリジウム（Ｉｒ）、導電性酸化膜としての膜厚約５０ｎｍの酸化イリジウム（ＩｒＯｘ）、膜厚約１００ｎｍの白金（Ｐｔ）をスパッタ法により順次堆積し、ドライエッチング法によりタングステンプラグ１０９の表面を覆うようにパターニングして、導電性酸化物からなる下部電極１１０を構成する。
【００２２】
次に、図１−Ｂ（ｅ）に示すように、下部電極１１０を覆うようにシリコン窒化膜１０８上にＣＶＤ法を用いて第３のシリコン酸化膜１１１を堆積し、下部電極１１０の表面が露出するようにＣＭＰ法で平坦化を行う。次に、膜厚約１００ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を塗布法を用いて堆積する。その後、６５０℃の酸素雰囲気中で仮焼結を行う。次に、スパッタ法を用いて、膜厚約１００ｎｍのＰｔを堆積する。次にドライエッチングを用いて下部電極１１０を含む領域で強誘電体およびＰｔをパターニングし、強誘電体にて形成された容量絶縁膜１１２とＰｔにて形成された上部電極１１３とを形成して、キャパシタ構造とする。
【００２３】
次に、図１−Ｂ（ｆ）に示すように、上部電極１１３上に、例えば、ＴＥＯＳ、Ｏ３を原料ガスの主成分とした熱ＣＶＤ法を用いて、膜厚約１５０ｎｍの第１の酸化膜１１４を堆積する。この方法では、公知のプラズマＣＶＤ法と異なり、酸化物を還元する水素の発生を抑制することや膜中に含まれる水素濃度を低減することができる。次に、酸素雰囲気中、８００℃で、１分間という急速条件により急速熱処理を加え、容量絶縁膜１１２の強誘電体の結晶化を行う。その後、第１の酸化膜１１４と同じ手法を用いて第２の酸化膜１１５を堆積し、平坦化処理を行う。また、第１、第２の酸化膜１１４、１１５としてＯ３とＡｌ（ＣＨ３）３を主成分として用いたＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）法を用いても良い。この手法もプロセスで発生する水素や膜中の水素含有量を低減できる。
【００２４】
このように、第１の酸化膜１１４を堆積し、急速熱処理により容量絶縁膜１１２の強誘電体の結晶化を行ったうえで、さらに第２の酸化膜１１５を堆積し、平坦化処理を行うことで、容量絶縁膜を劣化させることなく、後工程の配線形成で問題となる段差緩和を実現することができる。
【００２５】
なお、図１−Ｂ（ｇ）に示すように、第１の酸化膜１１４を厚めに堆積し、平坦化処理を行ってから、強誘電体を結晶化する急速熱処理工程を行ってもよい。
【００２６】
このようにすることにより、第１の酸化膜１１４中の水分を取り除くとともに、結晶化した後の強誘電体１１２に大気中の水分が直接付着することを完全に防止することができる。
【００２７】
次に、第１の酸化膜１１４の膜厚について述べる。Ｐｔにて形成された上部電極１１３上に第１の酸化膜１１４を膜厚５０ｎｍ〜４５０ｎｍで堆積した後に、ＲＴＯ処理を施したときの、試料の膜厚と分極量との関係を図２に示す。この図２からわかるように、膜厚が３００ｎｍ以上では、分極量がほとんど観測されなかった。また、この試料の断面観察を行ったところ、下部電極１１０のＴｉＡｌＮとＩｒとの界面で剥離が観察され、またＩｒＯｘの膜厚が薄くなっていた。この結果より、ＲＴＯ処理時にある程度酸素がＩｒＯｘの表面に到達しないと、ＩｒＯｘの還元反応が起こり、その酸素がＴｉＡｌＮ表面と反応して酸化物層ができ、剥離が起こるものと考えられる。したがって、第１の酸化膜１１４の膜厚を２００ｎｍ以下とすることで、下部電極１１０の剥がれといった不良を生じさせず、かつ大気中の水分の付着等による強誘電体容量の劣化が抑えられると推測される。
【産業上の利用可能性】
【００２８】
本発明の半導体装置の製造方法は、強誘電体膜あるいは高誘電体膜を用いた容量絶縁膜を有する半導体装置の製造のために利用することができる。
【図面の簡単な説明】
【００２９】
【図１−Ａ】本発明の半導体装置の製造方法の実施例を示す断面図
【図１−Ｂ】図１−Ａの次の工程を示す断面図
【図２】本発明の半導体装置の製造方法の実施例において上部電極（白金）上の酸化膜の膜厚と分極量との関係を示す図
【図３】従来の半導体装置の製造方法を示す要部断面図
【符号の説明】
【００３０】
１００    半導体基板
１１０    下部電極（Ｐｔ／ＩｒＯｘ／Ｉｒ／ＴｉＡｌＮ）
１１２    容量絶縁膜（強誘電体）
１１３    上部電極（Ｐｔ）
１１４    第１の酸化膜
１１５    第２の酸化膜
【図１−Ａ】
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【図１−Ｂ】
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【図２】
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【図３】
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