(57)【要約】【課題】基準信号の周波数が大きく変化した場合に追従時間が長くなる、あるいは周波数ロック時点で基準信号との位相が遠い場合に追従時間が長くなる。【解決手段】位相制御手段１０は、周波数比較手段２の出力より、周波数の追従を検知し、周波数が追従した後、最初の基準信号の位相と分周手段９の出力信号の位相差がなくなるよう制御（例えば、分周手段９の出力信号を遅延させる等）する。周波数制御手段１２は、ターゲット周波数を検知し、検知された値によって発振手段９を制御し、出力クロックをターゲット周波数付近に強制的に変化させる。前記位相制御手段、および前記周波数制御手段によって、周波数が追従した時点で位相を合わせること、および、ターゲット周波数を検知した時点で周波数を合わせることが可能となり、従来の手法と比較して、周波数が追従するまでの時間と、位相が追従するまでの時間を大幅に短縮することが可能となる。【選択図】図３
2005341482.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と比較信号を比較し位相差を出力する位相比較手段と、
前記位相差のゲインを調整する第１のゲイン調整手段と、
前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、
前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、
前記周波数差のゲインを調整する第２のゲイン調整手段と、
前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、
前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、
前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、
前記出力クロックを分周し出力する分周手段と、
前記周波数差がゼロとなった時に前記基準信号と前記比較信号の位相差がゼロとなるように前記分周手段の出力を遅延させ前記比較信号を出力する位相制御手段とを備えたことを特徴とするデジタルＰＬＬ装置。
【請求項２】
前記ゲイン調整手段が前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とを加算し調整されたゲインを出力することを特徴とする請求項１記載のデジタルＰＬＬ装置。
【請求項３】
基準信号と比較信号を比較し位相差を出力する位相比較手段と、
前記位相差のゲインを調整する第１のゲイン調整手段と、
前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、
前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、
前記周波数差のゲインを調整する第２のゲイン調整手段と、
前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、
前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、
前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、
ターゲット周波数が入力された時に前記発振周波数をターゲット周波数に変化させる周波数制御手段と、
前記出力クロックを分周し前記比較信号を出力する分周手段とを備えたことを特徴とするデジタルＰＬＬ装置。
【請求項４】
前記ゲイン調整手段が前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とを加算し調整されたゲインを出力することを特徴とする請求項３記載のデジタルＰＬＬ装置。
【請求項５】
周波数制御判定手段が、前記周波数差がゼロの時に前記周波数制御手段の動作を停止させることを特徴とする請求項３あるいは請求項４記載のデジタルＰＬＬ装置。
【請求項６】
前記基準信号と前記ターゲット周波数が、デジタルインターフェースを介して伝送されることを特徴とする請求項３、４あるいは請求項５記載のデジタルＰＬＬ装置。
【請求項７】
前記デジタルインターフェースがＩＥＥＥ１３９４もしくはＨＤＭＩであることを特徴とする請求項６記載のデジタルＰＬＬ装置。
【請求項８】
基準信号と比較信号を比較し位相差を出力する位相比較手段と、
前記位相差のゲインを調整する第１のゲイン調整手段と、
前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、
前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、
前記周波数差のゲインを調整する第２のゲイン調整手段と、
前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、
前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、
前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、
前記出力クロックを分周し出力する分周手段と、
ターゲット周波数が入力された時に前記発振周波数をターゲット周波数に変化させる周波数制御手段と、
前記周波数差がゼロとなった時に前記基準信号と前記比較信号の位相差がゼロとなるように前記分周手段の出力を遅延させ前記比較信号を出力する位相制御手段とを備えたことを特徴とするデジタルＰＬＬ装置。
【請求項９】
前記ゲイン調整手段が前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とを加算し調整されたゲインを出力することを特徴とする請求項８記載のデジタルＰＬＬ装置。
【請求項１０】
周波数制御判定手段が、前記周波数差がゼロの時に前記周波数制御手段の動作を停止させることを特徴とする請求項８あるいは請求項９記載のデジタルＰＬＬ装置。
【請求項１１】
前記基準信号と前記ターゲット周波数が、デジタルインターフェースを介して伝送されることを特徴とする請求項８、９あるいは請求項１０記載のデジタルＰＬＬ装置。
【請求項１２】
前記デジタルインターフェースがＩＥＥＥ１３９４もしくはＨＤＭＩであることを特徴とする請求項１１記載のデジタルＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルテレビ、ＡＶアンプ等に用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）等のデジタルインターフェースで伝送されたクロックの再生に用いられるデジタルＰＬＬ装置に関するものである。
【背景技術】
【０００２】
デジタルＰＬＬ装置の目的は、基準信号に対して周波数と位相を追従（ロック）させることである。また、デジタルＰＬＬ装置の多くはその出力がクロックとして利用され、データの出力時間などに大きく影響するため、追従（ロック）時間の短縮が重要である。
【０００３】
従来、デジタルＰＬＬ装置として、基準信号に対する出力クロックの位相の追従（ロック）時間を短縮するために、デジタルＰＬＬの分周カウンタを２段用意し制御することなどが実施されていた（例えば、特許文献１参照。）。
【０００４】
図４にデジタルＰＬＬ装置の従来例を示す。図４において、１は位相比較手段、２は周波数比較手段、３は第1のゲイン制御手段、４は第２のゲイン制御手段、５は第1のゲイン調整手段、６は第２のゲイン調整手段、７はゲイン調整手段、８は発振手段、９は分周手段である。
【０００５】
以下、図４を用いて従来のデジタルＰＬＬ装置について説明する。位相比較手段１は基準信号と、出力クロックを分周手段９で分周することによって生成した比較信号の位相を比較し、位相差を出力する。位相比較手段１により出力された位相差は第１のゲイン制御手段３に入力され、位相差に対するゲインを決定する。例えば、位相差が０の場合はゲインを０倍、位相差が１６以上の場合はゲインを２倍、位相差が３２以上の場合はゲインを４倍というように決定する。また、周波数比較手段２は基準信号と、出力クロックを分周手段９で分周することによって生成した比較信号の周波数を比較し、周波数差を出力する。周波数比較手段２により出力された周波数差は第２のゲイン制御手段４に入力され、周波数差に対するゲインを決定する。例えば、周波数差が０の場合はゲインを０倍、周波数差が１６以上の場合はゲインを１６倍、周波数差が２０以上の場合はゲインを３２倍というように決定する。第１のゲイン調整手段５は第1のゲイン制御手段３によって決定されたゲインを位相差に対するゲインとして調整する。また、第２のゲイン調整手段６は第２のゲイン制御手段４によって決定されたゲインを周波数に対するゲインとして調整する。ゲイン調整手段７は第１のゲイン調整手段５、第２のゲイン調整手段６によって決定した位相差に対するゲイン、周波数差に対するゲインを調整し、ゲイン調整手段７によって調整されたゲインによって発振手段８は出力クロックを変化させる。例えば、位相差に対するゲイン、周波数差に対するゲインをゲイン調整手段７によって加算することで発振手段８は出力クロックを変化させる。これをフィードバックループとして繰り返すことによって出力クロックの位相を基準信号に追従（ロック）させる。
【０００６】
ここで、周波数差に対するゲインを位相差に対するゲインに対して大きく設定することで、周波数が追従（ロック）していない場合は位相差に対するゲインの影響は小さくなり、周波数が追従（ロック）した時点で、周波数差に対するゲインの影響がなくなり、位相差に対するゲインが働きはじめる構成となっている。これは位相差に対するゲインを大きくすることにより、追従（ロック）した周波数が大きく変化してしまうことを防ぐためである。
【特許文献１】特開平９−１８６５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の手法では、周波数が追従（ロック）した時点での位相差によって追従（ロック）時間が長くなってしまう可能性があった。例えば、周波数が追従（ロック）した時点で基準信号と位相が近い場合には、追従（ロック）までの時間が短くなるが、反対に基準信号と位相が遠い場合には追従（ロック）までの時間が長くなってしまう。さらに基準信号の周波数が大きく変化した場合には、周波数の追従（ロック）までの時間も長くなってしまう。
【０００８】
このように、従来の手法には、基準信号の周波数が大きく変化した場合に追従（ロック）時間が長くなる、周波数が追従（ロック）した時点で基準信号との位相が遠い場合に追従（ロック）時間が長くなるという問題点を有していた。
【０００９】
本発明は上記従来の問題点を解決するもので、基準信号の周波数の変化、周波数の追従（ロック）時点での位相の状況によらず、基準信号に短時間で追従（ロック）することができるデジタルＰＬＬ装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
この課題を解決するために本発明の請求項1に記載の発明は、基準信号と比較信号を比較し位相差を出力する位相比較手段と、前記位相差のゲインを調整する第１のゲイン調整手段と、前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、前記周波数差のゲインを調整する第２のゲイン調整手段と、前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、前記出力クロックを分周し出力する分周手段と、前記周波数差がゼロとなった時に前記基準信号と前記比較信号の位相差がゼロとなるように前記分周手段の出力を遅延させ前記比較信号を出力する位相制御手段とから構成されている。
【００１１】
また、請求項３に記載の発明は、基準信号と比較信号を比較し位相差を出力する位相比較手段と、前記位相差のゲインを調整する第１のゲイン調整手段と、前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、前記周波数差のゲインを調整する第２のゲイン調整手段と、前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、ターゲット周波数が入力された時に前記発振周波数をターゲット周波数に変化させる周波数制御手段と、前記出力クロックを分周し前記比較信号を出力する分周手段とから構成されている。
【００１２】
また、請求項８に記載の発明は、基準信号と比較信号を比較し位相差を出力する位相比較手段と、前記位相差のゲインを調整する第１のゲイン調整手段と、前記位相差より前記第１のゲイン調整手段のゲインを決定する第１のゲイン制御手段と、前記基準信号と前記比較信号を比較し周波数差を出力する周波数比較手段と、前記周波数差のゲインを調整する第２のゲイン調整手段と、前記周波数差より前記第２のゲイン調整手段のゲインを決定する第２のゲイン制御手段と、前記第１のゲイン調整手段の出力と前記第２のゲイン調整手段の出力とから調整されたゲインを出力するゲイン調整手段と、前記調整されたゲインにより出力クロックの発振周波数を変化させる発振手段と、前記出力クロックを分周し出力する分周手段と、ターゲット周波数が入力された時に前記発振周波数をターゲット周波数に変化させる周波数制御手段と、前記周波数差がゼロとなった時に前記基準信号と前記比較信号の位相差がゼロとなるように前記分周手段の出力を遅延させ前記比較信号を出力する位相制御手段とから構成されている。
【発明の効果】
【００１３】
以上のように、本発明によれば，周波数が追従（ロック）した時点で基準信号と比較信号の位相を合わせること、あるいは、ターゲット周波数を検知した時点で出力クロックの発振周波数をターゲット周波数の変化させること、あるいは双方の特徴を併せ持つことによって、従来のデジタルＰＬＬ装置に対して出力クロックの追従（ロック）時間を大幅に短縮することができ、その実用的効果は大きい。
【００１４】
デジタルＰＬＬ装置の追従（ロック）時間が短縮されることによって、出力クロックが安定化するまでの時間が短縮され、例えばこれを利用する音声の出力までの時間が短縮される等の効果が期待できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第1の実施の形態におけるデジタルＰＬＬ装置のブロック図を示したものである。図１において、１は位相比較手段、２は周波数比較手段、３は第１のゲイン制御手段、４は第２のゲイン制御手段、５は第1のゲイン調整手段、６は第２のゲイン調整手段、７はゲイン調整手段、８は発振手段、９は分周手段、１０は位相制御手段である。
【００１７】
背景技術の項で説明したものと同様の動作をするものについては、同じ番号を付した。背景技術の項で説明したこれらのものについては、詳細な説明を省略する。
【００１８】
以上のように構成された本発明第１の実施の形態におけるデジタルＰＬＬ装置について、以下、その動作を説明する。
【００１９】
位相制御手段１０は、周波数比較手段２の出力より、周波数の追従（ロック）を検知し、周波数が追従（ロック）した後、最初の基準信号の位相と分周手段９の出力信号の位相差がなくなるよう制御（例えば、分周手段９の出力信号を遅延させる等）し比較信号を出力する。また、周波数の追従（ロック）の検知には、周波数比較手段２の出力である周波数差が０になるところを検知する。すなわち、周波数差が０になった時点での基準信号と分周手段９の出力信号の位相差を保持し、この位相差を０にする分だけ遅延した比較信号を出力することで、基準信号と比較信号の位相差を強制的に０にする。
【００２０】
以上のように、本発明第1の実施の形態によれば、周波数が追従（ロック）した時点で位相を合わせることが可能である。すなわち、周波数が追従（ロック）するまでの時間と、デジタルＰＬＬ装置として出力クロックが基準信号に追従（ロック）するまでの時間をほぼ同じにすることができ、従来の手法と比較して、位相の追従（ロック）時間の分だけ全体の追従（ロック）時間が短縮されることになる。
【００２１】
（第２の実施形態）
図２は、本発明の第２の実施の形態におけるデジタルＰＬＬ装置のブロック図を示したものである。図２において、１は位相比較手段、２は周波数比較手段、３は第１のゲイン制御手段、４は第２のゲイン制御手段、５は第1のゲイン調整手段、６は第２のゲイン調整手段、７はゲイン調整手段、８は発振手段、９は分周手段、１１は周波数制御判定手段、１２は周波数制御手段である。
【００２２】
背景技術の項で説明したものと同様の動作をするものについては、同じ番号を付した。背景技術の項で説明したこれらのものについては、詳細な説明を省略する。
【００２３】
以上のように構成された本発明第２の実施の形態におけるデジタルＰＬＬ装置について、以下、その動作を説明する。
【００２４】
周波数制御手段１２は、ターゲット周波数を検知し、検知された値によって発振手段９を制御し、出力クロックをターゲット周波数付近に強制的に変化させる。ターゲット周波数は、最終的に本デジタルＰＬＬ装置が出力すべき出力クロックの周波数である。
【００２５】
以上のように、本発明第２の実施の形態によれば、ターゲット周波数を検知した時点で周波数を合わせることが可能である。すなわち、出力クロックが基準信号に追従（ロック）するまでの時間と、位相のみが追従（ロック）するまでの時間をほぼ同じにすることができ、従来の手法と比較して、周波数の追従（ロック）時間の分だけ全体の追従（ロック）時間が短縮されることになる。
【００２６】
なお、さらに周波数制御判定手段１１を設けても良い。周波数制御判定手段１１は、周波数比較手段２の出力より、周波数の追従（ロック）を検知し、ターゲット周波数を検知した際に、周波数が追従（ロック）しているかを判定し、周波数が追従（ロック）している場合は、周波数制御手段１２を動作させないように制御し、周波数が追従（ロック）していない場合にのみ周波数制御手段１２を動作させるように制御する手段である。このように、周波数制御判断手段１１を追加することで、ターゲット周波数を検知する前に周波数が追従（ロック）した場合に、また周波数を変化させるような無駄な動作を防止できる。
【００２７】
なお、基準信号とターゲット周波数はデジタルインターフェースを介して伝送されてきても良い。この場合、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効である。このようなデジタルインターフェースには、ＩＥＥＥ１３９４やＨＤＭＩのオーディオ伝送が挙げられる。
【００２８】
（第３の実施形態）
図３は、本発明の第３の実施の形態におけるデジタルＰＬＬ装置のブロック図を示したものである。図３において、１は位相比較手段、２は周波数比較手段、３は第１のゲイン制御手段、４は第２のゲイン制御手段、５は第1のゲイン調整手段、６は第２のゲイン調整手段、７はゲイン調整手段、８は発振手段、９は分周手段、１０は位相制御手段、１１は周波数制御判定手段、１２は周波数制御手段である。
【００２９】
背景技術の項で説明したものと同様の動作をするものについては、同じ番号を付した。背景技術の項で説明したこれらのものについては、詳細な説明を省略する。また、第１の実施形態、第２の実施形態で説明したものと同様の動作をするものについては、同じ番号を付した。第１の実施形態、第２の実施形態で説明したこれらのものについても、同様に詳細な説明を省略する。
【００３０】
本発明第３の実施の形態によると、第１の実施形態、第２の実施形態との特徴を併せ持った効果が得られる。すなわち、ターゲット周波数を検知した時点で周波数を合わせること、および、周波数が追従（ロック）した時点で位相を合わせることが可能である。原理的にはデジタルＰＬＬ装置として出力クロックが基準信号に追従（ロック）するまでの時間をほぼ０にすることが可能である。従来の手法と比較して、周波数が追従（ロック）するまでの時間と、位相が追従（ロック）するまでの時間を大幅に短縮することが可能である。
【００３１】
なお、さらに周波数制御判定手段１１を設けても良い。周波数制御判定手段１１は、周波数比較手段２の出力より、周波数の追従（ロック）を検知し、ターゲット周波数を検知した際に、周波数が追従（ロック）しているかを判定し、周波数が追従（ロック）している場合は、周波数制御手段１２を動作させないように制御し、周波数が追従（ロック）していない場合にのみ周波数制御手段１２を動作させるように制御する手段である。このように、周波数制御判断手段１１を追加することで、ターゲット周波数を検知する前に周波数が追従（ロック）した場合に、また周波数を変化させるような無駄な動作を防止できる。
【００３２】
なお、基準信号とターゲット周波数はデジタルインターフェースを介して伝送されてきても良い。この場合、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効である。このようなデジタルインターフェースには、ＩＥＥＥ１３９４やＨＤＭＩのオーディオ伝送が挙げられる。
【産業上の利用可能性】
【００３３】
本発明におけるデジタルＰＬＬ装置は、デジタルインターフェースでオーディオデータを伝送するときなど、直接クロックを伝送できないが、送信側と同期したクロックの生成が必要な場合に有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図
【図２】本発明の第２の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図
【図３】本発明の第３の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図
【図４】従来のデジタルＰＬＬ装置の構成を示すブロック図
【符号の説明】
【００３５】
１    位相比較手段
２    周波数比較手段
３    第１のゲイン制御手段
４    第２のゲイン制御手段
５    第１のゲイン調整手段
６    第２のゲイン調整手段
７    ゲイン調整手段
８    発振手段
９    分周手段
１０    位相制御手段
１１    周波数制御判定手段
１２    周波数制御手段
【図１】
2005341482.tif 000003
【図２】
2005341482.tif 000004
【図３】
2005341482.tif 000005
【図４】
2005341482.tif 000006