(57)【要約】【課題】  本発明は、電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行い得るセルライブラリデータベースおよび設計支援装置を提供することを目的とする。【解決手段】  本発明のセルライブラリデータベースは、標準セルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース１３内の種別毎の標準セルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、また、マクロセルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース１３内の種別毎のマクロセルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、設計支援装置では、該セルライブラリデータベース１３を用いて論理シミュレーション等を行う。【選択図】  図１
2005100450.tif 000002
【特許請求の範囲】
【請求項１】
論理装置を構成する基本回路（以下、標準セルという）について種別毎に該標準セルの機能情報を持つセルライブラリデータベースにおいて、前記標準セルは、論理端子としての１以上の電源端子を備え、該標準セルの機能情報に前記１以上の電源端子それぞれの出力端子に対する論理情報を含むことを特徴とするセルライブラリデータベース。
【請求項２】
論理装置を構成する基本回路（以下、標準セルという）について種別毎に該標準セルの機能情報を持つセルライブラリデータベースにおいて、前記標準セルは、論理端子としての１以上の電源端子を備え、該標準セルの機能情報に前記１以上の電源端子それぞれの出力端子に対する遅延情報を含むことを特徴とするセルライブラリデータベース。
【請求項３】
論理装置を構成し機能的なまとまりを持つ回路（以下、マクロセルという）について種別毎に該マクロセルの機能情報を持つセルライブラリデータベースにおいて、前記マクロセルは、論理端子としての１以上の電源端子を備え、該マクロセルの機能情報に前記１以上の電源端子それぞれの出力端子に対する論理情報を含むことを特徴とするセルライブラリデータベース。
【請求項４】
論理装置を構成し機能的なまとまりを持つ回路（以下、マクロセルという）について種別毎に該マクロセルの機能情報を持つセルライブラリデータベースにおいて、前記マクロセルは、論理端子としての１以上の電源端子を備え、該マクロセルの機能情報に前記１以上の電源端子それぞれの出力端子に対する遅延情報を含むことを特徴とするセルライブラリデータベース。
【請求項５】
請求項１、２、３または４に記載のセルライブラリデータベースを備えて論理装置の設計を支援することを特徴とする設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等の論理装置の設計支援（ＣＡＤ；Computer AidedDesign）において使用されるセルライブラリデータベースおよび該セルライブラリデータベースを用いた設計支援装置に関し、特に、論理装置の論理や遅延等の設計検証、故障解析並びにソフトウェア開発用ツールなどに用いられる論理シミュレーションに好適なセルライブラリデータベースおよび設計支援装置に関する。
【背景技術】
【０００２】
従来より、半導体集積回路等の論理装置の設計支援（ＣＡＤ）においては、ＬＳＩ等のチップ、システム、装置等における低消費電力化の重要性が増大している中で、様々な技術、考え方により低消費電力化が図られつつある。
【０００３】
この低消費電力化の技術の１つに、従来の単一電源から複数電源に変更する設計手法がある。これは例えばＬＳＩにおいて、外部とのインターフェイス回路については従来の電源電圧のままとし、内部回路については電源電圧を下げることによりＬＳＩの低消費電力化を図ろうとするものである。また同様の考え方で、高速性能が要求されるＬＳＩ内部のブロックには従来電源電圧を与え、高速性の要求されないブロックには低い電源電圧を与えることによっても、ＬＳＩの低消費電力化が可能となる。
【０００４】
上記に例示したようなＬＳＩの回路設計を行う場合、同一の標準セルを異なる電源電圧のもとで使用する可能性があるため、論理シミュレーションの際には、同じ論理を持ったセルでも、各電源電圧に対応したセルライブラリデータベースを準備して、該セルライブラリデータベースを用いて設計検証する必要がある。このような複数電源が混在したＬＳＩの設計検証を行う半導体設計支援装置については、特開平６−２６０５５７号公報に開示されたものがある。以下にその内容を簡単に説明する。
【０００５】
この従来の半導体設計支援装置は、回路図を描くときに、同じ論理機能を持つセルは同じシンボルマークで表現されているが、それぞれのセルがどの電源電圧で動作するセルであるかを回路図中に示すことにより、回路図からネットリストに展開する際に、該当する機能と動作電源電圧の組み合わせによって予め決められたセル名に変換することで、セルライブラリデータベース中の該当する論理セルの論理情報および電気特性を用いて論理シミュレーションを行なうというものである。
【０００６】
また、本従来例で用いるセルライブラリデータベースの内容は、図８に例示される通りであり、セルライブラリ登録情報５００には、セル（ＮＡＮＤゲート５１０）のシンボルマーク５０１、入力信号Ａ，Ｂと出力信号Ｙの論理関係表５０２、入力信号Ａ，Ｂが変化してから出力信号Ｙが出力されるまでの伝搬遅延時間を示した遅延時間表５０３などの情報が含まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
また、上述した低消費電力化の技術とは別の第３の技術として、回路動作が不必要な時には該論理ブロックへの電源供給を停止し、回路動作が必要な時に論理ブロックに電源を供給するという制御機能を持たせることにより、無駄な回路動作を削減して回路全体の消費電力を減らすというものがある。
【０００８】
しかしながら、上記従来の設計支援装置にあっては、複数電源が混在した半導体集積回路の論理シミュレーションは可能であるが、常に電源が供給されているという前提で、セルライブラリデータベースの登録情報として論理情報や遅延時間情報の記述がされているため、上記第３の低消費電力化技術のように、論理ブロックへの電源の供給および供給停止の機能を備えた回路について論理シミュレーションを行う場合には、全ての論理ブロックが常に動作していることになることから、回路全体を一度に論理シミュレーションしても本来想定している回路仕様の設計検証を行うことは不可能であり、電源の供給および供給停止の制御を行う回路と、論理ブロックの論理シミュレーションを個別に行ない確認するしかなく、回路全体の論理シミュレーションを一括して行うことができないことから、論理ブロック間の接続関係等の検証については、別途人手または機能シミュレーション等によって行うこととなり、設計検証作業が煩雑となる等の問題があった。
【０００９】
本発明は、上記従来の問題点に鑑みてなされたものであって、電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションを行なうことが可能なセルライブラリデータベースおよび設計支援装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１に係るセルライブラリデータベースは、論理装置を構成する基本回路（以下、標準セルという）について種別毎に該標準セルの機能情報を持つセルライブラリデータベースにおいて、前記標準セルは、論理端子としての１以上の電源端子を備え、該標準セルの機能情報に前記１以上の電源端子それぞれの出力端子に対する論理情報を含むものである。
【００１１】
また、請求項２に係るセルライブラリデータベースは、論理装置を構成する基本回路（以下、標準セルという）について種別毎に該標準セルの機能情報を持つセルライブラリデータベースにおいて、前記標準セルは、論理端子としての１以上の電源端子を備え、該標準セルの機能情報に前記１以上の電源端子それぞれの出力端子に対する遅延情報を含むものである。
【００１２】
また、請求項３に係るセルライブラリデータベースは、論理装置を構成し機能的なまとまりを持つ回路（以下、マクロセルという）について種別毎に該マクロセルの機能情報を持つセルライブラリデータベースにおいて、前記マクロセルは、論理端子としての１以上の電源端子を備え、該マクロセルの機能情報に前記１以上の電源端子それぞれの出力端子に対する論理情報を含むものである。
【００１３】
また、請求項４に係るセルライブラリデータベースは、論理装置を構成し機能的なまとまりを持つ回路（以下、マクロセルという）について種別毎に該マクロセルの機能情報を持つセルライブラリデータベースにおいて、前記マクロセルは、論理端子としての１以上の電源端子を備え、該マクロセルの機能情報に前記１以上の電源端子それぞれの出力端子に対する遅延情報を含むものである。
【００１４】
さらに、請求項５に係る設計支援装置は、請求項１、２、３または４に記載のセルライブラリデータベースを備えて論理装置の設計を支援するものである。
【００１５】
本発明の請求項１または２に係るセルライブラリデータベースおよび請求項５に係る設計支援装置では、標準セルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース内の種別毎の標準セルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、設計支援装置では、該セルライブラリデータベースを用いて論理シミュレーション等を行うようにしている。
【００１６】
ここで、標準セルは論理装置を構成する基本回路であるが、例えばＮＡＮＤゲートやＮＯＲゲート等のゲート素子、フリップフロップ（ラッチ）等が該当する。また、電源端子には電源電位Ｖｃｃや接地電位ＧＮＤ等が供給され、電源電位Ｖｃｃには５［Ｖ］，３．３［Ｖ］，２．５［Ｖ］，１．８［Ｖ］等の複数種の電位が適用される。また、標準セルの論理情報としては、例えば入力端子および電源端子の出力端子に対する論理関係表等が該当するが、扱われる信号値としては、論理値“１”，“０”，“不定”に相当する“Ｈ”，“Ｌ”，“Ｘ”のみならず、信号の立上がりおよび立ち下がり状態を問題とする場合には遷移状態信号値として“↑”，“↓”が用いられ、またトライステート素子におけるハイインピーダンス状態を表す“Ｚ”等も実信号値となる。また、標準セルの遅延情報としては、信号が素子内を伝搬するときに生じる伝搬遅延や、素子の駆動のためのエネルギーに関連して決まる慣性遅延等が該当する。さらに、ここでいう論理シミュレーションは、論理装置の論理や遅延等の設計検証のみならず、故障解析およびソフトウェア開発用ツールなどの広範囲の用途を持つものである。
【００１７】
このように、標準セルに論理端子としての１以上の電源端子を備えた上で、セルライブラリデータベース内の種別毎の標準セルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報を持つので、電源供給がスイッチング制御されている論理ブロックを含む論理装置であっても、電源の供給または供給停止による回路動作の相違をシミュレーションできるようになるため、論理装置全体の論理の設計検証等を一括して行うことが可能となり、また、１以上の電源端子それぞれの出力端子に対する遅延情報を持つので、電源供給のタイミングを考慮した遅延の設計検証等が可能となる。まとめて言えば、複数電源が混在した論理装置の論理シミュレーションを行うことができるのみならず、低消費電力化等の目的のために電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションおよび設計支援を行なうことが可能となる。
【００１８】
また、請求項３または４に係るセルライブラリデータベースおよび請求項５に係る設計支援装置では、マクロセルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース内の種別毎のマクロセルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、設計支援装置では、該セルライブラリデータベースを用いて論理シミュレーション等を行うようにしている。
【００１９】
ここで、マクロセルは論理装置を構成し機能的なまとまりを持つ回路であるが、例えばレジスタ、データセレクタ、レベルシフタ、加算器、メモリ等が該当する。また、電源端子には電源電位Ｖｃｃや接地電位ＧＮＤ等が供給され、電源電位Ｖｃｃには５［Ｖ］，３．３［Ｖ］，２．５［Ｖ］，１．８［Ｖ］等の複数種の電位が適用される。また、マクロセルの論理情報としては、例えば入力端子および電源端子の出力端子に対する論理関係表等が該当するが、扱われる信号値としては、論理値“１”，“０”，“不定”に相当する“Ｈ”，“Ｌ”，“Ｘ”のみならず、信号の立上がりおよび立ち下がり状態を問題とする場合には遷移状態信号値として“↑”，“↓”が用いられ、またトライステート素子におけるハイインピーダンス状態を表す“Ｚ”等も実信号値となる。また、マクロセルの遅延情報としては、信号が当該マクロセル内を伝搬するときに生じる伝搬遅延や、駆動のためのエネルギーに関連して決まる慣性遅延等が該当する。さらに、ここでいう論理シミュレーションは、論理装置の論理や遅延等の設計検証のみならず、故障解析およびソフトウェア開発用ツールなどの広範囲の用途を持つものである。
【００２０】
このように、マクロセルに論理端子としての１以上の電源端子を備えた上で、セルライブラリデータベース内の種別毎のマクロセルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報を持つので、電源供給がスイッチング制御されている論理ブロックを含む論理装置であっても、電源の供給または供給停止による回路動作の相違をシミュレーションできるようになるため、論理装置全体の論理の設計検証等を一括して行うことが可能となり、また、１以上の電源端子それぞれの出力端子に対する遅延情報を持つので、電源供給のタイミングを考慮した遅延の設計検証等が可能となる。まとめて言えば、複数電源が混在した論理装置の論理シミュレーションを行うことができるのみならず、低消費電力化等の目的のために電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションおよび設計支援を行なうことが可能となる。
【００２１】
なお、本発明の請求項１および２に係るセルライブラリデータベースを用いればゲートレベルのシミュレーションが可能であり、また請求項３および４に係るセルライブラリデータベースを用いれば機能レベルのシミュレーションが可能であり、また請求項１、２、３および４に係るセルライブラリデータベースを組み合わせて用いればゲートおよび機能の混合レベルのシミュレーションが可能であり、さらに、請求項３および４に係るセルライブラリデータベースを設計階層がより上位のモジュールに適用すれば、モジュールレベルのシミュレーションが可能である。また、本発明のセルライブラリデータベースおよび設計支援装置が対象とする論理装置には、ＩＣ，ＬＳＩ，ＶＬＳＩ，ＵＬＳＩ等の半導体集積回路のみならず、ディスクリート部品を基板上に構成したような論理装置も含まれる。
【発明の効果】
【００２２】
本発明のセルライブラリデータベースおよび設計支援装置によれば、電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションを行なうことができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明のセルライブラリデータベースおよび設計支援装置の実施の形態について、〔設計支援装置の実施形態〕、〔セルライブラリデータベースの第１の実施形態〕、〔セルライブラリデータベースの第２の実施形態〕の順に、図面を参照して詳細に説明する。
【００２４】
〔設計支援装置の実施形態〕
図１は、本発明の実施形態に係る設計支援装置における動作を説明する概念説明図である。本実施形態の設計支援装置は、主として論理装置の論理や遅延等の設計検証を行って論理装置設計を支援するものであるが、対象とする論理装置は、ＩＣ，ＬＳＩ，ＶＬＳＩ，ＵＬＳＩ等の半導体集積回路である。また、論理シミュレーションとして、ゲートレベル、機能レベル並びにゲートおよび機能の混合レベルのシミュレーションが可能である。
【００２５】
図１において、回路図１１は、論理回路設計を経て得られるＮＡＮＤゲートやＮＯＲゲート等のゲート素子、フリップフロップ（ラッチ）等が展開された回路図であり、レジスタ、データセレクタ、レベルシフタ、加算器、メモリ等の機能素子（マクロ）を含む回路図であってもよい。この回路図の作成は、例えば素子間を対話的に結線するＣＡＤ用ワークステーションを用いて入力する。その結果、回路図には、どのような標準セルまたはマクロセルを使用して、またそれらセル間をどのように接続して所望の半導体集積回路を実現するかが示されている。
【００２６】
通常、ネットリスト１２は、セルライブラリデータベース１３を参照しながら回路図１１から自動的に作成される。ネットリスト１２は、回路図上のシンボル毎に、「シンボル識別名、シンボル（機能）素子名、ピン名、信号名、ピン名、信号名、…」という記述がなされたリストである。なお、「ピン名、信号名」の対はピン数と同じ数だけ繰り返し記述される。ここで、シンボルは、ゲートレベルではゲート素子等が、機能レベルでは機能素子がそれぞれ対応する。
【００２７】
次に、ステップＳ１０１で、仮想配線長による論理シミュレーションが実行される。セルライブラリデータベース１３に登録されている仮想配線長を抵抗、容量成分に変換して遅延計算を行い、その結果を元にシミュレーションを行うもので、具体的に該処理を行う手段は、例えばＣＡＤ用ワークステーション上の処理プログラムで実現されるものである。なお、以下で説明されるステップＳ１０３，Ｓ１０４，Ｓ１０６の処理についても同様である。
【００２８】
ステップＳ１０１の論理シミュレーションによる論理や遅延等の設計検証結果に応じて、ステップＳ１０２では、所望の結果が得られなければ、再度回路図１１をチェックして修正し、ネットリスト１２への展開およびステップＳ１０１の論理シミュレーションを繰り返し行う。また、所望の結果が得られれば次の段階に進む。
【００２９】
なお、ステップＳ１０１の論理シミュレーションは、与えられるネットリスト１２（回路図１１）の設計階層に応じて、ゲートレベル、機能レベルまたはゲートおよび機能の混合レベルのシミュレーションを行うが、機能レベル→ゲートおよび機能の混合レベル→ゲートレベルと、設計階層を段階的に下げて、ネットリスト１２への展開およびステップＳ１０１の論理シミュレーションを繰り返し行うことにより、トップダウン設計手法によって論理設計を行うことも可能である。
【００３０】
ステップＳ１０１のゲートレベルの論理シミュレーションにより、論理や遅延等の設計検証の結果が所望の結果であれば、ステップＳ１０３に進んで、セルライブラリデータベース１３を参照しながらゲート素子等を配置して素子間の信号を配線するレイアウト設計が行われることになる。レイアウト後のステップＳ１０４では、実配線長によるゲートレベルの論理シミュレーションが行われる。ここでも、論理シミュレーションによる論理や遅延等の設計検証結果に応じて、所望の結果が得られなければ、再度レイアウト（マスクデータ１４）または回路図１１をチェックして修正し、また、所望の結果が得られていれば、作成したマスクデータ１４を用いてマスクを作成し、半導体集積回路の製作を行う。その後、ステップＳ１０６でテストプログラム１５を作成する。
【００３１】
セルライブラリデータベース１３は、ネットリスト１２への展開処理、ステップＳ１０１の論理シミュレーション、ステップＳ１０３のレイアウト設計、ステップＳ１０４の論理シミュレーションおよびステップＳ１０６のテストプログラム作成において必要なデータを格納しており、展開処理に対してはデザインルール等が、論理シミュレーションに対しては仮想配線長、論理情報および遅延情報等が、レイアウト設計に対しては素子の幾何学情報等が、そしてテストプログラム作成に対してはテストルール等がそれぞれ格納されている。なお、本発明は、論理シミュレーションにおいて使用するセルライブラリデータベース１３に特徴があることから、以下に説明するセルライブラリデータベースの第１および第２の実施形態では、主として論理情報および遅延情報等について詳細に説明し、他の格納情報については省略する。
【００３２】
〔セルライブラリデータベースの第１の実施形態〕
次に、本発明の第１の実施形態に係るセルライブラリデータベースについて説明する。先ず、本実施形態のセルライブラリデータベース１３が対象としている論理装置の具体例について説明した後、セルライブラリデータベース１３内に格納される論理情報および遅延情報等について詳細に説明する。
【００３３】
図２は、本実施形態のセルライブラリデータベース１３が対象としている論理装置の具体例として、低消費電力化を図った半導体集積回路の構成を例示したものである。図２の回路構成例では、回路ブロック毎に電源の供給および供給停止を制御することにより低消費電力化を図っている。
【００３４】
図２において、１２１，１２２は半導体集積回路中に搭載される第１および第２論理ブロックを、１０１は第１および第２論理ブロック１２１，１２２への電源供給を制御する制御信号ｃｔｒｌ１，ｃｔｒｌ２を生成する電源制御回路を、１０２は第１電源（ＶＤＤ）ラインを、１０５は第２電源（ＶＳＳ）ラインをそれぞれ表している。また１１１，１１２はそれぞれ第１および第２論理ブロック１２１，１２２への電源供給をＯＮ／ＯＦＦする電源供給制御スイッチであり、この回路例ではＰチャネルトランジスタを用いている。
【００３５】
次に、この回路構成例により、いかにして低消費電力化が図れるかを説明する。以下では、低電位を“Ｌ”と略記し、高電位を“Ｈ”と略記する。また、不定値は“Ｘ”と略記する。
【００３６】
第１論理ブロック１２１が動作するためには、電源供給制御スイッチ１１１がＯＮとなり、第１論理ブロック１２１と電源ライン１０２が接続される必要がある。つまり、電源制御回路１０１により生成される制御信号ｃｔｒｌ１が“Ｌ”である必要がある。同様に、第２論理ブロック１２２が動作するためには、電源供給制御スイッチ１１２がＯＮとなり、第２論理ブロック１２２と電源ライン１０２が接続される必要がある。つまり、電源制御回路１０１により生成される制御信号ｃｔｒｌ２が“Ｌ”である必要がある。そして、この状態のもとで第１および第２論理ブロック１２１，１２２への入力信号ｉｎ１，ｉｎ２が変化すると、第１および第２論理ブロック１２１，１２２内の回路が動作し、この時に電力を消費することとなる。
【００３７】
従って、第１論理ブロック１２１または第２論理ブロック１２２における電力消費を抑えるときには、電源供給制御スイッチ１１１または１２１をそれぞれＯＦＦすることにより、第１論理ブロック１２１または第２論理ブロック１２２と電源ライン１０２との接続を切ればよいことになる。
【００３８】
次に、図２に示した回路構成例を持つ半導体集積回路を上記設計支援装置により設計する（論理シミュレーションを行う）際に、使用する第１実施形態のセルライブラリデータベース１３について説明する。図３は、２入力ＮＡＮＤゲート３０を標準セルの具体例として、セルライブラリデータベース１３内に格納されるシンボルマーク、論理情報および遅延情報の内容を例示する説明図である。なお、セルライブラリデータベース１３内の論理シミュレーションに必要な情報としては、消費電力や、遅延時間の入力波形の傾き依存性の項目等が含まれることがあるが、以下の説明では簡単のため、シンボルマーク３１、論理関係表３２および遅延時間表３３のみが含まれるものとしている。
【００３９】
図３において、３１は標準セルの論理を表わすシンボルマーク、３２は入力信号と出力信号の論理関係表、３３は入力信号が変化してから出力信号が出力されるまでの遅延時間表である。シンボルマーク３１にも示してあるように、本実施形態におけるセルライブラリデータベース１３では、電源が常に供給されていることを前提としているものではなく、電源端子Ｖから供給されるものであるとしている。
【００４０】
論理関係表３２は、電源端子Ｖをも含めた論理を説明する表になっている。例えば、電源端子Ｖが“Ｈ”である場合、ＮＡＮＤゲート３０は従来の標準セル（図８参照）と同様の動作、つまり、入力端子Ａ、入力端子Ｂが共に“Ｈ”の場合には出力端子Ｙは“Ｌ”となり、入力端子Ａ、入力端子Ｂの少なくとも一方が“Ｌ”の場合には出力端子Ｙは“Ｈ”となる。一方、本実施形態の特徴である電源端子Ｖについては、電源端子Ｖが“Ｘ”である場合、入力端子Ａ、入力端子Ｂがどのような信号であっても、電源が供給されていないので、出力端子Ｙは“Ｘ”となる。
【００４１】
また、遅延時間表３３では、従来の標準セル（図８参照）と同様に、入力端子Ａが変化してから出力端子Ｙが変化するまでの遅延時間、入力端子Ｂが変化してから出力端子Ｙが変化するまでの遅延時間が、それぞれＡＹ［ｎｓ］、ＢＹ［ｎｓ］と記述されているのに加えて、電源端子Ｖが“Ｘ”から“Ｈ”に変化してから出力端子Ｙが“Ｘ”から“Ｈ”或いは“Ｌ”に変化するまでの遅延時間ＶＹ［ｎｓ］が記述されている。
【００４２】
以上説明した本実施形態のセルライブラリデータベース１３を用いることにより、図２に例示した回路構成を持つ半導体集積回路について、第１および第２論理ブロック１２１，１２２への電源供給を制御する電源供給制御スイッチ１１１，１１２、並びに該スイッチ１１１，１１２を制御する信号ｃｔｒｌ１，ｃｔｒｌ２を生成する電源制御回路１０１を含めた半導体集積回路全体を、一度に正確に論理シミュレーションすることが可能になる。
【００４３】
なお、図３に示したセルライブラリデータベース１３の内容では、論理関係表３２には電源端子Ｖの出力端子Ｙに対する論理情報を、遅延時間表３３には電源端子Ｖの出力端子Ｙに対する遅延情報をそれぞれ持つ場合を例示したが、論理関係表３２に接地端子Ｇの出力端子Ｙに対する論理情報を、遅延時間表３３には接地端子Ｇの出力端子Ｙに対する遅延情報をそれぞれ持つようにしてもよい。
【００４４】
また、図３に示したセルライブラリデータベース１３の内容では、電源端子Ｖに供給される電源電圧を１種類に限定して記述されているが、複数種の電源電圧に対応した遅延情報を持つようにしてもよい。図４に示す例では、電源端子Ｖに供給される電源電圧として３．３［Ｖ］，２．５［Ｖ］，１．８［Ｖ］等の複数種の電圧を適用し、これら複数種の電源電圧に応じた遅延情報を持つ遅延時間表４３が格納されている。
【００４５】
〔セルライブラリデータベースの第２の実施形態〕
次に、本発明の第２の実施形態に係るセルライブラリデータベースについて説明する。先ず、本実施形態のセルライブラリデータベース１３が対象としているマクロセルおよび論理装置の具体例について説明した後、セルライブラリデータベース１３内に格納される論理情報および遅延情報等について詳細に説明する。
【００４６】
本実施形態のセルライブラリデータベース１３は、半導体集積回路で用いられるレベルシフタのように、複数の電源の入力を必要とし、各々の電源がＯＮ状態であるという前提において正常に回路が動作し、何れかの電源がＯＦＦ状態では回路の出力が無効であるといったマクロセルの論理シミュレーションを可能とするマクロセルをセルライブラリとして持つものである。
【００４７】
図５は、レベルシフタの回路構成を例示する回路図であり、図５（ａ）は降圧回路、図５（ｂ）は昇圧回路をそれぞれ示す。すなわち、図５（ａ）はＶ１（３．３［Ｖ］）からＶ２（２．５［Ｖ］）に降圧するレベルシフタの回路図であり、図中、Ｑ１１，Ｑ１３はＰチャネルトランジスタ、Ｑ１２，Ｑ１４はＮチャネルトランジスタである。また、図５（ｂ）はＶ２（２．５［Ｖ］）からＶ１（３．３［Ｖ］）に昇圧するレベルシフタの回路図であり、図中、Ｑ２１，Ｑ２３，Ｑ２５はＰチャネルトランジスタ、Ｑ２２，Ｑ２４はＮチャネルトランジスタである。なお、Ｑ２５は電源Ｖ１系のトランジスタのしきい値に対するマージンを確保して耐ノイズ性を高めるプルアップ用トランジスタである。図５（ａ）および（ｂ）から、レベルシフタでは、電源Ｖ１，Ｖ２を必要とし、各電源Ｖ１，Ｖ２がＯＮ状態であるという前提において正常に動作し、何れかの電源Ｖ１，Ｖ２がＯＦＦ状態では回路出力が無効となるのは明らかである。
【００４８】
図６は、本実施形態のセルライブラリデータベース１３が対象としている論理装置の具体例として、上記レベルシフタのように、複数電源を持つマクロセルを含む半導体集積回路の回路構成図である。
【００４９】
図６において、２２１は、半導体集積回路中に搭載される複数電源ＶＤＤ１，ＶＤＤ２を持つマクロセルであり、各電源ＶＤＤ１，ＶＤＤ２がＯＮ状態であるときに出力Ｙが有効になる機能素子である。また、２０１はマクロセル２２１の電源供給を制御する制御信号ｃｔｒｌ１，ｃｔｒｌ２を生成する電源制御回路、２０２は第１電源（ＶＤＤ１）ライン、２０３は第２電源（ＶＤＤ２）ライン、２０５は第３電源（ＶＳＳ）ライン、２１１，２１２はそれぞれ第１電源ライン２０２および第２電源ライン２０３とマクロセル２２１との接続をＯＮ／ＯＦＦする電源供給制御スイッチであり、この回路例ではＰチャネルトランジスタを使用している。
【００５０】
マクロセル２２１が正常に動作し、有効な出力をするためには、電源供給制御スイッチ２１１および２１２がＯＮとなり、マクロセル２２１と第１電源ライン２０２および第２電源ライン２０３とが接続される必要がある。つまり、電源制御回路２０１により生成される制御信号ｃｔｒｌ１およびｃｔｒｌ２が“Ｌ”である必要がある。
【００５１】
次に、図６に示した回路構成例を持つ半導体集積回路を上記設計支援装置により設計する（論理シミュレーションを行う）際に、必要となる第２実施形態のセルライブラリデータベース１３について説明する。図７は、セルライブラリデータベース１３内に格納されるマクロセルのシンボルマーク、論理情報および遅延情報の内容を例示する説明図である。なお、セルライブラリデータベース１３内のマクロセルライブラリにおいて論理シミュレーションに必要な情報としては、消費電力や、遅延時間の入力波形の傾き依存性の項目等が含まれることがあるが、以下の説明では簡単のため、シンボルマーク５１、論理関係表５２および遅延時間表５３のみが含まれるものとしている。
【００５２】
図７において、５１はマクロセル５０を表わすシンボルマーク、５２は入力信号と出力信号の論理関係表、５３は入力信号が変化してから出力信号が出力されるまでの遅延時間表である。シンボルマーク５１にも示してあるように、本実施形態におけるセルライブラリデータベース１３では、電源が常に供給されていることを前提としているものではなく、複数の電源端子Ｖ１，Ｖ２から供給されるものであるとしている。
【００５３】
論理関係表５２は、電源端子Ｖ１，Ｖ２をも含めた論理を説明する表になっている。例えば、電源端子Ｖ１，Ｖ２が共に“Ｈ”である場合、マクロセル５０は従来のマクロセルと同様の動作、つまりマクロセル５０の機能に従って有効な出力結果を出力する。一方、電源端子Ｖ１，Ｖ２が共に“Ｘ”である場合、或いは電源端子Ｖ１，Ｖ２の何れか一方が“Ｘ”である場合には、入力端子Ａがどのような信号であっても、電源が供給されていないので、出力端子Ｙは“Ｘ”となる。
【００５４】
また、遅延時間表５３では、従来と同様に、入力端子Ａが変化してから出力端子Ｙが変化するまでの遅延時間がＡＹ［ｎｓ］と記述されているのに加えて、電源端子Ｖ２が“Ｈ”のとき電源端子Ｖ１が“Ｘ”から“Ｈ”に変化してから出力端子Ｙが“Ｘ”から“Ｈ”或いは“Ｌ”に変化するまでの遅延時間Ｖ１Ｙ［ｎｓ］、並びに、電源端子Ｖ１が“Ｈ”のとき電源端子Ｖ２が“Ｘ”から“Ｈ”に変化してから出力端子Ｙが“Ｘ”から“Ｈ”或いは“Ｌ”に変化するまでの遅延時間Ｖ２Ｙ［ｎｓ］が記述されている。
【００５５】
以上説明した本実施形態のセルライブラリデータベース１３を用いることにより、図６に例示した回路構成を持つ半導体集積回路について、マクロセル２２１への電源供給を制御する電源供給制御スイッチ２１１，２１２、並びに該スイッチ２１１，２１２を制御する信号ｃｔｒｌ１，ｃｔｒｌ２を生成する電源制御回路２０１をも含めた半導体集積回路全体を、一度に正確に論理シミュレーションすることが可能になる。
【００５６】
なお、図７に示したセルライブラリデータベース１３の内容では、論理関係表５２には電源端子Ｖ１，Ｖ２の出力端子Ｙに対する論理情報を、遅延時間表５３には電源端子Ｖ１，Ｖ２の出力端子Ｙに対する遅延情報をそれぞれ持つ場合を例示したが、論理関係表５２に接地端子ＶＳＳの出力端子Ｙに対する論理情報を、遅延時間表５３には接地端子ＶＳＳの出力端子Ｙに対する遅延情報をそれぞれ持つようにしてもよい。
【００５７】
また、図７に示したセルライブラリデータベース１３の内容では、電源端子Ｖ１，Ｖ２に供給される電源電圧を１種類に限定して記述されているが、複数種の電源電圧に対応した遅延情報を持つようにしてもよい。この場合、第１の実施形態における変形例（図４参照）と同様に、電源端子Ｖ１，Ｖ２に供給される電源電圧として、例えば３．３［Ｖ］，２．５［Ｖ］，１．８［Ｖ］等の複数種の電圧が適用され、これら複数種の電源電圧に応じた遅延情報が遅延時間表５３に記述される。
【００５８】
また、本実施形態では、複数の電源が全てＯＮ状態の時に出力が有効となるマクロセルについて述べたが、複数ある電源の内、１つ或いは幾つかの電源がＯＮ状態であれば出力が有効となるマクロセルについても、その状態の論理関係をマクロセルライブラリ中に記述することで、本実施形態でと同等の効果が得られることはもちろんである。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明のセルライブラリデータベースおよび設計支援装置によれば、標準セルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース内の種別毎の標準セルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、設計支援装置では、該セルライブラリデータベースを用いて論理シミュレーション等を行うこととしたので、複数電源が混在した論理装置の論理シミュレーションを行うことができるのみならず、低消費電力化等の目的のために電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションおよび設計支援を行い得るセルライブラリデータベースおよび設計支援装置を提供することができる。
【００６０】
また、本発明のセルライブラリデータベースおよび設計支援装置によれば、マクロセルに論理端子としての１以上の電源端子を備え、セルライブラリデータベース内の種別毎のマクロセルの機能情報に１以上の電源端子それぞれの出力端子に対する論理情報または遅延情報を持ち、設計支援装置では、該セルライブラリデータベースを用いて論理シミュレーション等を行うこととしたので、複数電源が混在した論理装置の論理シミュレーションを行うことができるのみならず、低消費電力化等の目的のために電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行なうことができ、結果として正確で容易に論理シミュレーションおよび設計支援を行い得るセルライブラリデータベースおよび設計支援装置を提供することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態の設計支援装置における動作を説明する概念説明図である。
【図２】低消費電力化を図るための回路構成を例示する回路構成図である。
【図３】第１の実施形態のセルライブラリデータベースの内容説明図（その１）である。
【図４】第１の実施形態のセルライブラリデータベースの内容説明図（その２）である。
【図５】レベルシフタの回路構成を例示する回路図である。
【図６】複数電源を持つマクロセルを使用した回路構成を例示する回路構成図である。
【図７】第２の実施形態のセルライブラリデータベースの内容説明図である。
【図８】従来のセルライブラリデータベースの内容説明図である。
【符号の説明】
【００６２】
１１  回路図
１２  ネットリスト
１３  セルライブラリデータベース
１４  マスクデータ
１５  テストプログラム
１０１，２０１  電源制御回路
１０２，２０２，２０３  電源ライン
１０５，２０５  電源ライン
１１１，１１２，２１１，２１２  電源供給制御スイッチ
１２１，１２２  論理ブロック
３１，４１，５１，５０１  セルシンボルマーク
３２，４２，５２，５０２  論理関係表
３３，４３，５３，５０３  遅延時間表
２２１  マクロセル
ｃｔｒｌ１，ｃｔｒｌ２  電源供給制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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