(57)【要約】【課題】  Ｌｏｗ−ｋ膜中でボイドが形成されるのを抑制可能な半導体装置の製造方法を提供する。【解決手段】  下層配線１上に、エッチングストッパ膜２、層間絶縁膜３およびキャップ膜４を順に形成する。次に、レジスト膜５をマスクとし、フッ素を含むエッチングガスを用いたドライエッチングにより、下層配線１に至る配線溝７を形成する。次に、洗浄処理を施した後、還元性ガス雰囲気下であって且つ半導体基板の表面温度が常温より高い状態でアッシングを行う。これにより、レジスト膜５の除去とともに、層間絶縁膜３中に取り込まれたフッ素および水を除去することができる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置の製造方法であって、
下層配線上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に、比誘電率が３．０以下である層間絶縁膜を形成する工程と、
前記層間絶縁膜の上にキャップ膜を形成する工程と、
前記キャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
フッ素を含む第１のエッチングガスを用い、前記レジスト膜をマスクとして前記キャップ膜および前記層間絶縁膜に第１のドライエッチングを行うことにより前記エッチングストッパ膜に至る開口部を形成する工程と、
フッ素を含む第２のエッチングガスを用い、前記レジスト膜をマスクとして前記エッチングストッパ膜に第２のドライエッチングを行うことにより前記下層配線に至る配線溝を形成する工程と、
前記半導体基板の表面に水を含む液体で洗浄処理を施す工程と、
還元性ガス雰囲気下であって且つ前記半導体基板の表面温度が常温より高い状態でアッシングを行い、前記レジスト膜を除去する工程と、
前記アッシング後の前記配線溝を埋設するように金属膜を形成する工程と、
前記配線溝の内部にのみ前記金属膜を残すようにＣＭＰ法を用いて表面を平坦化し、溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アッシングの際の前記半導体基板の表面温度が１５０℃〜４００℃の範囲内である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記還元性ガスは水素ガスである請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記還元性ガスは、水素ガスと不活性ガスとの混合ガスである請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記不活性ガスは、窒素ガス、ヘリウムガス、ネオンガスおよびアルゴンガスよりなる群から選ばれる少なくとも１のガスである請求項４に記載の半導体装置の製造方法。
【請求項６】
前記金属膜は銅膜である請求項１〜５のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳しくは、層間絶縁膜として低誘電率の絶縁膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線層間の寄生容量に起因する信号伝搬速度の低下による伝送遅延が問題となってきている。こうした問題は、半導体デバイスの高集積化に伴う配線幅および配線間隔の微細化につれて配線抵抗が上昇し且つ寄生容量が増大するので、益々顕著となる傾向にある。
【０００３】
配線抵抗および寄生容量の増大に基づく信号遅延を防止するために、従来より、アルミニウム配線に代わる銅配線の導入が行われるとともに、層間絶縁膜として低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を用いることが試みられてきた。
【０００４】
Ｌｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００５】
ダマシン法は、具体的には、レジスト膜をマスクとしたＬｏｗ−ｋ膜のドライエッチングによって開口部を形成した後、レジスト膜をアッシングにより除去してから開口部に銅層を埋込むことによって銅配線層を形成する方法である。銅層の埋込みは、メッキ法により開口部を埋設するように銅膜を形成した後、開口部内にのみ銅膜を残すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法を用いて表面を平坦化することによって実現することができる。
【０００６】
上記の方法において、Ｌｏｗ−ｋ膜のドライエッチングにはフッ素含有ガスが用いられる。このエッチングガス由来のフッ素は、ドライエッチング工程でＬｏｗ−ｋ膜中に取り込まれる。その後、メッキ工程で使用される水分もＬｏｗ−ｋ膜中に取り込まれ、加熱処理を通じてこれらが反応すると、Ｌｏｗ−ｋ膜中にフッ化水素酸（ＨＦ）が生成する。このフッ化水素酸はＬｏｗ−ｋ膜を侵すので、Ｌｏｗ−ｋ膜中にボイド（空洞）が形成されて半導体装置の電気的特性の低下を招くという問題があった。この問題に対しては、従来より、フッ素含有率の低いエッチングガスを用いて、Ｌｏｗ−ｋ膜のドライエッチングを行う方法が提案されている（例えば、非特許文献１参照。）。
【０００７】
【非特許文献１】テュー・ヤコブス（Ｔｈｉｅｕ  Ｊａｃｏｂｓ）ら、超ポーラスＬｏｗ−ｋ材料中の空洞化、推定機構、検出および（空洞化を回避）可能な溶液（Ｖｏｉｄｉｎｇ  ｉｎ  Ｕｌｔｒａ  Ｐｏｒｏｕｓ  Ｌｏｗ−ｋ  Ｍａｔｅｒｉａｌｓ，  Ｐｒｏｐｏｓｅｄ  Ｍｅｃｈａｎｉｓｍ，  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｐｏｓｓｉｂｌｅ  Ｓｏｌｕｔｉｏｎｓ）、２００２年配線技術国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２）、ｐ．２３６−２３８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の方法では、Ｌｏｗ−ｋ膜中にフッ素が取り込まれるのを完全に抑制することはできない。このため、Ｌｏｗ−ｋ膜中でのボイドの形成を完全に防ぐことができないという問題があった。
【０００９】
また、従来は、Ｌｏｗ−ｋ膜中への水分の浸入をメッキ工程に限定しており、ドライエッチングまたはアッシングの後に行う洗浄工程で水分が浸入することを考慮していなかった。
【００１０】
また、比誘電率３．０以下のポーラスＬｏｗ−ｋ膜では、膜の空孔率（ｐｏｒｏｓｉｔｙ）が大きい。このため、ボイドが空孔を通じて成長し、さらに大きなボイドを形成するという問題もあった。
【００１１】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Ｌｏｗ−ｋ膜中でボイドが形成されるのを防ぐことのできる半導体装置の製造方法を提供することにある。
【００１２】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１３】
本発明は、多層配線構造を有する半導体装置の製造方法であって、下層配線上にエッチングストッパ膜を形成する工程と、このエッチングストッパ膜の上に、比誘電率が３．０以下である層間絶縁膜を形成する工程と、この層間絶縁膜の上にキャップ膜を形成する工程と、このキャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、フッ素を含む第１のエッチングガスを用い、レジスト膜をマスクとしてキャップ膜および層間絶縁膜に第１のドライエッチングを行うことによりエッチングストッパ膜に至る開口部を形成する工程と、フッ素を含む第２のエッチングガスを用い、レジスト膜をマスクとしてエッチングストッパ膜に第２のドライエッチングを行うことにより下層配線に至る配線溝を形成する工程と、半導体基板の表面に水を含む液体で洗浄処理を施す工程と、還元性ガス雰囲気下であって且つ半導体基板の表面温度が常温より高い状態でアッシングを行い、レジスト膜を除去する工程と、アッシング後の配線溝を埋設するように金属膜を形成する工程と、配線溝の内部にのみ金属膜を残すようにＣＭＰ法を用いて表面を平坦化し、溝配線を形成する工程とを有することを特徴とするものである。
【００１４】
本発明において、アッシングの際の半導体基板の表面温度は１５０℃〜４００℃の範囲内であることが好ましい。
【００１５】
本発明において、還元性ガスは水素ガスとすることができる。
【００１６】
また、本発明において、還元性ガスは、水素ガスと不活性ガスとの混合ガスとすることもできる。ここで、不活性ガスは、窒素ガス、ヘリウムガス、ネオンガスおよびアルゴンガスよりなる群から選ばれる少なくとも１のガスとすることができる。
【００１７】
本発明において、金属膜は銅膜とすることができる。
【発明の効果】
【００１８】
本発明によれば、洗浄処理後に、半導体基板の表面温度が常温より高い状態でアッシングを行うので、層間絶縁膜の内部に取り込まれたフッ素および水分を除去することができる。したがって、層間絶縁膜中にフッ化水素酸が生成して層間絶縁膜を侵し、層間絶縁膜中にボイドを形成するのを抑制することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。尚、ＭＯＳトランジスタ、拡散層およびプラグ形成などの通常のＬＳＩ製造工程については便宜上割愛し、金属配線の形成工程について説明する。
【００２０】
図１〜図６は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００２１】
まず、下層配線１が形成された半導体基板を準備する（図１）。半導体基板としては、例えばシリコン基板を用いることができる。尚、簡便のために、図では下層配線１の構造を省略している。
【００２２】
次に、下層配線１の上に、エッチングストッパ膜２、層間絶縁膜３およびキャップ膜４をこの順に形成する（図１）。
【００２３】
本実施の形態では、層間絶縁膜３として、比誘電率が３．０以下である低誘電率の絶縁膜（Ｌｏｗ−ｋ膜）を用いる。このような膜であれば、如何なる方法によって形成された膜であってもよい。例えば、膜中に空孔（ポア）を有するポーラスな絶縁膜であってもよいし、空孔のない絶縁膜であってもよい。さらに、空孔を有する場合の空孔のサイズや空孔の密度などにも特に制限があるものではない。具体的には、ＳｉＯ２系、ＳｉＯＣ系、ＨＳＱ（水素化シルセスキオキサン）系、ＭＳＱ（メチルシルセスキオキサン）系、ポーラスＨＳＱ系およびポーラスＭＳＱ系などの無機絶縁膜の他に、フッ素を含む有機ポリマー系の絶縁膜なども用いることができる。
【００２４】
また、エッチングストッパ膜２およびキャップ膜４もできるだけ低い誘電率の絶縁膜であることが好ましい。但し、低誘電率の絶縁膜であれば、これらの膜質、膜厚および形成方法などに特に制限があるものではない。尚、比較的誘電率の高い材料を用いる場合には、膜の特性を損ねない程度にできるだけ薄く形成することが好ましい。エッチングストッパ膜２およびキャップ膜４としては、例えば、ＳｉＯ２系、ＳｉＮ系、ＳｉＣ系またはＡｌＯ系などの無機絶縁膜などを用いることができる。
【００２５】
キャップ膜４を形成した後は、所定のパターンを有するレジスト膜５を形成する（図１）。具体的には、キャップ膜４の全面にフォトレジスト（図示せず）を塗布した後、所定のパターンを有するマスクを介してフォトレジストに露光光を照射する。次に、適当な現像液を用いてフォトレジストを現像することによって、所定のパターンを有するレジスト膜５を形成することができる。
【００２６】
露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。
【００２７】
次に、レジスト膜５をマスクとし、キャップ膜４および層間絶縁膜３に対して第１のドライエッチングを行う。この第１のドライエッチングは、エッチングストッパ膜２に達した時点で自動的に終了し、エッチングストッパ膜２に至る開口部６が形成される（図２）。
【００２８】
第１のドライエッチング工程においては、エッチングガスとしてフッ素を含有するガスを用いる。例えば、テトラフルオロメタン（ＣＦ４）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、オクタフルオロシクロペンテン（Ｃ５Ｆ８）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ヘキサフルオロブタジエン（Ｃ４Ｆ６）またはヘキサフルオロベンゼン（Ｃ６Ｆ６）などのフルオロカーボン系のガスを用いることができる。
【００２９】
次に、レジスト膜５をマスクとしてエッチングストッパ膜２に対し第２のドライエッチングを行う。この際、エッチングストッパ膜２が残存することのないようにオーバーエッチングを行い、下層配線１が表面に完全に露出するようにする。これにより、下層配線１に至る配線溝７が形成される（図３）。
【００３０】
第２のドライエッチング工程も、第１のドライエッチング工程と同様に、フッ素を含有するエッチングガスを用いて行う。第２のドライエッチングに使用するガス（第２のエッチングガス）は、第１のドライエッチングに使用するガス（第１のエッチングガス）と同じ組成であってもよいし、異なる組成であってもよい。但し、同じ組成のガスとした場合には、温度、圧力およびガス流量などのエッチング条件を第１のドライエッチング工程とは変えることが必要となる。
【００３１】
第１のドライエッチングおよび第２のドライエッチングを終えた後は、エッチングガスに由来するフッ素（Ｆ）が層間絶縁膜３の内部に取り込まれる（図２，図３）。
【００３２】
次に、レジスト膜５の表面や層間絶縁膜３の側壁部に付着したエッチング生成物８を除去するために、半導体基板の表面に水を含む液体で洗浄処理を施す。ここで、エッチング生成物８は、主として、レジスト膜５および層間絶縁膜３がプラズマダメージを受けた結果、これらが変質・硬化することによって生成した物質である。
【００３３】
洗浄処理は、具体的には、回転状態にある半導体基板に洗浄液を吹き付けて、半導体基板を１枚づつ洗浄する枚様方式により行うことができる。また、複数枚の半導体基板を洗浄液に浸漬するバッチ方式により行うこともできる。尚、いずれの場合であっても、洗浄液による処理に続いて純水を用いた水洗処理を行うことが好ましい。
【００３４】
洗浄液の組成は、レジスト膜５および層間絶縁膜３の種類によって適宜選択されるが、一般的には、フッ素（Ｆ）を含む薬液が好ましく用いられる。また、洗浄処理時の温度を高くするほど、エッチング生成物８を速く除去することができる。但し、温度をあまり高くすると層間絶縁膜３に与えるダメージが大きくなるので、半導体基板の表面温度が室温（２５℃程度）〜７０℃の範囲内にあるように設定することが好ましい。尚、エッチング生成物８の除去のためには洗浄時間を長くした方が効果的である。しかし、洗浄時間が長くなると層間絶縁膜３へのダメージも大きくなる。したがって、両者を比較考量して最適な洗浄時間を設定することが好ましい。
【００３５】
上記の洗浄処理によって、エッチング生成物８が除去される一方、層間絶縁膜３の内部には水分（Ｈ２Ｏ）が取り込まれる（図４）。
【００３６】
次に、不要となったレジスト膜５を除去するためにアッシングを行う。アッシングは、還元性ガス雰囲気下で行うとともに、半導体基板の表面温度が常温（２５℃）よりも高くなるようにして行う。
【００３７】
還元性ガスは水素ガスであってもよいし、水素ガスと不活性ガスとの混合ガスであってもよい。ここで、不活性ガスは、窒素ガス、ヘリウムガス、ネオンガスおよびアルゴンガスよりなる群から選ばれる少なくとも１のガスとすることができる。層間絶縁膜３に対するダメージを小さくする観点からは、水素ガスのみを用いてアッシングを行うことが好ましい。
【００３８】
還元性ガス雰囲気下でのアッシングとすることによって、酸化性ガス雰囲気下でのアッシングに比較して、層間絶縁膜３に加わるダメージを小さくすることができる。また、高温化でのアッシングとすることによって、レジスト膜５の除去を速やかに行うことができるとともに、層間絶縁膜３中に取り込まれたフッ素および水分を除去することができる。温度が高いほどこれらを効果的に行うことができるが、一方で、温度が高くなりすぎると周辺材料へのダメージが大きくなって半導体装置の信頼性低下を招く。したがって、半導体基板の表面温度が１５０℃〜４００℃の範囲内となるようにして行うことが好ましい。
【００３９】
また、アッシングは、リモートプラズマを用いて行うことが好ましい。例えば、Ｈ２ガスに、Ｎ２、Ｈｅ、ＮｅおよびＡｒなどの不活性ガスを１種または２種以上混合したガスを、アッシングを行うチャンバとは異なるチャンバの中に供給する。そして、この混合ガスにマイクロ波を照射し、プラズマ状態にして活性種（ラジカル）を発生させる。発生した活性種をアッシングチャンバ内へ導き、１Ｔｏｒｒ（１３３．３２Ｐａ）の圧力下でアッシングを行う。半導体基板から離れた箇所でプラズマを発生させるので、半導体基板へのダメージを小さくすることができる。
【００４０】
このように、本発明は、ドライエッチング後に洗浄処理を行ってから、高温下でアッシングを行うことを特徴としている。
【００４１】
洗浄処理を行わずにアッシングのみを行った場合、レジスト膜の除去は可能であるが、エッチング生成物が除去されずに残存することになる。このため、銅配線層の形成工程でＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法によって研磨する際に、エッチング生成物のある部分で研磨が阻害される結果、配線間で短絡が生じるという問題が起こり得る。
【００４２】
一方、アッシング後に洗浄処理を行った場合には、レジスト膜とともにエッチング生成物も除去できる。しかしながら、洗浄処理によって層間絶縁膜中に取り込まれた水分を除去することはできない。ここで、層間絶縁膜中に取り込まれたフッ素は、高温化でのアッシングによって除去される。しかし、微量のフッ素が残存した場合、層間絶縁膜中に多量の水分があると、残存したフッ素と水分とが反応してフッ化水素酸を生成する。そして、生成したフッ化水素酸が層間絶縁膜を侵す結果、半導体装置の電気的特性の低下を招くことになる。
【００４３】
本発明によれば、洗浄処理を行った後に高温下でアッシングするので、レジスト膜およびエッチング生成物の除去と、層間絶縁膜中のフッ素および水分の除去とを併せて行うことができる。したがって、ＣＭＰ工程での研磨を円滑に行うことができるとともに、層間絶縁膜中でのフッ化水素酸の生成を防ぐことができるので、電気的特性に優れた半導体装置を製造することが可能となる。
【００４４】
アッシングを行うことによって、レジスト膜５と、層間絶縁膜３中のフッ素および水分とが除去されて、図５に示す構造が得られる。その後、配線溝７の内面に窒化タンタル（ＴａＮ）膜などのバリアメタル膜９を形成してから、銅膜１０を埋め込むことによって溝配線１１を形成する（図６）。
【００４５】
具体的には、バリアメタル膜９を形成した後、スパッタ法によってシード銅としての銅膜（図示せず）を形成する。次に、メッキ法を用いて配線溝７を埋設するように銅膜１０を形成する。そして、加熱処理（例えば、２５０℃〜３５０℃の温度の加熱処理。）を行い、銅を粒成長させるとともに配線溝７の内部に銅を均一に充填させる。その後、配線溝７の内部にのみ銅膜１０を残すようにＣＭＰ法を用いて表面を平坦化する。これにより、溝配線１１を形成することができる。その後、溝配線１１に電気的に接続するビアプラグを形成した後、同様の工程を繰り返すことによって多層配線構造を形成することができる。
【００４６】
尚、銅膜以外の他の金属膜を用いて、溝配線を形成してもよい。例えば、配線溝の内部に銅と他の金属との合金からなる膜を埋め込んでもよい。具体的には、銅を８０重量％以上、好ましくは９０重量％以上含み、他の金属としてマグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）またはモリブデン（Ｍｏ）などを含むものを用いることができる。銅の合金を配線層に用いることによって、半導体装置の電気的な信頼性を向上させることが可能になる。
【００４７】
図７は、昇温脱離ガス分析（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、アッシング後の層間絶縁膜中に含まれる水分の量を測定した結果の一例である。尚、比較のために、アッシング後に洗浄処理を行う従来例についても示している。図から分かるように、放出される水分の量は、温度にかかわらず全体に本発明の方が従来例よりも少ない。したがって、本発明によれば、層間絶縁膜中に含まれる水分の量を従来例よりも少なくすることができる。
【００４８】
また、図８は、図７と同様の方法で、アッシング後の層間絶縁膜中に含まれるフッ素の量を測定した結果の一例である。尚、比較のために、アッシング後に洗浄処理を行う従来例についても示している。図から分かるように、放出されるフッ素の量は、温度にかかわらず全体に本発明の方が従来例よりも少ない。したがって、本発明によれば、層間絶縁膜中に含まれるフッ素の量を従来例よりも少なくすることができる。
【００４９】
尚、本実施の形態においては、シングルダマシンプロセスの例について説明したが、本発明はこれに限られるものではない。本発明は、デュアルダマシンプロセスにも同様に適用することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本実施の形態における半導体装置の製造工程を示す断面図である。
【図２】本実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本実施の形態における半導体装置の製造工程を示す断面図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図である。
【図６】本実施の形態における半導体装置の製造工程を示す断面図である。
【図７】本実施の形態による層間絶縁膜について昇温脱離ガス分析をした結果の一例である。
【図８】本実施の形態による層間絶縁膜について昇温脱離ガス分析をした結果の一例である。
【符号の説明】
【００５１】
１  下層配線
２  エッチングストッパ膜
３  層間絶縁膜
４  キャップ膜
５  レジスト膜
６  開口部
７  配線溝
８  エッチング生成物
９  バリアメタル膜
１０  銅膜
１１  溝配線
【図１】
2005228800.tif 000003
【図２】
2005228800.tif 000004
【図３】
2005228800.tif 000005
【図４】
2005228800.tif 000006
【図５】
2005228800.tif 000007
【図６】
2005228800.tif 000008
【図７】
2005228800.tif 000009
【図８】
2005228800.tif 000010