(57)【要約】【課題】従来の受信器は、転送路の遮断等から入ってくるデータの中断を認識することができる一方、生成されたクロック信号又はサンプリングされたデータ信号に関して、効率的な方法でデータの単一ビットのエラーを認識することができない。【解決手段】データ信号を受けて、前記データ信号に含まれるパルスをカウントする第１のカウンタと、サンプリングされたデータ信号を受けて、前記サンプリングされたデータ信号に含まれるパルスをカウントする第２のカウンタと、前記第１のカウンタの値から前記第２のカウンタの値を減算して減算結果値を生成する減算回路とを備え、前記減算回路の結果値をモニタし、予め設定された値を上回るときエラー信号を生成する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
データ信号を受けて、前記データ信号に含まれるパルスをカウントする第１のカウンタと、サンプリングされたデータ信号を受けて、前記サンプリングされたデータ信号に含まれるパルスをカウントする第２のカウンタと、前記第１のカウンタの値から前記第２のカウンタの値を減算して減算結果値を生成する減算回路と、前記減算回路の結果が予め設定された値を上回るときエラー信号を生成するエラー信号生成回路とからなるエラー検出装置。
【請求項２】
データ信号が非同期シリアルデータ信号である請求項１記載のエラー検出装置。
【請求項３】
前記サンプリングされたデータ信号が前記非同期シリアルデータ信号から生成される請求項２記載のエラー検出装置。
【請求項４】
前記第１のカウンタおよび前記第２のカウンタはそれぞれ２ビットカウンタで構成される請求項１記載のエラー検出装置。
【請求項５】
前記予め設定された値は１に等しいことを特徴とする請求項１記載のエラー検出装置。
【請求項６】
前記減算回路および前記エラー信号生成回路が、前記第１のカウンタの最上位ビットおよび前記第２のカウンタの最上位ビットが入力されるエクスクルーシブＯＲゲートと、前記第１のカウンタの最下位ビットおよび前記第２のカウンタの最下位ビットが入力されるエクスクルーシブＮＯＲゲートと、前記エクスクルーシブＯＲゲートの出力および前記エクスクルーシブＮＯＲゲートの出力が入力されるＡＮＤゲートとから構成される請求項４記載のエラー検出装置。
【請求項７】
非同期データ信号を受信し、前記非同期データ信号に対応したクロック信号を生成するクロックリカバリー回路と、前記非同期データ信号と前記クロック信号を入力信号として受信し、前記非同期データ信号および前記クロック信号に対応してサンプリングされたデータ信号を生成するサンプリングゲートと、前記非同期データ信号を受けて、前記非同期データ信号に含まれるパルスをカウントする第１のカウンタと、サンプリングされたデータ信号を受けて、前記サンプリングされたデータ信号に含まれるパルスをカウントする第２のカウンタと、前記第１のカウンタの値から前記第２のカウンタの値を減算して減算結果値を生成する減算回路と、前記減算回路の結果が予め設定された値を上回るときエラー信号を生成するエラー信号生成回路とからなる、非同期データ信号を受信する受信装置。
【請求項８】
前記第１のカウンタおよび前記第２のカウンタがそれぞれ２ビットカウンタで構成される請求項７記載の受信装置。
【請求項９】
前記予め設定された値は１に等しいことを特徴とする請求項７記載の受信装置。
【請求項１０】
前記減算回路と前記エラー信号生成回路が、前記第１のカウンタの最上位ビットおよび前記第２のカウンタの最上位ビットが入力されるエクスクルーシブＯＲゲートと、前記第１のカウンタの最下位ビットおよび前記第２のカウンタの最下位ビットが入力されるエクスクルーシブＮＯＲゲートと、前記エクスクルーシブＯＲゲートの出力および前記エクスクルーシブＮＯＲゲートの出力が入力されるＡＮＤゲートとから構成される請求項８記載の受信装置。
【請求項１１】
第１のカウンタにシリアルデータ信号を入力し、前記第１のカウンタは前記データ信号に含まれるパルスをカウントするステップ、サンプリングされたデータ信号を第２のカウンタに入力し、前記サンプリングされたデータ信号に含まれるパルスをカウントするステップ、前記第１のカウンタの値から前記第２のカウンタの値を減算し、その減算結果値を生成するステップ、予め設定された値を上回るときエラー信号を生成するステップからなるサンプリングエラー検出方法。
【請求項１２】
前記シリアルデータ信号が非同期シリアルデータ信号である請求項１１記載のサンプリングエラー検出方法。
【請求項１３】
前記非同期シリアルデータ信号から前記サンプリングされたデータ信号を生成することを特徴とする請求項１２記載のサンプリングエラー検出方法。
【請求項１４】
前記第１のカウンタおよび前記第２のカウンタはそれぞれ２ビットカウンタで構成される請求項１１記載のサンプリングエラー検出方法。
【請求項１５】
前記予め設定された値は１に等しいことを特徴とする請求項１１記載のサンプリングエラー検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信器による非同期ディジタルデータ信号のリカバリーシステムおよびその方法、特にリカバリーデータ信号のデータの断続性ロスを検出・確認する方法に関する。
【０００２】
【従来の技術】
ディジタルデータ転送システムは、非同期データ転送モードにおいて、組み込まれたクロック信号を使わずに、ディジタルデータを非同期シリアルデータ信号として転送出力する。受信器はその非同期シリアルデータ信号を受け取ると、転送回路から転送されたデータをリカバーし、受信データに対応するクロック信号を生成する。ここで重要なのは、生成されたクロック信号とデータとは、受信されたデータが適切に処理されるように、相互に同期していなければならない点である。
【０００３】
図１は従来の受信器のクロック・データ再生成部の一例を示すブロック図である。図に示すように、受信器１０は入力部に接続されるケーブル８を有し、ケーブル８は非同期データ信号を受信器１０につなぐ役割をする。受信器１０のクロック・データ再生成部１２はクロックリカバリー回路１３およびサンプリングゲート１４からなり、例えばフリップフロップで構成できる。動作については、入ってくるシリアルデータ信号はクロックリカバリー回路１３に接続されており、クロックリカバリー回路１３は受信されたデータ信号に対応したクロック信号を生成する。クロックリカバリー回路１３の出力は、サンプリングゲート１４のクロック入力に接続され、サンプリングゲート１４を測定するのに利用される。そのようにして、サンプリングゲート１４とクロックリカバリー回路１３は、入ってくるデータ信号と対応するクロック信号の位相を同期させる。これら受信器のクロック・データ再生成部１２の出力である２つの信号は、処理のため、受信器の主要部に接続される。
【０００４】
図２はよく知られているクロックリカバリー回路１３の例を示すブロック図である。
【０００５】
図に示すように、クロックリカバリー回路１３は、位相検出器１７、チャージポンプ１８、ローパスフィルタ１９およびＶＣＯ２０が直列に接続されて構成される。
【０００６】
動作としては、位相検出器１７が入ってくるシリアルデータ信号とＶＣＯ２０の出力を入力信号として受け取り、これら２つの信号の位相差を検出する。位相検出器１７により出力された位相差は、ＶＣＯ２０により出力される信号の周波数を調整してＶＣＯ２０と入ってくるシリアルデータ信号の位相差をなくすために、チャージポンプ１８により出力される電圧レベルを制御するのに利用される。したがって、ＶＣＯ２０の出力は継続して入ってくるシリアルデータ信号を追いかけるようにして、リカバリーされたクロック信号を示す。
【０００７】
【発明が解決しようとする課題】
上述した従来の受信器では、転送路の遮断等から入ってくるデータの中断を認識することができる一方、生成されたクロック信号又はサンプリングされたデータ信号に関して、データの単一ビットのエラーを効率的な方法で認識することができない。言いかえれば、受信したサンプリングされた信号（データ、クロック等）がエラーであるかを認識することができるシステムは知られていない。
【０００８】
以上から明らかなように、システムがエラーのあるデータを処理しないようにデータ信号や対応したクロック信号を再生成する際にエラーが発生したときに容易に認識することができるエラー検出のシステムが要望されている。
【０００９】
さらに、今日の非同期データ受信器においては、実際にはエラー検出システムをおけるエラー検出システムを含むように、シンプルかつ低コストであることが必要とされる。
【００１０】
そこで、本発明は、受信したデータ信号と対応したクロック信号のエラー検出をシンプルかつ低コストで実現するデータ受信エラー検出方法および装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明のデータ受信エラー装置は、データ信号を受けて、前記データ信号に含まれるパルスをカウントする第１のカウンタと、サンプリングされたデータ信号を受けて、前記サンプリングされたデータ信号に含まれるパルスをカウントする第２のカウンタと、前記第１のカウンタの値から前記第２のカウンタの値を減算して減算結果値を生成する減算回路と、前記減算回路の結果値をモニタし、予め設定された値を上回るときエラー信号を生成するエラー表示回路とを有する。
【００１２】
この構成により、たとえ受信したデータ信号や対応するクロック信号の単一ビットがエラーであったときにも認識することができ、かつ、そのシステムはシンプルかつ低コストで実現できるという効果を奏する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１４】
図３は本発明におけるエラー検出システムの最良形態の１つを示した図である。図１に示した受信器の構成と同様、受信器３０はケーブル８から入ってくるシリアルデータ信号を受け取るよう構成されており、クロックリカバリー回路１３とサンプリングゲート１４とからなる。さらに、サンプリングゲート１４の出力はサンプリングされたデータ信号Ｑ１であり、クロックリカバリ−回路１３の出力はデータ信号Ｑ１に対応したクロック信号である。図３に示された以上の構成要素は図１に示したものと同一のものであるため、それぞれの構成要素には同一の参照符号を付している。
【００１５】
受信器３０はさらに入力３３，３４を有するエラー検出器３２から構成される。図に示すように、エラー検出器３２の一方の入力線３３は入ってくるシリアルデータ信号をケーブル８から直接受信し、エラー検出器３２の他方の入力線３４はサンプリングゲート１４により出力されたサンプリングされたデータ信号Ｑ１を受信する。エラー検出器３２はさらに受信器３０のデータ処理部と接続される出力３６からなる。エラー検出器３２は入ってくるシリアルデータ信号とサンプリングされたデータ信号の間にエラーが発生したときにエラー信号を出力し、誤ったサンプリングデータがマークされ、それに応じて処理を進めることができるように、受信器３０のデータ処理部３１に知らせる。
【００１６】
続いて、エラー検出器３２の動作について、図４および図５を参照しながら説明する。
【００１７】
図４は、本発明のエラー検出器の構成を示すブロック図である。図に示すように、エラー検出器３２は第１の２ビットカウンタ３７、第２の２ビットカウンタ３８および減算器３９とからなる。第１の２ビットカウンタ３７はケーブル８から入ってくるシリアルデータを受け取り、入ってくるシリアルデータ信号のパルスをカウントする。具体的には、第１の２ビットカウンタ３７は０〜３をカウントし、その後ゼロにリセットされ、再びカウントを開始する。本実施の形態においては、第１の２ビットカウンタ３７は入ってくるシリアルデータ信号のパルスの立ち上がり部分を受信してカウントアップしている。同様に、第２の２ビットカウンタ３８はサンプリングゲート１４からの出力されたサンプリングデータ信号Ｑ１を受け取り、そのサンプリングデータ信号Ｑ１のパルスをカウントする。
第１の２ビットカウンタ３７と同様に、第２の２ビットカウンタ３８も０〜３をカウントし、その後ゼロにリセットされ、再びカウントを開始する。本実施の形態では、第２の２ビットカウンタ３８もサンプリングデータ信号Ｑ１のパルスの立ち上がり部分を受信してカウントアップする。
【００１８】
なお、第１および第２の２ビットカウンタ３７，３８はそれぞれのパルスの立ち下がり部分でカウントアップするように構成することも可能である。
【００１９】
第１および第２の２ビットカウンタ３７，３８の出力はそれぞれ減算器３９に接続され、減算器３９は第１の２ビットカウンタ３７の値から第２の２ビットカウンタ３８の値を減算し、その減算結果が“０”又は“１”以外であればエラー信号を出力する。
【００２０】
以下に詳述するように、減算器３９の結果が“０”又は“１”以外であれば、サンプリングエラー又はサンプリングミスが発生したことを示す。そのような場合、サンプリングミスされたデータが適切に注意して処理されるように、エラー信号がエラー検出器により生成され、受信器３０の処理部３１に送られることになる。
【００２１】
本発明のエラー検出器３２の動作は、データが正確にサンプリングされていれば、サンプリングされたデータ信号Ｑ１は本来、入ってくるシリアルデータ信号に追随するという事実を前提としている。
【００２２】
したがって、サンプリングされたデータ信号Ｑ１と入ってくるシリアルデータ信号の差異を継続してモニタすることにより、サンプリングされたデータ信号Ｑ１が入ってくるシリアルデータ信号から反れたかどうかを決定し、そのような場合、エラーが発生したことを示すエラー信号を生成することが可能である。
【００２３】
本実施の形態では、サンプリングされたデータ信号Ｑ１と入ってくるシリアルデータ信号との差異が“１”を超えた場合、ミスサンプル（例えば、サンプリングエラー）が発生したとして、エラー信号がエラー検出器３２により生成される。
【００２４】
図５は、本発明のエラー検出器３２の動作を示すためのタイミングチャートである。図５（ａ）に示す波形５１は、入ってくるシリアルデータ信号を示している。上述のように、入ってくるシリアルデータ信号はクロックリカバリー回路１３に接続されている。クロックリカバリー回路１３の出力は、入ってくるシリアルデータ信号に対応するクロック信号で、図５（ｂ）に示される波形５２のようになる。サンプリングされたデータ信号Ｑ１を生成するために、生成されたクロック信号５２と入ってくるデータ信号５１は、サンプリングゲート１４に接続されており、図５（ｃ）に示される波形５３のようになる。
【００２５】
図５（ｄ）に示されるように、入力として、入ってくるシリアルデータ信号を受信する第１の２ビットカウンタ３７は、入ってくるシリアルデータ信号の各立ち上がりパルスのエッジ部分を受けてカウントアップする。第１の２ビットカウンタ３７は０〜３までカウントし、その後ゼロに戻り、再びカウントを開始する。このカウント処理は、エラー検出器３２が動作している間は途切れることなく繰り返される。
【００２６】
同様に、図５（ｅ）に示されるように、サンプリングされたデータ信号５３を入力して受け取る第２の２ビットカウンタ３８はサンプリングされたデータ信号５３の各立ち上がりエッジ部分を受けてカウントアップする。第２の２ビットカウンタもまた、０〜３までカウントし、その後ゼロに戻り、再びカウントを開始する。
【００２７】
図５（ｅ）は、本実施の形態において入ってくるデータ信号５１とサンプリングされたデータ信号５３の差異を計算する減算器３９の結果を示す図である。すなわち、入ってくるシリアルデータ信号（波形５１）又はサンプリングされたデータ信号（波形５３）のいずれかが変化した後に、減算器３９により差分値５６が計算される。図５（ｅ）の波形に示されるように、時刻ｔ０で、入ってくるデータ信号５１の第１パルスが受信され、第１の２ビットカウンタ３７は“１”増加する。このとき、図５（ｃ）の波形に示されるように、サンプリングされたデータ信号５３のパルスは未だ第２の２ビットカウンタに入力されておらず、第２の２ビットカウンタ３８は“０”のままである。したがって、図５（ｆ）の波形に示されるように、減算器３９の出力は“１”である。
【００２８】
次に、時刻ｔ１では、サンプリングされたデータ信号５３は（入ってくるデータ信号５１に追随するので）パルスが立ち上がり、第２の２ビットカウンタ３８は“１”増加する。このとき、第１の２ビットカウンタ３７と第２の２ビットカウンタ３８は“１”という同じ値であるため、減算器３９の出力は“０”となる。この処理は、時刻ｔ２−時刻ｔ３；時刻ｔ４−時刻ｔ５；時刻ｔ６−時刻ｔ７；時刻ｔ８−時刻ｔ９で各カウンタ３７，３８が３まで増加したらゼロに戻るようにして繰り返される。この処理はシステムが動作している間、継続して繰り返される。
【００２９】
エラー検出については、図５（ａ）〜（ｇ）に示されるように、時刻ｔ１０において、入ってくるシリアルデータ信号５１は論理“１”に移行することにより、第１の２ビットカウンタ３７は“２”に増加する。しかしながら、図５（ｂ）に示されるように、クロックリカバリ−回路１３は時刻ｔ９と時刻ｔ１０の間で誤って２番目のクロックパルスを発生させている。その結果、サンプリングされたデータ信号５３は誤ってＬｏｗになっており、図５（ｃ）に示されるように、論理は“１”のままとなる。時刻ｔ１１において、入ってくるシリアルデータ信号５１の次の入力パルスが受信されるとき、第１の２ビットカウンタ３７は“３”に増加する。しかしながらこのとき、第２の２ビットカウンタは“１”の値であり、減算器３９は時刻ｔ１１で“２”という値を出力する。“２”という値は予め設定された幅（例として、“０”又は“１”）を超えるので、図５（ｇ）に示されるように、時刻ｔ１１でエラー信号５７が生成される。
【００３０】
エラー信号５７はサンプリングされたデータ信号５３がサンプリングミスしたデータ信号５１を有していることを示すものである。そのエラー信号５７はサンプリングミスされたデータが適切に記録され取り扱われるように、受信器３０のデータ処理部３１に接続されている。
【００３１】
図５（ａ）〜（ｇ）はまた、サンプリングミスのエラーから復帰し、エラー信号５８を破棄するシステムの能力を示しているともいえる。さらに特筆すべきことには、時刻ｔ１０−時刻ｔ１１の間で、クロック信号５２はもう一度正しく生成されている。そして、時刻ｔ１２で、サンプリングされたデータ信号５３はｈｉｇｈとなり、その結果、第２の２ビットカウンタ３８は“２”という値に増加する。時刻ｔ１２で第１の２ビットカウンタ３７は“３”という値のままであるので、時刻ｔ１２で減算器３９により出力される差分値は“１”となる。“１”という値は受容できる範囲であることを示すので、エラー信号５７はＯＦＦされ、サンプリングされたデータ５３は入ってくるシリアルデータ信号５１が正確な表示であるとして受け入れられる。
【００３２】
以上のように、本発明の新しいエラー検出技術によれば、エラー発生は、第１の２ビットカウンタ３７と第２の２ビットカウンタ３８との差異が“１”を超えたときのみとする。
【００３３】
図６は本発明のエラー検出器３２のより具体的な実現例を示す図である。図に示されるように、エラー検出器３２は第１のＤフリップフロップ６３と第２のＤフリップフロップ６４を備える第１の２ビットカウンタで構成される。第１のＤフリップフロップ６３は２ビットカウンタ３７のＭＳＢを示す。第２のＤフリップフロップ６４は２ビットカウンタ３７のＬＳＢを示す。そして、入ってくるシリアルデータ信号５１の主要なエッジ部を受けて２ビットカウンタ３７は“１”ずつ増加する。第１のＤフリップフロップ６３（ＭＳＢ）と第２のフリップフロップ６４（ＬＳＢ）による出力値はそれぞれ
カウント値“０”−ＭＳＢ＝０，ＬＳＢ＝０；
カウント値“１”−ＭＳＢ＝０，ＬＳＢ＝１；
カウント値“２”−ＭＳＢ＝１，ＬＳＢ＝０；
カウント値“３”−ＭＳＢ＝１，ＬＳＢ＝１となる。
【００３４】
エラー検出器３２はさらに第１のＤフリップフロップ６５と第２のＤフリップフロップ６６を備える第２の２ビットカウンタ３８で構成される。第２の２ビットカウンタ３８は、サンプリングされたデータ信号５３の立ち上がりエッジ部分をカウントする点を除いて、第１の２ビットカウンタ３７と全く同一である。
【００３５】
エラー検出器３２はさらに減算器とエラー信号生成器から構成され、それはエクスクルーシブＯＲゲート６７、エクスクルーシブＮＯＲゲート６８、ＡＮＤゲート６９が組み合わせて構成することができる。図に示されるように、エクスクルーシブＮＯＲゲート６８は第１および第２の２ビットカウンタ３７，３８のＬＳＢを入力信号として受け取る。エクスクルーシブＯＲゲート６７は第１および第２の２ビットカウンタ３７，３８のＭＳＢを入力信号として受け取る。エクスクルーシブＯＲゲート６７の出力とエクスクルーシブＮＯＲゲート６８の出力はＡＮＤゲート６９に入力される。
【００３６】
動作としては、第１の２ビットカウンタ３７のＬＳＢが第２の２ビットカウンタ３８のＬＳＢと同一であるときに限りエクスクルーシブＮＯＲゲート６８は論理“１”を生成する。第１の２ビットカウンタ３７のＭＳＢが第２の２ビットカウンタのＭＳＢと異なるときに限りエクスクルーシブＯＲゲート６７は論理“１”を生成する。そして、ＡＮＤゲート６９の出力は、第１の２ビットカウンタ３７のＬＳＢが第２の２ビットカウンタ３８のＬＳＢと同一でかつ第１の２ビットカウンタ３７のＭＳＢが第２の２ビットカウンタのＭＳＢと異なるときに、論理“１”となる。
【００３７】
ところで、上記の２ビットカウンタを利用したエラー検出のしくみによれば、サンプリングエラーが発生し、エラー信号が生成されるべきであることを示すとき、すなわち第１の２ビットカウンタ３７の値と第２の２ビットカウンタ３８の差異が“１”という値を超えるときであればいつでも、第１の２ビットカウンタ３７のＬＳＢ値と第２の２ビットカウンタ３８のＬＳＢ値は同じとなり、第１の２ビットカウンタ３７とのＭＳＢ値と第２の２ビットカウンタ３８のＭＳＢ値は異ならなければならない。例えば、第１の２ビットカウンタの値が“２”で第２の２ビットカウンタの値が“０”である場合を想定してみると、第１の２ビットカウンタのＭＳＢおよびＬＳＢはそれぞれ“１”と“０”であり、他方、第２の２ビットカウンタのＭＳＢおよびＬＳＢはそれぞれ“０”と“０”である。この例をはじめとして、“１”より大きい差異に対して、上記２ビットカウンタを利用したエラー検出のしくみが正しいことは容易に示される。
【００３８】
以上の説明から、エクスクルーシブＯＲゲート６７とエクスクルーシブＮＯＲゲート６８の出力が共に高論理であるときに限り、第１および第２の２ビットカウンタ３７，３８の差異が“１”を超えることは明らかである。エクスクルーシブＯＲゲート６７とエクスクルーシブＮＯＲゲート６８の出力がＨｉｇｈであるときに限りＡＮＤゲート６９の出力がＨｉｇｈであるため、ＡＮＤゲート６９の出力はエラー信号を示す。特に、ＡＮＤゲート６９の出力が論理“１”であるときはかならずミスサンプリングやサンプリングエラーが発生している。
【００３９】
なお、以上が主要な回路構成および動作説明であるが、それ以外の回路構成についても言及しておく。
【００４０】
図６において、ＮＲＥＳはリセット信号で、チップの電源が入ったときにこの信号を用いて各カウンタ３７，３８がリセットするためのものである。ＷＩＮＤＯＷはＨｉｇｈでエラー検出回路３２を有効にし、Ｌｏｗでエラー検出回路３２を無効にするための信号である。Ｌｏｗのときは、第１の２ビットカウンタ３７と第２の２ビットカウンタ３８の出力は同一となり、エラー信号が生成されることはないので、エラー検出回路３２として機能しなくなるのである。Ｌｏｗとするのは、チップは動いているがデータドロップの検出をしないときや、エラー発生後にカウンターを元に戻すのに使ったり、ある時間内にエラーがないかどうかの判定にも使うときである。
【００４１】
本発明のエラー検出システムの実施例について述べたが、その他のバリエーションが可能なことは明らかである。例えば、２ビットカウンタ以外のものを利用した実施例が可能であることは言うまでもない。
【００４２】
さらに、第１および第２のカウンタの差異を計算する他の実現例も考えられうる。
【００４３】
以上述べたように、本発明のエラー検出システムは従来技術に比して大きな効果を有するものである。とりわけ、サンプリングされたデータ信号、対応するクロック信号の単一ビットエラーであっても、シンプルかつ低コストの方法でそのエラーを認識できる点は他に例を見ない優れた効果といえる。
【００４４】
また、本システムは非同期シリアルデータ受信に容易に実施することが可能であり、実現性に富み、高い信頼性を与えるものである。
【００４５】
本発明の実施の形態として一実施例を示したが決してその範囲に限定されるものではなく、本発明は、その特徴および技術思想から逸脱したものを除く他の実施例にも及ぶものである。本実施の形態は、あらゆる点において、特許請求の範囲に示される発明の範囲を例示したものではあるが限定するものでないと考えられるべきであり、また、特許請求の範囲の均等の意味および範囲内での変更は、全てその中に包含されて然るべきものである。
【００４６】
【発明の効果】
本発明のエラー検出装置によれば、データ信号を受けて、前記データ信号に含まれるパルスをカウントする第１のカウンタと、サンプリングされたデータ信号を受けて、前記サンプリングされたデータ信号に含まれるパルスをカウントする第２のカウンタと、前記第１のカウンタの値から前記第２のカウンタの値を減算して減算結果値を生成する減算回路と、前記減算回路の結果値をモニタし、予め設定された値を上回るときエラー信号を生成するエラー表示回路とを有する構成により、たとえ受信したデータ信号や対応するクロック信号の単一ビットがエラーであったときにも認識することができ、かつそのシステムはシンプルかつ低コストで実現できるという効果を奏する。
【図面の簡単な説明】
【図１】従来の受信器のクロック・データ再生成部の例を示すブロック図
【図２】従来のクロックリカバリー回路の例を示すブロック図
【図３】受信器内部に配された本発明のエラー検出装置を示すブロック図
【図４】図３のエラー検出装置の構成を示すブロック図
【図５】本発明のエラー検出装置の動作を示すためのタイミングチャート
【図６】図４のエラー検出装置をより具体的な回路として実現した例を示す図
【符号の説明】
８  ケーブル
１３  クロックリカバリー回路
１４  サンプリングゲート
３２  エラー検出器
３７  第１の２ビットカウンタ
３８  第２の２ビットカウンタ
３９  減算器
【図１】
2005039307.tif 000003
【図２】
2005039307.tif 000004
【図３】
2005039307.tif 000005
【図４】
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【図５】
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【図６】
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