(57)【要約】【課題】耐入力電力が大きく、低挿入損失、高アイソレーションの半導体スイッチ回路を提供する。【解決手段】第１のスイッチ素子１１を構成する第１の電界効果トランジスタ１０３のドレイン・ゲート間には、第１のキャパシタ１０８が、同じく第２の電界効果トランジスタ１０４のソース・ゲート間には、第２のキャパシタ１０９が、それぞれ接続されてなる一方、第２のスイッチ素子１２を構成する第３の電界効果トランジスタ１１０のドレイン・ゲート間には、第３のキャパシタ１１５が、同じく第４の電界効果トランジスタ１１１のソース・ゲート間には、第４のキャパシタ１１４が、それぞれ接続され、これらのキャパシタ１０８，１０９，１１５，１１６は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されたものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波信号を入出力する第１及び第２の高周波端子と、前記第１及び第２の高周波端子間に設けられた第１のスイッチ素子を具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記第１及び第２の高周波端子間にドレイン電極及びソース電極が、直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記第１の高周波端子又は第２の高周波端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記全てのキャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなることを特徴とする半導体スイッチ回路。
【請求項２】
高周波信号を入出力する第１及び第２の高周波端子と、前記第１及び第２の高周波端子間に設けられた第１のスイッチ素子と、前記第１の高周波端子と第２の高周波端子のいずれか一方とアースとの間に設けられた第２のスイッチ素子とを具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記第１及び第２の高周波端子間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記第１の高周波端子又は第２の高周波端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記第２のスイッチ素子は、前記第１及び第２の高周波端子のいずれか一方とアースとの間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなり、前記複数の電界効果トランジスタの内、前記第２の高周波端子又はアースにドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記全てのキャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなることを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えに用いられる半導体スイッチ回路に係り、特に、挿入損失の低減、アイソレーション特性の向上等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、図５に示された構成を有してなる回路が公知・周知となっている。以下、同図を参照しつつこの従来回路について説明すれば、この半導体スイッチ回路は、第１及び第２の高周波端子１０１，１０２間に直列接続された第１及び第２の電界効果トランジスタ１０３，１０４を主たる構成要素としてなる第１のスイッチ素子１１と、第２の高周波端子１０２とアースとの間に直列接続された電界効果トランジスタ１１０，１１１を主たる構成要素としてなる第２のスイッチ素子１２とを具備して構成されたものである。
【０００３】
そして、第１の制御端子１０５に第１及び第２の電界効果トランジスタ１０３，１０４のピンチオフ電圧よりも高い制御電圧を印加して第１及び第２の電界効果トランジスタ１０３，１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１１２には、第３及び第４の電界効果トランジスタ１１０，１１１のピンチオフ電圧よりも低い制御電圧を印加して第３及び第４の電界効果トランジスタ１１０，１１１のドレイン・ソース間を高インピーダンスとすることによって、第１の高周波端子１０１と第２の高周波端子１０２間をオン状態（以下、「半導体スイッチ回路をオン状態」という）とすることができる。
【０００４】
また、第１の制御端子１０５に第１及び第２の電界効果トランジスタ１０３，１０４のピンチオフ電圧よりも低い制御電圧を印加して第１及び第２の電界効果トランジスタ１０３，１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１１２には、第３及び第４の電界効果トランジスタ１１０，１１１のピンチオフ電圧よりも高い制御電圧を印加して第３及び第４の電界効果トランジスタ１１０，１１１のドレイン・ソース間を低インピーダンスとすることによって、第１の高周波端子１０１と第２の高周波端子１０２間をオフ状態（以下、「半導体スイッチ回路をオフ状態」という）とすることができる。
【０００５】
ここで、半導体スイッチ回路をオフ状態とする場合には、第２の制御端子１１２に対して第３及び第４の電界効果トランジスタ１１０，１１１のピンチオフ電圧よりも高い制御電圧を印加して第３及び第４の電界効果トランジスタ１１０，１１１をオン状態とすることで、第１及び第２の電界効果トランジスタ１０３，１０４がオフ状態にも関わらず、第１の高周波端子１０１から入力された高周波信号がこれら第１及び第２の電界効果トランジスタ１０３，１０４で遮断しきれず漏洩した電力を高周波的に接地し、第１及び第２の高周波端子１０１，１０２間の高いアイソレーションを確保している。
【０００６】
かかる構成の半導体スイッチ回路がオフ状態にある場合に、第１の高周波端子１０１から、高いピーク値を有する高周波信号が入力されると、第１及び第２の電界効果トランジスタ１０３，１０４のゲート電位及び電界効果トランジスタ１１０，１１１のゲート電位が入力された高周波信号の電圧振幅によってピンチオフ電圧よりも高くなり、その結果として、第１及び第２の電界効果トランジスタ１０３，１０４がオン状態となり、オフ状態を維持できなくなる。また、かかる構成の半導体スイッチ回路がオン状態にある場合に、第１の高周波端子１０１から、高いピーク値を有する高周波信号が入力されると、第３及び第４の電界効果トランジスタ１１０，１１１のゲート電位が入力された高周波信号の電圧振幅によってピンチオフ電圧よりも高くなり、その結果として、第３及び第４の電界効果トランジスタ１１０，１１１がオン状態となり、オフ状態を維持できなくなる。すなわち、この従来回路においては、いずれの電界効果トランジスタも高いピーク値を有する高周波信号の入力によって、オフ状態であるべきがオン状態になることにより出力電圧が圧縮され、歪特性が劣化するという欠点、換言すれば、耐入力電力特性が低いという欠点がある。
【０００７】
そのため、このような耐入力電力特性の改善を図るため、図６に示された構成を有する半導体スイッチ回路が提案されている。
以下、図６を参照しつつこの半導体スイッチ回路について説明する。なお、図５に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明は省略し、以下、異なる点を中心に説明する。
この図６に示された従来回路は、図５に示された従来回路の構成において、さらに、第１の電界効果トランジスタ１０３のゲート電極と第１の高周波端子１０１との間に第１のキャパシタ１０８が、第２の電界効果トランジスタ１０４のゲート電極と第２の高周波端子１０２との間に第２のキャパシタ１０９が、第３の電界効果トランジスタ１１０のゲート電極と第２の高周波端子１０２との間に第３のキャパシタ１１５が、第４の電界効果トランジスタ１１１のゲート電極とアースとの間に第４のキャパシタ１１６が、それぞれ接続されて設けられたものとなっているものである。
【０００８】
そして、第１のキャパシタ１０８の容量値は、第１の電界効果トランジスタ１０３のゲート・ドレイン間の寄生容量Ｃgd1及びゲート・ソース間の寄生容量Ｃgs1よりも大に設定されており、また、第２のキャパシタ１０９の容量値は、第２の電界効果トランジスタ１０４のゲート・ソース間の容量Ｃgs1及びゲート・ドレイン間の寄生容量Ｃgd1より大に設定されている。
同様に、第３のキャパシタ１１５の容量値は、第３の電界効果トランジスタ１１０のゲート・ドレイン間の寄生容量Ｃgd2及びゲート・ソース間の寄生容量Ｃgs2より大に設定されており、また、第４のキャパシタ１１６の容量値は、第４の電界効果トランジスタ１１１のゲート・ソース間の寄生容量Ｃgs2及びゲート・ドレイン間の寄生容量Ｃgd2より大に設定されたものとなっている。
【０００９】
かかる構成においては、第１及び第２のキャパシタ１０８，１０９の付加により、入力電力によって第１及び第２の電界効果トランジスタ１０３，１０４のゲート・ドレイン（又はソース）間に印加される電圧の分配比が変えられ、第１及び第２の電界効果トランジスタ１０３，１０４のゲート・ドレイン（又はソース）間に印加されるピーク電圧が抑制されるようになっており、そのため、半導体スイッチ回路をオフ状態にした場合における耐入力電力特性が向上したものとなっている。
また、同様に第３及び第４のキャパシタ１１５，１１６の付加により、入力電力によって第３及び第４の電界効果トランジスタ１１０，１１１のゲート・ドレイン（又はソース）間に印加される電圧の分配比が変えられ、第３及び第４の電界効果トランジスタ１１０，１１１のゲート・ドレイン（又はソース）間に印加されるピーク電圧が抑制されるようになっており、そのため、半導体スイッチ回路をオン状態にした場合における耐入力電力特性が向上したものとなっている。
このような従来回路は、例えば、特許文献１等において公知・周知となっているものである。
【００１０】
【特許文献１】特許第２７７０８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、後者の従来回路にあっては、前者の従来回路における耐入力電力特性の低さという欠点を解消できる反面、新たに付加したキャパシタを介して入力電力が漏洩し、半導体スイッチ回路がオン状態においては、導通状態の劣化（挿入損失の増加）を招き、半導体スイッチ回路のオフ状態においては、非導通状態の劣化（アイソレーションの劣化）を招くという問題がある。
本発明は、上記実状に鑑みてなされたもので、耐入力電力特性が良好で、オン状態における挿入損失が低く、かつ、オフ状態における高アイソレーション特性を有する半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本願請求項１に係る半導体スイッチ回路は、高周波信号を入出力する第１及び第２の高周波端子と、前記第１及び第２の高周波端子間に設けられた第１のスイッチ素子を具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記第１及び第２の高周波端子間にドレイン電極及びソース電極が、直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記第１の高周波端子又は第２の高周波端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記全てのキャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなるものである。
また、本願請求項２に係る半導体スイッチ回路は、高周波信号を入出力する第１及び第２の高周波端子と、前記第１及び第２の高周波端子間に設けられた第１のスイッチ素子と、前記第１の高周波端子と第２の高周波端子のいずれか一方とアースとの間に設けられた第２のスイッチ素子とを具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記第１及び第２の高周波端子間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記第１の高周波端子又は第２の高周波端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記第２のスイッチ素子は、前記第１及び第２の高周波端子のいずれか一方とアースとの間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなり、前記複数の電界効果トランジスタの内、前記第２の高周波端子又はアースにドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記全てのキャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなるものである。
【発明の効果】
【００１３】
本発明によれば、高周波信号の通路を形成する電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間にそれぞれ接続したキャパシタの容量値を、電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定するようにしたので、キャパシタを介して漏洩する電力量を低減することができると共に、半導体スイッチ回路がオン状態にある場合の挿入損失の増加を抑え、かつ、半導体スイッチ回路がオフ状態にある場合のアイソレーションの劣化を招くことなく、高耐電力特性の半導体スイッチ回路が提供されるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、図６に示された構成要素と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における半導体スイッチ回路の構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、第１及び第２の高周波端子１０１，１０２間に直列接続された第１及び第２の電界効果トランジスタ１０３，１０４を主たる構成要素としてなる第１のスイッチ素子１１と、第２の高周波端子１０２とアースとの間に直列接続された第３及び第４の電界効果トランジスタ１１０，１１１を構成要素としてなる第２のスイッチ素子１２とを具備して構成されたものであり、この基本的な構成は従来回路と同様である。
【００１５】
第１のスイッチ素子１１において、第１の電界効果トランジスタ１０３のソース電極と第２の電界効果トランジスタ１０４のドレイン電極が相互に接続される一方、第１の電界効果トランジスタ１０３のドレイン電極は第１の高周波端子１０１に、第２の電界効果トランジスタ１０４のソース電極は第２の高周波端子１０２に、それぞれ接続されたものとなっている。
【００１６】
また、第１の電界効果トランジスタ１０３のゲート電極は第１の高抵抗器１０６を介して、第２の電界効果トランジスタ１０４のゲート電極は第２の高抵抗器１０７を介して、共に第１の制御端子１０５に接続されている。
そして、第１の高周波端子１０１と第１の電界効果トランジスタ１０３のゲート電極との間には第１のキャパシタ１０８が、第２の高周波端子１０２と第２の電界効果トランジスタ１０４のゲート電極との間には第２のキャパシタ１０９が、それぞれ接続されている。
【００１７】
一方、第２のスイッチ素子１２においては、第３の電界効果トランジスタ１１０のソース電極と第４の電界効果トランジスタ１１１のドレイン電極が相互に接続される一方、第３の電界効果トランジスタ１１０のドレイン電極は第２の高周波端子１０２に、第４の電界効果トランジスタ１１１のソース電極はアースに、それぞれ接続されたものとなっている。
また、第３の電界効果トランジスタ１１０のゲート電極は、第３の高抵抗器１１３を介して、第４の電界効果トランジスタ１１１のゲート電極は、第４の高抵抗器１１４を介して、共に第２の制御端子１１２に接続されたものとなっている。
【００１８】
さらに、第２の高周波端子１０２と第３の電界効果トランジスタ１１０のゲート電極との間には第３のキャパシタ１１５が、アースと第４の電界効果トランジスタ１１１のゲート電極との間には第４のキャパシタ１１６が、それぞれ接続されたものとなっている。
そして、第１のキャパシタ１０８の容量値は、第１の電界効果トランジスタ１０３のオフ状態におけるゲート・ドレイン間の寄生容量Ｃgd1以下に、第２のキャパシタ１０９の容量値は、第２の電界効果トランジスタ１０４のオフ状態におけるゲート・ソース間の寄生容量Ｃgs1以下に、それぞれ設定されたものとなっている。
また、第３のキャパシタ１１５の容量値は、第３の電界効果トランジスタ１１０のオフ状態におけるゲート・ドレイン間の寄生容量Ｃgd2以下に、第４のキャパシタ１１６の容量値は、第４の電界効果トランジスタ１１１のオフ状態におけるゲート・ソース間の寄生容量Ｃｇｓ２以下に、それぞれ設定されたものとなっている。
【００１９】
このように本発明の実施の形態における半導体スイッチ回路は、第１乃至第４のキャパシタ１０８，１０９，１１５，１１６の容量値が、それぞれが接続された各々の電界効果トランジスタ１０３，１０４，１１０，１１１のオフ状態におけるゲート・ドレイン間の寄生容量値、又は、ゲート・ソース間の寄生容量値以下に設定されたものである点が、従来回路と異なる点である。
【００２０】
かかる構成における基本的な動作は、従来回路と同様であるので、概括的に説明すれば、第１の制御端子１０５に第１及び第２の電界効果トランジスタ１０３，１０４のピンチオフ電圧よりも高い制御電圧を印加して第１及び第２の電界効果トランジスタ１０３，１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１１２に、第３及び第４の電界効果トランジスタ１１０，１１１のピンチオフ電圧よりも低い制御電圧を印加して第３及び第４の電界効果トランジスタ１１０，１１１のドレイン・ソース間を高インピーダンスとすることによって、第１の高周波端子１０１と第２の高周波端子１０２間はオン状態とされるようになっている。
【００２１】
また、第１の制御端子１０５に第１及び第２の電界効果トランジスタ１０３，１０４のピンチオフ電圧よりも低い制御電圧を印加して第１及び第２の電界効果トランジスタ１０３，１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１１２には、第３及び第４の電界効果トランジスタ１１０，１１１のピンチオフ電圧よりも高い制御電圧を印加して第３及び第４の電界効果トランジスタ１１０，１１１のドレイン・ソース間を低インピーダンスとすることによって、第１の高周波端子１０１と第２の高周波端子１０２間はオフ状態とされるようになっている。
【００２２】
しかしながら、本発明の実施の形態における半導体スイッチ回路においては、、第１乃至第４のキャパシタ１０８，１０９，１１５，１１６の容量値が上述のように設定されているため、従来回路と異なり、入力電力が第１乃至第４のキャパシタ１０８，１０９，１１５，１１６を介して漏洩する割合が低減されることとなる。また、同時に、半導体スイッチ回路がオン状態では、従来回路と異なり、上述した第１乃至第４のキャパシタ１０８，１０９，１１５，１１６の容量設定により挿入損失の増加が抑圧される一方、半導体スイッチ回路のオフ状態では、アイソレーション特性劣化を招くことがなく、高耐電力特性を有した動作が得られる。
【００２３】
図２には、本発明の実施の形態における半導体スイッチ回路の入出力特性例が従来回路における同特性と共に示されており、以下、同図について説明する。
図２において、横軸は入力電力(dＢm)を、縦軸は出力電力(dＢm)を、それぞれ示している。また、図２において、実線により表された特性線は、本発明の実施の形態における半導体スイッチ回路の入力電力変化に対する出力電力の変化を示す特性線であり、二点鎖線により表された特性線は、従来回路（図５参照）の入力電力変化に対する出力電力の変化を示す特性線である。
【００２４】
双方の特性を比較すると、入力電力が３０dＢm程度までは、いずれも入力電力の増大と共に出力電力も増加してゆくものとなっており、ほぼ同一の特性であるが、入力電力が３１dＢmを越える付近から、従来回路の入力電力変化に対する出力電力変化の線形性が損なわれているのに対して、本発明の実施の形態における半導体スイッチ回路は、依然として入力電力変化に対する出力電力変化の線形性は保持されて従来回路に比して大きな出力電力が得られるものとなっている。
【００２５】
図３には、本発明の実施の形態における半導体スイッチ回路がオン状態の場合の第１の高周波端子１０１と第２の高周波端子１０２間の周波数変化に対する挿入損失の変化特性例が従来回路における同特性と共に示されており、以下、同図について説明する。
図３において、横軸は周波数（ＧＨｚ）を、縦軸は挿入損失（ｄＢ）を、それぞれ示している。また、同図において、実線により表された特性線は、本発明の実施の形態における半導体スイッチ回路の特性線であり、二点鎖線により表された特性線は、従来回路（図６参照）の特性線である。
同図によれば、本発明の実施の形態における半導体スイッチ回路の挿入損失が従来回路に比べて確実に改善されたものであることが確認できるものとなっている。
【００２６】
図４には、本発明の実施の形態における半導体スイッチ回路がオフ状態の場合の第１の高周波端子１０１と第２の高周波端子１０２間の周波数変化に対するアイソレーションの変化特性例が従来回路における同特性と共に示されており、以下、同図について説明する。
図４において、横軸は周波数（ＧＨｚ）を、縦軸はアイソレーション（ｄＢ）を、それぞれ示している。また、同図において、実線により表された特性線は、本発明の実施の形態における半導体スイッチ回路の特性線であり、二点鎖線により表された特性線は、従来回路（図６参照）の特性線である。
同図によれば、本発明の実施の形態における半導体スイッチ回路のアイソレーションが従来回路に比べて確実に改善されたものであることが確認できるものとなっている。
【００２７】
なお、上述の構成例においては、第１及び第２のスイッチ素子１１，１２のいずれも、それぞれ２つの電界効果トランジスタを直列接続して構成したが、２つに限定される必要はなく、３つ以上の電界効果トランジスタを直列接続する構成としても勿論良いものである。
また、第１及び第２の電界効果トランジスタ１０３，１０４がオフ状態における第１及び第２の高周波端子１０１，１０２間のアイソレーションとして、特段に高いアイソレーションが必要とされない場合には、第２のスイッチ素子１２を設けずに、第１のスイッチ素子１１のみで半導体スイッチ回路を構成しても良い。勿論、この場合にあっても、第１のキャパシタ１０８の容量値を、第１の電界効果トランジスタ１０３のオフ状態におけるゲート・ドレイン間の寄生容量Ｃgd1以下に、第２のキャパシタ１０９の容量値を、第２の電界効果トランジスタ１０４のオフ状態におけるゲート・ソース間の寄生容量Ｃgs1以下に、それぞれ設定することに変わりはない。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態における半導体スイッチ回路の一回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ回路及び従来回路の入出力特性例を示す特性線図である。
【図３】本発明の実施の形態における半導体スイッチ回路がオン状態の場合の第１の高周波端子と第２の高周波端子間の周波数変化に対する挿入損失の変化特性例を従来回路の特性例と共に示した特性線図である。
【図４】本発明の実施の形態における半導体スイッチ回路がオン状態の場合の第１の高周波端子と第２の高周波端子間の周波数変化に対するアイソレーションの変化特性例を従来回路の特性例と共に示した特性線図である。
【図５】従来回路の回路構成例を示す回路図である。
【図６】従来回路の他の回路構成例を示す回路図である。
【符号の説明】
【００２９】
１１…第１のスイッチ素子
１２…第２のスイッチ素子
１０１…第１の高周波端子
１０２…第２の高周波端子
１０３…第１の電界効果トランジスタ
１０４…第２の電界効果トランジスタ
１０８…第１のキャパシタ
１０９…第２のキャパシタ
１１０…第３の電界効果トランジスタ
１１１…第４の電界効果トランジスタ
１１５…第３のキャパシタ
１１６…第４のキャパシタ
【図１】
2005065060.tif 000003
【図２】
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【図３】
2005065060.tif 000005
【図４】
2005065060.tif 000006
【図５】
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【図６】
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