(57)【要約】【課題】高周波数動作特性や放熱特性や機械的強度などの特性を向上すること、段切れを防止すること、微細加工を容易にすること、簡便な製造工程とすることなどができる半導体装置の製造方法およびその電極の製造方法を提供する。【解決手段】エミッタキャップ層１５の形成領域に結晶性の半導体ダミー層５１・５２を形成する。そして、半導体ダミー層５１・５２の一部を除去することによって半導体ダミー層５１・５２の所定の結晶方位面を露出させて、エミッタキャップ層１５側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部６１を半導体ダミー層５１・５２に形成する。そして、半導体ダミー層５１・５２の開口部６１に導電材料を埋め込んで柱部２１ａを形成し、柱部２１ａに庇部２１ｂを設けて、Ｔ字型の断面形状のエミッタ電極２１を形成する。その後、開口部６１にエミッタ電極２１が形成された半導体ダミー層５１・５２を除去する。【選択図】図４
2005039117.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板に形成された半導体層と、柱部と前記柱部の一端部に設けられている庇部とを有する断面形状であり前記柱部分の他端部が前記半導体層に接続している電極とを具備する半導体装置の製造方法であって、
前記半導体層の形成領域に結晶性の半導体ダミー層を形成する半導体ダミー層形成工程と、
前記半導体ダミー層の一部を除去することによって前記半導体ダミー層の所定の結晶方位面を露出させて、前記半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を前記半導体ダミー層に形成する開口部形成工程と、
前記半導体ダミー層の前記開口部に導電材料を埋め込んで前記柱部を形成し、前記柱部に前記庇部を設けて前記電極を形成する電極形成工程と、
前記開口部に前記電極が形成された前記半導体ダミー層を除去する半導体ダミー層除去工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体層として、コレクタ層と、前記コレクタ層と接合するベース層と、前記ベース層より禁制帯幅が大きく前記ベース層とヘテロ接合を構成するエミッタ層とを前記基板に形成し、
前記電極形成工程では、前記エミッタ層に接続するエミッタ電極として前記電極を形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コレクタ層と前記ベース層と前記エミッタ層とを、ＩｎＰに格子整合する材料を用いて形成し、
前記半導体ダミー層形成工程では、ＩｎＰを用いて前記半導体ダミー層を形成し、
開口部形成工程では、長辺と短辺とを有する略矩形形状に前記開口部を形成し、前記開口部の長辺の面が［０１−１］と等価な方向と平行となるように前記半導体ダミー層の所定の結晶方位面を露出する
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エミッタ電極としての前記電極を自己整合マスクとして、前記ベース層と接続するベース電極を形成する工程を有する
請求項２に記載の半導体装置の製造方法。
【請求項５】
柱部と前記柱部の一端部に設けられている庇部とを有する断面形状であり、基板に形成されている半導体層に前記柱部の他端部が接続する電極の製造方法であって、
前記半導体層の形成領域に結晶性の半導体ダミー層を形成する半導体ダミー層形成工程と、
前記半導体ダミー層を除去することによって前記半導体ダミー層の所定の結晶面を露出させて、前記半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を前記半導体ダミー層に形成する開口部形成工程と、
前記半導体ダミー層の前記開口部に導電材料を埋め込んで前記柱部を形成し、前記柱部に前記庇部を設けて前記電極を形成する電極形成工程と、
前記開口部に前記電極が形成された前記半導体ダミー層を除去する半導体ダミー層除去工程と
を有する電極の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法およびその電極の製造方法に関するものである。
【背景技術】
【０００２】
ＩｎＰなどの化合物半導体を用いた半導体装置は、良好な高周波動作特性を有し、さまざまな電子機器に利用されている。化合物半導体を用いた半導体装置として、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。
【０００３】
ＨＢＴは、コレクタ層、ベース層、エミッタ層となる半導体層をエピタキシャル成長により半導体の基板に順次積層した後、各層をエッチングによりメサ型構造にパターン加工し、各層にコレクタ電極、ベース電極、エミッタ電極を設けることにより製造される。
【０００４】
ＨＢＴは、異種の半導体接合であるヘテロ接合を有するバイポーラトランジスタであり、ベース層より大きい禁制帯幅の半導体層をエミッタ層に用いている。このため、ベース・エミッタ接合の界面には障壁が発生し、電流増幅率を低下させずにコレクタ電流を大きくすることができる。また、この障壁により、高い不純物濃度のベース層を用いることができるため低いベース抵抗とすることでき、容易にベース層を薄層化することができる。このため、ＨＢＴは、ベース層中での電子の走行時間が短くなり、その結果、応答速度が向上されて、最大発振周波数などの高周波動作特性が良好である。
【０００５】
ＨＢＴの高周波動作特性を向上するためには、エミッタ層を小さいサイズにパターン加工する微細加工化が効果的である。この場合、小さいサイズのエミッタ層に合わせてエミッタ電極も小さいサイズに形成する必要があるため、エミッタ電極の断面積が小さくなってエミッタ抵抗が増加する問題が生ずる。また、小さいサイズのエミッタ電極にエミッタ配線を形成することも困難となるため、配線抵抗の増加や放熱性の低下などの問題が発生する。このように、エミッタ電極に起因する問題のため、エミッタ層の微細加工化による高周波動作特性の向上は困難であった。
【０００６】
この問題を回避するために、柱部と柱部の一端部に設けられている庇部とを有する断面形状であるＴ字型の電極が用いられている。Ｔ字型の電極は、小さい断面積の柱部がエミッタ層などの半導体層に接続され、大きい断面積の庇部がエミッタ配線などの配線に接続される。このため、エミッタ層の微細化とエミッタ抵抗の低下が両立でき、優れた高周波動作特性のＨＢＴを形成することができる。
【０００７】
また、Ｔ字型の電極は、ＨＢＴの電極の他、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極として用いられる場合がある。Ｔ字型の電極をゲート電極として用いてゲート長の短縮化とゲート抵抗の低下を両立させることにより、ＨＢＴと同様に、優れた高周波動作特性のＦＥＴを形成することができる。
【０００８】
このようなＴ字型の電極を製造する方法について、さまざまな方法が提案されている（たとえば、特許文献１および特許文献２参照）。
【特許文献１】特開２００１−２８３７４号公報
【特許文献２】特開２００２−１１０６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図７は、従来のＴ字型の電極の製造方法を示す断面図であり、２つのレジスト層を積層して用いてリフトオフ法により電極を形成する方法である。まず、図１（ａ）に示すように、基板１０１に第１レジスト層１７１を設けた後に、第１レジスト層１７１をパターン加工して順テーパー形状の開口部１６１を形成する。そして、その第１レジスト層１７１の上に、第２レジスト層１７２を設けた後、第２レジスト層１７２をパターン加工して逆テーパー形状の開口部１６２を形成する。そして、図１（ｂ）に示すように、リフトオフ法により、それぞれの開口部１６１・１６２に導電材料を堆積して電極１２１を形成する。
【００１０】
上記のように、図７に示す方法は２層のレジスト層を積層して用いる。このため、この方法は、レジスト材料の組み合わせが制約されると共に、第２レジスト１７２に逆テーパー形状の開口部１６２を形成する際に制御が困難となる。その結果、所望の形状に電極を形成することができずに製造歩留まりや半導体装置の信頼性が低下することや、微細加工による小型化を困難とすることなどの問題がある。また、２度の露光を行うために製造効率が劣る問題を有する。
【００１１】
図８は、従来のＴ字型の電極の製造方法を示す断面図であり、Ｔ字型電極の柱部と庇部とをそれぞれ別工程で形成する方法である。まず、図８（ａ）に示すように、基板１０１に、第１レジスト層１７３を設けた後、第１レジスト層１７３をパターン加工して開口部１６３を形成する。そして、その第１レジスト層１７３の開口部１６３に導電材料を埋め込み、Ｔ字型電極の柱部１２２ａを形成する。その後、柱部１２２ａの一部が頭出しされる程度に第１レジスト層１７３をエッチバックする。そして、図８（ｂ）に示すように、第２レジスト層１７４を第１レジスト層１７３と柱部１２２ａの上に設ける。その後、柱部１２２ａとその周囲が露出するように第２レジスト層１７４に開口部１６４を形成する。そして、第２レジスト層１７４の開口部１６４に導電材料を埋め込み、柱部１２２ａと接続する庇部１２２ｂを形成する。そして、第１レジスト層１７３と第２レジスト層１７４とを除去して、柱部１２２ａと庇部１２２ｂとを有する電極１２２を形成する。
【００１２】
上記のように、図８に示す方法は、第１レジスト層１７３をエッチングバックして柱部１２２ａの上部分のみを頭出しする。しかし、この柱部１２２ａの頭出しを制御することが困難である。このため、この方法は、柱部１２２ａと庇部１２２ｂとの接続が不十分となって機械的強度が不十分な電極が形成されて、製造歩留まりや半導体装置の信頼性を低下させる問題を有する。また、製造工程が複雑であるために、製造効率が劣る問題を有する。
【００１３】
図９は、従来のＴ字型の電極の製造方法を示す断面図であり、Ｔ字型電極の柱部に相当する開口部を絶縁層に設けた後に、その開口部を導電材料で埋め込んでＴ字型電極を形成する方法である。まず、図９（ａ）に示すように、基板１０１にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により絶縁層１４１を設ける。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により絶縁層１４１をエッチングして開口部１６５を形成する。そして、図９（ｂ）に示すように、その絶縁層１４１の開口部１６５に導電材料を埋め込むと共に、絶縁層１４１を導電材料で覆って電極層１２３を形成する。そして、図９（ｃ）に示すように、電極層１２３をパターン加工した後に、絶縁層１４１を除去して、Ｔ字型の電極１２４を形成する。
【００１４】
上記のように、図９に示す方法は、Ｔ字型の電極１２４の柱部と庇部とを絶縁層１４１を用いて一体で形成する。ここで、電極１２４の柱部と庇部との間にあるエッジ部１２５が略直角となるために段切れする場合がある。このため、製造歩留まりや半導体装置の信頼性を低下させる問題を有する。なお、絶縁層１４１の開口部１６５をテーパー形状として電極のエッジ部１２５を鈍角とすることは製造上難しいため、この方法で段切れを防止することは困難である。また、この方法は、絶縁層１４１をＣＶＤ法により設ける工程や、ＲＩＥ法により絶縁層１４１をエッチングする工程など複雑な製造工程あるために、製造効率が劣る問題を有する。そして、ＲＩＥ法により絶縁層１４１をエッチングする工程では、エミッタ層などの基板１０１上にある半導体層にダメージが入り、電極１２４とのコンタクト抵抗が増えて、製造歩留まりや信頼性を低下する場合があった。
【００１５】
以上のように、従来、Ｔ字型の電極は、十分な機械的強度でない場合や段切れする場合などの問題があり、製造歩留まりや半導体装置の信頼性を向上させることや、微細加工をして小型化することが困難であった。また、Ｔ字型の電極を製造する際には、制御することが困難な場合や複雑な製造工程となる場合などの問題があり、製造効率を向上させることが困難であった。
【００１６】
したがって、本発明の目的は、高周波数動作特性や放熱特性や機械的強度などの特性を向上すること、段切れを防止すること、微細加工を容易にすること、簡便な製造工程とすることなどができ、その結果、製造歩留まりや半導体装置の信頼性や製造効率の向上が容易にできる半導体装置の製造方法およびその電極の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明の半導体装置の製造方法は、基板と、前記基板に形成された半導体層と、柱部と前記柱部の一端部に設けられている庇部とを有する断面形状であり前記柱部分の他端部が前記半導体層に接続している電極とを具備する半導体装置の製造方法であって、前記半導体層の形成領域に結晶性の半導体ダミー層を形成する半導体ダミー層形成工程と、前記半導体ダミー層の一部を除去することによって前記半導体ダミー層の所定の結晶方位面を露出させて、前記半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を前記半導体ダミー層に形成する開口部形成工程と、前記半導体ダミー層の前記開口部に導電材料を埋め込んで前記柱部を形成し、前記柱部に前記庇部を設けて前記電極を形成する電極形成工程と、前記開口部に前記電極が形成された前記半導体ダミー層を除去する半導体ダミー層除去工程とを有する。
【００１８】
本発明の半導体装置の製造方法によれば、まず、半導体層の形成領域に結晶性の半導体ダミー層を形成する。そして、半導体ダミー層の一部を除去することによって半導体層と半導体ダミー層の所定の結晶方位面とを露出させて、半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を半導体ダミー層に形成する。その後、半導体ダミー層の開口部に導電材料を埋め込んで柱部を形成し、柱部に庇部を設けて電極を形成する。そして、開口部に電極が形成された半導体ダミー層を除去する。このように、本発明は、半導体ダミー層の所定の結晶方位面を有する開口部を用いて電極の柱部を形成するため、制御が容易であって簡便な製造工程とすることができる。また、本発明により、半導体層側から庇部側に向かって柱部の断面積が連続的に大きい電極が形成される。このため、柱部が庇部を支えることが可能となり電極の機械的強度が向上できる。そして、電極の柱部と庇部との間にあるエッジ部を容易に鈍角とすることができるために、段切れを防止することができる。また、電極は断面積の大きい庇部があるため、電極に接続する配線を容易に形成することができ、タ配線抵抗を低減できると共に、放熱特性を改善することができる。
【００１９】
上記目的を達成するため、本発明の電極の製造方法は、柱部と前記柱部の一端部に設けられている庇部とを有する断面形状であり、基板に形成されている半導体層に前記柱部の他端部が接続する電極の製造方法であって、前記半導体層の形成領域に結晶性の半導体ダミー層を形成する半導体ダミー層形成工程と、前記半導体ダミー層を除去することによって前記半導体ダミー層の所定の結晶面を露出させて、前記半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を前記半導体ダミー層に形成する開口部形成工程と、前記半導体ダミー層の前記開口部に導電材料を埋め込んで前記柱部を形成し、前記柱部に前記庇部を設けて前記電極を形成する電極形成工程と、前記開口部に前記電極が形成された前記半導体ダミー層を除去する半導体ダミー層除去工程とを有する。
【００２０】
本発明の電極の製造方法によれば、まず、半導体層の形成領域に結晶性の半導体ダミー層を形成する。そして、半導体ダミー層の一部を除去することによって半導体層と半導体ダミー層の所定の結晶方位面とを露出させて、半導体層側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部を半導体ダミー層に形成する。その後、半導体ダミー層の開口部に導電材料を埋め込んで柱部を形成し、柱部に庇部を設けて電極を形成する。そして、開口部に電極が形成された半導体ダミー層を除去する。このように、本発明は、半導体ダミー層の所定の結晶方位面を有する開口部を用いて電極の柱部を形成するため、制御が容易であって簡便な製造工程とすることができる。また、本発明により、半導体層側から庇部側に向かって柱部の断面積が連続的に大きい電極が形成される。このため、柱部が庇部を支えることが可能となり電極の機械的強度が向上できる。そして、電極の柱部と庇部との間にあるエッジ部を容易に鈍角とすることができるために、段切れを防止することができる。
【発明の効果】
【００２１】
本発明によれば、高周波数動作特性や放熱特性や機械的強度などの特性を向上すること、段切れを防止すること、微細加工を容易にすること、簡便な製造工程とすることなどができ、その結果、製造歩留まりや半導体装置の信頼性や製造効率を容易に向上可能な半導体装置の製造方法およびその電極の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態の一例について、図面を参照して説明する。
【００２３】
＜実施形態１＞
本発明に係る実施形態１の半導体装置の構造について説明する。図１は、本実施形態の半導体装置の断面図であり、メサ構造のｎｐｎ型のＨＢＴを示す。本実施形態の半導体装置は、基板１と、半導体層１１・１２・１３・１４・１５と、電極２１・２２・２３とを有する。
【００２４】
基板１は、ＩｎＰの半導体であり、薄い円盤状に加工したウエハであって鏡面研磨された主面を有する。半導体層１１・１２・１３・１４・１５は、基板１の主面側に設けられている。本実施形態では半導体層１１・１２・１３・１４・１５として、サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５が形成されており、半導体装置の駆動時には電子の授受などの動作が行われる。
【００２５】
サブコレクタ層１１は、ｎ＋型ＩｎＧａＡｓであり、基板１の主面上に厚さ５００ｎｍ程度で形成されている。コレクタ層１２は、ｎ型ＩｎＰであり、サブコレクタ層１１の上に厚さ５００ｎｍ程度で形成されている。ベース層１３は、ｐ型ＩｎＧａＡｓであり、コレクタ層１２の上に厚さ５０ｎｍ程度で形成され、コレクタ層１２とｐｎ接合している。エミッタ層１４は、ｎ型ＩｎＰであり、ベース層１３の上に厚さ５０ｎｍ程度で形成され、ベース層１３とｐｎ接合している。エミッタキャップ層１５は、ｎ型ＩｎＧａＡｓであり、エミッタ層１４の上に厚さ１００ｎｍ程度で形成されている。このように、本実施形態の半導体装置は異種の半導体の接合であるヘテロ接合を有し、エミッタ層１４のバンドギャプはベース層１３のバンドギャップよりも広い。
【００２６】
そして、電極２１・２２・２３として、エミッタ電極２１と、ベース電極２２と、コレクタ電極とが形成されている。エミッタ電極２１はエミッタキャップ層１５の上にオーミック接合して形成され、エミッタキャップ層１５を介してエミッタ層１４と接続している。ベース電極２２は、ベース層４にオーミック接合して形成されている。コレクタ電極２３は、サブコレクタ層１１にオーミック接合して形成され、サブコレクタ層１１を介してコレクタ層１２と接続している。エミッタ電極２１、ベース電極２２、コレクタ電極２３は、いずれもＴｉ，Ｐｔ，Ａｕを順次積層して設けられている。電極２１・２２・２３とのオーミック接合抵抗を減らすため、エミッタキャップ層１５はエミッタ層１４より高い不純物濃度で形成されており、サブコレクタ層１１はコレクタ層１２より高い不純物濃度で形成されている。
【００２７】
そして、層間絶縁膜４１が半導体層１１・１２・１３・１４・１５と、電極２１・２２・２３とを覆うようにして形成されている。そして、層間絶縁膜４１中に、電極２１・２２・２３と接続する配線３１・３２・３３が設けられている。
【００２８】
本実施形態において、エミッタ層１４およびエミッタキャップ層１５は、優れた高周波動作特性を得るために、２μｍ程度の狭い幅で形成されている。この狭い幅のエミッタキャップ層１５を介してエミッタ層１４に接続するために、エミッタ電極２１は、基板１の主面と垂直な面において、柱部２１ａと、この柱部２１ａの一端部に設けられている庇部２１ｂとを有するＴ字型の断面形状となっている。そして、電極２１の柱部２１ａは、他端部がエミッタ層１４およびエミッタキャップ層１５と略同じ形状になるようにパターン加工して形成され、その柱部２１ａの他端部がエミッタキャップ層１５に接続している。また、本実施形態のＴ字型のエミッタ電極２１においては、柱部２１ａは、半導体層１１・１２・１３・１４・１５であるエミッタキャップ層１５側の他端部から庇部２１ｂ側の一端部に向かって、基板１と平行な面における柱部２１ａの断面積が深さ方向で連続的に大きくなっている。このように、本実施形態のエミッタ電極２１の柱部２１ａは、順テーパー形状の部分を有する。
【００２９】
つぎに、本実施形態の図１の半導体装置の製造方法について、図２〜図５を用いて説明する。本実施形態の半導体装置の製造方法は、半導体層形成工程、半導体ダミー層形成工程、開口部形成工程、電極形成工程、半導体ダミー層除去工程と順次実施する。
【００３０】
はじめに、図２（ａ）に示すように、半導体層形成工程を実施する。半導体層形成工程は、基板１に半導体層１１・１２・１３・１４・１５を形成する工程である。半導体層１１・１２・１３・１４・１５は、半導体装置の駆動時に電子の授受などの動作が行われる層である。本実施形態では半導体層１１・１２・１３・１４・１５として、サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５を積層して形成する。サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５は、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって、エピタキシャル成長で形成される。サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５は、ＩｎＰに格子整合する材料を用いて形成される。ＩｎＰに格子整合する材料としては、たとえば、ＩｎｘＧａｘ−１ＡｓｙＰｙ−１がある。格子整合が十分でない場合、各半導体層の間に良質なヘテロ接合を得ることが困難となる。
【００３１】
半導体層形成工程においては、まず、基板１の主面にサブコレクタ層１１を形成する。基板１はＦｅドープされたＩｎＰの半導体のウエハを用い、主面が（１００）面となっている。サブコレクタ層１１は、基板１の主面に不純物濃度１×１０１９ｃｍ−３程度のＳｉドープされたｎ＋型のＩｎＧａＡｓを用いて形成される。
【００３２】
そして、サブコレクタ層１１の上面にコレクタ層１２を形成する。コレクタ層１２は、不純物濃度２×１０１６ｃｍ−３程度のＳｉドープされたｎ型のＩｎＰを用いて形成される。
【００３３】
そして、コレクタ層１２の上面にベース層１３を形成する。ベース層１３は、不純物濃度２×１０１９ｃｍ−３程度のＣドープされたｐ型のＩｎＧａＡｓを用いて形成される。
【００３４】
そして、ベース層１３の上面にエミッタ層１４を形成する。エミッタ層１４は、不純物濃度５×１０１７ｃｍ−３程度のＳｉドープされたｎ型のＩｎＰを用いて形成される。
【００３５】
そして、エミッタ層１４の上面にエミッタキャップ層１５を形成する。エミッタキャップ層１５は、不純物濃度１×１０１９ｃｍ−３程度のＳｉをドープされたｎ型のＩｎＧａＡｓを用いて形成される。
【００３６】
つぎに、図２（ｂ）に示すように、半導体ダミー層形成工程を実施する。半導体ダミー層形成工程は、結晶性の半導体ダミー層５１・５２を半導体層１１・１２・１３・１４・１５に形成する工程である。半導体ダミー層５１．５２は、半導体層１１・１２・１３・１４・１５と異なり、駆動時の動作に寄与しない。詳細は後述するが、半導体ダミー層５１．５２は、電極を形成する際のレジストマスクの代役となりマスクとして機能する。本実施形態においては、半導体ダミー層５１・５２として、第１半導体ダミー層５１と第２半導体ダミー層５２とを形成する。第１半導体ダミー層５１と第２半導体ダミー層５２は、半導体層１１・１２・１３・１４・１５と同様に、ＭＢＥ法またはＭＯＣＶＤ法などによって、エピタキシャル成長で形成される。
【００３７】
まず、エミッタキャップ層１５の上に、第１半導体ダミー層５１を形成する。第１半導体ダミー層５１は、ＩｎＰを厚さ２００ｎｍ程度にエミッタキャップ層１５に設けて形成される。半導体層１１・１２・１３・１４・１５にＩｎＰに格子整合する材料を用いて形成しており、第１半導体ダミー層５１にはＩｎＰを用いている。
【００３８】
そして、第１半導体ダミー層５１の上に、第２半導体ダミー層５２を形成する。第２半導体ダミー層５２は、ＩｎＧａＡｓを厚さ１０ｎｍ程度に設けて形成される。第２半導体ダミー層５２は、次工程で形成するレジストマスク層との密着性を付与するためにＩｎＧａＡｓを用いて設けられている。
【００３９】
つぎに、図３に示すように、開口部形成工程を実施する。開口部形成工程は、半導体層１１・１２・１３・１４・１５側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部６１を半導体ダミー層５１・５２に形成する工程である。この開口部６１は、半導体ダミー層５１・５２の一部を除去することによって、半導体層１１・１２・１３・１４・１５であるエミッタキャップ層１５の上面と半導体ダミー層５１・５２の所定の結晶方位面とを露出させて形成される。本実施形態では、長辺と短辺とを有する略矩形形状に基板１の主面と平行な面がなるように、開口部６１を形成する。図３（ａ）は、開口部６１の短辺６１ａ側を正面とした断面図である。また、図３（ｂ）は、開口部６１の長辺６１ｂ側を正面としており、図３（ａ）のＸ１−Ｘ１線での断面図である。
【００４０】
開口部形成工程においては、まず、半導体ダミー層５１・５２である第２半導体ダミー層５２の上に、所定のパターンに加工された第１レジストマスク層７１を形成する。そして、パターン加工されたその第１レジストマスク層７１をマスクとして、ウェットエッチングによりそれぞれの半導体ダミー層５１・５２の一部を除去してパターン加工する。ここで、ＩｎＧａＡｓの第２半導体ダミー層５２の除去には、エッチング液として、たとえば、リン酸（Ｈ３ＰＯ４）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液を用いる。ＩｎＧａＡｓの第２半導体ダミー層５２とＩｎＰの第１半導体ダミー層５１とは、本エッチング液に対するエッチング選択比が大きく異なるため、エッチングを終了するための制御が容易にできる。そして、ＩｎＰの第１半導体ダミー層５１の除去には、エッチング液として、たとえば、塩酸（ＨＣｌ）と水（Ｈ２Ｏ）との混合液を用いる。ＩｎＰの第１半導体ダミー層５１とＩｎＧａＡｓのエミッタキャップ層１５とは、本エッチング液に対するエッチング選択比が大きく異なるため、エッチングを終了するための制御が容易にできる。半導体ダミー層５１・５２をウェットエッチングすることにより、半導体ダミー層５１・５２の（１１０）面と等価な面と、エミッタキャップ層１５の（１００）面と等価な面とが露出される。
【００４１】
ここで、図３（ａ）に示すように、開口部６１の短辺６１ａ側を正面とした断面形状においては、エミッタキャップ層１５側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなるように、順テーパー形状に形成する。つまり、開口部６１の長辺６１ｂの方向にある半導体ダミー層５１・５２の面を［０１−１］方向と等価な方向として、基板１の主面と平行となる面がエミッタキャップ層１５側の他端部から一端部に向かって広くなるように開口部６１を形成する。特に、第１半導体ダミー層５１に用いているＩｎＰはエッチング速度が結晶面方位によって異なるため、第１半導体ダミー層５１部分の開口部６１は、結晶方位に依存して略４５度の角度を有する順テーパー形状となる。そして、開口部６１の深さ方向のエミッタキャップ層１５側における短辺の幅は、次工程でパターン加工するエミッタキャップ層１５とエミッタ層１４の幅と略同じ幅である２μｍ程度とする。
【００４２】
なお、開口部６１の短辺６１ａ側を正面とした断面形状を順テーパー形状に形成すると、図３（ｂ）に示すように、開口部６１の長辺６１ｂ側を正面とした断面形状においては、エミッタキャップ層１５側の他端部から一端部に向かって深さ方向の幅が連続的に小さい逆テーパー形状になる。つまり、開口部６１の短辺６１ａの方向にある半導体ダミー層５１・５２の面が、［０１１］方向と等価な方向となる。このように、本実施形態は、所定の面の断面形状、つまり、開口部６１の短辺６１ａ側を正面とした断面形状において、開口部６１は順テーパー形状に形成されている。開口部６１の長辺６１ｂの方向にある半導体ダミー層５１・５２の面によって開口部６１が順テーパー形状に形成されているため、開口部６１は、エミッタキャップ層１５側の他端部から一端部に向かって深さ方向の断面積が連続的に大きくなっている。
【００４３】
つぎに、図４に示すように、電極形成工程を実施する。電極形成工程は、柱部２１ａと柱部２１ａの一端部に設けられている庇部２１ｂとを有する断面形状である電極を形成する工程であり、本実施形態では、半導体層であるエミッタキャップ層１５に柱部２１ａの他端部が接続しているエミッタ電極２１を本発明の電極として形成する。本実施形態では、半導体ダミー層５１・５２の開口部６１に導電材料を埋め込んで柱部２１ａを形成し、柱部２１ａに庇部２１ｂを設けてエミッタ電極２１を形成する。なお、図４（ａ）は、開口部６１の短辺６１ａ側を正面とした断面図である。また、図４（ｂ）は、開口部６１の長辺６１ｂ側を正面としており、図４（ａ）のＸ２−Ｘ２線での断面図である。
【００４４】
電極形成工程においては、リフトオフ法によりエミッタ電極２１を形成する。まず、所望のエミッタ電極２１の形状に基づいてパターン加工された第２レジストマスク層７２を半導体ダミー層５１・５２の上に形成する。図４（ａ）に示すように、開口部６１の短辺６１ａ側を正面とした断面においては、エミッタ電極２１の庇部２１ｂを形成するために、半導体ダミー層５１・５２の開口部６１の短辺より広い幅に第２レジストマスク層７２を開口してパターン加工する。一方、開口部６１の長辺６１ｂ側を正面とした断面においては、図４（ｂ）に示すように、エミッタ電極２１の庇部２１ｂは形成されず、開口部６１の逆テーパー形状の下に導電材料が残留することを防止するため、半導体ダミー層５１・５２の開口部６１の長辺より狭い幅に第２レジストマスク層７２を開口してパターン加工する。
【００４５】
そして、パターン加工されたその第２レジストマスク層７２をマスクとして、順次、厚さ５０ｎｍのＴｉと、厚さ５０ｎｍのＰｔと、厚さ２００ｎｍのＡｕとの導電材料を、半導体ダミー層５１・５２の開口部６１を含むようにスパッタリング法により堆積して形成する。
【００４６】
開口部６１の短辺６１ａ側を正面とした断面においては、図４（ａ）に示すように、半導体ダミー層５１・５２の開口部６１に導電材料を埋め込むことによりエミッタ電極２１の柱部２１ａと、柱部２１ａよりも幅が広い庇部２１ｂとを有するＴ字型のエミッタ電極２１が形成される。このように、エミッタ電極２１の柱部２１ａは、半導体ダミー層５１・５２の開口部６１の順テーパー形状に沿って埋め込まれて形成されるため、半導体層１１・１２・１３・１４・１５側から庇部２１ｂ側に向かって、柱部２１ａの断面積が連続的に大きくなっている。
【００４７】
一方、開口部６１の長辺６１ｂ側を正面とした断面においては、図４（ｂ）に示すように、逆テーパー形状の領域を除いた半導体ダミー層５１・５２の開口部６１の他の領域に形成されている。半導体ダミー層５１・５２の開口部６１の逆テーパー形状の領域を含むように電極６１を形成する場合、その逆テーパー形状に沿ってエミッタ電極２１の柱部２１ａと庇部２１ｂとの間のエッジ部が略直角となって段切れが発生することがあるが、本実施形態では、逆テーパー形状の領域を除いているため、段切れを防止できる。
【００４８】
つぎに、図５（ａ）に示すように、半導体ダミー層除去工程を実施する。半導体ダミー層除去工程は、電極としてエミッタ電極２１が開口部６１に形成された半導体ダミー層５１・５２を除去する工程である。ＩｎＧａＡｓの第２半導体ダミー層５２の除去には、エッチング液として、たとえば、リン酸（Ｈ３ＰＯ４）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液を用いる。一方、ＩｎＰの第１半導体ダミー層５１の除去には、エッチング液として、たとえば、塩酸（ＨＣｌ）と水（Ｈ２Ｏ）との混合液を用いる。
【００４９】
つぎに、図５（ｂ）に示すように、エミッタ電極２１をマスクとして、エミッタキャップ層１５とエミッタ層１４とをパターン加工する。本実施形態では、エミッタ電極２１の柱部２１ａの他端部と略同じ形状にエミッタキャップ層１５とエミッタ層１４をパターン加工して、ベース層１３の表面を露出する。ＩｎＧａＡｓのエミッタキャップ層１５の除去には、エッチング液として、たとえば、リン酸（Ｈ３ＰＯ４）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液を用いる。一方、ＩｎＰのエミッタ層１４の除去には、エッチング液として、たとえば、塩酸（ＨＣｌ）と水（Ｈ２Ｏ）との混合液を用いる。
【００５０】
つぎに、図１に示すように、ベース電極２２、コレクタ電極２３、エミッタ配線３１、ベース配線３２、コレクタ配線３３を形成する。
【００５１】
まず、リフトオフ法により、厚さ５０ｎｍのＴｉと厚さ５０ｎｍのＰｔと厚さ２００ｎｍのＡｕのベース電極２２をベース層１３の表面に形成する。そして、ベース層１３とコレクタ層１２とをパターン加工して、サブコレクタ層１１の表面を露出させる。ＩｎＧａＡｓのベース層１３の除去には、エッチング液として、たとえば、リン酸（Ｈ３ＰＯ４）と過酸化水素（Ｈ２Ｏ２）と水（Ｈ２Ｏ）との混合液を用いる。一方、ＩｎＰのコレクタ層１２の除去には、エッチング液として、たとえば、塩酸（ＨＣｌ）と水（Ｈ２Ｏ）との混合液を用いる。そして、リフトオフ法により、厚さ５０ｎｍのＴｉと厚さ５０ｎｍのＰｔと厚さ２００ｎｍのＡｕのコレクタ電極２３をサブコレクタ層１１の表面に形成する。
【００５２】
そして、サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５、エミッタ電極２１、ベース電極２２、コレクタ電極２３を被覆する層間絶縁膜４１を、ＣＶＤ法によってシリコン窒化物を用いて形成する。エミッタ電極２１、ベース電極２２、コレクタ電極２３のそれぞれの表面を露出させるコンタクトホールを層間絶縁膜４１に形成し、そのコンタクトホールに導電材料を埋め込んで、エミッタ配線３１、ベース配線３２、コレクタ配線３３をそれぞれに形成する。
【００５３】
本実施形態によれば、まず、半導体層であるエミッタキャップ層１５の形成領域に結晶性の半導体ダミー層５１・５２を、ＩｎＰを用いて形成する。そして、半導体ダミー層５１・５２の一部を除去することによってエミッタキャップ層１５と半導体ダミー層５１・５２の所定の結晶方位面とを露出させて、エミッタキャップ層１５側の他端部から一端部に向かって深さ方向の幅が連続的に大きくなる開口部６１を半導体ダミー層５１・５２に形成する。その後、半導体ダミー層５１・５２の開口部６２に導電材料を埋め込んで柱部２１ａを形成し、その柱部２１ａに庇部２１ｂを設ける。このようにして、エミッタキャップ層１５を介してエミッタ層１４と接続する電極であるエミッタ電極２１を形成する。そして、エミッタ電極２１が開口部６１に形成された半導体ダミー層５１・５２を除去する。本実施形態では、エミッタ層１４と略同じ形状にエミッタ電極２１の柱部２１ａの他端部が形成されている。
【００５４】
このように、本実施形態は、半導体ダミー層５１・５２の所定の結晶方位面を有する開口部６２を用いてエミッタ電極２１の柱部２１ａを形成する。開口部６２の結晶方位面に沿ってエミッタ電極２１の柱部２１ａを形成するため、エミッタキャップ層１５側から庇部２１ｂ側に向かって柱部２１ａの断面積が連続的に大きいエミッタ電極２１を、制御が容易であって簡便な製造工程で容易に形成することができる。特に、本実施形態は、エッチング速度が結晶面方位によって顕著に異なるＩｎＰを第１半導体ダミー層５１に用いているため、第１半導体ダミー層５１の開口部６１を略４５度の角度の面を有する順テーパー形状とすることが容易にできる。そして、エミッタ電極２１をこの構造とすることにより、柱部２１ａが庇部２１ｂを支えることが可能となるため、エミッタ電極２１の機械的強度が向上できる。そして、エミッタ電極２１の柱部２１ａと庇部２１ｂとの間にあるエッジ部を容易に鈍角とすることができるために、段切れを防止することができる。
【００５５】
また、本実施形態では、エミッタ電極２１は、小さい断面積の柱部２１ａがエミッタキャップ層１５を介してエミッタ層１４に接続され、大きい断面積の庇部がエミッタ配線などの配線に接続されている。このため、エミッタ層の微細化とエミッタ抵抗の低下が両立でき、優れた高周波動作特性のＨＢＴを形成することができる。さらに、エミッタ電極２１は大きい断面積の庇部２１ｂがあるため、エミッタ配線３１を容易に形成することができ、エミッタ配線抵抗を低減できると共に、放熱特性を改善することができる。
【００５６】
本実施形態は、長辺６１ｂと短辺６１ａとを有する略矩形形状に開口部６１を形成し、開口部６１の長辺６１ｂの面が［０１−１］と等価な方向と平行となるように半導体ダミー層の所定の結晶方位面を露出して順テーパー形状となっている。一方、開口部６１の短辺６１ａの方向にある半導体ダミー層５１・５２の面は、［０１１］方向と等価な方向であり逆テーパー形状となっている。ここで、エミッタ電極２１の柱部２１ａは、開口部の長辺の面に沿って形成されている。このため、エミッタ電極２１の柱部２１ａをエミッタキャップ１５層側の他端部から一端部に向かって深さ方向の断面積が連続的に大きい順テーパー形状に形成することが容易にできる。また、開口部６１の短辺６１ａの方向である逆テーパー形状に沿ってエミッタ電極２１の柱部２１ａを形成していないため、柱部２１ａと庇部２１ｂとの間のエッジ部が略直角となって段切れが発生することを防止できる。
【００５７】
以上のように、本実施形態は、高周波数動作特性や放熱特性や機械的強度などの特性を向上すること、段切れを防止すること、微細加工を容易にすること、簡便な製造工程とすることなどができ、その結果、製造歩留まりや半導体装置の信頼性や製造効率の向上を容易にすることができる。
【００５８】
＜実施形態２＞
本発明に係る実施形態２の半導体装置の構造について説明する。図６は、本実施形態の半導体装置の断面図であり、メサ構造のｎｐｎ型のＨＢＴを示す。本実施形態の半導体装置は、基板１と、半導体層１１・１２・１３・１４・１５と、電極２１・２２・２３とを有する。実施形態１と同様にして、半導体層１１・１２・１３・１４・１５として、サブコレクタ層１１、コレクタ層１２、ベース層１３、エミッタ層１４、エミッタキャップ層１５が形成されている。また、電極２１・２２・２３としては、エミッタ電極２１と、ベース電極２２と、コレクタ電極とが形成されている。ここで、ベース電極２２は、メサ構造のエミッタ層１４に実施形態１より近づいている。ベース電極２２がエミッタ層１４に近づいていることを除いて、実施形態１と同様である。このため、実施形態１と共通する部分については、その説明を省略する。
【００５９】
本実施形態のベース電極２２は、Ｔ字型のエミッタ電極２１を自己整合マスクとしてベース層１３に形成されている。このため、ベース電極２２は、メサ構造のエミッタ層１４に実施形態１より近くに形成されている。ベース電極２２がエミッタ層１４に近いため、寄生抵抗であるエミッタ・ベース間の直列抵抗が低減され、高周波動作特性を向上することができる。
【００６０】
つぎに、本実施形態の図６の半導体装置の製造方法について、図７を用いて説明する。本実施形態の半導体装置の製造方法は、実施形態１と同様にして、半導体層形成工程、半導体ダミー層形成工程、開口部形成工程、電極形成工程、半導体ダミー層除去工程と順次実施する。その後、実施形態１と異なり、Ｔ字型のエミッタ電極２１を自己整合マスクとしてベース層１３と接続するベース電極２２を形成する工程を実施する。
【００６１】
まず、実施形態１と同様にして、Ｔ字型のエミッタ電極２１を形成する。その後、図７に示すように、ベース電極２２の形成領域が開口したレジストマスク層７３を形成する。レジストマスク層７３は、逆テーパー形状に開口され、エミッタ電極２１の一部を覆うように形成される。このレジストマスク層７３とエミッタ電極２１とをマスクとして、リフトオフ法により、導電材料を堆積して、厚さ５０ｎｍのＴｉと厚さ５０ｎｍのＰｔと厚さ２００ｎｍのＡｕのベース電極２２をベース層１３の表面に形成する。エミッタ電極２１の庇部２１ｂの側面に対して、自己整合的に導電材料がベース層１３に堆積してベース電極２２が形成される。なお、エミッタ電極２１を自己整合マスクとして用いるため、エミッタ電極２１に導電材料が堆積して、導電層２４が形成される。
【００６２】
つぎに、図６に示すように、ベース電極２２、コレクタ電極２３、エミッタ配線３１、ベース配線３２、コレクタ配線３３を形成する。ベース電極２２、コレクタ電極２３、エミッタ配線３１、ベース配線３２、コレクタ配線３３は、実施形態１と同様にして形成される。
【００６３】
本実施形態によれば、実施形態１と同様の効果の他に、Ｔ字型のエミッタ電極２１を自己整合マスクとしてベース層１３と接続するベース電極２２を形成するため、ベース電極２２を容易にエミッタ層１４に近づけることができる。このため、寄生抵抗であるエミッタ・ベース間の直列抵抗が低減化されるため、さらに高周波動作特性を向上することができる。
【００６４】
以上のように、本実施形態は、実施形態１と同様の効果に加え、高周波数動作特性をさらに向上することや、微細加工を容易にすることができ、その結果、製造歩留まりや半導体装置の信頼性や製造効率の向上を容易にすることができる。
【００６５】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【００６６】
上記実施形態では、柱部とその柱部の一端部に設けられている庇部とを有する断面形状の電極は、Ｔ字型の断面形状であるが、Ｙ字型や逆Ｌ字型などの断面形状に形成しても同様の効果を得ることができる。
【００６７】
また、上記実施形態は、柱部とその柱部の一端部に設けられている庇部とを有する断面形状の電極が、ＨＢＴのエミッタ電極として適用しているが、たとえば、ベース電極やコレクタ電極に適用しても良い。
【００６８】
そして、上記実施形態は、柱部とその柱部の一端部に設けられている庇部とを有する断面形状の電極を、ＨＢＴに適用しているが、たとえば、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）などのＦＥＴのゲート電極として適用しても良い。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の実施形態１の半導体装置の断面図である。
【図２】図２は、本発明の実施形態１の半導体装置の製造方法における半導体層形成工程、半導体ダミー層形成工程での断面図である。
【図３】図３は、本発明の実施形態１の半導体装置の製造方法における開口部形成工程での断面図である。
【図４】図４は、本発明の実施形態１の半導体装置の製造方法における電極形成工程での断面図である。
【図５】図５は、本発明の実施形態１の半導体装置の製造方法における半導体ダミー層除去工程での断面図である。
【図６】図６は、本発明の実施形態２の半導体装置の概略断面図である。
【図７】図７は、本発明の実施形態１の半導体装置の製造方法におけるベース電極形成工程での断面図である。
【図８】図８は、従来の半導体装置の製造方法における工程での断面図である。
【図９】図９は、従来の半導体装置の製造方法における工程での断面図である。
【図１０】図１０は、従来の半導体装置の製造方法における工程での断面図である。
【符号の説明】
【００７０】
１…基板，１１…サブコレクタ層（半導体層），１２…コレクタ層（半導体層），１３…ベース層（半導体層），１４…エミッタ層（半導体層），１５…エミッタキャップ層（半導体層），２１…エミッタ電極（電極），２２…ベース電極（電極），２３…コレクタ電極（電極），３１…エミッタ配線，３２…ベース配線，３３…コレクタ配線，４１…層間絶縁膜
【図１】
2005039117.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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