(57)【要約】【課題】安価な試験装置により高速なＬＳＩの試験を可能として試験に要するコストを削減し、また、実装基板上の半導体装置の試験も可能とする。【解決手段】検査対象のＬＳＩに内蔵されるＰＬＬ回路の構成要素であるＶＣＯの、潜在的な能力に着目し、このＶＣＯ１４の入力点Ｑ１に、ＬＳＩテスタ１０が、直接に直流制御電圧を印加する。これにより、ＶＣＯ１４が強制発振し、内部高速クロック１８が生成される。この高速内部クロック１８をテスト対象回路１６に供給し、この内部高速クロック１８に同期させて所定の試験を実行する。また、内部高速クロックをＢＩＳＴ回路にも供給することで、試験装置の負担はさらに軽減される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＰＬＬ（Phase Locked Loop）を構成する電圧制御発振器（VCO）の入力点に外部から直接に前記電圧制御発振器を強制発振させるための直流制御電圧を供給することが可能な電圧供給手段と、
前記電圧制御発振器から出力される所望周波数の発振クロックを外部に出力するための発振クロック出力手段と、
を備える半導体試験用クロック生成回路。
【請求項２】
請求項１記載の半導体試験用クロック生成回路であって、
前記電圧制御発振器を強制発振させるための直流制御電圧は半導体試験装置から供給され、前記電圧制御発振器から出力される発振クロックの周波数は前記半導体試験装置から出力可能な半導体試験用クロックの周波数よりも高い半導体試験用クロック生成回路。
【請求項３】
請求項２記載の半導体試験用クロック生成回路であって、
前記電圧制御発振器から出力される半導体試験用クロックは、半導体装置内のテスト対象回路および半導体装置内のＢＩＳＴ回路に供給される半導体試験用クロック生成回路。
【請求項４】
請求項２記載の半導体試験用クロック生成回路と、
ＢＩＳＴ(Built In Self Test)回路と、
前記半導体試験用クロック生成回路に前記直流制御電圧を供給するために使用される端子と、
半導体試験装置と前記ＢＩＳＴ回路間における信号または情報の授受用端子と、
を備える半導体装置。
【請求項５】
請求項４記載の半導体装置を半導体試験装置により試験する方法であって、
前記半導体試験装置からテスト対象の半導体装置が内蔵するＰＬＬを構成する電圧制御発振器の入力点に、前記電圧制御発振器を所望の周波数で強制的に発振させるための直流制御電圧を入力して、前記半導体装置の内部において半導体試験用クロックを生成するステップと、
前記電圧制御発振器から出力される前記半導体試験用クロックを、前記半導体装置内のテスト対象回路および前記ＢＩＳＴ回路に供給すると共に、前記ＢＩＳＴ回路に、前記半導体試験装置から制御信号を与え、前記テスト対象回路について、前記半導体試験用クロックを用いた所定の試験を実施させるステップと、
前記半導体試験装置が、前記ＢＩＳＴ回路から出力される前記所定の試験の結果を受け取るステップと、
を含む半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験用クロック生成回路、半導体装置および半導体装置の試験方法に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置を試験するためには、同期をとるためのクロック（半導体試験用クロック）が必要である。一般的には、半導体試験用クロックは、ＬＳＩテスタ等の半導体試験装置から供給される。半導体装置の試験に必要なテストパターン信号の、テスト対象の半導体装置への入力や、その半導体装置からの測定信号の出力等は、半導体試験用クロックに同期して行われる。
【０００３】
ここで、ＬＳＩテスタ等の半導体試験装置が生成可能な半導体試験用クロックよりも高い周波数のクロック（高速クロック）が必要な場合、その高速クロックは、テスト対象の半導体装置の内部において生成する必要がある。この場合は、半導体装置の内部に高速クロック生成回路を設け、ＬＳＩテスタ等の半導体試験装置から供給される低速クロックを高速クロックに変換し、その高速クロックを、半導体装置の内部のテスト対象回路に供給して試験が実施される。半導体装置の内部において高速クロックを生成する回路として、ＰＬＬ（Phase Locked Loop）用いた回路が提案されている（特許文献１参照）。
【０００４】
図６は、ＰＬＬを用いた高速クロック生成回路の概略構成を示すブロック図である。図示されるように、テスト対象のＬＳＩ２０には、ＰＬＬを用いた高速クロック生成回路１１と、テスト対象回路１６とが設けられている。テスト対象回路１６の試験は、ＬＳＩテスタ１０によって行われる。ＰＬＬを用いた高速クロック生成回路１１は、位相比較器１２と、ローパスフィルタ（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、１／Ｎ分周回路１５と、を備える。
【０００５】
ＬＳＩ２０の試験を行う場合には、ＬＳＩテスタ１０から基準クロック信号６０が出力される。この基準クロックの周波数はｆ１である。基準クロック６０は、ＬＳＩ２０の外部端子Ｐ１を介して、位相比較器１２の入力端（基準側）に与えられる。
【０００６】
位相比較器１２の出力は、誤差積分器として機能するローパスフィルタ（ＬＰＦ：１３）を経て直流電圧となり、この直流電圧のレベルによって、電圧制御発振器（ＶＣＯ：１４）の発振周波数が制御される。ＶＣＯ１４から出力される発振クロックは、１／Ｎ分周器１５にて分周され、この分周によって得られるクロック（１／Ｎ分周クロック）は、位相比較器１２の入力端（制御側）にフィードバックされる。そして、基準クロック信号６０と１／Ｎ分周クロックの各位相が位相比較器１２により比較され、位相誤差を示す電圧信号が出力される。
【０００７】
これにより、１／Ｎ分周クロックの位相が、基準クロック６０の位相に一致するように、負帰還制御がなされる。基準クロック６０の周波数がｆ１であるから、ＶＣＯ１４から出力される発振クロックの周波数は、Ｎ・ｆ１となり、ＬＳＩテスタ１０から供給される基準クロック６０よりも高い周波数のクロック（すなわち、内部高速クロック）が得られる。
【０００８】
また、分周器１５の分周比（Ｎ）を変化させることにより、ＶＣＯ１４から出力される内部高速クロックの周波数を変化させることができる。ＶＣＯ１４から出力される内部高速クロックは、半導体試験用クロック１８として、テスト対象回路１６に供給される。
【０００９】
図７は、図６の高速クロック生成回路における入力信号（外部から与えられる基準クロック）と出力信号（半導体装置の内部で生成される内部高速クロック）との相互関係を示すタイミング図である。図７は、分周器１４の分周比Ｎが“２”の場合のタイミングを示している。図示されるように、ＬＳＩ２０の内部で生成される高速クロック（内部高速クロック）１８の周波数は、ＬＳＩテスタ１０から与えられる基準クロック６０の周波数の２倍となっている。
【特許文献１】特開２００２−２８６８０４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のＬＳＩテスタを用いた半導体装置の試験システムは、コスト高になりがちであり、また、ＬＳＩ等を実装基板上に実装された状態での試験が困難である、という２つの課題を有している。ＬＳＩテスタを用いた試験では、他の試験装置（例えば、簡易テスタのような試験装置）を用いた試験に比べて試験をするためのコストが高い。その原因の一つとして、ＬＳＩテスタ自体が高価であることがあげられる。
【００１１】
ＬＳＩテスタが高価なのは、高速、高機能のＬＳＩについて種々の試験を行うことことを前提に、汎用的な多数の機能が盛り込まれていることが一因である。しかし、ＬＳＩテスタが有している試験機能の全部を使用するとは限らず、その一部を利用できれば十分な場合も多い。ただし、半導体試験に用いられる基本クロックの周波数が高い場合には、所望の高周波クロックを生成することができる高価なＬＳＩテスタ（必要のない機能も多く付加されている）等を用意する必要があり、この点で、無駄が多いといえる。このような場合には、ＬＳＩテスタ等の価格は低く抑制しつつ、所定の項目について、効率的に試験（例えば、ロジック回路やメモリ回路等の、テストパターンを用いた機能試験）を行うことが望まれる。
【００１２】
また、ＬＳＩテスタの負担を軽減するために、テスト対象のＬＳＩの内部に、ＢＩＳＴ(Built In Self Test)回路を設け、試験自体はＢＩＳＴ回路が行い、ＬＳＩテスタは、試験の指示および試験結果の受け取りのみを行う方法がある。この場合には、ＢＩＳＴ回路を内蔵したＬＳＩ自体の製造コストが増大するため、その分、試験に要するコストの削減が厳しく求められる。
【００１３】
また、ＬＳＩテスタ（ＬＳＩテスタを用いた試験をベースに設計されている他の半導体試験装置も含む）では、ウエハー段階のＬＳＩあるいはパッケージ化された単独のＬＳＩについて試験を行うことを前提としているため、ＬＳＩが実装基板等に実装されている状態で試験することが困難である。しかし、高密度実装基板等にＬＳＩが実装された状態においても、所定の試験を行うことができれば、試験がより効率化される。したがって、実装基板上における所定試験の実施を可能にすることが望まれる。
【００１４】
本発明は、このような検討結果に基づいてなされたものであり、半導体装置の試験に要するコストを抑制し、かつ、実装基板に実装された半導体装置についての所定試験の実施を可能とすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体試験用クロック生成回路は、ＰＬＬ（Phase Locked Loop）を構成する電圧制御発振器（VCO）の入力点に、外部から直接に前記電圧制御発振器（VCO）を強制発振させるための直流制御電圧を供給することが可能な電圧供給手段と、強制発振された前記電圧制御発振器から出力される所望周波数の発振クロックを外部に出力するための発振クロック出力手段とを備える。
【００１６】
ＰＬＬの構成要素である電圧制御発振器（ＶＣＯ）の入出力特性（すなわち、所定範囲では、発振周波数が直流制御電圧のレベルに比例するという特性）に着目し、ＶＣＯの入力点に、ＬＳＩテスタ等の試験装置から直接に、制御電圧を印加してＶＣＯを強制発振させ、かつ、所望周波数（例えば、試験装置の能力を越える高い周波数）の発振クロックを取り出し、テスト対象回路に供給できるようにしたものである。試験装置は、直流制御電圧を印加するだけでよく、従来のように、高速クロックを与える必要がない。よって、高価な試験装置がなくても高速な試験を実施でき、テストコストの削減を図ることができる。また、半導体パッケージの制御ピンに直流制御電圧を与えるだけで高速クロックの生成が可能であるため、半導体装置が実装基板に実装された状態であっても、容易に試験を実施することができる。
【００１７】
本発明の半導体試験用クロック生成回路の一態様では、この半導体試験用クロック生成回路は、テスト対象の半導体装置の内部に搭載する。ＬＳＩ等の半導体装置では、内部でクロックを生成するためにＰＬＬを備えるものが多い。この点に着目し、そのＰＬＬの構成要素であるＶＣＯを有効利用し、効率的に、高速内部クロックを生成するものである。
【００１８】
本発明において、前記電圧制御発振器を強制発振させるための直流制御電圧は、半導体試験装置から供給され、前記電圧制御発振器から出力される発振クロックの周波数は、前記半導体試験装置から出力可能な半導体試験用クロックの周波数よりも高く設定される。これにより、直流／交流変換方式の高速内部クロック生成回路が実現される。
【００１９】
また、本発明において、前記テスト対象の半導体装置は、前記電圧制御発振器（VCO）から出力される半導体試験用クロックは、半導体装置内のテスト対象回路および半導体装置内のＢＩＳＴ回路に供給される。ＢＩＳＴ回路を内蔵する半導体装置の試験を行う場合、試験装置は、ＶＣＯを強制発振させるための直流制御電圧の印加、ＢＩＳＴ回路に対する制御命令の出力、ＢＩＳＴ回路からの試験結果の受け取り等を行えばよく、高い周波数のクロックを利用した入出力動作が不要である。よって、ＬＳＩテスタ等の試験装置の負担が軽減され、安価な試験装置でも試験を行うことができる。また、実装基板上の半導体装置に対しても、ＢＩＳＴを有効利用して、効率的に試験を行うことが可能である。
【００２０】
また、本発明の半導体装置は、本発明の半導体試験用クロック生成回路と、ＢＩＳＴ(Built In Self Test)回路と、前記半導体試験用クロック生成回路に前記直流制御電圧を供給するために使用される端子と、半導体試験装置と前記ＢＩＳＴ回路間における信号または情報の授受用端子とを備える。このような構成をもつ半導体装置の試験を行う場合、試験装置は、ＶＣＯを強制発振させるための直流制御電圧の印加、ＢＩＳＴ回路に対する制御命令の出力、ＢＩＳＴ回路からの試験結果の受け取りを行えばよく、高い周波数のクロックを利用した入出力動作が不要となる。よって、安価な試験装置を使用することができ、試験に要するコストを削減することができる。また、実装基板上における試験も実施可能である。
【００２１】
本発明の半導体装置の試験方法は、前記半導体試験装置から、テスト対象の半導体装置が内蔵するＰＬＬを構成する電圧制御発振器（VCO）の入力点に、前記電圧制御発振器を所望の周波数で強制的に発振させるための直流制御電圧を入力し、前記半導体装置の内部において半導体試験用クロックを生成するステップと、前記電圧制御発振器から出力される前記半導体試験用クロックを、前記半導体装置内のテスト対象回路および前記ＢＩＳＴ回路に供給すると共に、前記ＢＩＳＴ回路に、前記半導体試験装置から制御信号を与え、前記テスト対象回路について、前記半導体試験用クロックを用いた所定の試験を実施させるステップと、前記半導体試験装置が、前記ＢＩＳＴ回路から出力される前記所定の試験の結果を受け取るステップとを含む。これにより、安価な試験装置を用いて、半導体装置の内部で高速クロックを生成し、ＢＩＳＴ回路による高速な試験を実施することができる。また、実装基板上における試験も実施可能となる。
【発明の効果】
【００２２】
本発明によれば、直流制御電圧の印加のみで、所望の周波数の高速クロックを生成することできる。これにより、安価な試験装置にて、高速クロックを用いた試験が可能となり、試験コストの削減が実現される。
【００２３】
また、プローブ等により、ＬＳＩのピンに直流制御電圧を与えるだけで、高速クロックをＬＳＩ内部で生成することができるため、実装基板上に実装された半導体装置についても容易に試験を行うことができる。また、半導体装置が通常、備えているＰＬＬ（の構成要素であるＶＣＯ）を有効利用するため、特別な回路の付加が不要であり、実現が容易である。また、構成が簡単であり、コスト面でも問題が少ない。また、半導体装置内で高速内部クロックを生成し、そのクロックをＢＩＳＴ回路にも供給して試験を行わせることにより、試験装置は、ＶＣＯを強制発振させるための直流制御電圧の印加、ＢＩＳＴ回路に対する制御命令の出力、ＢＩＳＴ回路からの試験結果の受け取りのみを行えばよくなる。  高速クロックを用いた入出力動作が不要であるため、安価な試験装置により所望の試験を行うことができる。したがって、試験コストを効率的に低減することができる。
【００２４】
本発明によれば、半導体装置の試験に要するコストを抑制し、かつ、実装基板に実装された半導体装置についての所定試験の実施を可能とすることができる。また、半導体装置のバーイン検査にも利用することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
図１は、本発明の半導体試験用クロック生成回路の概略構成を示すブロック図である。  なお、図１では図６と共通する部分には同じ参照符号を付してある。図示されるように、テスト対象のＬＳＩ２０には、ＰＬＬを用いた高速クロック生成回路１１と、テスト対象回路１６が設けられている。
【００２６】
ＰＬＬ（高速クロック生成回路１１）は、位相比較器１２と、ローパスフィルタ（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、発振クロックをＮ分周する１／Ｎ分周器１５と、ＬＳＩテスタ１０から位相比較器１２に基準クロックを供給するための端子Ｐ１と、を有しており、また、ＶＣＯの発振出力クロックを、半導体試験用クロックとしてテスト対象回路１６に供給することができる構成をもつ。この点では、図６に示される高速クロック生成回路の構成と同じである。
【００２７】
ただし、図１の回路では、従来の構成に加えて、ＬＳＩテスタ１０が、端子Ｐ２を介して、ＶＣＯ１４の入力点（Ｑ１）に、直流制御電圧１９を直接、入力できるようになっている点で異なる。すなわち、図１の半導体試験用クロック生成回路では、図６で説明したような、位相負帰還制御系本来の動作による高速クロック生成も可能であるが、この他に、ＶＣＯ１４の入力点（Ｑ１）に制御電圧を直接的に印加し、ＶＣＯ１４を強制発振させ、これによって所望周波数の高速クロックを生成するという、特殊モードによる高速クロック生成も可能である。なお、特殊モードによる高速クロック生成の場合には、位相比較の基準となる基本クロックが存在しないため、位相負帰還制御は実行されない。
【００２８】
図２は、図１のＶＣＯの入力電圧と発振クロックの関係を示すタイミング図である。図示されるように、ＬＳＩテスタ１０から端子Ｐ２を介して、ＶＣＯ１４の入力点（Ｑ１）に与えられるのは直流制御電圧１９であり、その結果として、直流制御電圧のレベルに比例した周波数の発振クロック（内部クロック）が得られる。
【００２９】
図３は、ＶＣＯの入出力特性（入力電圧と発振周波数との関係）を示す図である。図示されるように、ＶＣＯ１４の入力電圧と発振周波数の関係を示す特性線３２は、入力電圧が低い領域および高い領域では飽和特性を示すが、その中間の電圧レベルの領域では、線形特性（比例特性）を示す。
【００３０】
すなわち、ＶＣＯ１４の入力電圧が増大するにつれて、ＶＣＯ１４の発振周波数も増大する。したがって、入力電圧と発振周波数が比例関係にある範囲内において、ＶＣＯ１４の入力電圧のレベルを調整することにより、ＶＣＯ１４から、所望の周波数の発振出力を得ることができる。
【００３１】
ＶＣＯ１５の強制発振によって生成されるクロックの周波数が、ＬＳＩテスタ１０が供給可能なクロックの周波数よりも高い場合、その発振クロックは、テスト対象のＬＳＩ内部で生成される高速クロック（すなわち、内部高速クロック）となる。このとき、ＰＬＬの構成要素であるＶＣＯ１４は、直流／交流変換方式の、内部高速クロック生成回路として機能する。そして、生成されたクロックを、テスト対象回路１６に入力して所定の試験を行う。例えば、内部高速クロックに同期してＬＳＩテスタ１０からテストパターンを入力し、テスト対象回路１６から出力される信号を期待値と比較して、その回路の良否を判定する。
【００３２】
このように、本実施形態にかかる半導体試験用クロック生成回路（および、これを搭載したＬＳＩ）によれば、外部からの直流制御電圧の印加のみで、所望の周波数の高速クロックを生成することでき、したがって、安価な試験装置にて、高速クロックを用いた試験が可能となり、試験コストを削減することができる。
【００３３】
また、ＬＳＩの制御ピンにプローブ等を介して直流電圧を与えることにより、ＬＳＩの内部にて所望周波数のクロックを生成することができるため、実装基板上に実装された半導体装置についても、容易に試験を行うことができる。また、半導体装置が通常、備えているＰＬＬ（の構成要素であるＶＣＯ）を有効利用するため、特別な回路の付加が不要であり、実現が容易である。また、構成が簡単であり、コスト面でも問題が少ない。
【００３４】
（第２の実施形態）
図４は、本発明の半導体試験用クロック生成回路を搭載したＬＳＩの概略構成を示すブロック図である。図４において、図１と共通する部分には、同じ参照符号を付してある。  図示されるように、検査対象のＬＳＩ４５には、本発明の半導体試験用クロック生成回路１１（ＰＬＬの構成要素としてのＶＣＯ１４を含む）と、ＢＩＳＴ(Built In Self Test)回路４０と、テスト対象ロジック回路４１と、テスト対象メモリ（ＳＲＡＭ等）４２と、半導体試験用クロック生成回路１１に直流制御電圧（ＤＣ１）を印加するための端子１７と、ＢＩＳＴ回路４０に制御信号／判定信号（Ｑ２）を入力するために使用される端子４３（この端子は、ＢＩＳＴ回路４０から出力される、テスト結果を示すデータ（Ｒ１）を外部に導出するためにも使用される）と、を有している。
【００３５】
このＬＳＩの試験を行う場合には、ＬＳＩテスタ（図４では不図示）は、端子１７から、所定レベルの直流制御電圧（ＤＣ１）を印加する。これにより、ＰＬＬの構成要素であるＶＣＯ１４から、直流制御電圧（ＤＣ１）に対応する周波数の発振クロック１８が出力される。この発振クロック１８は、テスト対象ロジック４１、テスト対象メモリ（ＳＲＡＭ等）４２、およびＢＩＳＴ回路４０に入力される。また、これと並行して、ＬＳＩテスタ（図４では不図示）は、端子４３から、ＢＩＳＴ回路４０に対して制御信号／判定信号（Ｑ２）を与え、実行すべき試験項目や判定処理の開始等を指示する。
【００３６】
ＢＩＳＴ回路４０は、ＬＳＩテスタの指示を受けると、内部高速クロック１８に同期したＢＩＳＴ信号４４を、テスト対象ロジック４１やテスト対象メモリ（ＳＲＡＭ等）４２に供給して所定の試験を実施する。また、ＢＩＳＴ信号４４に同期して、テスト対象回路４１，４２から測定データを受け取って期待値と比較するなどして、良否判定を実行する。また、良否判定の結果を示すデータＲ１は、端子４３を介してＬＳＩテスタに送られる。
【００３７】
図５は、入力電圧（直流制御電圧）と、生成された内部クロックと、ＢＩＳＴ制御／判定信号と、ＢＩＳＴ信号（ならびに、試験結果を示す信号）の相互の関係を示すタイミング図である。図示されるように、入力電圧（直流制御電圧）ＤＣ１のレベルに対応した周波数の、内部高速クロック１８が生成され、各回路に供給される。
【００３８】
ＢＩＳＴ信号（ＢＩＳＴ回路４０とテスト対象回路４１，４２との間の、信号の授受のタイミングを示す信号）は、内部クロック１８に同期している。すなわち、ＢＩＳＴ回路４０とテスト対象回路４１，４２との間の信号の授受は、内部高速クロック１８に同期して高速に実行される。一方、ＢＩＳＴ回路を制御するための制御信号／判定信号Ｑ２の周波数は、それほど高くない（すなわち、低速の信号である）。また、ＶＣＯ１４を制御するための電圧信号は直流であり、周波数は問題とならない。
【００３９】
したがって、ＬＳＩテスタとテスト対象のＬＳＩ４５とのインタフェースとしては高速なクロックが不要であり、したがって、安価な試験装置によっても試験が可能であり、装置コストを低減することができる。その一方で、ＬＳＩ２０の内部では、高速内部クロック１８に同期した、ＢＩＳＴ回路４０による高速な試験が実行されるため、効率的な試験が実現される。
【００４０】
ＢＩＳＴ回路を搭載したＬＳＩの試験では、そのＬＳＩ自体のコストが高くつくため、試験のための費用は極力、低く抑える必要がある。本発明では、既存のＰＬＬ回路の構成要素であるＶＣＯの潜在的な能力を積極的に利用し、これにより、ＬＳＩテスタの負担を極めて軽減しつつ、高速な試験の実施を可能とするものであり、試験コストの低減に役立つ。また、実装基板上に実装された状態のＬＳＩについて試験を行うこともでき、また、バーイン等にも利用できる。
【産業上の利用可能性】
【００４１】
本発明の半導体試験用クロック生成回路は、直流制御電圧の印加のみで、所望の周波数の高速クロックを生成することできる。これにより、安価な試験装置にて、高速クロックを用いた試験が可能となり、試験コストの削減を実現できるという効果を有し、半導体試験用クロック生成回路、試験装置ならびに試験容易化設計された半導体装置等に用いて有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体試験用クロック生成回路（高速クロック生成回路）の概略構成を示すブロック図
【図２】図１に示されるＶＣＯの入力電圧と発振クロックの関係を示すタイミング図
【図３】ＶＣＯの入出力特性（入力電圧と発振周波数との関係）を示す図
【図４】本発明のクロック生成回路（半導体試験用クロック生成回路）を搭載したＬＳＩの概略構成を示すブロック図
【図５】入力電圧（直流制御電圧）と、生成された内部クロックと、ＢＩＳＴ制御／判定信号と、ＢＩＳＴ信号（ならびに、試験結果を示す信号）の相互の関係を示すタイミング図
【図６】ＰＬＬを用いた高速クロック生成回路の概略構成を示すブロック図。
【図７】図６の高速クロック生成回路における入力信号（外部から与えられる基準クロック）と出力信号（半導体装置の内部で生成される内部クロック）との相互関係を示すタイミング図
【符号の説明】
【００４３】
１０  ＬＳＩテスタ等の試験装置
１１  ＰＬＬを用いた半導体試験用クロック生成回路
１２  位相比較器
１３  ローパスフィルタ（ＬＰＦ）
１４  ＶＣＯ（電圧制御発振器）
１５  １／Ｎ分周器
１６  テスト対象回路
１９  直流制御電圧
１８  高速内部クロック（テスト試験用クロック）
２０，４５  高速内部クロック生成回路を内蔵するＬＳＩ
４０  ＢＩＳＴ回路
４１  テスト対象ロジック
４２  テスト対象メモリ（ＳＲＡＭ等）
４３  ＢＩＳＴ制御／判定信号を入力するために使用される端子
４４  ＢＩＳＴ信号
【図１】
2005331315.tif 000003
【図２】
2005331315.tif 000004
【図３】
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【図４】
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【図５】
2005331315.tif 000007
【図６】
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【図７】
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