(57)【要約】【課題】  設計変更に簡易に対応し得る情報処理装置を提案する。【解決手段】  本発明は、標識フラグＤＦａ及びＤＦｃを付加する２段のフリップフロップ回路ＦＦ１、ＦＦ２をＦＩＦＯ１２の前に設け、所定のクロック周期でフリップフロップ回路ＦＦ１に順次入力される単位データＤ１０の状態を認識し、当該状態に応じた標識フラグＤＦａ、ＤＦｃを、対応するフラグ付加手段ＦＦ１、ＦＦ２に当該状態の単位データＤ１０が入力される際に送出するようにした。【選択図】        図４
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【特許請求の範囲】
【請求項１】
複数種類のデータからなる連続データを単位データごとに記憶手段に記憶し、当該記憶した連続データに対して所定の前処理を施した後に外部に出力する情報処理装置において、
上記記憶手段の前に接続され、互いに異なる標識フラグを付加する複数段のフラグ付加手段と、
所定周期で最前段の上記フラグ付加手段に入力される上記単位データの状態を認識し、当該状態に応じた上記標識フラグを、当該状態でなる上記単位データが対応する上記フラグ付加手段に入力される際に送出するフラグ送出手段と
を具えることを特徴とする情報処理装置。
【請求項２】
最後段の上記フラグ付加手段は、上記記憶手段と兼用された
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
複数段の上記フラグ付加手段は、少なくとも２種類以上のデータが混在する上記単位データを示す上記標識フラグを付加する上記フラグ付加手段を有し、当該フラグ付加手段は、最前段よりも後段に接続された
ことを特徴とする請求項１に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関し、例えばイーサネット（Ｒ）方式に準拠したフレームデータ（以下、これをＥｎフレームと呼ぶ）を取り扱う場合に適用して好適なものである。
【背景技術】
【０００２】
従来、イーサネット（Ｒ）の受信回路においては、下位層のＭＡＣ(Media Access Control) レジスタから、必要に応じて上位層のＤＭＡ(Direct Memory Access)レジスタにＥｎフレームを送出するようになされている。
【０００３】
この受信回路においては、ＤＭＡレジスタにＥｎフレームを送出する前処理として、不要なＥｎフレーム等を破棄する処理を行う情報処理装置を、ＭＡＣレジスタとＤＭＡレジスタとの間に設ける場合がある。
【０００４】
この場合、受信回路では、ＭＡＣレジスタにおいてＥｎフレームが先頭から所定単位のデータ（以下、これを単位データと呼ぶ）ごとに順次ＤＭＡレジスタに送出されることから、一般にはＦＩＦＯ(First In First Out)を有する構成の情報処理装置が適用される。
【０００５】
具体的には図８に示すように、情報処理装置１は、例えば３２[bit] の単位データＤ１を３２段数（図中における３２[Word]に相当）分だけ保持するＦＩＦＯ２と、制御部３とによって構成される。
【０００６】
一方、制御部３は、書込制御部４により、ＭＡＣレジスタ（図示せず）から供給されるＥｎフレームを単位データＤ１ごとに順次ＦＩＦＯ２に書き込み、当該ＦＩＦＯ２に書き込んだＥｎフレームに含まれる実データ（実際の送受信対象であるデータ）のデータ量をメイン制御部５によって判定する。
【０００７】
そして制御部３は、判定結果が所定の閾値未満であった場合には、ＦＩＦＯ２に書き込んだＥｎフレームを不要なＥｎフレームとしてメイン制御部５により破棄する。
【０００８】
これに対して制御部３は、判定結果が所定の閾値以上であった場合には、単位データＤ１ごとにＦＩＦＯ２に書き込んだＥｎフレームのうち、実データを有しない単位データＤ１をメイン制御部５により破棄すると共に、当該実データを有する単位データＤ１を読出制御部６により読み出して送出データＤ２として順次ＤＭＡレジスタに出力する。
【０００９】
この場合、メイン制御部５においては、先頭の実データでなる送出データＤ２を送出すると同時に、当該先頭の実データであることを表す標識フラグＤ３をＤＭＡレジスタに送出するようになされている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところでかかる構成の情報処理装置１においては、標識フラグＤ３を送出するには、図９に示すように、先頭の実データをＦＩＦＯ２（図８）に書き込んだ際の書込アドレスＤ４を保持するアドレス用ＦＩＦＯ５ａ、書込制御部４（図８）から与えられる書込アドレスＤ４の書き込みを制御するアドレス書込制御部５ｂ、書込アドレスＤ４の読み出しを制御するアドレス読出制御部５ｃ及びフラグ用ＦＩＦＯ５ｂに書き込まれた書込アドレスＤ４と、読出制御部６（図８）から与えられる読出アドレスＤ５とが一致した場合にのみ標識フラグＤ３をＤＭＡレジスタに送出するフラグ生成部５ｄによって構成されたフラグ出力部７をメイン制御部５に設けることが考えられる。
【００１１】
しかしながらこの情報処理装置１では、使用態様等の設計変更により標識フラグＤ３以外の識別フラグをＤＭＡレジスタに送出する場合には、当該識別フラグの数に対応する分だけフラグ出力部７と同様の構成でなるフラグ出力部をメイン制御部５に設けなければならないため、大型化すると共に処理負荷が増大し、この結果、設計変更し難いという問題があった。
【００１２】
本発明は以上の点を考慮してなされたもので、設計変更に簡易に対応し得る情報処理装置を提案しようとするものである。
【課題を解決するための手段】
【００１３】
かかる課題を解決するため本発明においては、複数種類のデータからなる連続データを単位データごとに記憶手段に記憶し、当該記憶した連続データに対して所定の前処理を施した後に外部に出力する情報処理装置において、記憶手段の前に接続され、互いに異なる標識フラグを付加する複数段のフラグ付加手段と、所定周期で最前段のフラグ付加手段に入力される単位データの状態を認識し、当該状態に応じた標識フラグを、当該状態でなる単位データが対応するフラグ付加手段に入力される際に送出するフラグ送出手段とを設ける。
【発明の効果】
【００１４】
本発明によれば、この情報処理装置では、予め複数の標識フラグを付加する場合、又は当該標識フラグを新たに追加する場合であっても、当該標識フラグに対応する複数段のフラグ付加手段を記憶手段の前に接続するだけであるため、その分大型化や処理負荷の増大を抑えることができ、この結果、設計変更に簡易に対応することができる。
【発明を実施するための最良の形態】
【００１５】
図８との対応部分に同一符号を付して示す図１において、１０はイーサネット（Ｒ）の受信回路内におけるＭＡＣレジスタ（図示せず）とＤＭＡレジスタ（図示せず）との間に設けられた情報処理装置を示し、ＦＩＦＯ２（図８）に代えてＦＩＦＯ１２を設けると共に、書込制御部４及びメイン制御部５を有する制御部３（図８）に代えて書込制御部１４及びメイン制御部１５を有する制御部１３を設け、新たにフラグ付加部２０を設けた構成となっている。
【００１６】
この情報処理装置１０には、図２に示すように、可変長の実データ（以下、これを可変長データと呼ぶ）と、当該可変長データの後ろに存在するＣＲＣ(Cyclic Redundancy Check)  データ及びＥｎフレームＦｒのステイタスデータとの各種データでなるＥｎフレームＦｒが、イーサネット（Ｒ）の受信回路内におけるクロックに基づいて先頭から順次３２[bit] の単位データＤ１０（Ｄ１０ａ、Ｄ１０ｂ、……、又はＤ１０ｎ）としてフラグ付加部２０（図１）に入力されると同時に、対応する単位データＤ１０の書込アドレス等を表す書込要求信号が順次書込制御部１４（図１）に入力される。
【００１７】
書込制御部１４は、この書込要求信号に基づいて、フラグ付加部２０に順次入力される単位データＤ１０の状態（データ内容）を認識するようになされており、図２に示したように、単位データＤ１０が先頭の可変長データであれば「0x2000」、先頭以外の可変長データであれば「0x2004」、ＣＲＣデータであれば「0x2008」、ステイタスデータであれば「0x200C」の各アドレス位置に順次書き込むことにより、当該ＥｎフレームＦｒ（単位データＤ１０ａ〜Ｄ１０ｎ）をＦＩＦＯ１２に記憶する。
【００１８】
そしてメイン制御部１５は、書込制御部１４によるＦＩＦＯ１２への書き込み状態を監視することにより、ＥｎフレームＦｒにおける可変長データのデータ量が例えば６０[byte]未満であるか否かを判別し、当該データ量が例えば６０[byte]未満であった場合（図２（Ａ））には、当該ＦＩＦＯ１２に書き込まれたＥｎフレームＦｒを不要なＥｎフレームとして破棄する。
【００１９】
これに対してメイン制御部１５は、ＥｎフレームＦｒにおける可変長データのデータ量が６０[byte]以上である場合（図２（Ｂ））には、当該Ｅｎフレームのうち、可変長データを含まない単位データＤ１０を破棄する。
【００２０】
読出制御部６は、ＤＭＡレジスタから与えられる読出要求信号に基づいて、可変長データを含む単位データＤ１０を送出データＤ２０（Ｄ２０ａ、Ｄ２０ｂ、……、又はＤ２０ｎ）として順次読み出してＤＭＡレジスタに出力する。
【００２１】
このようにして情報処理装置１０は、ＦＩＦＯ１２に記憶したＥｎフレームＦｒに対して、不要なＥｎフレームＦｒであれば破棄すると共に、必要なフレームＦｒであれば可変長データ以外のデータを破棄する前処理を施した後、得られる送出データＤ２０をＤＭＡレジスタに出力するようになされている。
【００２２】
かかる構成に加えて、情報処理装置１０は、単位データＤ１０をＦＩＦＯ１２に記憶する過程において、当該単位データＤ１０の状態を示す標識フラグを必要に応じて付加するようになされている。
【００２３】
この実施の形態の場合、情報処理装置１０では、標識フラグとして、先頭の可変長データであることを表す１[bit] の標識フラグ（以下、これを先頭フラグと呼ぶ）と、後尾の可変長データであることを表す１[bit] の標識フラグ（以下、これを後尾フラグと呼ぶ）とが対応する単位データＤ１０に付加される。
【００２４】
また、後尾の可変長データとＣＲＣデータの一部とが混在する単位データＤ１０を入力する場合があるため、この場合に、情報処理装置１０では、当該単位データＤ１０における可変長データの専有バイト数を表す２[bit] の標識フラグ（以下、これを有効バイトフラグと呼ぶ）ＤＦｃが対応する単位データＤ１０に付加される。
【００２５】
そしてＦＩＦＯ１２は、図３に示すように、先頭フラグを記憶する領域（以下、これを先頭フラグ領域と呼ぶ）ＡＲ１、有効バイトフラグを記憶する領域（以下、これを有効バイトフラグ領域と呼ぶ）ＡＲ２、後尾フラグを記憶する領域（以下、これを後尾フラグ領域と呼ぶ）ＡＲ３及び単位データＤ１０を記憶する領域（以下、これをデータ領域と呼ぶ）ＡＲ４としてそれぞれ独立に区画化されており、当該単位データＤ１０又はフラグが付加された単位データＤ１０を上位から下位へ順次３２段（図１中における３２[Word]に相当）分だけ記憶し得るようになされている。
【００２６】
実際上、書込制御部１４は、図４に示すように、フラグ付加部２０における最前段の第１のフリップフロップ回路ＦＦ１に単位データＤ１０が入力されると同時に与えられる書込要求信号（図１）に基づいて、当該単位データＤ１０が先頭の可変長データであると認識した場合、第１のフリップフロップ回路ＦＦ１に先頭フラグＤＦａを送出する。フリップフロップ回路ＦＦ１は、このとき当該回路内に有する単位データＤ１０（先頭の可変長データ）に先頭フラグＤＦａを付加する。
【００２７】
そして先頭フラグＤＦａが付加された単位データＤ１０は、第２のフリップフロップ回路ＦＦ２（図４）を経由した後、図５（Ａ）に示すように、書込制御部１４とメイン制御部１５によって一段目の先頭フラグ領域ＡＲ１及びデータ領域ＡＲ４にそれぞれ書き込まれる。
【００２８】
また書込制御部１４においては、単位データＤ１０がフラグ付加部２０に入力されると同時に、当該単位データＤ１０に含まれるＣＲＣデータの状態を表すバイトイネーブルＤ１５（図１）がＭＡＣレジスタから入力されており、このバイトイネーブルＤ１５に基づいて当該単位データＤ１０における後尾の可変長データとＣＲＣデータとの混在状態を認識し、この認識結果に応じて有効バイトフラグＤＦｃを生成してフラグ付加部２０に送出することにより、対応する単位データＤ１０に付加するようになされている。
【００２９】
具体的に書込制御部１４においては、図６（Ａ）に示すように、単位データＤ１０に１[byte]のＣＲＣデータが含まれていることを表すバイトイネーブルＤ１５（図中「0x7 」に相当）が与えられた場合、３[byte]でなる後尾の可変長データと１[byte]でなるＣＲＣデータとの混在があると認識し、可変長データの専有バイト数が３[byte]であることを表す有効バイトフラグＤＦｃを生成する。
【００３０】
このとき、有効バイトフラグＤＦｃを付加すべき単位データＤ１０（図６（Ａ）中、「0x7 」を示すバイトイネーブルよりも１つ前の「0xF 」を示すバイトイネーブル）は、既に第１のフリップフロップ回路ＦＦ１（図４）から送出されて、次段の第２のフリップフロップ回路ＦＦ２に入力する直前の状態にある。
【００３１】
従って書込制御部１４は、生成した有効バイトフラグＤＦｃを第２のフリップフ
ロップ回路ＦＦ２に送出することにより対応する当該単位データＤ１０に付加し、
この後、図５（Ｂ）に示すように、例えば２９段目の有効バイトフラグ領域ＡＲ２
及びデータ領域ＡＲ４にそれぞれ書き込む。
【００３２】
また書込制御部１４においては、図６（Ｂ）に示すように、単位データＤ１０に２[byte]のＣＲＣデータが含まれていることを表すバイトイネーブルＤ１５（図中「0x3 」に相当）が与えられた場合、又は図７（Ｃ）に示すように、単位データＤ１０に３[byte]のＣＲＣデータが含まれていることを表すバイトイネーブルＤ１５（図中「0x1 」に相当）が与えられた場合、又は図７（Ｄ）に示すように、単位データＤ１０にＣＲＣデータが含まれていないことを表すバイトイネーブルＤ１５（図中「0xF」に相当）が与えられた場合にも、図６（Ａ）について上述した場合と同様にして、第２のフリップフロップ回路ＦＦ２を介して有効バイトフラグＤＦｃを対応する単位データＤ１０に付加した後にＦＩＦＯ１２に書き込む。
【００３３】
この時、書き込み要求信号（図７のアドレス「0X200C」）に基づいて単位データＤ１０が末尾のＥｎフレームＦｒであると認識した場合には、対応する単位データＤ１０を、図５（Ｃ）に示すように、例えば２９段のデータ領域ＡＲ４に書き込むと同時に、当該２９段の有効バイトフラグ領域ＡＲ２に有効バイトフラグＤＦｃ、後尾フラグ領域ＡＲ３に後尾フラグＤＦｂを送出することにより当該単位データＤ１０に付加する。
【００３４】
このようにして情報処理装置１０は、必要に応じて標識フラグＤＦ（ＤＦａ、ＤＦｂ又はＤＦｃ）が付加された単位データＤ１０ａ〜Ｄ１０ｎ（ＥｎフレームＦｒ）をＦＩＦＯ１２に記憶することができるようになされている。
【００３５】
この結果、情報処理装置１０は、読出制御部６の制御により、可変長データを含む単位データＤ１０と対応する標識フラグＤＦとを送出データＤ２０としてＤＭＡレジスタに出力することにより、当該ＤＭＡレジスタに対してＥｎフレームのうち可変長データだけを認識させることができるようになされている。
【００３６】
以上の構成において、この情報処理装置１０では、標識フラグＤＦａ及びＤＦｃを付加する２段のフリップフロップ回路ＦＦ１、ＦＦ２をＦＩＦＯ１２の前に設ける。
【００３７】
そして情報処理装置１０は、イーサネット（Ｒ）の受信回路内のクロック周期でフリップフロップ回路ＦＦ１に順次入力される単位データＤ１０の状態（可変長データ、ＣＲＣデータ、ステイタスデータのみの状態又は可変長データとＣＲＣデータとの混在状態）を認識し、当該状態に応じた標識フラグＤＦａ〜ＤＦｃを、当該状態の単位データＤ１０が対応するフラグ付加手段ＦＦ１、ＦＦ２に入力される際に送出するようにした。
【００３８】
従って、情報処理装置１０においては、識別フラグの数に対応する分だけ図８で上述したような構成でなるフラグ出力部７を設けなければならなかった従来に比して、当該識別フラグの数に対応するフラグ付加手段ＦＦ１、ＦＦ２……を設けるだけで良く、またＦＩＦＯ１２に全ての単位データＤ１０を記憶した後に該当する単位データＤ１０に標識フラグＤＦａ〜ＤＦｃを付加する場合に比して、当該標識フラグＤＦａ〜ＤＦｃを付加する際の制御を簡易化できるため、その分大型化や処理負荷が増大を抑えることができ、この結果、新たに識別フラグの追加の要請があった場合であっても、当該要請に簡易に対応することができる。
【００３９】
これに加えて、この情報処理装置１０では、最後段に相当するフリップフロップ回路（図示せず）を、ＦＩＦＯ１２と兼用するようにしたことにより、標識フラグＤＦｂを付加するフリップフロップ回路を省略できる分だけ、より小型化を実現することができる。
【００４０】
さらに、この情報処理装置１０では、可変長データとＣＲＣデータとが混在する単位データＤ１０を示す標識フラグＤＦｃを付加する第２のフリップフロップ回路ＦＦ２を、最前段の第１のフリップフロップ回路ＦＦ１よりも後段に接続するようにした。
【００４１】
従って情報処理装置１０においては、図６（Ａ）について上述した場合のように、最前段の第１のフリップフロップ回路ＦＦ１から対応する単位データＤ１０が送出された際に当該データの混在状態を認識するような態様であっても、ＦＩＦＯ１２に記憶するまでに、当該周期で順次入力される単位データＤ１０を停滞させることなく、対応する単位データＤ１０に標識フラグＤＦｃを付加することができ、この分だけ当該装置１０自体の処理負荷を低減することができる。
【００４２】
以上の構成によれば、標識フラグＤＦａ及びＤＦｂを付加する２段のフリップフロップ回路ＦＦ１、ＦＦ２をＦＩＦＯ１２の前に設け、所定のクロック周期でフリップフロップ回路ＦＦ１に順次入力される単位データＤ１０の状態を認識し、当該状態に応じた標識フラグＤＦａ、ＤＦｃを、対応するフラグ付加手段ＦＦ１、ＦＦ２に当該状態の単位データＤ１０が入力される際に送出するようにしたことにより、予め複数の標識フラグを付加する場合、又は当該標識フラグを新たに追加する場合であっても、当該標識フラグに対応する複数段のフリップフロップ回路をＦＩＦＯ１２の前に接続するだけであるため、その分大型化や処理負荷が増大を抑えることができ、この結果、設計変更に簡易に対応することができる。
【００４３】
なお上述の実施の形態においては、単位データごとにＦＩＦＯ１２に記憶する連続データとして、可変長データ、ＣＲＣデータ及びステイタスデータからなるＥｎフレームＦｒ（図２）を適用するようにした場合について述べたが、本発明はこれに限らず、例えばヘッダが付加されているＥｎフレームＦｒや、イーサネット（Ｒ）以外の通信方式に準拠したフレームデータ等、要は、複数種類のデータからなる連続データを適用することができる。
【００４４】
また上述の実施の形態においては、ＦＩＦＯ１２に記憶したＥｎフレームＦｒ（連続データ）に対して施す所定の前処理として、不要なＥｎフレームＦｒであれば破棄すると共に、必要なＥｎフレームＦｒであれば可変長データ以外のデータを破棄するようにした場合について述べたが、本発明はこれに限らず、ＥｎフレームＦｒが正常であるか、又はＥｎフレームＦｒが正常でないかを判別する処理を加えたり、又は可変長データ以外のデータを破棄するだけにする等のように、後段に出力する前にＦＩＦＯ１２に記憶したＥｎフレームＦｒ（連続データ）に対して施すこの他種々の前処理を適用することができる。
【００４５】
さらに上述の実施の形態においては、イーサネット（Ｒ）の受信回路におけるＭＡＣレジスタとＤＭＡレジスタとの間に情報処理装置１０を設けるようにした場合について述べたが、本発明はこれに限らず、上述した連続データや前処理の適用等に応じて、この他種々の回路（ＬＳＩボード）におけるこの他種々の場所に設けるようにしても良い。
【００４６】
さらに上述の実施の形態においては、記憶手段（ＦＩＦＯ１２）の前に接続された複数段のフラグ付加手段として、第１及び第２のフリップフロップ回路ＦＦ１、ＦＦ２を接続するようにした場合について述べたが、本発明はこれに限らず、例えばバッファ等、この他種々のフラグ付加手段を適用することができる。
【００４７】
この場合、フラグ付加手段によって付加する標識フラグとして、先頭フラグＤＦａ及び有効バイトフラグＤＦｃを適用するようにした場合について述べたが、本発明はこれに限らず、情報処理装置１０を設ける場所や、前処理の内容等に応じてこの他種々の標識フラグを適用することができる。
【００４８】
さらに上述の実施の形態においては、後段のフラグ付加手段をＦＩＦＯ１２と兼用するようにした場合について述べたが、本発明はこれに限らず、当該後段のフラグ付加手段に対応する第３のフリップフロップを第２のフリップフロップＦＦ２の後ろに設けるようにしても良い。
【００４９】
さらに上述の実施の形態においては、所定周期で最前段のフラグ付加手段に入力される単位データの状態を認識するフラグ送出手段として、書込要求信号及びバイトイネーブルＤ１５に基づいて単位データＤ１０の状態を認識する書込制御部１４を適用するようにした場合について述べたが、本発明はこれに限らず、この他種々の手法に基づいて単位データＤ１０の状態を認識するフラグ送出手段を適用することができる。
【００５０】
さらに上述の実施の形態においては、認識した状態に応じた標識フラグを、当該状態でなる単位データが対応するフラグ付加手段に入力される際に送出するフラグ送出手段として、当該状態に応じた標識フラグＤＦを、イーサネット（Ｒ）の受信回路内部のクロック、書込要求信号及びバイトイネーブルＤ１５に基づいて当該状態でなる単位データＤ１０が対応するフリップフロップ回路ＦＦに入力される際に送出する書込制御部１４を本発明に適用するようにした場合について述べたが、本発明はこれに限らず、この他種々の手法に基づいて標識フラグＤＦを送出する書込制御部１４を適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、例えば各種通信方式に準拠したフレームデータ、映像信号、音声信号又は動画像データを取り扱うＬＳＩボード内に組み込む情報処理装置として利用可能である。
【図面の簡単な説明】
【００５２】
【図１】本実施の形態による情報処理装置の構成を示すブロック図である。
【図２】Ｅｎフレームの構造及び書込アドレスを示す略線図である。
【図３】ＦＩＦＯの記憶領域を示す略線図である。
【図４】フラグ付加部の構成を示すブロック図である。
【図５】ＦＩＦＯへのデータ記憶状態を示す略線図である。
【図６】各種データの入力状態（１）を示すタイミングチャートである。
【図７】各種データの入力状態（２）を示すタイミングチャートである。
【図８】従来による情報処理装置の構成を示すブロック図である。
【図９】フラグ送出部の構成を示すブロック図である。
【符号の説明】
【００５３】
１０……情報処理装置、１２……ＦＩＦＯ、１４……書込制御部、２０……フラ
グ付加部、ＦＦ１……第１のフリップフロップ回路、ＦＦ２……第２のフリップフ
ロップ回路、Ｄ１０……単位データ、Ｄ１５……バイトイネーブル、Ｆｒ……Ｅｎ
フレーム、ＤＦａ……先頭フラグ、ＤＦｂ……後尾フラグ、ＤＦｃ……有効バイト
フラグ、ＡＲ１……先頭フラグ、ＡＲ２……有効バイトフラグ領域、ＡＲ３……後
尾フラグ領域、ＡＲ４……データ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005039661.tif 000009
【図８】
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【図９】
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