(57)【要約】【課題】  ＣＯＣ（チップ・オン・チップ）構成の半導体集積回路装置において、ＩＣチップでの回路レイアウト設計の自由度を高め、電源配線の面積割合を低減して高集積化を実現する。【解決手段】  第１の電源電圧で動作される第１のＩＣチップＬＳＩ１と、第１のＩＣチップ上に搭載され第１の電源電圧とは異なる第２の電源電圧で動作される第２のＩＣチップＬＳＩ２とで構成され、第１のＩＣチップに外部から第１及び第２の電源電圧ＶＤＤ１，ＶＤＤ２が供給され、第１のＩＣチップを介して第２のＩＣチップに第２の電源電圧が供給されるＣＯＣ構成の半導体集積回路装置において、第１のＩＣチップには第２の電源電圧を必要とする回路１０５が形成されており、第２のＩＣチップには第２の電源電圧を回路部に供給するための電源配線ＸＸVDD2を備える。【選択図】  図６
2005039134.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧で動作される第１のＩＣチップと、前記第１のＩＣチップ上に搭載され前記第１の電源電圧とは異なる第２の電源電圧で動作される第２のＩＣチップとで構成され、前記第１のＩＣチップに外部から前記第１及び第２の電源電圧が供給され、前記第１のＩＣチップを介して前記第２のＩＣチップに第２の電源電圧が供給されるチップ・オン・チップ構成の半導体集積回路装置において、前記第１又は第２のＩＣチップの一方のＩＣチップには他方のＩＣチップを動作するための電源電圧を必要とする回路部が形成されており、前記他方のＩＣチップには当該他方のＩＣチップを動作するための電源電圧を前記回路部に供給するための電源配線を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記第１のＩＣチップには第２の電源電圧を必要とする回路部が形成されており、前記第２のＩＣチップには第２の電源電圧を前記回路部に供給するための電源配線を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のＩＣチップには第１の電源電圧を必要とする回路部が形成されており、前記第１のＩＣチップには第１の電源電圧を前記回路部に供給するための電源配線を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１のＩＣチップには第１の電源電圧及び第２の電源電圧を必要とする回路部が形成されており、前記第２のＩＣチップには第２の電源電圧を前記回路部に供給するための電源配線を備えることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記第２のＩＣチップには第１の電源電圧及び第２の電源電圧を必要とする回路部が形成されており、前記第１のＩＣチップには第１の電源電圧を前記回路部に供給するための電源配線を備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記第１のＩＣチップと第２のＩＣチップにはそれぞれ前記回路部が配設された領域に電源用パッドが形成され、前記第２のＩＣチップを前記第１のＩＣチップ上に搭載したときに両ＩＣチップの各電源用パッドが互いに電気接続される構成であることを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記第２のＩＣチップは１つ又は複数のＩＣチップで構成され、前記複数の第２のＩＣチップはそれぞれ同じ電源電圧で動作することを特徴とする請求項１ないし６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記第２のＩＣチップは１つ又は複数のＩＣチップで構成され、前記複数の第２のＩＣチップはそれぞれ異なる電源電圧で動作することを特徴とする請求項１ないし６のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一つの半導体チップ（ＩＣチップ）上に異なる電源電圧で動作する一つ又は複数のＩＣチップを搭載したＣＯＣ（チップ・オン・チップ）構成の半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ＣＯＣ構成の半導体集積回路装置は、図１に概略構成を示すように、ベースとなる一つのＩＣチップ（ベースチップ）ＬＳＩ１上に一つ又は複数のＩＣチップ（オンチップ）ＬＳＩ２をプリップ実装により搭載して一体化するとともに、両チップの信号線、電源線を相互に接続し、ベースチップに設けられた信号パッド、電源パッドを介してベースチップ及びオンチップに信号、電源を接続する構成がとられている。この種のＣＯＣ半導体集積回路装置としては、例えば特許文献１に記載のものがある。このＣＯＣにおいて、ベースチップとオンチップとが異なる電源電圧で動作するＩＣチップとして構成されている場合には、いずれか一方のＩＣチップの一部に他方のＩＣチップで用いられる電圧で動作する回路部を形成することがある。例えば、５Ｖで動作するオンチップから出力される電圧信号を３Ｖで動作するベースチップの動作電圧の電圧信号としてベースチップの信号パッドから出力させる場合には、ベースチップの一部に５Ｖ信号を３Ｖ信号に変換するためのレベルシフト回路を構成する必要がある。このレベルシフト回路ではベースチップの電圧３Ｖと、オンチップの電圧５Ｖを供給する必要があり、これら３Ｖ，５Ｖの電源配線をベースチップに配設する必要がある。
【特許文献１】特開２０００−１１４３８６号公報
【０００３】
例えば、図１１に示す例では、ベースチップＬＳＩ１Ａのほぼ中央領域のそれぞれ島状の３箇所にレベルシフト回路１０５を配置した構成例を示している。ベースチップＬＳＩ１Ａは周辺に信号パッド及び電源パッド等の外部接続用パッド１０１が配列され、その内側にＩＯセル（入出力セル）１０２や電源セル１０３が配列され、さらに内側にＶＤＤ１（３Ｖ），ＶＤＤ２（５Ｖ），ＧＮＤ（０Ｖ）の各周回配線ＳVDD1，ＳVDD2，ＳGND が配設されている。３つの各レベルシフト回路１０５については、各レベルシフト回路１０５を周回するＶＤＤ１，ＶＤＤ２，ＧＮＤの各電源リングＲVDD1，ＲVDD2，ＲGND が配設されている。これらレベルシフト回路１０５を囲む電源リングＲVDD1，ＲVDD2，ＲGND のうち、電源リングＲVDD1，ＲGND は前記周回配線ＳVDD1，ＳGND にそれぞれ個別に接続された電源配線ＹVDD1，ＹGND によって電気接続されている。一方、ベースチップＬＳＩ１Ａの本来の電源電圧ではない電源リングＲVDD2については太幅の接続配線ＸVVD2, ＹVDD2によって周回配線ＳVDD2に電気接続されている。
【０００４】
そして、ベースチップＬＳＩ１Ａにおいてそれぞれ島状に配設されている複数のレベルシフト回路１０５内の各部は各電源リングＲVDD1，ＲVDD2，ＲGND に電気接続されて各電圧が供給され、所定の動作を行うようになっている。また、レベルシフト回路１０５は信号用ＣＯＣパッドＰS を介して直上に搭載されるオンチップ（図１のＬＳＩ２）に電気接続されている。なお、電源配線ＹDD2 ，ＹGND 上にはＶＤＤ２用ＣＯＣパッドＰ2 とＧＮＤ用ＣＯＣパッドＰG が配設されており、これらのＣＯＣパッドＰ2 ，ＰG を介してベースチップＬＳＩ１Ａ上に搭載されるオンチップＬＳＩ２に電気接続され、当該オンチップＬＳＩ２への電源電圧が供給されるようになっている。
【０００５】
ここで、レベルシフト回路１０５の異なる例として図１２に示す構成のものもある。この場合には、レベルシフト回路１０５は複数のレベルシフト回路セルＣＥＬＬで構成されており、レベルシフト回路１０５を囲む電源リングＲVDD1，ＲVDD2，ＲGND のうち、電源リングＲVDD1，ＲGND は前記周回配線ＳVDD1，ＳGND にそれぞれ個別に接続された電源配線ＹVDD1，ＹGND やＸVDD1，ＸGND によって電気接続されている。一方、ベースチップＬＳＩ１Ａの本来の電源電圧ではない電源リングＲVDD2については太幅の接続配線ＸVDD2によって周回配線ＳVDD2に電気接続されている。また、この例では信号用ＣＯＣパッドＰS は各電源配線ＹVDD1，ＹGND やＸVDD1，ＸGND のピッチ間に配設されており、直上に搭載されるオンチップに電気接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようにベースチップＬＳＩ１Ａの本来の電源電圧ではないＶＤＤ２をベースチップＬＳＩ１Ａに設けたレベルシフト回路１０５に供給するために、従来ではレベルシフト回路１０５の周囲に各電源電圧ＶＤＤ１，ＶＤＤ２，ＧＮＤの各電源リングＲVDD1，ＲVDD2，ＲGND を配設しなければならず、また電源リングＲVDD2に接続している接続配線ＹVVD2，ＸVDD2の配線幅はレベルシフト回路１０５に要求される電気容量に対応して太く形成しなければならない。そのため、これら電源リングと接続配線を含めた電源配線がベースチップＬＳＩ１Ａに占める面積の割合が無視できないほど大きく、半導体集積回路装置における各種回路素子の高集積化の障害になっている。特に、レベルシフト回路がベースチップの複数箇所に、しかも互いに離れた位置に配設されている場合には、各レベルシフト回路のそれぞれに電源リングや接続配線が必要であり、電源配線が占める面積が極めて大きなものとなる。
【０００７】
この場合、複数のレベルシフト回路を１箇所にまとめることで電源リングや接続配線の面積割合を低減することが考えられるが、これではベースチップにおける回路レイアウト設計の自由度が抑制されるとともに、レベルシフト回路に接続されるオンチップにおける回路レイアウト設計の自由度も抑制されることになり、ＩＣチップの設計が困難なものになるという問題が生じてしまう。また、このような問題はベースチップにおけるレベルシフト回路に限られるものではなく、ＩＣチップで用いられる本来の電圧とは異なる電圧で動作する回路部を当該ＩＣチップの一部に配設する場合には同様に生じるものである。したがって、図１１の例で言えば、５Ｖで動作するオンチップに３Ｖで動作する回路部を配設する場合においても、オンチップにおける電源配線の面積割合が大きくなり、半導体集積回路装置の高集積化の障害になることは同様である。
【０００８】
本発明の目的は、ＣＯＣ構成の半導体集積回路装置において、ＩＣチップに異なる電圧で動作する回路部を配設する場合においても、回路レイアウト設計の自由度を高め、また電源配線の面積割合を低減して高集積化を実現することが容易な半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明は、第１の電源電圧で動作される第１のＩＣチップと、第１のＩＣチップ上に搭載され第１の電源電圧とは異なる第２の電源電圧で動作される第２のＩＣチップとで構成され、第１のＩＣチップに外部から第１及び第２の電源電圧が供給され、第１のＩＣチップを介して第２のＩＣチップに第２の電源電圧が供給されるチップ・オン・チップ構成の半導体集積回路装置において、第１又は第２のＩＣチップの一方のＩＣチップには他方のＩＣチップを動作するための電源電圧を必要とする回路部が形成されており、他方のＩＣチップには当該他方のＩＣチップを動作するための電源電圧を回路部に供給するための電源配線を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、外部から第１のＩＣチップに入力される第２の電源電圧は第１のＩＣチップから第２のＩＣチップの一部領域から供給されるが、供給された第２の電源電圧は第２のＩＣチップに設けられた電源配線を通して第２のＩＣチップの他の領域まで伝えられた後、この領域において第１のＩＣチップに設けられた回路部に供給されるため、第１のＩＣチップには第２の電源電圧の入力領域から回路部にまでわたって第２の電源電圧を供給するための電源配線が不要となり、第１のＩＣチップにおいて電源配線が占める面積割合を低減することができ、第１のＩＣチップでの高集積化が実現できる。あるいは、第２のＩＣチップに設けられた回路に第１の電源電圧を供給するための電源配線が不要になり、第２のＩＣチップでの高集積化が実現できる。これにより、本発明によれば、ＣＯＣ構成の半導体集積回路装置の高集積化が可能になる。
【発明を実施するための最良の形態】
【００１１】
本発明においては、次の形態をとることが好ましい。
（１）第１のＩＣチップには第２の電源電圧を必要とする回路部が形成されており、第２のＩＣチップには第２の電源電圧を回路部に供給するための電源配線を備える。
（２）第２のＩＣチップには第１の電源電圧を必要とする回路部が形成されており、第１のＩＣチップには第１の電源電圧を回路部に供給するための電源配線を備える。
（３）第１のＩＣチップには第１の電源電圧及び第２の電源電圧を必要とする回路部が形成されており、第２のＩＣチップには第２の電源電圧を回路部に供給するための電源配線を備える。
（４）第２のＩＣチップには第１の電源電圧及び第２の電源電圧を必要とする回路部が形成されており、第１のＩＣチップには第１の電源電圧を回路部に供給するための電源配線を備える。
【００１２】
ここで、本発明においては、第１のＩＣチップと第２のＩＣチップにはそれぞれ回路部が配設された領域に電源用パッドが形成され、第２のＩＣチップを第１のＩＣチップ上に搭載したときに両ＩＣチップの各電源用パッドが互いに電気接続される構成とする。
【００１３】
また、本発明において、第２のＩＣチップは１つ又は複数のＩＣチップで構成され、複数の第２のＩＣチップはそれぞれ同じ電源電圧で動作する構成とする。あるいは、第２のＩＣチップは１つ又は複数のＩＣチップで構成され、複数の第２のＩＣチップはそれぞれ異なる電源電圧で動作する構成とする。
【実施例１】
【００１４】
次に、本発明の実施例を図面を参照して説明する。図１は本発明の実施例１の外観斜視図、図２はその縦断面図である。矩形をしたベースチップＬＳＩ１と、このベースチップＬＳＩ１上に搭載されるオンチップＬＳＩ２とでＣＯＣ構成の半導体集積回路装置が構成されている。ここでベースチップＬＳＩ１は電源電圧ＶＤＤ１（ここでは３Ｖ）で動作する回路素子を主体に構成されており、オンチップＬＳＩ２はこれとは異なる電源電圧ＶＤＤ２（ここでは５Ｖ）で動作する回路素子を主体に構成されている。図３は前記ベースチップＬＳＩ１の表面の平面図であり、ベースチップＬＳＩ１は周辺部に多数の外部接続用パッド１０１が配列され、これら外部接続用パッド１０１の内側に沿ってＩＯセル１０２が周方向に配設される。前記ＩＯセル１０２の一部には電源セル１０３が配設されている。また、これらＩＯセル１０２で囲まれるベースチップＬＳＩ１の中央領域には所要の回路構成の内部回路１０４が形成されている。ここで、前記内部回路１０４の一部領域内、特に同図に二点鎖線で示すオンチップＬＳＩ２が搭載される領域内には、同図に鎖線で示す７箇所に、ベースチップを動作させるための電源電圧ＶＤＤ１と、ベースチップＬＳＩ１上に搭載されるオンチップＬＳＩ２を動作させるための電源電圧ＶＤＤ２との両方の電圧が必要とされる回路部、ここではレベルシフト回路１０５が配設されている
【００１５】
また、前記内部回路１０４の領域のうち、前記オンチップＬＳＩ２が搭載される領域では、前記レベルシフト回路１０５と、前記レベルシフト回路１０５とは別の領域に区画された電源接続領域１０６のそれぞれに、ベースチップＬＳＩ１とオンチップＬＳＩ２との間で相互に電気接続を行うための多数個のＣＯＣパッド１０７が配列されている。ここでは前記ＣＯＣパッド１０７は、ベースチップＬＳＩ１とオンチップＬＳＩ２との間で相互に信号接続を行うための信号用ＣＯＣパッドＰＳと、電圧ＶＤＤ２の接続を行うためのＶＤＤ２用ＣＯＣパッドＰ2 とが配設されている。また、前記電源接続領域１０５には、信号用ＣＯＣパッドＰS と、ＶＤＤ２用ＣＯＣパッドＰ2 と、ＧＮＤの接続を行うためのＧＮＤ用パッドＰG とが配設されている。
【００１６】
前記ＩＯセル１０２と内部回路１０４とを接続する図には表れない信号配線が配設されるとともに、この信号配線の上層には同図に示されるように前記内部回路１０４、電源セル１０３、電源パッドとして用いられている外部接続用パッド１０１を相互に接続するための電源配線１０８が配設されている。前記電源パッドはＶＤＤ１用電源パッドＰVDD1、ＶＤＤ２用電源パッドＰVDD2、ＧＮＤ用電源パッドＰGND で構成されている。また、前記電源配線１０８は、前記ＩＯセルの内側に沿って周回されたＶＤＤ１，ＶＤＤ２，ＧＮＤ用の各周回電源配線ＳVDD1，ＳVDD2，ＳGND と、前記周回電源配線にそれぞれ接続されて前記内部回路１０４の領域上にＹ方向にのびるストライプ状に配列された多数本のＶＤＤ１用内部電源配線ＹVDD1と、ＶＤＤ２用内部電源配線ＹVDD2と、ＧＮＤ用内部電源配線ＹGND とで構成されている。ＶＤＤ１用電源パッドＰVDD1は対応する電源セルを介してＶＤＤ１用周回電源配線ＳVDD1に接続され、ＶＤＤ２用電源パッドＰVDD2は対応する電源セルを介してＶＤＤ２用周回電源配線ＳVDD2に接続され、ＧＮＤ用電源パッドＰGND は対応する電源セルを介してＧＮＤ用周回電源配線ＳGND に接続されている。
【００１７】
前記各内部電源配線のうち、ＶＤＤ１用内部電源配線ＹVDD1とＧＮＤ用内部電源配線ＹGND は前記内部回路１０４の全領域にわたって配設され、それぞれベースチップＬＳＩ１に形成されている内部回路１０４内の各素子に電気接続が行われるように形成される。一方、ＶＤＤ２用内部電源配線ＹVDD2は前記内部回路１０４の前記電源接続領域１０６においてのみＶＤＤ１用内部電源配線ＹVDD1とＧＮＤ用内部電源配線ＹGND のピッチ間にこれらと平行に配設されている。そして、この電源接続領域１０６においては、前記したようにＶＤＤ２用内部電源配線ＹVDD2上に複数個のＶＤＤ２用ＣＯＣパッドＰ2 が配列され、ＧＮＤ用内部電源配線ＹGND 上に複数のＧＮＤ用ＣＯＣパッドＰG が配列されている。また、前記内部回路１０４のレベルシフト回路１０５では、前記信号用ＣＯＣパッドＰＳとＶＤＤ２用ＣＯＣパッドＰ2 はそれぞれＶＤＤ１用内部電源配線ＹVDD1とＧＮＤ用内部電源配線ＹGND とは電気的に絶縁されるようにこれら内部電源配線の間隙に配置されている。
【００１８】
図４は図３に示した７個のレベルシフト回路１０５のうち、実線で囲んだレベルシフト回路の拡大詳細図である。レベルシフト回路１０５を構成している複数のレベルシフト回路セルＣＥＬＬはそれぞれトランジスタ素子で構成されており、所望の配列に構成されている。各レベルシフト回路セルＣＥＬＬはそれぞれビアホールＶＩＡ及び信号配線ＨＳを介して前記信号用ＣＯＣパッドＰＳに接続されている。一方、各レベルシフト回路１０５内にわたってＸ方向にのびるＶＤＤ１用下層配線ＸVDD1、ＶＤＤ２用下層配線ＸVDD2、ＧＮＤ用下層配線ＸGND がＹ方向に平行に配列され、図には表れないコンタクトホールによって各レベルシフト回路セルに電気接続されている。そして、前記ＶＤＤ１用下層配線ＸVDD1はビアホールＶＩＡを介して前記ＶＤＤ１用内部電源配線ＹVDD1に接続され、前記ＧＮＤ用下層配線ＸGND はビアホールＶＩＡを介して前記ＧＮＤ用内部電源配線ＹGND に接続されている。一方、前記ＶＤＤ２用下層配線ＸVDD2はビアホールＶＩＡを介して前記ＶＤＤ２用ＣＯＣパッドＰ２に電気接続されている。
【００１９】
図５は前記オンチップＬＳＩ２の下側を向けられた表面の平面図であり、前記ベースチップＬＳＩ１の表面に対向して電気接続が行われる表面を示している。前記オンチップＬＳＩ２には図には表れない各種の内部回路が形成されており、その表面にはこれらの内部回路に電気接続された信号用ＣＯＣパッドＰSS、ＶＤＤ２用ＣＯＣパッドＰ22、ＧＮＤ用ＣＯＣパッドＰGGがそれぞれ前記ベースチップＬＳＩ１の各ＣＯＣパッドＰS ，Ｐ2 ，ＰG に対応する領域に配設されている。また、これらＣＯＣパッドのＹ方向の配列ピッチに等しいピッチでＹ方向に配列されてＸ方向にのびる複数本の電源配線が形成されている。これらの電源配線は例えばＹ方向に交互にＧＮＤ用電源配線ＸＸGND とＶＤＤ２用電源配線ＸＸVDD2として構成されており、ＧＮＤ用電源配線ＸＸGND によって同一Ｙ座標上でＸ方向に離されているＧＮＤ用ＣＯＣパッドＰGGが相互に電気接続され、同様にＶＤＤ２用電源配線ＸＸVDD2によってＹ座標上でＸ方向に離されているＶＤＤ２用ＣＯＣパッドＰ22が相互に電気接続されている。なお、信号用ＣＯＣパッドＰSSは各電源配線ＸＸGND ，ＸＸVDD2とは絶縁を保って各電源配線のピッチ間に配置されている。
【００２０】
そして、図２に示したように、前記ベースチップＬＳＩ１の表面上にオンチップＬＳＩ２が上下を逆向きにした表面を下側に向けた状態で載置され、オンチップＬＳＩ２の各ＣＯＣパッドＰSS，ＰGG，Ｐ22に形成された金属ボール１０９によってベースチップＬＳＩ１の対応するＣＯＣパッドＰS ，ＰG ，Ｐ2 に接続され、さらに両チップ間に封止用の樹脂１１０を充填することによってＣＯＣ構成の半導体集積回路装置が構成される。なお、このように構成された半導体集積回路装置は、図示は省略するが、例えばベースチップＬＳＩ１の裏面においてリードフレームにマウントされ、ベースチップＬＳＩ１の周辺の各信号パッドや電源パッド等の外部接続用パッド１０１をリードフレームの内部リードに接続するためのワイヤボンディングが行われる。さらには、封止用樹脂あるいはセラミック等によって全体を封止してパッケージを構成するが、ここではその説明は省略する。
【００２１】
この半導体集積回路装置では、模式的な回路構成を示す図６を参照して動作を説明する。なお、図６において一点鎖線は信号線、実線は電源線を示している。ベースチップＬＳＩ１の電源パッド、すなわちＶＤＤ１用電源パッドＰVDD1、ＶＤＤ２用電源パッドＰVDD2、ＧＮＤ用電源パッドＰGND にそれぞれボンディングワイヤ等を介して外部からＶＤＤ１，ＶＤＤ２，ＧＮＤの各電源が供給される。また、ベースチップＬＳＩ１の信号パッドとしての外部接続用パッド１０１に各種信号が供給される。そして、ＶＤＤ１用電源パッドＰVDD1及びＧＮＤ用電源パッドＰGND に供給されたＶＤＤ１，ＧＮＤはＶＤＤ１用周回電源配線ＳVDD1、ＧＮＤ用周回電源配線ＳGND 及びＶＤＤ１用内部電源配線ＹVDD1、ＧＮＤ用内部電源配線ＹGND を介して内部回路１０４の領域まで供給され、これらの電源配線からさらにＶＤＤ１用下層配線ＸVDD1、ＧＮＤ用下層配線ＸGND に供給され、内部回路１０４の各素子回路１１１に供給される。これはレベルシフト回路１０５を構成しているレベルシフト回路セルＣＥＬＬについても各電源が供給されることは同じである。
【００２２】
一方、ベースチップＬＳＩ２のＶＤＤ２用電源パッドＰVDD2に供給されたＶＤＤ２は、ＶＤＤ２用周回電源配線ＳVDD2から電源接続領域１０６のＶＤＤ２用内部電源配線ＹVDD2に伝えられる。そして、この電源接続領域１０６では、ＶＤＤ２用内部電源配線ＹVDD2上のＶＤＤ２用ＣＯＣパッドＰ2 と、ＧＮＤ用内部電源配線ＹGND 上のＧＮＤ用ＣＯＣパッドＰG がそれぞれベースチップＬＳＩ１上に搭載されたオンチップＬＳＩ２のＶＤＤ２用ＣＯＣパッドＰ22とＧＮＤ用ＣＯＣパッドＰGGにそれぞれ金属ボール１０９を介して電気接続されているため、ＶＤＤ２とＧＮＤはそれぞれＶＤＤ２用電源配線ＸＸVDD2とＧＮＤ用電源配線ＸＸGND によってオンチップＬＳＩ２の各素子回路１１２に供給され、供給されたＶＤＤ２とＧＮＤによってオンチップＬＳＩ２に形成されている各素子回路１１２が動作されることになる。
【００２３】
さらに、これらのオンチップＬＳＩ２の各部に供給されたＶＤＤ２とＧＮＤのうち、ＶＤＤ２はＶＤＤ２用電源配線ＸＸVDD2によってＶＤＤ２用ＣＯＣパッドＰ22にまで供給される。このＶＤＤ２用ＣＯＣパッドＰ22は、ベースチップＬＳＩ１のレベルシフト回路１０５に設けられているＶＤＤ２用ＣＯＣパッドＰ2 に対して金属ボール１０８を介して電気接続されているため、ＶＤＤ２はこれらのパッドＰ22，Ｐ2 を介してレベルシフト回路１０５の下層配線ＸVDD2に供給され、さらにレベルシフト回路ＣＥＬＬセルに供給されることになる。これにより、レベルシフト回路１０５はベースチップＬＳＩ１から供給されるＶＤＤ１と共にオンチップＬＳＩ２を経由して供給されたＶＤＤ２を加えて、ＶＤＤ１とＶＤＤ２の２電源で所定の動作を行うことが可能になる。
【００２４】
また、同時にオンチップＬＳＩ２の信号用ＣＯＣパッドＰSSとベースチップＬＳＩ１のレベルシフト回路１０５の信号用ＣＯＣパッドＰS とが接続されているため、オンチップＬＳＩ２の所定の素子回路１１２から出力されるＶＤＤ２レベルの信号はこれらの信号用ＣＯＣパッドＰS ，ＰSSを介してレベルシフト回路１０５に入力され、ここでＶＤＤ１レベルの信号にレベルシフトされ、ベースチップＬＳＩ１の外部接続用パッド１０１のうち信号用パッドＰSIG から外部に出力されることになる。逆に、ベースチップＬＳＩ１の信号用パッドＰSIG からベースチップＬＳＩ１の素子回路１１１に入力されて所定の処理が行われたＶＤＤ１レベルの信号がレベルシフト回路１０５においてＶＤＤ２レベルの信号にレベルシフトされ、信号用ＣＯＣパッドＰS を介してオンチップＬＳＩ２の素子回路１１２に出力されるように構成することも可能である。
【００２５】
このように、実施例１の半導体集積回路装置では、外部からベースチップＬＳＩ１の電源パッドＰVDD2に入力されるＶＤＤ２は、ベースチップＬＳＩ１から一旦オンチップＬＳＩ２に供給され、オンチップＬＳＩ２の電源配線を通してオンチップＬＳＩ２の他の領域まで伝えられた後、その領域においてＣＯＣパッドＰ2 ，Ｐ22を介してオンチップＬＳＩ２からベースチップＬＳＩ１のレベルシフト回路１０５に供給される。したがって、ベースチップＬＳＩ１に設けられているレベルシフト回路１０５にＶＤＤ２を給電するための電源配線、例えば図１１に示したような電源リングをベースチップに配設する必要がなくなり、ベースチップにおいて電源配線が占める面積割合を低減することができる。特に、本実施形態のようにベースチップＬＳＩ１の複数箇所にそれぞれ離れてレベルシフト回路１０５を構成するような場合に、各レベルシフト回路１０５にそれぞれ電源リングを設けていた従来構成に比較して電源配線の面積割合を格段に低減することが可能になる。これにより、ベースチップの高集積化、ないしはＣＯＣ構成の半導体集積回路装置の高集積化が実現できることになる。
【００２６】
また、この半導体集積回路装置では、ベースチップＬＳＩ１の任意の位置にレベルシフト回路１０５を配置した場合でも、当該レベルシフト回路１０５に対してオンチップＬＳＩ２を介してＶＤＤ２を供給することが容易であるため、ベースチップＬＳＩ１における回路レイアウト設計の自由度が高められるとともに、ベースチップＬＳＩ１におけるＶＤＤ１，ＧＮＤ等の電源配線の長さを最小にすることも容易になり、さらなる高集積化を図るとともに半導体集積回路装置の動作の高速化を図る上でも有利なものとなる。
【実施例２】
【００２７】
実施例１はＶＤＤ１で動作するベースチップＬＳＩ１の一部にＶＤＤ２を必要とするレベルシフト回路１０５を構成したＣＯＣ構成の半導体集積回路装置の例を示したが、逆にＶＤＤ２で動作するオンチップＬＳＩ２の一部にベースチップＬＳＩ１の素子回路と同じＶＤＤ１を必要とするレベルシフト回路を構成するＣＯＣ構成の半導体集積回路装置に本発明を適用することも可能である。図７はこのような場合の実施例２の模式的な構成図であり、実施例１と同様にベースチップＬＳＩ１には電源パッドＰVDD1，ＰVDD2を介してＶＤＤ１，ＶＤＤ２及びＧＮＤが外部から供給される。また、ベースチップＬＳＩ１はＶＤＤ１で動作される素子回路１１１が形成されている。一方、ベースチップＬＳＩ１上に搭載されているオンチップＬＳＩ２はＶＤＤ２で動作される素子回路１１２とともに、その一部にＶＤＤ１を必要とするレベルシフト回路１０５が配設されている。
【００２８】
このような構成において、ベースチップＬＳＩ１にはＶＤＤ１用電源パッドＰVDD1につながるＶＤＤ１用内部電源配線ＸVDD1をオンチップＬＳＩ２のレベルシフト回路１０５に対応する領域まで延長し、このＶＤＤ１用内部電源配線ＸVDD1上にＶＤＤ１用ＣＯＣパッドＰ1 を形成する。また、オンチップＬＳＩ２には前記レベルシフト回路１０５の領域にＶＤＤ１用ＣＯＣパッドＰ1 に対向されるＶＤＤ１用ＣＯＣパッドＰ11を形成し、オンチップＬＳＩ２をベースチップＬＳＩ１上に搭載したときに両ＶＤＤ１用ＣＯＣパッドＰ1 ，Ｐ11が金属ボール１０９を介して相互に電気接続されるように構成する。なお、オンチップＬＳＩ２には実施例１と同様にＶＤＤ２用電源パッドＰVDD2を介してベースチップＬＳＩ１に供給されたＶＤＤ２がオンチップＬＳＩ２の素子回路１１２に供給されており、その一部はレベルシフト回路１０５にも供給されていることは言うまでもない。
【００２９】
この実施例２によれば、オンチップＬＳＩ２のレベルシフト回路１０５には、オンチップＬＳＩ２の動作電圧であるＶＤＤ２とＧＮＤが供給される一方で、ＶＤＤ１用ＣＯＣパッドＰ1 を介してベースチップＬＳＩ１から直接的にＶＤＤ１が供給されることになり、レベルシフト回路１０５が動作されることになる。したがって、オンチップＬＳＩ２のレベルシフト回路１０５にＶＤＤ１を給電するための電源配線をオンチップＬＳＩ２に配設する必要がなくなり、オンチップＬＳＩ２において電源配線が占める面積割合を低減することができる。これにより、オンチップＬＳＩ２の高集積化、ないしはＣＯＣ構成の半導体集積回路装置の高集積化が実現できることになる。
【実施例３】
【００３０】
また、本発明はＶＤＤ１で動作する素子回路で構成されるベースチップの一部にＶＤＤ２のみで動作する素子回路が設けられた場合についても、あるいはこれとは逆にＶＤＤ２で動作する素子回路で構成されるオンチップの一部にＶＤＤ１のみで動作する素子回路が設けられたＣＯＣ構成の半導体集積回路装置についても適用することが可能である。例えば、図８は前者の構成例を示す実施例３としての模式図である。ベースチップＬＳＩ１には第１の実施形態と同様にＶＤＤ１とＶＤＤ２で動作する素子回路としてシフトレジスタ回路１０５が形成されるとともに、ベースチップＬＳＩ１のＶＤＤ１で動作する素子回路１１１とは異なるＶＤＤ２で動作するＶＤＤ２用素子回路１１３が形成されている。そして、このＶＤＤ２用素子回路１１２が形成されている領域のベースチップＬＳＩ１とオンチップＬＳＩ２にはそれそれシフトレジスタ回路１０５と同様にＶＤＤ２用ＣＯＣパッドＰ2 が形成されており、ベースチップＬＳＩ１上にオンチップＬＳＩ２を搭載したときに両ＶＤＤ２用ＣＯＣパッドＰ2 ，Ｐ22が互いに電気接続されるようになっている。
【００３１】
本実施例３の半導体集積回路装置では、外部からベースチップＬＳＩ１にＶＤＤ１，ＶＤＤ２が供給されると、レベルシフト回路１０５は実施例１と同様にＶＤＤ１が供給されるとともに、ＶＤＤ２用ＣＯＣパッドＰ2 ，Ｐ22を介してオンチップＬＳＩ２からＶＤＤ２が供給され、両電圧ＶＤＤ１，ＶＤＤ２によって動作される。また、ＶＤＤ２用素子回路１１３は同様にオンチップＬＳＩ２から供給されるＶＤＤ２のみによって動作される。これにより、ベースチップＬＳＩ１にはレベルシフト回路１０５とＶＤＤ２用素子回路１１３にそれぞれＶＤＤ２を給電するための電源配線を配設する必要がなくなり、ベースチップＬＳＩ１において電源配線が占める面積割合を低減することができ、ベースチップＬＳＩ１の高集積化、ないしはＣＯＣ構成の半導体集積回路装置の高集積化が実現できることになる。
【実施例４】
【００３２】
また、前記各実施例はベースチップ上に一つのオンチップを搭載した例を示しているが、２つ以上のオンチップを搭載した場合でも本発明が適用できることは言うまでもない。例えば、図９はベースチップＬＳＩ１上に２つのオンチップＬＳＩ２１，ＬＳＩ２２を搭載したＣＯＣ構成の実施例４の半導体集積回路装置の模式図であり、２つのオンチップＬＳＩ２１，ＬＳＩ２２のそれぞれに対応する領域のベースチップＬＳＩ１にレベルシフト回路１０５ａ，１０５ｂを配設し、これらのレベルシフト回路１０５ａ，１０５ｂに対して２つのオンチップＬＳＩ２１，ＬＳＩ２２をそれぞれ実施例１のオンチップと同様な構成とすることで、各レベルシフト回路１０５ａ，１０５ｂに対してそれぞれ別のオンチップＬＳＩ２１，ＬＳＩ２２を介してＶＤＤ２を供給することが可能になる。このように構成した場合でも、ベースチップＬＳＩ１における電源配線の面積割合を低減して半導体集積回路装置の高集積化が実現できることは詳細に説明するまでもない。
【実施例５】
【００３３】
以上の説明はＶＤＤ１とＶＤＤ２の２つの異なる電源電圧で動作される半導体集積回路装置に本発明を適用した例であるが、３つ以上の異なる電源電圧で動作される半導体集積回路装置に本発明を適用することも可能である。図１０はＶＤＤ１，ＶＤＤ２，ＶＤＤ３の３つの異なる電源電圧で動作される実施例５の半導体集積回路装置の構成例を示す模式的な平面図である。ここでは、ベースチップＬＳＩ１は電源電圧ＶＤＤ１で動作され、このベースチップＬＳＩ１上に異なる電源電圧ＶＤＤ２で動作するＶＤＤ２オンチップＬＳＩ２と、さらに異なる電源電圧ＶＤＤ３で動作するＶＤＤ３オンチップＬＳＩ３をそれぞれ搭載してＣＯＣ構成の半導体集積回路装置を構成した例を示している。そして、ここではＶＤＤ２オンチップＬＳＩ２１の直下の領域のベースチップＬＳＩ１にＶＤＤ２を必要とする第１の素子回路１１４が配設され、ＶＤＤ３オンチップＬＳＩ３の直下の領域のベースチップにＶＤＤ３を必要とする第２の素子回路１１５が配設された場合に、第１の素子回路１１４にはＶＤＤ２オンチップＬＳＩ２を介してＶＤＤ２を供給し、第２の素子回路１１５にはＶＤＤ３オンチップＬＳＩ３を介してＶＤＤ３を供給するようにする。なお、ＶＤＤ２オンチップＬＳＩ２及びＶＤＤ３オンチップＬＳＩ３において第１，第２の素子回路１１４，１１５にＶＤＤ２，ＶＤＤ３を供給する構成は前記各実施例と同様に各チップに設けられたＣＯＣパッドを利用することは言うまでもない。
【００３４】
この実施例によれば、３つの異なる電源電圧をベースチップＬＳＩ１に供給することで異なる電源電圧ＶＤＤ２，ＶＤＤ３で動作する各オンチップＬＳＩ２，ＬＳＩ３を動作させることができるとともに、ベースチップＬＳＩ１に設けられたＶＤＤ２，ＶＤＤ３を必要とする素子回路１１４，１１５を動作させることができ、その場合でもベースチップＬＳＩ１には第１，第２の素子回路１１４，１１５のそれぞれにＶＤＤ２，ＶＤＤ３を供給するための電源配線を形成する必要がなく、電源配線の面積割合を低減し、高集積化が実現できる。
【００３５】
以上の実施例の説明では、異なる２つの電源電圧ＶＤＤ１とＶＤＤ２で動作する内部回路、或いは異なる２つの電源電圧ＶＤＤ１とＶＤＤ３で動作する内部回路としてシフトレジスタ回路の例を示したが、これに限定されるものではなく、２つの異なる電源電圧で動作する回路であれば本発明を同様に適用することが可能である。
【００３６】
また、本発明は実施例３で説明したように、所定の電源電圧で動作される第１のＩＣチップと、これとは異なる電源電圧で動作される第２のＩＣチップとでＣＯＣ構成の半導体集積回路装置を構成する場合に、いずれか一方のＩＣチップの回路の一部に他方のＩＣチップの動作電圧で動作する回路を含むものであれば本発明を同様に適用することが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体集積回路装置の実施例１の一部を破断した外観斜視図である。
【図２】図１の半導体集積回路装置の概略構成の縦断面図である。
【図３】ベースチップの表面図である。
【図４】図３の要部の素子構成を示す拡大図である。
【図５】オンチップの表面図である。
【図６】実施例１の模式構成を示す配線構成図である。
【図７】実施例２の実施形態の模式構成を示す配線構成図である。
【図８】実施例３の実施形態の模式構成を示す配線構成図である。
【図９】実施例４の模式構成を示す平面図である。
【図１０】実施例５の模式構成を示す配線構成図である。
【図１１】従来のＣＯＣ半導体集積回路装置のベースチップの表面図である。
【図１２】従来の異なるＣＯＣ半導体集積回路装置の表面一部の拡大図である。
【符号の説明】
【００３８】
１０１  外部接続用パッド
１０２  ＩＯセル
１０３  電源パッド
１０４  内部回路
１０５  レベルシフト回路
１０６  電源接続領域
１０７  ＣＯＣパッド
１０８  電源配線
１０９  金属ボール
１１０  封止樹脂
１１１〜１１５  素子回路
ＰVDD1  ＶＤＤ１用電源パッド
ＰVDD2  ＶＤＤ２用電源パッド
ＰGND   ＧＮＤ用電源パッド
ＰSIG   信号用パッド
Ｐ1 ，Ｐ11  ＶＤＤ１用ＣＯＣパッド
Ｐ2 ，Ｐ22  ＶＤＤ２用ＣＯＣパッド
ＰG ，ＰGG  ＧＮＤ用ＣＯＣパッド
ＰS ，ＰSS  信号用ＣＯＣパッド
ＳVDD1  ＶＤＤ１用周回電源配線
ＳVDD2  ＶＤＤ２用周回電源配線
ＳGND   ＧＮＤ用周回電源配線
ＹVDD1  ＶＤＤ１用内部電源配線
ＹVDD2  ＶＤＤ２用内部電源配線
ＹGND   ＧＮＤ用内部電源配線
ＸVDD1  ＶＤＤ１用下層配線
ＸVDD2  ＶＤＤ２用下層配線
ＸGND   ＧＮＤ用下層配線
ＸＸGND   ＧＮＤ用電源配線
ＸＸVDD2  ＶＤＤ２用電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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