(57)【要約】【課題】  メモリセルアレイ配置に好適な低抵抗ゲートを持った不揮発性半導体記憶装置を提供する。【解決手段】  スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートがサイドウォールスペーサにより形成されているとき、該メモリゲートを多結晶シリコンにより形成したのちニッケルシリサイドに置換する。これにより、選択ゲートや拡散層へのシリサイド化に影響することなく低抵抗化することができる。【選択図】  図１０
2005228786.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体の主表面に、
チャネル領域と、これを挟んで配置された第１の不純物領域と第２の不純物領域と
前記チャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の、前記第１の不純物領域及び第２の不純物領域のいずれか一方の側面に分離用絶縁膜を介し、且つ前記チャネル領域上には第２のゲート絶縁膜を介して薄層として形成された第２のゲート電極と、を有し、且つ
前記第２のゲート電極がシリサイドで形成され、
前記第１及び第２のゲート電極と、前記第１の不純物領域と第２の不純物領域への電位を制御し、前記第２のゲート絶縁膜への電荷の蓄積および読み出しを制御する不揮発性半導体記憶装置。
【請求項２】
シリコン基体上に形成された、第１の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型トランジスタゲートと第２の絶縁ゲート型電界効果トランジスタとを、前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と、前記第２の絶縁ゲート型電界効果トランジスタの有する第２のゲート電極とが同じ方向に延在して、有し、
前記シリコン基体に、
前記第１及び第２のゲート電極の延在する方向と直行する方向に順次、
第１の拡散層電極と、
前記第１のゲート電極及び、第１のゲート絶縁膜を介して前記第１のゲート電極に対向しこれにより制御された第１のチャネルと、
前記第２のゲート電極及び、第２のゲート絶縁膜を介して前記第２のゲート電極に対向しこれにより制御された第２のチャネルと、
第２の拡散層電極とを有し、
前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能を有し、且つ、キャリアを前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に注入することで、キャリアの持つ電荷により、前記第１の拡散層電極と前記第２の拡散層電極間を流れる電流の、前記第２のゲート電極による電圧特性を変化させ、
且つ、
前記第２のゲート電極が、前記第１のゲートの前記チャネル方向に対向する側面うちの前記第２の拡散層電極側に、絶縁膜層を挟んで形成されたシリサイドの薄層で成ることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２のゲート電極のシリサイドの薄層が、ニッケルシリサイドであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート電極が多結晶シリコン層とシリサイド層との積層構造で形成され、前記第２のゲート電極が単一のシリサイド材料により形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の拡散層電極及び前記第２の拡散層電極がシリサイド領域を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のゲート絶縁膜が、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜の積層体であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板内に形成された第１半導体領域と第２半導体領域と、前記第１半導体領域と前記第２半導体領域の間の前記半導体基板上に形成された第１ゲート電極と第２ゲート電極とを有し、
前記第２ゲート電極は前記第１ゲート電極の側壁に絶縁膜を介して形成されたサイドウォール形成の電極であり、前記第１半導体領域表面と前記第２ゲート電極表面とにシリサイド層が形成され、前記第２ゲート電極表面に形成されたシリサイド層の層厚は、少なくとも前記第１半導体領域表面に形成されたシリサイド層膜厚よりも厚いことを特徴とする不揮発性半導体記憶装置。
【請求項８】
基体の主表面に第１及び第２の一対の不純物領域が離間して配置され、前記第１及び第２の不純物領域の間に第１のゲート電極及び第２のゲート電極がゲート絶縁膜を介して配置された不揮発性半導体記憶装置の製造方法であって、
シリコン基体上に、
第１のゲート絶縁膜を形成する工程、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程、
第２のゲート絶縁膜を形成する工程、
前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程、
前記第２のゲート電極を低抵抗金属材料に置換する工程、
前記第１のゲート電極にシリサイド層を形成する工程、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
基体の主表面に第１及び第２の一対の不純物領域が離間して配置され、前記第１及び第２の不純物領域の間に第１のゲート電極及び第２のゲート電極がゲート絶縁膜を介して配置された不揮発性半導体記憶装置の製造方法であって、
シリコン基体上に、第１のゲート絶縁膜を介して第１のゲート電極を形成する工程、
これまでの工程で準備された半導体基体の主表面に第２のゲート絶縁膜層を形成する工程、
前記第２のゲート絶縁膜層上に多結晶シリコン層を形成する工程、
前記多結晶シリコン層を異方性エッチングによって選択的にエッチングし、前記第１のゲート電極の前記チャネル方向の一対の側面の少なくとも一方に第２のゲート電極を側壁状に形成する工程、
前記第１及び第２のゲート電極の領域に対して第１及び第２の一対の不純物領域を形成する工程、
これまでの工程で準備された半導体基体上に、前記多結晶シリコン層をシリサイド化する為の金属層を形成する工程、
前記多結晶シリコン層よりなる第２のゲート電極をシリサイド化する工程、
未反応のシリサイド化する為の金属層を除去する工程、
前記第１及び第２のゲートの両電極が構成する凸状領域の前記チャネル方向の一対の側面に少なくとも絶縁膜を形成する工程、
前記第１及び第２の一対の不純物領域の少なくとも一部を低抵抗金属化する工程、を有することを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記低抵抗金属化する工程がシリサイド化の工程であることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１及び第２の一対の不純物領域を形成する工程は、前記第１及び第２のゲート電極の領域をマスク領域としてイオン打ち込みを行い、自己整合的に第１及び第２の一対の不純物領域を形成することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第２のゲート電極をシリサイド化する工程は、前記第２のゲート電極全体をシリサイドすることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記低抵抗金属化する工程は、前記第１のゲート電極の上部の低抵抗金属化をも含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第２のゲート電極を側壁状に形成する工程の後、前記シリサイド化される第２のゲート電極の厚さを薄くする工程を有することとを有することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第２のゲート絶縁膜が、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜の積層体であることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
半導体基板内に形成された第１半導体領域と第２半導体領域と、前記第１半導体領域と前記第２半導体領域の間の前記半導体基板上に形成された第１ゲート電極と第２ゲート電極とを有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に第１ゲート電極を形成する工程、
前記第１ゲート電極の表面および半導体基板の表面に第１絶縁膜を形成する工程、
前記第１ゲート電極の側壁に前記第１絶縁膜を介して第２ゲート電極を形成する工程、
前記第２ゲート電極の表面をシリサイド化する工程、
前記第２ゲート電極の表面のシリサイド化工程の後に、前記第１半導体領域の表面をシリサイド化する工程、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法、特に不揮発性メモリ構造を有する半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
【０００３】
半導体素子の不揮発性メモリについては、Ｓ．Ｓｚｅ著のフィジックス  オブ  セミコンダクタ  デバイス第２版、ウィリー出版（Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ、２ｎｄ  ｅｄｉｔｉｏｎ、Ａ  Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ  ｐｕｂｌｉｃａｔｉｏｎ）の第４９６頁から５０６頁に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる（非特許文献１）。これによると、絶縁膜を用いたメモリは、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるものは、浮遊ゲート型に比べて新たな導電層を形成する必要がない。従って、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが知られている。
【０００４】
しかし、これまでの絶縁膜中に電荷を蓄えるものでは、電荷の注入と放出を行なわせながら、且つ、十分に電荷保持特性を持たせることが求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行なうことが提案されている。この動作については、１９９７年のシンポジウムオンＶＬＳＩテクノロジー第６３頁に記述がみられる。この構造では、メモリ動作させる多結晶シリコンゲートとセルの選択を行なうゲートが分かれて形成されている（非特許文献２）。又、同様の記載が米国特許５９６９３８３（ＵＳ００５９６９３８３）にもみることができる（特許文献１）。
【０００５】
このメモリセル構造では、基本的にはＮＭＯＳをベースとし、図１に示すように選択ゲート５０２の脇にメモリゲート５０１からなる２つのトランジスタが置かれていると推察される。
【０００６】
シリコン基板１０１に拡散層電極２０２、２０１が対向して設けられ、この間にゲート絶縁膜９０２、９０１を介して選択ゲート５０２、メモリゲート５０１が配置される。これらのゲートに対応して半導体基板に各チャネル３０２、３０１が形成される。この構造を等価回路として示したのが図２である。メモリゲートのゲート絶縁膜９０１はシリコン酸化膜でシリコン窒化膜を挟む構造で形成しており、いわゆるＭＯＮＯＳ構造（Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon)）になっている。選択ゲート５０２のゲート絶縁膜９０２はシリコン酸化膜である。拡散層電極２０２、２０１は、それぞれ、選択ゲートとメモリゲートをマスクに形成している。尚、ここで、選択ゲートとは等価回路における選択トランジスタ１に対応するゲート、メモリゲートとはメモリトランジスタ２に対応するゲートを指している。
【０００７】
このメモリセルの基本的な動作として、（１）書きこみ、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。但し、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、見方によって、逆の呼び方をすることもできる。又、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためＮＭＯＳタイプで形成したメモリセルについて述べるが、ＰＭＯＳタイプでも原理的には同様に形成することができる。
【０００８】
（１）書きこみ時、メモリゲート側拡散層電極２０１に正電位を与え、選択ゲート側拡散層２０２電極には基板１０１と同じ接地電位を与える。メモリゲート５０１にメモリゲート側拡散層電極２０１に対して高いゲートオーバードライブ電圧を加えることで、メモリゲート５０１下のチャネル３０１をオン状態にする。ここで選択ゲートの電位を閾値より０．１ないし０．２Ｖ高い値をとることで、オン状態にする。この時、２つのゲート９０１、９０２の境付近に最も強い電界を生じるため、この領域で多くのホットエレクトロンが発生し、メモリゲート側に注入される。この現象はソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものである。この現象については、１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第５８６頁から５８９頁(IEEE International Electron Device Meeting、Technical Digest、 pp ５８６-５８９、 １９８６)にＡ．Ｔ．Ｗｕ等による報告がみられる（非特許文献３）。ここでは、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲートの境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。又、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
（２）消去時は、メモリゲートに負電位を与え、メモリゲート側拡散層２０１に正電位を与える。このことにより、拡散層端部のメモリゲート９０１と拡散層２０１とがオーバーラップした領域で、強反転が生じるようにする。この強反転により、バンド間トンネル現象を起こし、ホールを生成することができる。このバンド間トンネル現象については、例えば１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第７１８頁から７２１頁(IEEE International Electron Device Meeting、Technical Digest、 pp ７１８-７２１、 １９８７)にＴ．Ｙ．Ｃｈａｎ等による報告が見られる（非特許文献４）。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれ、ＭＯＮＯＳ膜中に注入されることにより消去動作が行なわれる。即ち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。この消去方式の特長は、ホールを拡散層端で発生させているため、メモリゲート５０１の拡散層側端部に集中的にホールが注入されることである。
（３）保持時、電荷は絶縁膜ＭＯＮＯＳ中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
（４）読み出し時、選択ゲート側拡散層２０２に正電位を与え、選択ゲート５０２に正電位を与えることで、選択ゲート下３０２のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（即ち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。
【０００９】
【特許文献１】ＵＳ００５９６９３８３
【００１０】
【特許文献２】特開２００２−２３１８２９（図６）
【非特許文献１】Ｓ．Ｓｚｅ著  Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ、２ｎｄ  ｅｄｉｔｉｏｎ、Ａ  Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ  ｐｕｂｌｉｃａｔｉｏｎ  第４９６頁から５０６頁
【非特許文献２】１９９７年シンポジウムオンＶＬＳＩテクノロジー第６３頁
【非特許文献３】１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第５８６頁から５８９頁
【非特許文献４】１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第７１８頁から７２１頁
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記従来技術を実現するメモリセルの断面構造を図３に示した。図３は、いわゆるスプリットゲート型セル構造の例である。こうした例は、例えば、特開２００２−２３１８２９号などに見られる（特許文献２）。スプリットゲート型セル構造を用いたメモリセルのスケーラビリティを向上させるには、加工性の高い多結晶シリコンを用いた、いわゆるサイドウォールスペーサによるメモリゲート加工が有益である。図３はこの代表的な例である。半導体基板１０１に対向して拡散層電極２０１、２０２が形成される。これらの拡散層電極２０１、２０２間に形成されるチャネル２０５、２０６に対応して選択ゲート５０２及びメモリゲート５０１が配置される。選択ゲート５０２及びメモリゲート５０１は各々ゲート絶縁膜９０２、９０１を介して形成される。そして、この例では、拡散層電極２０１、２０２及び各ゲート５０１、５０２の上部にシリサイド層が配置されている。
【００１２】
この構造の有利な点は、メモリゲートのゲート長（Ｌｇｍ）を小さくすることで、正孔の注入を容易にすることができるためである。しかし、通例のサイドウォールスペーサを利用する形で形成すると、小さくできる反面、メモリゲート電極の配線抵抗が増大する問題がおきる。この配線抵抗の問題は、集積半導体不揮発性メモリセルとしては不適である。即ち、メモリセルをアレイ状に配置する際、ゲート用の導体層を配線として取り扱わなければならないためである。例えば、ゲート抵抗の増大は、電位供給を不安定なものとし、セルの高速動作にとって大きな課題となる。そこで、この問題の解決の為に、ゲート抵抗を低減するに、従来のＣＭＯＳにおいて多く使われている多結晶シリコンで形成されたゲート電極を、シリサイド化することが考えられる。
【００１３】
図３は、従来のサリサイドプロセスを適用した場合の様子を示したものになっている。各ゲート５０１、５０２の上部にシリサイド層５５４、５５５を設けている。この図からわかるように、選択ゲートのゲート長（Ｌｃｇ）に比べゲート長（Ｌｍｇ）の短いメモリゲートでは、シリサイド材料の持つ寸法依存性から、十分に抵抗を下げることができなくなる問題がある。このことの対応策が、又、新たな問題を生むこととなる。即ち、
ゲート用導体層の抵抗を下げるため、前記シリサイド層（ｘｍ）を厚く形成すると、同じ工程で形成しなければならない拡散層２０１、２０２でのシリサイド層２５４、２５５も厚くなる。そのため、拡散層２０１、２０２を更に深くすることが必要になる。このことは、セルのスケーラビリティが損なわれることになる。
【００１４】
又、本例では、メモリゲートが多結晶シリコンによるサイドウォールスペーサとして形成されているため、半導体基板側の拡散層電極２０１、２０２とゲート上部５０２、５０１を同時にシリサイド化するとゲート拡散層間、即ちシリサイド５５５とシリサイド５５４とが短絡することが考えられる。この問題を回避する為、シリサイド化の材料層を半導体基板側の拡散層のみを覆うようなプロセスが特開２００２−２３１８２９号公報において報告されている（特許文献２）。しかし、この方法では選択ゲートや拡散層を共に低抵抗化することができない問題が、新たに生じてくる。
【００１５】
一方、シリサイド反応を用いずに抵抗を下げるため、例えばタングステンのような高融点金属を用いてメモリゲートを形成することが考えられる。しかし、この場合には、多結晶シリコンに比べ加工性が困難になるばかりではなく、ゲートをマスクとしてイオン打ち込みすることでソース、ドレイン拡散層電極を自己整合プロセスで形成することができなくなる。これはマスクとされるゲート中から、イオン打ち込みによるノックオン現象により金属が基板中に注入されるためである。
【００１６】
そこで、本発明の目的は、上記諸問題を解決し、低抵抗なメモリゲートを持ったスプリットゲート構造の絶縁ゲート型不揮発性メモリを提供することである。
【課題を解決するための手段】
【００１７】
本願発明の骨子は次の通りである。即ち、メモリゲートを多結晶シリコンで加工したのち、メモリゲートのみを、例えばＯＮＯ膜を保護膜としてシリサイド化する。このプロセスによれば、ソース或いはドレインとなる不純物拡散領域中でのシリサイド層厚さとは独立にメモリゲートの低抵抗化を行える。メモリゲートのシリサイド層をソース或いはドレインとなる不純物拡散領域中でのシリサイド層厚さよりも厚く形成出来る。又、メモリゲートのシリサイド層厚さを最大にすることにより、メモリゲートを完全にシリサイド層とすることが出来る。従って、低いゲート抵抗を実現することができる。
【００１８】
スプリットゲート型メモリセルにおける前記メモリゲートを、選択ゲートの側壁に、絶縁膜を介して形成した、いわゆるサイドウオールにて形成することによって、メモリゲートのゲート長を小さくすることが出来る。従って、メモリゲートの選択ゲート側端部からのキャリア注入が容易になされると共に、短いゲート長にもかかわらず、十分な低抵抗材料を用いることが可能となるので、実用上十分な低抵抗なメモリゲートをなすことが出来る。ここで、スプリットゲート型メモリセルにおけるメモリトランジスタのゲート絶縁膜が、第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜の積層体を用いることが代表的な形態である。
【００１９】
尚、本願発明のスプリットゲート型メモリセルの等価回路は図２と同様である。即ち、基本的形態は、シリコン基板に不純物拡散層電極が対向して設けられ、この間にゲート絶縁膜を介して選択ゲート、メモリゲートが配置される。これらのゲートに対応して半導体基板に各チャネルが形成されている。又、本願発明の不揮発性記憶装置における書き込み、消去、保持、及び読み出しの基本状態の考え方自体は、背景技術の欄で説明したものと同様である。
【００２０】
以下に、主な本願発明の諸形態を列挙する。
【００２１】
本発明の第１の形態は、半導体基体の主表面に、チャネル領域と、これを挟んで配置された第１の不純物領域と第２の不純物領域とチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極（即ち、選択ゲート）と、第１のゲート電極の、第１の不純物領域及び第２の不純物領域のいずれか一方の側面に分離用絶縁膜を介し、且つチャネル領域上には第２のゲート絶縁膜を介して薄層として形成された第２のゲート電極（即ち、メモリゲート）とを有し、且つ、第２のゲート電極がシリサイドで形成されている。そして、当該不揮発性半導体記憶装置は、第１及び第２のゲート電極と、第１の不純物領域と第２の不純物領域への電位を制御し、第２のゲート絶縁膜への電荷の蓄積および読み出しを制御している。
【００２２】
本願発明を別な表現で表わすと、即ち、第２の形態は、シリコン基体上に形成された、第１の絶縁ゲート型電界効果トランジスタと、第１の絶縁ゲート型トランジスタゲートと第２の絶縁ゲート型電界効果トランジスタとを、第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と、第２の絶縁ゲート型電界効果トランジスタの有する第２のゲート電極とが同じ方向に延在して有する。そして、前記シリコン基体に、第１及び第２のゲート電極の延在する方向と直行する方向に順次、第１の拡散層電極と、第１のゲート電極及び、第１のゲート絶縁膜を介して第１のゲート電極に対向しこれにより制御された第１のチャネルと、第２のゲート電極及び、第２のゲート絶縁膜を介して第２のゲート電極に対向しこれにより制御された第２のチャネルと、第２の拡散層電極とを有する。前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能を有し、且つ、キャリアを前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に注入することで、キャリアの持つ電荷により、前記第１の拡散層電極と前記第２の拡散層電極間を流れる電流の、前記第２のゲート電極による電圧特性を変化させる。本願発明においては、第２のゲート電極が、第１のゲートのチャネル方向に対向する側面うちの第２の拡散層電極側に、絶縁膜層を挟んで形成されたシリサイドの薄層で成ることが極めて肝要である。前記第２のゲート電極のシリサイドの薄層が、ニッケルシリサイドであることは、最も実用的なシリサイド材料である。
【００２３】
又、本願発明の不揮発性記憶装置では、前記第１のゲート電極が多結晶シリコン層とシリサイド層との積層構造で形成され、前記第２のゲート電極が単一のシリサイド材料により形成されていることが実用的である。
【００２４】
通例、本願発明の不揮発性記憶装置では、前記第１の拡散層電極及び前記第２の拡散層電極がシリサイド領域を有している。しかし、後に具体的に示すように、第２のゲート電極のシリサイド化の工程と、第１の拡散層電極及び前記第２の拡散層電極のシリサイド化の工程とを別な工程で実行しており、各シリサイドの諸条件を満足するものとすることが出来る。
【００２５】
次に本願発明の不揮発性半導体記憶装置の製造方法について説明する。
【００２６】
本願発明の製造方法は、基体の主表面に第１及び第２の一対の不純物領域が離間して配置され、前記第１及び第２の不純物領域の間に第１のゲート電極及び第２のゲート電極がゲート絶縁膜を介して配置された不揮発性半導体記憶装置の製造方法であって、シリコン基体上に、第１のゲート絶縁膜を形成する工程、前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程、第２のゲート絶縁膜を形成する工程、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程、前記第２のゲート電極を低抵抗金属材料に置換する工程、前記第１のゲート電極にシリサイド層を形成する工程を有する。
【００２７】
更に、より具体的な製造方法の例を示せば、次の通りである。
【００２８】
即ち、基体の主表面に第１及び第２の一対の不純物領域が離間して配置され、前記第１及び第２の不純物領域の間に第１のゲート電極及び第２のゲート電極がゲート絶縁膜を介して配置された不揮発性半導体記憶装置の製造方法であって、
シリコン基体上に、第１のゲート絶縁膜を介して第１のゲート電極を形成する工程、
これまでの工程で準備された半導体基体の主表面に第２のゲート絶縁膜層を形成する工程、
前記第２のゲート絶縁膜層上に多結晶シリコン層を形成する工程、
前記多結晶シリコン層を異方性エッチングによって選択的にエッチングし、前記第１のゲート電極の前記チャネル方向の一対の側面の少なくとも一方に第２のゲート電極を側壁状に形成する工程、
前記第１及び第２のゲート電極の領域に対して第１及び第２の一対の不純物領域を形成する工程、
これまでの工程で準備された半導体基体上に、前記多結晶シリコン層をシリサイド化する為の金属層を形成する工程、
前記多結晶シリコン層よりなる第２のゲート電極をシリサイド化する工程、
未反応のシリサイド化する為の金属層を除去する工程、
前記第１及び第２のゲートの両電極が構成する凸状領域の前記チャネル方向の一対の側面に少なくとも絶縁膜を形成する工程、
前記第１及び第２の一対の不純物領域の少なくとも一部を低抵抗金属化する工程、を有する。
【００２９】
この場合、前記低抵抗金属化する工程がシリサイド化の工程であるのが、実際的である。又、前記第１及び第２の一対の不純物領域を形成する工程は、前記第１及び第２のゲート電極の領域をマスク領域としてイオン打ち込みを行い、自己整合的に第１及び第２の一対の不純物領域を形成することが実際的、有用である。
【００３０】
又、本願発明の目的からいって、前記第２のゲート電極をシリサイド化する工程は、前記第２のゲート電極全体をシリサイドすることが分けても好ましい。低抵抗化の工程、具体例としてはシリサイド化の工程は実際的な利便性から、次のような変更を行うことが出来る。先ず、前記低抵抗金属化する工程において、前記第１のゲート電極の上部の低抵抗金属化を合わせて行うことが出来る。
【００３１】
又、前記第２のゲート電極を側壁状に形成する工程の後、前記側壁状のシリサイド化される第２のゲート電極の厚さを薄く（即ち、エッチバック）し、当該第２のゲート電極とソース或いはドレインとなる不純物領域とを適切な間隔とし、この状態で、第２のゲート電極とソース或いはドレインとなる不純物領域の低抵抗金属化を同じ工程で行えるようにすることが出来る。
【発明の効果】
【００３２】
本願発明は、メモリトランジスタのゲート電極とソース、ドレインとなす不純物領域の低抵抗化を、それらの各々の要請を満足させた、スプリットゲートを有する絶縁ゲート型不揮発性半導体記憶装置の新規な構造並びにその製造方法を提供する。
【００３３】
又、更に、こうした構造はメモリセルアレーの配置に好適である。
【発明を実施するための最良の形態】
【００３４】
＜実施例１＞
以下、本発明を本発明の実施例を参照して詳細に説明する。まず、本発明の主要部となるメモリゲートを中心に形成法および本発明に関する構造を説明する。
【００３５】
図４から図１０は、本発明の第１の実施例である半導体装置を模式的に示した断面図である。
【００３６】
通例の半導体装置の製造方法に従って、ウエル１０１を有する半導体基体を準備する。ウエル１０１における活性領域表面に３ｎｍのゲート酸化膜９０２を形成したのち、リンをドーピングした多結晶シリコンを２００ｎｍＣＶＤ法により堆積する。この後、通例のリソグラフィ技術を用いて、前記多結晶シリコン層を所望形状の加工し選択ゲート５０２を形成する(図４)。
【００３７】
次いで、電荷保持層となるシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造９０１（以下、ＯＮＯ膜と略記する）を形成したのち、リンをドーピングした多結晶シリコン５０１を６０ｎｍ堆積する(図５)。この時、積層構造を構成する各絶縁膜は、その厚さを、例えば、基板側から各々２ｎｍ−７ｎｍ、５ｎｍ−１２ｎｍ、５ｎｍ−１０ｎｍの範囲に設定する。但し、この膜厚は応用により、勿論最適化することができる。尚、図中には各層毎でなく積層膜を符号９０１として表示する。尚、この第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜の積層体は、基板側の第１のシリコン酸化膜は基板との間に電位障壁を形成する為の絶縁膜、中間のシリコン窒化膜は第１及び第２のシリコン酸化膜の各々との界面及びシリコン窒化膜の少なくとも一方にキャリアを捕獲準位を形成する為の絶縁膜、更に、第２のシリコン酸化膜は第２のゲート電極との間に電位障壁を形成する為の絶縁膜である。
【００３８】
この多結晶シリコン５０１を基板面に垂直方向に異方性エッチングすることで、選択ゲート５０２の側面にスペーサ５０３、５０４を形成する(図６)。
【００３９】
片側のスペーサ５０３を、下地のＯＮＯ膜９０１をストッパーとしてエッチングで除去する。ここで、選択ゲート５０２及び多結晶シリコンのスペーサ５０３、５０４の領域をマスクとして、砒素のイオン打ち込みを行い、拡散層電極２０１、２０２を形成する(図７)。この時、マスクはいずれも多結晶シリコンのため、通常のドーピングおよび活性化のための熱処理プロセスをとることができる。
【００４０】
ニッケル及びチタンナイトライドの積層膜６５１を、夫々厚さ４０ｎｍ、１０ｎｍにスパッタ法により堆積する(図８)。
【００４１】
摂氏５００度で熱処理を行うことで、積層膜６５１におけるニッケル層と接触していた多結晶シリコン５０１を反応させ、ニッケルシリサイド５５４を形成する。この後、未反応のニッケル等を塩酸と過酸化水素水を用いたウエットエッチングにより除去する(図９)。このプロセスにより、ニッケルシリサイドで形成されたメモリゲート５５４を得ることができる。この時、拡散層電極２０１、２０２及び選択ゲート５０２は、ＯＮＯ膜９０１により覆われているため、シリサイド反応が起きない。
【００４２】
本例に見られるように、本発明では、第２のトランジスタのゲートが絶縁膜層を挟んで第１のゲートの側面に形成された、いわゆるスペーサで構成され、且つ前記第２のトランジスタのゲートが単一のシリサイド材料で形成されている。
【００４３】
シリコン酸化膜９３０をＣＶＤ法により堆積した後、基板面と垂直に異方性エッチングを行うことで、選択ゲート上および基板上の拡散層電極領域を露出させ、再びニッケルを用いてシリサイド化する(図１０)。これにより、拡散層２０１、２０２、及び選択ゲート５０２上にシリサイド層２５４、２５５、５５５が形成される。この時、メモリゲート５５４は、すでに完全にシリサイド化されているため、熱処理を加えても安定して存在できる。こうして、第１のゲート５０２の上部並びに基板の拡散層電極部２０１、２０２のシリサイド化（シリサイド層５５５及び２５４、２５５の形成）が行われる。
【００４４】
以上、詳細に説明したように、第２のゲートのシリサイド化と、第１のゲート５０２の上部並びに基板の拡散層電極部２０１、２０２のシリサイド化が、各々に要求される特性を満足させた半導体記憶装置を提供することが出来る。
【００４５】
本発明のプロセスでは、シリサイド工程を２つに分けたものとなっているが、いづれも、従来のスペーサプロセスを用いた自己整合プロセスを用いて形成されているため、整合性よく低抵抗化することができる。又、図１０では、メモリゲートを酸化膜９３０が覆うようにしているが、図１１に示すように、メモリゲート５５４上に酸化膜９３０が存在せず開口していても、発明の趣旨から勿論よいことは云うまでもない。
【００４６】
以上、詳細に説明したように、選択ゲートと絶縁膜中に電荷を保持するメモリゲートを持ち、メモリゲートをサイドウォールスペーサで形成した不揮発性半導体装置において、メモリゲートを単一金属材料で形成することにより、メモリゲートの抵抗を低減することができる。但し、本例ではメモリゲートを単一金属材料で形成する例を示したが、必ずしも単一金属材料である必要はなく、少なくとも拡散層２０１、２０２及び選択ゲート５０２上に形成されるシリサイド層厚よりも、メモリゲートのシリサイド層厚が厚ければよく、多結晶シリコンとシリサイドとの複合材料であってもかまわない。ここで言うシリサイド層厚とは、サイドウォールスペーサの側壁の曲部表面に対しての法線方向の厚さを言う。
【００４７】
本例によれば、メモリゲートの抵抗を低減することが出来る以外に、メモリゲートの低抵抗化に用いる材料と異なる金属を用いて選択ゲート及び拡散層電極のシリサイド化を行うことが出来る。又、選択ゲート及び拡散層電極のシリサイド化前にメモリゲートのシリサイド化を行っているので、選択ゲート及び拡散層電極のシリサイド化の熱処理でメモリゲートのシリサイド化を促進させ、更に低抵抗化することが出来る。
【００４８】
＜実施例２＞
本例は、半導体集積回路におけるメモリセル部とメモリ周辺回路部とを含めた製造工程を例示する。図１２から図２３は、本例の半導体装置を工程順に示した模式的な断面図である。本例は、メモリセル部とメモリ周辺回路部、特に、書き込み等で高い電圧が必要となるため、高耐圧素子部と通常の素子部を形成してゆく様子を示している。
【００４９】
上記図１２では、メモリセル部（１）とメモリ周辺回路部、特に、書き込み等で高い電圧が必要となる高耐圧素子部（２）と通常の素子部（３）の各領域が前記各々の符号で示されている。図１３より図１４においては、これら領域の特別な表示は無いが、対応する領域は図１２のそれと同様である。又、図１５には前記各領域（１）、（２）、（３）のより具体的な役割、即ち、ＭＯＮＯＳ（１）、周辺高耐圧回路部（２）、微細ＣＭＯＳ（３）として表示した。図１６より図２３においては、これら領域の特別な表示は無いが、対応する領域は図１５のそれと同様である。
【００５０】
ここでは、ＮＭＯＳを念頭に示すが、実際には既知のイオン打ち込み法等によりＣＭＯＳを形成している。また、良好な素子特性を与えるため、ゲート絶縁膜を素子分離領域形成前に形成するプロセスを用いているが、本発明の高電界を与える構造は本質的に素子分離領域の形成法に拠らないものであるため、従来広く用いられている、素子分離工程、例えばＳＴＩ（Shallow  Trench  Isolation）やＬＯＣＯＳを行った後、ゲート絶縁膜形成工程をおこなうことができる。
【００５１】
基板表面を熱酸化した後、イオン打ち込み法により基板表面にウエル１０１、１０２、１０３を形成する。一度、基板表面を熱酸化膜を除いた後、犠牲酸化を行い再び除去し、ゲート酸化膜９０５及び９０２を形成する。これらの酸化膜の形成は２段階の酸化膜形成工程を用いる。先ず、高耐圧部（２）が、最も厚いゲート絶縁膜９０５を持つため、その膜厚にあわせて酸化し、他の部分はホトリソグラフィ法を用いて除去する。次に、他の領域（１）（３）にあわせて酸化を行ない３ｎｍの絶縁膜９０２を形成する。この２回目の酸化時に、最初に形成した高耐圧部のゲート絶縁膜９０５も厚くなる。そのため、最初の酸化時には、この膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。また、ホトレジストと接触した酸化膜は耐圧低下が引き起こされることが知られている。そこで、ホトレジスト塗布前に、５ｎｍ程度の薄い酸化膜をＣＶＤ法で堆積してもよい。ＣＶＤ膜は熱酸化膜に比べフッ酸に対して早いエッチング速度をもつため、堆積しても不要部のゲート絶縁膜除去時に容易に取り除くことができる（図１２）。
【００５２】
ゲート絶縁膜形成後、多結晶シリコン５５０を３０ｎｍ、シリコン窒化膜（９５０）を５０ｎｍ、ＣＶＤ法により堆積する（図１３）。
【００５３】
素子分離領域をパターニングし窒化膜９５０、多結晶シリコン５５０、ゲート絶縁膜９０５／９０２および基板を３００ｎｍエッチングし溝５５１を形成する（図１４）。
【００５４】
露出したシリコン基板表面を１０ｎｍ程度熱酸化した後、ＣＶＤ法によりシリコン酸化膜を５００ｎｍ堆積する。このシリコン酸化膜をＣＭＰ法により研磨することで堆積した窒化膜表面が露出するように平坦化を行い、溝５５１内部に酸化膜９６０を詰め込む。更に、基体凸部表面の窒化膜９５０をウエットエッチにより除去する。ここで、必要ならば閾値設定のためチャネル表面に不純物２４０をイオン打ち込みすることができる。図中の符号２４０は高耐圧部であるが、メモリセルの選択ゲートを用いてもよく、例えば選択ゲートの閾値をＶｃｇ＝０Ｖのオフ状態において１０−９Ａ／μｍの電流値となるように設定することができる（図１５）。
【００５５】
多結晶シリコン（５６０）１５０ｎｍを堆積し、ＮＭＯＳ領域にリンを高濃度にドーピングしたのち、さらに酸化膜（９７０）５０ｎｍをＣＶＤ法により積層する（図１６）。
【００５６】
メモリセルのメモリゲートを形成する側の酸化膜９７０、多結晶シリコン５６０および５５０の積層膜を、所望形状にエッチング加工する。このパターンをマスクにP型不純物２４１をイオン打ち込みすることで、この後形成される拡散層とのPN接合による電界を高くすること、また閾値を設定することができる（図１７）。
【００５７】
これまで準備した半導体基体の表面を犠牲酸化した後、熱酸化によりシリコン酸化膜を４ｎｍ形成する。この後、シリコン窒化膜８ｎｍ、シリコン酸化膜７ｎｍを堆積する。図中、この積層膜を９０１として示した。最後の酸化膜は、窒化膜を酸化することで形成することで、高耐圧膜を形成することができる。このとき下層シリコン酸化膜形成において、ISSG（In-Situ  Steam Generation）酸化法を用いることで、不純物を多量に含んだ多結晶シリコンと単結晶シリコン上でも成長速度差を小さくすることができる。このため、スムースな膜形状を得ることができる。これらの膜厚構成は形成する半導体装置の使用法によって変わるため、ここでは代表的な構成のみで示した。例えば、電荷保持時間をより長くするには、上下においた酸化膜膜厚を大きくすることで達成される。この場合、読み出し電流が減少した特性になる（図１８）。
【００５８】
リンをドーピングした多結晶シリコンを１００ｎｍの厚さにＣＶＤ法により堆積したのち、堆積膜厚分エッチングすることで選択ゲート側面にメモリゲート５０１となる多結晶シリコンスペーサを形成する。またスペーサ加工時に、図示していないが、ホトレジストにより引き出し部のパターニングを行う。このとき多結晶シリコン膜厚がメモリゲート長を決めることができる。膜厚を薄くすることでゲート長を小さくすることができる。チャネル制御性と書き込み消去特性がトレードオフになるため堆積膜厚は３０ｎｍ−１５０ｎｍにするのが良いが、選択ゲートのゲート長が２００ｎｍ程度の場合、８０ｎｍ−１００ｎｍとすることが望ましい。また、この工程の後に不要部分の多結晶シリコン等を取り除くことができる。
【００５９】
このスペーサおよびゲートをマスクに砒素を１０ｋｅＶの加速電界で１×１０１５ｃｍ−２イオン打ち込みすることで、メモリゲート側拡散層２０１を選択的に形成することができる。こうして準備した基体に対して、第１の実施例と同様にニッケルを用いたシリサイド化を行いニッケルシリサイドによるメモリゲート５５４を得る(図１９)。
【００６０】
ＰＭＯＳ領域のゲートに不純物をドーピングしたのち、選択ゲートおよび周辺トランジスタのゲート５０２加工を行う(図２０)。
【００６１】
イオン打ち込み法によりヒ素をドーピングすることでソース、ドレイン電極となる不純物拡散層電極２０２、２０３を形成する。なお、選択ゲート側拡散層にイオン打ち込みする際、メモリゲート上はレジスト４６２により覆うことで、金属材料のノックオンを回避することができる（図２１）。
【００６２】
酸化膜を８０ｎｍ堆積後、エッチングすることで、ゲート側面にスペーサ９８０を形成し、ゲート電極の多結晶シリコンを露出させる。このときパターニングすることでメモリゲート部を覆うことができる。ニッケルを用いた既知のサリサイド法により、シリサイド層を形成する。このとき、スペーサはパターニングしないで形成し、さらに薄い酸化膜を堆積させることで、シリサイド形成部を限定させることで、細かな加工を行うことができる例を示した（図２２）。
【００６３】
図２３は、既知の金属配線を形成したところを示したものである。層間絶縁膜９４５、９４６およびコンタクトプラグ６４０、配線６５０を置いたところを示している。以下、従来配線工程を行うことで集積化した半導体チップが形成される。
【００６４】
図１２−２３で示したプロセスでは、選択ゲートをシリサイド化するとき、９８０をカバーとして用いる例を示している。こうした構造を用いることで、ニッケルに比べ短絡し易いシリサイド材料、例えばチタン、コバルト、モリブデン等を用い本発明によるメモリゲート抵抗低減を果たすことができる。また、メモリゲートの低抵抗化に用いるシリサイド材料と、異なる金属を用いて選択ゲートおよび拡散層電極のシリサイド化を行うことができる。
【００６５】
本発明方式は、現行の半導体プロセスのみを用いて、より性能の高い半導体装置を得ることができるため、高い利用可能性を持つ。
【図面の簡単な説明】
【００６６】
【図１】図１は、メモリセル構造を説明するための代表的素子断面図である。
【図２】図２は、メモリセル構造を説明するための等価回路図である。
【図３】図３は、従来構造の課題を説明する素子断面構造図である。
【図４】図４は、素子製造工程を説明する断面構造図である。
【図５】図５は、素子製造工程を説明する断面構造図である。
【図６】図６は、素子製造工程を説明する断面構造図である。
【図７】図７は、素子製造工程を説明する断面構造図である。
【図８】図８は、素子製造工程を説明する断面構造図である。
【図９】図９は、素子製造工程を説明する断面構造図である。
【図１０】図１０は、素子製造工程を説明する断面構造図である。
【図１１】図１１は、素子製造工程を説明する断面構造図である。
【図１２】図１２は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１３】図１３は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１４】図１４は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１５】図１５は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１６】図１６は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１７】図１７は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１８】図１８は、本発明の第２の素子製造工程を説明する断面構造図である。
【図１９】図１９は、本発明の第２の素子製造工程を説明する断面構造図である。
【図２０】図２０は、本発明の第２の素子製造工程を説明する断面構造図である。
【図２１】図２１は、本発明の第２の素子製造工程を説明する断面構造図である。
【図２２】図２２は、本発明の第２の素子製造工程を説明する断面構造図である。
【図２３】図２３は、本発明の第２の素子製造工程を説明する断面構造図である。
【符号の説明】
【００６７】
１０１、１０２、１０３：ウエル、２０１、２０２、２０３：拡散層電極
２４０、２４１、２４２、２４４：不純物イオン打ち込み部
３０１、３０２、３０３：領域標識、４６２：マスクパターン、５０１：メモリゲート
５０２：ゲート、５０５、５０６、５５０、５６０：多結晶シリコン
２５４、２５５、５５４、５５５、６０１、６０２：シリサイド層
６４０、６５０：金属配線、６５１：メタル層、９０１：メモリゲート絶縁膜
９０２、９０５：ゲート絶縁膜、９５０：シリコン窒化膜
９３０、９４５、９４６、９６０、９７０、９８０：絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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