(57)【要約】      （修正有）【課題】結晶粒界密度が少なく、移動度が高いＬＤＤ構造又はＧＯＬＤ構造を備えた半導体素子が集積された半導体装置を、歩留まり高く作製すること。また、移動度が高く、消費電力が低く、劣化しにくい半導体素子が集積された半導体装置を、低コストで作製すること。【解決手段】自己整合的に半導体領域に希ガス元素及び不純物元素を添加（イオンドーピング）し、ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域を形成することを特徴とする。代表的には、基板に対して０〜６０度、好ましくは５〜４５度の角度で、半導体領域に希ガス元素及び不純物元素を添加（イオンドーピング）し、ゲート電極に覆われた低濃度不純物領域を形成することを特徴とする。【選択図】図１
2005039165.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に形成された半導体領域と、該半導体領域上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含む薄膜トランジスタを有する半導体装置であって、
前記半導体領域は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記低濃度不純物領域には、希ガス元素が含まれており、
前記希ガス元素の濃度は、０．０００１〜２０atomic％であることを特徴とする半導体装置。
【請求項２】
請求項１において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、及び前記チャネル形成領域と前記ドレイン領域との間に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、又は前記チャネル形成領域と前記ドレイン領域との間に形成されていることを特徴とする半導体装置。
【請求項４】
絶縁表面上に形成された半導体領域と、該半導体領域上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含む薄膜トランジスタを有する半導体装置であって、
ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタからなるＣＭＯＳ回路を有し、
前記半導体領域は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記低濃度不純物領域には、希ガス元素が含まれており、
前記希ガス元素の濃度は、０．０００１〜２０atomic％％であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記ゲート電極と一部重なる低濃度不純物領域は、自己整合的に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記チャネル形成領域、ソース領域、及びドレイン領域に希ガス元素が含まれていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記希ガス元素は、ヘリウム、アルゴン、クリプトン、キセノン、又はラドンであることを特徴とする半導体装置。
【請求項８】
絶縁表面上に薄膜トランジスタを有する半導体装置の作製方法であって、
前記絶縁表面上に半導体領域を形成し、前記半導体領域上に第一絶縁膜を形成し、前記第一絶縁膜上にゲート電極を形成する第一の工程と、
前記ゲート電極をマスクとして希ガス元素を前記半導体領域表面に０度〜６０度の角度で添加する第二の工程と、
前記第ゲート電極をマスクとして不純物元素を前記半導体領域に添加して高濃度不純物領域を形成する第三の工程と、
前記不純物元素を活性化させ、前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する第四の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項９】
絶縁表面上に複数の薄膜トランジスタを有する半導体装置の作製方法であって、
前記絶縁表面上に非晶質構造を有する半導体膜を形成し、前記非晶質構造を有する半導体膜に金属元素を添加し、前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成し、前記結晶構造を有する半導体膜の一部をエッチングして所望の形状を有する半導体領域を形成し、前記半導体領域上に第一絶縁膜を形成し、前記第一絶縁膜上にゲート電極を形成する第一の工程と、
前記ゲート電極をマスクとして希ガス元素を前記半導体領域表面に０度〜６０度の角度で添加する第二の工程と、
前記第ゲート電極をマスクとして不純物元素を前記半導体領域に添加して高濃度不純物領域を形成する第三の工程と、
前記高濃度不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する共に、前記不純物元素を活性化させ、前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する第四の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８又は請求項９において、前記第二の工程で前記希ガスと共に不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、前記第二の工程の後、前記第三の工程が行われることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至請求項１０のいずれか一項において、前記第三の工程の後、前記第二の工程が行われることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項８又は請求項９において、前記ゲート電極をマスクとして不純物を前記半導体領域表面に０度〜６０度の角度で低濃度不純物元素を添加する第五の工程を有することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、前記第二の工程の後、前記第五の工程が行われることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１３において、前記第五の工程の後、前記第二の工程が行われることを特徴とする半導体装置の作製方法。
【請求項１６】
絶縁表面上に薄膜トランジスタを有する半導体装置の作製方法であって、
前記絶縁表面上に半導体領域を形成し、前記半導体領域に希ガス元素を前記半導体領域表面に対して０度〜６０度の角度で添加した後、前記半導体領域上に第一絶縁膜を形成し、前記第一絶縁膜上にゲート電極を形成する第一の工程と、
前記第ゲート電極をマスクとして不純物元素を前記半導体領域に添加して高濃度不純物領域を形成する第二の工程と、
前記不純物元素を活性化させ、前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する第三の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項１７】
絶縁表面上に複数の薄膜トランジスタを有する半導体装置の作製方法であって、
前記絶縁表面上に非晶質構造を有する半導体膜を形成し、前記非晶質構造を有する半導体膜に金属元素を添加し、前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成し、前記結晶構造を有する半導体膜表面に対して、希ガス元素を０度〜６０度の角度で添加し、前記結晶構造を有する半導体膜の一部をエッチングして所望の形状を有する半導体領域を形成し、前記半導体領域上に第一絶縁膜を形成し、前記第一絶縁膜上にゲート電極を形成する第一の工程と、
前記第ゲート電極をマスクとして不純物元素を前記半導体領域に添加して高濃度不純物領域を形成する第二の工程と、
前記高濃度不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する共に、前記不純物元素を活性化させ、前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する第三の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１６又は請求項１７において、前記ゲート電極をマスクとして不純物を前記半導体領域表面に対して０度〜６０度の角度で低濃度不純物元素を添加する第四の工程を有することを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１８において、前記第二の工程の後、前記第四の工程が行われることを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１８において、前記第四の工程の後、前記第二の工程が行われることを特徴とする半導体装置の作製方法。
【請求項２１】
請求項８乃至請求項２１のいずれか一項において、前記希ガス元素は、ヘリウム、アルゴン、クリプトン、キセノン、又はラドンであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）と示す。）、バイポーラトランジスタ、ＭＯＳトランジスタ、容量素子、ダイオード、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、インダクタ等の半導体素子で構成された回路を有する半導体装置およびその作製方法に関する。さらには、半導体装置を部品として搭載した電子機器に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上-形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。ＴＦＴは、ＩＣや電気光学装置のような電子デバイスに広く応用されており、例えば、画像表示装置のスイッチング素子に適応されている。また、ガラス等の絶縁性基板上に作製された、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどのシステム（機能回路）の素子への開発が進められている。
【０００３】
また、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどひとつのシステム（機能回路）をＴＦＴで形成して、表示パネルと同一基板上に形成（搭載）されたシステムオンパネルや、微細な画素で構成され、高精細な表示が可能な表示装置が提案されている。これらを実現するために、高集積化の技術開発が続いている。
【０００４】
前述したようなシステム（機能回路）をＴＦＴで形成するためには、スイッチング速度の早いＴＦＴを作製する必要がある。このため、ＴＦＴの半導体領域の結晶性を高めると共に、ＴＦＴ素子の微細化が益々必要とされており、半導体素子の各部分のサイズ（配線幅、チャネル幅、コンタクトホールの直径等）を縮小する試みがなされている。
【０００５】
能動領域(半導体領域、活性領域)が結晶質半導体膜で形成されるＴＦＴの作製工程について、図１３を用いて説明する。図１３（Ａ）及び図１３（Ｂ）は、基板の上面図であり、図１３（Ｃ）は、図１３（Ｂ）の（ア）―（ア）‘の断面図であり、図１３（Ｄ）は完成したＴＦＴの断面図である。
【０００６】
図１３（Ａ）に示すように、絶縁基板（ガラス、石英等）の上にＬＰＣＶＤ法（Low Pressure Chemical Vapor Deposition）やＰＥＣＶＤ法（Plasma Enhanced Chemical Vapor Deposition）を用いて非晶質半導体膜を形成し、これを固層成長法、レーザ結晶化方法等によって、結晶質半導体膜９０１を形成する。結晶質半導体膜は単結晶の結晶粒９０２ａ〜９０２ｅが多数個集まって形成されており、これら各結晶粒の間には結晶粒界９０３が形成されている。
【０００７】
図１３（Ｂ）、図１３（Ｃ）に示すように、結晶質半導体膜９１１を所望の形状にエッチングして能動領域である半導体領域９０１を形成する。なお、半導体領域には、結晶粒界９０３ａ〜９０３ｄが残っている。この後、ＬＰＣＶＤ法により、基板上に酸化珪素膜で形成されるゲート絶縁膜９１２を形成し、次に、ＣＶＤ法又はＰＶＤ法（Physical Vapor Deposition）により導電膜を形成し、これを所望の形状にエッチングしてゲート電極９１３を形成する。
【０００８】
次に、図１３（Ｄ）に示すように半導体領域９１１にｎ型またはｐ型を呈する不純物をドーピングし、加熱処理することにより不純物を活性化してソース領域及びドレイン領域９２１ａ、９２１ｂを形成する。次に、基板上に無機材料又は有機材料を主成分とする材料を用いて層間絶縁膜９２２を成膜する。次に、層間絶縁膜の所望の領域にコンタクトホールを形成し、ＰＶＤ法を用いて基板上に導電膜を形成し、該導電膜を所望の形状にエッチングしてソース電極及びドレイン電極９２３ａ、９２３ｂを形成する。
【０００９】
ＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。この構造のＴＦＴは、オフ電流値を低減することができるため、画像表示装置の画素スイッチング素子に適している。
【００１０】
一方、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。なお、本明細書では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＧＯＬＤ領域という。
【００１１】
ＧＯＬＤ構造のＴＦＴの作製方法として、加速した不純物イオンを基板に対して斜めから照射する方法が、特許文献１に記載されている。
【特許文献１】特開平８−１３９３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１３（Ａ）に示すように、結晶質半導体膜９０１は、成長の際に結晶粒９０２ａ〜９０２ｅ同士がぶつかり合って結晶粒界９０３が形成される。この結晶粒界には多数の格子欠陥（又は、転移）が生じている。この結晶質半導体膜をＴＦＴの能動領域に用いると、図１３（Ｄ）に示すように、能動領域、特にチャネル形成領域に結晶粒界９０３ｂ、９０３ｃが残存し、結晶粒界の格子欠陥がキャリアに対するトラップ準位として働いてしまい、ＴＦＴ特性、特に電界移動度を低下させるという問題がある。
【００１３】
また、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり、工程数が増加してしまうという問題がある。特に、微細構造のＴＦＴにおいては、高いマスク合わせ精度が要求されるため煩雑な作業が必要となり、生産性の向上の足枷となっている。これらの問題は、製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１４】
本発明は、結晶粒界密度が少なく、移動度が高いＬＤＤ構造又はＧＯＬＤ構造を備えた半導体素子が集積された半導体装置を、歩留まり高く作製することを課題とする。また、移動度が高く、消費電力が低く、劣化しにくい半導体素子が集積された半導体装置を、低コストで作製することを課題とする。
【課題を解決するための手段】
【００１５】
本発明は、希ガス元素等をドーピングし、半導体領域の結晶格子を歪ませることによって、ゲート電極に重畳する不純物領域を形成すること特徴とする。
【００１６】
また、希ガス元素及び不純物元素を半導体領域に自己整合的に添加（イオンドーピング）し、ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域、特にゲート電極に覆われた低濃度不純物領域を形成することを特徴とする。
【００１７】
すなわち、本発明は、基板、即ち半導体領域表面に対して０〜６０度、好ましくは５〜４５度の角度θで希ガス元素とｎ型またはｐ型を呈する不純物元素とを半導体領域に添加し、加熱してこれらの不純物元素を活性化して、ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域、特にゲート電極に覆われた低濃度不純物領域を形成することを特徴とする。
【００１８】
ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域を形成する方法としては、基板、即ち半導体領域表面に対して０〜６０度、好ましくは５〜４５度の角度θで半導体領域に希ガス元素をドーピングした後、基板に対して０〜６０度、好ましくは５〜４５度の角度θで半導体領域にｎ型またはｐ型を呈する不純物をドーピングし、不純物元素を活性化する。
【００１９】
ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域を形成する方法としては、基板、即ち半導体領域表面に対して０〜６０度、好ましくは５〜４５度の角度θで半導体領域にｎ型またはｐ型を呈する不純物元素をドーピングした後、基板に対して０〜６０度、好ましくは５〜４５度の角度θで半導体領域に希ガス元素をドーピングし、不純物元素を活性化する。
【００２０】
ｎ型またはｐ型を呈する低濃度不純物領域及び高濃度不純物領域を形成する方法としては、基板に対して０〜６０度、好ましくは５〜４５度の角度θで、半導体領域に希ガス元素とｎ型またはｐ型を呈する不純物元素とをドーピングし、不純物元素を活性化する。
【００２１】
活性化方法としては、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ（Lamp Rapid Thermal Anneal）法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ（Gas Rapid Thermal Anneal）法、レーザ光を照射するレーザアニール法、又は電熱炉を用いたファーネスアニール法を採用して行う。
【００２２】
また、本発明により作製された半導体素子及びそれを有する半導体装置は、ゲート電極と重なる半導体領域には希ガス元素含まれており、その濃度はシリコン元素に対して０．０００１〜２０atoms％、好ましくは１×１０17〜１×１０21／cm3、さらに好ましくは１×１０18〜１×１０19／cm3である。この範囲の希ガス元素の濃度では、半導体領域の膜はがれをすることなく、結晶粒界密度を低減することができる。
【００２３】
希ガス元素としては、ヘリウム、アルゴン、クリプトン、キセノン、又はラドンを用いることができる。また、希ガスではないが、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、を用いることもできる。
【００２４】
結晶質半導体膜に希ガス元素を添加することにより、結晶質半導体膜が非晶質化される。このとき、結晶粒界においても非晶質化が生じる。このため、ｎ型またはｐ型とを呈する不純物元素を自己整合的にドーピングし、不純物元素を活性化することにより、非晶質化された領域において再結晶化が生じ、結晶性が高まり、結晶粒界及びそこに形成される格子欠陥（転移）の密度が低減する。この結果、結晶粒界での不純物元素の拡散を抑制することができ、特に短チャネル構造のＴＦＴにおいて、任意の幅のチャネル長及びＧＯＬＤ領域を形成することができる。また、移動度、ＯＮ電流、ＩＮ・ＯＦＦ電流比が高く、且つ劣化が抑制されたＴＦＴを歩留まり高く作製することができる。さらに、基板に対して０〜６０度、好ましくは５〜４５度の角度で半導体領域にドーピングするため、自己整合的に低濃度不純物領域、特にゲート電極に覆われている低濃度不純物領域を形成することが可能であり、フォトマスク数を削減することができ、製造コストの低下及び歩留まりの向上を図ることができる。
【００２５】
また、結晶化を助長するための金属元素を半導体膜に導入して結晶化を行った後、金属元素を除去（ゲッタリングとも呼ぶ）する場合、本発明により低濃度不純物領域の結晶粒界密度が低減するため、チャネル形成領域における残存金属元素を効率よくゲッタリングサイト（例えば高濃度にリンを含む半導体領域）に移動させることができるため好ましい。
【００２６】
また、本明細書において、ＴＦＴのチャネル長Ｌ、チャネル長方向のＧＯＬＤ領域６０２ａ、６０２ｂの長さＬOVは、図８（Ａ）で示される長さと定義する。なお、ＧＯＬＤ領域とは、ゲート電極６００と重なる低濃度不純物領域６０２ａ、６０２ｂのことである。基本的には、図８（Ａ）で示すようにゲート電極の幅＝Ｌ＋２×ＬOVの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル形成領域６０３の境界が明確になりにくくなるが、簡略的に図８（Ａ）で示す構造図として識別する。
【００２７】
なお、ドーピング後の低濃度不純物領域６０２ａ、６０２ｂは、ＳＣＭ（Scanning Capacitance Microscope）により観察することができる。なお、低濃度不純物領域におけるＮ型またはＰ型を付与する不純物元素の濃度範囲は、１×１０17/cm3〜１×１０19/cm3である。また、高濃度不純物領域におけるＮ型またはＰ型を付与する不純物元素の濃度範囲は、１×１０20/cm3〜１×１０21/cm3である。
【００２８】
また、ドーピング条件によっては、図８（Ｂ）中の点線に示すように、濃度プロファイル６０４のピークが半導体領域の上側またはゲート絶縁膜６０１に位置する場合もある。図８（Ｂ）においては、ゲート電極６００と重なる低濃度不純物領域６０５ａ、６０５ｂの長さＬOVとチャネル形成領域６０６のチャネル長Ｌは、図８（Ａ）と同一である。
【００２９】
また、ドーピング条件によっては、図８（Ｃ）中の点線に示すように、濃度プロファイル６０７のピークが半導体領域の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極の幅＝Ｌ＋２×ＬOVの式が成り立たない。チャネルはチャネル形成領域とゲート絶縁膜６０１との界面に形成されるため、チャネル長Ｌは図８（Ｃ）で示される長さとなり、ゲート電極６００と重なる低濃度不純物領域６０８ａ、６０８ｂは、長さＬOVが最も長い箇所を指す。図８（Ｃ）で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、チャネル長の長いＴＦＴでなければ作製することができない構成である。
【００３０】
なお、図８（Ａ）において、ＧＯＬＤ領域６０２ａ、６０２ｂの横方向及び縦方向における不純物元素の濃度分布について、図９を用いて説明する。図９（Ａ）は、図８（Ａ）において、一方のＧＯＬＤ６０２ａ領域を拡大した図である。図９（Ａ）のＧＯＬＤ領域を深さ方向（Ｙ-Ｙ‘）の不純物の濃度分布を示したものが図９（Ｂ）であり、同様の横方向（Ｘ-Ｘ’：深さ方向と垂直な方向）の不純物濃度の分布を表したものが図９（Ｃ）である。
【００３１】
図９（Ｂ）に示すように、ＧＯＬＤ領域において、基板側とゲート電極側とでは、不純物の濃度勾配が生じている。
【００３２】
また、図９（Ｃ）に示すように、ＧＯＬＤ領域において、不純物元素の濃度勾配が生じている。
【００３３】
なお、深さ方向及び横方向の濃度勾配に関しては、図８（Ｂ）、図８（Ｃ）に示されるように、様々な勾配を有する。
【００３４】
なお、図８及び図９で示した定義は、ｎチャネル型ＴＦＴだけでなく、ｐチャネル型ＴＦＴにおいても適用することができる。
【発明の効果】
【００３５】
本発明により、移動度が高くかつ劣化が抑制された半導体素子（ＴＦＴ、バイポーラトランジスタ、ＭＯＳトランジスタ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタ等）を、少ない製造工程数で製造することができる。特に、微細構造でＬＤＤ構造またはＧＯＬＤ構造を有する半導体素子（ＴＦＴ、バイポーラトランジスタ、ＭＯＳトランジスタ、）においては、半導体素子の各部分のサイズ（チャネル幅、ＧＯＬＤ領域幅等）を任意に制御することができる。このため、このような半導体素子を高密度に集積した半導体装置及びこの半導体装置を表示部に有する電子機器を歩留まり高く、低コストで製造することができる。
【発明を実施するための最良の形態】
【００３６】
本発明の実施形態について、以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。即ち、半導体素子の代表例として、ＴＦＴを用いて説明するが、ＭＯＳトランジスタ、バイポーラトランジスタ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタ等においても、本発明を実施することは可能である。
（実施形態１）
図１に本発明を用いたｐ型ＴＦＴ及びｎ型ＴＦＴの作製方法の一例を示す。本実施形態では、希ガス元素を半導体領域に添加した後、不純物元素を半導体領域に添加し、ｐ型ＴＦＴ及びｎ型ＴＦＴを作製する方法について述べる。
【００３７】
まず、基板１０１上に下地絶縁膜１０２を形成する。基板１０１としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３８】
また、下地絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。下地膜は単層膜または２層以上積層させた構造で形成する。
【００３９】
次いで、下地絶縁膜上に半導体領域を形成する。半導体領域は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体領域の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、シリコン、ゲルマニウム、またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４０】
次いで、レジストマスクを除去した後、半導体領域を覆う絶縁膜１０３を形成する。絶縁１０３はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１０３はＴＦＴのゲート絶縁膜となる。
【００４１】
次いで、絶縁膜１０３上に膜厚１００〜６００ｎｍの導電膜を形成する。ここでは、スパッタ法を用い、Ｗ膜からなる導電膜を形成する。なお、導電膜をＷとしたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４２】
次いで、第２のフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェットエッチング法を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、導電膜をエッチングして、図１（Ａ）に示すように、導電層１０４ａ、１０４ｂを得る。なお、導電層１０４ａ、１０４ｂはＴＦＴのゲート電極となる。
【００４３】
なお、導電層１０４ａ、１０４ｂは、ＩＣＰエッチング装置を用い、端部においてテーパー形状を有する部分（テーパー部）を有する導電層としてもよい。テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５度の範囲とすることができる。
【００４４】
次いで、半導体にＧＯＬＤ領域の結晶粒界の密度を低減するための第１のドーピング工程を行う。この第１のドーピング工程では、基板、即ち半導体領域表面に０〜６０度、好ましくは５〜４５度の角度θでドーピングを行って、導電層１０４ａ、１０４ｂと重ならない半導体領域及び導電層１０４ａ、１０４ｂと重なる半導体領域に自己整合的に希ガス元素、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングする。本実施形態では、基板表面に対して斜めに希ガス元素、アルゴンをドーピングする。このときの希ガス元素のドーズ量は１×１０13〜１×１０16ions/cm2である。（図１（Ａ））。
【００４５】
次いで、レジストマスクを除去した後、第３のフォトマスクを用いてｐチャネル型ＴＦＴとなる領域と、導電層１０４ａの近傍とを覆うレジストマスク１１１を新たに形成し、半導体にｎ型を付与する不純物元素を低濃度にドーピングするための第２のドーピング工程を行う。この第２のドーピング工程では、基板、即ち半導体領域表面に０〜６０度、好ましくは５〜４５度の角度θでドーピングを行う。本実施形態では、基板表面に対して斜めにｎ型を付与する不純物元素をドーピングし、半導体、特に導電層１０４ａ、１０４ｂと重なる半導体領域に低濃度不純物領域１１２ａ、１１２ｂを自己整合的に形成する（図１（Ｂ））。
【００４６】
次いで、半導体にｎ型を付与する不純物元素（代表的にはリン、またはヒ素）を高濃度にドーピングするための第３のドーピング工程を行う。第３のドーピング工程におけるイオンドープ法の条件は、ドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとする。この第３のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｎ型を呈する高濃度不純物領域１１３ａ、１１３ｂを形成する（図１（Ｃ））。なお、第２のドーピング工程の前に、第３のドーピング工程を行ってもよい。
【００４７】
なお、第２のドーピング工程において斜めにドーピングを行う場合、基板面と垂直な面と、イオンを照射する方向とがなす角度θ、即ち半導体領域表面と垂直な面、及び半導体領域にイオンを照射する方向がなす角度θは、０〜６０度、好ましくは５〜４５度とする。斜めにドーピングを行う場合において、イオンを照射する方向と、基板面と垂直な面とがなす最適な角度θを調べるためにシミュレーションを行った所、図６（Ｂ）と図７に示されるシミュレーション結果が導出された。図６（Ａ）に示すモデル図を想定し、ＴＲＩＭ（Transport of Ion in Matter）を用いてシミュレーションを行った。ＴＲＩＭはモンテカルロ法によってイオン注入過程のシミュレーションを行うためのソフトである。図６（Ｂ）におけるシミュレーションに用いた各数値は、リン（Ｐ）のドーズ量は３×１０15/cm2、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。
【００４８】
また、基板に対して斜めにボロンをドーピングを行う場合において、同様にシミュレーションを行ったものを図７に示す。図７におけるシミュレーションに用いた各数値は、ボロン（Ｂ）のドーズ量は２×１０16/cm2、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。図６（Ｂ）と図７において、縦軸は、図６（Ａ）中に示したマスク端面からの距離である回り込み量Ｌであり、横軸は、基板面に垂直な面（図６（Ａ）においては、紙面の前後に設けられている。）とイオンの照射方向とがなす角度であるチルト角（図６（Ａ）中に示す角度θ）である。
【００４９】
次いで、図１（Ｄ）に示すように、レジストマスクを除去した後、第４のフォトマスクを用いてｎチャネル型ＴＦＴとなる領域と、導電層１０４ｂの近傍とを覆うレジストマスク１３１を新たに形成し、半導体にｐ型を付与する不純物元素を高濃度にドーピングするための第４のドーピング工程を行う。この第４のドーピング工程によって絶縁膜２０を介してスルードープを行い、ｐ型を呈する高濃度不純物領域１３２ａ、１３２ｂを形成する。
【００５０】
次いで、半導体にｐ型を付与する不純物元素（代表的にはボロン）を低濃度にドーピングするための第５のドーピング工程を行う。この第５のドーピング工程では、０〜６０度、好ましくは５〜４５度の角度でドーピングを行って低濃度不純物領域を自己整合的に形成する。本実施形態では、基板表面に対して斜めにｎ型を付与する不純物元素をドーピングして、導電層１０４ａと重なる半導体領域にも低濃度不純物領域１４０ａ、１４０ｂを形成する。（図１（Ｅ））。なお、第４のドーピング工程の前に、第５のドーピング工程を行ってもよい。
【００５１】
この後、水素を含む絶縁膜１５１を成膜した後、４００〜５５０度に加熱して半導体領域に添加された不純物元素を活性化し、また半導体領域の水素化を行う。また、この工程に代えて、水素を含む絶縁膜１５１を成膜する前に、４００〜１１００度、好ましくは４５０〜５５０度で１〜１０時間加熱して、半導体領域に添加された不純物元素を活性化したのち、水素を含む絶縁膜１５１を成膜し、４００〜４５０度で１〜２時間加熱して半導体領域の水素化を行っても良い。この活性化により、結晶粒界密度が低減し、且つ結晶性が高まった高濃度不純物領域１４１ａ、１４１ｂ、１４３ａ、１４３ｂと、低濃度不純物領域１４２ａ、１４２ｂ、１４４ａ、１４４ｂを形成することができる。なお、活性化工程として、加熱処理の代わりに、ＧＲＴＡ法、ＬＲＴＡ法、レーザー・アニール法を用いることもできる。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にゲッタリングを行うことができる。
【００５２】
次いで、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、又は有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど）を主成分とする材料を用いて層間絶縁膜１５２を形成した後、第５のフォトマスクを用いてコンタクトホールを形成し、導電膜を形成した後、第６のフォトマスクを用いてエッチングを行い、電極１５３ａ、１５３ｂ、１５４ａ、１５４ｂを形成する。なお、層間絶縁膜の原料としてシロキサンポリマーを用いると、シリコンと酸素を骨格構造に有し、側鎖に水素又は／及びアルキル基を有する構造の層間絶縁膜となる。（図１（Ｇ））。
【００５３】
こうして、同一絶縁表面に図１（Ｇ）に示すｐチャネル型ＴＦＴ１５５、ｎチャネル型ＴＦＴ１５６を形成することができる。なお、各ＴＦＴの半導体領域における希ガス元素の濃度は、シリコン元素に対して０．０００１〜２０atomic％、好ましくは、１×１０17〜１×１０21／cm3、さらに好ましくは１×１０18〜１×１０19／cm3である。
【００５４】
ｐチャネル型ＴＦＴ１５５においては、チャネル形成領域１５７の両側に接してゲート電極１０４ａと重なる低濃度不純物領域１４２ａ、１４２ｂを有している。
【００５５】
ｎチャネル型ＴＦＴ１５６においては、チャネル形成領域１５８の両側に接してゲート電極１０４ｂと重なる低濃度不純物領域１４４ａ、１４４ｂを有している。
【００５６】
なお、ｎチャネル型ＴＦＴ又はｐチャネル型ＴＦＴにおいては、ゲート電極１０４ａ、１０４ｂと重なる低濃度不純物領域と共に、ゲート電極１０４ａ、１０４ｂと重ならない低濃度不純物領域とをチャネル形成領域１５７、１５８の両側に形成することができる。
【００５７】
また、ｎチャネル型ＴＦＴ１５６においては、チャネル形成領域１５７の一方の側（ソース領域又はドレイン領域側）に接してゲート電極１０４ｂと重なる低濃度不純物領域を形成することができる。
【００５８】
また、得られたｎチャネル型ＴＦＴ１５５とｐチャネル型ＴＦＴ１５６とを相補的に組み合わせてＣＭＯＳ回路を作製することができる。この場合、ＴＦＴのしきい値電圧を制御する為、予めチャネル形成領域となる半導体領域に対してリンまたはボロンを微量にドーピングしてデプレッション型ＴＦＴとエンハンスメント型ＴＦＴとを作り分けることが望ましい。例えば、ｎチャネル型のデプレッション型ＴＦＴではリンを微量にドープし、ｐチャネル型のデプレッション型ＴＦＴではボロンを微量にドープすればよい。
（実施形態２）
ここでは、本実施形態では、不純物元素を半導体領域に添加した後、希ガス元素を半導体領域に添加し、ｐ型ＴＦＴ及びｎ型ＴＦＴを作製する方法について図２を用いて述べる。なお、実施形態１と同じ部位は同じ符号を用い、詳細な説明を省略する。
【００５９】
まず、実施形態１に従って導電層（ゲート電極）１０４ａ、１０４ｂまでを形成する。
【００６０】
レジストマスクを除去した後、第３のフォトマスクを用いて、ｐチャネル型ＴＦＴとなる領域と、導電層１０４ａの近傍とを覆うレジストマスク２０１を新たに形成し、半導体にｎ型を付与する不純物元素（代表的にはリン、またはＡｓ）を低濃度にドーピングするための第１のドーピング工程を行う。この第１のドーピング工程では、０〜６０度、好ましくは５〜４５度の角度でドーピングを行って低濃度不純物領域を自己整合的に形成する。本実施形態では、基板表面に対して斜めにｎ型を付与する不純物元素をドーピングして、導電層１０４ａと重なる半導体領域にも低濃度不純物領域２０２ａ、２０２ｂを形成する。第１のドーピング工程におけるイオンドープ法の条件は、実施形態１の第２のドーピンング工程と同様の条件を適応することができる（図２（Ａ））。
【００６１】
次いで、半導体にＧＯＬＤ領域の結晶粒界密度を低減するための第２のドーピング工程を行う。この第２のドーピング工程では、基板、即ち半導体領域表面に０〜６０度、好ましくは５〜４５度の角度θで自己整合的に希ガス元素をドーピングする。本実施形態では、基板表面に対して斜めに希ガス元素をドーピングし、導電層１０４ｂと重なる半導体領域にも整合的に希ガス元素をドーピングする。このときの希ガス元素のドーズ量は１×１０13〜１×１０16ions/cm2である（図２（Ｂ））。
【００６２】
次いで、第３のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｎ型を呈する高濃度不純物領域２２１ａ、２２１ｂを形成する。このときのイオンドープ法の条件は、実施形態１の第３のドーピンング工程と同様の条件を適応することができる（図２（Ｃ））。
【００６３】
次いで、レジストマスクを除去した後、第４のフォトマスクを用いて、ｎチャネル型ＴＦＴとなる領域と、導電層１０４ｂの近傍とを覆うレジストマスク２３１を新たに形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を低濃度にドーピングするための第４のドーピング工程を行う。第４のドーピング工程におけるイオンドープ法の条件及びその照射角度は、実施形態１の第５のドーピンング工程と同様の条件を適応することができる。
【００６４】
次いで、半導体にＧＯＬＤ領域の結晶粒界密度を低減するための第５のドーピング工程を行う。この第５のドーピング工程では、半導体領域に自己整合的に希ガス元素、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングする。このときの希ガス元素、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）のイオンドープ法の条件及びその照射角度は、本実施形態の第２のドーピング工程と同様の条件を適用することができる。
【００６５】
次いで、第６のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｐ型を呈する高濃度不純物領域２３１ａ、２３１ｂを形成する。また、ゲート電極に覆われている半導体領域が、低濃度不純物領域２３２ａ、２３２ｂとなる。このときのイオンドープ法の条件及びその照射角度は、実施形態１の第４のドーピンング工程と同様の条件を適応することができる（図２（Ｄ））。
【００６６】
以降の工程は、実施形態１に従えば、図２（Ｆ）に示すｐチャネル型ＴＦＴ１５５及びｎチャネル型ＴＦＴ１５６を形成することができる。
（実施形態３）
本実施形態では、希ガス元素及び不純物元素を半導体領域に添加し、ｐ型ＴＦＴ及びｎ型ＴＦＴを作製する方法について図３を用いて述べる。なお、ドーピング順序以外は、実施形態１と同じであるため、同じ符号を用いる。
【００６７】
まず、実施形態１に従って導電層１０４ａ、１０４ｂまでを形成する。
【００６８】
次いで、第３のフォトマスクを用いて、ｐチャネル型ＴＦＴとなる領域と、導電層１０４ａの近傍とを覆うレジストマスク３０１を新たに形成し、半導体にＧＯＬＤ領域の結晶粒界密度を低減し、かつｎ型を呈する低濃度不純物領域を形成するための第１のドーピング工程を行う。この第１のドーピング工程では、基板に対して基板に対して０〜６０度、好ましくは５〜４５度の角度でドーピングを行って、半導体領域に自己整合的に、希ガス元素及びｎ型を付与する不純物元素（代表的にはリン、またはＡｓ）をドーピングする。本実施形態では、基板表面に対して斜めに、希ガス元素及びｎ型を付与する不純物元素をドーピングして、導電層１０４ａと重なる半導体領域にも低濃度不純物領域３０２ａ、３０２ｂを形成する（図３（Ａ））。なお、希ガス元素の代わりに、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングしてもよい。
【００６９】
次いで、半導体にｎ型を付与する不純物元素（代表的にはリン、またはＡｓ）を高濃度にドーピングするための第２のドーピング工程を行う。第２のドーピング工程におけるイオンドープ法の条件は、実施形態１の第３のドーピンング工程と同様の条件を適応することができる。この第２のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｎ型を呈する高濃度不純物領域３１１ａ、３１１ｂを形成する（図３（Ｂ））。
【００７０】
次いで、レジストマスクを除去した後、第４のフォトマスクを用いて、ｎチャネル型ＴＦＴとなる領域と、導電層１０４ｂの近傍とを覆うレジストマスク３２１を新たに形成し、半導体にＧＯＬＤ領域の結晶粒界密度を低減し、かつｐ型を呈する低濃度不純物領域を形成するための第３のドーピング工程を行う。この第３のドーピング工程では、基板、即ち半導体領域表面に０〜６０度、好ましくは５〜４５度の角度θでドーピングを行って、半導体領域に自己整合的に希ガス元素及びｐ型を付与する不純物元素（代表的にはボロン）をドーピングする。本実施形態では、基板表面に対して斜めに、希ガス元素及びｐ型を付与する不純物元素をドーピングして、導電層１０４ｂと重なる半導体領域にも低濃度不純物領域３２２ａ、３２２ｂを形成する（図３（Ｃ））。なお、希ガス元素の代わりに、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングしてもよい。
【００７１】
次いで、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドーピングするための第４のドーピング工程を行う。この第４のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｐ型を呈する高濃度不純物領域３３１ａ、３３１ｂを形成する。第４のドーピング工程におけるイオンドープ法の条件及びその照射角度は、実施形態１の第５のドーピンング工程と同様の条件を適応することができる（図３（Ｄ））。
【００７２】
以降の工程は、実施形態１に従えば、図３（Ｆ）に示すｐチャネル型ＴＦＴ１５５、ｎチャネル型ＴＦＴ１５６を形成することができる。
（実施形態４）
ここでは、実施形態１〜３とは異なるドーピング工程及び活性化工程で、ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴを形成する例を図４を用いて示す。本実施形態においては、高温処理工程があるため、基板は石英、単結晶シリコン基板等耐熱性のあるものを用いる。なお、実施形態１と同じ部位は同じ符号を用い、詳細な説明を省略する。
【００７３】
まず、実施形態１に従って導電層（ゲート電極）１０４ａ、１０４ｂまでを形成する。
【００７４】
レジストマスクを除去した後、半導体にＧＯＬＤ領域の結晶粒界密度を低減するための第１のドーピング工程を行う。この第１のドーピング工程では、基板に対して０〜６０度、好ましくは５〜４５度の角度で自己整合的に希ガス元素を半導体領域にドーピングを行って、半導体領域に自己整合的に、希ガス元素をドーピングする。本実施形態では、基板表面に対して斜めに、希ガス元素をドーピングして、導電層１０４ａと重なる半導体領域にも希ガス元素を含む領域４０１ａ、４０１ｂ、４０２ａ、４０２ｂを形成する。このときの希ガス元素のドーズ量は１×１０13〜１×１０16ions/cm2である。なお、希ガス元素の代わりに、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングしてもよい（図４（Ａ））。
【００７５】
次いで、第３のフォトマスクを用いて、ｐチャネル型ＴＦＴとなる領域と、導電層１０４ａの近傍とを覆うレジストマスク４１１を新たに形成し、第２のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｎ型を呈する高濃度不純物領域４１２ａ、４１２ｂを形成する。このときのイオンドープ法の条件及びその照射角度は、実施形態１の第３のドーピンング工程と同様の条件を適応することができる（図４（Ｂ））。
【００７６】
次いで、レジストマスクを除去した後、第４のフォトマスクを用いて、ｎチャネル型ＴＦＴとなる領域と、導電層１０４ｂの近傍とを覆うレジストマスク４２１を新たに形成し、第３のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｐ型を呈する高濃度不純物領域４２２ａ、４２２ｂを形成する。このときのイオンドープ法の条件及びその照射角度は、実施形態１の第４のドーピンング工程と同様の条件を適応することができる（図４（Ｃ））。
【００７７】
この後、水素を含む絶縁膜１５１を成膜した後、４００〜１１００度、好ましくは５００〜６００度に加熱して、半導体領域に添加された不純物元素を活性すると共に、ＧＯＬＤ領域を形成する。具板的には、ソース領域又はドレイン領域４３１ａ、４３１ｂ、４３３ａ、４３３ｂを活性化すると共に、この領域にドーピングされた不純物元素を拡散させ、導電層１０４ａ、１０４ｂと重なる半導体領域に不純物元素を拡散し、ＧＯＬＤ領域４３２ａ、４３２ｂ、４３４ａ、４３４ｂを形成する。また、半導体領域の水素化を行う。これに加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にゲッタリングを行うことができる（図４（Ｄ））。
【００７８】
以降の工程は、実施形態１に従えば、図４（Ｅ）に示すｐチャネル型ＴＦＴ４４１、ｎチャネル型ＴＦＴ４４２を形成することができる。
【００７９】
ｐチャネル型ＴＦＴ４４１においては、チャネル形成領域１５７の両側に接してゲート電極１０４ａと重なる低濃度不純物領域４３２ａ、４３２ｂを有している。
【００８０】
ｎチャネル型ＴＦＴ４４６においては、チャネル形成領域１５８の両側に接してゲート電極１０４ｂと重なる低濃度不純物領域４３４ａ、４３４ｂを有している。
（実施形態５）
ここでは、実施形態１〜４において、イオンドーピングの照射角度を０度とし、ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴを形成する例を示す。なお、実施形態１と同じ部位は同じ符号を用い、詳細な説明を省略する。
【００８１】
まず、実施形態１に従って導電層（ゲート電極）１０４ａ、１０４ｂまでを形成する。
【００８２】
次いで、半導体の結晶粒界密度を低減するための第１のドーピング工程を行う。この第１のドーピング工程では、基板に対して０度、即ち垂直にドーピングを行って、導電層１０４ａ、１０４ｂと重ならない領域に自己整合的に希ガス元素をドーピングする。このときの希ガス元素のドーズ量は１×１０13〜１×１０16ions/cm2である（図５（Ａ））。
【００８３】
なお、本実施形態では、第１のドーピング工程では、ゲート電極をマスクとして半導体領域に希ガス元素をドーピングしているが、この工程に代えて、ゲート電極をマスクとせず半導体領域全面に希ガス元素をドーピングしても良い。この場合、半導体領域に５×１０18／ｃｍ3未満の希ガス元素をドーピングしても、後に形成されるＴＦＴの電気特性には影響を与えない。また、希ガス元素の代わりに、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）をドーピングしてもよい。
【００８４】
次いで、第３のフォトマスクを用いて、ｐチャネル型ＴＦＴとなる領域と、導電層１０４ａの近傍とを覆うレジストマスク５１１を新たに形成した後、第２のドーピング工程によって、絶縁膜１０３を介してスルードープを行い、ｎ型を呈する高濃度不純物領域５１２ａ、５１２ｂを形成する。このときのイオンドープ法の条件及びその照射角度は、実施形態１の第３のドーピンング工程と同様の条件を適応することができる（図５（Ｂ））。
【００８５】
次いで、レジストマスクを除去した後、第４のフォトマスクを用いて、ｎチャネル型ＴＦＴとなる領域と、導電層１０４ｂの近傍とを覆うレジストマスク５２１を新たに形成する。次いで、第３のドーピング工程によって絶縁膜１０３を介してスルードープを行い、ｐ型を呈する高濃度不純物領域５２２ａ、５２２ｂを形成する。このとき、基板に対して０度、即ち垂直にドーピングを行う。またイオンドープ法の条件は、実施形態１の第４のドーピンング工程と同様の条件を適応することができる（図５（Ｃ））。
【００８６】
次いで、水素を含む絶縁膜１５１を成膜した後、４００〜５５０度に加熱して半導体領域に添加された不純物元素を活性化し、また半導体領域の水素化を行う。また、この工程に代えて、水素を含む絶縁膜１５１を成膜する前に、４００〜１１００度、好ましくは４５０〜５５０度で１〜１０時間加熱して、半導体領域に添加された不純物元素を活性化したのち、水素を含む絶縁膜１５１を成膜し、４００〜４５０度で１〜２時間加熱して半導体領域の水素化を行っても良い。この活性化により、結晶粒界密度が低減し、結晶性が高まった高濃度不純物領域５３１ａ、５３１ｂ、５３３ａ、５３３ｂを形成すると共に、不純物の拡散により低濃度不純物領域５３２ａ、５３２ｂ、５３４ａ、５３４ｂを形成することができる。なお、活性化工程は、実施形態１と同様の方法を用いることができる。活性化処理として加熱処理を用いる場合、基板に石英、シリコン等の耐熱性基板を用いる場合は、加熱温度４００〜１１００度が好ましく、ガラス等の基板を用いている場合は、加熱温度は４５０〜５５０度が好ましい。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にゲッタリングを行うことができる。
【００８７】
以降の工程は、実施形態１に従えば、図２（Ｆ）に示すｐチャネル型ＴＦＴ５５５及びｎチャネル型ＴＦＴ５５６を形成することができる。
【００８８】
なお、実施形態２のように第１のドーピング工程の前に、第２のドーピング工程を行ってもよい。また、実施形態３のように第１のドーピング工程と第２のドーピング工程を同時に行ってもよい。即ち、希ガス元素と不純物元素を同時にドーピングしてもよい。
【００８９】
ｐチャネル型ＴＦＴ５５５においては、チャネル形成領域１５７の両側に接してゲート電極１０４ａと重なる低濃度不純物領域５３２ａ、５３２ｂを有している。
【００９０】
ｎチャネル型ＴＦＴ５５６においては、チャネル形成領域１５８の両側に接してゲート電極１０４ｂと重なる低濃度不純物領域５３４ａ、５３４ｂを有している。
【００９１】
上記実施形態１〜５によって、ＴＦＴの半導体領域の結晶粒界及びそこに形成される格子欠陥（転移）の密度が低減することができる。この結果、結晶粒界での不純物元素の拡散を抑制することができ、特に短チャネル構造のＴＦＴにおいて、任意の幅のチャネル長及びＧＯＬＤ領域を形成することができる。また、移動度、ＯＮ電流、ＩＮ・ＯＦＦ電流比が高く、且つ劣化が抑制されたＴＦＴを歩留まり高く作製することができる。さらに、基板に対して０〜６０度、好ましくは５〜４５度の角度で半導体領域にドーピングするため、自己整合的に低濃度不純物領域を形成することが可能であり、フォトマスク数を削減することができ、製造コストの低下及び歩留まりの向上を図ることができる。
【００９２】
以上の構成でなる本発明について、以下に示す実施例でさらに詳細な説明を行うこととする。
【実施例１】
【００９３】
本実施例では、第５の実施形態を用いたｐ型ＴＦＴ及びｎ型ＴＦＴの作製方法の一例を示す。
【００９４】
図１４（Ａ）に示すように、基板１０１上に下地絶縁膜１０２を形成する。本実施例としては、基板としては、旭硝子社製ＡＮ100ガラス基板を用い、下地絶縁膜としては、膜厚５０ｎｍの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）及び膜厚１００ｎｍの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）の積層構造を有する絶縁膜とする。
【００９５】
次に、下地絶縁膜上に公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により膜厚３０〜２００ｎｍのアモルファスシリコン膜１３０１を形成する。次に、アモルファスシリコン膜上に、結晶化を助長する金属元素、代表的にはニッケルを含む溶液をアモルファスシリコン膜上に保持させる。このアモルファスシリコン膜に脱水素化（１時間５００度の加熱）を行った後、熱結晶化（５００〜６５０度、1〜１２時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶性シリコン膜を形成する。
【００９６】
図１４（Ｂ）に示すように、半導体の結晶粒界密度を低減するための第１のドーピング工程を行う。この第１のドーピング工程では、基板に対して０度、即ち垂直にドーピングを行って、結晶性シリコン膜に希ガス元素をドーピングする。このときの希ガス元素のドーズ量は１×１０13〜１×１０16ions/cm2である。この結果、結晶粒界の密度が低減された結晶性シリコン膜１３１１を形成する。
【００９７】
次に、結晶性シリコン膜を所望の形状にエッチングした後ゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜上に第１の導電膜及び第２の導電膜を形成する。ここでは、第１の導電膜として、膜厚３０ｎｍの窒化タンタル（ＴａＮ）膜を成膜し、第２の導電膜として、膜厚３７０ｎｍのタングステン（Ｗ）膜を成膜する。次に、第２の導電膜上にフォトレジストを塗布する。
【００９８】
次に、図１４（Ｃ）に示すように、フォトレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いて、ゲート電極を形成するための第１のエッチング処理を行う。
【００９９】
第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を５／５／２として、電極にＲＦ電力を投入してプラズマを生成してテーパーを有するレジストマスク１３２０ａ、１３２０ｂを形成すると共に、タングステン膜のエッチングを行う。
【０１００】
次に、第２のエッチング条件として、ＣＦ4とＣｌ2とを用い、それぞれのガス流量比を１／１として、電極にＲＦ電力を投入してプラズマを生成して窒化タンタル膜のエッチングを行う。これらのエッチング工程により、第１の形状の導電膜１３２１及び１３２２を形成する。なお、第１の形状の導電膜は、それぞれ窒化タンタル膜（１３２１ａ、１３２２ａ）、およびタングステン膜（１３２１ｂ、１３２２ｂ）が積層されている。
【０１０１】
次に、第２のドーピング処理を行い、結晶性シリコン膜にｎ型を付与する不純物元素を添加する。ここでは、第１の形状の導電膜１３２１、１３２２をマスクとし、基板に対して０度、即ち垂直にドーピングを行い、自己整合的に不純物をドーピングする。このときドーピング条件を、リン（Ｐ）のドーズ量を１×１０15ｉｏｎｓ／ｃｍ2、加速電圧８０ＫｅＶとし、高濃度不純物領域１３２５ａ〜ｂ、１３２６ａ〜ｂを形成する。
【０１０２】
次に、図１４（Ｄ）に示すように、レジストマスク１３２０ａ〜ｂを除去せずに、ゲート電極を形成するための第２のエッチング処理を行う。
【０１０３】
第２のエッチング処理では第３及び第４のエッチング条件で行う。本実施例では第３のエッチング条件として、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を１／１として、電極にＲＦ電力を投入してプラズマを生成してタングステン膜、窒化タンタル膜、及びゲート絶縁膜をエッチングする。
【０１０４】
次に、第４のエッチング条件として、ＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を１／１／１として、電極にＲＦ電力を投入してプラズマを生成してタングステン膜のエッチングを行う。第４のエッチング条件では、タングステン膜を選択的にエッチングされ、窒化タンタル膜はほとんどエッチングされない。この第２のエッチング処理によりタングステン膜のテーパー角は約７０°となる。この第２のエッチング処理により第２の形状の導電層１３３０、１３３１を形成する。
【０１０５】
なお、第２の形状の導電膜は、それぞれｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極となる。以下、第２の形状の導電膜を、ゲート電極として示す。こののち、レジストマスク１３２０ａ〜ｂを除去する。第２の形状の導電膜は、それぞれ窒化タンタル膜（１３３０ａ、１３３１ａ）、およびタングステン膜（１３３０ｂ、１３３１ｂ）が積層されている。
【０１０６】
なお、第１のエッチング処理及び第２のエッチング処理によって、ゲート絶縁膜１０３の一部もエッチングされており、図１４（Ｄ）におけるゲート絶縁膜１３３２は一部膜厚が薄くなっている。
【０１０７】
次に、第３のドーピング工程として、結晶性シリコン膜に、ｎ型を付与する不純物元素を添加する。ここでは、ゲート電極１３３０、１３３１マスクとし、基板に対して０度、即ち垂直にドーピングを行い、自己整合的に不純物をドーピングする。このときのドーピング条件を、リン（Ｐ）のドーズ量を１×１０14ｉｏｎｓ／ｃｍ2、加速電圧９０ＫｅＶとし、低濃度不純物領域１３３３ａ〜ｂ、１３３４ａ〜ｂを形成する。
【０１０８】
次に、図１４（Ｅ）に示すように、基板上にレジストを塗布し、これを露光及び現像してｎチャネル型ＴＦＴとなる領域を覆うレジストマスク１３４１を形成する。この後、第４及び第５のドーピング工程として、結晶性シリコン膜に、ｐ型を付与する不純物元素を添加する。ここでは、ゲート電極１３３０及びレジストマスク１３４１をマスクとし、基板に対して０度、即ち垂直にドーピングを行い、自己整合的に不純物をドーピングする。第４のドーピング工程の条件としては、ボロン（B）のドーズ量を９×１０14ｉｏｎｓ／ｃｍ2、加速電圧８０ＫｅＶとして低濃度不純物領域１３４２ａ〜ｂを形成する。次に、第５のドーピング工程の条件を、ボロンのドーズ量３×１０15ｉｏｎｓ／ｃｍ2、加速電圧３０ＫｅＶとして、高濃度不純物領域１３４３ａ〜ｂを形成する。
【０１０９】
次に、レジストマスク１３４１を除去する。この後、ゲート電極の酸化防止のため、窒化酸化ケイ素膜を成膜した後、４５０〜６００度、好ましくは４５０〜５５０度で１〜１０時間加熱して、半導体領域に添加された不純物元素を活性化すると共に、結晶化を助長する金属元素、代表的にはニッケル元素をゲッタリングを行う。具体的には、高濃度不純物領域１３２６ａ〜ｂ、１３４３ａ〜ｂ、低濃度不純物領域１３３４ａ〜ｂ、１３４２ａ〜ｂを活性化すると共に、金属元素をソース領域及びドレイン領域に偏析させる。
【０１１０】
次に、図１４（Ｆ）に示すように、膜厚５０ｎｍの窒化酸化ケイ素膜１５１を成膜した後、４１０度１時間の加熱を行い、半導体領域を水素化する。
【０１１１】
次に、アクリルを塗布し２５０度にて１時間焼成して層間絶縁膜１５２を形成した後、コンタクトホールを形成し、導電膜を形成した後、所望の領域をエッチングし、電極１５３ａ、１５３ｂ、１５４ａ、１５４ｂを形成する。（図１４（Ｆ））。
【０１１２】
以上の工程により、同一絶縁表面に図１３（Ｆ）に示すｐチャネル型ＴＦＴ１３５１、ｎチャネル型ＴＦＴ１３５２を形成することができる。なお、各ＴＦＴの半導体領域における希ガス元素は、２．５×１０18／cm3である。
【０１１３】
ｐチャネル型ＴＦＴ１３５１においては、チャネル形成領域１３５３の両側に接してゲート電極１３３０と重なる低濃度不純物領域１３４２ａ、１３４２ｂを有している。また、低濃度不純物領域の両側に接して、ソース領域及びドレイン領域１３４３ａ、１３４３ｂが形成されている。
【０１１４】
ｎチャネル型ＴＦＴ１３５２においては、チャネル形成領域１３５４の両側に接してゲート電極１３３１と重なる低濃度不純物領域１３３４ａ、１３３４ｂを有している。また、低濃度不純物領域の両側に接して、ソース領域及びドレイン領域１３２６ａ、１３２６ｂが形成されている。
【０１１５】
次に、各ＴＦＴ１３５１、１３５２の低濃度不純物領域１３３４ａ〜ｂ、１３４２ａ〜ｂのキャリアの濃度を走査型容量顕微鏡（Scanning Capacitance  Microscopy,以下ＳＣＭと示す。）により観察した結果を図１５に示す。
【０１１６】
図１５はゲート電極付近のＳＣＭ写真である。本実施例の工程によって形成したｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴをそれぞれを図１５（Ａ）及び図１５（Ｃ）に示す。また、参照として、結晶性シリコン膜に希ガス元素であるアルゴンをドーピングしていないｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴを、それぞれ図１５（Ｂ）及び図１５（Ｄ）に示す。
【０１１７】
また、図１５（Ｅ）に、図１５（Ａ）〜図１５（Ｄ）に示す試料の模式図を示す。領域＊１は下地絶縁膜（図１４（Ａ）の領域１０２に相当）、領域＊２は結晶性シリコン膜、領域＊３はゲート絶縁膜（図１４（Ｄ）の領域１３３２に相当）、＊４はゲート電極（領域＊４ａのタングステン膜（図１４（Ｄ）の領域１３３０ｂ、１３３１ｂに相当）および領域＊４ｂの窒化タンタル膜（図１４（Ｄ）の領域１３３０ａ、１３３１ａに相当）で形成される。）、＊５は窒化酸化ケイ素膜（図１４（Ｆ）の領域１５１に相当）を示す。また、領域＊６はキャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域であり、領域＊７は、タングステン膜で覆われている半導体領域（領域＊４ａ）においてキャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域幅を示す。
【０１１８】
ＳＣＭ写真は、プローブを用いて、試料上の微小領域で直接C-V 測定(実際はdC/dV)を行い、その結果をキャリア濃度に変換し、濃度分布をＳＥＭ断面像に表示したものである。
【０１１９】
なお、ここでは、キャリア濃度が１×１０15〜１×１０20／ｃｍ-3である領域を表示している。このため、低濃度不純物領域及び高濃度不純物領域では、キャリアの濃度が範囲外であるため表示されていない。
【０１２０】
図１５（Ａ）及び図１５（Ｂ）から、ｐチャネル型ＴＦＴにおいて、アルゴンをドーピングしたときの、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域幅の変化を示す。図１５（Ｂ）におけるＴＦＴ（アルゴンが結晶性シリコン膜にドーピングされていないＴＦＴ）のキャリアの幅は０．２８μｍであり、図１５（Ａ）におけるＴＦＴ（アルゴンが結晶性シリコン膜にドーピングされているＴＦＴ）の同様の幅は、０．３２μｍである。即ち、半導体領域にアルゴンをドーピングすることにより、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域が０．０４μｍ拡大したことが分かる。
【０１２１】
図１５（Ｃ）及び図１５（Ｄ）から、ｎチャネル型ＴＦＴにおける、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域幅の変化を示す。図１５（Ｄ）におけるＴＦＴ（アルゴンが結晶性シリコン膜にドーピングされていないＴＦＴ）の、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域幅は０．２１μｍであり、図１５（Ｃ）におけるＴＦＴ（アルゴンが結晶性シリコン膜にドーピングされているＴＦＴ）の同様の幅は、０．３９μｍである。即ち、結晶性シリコン膜にアルゴンをドーピングすることにより、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域が０．１８μｍ広がったことが分かる。
【０１２２】
なお、本実施例においては、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域幅は、ゲート電極のテーパー部に重畳される半導体領域を除いている。これは、第３のドーピング工程及び第５のドーピング工程において、タングステン膜のテーパ部でのスルードープによって、結晶性シリコン膜に不純物がドーピングされ、それによって生じるキャリアの関与を除くためである。
【０１２３】
次に、本実施例で形成されるＴＦＴのＴＦＴ特性（ＩD−ＶG特性、移動度、Ｓ値）を示す。図１６（Ａ）、図１６（Ｂ）、図１７（Ａ）、及び図１７（Ｂ）はそれぞれ、図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、及び図１５（Ｄ）で示されるＴＦＴ特性を示したものである。
【０１２４】
図１６（Ａ）及び図１６（Ｂ）を比較して、各ｐチャネル型ＴＦＴのＩD−ＶG特性、移動度、Ｓ値がほとんど変化していない。この結果から、本実施例で形成したｐチャネルＴＦＴにおいて、半導体領域へのＡｒのドーピングの有無は、ＴＦＴ特性に影響を与えていないことが分かる。また、同様に図１７（Ａ）及び図１７（Ｂ）を比較しても、各ｎチャネル型ＴＦＴの各特性がほとんど変化していない。この結果から、本実施例で形成したｎチャネルＴＦＴにおいても、半導体領域へのＡｒのドーピングの有無は、ＴＦＴ特性に影響を与えていないことが分かる。
【０１２５】
以上のことより、半導体領域に希ガス元素を添加することにより、膜厚が厚くスルードープが行われていない半導体領域において、キャリア濃度が１×１０15〜１×１０20／ｃｍ3である領域が拡大していることが分かった。
【０１２６】
以上の工程により、結晶粒界密度が少なく、移動度が高い半導体素子を、歩留まり高く作製することができる。
【実施例２】
【０１２７】
ここでは、絶縁表面を有する基板（代表的にはガラス基板、プラスチック基板）上に上記実施形態１乃至５で得られるＴＦＴおよび回路を用い、ＣＰＵやメモリーを形成する例を図１０を用いて説明する。
【０１２８】
１００１は中央処理部（ＣＰＵとも呼ばれる）、１００２は制御部、１００３は演算部、１００４は記憶部（メモリーとも呼ばれる）、１００５は入力部、１００６は出力部（表示部など）である。
演算部１００３と制御部１００２とを合わせたものが、中央処理部１００１であり、演算部１００３は、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行う算術論理演算部（arithmetic logic unit，ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタなどから成り立っている。演算部１００３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路などはＴＦＴで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。アモルファスシリコン膜に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜を加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよい。本実施例において、演算部１００３を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、演算部１００３を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【０１２９】
また、制御部１００２は記憶部１００４に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部１００２はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部１００２もＴＦＴで構成することができ、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。本実施例において、制御部１００２を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、制御部１００２を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【０１３０】
また、記憶部１００４は、計算を行うためのデータと命令を格納する場所であり、ＣＰＵで頻繁に実行されるデータやプログラムが格納されている。記憶部１００４は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどで形成すればよい。また、記憶部１００４もＴＦＴで構成する場合には、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製することができる。本実施例において、記憶部１００４を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、記憶部１００４を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【０１３１】
また、入力部１００５は外部からデータやプログラムを取り込む装置である。また、出力部１００６は結果を表示するための装置、代表的には表示装置である。
ＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることによってバラツキの少ないＣＰＵを絶縁基板上に作り込むことができる。また、同一基板上にＣＰＵと表示部とを作り込むことができる。表示部においても各画素に配置される複数のＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることが好ましい。
【０１３２】
また、本実施例においては、実施形態１〜５に従い、基板に対して０〜６０度、好ましくは５〜４５度で希ガス元素及び不純物元素をドーピングして、ゲート電極に覆われる低濃度不純物領域を有するＴＦＴを作製することによって、高速動作する回路（ＣＰＵなど）を作製している。
【０１３３】
また、回路設計や作製工程が複雑になるが、同一基板上にＣＰＵと表示部とメモリとを作り込むこともできる。
【０１３４】
こうして、絶縁基板上に結晶粒界密度が少なく、移動度が高い半導体素子が集積された半導体装置を、歩留まり高く作製することができる。
【実施例３】
【０１３５】
実施形態１〜５により作製される代表的な半導体装置としてシステムオンチップの一実施例を図１１を用いて説明する。図１０に示すように、ガラス基板上に各種の機能回路部を集積してシステムオンチップを実現することができる。各種の機能回路部は実施形態１〜５により作製されるＴＦＴや容量部等の半導体素子を主体として形成することが可能である。なお、単結晶シリコン上に絶縁膜を介して形成された半導体薄膜を有する素子（代表的には、ＳＯＩ（Silicon on Insulator）素子）で、実施形態１〜５により作製されるＴＦＴや容量素子等が形成される半導体装置を形成することも可能である。さらには、単結晶シリコン基板または化合物半導体基板であり、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板を用いたＭＯＳトランジスタを形成することも可能である。
【０１３６】
図１１で示すシステムオンチップ７００の要素としては、ＣＰＵ７０１、ＲＯＭ７０２、割り込みコントローラ７０３、キャッシュメモリ７０４、ＲＡＭ７０５、ＤＭＡＣ７０６、クロック発生回路７０７、シリアルインターフェース７０８、電源発生回路７０９、ＡＤＣ／ＤＡＣ７１０、タイマカウンタ７１１、ＷＤＴ７１２、Ｉ／Ｏポート７０２などである。
【０１３７】
システムオンチップとしては、各種機能回路の構成や組み合わせを換えることで、MPU（マイクロコンピュータ）、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩ、メモリ、グラフィクス用ＬＳＩ、携帯電話用ＬＳＩなど様々な機能の半導体装置を完成させることができる。
【０１３８】
なお、本実施例は、実施形態１〜５、実施例１のいずれの構成とも自由に組み合わせることが可能である。
【０１３９】
以上の工程により、結晶粒界密度が少なく、移動度が高い半導体素子が集積された半導体装置を、歩留まり高く作製することができる。
【実施例４】
【０１４０】
本実施例では、同一基板上に、画素部、駆動回路、ＣＰＵを有するアクティブマトリクス型液晶モジュールを作製する工程を、図１８を用いて説明する。
【０１４１】
基板１１０５の中央には、画素部１１０１が配置されている。画素部１１０１の上側には、ソース信号線を駆動するためのソース信号線駆動回路１１０２が配置されている。画素部１１０１の左側には、ゲート信号線を駆動するためのゲート信号線駆動回路１１０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路１１０３は画素部の片側にのみの配置されているが、これは、画素に対して左右対称配置としても良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。画素部、ソース信号線駆動回路、及びゲート信号線駆動回路は、第１実施形態乃至第５実施形態、実施例１で示されるＴＦＴを用いて形成する。
【０１４２】
画素部、及び機能回路の周辺には、基板外周に沿ってシール剤１１０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサによって一定のギャップ（基板１１０５と対向基板１１０６との間隔）を保った状態で、対向基板１１０６が貼り付けられる。その後、シール剤１１０７が塗布されていない部分より液晶材料が注入され、封止剤１１０８によって密閉される。
【０１４３】
また、基板１１０５上にＣＰＵ１１０４が設けられ、ここからから出力された各種信号は、画素部１１０１、ソース信号線駆動回路１１０２、ゲート信号線駆動回路１１０３、外部に設けられたメモリ、音声処理回路、コントローラ等に供給される。従来ＦＰＣ等を用いてパネルの外部に接続されていたＣＰＵ１１０４をアクティブマトリクス基板上に作製することにより、液晶モジュールの小型化が可能となる。なお、ＣＰＵはその機能から発熱しやすいため、放熱板をＣＰＵの上面又は下面に設けることが好ましい。ＣＰＵは、第１実施形態乃至第５実施形態で示されるＴＦＴを用いて形成する。
【０１４４】
なお、駆動回路又は機能回路の一部にＩＣを用いてもよい。また、本実施例と同様に、本発明を実施して形成されたアクティブマトリクス基板を用いてアクティブマトリクス型発光モジュール等を作製することができる。
【０１４５】
以上の工程により、移動度が高い半導体素子が集積された半導体装置を、歩留まり高く作製することができる。さらに、同一基板上に、画素部、駆動回路、ＣＰＵ等を作りこむことが可能であるため、小型のアクティブマトリクス型液晶モジュールを製造することができる。
【実施例５】
【０１４６】
本発明を実施して得たＴＦＴを組み込むことによって様々な電子機器を作製することができる。すなわち、実施例４で示されるような、モジュールを用いて電子機器を作製することができる。電子機器としては、テレビ受像機、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図９に示す。
【０１４７】
図１２（Ａ）はテレビ受像機であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明で作製することができるモジュールを表示部２００３に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。なお、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用のテレビが含まれる。本発明を用いてることによって、歩留まり高く高精細な表示が可能なテレビ受像機を製造することができる。
【０１４８】
図１２（Ｂ）はデジタルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明で作製することができる表示装置は、表示部２１０２に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有するデジタルカメラを製造することができる。
【０１４９】
図１２（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明で作製することができるモジュールを、表示部２２０３に適用することができる。また、図示されていないが、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有するノートパソコンを製造することができる。
【０１５０】
図１２（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明で作製することができる表示装置は、表示部２３０２に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有するモバイルコンピュータを製造することができる。
【０１５１】
図１２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明で作製することができるモジュールを表示部Ａ、Ｂ２４０３、２４０４に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明を用いてることによって、歩留まり高く高精細な表示部を有する画像再生装置を製造することができる。
【０１５２】
図１２（Ｆ）はゲーム機器であり、本体２５０１、表示部２５０５、操作スイッチ２５０４等を含む。本発明で作製することができる半導体装置は、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有するゲーム機器を製造することができる。
【０１５３】
図１２（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明で作製することができるモジュールを、表示部２６０２に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有するビデオカメラを製造することができる。
【０１５４】
図１２（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明で作製することができるモジュールを、表示部２７０３に適用することができる。また、図示されていないが、筺体内部に設けられているＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。本発明を用いてることによって、歩留まり高く高精細な表示部を有する携帯電話を製造することができる。
【０１５５】
以上の様に、実施形態１乃至５のいずれの構成を用いて作製された半導体装置は、あらゆる電子機器の表示部や、ＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどの機能回路にも適応することができる。この結果、微細な構造の半導体素子（ＴＦＴ）を高密度に集積することが可能であり、高機能化された電子機器、さらには、高精細な表示部を有する電子機器を製造することができる。
【図面の簡単な説明】
【０１５６】
【図１】実施形態１を示す工程図である。
【図２】実施形態２を示す工程図である。
【図３】実施形態３を示す工程図である。
【図４】実施形態４を示す工程図である。
【図５】実施形態５を示す工程図である。
【図６】シミュレーションに用いたモデル図および結果を示す図である。
【図７】シミュレーション結果を示す図である。
【図８】ＬOV定義を示す図である。
【図９】ＧＯＬＤ領域の横方向及び縦方向における不純物元素の濃度分布を示す図である。
【図１０】ＣＰＵのブロック図を示す図である。
【図１１】システムオンチップのブロック図を示す図である。
【図１２】電子機器の一例を示す図である。
【図１３】従来例を示す図である。
【図１４】実施例１を示す工程図である。
【図１５】ＳＣＭの測定結果を示す図である。
【図１６】実施例１で作製したｐチャネル型ＴＦＴのＴＦＴ特性を示す図である。
【図１７】実施例１で作製したｎチャネル型ＴＦＴのＴＦＴ特性を示す図である。
【図１８】アクティブマトリクス型液晶モジュールを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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