(57)【要約】【課題】  ガードリング層を配置したＳＢＤ素子よりも良い整流効率が得られ、かつ過電圧・ＥＳＤ保護機能を持つＳＢＤ素子を提供することにある。【解決手段】  半導体基板の主面に設けられた第１導電型の第１半導体領域からなるカソード領域と、前記カソード領域とショットキー接合され、かつ平面が方形状で形成された導電層からなるアノード領域と、前記第１半導体領域とｐｎ接合され、かつ前記導電層と電気的に接続された第２導電型の第２半導体領域とを有するＳＢＤ素子を備え、  前記第２半導体領域は、前記アノード領域の互いに向かい合う２辺側のみ配置されている。【選択図】        図４
2005228844.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に設けられた第１導電型の第１半導体領域からなるカソード領域と、前記カソード領域とショットキー接合され、かつ平面が方形状で形成された導電層からなるアノード領域と、前記第１半導体領域とｐｎ接合され、かつ前記導電層と電気的に接続された第２導電型の第２半導体領域とを有するＳＢＤ素子を備え、
前記第２半導体領域は、前記アノード領域の互いに向かい合う２辺側のみ配置されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記アノード領域は、平面が長方形状で形成され、
前記第２半導体領域は、前記アノード領域の互いに向かい合う２つの短辺側のみ配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記アノード領域の互いに向かい合う２つの長辺側に第１導電型の第３半導体領域からなるコンタクト領域が配置されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記導電層は、シリサイド層であることを特徴とする半導体集積回路装置。
【請求項５】
整流回路が搭載された半導体チップと、アンテナとを有する半導体装置であって、
前記整流回路は、半導体基板の主面に設けられた第１導電型の第１半導体領域からなるカソード領域と、前記カソード領域とショットキー接合され、かつ平面が方形状で形成された導電層からなるアノード領域と、前記第１半導体領域とｐｎ接合され、かつ前記導電層と電気的に接続された第２導電型の第２半導体領域とを有するＳＢＤ素子を備え、
前記第２半導体領域は、前記アノード領域の互いに向かい合う２辺側のみ配置され、
前記アノード領域及びカソード領域は、前記アンテナと電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ショットキーバリアダイオード（ＳＢＤ：Ｓchottky Ｂarrier Ｄiode）素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に搭載されるショットキーバリアダイオード（ＳＢＤ）素子２７ａにおいては、図７（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）に示すように、アノード領域２５の周辺部全体に、ガードリング層（ｐ型拡散層）２６を配置する構造が一般的である。
【０００３】
また、高周波検波用の単体構造のＳＢＤ素子２７ｂにおいては、図８（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）に示すように、ガードリング層２６を全く配置しない構造が一般的である。
【０００４】
ガードリング層を配置したＳＢＤ素子については、例えば特開２０００−３２３７２５号公報に記載されている。
【０００５】
【特許文献１】特開２０００−３２３７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７に示すＳＢＤ素子２７ａのようにガードリング層２６があると、逆方向リーク電流が小さく、ブレイクダウンの電圧クランプ特性も良好である。しかしながら、順方向特性については、ガードリング層２６の副作用で寄生抵抗成分が大きくなり、ＶＦも大きくなるため、整流効率が悪くなる。また、ＡＣ特性についてもガードリング層２６のｐｎ接合による寄生容量（Ｃｊ１）が追加されるため、高周波でのＲＦ→ＤＣへの変換効率が悪くなる。
【０００７】
逆に、図８に示すＳＢＤ素子２７ｂのように、ガードリング層を配置しない場合は、逆方向リーク電流が大きく、ブレイクダウン電圧の電流依存性も大きいため、過電圧・ＥＳＤ（Ｅlectro-Ｓtatic Ｄischarge）保護機能に問題がある。
【０００８】
図９は、ＳＢＤ素子の順方向Ｉ−Ｖ特性を示す図である。ＳＢＤ素子の順方向電流は（１）式で表される。（寄生抵抗：Ｒｓ）
【０００９】
（数１）
Ｉ＝Ｉｓ×ｅｘｐ（（ＶＦ−ＩＦ×Ｒｓ）／ｎｋＴ／ｑ    ……（１）
寄生抵抗（Ｒｓ）が大きいと、オーミックドロップＩＦ×Ｒｓの影響で高電流領域のＶＦが大きくなり、整流効率が悪くなる。
【００１０】
ガードリング層を配置した場合は、ＳＢＤ素子の順方向電流経路を阻害するため、寄生抵抗成分が大きくなる。また、接合容量成分が大きくなるため、ＲＦ検波整流回路には適さない。
【００１１】
ガードリング層を配置しない場合は、寄生抵抗成分を小さく、接合容量成分も小さくできるが、ガードリング層がないため、逆方向のリーク電流が大きく、ブレイクダウン時の抵抗が大きいため、保護ダイオードには適さない。
【００１２】
本発明の目的は、ガードリング層を配置したＳＢＤ素子よりも良い整流効率が得られ、かつ過電圧・ＥＳＤ保護機能を持つＳＢＤ素子を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
ＳＢＤ素子を備えた半導体集積回路装置において、
前記ＳＢＤ素子は、
半導体基板の主面に設けられた第１導電型の第１半導体領域からなるカソード領域と、
前記カソード領域とショットキー接合され、かつ平面が長方形状で形成された導電層からなるアノード領域と、
前記第１半導体領域とｐｎ接合され、かつ前記導電層と電気的に接続された第２導電型の第２半導体領域（ガードバンド）と、
前記アノード領域の互いに向かい合う２つの長辺側に設けられた第１導電型の第３半導体領域からなるコンタクト領域とを有し、
前記第２半導体領域は、前記アノード領域の互いに向かい合う２つの短辺側のみ配置されている。
【００１６】
前述した手段によれば、順方向電流の大部分はＸ方向（アノード領域の２つの長辺が離間する方向、又はアノード領域の短辺に沿う方向）に流れるため、第２半導体領域（ガードバンド）を配置しても寄生抵抗の増加を十分小さくできる。従って、ガードリング層を配置しないＳＢＤ素子を用いた整流回路に近い整流効率（ガードリング層を配置したＳＢＤ素子よりも良い整流効率）を得ることができる。
【００１７】
また、逆方向特性は、第１導電型の第１半導体領域と第２導電型の第２半導体領域とのｐｎ接合からなるダイオード素子で決まるため、ガードリング層を配置したＳＢＤ素子と同等の電圧クランプ特性（ガードリング層を配置しないＳＢＤ素子よりも良い電圧クランプ特性）が得られる。従って、過電圧・ＥＳＤ保護素子としての機能も持たせることができる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１９】
本発明によれば、ガードリング層を配置したＳＢＤ素子よりも良い整流効率が得られ、かつ過電圧・ＥＳＤ保護機能を持つＳＢＤ素子を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２１】
本実施形態では、無線タグ（半導体装置）に搭載される半導体チップ（半導体集積回路装置）に本発明を適用した例について説明する。無線タグは、内部に電池などの電源を備えておらず、例えば読み取り装置（リーダー）が発した電波をアンテナを介して受け取り、受け取った電波の電磁誘導で電源を発電し、発電した電源で回路を動かし、記録（格納）した識別情報を無線で送信するものである。このような無線タグは、ＲＦＩＤ（Ｒadio Ｆrequency Ｉdentification）タグ、非接触ＩＤタグ、無線ＩＤタグ、非接触タグとも呼ばれている。
【００２２】
図１は、本発明の一実施形態である半導体チップ（半導体集積回路装置）を組み込んだ無線タグ（半導体装置）の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）、
図２は、図１の半導体チップに搭載された回路のブロック図、
図３は、図２の整流回路の一部を示す等価回路図、
図４は、図１の半導体チップの一部を示す模式的平面図、
図５は、図４のｂ−ｂ線に沿う模式的断面図、
図６は、図４のｃ−ｃ線に沿う模式的断面図、
なお、図４のｂ−ｂ線は、Ｘ方向に沿う線であり、図４のｃ−ｃ線は、Ｘ方向と同一平面内において、Ｘ方向と直行するＹ方向に沿う線である。
【００２３】
図１（ａ）及び（ｂ）に示すように、無線タグ５０は、主に、半導体チップ（半導体集積回路装置）５１、基板５３、アンテナ５４、及び樹脂（５６，５７）等を有する構成になっている。
【００２４】
半導体チップ５１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば０．４５ｍｍ×０．４５ｍｍの正方形になっている。また、半導体チップ５１は、互いに反対側に位置する主面（第１の面，素子形成面，回路形成面）及び裏面（第２の面）を有し、半導体チップ５１の主面には、接続用端子として例えば突起状電極５２が複数配置されている。
【００２５】
基板５３は、互いに反対側に位置する主面（第１の面）及び裏面（第２の面）を有する構成になっており、厚さ方向と交差する平面がスレッド状になっている。基板５３としては、例えばポリイミド系の材料からなるテープ基板が用いられている。
【００２６】
アンテナ５４は、平面がＬ字状のスリット５５を有し、基板５３の主面に固定されている。アンテナ５４としては、例えば銅（Ｃｕ）からなるアンテナが用いられている。
【００２７】
半導体チップ５１の突起状電極５２は、アンテナ５４に電気的にかつ機械的に接続されている。半導体チップ５１の主面及び突起状電極５２は樹脂５６によって封止され、半導体チップ５１の裏面は樹脂５７によって覆われている。
【００２８】
半導体チップ５１には、図２に示す無線タグ回路３０が搭載されている。この無線タグ回路３０は、整流回路３１，電源リミッタ３２，電圧レギュレータ３３，電圧検出回路３４，ＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）３５，ＲＣ−発振器３６，制御論理回路３７，ＰＯＲ（Ｐower Ｏn Ｒeset）３８，ロード・スイッチ３９，復調回路４０，クロック抽出回路４１等を有する構成になっている。
【００２９】
整流回路３１は、図３に示すように、ショットキーバリアダイオード素子（ＳＢＤ）２１及びダイオード素子２２等を有する構成になっている。本発明は、この整流回路３１を構成するショットキーバリアダイオード素子２１およびダイオード素子２２に適用されている。
【００３０】
半導体チップ５１は、図５に示すように、半導体基板として例えば単結晶シリコンから成るｐ型シリコン基板１（以下単に基板と呼ぶ）を主体に構成されている。
【００３１】
基板１の主面（素子形成面，回路形成面）には、素子分離領域２によって区画された複数の素子形成領域が形成されている。第１の素子形成領域には、図４及び図５に示すように、ｐ型ウエル領域（不純物拡散層）４及びｐチャネル導電型ＭＩＳＦＥＴ２０ｐが形成されている。第２の素子形成領域には、図４乃至図６に示すように、ｎ型半導体領域（不純物拡散層）３、ショットキーバリアダイオード（ＳＢＤ）素子２１、及びダイオード素子２２が形成されている。第３の素子形成領域には、図４に示すように、ｐ型ウエル領域及びｎチャネル導電型ＭＩＳＦＥＴ２０ｎが形成されている。即ち、本実施形態の半導体チップ５１は、同一の半導体基板に、相補型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）及びＳＢＤ素子２１を搭載している。ここで、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とは、絶縁ゲート型電界効果トランジスタの一種であり、ゲート絶縁膜が酸化シリコン膜からなるものはＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、ＭＩＳＦＥＴは、ゲート電極がシリコン膜からなるものも含む。
【００３２】
素子分離領域２は、これに限定されないが、例えば選択酸化法によって形成された酸化絶縁膜（例えば酸化シリコン膜）で構成されている。
【００３３】
図４及び図５に示すように、ｐチャネル導電型及びｎチャネル導電型ＭＩＳＦＥＴ（２０ｐ，２０ｎ）は、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５は基板１の主面に設けられ、ゲート電極６は基板１の主面上にゲート絶縁膜５を介在して設けられ、チャネル形成領域はゲート電極６の直下における基板１（ｐチャネル導電型ＭＩＳＦＥＴ２０ｐはｎ型ウエル領域４，ｎチャネル導電型ＭＩＳＦＥＴ２０ｎはｐ型ウエル領域）の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【００３４】
ｐチャネル導電型ＭＩＳＦＥＴ２０ｐのソース領域及びドレイン領域は、図５に示すように、エクステンション領域である一対のｐ型半導体領域７、及びコンタクト領域である一対のｐ型半導体領域９を有する構成になっている。ｐ型半導体領域７はゲート電極６に整合して形成され、ｐ型半導体領域９はゲート電極６の側壁に設けられたサイドウォールスペーサ８に整合して形成されている。
【００３５】
ｎチャネル導電型ＭＩＳＦＥＴ２０ｎのソース領域及びドレイン領域は、図示していないが、エクステンション領域である一対のｎ型半導体領域、及びコンタクト領域である一対のｎ型半導体領域を有する構成になっている。エクステンション領域であるｎ型半導体領域はゲート電極６に整合して形成され、コンタクト領域であるｎ型半導体領域はゲート電極６の側壁面に設けられたサイドウォールスペーサ８に整合して形成されている。
【００３６】
図５に示すように、ｐチャネル導電型ＭＩＳＦＥＴ２０ｐのコンタクト領域であるｐ型半導体領域９の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層１５ａが形成されている。また、図示していないが、ｎチャネル導電型ＭＩＳＦＥＴ２０ｎのコンタクト領域であるｎ型半導体領域の表面にも同様のシリサイド層１５ａが形成されている。
【００３７】
ＳＢＤ素子２１は、図５に示すように、ｎ型半導体領域３をカソード領域とし、このｎ型半導体領域３の表層部に形成された導電層（本実施形態ではシリサイド層１５ｃ）をアノード領域とし、これらのｎ型半導体領域３とシリサイド層１５ｃとのショットキー接合によって構成されている。
【００３８】
ｎ型半導体領域３の表層部には、コンタクト領域であるｎ型半導体領域１０が形成されており、このｎ型半導体領域１０の表層部にはシリサイド層１５ｄが形成されている。ｎ型半導体領域１０は、ｎ型半導体領域３よりも高不純物濃度で形成されている。例えば、ｎ型半導体領域１０は、１×１０２０［atoms／cm３］程度の不純物濃度で形成され、ｎ型半導体領域３は、１×１０１６［atoms／cm３］程度の不純物濃度で形成されている。
【００３９】
基板１の主面上には、第１乃至第３の素子形成領域を覆うようにして、例えば酸化シリコンからなる層間絶縁膜１２が形成されている。
【００４０】
ｐ型半導体領域９上には、層間絶縁膜１２の表面からシリサイド層１５ａに到達する接続孔１３ａが設けられている。接続孔１３ａの内部には、接続孔１３ａの側壁面及び底（シリサイド層１５ａ）に沿って形成されたバリアメタル膜１４を介在して導電性プラグ１６ａが埋め込まれている。ｐ型半導体領域９は、シリサイド層１５ａ、バリアメタル膜１４及び導電性プラグ１６ａを介在して、層間絶縁膜１２上を延在する配線１７ａと電気的に接続されている。
【００４１】
ｎ型半導体領域１０上には、層間絶縁膜１２の表面からシリサイド層１５ｄに到達する接続孔１３ｄが設けられている。接続孔１３ｄの内部には、接続孔１３ｄの側壁面及び底（シリサイド層１５ｄ）に沿って形成されたバリアメタル膜１４を介在して導電性プラグ１６ｄが埋め込まれている。ｎ型半導体領域１０は、シリサイド層１５ｄ、バリアメタル膜１４及び導電性プラグ１６ｄを介在して、層間絶縁膜１２上を延在する配線１７ｄと電気的に接続されている。
【００４２】
アノード領域であるシリサイド層１５ｃ上には、層間絶縁膜１２の表面からシリサイド層１５ｃに到達する接続孔１３ｃが設けられている。接続孔１３ｃの内部には、接続孔１３ｃの側壁面及び底（シリサイド層１５ｃ）に沿ってバリアメタル膜１４が設けられており、更にバリアメタル膜１４を介在し、接続孔１３ｃの側壁面を覆うようにしてサイドウォールスペーサ１６ｃが設けられている。シリサイド層１５ｃには、接続孔１３ｃを通して、層間絶縁膜１２上を延在する配線１７ｃの一部が電気的に接続されている。
【００４３】
バリアメタル層１４は、例えば、基板側からチタン（Ｔｉ）膜及びチタンナイトライド（ＴｉＮ）膜を順次積層した積層膜（Ｔｉ／ＴｉＮ）で形成され、この積層膜の厚さは例えば１００ｎｍ程度になっている。バリアメタル層１４は、導電性プラグ（１６ａ，１６ｄ）の原子や配線の原子が半導体領域に拡散するのを防止する目的で設けられている。
【００４４】
シリサイド層１５ａ，１５ｃ，１５ｄの夫々は、例えば、１００ｎｍ程度の厚さのチタンシリサイド（ＴｉＳｉ）で形成されている。これらのシリサイド層（１５ａ，１５ｃ，１５ｄ）は、接続孔（１３ａ，１３ｃ，１３ｄ）の内部を含む層間絶縁膜１２上の全面にバリアメタル層（本実施形態ではＴｉ膜／ＴｉＮ膜）１４を形成した後、半導体領域（９，１０，３等）のシリコンとＴｉ膜のチタンとを反応させる熱処理を施すことによって形成される。
【００４５】
ＳＢＤ素子２１のアノード領域であるシリサイド層１５ｃは、厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば４μｍ（短辺）×２０μｍ（長辺）の長方形になっている。接続孔１３ｄ、及びコンタクト領域であるｎ型半導体領域１０は、シリサイド層１５ｃの２つの長辺側（Ｘ方向において互いに離間する２つの辺側）に夫々配置されており、シリサイド層１５ｃの２つの短辺側（Ｙ方向において互いに離間する２つの辺側）には配置されていない。
【００４６】
図６に示すように、ＳＢＤ素子２１のカソード領域であるｎ型半導体領域３の表層部には、このｎ型半導体領域３とｐｎ接合され、かつシリサイド層１５ｃに接して電気的に接続されたｐ型半導体領域（ガードバンド）１１が設けられている。ｐ型半導体領域１１は、図４及び図６に示すように、ＳＢＤ素子２１のアノード領域であるシリサイド層１５ｃの２つの短辺側（Ｙ方向において互いに離間する２つの辺）側に夫々個別に配置されており、シリサイド層１５ｃの２つの長辺側（Ｘ方向において互いに離間する２つの辺側）には配置されていない。即ち、ｐ型半導体領域１１は、接続孔１３ｄ、及びｎ型半導体領域１０が配置されたシリサイド層１５ｃの長辺側には配置されず、この長辺側を除くシリサイド層１５ｃの短辺側のみ配置されている。
【００４７】
シリサイド層１５ｃは、例えば平面サイズが５μｍ×２０μｍ程度になっている。半導体領域１１は、例えば５×１０１９［atoms／cm３］程度の不純物濃度で形成されており、その大きさは縦（ｇ）が４μｍ程度、横（ｈ）が６μｍ程度、深さ（ｆ）が１μｍ程度になっている。
【００４８】
ダイオード素子２２は、ｎ型半導体領域３とｐ型半導体領域１１とのｐｎ接合によって構成されており、ＳＢＤ素子２１と並列に接続されている。
【００４９】
ｐ型半導体領域（ガードバンド）１１は、ＳＢＤ素子２１のアノード領域（シリサイド層１５ｃ）の２つの短辺側のみ配置されている。このような構成にすることにより、順方向電流の大部分はＸ方向（アノード領域の２つの長辺が離間する方向、又はアノード領域の短辺に沿う方向）に流れるため、ｐ型半導体領域（ガードバンド）１１を配置しても寄生抵抗の増加を十分小さくできる。従って、ガードリング層を配置しないＳＢＤ素子を用いた整流回路に近い整流効率（ガードリング層を配置したＳＢＤ素子よりも良い整流効率）を得ることができる。ここで、重要なことは寄生抵抗の増加を抑えるために、ｐ型半導体領域１１（ガードバンド）を導電性プラグ１６ｄとアノード領域との間の半導体内に極力配置しないことである。言い換えると、順方向電流の主な電流経路にｐ型半導体領域１１（ガードバンド）を配置しないことである。図４と図５より、導電性プラグ１６ｄとアノード領域との間にｐ型半導体領域１１（ガードバンド）の両端が配置されているが、その配置されている領域はアノード領域の長辺に対してわずかな領域なので、寄生抵抗としては無視できる。
【００５０】
また、逆方向特性は、ｎ型半導体領域３とｐ型半導体領域１１とのｐｎ接合からなるダイオード素子２２で決まるため、ガードリング層を配置したＳＢＤ素子と同等の電圧クランプ特性（ガードリング層を配置しないＳＢＤ素子よりも良い電圧クランプ特性）が得られる。従って、過電圧・ＥＳＤ保護素子としての機能も持たせることができる。
【００５１】
本実施形態の無線タグ５０は、アンテナ５４からＲＦ信号を受信し、整流回路３１にて内部ＤＣ電圧を発生するシステムになっている。
【００５２】
ＲＦ→ＤＣ電力変換効率を大きくするには、
（１）チップインピーダンスＺ＝Ｒ＋ＸｊのＲ→小、Ｘ→大とし、アンテナ５４から受信した振幅をできるだけ大きくすること、
（２）ＳＢＤ素子２１の順方向立ち上がり電圧（ＶＦ）をできるだけ小さくすること、の２項目が重要である。
（３）一方、アンテナ５４と半導体チップ５１の突起状電極５２とを接続するボンディング工程において、半導体チップ５１のボンディングパッドからＥＳＤをうけるため、保護機能を持たせておく必要がある。
【００５３】
本実施形態では、ＳＢＤ素子２１のアノード領域（シリサイド層１５ｃ）の２つの短辺側のみｐ型半導体領域（ガードバンド）１１を配置した構造になっているため、上記（１）〜（３）の要求事項に対応することができる。
【００５４】
本発明の実施例では、ｐ型半導体領域（ガードバンド）１１を、ＳＢＤ素子２１のアノード領域（シリサイド層１５ｃ）の２つの短辺側に配置した実施例を示したが、導電性プラグ１６ｄをアノード領域の２つの短辺側に配置し、ｐ型半導体領域（ガードバンド）１１を長辺側に配置しても構わない。しかし、本実施例のように導電性プラグ１６ｄをアノード領域の長辺側に配置した方が、電流経路の幅が広いので、より電流量を確保することが可能である。
【００５５】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５６】
例えば、前述の実施形態では、半導体チップとアンテナとが別々の部品で構成された無線タグについて説明したが、本発明は、半導体チップにアンテナを組み込んだ無線タグに適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態である半導体チップ（半導体集積回路装置）を組み込んだ無線タグ（半導体装置）の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。
【図２】図１の半導体チップに搭載された回路のブロック図である。
【図３】図２に示す整流回路の一部を示す等価回路図である。
【図４】図１の半導体チップの一部を示す模式的平面図である。
【図５】図４のｂ−ｂ線に沿う模式的断面図である。
【図６】図４のｃ−ｃ線に沿う模式的断面図である。
【図７】半導体集積回路装置に搭載される従来のＳＢＤ素子構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。
【図８】高周波検波用の従来の単体ＳＢＤ素子構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。
【図９】ＳＢＤ素子の順方向Ｉ−Ｖ特性を示す図である。
【符号の説明】
【００５８】
１…ｐ型シリコン基板、２…素子分離領域、３…ｎ型半導体領域、４…ｎ型ウエル領域、５…ゲート絶縁膜、６…ゲート電極、７…ｐ型半導体領域、８…サイドウォールスペーサ、９…ｐ型半導体領域、１０…ｎ型半導体領域、１１…ｐ型半導体領域、１２…層間絶縁膜、１３ａ，１３ｃ，１３ｄ…接続孔、１４…バリアメタル膜、１５ａ，１５ｃ，１５ｄ…シリサイド層、１６ａ，１６ｄ…導電性プラグ、１６ｃ…サイドウォールスペーサ、１７ａ，１７ｃ，１７ｄ…配線、
２０ｎ…ｎチャネル導電型ＭＩＳＦＥＴ、２０ｐ…ｐチャネル導電型ＭＩＳＦＥＴ、２１…ＳＢＤ素子、２２…ダイオード素子
【図１】
2005228844.tif 000003
【図２】
2005228844.tif 000004
【図３】
2005228844.tif 000005
【図４】
2005228844.tif 000006
【図５】
2005228844.tif 000007
【図６】
2005228844.tif 000008
【図７】
2005228844.tif 000009
【図８】
2005228844.tif 000010
【図９】
2005228844.tif 000011