(57)【要約】【課題】  ゲートとチャンネル層間の距離が比較的短く、且つ高いゲート順方向耐圧を有するエンハンスメント型ＦＥＴを提供する。【解決手段】  チャンネル層４の上面には、スペーサ層５を介して、ｎ型のＡｌ0.5 Ｇａ0.5 Ａｓからなる第２キャリア供給層６を形成する。この第２キャリア供給層６の上層には、第２キャリア供給層のＡｌモル比よりも高いＡｌモル比のノンドープのＡｌ0.75Ｇａ0.25Ａｓからなる下層バリア層７と、該下層バリア層７のＡｌモル比よりも低いＡｌモル比のノンドープのＡｌ0.25Ｇａ0.75Ａｓからなる上層バリア層８とから構成されるバリア層７８を形成する。このバリア層７８の上面にゲート電極１００を形成し、その一部を上層バリア層８に拡散させて、下層バリア層７に接触する拡散層１００’を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
支持基板上にチャンネル層を備え、該チャンネル層上に、少なくとも、キャリア供給層、下層バリア層、および上層バリア層の順に層をなすＡｌＧａＡｓからなる積層部を備えるとともに、前記上層バリア層に埋め込まれて前記下層バリア層に接触するゲート電極と該ゲート電極を挟むように配置されたソース電極およびドレイン電極を備えてなり、
前記ゲート電極に電圧を印加して前記ソース電極と前記ドレイン電極との間の電流制御を行うエンハンスメント型の電界効果トランジスタにおいて、
前記下層バリア層および前記キャリア供給層におけるＡｌＧａＡｓのＡｓに対するＡｌのモル比が、前記上層バリア層におけるＡｌＧａＡｓのＡｓに対するＡｌのモル比よりも高く、
且つ、前記下層バリア層におけるＡｌＧａＡｓのＡｓに対するＡｌのモル比が前記キャリア供給層におけるＡｌＧａＡｓのＡｓに対するＡｌのモル比以上であることを特徴とする電界効果トランジスタ。
【請求項２】
前記下層バリア層および前記キャリア供給層におけるＡｌＧａＡｓのＡｓに対するＡｌのモル比が０．５以上、１．０以下である請求項１に記載の電界効果トランジスタ。
【請求項３】
前記下層バリア層と前記キャリア供給層とからなる層厚みが５ｎｍ以上１０ｎｍ以下である請求項２に記載の電界効果トランジスタ。
【請求項４】
前記チャンネル層はＩｎＧａＡｓまたはＧａＡｓからなる請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記ドレイン電極およびソース電極は、前記キャリア供給層、前記下層バリア層、および前記上層バリア層に埋め込まれて形成されている請求項１〜４のいずれか一項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタ、特にノーマリーオフとなるエンハンスメント型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
従来、化合物半導体からなる電界効果トランジスタ（以下、単に「ＦＥＴ」という）には、ノーマリーオンとなるデプレッション型ＦＥＴと、ノーマリーオフとなるエンハンスメント型ＦＥＴとが存在する。ところが、デプレッション型ＦＥＴはゲート電極に負電圧を供給しなければならず、別途負電圧生成回路が必要となるため、このＦＥＴを備える機器を小型化およびコストダウンすることが難しい。このため、近年では、化合物半導体としてIII−Ｖ族化合物半導体で形成されるエンハンスメント型ＦＥＴ、特に、ＡｌＧａＡｓを用いたエンハンスメント型ＦＥＴが多く使用されている。
【０００３】
エンハンスメント型ＦＥＴは、通常、ゲート耐圧を高めるためにチャンネル層（電子走行層ともいう）の上層にバリア層（ショットキー層、または障壁層ともいう）を積層し、このバリア層の上層にゲート電極を形成した構造を備えている。
【０００４】
このようなエンハンスメント型ＦＥＴとして、バリア層にチャンネル層よりもバンドギャップが広い材料として、Ａｓに対するＡｌのモル比（以下、単に「Ａｌモル比」という）が大きい、すなわち、Ａｌx Ｇａ1-x Ａｓであれば、ｘ（０≦ｘ≦１）の値が大きい、ノンドープＡｌＧａＡｓを使用することで、ゲートの順方向耐圧を向上させたＦＥＴが提案されている（例えば、特許文献１参照）。
【０００５】
また、前記エンハンスメント型ＦＥＴではゲートとチャンネル層との距離を短くするため、バリア層が直接空気に触れる構造のものもある。この場合、バリア層にＡｌモル比の大きいＡｌＧａＡｓを用いるとバリア層が空気に触れてＡｌが酸化するので、バリア層を二層で形成し、上層バリア層のＡｌモル比を下層バリア層のＡｌモル比よりも小さくすることで酸化を防止するエンハンスメント型ＦＥＴが提案されている（例えば、特許文献２参照）。
【０００６】
このような特許文献２に示すエンハンスメント型ＦＥＴでは、バリア層が二層となることで、バリア層全体が厚くなってしまう。一般に、エンハンスメント型ＦＥＴでは、ゲートにバイアス電圧を印加しない状態で空乏層がチャンネル層を塞ぐように存在することでピンチオフ状態となって、ノーマリーオフになる。しかしながら、特許文献２の構成のようにバリア層が厚くなると、バイアス電圧が印加されない状態で、空乏層がチャンネル層を完全に塞ぐことができなくなり、ピンチオフ状態にすることができなくなってしまうという問題が生じる。
【０００７】
このため、ゲート電極の組成金属を上層バリア層内に拡散させることで、実質的にゲート電極を上層バリア層に埋め込んで下層バリア層に接触させる構造のエンハンスメント型ＦＥＴが提案されている（例えば、特許文献３参照）。
【特許文献１】特開平９−２７０５２２号公報
【特許文献２】特開平９−２４６５２５号公報
【特許文献３】特開２００３−６８７７０公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、特許文献３に開示された構造のエンハンスメント型ＦＥＴでは、ゲート電極が下層バリア層に接触する位置まで形成されているため、ゲートの順方向耐圧（以下、単に「ゲート耐圧」という）が低下してしまう。特に、エンハンスメント型ＦＥＴを実現するために、下層バリア層を薄くすると、ゲート耐圧の低下が大きくなってしまう。
【０００９】
そこで、この発明の目的は、化合物半導体を積層形成してなる、高いゲート耐圧を有するエンハンスメント型ＦＥＴを提供することにある。
【課題を解決するための手段】
【００１０】
この発明は、支持基板上にチャンネル層を備え、該チャンネル層上に、少なくともキャリア供給層、下層バリア層、および上層バリア層の順に層をなすＡｌＧａＡｓからなる積層部を備えるとともに、上層バリア層に埋め込まれて下層バリア層に接触するゲート電極と該ゲート電極を挟むように配置されたソース電極およびドレイン電極を形成してなり、ゲート電極に電圧を印加してソース電極とドレイン電極との間の電流制御を行うエンハンスメント型の電界効果トランジスタにおいて、下層バリア層およびキャリア供給層におけるＡｌＧａＡｓのＡｌモル比を、上層バリア層におけるＡｌＧａＡｓのＡｌモル比よりも高く、且つ、下層バリア層におけるＡｌＧａＡｓのＡｌモル比をキャリア供給層におけるＡｌＧａＡｓのＡｌモル比以上とすることを特徴としている。
【００１１】
この構成では、下層バリア層とチャンネル層との間のキャリア供給層におけるＡｌＧａＡｓのＡｌモル比を高くすることで、キャリア供給層のバンドギャップが広くなり、キャリア供給層はチャンネル層にキャリアを供給する機能とともに、バリア機能、すなわちゲート耐圧を向上させる機能を果たす。これにより、ゲート電極が上層バリア層に埋め込まれた構造のエンハンスメント型ＦＥＴであっても、下層バリア層とキャリア供給層とでバリア層の機能を果たすので、十分なゲート耐圧が得られる。
【００１２】
また、この発明は、下層バリア層およびキャリア供給層におけるＡｌＧａＡｓのＡｌモル比（Ａｓに対するＡｌのモル比）を０．５以上、１．０以下とすることを特徴としている。
【００１３】
この構成では、Ａｌモル比が高いＡｌＧａＡｓはバンドギャップが広いことを利用して、Ａｌモル比を０．５以上、１．０以下とすることで、層厚が薄くても高性能なバリア機能を有する下層バリア層およびキャリア供給層が形成される。したがって、Ａｌモル比が１．０の場合は実質的にＡｌＡｓになるが、それでも構わない。
【００１４】
また、この発明は、下層バリア層とキャリア供給層とからなる層厚みを５ｎｍ以上１０ｎｍ以下としたことを特徴としている。
【００１５】
この構成では、ＡｌＧａＡｓのＡｌモル比が高い層の厚みにより、ゲート耐圧が決定されることを利用し、ＡｌＧａＡｓのＡｌモル比が高い層（以下、「高Ａｌモル比層」という）、すなわち、下層バリア層とキャリア供給層との二層の厚みを前述のように設定する。図３は、高Ａｌモル比層の厚みとゲート耐圧（順方向耐圧）との関係を示した図であり、図に示すように、ＦＥＴとして通常必要とするゲート耐圧である１．１５Ｖ以上を得るには、高Ａｌモル比層の厚みを５．０ｎｍ以上にする。また、前記関係では、高Ａｌモル比層の厚みを厚くしてもゲート耐圧は飽和する。このため、Ａｌ化合物半導体でエンハンスメント型ＦＥＴを実現できる空乏層を得られる、高Ａｌモル比層の厚みである１０ｎｍを上限とする。
【００１６】
これにより、十分なゲート耐圧を有するエンハンスメント型ＦＥＴが実現できる。
【００１７】
また、この発明は、ドレイン電極およびソース電極を、キャリア供給層、下層バリア層、および上層バリア層に埋め込まれるように形成することを特徴としている。
【００１８】
この構成では、ドレイン電極およびソース電極がチャネル層に近接することで、ドレイン電極とソース電極との間に流れる電流に対するバリア層およびキャリア供給層による影響が抑制され、ドレイン電極とソース電極との間の直列抵抗が低減される。
【発明の効果】
【００１９】
この発明によれば、ゲート電極が上層バリア層に埋め込まれた構造のエンハンスメント型ＦＥＴであっても、下層バリア層とキャリア供給層とでバリア層の機能を果たすので、ゲートとチャンネル層間の距離がエンハンスメント型ＦＥＴが実現し得る短い距離であっても、ゲートリーク電流を抑止し、十分なゲート順方向耐圧を得ることができる。
【００２０】
また、この発明によれば、各層がＧａＡｓの化合物半導体で形成されているので、エンハンスメント型ＦＥＴをヘテロ結合で実現することができる。
【００２１】
また、この発明によれば、ドレイン電極およびソース電極がチャネル層に近接することで、ドレイン電極とソース電極との間の直列抵抗が低減されたエンハンスメント型ＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の第１の実施形態に係るエンハンスメント型電界効果トランジスタ（ＦＥＴ）について、図１〜図３を参照して説明する。
図１は、本実施形態に係るエンハンスメント型ＦＥＴの構造を示す断面図である。
【００２３】
図１において、１は半絶縁性を有するＧａＡｓからなる支持基板であり、該支持基板１の上層にノンドープのＧａＡｓとＡｌ0.25Ｇａ0.75Ａｓとの超格子からなる、厚さが略５００ｎｍのバッファ層２が形成されている。ここで、Ａｌ0.25Ｇａ0.75Ａｓとは、Ａｓを１としたときのＡｌとＧａのモル比を付して表した化合物ＡｌＧａＡｓの化学式であり、Ａｌx Ｇａy Ａｓとすれば、ｘ＋ｙは１となる。この場合、ＡｌとＧａとがＡｓを１として、０．２５：０．７５であることを示す。
【００２４】
このバッファ層２の上層には、ｎ型のＡｌ0.25Ｇａ0.75Ａｓからなる厚さが略５ｎｍの第１キャリア供給層３と、ｎ型のＩｎ0.2 Ｇａ0.8 Ａｓからなる厚さが略１０ｎｍのチャンネル層４と、ノンドープのＧａＡｓからなる厚さが略３ｎｍのスペーサ層５が下層から順に積層形成されている。このスペーサ層５の上層には、ｎ型のＡｌ0.5 Ｇａ0.5 Ａｓからなる厚さが略４ｎｍの第２キャリア供給層６が形成されている。
【００２５】
そして、この第２キャリア供給層６の上層には、ノンドープのＡｌ0.75Ｇａ0.25Ａｓからなる厚さが略３ｎｍの下層バリア層７と、ノンドープのＡｌ0.25Ｇａ0.75Ａｓからなる厚さが略６ｎｍの上層バリア層８とから構成されるバリア層７８が形成されている。
【００２６】
さらに、このバリア層７８の上層バリア層８の上層には、ｎ型のＧａＡｓからなる厚さが略２５ｎｍのキャップ層９と、ｎ型のＡｌ0.25Ｇａ0.75Ａｓからなる厚さが略４ｎｍのエッチングストッパ層１０と、ｎ型のＧａＡｓからなる厚さが略５０ｎｍのコンタクト層１１とが下層から順に積層形成されている。ここで、コンタクト層１１をＦＥＴの中心を通る所定幅でエッチングして、除去することで、テラス３０が形成されている。また、このテラス３０の下方のエッチングストッパ層１０およびキャップ層９をＦＥＴの中心を通る所定幅でエッチングして、除去することで、溝２０が形成されている。
【００２７】
このコンタクト層１１の上層の所定部分には、ＡｕＧｅ，Ｎｉ，Ａｕの順に積層されたドレイン電極１０１およびソース電極１０２が形成されている。これらドレイン電極１０１およびソース電極１０２は、形成後熱処理により、その最下層の金属（ＡｕＧｅ）が電極の下方に形成された、コンタクト層１１、エッチングストッパ層１０、キャップ層９、バリア層７８、第２キャリア供給層６に拡散して、合金層１０１’，１０２’がそれぞれ形成されている。これら合金層１０１’、１０２’の下方の先端はスペーサ層５に接触している。
【００２８】
ここで、図２は、ドレイン電極１０１およびソース電極１０２の層厚みとコンタクト抵抗との関係を表した図であり、横軸に膜厚の規格値、縦軸にコンタクト抵抗を示す。ここで、膜厚の規格値とはコンタクト抵抗が極小値となる膜厚を１として規格化した値である。
【００２９】
このように、ドレイン電極１０１とソース電極１０２の厚みに対して、コンタクト抵抗は極小値が存在するが、これは、ドレイン電極１０１およびソース電極１０２を形成後に熱拡散させることで形成される合金層１０１’、１０２’の大きさがコンタクト層１１上に形成された電極の厚みに影響されるからである。ここで、コンタクト抵抗が極小値となるのは、合金層１０１’、１０２’がスペーサ層５に接触する場合であり、このように合金層１０１’、１０２’が形成されるようにドレイン電極１０１およびソース電極１０２の厚みを設定する。その結果、ドレイン電極とソース電極との間の直列抵抗を抑制することができる。
【００３０】
また、溝２０の底面を形成する上層バリア層８の上面には、Ｐｔ，Ｔｉ，Ｐｔ，Ａｕの順に積層されたゲート電極１００が形成されている。このゲート電極１００も、形成後熱処理により、その最下層の金属（Ｐｔ）が上層バリア層８に拡散して合金層１００’が形成されている。この合金層１００’の先端は、下層バリア層７に接触して、ショットキー接合を構成している。このようにゲート電極１００のＰｔが拡散することで、ゲートとチャンネル層との距離が実質的に狭くなり、エンハンスメント型ＦＥＴを実現するに必要な空乏層を得られる。
【００３１】
また、このような構成では、第２キャリア供給層６におけるＡｌＧａＡｓのＡｌモル比が高くなるため、第２キャリア供給層６は、キャリア供給機能とともに、バリア機能を有することができる。これにより、ＡｌＧａＡｓのＡｌモル比が０．７５である下層バリア層７とＡｌＧａＡｓのＡｌモル比が０．５であるキャリア供給層６とで高Ａｌモル比層（Ａｌモル比が０．５以上、１．０以下である層）が形成される。
【００３２】
図３は、Ａｌ化合物半導体を用いたエンハンスメント型ＦＥＴにおける高Ａｌモル比層の厚みとゲート耐圧（順方向耐圧）との関係を示した図である。
【００３３】
図に示すように、高Ａｌモル比層の厚みを５．０ｎｍ以上にすることで、前述の従来構造のＦＥＴのゲート耐圧０．９Ｖよりも高い、１．１５Ｖ以上のゲート耐圧を得ることができる。なお、高Ａｌモル比層の厚みを厚くしてもゲート耐圧は飽和するとともに、エンハンスメント型ＦＥＴを形成するための空乏層が得られなくなってしまう。このように、空乏層が得られなくなる高Ａｌモル比層の厚みは１０ｎｍであるため、これを高Ａｌモル比層、すなわち、下層バリア層と第２キャリア供給層との合計厚みの上限とする。
【００３４】
本実施形態では、下層バリア層７の厚みを３ｎｍとし、キャリア供給層６の厚みを４ｎｍとすることで、高Ａｌモル比層の厚みを７ｎｍとした。この場合のゲート耐圧は約１．２Ｖとなる。
【００３５】
なお、前記高Ａｌモル比層の構成では、下層バリア層７におけるＡｌＧａＡｓのＡｌモル比とキャリア供給層６におけるＡｌＧａＡｓのＡｌモル比との関係を変化させることにより、ゲート耐圧が変化する。具体的には、前述のように、下層バリア層７におけるＡｌＧａＡｓのＡｌモル比を０．７５にし、キャリア供給層６におけるＡｌＧａＡｓのＡｌモル比を０．５とした場合、ゲート耐圧は略１．２Ｖであるが、下層バリア層７におけるＡｌＧａＡｓのＡｌモル比とキャリア供給層６におけるＡｌＧａＡｓのＡｌモル比とを同じ０．７５にした場合、ゲート耐圧は１．１Ｖ程度となる。すなわち、下層バリア層におけるＡｌＧａＡｓのＡｌモル比を、キャリア供給層６におけるＡｌＧａＡｓのＡｌモル比より高く設定することにより、同じ構造でありながらゲート耐圧をさらに向上させることができる。
【００３６】
このように、第２キャリア供給層６におけるＡｌＧａＡｓのＡｌのモル比を高くすることで、ゲート電極１００のＰｔが上層バリア層まで拡散されて、ドレインとチャンネル層との距離が短くなっても、ゲートリーク電流が十分に抑制される。すなわち、エンハンスメント型として必要な空乏層を形成でき、且つ、十分なゲート耐圧（順方向耐圧）を備えるＦＥＴを実現することができる。
【００３７】
また、バリア層７８を二層に分け、上層バリア層におけるＡｌＧａＡｓのＡｌのモル比を低くすることにより、ＡｌＧａＡｓのＡｌのモル比の低い上層バリア層で、酸化しやすいＡｌＧａＡｓのＡｌのモル比の高い下層バリア層の酸化保護を行うことができる。これにより、バリア層の特性劣化を防止でき、高信頼性を有するエンハンスメント型ＦＥＴを実現することができる。さらには、ＰｔのＡｌＧａＡｓに対する拡散度がＡｌＧａＡｓのＡｌのモル比に反比例することを利用し、バリア層７８を二層とし、上層バリア層のＡｌのモル比を低くすることで、ゲート電極を形成するＰｔの拡散を上層と下層との間で停止させることができる。これにより、ゲートとチャンネル層との距離が高精度に決定されるので、ピンチオフ電圧のバラツキが少なくなり、優れた制御性を備えるエンハンスメント型ＦＥＴを実現できる。
【００３８】
次に、図１に示したエンハンスメント型ＦＥＴの製造方法について説明する。
【００３９】
まず、ＧａＡｓからなる支持基板１の上面に、有機金属化学気相成長法（ＭＯＣＶＤ：MetalOrganic Chemical Vapor Deposition）により、バッファ層２からコンタクト層１１までの各層を順に積層形成する。ここで、この有機金属化学気相成長法に用いる原料ガスは、例えば、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン（（ＡｓＨ3 ）を、形成する層の組成に応じて組み合わせて使用する。また、ｎ型ドーピングを行う層の形成には、ｎ型ドーパントガスとして、ジシラン（Ｓｉ2 Ｈ6 ）を使用する。
【００４０】
このようにして、支持基板１からコンタクト層１１までを下層から順に積層したヘテロ接合型多層半導体基板を形成する。
【００４１】
次に、この多層半導体基板の上面に、フォトリソグラフィ（露光）、蒸着、およびリフトオフ（現像・剥離）を順次行うことにより、ドレイン電極１０１およびソース電極１０２を積層形成する。ここで、ドレイン電極１０１およびソース電極１０２は、前述のように、ＡｕＧｅをコンタクト層１１の上面に積層した後、Ｎｉ，Ａｕの順に積層して形成される。このように積層形成されたドレイン電極１０１およびソース電極１０２を熱処理することで、ＡｕＧｅがコンタクト層１１から下方の各層に拡散していき、各層内のＧａＡｓと合金化して、合金層１０１’、１０２’を形成する。
【００４２】
次に、フォトリソグラフィ（露光）とエッチングとを用いて、コンタクト層１１の一部を除去し、テラス３０を形成する。テラス３０は、単体のＦＥＴの中心を含む所定幅範囲に形成される。ここで、このエッチングには、ＡｌＧａＡｓとＧａＡｓとを選択してエッチングできる選択性エッチング液を用い、ＧａＡｓからなるコンタクト層１１のみをエッチングする。前記選択性エッチング液としては、具体的に、ＧａＡｓとＡｌＧａＡＳとのエッチング選択比が１００以上であるクエン酸系のエッチング液を用い、ＧａＡｓのみをエッチングする。
【００４３】
次に、フォトリソグラフィ（露光）とエッチングとを用いて、テラス３０の底面のエッチングストッパ層１０と、キャップ層９とを順に除去し、溝２０を形成する。溝２０は、テラス３０における単体のＦＥＴの中心を含み所定幅に形成される。そして、この溝２０の底面である上層バリア層８の上面にフォトリソグラフィ（露光）と蒸着とリフトオフ（現像・剥離）と順次行うことにより、ゲート電極１００を積層形成する。ここで、ゲート電極１００は、前述のように、Ｐｔを上層バリア層８の上面に形成した後、Ｔｉ，Ｐｔ，Ａｕの順に形成される。このように積層形成されたゲート電極１００を熱処理することで、Ｐｔが上層バリア層８に拡散していき、上層バリア層８内のＧａＡｓとＰｔとで合金層１００’を形成して、下層バリア層７とショットキー接合する。ここで、ゲート電極１００についても、前述のドレイン電極１０１やソース電極１０２とともに、所定の厚みに合金層１００’が形成されるように電極形成厚みが設定されている。
【００４４】
このような製造方法により、ゲート電極がバリア層まで埋め込まれた、ヘテロ接合のエンハンスメント型ＦＥＴを形成することができる。
【００４５】
なお、前述の構成および製造方法で形成したエンハンスメント型ＦＥＴは、ゲート耐圧が約１．２Ｖであり、従来構成のＦＥＴのゲート耐圧の０．９Ｖよりも高くなった。また、最大ドレイン電流は３２０ｍＡ／ｍｍであり、従来構成の２５０ｍＡ／ｍｍより高くなった。さらには、ピンチオフ電圧は、平均が＋０．２５Ｖ、バラツキが０．０２Ｖとなった。このように、前述の製造方法で図１に示す構造のＦＥＴを製造することで、高ゲート耐圧（順方向耐圧）で、直列抵抗成分が少なく、さらには制御性に優れるヘテロ接合のエンハンスメント型ＦＥＴを形成することができる。
【００４６】
次に、第２の実施形態に係るエンハンスメント型ＦＥＴについて、図４を参照して説明する。
【００４７】
図４は本実施形態に係るエンハンスメント型ＦＥＴの構造を示す断面図である。
【００４８】
図４に示すエンハンスメント型ＦＥＴは、第１の実施形態に示したエンハンスメント型ＦＥＴの第１キャリア供給層３と、エッチングストッパ層１０と、コンタクト層１１とを省略し、キャップ層９の上面にドレイン電極１０１およびソース電極１０２を形成したものである。
【００４９】
このような構成を用いても、第１の実施形態と同じ効果を得ることができる。さらには、積層する層数が減少するため、ＦＥＴを低背化することができる。
【００５０】
なお、前述の各実施形態では、下層バリア層におけるＡｌＧａＡｓのＡｌのモル比を０．７５とし、第２キャリア供給層におけるＡｌＧａＡｓのＡｌのモル比を０．５としたが、下層バリア層におけるＡｌＧａＡｓのＡｌのモル比が第２キャリア供給層におけるＡｌＧａＡｓのＡｌのモル比以上となるようにすれば、その組み合わせは、必要とする特性に応じて設定することができる。
【００５１】
また、ゲート電極は最下層がＰｔであればよく、例えば、Ｐｔ，Ｗ，Ｔｉ，Ｐｔ，Ａｕの順に積層形成したゲート電極を用いてもよい。
【００５２】
また、ゲート電極のＰｔが拡散してなる合金層は、下層バリア層に接触しなくても、エンハンスメント型を実現できる程度に近接していればよい。
【００５３】
また、前述の実施形態では、バリア層が上層および下層の二層からなる場合を説明したが、三層以上からなるバリア層や、下層から上層にかけて徐々にＡｌのモル比が減少していく構造のバリア層を形成してもよい。
【００５４】
また、前述の実施形態では、チャネル層にｎ型のＩｎＧａＡＳを用いたが、ノンドープのＩｎＧａＡｓを用いてもよい。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係るエンハンスメント型ＦＥＴの構造を示す断面図
【図２】ドレイン電極およびソース電極の層厚みとコンタクト抵抗との関係を表した図
【図３】Ａｌ化合物半導体を用いたエンハンスメント型ＦＥＴにおける高Ａｌモル比層の厚みとゲート耐圧（順方向耐圧）との関係を示した図
【図４】第２の実施形態に係るエンハンスメント型ＦＥＴの構造を示す断面図
【符号の説明】
【００５６】
１−支持基板
２−バッファ層
３−第１キャリア供給層
４−チャンネル層
５−スペーサ層
６−第２キャリア供給層
７−下層バリア層
８−上層バリア層
６７−高Ａｌモル比層
７８−バリア層
９−キャップ層
１０−エッチングストッパ層
１１−コンタクト層
２０−溝
３０−テラス部
１００−ゲート電極
１０１−ドレイン電極
１０２−ソース電極
１０１’，１０２’，１０３’−合金層
【図１】
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【図２】
2005064381.tif 000004
【図３】
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【図４】
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