(57)【要約】    【課題】  Ｃ−ＭＯＳイメージセンサのノイズを減じ、かつ各ピクセルをリセットするために必要な時間を短縮可能とする。    【解決手段】  イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。列リセット回路６０は、演算増幅器４１、４２と、ローパスフィルタ３１、３２とを備え、演算増幅器４１、４２が、列ビットライン１１８に接続された第１の入力部と、リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、列リセットライン１５８に選択的に接続される出力部とを備える。    【選択図】    図１
2005065270.tif 000002
【特許請求の範囲】
【請求項１】
第１の複数のピクセル（１３１、１３４）および第１の列リセット回路（６０）を有するイメージングアレイ（１００）であって、
（ａ）  前記第１の複数のピクセル（１３１、１３４）は、各々のピクセルが、
第１および第２の端子を備えるフォトダイオード（１１２）と、
前記第１の端子を第１の列リセットライン（１５８）に接続するためのローカルリセット回路（１０１）と、
前記第１の端子をワード選択信号に応じて第１の列ビットラインに選択的に接続するためのバッファ回路（１１６）と
を備え、
（ｂ）  前記第１の列リセット回路（６０）は、演算増幅器（４１、４２）と、ローパスフィルタ（３１、３２）とを備え、前記演算増幅器（４１、４２）が、
前記第１の列ビットラインに接続された第１の入力部と、
リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、
前記第１の列リセットライン（１５８）に選択的に接続される出力部と
を備えることを特徴とするイメージングアレイ（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
原理上、ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに比べて多くの利点を提供する。ＣＭＯＳの収率は、ＣＣＤ製造プロセスの収率に比べて著しく良好である。さらに、ＣＭＯＳベースのセンサで達成可能な最小ノイズレベルは、ＣＣＤで得られるレベルよりも実質的に低い。最後に、ＣＭＯＳベースのイメージセンサ内に記憶されるイメージは、イメージを破壊せずに（情報を保存した状態で）読み出すことができる。
【０００３】
ＣＭＯＳセンサは、テンポラル・ノイズが欠点である。テンポラル・ノイズを減少させるための案は、先行技術で公知である。たとえば、特許文献１には、テンポラル・ノイズの影響を減少させるピクセルリセットシステムが記載されており、この特許は、引用することにより本明細書に援用する。
【特許文献１】米国特許第６，４２４，３７５号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この特許に記載されているピクセルの設計には、イメージを蓄積する前に、フォトダイオード上の電圧をリセットするために使用する多数の追加の構成要素を有するＣＭＯＳピクセルを必要とする。この追加の回路構成は、ピクセルのサイズを増加させ、その結果、この構造を使用するイメージングアレイのコストを増加させる。
【０００５】
さらに、ノイズの減少程度と、ピクセルをリセットするために必要な時間との間でトレードオフがある。高度のノイズの減少を提供するには、リセット回路の帯域幅を制限しなければならない。その結果、フォトダイオードをリセット電位において安定させるのに必要な時間が増加する。帯域幅を増加させてリセット時間を短縮すれば、ノイズレベルが増加する。したがって、この構造は、短いリセット時間および高度のノイズ減少の両方を提供することができない。
【課題を解決するための手段】
【０００６】
本発明は、１列以上のピクセルを有するイメージングアレイを備える。各々のピクセルは、第１および第２の端子を備えるフォトダイオードと、第１の端子を列リセットラインに接続するためのローカルリセット回路と、ワード選択信号に応じて、第１の端子を列ビットラインに選択的に接続するためのバッファ回路とを備える。各々の列は、演算増幅器およびローパスフィルタを有する列リセット回路も備える。演算増幅器は、第１の入力が当該列の列ビットラインに接続され、第２入力が、リセットサイクル時にリセット信号を生成するリセット信号生成器に接続される。演算増幅器の出力は、リセットサイクル時に列リセットラインに接続される。一実施態様では、演算増幅器は、ゲイン制御信号により決定されるゲインを有する。演算増幅器のゲインは、この実施態様ではリセットサイクル時に変化する。この実施態様では、ローパスフィルタの通過帯域も、リセットサイクルの間に変化する。好ましいローパスフィルタは、リセットサイクル時に列リセットラインに接続される１個以上のコンデンサを備える。
【発明を実施するための最良の形態】
【０００７】
本発明がその利点を提供する方法は、図１を参照するとより容易に理解することができる。図１は、２次元イメージングアレイ内のピクセルにおける１つの列１００を示す略図である。
【０００８】
図１を参照すると、本発明の一実施態様によるイメージングアレイは、Ｍ列およびＮ行を有する矩形のアレイ状に配列された複数のピクセルから構成される。図１は、１列のピクセルを示す。例示的なピクセルを１３１および１３４に示す。各々のピクセルは、３個の構成要素、つまりフォトダイオード１１２と、ローカルリセット回路１０１と、出力増幅器とを有する。出力増幅器は、トランジスタ１１４および１１６から構成される。トランジスタ１１６は、出力をトランジスタ１１４から列出力ライン１１８に選択的に結合するために使用される。列出力ライン１１８は、フォトダイオード１１２上の電位を表す信号を列出力増幅器６１に結合するために使用される。選択されたピクセルは、対応するワードライン１２１上の信号により出力ライン１１８に接続される。
【０００９】
ローカルリセット回路１０１は、トランジスタ１２２および１０８と、コンデンサ１１１とから構成される。コンデンサ１１１は別個の回路構成要素として示されているが、実施態様によってはトランジスタ１２２の寄生容量に置き換えることができる。トランジスタ１２２は、対応するリセットライン上の信号に応じて、トランジスタ１０８のゲートを列リセットライン１５８に結合する。例示的なワードリセットラインを１４１および１５１に示す。ある特定の時間では、各列内の１個のピクセルのみが列リセットライン１５８に結合される。
【００１０】
ピクセルの各々の列は、増幅器４０およびコンデンサ３０を備える列リセット回路６０も備える。図１に示す本発明の実施態様では、増幅器４０は、並列に接続された複数の演算増幅器を備える。例示的な増幅器を４１および４２に示す。各々の増幅器は、増幅器がＯＮであるかＯＦＦであるかを決定するゲーティング回路を備える。増幅器４１および４２のゲーティング回路は、それぞれ制御ライン４４および４５上の適切な信号により制御される。同様に、この実施態様では、コンデンサ３０は、並列に接続された複数のコンデンサから構成される。例示的なコンデンサを３１および３２に示す。各々のコンデンサは、コンデンサを列リセットライン１５８に接続するかどうかを決定する対応するスイッチを有する。コンデンサ３１および３２に対応するスイッチは、それぞれ３３および３４に示す。
【００１１】
基本的なリセットサイクルをより良く理解するため、構成要素である複数の増幅器およびコンデンサ中の一方、たとえば増幅器４１およびコンデンサ３１のみが列リセットライン１５８に接続されると仮定する。ピクセル１３４はリセットされると仮定する。リセットサイクルは、２つの時限に分割することができる。リセットサイクルの開始時には、列リセットライン１５８は、スイッチ５０を閉じることによりリセット増幅器に接続される。さらに、リセットライン１５１は上昇して（電位が高められて）、トランジスタ１０８のゲートをリセットライン１５８に接続し、リセットライン１５２を介してトランジスタ１０８をＶｄｄに接続する。次に、増幅器４１の出力は一時的に接地される。次に、増幅器４１は、リード４３を介してリセット信号生成器に接続される。第１時限では、演算増幅器の負の入力Ｖｒは最大電位まで直線的に増加する。Ｖｒがフォトダイオード１１２上の電位にトランジスタ１０８および１１４の閾値電圧を加えた値を超えると、フォトダイオード上の電位は同様に最大値まで増加する。第２時限では、Ｖｒはその最大値に一定に保たれる。フォトダイオード１１２上の電位は、この時限中、トランジスタ１０８により増加する。その結果、リセットライン１５８に接続された増幅器４１の出力は、その増幅器４１の差動入力がほぼ同じ電位になるまで低下する。リセットライン１５８上の電位の低下によりトランジスタ１０８がオフになると、フォトダイオード１１２上の電位は第２時限で安定する。この第２時限では、フォトダイオードは、トランジスタ１０８のゲート−ソース間キャパシタンスを介して、リセットライン１５８に静電結合される。フォトダイオード１１２に対する静電結合は、増幅器４１まわりにフィードバックループを形成する。このフィードバックループは、フォトダイオード１１２上のリセットノイズを減少させるために使用される。フィードバックループが安定すると典型的なＲＣ時間曲線をたどり、その結果、キャパシタンスが大きければ大きいほど、安定時間は長くなる。
【００１２】
ノイズレベル、つまりフォトダイオード上のリセット電位の変動も、コンデンサ３１の値に依存する。リセット値のノイズは、以下の式により近似的に与えられることが分かる。
【００１３】
ノイズ＝ｋＴＣ／（１＋Ａβ）2＋ｆ（帯域幅）
ここで、ｋＴはボルツマン定数×絶対温度、Ｃはフォトダイオード１１２のキャパシタンス、Ａは増幅器４１の増幅定数、βはフィードバックループのゲイン、ｆ（  ）は、リセットループの帯域幅の関数であり、帯域幅の増加につれて増加する。したがって、ノイズをより低くするためには、リセットループの帯域幅を最小限にした状態で、増幅定数を最大にすることが望まれる。リセットループの帯域幅は、この実施例では、コンデンサ３１のキャパシタンスにより制御される。増幅器４０の出力キャパシタンスが大きくなればなるほど、増幅器の帯域幅は小さくなる。さらに、大きい増幅定数を使用して、上記の方程式の第１項から生じるノイズを最小限にする場合、それに応じて小さい帯域幅を使用しなければならない。残念ながら、上記のとおり、フォトダイオードをリセット電位に安定させるのに要する時間も、リセットループの帯域幅により決定され、帯域幅がより小さければ、安定時間は増加する。したがって、１つの増幅器およびキャパシタンス値では、低いノイズと迅速なリセット時間との両方を提供することはできない。
【００１４】
本発明の好ましい一実施態様では、この問題は、増幅定数がリセットサイクル中に変化する増幅器を使用することにより克服される。同様に、帯域幅を制限するローパスフィルタとしてのキャパシタンスも、時間の経過につれて変化する。リセットサイクルの開始時には、小さい増幅定数と大きい帯域幅とを使用して、フォトダイオード１１２上の電位を所望のリセット電位に近い値に移動させる。リセット電位がその最終値に近づくと、より大きい増幅定数およびより小さい帯域幅を使用して、ノイズレベルを減少させる。リセット電位は、スイッチが入った時にほぼ最終値になるので、減少した帯域幅で適応しなければならない電圧の変化は比較的小さいため、安定時間は著しく増加しない。
【００１５】
この実施態様では、増幅および帯域幅を制限するキャパシタンスの変更は、選択されるべき増幅器およびコンデンサを切り換えることにより行われる。上記のとおり、増幅器４０は複数の演算増幅器を備える。本発明の実施の形態において、各々の演算増幅器は異なるゲインを有する。したがって、選択した増幅器をリセットサイクル時に切り換えることにより、増幅定数を効果的に変化させることができる。同様に、コンデンサ３０は、複数のコンデンサとして実施されており、リセットサイクルの予め決められた時点で切り替換えることにより、リセットループに組み入れる（接続する）か、またはリセットループから切り離すことができる。
【００１６】
次に、図２を参照する。図２は、２次元イメージングアレイ３００、およびイメージングアレイのピクセルを駆動するために使用するリセットおよびデコード回路のブロック図である。イメージングアレイ３００は、図１に関して上記で説明したように構成されたピクセルの複数の列から構成される。ピクセルは、Ｎ列およびＭ行を有する矩形アレイ３０１状に配列される。特定行のすべてのピクセルは、同一のワードラインおよびワードリセットラインに接続される。ピクセルの各列は、図１に関して説明したように、１個のリセット回路を有する。Ｎ列のリセット回路を３０２で示す。ピクセルの例示的な列を３１０で示し、対応する列のリセット回路を３１１で示す。例示的な行を３１２で示す。１個のリセット信号生成器３０３は、すべての列に対するリセット信号を提供する。
【００１７】
１行内のすべてのピクセルは、並列に読み出し、並列にリセットすることができる。問題の（選択対象の）行は、ワードデコード回路３０５に入力されるアドレスにより決定される。ある行を選択して読み出す場合、Ｎ個のアナログ信号が、１つ１つ個別に得られる。１個のピクセル値が出力される場合には、列デコード回路３０４は、所望の列を選択するために使用することができる。本発明の好ましい一実施態様では、読み出し回路構成は、イメージングアレイから出力されるアナログ値をディジタル値に変換するアナログ／ディジタル変換器（ＡＤＣ）を備える。しかし、イメージングアレイから変換されるアナログ電圧を出力する実施態様も実施することができる。
【００１８】
別法によると、読み出し回路は、１列ごとに１個のＡＤＣを備えることができる。この場合、ＡＤＣのラッチが、変換された結果を記憶することが好ましい。その後、結果は列選択回路３０４により指定された順序で読み出すことができる。
【００１９】
本発明は、アレイ内にある全ピクセル中の一部の部分集合のみを使用する用途に良く適する。たとえば、自動化されたディジタルカメラでは、カメラは、イメージ内のピクセルの部分集合を検査することにより、焦点および露出を設定する。焦点調節は、視野内の予め決められた複数の部分視野の１つに関して一般に設定される。露出調節は、一般に、事実上ランダムに視野内に配置される予め決められた複数のピクセルの光強度を測定することにより設定される。
【００２０】
本発明は、各行内にあるすべてのピクセルまたは部分集合を読み出すことを可能とする。同様に、ある特定の行内にあるピクセルの部分集合をリセットすることもできる。したがって、全体のピクセル中の部分集合のみに関する一連の測定が必要な場合、当該ピクセルのみを読み出してリセットすれば良い。全体のイメージを読み出してリセットするには多量の時間を要するため、このランダムアクセスの特徴は、正確な露出および焦点を計算するために必要な時間を著しく短縮する。
【００２１】
さらに、こうした部分的な読み出しおよびリセット動作で消費される電力は、すべてのイメージを読み出してリセットしなければならないシステムで使用される電力に比べて著しく少ない。ディジタルカメラは、一般に電池により電力を供給される。したがって、本発明は、電池を交換する必要があるまでに取得できるイメージの数を増加するための手段を提供する。
【００２２】
本発明に対する様々な変更は、当業者にとっては、上記の説明および添付の図面から明白であろう。したがって、本発明は、以下の請求の範囲によってのみ限定されるべきである。
【００２３】
なお、本発明は例として次の態様を含む。（  ）内の数字は添付図面の参照符号に対応する。
［１］  第１の複数のピクセル（１３１、１３４）および第１の列リセット回路（６０）を有するイメージングアレイ（１００）であって、
（ａ）  前記第１の複数のピクセル（１３１、１３４）は、各々のピクセルが、
第１および第２の端子を備えるフォトダイオード（１１２）と、
前記第１の端子を第１の列リセットライン（１５８）に接続するためのローカルリセット回路（１０１）と、
前記第１の端子をワード選択信号に応じて第１の列ビットラインに選択的に接続するためのバッファ回路（１１６）と
を備え、
（ｂ）  前記第１の列リセット回路（６０）は、演算増幅器（４１、４２）と、ローパスフィルタ（３１、３２）とを備え、前記演算増幅器（４１、４２）が、
前記第１の列ビットラインに接続された第１の入力部と、
リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、
前記第１の列リセットライン（１５８）に選択的に接続される出力部と
を備えることを特徴とするイメージングアレイ（１００）。
［２］  前記演算増幅器（４１、４２）が、ゲイン制御信号（３０３）により決定されるゲインを有することを特徴とする、上記［１］に記載のイメージングアレイ（１００）。
［３］  前記演算増幅器（４１、４２）が、並列に接続された複数の演算増幅器（４１、４２）が組み合わされて成り、前記複数の演算増幅器（４１、４２）のそれぞれが異なるゲインを有し、前記複数の演算増幅器（４１、４２）のそれぞれが前記ゲイン制御信号（３０３）により選択可能であることを特徴とする、上記［２］に記載のイメージングアレイ（１００）。
［４］  前記演算増幅器（４１、４２）の前記ゲインが、前記リセットサイクル中に変化することを特徴とする、上記［２］に記載のイメージングアレイ（１００）。
［５］  前記ローパスフィルタ（３１、３２）が、ローパスフィルタ制御信号により決定される通過帯域を有することを特徴とする、上記［１］に記載のイメージングアレイ（１００）。
［６］  前記ローパスフィルタ（３１、３２）の前記通過帯域が前記リセットサイクル中に変化することを特徴とする、上記［５］に記載のイメージングアレイ（１００）。
［７］  前記ローパスフィルタ（３１、３２）が、前記リセットサイクル中に前記第１の列リセットライン（１５８）に接続されるコンデンサを備えることを特徴とする、上記［６］に記載のイメージングアレイ（１００）。
［８］  第２の複数のピクセルおよび第２の列リセット回路をさらに有し、
（ｃ）  前記第２の複数のピクセルは、各々のピクセルが、
第１および第２の端子を備えるフォトダイオードと、
前記第１の端子を第２の列リセットラインに接続するためのローカルリセット回路と、
前記第１の端子をワード選択信号に応じて第２の列ビットラインに選択的に接続するためのバッファ回路と
を備え、
（ｄ）  前記第２のリセット回路は、演算増幅器と、ローパスフィルタとを備え、前記演算増幅器が、
前記第２の列ビットラインに接続された第１の入力部と、
前記リセット信号生成器に接続された第２の入力部と、
前記第２の列リセットラインに選択的に接続される出力部と
を備えることを特徴とする上記［１］に記載のイメージングアレイ。
【図面の簡単な説明】
【００２４】
【図１】２次元イメージングアレイ内にあるピクセルの１列１００の略図である。
【図２】２次元イメージングアレイ３００、およびイメージングアレイのピクセルを駆動するために使用するリセットおよびデコード回路構成のブロック図である。
【符号の説明】
【００２５】
３１、３２  コンデンサ（ローパスフィルタ）
４１、４２  演算増幅器
６０  第１の列リセット回路
１００  イメージングアレイ
１０１  ローカルリセット回路
１１２  フォトダイオード
１１６  バッファ回路
１１８  列出力ライン
１３１、１３４  ピクセル
１５８  第１の列リセットライン
３００  ２次元イメージングアレイ
３０３  ゲイン制御信号
【図１】
2005065270.tif 000003
【図２】
2005065270.tif 000004