(57)【要約】【課題】  ＰＬＬ周波数シンセサイザ回路のロックアップタイムを短縮する。【解決手段】  ＰＬＬ周波数シンセサイザ回路において、間欠動作の開始信号または排他的論理和型位相比較器２の出力が固定から解除されたことを検出した時点で排他的論理和型位相比較器２と比較分周器７を一旦リセットし、その後、基準分周器１からの基準信号ｆｒｅｆに基づいて、所定のタイミングでこのリセットを解除するリセットパルス生成回路６を設ける。【選択図】  図１
2005130299.tif 000002
【特許請求の範囲】
【請求項１】
水晶発振器からの基準信号を分周する第１分周器と、
電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第２分周器と、
前記第１分周器の出力信号と前記第２分周器の出力信号の位相関係に基づいて、前記第１分周器の出力信号と前記第２分周器の出力信号の位相差が一定値となるように前記電圧制御発振器の制御電圧を増減させる排他的論理和型位相比較器と、
前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点において前記第２分周器および前記排他的論理和型位相比較器をリセットされた状態にし、その後、前記第１分周器の出力信号に基づく所定のタイミングで前記第２分周器および前記排他的論理和型位相比較器の動作を開始させるリセット回路とを備えたＰＬＬ周波数シンセサイザ回路。
【請求項２】
水晶発振器からの基準信号を分周する第１分周器と、
電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する第２分周器と、
前記第１分周器の出力信号と前記第２分周器の出力信号の位相関係に基づいて、前記第１分周器の出力信号と前記第２分周器の出力信号の位相差が一定値となるように前記電圧制御発振器の制御電圧を増減させる排他的論理和型位相比較器と、
前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点において前記第１分周器および前記排他的論理和型位相比較器をリセットされた状態にし、その後、前記第１分周器の出力信号に基づく所定のタイミングで前記第１分周器および前記排他的論理和型位相比較器の動作を開始させるリセット回路とを備えたＰＬＬ周波数シンセサイザ回路。
【請求項３】
前記所定のタイミングが、前記第１分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジのタイミングとは異なるタイミングであることを特徴とする、請求項１または２に記載のＰＬＬ周波数シンセサイザ回路。
【請求項４】
前記所定のタイミングが、前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点の後、前記第１分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジと、前記第２分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジとが、前記第１分周器の出力信号の半周期分だけずれるようなタイミングであることを特徴とする、請求項１または２に記載のＰＬＬ周波数シンセサイザ回路。
【請求項５】
前記第１分周器および前記第２分周器のうちの少なくとも一方が可変分周機能を有していることを特徴とする、請求項１または２に記載のＰＬＬ周波数シンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力信号周波数を設定周波数に対して常に一致させるように動作するＰＬＬ周波数シンセサイザ回路に関する。
【背景技術】
【０００２】
近年、携帯電話、コードレス電話などの移動体通信機器にはＰＬＬ周波数シンセサイザ回路が多く用いられている。このような移動体通信機器ではその使用形態が広がってきたり、使用者が増大している。これに伴い、セル半径（サービスエリア）の縮小(小ゾーン化)や、周波数の時間的有効利用のための時分割処理などの事情から、ＰＬＬ周波数シンセサイザ回路はチューニングスピードの高速化を望まれている。そのため、ＰＬＬ周波数シンセサイザ回路のロックアップタイムを短縮する必要がある。
【０００３】
従来のＰＬＬ周波数シンセサイザ回路は、周波数信号を分周した比較信号の位相と基準信号の位相とを比較し、比較信号の位相を基準信号の位相と一致させることにより周波数を設定周波数に一致させるようにしている。
【０００４】
図５に示すように、従来のＰＬＬ周波数シンセサイザ回路は基準分周器１４、比較分周器７、排他的論理和型位相比較器（以下、ＥＸＯＲ−ＰＤという）２、バッファ３、ローパスフィルタ（以下、ＬＰＦという）４、および電圧制御発振器（以下、ＶＣＯという）５を備えている。
【０００５】
基準分周器１４は、水晶発振器からの所定周波数の発振信号を分周して基準信号ｆｒｅｆをＥＸＯＲ−ＰＤ２に出力する。比較分周器７はＶＣＯ５から入力される周波数信号ｆｖｃｏを設定周波数に基づいて分周して比較信号ｆｄｉｖをＥＸＯＲ−ＰＤ２に出力する。
【０００６】
ＥＸＯＲ−ＰＤ２は基準信号ｆｒｅｆと比較信号ｆｄｉｖとの位相を比較し、その比較結果に基づく位相差信号ＰＤＯＵＴをバッファ３に出力する。
【０００７】
比較分周器７、およびＥＸＯＲ−ＰＤ２はリセット機能を持っており、間欠動作制御信号ｒｓｔによってリセットまたは動作状態となる。
【０００８】
バッファ３はＬＰＦ４を駆動するために十分な能力（サイズ）を持ち、位相差信号ＰＤＯＵＴをＬＰＦ４に出力する。ＬＰＦ４は位相差信号ＰＤＯＵＴを平滑することにより高周波成分を除去した制御電圧信号Ｖｔを発振周波数の補正値としてＶＣＯ５に出力する。
【０００９】
そして、ＶＣＯ５はこの制御電圧信号Ｖｔの電圧値に応じた周波数信号ｆｖｃｏを出力し、この周波数信号ｆｖｃｏは比較分周器７に帰還される。このような動作が繰り返し実行されることによって、ＶＣＯ５の周波数信号ｆｖｃｏは最終的に所望する設定周波数にロックされる。
【００１０】
次に、図６、図７、図８を参照してＥＸＯＲ−ＰＤ２の動作を説明する。
【００１１】
図６において、ＥＸＯＲ−ＰＤ２は、Ｄ型フリップフロップ（以下、単にＤＦＦという）１５、１６、２０、２３と、遅延回路１７、１８と、２入力ＥＸＯＲ回路１９と、２入力ＮＡＮＤ回路２１、２２、２４、２５、２６とからなる。
【００１２】
図７は、従来のＰＬＬ周波数シンセサイザ回路がロックした状態でのＥＸＯＲ−ＰＤ２の各部信号のタイムチャートである。図７中において、ｔ１３、ｔ１４、ｔ１５、ｔ１６、ｔ１７はそれぞれタイムチャート内の時刻を表し、Ｔｒは基準信号ｆｒｅｆの周期を表しており、Ｔｄ３は比較信号ｆｄｉｖの周期を表している。また、Ｔｈ１は位相差信号ＰＤＯＵＴのＨｉｇｈ（以下、単にＨという）が出力されている時間を表し、Ｔｌ１は位相差信号ＰＤＯＵＴのＬｏｗ（以下、単にＬという）が出力されている時間を表す。
【００１３】
図７において、比較信号ｆｄｉｖの周期Ｔｄ３と基準信号ｆｒｅｆの周期Ｔｒが等しく、なおかつ比較信号ｆｄｉｖの立ち下がりエッジは基準信号ｆｒｅｆの立ち上がりエッジに対して位相が１８０度遅れている。なお、このタイムチャートにおいて、時刻ｔ１３、ｔ１５、ｔ１７で基準信号ｆｒｅｆの立ち上がりエッジが、時刻ｔ１４、ｔ１６で比較信号ｆｄｉｖの立ち下がりエッジがそれぞれ存在する。この状態においてＤＦＦ１６によって２分周された信号ｆｄｉｖ２もＤＦＦ１５によって２分周された信号ｆｒｅｆ２と比べて周波数が等しく、なおかつ位相が１８０度遅れる。また、位相差信号ＰＤＯＵＴは信号ｆｄｉｖ２と信号ｆｒｅｆ２の排他的論理和である信号ＥＸＯＵＴと等しく、ＤＦＦ２０のＮＱ出力およびＤＦＦ２３のＱ出力はＬである。したがって位相差信号ＰＤＯＵＴのＨである時間Ｔｈ１とＬの時間Ｔｌ１が等しくなる、すなわち周波数信号ｆｖｃｏの周波数を高くする信号が出力されている時間と低くする信号が出力されている時間が等しくなるので、周波数信号ｆｖｃｏの周波数は一定値に保たれＰＬＬ周波数シンセサイザ回路がロックしている。なお、信号ＬＤはＬが出力されている。
【００１４】
図８はＥＸＯＲ−ＰＤ２の動作の一例として、周波数信号ｆｖｃｏの周波数が設定周波数より高く、かつロックアップタイムが遅くなる場合のタイムチャートである。図８中において、ｔ１８、ｔ１９、ｔ２０、ｔ２１、ｔ２２、ｔ２３、ｔ２４、ｔ２５、ｔ２６、ｔ２７、ｔ２８、ｔ２９はそれぞれタイムチャート内の時刻を表し、Ｔｄ４、Ｔｄ５、Ｔｄ６、Ｔｄ７はそれぞれの時刻における比較信号ｆｄｉｖの周期を表し、Ｔｈ２は位相差信号ＰＤＯＵＴの固定が解除された直後Ｈが出力されている時間を表し、Ｔｌ２は位相差信号ＰＤＯＵＴの固定が解除された直後Ｌが出力されている時間を表す。
【００１５】
図８中の時刻ｔ２１において比較信号ｆｄｉｖの位相遅れが少ないとき、基準信号ｆｒｅｆの時刻ｔ２０における立ち上がりエッジから次の立ち上がりエッジまでに比較信号ｆｄｉｖの立ち下がりエッジが２つ（それぞれ時刻ｔ２１、ｔ２２）存在する。このとき時刻ｔ２２における比較信号ｆｄｉｖの立ち下がりエッジで位相差信号ＰＤＯＵＴはＬが出力され、信号ＬＤはＬからＨへと変化する。時刻ｔ２２より後は位相差信号ＰＤＯＵＴはＬが出力されたままであり、周波数が下がり続ける。再び基準信号ｆｒｅｆの時刻ｔ２５における立ち上がりエッジから次の立ち上がりエッジまでに比較信号ｆｄｉｖの立ち下がりエッジが２つ（それぞれ時刻ｔ２６、ｔ２７）存在する。この時刻ｔ２７における比較信号ｆｄｉｖの立ち下がりエッジで位相差信号ＰＤＯＵＴは信号ＥＸＯＵＴと等しい信号が出力される。また、ＬＤはＨからＬへと変化する。
【００１６】
また、従来技術として、３ＳＴＡＴＥ型位相比較器を用いて、間欠動作時に於ける動作開始指示信号に基づいて基準分周器および比較分周器を一旦リセットし、その後再び分周動作を開始させるリセット回路によって、基準信号と比較信号の位相をそろえることでロックアプタイムの短縮を実施したＰＬＬ周波数シンセサイザ回路が有る。
【特許文献１】特開２００１−２６７９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記従来技術のＰＬＬ周波数シンセサイザ回路においては、以下に説明する２点の理由によりロックするまでの時間が長くなる問題がある。
【００１８】
１点目の理由は、間欠動作開始時に基準信号ｆｒｅｆと比較信号ｆｄｉｖの位相関係が不定となっていることである。そのため、間欠動作開始直後には比較信号ｆｄｉｖが基準信号ｆｒｅｆより１８０度遅れた位相となるような位相差信号ＰＤＯＵＴが出力されるとは限らない。この場合、周波数信号ｆｖｃｏが設定周波数に近づくとは限らないので、ロックアップタイムが大きくなる。
【００１９】
基準信号ｆｒｅｆと比較信号ｆｄｉｖの周波数が異なり、かつ位相が大きくずれた場合は、位相差信号ＰＤＯＵＴがＨまたはＬに一旦固定されるが、２点目の理由は、この位相差信号ＰＤＯＵＴの固定が解除されたときに基準信号ｆｒｅｆと比較信号ｆｄｉｖの位相関係が不定となっていることである。位相は不定であるので解除直後の位相差信号ＰＤＯＵＴは、比較信号ｆｄｉｖが基準信号ｆｒｅｆより１８０度遅れた位相となるとは限らない。この場合、周波数信号ｆｖｃｏが設定周波数に近づくとは限らないので、ロックアップタイムが大きくなる。例えば、図８の例では、周波数信号ｆｖｃｏの周波数を下げるべきであるにも関わらず、位相差信号ＰＤＯＵＴの固定が解除された直後において、Ｔｈ２＞Ｔｌ２となっているように、周波数信号ｆｖｃｏの周波数を上げるような位相差信号ＰＤＯＵＴが出力されてしまう。
【００２０】
したがって、本発明は上記の従来技術の問題点を解消するためになされたもので、その目的は間欠動作開始時、および、位相差信号ＰＤＯＵＴがＬまたはＨに固定された状態からの解除時に、比較信号ｆｄｉｖを基準信号ｆｒｅｆより位相が１８０度遅れた状態に調整することで、ロックアップタイムの小さいＰＬＬ周波数シンセサイザ回路を提供することにある。
【課題を解決するための手段】
【００２１】
第１の発明のＰＬＬ周波数シンセサイザ回路は、水晶発振器からの基準信号を分周する第１分周器と、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第２分周器と、前記第１分周器の出力信号と前記第２分周器の出力信号の位相関係に基づいて、前記第１分周器の出力信号と前記第２分周器の出力信号の位相差が一定値となるように前記電圧制御発振器の制御電圧を増減させる排他的論理和型位相比較器と、前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点において前記第２分周器および前記排他的論理和型位相比較器をリセットされた状態にし、その後、前記第１分周器の出力信号に基づく所定のタイミングで前記第２分周器および前記排他的論理和型位相比較器の動作を開始させるリセット回路とを備えたことを特徴とするものである。
【００２２】
第２の発明のＰＬＬ周波数シンセサイザ回路は、水晶発振器からの基準信号を分周する第１分周器と、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第２分周器と、前記第１分周器の出力信号と前記第２分周器の出力信号の位相関係に基づいて、前記第１分周器の出力信号と前記第２分周器の出力信号の位相差が一定値となるように前記電圧制御発振器の制御電圧を増減させる排他的論理和型位相比較器と、前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点において前記第１分周器および前記排他的論理和型位相比較器をリセットされた状態にし、その後、前記第１分周器の出力信号に基づく所定のタイミングで前記第１分周器および前記排他的論理和型位相比較器の動作を開始させるリセット回路とを備えたことを特徴とするものである。
【００２３】
第３の発明のＰＬＬ周波数シンセサイザ回路は、第１または第２の発明において、前記所定のタイミングが、前記第１分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジのタイミングとは異なるタイミングであることを特徴とするものである。
【００２４】
第４の発明のＰＬＬ周波数シンセサイザ回路は、第１または第２の発明において、前記所定のタイミングが、前記排他的論理和型位相比較器の動作開始時点または前記排他的論理和型位相比較器の出力が固定された状態から解除された時点の後、前記第１分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジと、前記第２分周器の出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの前記排他的論理和型位相比較器の出力に影響を与える側のエッジとが、前記第１分周器の出力信号の半周期分だけずれるようなタイミングであることを特徴とするものである。
【００２５】
第５の発明のＰＬＬ周波数シンセサイザ回路は、第１または第２の発明において、前記第１分周器および前記第２分周器のうちの少なくとも一方が可変分周機能を有していることを特徴とするものである。
【発明の効果】
【００２６】
本発明のＰＬＬ周波数シンセサイザ回路によれば、間欠動作開始時や、ＥＸＯＲ−ＰＤの出力が固定された状態が解除された直後に、基準信号の位相に基づく所定のタイミングで比較分周器およびＥＸＯＲ−ＰＤのデータ保持回路のリセットを解除することで、基準信号と比較信号の位相関係が周波数差の関係を適切に反映したものとなる。その結果、周波数信号ｆｖｃｏが設定周波数に近づくように必ず制御されるため、ロックアップタイムが短縮される。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態に基づいて、本発明を詳細に説明する。
【００２８】
図１は本発明の一実施形態に係るＰＬＬ周波数シンセサイザ回路の構成を示すブロック図である。また、図２は本実施の形態における特徴的部分であるリセットパルス生成回路６の回路図である。このリセットパルス生成回路６は、間欠動作制御信号ｒｓｔ、ＥＸＯＲ−ＰＤからの信号ＬＤ、および基準周波数信号ｆｒｅｆに応じてリセット信号ＲＰを出力する。また、図３は間欠動作開始時における各部信号のタイムチャートであり、図４は位相差信号ＰＤＯＵＴがＬまたはＨに固定された状態からの解除時における各部信号のタイムチャートである。
【００２９】
図１において、本実施の形態のＰＬＬ周波数シンセサイザ回路は、基準分周器１、比較分周器７、ＥＸＯＲ−ＰＤ２、バッファ３、ＬＰＦ４、ＶＣＯ５、およびリセットパルス生成回路６からなる。なお、比較分周器７、ＥＸＯＲ−ＰＤ２、バッファ３、ＬＰＦ４、ＶＣＯ５については、図５に示した従来のＰＬＬ周波数シンセサイザ回路と同じであるため、同一の参照符号を付し、説明を省略する。
【００３０】
基準分周器１は、水晶発振器からの所定周波数の発振信号を分周し、Ｈが出力される時間とＬが出力される時間が等しくなるような基準信号ｆｒｅｆを出力する機能を有する。
【００３１】
リセットパルス生成回路６の回路構成および動作を以下に説明する。
【００３２】
図２において、リセットパルス生成回路６は２入力ＮＡＮＤ回路８、Ｄ型フリップフロップ(ＤＦＦ)９、２入力ＯＲ回路１０、２入力ＡＮＤ回路１１および１３、インバータ回路１２から構成されている。なお、ＤＦＦ９は、Ｄ入力のデータをＣＫの入力タイミングでとりこんでＱ出力に出力するものであるが、Ｄ入力は電源電圧で固定的に供給されている。また、ＤＦＦ９は、ＣＬＲ入力に応じて強制的にリセットされる構成となっている。
【００３３】
まず、図３を参照して、間欠動作の開始時における回路動作を説明する。図３は、間欠動作の開始時におけるＰＬＬ周波数シンセサイザ回路の各部信号のタイムチャートである。図３中において、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６はそれぞれタイムチャート内の時刻を表し、Ｔｒは基準信号ｆｒｅｆの周期を表しており、Ｔｄ１は間欠動作の開始時における比較信号ｆｄｉｖの周期を表している。
【００３４】
ＰＬＬ周波数シンセサイザ回路が動作していないときは、間欠動作制御信号ｒｓｔはＬである。このとき２入力ＡＮＤ回路１３の出力はＬとなり、信号ＲＰにＬが出力される。したがって、比較分周器７とＥＸＯＲ−ＰＤ２はリセットされ、信号ＬＤはＬが出力される。
【００３５】
間欠動作の開始時（時刻ｔ１）において、間欠動作制御信号ｒｓｔがＬからＨに変化する。このとき、インバータ回路１２の出力がＨ、間欠動作制御信号ｒｓｔがＨなので２入力ＡＮＤ回路１３の出力はＨとなり、ＤＦＦ９のリセットが解除される。そして基準信号ｆｒｅｆの立ち上がりエッジが時刻ｔ２、ｔ４、ｔ５、ｔ６に周期Ｔｒでおこるとする。時刻ｔ３において、間欠動作開始後にはじめて基準信号ｆｒｅｆがＨからＬに変化すると２入力ＮＡＮＤ回路８の出力がＬからＨへと変化するが、この基準信号ｆｒｅｆの立ち下がりエッジでＤＦＦ９がＤ入力のデータであるＨをＱ出力に出力する。そして２入力ＯＲ回路１０の出力がＨとなり、２入力ＡＮＤ回路１１の出力ＲＰがＨとなる。よって、ＥＸＯＲ−ＰＤ２と比較分周器７のリセットが解除され、位相の比較動作が開始する。
【００３６】
このリセット信号ＲＰの解除タイミングは基準信号ｆｒｅｆの立ち下がりである。基準信号ｆｒｅｆのＨ区間とＬ区間は長さが等しいので、比較信号ｆｄｉｖは、基準信号ｆｒｅｆに対して位相が１８０度遅れた信号となる。時刻ｔ３より比較信号ｆｄｉｖの周期Ｔｄ１後に、比較信号ｆｄｉｖの立下りエッジで信号ｆｄｉｖ２がＬからＨに変化し、このときの位相差信号ＰＤＯＵＴは、基準信号ｆｒｅｆと比較信号ｆｄｉｖの周波数差を適切に反映したものになる。例えば、図３の例では、周波数信号ｆｖｃｏの周波数を下げるような位相差信号ＰＤＯＵＴが適切に出力されている。
【００３７】
図４は、位相差信号ＰＤＯＵＴがＬまたはＨに固定された状態からの解除時における各部の信号のタイムチャートである。図４中のｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２はそれぞれ時刻を表し、Ｔｒは基準信号ｆｒｅｆの周期を表し、Ｔｄ２は位相差信号ＰＤＯＵＴがＬまたはＨに固定された状態からの解除直後における比較信号ｆｄｉｖの周期を表す。
【００３８】
図４中の時刻ｔ８において、位相差信号ＰＤＯＵＴが固定された状態から解除され、信号ＬＤはＨからＬに変化する。このとき、インバータ回路１２の出力がＬからＨへと変わり、２入力ＡＮＤ回路１３の出力もＨとなるので、ＤＦＦ９のリセットが解除される。その後、時刻ｔ９において基準信号ｆｒｅｆがＨからＬに変化すると２入力ＮＡＮＤ回路８の出力がＬからＨへと変化するが、この基準信号ｆｒｅｆの立ち下がりエッジでＤＦＦ９がＤ入力のデータであるＨをＱ出力に出力する。そして２入力ＯＲ回路１０の出力がＨとなり、２入力ＡＮＤ回路１１の出力ＲＰがＨとなる。よって、ＥＸＯＲ−ＰＤ２と比較分周器７のリセットが解除され、位相の比較動作が開始する。
【００３９】
この場合にも上記した間欠動作開始時と同様に、基準信号ｆｒｅｆのＨ区間とＬ区間は長さが等しいので、位相差信号ＰＤＯＵＴは、基準信号ｆｒｅｆと比較信号ｆｄｉｖの周波数差を適切に反映したものになる。例えば、図４の例では、周波数信号ｆｖｃｏの周波数を下げるような位相差信号ＰＤＯＵＴが適切に出力されている。
【００４０】
以上のように、本実施の形態によれば、間欠動作開始時や、ＥＸＯＲ−ＰＤの出力が固定された状態が解除された直後に、基準信号の位相に基づく所定のタイミングで比較分周器およびＥＸＯＲ−ＰＤのデータ保持回路のリセットを解除することで、基準信号と比較信号の位相関係が周波数差の関係を適切に反映したものとなる。その結果、周波数信号ｆｖｃｏが設定周波数に近づくように必ず制御されるため、ロックアップタイムが短縮される。
【００４１】
なお、本実施の形態では、リセットパルス生成回路６は、ＥＸＯＲ−ＰＤ２と比較分周器７をリセットおよび再動作させるとしたが、リセットパルス生成回路６が、ＥＸＯＲ−ＰＤ２と基準分周器１をリセットおよび再動作させる構成であっても本実施の形態と同様の効果が得られる。この場合、リセットパルス生成回路６は、ＥＸＯＲ−ＰＤ２の動作開始時点またはＥＸＯＲ−ＰＤ２の出力が固定された状態から解除された時点の後、基準信号ｆｒｅｆの立ち上がりエッジおよび立ち下がりエッジのうちの位相差信号ＰＤＯＵＴに影響を与える側のエッジ（図３および図４の例では立ち上がりエッジ）と、比較信号ｆｄｉｖの立ち上がりエッジおよび立ち下がりエッジのうちの位相差信号ＰＤＯＵＴに影響を与える側のエッジ（図３および図４の例では立ち下がりエッジ）とが、基準信号ｆｒｅｆの半周期（Ｔｒ／２）分だけずれるようなタイミングでＥＸＯＲ−ＰＤ２と基準分周器１の動作が開始するような出力ＲＰを生成する。
【００４２】
なお、ＶＣＯ５からの周波数信号ｆｖｃｏの周波数を制御するためには、基準分周器１または比較分周器７のうちの少なくとも一方を可変分周機能を有する分周器とすればよい。
【産業上の利用可能性】
【００４３】
本発明は、間欠動作を行なうＰＬＬ周波数シンセサイザ回路におけるチューニングスピードの高速化に有効である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態におけるＰＬＬ周波数シンセサイザ回路のブロック図
【図２】本発明の実施の形態におけるリセットパルス生成回路の回路図
【図３】本発明の実施の形態において、間欠動作開始時における各部信号のタイムチャート
【図４】本発明の実施の形態において、排他的論理和型位相比較器の出力が固定された状態からの解除時における各部信号のタイムチャート
【図５】従来のＰＬＬ周波数シンセサイザ回路のブロック図
【図６】排他的論理和型位相比較器の回路図
【図７】従来のＰＬＬ周波数シンセサイザ回路がロックした状態での排他的論理和型位相比較器の各部信号のタイムチャート
【図８】従来のＰＬＬ周波数シンセサイザ回路において、電圧制御発振器の出力周波数が設定周波数よりも高く、排他的論理和型位相比較器の出力が固定され、解除されるときのタイムチャート
【符号の説明】
【００４５】
１  基準分周器
２  排他的論理和型位相比較器（ＥＸＯＲ−ＰＤ）
３  バッファ
４  ローパスフィルタ（ＬＰＦ）
５  電圧制御型発振器（ＶＣＯ）
６  リセットパルス生成回路
７  比較分周器
８、２１、２２、２４、２５、２６  ２入力ＮＡＮＤ回路
９、１５、１６、２０、２３  Ｄ型フリップフロップ
１０  ２入力ＯＲ回路
１１、１３  ２入力ＡＮＤ回路
１２、２７  インバータ回路
１４  基準分周器
１７、１８  遅延回路
１９  ２入力ＥＸＯＲ回路
【図１】
2005130299.tif 000003
【図２】
2005130299.tif 000004
【図３】
2005130299.tif 000005
【図４】
2005130299.tif 000006
【図５】
2005130299.tif 000007
【図６】
2005130299.tif 000008
【図７】
2005130299.tif 000009
【図８】
2005130299.tif 000010