(57)【要約】【課題】多層配線構造における層間の低容量化と機械的強度の向上を図る半導体装置及びその製造方法を提供すること。【解決手段】多層配線構造を有する半導体装置において、配線（３１０）の直下の層間絶縁膜にのみ非ポーラス膜（３０３）を適用し、その他の層間絶縁膜はポーラス膜を適用する。【選択図】      図２０
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【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置において、
配線の直下の層間絶縁膜にのみ非ポーラス膜を適用し、
その他の層間絶縁膜はポーラス膜を適用したことを特徴とする半導体装置。
【請求項２】
前記ポーラス膜は、その上面から下方向へ形成された空間を有する請求項１に記載の半導体装置。
【請求項３】
前記ポーラス膜は、その上面から下面へ貫通した空間を有する請求項１に記載の半導体装置。
【請求項４】
上層配線と下層配線とを結ぶビアを備え、
前記ビアの側壁の膜のうち、前記上層配線の直下の部分にのみ非ポーラス膜を適用することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記非ポーラス膜の誘電率は３以上であり、前記ポーラス膜の誘電率は３未満であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
基板上に非ポーラス膜を成膜し、
前記非ポーラス膜にビアを加工するとともに配線を形成し、
前記非ポーラス膜のうち、前記配線の直下以外の前記非ポーラス膜にポーラス領域を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記ポーラス領域は、リソグラフィ技術でパターニングしエッチングすることにより形成される複数のホールであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ポーラス領域は、前記非ポーラス膜に複数の微細な針を突き刺すことにより形成される複数のホールであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ポーラス領域は、ＣＭＰ技術で前記非ポーラス膜に複数の微細なスクラッチを形成し、ウエット技術でエッチングすることにより形成される複数のホールであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記配線表面にカバレッジの低いキャップ膜を成膜することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に多層配線構造の形成に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、多層配線構造の層間容量を低減するためには、誘電率の低い層間絶縁膜を適用することが望ましい。絶縁膜の誘電率（以下、ｋ値と称する）を下げる方法として、酸化膜構造（ＳｉＯ２）のＳｉ−Ｏ結合部分の酸素を、別元素（メチル基：ＣＨ３、水素：Ｈ、フッ素：Ｆ）に置換することにより、ｋ値＝３程度までは対応可能であったが、さらに低誘電率（Low-k）化するためには、絶縁膜のポーラス化が有効な手段である。しかしながら、膜のポーラス化は材料の機械的強度を劣化させるため、半導体装置に適用するには工夫が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の層間絶縁膜（ＩＬＤ）構造や製造方法では、以下に述べるように膜強度、膜質劣化に起因する様々な問題を引き起こしてしまう。例えば、ｋ値を下げた場合、容量的には非常に有利であるが、配線及びビアを形成する過程、及びその後のデバイス信頼性において、問題が生じる。層間絶縁膜にポーラス膜を用いＣｕ配線と組み合わせた場合を例にとると、ビア、溝の形成順番をいくら工夫しても、Ｃｕ−ＣＭＰ時に機械的強度が低いポーラス膜が研磨されてしまい、膜剥がれやクラックが発生してしまう。
【０００４】
また、ビアや配線の加工時に、ポーラス膜はダメージを受け、その結果、ポイゾンド・ビア現象が起きてしまい、配線の信頼性を著しく劣化させてしまう。一例として、ＭＳＱ（Methyl-hydrongen-silsesquioxane）を使用した場合、メチル基を多く含んだ膜構造（ＳｉＯＣ：Ｈ）になっているため、加工時のプラズマダメージによりメチル基が破壊され、いわゆるダメージ層が形成される。このダメージ層に起因して、脱ガスが発生しメタルを腐食させる場合がある。その結果として、多層配線の信頼性（Electron-migration、Stress-migration）を劣化させてしまう。
【０００５】
すなわち、層間絶縁膜の誘電率を下げた構造は、膜剥がれと信頼性劣化の問題を有する。
【０００６】
上記のＣＭＰによる膜剥がれなどの問題を回避する方法として、ポーラス膜の上に非ポーラス膜を積層し積層膜構造とする方法がある。この場合、結果として配線間容量の増加を招いてしまう。
【０００７】
また、上記のビア加工による多層配線の信頼性を回避するために、配線部分にのみポーラス膜を適用し、ビア層間膜部分に非ポーラス膜を適用した積層構造を用いることができる。この場合、配線横層間膜はポーラス膜であるため、配線に対して垂直な電気力線による容量の増加はないものの、実際は回り込む電気力線も存在し、結果として配線間の容量は増加してしまう。
【０００８】
このように従来技術では、多層配線構造における層間の容量低減と、層間絶縁膜の機械的強度の向上を両立することは困難である。
【０００９】
本発明の目的は、多層配線構造における層間の低容量化と機械的強度の向上を図る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
課題を解決し目的を達成するために、本発明の半導体装置及びその製造方法は以下の如く構成されている。
【００１１】
本発明の半導体装置は、多層配線構造を有する半導体装置において、配線の直下の層間絶縁膜にのみ非ポーラス膜を適用し、その他の層間絶縁膜はポーラス膜を適用している。
【００１２】
本発明の半導体装置の製造方法は、基板上に非ポーラス膜を成膜し、前記非ポーラス膜にビアを加工するとともに配線を形成し、前記非ポーラス膜のうち、前記配線の直下以外の前記非ポーラス膜にポーラス領域を形成する。
【発明の効果】
【００１３】
本発明によれば、多層配線構造における層間の低容量化と機械的強度の向上を図る半導体装置及びその製造方法を提供できる。
【００１４】
本発明では、多層配線構造において、配線直下の領域にのみ非ポーラスな層間絶縁膜を適用している。すなわち、ビア側壁の層間絶縁膜の一部は非ポーラス膜、配線間の下はポーラス膜の構造となるため、配線の信頼性の劣化が起きない。また、ビアと配線の形成後に非ポーラス膜をポーラス膜に置換するため、ＣＭＰ時の膜剥がれも回避可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照して説明する。
【００１６】
まず、本実施の形態に係る半導体装置の製造方法に対する比較例について説明する。
【００１７】
（第１の比較例）
図１〜図６は、第１の比較例における半導体装置の製造プロセスを示す断面図である。
【００１８】
まず、図１に示すように、表面に伝導層Ｃｕ１０１が形成された半導体基板上に、化学気相法（ＣＶＤ）を用いて、ＰＥ−ＳｉＣＮ膜１０２を５０ｎｍ成膜する。続いて、ｋ値が３未満のＭＳＱ系ポーラス膜１０３を５００ｎｍ成膜する。成膜方法はＣＶＤ法またはＳＯＧ法を用いる。
【００１９】
その後、図２に示すように、ビアを形成するために、化学増幅型ＡｒＦレジスト１０４を用いて直径１５０ｎｍのビア１０５をパターンニングし、ＣＦ系ガスにてドライエッチングを行い、ビア加工を行う。残ったレジストは、Ｈ２Ｏ系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。この時、図３に示すように、ビア１０５側壁のポーラス膜は、表層のメチル基が抜けダメージ層１０６が形成される。
【００２０】
続いて、図４に示すように、化学増幅型ＫｒＦレジスト１０７を用いて幅１５０ｎｍの配線溝のパターンニングを実施する。ＣＦ系ガスにてドライエッチングを行い深さ２５０ｎｍのトレンチ１０８を形成し、残ったレジストは、Ｈ２Ｏ系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。この時、図５に示すように、ビア１０５側壁とトレンチ１０８側壁のポーラス膜は、表層のメチル基が抜けダメージ層１０６が形成される。
【００２１】
次に、図６に示すように、ＣＦ系ガスにてビアボトムのＳｉＣＮをエッチングし、ビア底のＣｕをＡｒ逆スパッタあるいはＨ２などの還元ガスでクリーニングしたあと、ビア１０５とトレンチ１０８へのメタル１０９の埋め込みを行う。スパッタ法またはＣＶＤ法にて、ＴａＮ/Ｔａ積層構造のバリアメタルを形成し、ＥＣＰ法あるいはＣＶＤ法にてＣｕ膜１１０の埋め込みを行う。
【００２２】
さらに、機械的化学研磨法（ＣＭＰ）にてＣｕ膜表面を削り取り、デュアルダマシン内部をバリアメタルとＣｕ膜で形成し、配線を完成させる。このとき、ポーラス膜は機械的強度が低く、表面キズや膜剥がれが生じてしまう。また、剥がれが生じない場合においても、上層配線を同様の方法にて形成し積み重ねた場合、下側配線部分で剥がれが生じてしまう。また、ビア信頼性試験（ＳＭ、ＥＭ）を行ったところ、不良が頻発した。
【００２３】
（第２の比較例）
図７〜図１１は、第２の比較例における半導体装置の製造プロセスを示す断面図である。
【００２４】
まず、図７に示すように、表面に伝導層Ｃｕ２０１が形成された半導体基板上に、化学気相法（ＣＶＤ）を用いて、ＳｉＣＮ膜２０２を５０ｎｍ成膜する。続いて、ＣＶＤ法にてｋ値が３未満のポーラス膜（Ｐ−ＴＥＯＳ膜）２０３を２５０ｎｍ成膜する。
【００２５】
その後、図８に示すように、ビアを形成するために、化学増幅型ＡｒＦレジストを用いて直径１５０ｎｍのビア２０５をパターンニングし、ＣＦ系ガスにてドライエッチングを行い、ビア加工を行う。残ったレジストは、Ｏ２系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。
【００２６】
次に、図９に示すように、ＣＦ系ガスにてビアボトムのＳｉＣＮをエッチングし、ビア底のＣｕをＡｒ逆スパッタあるいはＨ２などの還元ガスでクリーニングしたあと、ビア２０５部分へのメタル２０６埋め込みを行う。スパッタ法またはＣＶＤ法にて、ＴａＮ/Ｔａ積層構造のバリアメタルを形成し、ＥＣＰ法あるいはＣＶＤ法にてＣｕ膜２１０の埋め込みを行う。さらに、機械的化学研磨法（ＣＭＰ）にてＣｕ膜表面を削り取り、ビア内部をバリアメタルとＣｕ膜で形成し、ビア部分を完成させる。
【００２７】
続いて、図１０に示すように、トレンチ相当分の層間絶縁膜２５０ｎｍを成膜する。まず、ｋ値が３未満のポーラス膜２０３とｋ値が３以上（あるいは３．４以上）の非ポーラス膜２１１の積層構造とする。その膜厚は、１５０/１００ｎｍである。成膜方法はＣＶＤ法またはＳＯＧ法を用いる。その後、化学増幅型ＫｒＦレジストを用いて幅１５０ｎｍの配線部のパターンニングを実施し、ＣＦ系ガスにてドライエッチングを行い、深さ２５０ｎｍのトレンチ２０８を形成する。残ったレジストは、Ｈ２Ｏ系ガスのアッシング、さらに残渣物は有機系ウエット処理にて剥離する。この時、トレンチ２０８側壁のポーラス膜は、表層のメチル基が抜けダメージ層が形成される。
【００２８】
次に、図１１に示すように、トレンチ底のＣｕをＡｒ逆スパッタあるいはＨ２などの還元ガスでクリーニングしたあと、トレンチ２０８へのメタル２０９の埋め込みを行う。スパッタ法またはＣＶＤ法にて、ＴａＮ/Ｔａ積層構造のバリアメタルを形成し、ＥＣＰ法あるいはＣＶＤ法にてＣｕ膜２１０の埋め込みを行う。
【００２９】
さらに、機械的化学研磨法（ＣＭＰ）にてＣｕ膜表面を削り取り、ビア内部をバリアメタルとＣｕ膜で形成し、ビア部分を完成させる。この場合、ポーラス膜２０３上を非ポーラス膜２１１が覆っているため、Ｃｕ−ＣＭＰ時のポーラス膜の剥がれは見られず、ビア周辺領域にダメージ層がないため、信頼性劣化は見られない。しかしながら、配線間容量が高いという問題点が生じる。
【００３０】
次に、本実施の形態に係る半導体装置の製造方法について説明する。
【００３１】
（第１の実施の形態）
図１２〜図２０は、第１の実施の形態における半導体装置の製造プロセスを示す断面図である。
【００３２】
まず、図１２に示すように、表面に伝導層Ｃｕ３０１が形成された半導体基板上に、化学気相法（ＣＶＤ）を用いて、ＳｉＣＮ膜３０２を５０ｎｍ成膜する。続いて、ｋ値が３以上の非ポーラス膜３０３を５００ｎｍ成膜する。この膜は、プラズマ耐性、機械的強度を十分に有する膜であり、成膜方法はＣＶＤ法またはＳＯＧ法を用いる。なお、後述するように複数のホールを形成したポーラス膜のｋ値は、３未満である。
【００３３】
その後、図１３に示すように、ビアを形成するために、化学増幅型ＡｒＦレジスト３０４を用いて直径１５０ｎｍのビア３０５をパターンニングし、ＣＦ系ガスにてドライエッチングを行い、ビア加工を行う。残ったレジストは、Ｏ２系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。この時、図１４に示すように、ビア３０５側壁は非ポーラス膜であることにより、ダメージ層は形成されない。
【００３４】
続いて、図１５に示すように、化学増幅型ＫｒＦレジスト３０７を用いて幅１５０ｎｍの配線溝のパターンニングを実施する。ＣＦ系ガスにてドライエッチングを行い深さ２５０ｎｍのトレンチ３０８を形成し、残ったレジストは、Ｏ２系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。この時、図１６に示すように、ビア３０５側壁とトレンチ３０８側壁は非ポーラス膜であることより、ダメージ層は形成されない。
【００３５】
次に、図１７に示すように、ＣＦ系ガスにてビアボトムのＳｉＣＮをエッチングし、ビア底のＣｕをＡｒ逆スパッタあるいはＨ２などの還元ガスでクリーニングしたあと、ビア３０５とトレンチ３０８へのメタル３０９の埋め込みを行う。スパッタ法またはＣＶＤ法にて、ＴａＮ/Ｔａ積層構造のバリアメタルを形成し、ＥＣＰ法あるいはＣＶＤ法にてＣｕ膜３１０の埋め込みを行う。
【００３６】
さらに、図１８に示すように、機械的化学研磨法（ＣＭＰ）にてＣｕ膜３１０表面を削りとり、デュアルダマシン内部をバリアメタルとＣｕ膜で形成し、配線を完成させる。このとき、非ポーラス膜であることにより、機械的強度が高く、表面キズや膜剥がれが発生することはない。
【００３７】
この状態では、配線間容量が高いため、リソグラフィ技術で非ポーラス膜３０３にポアを形成することにより、容量の低減を図る。
【００３８】
まず、図１９に示すように、ＥＢ（Electron-Beam）用レジスト３１２を３００ｎｍ程度塗布する。そして、層間絶縁膜である非ポーラス膜３０３に直径３０ｎｍの複数の微細なホール（穴）のパターンニングを行う。２つのホール間のスペース幅は１５ｎｍであり、層間絶縁膜上のホール密度は５０％である。パターンニングは層間絶縁膜上にのみ行い、Ｃｕ配線上には行わない。
【００３９】
続いて、図２０に示すように、ＣＦ系ガスを用いて層間絶縁膜分の微細ホール３１３を加工する。このホール３１３は、非ポーラス膜３０３の上面から下方向へ形成された空間をなしている。図２０では微細ホール３１３は非ポーラス膜３０３の上面から下面まで貫通しているが、貫通していなくてもよい。残ったレジストは、Ｏ２系ガスのアッシングにて、さらに残渣物は有機系ウエット処理にて剥離する。ビア３０５側壁とトレンチ３０８側壁は非ポーラス膜であることより、ダメージ層は形成されない。ただし、Ｃｕ表面に対しては、若干酸化するのに続いてホール３１３内に成膜されない（微細ホール中に入り込まない）程度のカバレッジの低いＳｉＣＮ膜３１４をキャップ膜として成膜する。なお、Ｃｕ表面の酸化を還元するために、成膜前処理として、Ｈ２、ＮＨ３ガスなどで処理を行った後に、ＳｉＣＮ成膜を行う。
【００４０】
ポア導入による、膜の実効誘電率は、一般に、
Ｋｅｆｆ＝ｐ＋（１−ｐ）ｋ
（Ｋｅｆｆは実効誘電率、Ｋは膜母材の誘電率、ｐはポアの体積割合）
で表わされる。非ポーラス膜としてＫ＝４．２のプラズマ酸化膜を適用し、密度５０％のホールを形成した場合、実効誘電率は２．６となり、十分に低い層間容量を達成できる。
【００４１】
（第２の実施の形態）
図２１〜図２３は、第２の実施の形態における半導体装置の製造プロセスを示す断面図である。
【００４２】
まず、図２１に示すように、第１の実施の形態と同様のＣｕによるデュアルダマシン構造を形成する。ポアを形成する方法として、図２２に示す複数の超微細な針４０１を層間絶縁膜である非ポーラス膜３０３に突き刺す。これにより、図２３に示すように、層間絶縁膜に複数の微細なホール３１３が形成される。Ｃｕ膜３１０は物性的に層間絶縁膜より十分に硬いため、針４０１は刺さらない。層間絶縁膜に形成されるホール３１３は、第１の実施の形態と同様の仕上りとなる。ポア形成後は、ＳｉＣＮ膜３１４をキャップ膜として成膜し、上部配線を形成する。
【００４３】
（第３の実施の形態）
図２４〜図２６は、第３の実施の形態における半導体装置の製造プロセスを示す断面図である。
【００４４】
まず、図２４に示すように、第１の実施の形態と同様にデュアルダマシン構造のためのＣｕ埋め込みまでを行う。次に、図２５に示すように、Ｃｕ−ＣＭＰ時の荷重と回転数、スラリー流径をコントロールすることにより、層間絶縁膜である非ポーラス膜３０３上に複数の微細なスクラッチ（キズ）５０１を発生させる。その後の後洗浄工程にＨＦ処理ステップを追加し、各スクラッチ５０１に対してウエットエッチングを行い、スクラッチ５０１を下方へ伸ばし層間絶縁膜にポア（ホール）５０２を形成する。ポア形成後は、図２６に示すように、ＳｉＣＮ膜３１４をキャップ膜として成膜し、上部配線を形成する。
【００４５】
以上のように本実施の形態では、配線直下のビア層間膜領域が非ポーラス膜であることより、ビア周辺にも非ポーラス領域が存在し、従来問題となっているビアの信頼性の劣化を抑制することができる。また、ビア部分の機械的強度が向上することにより、積層時の膜はがれ、及びボンディング時に発生するクラックも抑制することができる。
【００４６】
また、配線間及びその直下のビア層間膜部分がポーラス膜であることより、配線間の容量を十分に低くすることが可能である。
【００４７】
また、非ポーラス膜を用いて、先に配線とビアを形成し、その後に配線直下領域以外の非ポーラス膜をポーラス膜に形成するので、ＣＭＰ時の膜剥がれ、スクラッチ、クラック等を防止することができる。
【００４８】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４９】
【図１】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図２】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図３】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図４】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図５】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図６】第１の比較例における半導体装置の製造プロセスを示す断面図。
【図７】第２の比較例における半導体装置の製造プロセスを示す断面図。
【図８】第２の比較例における半導体装置の製造プロセスを示す断面図。
【図９】第２の比較例における半導体装置の製造プロセスを示す断面図。
【図１０】第２の比較例における半導体装置の製造プロセスを示す断面図。
【図１１】第２の比較例における半導体装置の製造プロセスを示す断面図。
【図１２】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１３】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１４】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１５】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１６】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１７】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１８】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図１９】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２０】第１の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２１】第２の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２２】第２の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２３】第２の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２４】第３の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２５】第３の実施の形態における半導体装置の製造プロセスを示す断面図。
【図２６】第３の実施の形態における半導体装置の製造プロセスを示す断面図。
【符号の説明】
【００５０】
１０１…伝導層  １０２…ＰＥ−ＳｉＣＮ膜  １０３…ポーラス膜  １０４…ＡｒＦレジスト  １０５…ビア  １０６…ダメージ層  １０７…ＫｒＦレジスト  １０８…トレンチ  １０９…メタル  １１０…Ｃｕ膜  ２０１…伝導層  ２０２…ＳｉＣＮ膜  ２０３…ポーラス膜  ２０５…ビア  ２０６…メタル  ２０８…トレンチ  ２０９…メタル  ２１０…Ｃｕ膜  ２１１…非ポーラス膜  ３０１…伝導層  ３０２…ＳｉＣＮ膜  ３０３…非ポーラス膜  ３０４…ＡｒＦレジスト  ３０５…ビア  ３０７…ＫｒＦレジスト  ３０８…トレンチ  ３０９…メタル  ３１０…Ｃｕ膜  ３１２…ＥＢ用レジスト  ３１３…ホール  ３１４…ＳｉＣＮ膜  ４０１…針  ５０１…スクラッチ  ５０２…ポア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2005085988.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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