(57)【要約】【課題】  電流不良アドレスと検知して最悪アドレスを決定することで、確実に冗長で置換救済するための電源制御回路を提供する。【解決手段】  複数のメモリセル(MC)に駆動電流を供給するように接続されたセル電源供給線(CellVcc)に流入する電流を各アドレスごとに順次読み出し、連続する２つのアドレスでの読出し電流の大小を順次比較する比較器(12)を備え、比較された電流の大小結果(Result)に基いて異常電流のアドレスを検出し、検出された異常電流のアドレスに対応するセル電源供給線に流入する駆動電源電流を遮断する。【選択図】        図１
2005100490.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリの微小電流不良アドレスを検知して冗長で置換救済するための電源制御回路であって、
複数のメモリセルに駆動電流を供給するように接続されたセル電源供給線と、
前記セル電源供給線に流入する電流を各アドレスごとに順次読み出す手段と、
前記読み出された、連続する２つのアドレスでの読出し電流の大小を順次比較する手段と、
前記比較結果に基いて異常電流のアドレスを検出する手段とを有し、
該検出された異常電流のアドレスに対応するセル電源供給線に流入する駆動電源電流を遮断することを特徴とする電源制御回路。
【請求項２】
前記異常電流のアドレスを検出する手段は前記比較手段による比較結果をラッチするラッチ部を有し、前記比較結果に基づいて異常電流アドレスのラッチ部を反転した状態にすることで、前記反転した状態のラッチ部に対応するセル電源供給線を遮断する請求項１記載の電源制御回路。
【請求項３】
半導体メモリの微小電流不良アドレスを検知して冗長で置換救済するための電源制御回路が接続されたスタティック型半導体記憶装置であって、
前記電源制御回路は、
複数のメモリセルに駆動電流を供給するように接続されたセル電源供給線と、
前記セル電源供給線に流入する電流を各アドレスごとに順次読み出す手段と、
前記読み出された、連続する２つのアドレスでの読出し電流の大小を順次比較する手段と、
前記比較結果に基いて異常電流のアドレスを検出する手段とを有し、
該検出された異常電流のアドレスに対応するセル電源供給線に流入する駆動電源電流を遮断することを特徴とするスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリの微小電流不良を救済する技術に関し、特に、各アドレスで選択されたメモリセルに流れている電流を比較することで最悪アドレスを検知し、冗長で置換救済する電流不良アドレス検知のための電源制御回路（Ｖcc Control Circuit）に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置に広く用いられている冗長回路技術では、欠陥セルを冗長セル（「スペアセル」とも呼ぶ）に置き換えることにより、欠陥セルの機能を擬似的に復元し、メモリ全体としての記憶容量を一定に保持し、チップの製造歩留りを向上させている。冗長救済を行う半導体メモリでは、機能試験を行ってメモリセルの良否を判定し、不良と判定されたメモリセルのアドレスに対応するフューズなどのスイッチを切断して冗長置換していた。
【０００３】
しかし、近年の半導体記憶装置の低消費電力化に伴って、不良のメモリセル群とともに、スタンバイ状態で不良のメモリセル群を救済する必要性が増大している。半導体メモリのスタンバイ時の電力は、データ保持のために必要なメモリセルのリーク電流以外に、デバイス欠陥による異常リーク電流によっても消費される。
【０００４】
特許文献１に開示の半導体記憶装置の例では、各メモリセル群に抵抗を介して電源電圧を供給し、スタンバイ状態での各メモリセル群のリーク電流を基準値と比較して、スタンバイ状態でのリーク電流不良のメモリセル群を冗長救済することが開示されている。
【０００５】
また、特許文献２の例では、異常リーク電流に対する冗長回路と、複数のメモリセルに駆動電流を供給するように接続されたセル電源供給線を備え、これらセル電源供給線に流入する電流を検出し、検出された電流検出結果を読み出し、この読み出した出力と基準値との比較に基いて異常リーク電流を検知し、該当するセル電源供給線に流入する駆動電流を遮断することにより、スタンバイ時のリーク電力を削減する技術が開示されている。
【０００６】
さらに、特許文献３では、行選択線を順次選択し、その都度リーク電流を測定して、その値が許容値以上であったときの選択行に不良メモリセルが存在すると判断して、この行選択線のヒューズを切断してスタンバイ時のリーク電流を冗長救済する技術が開示されている。
【０００７】
【特許文献１】特開平５−３２６８７０号公報（図１）
【特許文献２】特開２００２−２３０９９１号公報（図１〜図５）
【特許文献３】特開２００１−２１６７９９号公報（図１〜図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
これら特許文献１〜３に開示の従来例では、いずれもデバイスの動作試験によってスタンバイ時のリーク電流を基準値と比較して、スタンバイ不良を判定することにより冗長救済するものである。しかしながら、このような従来の冗長救済技術では、例えば、低消費電力用のスタティック型ランダムアクセスメモリ（以後、「ＳＲＡＭ」と略記する）などの場合では、スタンバイ電流の精度が製品性能を決定する最も重要なファクターの１つである。しかし、低消費電力ＳＲＡＭのスタンバイ電流はその絶対値が非常に小さいため、ほんの数マイクロアンペア（μＡ）程度の微小電流増加で不良品になってしまう。
【０００９】
このような低消費電力ＳＲＡＭでは、デバイス製造時には、半導体メモリ（ＬＳＩ）において不良セルが存在した場合、冗長回路を使用して不良セルをスペアセルと置換することで良品とすることができる。しかしながら、数μＡ程度のスタンバイ電流における微小電流増加はデバイスの動作にはほとんど影響することがないため、デバイスの動作試験によって不良セルを見つけることができない。その結果、このような低消費電力ＳＲＡＭのスタンバイ不良セルをスペアセルに置換することができず、不良品として破棄することになり、製造効率的に問題があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、スタンバイ電流の絶対値が非常に小さい低消費電力ＳＲＡＭ等のスタティック型半導体記憶装置において、スタンバイ不良セルをスペアセルに置換して冗長救済するために電流不良アドレス検知用の電源制御回路および同電源制御回路を接続したスタティック型半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明による微小電流不良アドレスを検知して冗長で置換救済するための電源制御回路は、複数のメモリセルに駆動電流を供給するように接続されたセル電源供給線と、セル電源供給線に流入する電流を各アドレスごとに順次読み出す手段と、読み出された、連続する２つのアドレスでの読出し電流の大小を順次比較する手段と、比較結果に基いて異常電流のアドレスを検出する手段とを有し、検出された異常電流のアドレスに対応するセル電源供給線に流入する駆動電源電流を遮断することを特徴とする。
【００１２】
好ましくは、前記異常電流のアドレスを検出する手段は、比較手段による比較結果をラッチするラッチ部を有し、比較結果に基づいて異常電流アドレスのラッチ部を反転した状態にすることで、反転した状態のラッチ部に対応するセル電源供給線を遮断する。
【発明の効果】
【００１３】
本発明によれば、スタンバイ電流の絶対値が非常に小さい低消費電力ＳＲＡＭ等の半導体記憶装置において、各アドレスで選択されたセル電源電位を順々に比較することで、電流不良を起こしている最悪の不良セルのアドレスを検知し、冗長回路により、不良セルをスペアセルと置換して、電流不良を救済可能としている。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
以下、添付の図面を参照して本発明の実施の形態について説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１５】
図１は本発明の実施の形態に係る電源制御回路の構成図、図２は図１に示す電源制御回路の１アドレス分に対応する回路構成部分を示す図、図３は本実施の形態に係る電源制御回路が接続されたメモリセルアレイの配置構成を示す図、図４は図１に示す電源制御回路内に含まれた比較器の回路構成図、図５および図６は本実施の形態に係る電源制御回路の動作例を示す各種信号のタイミングチャート、図７は各メモリセルの内部構成図である。
【００１６】
図１〜図３において、CellVcc<n>は各メモリセル電源線を介して入力されるセル電源電圧信号、Address#<n>は各外部アドレス信号線を介して入力される外部アドレス、Bit#<n>,Bit<n>は各メモリセルに接続されたビット線対である（ただし、n=0, 1, 2, 3, ...）。図中の回路のすべての素子は電源制御回路１を介して共通の外部電源extVccに接続され、通常電源Vccにより電源電圧が供給されるものとする。外部アドレス信号Address#<n>に応じて、デコーダ（不図示）が動作し、ワード線ＷＬ<n>のうちの１つ、および各ビット線対Bit#<n>,Bit<n>に接続されるカラム選択線のうちの１つを選択的にＨ（高）レベルにしてＯＮさせて、１つのメモリセルをアクティブ接続状態にする。
【００１７】
一方、ワード線ＷＬ<n>がＬ（低）レベルのときに、対応するメモリセルＭＣが非選択状態となる。つまり、図７に示すメモリセル回路内のアクセストランジスタ（Ｎ１，Ｎ３）がＯＦＦとなり、データ保持状態となる。次に、セル電源電圧CellＶccを低レベルに下げると、図７に示すメモリセルの記憶ノード（ｎｄ＃，ｎｄ）は、一方が“Ｈ”、他方が“Ｌ”の相反電位を保持しており、アクセストランジスタＮ１（Ｎ３）およびドライバトランジスタＮ２（Ｎ４）はＯＦＦ状態である。セル電源電圧CellＶccを低レベルに下げた直後から、記憶ノードｎｄ＃（ｎｄ）の“Ｈ”電位はＰＭＯＳトランジスタＰ１（Ｐ２）を介して、セル電源CellＶccへリークし始めて、低電位まで下降して安定状態となる。図７に示す例ではＴＦＴ負荷型のメモリセルであり、ＰＭＯＳトランジスタＰ１，Ｐ２によりスタンバイ電流は抑制されているが、高抵抗負荷型のメモリセルの場合も同様である。
【００１８】
図１および図２に示す電源制御回路１では、１アドレス単位で冗長回路（不図示）に置換される場合を示すもので、図２に示す電源制御回路の１アドレス分に相当する部分は、冗長回路で置換する単位ごとに対応するように設置すればよく、例えば、２アドレスごとに１セット分を設置すればよい。
【００１９】
図１及び図２に示すように、電源制御回路１には、ワード線を選択するアドレス信号と各セル電源電位CellVccが入力され、ＰＭＯＳトランジスタPA1〜PA4が連結されたPMOSカップル部10Aとラッチ回路部11Aのセットをアドレス線対の数に対応したセット数だけ配列し、第１のセル電位読出し信号線Selの電位と第２のセル電位読出し信号線Worの電位とを比較する比較器１２を備えた構成である。
【００２０】
即ち、電源制御回路の１アドレス分に相当する構成において、図２に示すように、電源制御回路は、外部電源供給線extVccに接続されたPMOSカップル部10とアドレス入力をラッチするラッチ回路部11（L0, L1, L2, L3, ...）とを備え、比較器１２を介して得られる信号線Selと信号線Worとの比較結果(Result)により、アドレス入力線が接続されたラッチ回路11A（L0, L1, L2, L3, ...）を反転またはリセットするように構成されている。
【００２１】
比較器１２は、図４に示すように、その入力線として、第１のセル電位読出し信号線Selと第２のセル電位読出し信号線Worが接続され、テストクロック信号TESTCLKによりON/OFF切替動作するスイッチングトランジスタST41とST42、信号線SelとWor上のセル電位の高低によりON/OFF切替動作するスイッチングトランジスタST43とST44、一対のPMOSトランジスタP45とP46、外部電源と出力端子間に縦列に接続されたPMOSトランジスタP47とP48、出力端子間に縦列に接続されたスイッチングトランジスタST49、テストクロック信号線TESTCLKとPMOSトランジスタP47のゲート間に接続されたインバータ５０を備えた構成である。これにより、第１と第２のセル電源読出しの電位（即ち、電流の大小）が比較され、第１のセル電位読出し信号線Selの電位の方が低い（即ち、第２のセル電位読出し信号線Worの電位の方が高い）場合は、比較器の出力信号ResultにはＨレベルが出力され、その逆の場合は比較器の出力信号ResultとしてＬレベルが出力される。
【００２２】
以下、本発明の実施の形態１の動作について説明する。図３に示すメモリセルアレイ２のセル１ビット、例えば、ＭＣ11に不具合があり、微小な電流が流れているとする。このとき、ＭＣ11に対応するメモリセル電源線CellVcc<1>に流れる電流は、他の正常なメモリセルのみに接続された他の電源線CellVcc<0>, CellVcc<2>, CellVcc<3>に流れる電流よりも大きくなる。
【００２３】
そこで、先ず、図１に示すように、電源制御回路１に入力される第１切替制御信号TEST1#をＬレベル、第２の切替制御信号TEST2をＨレベルにすると、各スイッチングトランジスタST0〜ST3はOFFとなり、各ラッチL0〜L3はGNDと遮断される（？？？とともに、PMOSカップル部10内の各トランジスタP01〜P31がON状態となる？？）。また、トランジスタSP1とSP2がOFFとなることにより、第１及び第２のセル電位読出し信号線SelとWorは外部電源extVccと遮断された状態となる。
【００２４】
一方、PMOSカップル部10内の各トランジスタP02〜P32はOFFとなり、各メモリセル電源電位CellVcc<0>〜CellVcc<3>は、それぞれに流れる電流が外部電源extVccから抵抗を介して流れることで電圧降下している。この状態でアドレス０の信号線Address#<0>を選択する（即ち、Ｌレベルにする）と、PMOSトランジスタP03とP05がON状態となり（PMOSトランジスタP04はOFF状態）、選択されたアドレスの電源電位CellVcc<0>がPMOSトランジスタP03を通して第１のセル電位読出し信号線Selに出力される。
【００２５】
次ぎに、図４に示す比較器１２に入力されるテストクロック信号線TESTCLKをＨレベル（図５、図６の時刻t2参照）にして比較器をＯＮにすると、第１のセル電位読出し信号線Selと第２のセル電位読出し信号線Worの電位（電流の大小）が比較される。アドレス０の選択時は、第２のセル電位読出し信号線Worはどのセル電源電位とも接続されていないため、この時点での比較結果は第１のセル電位読出し信号線Selの電位の方が低くなっており、比較器の出力信号ResultとしてＨレベルが出力される。
【００２６】
この出力信号ResultはPMOSトランジスタP05（ON状態）を通して書込み（Write）アドレスに対応するラッチL0に伝送される。比較器の出力信号ResultがＨレベルの場合はラッチが反転する。ラッチが反転すると該当するアドレスの電源を遮断（PMOSトランジスタP04をOFF）状態とする。いったん第２の切替制御信号TEST2をＬレベルに戻すとPMOSトランジスタSP1とSP2がONとなり、第１及び第２のセル電位読出し信号線SelとWorは電源extVccによりＨレベルにチャージされる。
【００２７】
次に、図５に示すように、時刻t1において再び第２の切替制御信号TEST2をＨレベルにし、アドレスを１つ進めてアドレス１を選択、即ち、メモリセルに異常電流が流れているアドレスを選択した場合について説明する。アドレス信号線Address#<1>をＬレベルにすると、PMOSトランジスタP13とP15がON状態となり（PMOSトランジスタP14はOFF状態）、選択されたアドレスの電源電位CellVcc<1>が電圧降下しながらPMOSトランジスタP13を通して第１のセル電位読出し信号線Selに出力される。
【００２８】
次ぎに、時刻t2においてテストクロック信号線TESTCLKをＨレベルにして比較器をＯＮにすると、第１のセル電位読出し信号線Selと第２のセル電位読出し信号線Worの電位（電流の大小）が比較される。アドレス１の選択時は、信号線Worには直前のアドレス工程で前段のラッチL0が反転したアドレス０のセル電源CellVcc<0>の電位が出力されており、信号線Sel上の出力電位CellVcc<1>と信号線Wor上の出力電位CellVcc<0>との高低が比較されることになる。
【００２９】
このとき、メモリセルMC11には異常電流が流れているので、第１の信号線Sel上の出力電位の方が第２の信号線Wor上の出力電位よりも低くなっている。よって、比較器の出力信号ResultにはＨレベルが出力される。この出力信号ResultはPMOSトランジスタP15（ON状態）を通して書込み（Write）アドレスに対応するラッチL1に伝送される。
【００３０】
一方、比較器の出力信号Result（Ｈレベル）と第２の切替制御信号TEST2（Ｈレベル）とがNANDゲート１３に入力され、インバータ１４を介して各リセットトランジスタRT0〜RT3がONとなることにより全ラッチL0〜L3がリセットされる。時刻t3において第２切替制御信号TEST2をＬレベルに戻すと、アドレス１のラッチL1が反転する。ラッチが反転すると該当するアドレスの電源を遮断（PMOSトランジスタP14をOFF）状態とする。
【００３１】
次に、図６に示すように、時刻t1において再び第２の切替制御信号TEST2をＨレベルにし、アドレスを１つ進めてアドレス２を選択、即ち、正常なメモリセル電流が流れているアドレスを選択、即ち、アドレス信号線Address#<2>をＬレベルにすると、PMOSトランジスタP23とP25がON状態となり（PMOSトランジスタP24はOFF状態）、選択されたアドレスの電源電位CellVcc<2>が電圧降下しながらPMOSトランジスタP23を通して第１のセル電位読出し信号線Selに出力される。
【００３２】
次ぎに、時刻t2においてテストクロック信号線TESTCLKをＨレベルにして比較器をＯＮにすると、第１のセル電位読出し信号線Selと第２のセル電位読出し信号線Worの電位（電流の大小）が比較される。アドレス２の選択時は、信号線Worには直前のアドレス工程で前段のラッチL1が反転したアドレス１のセル電源CellVcc<1>の電位（異常電流）が出力されており、信号線Sel上の出力電位CellVcc<2>と信号線Wor上の出力電位CellVcc<1>との高低が比較されることになる。このとき、アドレス１（信号線Wor上の異常電流）の方がアドレス２（信号線Sel上の正常電流）よりも低くなっているので、比較器の出力信号ResultにはＬレベルが出力される。
【００３３】
よって、比較器の出力信号Result（Ｌレベル）と第２の切替制御信号TEST2（Ｈレベル）とがNANDゲート１３に入力され、インバータ１４を介して各リセットトランジスタRT0〜RT3をOFF状態とするので、全ラッチL0〜L3はリセットされない。つまりアドレス１のラッチL1のみ反転したままの状態になる。
【００３４】
図６に示すように、この動作を各アドレスごとに順次繰り返すことにより、最も電位が低下しているアドレスのセル電源CellVccの電位（この例の場合、CellVcc<1>）、即ち、最も電流が大きいアドレスのラッチ（L1）が反転した状態になる。
【００３５】
そのままの状態で時刻t3において第２切替制御信号TEST2をＬレベルにし、第１切替制御信号TEST1はそのままＬレベルにして動作試験を行うと、ラッチが反転しているアドレス１は電源線が遮断されているために動作不良となり、電流不良を起こしているアドレスであることがわかる。よって、この不良アドレスを冗長回路で置換することで、電流不良を救済することができる。
【産業上の利用可能性】
【００３６】
本発明の活用例として、電流不良アドレス検知用の電源制御回路を提供することにより、低消費電力用ＳＲＡＭなどのスタンバイ電流の絶対値が非常に小さいスタティック型半導体記憶装置に適用して、スタンバイ不良セルをスペアセルに置換して、確実に冗長救済することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係る電源制御回路の構成図である。
【図２】図１に示す電源制御回路の１アドレス分に対応する部分を示す図である。
【図３】本発明の実施の形態に係る電源制御回路が接続されたメモリセルアレイの配置構成を示す図である。
【図４】図１に示す電源制御回路内に含まれた比較器の回路構成図ある。
【図５】本発明の実施の形態に係る電源制御回路の異常電流検知の動作例を示す各種信号のタイミングチャートである。
【図６】本発明の実施の形態に係る電源制御回路の正常電流検知の動作例を示す各種信号のタイミングチャートである。
【図７】本発明の実施の形態に係る電源制御回路が接続されたメモリセルアレイの各メモリセルの構成図である。
【符号の説明】
【００３８】
１  電源制御回路、    ２  メモリセルアレイ、    10,10A   PMOSカップル部、    11,11A,L0〜L3  ラッチ部、    １２  比較器、    Address#<n>  アドレス信号線、    Bit  ビット線、    CellVcc<n>  セル電源電位信号線、    MC  メモリセル、    P01〜P35  PMOSトランジスタ、    RT0〜RT3  リセット用トランジスタ、    ＷＬ  ワード線、    Ｖcc  電源電圧、    Sel,Wor  セル電位読出し信号線。
【図１】
2005100490.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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