(57)【要約】【課題】コンパクトな構成でありながら、書込電流によって形成される磁界を効率よく利用した安定動作が可能であり、かつ高精度に形成された磁気メモリデバイスを提供する。【解決手段】磁気ヨーク４の少なくとも一部にめっき膜を用いるようにしたので、ドライ成膜法により形成する場合と比べ、十分な厚みと高い寸法精度とを得ることができる。このため、より安定した還流磁界３４を効率よく形成することができ、高い信頼性を確保することができる。また、隣り合う記憶セル１どうしの間隔をより狭く配置することができ、高集積化、高密度化に好適である。【選択図】        図４
2005044847.tif 000002
【特許請求の範囲】
【請求項１】
導線の延在方向に沿った一部領域に対応して配置され、前記導線の周囲の一部またはすべてを囲むように構成された磁気ヨークと、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、
前記磁気ヨークの少なくとも一部がめっき膜よりなることを特徴とする磁気抵抗効果素子。
【請求項２】
前記磁気ヨークは、
互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、
一部が開放された断面形状を有することを特徴とする請求項１に記載の磁気抵抗効果素子。
【請求項３】
前記磁気ヨークは、
互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、
閉じた断面形状を有することを特徴とする請求項１に記載の磁気抵抗効果素子。
【請求項４】
前記導線もまた、めっき膜よりなることを特徴とする請求項１に記載の磁気抵抗効果素子。
【請求項５】
導線の延在方向に沿った一部領域に対応して配置され、前記導線の周囲の一部またはすべてを囲むように磁気ヨークを形成する工程と、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように積層体を形成する工程とを含み、
前記磁気ヨークを形成する工程では、前記磁気ヨークの少なくとも一部をめっき成長により形成することを特徴とする磁気抵抗効果素子の製造方法。
【請求項６】
導線の延在方向に沿った一部領域に対応して配置され、前記導線の周囲の一部またはすべてを囲むように構成された磁気ヨークと、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ有する一対の磁気抵抗効果素子を備え、
前記一対の磁気抵抗効果素子が前記磁気ヨークの一部を互いに共有しており、
前記磁気ヨークの少なくとも一部がめっき膜よりなることを特徴とする磁気記憶セル。
【請求項７】
前記磁気ヨークは、それぞれ、互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、前記一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、一部が開放された断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有していることを特徴とする請求項６に記載の磁気記憶セル。
【請求項８】
前記磁気ヨークは、それぞれ、互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、前記一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、閉じた断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有していることを特徴とする請求項６に記載の磁気記憶セル。
【請求項９】
前記導線もまた、めっき膜よりなることを特徴とする請求項６に記載の磁気記憶セル。
【請求項１０】
磁気ヨークと、積層体とをそれぞれ有する一対の磁気抵抗効果素子を備えた磁気記憶セルの製造方法であって、
導線の延在方向に沿った一部領域に対応して配置され、前記導線の周囲の一部またはすべてを囲むと共に、互いに一部を共有し合う一対の前記磁気ヨークを形成する工程と、
外部磁界によって磁化方向が変化する感磁層を含み、前記一対の磁気ヨークとそれぞれ磁気的に連結されると共に積層面に垂直な方向に電流が流れるように一対の前記積層体を形成する工程とを含み、
前記一対の磁気ヨークを形成する工程では、前記一対の磁気ヨークの少なくとも一部をめっき成長により形成することを特徴とする磁気記憶セルの製造方法。
【請求項１１】
第１の書込線と、
この第１の書込線と交差するように延びる第２の書込線と、
磁気抵抗効果素子とを備え、
前記磁気抵抗効果素子は、
前記第１および第２の書込線の交差する領域に対応して配置され、前記第１および第２の書込線の周囲の一部または全てを囲むように構成された磁気ヨークと、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、
前記磁気ヨークの少なくとも一部がめっき膜よりなることを特徴とする磁気メモリデバイス。
【請求項１２】
前記磁気ヨークは、
互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、
一部が開放された断面形状を有することを特徴とする請求項１１に記載の磁気メモリデバイス。
【請求項１３】
前記磁気ヨークは、
互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、
前記一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、閉じた断面形状を有する
ことを特徴とする請求項１１に記載の磁気メモリデバイス。
【請求項１４】
前記第１および第２の導線もまた、めっき膜よりなることを特徴とする請求項１１に記載の磁気メモリデバイス。
【請求項１５】
第１の書込線と、
この第１の書込線と交差するように延びる第２の書込線と、
一対の磁気抵抗効果素子とを備え、
前記一対の磁気抵抗効果素子は、それぞれ、
前記第１および第２の書込線の交差する領域に対応して配置され、前記第１および第２の書込線の周囲の一部または全てを囲むように構成された磁気ヨークと、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、
前記一対の磁気抵抗効果素子が前記磁気ヨークの一部を互いに共有しており、
前記磁気ヨークの少なくとも一部がめっき膜よりなることを特徴とする磁気メモリデバイス。
【請求項１６】
前記磁気ヨークは、それぞれ、互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、前記一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、一部が開放された断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有していることを特徴とする請求項１５に記載の磁気メモリデバイス。
【請求項１７】
前記磁気ヨークは、それぞれ、互いに対向しつつ前記めっき膜の成長方向に延びる一対のピラーヨークと、前記一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、閉じた断面形状を有しており、
前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有していることを特徴とする請求項１５に記載の磁気メモリデバイス。
【請求項１８】
前記第１および第２の導線もまた、めっき膜よりなることを特徴とする請求項１５に記載の磁気メモリデバイス。
【請求項１９】
第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気ヨークおよび積層体をそれぞれ有する一対の磁気抵抗効果素子とを備えた磁気メモリデバイスの製造方法であって、
前記第１および第２の書込線の交差する領域に対応して配置され、前記第１および第２の書込線の周囲の一部または全てを囲むと共に、互いに一部を共有し合う一対の前記磁気ヨークを形成する工程と、
外部磁界によって磁化方向が変化する感磁層を含み、前記一対の磁気ヨークとそれぞれ磁気的に連結されると共に積層面に垂直な方向に電流が流れるように一対の前記積層体を形成する工程とを含み、
前記一対の磁気ヨークを形成する工程では、前記一対の磁気ヨークの少なくとも一部をめっき成長により形成することを特徴とする磁気メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子および磁気記憶セルならびにその製造方法と、これら磁気抵抗効果素子および磁気記憶セルにおける感磁層の磁化方向の変化を利用して情報の記録・読出を行う磁気メモリデバイスならびにそれらの製造方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行える、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
最近では、記憶速度やアクセス速度などのさらなる向上を目指し、ＧＭＲ−ＭＲＡＭに替わって、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子の近傍に配置された書込線としての導線に電流を流すことにより電流磁界を発生させ、これを利用してＴＭＲ素子の磁性層の磁化方向を所定の方向に変化させ、情報を記憶するようになっている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。このようなＴＭＲ−ＭＲＡＭの技術に関しては、特許文献２あるいは特許文献３に開示されたものが知られている。また、最近では、磁気メモリデバイスとしてのさらなる高密度化の要求が高まっており、これに伴いＴＭＲ素子の微細化も必要とされている。ＴＭＲ素子の微細化が進むほど、その両端部の磁極による反磁界の影響によって、情報を記憶する磁性層（フリー層）における磁化方向が不安定となり記録の保持が困難となってしまう。この問題に対し、ＴＭＲ素子近傍の導線（書込線）の周囲にフリー層と共に閉磁路を形成する構造が提案されている（例えば、特許文献４参照。）。特許文献４によれば、記録に関わるフリー層が閉磁路を構成するので、反磁界による悪影響を回避することができ、集積度の高い磁気メモリデバイスを実現することができる。さらに、この場合、２本の書込線が両方とも閉磁路の内側を通るので、効率よく磁化の反転を行うことができる。
【０００７】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【特許文献４】
特開２００１−２７３７５９号公報
【０００８】
【発明が解決しようとする課題】
しかし、上記特許文献４には、上記のような閉磁路を形成する構造を備えたＴＭＲ−ＭＲＡＭについての具体的な製造方法が開示されていない。特に、ＴＭＲ素子のフリー層と共に閉磁路を形成する閉磁路層については、さらなる微細化、高密度化を図るために、高い寸法精度を有すると共に基板面と直交する方向に十分な厚みを有することが必要である。また、今後の普及のためには量産性に優れていることも重要であると予想される。このような状況であるので、高い寸法精度と十分な厚みとが得られる製造方法の確立が急務である。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、本発明の第１の目的は、コンパクトな構成でありながら、導線を流れる電流によって形成される磁界を効率よく利用して安定した書込が可能であり、かつ高精度に形成された磁気抵抗効果素子および磁気記憶セルならびにそれらを備えた磁気メモリデバイスを提供することにある。第２の目的は、上記のような磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスを製造するための方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る磁気抵抗効果素子は、導線の延在方向に沿った一部領域に対応して配置され、導線の周囲の一部またはすべてを囲むように構成された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、磁気ヨークの少なくとも一部がめっき膜よりなるようにしたものである。
【００１１】
本発明に係る磁気抵抗効果素子の製造方法は、導線の延在方向に沿った一部領域に対応して配置され、導線の周囲の一部またはすべてを囲むように磁気ヨークを形成する工程と、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように積層体を形成する工程とを含み、磁気ヨークを形成する工程では、磁気ヨークの少なくとも一部をめっき成長により形成するようにしたものである。
【００１２】
本発明に係る磁気記憶セルは、導線の延在方向に沿った一部領域に対応して配置され、導線の周囲の一部またはすべてを囲むように構成された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ有する一対の磁気抵抗効果素子を備え、この一対の磁気抵抗効果素子が磁気ヨークの一部を互いに共有しており、磁気ヨークの少なくとも一部がめっき膜よりなるようにしたものである。
【００１３】
本発明に係る磁気記憶セルの製造方法は、磁気ヨークと、積層体とをそれぞれ有する一対の磁気抵抗効果素子を備えた磁気記憶セルの製造方法であって、導線の延在方向に沿った一部領域に対応して配置され、導線の周囲の一部またはすべてを囲むと共に、互いに一部を共有し合う一対の磁気ヨークを形成する工程と、外部磁界によって磁化方向が変化する感磁層を含み、一対の磁気ヨークとそれぞれ磁気的に連結されると共に積層面に垂直な方向に電流が流れるように一対の積層体を形成する工程とを含み、一対の磁気ヨークを形成する工程では、一対の磁気ヨークの少なくとも一部をめっき成長により形成するようにしたものである。
【００１４】
本発明に係る第１の観点の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気抵抗効果素子とを備え、この磁気抵抗効果素子が、第１および第２の書込線の交差する領域に対応して配置され、前記第よび第２の書込線の周囲の一部または全てを囲むように構成された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、磁気ヨークの少なくとも一部がめっき膜よりなるようにしたものである。
【００１５】
本発明に係る第２の観点の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、一対の磁気抵抗効果素子とを備え、この一対の磁気抵抗効果素子が、それぞれ、第１および第２の書込線の交差する領域に対応して配置され、第１および第２の書込線の周囲の一部または全てを囲むように構成された磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨークと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体とを備え、一対の磁気抵抗効果素子が磁気ヨークの一部を互いに共有しており、磁気ヨークの少なくとも一部がめっき膜よりなるようにしたものである。
【００１６】
本発明に係る第２の観点の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、磁気ヨークおよび積層体をそれぞれ有する一対の磁気抵抗効果素子とを備えた磁気メモリデバイスの製造方法であって、第１および第２の書込線の交差する領域に対応して配置され、第１および第２の書込線の周囲の一部または全てを囲むと共に、互いに一部を共有し合う一対の前記磁気ヨークを形成する工程と、外部磁界によって磁化方向が変化する感磁層を含み、一対の磁気ヨークとそれぞれ磁気的に連結されると共に積層面に垂直な方向に電流が流れるように一対の積層体を形成する工程とを含み、一対の磁気ヨークを形成する工程では、一対の磁気ヨークの少なくとも一部をめっき成長により形成するようにしたものである。
【００１７】
本発明に係る磁気抵抗効果素子、磁気記憶セルならびに第１および第２の観点の磁気メモリデバイスによれば、磁気ヨークの少なくとも一部がめっき膜よりなるので、ドライ成膜法により形成する場合と比べ、比較的大きな厚みと、高い寸法精度とが得られる。
【００１８】
本発明に係る磁気抵抗効果素子の製造方法、磁気記憶セルの製造方法および第２の観点の磁気メモリデバイスの製造方法によれば、磁気ヨークの少なくとも一部をめっき法により形成するようにしたので、ドライ成膜法により形成する場合と比べ、比較的大きな厚みと、高い寸法精度とが得られる。
【００１９】
本発明に係る磁気抵抗効果素子および第１の観点の磁気メモリデバイスでは、磁気ヨークが、互いに対向しつつめっき膜の成長方向に延びる一対のピラーヨークと、この一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含むように構成し、一部が開放された断面形状を有するようにしてもよい。あるいは、互いに対向しつつめっき膜の成長方向に延びる一対のピラーヨークと、一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含むように構成し、閉じた断面形状を有するようにしてもよい。導線（第１および第２の書込線）もまた、めっき膜よりなるようにしてもよい。
【００２０】
本発明に係る磁気記憶セルおよび第２の観点の磁気メモリデバイスでは、磁気ヨークが、それぞれ、互いに対向しつつめっき膜の成長方向に延びる一対のピラーヨークと、一対のピラーヨークの各一端どうしを連結する一のビームヨークとを含んで構成され、一部が開放された断面形状を有し、さらに、一対の磁気抵抗効果素子が、少なくとも一対のピラーヨークのうちの一方を互いに共有するようにしてもよい。あるいは、磁気ヨークが、それぞれ、一対のピラーヨークの各一端どうしを連結する一対のビームヨークとを含んで構成され、一部が開放された断面形状を有し、さらに、一対の磁気抵抗効果素子が、少なくとも一対のピラーヨークのうちの一方を互いに共有するようにしてもよい。導線（第１および第２の書込線）もまた、めっき膜よりなるようにしてもよい。ここで、「一部が開放された断面形状」とは、導線の延在方向と直交する断面において開放端を有する形状を意味する。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２２】
まず、図１〜図７を参照して、本発明の一実施の形態に係る磁気メモリデバイスの構成について説明する。
【００２３】
図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００２４】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。
【００２５】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００２６】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２（後出）およびビットデコード線７１（後出）を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００２７】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２によって接続されている。
【００２８】
Ｙ方向カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、Ｘ方向カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００２９】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ｂにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００３０】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００３１】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００３２】
次に、本実施の形態の磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００３３】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０を形成している。記憶セル１は、それぞれの平行部分１０の少なくとも一部を含むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。ここで、交差する領域に記憶セル１が設けられているということは、交差点の隣に記憶セル１が設けられている場合も含んでいる。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。
【００３４】
書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５６Ｃ，Ｘ方向カレントドライブ回路５８Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。また、書込ワード線６は本発明の「第１の書込線」に対応する一具体例であり、書込ビット線５は本発明の「第２の書込線」に対応する一具体例である。
【００３５】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ、書込ワード線６および記憶セル１（ＴＭＲ素子１ａ，１ｂ）は、図２と対応するものである。ＴＭＲ素子１ａ，１ｂは、Ｙ方向に沿った書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０に配置されている。ＴＭＲ素子１ａ，１ｂは、それぞれ感磁層を含む積層体Ｓ２０ａ，Ｓ２０ｂと磁気ヨーク４ａ，４ｂとを備えており、平行部分１０における書込ビット線５および書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、磁気ヨーク４ａ，４ｂにおいては外部磁界）によって感磁層の磁化方向が変化するようになっている。この場合、平行部分１０における書込ビット線５と書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００３６】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４７が設けられている。各書込ビット線引出電極４７は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４６が設けられている。各書込ワード線引出電極４６は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。なお、図３では、書込ワード線６の形状を見易くするため、一部の書込ビット線５を省略して図示している。
【００３７】
図４は、記憶セル１の拡大斜視図である。図４に示したように、書込ワード線６、書込ビット線５ａ，５ｂおよび磁気ヨーク４ａ，４ｂは、絶縁膜７ａ，７ｂを介して互いに電気的に絶縁されている。積層体Ｓ２０ｂの一部をなす積層部分２０ｂが、書込ワード線６を挟んで書込ビット線５ｂとは反対側の磁気ヨーク４ｂの表面に形成されている。磁気ヨーク４ｂの、積層部分２０ｂが形成された面とは反対側の面には読出ワード線３２がＸ方向に延在して設けられている。なお、図４では図示していないが、書込ビット線５ａおよび書込ワード線６に対応する積層体Ｓ２０ａの一部をなす積層部分２０ａは、磁気ヨーク４ｂと互いに一部を共有し合う磁気ヨーク４ａの表面に形成されている。これら一対の積層体Ｓ２０ａ，Ｓ２０ｂは、磁気ヨーク４ａ，４ｂとは反対側に形成された導電層３６ａ，３６ｂと接続されている（導電層３６ｂのみ図示する）。一対の導電層３６ａ，３６ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線３３ａ，３３ｂ（図示せず）と接続されている。
【００３８】
図５（Ａ）は、図３に示した記憶セル１の、Ｖ−Ｖ切断線の矢視方向における断面構成を表すものである。図５（Ｂ）は、図５（Ａ）に示した記憶セル１を、概念的にＴＭＲ素子１ａとＴＭＲ素子１ｂとに分解して図示したものである。
【００３９】
図５（Ａ），（Ｂ）に示したように、記憶セル１におけるＴＭＲ素子１ａは、書込ビット線５ａおよび書込ワード線６の交差する領域に対応して配置され、書込ビット線５ａおよび書込ワード線６の周囲の全てを囲むように構成された磁気ヨーク４ａと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨーク４ａと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａとを有するものである。一方のＴＭＲ素子１ｂは、書込ビット線５ｂおよび書込ワード線６の交差する領域に対応して配置され、書込ビット線５ｂおよび書込ワード線６の周囲の全てを囲むように構成された磁気ヨーク４ｂと、外部磁界によって磁化方向が変化する感磁層を含み、磁気ヨーク４ｂと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ｂとを有するものである。これらＴＭＲ素子１ａ，１ｂは、磁気ヨーク４ａ，４ｂの一部である共有部分３４を互いに共有している。磁気ヨーク４の少なくとも一部と、書込ビット線５および書込ワード線６のうちの一方とは、めっき膜よりなるものである。
【００４０】
感磁層は、磁気ヨーク４ａ，４ｂの一部分を構成している接続部分１４ａ，１４ｂと、後述する第２磁性層８ａ，８ｂとによって構成され、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが互いに磁気的に交換結合するようになっている。
【００４１】
積層体Ｓ２０ａ，Ｓ２０ｂは、積層部分２０ａ，２０ｂと接続部分１４ａ，１４ｂとによって構成されている。積層部分２０ａ，２０ｂは、磁気ヨーク４ａ，４ｂ（接続部分１４ａ，１４ｂ）の側から順に、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜である。上述したように、第２磁性層８ａ，８ｂは磁気ヨーク４ａ，４ｂの接続部分１４ａ，１４ｂとともに感磁層として機能する。なお、図５では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、積層体Ｓ２０の寸法を周囲よりも相対的に大きく誇張して表している。
【００４２】
一対のＴＭＲ素子１ａ，１ｂの磁化方向を互いに反平行な方向に反転させると、共有部分３４では書込ビット線５ａ，５ｂと書込ワード線６とによって生じる電流磁界が同一方向となり、磁束密度が増大する。このため、より効率的に電流磁界を利用することができ、磁気ヨーク４ａ，４ｂの接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、磁気ヨーク４を共有するようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。
【００４３】
積層体Ｓ２０ａ，２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３との界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００４４】
（ＭＲ比）＝ｄＲ／Ｒ  ……（１）
【００４５】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００４６】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３の膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３の膜厚Ｔに対して指数関数的に増加する。
【００４７】
Ｒｔ∝ｅｘｐ（２χＴ），χ＝｛８π２ｍ＊（φ・Ｅｆ）０．５｝／ｈ  ……（２）
【００４８】
ここで、「φ」はバリア高さ、「ｍ＊」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）２程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）２以下、さらに好ましくは１ｋΩ・（μｍ）２以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３の厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００４９】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００５０】
積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０３Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）から構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。
【００５１】
磁気ヨーク４ａ，４ｂは、書込ビット線５および書込ワード線６における平行部分１０の少なくとも一部を環状に取り囲むように延在しており、この平行部分１０を流れる電流によって磁気ヨーク４ａ，４ｂ内部に還流磁界が生ずるように構成されている。より詳細には、図５（Ｂ）に示したように、磁気ヨーク４ａは、互いに対向しつつめっき膜の成長方向（Ｚ方向）に延びる一対のピラーヨーク４２１，４２２と、これらピラーヨーク４２１，４２２の各一端どうしを連結する一対のビームヨークとしての下部ヨーク４１ａおよび上部ヨーク４３ａとを含んで構成され、閉じた断面形状を有するようになっている。一方の磁気ヨーク４ｂは、互いに対向しつつめっき膜の成長方向（Ｚ方向）に延びる一対のピラーヨーク４２２，４２３と、これらピラーヨーク４２２，４２３の各一端どうしを連結する一対のビームヨークとしての下部ヨーク４１ｂおよび上部ヨーク４３ｂとを含んで構成され、やはり閉じた断面形状を有するようになっている。ＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、それぞれにおけるピラーヨーク４２２、下部ヨーク４１ａと下部ヨーク４１ｂとの一部、および上部ヨーク４３ａと上部ヨーク４３ｂとの一部を互いに共有し、図５（Ａ）に示したように共有部分３４を形成している。このようなヨーク４ａ，４ｂは、上記還流磁界によってそれぞれの磁化方向が反転される。この場合、磁気ヨーク４ａ，４ｂの接続部分１４ａ，１４ｂおよびこれに隣接する第２磁性層８ａ，８ｂが、情報を記憶する記憶層として機能する。磁気ヨーク４ａ，４ｂは、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、その少なくとも一部がめっき膜よりなるものである。このため、磁気ヨーク４ａ，４ｂは高い寸法精度と十分な厚みとを確保している。また、接続部分１４ａ，１４ｂの保磁力が、（１００／４π）×１０３Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０３Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜である積層部分２０ａ，２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としての積層部分２０ａ，２０ｂを破壊してしまうからである。また、書込ビット線５ａ，５ｂおよび書込ワード線６による電流磁界を磁気ヨーク４ａ，４ｂに集中させるために、磁気ヨーク４ａ，４ｂの透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００５２】
書込ビット線５および書込ワード線６は、いずれも、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７によって、互いに電気的に絶縁されている。書込ビット線５および書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５および書込ワード線６を用いた記憶セル１に対するより具体的な書込動作については後述する。
【００５３】
次に、情報読出動作に係わる構成について説明する。図６は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。
【００５４】
図６に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線３２と複数の読出ビット線３３との各交差点に１つずつ配設されている。ここで、記憶セル１の下面にある積層部分２０ａ，２０ｂが一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線３３ａ，３３ｂと接し、上面（積層部分２０ａ，２０ｂとは反対側）が読出ワード線３２と接している。読出ビット線３３ａ，３３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線３２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線３３の両端には、それぞれ読出ビット線引出電極４９が設けられている。一方、各読出ワード線３２の両端には、それぞれ読出ビット線引出電極４８が設けられている。
【００５５】
図７は、図６に示したＶＩＩ−ＶＩＩ切断線における矢視方向の断面構成を表すものである。図７に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能するショットキーダイオード７５（以下、単にダイオード７５という。）が設けられた基体３１の上に、一対の積層部分２０ａ，２０ｂと、磁気ヨーク４ａ，４ｂとが順に形成されるように構成されている。
【００５６】
一対のダイオード７５ａ，７５ｂは、積層部分２０ａ，２０ｂの側から順に導電層３６ａ，３６ｂとエピタキシャル層３７と基板３８とを有し、これら導電層３６ａ，３６ｂとエピタキシャル層３７との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、積層部分２０ａ，２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な接続部分をもたないように構成されている。基板３８はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板３８としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層３７は、燐が低濃度拡散されてｎ−型となるようにする。このｎ−型半導体であるエピタキシャル層３７と金属からなる導電層３６ａ，３６ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層３３Ｔを介して読出ビット線３３ａ，３３ｂと接続されている。
【００５７】
次に、図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００５８】
図８は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線３３ａ，３３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線３２に流出する電流）の差分値を出力として行うようになっている。
【００５９】
図８において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００６０】
記憶セル群５４には、Ｘ方向に配列される読出ワード線３２（…，３２ｍ，３２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線３３ａ，３３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線３３ａ，３３ｂに挟まれた領域のうちの読出ワード線３２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。
【００６１】
各読出ワード線３２の一端は、それぞれ読出ワード線引出電極４８を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線３２を流れる電流を一定とする機能を有するものである。
【００６２】
各読出ビット線３３の一端は、読出ビット線引出電極４９を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線３３ａ，３３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００６３】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００６４】
まず、図２および図９（Ａ），（Ｂ）を参照して、記憶セル１における書込動作について説明する。図９（Ａ），（Ｂ）は、図５に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。図９（Ａ），（Ｂ）において各磁性層に示した矢印が、その磁性層における磁化方向を示す。但し、磁気ヨーク４ａ，４ｂについては内部に形成される磁路の磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、−Ｘ方向に磁化が固定されている。図９（Ａ），（Ｂ）は、記憶セル１を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図９（Ａ）は、図２に示した書込電流方向に対応する。図９（Ａ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分のヨーク磁気４ａの内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の磁気ヨーク４ｂの内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図９（Ｂ）は、書込ビット線５および書込ワード線６を流れる電流方向が図９（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図９（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の磁気ヨーク４ａの内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の磁気ヨーク４ｂの内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【００６５】
図９（Ａ），（Ｂ）の場合、ＴＭＲ素子１ａを貫く書込ビット線５ａおよび書込ワード線６の電流方向と、ＴＭＲ素子１ｂを貫く書込ビット線５ｂおよび書込ワード線６の電流方向とが互いに反対方向となるようにしたので、磁気ヨーク４ａ，４ｂの共有部分３４に相当するピラーヨーク４２２（図５参照）を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図９（Ａ）では＋Ｚ方向であり、図９（Ｂ）では−Ｚ方向である）。
【００６６】
図９（Ａ），（Ｂ）から明らかなように、磁気ヨーク４ａ，４ｂを貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、接続部分１４ａおよび第２磁性層８ａと、接続部分１ｂおよび第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。
【００６７】
すなわち、書込ビット線５ａ，５ｂおよび書込ワード線６に、同一方向に電流が流れると、磁気ヨーク４ａ，４ｂの磁化方向が反転するのに伴って第２磁性層８ａ，８ｂの磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図９（Ａ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが−Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが＋Ｘ方向に磁化する状態に「０」を対応させた場合には、図９（Ｂ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが＋Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが−Ｘ方向に磁化する状態に「１」を対応させることにより記憶することができる。
【００６８】
この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【００６９】
以上のように、上記の構成をなす本実施の形態の磁気メモリデバイスにおける記憶セル１によれば、書込ビット線５と書込ワード線６との双方に同一方向の電流を流すことにより、書込ビット線５によって生じる電流磁界と書込ワード線６によって生じる電流磁界とが磁気ヨーク４の内部において同一方向となり、合成磁界を形成することができる。このため、磁気ヨーク４を設けない場合や、書込ビット線５と書込ワード線６とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、磁気ヨーク４の接続部分１４および第２磁性層８の磁化を反転させるために必要な電流をより小さくすることができる。
【００７０】
さらに、トンネルバリア層３と磁気ヨーク４の接続部分１４との間に第２磁性層８を設けるようにしたので、以下のような利点が得られる。すなわち、接続部分１４と第２磁性層８との交換結合を形成することが可能となり、第２の感磁部分としての第２磁性層８における磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、接続部分１４の保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。
【００７１】
次に、図１および図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作について説明する。
【００７２】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線３３ａ，３３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線３２に読出電流が流れ、積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。
この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。
【００７３】
図１０（Ａ），（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。
積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図１０（Ａ）では、積層体Ｓ２０ａにおいて第１磁性層２ａと第２磁性層２ｂとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層２ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図１０（Ｂ）の場合には、図１０（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。
【００７４】
本実施の形態の磁気メモリデバイスでは、上記の構成により、書込ビット線５および書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができ、ＴＭＲ素子１ａ，１ｂの磁気ヨーク４ａ，４ｂにおける磁化反転を効率的に行うことができると共に、書込対象とする記憶セル１に隣接した記憶セルに対して、磁気的な影響を低減することができる。ここで、磁気ヨーク４ａ，４ｂのうちの一部と、書込ビット線５ａ，５ｂおよび書込ワード線６がめっき膜よりなるものであるので、これら磁気ヨーク４ａ，４ｂ、書込ビット線５ａ，５ｂおよび書込ワード線６は高い寸法精度と十分な厚みとを確保することができる。
このため、安定した磁化反転を行うのに十分な還流磁界を磁気ヨーク４の内部に形成することができ、より安定した書込および読出動作を行うことができる。さらに、磁気ヨーク４ａ，４ｂによるシールド効果によって基板上において隣り合う記憶セルどうしの間隔をより狭めるように配置することができ、磁気メモリデバイスとしての高集積化、高密度化に有利である。
【００７５】
次に、上記のような構成を有する本実施の形態の磁気記憶セルの製造方法および磁気メモリデバイスの製造方法について説明する。
【００７６】
本実施の形態の磁気記憶セルおよびそれを備えた磁気メモリデバイスの製造方法は、環状磁性層のうちの少なくとも一部をめっき成長により形成するようにしたものである。以下、図１１〜図２７を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について具体的に説明する。なお、図１１〜図２７は、図７に対応した断面図であり、その製造過程を順に表したものである。
【００７７】
第１の工程では、基板３１上に積層部分Ｓ２０ａ，Ｓ２０ｂを介して、下部ヨーク４１を形成する。ここでは、まず、図１１に示したように、ダイオード７５ａ，７５ｂを埋設した基板３１の上に、すでに積層部分Ｓ２０ａ，Ｓ２０ｂおよびその周囲を覆う絶縁膜１７Ａが形成されたものを用意する。なお、図１１に続く以下の図１２〜図２７では、基板３１の詳細についての図示を省略する。続いて、図１２に示したように、全面に亘って、例えばスパッタ等によりニッケル鉄合金（ＮｉＦｅ）からなる金属膜４１Ｚを形成したのち、図１３に示したように、積層部分Ｓ２０ａ，Ｓ２０ｂに対応する領域の金属膜４１Ｚの上に所定形状をなすレジストパターン３０Ａを形成し、さらにミリング等により不要な金属膜４１Ｚを除去することにより下部ヨーク４１（４１ａ，４１ｂ）を得る。一般に、このような薄膜のパターニング方法をミリング法と呼ぶ。
【００７８】
続く、第２の工程では、下部ヨーク４１の上に、３本の下部ピラーヨーク４２Ｂ（４２１Ｂ，４２２Ｂ，４２３Ｂ）を形成する。ここでは、まず、レジストパターン３０Ａを除去し、図１４に示したように、全面に亘って、例えばスパッタ等によりＮｉＦｅからなるめっき下地膜４２ＢＳを形成する。次に、めっき下地膜４２ＢＳの上に選択的にレジストパターン３０Ｂを形成する。ここでは、下部ピラーヨーク４２Ｂを形成する領域を残すようにする。こののち、めっき層に浸漬して、めっき下地膜４２ＢＳを電極として利用しためっき処理を行い、図１５に示したように、例えばＮｉＦｅからなる３本の下部ピラーヨーク４２Ｂを形成する。下部ピラーヨーク４２Ｂを形成したのち、レジストパターン３０Ｂを剥離させ、露出しためっき下地膜４２ＢＳをミリング等により除去する。一般に、このような薄膜のパターニング方法をフレームめっき法と呼ぶ。
【００７９】
続く、第３工程では、下部ピラーヨーク４２Ｂのそれぞれの間に、絶縁膜７Ａを介して書込ワード線６を形成する。ここでは、まず、図１６に示したように、例えばＣＶＤ装置を用いて全体を覆うようにＡｌ２Ｏ３などからなる絶縁膜７Ａを形成する。次いで、図１７に示したように、絶縁膜７Ａを覆うようにスパッタ等により、例えば銅からなるめっき下地膜６Ｓを形成する。こののち、図１８に示したように、下部ピラーヨーク４２Ｂの間の領域を残すように、レジストパターン３０Ｃを選択的に形成し、さらに、図１９に示したように、少なくとも下部ピラーヨーク４２Ｂの間の領域を埋めるように金属層６Ｚを形成する。ここでは、めっき層に浸漬して、めっき下地膜６Ｓを電極として利用しためっき処理を行うことにより、銅からなる金属層６Ｚを形成する。こののち、レジストパターン３０Ｃを剥離させ、露出しためっき下地膜６Ｓをミリング等により除去する。さらに、図２０に示したように、例えばＡｌ２Ｏ３などからなる絶縁膜１７Ｂを、スパッタ等により全体を覆うように形成したのち、図２１に示したように、例えばＣＭＰ装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。これにより、書込ワード線６が形成される。
【００８０】
続く、第４工程では、書込ワード線６の上面を覆い、絶縁膜７Ａと共に書込ワード線６の周囲を取り囲むように絶縁膜７Ｂを形成する。具体的には、図２２に示したように、書込ワード線６と、めっき下地膜６Ｓと、絶縁膜７Ａとが表面に露出した領域を除いた領域にレジストパターン３０Ｄを選択的に形成したのち、このレジストパターン３０Ｄをマスクとしてスパッタを行うことにより、図２３に示したように、例えばＡｌ２Ｏ３などからなる絶縁膜７Ｂを形成する。さらに、レジストパターン３０Ｄを除去することにより、書込ワード線６と、めっき下地膜６Ｓと、絶縁膜７Ａとを覆う絶縁膜７Ｂが現れる。ここで、レジストパターン３０Ｄの端面下部にアンダーカットを形成しておくと容易に剥離させることができる。
【００８１】
続く、第５工程では、３本の下部ピラーヨーク４２Ｂ（４２１Ｂ，４２２Ｂ，４２３Ｂ）の上に、３本の上部ピラーヨーク４２Ｕ（４２１Ｕ，４２２Ｕ，４２３Ｕ）を形成する。上部ピラーヨーク４２Ｕは、図１４，図１５に示した下部ピラーヨーク４２Ｂの形成工程と同様の操作を繰り返すことにより、形成することができる。続く、第６工程では、上部ピラーヨーク４２Ｕの間に、絶縁膜７Ｃを介して書込ビット線５（５ａ，５ｂ）を形成する。書込ビット線５は、図１６〜図２３に示した書込ワード線６の形成工程と同様の操作を繰り返すことにより、形成することができる。さらに、続く第７工程では、書込ビット線５の上面を覆い、絶縁膜７Ｃと共に書込ビット線５の周囲を取り囲むように絶縁膜７Ｄを形成する。以下、図２４を参照して、上記第５〜第７工程について具体的に説明する。
【００８２】
第５工程では、まず、上記第４工程で絶縁膜７Ｂを形成したのち、例えばスパッタ等により全面に亘ってＮｉＦｅからなるめっき下地膜４２ＵＳを形成する。
次いで、めっき下地膜４２ＵＳの上に選択的にレジストパターン（図示せず）を形成する。ここでは、上部ピラーヨーク４２Ｕを形成する領域を残すようにする。こののち、めっき層に浸漬して、めっき下地膜４２ＵＳを電極として利用しためっき処理を行い、例えばＮｉＦｅからなる上部ピラーヨーク４２Ｕを形成する。上部ピラーヨーク４２Ｕを形成したのち、レジストパターンを剥離させ、露出しためっき下地膜４２ＵＳをミリング等により除去する。続く、第６工程では、例えばＣＶＤ装置を用いて全体を覆うようにＡｌ２Ｏ３などからなる絶縁膜７Ｃを形成したのち、この絶縁膜７Ｃを覆うようにスパッタ等により、例えば銅からなるめっき下地膜５Ｓを形成する。次に、上部ピラーヨーク４２Ｕの間の領域を残すように、レジストパターン（図示せず）を選択的に形成し、さらに、少なくとも上部ピラーヨーク４２Ｕの間の領域を埋めるように書込ビット線５を形成する。ここでは、めっき層に浸漬して、めっき下地膜５Ｓを電極として利用しためっき処理を行うことにより、銅からなる書込ビット線５を形成する。書込ビット線５の形成後、レジストパターンを剥離させ、めっき下地膜５Ｓをミリング等により除去する。こののち、例えばＡｌ２Ｏ３などからなる絶縁膜１７Ｄを、スパッタ等により全体を覆うように形成し、さらに、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。さらに、続く第７工程では、書込ビット線５と、めっき下地膜５Ｓと、絶縁膜７Ｃとが表面に露出した領域を除いた領域にレジストパターン（図示せず）を選択的に形成したのち、このレジストパターンをマスクとしてスパッタを行うことにより、例えばＡｌ２Ｏ３などからなる絶縁膜７Ｄを形成する。レジストパターンを除去することにより、書込ビット線５と、めっき下地膜５Ｓと、絶縁膜７Ｃとを覆う絶縁膜７Ｄが現れる。
【００８３】
続く、第８工程では、上部ピラーヨーク４２Ｕと絶縁膜７Ｄとを覆うように上部ヨーク４３を設けることにより、下部ヨーク４１と一対の下部および上部柱状磁性層４２Ｂ，４２Ｕと上部ヨーク４３とからなる磁気ヨーク４の形成を完了する。具体的には、まず、図２５に示したように、全面に亘って覆うようにめっき下地膜４３Ｓをスパッタ等により形成する。次に、図２６に示したように、めっき下地膜４３Ｓの上に、下部ヨーク４１の形成領域に対応する領域を除くようにレジストパターン３０Ｅを選択的に形成したのち、これをマスクとして用い、めっき下地膜４３Ｓを利用しためっき処理を施すことにより、例えばＮｉＦｅからなる上部ヨーク４３を形成する。上部ヨーク４３を形成したのちレジストパターン３０Ｅを剥離させ、露出しためっき下地膜４３Ｓをミリング等により除去する。続いて、全面に亘って、Ａｌ２Ｏ３などからなる絶縁膜１７Ｆを形成したのち、図２７に示したように、例えばＣＭＰ装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。これにより磁気ヨーク４の形成が完了し、記憶セル１が完成する。さらに、上部ヨーク４３と電気的に連結するように所望の幅を有する読出ワード線３２を形成する。
【００８４】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４６を形成し、書込ビット線５の各両端末に書込ビット線引出電極４７を形成し、読出ワード線３２の各両端末に読出ワード線引出電極４８を形成し、さらに読出ビット線３３の各両端末に読出ビット線引出電極４９を形成する。
【００８５】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。
【００８６】
さらに、スパッタ装置やＣＶＤ装置等により酸化珪素（ＳｉＯ２）またはＡｌ２Ｏ３等の保護層を形成する工程と、その保護膜を研磨して各引出電極４６〜４９を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【００８７】
上記のように、本実施の形態では、磁気ヨーク４における下部および上部ピラーヨーク４２、上部ヨーク４３ならびに書込ビット線５および書込ワード線６をめっき成長により形成するようにしたが、これらをスパッタリングなどによるドライ成膜法と、ミリング法や反応性イオンエッチング法などのドライパターニング法との組み合わせたドライ成膜法により形成するようにした場合には、以下のような問題が生じる。まず、スパッタリングなどのドライ成膜法では、例えば数ｎｍ以下の薄膜の形成は容易であるが、数百ｎｍ程度の厚みを有する機能膜の形成には時間がかかるなどの理由から不向きである。また、レジストパターンをマスクとして被パターニング膜をドライエッチングすると、一般的にレジストパターンそのものもエッチングされてしまい、厚み方向だけでなく幅方向（面内方向）においても細りが生じる。その上、被パターニング膜の端面の傾斜もなだらかになりやすい。このため、高い寸法精度を得ることが困難である。
【００８８】
被パターニング膜の端面を急勾配とする方法としては、エッチングレートの低い（エッチングされにくい）無機マスク材を用いる方法も考えられる。しかしながら、この場合、不要な無機マスク材が被パターニング膜の上に残ってしまうので、本実施の形態における磁気メモリデバイスの製造方法に適用することは難しい。
【００８９】
これに対し、本実施の形態の製造方法によれば、磁気ヨーク４における下部および上部ピラーヨーク４２、上部ヨーク４３ならびに書込ビット線５および書込ワード線６をめっき成長により形成するようにしたので、スパッタ等のドライ法によって形成した場合と比べてエッジ角度を大きくし易く、ヨーク４ならびに書込ビット線５および書込ワード線６を高精度かつ、十分な厚みを有するように形成することができる。このため、基板上において隣り合う記憶セルどうしの間隔がより小さくなるように配置することができ、高集積化、高密度化した磁気メモリデバイスを形成することができる。
【００９０】
【実施例】
次に、本実施の形態における具体的な実施例について説明する。
【００９１】
まず、本実施の形態においておこなったフレームめっき法と、ドライ成膜法とによって形成されるＮｉＦｅからなる被パターニング膜における端面の傾斜角度θについて比較調査した。その結果を図２８（Ａ）に示す。
【００９２】
図２８（Ａ）における横軸は各被パターニング膜ＰＦの平均的な厚みＴａｖｅ．（ｎｍ）を示し、一方の縦軸は各被パターニング膜ＰＦの端面のなす傾斜角度θ（ｄｅｇ．）を示す。傾斜角度θとは、図２８（Ｂ）に示したように、被パターニング膜ＰＦが形成される支持面１３１Ｓと各被パターニング膜ＰＦの端面とがなす角度を示し、０°が支持面１３１Ｓと平行であり、９０°が支持面１３１Ｓと垂直であることを意味する。「○」はフレームめっき法によるサンプルの特性値を示し、「▲」はミリング法によるサンプルの特性値を示し、さらに「●」は反応性イオンエッチング（ＲＩＥ）法によるサンプルの特性値を示す。各サンプルについて、それぞれ６種類の厚みを用意してエッジ角度θを測定した。フレームめっき法によるサンプルは、ＮｉＦｅからなる所望の厚みを有するめっき膜パターンであって、以下のように形成したものである。すなわち、スパッタにより、ＮｉＦｅからなる電極膜を形成したのち、この上に２４８ｎｍ用化学増幅型レジストパターンを選択的に形成し、鉄イオンを含むニッケルワット浴に浸漬してめっき処理を施すことによりめっき膜パターンを形成し、さらに、ミリングによりめっき膜パターンをマスクとして上記電極膜を除去するようにしたものである。
この場合、電極膜の厚みは約３０ｎｍとした。また、２４８ｎｍ用化学増幅型レジストパターンは、それぞれのめっき膜厚＋５０ｎｍの厚みをなし、かつ、約５００ｎｍのトレンチ幅をなすようにした。また、ミリング法によるサンプルは、以下のように形成したものである。すなわち、スパッタにより所定の厚みのＮｉＦｅ膜を形成したのち、この上に、厚みが３００ｎｍでライン幅が５００ｎｍである２４８ｎｍ用化学増幅型レジストパターンを選択的に形成し、さらに、このレジストパターンをマスクとして、支持面と垂直な方向からアルゴンガスを用いて上記ＮｉＦｅ膜をミリングして形成したものである。ミリング条件としては、ガス圧を２．６７×１０−２Ｐａ、ビーム電流を３００ｍＡ、さらに加速電圧を−５００Ｖとした。さらに、ＲＩＥ法によるサンプルは、以下のように形成したものである。すなわち、スパッタにより所定の厚みのＮｉＦｅ膜を形成したのち、その上に、厚みが５０ｎｍで幅が５００ｎｍであるチタン（Ｔｉ）膜を選択的に形成し、さらに、このチタン膜をマスクとして用い、ＲＩＥによって上記ＮｉＦｅ膜のエッチングを行うことにより形成したものである。装置は、容量結合型平行平板電極型であり、エッチング条件としては、ＮＨ３とＣｏとを５０ｍｏｌ％ずつ混合したガスを用い、ガス圧を０．７５Ｐａ、周波数を１３．２６ＭＨｚ、高周波パワー密度を４×１０４Ｗ／ｃｍ２とした。
【００９３】
図２８（Ａ）に示したように、「○」で示したフレームめっき法によるものは、１００ｎｍ〜５００ｎｍの厚みＴａｖｅ．のいずれにおいても同程度の高い傾斜角度θ（ほぼ９０°）を維持している。これに対し、「▲」で示したミリング法によるものや、「●」で示したＲＩＥ法によるものは、厚みＴａｖｅ．が増すほど傾斜角度θが小さく、すなわち、端面がなだらかになってしまう。特に、「●」で示したＲＩＥ法によるものは傾斜角度θの低下が顕著であり、５００ｎｍの厚みＴａｖｅ．では２０°程度となってしまう。これらの結果から、フレームめっき法によってＮｉＦｅからなる被パターニング膜を形成するようにすれば、その端面を支持面とほぼ垂直とすることができることがわかった。よって、これを磁気メモリデバイスの製造方法に適用すれば、高集積化、高密度化を図ることができる。
【００９４】
次に、図５（Ａ）に示した断面構造を有する本実施の形態の磁気記憶セルにおけるピラーヨークとスイッチング電流との関係について、調査を実施した。その結果を、図２９に示す。
【００９５】
図２９は、図５（Ａ）に示したＴＭＲ素子１ａの感磁層（接続部分１４ａおよび第２磁性層８ａ）とＴＭＲ素子１ｂの感磁層（接続部分１４ｂおよび第２磁性層８ｂ）とにおける磁化方向を反転するにあたって必要な大きさの書込電流、すなわち、スイッチング電流を測定した結果である。横軸は、ピラーヨーク４２のＺ方向の長さ、すなわち、厚み（ｎｍ）を示す。一方の縦軸は、磁化方向反転に必要な大きさのスイッチング電流（ｍＡ）を示す。図２９において、「○」でプロットしたものがＴＭＲ素子１ａの感磁層の磁化反転に必要なスイッチング電流であり、「●」でプロットしたものがＴＭＲ素子１ｂの感磁層の磁化反転に必要なスイッチング電流である。このように、厚みが４００ｎｍの場合には、両者とも１．２ｍＡのスイッチング電流を示すが、厚みが薄くなると両者の差が大きくなる。特に、２００ｎｍの場合には、ＴＭＲ素子１ｂの感磁層におけるスイッチング電流は１．０ｍＡとなり、より低い値を示すようになるが、一方のＴＭＲ素子１ａの感磁層におけるスイッチング電流は１．９ｍＡとなり、ＴＭＲ素子１ｂの２倍に近い大きさである。
【００９６】
図５（Ａ）に示した記憶セル１では、ＴＭＲ素子１ａの感磁層における磁化方向とＴＭＲ素子１ｂの感磁層における磁化方向とを互いに反平行とすることで情報の記録がなされる。したがって、一方の感磁層のみが反転した状態では情報記録は行われない。図２９に示したように、ピラーヨーク４２の厚みが２００ｎｍの場合、１．０ｍＡのスイッチング電流とするとＴＭＲ素子１ｂの感磁層は反転するものの、ＴＭＲ素子１ａの感磁層は反転しない。したがって、情報記録はできない。この場合には、スイッチング電流を１．９ｍＡ以上とすることによりＴＭＲ素子１ａ，１ｂの双方の感磁層を反転させることができる。ピラーヨーク４２の厚みが３００ｎｍの場合には、１．３ｍＡ以上のスイッチング電流とすることによりＴＭＲ素子１ａ，１ｂの双方の感磁層を反転させることができる。さらに、ピラーヨーク４２の厚みが４００ｎｍの場合には、１．２ｍＡ以上のスイッチング電流とすることによりＴＭＲ素子１ａ，１ｂの双方の感磁層を反転させることができる。これは、ピラーヨーク４２の厚みを大きくすることにより、ヨーク４の内部に、左右の偏りの少ない均一な磁界が形成されやすくなるためと考えられる。
【００９７】
このように、スイッチング電流はピラーヨークの厚みに依存し、ピラーヨークの厚みを大きくすることにより、ＴＭＲ素子１ａ，１ｂのそれぞれの感磁層におけるスイッチング電流の差が小さくなると共に、より低いスイッチング電流であってもＴＭＲ素子１ａ，１ｂの双方の磁化反転を行うことができ、効率的であることが確認できた。
【００９８】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明はこれらの実施の形態および実施例に限定されず、種々の変形が可能である。具体的には、例えば、上記実施の形態では、磁気記憶セルにおける一対の磁気抵抗効果素子がそれぞれ環状の磁気ヨークを備え、それら一対の環状磁気ヨークを連結するようにした場合について説明したが、これに限定されない。例えば、図３０に示した記憶セル１Ａ（第１の変形例）のように、断面が積層体とは反対側に開口部を有するようなコの字型の磁気ヨーク（一部が開放された断面形状を有する磁気ヨーク）を２つ連結するようにしてもよい。具体的には、図３０に示した記憶セル１Ａは、下部ヨーク４１ａと、この下部ヨーク４１ａの両端部と連結し、支持面３１Ｓと直交する方向に延在する一対のピラーヨーク４２１，４２２とを含むＴＭＲ素子１ａと、下部ヨーク４１ｂと、この下部ヨーク４１ｂの両端部と連結し、支持面３１Ｓと直交する方向に延在する一対のピラーヨーク４２２，４２３とを含むＴＭＲ素子１ｂとを備え、これら一対のＴＭＲ素子１ａ，１ｂが、少なくともピラーヨーク４２２を互いに共有するようにしたものである。このような構成であっても、磁気ヨークの少なくとも一部をめっき法により形成することにより、高い寸法精度と十分な厚みとを確保することができ、これを磁気メモリデバイスに適用した場合においても高集積化、高密度化を図ることができる。
【００９９】
また、上記実施の形態では、一対の磁気抵抗効果素子を備えた磁気記憶セルについて説明したが、これに限定されるものではない。例えば、図３１に示した記憶セル１Ｂ（第２の変形例）のように、１つの磁気ヨーク４と１つの積層部分２０とを備えた単体のＴＭＲ素子を磁気メモリ素子として用いるようにしてもよい。このような構成の記憶セル１Ｂにおいても、磁気ヨーク４の少なくとも一部をめっき法により形成することにより、高い寸法精度と十分な厚みとを確保することができる。このような単体のＴＭＲ素子からなる記憶セルにおいても、図３２に示した記憶セル１Ｃ（第３の変形例）のように、環状のヨークではなく一部が開放されたコの字型の断面形状を有する磁気ヨークを備えるようにしてもよい。
また、特に、単体のＴＭＲ素子からなる記憶セルの場合には、図３３に示した記憶セル１Ｄ（第４の変形例）のように、磁気ヨーク４を挟んで基板３１とは反対側に積層部分２０を設けることもできる。この場合にも、図３４に示した記憶セル１Ｅ（第５の変形例）ように、一部が開放された断面形状を有する磁気ヨーク４とすることができる。
【０１００】
さらに、本実施の形態では、読出回路における整流素子として、１対のダイオードを用いるようにしたが、これに限定されるものではなく、例えば、図３５および図３６に示したように、一対のバイポーラトランジスタ７６を用いるようにしてもよい。その場合には、各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、一対のバイポーラトランジスタ７６ａ，７６ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。より詳しくは、一対のバイポーラトランジスタ７６ａ，７６ｂにおけるベースＢはワードデコード線７２に接続され、コレクタＣは接続層２９を介して読出ビット線３３ａ，３３ｂに接続され、さらにエミッタＥが接続層２７を介してそれぞれ積層部分２０ａ，２０ｂに接続される。この場合には、ワードデコード線７２からの制御信号が選択された一対のバイポーラトランジスタ７６ａ，７６ｂにおけるベースＢに到達すると、コレクタＣとエミッタＥとの間が導通状態となり、積層体Ｓ２０ａ，Ｓ２０ｂ（積層部分２０ａ，２０ｂ）に読出電流が流れることにより、情報の読み出しが行われる。
【０１０１】
【発明の効果】
以上説明したように、本発明の磁気抵抗効果素子、磁気記憶セル、第１および第２の観点の磁気メモリデバイス、磁気抵抗効果素子の製造方法、磁気記憶セルの製造方法ならび第２の観点の磁気メモリデバイスの製造方法によれば、磁気ヨークの少なくとも一部にめっき膜を用いるようにしたので、ドライ成膜法により形成する場合と比べ、十分な厚みと、高い寸法精度とを得ることができる。このため、より安定した還流磁界を効率よく形成することができ、高い信頼性を確保することができる。特に、本発明の磁気メモリデバイスによれば、隣り合う磁気抵抗効果素子または磁気記憶セルどうしの間隔をより狭くすることができ、高集積化、高密度化に好適である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。
【図５】図３に示した記憶セルのＶ−Ｖ線に沿った切断面の構成を示す断面図である。
【図６】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図７】図６に示した記憶セルのＶＩＩ−ＶＩＩ線に沿った切断面の構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図９】図５に示した記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す説明図である。
【図１０】図８に示した回路構成における部分拡大図である。
【図１１】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１２】図１１に続く一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１９に続く一工程を表す拡大断面図である。
【図２１】図２０に続く一工程を表す拡大断面図である。
【図２２】図２１に続く一工程を表す拡大断面図である。
【図２３】図２２に続く一工程を表す拡大断面図である。
【図２４】図２３に続く一工程を表す拡大断面図である。
【図２５】図２４に続く一工程を表す拡大断面図である。
【図２６】図２５に続く一工程を表す拡大断面図である。
【図２７】図２６に続く一工程を表す拡大断面図である。
【図２８】図５に示した記憶セルの製造方法の一部に適用されたフレームめっき法による被パターニング膜の形状特性を説明するための説明図である。
【図２９】図５に示した記憶セルにおけるピラーヨークの厚みとスイッチング電流との関係を示す特性図である。
【図３０】図７に示した記憶セルの第１の変形例を表す断面図である。
【図３１】図７に示した記憶セルの第２の変形例を表す断面図である。
【図３２】図７に示した記憶セルの第３の変形例を表す断面図である。
【図３３】図７に示した記憶セルの第４の変形例を表す断面図である。
【図３４】図７に示した記憶セルの第５の変形例を表す断面図である。
【図３５】図１に示した磁気メモリデバイスの他の回路構成を示す回路図である。
【図３６】図３５に示した回路構成における部分拡大図である。
【符号の説明】
１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…環状磁性層、５…書込ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、１０…平行部分、１４…接続部分、１６…還流磁界、Ｓ２０…積層体、３１…基体、３２…読出ワード線、３３…読出ビット線、３４…共有部分、４１…下部ヨーク、４２…ピラーヨーク、４３…上部ヨーク、４６…書込ワード線引出電極、４７…書込ビット線引出電極、４８…読出ワード線引出電極、４９…読出ビット線引出電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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