(57)【要約】【課題】  電気光学素子を含むマトリクス状に配置された画素回路を駆動する駆動回路を簡素化する。【解決手段】  ＤＣＣ回路ＤＣ１〜ＤＣｊは、シフトレジスタ４２からの信号により基準電流ＩｓｔｄでコンデンサＣｓ１を充電して、その電流値を記憶し、ラインラッチ４４から出力される１行分のデジタル画像データ信号（Ｈ）により導通したスイッチング素子ＳＷ３を介して記憶した電流値の電流をデータラインＳ１〜Ｓｊに出力する。データラインＳ１〜Ｓｊに非発光の信号が送信される選択走査期間の度にＤＣＣ回路ＤＣ１〜ＤＣｊの出力値を順次再設定することで、１フレーム期間で出力値の再設定と画像データ信号を出力する動作とを連続で行えるようにする。これにより、ＤＣＣ回路ＤＣ１〜ＤＣｊがデータライン１本当たりに１個で画素回路にデータ書き込みできる。【選択図】  図１
2005099712.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査ラインと、少なくとも１つのデータラインと、電気光学素子を含み、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された画素回路とを備えた表示装置において、前記電気光学素子を発光させるための基準の発光信号の電流値を保持し、発光のデータにより保持された電流値の前記発光信号を前記データラインへ出力する一方、非発光のデータにより前記電気光学素子を非発光状態とする非発光信号を前記データラインへ出力する信号出力回路を備えた前記画素回路を駆動する駆動回路であって、
選択された走査ライン上のすべての画素回路の表示状態をある特定の状態に設定する設定期間に、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路の保持動作を制御する制御手段を備えていることを特徴とする表示装置の駆動回路。
【請求項２】
前記信号出力回路は、１種類または２種類以上の前記発光信号の電流値を保持することを特徴とする請求項１に記載の表示装置の駆動回路。 
【請求項３】
前記制御手段は、前記電流値の再設定が可能になった前記信号出力回路が、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に異なるように前記信号出力回路の保持動作を制御することを特徴とする請求項１または２に記載の表示装置の駆動回路。
【請求項４】
前記信号出力回路は、
ゲート端子が互いに接続されるとともに、入力端子が共通の電源線に接続される第１および第２トランジスタと、
該第１および第２トランジスタの入力端子とゲート端子との間に接続されるコンデンサと、
入出力端子の一方が前記第１トランジスタの出力端子に接続される第３トランジスタとを有し、
前記第１トランジスタに流れる電流に応じた電圧を前記制御手段によって第３トランジスタのゲート電圧を制御することで前記コンデンサに保持し、保持された電圧により前記第２トランジスタに前記第１トランジスタに流れる電流と同じ電流値の電流を流すカレントミラー構造からなることを特徴とする請求項２に記載の表示装置の駆動回路。 
【請求項５】
前記信号出力回路は、
入力端子が電源線に接続される第１トランジスタと、
前記電源線と前記第１トランジスタのゲート端子との間に接続されるコンデンサと、
入力端子が前記第１トランジスタの出力端子に接続されるとともに、出力端子が前記第１トランジスタのゲート端子に接続される第２トランジスタとを有し、
前記第１トランジスタに電流が流れるときの前記第１トランジスタのゲート電圧を前記第２トランジスタのゲート電圧を前記制御手段によって制御することで前記コンデンサに保持し、保持された電圧により前記第１トランジスタに流れる電流を制御するカレントコピア構造からなることを特徴とする請求項２に記載の表示装置の駆動回路。
【請求項６】
水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、前記画素回路への電流値書き込みに要する時間をＷとし、Ｈ≧Ｔかつｍ≧ｎかつＷ≧Ｈが満たされ、
前記信号出力回路はｎ個設けられることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置の駆動回路。
【請求項７】
水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、前記画素回路への電流値書き込みに要する時間をＷとし、ｄを２以上の整数として、Ｈ≧ｄＴかつｍ≧ｎ／ｄかつＷ≧Ｈ／ｄが満たされ、かつ水平走査期間がｄ個の期間に分割された状態で、１個の前記信号出力回路の出力を複数の前記データラインの１つに選択して出力する選択出力回路を備え、
前記信号出力回路はｎ／ｄ個設けられることを特徴とする請求項１ないし５のいずれか１項に記載の表示装置の駆動回路。
【請求項８】
水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとして、Ｈ≧Ｔかつｍ≧ｎが満たされた状態で、
前記制御手段は、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に、１個ずつの前記信号出力回路における前記電流値の再設定が順次可能となるように前記信号出力回路の保持動作を制御することを特徴とする請求項１ないし５のいずれか１項に記載の表示装置の駆動回路。
【請求項９】
水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、ｂを２以上の整数として、Ｈ≧ｂＴかつｍ≧ｎ／ｂが満たされた状態で、
前記制御手段は、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に、ｂ個ずつの前記信号出力回路における前記電流値の再設定が順次可能となるように前記信号出力回路の保持動作を制御することを特徴とする請求項１ないし５のいずれか１項に記載の表示装置の駆動回路。
【請求項１０】
前記制御手段は、前記信号出力回路に電流値を保持可能な時間をＴｈとし、１フレーム期間の時間をＴｆとして、Ｔｈ＞Ｔｆが満たされた状態で、外部より与えられる開始指示に同期して再設定の起点となる前記信号出力回路から順次電流値の再設定を開始し、再設定の起点となる前記信号出力回路において前記電流値を再設定するタイミングと１フレーム期間の開始とが同期せず、複数のフレーム期間に亘ってすべての信号出力回路における電流値の再設定するように前記信号出力回路の保持動作を制御することを特徴とする請求項１、２、３、４、５、７および９のいずれか１項に記載の表示装置の駆動回路。
【請求項１１】
前記制御手段は、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に、複数個の前記信号出力回路における前記電流値の再設定が順次可能となるように前記信号出力回路の保持動作を制御し、かつ外部より与えられる開始指示に同期して再設定の起点となる前記信号出力回路から順次電流値の再設定を開始し、再設定の起点となる前記信号出力回路において前記電流値を再設定するタイミングと１フレーム期間の開始とが同期せず、再設定の終点となる前記信号出力回路において前記電流値を再設定した後、続けて再設定の起点となる信号出力回路から順次電流値の再設定を繰り返すことで、すべての信号出力回路において電流値を再設定するように前記信号出力回路の保持動作を制御することを特徴とする請求項１ないし５のいずれか１項に記載の表示装置の駆動回路。
【請求項１２】
請求項１ないし１１のいずれか１項に記載の駆動回路を備え、
前記電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦ＲＭ）を行うことを特徴とする表示装置。
【請求項１３】
１つの前記電気光学素子にａ個のデータが対応し、
ａ個のデータのうち、少なくとも１つが前記電気光学素子を設定期間において非発光状態とするデータであり、
連続するａ個の選択期間に、上記データラインへ上記ａ個のデータに応じた発光信号または非発光信号を出力することを特徴とする請求項１２に記載の表示装置。 
【請求項１４】
請求項１ないし１１のいずれか１項に記載の駆動回路を備え、
前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うとともに、１フレームに前記走査ラインの走査を複数回行い、
前記走査ラインにおける前記画素回路へ表示のための前記発光信号または非発光信号を与える表示期間と、少なくとも１回の前記設定期間とで走査を行うことを特徴とする表示装置。
【請求項１５】
請求項１ないし１１のいずれか１項に記載の駆動回路と、
各水平走査期間で前記信号出力回路から前記画素回路へ前記発光信号または非発光信号を与える前に、前記画素回路に速やかに発光信号を書き込むための適切な電位を前記画素回路に与える電位付与回路とを備え、
前記制御手段は、前記電位付与回路によって前記電位を与える電位付与期間においても、前記設定期間に連続する次の走査期間における前記電位付与期間にも、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路の保持動作を制御することを特徴とする表示装置の駆動回路。
【請求項１６】
前記駆動回路および前記画素回路を構成するスイッチング素子は薄膜トランジスタであることを特徴とする請求項１２ないし１５のいずれか１項に記載の表示装置。
【請求項１７】
前記スイッチング素子は多結晶シリコンを用いて形成されることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記駆動回路の全部もしくは一部が、電気光学素子を配置した表示パネルと一体に形成されることを特徴とする請求項１２ないし１６のいずれか１項に記載の表示装置。
【請求項１９】
前記電気光学素子は有機エレクトロルミネッセンス素子であることを特徴とする請求項１２ないし１６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子を用いたアクティブマトリクス型の表示装置における電流制御型の駆動回路およびその駆動方法に関し、さらに詳しくは、１フレーム期間に駆動回路からすべてのデータラインを通じて画素回路へ非発光の画像データ信号を送信する選択走査期間があり、この期間を用いて駆動回路の出力値の再設定を行う表示装置に関するものである。
【背景技術】
【０００２】
近年、高度情報化社会の発展に伴い、軽量、薄型、高速応答のディスプレイの需要が高まるにつれ、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Device ）の研究開発が活性化してきている。特に、有機ＥＬディスプレイは有機ＬＥＤとも呼ばれ、自発光型の低電圧駆動可能な低消費電力のディスプレイとして携帯端末機器への応用が期待されている。
【０００３】
この有機ＥＬディスプレイにはパッシブマトリクス型とアクティブマトリクス型の２種類が存在するが、今後はアクティブマトリクス型が主流になると考えられる。その駆動方法としては、電圧制御型と電流制御型の２つの方法があり、またそれぞれにデジタル駆動方式とアナログ駆動方式の２つの方法があり、合計４つの駆動方法に大別することができる。
【０００４】
しかし、有機ＥＬ素子の輝度−電圧特性は非線形であるため、僅かな電圧の違いで輝度が大きく変動する。また、駆動時間や素子の周囲温度などよって容易に特性曲線が変動してしまうため、電圧制御型の駆動方法では輝度のバラツキを抑えることが非常に困難である。一方、有機ＥＬ素子の輝度−電流特性は比例関係にあり、周囲温度による影響も少ないため、電流による輝度の制御は容易である。したがって、有機ＥＬディスプレイの駆動方式としては電流制御型が好ましい。
【０００５】
また、画素回路および駆動回路を構成するスイッチング素子であるＴＦＴ（Thin Film Transistor）は、アモルファスシリコン、低温ポリシリコンもしくはＣＧ（Continuous Grain）シリコンが用いられる。一般的には、有機ＥＬ素子の駆動に必要な電流値が比較的大きいため、より大きな電流を流すことができる低温ポリシリコンもしくはＣＧシリコンで構成されたＴＦＴが用いられる。また周辺回路を表示素子と同一のガラス基板上に作製し、表示装置の低コスト・小型化を図ることができるという観点からも、ＴＦＴは低温ポリシリコンもしくはＣＧシリコンで構成されることが望ましい。
【０００６】
このような電流制御型の駆動方式で、周辺回路を同一ガラス基板上に組み込んだ有機ＥＬディスプレイの例として、非特許文献１にて発表された構成の電流ドライバ一体型の有機ＥＬディスプレイを図１９に示す。
【０００７】
図１９に示すデータドライバ回路１００は、外部から入力されるデジタル画像データ信号を、シフトレジスタ１０１によって生成されたタイミングで、データラッチ１０２を通じて走査ライン１行分のデータ（デジタル画像データ信号）をラインラッチ１０３に保存し、電圧／電流変換回路１０４にて６ｂｉｔのアナログ信号に変換し、１ｔｏ２セレクタ１０６を介して表示パネル１０９のデータラインＳ１〜Ｓ１２０へ出力する。
【０００８】
電圧／電流変換回路１０４は、ラインラッチ１０３より入力される６ｂｉｔのデジタルの画像データ信号を６ｂｉｔアナログ信号に変換して出力するため、基準電流源１０７から出力される６ｂｉｔの基準電流Ｉｓ〜Ｉｓ×３２を参照し、その出力値を再設定（リフレッシュ）している。シフトレジスタ１０５は、電圧／電流変換回路１０４にアナログ信号が出力されない期間と同期して基準電流値を書き込むタイミングを供給している。
【０００９】
また、ゲートドライバ回路１０８は、外部より選択走査線信号を受け、表示パネル１０９の走査ラインＧ１〜Ｇ１３６を所定の順序で選択し、パルス駆動する。
【００１０】
図２０は、図１９の電圧／電流変換回路１０４の詳細を示している。
【００１１】
この電圧／電流変換回路１０４は、カレントコピア型の電圧／電流変換回路（１ｂｉｔＤＣＣ）を６個１組にした６ｂｉｔのＤＣＣ回路２０１から成る。このＤＣＣ回路２０１は、基準となる６ｂｉｔの電流値を各１ｂｉｔＤＣＣのコンデンサに保持（記憶）し、外部から入力される６ｂｉｔのデジタル画像データ信号の各ｂｉｔに応じて、駆動スイッチング素子を導通状態としたときに記憶した電流値を出力し、駆動スイッチング素子を非導通状態としたときに電流値を出力しない。
【００１２】
さらに、このＤＣＣ回路２０１は、６ｂｉｔＤＣＣ−Ａ２０２と６ｂｉｔＤＣＣ−Ｂ２０３とを１組として、Ａ／Ｂセレクタ２０４でいずれか一方の出力を選択し、さらに選択された出力を１ｔｏ２セレクタ１０６を介してそれぞれのデータラインＳｊに接続した構成となっている。したがって、電圧／電流変換回路１０４は、１組の６ｂｉｔＤＣＣ−Ａ２０２と６ｂｉｔＤＣＣ−Ｂ２０３とを含むＤＣＣ回路２０１を６０個備えて成る。
【００１３】
なお、ここで示すデータドライバ回路１００は、単色で６ｂｉｔの入力信号に対する構成であり、例えばＲＧＢフルカラーで構成する表示装置のうちの１／３を示している（図１９ではＲのみ）。
【００１４】
図２１は、このデータドライバ回路１００の動作を示すタイミングチャートである。
【００１５】
まず、図２１に示すように、１フレームはＡ，Ｂの２通りあり、交互に繰り返される。
【００１６】
フレームＡにおいて、画素回路への信号出力は、ラインラッチ１０３の出力Ｄ１−Ｂ１〜Ｂ６がすべてｏｆｆであり、Ａ／Ｂセレクタ２０４によって６ｂｉｔデータＤＣＣ−Ａ１〜Ａ６のみが１ｔｏ２セレクタ１０６に出力可能となっている。また、フレームＡでは、シフトレジスタ１０５からは、“Ｈ”であるタイミング信号ＭＳＢ１〜ＭＳＢ６０が電流記憶パルスとして出力される。したがって、６ｂｉｔＤＣＣ−Ｂ２０３のみが、タイミング信号ＭＳＢ１〜ＭＳＢ６０によって順次リフレッシュされる。一方、このとき、６ｂｉｔＤＣＣ−Ａ２０２に記憶された電流値（画像データ信号）のみが、ラインラッチ１０３からの６ｂｉｔデータＤ１−Ａ１〜Ａ６に基づいて出力される（Ｉｏｕｔ１）。
【００１７】
フレームＢではその逆で、シフトレジスタ１０５からは、“Ｈ”であるタイミング信号ＭＳＡ１〜ＭＳＡ６０が電流記憶パルスとして出力される。したがって、６ｂｉｔＤＣＣ−Ａ２０２のみが、タイミング信号ＭＳＡ１〜ＭＳＡ６０によって順次リフレッシュされる。一方、このとき、６ｂｉｔＤＣＣ−Ｂ２０３に記憶された電流値（画像データ信号）のみが、ラインラッチ１０３からの６ｂｉｔデータＤ１−Ｂ１〜Ｂ６に基づいて出力される（Ｉｏｕｔ１）。
【００１８】
また、フレームＡ，Ｂのいずれにおいても画素回路へ信号を出力する期間、すなわち１つのゲートラインを選択走査する期間である１水平走査期間を２分割し、この切り替えタイミングに同期して１ｔｏ２セレクタ１０６を切り替える。
【００１９】
このようにして、１水平走査期間の前半期間１ｓｔＨでは、選択された走査ラインの奇数番目もしくは偶数番目のデータラインに画素回路へ信号を出力し、１水平走査期間の後半期間２ｎｄＨには残り半数のデータラインに接続された画素回路へ信号を出力している。したがって、図２０に示す構成は、実質的には１本のデータライン当たり、６ｂｉｔＤＣＣ−Ａ２０２および６ｂｉｔＤＣＣ−Ｂ２０３の２個１組の６ｂｉｔＤＣＣ２０１を用いて表示装置を動作させている。
【００２０】
また、図２２（ａ）ないし（ｄ）にデータドライバ回路１００を構成する基本単位である１ｂｉｔＤＣＣ２０５の動作について示す。図２２（ａ）に示す１ｂｔｉＤＣＣ２０５は、電流記憶信号ラインＭＳｊ、デジタル信号ラインＤｊ、基準電流信号ラインＳＣＬｎ、信号出力ラインＩｏｕｔｊの各信号ライン、スイッチング素子ＳＷ１０１〜Ｗ１０３、基準電流Ｉｓ×ｎを流すスイッチング素子ＳＷＤ１０１およびコンデンサＣｓ１０１から構成される。この１ｂｔｉＤＣＣ２０５は、基準電流Ｉｓ×ｎに対応したスイッチング素子ＳＷＤ１０１のソース・ゲート間の電圧がコンデンサＣｓ１０１に保持される動作を利用して、スイッチング素子ＳＷＤ１０１の出力値である電流値Ｉｓ×ｎを記憶する。
【００２１】
まず、電流記憶信号ラインＭＳｊが高電位となり、デジタル信号ラインＤｊが低電位となることにより、スイッチング素子ＳＷ１０１，ＳＷ１０２が導通し、スイッチング素子ＳＷ１０３が非導通となる。すると、図２２（ｂ）に示すように、基準電流信号ラインＳＣＬｎからスイッチング素子ＳＷ１０１，ＳＷＤ１０１を通じてグランドへ基準電流Ｉｓ×ｎが流れ、同時に基準電流に応じたゲート・ソース間電圧となるよう、スイッチング素子ＳＷ１０２を通じてコンデンサＣｓ１０１が充電される。
【００２２】
次に、図２２（ｃ）に示すように、デジタル信号ラインＤｊを低電位（Ｌ）のまま電流記憶信号ラインＭＳｊを低電位（Ｌ）とすることでスイッチング素子ＳＷ１０１，ＳＷ１０２が非導通状態となり、コンデンサＣｓ１０１にスイッチング素子ＳＷＤ１０１が基準電流を流すだけのゲート・ソース間電圧が記憶される。最後に、図２２（ｄ）に示すように、電流記憶信号ラインＭＳｊを低電位（Ｌ）のままデジタル信号ラインＤｊを高電位（Ｈ）にすることで、スイッチング素子ＳＷ１０３のみ導通状態とし、画素回路が接続される出力ラインＩｏｕｔｊへ、コンデンサＣｓ１０１に記憶された値と同じ値の電流を出力する。
【００２３】
すなわち、この図２２（ｂ）の状態がＤＣＣのリフレッシュ動作であり、図２２（ｃ）の状態が電流値保持もしくは対応するｂｉｔのデジタル信号で非発光が選択されたときの動作であり、図２２（ｄ）の状態が対応するｂｉｔのデジタル信号で発光が選択されたときの動作である。
【００２４】
なお、非特許文献１で発表された電流制御アナログ駆動方式の表示装置における画素回路は、非特許文献２に詳しく説明されているため、ここではその説明を省略する。 
【００２５】
このように、非特許文献１のデータドライバ回路では、４つのスイッチング素子と１つの電荷保持素子とから構成される１ｂｉｔＤＣＣを基本に、６ｂｉｔの表示階調数に応じた個数を１組とした６ｂｉｔＤＣＣを、さらに２個１組とした６ｂｉｔＤＣＣで構成される電圧／電流変換回路にて、ＲＧＢ各色６ｂｉｔの階調表現の電流制御アナログ駆動を可能としている。
【００２６】
ところが、非特許文献１および２に開示された駆動方法では、データドライバ回路に記憶させる画素信号は電圧値ではなく電流値であり、その基準となる電流源は１ｂｉｔにつき１つずつ設けられるため、並列に配置された複数の１ｂｉｔＤＣＣは同時に電流値を記憶させることができない。これを可能にするには、基準となる電流源を１ｂｉｔにつき複数設けなければならない。しかし、このような構成では、表示装置全体の輝度バラツキを生じる原因となることから現実的ではない。したがって、基準となる電流源は１ｂｉｔにつき１つ設けられ、個々の１ｂｉｔＤＣＣはそれぞれタイミングをずらしてリフレッシュすることが好ましい。
【００２７】
ただし、１ｂｉｔＤＣＣに電流値を記憶させる時間は、表示装置に用いる電気光学素子およびスイッチング素子の特性にもよるが、一般的には非特許文献３に示されるようにおよそ数マイクロ秒であり、記憶させる電流値が小さいほどその電流値の記憶に時間が掛かることが示されている。
【００２８】
なお、非特許文献１に関しては、その詳しい内容が特許文献１によって開示されている。
【特許文献１】特開２００３−１９５８１２号公報（２００３年７月９日公開）
【非特許文献１】K.Abe et al.“A Poly-Si TFT 6-bit Current Data Driver for Active Matrix Organic Light Emitting Diode Displays”, EuroDisplay2002, pp.279-282
【非特許文献２】M.Shimoda et al. “New Pixel-Driving Scheme with Data-Line Pre-Charge Function for Active Matrix organic Light Emitting Diode Displays”, IDW’02, pp.239-242
【非特許文献３】R.Hattori,“Data-Line Driver Circuits for Current-ProgrammeＤＣＣtive-Matrix OLED Based on Poly-Si TFTs”, AM-LCD2002, July 10-12, 2002, pp.17-20,
【発明の開示】
【発明が解決しようとする課題】
【００２９】
非特許文献１に開示された電流ドライバ回路は、前述の通り各データラインにつき６ｂｉｔＤＣＣ−Ａ２０２および６ｂｉｔＤＣＣ−Ｂ２０３の２つの６ｂｉｔＤＣＣ２０１を備え、６ｂｉｔＤＣＣ−Ａ２０２が画素へ信号を出力する期間には６ｂｉｔＤＣＣ−Ｂ２０３が電流記憶をする一方、反対に６ｂｉｔＤＣＣ−Ｂ２０３が出力する期間には６ｂｉｔＤＣＣ−Ａ２０２が記憶をするというように動作する。これは、前述のように、１ｂｉｔＤＣＣに電流値を記憶させる行程は、まず１ｂｉｔＤＣＣのスイッチング素子ＳＷ３がｏｆｆ、すなわちデジタル信号ラインＤｊのすべてが低電位の状態（６ｂｉｔデータＤ−Ａ１〜Ａ６もしくは６ｂｉｔデータＤ−Ｂ１〜Ｂ６のすべてのビットが“０”の状態）であるときのみ実行可能であり、さらに電流値の記憶にはある程度の時間を要する。
【００３０】
６ｂｉｔＤＣＣ−Ａ２０２もしくは６ｂｉｔＤＣＣ−Ｂ２０３のどちらか一方だけでは、あるｎ行目の走査とその直後であるｎ＋１行目の走査までの期間、すなわちＤＣＣ回路２０１から画素回路へ画像データ信号を出力していない期間だけがすべてのデジタル画像データ信号が低電位の状態になる期間となる。しかし、一般的な表示装置では、この期間は非特許文献３で示された１ｂｉｔＤＣＣのリフレッシュに必要な時間の数倍程度であり、表示装置の１ｂｉｔＤＣＣすべてをリフレッシュさせることができない。よって、１ｂｉｔＤＣＣのリフレッシュに十分な時間を確保するため、前述のような６ｂｉｔＤＣＣ−Ａ２０２および６ｂｉｔＤＣＣ−Ｂ２０３の２個１組の構成が採られる。
【００３１】
また、特に電気光学素子と一体化したドライバ組込型の表示装置においては、スイッチング素子であるＴＦＴを構成する半導体材料に低温ポリシリコンもしくはＣＧシリコンを用いる必要があり、隣接する素子であっても特性バラツキの生じる場合が多い。これらＴＦＴの特性バラツキを抑えるためには、ＴＦＴの規模をある程度大きく設計する必要があるが、これにしたがえば、非特許文献１に開示されるような回路は非常に大きな面積を必要とする。また、必要とするＴＦＴ素子の個数も多いため、１つの素子の欠陥によって回路全体の動作に不具合が生じる可能性も増大する。
【００３２】
このように、従来技術では、同時に複数の１ｂｉｔＤＣＣで電流値を記憶することができない。このため、ｎｂｉｔの階調表示を行う表示装置において、データライン１本当たりにｎｂｉｔＤＣＣが２個１組で接続され、１フレーム期間当たりにフレームＡ，Ｂの２通りの動作モードを用意して、フレームＡでは一方のｎｂｉｔＤＣＣが電流出力を行いながら、他方が電流記憶を行い、フレームＢではその逆を行うという、２個のｎｂｉｔＤＣＣを交互に動作させる方式を採用する場合が多い。しかし、この方式ではｎｂｉｔＤＣＣがデータライン１本に対して２個１組必要なために、データドライバ回路の規模が非常に大きくなる。加えて、フレームＡとフレームＢとの間でｎｂｉｔＤＣＣとデータラインとの接続が切り替わるように、データラインとｎｂｉｔＤＣＣとを切替回路（Ａ／Ｂセレクタ２０４）を介して接続しなければならない。
【００３３】
また、非特許文献１に開示されたドライバ回路は、装置内に実装されるｎｂｉｔＤＣＣがデータライン１本当たりに１つとなる構成ではあるが、これは１ｔｏ２セレクタ回路を追加して、１つのＤＣＣと２本のデータラインとの接続を切り替える構成が必要である。
【００３４】
このように、本来の１水平走査期間を分割し、１ｔｏ２セレクタおよびＡ／Ｂセレクタによって１本のデータラインと複数のｎｂｉｔＤＣＣの接続を切り替えながら画素回路へ画像データ信号を送信するため、データドライバ回路の動作周波数が高くなり、消費電力を増大させる。
【００３５】
さらに１水平走査期間を分割することで画素回路に画像データ信号を書き込む時間も短くなる。画素回路もデータドライバ回路における１ｂｉｔＤＣＣと同じく、書き込む電流値が小さいほど書き込みに時間を要するため、１水平走査期間が短縮されることは好ましくない。
【００３６】
したがって、このような２個１組のｎｂｉｔＤＣＣをリフレッシュと信号出力との２状態で交互に動作させる方式では、表示装置の小型化が困難となり、表示装置全体の消費電力も増加する。また、１ｂｉｔＤＣＣのような複雑な回路を含むドライバ回路の規模が大きくなるほど、回路に欠陥が生じる確率も高くなり、表示装置の信頼性と生産性とを確保することが困難になる。
【００３７】
本発明の目的は、上記した従来技術における課題を解決するため、１フレーム期間の中で非表示の信号を走査する期間を設け、前記１ｂｉｔＤＣＣのリフレッシュを行うタイミングに充てることで、１フレーム期間の中で画像データ信号の書き込みとリフレッシュ動作とを連続して行うことが可能となる、データライン１本当たりに接続されるｎｂｉｔＤＣＣを１個にすることができる表示装置の駆動方法および駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の表示装置の駆動回路は、複数の走査ラインと、少なくとも１つのデータラインと、電気光学素子を含み、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された画素回路とを備えた表示装置において、上記の課題を解決するために、前記電気光学素子を発光させるための基準の発光信号の電流値を保持し、発光のデータにより保持された電流値の前記発光信号を前記データラインへ出力する一方、非発光のデータにより前記電気光学素子を非発光状態とする非発光信号を前記データラインへ出力する信号出力回路を備えた前記画素回路を駆動する駆動回路であって、選択された走査ライン上のすべての画素回路の表示状態をある特定の状態に設定する設定期間に、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路の保持動作を制御する制御手段を備えていることを特徴としている。
【００３９】
なお、ここでの非発光信号とは、信号出力回路の出力をｏｎにして画像データ信号などの表示のための信号をデータラインに出力するのではなく、信号出力回路の出力をｏｆｆとして上記の信号を出力しないことで電気光学素子の非発光を実現することを意味する。これは、画素回路にとっては発光しない電流値がデータラインに付与されている状態となるため、便宜上、非発光信号を送信しているとする。したがって、信号出力回路は、電流値の再設定を行うことができる状態にある。
【００４０】
上記の構成では、制御手段によって、すべての信号出力回路が例外なく非発光信号を出力する状態になる設定期間に、すべての信号出力回路において電流値が再設定される。これにより、連続して画像データ信号の送信と出力値の再設定を行うことができる。
【００４１】
この結果、信号出力回路の動作が異なる２通りのフレーム期間は必要なく、データライン１本あたりに接続される信号出力回路を１個に減らすことができる。
【００４２】
なお、従来例でも示したように、通常、ＤＣＣのような信号出力回路は１フレーム期間に同期して全体がリフレッシュ（再設定）されることが多く、本発明においても、同様に１フレームに同期したリフレッシュ方法を用いても構わない。しかし、本発明は、１フレームに同期したリフレッシュ方法に限定されず、後述のように、複数フレームに亘ってすべての信号出力回路を再設定することにも適用が可能である。もしくは、本発明は、１フレーム期間よりも短い期間ですべての信号出力を再設定することにも適用が可能である。
【００４３】
前記駆動回路において、前記信号出力回路は、１種類または２種類以上の前記発光信号の電流値を保持することが好ましい。 
【００４４】
これにより、信号出力回路が、最低でも表示に供されるデータに対応する１つの電流値を保持し、その電流値の電流を電気光学素子に流すことで発光、流さないことで非発光とする２状態を表示することができるならば、前記時間分割階調表示によって階調表示が可能となる。また、信号出力回路が、それぞれ異なる電流値を保持することができれば、電気光学素子の表示状態を２つより多い状態で階調表示を行うことができる。上記の電流は、例えば、定電流源によって供給される。
【００４５】
本発明で用いる信号出力回路は、その出力状態を制御するスイッチング素子１と、前記定電流源の電流値を記憶して、その電流を流すことができるよう制御されたスイッチング素子２の、少なくとも２つのスイッチング素子から構成され、入力される電圧信号によってスイッチング素子１の導通状態を制御し、所定の電流値が設定されたスイッチング素子２からの出力電流をｏｎ／ｏｆｆすることで、電圧信号を電流信号に変換する回路で構成されることが望ましい。
【００４６】
このような構成をとることで、外部よりデータドライバ回路に入力するデジタル画像データ信号をスイッチング素子１の制御を行う信号として利用することができる。
【００４７】
前記駆動回路において、前記制御手段は、前記電流値の再設定が可能になった前記信号出力回路が、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に異なるように前記信号出力回路の保持動作を制御することが好ましい。
【００４８】
信号出力回路の出力値を再設定する期間は水平走査期間（１Ｈ）の時間しかなく、一般的な表示装置の構成において１回の１水平走査期間にすべての信号出力回路の出力値を再設定することは難しい。そこで、制御手段によって、すべての非発光信号を送信する設定期間に同期して信号出力回路の出力値を再設定するときに、電流値を再設定する信号出力回路はその設定期間ごとに異なるように設定する。
【００４９】
例えば、表示装置の走査ラインの数をＬとすると、１フレーム期間ではすべての非発光の信号を送信する設定期間がＬ回存在するため、１フレーム期間全体ではＬ個の異なる信号出力回路の電流値を再設定することができる。
【００５０】
この構成の駆動回路において、前記信号出力回路は、ゲート端子が互いに接続されるとともに、入力端子が共通の電源線に接続される第１および第２トランジスタと、該第１および第２トランジスタの入力端子とゲート端子との間に接続されるコンデンサと、入出力端子の一方が前記第１トランジスタの出力端子に接続される第３トランジスタとを有し、前記第１トランジスタに流れる電流に応じた電圧を前記制御手段によって第３トランジスタのゲート電圧を制御することで前記コンデンサに保持し、保持された電圧により前記第２トランジスタに前記第１トランジスタに流れる電流と同じ電流値の電流を流すカレントミラー構造からなることが好ましい。
【００５１】
あるいは、前記駆動回路において、前記信号出力回路は、入力端子が電源線に接続される第１トランジスタと、前記電源線と前記第１トランジスタのゲート端子との間に接続されるコンデンサと、入力端子が前記第１トランジスタの出力端子に接続されるとともに、出力端子が前記第１トランジスタのゲート端子に接続される第２トランジスタとを有し、前記第１トランジスタに電流が流れるときの前記第１トランジスタのゲート電圧を前記第２トランジスタのゲート電圧を前記制御手段によって制御することで前記コンデンサに保持し、保持された電圧により前記第１トランジスタに流れる電流を制御するカレントコピア構造からなることが好ましい。
【００５２】
信号出力回路が上記のように構成されることにより、定電流源などから基準となる電流を流した後、その電流を流す経路は、カレントミラー構造の信号出力回路では第３トランジスタにより、カレントコピア構造の信号出力回路では第２トランジスタにより遮断される。そして、カレントミラー構造では第２トランジスタ、カレントコピア構造では第１トランジスタのそれぞれの入力端子に電圧を印加して再び同じ電流値を得ることができる。
【００５３】
なお、前記カレントミラーおよびカレントコピア構造のいずれも、流れる電流に応じて、各トランジスタの制御信号およびコンデンサの配置を適切に選択すれば、回路に用いるトランジスタはｐ型，ｎ型のどちらでも構わない。
【００５４】
ただし、カレントミラー構造はカレントコピア構造に比べ、回路を構成するトランジスタの特性にバラツキが生じると、得られる出力電流そのものにもバラツキを生じやすい。したがって、信号出力回路に用いる電流値保持の構成はカレントコピア構造であることが望ましい。
【００５５】
前記駆動回路において、水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、前記画素回路への電流値書き込みに要する時間をＷとし、Ｈ≧Ｔかつｍ≧ｎかつＷ≧Ｈが満たされ、前記信号出力回路はｎ個設けられることが好ましい。
【００５６】
また、前記駆動回路において、水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、前記画素回路への電流値書き込みに要する時間をＷとし、ｄを２以上の整数として、Ｈ≧ｄＴかつｍ≧ｎ／ｄかつＷ≧Ｈ／ｄが満たされ、かつ水平走査期間がｄ個の期間に分割された状態で、１個の前記信号出力回路の出力を複数の前記データラインの１つに選択して出力する選択出力回路を備え、前記信号出力回路はｎ／ｄ個設けられることが好ましい。
【００５７】
前者は、後者におけるｄ＝１の場合に相当する。前者は、１水平走査期間のすべてを用いなければ画素回路に電流値を書き込めない場合である。前者の場合、ソースドライバ回路全体で信号出力回路はｎ個必要であるが、従来例にて示した１ｔｏ２セレクタ等のセレクタ回路は必要ない。また、セレクタ回路を用いると、後述するように画素回路において制御線の本数が増加し、画素の開口率などの面から好ましくない。特に高精細な表示装置でボトムエミッション構成を採る場合、この影響が顕著であるため、セレクタ回路を用いないことが望ましい。
【００５８】
これに対し、後者はこれは、従来例にて示した、１ｔｏ２セレクタ回路を用いて１水平走査期間を２分割して回路を動作させる方法に相当する。ただし、従来例と比較して、信号出力回路の必要個数を半数に削減することができる。したがって、１つの信号出力回路を複数のデータラインで共有することになり、信号出力回路の総数はデータラインの総本数を１水平走査期間の分割数で割った数となる。
【００５９】
その結果、従来例のように本来の１水平走査期間をｄ個に分割しても、画素回路への書き込み時間に十分な余裕があれば、信号出力回路の出力をｄ分割することによってソースドライバ回路全体で必要とする信号出力回路を（ｎ／ｄ）個にまで低減することができる。それゆえ、駆動回路の占有面積を大幅に縮小し、表示装置の小型化を図ることができる。
【００６０】
反面、従来例のように１ｔｏ２セレクタを用いる場合、セレクタによって接続が切り離されている列の画素回路は書き込み不可となるよう、ゲートドライバ回路からの走査信号を２種類用意しなくてはならない。したがって、画素回路には通常より１本多い走査線が必要となり、開口率などの面で好ましくない構成となる。ただし、画素回路をトップエミッション構成とするならば、走査線の本数による画素構成への影響は少ないため、セレクタを用いた駆動回路構成を用いることによる効果は高い。
【００６１】
前記駆動回路において、水平走査期間の時間をＨとし、信号出力回路における前記発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎと、ｂを１以上の整数として、Ｈ≧ｂＴかつｍ≧ｎ／ｂが満たされた状態で、前記制御手段は、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に、ｂ個ずつの前記信号出力回路における前記電流値の再設定が順次可能となるように前記信号出力回路の保持動作を制御することが好ましい。
【００６２】
まず、ｂ＝１の場合、走査ラインの本数よりデータラインの本数が少ない構成では１フレーム期間内で、逆にデータラインの本数が多い構成は後述の複数フレーム期間に亘って信号出力回路の電流値を再設定する手段を採る必要がある。したがって、例えば駆動回路の設計上、電流値の保持期間が１フレーム期間に対して十分に長く確保できないとすると、本発明の適用が困難になる。ただし、信号出力回路とその電流値を再設定するタイミング信号を生成する回路は１対１で対応する規模でよい。したがって、信号出力回路の電流値を保持する期間が十分に長い場合、ｂ＝１の場合を適用することで、信号出力回路の電流値を再設定するための回路は比較的小さな規模で本発明を実施することができる。
【００６３】
これに対し、ｂ≧２の場合では、信号出力回路と信号出力回路の電流値を再設定するタイミング信号を生成する回路との間に、ｂに対応した値だけ信号を分割するセレクタ回路が必要となり、回路規模が増大する。ただし、データラインの本数が走査ラインの本数より多くても、ｂの値を適切に設定することで、前述のように設計上、保持期間が１フレームよりも短い場合でも本発明が適用可能となる。
【００６４】
前記駆動回路において、前記信号出力回路に電流値を保持可能な時間をＴｈとし、１フレーム期間の時間をＴｆとして、Ｔｈ＞Ｔｆが満たされた状態で、外部より与えられる開始指示に同期して再設定の起点となる前記信号出力回路から順次電流値の再設定を開始し、再設定の起点となる前記信号出力回路において前記電流値を再設定するタイミングと１フレーム期間の開始とが同期せず、複数のフレーム期間に亘ってすべての信号出力回路における電流値の再設定するように前記信号出力回路の保持動作を制御することが好ましい。
【００６５】
信号出力回路の電流値の再設定を行う時間的な条件は、すべてのデータラインに非発光の信号が送信される設定期間に同期していることのみであり、信号出力回路の電流値を保持することができる期間が１フレーム期間よりも長い場合、複数のフレーム期間に亘ってもよいためである。
【００６６】
このような構成をとることで、信号出力回路へ出力値を再設定するタイミングを供給する回路の動作周波数を低下させることができ、回路の消費電力を低減することができる。また、このような複数のフレーム期間に亘って信号出力回路の電流値を再設定する手法を単独、もしくは１水平走査期間で複数の信号出力回路の電流値を再設定する手法と組み合わせることによって、データラインの本数、すなわち信号出力回路の個数が走査ライン数に比べてかなり多くなる場合でも、１水平走査期間に電流値を再設定しなければならない信号出力回路の個数を減らすことができる。したがって、例えば非常にアスペクト比が大きい横長の表示装置であっても対応が可能となる。
【００６７】
前記駆動回路において、前記制御手段は、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に、複数個の前記信号出力回路における前記電流値の再設定が順次可能となるように前記信号出力回路の保持動作を制御し、かつ外部より与えられる開始指示に同期して再設定の起点となる前記信号出力回路から順次電流値の再設定を開始し、再設定の起点となる前記信号出力回路において前記電流値を再設定するタイミングと１フレーム期間の開始とが同期せず、再設定の終点となる前記信号出力回路において前記電流値を再設定した後、続けて再設定の起点となる信号出力回路から順次電流値の再設定を繰り返すことで、すべての信号出力回路において電流値を再設定するように前記信号出力回路の保持動作を制御することが好ましい。すなわち、１フレーム期間Ｔｆよりも短い時間ですべての前記信号出力回路の電流値を再設定することができる。
【００６８】
前述の通り、信号出力回路の電流値の再設定を行う時間的な条件は、すべてのデータラインに非発光の信号が送信される設定期間に同期していることのみである。前記のような保持動作を行うことによって、信号出力回路における電流値の保持可能な期間Ｔｈが１フレーム期間Ｔｆよりも短い場合であっても、水平走査期間の時間をＨとし、信号出力回路における発光信号の電流値の再設定に要する時間をＴとし、表示装置の走査ライン数をｍとし、データライン数をｎとし、ｂを２以上の整数として、Ｈ≧ｂＴかつｍ≧ｎ／ｂかつＴｈ≧Ｔｆ×｛（ｎ／ｂ）／ｍ｝であれば、電流値の保持期間Ｔｈの時間内に信号出力回路の電流値を再設定することができる。
【００６９】
信号出力回路である前記カレントミラーおよびカレントコピア構成の回路は、回路内のコンデンサ容量によって電流値の保持期間が決定され、一般的に長時間の保持には大容量のコンデンサが必要とされる。この保持期間が１フレーム期間を十分に超える時間とし、１フレームごとに電流値の再設定を行うことが一般的であるが、本発明において前記の保持動作を行うことで、信号出力回路の保持期間Ｔｈが前記条件に適合する場合ならば、保持期間Ｔｈが１フレーム期間より短くても構わない。したがって、信号出力回路に設置するコンデンサの容量を小さくすることが可能で、駆動回路の専有面積を小さくすることができる。
【００７０】
また、１フレーム期間より短い期間、もしくは複数のフレーム期間に亘ってフレーム期間に同期しない信号出力回路の電流値を再設定する手法を単独、もしくは１水平走査期間で複数の信号出力回路の電流値を再設定する手法と組み合わせることによって、データラインの本数、すなわち信号出力回路の個数が走査ライン数に比べてかなり多くなる場合でも、信号出力回路における電流値の保持期間Ｔｈの期間内で、すべての信号出力回路の電流値を再設定することができる。したがって、例えば非常にアスペクト比が大きい横長の表示装置であっても対応が可能となる。
【００７１】
本発明の表示装置は、前記電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦ＲＭ）を行うことを特徴としている。
【００７２】
本発明は、前述のＮ≦ＲＭという関係において、Ｍの値がどのような場合においても基本的な内容が変わることがないが、Ｍの値が１である場合と２以上である場合とで、それぞれ別々に課題解決のための手段を説明する方が理解しやすいため、まずＭの値が２以上の場合での説明を行う。また、一般的にはＭの値が１の場合は後述するアナログ駆動方式、２以上の場合はデジタル駆動方式とされる。
【００７３】
電気光学素子を用いたマトリクス型表示装置では、発明が解決しようとする課題でも述べたように、例えば電気光学素子として有機ＥＬ素子を用いた場合、有機ＥＬ素子そのものの特性バラツキに加え、回路を構成するスイッチング素子であるＴＦＴの特性バラツキによって、同一の画像データ信号を入力しても有機ＥＬ素子から得られる輝度にバラツキが生じることが多い。したがって、電気光学素子を１フレーム期間に１回、複数の表示状態を設定することで高い品位の階調表現を得ることは、階調誤差が生じるなどして困難である。
【００７４】
そこで、こうした電気光学素子を用いる表示装置では、電気光学素子は階調表示の品位が保たれる程度の表示状態を、例えば輝度が０（非発光）の状態と、ＴＦＴ素子の特性バラツキが小さい領域で駆動させる輝度の状態との２つ状態のみとし、１フレーム期間を複数のサブフレームに分割してそのｏｎ／ｏｆｆを選択することで、表示素子の階調数と１フレーム期間内での発光回数とを組み合わせた時間分割階調表示方式をとる場合が多い。
【００７５】
前記表示装置において、１つの前記電気光学素子にａ個のデータが対応し、ａ個のデータのうち、少なくとも１つが前記電気光学素子を設定期間において非発光状態とするデータであり、連続するａ個の選択期間に、上記データラインへ上記ａ個のデータに応じた発光信号または非発光信号を出力することが好ましい。
【００７６】
本発明の駆動回路を実現し、かつ任意の走査ライン数であっても対応できる駆動方法として、例えばブランキング走査期間を１フレーム期間の中に設けた駆動方法が特開平９−１２７９０６号公報に開示されている。このブランキング走査期間が、本発明におけるすべてのデータラインに非発光信号が出力される設定期間に対応するものである。
【００７７】
このブランキング走査は、他の画像データ信号の書き込みとは独立した走査であり、ブランキング走査を行うために、データラインに供給する信号とは無関係に画素回路へ表示状態を初期化する信号を送信する必要がある。特開平９−１２７９０６号公報では、電気光学素子として強誘電性液晶を用いる場合を例としているため、走査ラインに負極性の電圧を印加することで初期化を行ってブランキング走査を実現することが開示されている。しかし、有機ＥＬ素子を用いた場合は、例えば画素回路に初期化するためのＴＦＴ素子や、そのＴＦＴ素子を制御するための信号ラインを追加しなくてはならない。この場合、画素の開口率を低下させることになり、表示装置全体の輝度を維持するために、個々の画素の輝度を高くする必要がある。しかし、有機ＥＬ素子はその寿命特性の観点から、できるだけ輝度が低い状態で使用することが望ましい。
【００７８】
そこで、ある走査ラインの設定期間に駆動回路から出力する画像データとして、電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）、上記信号出力回路からの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦ＲＭ）を行い、入力されたＤｂｉｔ（Ｄはａ以下の整数）の階調データを、非発光のデータを含むａ個のデータへ変換する。このとき、例えば、ＭをＲのａ乗より小さく設定し、かつ連続してデータラインに供給される選択期間のデータが選択期間毎に異なる種類のデータとなるよう制御する。
【００７９】
このような非発光のデータを含むデータを用いることで、表示装置を時間分割階調表示方式によって駆動させる場合おいて、初期化ＴＦＴおよび初期化走査線を追加することなく、走査に任意のブランキング走査期間を設けたタイミングにて、任意の走査ライン数の表示装置を駆動させることが可能となる。
【００８０】
上記駆動方法において、走査ラインの設定期間に駆動回路から入力されるデータは、１フレーム全体を通して見ると重複することなく一通り選択される。ここで、データに非発光状態とするデータ、すなわちブランキング信号が含まれていれば、１フレーム期間の中ですべての走査ラインについてブランキング信号も必ず１回選択されることになる。すなわち、走査ラインの数をＮとすると、１フレーム期間ではＮ回ブランキング走査期間を設けることが可能となる。
【００８１】
本発明の他の表示装置は、前記駆動回路のうちアナログ駆動方式に対応可能な駆動回路を備え、前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うとともに、１フレームに前記走査ラインの走査を複数回行い、前記走査ラインにおける前記画素回路へ表示のための前記発光信号または非発光信号を与える表示期間と、少なくとも１回の前記設定期間とで走査を行うことを特徴としている。
【００８２】
これは、一般的にアナログ駆動方式の場合、１フレーム期間の中で１回（前述のＭ＝１）だけ画素回路へ表示のための画像データ信号（発光信号または非発光信号）を出力するため、１フレーム期間に走査を１回行い、残りの期間を発光時間に充てることで瞬間輝度を下げて素子寿命の改善を図ることが一般的である。すべてのデータラインに非発光信号を出力する設定期間を利用して信号出力回路の出力値の再設定を行うには、通常１回の画像データ信号を送信する走査に加えて少なくとも１回のブランキング走査を行う必要がある。
【００８３】
また、例えばアクティブマトリクス型の表示装置において電気光学素子として有機ＥＬ素子などを用いた場合、素子が１フレーム期間を通じてほとんどの時間、同じ輝度で発光し続けるため、動画を表示する際に画像にぼけが生じやすい。発明の実施の形態で後述するような電気光学素子が１フレーム期間のほとんどの時間で発光し、かつ１フレーム期間の中で１行ずつ次の画像に書き換えられる表示装置では、画面全体が一度に次の画像に変わることがない。したがって、画面の一部には、前の画像が残った状態になる。これが残像現象となって、静止画であれば常に同じ位置に同じ画像があるために問題はなくても、激しく動く映像などでは、画像がぼやけた状態を引き起こす。この対策としても、例えば、一定周期で、画像データ信号を送信する走査とは別にブランキング走査を挿入することにより、あえて黒の状態の画像を挿入することが望ましい。
【００８４】
また、上記駆動回路を備えた表示装置において、各水平走査期間で前記信号出力回路から前記画素回路へ前記発光信号または非発光信号を与える前に、前記画素回路に速やかに発光信号を書き込むための適切な電位を前記画素回路に与える電位付与回路とを備え、前記制御手段は、前記電位付与回路によって前記電位を与える電位付与期間においても、前記設定期間に連続する次の走査期間における前記電位付与期間にも、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路の保持動作を制御することことが望ましい。
【００８５】
一般に、電流信号にて画素回路に表示状態を書き込む制御方法において、電流値が小さいほど画素回路への信号書き込みに要する時間が長くなる。この現象は、比較的大きな容量（画素回路における電位保持容量および配線等の寄生容量）に対して非常に小さい電流値に制限された信号を書き込むことが原因となって生じる。このような問題を解決するため、電流信号を書き込む前に、適切な電圧信号によって容量の電位が発光信号を書き込んだ場合の電位に近づくようにプリチャージを行うことが望ましい。よって、前記信号出力回路とは別に電圧信号を出力するプリチャージ回路を電位付与回路として設け、このプリチャージ回路を前記信号出力回路と排他的に動作するように設定し、各走査期間の開始から適切な時間だけこのプリチャージ回路を動作させ、次いで通常の書き込み動作として、前記信号出力回路より電流信号（発光信号）を出力する構成が好ましい。
【００８６】
このように、信号出力回路およびプリチャージ回路を制御することで、いずれの走査期間においても、その期間の開始からプリチャージが終了するまでは信号出力回路は非発光信号を送信する状態とすることができる。すなわち、いずれの走査期間においても、それぞれのプリチャージ期間（電位付与期間）では、信号出力回路の電流値の再設定を行うことができる状態にあるため、ある走査期間の直前の走査期間がブランキング走査期間であれば、ある走査期間のプリチャージ期間までは信号出力回路は連続して非発光信号を送信する状態とすることができる。
【００８７】
したがって、プリチャージ回路のような電位付与回路を設け、その電位付与期間内は前記信号出力回路の出力を非発光信号とし、電流値の再設定を行うことができる状態とすることによって、次の走査期間のプリチャージ期間まで電流値の再設定を行うことができる状態とし、電流値の再設定を行う期間を延長することができる。このように電流値の再設定期間を延長することができれば、記憶する電流値の精度を高めることや、より小さな電流値を設定することが可能となる効果が得られる。
【００８８】
前記表示装置において、前記駆動回路および前記画素回路を構成するスイッチング素子は薄膜トランジスタであることが好ましい。あるいは、前記表示装置において、前記スイッチング素子は多結晶シリコンを用いて形成されることが好ましい。
【００８９】
画素回路および駆動回路を構成するスイッチング素子に薄膜トランジスタ（ＴＦＴ）を用いることによって、電気光学素子を発光させるのに必要な電流量を流すことができる。
【００９０】
なお、この条件を満たすＴＦＴであれば、ｐ型トランジスタとｎ型トランジスタのどちらであっても構わない。また、ＴＦＴを構成する半導体材料はアモルファスシリコンでもよいが、より高輝度での発光に必要な電流量を確保するために、低温多結晶シリコンやＣＧシリコンであることが望ましい。
【００９１】
前記表示装置において、前記駆動回路の全部もしくは一部が、電気光学素子を配置した表示パネルと一体に形成されることが好ましい。このような構成により、表示装置全体の小型化と作製コストの低減を図ることができる。
【００９２】
前記表示装置において、前記電気光学素子は有機エレクトロルミネッセンス（ＥＬ）素子であることが好ましい。電気光学素子としては、電流値によって発光強度が制御される素子であればどのような形態でも構わないが、特に有機ＥＬ素子を用いることが電流制御型の駆動回路には好適である。
【発明の効果】
【００９３】
以上のように、本発明の表示装置の駆動回路は、電気光学素子を発光させるための基準の発光信号の電流値を保持し、発光のデータにより保持された電流値の前記発光信号を前記データラインへ出力する一方、非発光のデータにより前記電気光学素子を非発光状態とする非発光信号をデータラインへ出力する信号出力回路と、選択された走査ライン上のすべての画素回路の表示状態をある特定の表示状態に設定する設定期間に、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路の保持動作を制御する制御手段とを備えている構成である。
【００９４】
このように、時間分割階調表示方式において設定期間として例えばブランキング走査期間を設け、１回のブランキング走査期間に１個ないし複数個の信号出力回路の電流値を順次再設定することで、１フレーム期間で信号出力回路からの画像データ信号の送信と電流値の再設定とが連続的に可能になる。それゆえ、従来例のように２個１組のＤＣＣ回路を選択するためのセレクタ回路が不要になるので、駆動回路を構成する単位回路数が減少するため、駆動回路の回路規模の縮小および動作周波数の低減を図ることができる。したがって、駆動回路の信頼性および生産性が向上し、さらに駆動回路を備える表示装置の小型化を図ることができるという効果を奏する。
【００９５】
また、アナログ駆動方式のように１フレーム期間に１回の走査しかない表示装置であっても、少なくとも１回のブランキング走査を追加することで、同様の効果を得ることができることは明らかである。
【００９６】
さらに、各走査期間に画素回路へのプリチャージ期間を設け、この期間において信号出力回路の出力を非発光信号に固定することによって、信号出力回路の電流値の再設定期間をブランキング走査期間に加えて、続く走査期間のプリチャージ期間まで延長することが可能となる。したがって、信号出力回路においてより精度の高い、より小さな電流値の記憶が可能となる効果が得られる。
【発明を実施するための最良の形態】
【００９７】
本発明の実施の一形態について図１ないし図１８、および図２３ないし図２５に基づいて説明すれば、以下の通りである。
【００９８】
本実施形態が対象とする駆動方法は、電気光学素子として有機ＥＬ素子を用い、電流制御型の駆動方式を用いるアクティブマトリクス型の表示装置に適用される。本実施形態では、ドライバ回路は、ドライバ一体型の表示装置において、スイッチング素子として半導体材料に低温多結晶シリコンもくしはＣＧシリコンを用いたＴＦＴにより構成され、前記電気光学素子を含む画素回路と同一基板上に組み込まれている。また、ドライバ回路は、基準となる電流の値を記憶し、記憶した電流値を画素へ画像データ信号として送出するデジタル／電流変換（ＤＣＣ）回路を含んでいる。
【００９９】
また、スイッチング素子として用いるＣＧシリコンＴＦＴの構成および作製プロセスについては、例えば下記の文献（１）および（２）などで詳しく述べられているので、ここではその詳細な説明を省略する。また、有機ＥＬ素子に関しては、例えば特開平１１−１７６５８０号公報などで詳しく述べられているので、ここではその詳細な説明を省略する。
（１）“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”,34.6, Late-News Paper, SID'00 Digest, pp.924-927
（２）“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”AM-LCD 2000, pp.25-28
［実施形態１］
本実施形態では、電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは１以上の整数）変化させ、上記のＤＣＣ回路ＤＣからの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかに設定することで、Ｎ階調表示（Ｎ≦ＲＭ）を行う表示装置のうち、Ｍ≧２となる表示装置、すなわち一般的なデジタル駆動方式において前記の駆動方法を用いた表示装置の構成例を示す。デジタル駆動方式については、例えば、特開２００２−１０８２６４号公報に開示されている。
【０１００】
図２は、本実施形態の表示装置および後述する実施形態２の表示装置に共通する構成を示している。
【０１０１】
図２に示すように、表示パネル１と、コントロール回路２と、電源回路３とを備えている。
【０１０２】
電源回路３は、表示パネル１の各部に必要な電力を供給する回路である。コントロール回路２は、表示データやコントロール信号を供給する回路である。このコントロール回路２は、表示装置への入力データである後述する指示データや駆動タイミング（図７および表１，２参照）を、表示パネル１の画素数に合わせて生成し、それぞれゲートドライバ回路５およびデータドライバ回路４（または後述のデータドライバ回路８，２００）に供給する。例えば、コントロール回路２は、ブランキング走査期間に、データドライバ回路４における後述のＤＣＣ回路ＤＣ１〜ＤＣｊのすべてをリフレッシュするための指示データや駆動タイミング（図１０、図１１、図１３、図１５および図１７）を出力する。
【０１０３】
表示パネル１には、走査ラインＧｉ（ｉ＝１〜ｍ）と、これに直交するデータラインＳｊ（ｊ＝１〜ｎ）とが配され、それぞれの交点に画素回路Ａｉｊがマトリクス状に配置されている。また、表示パネル１には、ゲートラインＧｉと平行に、発光制御信号ラインＥｉ（Ｅ＝１〜ｍ）が配されている。さらに、表示パネル１には、データドライバ回路４、ゲートドライバ回路５、基準電流源６および電圧変換回路７が設けられている。データラインＳｊはデータドライバ回路４に接続され、走査ラインＧｉおよび発光制御信号ラインＥｉはゲートドライバ回路５に接続されている。
【０１０４】
両ドライバ回路４，５は、表示装置全体の小型化および作製コストの低減を図るため、画素回路Ａｉｊが形成されている表示パネル１と同じ基板上に、全部もしくは一部形成されることが好ましい。ただし、上記の効果は得られないが、両ドライバ回路４，５の一部または全部を表示パネル１と別の基板にＩＣとして形成し、表示パネル１と外部接続しても構わない。例えば、ガラス基板にＩＣを直接接合させるＣＯＧ（Chip On Grass）でも構わない。また、フレキシブル基板上にＩＣを配置し、表示パネル１の基板上の入出力端子に接合させることもできる。
【０１０５】
基準電流源６は、データドライバ回路２に設けられた後述するＤＣＣ回路ＤＣ１〜ＤＣｊ（図１参照）に基準電流Ｉｓｔｄを供給する回路である。電圧変換回路５は、いわゆるレベルシフタと呼ばれる回路であって、表示装置で用いる電源電圧より高い電圧を表示パネル１で用いるために上記の電源電圧を上昇させる回路である。
【０１０６】
図３および図４は、画素回路Ａｉｊの構成を示している。
【０１０７】
図３に示すように、画素回路Ａｉｊは、有機ＥＬ素子１１、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＴ１〜Ｔ３，ＴＤ１（スイッチング素子）およびコンデンサＣ１を有している。
【０１０８】
電気光学素子としての有機ＥＬ素子１１は、データラインＳｊとゲートラインＧｉとの交点付近に配置されており、そのアノードに共通電圧Ｖｃｏｍが印加されている。トランジスタＴ１は、データラインＳｊとトランジスタＴＤの出力端子との間に配置され、そのゲート端子がゲートラインＧｉに接続されている。トランジスタＴ２は、データラインＳｊとコンデンサＣ１との間に配置され、トランジスタＴ１と同様、そのゲート端子がゲートラインＧｉに接続されている。トランジスタＴＤ１は、電源ラインＶｐと有機ＥＬ素子１１のカソードとの間にトランジスタＴ３と直列に配置され、そのゲート端子がコンデンサＣ１の一端に接続されている。トランジスタＴ３は、そのゲート端子が発光制御信号ラインＥｉに接続されている。
【０１０９】
なお、画素回路ＡｉｊのトランジスタＴ１〜Ｔ３は、図３においてはｎ型ＴＦＴであるが、適正な制御信号を供給できるのであればｐ型ＴＦＴであってもよい。
【０１１０】
また、本発明に用いる画素回路Ａｉｊとして、図４に示すようなカレントミラー構造であってもよい。このカレントミラー構造の画素回路Ａｉｊは、有機ＥＬ素子１２（電気光学素子）、ＴＦＴからなるトランジスタＴ１１〜Ｔ１３，ＴＤ１１およびコンデンサＣ１１を有しており、ｐ型ＴＦＴからなるトランジスタＴ１３，ＴＤ１１がカレントミラーを形成している。このようなカレントミラー構造の画素回路Ａｉｊの動作については、特開２００１−１４７６５９などで詳しく述べられているので、ここではその詳細な説明は省略する。
【０１１１】
ただし、一般的には、カレントミラー構造では構成するＴＦＴの電流−電圧特性のバラツキによって生じる出力電流の誤差がカレントコピア構造に比べて大きいため、本実施形態においてはカレントコピア構造の画素回路Ａｉｊを用いることとする。
【０１１２】
なお、本発明の実施において、画素回路Ａｉｊは電気光学素子に流れる電流を制御する構造であればどのような方式でも構わない。また、従来例においては、電流値を画素回路Ａｉｊに記憶する際、画素回路Ａｉｊから信号出力回路へ電流が流れ込む構成であるが、逆に信号出力回路から画素回路Ａｉｊに電流を流す構成であってもよい。本実施形態においては、本発明の効果を従来例と比較しながら説明する便宜上、画素回路Ａｉｊの構成を従来例と同じにする。
【０１１３】
図５は、データドライバ回路４の構成を示している。
【０１１４】
図５に示すように、データドライバ回路４は、シフトレジスタ４１，４２、データラッチ４３、ラインラッチ４４および電圧／電流変換回路４５を有している。
【０１１５】
このデータドライバ回路４において、シフトレジスタ４１は、コントロール回路２より入力されるスタートパルスＳＰ１をクロックＣＬＫ１に同期して転送し、各出力段からタイミング信号として出力する。データラッチ４３は、複数のフリップフロップ４３ａから構成されており、シフトレジスタ４１からの対応するタイミング信号により画像データ信号ＳＤＡを保持する。ラインラッチ４４は、データラッチ４３に保持された１ライン分の画像データ信号ＳＤＡをラッチパルスＬＰにより電圧／電流変換回路４５に転送する。
【０１１６】
電圧／電流変換回路４５は、図２１（ａ）ないし（ｄ）のＤＣＣと同じ回路構成のＤＣＣを、その構成の最小単位である信号出力回路（ＤＣＣ）として各データラインＳｊに１つずつ備えている。この電圧／電流変換回路４５は、基準電流Ｉｓｔｄの値を記憶し、ラインラッチ４４から入力されるデータ信号ＳＤＡ（デジタル画像データ信号）を記憶した電流値の信号に変換する状態か、もしくは電流を出力しない（画素回路Ａｉｊには電流値Ｉｏｆｆが記憶される）状態の２つの動作状態をとる。上記の基準電流Ｉｓｔｄは、基準電流源６から基準電流信号ラインＳＣＬを介して電圧／電流変換回路４５に供給される。また、電圧／電流変換回路４５は、シフトレジスタ４２からの電流記憶制御パルスによって内部のＤＣＣ回路を順次リフレッシュしている。
【０１１７】
シフトレジスタ４２は、入力されたスタートパルスＳＰ２をクロックＣＬＫ２に同期して転送し、さらにブランキングタイミング信号ＢＣＫによってパルス幅を調整することで、対応するタイミングでブランキング走査期間に同期して各出力段から電流記憶制御パルスを電流記憶信号ラインＭＳｊを介して出力する。また、シフトレジスタ４２は、後述する図１０、図１１および図１３のうちのいずれかの駆動方法によるＤＣＣ回路のリフレッシュを行うタイミングで電流記憶制御パルスを出力することから、制御手段としての機能を有している。
【０１１８】
図１は、電圧／電流変換回路４５の構成を示している。
【０１１９】
図１に示すように、電圧／電流変換回路４５は、カレントコピア構造のＤＣＣ回路ＤＣ１〜ＤＣｊ（信号出力回路）から構成されている。なお、以降の説明では、ＤＣＣ回路ＤＣ１〜ＤＣｊに共通して述べる場合、ＤＣＣ回路ＤＣと称する。また、データラインＳ１〜Ｓｊに共通して述べる場合、データラインＳと称する。また、電流記憶信号ラインＭＳ１〜ＭＳｊに共通して述べる場合、電流記憶信号ラインＭＳと称する。さらに、デジタルデータ出力ラインＤ１〜Ｄｊに共通して述べる場合、デジタルデータ出力ラインＤと称する。
【０１２０】
ＤＣＣ回路ＤＣ１〜ＤＣｊの出力ラインＩｏｕｔ１〜Ｉｏｕｔｊは、それぞれデータラインＳ１〜Ｓｊに接続されている。また、ＤＣＣ回路ＤＣ１〜ＤＣｊは、それぞれ基準電流信号ラインＳＣＬ１〜ＳＣＬｊを介して、基準電流Ｉｓｔｄを流す１本の基準電流信号ラインＳＣＬに対し並列に接続されるとともに、それぞれデジタルデータ出力ラインＤ１〜Ｄｊを介してラインラッチ４４に接続されている。さらに、ＤＣＣ回路ＤＣ１〜ＤＣｊは、電流記憶信号ラインＭＳｊを介してシフトレジスタ４２の出力に接続されている。これにより、ＤＣＣ回路ＤＣ１〜ＤＣｊは、シフトレジスタ４２から、ブランキング走査と同期して１フレーム期間内に順次リフレッシュ信号が与えられる。
【０１２１】
ここで、ＤＣＣ回路ＤＣの詳細な構成について、ＤＣＣ回路ＤＣｊを例に挙げて説明する。カレントコピア構造のＤＣＣ回路ＤＣｊは、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるスイッチング素子ＳＷＤ１およびスイッチング素子ＳＷ１〜ＳＷ３と、コンデンサＣｓ１とを有している。
【０１２２】
スイッチング素子ＳＷＤ１とスイッチング素子ＳＷ３とは、電源ラインＶｓｓ（グランドラインＧＮＤ）との間に直列に接続されている。つまり、第１トランジスタとしてのスイッチング素子ＳＷＤ１の入力端子は電源ラインＶｓｓに接続されている。また、この電源ラインＶｓｓとスイッチング素子ＳＷＤ１のゲート端子との間には、コンデンサＣｓ１が接続されている。第２トランジスタとしてのスイッチング素子ＳＷ２は、入力端子がスイッチング素子ＳＷＤ１の出力端子に接続され、出力端子がスイッチング素子ＳＷＤ１のゲート端子に接続されている。
【０１２３】
スイッチング素子ＳＷ３のゲート端子は、デジタルデータ出力ラインＤｊを介してラインラッチ４４に接続されている。スイッチング素子ＳＷ１は、入力端子が基準電流信号ラインＳＣＬｊに接続され、出力端子がスイッチング素子ＳＷＤ１とスイッチング素子ＳＷ３との接続点に接続されている。スイッチング素子ＳＷ１，ＳＷ２のゲート端子には、ともに電流記憶信号ラインＭＳｊが接続される。
【０１２４】
このように構成されるＤＣＣ回路ＤＣｊは、スイッチング素子ＳＷＤ１に電流（基準電流）が流れるときのスイッチング素子ＳＷＤ１のゲート電圧をスイッチング素子ＳＷ２のゲート電圧で制御することによりコンデンサＣｓ１に保持し、保持された電圧によりスイッチング素子ＳＷＤ１に流れる電流を制御する。
【０１２５】
ＤＣＣ回路ＤＣは、上記のようなカレントコピア構造だけでなく、次のようなカレントミラー構造であってもよい。図６は、カレントミラー構造のＤＣＣ回路ＤＣを示している。
【０１２６】
このＤＣＣ回路ＤＣは、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるスイッチング素子ＳＷＤ１１およびスイッチング素子ＳＷ１１〜ＳＷ１４と、コンデンサＣｓ１１とを有している。
【０１２７】
第１トランジスタとしてのスイッチング素子ＳＷ１４および第２トランジスタとしてのスイッチング素子ＳＷＤ１１は、ゲート端子が互いに接続されるとともに、入力端子が共通の電源ラインＶｓｓに接続されている。スイッチング素子ＳＷ１４，ＳＷＤ１１の入力端子とゲート端子との間には、コンデンサＣｓ１１が接続されている。第３トランジスタとしてのスイッチング素子ＳＷ１２は、入出力端子の一方がスイッチング素子ＳＷ１４の出力端子に接続され、他方が基準電流信号ラインＳＣＬｊに接続されている。
【０１２８】
スイッチング素子ＳＷ１３のゲート端子は、デジタルデータ出力ラインＤｊを介してラインラッチ４４に接続されている。スイッチング素子ＳＷ１１は、入力端子が基準電流信号ラインＳＣＬｊに接続され、出力端子がスイッチング素子ＳＷ１４，ＳＷＤ１１のゲート端子に接続されている。スイッチング素子ＳＷ１１，ＳＷ１２のゲート端子には、電流記憶信号ラインＭＳｊが接続されている。
【０１２９】
このように構成されるＤＣＣ回路ＤＣでは、スイッチング素子ＳＷ１４に流れる電流（基準電流）に応じた電圧を、スイッチング素子ＳＷ１２のゲート電圧を制御することでコンデンサＣｓ１１に保持し、保持された電圧によりスイッチング素子ＳＷＤ１１にスイッチング素子ＳＷ１４に流れる電流と同じ電流値の電流を流す。
【０１３０】
このＤＣＣ回路ＤＣの電流記憶動作は前記のカレントコピア構造と異なるが、デジタルデータ出力ラインＤｊや電流記憶信号ラインＭＳｊなどから入力する信号に対して、出力ラインＩｏｕｔｊから得られる出力結果はカレントコピア構造と同じである。したがって、ここでは、より詳細な動作についての説明を省略する。
【０１３１】
ただし、画素回路Ａｉｊの構成と同様に、出力電流の精度はカレントコピア構造の方がよいと指摘されているため、本実施形態においては、より好ましいカレントコピア構造をＤＣＣ回路ＤＣに用いた例について説明を行う。
【０１３２】
上記のように構成される表示装置では、初期化ＴＦＴを用いることなくブランキング走査期間を設けた時間分割階調駆動方式において、ブランキング走査を利用してＤＣＣ回路ＤＣから画素回路Ａｉｊへの画像データ信号の送信と、ＤＣＣ回路ＤＣの出力値を再設定（リフレッシュ）する動作とを１フレーム期間内に連続的に行う駆動方法を用いている。
【０１３３】
また、本実施形態では、電気光学素子の状態は、発光もしくは非発光の２状態のみとし、発光状態では基準電流Ｉｓｔｄが電気光学素子に流れ、非発光状態ではオフ電流Ｉｏｆｆが電気光学素子に流れるものとする。したがって、データドライバ回路４に用いるＤＣＣ回路ＤＣは、この２つの状態を指示するデジタル信号データを２つの電流値に変換する１ｂｉｔ型であればよいため、図１に示すように、１本のデータラインＳ当たりにカレントコピア構造のＤＣＣ回路ＤＣを１つ備える１ｂｉｔ型の変換回路で構成する。
【０１３４】
ここで、本実施形態の表示装置において６ｂｉｔ階調表示を実現する時間分割階調駆動方法について説明する。この時分割階調駆動方法は、入力される６ｂｉｔ階調表示の画像データ信号からブランキング信号を含むａ個（ここではａ＝８）の指示データをコントロール回路２で作成し、各画素回路Ａｉｊの表示状態を１フレーム期間で８回変化させ、変化させるそれぞれのａ個の期間（選択期間）で、発光信号（基準電流Ｉｓｔｄ）または非発光信号（オフ電流Ｉｏｆｆ）をデータラインＳへ出力し、電気光学素子の発光および非発光のいずれか１つの状態を表示することで、６ｂｉｔ階調表示を行う。
【０１３５】
この駆動方法では、各指示データの重みをビット番号１，２，３，４，５，６，７，Ｂ（Ｂはブランキング信号であり、重み０のビットに相当する）に対して１：２：４：７：１４：１４：２１：０の重みの比を有する８個の指示データを用いる。そして、各画素回路Ａｉｊに表示するビット番号の順番を７，６，１，２，３，４，５，Ｂとする。
【０１３６】
図７は、このような設定を前提として、走査ラインが８本の場合の走査ライン毎の選択タイミングを示した走査シーケンス図であり、横軸が時間を表し、縦軸が走査ラインＬ１〜Ｌ８を表している。また、時間軸において１フレーム期間通して示すのが“選択期間”であり、８選択期間を１単位時間として示すのが“単位時間”であり、その単位時間を構成する８選択期間を個別に示すのが“占有期間”である。また、走査ラインＬ１〜Ｌ８の欄にビット番号１〜７およびＢのいずれかが示されている部分が各走査ラインの選択タイミングである。このビット番号が示されたタイミングで、各走査ラインＬｉに対応した画素回路Ａｉｊを選択し、ビット番号に対応した画像データ信号を送信している。
【０１３７】
すなわち、走査ラインＬ１に着目すると、選択期間１でビット番号７を表示し、選択期間２２でビット番号６を表示し、選択期間３６でビット番号１を表示し、選択期間３７でビット番号２を表示し、選択期間３９でビット番号３を表示し、選択期間４３でビット番号４を表示し、選択期間５０でビット番号５を表示し、選択期間６４でビット番号Ｂを表示している。また、走査ラインＬ２以降では、走査ラインＬ１のタイミングを８選択期間ずつ遅らせて表示している。
【０１３８】
この結果、各ビット番号の表示順番は７，６，１，２，３，４，５，Ｂの順番となり、その表示期間の長さは、各ビット番号の重みに相当する２１，１４，１，２，４，７，１４，０となる。
【０１３９】
このように、表示ビット数が８個の場合、走査ライン数が８個であれば、１フレーム期間は６４選択期間となり、ビット番号Ｂが表示されるブランキングに使われる時間が１選択時間で済む駆動タイミングを作ることができる。また、何れかの走査ラインの何れかのビット番号が必ず選択され、かつすべての選択期間が使われるように駆動することができる。
【０１４０】
表１は、以上の情報を、ビット番号、そのビットの重み、各ビット番号が出現する占有期間の位置、その表示に必要な選択期間の数、表示パネル１の走査線数、ビット数、および１フレーム期間の選択期間数として示している。
【０１４１】
【表１】
2005099712.tif 000003
【０１４２】
この表１では、例えば、最初に表示するビット番号７を占有期間０に配置し、そのビット７の重み２１をビット数８で除してその余りである５を求め、次のビット６が占有期間０から５つ目の占有期間５に配置されることを黒丸で示し、次いでビット６の重み１４をビット数８で除してその余りである６を求め、次のビット１が占有期間５から６つ目の占有期間３に配置されることを黒丸で示している。このように、本駆動方法では、この表に示すように、各ビットの重みをビット数８で除したときの余りに基づいて次のビットの占有期間を設定している。
【０１４３】
そして、指示データが８個（ビット番号１〜７,Ｂに対応）のとき、占有期間は０〜７迄の総てが１回ずつ使われるようにビット番号の出現順番およびビットの重みを決めていけば、本実施形態で用いる駆動方法のタイミングを作成することができる。
【０１４４】
このフォーマットに従い、走査ライン数が２２０本の場合に６４階調表示を行うタイミングを表２に示す。この場合、最小ビットの表示期間を２７選択期間とすることで、発光期間を２７×６３＝１７０１選択期間とし、１フレーム期間（２２０×８＝１７６０選択期間）に占める発光期間の比率を９６．６５％とすることができる。
【０１４５】
【表２】
2005099712.tif 000004
【０１４６】
また、本駆動方法では、特に上位ビットの重みに大きな差がないが（１４から２１など）、このことは動画偽輪郭の防止などの観点からは望ましいことであり、表示装置として動作上の支障はない。
【０１４７】
図８（ａ）ないし（ｃ）は、上記の駆動方法によってブランキング走査を設けた場合の、電流書き込み（リフレッシュ）、画素へのデータ送信、ブランキング走査期間それぞれのタイミングにおけるＤＣＣ回路ＤＣの動作を示している。
【０１４８】
まず、図８（ａ）の状態は、ＤＣＣ回路ＤＣをシフトレジスタ４２から供給される電流記憶制御パルスにしたがって順次リフレッシュする状態である。この状態では、各ＤＣＣ回路ＤＣには、基準電流源６から基準電流信号ラインＳＣＬを通じて基準電流Ｉｓｔｄが供給される。また、ラインラッチ４４の出力すなわちデジタルデータ出力ラインＤｊの電位がすべて低電位（Ｌ）であるので、ＤＣＣ回路ＤＣのスイッチング素子ＳＷ３が非導通状態となる。このため、データラインＳにはＤＣＣ回路ＤＣより一切電流が出力されない。
【０１４９】
この状態において、シフトレジスタ４２から各ＤＣＣ回路ＤＣに順次電流記憶信号ラインＭＳに高電位（Ｈ）の電流記憶制御パルスが出力されると、基準電流Ｉｓｔｄの電流値が各々のＤＣＣ回路ＤＣのコンデンサＣｓに記憶される。これにより、複数のＤＣＣ回路ＤＣで同時にスイッチング素子ＳＷ１，ＳＷ２が導通状態となることはない。図８（ａ）は、ＤＣＣ回路ＤＣ１に“Ｈ”の電流記憶制御パルスが与えられた状態を示している。
【０１５０】
図８（ｂ）の状態、すなわち画素回路Ａｉｊへのデータ送信の期間では、ラインラッチ４４に転送されたデジタル画像データにしたがって、それぞれ対応するデジタルデータ出力ラインＤを“Ｈ”もしくは“Ｌ”にすることで、各データラインＳには電気光学素子が発光状態となる基準電流Ｉｓｔｄが出力されるか、もしくは電流が出力されないために画素回路Ａｉｊには非発光状態となるオフ電流Ｉｏｆｆが記憶される。
【０１５１】
しかし、ブランキング走査期間（設定期間）における図８（ｃ）の状態では、この走査期間に選択された走査ラインＧｉ上のすべての画素回路Ａｉｊにおいて、ＤＣＣ回路ＤＣとは無関係に非発光信号を書き込む（画素回路Ａｉｊの表示状態をある特定の状態として非発光状態にする）必要がある。したがって、この図８（ｃ）の状態においては、すべてのＤＣＣ回路ＤＣにおいてスイッチング素子ＳＷ３が必ず非導通状態でなくてはならない。よって、ラインラッチ４４のデジタルデータ出力ラインＤｊはすべてＬである。これは、ＤＣＣ回路ＤＣにとってリフレッシュを行う状態（図８（ａ）の状態に相当）に等しく、並列に接続されたＤＣＣ回路ＤＣのうちのいずれか１個が電流値の記憶が可能な状態であることを意味する。したがって、ブランキング走査期間内では、ラインラッチ４４の上記の制御により、図８（ａ）に示すように、ＤＣＣ回路ＤＣのリフレッシュ動作が可能である。
【０１５２】
なお、スイッチング素子ＳＷ３を非導通状態にした場合は、データラインＳがデータドライバ回路４と切り離された状態であり、データラインＳの電位が不定となる。
【０１５３】
この状態で画素回路Ａｉｊへの電流値書き込みを行うと、データラインＳの電位によっては画素回路Ａｉｊを正確に非発光状態に指定することができない場合がある。これに対しては、図９に示す構成を用いてもよい。
【０１５４】
図９は、ブランキング期間に確実に初期値を書き込むための表示装置の構成を示している。図９に示す表示装置では、図２の表示装置における、電圧／電流変換回路４５から画素回路Ａｉｊまでの間のデータラインＳに、スイッチング素子ＳＷＩと、スイッチング素子ＳＷＩのｏｎ／ｏｆｆを制御する信号ラインＢｌとを追加している。また、データラインＳには、初期化データを付与する初期化ラインＷｉがスイッチング素子ＳＷＩを介して接続される。これにより、ブランキング走査期間には、初期化ラインＷｉから画素回路Ａｉｊへ確実に非発光となるオフ電流Ｉｏｆｆを流すことができる。
【０１５５】
上記表示装置における書き込みのための動作は、以下の通りである。
【０１５６】
まず、ある走査アドレスがブランキング走査として選択されたとき、データドライバ回路４のラインラッチ４４から、電圧／電流変換回路４５へ出力されるデジタル画像データ信号データはすべて“Ｌ”である。すなわち、ＤＣＣ回路ＤＣのスイッチング素子ＳＷ３には、非導通状態となる電圧が印加される。
【０１５７】
したがって、ある走査ラインＧｐが選択され、走査ラインＧｐライン上のすべての画素回路Ａｉｊが書き込み状態となっていても、発光に至る画像データ信号は入力されない。
【０１５８】
一方、ＤＣＣ回路ＤＣは、すべて電流値の記憶が可能な状態にあるが、このうち電流記憶信号ラインＭＳｊ（ここではｊを任意の値とする）のみに電流記憶制御パルスが印加されて、ＤＣＣ回路ＤＣｊに電流値が記憶される。他のＤＣＣ回路ＤＣは、電流記憶信号ラインＭＳから電流記憶制御パルスが印加されていないため、電流値が書き込めない状態にある。
【０１５９】
次に、指示データは単位時間でビット番号７，６，１，２，３，４，５，Ｂと繰り返し選択されるため、前記走査ラインＧｐから７個の走査ラインが選択された後、ある走査ラインＧｑがブランキング走査として選択される。このとき、走査ラインＧｑ上の画素回路Ａｉｊおよびデータドライバ回路４は、この直前に行われた走査ラインＧｐでのブランキング走査と同じ動作をする。しかし、シフトレジスタ４２によって、次の電流記憶制御パルスは電流記憶信号ラインＭＳｊ＋１のラインに付与される。このため、今回の走査ラインＧｑにおけるブランキング走査でリフレッシュされるＤＣＣ回路ＤＣは、ＤＣＣ回路ＤＣｊから１個後段のＤＣＣ回路ＤＣｊ＋１である。
【０１６０】
この繰り返しにより、最初の走査ラインＧｐのブランキング走査から数えてｎ回目のブランキング操作では、シフトレジスタ４２から電流記憶信号ラインＭＳｊ＋ｎに電流記憶制御パルスが出力され、ＤＣＣ回路ＤＣｊ＋ｎがリフレッシュされる。
【０１６１】
したがって、このような構成を用いることで、ブランキング走査の度にＤＣＣ回路ＤＣが１つずつ順次リフレッシュされる。
【０１６２】
ここで、本実施形態の表示装置における画素回路Ａｉｊの書き込み動作について説明する。
【０１６３】
図３に示すように、画素回路Ａｉｊにおいて、まず走査ラインＧｉを選択状態とし、発光制御信号ラインＥｉを非選択状態とし、データラインＳｊに繋がるＤＣＣ回路ＤＣｊのスイッチング素子ＳＷ３を導通状態とすると、電源ラインＶｐ、スイッチング素子ＴＤ１，Ｔ１、データラインＳｊ、ＤＣＣ回路ＤＣｊのスイッチング素子ＳＷ３，ＳＷＤ１を通してＤＣＣ回路ＤＣｊに記憶された一定の電流Ｉｓｔｄが流れる。このとき、画素回路Ａｉｊでは、スイッチング素子Ｔ２も導通状態となるため、コンデンサＣ１にスイッチング素子ＴＤ１が電流Ｉｓｔｄを流すだけの電位に充電される。
【０１６４】
次に、走査ラインＧｉ、発光制御信号ラインＥｉを共に非選択状態とすると、スイッチング素子Ｔ１，Ｔ２が非導通状態となるため、コンデンサＣ１はスイッチング素子ＴＤ１に基準電流Ｉｓｔｄを流すだけの電位を保持する。この状態で、走査ラインＧｉを非選択状態とし、発光制御信号ラインＥｉを選択状態とすると、電源ラインＶｐと、スイッチング素子ＴＤ１，Ｔ３を通じて有機ＥＬ素子１１に電流が流れる。一方、このとき、画素回路ＡｉｊのコンデンサＣ１は、スイッチング素子ＴＤ１のゲート・ソース間電位を基準電流Ｉｓｔｄが流れる電位に固定しているため、有機ＥＬ素子１１の電圧−電流特性が変化しても一定の電流を流すことができる。
【０１６５】
ところで、図１に示すようなカレントコピア構造のＤＣＣ回路ＤＣのリフレッシュに関して、スイッチング素子ＳＷＤ１のゲート・ソース間電圧を保持することによって流れる電流値を記憶するコンデンサＣｓ１への充電時間が前述の非特許文献３に次のように指摘されている。
【０１６６】
通常、ＤＣＣ回路ＤＣに任意の電流値を設定してコンデンサＣｓ１を充電する場合、電流値が小さいほど充電に時間を要する。例えば、画素回路Ａｉｊにおける有機ＥＬ素子１１を設定した最大輝度で発光させるためには１０μＡの電流値を必要とし、アナログ駆動方式にて６ｂｉｔの階調表現を行うための最低の電流値を１０／６４μＡにした場合、Ｃｓ１に所定の電圧が充電される時間は、１０μＡで１μ秒以下、最も時間の掛かる１０／６４μＡの場合でおよそ５μ秒必要である。
【０１６７】
デジタル駆動方式において画素回路Ａｉｊへ入力する電流値は、一般的には表示装置を設計する段階で想定した最大輝度を発光する電流値を用いるが、アナログ駆動方式を採用する場合にはこの最低輝度を発光させるための電流値が記憶できなければならない。したがって、ブランキング走査期間にＤＣＣをリフレッシュする場合、デジタル駆動方式では１０μＡの電流値を書き込むことができる時間と等しいかそれ以上の時間が１水平走査期間に要求される。
【０１６８】
ここで、上記駆動方式を用いた表示装置において、例えば表示品位がＱＣＩＦ（Quarter Common Intermediate Format）クラス（データライン１７６×走査ライン２２０）、フレーム周波数が６０Ｈｚであるとした場合、上記８ｂｉｔの指示データを用いた時間分割表示方式で駆動させると、１Ｈの期間はおよそ１／（６０×２２０×８）＝９．６μ秒程度になる。
【０１６９】
この１水平走査期間のすべてあるいは一部を用いてある走査ラインＧｉを選択し、データドライバ回路４から画像データ信号を画素回路Ａｉｊへ書き込むため、ＱＣＩＦクラスの表示装置に上記の駆動方式を用いた場合において、ある指示データに基づく画像データ信号をＤＣＣ回路ＤＣから出力する時間は少なくとも９．６マイクロ秒以内でなければならない。したがって、ブランキング走査の期間も９．６マイクロ秒以内に制限される。
【０１７０】
ここで、ブランキング走査の時間とＤＣＣ回路ＤＣのリフレッシュに要する時間とを比較すると、ブランキング走査の時間内に十分リフレッシュが可能であることが分かる。よって、ブランキング走査の度に１個ずつＤＣＣ回路ＤＣをリフレッシュすることで、１フレーム期間では走査ライン数と同数の２２０個のリフレッシュが可能である。したがって、データライン数が１７６本であることから、データドライバ回路４全体のＤＣＣ回路ＤＣをリフレッシュすることが可能である。
【０１７１】
図１０は、上記の駆動方法を用いたＱＣＩＦクラスの表示装置の駆動タイミングチャートを示す。
【０１７２】
図１０において、横軸は時間を示し、縦軸の単位時間と占有時間とは、図７に示した単位時間と占有期間と同じ意味を示している。また、縦軸の指示データは、それぞれの占有期間で選択されている走査ラインＧへ与えられる指示データを示す。また、縦軸のラインラッチ出力は、データラッチ４３の出力がラインラッチ４４に転送されて、ラインラッチ４４の出力として電流／電圧変換回路４５に与えられる状態を示す。また、縦軸の出力ラインは、ラインラッチ出力にしたがって、ＤＣＣ回路ＤＣから出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６へ出力される電流の状態を示し、縦軸のシフトレジスタ出力は、ＤＣＣ回路ＤＣのリフレッシュを指示するための、電流記憶信号ラインＭＳ１〜ＭＳ１７６に出力される電流記憶制御パルスの状態が示されている。
【０１７３】
図１０において、いずれの占有期間“１”〜“７”においても、画像データによって高電位あるいは低電位のどちらかがラインラッチ出力に現れるが、占有期間“８”における指示データＢに対してはブランキング走査が行われるため、ラインラッチ出力はすべて低電位である。したがって、占有時間“１”〜“７”においては出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６に、ＤＣＣ回路ＤＣから発光信号、もしくは非発光信号のいずれかが出力される状態にあるが、占有期間“８”においてはいずれも出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６にはＤＣＣ回路ＤＣから非発光信号が出力される状態にある。
【０１７４】
上記の駆動方法を用いる表示装置は、２２０本の走査ラインＧ１〜Ｇ２２０と、１７６個のＤＣＣＤＣ１〜ＤＣ１７６とを有している。このため、シフトレジスタ４２からは、ＤＣＣ回路ＤＣに与えられる電流記憶制御パルスを、単位時間“１”〜“１７６”の占有期間“８”に同期して、１個ずつ順次ＤＣＣ回路ＤＣがリフレッシュされるようなタイミングで出力することで、１７６個すべてのＤＣＣ回路ＤＣを１フレーム期間でリフレッシュすることができる。また、残りの単位時間“１７７”〜“２２０”ではＤＣＣ回路ＤＣをリフレッシュせず、１フレーム期間終了後、再び単位時間“１”の占有期間“８”から電流記憶信号ラインＭＳ１への電流記憶制御パルスの送信を開始する。
【０１７５】
このように、本実施形態の駆動方法を用いてＤＣＣ回路ＤＣを１フレーム期間の間にリフレッシュと画像データ信号の出力とを連続して行う場合、走査ライン数がＤＣＣ回路ＤＣの個数（データライン数）より多い表示装置においては、次のようにリフレッシュが行なわれる。つまり、ブランキング走査の度に１個ずつＤＣＣ回路ＤＣを順次リフレッシュするタイミングをシフトレジスタ４２で生成し、各ＤＣＣ回路ＤＣへ送信することによって、データラインＳの１本当たりに接続されるＤＣＣ回路ＤＣが１個の構成においても、１フレーム期間にすべてのＤＣＣ回路ＤＣをリフレッシュすることができる。
【０１７６】
ＤＣＣ回路ＤＣの個数をｂとすると、上記のｂ＝１の場合、走査ラインの本数よりデータラインの本数が少ない構成では１フレーム期間内で、逆にデータラインの本数が多い構成では複数フレーム期間に亘って、ＤＣＣ回路ＤＣの電流値を再設定する手段を採る必要がある。したがって、例えば駆動回路の設計上、電流値の保持期間が１フレーム期間に対して十分に長く確保できないとすると、ｂ＝１の構成の実施が困難になる。ただし、ＤＣＣ回路ＤＣとその電流値を再設定するタイミング信号を生成する回路は１対１で対応する規模でよい。したがって、ＤＣＣ回路ＤＣの電流値を保持する期間が十分に長い場合、ｂ＝１の場合を適用することで、ＤＣＣ回路ＤＣの電流値を再設定するための回路は比較的小さな規模で本発明を実施することができる。
【０１７７】
また、例えば、上記の駆動方法を用いた表示装置の表示品位がＶＧＡ（６４０（データライン数）×４８０（走査ライン数））であり、フレーム周波数が６０Ｈｚである場合、上記の８ｂｉｔの指示データを用いた時間分割表示方式で駆動させる。この場合、１Ｈの期間はおよそ１／（６０×４８０×８）＝４．３μ秒程度になる。
【０１７８】
この１水平走査期間のすべてあるいは一部を用いてある走査ラインＧを選択し、データドライバ回路４から画像データ信号を画素回路Ａｉｊへ書き込むため、ＶＧＡクラスの表示装置に上記の駆動方法を用いた場合、ある指示データをＤＣＣ回路ＤＣから出力する時間は少なくとも４．３マイクロ秒以内でなければならない。したがって、ブランキング走査期間も４．３マイクロ秒以内に制限される。
【０１７９】
ここで、データライン数（ｎ）はＶＧＡクラスの表示装置のために６４０を想定しており、ＤＣＣ回路ＤＣも同数必要とする。しかし、前述の通り、１フレーム期間においてブランキング走査の回数は走査ライン数（ｍ）４８０本と同数しかない。
【０１８０】
１水平走査期間の時間ＨとＤＣＣのリフレッシュに必要な時間Ｔとを比較すると、時間Ｈの方が長く（Ｈ＞ＴかつＨ≧ｂＴ）、少なくとも２つのＤＣＣ回路ＤＣがあれば十分リフレッシュが可能である。よって、シフトレジスタ４２の出力タイミングを調整し、ブランキング走査の度にＤＣＣ回路ＤＣをｂ（ｂは２以上の整数）個（ここでは、ｂ＝２）ずつ順次リフレッシュすることで、１フレーム期間全体では４８０（ｍ）×２（ｂ）＝９６０（≧ｎ）個までのＤＣＣ回路ＤＣをリフレッシュできる。これにより、ｍ≧ｎ／ｂの関係が成り立つことがわかる。
【０１８１】
上記駆動方法を用いたＶＧＡクラスの表示装置の動作タイミングチャートを図１１に示す。
【０１８２】
図１１は、図１０と同様に、単位時間および占有期間とデータラッチ出力、ラインラッチ出力、シフトレジスタ出力などの各出力状態との相関が示されているが、単位時間については表示パネル１がＶＧＡであるため４８０となる点が異なる。また、ＤＣＣ回路ＤＣの個数もデータライン６４０本に応じて６４０個である点が異なる。
【０１８３】
ここで、まず、単位時間“１”の占有時間“８”、すなわち単位時間“１”におけるブランキング走査期間で、シフトレジスタ４２からはＤＣＣ回路ＤＣ１，ＤＣＣ２が連続してリフレッシュされるように、占有時間“８”を２分割して、前半に電流記憶信号ラインＭＳ１へ電流記憶制御パルスが送信され、後半に電流記憶信号ラインＭＳ２へ電流記憶制御パルスが送信される。
【０１８４】
次いで、図１０と同様に単位時間“２”の占有期間“８”において、電流記憶信号ラインＭＳ３，ＭＳ４へ電流記憶制御パルスが送信される。この繰り返しによって、単位時間“３２０”において、６４０個すべてのＤＣＣ回路ＤＣのリフレッシュが完了する。
【０１８５】
このように、本実施形態の駆動方法を用いてＤＣＣ回路ＤＣを１フレーム期間の間にリフレッシュと画像データ信号の出力とを連続して行う場合、１つのブランキング走査期間で複数のＤＣＣ回路ＤＣがリフレッシュできるようにしている。これにより、走査ラインＧよりもデータラインＳの本数が多い、すなわちＤＣＣ回路ＤＣの数が多い表示装置であっても、データライン１本に接続されるＤＣＣ回路ＤＣは１個でデータドライバ回路４を構成することができる。それゆえ、ＤＣＣ回路ＤＣがデータライン１本当たり２個必要であった従来技術の例に比べてデータドライバ回路４の規模を縮小することができる。
【０１８６】
なお、従来例は６ｂｉｔアナログ駆動方式であり、これはデジタル駆動方式である本実施形態で用いているＤＣＣ回路ＤＣである１ｂｉｔＤＣＣに相当する。
【０１８７】
また、従来例では、ＤＣＣ回路ＤＣが２個１組でデータラインＳに接続されるため、Ａ／Ｂセレクタ２０４（図１９参照）が必要であったのに対し、本実施形態の構成を用いると、データラインＳ１本に接続されるＤＣＣ回路ＤＣは１個のみであるためこれを必要としない。加えて、ＤＣＣ回路ＤＣの個数が従来例の半数になるため、１ｔｏ２セレクタ１０６を用いなくとも規模が等しいデータドライバ回路４を構成することができる。すなわち、従来例と比較して、ＤＣＣ回路ＤＣなどの回路規模は等しく、２種類のセレクタを必要としないデータドライバ回路４を実現できるため、表示装置の小型化および消費電力の低減を図ることができる。
【０１８８】
また、図１の回路構成にて、ＤＣＣ回路ＤＣのリフレッシュに必要な時間Ｔが１水平走査期間（時間Ｈ）の１／２以下である条件の表示装置において本実施形態における駆動方法を用いるとする。この場合、図１２に示すように、１個のＤＣＣ回路ＤＣを入力１つに対して出力２つの選択を行う選択出力回路としての１ｔｏ２セレクタ回路ＳＥＬ（ＳＥＬ１〜ＳＥＬｊ）を介して２本のデータラインＳへ接続することも可能である。
【０１８９】
これは、従来の技術にて示した、１ｔｏ２セレクタ回路１０６を用いて１水平走査期間を２分割して回路を動作させる方法に相当する。ただし、前述の通りアナログ駆動方式とデジタル駆動方式との違いがあるが、本実施の駆動方法を用いた場合は、データライン１本当たりに接続されるＤＣＣ回路ＤＣは１個（非特許文献１では６ｂｉｔＤＣＣ−Ａもしくは６ｂｉｔＤＣＣ−Ｂの１個に相当）であり、従来例の２個１組での接続と比較すると半数のＤＣＣ回路ＤＣでデータドライバ回路４を構成することができる。
【０１９０】
したがって、データライン１本あたりに接続され、画像データ信号を出力するＤＣＣは１個となり、ＤＣＣ回路ＤＣの総数はデータラインＳの総本数と同数か、それ以下となる。
【０１９１】
それゆえ、従来例のように本来の１水平走査期間（時間Ｈ）をｄ個に分割して、Ｈ≧ｄＴを満たすとき、画素回路Ａｉｊへの書き込み時間Ｗに十分な余裕があれば（Ｗ≧Ｈ／ｄ）、ＤＣＣ回路ＤＣの出力をｄ分割することによってデータドライバ回路４の全体で必要とするＤＣＣ回路ＤＣを（ｎ（データライン数）／ｄ）個にまで低減することができる。これは、従来例と比較して、データドライバ回路４に必要とするＤＣＣ回路ＤＣが（１／２）ｄ個に低減するため、データドライバ回路４の占有面積を大幅に縮小し、表示装置の小型化を図ることができる。
【０１９２】
一方、ｄ＝１の場合、すなわち１水平走査期間のすべてを用いなければ画素回路に電流値を書き込めない場合、データドライバ回路４全体でＤＣＣ回路ＤＣはｎ個必要であるが、従来例にて示した１ｔｏ２セレクタ等のセレクタ回路は必要ない。また、セレクタ回路を用いると、画素回路において制御線の本数が増加し、画素の開口率などの面から好ましくない。特に高精細な表示装置でボトムエミッション構成を採る場合、この影響が顕著であるため、セレクタ回路を用いないことが望ましい。
【０１９３】
また、ＤＣＣ回路ＤＣが電流値を保持することができる期間（時間Ｔｈ）が１フレーム期間（時間Ｔｆ）よりも長い場合、例えばＤＣＣ回路ＤＣの電流値が２フレーム期間保持できる場合、図１もしくは図１２の構成における何れのシフトレジスタ４２の動作タイミングを変更してもよい。このような構成では、２フレーム期間をかけてすべてのＤＣＣ回路ＤＣがリフレッシュできるようなタイミングで電流記憶信号パルスを電流記憶信号ラインＭＳｊへ出力することにより、ＤＣＣ回路ＤＣのリフレッシュが行われる。
【０１９４】
図１３に上記の駆動方法を用いた、ＶＧＡクラスの表示装置の駆動タイミングチャートを示す。図１３は、単位時間、占有期間、ラインラッチ出力などに関しては図１０や図１１と同じである。
【０１９５】
しかし、図１１に示す動作では、１フレーム期間内にすべてのＤＣＣ回路ＤＣのリフレッシュを完了するようにブランキング走査期間が２分割されている。これに対し、図１３に示す動作では、ブランキング走査期間の６４０回を次のようにして確保する。すなわち、ある１フレーム期間の単位時間“４８０”に続く次の１フレーム期間の単位時間“１６０”までの占有期間“８”を１つのリフレッシュ期間として考え、このリフレッシュ期間で６４０個のＤＣＣ回路ＤＣがすべてリフレッシュできるようなタイミングで、シフトレジスタ４２から電流記憶信号ラインＭＳ１〜ＭＳ６４０を介して電流記憶制御パルスを出力する。したがって、図１０および図１１とは異なり、リフレッシュの起点となるＤＣＣ回路ＤＣ、すなわち最初にリフレッシュされるＤＣＣ回路ＤＣ（ここでは電流記憶信号ラインＭＳ１に接続された回路とする）のリフレッシュと、ある１フレーム期間の開始とは同期せず、ブランキング走査期間の度に絶えずいずれかのＤＣＣ回路ＤＣがリフレッシュされている。
【０１９６】
また、図１１および図１３に示す動作を比較した場合、表示パネル１がＶＧＡであることなど、表示装置の構成がほぼ等しいのに対し、シフトレジスタ４２の動作周波数は図１３の動作タイミングを用いた方が低く抑えられていることがわかる。したがって、図１３の動作タイミングを用いることで、表示装置がほぼ同じ構成であっても消費電力を低減することができる。
【０１９７】
このように、ＤＣＣ回路ＤＣに電流値を保持することができる期間が１フレーム期間よりも長い場合、ＤＣＣ回路ＤＣのリフレッシュタイミングを供給するシフトレジスタ４２の動作周波数を下げることができ、回路の消費電力を低減することができる。また、このような複数のフレーム期間に亘ってすべてのＤＣＣ回路ＤＣをリフレッシュする手法単独か、もしくはこの手法とブランキング走査期間で複数のＤＣＣ回路ＤＣをリフレッシュする手法と組み合わせることによって、データラインＳの本数、すなわちＤＣＣ回路ＤＣの個数が走査ライン数に比べてかなり多くなる場合でも、１水平走査期間にリフレッシュしなければならないＤＣＣ回路ＤＣの個数を減らすことができる。このため、例えば縦（走査ラインＧ）に対し、横（データラインＳ）の長さが数倍ある、非常にアスペクト比が大きい表示装置であっても対応が可能となる。
【０１９８】
一方、同じくリフレッシュの起点となるＤＣＣ回路ＤＣのリフレッシュがフレーム期間に同期しない場合で、かつ１フレーム期間内にすべてのＤＣＣ回路ＤＣのリフレッシュが終了する場合において、リフレッシュの終点となるＤＣＣ回路ＤＣのリフレッシュの後に続けて起点となるＤＣＣ回路ＤＣのリフレッシュを行う駆動方法について説明する。図１４は、この駆動方法のタイミングチャートを示している。なお、このタイミングチャートは、図１０に示したタイミングチャートを用いる表示装置（ＱＣＩＦクラス）の動作タイミングを示しており、走査ラインの本数などの表示装置の設定も同じであるとする。
【０１９９】
図１４において、表示装置がある状態のときに単位時間１のブランキング走査期間において電流記憶信号ラインＭＳ１にリフレッシュ信号（シフトレジスタ出力）が出力されたとする。この表示装置の設定では、ブランキング走査期間が選択されるたびに、一つずつ電流記憶信号ラインＭＳｊに出力されるリフレッシュ信号がずれて出力されるため、次の単位時間２のブランキング走査期間においては電流記憶信号ラインＭＳ２にリフレッシュ信号が出力されている。そのまま順次リフレッシュ動作が行われ、単位時間１７６において電流記憶信号ラインＭＳ１７６までリフレッシュ信号が出力され、１フレーム期間内ですべてのＤＣＣ回路ＤＣがリフレッシュされる。
【０２００】
ここで、図１４においては、次の単位時間１７７において、再び電流記憶信号ラインＭＳ１にリフレッシュ信号が出力されている。このことから、図１４は、１フレーム期間に同期することなく、起点となるＤＣＣ回路ＤＣから終点となるＤＣＣ回路ＤＣまで絶えず繰り返しリフレッシュ動作が行われていることを示している。したがって、前記駆動方法を用いることで、ＤＣＣ回路ＤＣの電流値を保持する期間は、最低でも１フレーム期間の１７６／２２０でよいことになり、保持手段であるＤＣＣ回路ＤＣの中のコンデンサ容量を小さくできるため、回路の専有面積を小さくすることができる。
【０２０１】
［実施形態２］
本実施形態では、電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは１以上の整数）変化させ、上記のＤＣＣ回路ＤＣからの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかに設定することで、Ｎ階調表示（Ｎ≦ＲＭ）を行う表示装置のうち、Ｍ＝１となる表示装置、すなわち一般的なアナログ駆動方式において前記の駆動方法を用いた表示装置の構成例を示す。
【０２０２】
本表示装置は、図２に示すように、基本的には、実施形態１の表示装置と同じ構成であるが、データドライバ回路４（図１参照）ではなくデータドライバ回路８を備えている。具体的には、本表示装置は、実施形態１の表示装置と比べ、基準電流源６の出力数が電気光学素子をＲ個の状態で表示することができるように、データドライバ回路８が例えばＲ個の異なる電流値を出力できる構成となる点において異なる。
【０２０３】
ただし、本実施形態のアナログ駆動方式は、ある走査ラインＧｉを選択している時間である１水平走査期間を分割し、前半をブランキング走査の期間（設定期間）、すなわちデータラインＳとデータドライバ回路８（図１５）の出力スイッチング素子とを非導通状態としてＤＣＣ回路ＤＣのリフレッシュに充てる期間とし、後半を画素回路Ａｉｊへの画像データ信号を出力する期間（表示期間）としている。すなわち、本来アナログ駆動方式では、１フレーム期間には画像データ信号を送信する１回しか走査が行われないことに対し、本実施形態では、その画像データ信号の走査期間を２分割し、ブランキング信号と画像データ信号とを連続して送信することで、連続する２回の走査が行われているのと同じ状態とする。
【０２０４】
図１５に本発明の駆動方式を用いた、ＲＧＢ各色６ｂｉｔの階調表示品位を持つ電流制御型のアナログ駆動方式の表示装置を示す。
【０２０５】
図１５に示す表示装置は、表示パネル１がデータライン１７６×３（ＲＧＢ）×走査ライン２２０で構成されるＱＣＩＦクラスであり、図２に示す表示装置においてデータドライバ回路８を備えている。データドライバ回路８は、シフトレジスタ８１，８２、データラッチ８３、ラインラッチ８４および電圧／電流変換回路８５を備えている。
【０２０６】
シフトレジスタ８１は、前述のシフトレジスタ４１と同様なタイミング信号を出力する。データラッチ８３は、シフトレジスタ８１により生成されたタイミング信号のタイミングで、入力される６ｂｉｔの画像データ信号を１データラインごとに保持する。ラインラッチ８４は、データラッチ８３に保持された１ライン分の画像データ信号をパラレルに電圧／電流変換回路８５に転送する。
【０２０７】
シフトレジスタ８２は、前述のシフトレジスタ４２と同様、コントロール回路２から与えられるスタートパルスをコントロール回路２からのクロックに同期して転送し、対応するタイミングでブランキング走査期間に同期して各出力段から電流記憶信号ラインＭＳ１〜ＭＳ１７６を介して電流記憶制御パルス（ＤＣＣリフレッシュ信号）を出力する。また、シフトレジスタ８２は、後述する図１６または図１８のうちのいずれかの駆動方法によるＤＣＣ回路のリフレッシュを行うタイミングでＤＣＣリフレッシュ信号を出力することから、制御手段としての機能を有している。
【０２０８】
電圧／電流変換回路８５は、１７６個の６ｂｉｔＤＣＣ回路（デジタル／電流変換回路）ＤＣ６−１〜ＤＣ６−１７６（信号出力回路）を備えている。各６ｂｉｔＤＣＣ回路ＤＣ６−ｊは、１ｂｉｔのＤＣＣ回路を６個有しており、各１ｂｉｔＤＣＣによって画像データ信号を電流信号に変換して、１本の出力ラインＩｏｕｔｊへまとめて６ｂｉｔのアナログ画像データ信号データとしてデータラインＳから画素回路Ａｉｊへ送信する。
【０２０９】
なお、図１５に示すデータドライバ回路８は、ＲＧＢの三原色のうち、例えばＲ１色分に用いるドライバ回路の構成を示している。また、図１５において、１水平走査期間はブランキング走査と、プリチャージ期間および画像データ信号送信の２分割とする。
【０２１０】
図１５に示す表示装置においては、入力される画像データ信号をデータラッチ８３とラインラッチ８４の順に記憶し、６ｂｉｔＤＣＣ回路ＤＣ６−ｊへ転送する駆動方法に関しては、図１９および図２０にて示した非特許文献１の構成とほぼ同じ構成をとる。
【０２１１】
ただし、電圧／電流変換回路８５は、本発明のブランキング走査期間を利用したＤＣＣ回路ＤＣのリフレッシュを行う駆動方式を採用している。これにより、電圧／電流変換回路８５では、従来例の表示装置のように、２個１組のＤＣＣ回路ＤＣの状態を交互に切り替えて画素回路Ａｉｊへの画像データ信号の書き込みを行う必要がないため、データラインＳと６ｂｉｔＤＣＣ回路ＤＣ６−ｊとの間にＡ／Ｂセレクタ１０６（図２０参照）を用いる必要はない。
【０２１２】
さらに、データラインＳｊの１本当たりに接続される６ｂｉｔＤＣＣ回路ＤＣ６−ｊは１個であり、従来例の表示装置の半数となる。よって、電圧／電流変換回路８５を構成するＤＣＣ回路ＤＣの個数は同じ数で、１ｔｏ２セレクタ１０６を用いなくても従来例と同じ構成をとることが可能である。
【０２１３】
これは、１フレーム期間に画像データ信号を送信するための走査とは別に、任意のタイミングでブランキング走査を行うとすると、表示装置外部のコントロール回路２からゲートドライバ回路５へ２つの走査タイミングを生成して送信するか、または表示装置内部もしくはゲートドライバ回路５に入力される走査信号から２つの走査信号を生成する必要があり、回路規模が増大する。
【０２１４】
これに対し、走査は１フレーム期間に１回の走査ではあるが、データドライバ回路８のうち、画素回路Ａｉｊへの信号出力を制御する回路のｏｎ／ｏｆｆ状態を使い分けることで１水平走査期間を分割し、ブランキング走査と画素回路Ａｉｊへの信号送信とを連続して行う。これにより、走査に関するデータドライバ回路８の構成を１フレーム期間あたり１回の走査と変わらない規模に抑えることができる。
【０２１５】
ただし、データドライバ回路８から各データラインＳまでの間に、１水平走査期間を分割するためのスイッチング素子もしくはスイッチング回路が必要となる。
【０２１６】
しかし、これらスイッチング回路は本発明を実現するためだけの特別な構成ではなく、以下のような理由で通常のアナログ駆動方式でも効果のある構成である。
【０２１７】
実施形態１でも触れたように、特に電気光学素子に有機ＥＬ素子を用いた電流制御型のアナログ駆動方式の表示装置で、低い階調の輝度を設定するには非常に低い電流値を駆動回路に書き込むことになるため、その電流値を駆動回路に記憶させるためのある程度の時間を要する。これは、画素回路Ａｉｊに関しても同様である。
【０２１８】
したがって、電流制御型のアナログ駆動方式の表示装置では、非特許文献２に示されるように画素回路Ａｉｊに画像データ信号である電流を書き込む前にプリチャージを行い、電流を記憶させる時間を短縮させることが望ましい。
【０２１９】
このプリチャージは、一般的には画素回路Ａｉｊに信号を書き込む直前に行われるものであり、ＤＣＣ回路ＤＣとは別に動作し、画像データ信号の送信とは異なるタイミングで画素回路Ａｉｊに電圧を印加することでも可能である。したがって、１水平走査期間をブランキング走査と画像データ信号送信の走査とに分割した前述の方法において、ブランキング走査の期間にプリチャージを行うことができる。
【０２２０】
ただし、プリチャージ回路は、ＤＣＣ回路ＤＣから次に画素回路Ａｉｊに書き込む電流値を参照し、画素回路Ａｉｊにプリチャージする電位を決定する構成とする方が、過不足のないプリチャージを行うことができるため好ましい。この場合、プリチャージを行っている間にはＤＣＣ回路ＤＣが出力可能な状態でなくてはならない。したがって、１水平走査期間をさらにブランキング走査、プリチャージ、画像データ信号送信の３つに分割、もしくは１水平走査期間をブランキング走査と画像データ信号送信との２つに分割し、非特許文献２と同じく画像データ信号送信の期間を更に分割してプリチャージと実際の画像データ信号送信の時間に充てることが望ましい。
【０２２１】
さらに、表示装置の高精細化によって電気光学素子の面積が縮小され、かつ電気光学素子、特に有機ＥＬ素子の発光効率向上を考えれば、今後画素回路Ａｉｊに送信する電流値はさらに低下する。このため、電気光学素子に有機ＥＬ素子を用いた表示装置にはプリチャージ回路を備えることが望ましい。
【０２２２】
プリチャージ回路を設け、画像データ信号を送信する走査期間を分割し、それぞれにブランキング走査、プリチャージ期間、画像データ信号走査を割り当てることで、従来のドライバ回路に大きな変更を加えることなく、同様に回路規模を縮小できる。
【０２２３】
このプリチャージ回路とＤＣＣ回路ＤＣの出力を切り替えるには、データドライバ回路８とデータラインＳとの間にはスイッチング回路が必要である。したがって、本発明を実施する方法として１水平走査期間の分割にこれらの回路を利用することは、特別な構成を追加する必要がないために好ましい。
【０２２４】
なお、プリチャージ回路に関しては非特許文献２または特開２００３−１９５８１２号公報にて詳しく述べられているので、ここでは詳細な説明を省略する。
【０２２５】
また、図１６は、図１５の表示装置の駆動タイミングチャートである。図１６において、横軸は時間を示し、縦軸はデータラッチ出力、ラインラッチ出力（デジタル信号ＤＴ１−１〜ＤＴ１−６，…，ＤＴ１７６−１〜ＤＴ１７６−６）、出力ライン（Ｉｏｕｔ１〜Ｉｏｕｔ１７６）、およびシフトレジスタ８２からの出力（電流記憶信号ラインＭＳ１〜ＭＳ１７６から出力される電流記憶制御パルス）を示す。
【０２２６】
まず、選択期間１ｓｔＨで走査ラインＧｉが選択される。この状態で、選択期間１ｓｔＨを２分割した前半の期間において、すべてのラインラッチ出力、すなわちデジタルデータ出力ラインＤｊ−１〜Ｄｊ−６の電位が低電位（Ｌ）であるためＤＣＣ回路ＤＣのスイッチング素子ＳＷ３が非導通状態となり、ｏｎ（Ｈ）の電流記憶信号パルスが電流記憶信号ラインＭＳ１に印加されるので、ＤＣＣ回路ＤＣ１がリフレッシュされる。
【０２２７】
次に、プリチャージと画像データ信号の送信とが連続して行われる１ｓｔＨ後半で、電流記憶信号ラインＭＳ１にはｏｆｆ（Ｌ）の信号が出力され、ラインラッチ出力からは画像データ信号に対応した各ｂｉｔの信号が送信され、ＤＣＣ回路ＤＣが出力状態となり、走査ラインＧｉ上の画素回路Ａｉｊへプリチャージと画像データ信号の送信とが連続して行われる。
【０２２８】
次に、走査ラインＧｉ＋１が選択される選択期間２ｎｄＨに移ると、その前半では選択期間１ｓｔＨと同様ですべてのラインラッチ出力がＬとなった状態で、今度は電流記憶信号ラインＭＳ２に電流記憶信号パルスが印加され、ＤＣＣ回路ＤＣ２がリフレッシュされる。引き続き選択期間２ｎｄＨ後半では、走査ラインＧｎ＋１上の画素回路Ａｉｊでプリチャージと画像データ信号の書き込みとが行われる。
【０２２９】
このように、本実施形態の駆動方法によれば、従来例では必須であったＤＣＣ回路ＤＣとデータラインとの間に用いる２つのセレクタを用いることなく、従来例と同じ個数のＤＣＣ回路ＤＣで同じ構成を実現することができる。
【０２３０】
これは、実質的にはデータライン１本当たりに必要なＤＣＣ回路ＤＣを１個に減らすことができることを意味する。また、従来例で用いていたデータラインとＤＣＣ回路ＤＣの間のセレクタ回路はすべて不要であり、これら回路を配置する分の回路面積や消費電力を減らすことができる。さらに、従来例のように１ｔｏ２セレクタを用いて１水平走査期間を分割する必要がないため、画素回路Ａｉｊへの書き込み時間を増やすことができ、特に低輝度の画像データ信号、すなわち微少電流の書き込みには有利である。
【０２３１】
さらに、本実施形態の駆動方法は、基本的に画素回路Ａｉｊなどを駆動するドライバ回路以外の構成には依存しないため、図１５に示すデータドライバ回路８の構成を、図１７に示すように、従来技術と同様に１ｔｏ２セレクタＳＥＬ１〜ＳＥＬ８８を用いてＤＣＣ回路ＤＣを隣り合う２本のデータラインＳｊ，Ｓｊ＋１で共有する構成にすることも可能である。
【０２３２】
この構成では、図１５の構成に加えて選択出力回路としての１ｔｏ２セレクタ回路ＳＥＬ１〜ＳＥＬ８８を必要とし、１水平走査期間を分割することでデータドライバ回路８の動作周波数が高くなるが、図１５の表示装置の構成に比べてＤＣＣ回路ＤＣの必要数がさらに半減する。したがって、この構成をとる図１５の表示装置は、１７６本のデータラインＳに対してＤＣＣ回路ＤＣの個数は８８個と、従来例と比較して必要となるＤＣＣ回路ＤＣの個数が半分で構成されている。なお、このような駆動方法を用いるには、ラインラッチ８４から送信する画像データ信号は、１ｔｏ２セレクタ８６の切り替えと同期して、入力されるデータラインＳの１７６本分の画像データを半数ずつ出力するような構成をとる必要がある。
【０２３３】
また、図１８に図１７の表示装置の駆動タイミングチャートを示す。
【０２３４】
まず、図１７の表示装置は、図１５の表示装置と同じく１水平走査期間を２分割してブランキング走査と画像データ信号を送信する駆動方式である。しかし、図１７の表示装置は、さらに画像データ信号の送信を行う期間を２分割するため、本来の１水平走査期間を４分割する形となる。したがって、図１７の表示装置の動作タイミングチャートを示す図１８においては、１水平走査期間は４分割されており、ブランキング走査、画像データ信号送信、ブランキング走査および画像データ信号送信の４つの状態を繰り返す。この画像データ信号送信では１ｔｏ２セレクタ回路ＳＥＬ１〜ＳＥＬ８８がある一方のデータラインＳにＤＣＣ回路ＤＣを接続し、ブランキング走査の期間に切り替えを行って、画像データ信号送信では他方のデータラインＳに接続する。
【０２３５】
一方、ＤＣＣ回路ＤＣのリフレッシュ信号である電流記憶信号ラインＭＳｊに出力される電流記憶制御パルスには、ブランキング走査と同期してシフトレジスタ８１からリフレッシュ信号が順次送信される。ここで、図１８の動作タイミングでは、ブランキング走査は１水平走査期間に２回あるが、走査ライン数がＤＣＣ回路ＤＣの個数を上回るため、必ずしもブランキング走査の度にリフレッシュを行う必要はない。図１８の動作の場合、８８個のＤＣＣ回路ＤＣのリフレッシュをする必要があるが、ブランキング走査の２回に１回の割合でリフレッシュを行っている。これは、ＤＣＣ回路ＤＣが出力値を保持する期間が１フレーム期間よりも長ければ、回路の消費電力を押さえるために可能な限りシフトレジスタ８２の動作周波数を低くすることが望ましい。したがって、シフトレジスタ８２からはブランキング走査２回に１回の割合で電流記憶信号ラインＭＳｊに電流記憶制御パルスを送信するように構成することが望ましい。
【０２３６】
このように、アナログ駆動方式においても、ＤＣＣ回路ＤＣのリフレッシュに必要な時間が１水平走査期間の１／２以下である条件の表示装置において本実施形態における駆動方法を用いるならば、実施形態１の図１２に示す構成と同様に、１ｔｏ２セレクタ回路ＳＥＬ１〜ＳＥＬ８８を用いて隣り合うデータラインでＤＣＣ回路ＤＣを共有し、必要となるＤＣＣ回路ＤＣの個数を減らすことができる。その結果、データドライバ回路８の専有面積を大幅に縮小することが可能となるため、表示装置の小型化が達成できるという観点では望ましい構成である。
【０２３７】
［実施形態３］
本実施形態では、実施形態１と同様に、一般的なデジタル駆動方式において前記の駆動方法を用いた表示装置の構成例を示す。
【０２３８】
図２３に本実施形態の表示装置の構成図を示す。本実施形態で示す表示装置は、画素回路やＤＣＣ回路などの回路構成において基本的には実施形態１と同じであるが、以下に示す点が異なる。まず、本表示装置は、図１に示すようにデータドライバ回路２００を制御手段として備え、さらに図９に示す構成と異なり図２３に示すようにプリチャージ回路２０１を電位付与手段として備えている。このプリチャージ回路２０１は、それぞれの出力が各データラインＳｊに接続され、プリチャージのタイミングを制御するプリチャージ制御信号ＰＣＫによって、電圧／電流変換回路４５からの出力が非発光信号のときにはプリチャージ電位ＰＶｏｕｔｊ〜ＰＶｏｕｔｊ＋１を画素回路Ａｉｊに与え、同出力が発光信号のときには出力しない排他的な動作をするように構成された回路である。これにより、本表示装置は、プリチャージ期間には電圧／電流変換回路４５から画素回路Ａｉｊに非発光信号を送信するように構成される。また、データドライバ回路２００は、プリチャージ回路２０１と同様にプリチャージ制御信号ＰＣＫが印加され、その印加期間に非発光信号を出力する。
【０２３９】
図２４にデータドライバ回路２００の構成を示す。データドライバ回路２００は、基本構成をデータドライバ回路４と同じとし、シフトレジスタ４１、データラッチ４３、ラインラッチ４４および電圧／電流変換回路４５を有している。ただし、データドライバ回路４のシフトレジスタ４２はシフトレジスタ２０３に変更し、ラインラッチ出力はタイミング回路２０２を介して電圧／電流変換回路４５に入力される点が異なる。タイミング回路２０２は、複数のフリップフロップ２０２ａから構成されており、上記のプリチャージ制御信号ＰＣＫに応じて、ラインラッチ４４からの１ライン分の画像データ信号ＳＤＡをそのまま出力するか、または電圧／電流変換回路４５からの出力を必ず非発光信号とする信号に変換する。
【０２４０】
このデータドライバ回路２００において、シフトレジスタ４１、データラッチ４３、ラインラッチ４４、電圧／電流変換回路４５の動作は、データドライバ回路４の説明と同じ動作をする。
【０２４１】
ただし、ラインラッチ４４からの出力は、例えば、プリチャージ制御信号ＰＣＫが“Ｈ”である期間には、そのまま電圧／電流変換回路４５に伝えられる一方、プリチャージ制御信号ＰＣＫが“Ｌ”である期間には、タイミング回路２０２によって、電圧／電流変換回路４５からの出力を必ず非発光信号とする信号に変換される。これにより、例えば電圧／電流変換回路４５は、受け取る信号が“Ｈ”のときに発光信号を画素回路Ａｉｊに送信する一方、同信号が“Ｌ”のときに非発光信号を画素回路Ａｉｊに送信する。この結果、プリチャージ制御信号ＰＣＫが“Ｈ”のときにはラインラッチ４４の出力がそのまま送信され、プリチャージ制御信号ＰＣＫが“Ｌ”のときには必ず“Ｌ”の信号が電圧／電流変換回路４５に送信されることになる。
【０２４２】
このような構成では、プリチャージ制御信号ＰＣＫが“Ｌ”の期間は、電圧／電流変換回路４５は必ず非発光信号を送信する状態とすることができる。すなわち、プリチャージ期間において、電圧／電流変換回路４５はすべて電流値の再設定が可能な状態にある。
【０２４３】
また、上記のような構成では、プリチャージ回路２０１は、プリチャージ制御信号ＰＣＫが“Ｌ”のときにプリチャージ電位を画素回路Ａｉｊに与え、プリチャージ制御信号ＰＣＫが“Ｈ”のときに画素回路Ａｉｊとプリチャージ回路２０１とが遮断されることが望ましい。換言すれば、プリチャージ制御信号ＰＣＫが“Ｌ”のときには電圧／電流変換回路４５における各デジタル／電流変換回路ＳＣＬからの電流信号（発光信号）の出力動作が停止する一方、プリチャージ制御信号ＰＣＫが“Ｈ”のときには各デジタル／電流変換回路ＳＣＬから電流信号が出力されることが望ましい。このように、プリチャージ回路２０１とデジタル／電流変換回路ＳＣＬ（信号出力回路）とは排他的に動作する。
【０２４４】
また、シフトレジスタ２０３は、シフトレジスタ４２と同様に、入力されたスタートパルスＳＰ２をクロックＣＬＫ２に同期して転送し、さらにブランキングタイミング信号ＢＣＫによってパルス幅を調整することで対応するタイミングでブランキング走査期間に同期して各出力段から電流記憶信号ラインＭＳｊを通して電流記憶制御パルスを出力する。ただし、実施形態１，２では、この電流記憶制御パルスをある水平走査期間（１Ｈ）の期間かそれ以下の期間の長さとしていたのに対し、シフトレジスタ２０３からの出力である電流記憶制御パルスは、ブランキングタイミング信号ＢＣＫを調整することで、ブランキング走査を行う水平走査期間の開始よりその直後の水平走査期間のプリチャージが終了するまでの期間に対応する長さのパルスとなっている点が異なる。
【０２４５】
上記回路構成を採ることによって、プリチャージ期間を設けた本実施形態の表示装置の駆動回路において、実施形態１に示すようにブランキング走査期間に順次ＤＣＣ回路をリフレッシュする駆動方法を適用する場合には、ブランキング走査期間に続く走査期間のプリチャージ期間もＤＣＣ回路がリフレッシュできる状態であることがわかる。したがって、実施形態１におけるＤＣＣ回路のリフレッシュ期間を、ブランキング走査を行う走査期間の直後の走査期間に行われるプリチャージの終了まで延長することができる。
【０２４６】
図２５に、上記駆動方式を用いた表示装置において、例えば表示品位がＱＣＩＦクラスとした場合の表示装置の駆動タイミングチャートを示す。
【０２４７】
上記回路構成を採ることによって、プリチャージ期間を設けた本実施形態の表示装置の駆動回路において、実施形態１に示すようにブランキング走査期間に順次ＤＣＣ回路をリフレッシュする駆動方法を適用する場合には、ブランキング走査期間に続く走査期間のプリチャージ期間もＤＣＣ回路がリフレッシュできる状態であることがわかる。したがって、実施形態１におけるＤＣＣ回路のリフレッシュ期間を、プリチャージ期間だけ延長することができる。
【０２４８】
図２５に、上記駆動方式を用いた表示装置において、例えば表示品位がＱＣＩＦクラスとした場合の表示装置の駆動タイミングチャートを示す。
【０２４９】
画素回路Ａｉｊや駆動方法については、基本的には実施形態１と変わることはなく、図１０に示したタイミングチャートと同じく、図２５においても占有期間“８”がブランキング走査期間にあたり、単位時間が１、２、…、１７６と続くに従って、シフトレジスタ出力ＭＳ−１，ＭＳ−２，…ＭＳ−１７６から順次ＤＣＣ回路へのリフレッシュ信号が送信されている。ただし、占有時間“８”の終点でシフトレジスタ出力ＭＳｊが“Ｌ”とはならず、次の占有時間である占有時間“１”のプリチャージ期間までＭＳｊの出力が“Ｈ”となっている。これは、プリチャージ制御信号ＰＣＫが“Ｌ”となっている期間（図２５中のプリチャージ期間Ｔｂに相当）は、前述の通り、電圧／電流変換回路４５からの出力はすべて非発光信号が送信される状態であり、この期間はＤＣＣ回路のリフレッシュが可能な状態であることを利用し、ブランキング走査期間である占有時間“８”に加え、占有時間“８”に連続する占有時間“１”の始点からプリチャージ期間Ｔｂが終了する時点（図２５中のＴａに相当）まで、対応するＤＣＣ回路ＤＣｊのリフレッシュを連続して行っていることを意味する。したがって、実施形態１において図１０に示した構成よりも各走査期間のプリチャージ期間ＴｂだけＤＣＣ回路のリフレッシュ期間を延長することができる。
【０２５０】
このような構成の駆動回路と駆動タイミングを用いて、ＤＣＣ回路のリフレッシュ期間を延長することにより、ＤＣＣ回路の電流値の記憶精度が向上する効果が望まれる。また、より小さな電流値の記憶が可能となり、使用できる電流値の幅が広がる効果が得られる。
【産業上の利用可能性】
【０２５１】
本発明の表示装置の駆動回路および表示装置は、時間分割階調表示方式において設定期間として例えばブランキング走査期間を設け、１回のブランキング走査期間に１個ないし複数個の信号出力回路の電流値を順次再設定する構成を静養している。これにより、１フレーム期間で信号出力回路からの画像データ信号の送信と電流値の再設定とが連続的に可能になるので、駆動回路を構成する単位回路数が減少するため、駆動回路の回路規模の縮小および動作周波数の低減を図ることができる。したがって、本発明を電気光学素子を用いたアクティブマトリクス型の表示装置に好適に利用できる。
【図面の簡単な説明】
【０２５２】
【図１】本発明の実施形態１の表示装置におけるデータドライバ回路の電圧／電流変換回路の構成を示すブロック図。
【図２】図１の電圧／電流変換回路を備えた表示装置の構成を示すブロック図である。
【図３】本発明の実施形態１の表示装置で用いる画素回路の構成を示す回路図である。
【図４】本発明の実施形態１の表示装置で用いる他の画素回路の構成を示す回路図である。
【図５】本発明の実施形態１の表示装置におけるデータドライバ回路の構成を示すブロック図である。
【図６】図５のデータドライバ回路で用いるカレントミラー構造のデジタル／電流変換回路の構成を示す回路図である。
【図７】本発明の実施形態１の表示装置で用いる駆動方法による駆動タイミングを示す図である。
【図８】（ａ）ないし（ｂ）は、図７の駆動方法を用いる場合のデジタル／電流変換回路の動作説明図である。
【図９】本発明の実施形態１の表示装置にブランキング信号書き込みのための回路を追加した構成を示すブロック図である。
【図１０】本発明の実施形態１の表示装置の動作を示すタイミングチャートである。
【図１１】本発明の実施形態１の異なるタイプの表示装置の動作を示すタイミングチャートである。
【図１２】本発明の実施形態１の表示装置における他のデータドライバ回路の一部を示すブロック図である。
【図１３】本発明の実施形態１の表示装置の他の駆動方法による動作を示すタイミングチャートである。
【図１４】本発明の実施形態１の表示装置の他の動作を示すタイミングチャートである。
【図１５】本発明の実施形態２の表示装置におけるデータドライバ回路の構成を示すブロック図である。
【図１６】図１５のデータドライバ回路を含む表示装置の動作を示すタイミングチャートである。
【図１７】本発明の実施形態２の他の表示装置のデータドライバ回路の構成図である。
【図１８】図１７のデータドライバ回路を含む表示装置の動作を示すタイミングチャートである。
【図１９】従来例の電流制御型表示装置の構成を示すブロック図である。
【図２０】図１９の表示装置におけるデータドライバ回路の構成を示すブロック図である。
【図２１】図２０のデータドライバ回路の動作を示すタイミングチャートである。
【図２２】（ａ）ないし（ｄ）は図２０のデータドライバ回路におけるデジタル／電流変換回路の構成およびその動作を示す回路図である。
【図２３】本発明の実施形態３の表示装置におけるプリチャージ回路を備えた構成を示すブロック図である。
【図２４】本発明の実施形態３の表示装置におけるデータドライバ回路の構成を示すブロック図である。
【図２５】本発明の実施形態３の表示装置の動作を示すタイミングチャートである。
【符号の説明】
【０２５３】
１                表示パネル
２                コントロール回路
３                電源回路
４，８            データドライバ回路（駆動回路）
５                ゲートドライバ回路
６                基準電流源
１１，１２          有機ＥＬ素子（電気光学素子）
４２，８２          シフトレジスタ（制御手段）
４４，８４          ラインラッチ
２０１              プリチャージ回路（電位付与回路）
２０３              シフトレジスタ（制御手段）
Ａｉｊ              画素回路
Ｃｓ１，Ｃｓ１１    コンデンサ
ＤＣＣ              デジタル／電流変換回路（信号出力回路）
Ｇ                  走査ライン
Ｓ                  データライン
ＳＥＬ              １ｔｏ２セレクタ回路（選択出力回路）
ＳＷ２              スイッチング素子（第１トランジスタ）
ＳＷＤ１            スイッチング素子（第２トランジスタ）
ＳＷ１２            スイッチング素子（第３トランジスタ）
ＳＷ１４            スイッチング素子（第１トランジスタ）
ＳＷＤ１１          スイッチング素子（第２トランジスタ）
Ｖｓｓ              電源ライン（電源線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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