(57)【要約】【課題】  溝形アイソレーション形成用の深溝を、その上部に窪みを形成することなく良好に埋め込むことのできる技術を提供することにある。【解決手段】  半導体基板１ａに形成されたアイソレーション形成用の深溝５ａと、前記深溝５ａ内に形成された、内部に巣５ｃを有する埋込絶縁膜５ｂ１と、前記深溝５ａ内に形成された、前記深溝５ａの側壁面と前記埋込絶縁膜５ｂ１の上面とで構成されている浅溝５ａ１と、前記浅溝５ａ１内の前記埋込絶縁膜５ｂ１上に形成された埋込絶縁膜５ｂ２とを有する構成とした。【選択図】  図４
2005039288.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたアイソレーション形成用の第１溝と、
前記第１溝内に形成された、内部に巣を有する第１絶縁膜と、
前記第１溝内に形成された、前記第１溝の側壁面と前記第１絶縁膜の上面とで構成されている第２溝と、
前記第２溝内の前記第１絶縁膜上に形成された第２絶縁膜とを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記巣は、前記第１絶縁膜と前記第２絶縁膜とに囲まれていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記第１絶縁膜の上面中央に、前記巣が存在することを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記第２絶縁膜の上面は平坦であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記第１絶縁膜と前記第２溝の内壁面に８５度未満のテーパ角を有することを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記第２溝のアスペクト比は、１以下であることを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、前記第１および前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項８】
半導体基板に形成されたフィールド絶縁膜と、
前記半導体基板に、前記フィールド絶縁膜を貫通して形成されたアイソレーション形成用の第１溝と、
前記第１溝内に形成された、内部に巣を有する第１絶縁膜と、
前記第１溝内に形成された、前記第１溝の側壁面と前記第１絶縁膜の上面とで構成されている第２溝と、
前記第２溝内の前記第１絶縁膜上に形成された第２絶縁膜とを有することを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、前記第２溝の底部は、前記フィールド絶縁膜の厚さ内に位置していることを特徴とする半導体集積回路装置。
【請求項１０】
請求項８記載の半導体集積回路装置において、前記第２絶縁膜の底部は、前記フィールド絶縁膜の厚さ内に位置していることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、前記第２絶縁膜は、前記フィールド絶縁膜の厚さ内に位置していることを特徴とする半導体集積回路装置。
【請求項１２】
請求項８記載の半導体集積回路装置において、前記巣の一部は、前記フィールド絶縁膜の厚さ内に位置していることを特徴とする半導体集積回路装置。
【請求項１３】
請求項８記載の半導体集積回路装置において、前記巣は、前記第１絶縁膜と前記第２絶縁膜とに囲まれていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項８記載の半導体集積回路装置において、前記第１絶縁膜の上面中央に、前記巣が存在することを特徴とする半導体集積回路装置。
【請求項１５】
請求項８記載の半導体集積回路装置において、前記第２絶縁膜の上面は平坦であることを特徴とする半導体集積回路装置。
【請求項１６】
請求項８記載の半導体集積回路装置において、前記第２絶縁膜の上面位置と、前記フィールド絶縁膜の上面位置とが等しいことを特徴とする半導体集積回路装置。
【請求項１７】
請求項８記載の半導体集積回路装置において、前記第１絶縁膜と前記第２溝の内壁面に８５度未満のテーパ角を有することを特徴とする半導体集積回路装置。
【請求項１８】
請求項８記載の半導体集積回路装置において、前記第２溝のアスペクト比は、１以下であることを特徴とする半導体集積回路装置。
【請求項１９】
請求項８記載の半導体集積回路装置において、前記第１および前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１〜１９のいずれか１項に記載の半導体集積回路装置において、前記半導体基板は、絶縁層上に形成された半導体層を含むＳＯＩ構造を有し、前記第１溝は、前記絶縁層に達するように形成されていることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１〜２０のいずれか１項に記載の半導体集積回路装置において、前記半導体集積回路装置は、ｐＭＯＳＦＥＴと、ｎＭＯＳＦＥＴとを有するメモリセルを備え、前記第１溝は、前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴとの間に設けられていることを特徴とする半導体集積回路装置。
【請求項２２】
請求項２１記載の半導体集積回路装置において、ぞれぞれのメモリセルは、前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴとのフリップフロップ回路を含むことを特徴とする半導体集積回路装置。
【請求項２３】
請求項２２記載の半導体集積回路装置において、前記メモリセルは、スタティック型ランダムアクセスメモリであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置技術に関し、特に、溝形アイソレーションを形成する工程を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
溝形アイソレーションは、半導体基板において、隣接する半導体集積回路素子間に形成された溝内に所定の埋め込み材料を充填することにより、隣接する半導体集積回路素子間を電気的に分離する素子分離部である。
【０００３】
本発明者が検討した溝形アイソレーションの形成方法は、例えば次のとおりである。すなわち、まず、半導体基板に溝を形成した後、その溝の内面に絶縁膜を形成する。続いて、半導体基板上に、例えば多結晶シリコン膜を堆積した後、その多結晶シリコン膜をエッチバックすることにより溝内にのみ多結晶シリコンを充填する。その後、半導体基板に対して酸化処理を施すことにより、溝内の多結晶シリコン膜の上部を酸化することにより、その上部を絶縁膜にする。
【０００４】
また、その溝内に絶縁膜を埋め込む方法としては、例えば特開昭５８−１４３５４８号公報があり、その概要は、次のとおりである。すなわち、まず、溝の内壁面に絶縁膜からなるサイドウォールを形成することにより溝の内壁面にテーパを形成した後、半導体基板上に埋め込み用の絶縁膜を堆積する。続いて、その埋め込み用の絶縁膜をエッチバックすることにより溝内にのみ埋め込み用の絶縁膜を充填する（特許文献１参照）。
【特許文献１】特開昭５８−１４３５４８号公報
【特許文献２】特開平３−１４９８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記従来の技術においては、以下の問題があることを本発明者は見い出した。
【０００６】
すなわち、溝内に多結晶シリコン膜を充填した後、その上部を酸化することにより溝内の多結晶シリコン膜上部の絶縁性を確保する上記従来の技術においては、溝内の多結晶シリコン膜の酸化レートが溝の外周近傍と中央部とで異なることにより、その多結晶シリコン膜の上部に形成される絶縁膜の外周部の厚さが、中央部よりも薄くなり、溝の外周に窪みが形成される結果、その後の導体パターンの形成に際して、その窪みに導体膜が残留するようになり、その残留した導体膜がパターニングされた導体パターン間を短絡させてしまう問題がある。
【０００７】
この問題を解決する従来技術としては、例えば特開平３−１４９８４９号公報があり、溝内に充填された多結晶シリコン膜の上部を酸化する前後に、その多結晶シリコン膜上部の平坦性を確保するための絶縁膜を形成する技術について開示されている（特許文献２参照）。しかし、この場合は、その平坦性を確保するための絶縁膜を形成するための工程が必要となる。
【０００８】
また、溝内に絶縁膜を埋め込む上記従来の技術は、溝のアスペクト比が１より小さい場合に対しては有効であるが、そのアスペクト比が１より大きくなると溝内において巣が形成される問題がある。この巣は、溝内に埋め込まれた絶縁膜が粗の状態であり、溝内の絶縁膜のカバレージが悪く、完全に埋め込まれていないために生じるものである。そして、この巣が、溝の上部に表出する結果、その後の導体パターンの形成に際して、その巣に導体膜が残留するようになり、その残留した導体膜がパターニングされた導体パターン間を短絡させてしまう問題がある。
【０００９】
本発明の目的は、溝形アイソレーション形成用の深溝を、その上部に窪みを形成することなく良好に埋め込むことのできる技術を提供することにある。
【００１０】
本発明の他の目的は、溝形アイソレーション形成用の深溝を、その上部に窪みを形成することなく、また、製造工程の大幅な増大を招くことなく、良好に埋め込むことのできる技術を提供することにある。
【００１１】
本発明の他の目的は、溝形アイソレーション形成用の深溝を、その上部に巣を表出させることなく良好に埋め込むことのできる技術を提供することにある。
【００１２】
本発明の他の目的は、溝形アイソレーション形成用の深溝を、その上部に巣を表出させることなく、また、製造工程の大幅な増大を招くことなく、良好に埋め込むことのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、半導体基板に形成されたアイソレーション形成用の第１溝と、前記第１溝内に形成された、内部に巣を有する第１絶縁膜と、前記第１溝内に形成された、前記第１溝の側壁面と前記第１絶縁膜の上面とで構成されている第２溝と、前記第２溝内の前記第１絶縁膜上に形成された第２絶縁膜とを有するものである。
【００１６】
また、本願において開示される発明のうち、他のものの概要を簡単に説明すれば、次の通りである。
【００１７】
すなわち、本発明の半導体集積回路装置の製造方法は、アスペクト比が１より大きな溝形アイソレーション形成用の深溝を半導体基板に形成する工程と、前記深溝内にアスペクト比が１以内の浅溝が残るように第１絶縁膜を埋め込む工程と、前記半導体基板上に第２絶縁膜を堆積した後、その第２絶縁膜の上部を除去することにより、前記浅溝内に埋め込まれた第２絶縁膜の上部を、その上面位置が前記浅溝の周囲の平面位置と等しくなるように平坦にする工程とを有するものである。
【００１８】
また、本発明の半導体集積回路装置の製造方法は、前記深溝内に埋め込まれた第１絶縁膜の上面中央に窪みを形成するものである。
【００１９】
また、本発明の半導体集積回路装置の製造方法は、アスペクト比が１より大きな溝形アイソレーション形成用の深溝を半導体基板に形成する工程と、前記深溝の内壁面に絶縁膜を形成した後、その深溝内に、アスペクト比が１以内の浅溝が残るように半導体膜を埋め込む工程と、前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜の上部を除去することにより、前記浅溝内に埋め込まれた第２絶縁膜の上部を、その上面位置が前記浅溝の周囲の平面位置と等しくなるように平坦にする工程とを有するものである。
【００２０】
さらに、本発明の半導体集積回路装置の製造方法は、前記深溝の開口部にテーパ部を形成するものである。
【００２１】
上記した本発明の半導体集積回路装置の製造方法によれば、高アスペクト比の溝形アイソレーション用の深溝を埋め込む際に、その埋め込み工程を２回に分け、１回目の埋め込み工程に際しては深溝のアスペクト比を下げるために深溝を所定分だけ埋め込み浅溝に変え、２回目の埋め込み工程に際しては浅溝を埋め込むとともに浅溝内の埋め込み材料の上部を平坦にすることにより、高アスペクト比の深溝の上部に巣を表出させることなく、また、深溝の上部外周に窪みを形成することなく、しかも、製造工程数の大幅な増大を招くことなく、深溝を良好に埋め込むことが可能となる。
【００２２】
また、上記した本発明の半導体集積回路装置の製造方法によれば、深溝内に埋め込まれた第１絶縁膜の上面中央に窪みを形成することにより、第１絶縁膜の上面中央と、浅溝の上面との間に埋め込まれる第２絶縁膜の厚さをある程度確保することができるので、第１絶縁膜の中央に巣が形成されていたとしても、第２絶縁膜の中央に大きな窪みあるいは第１絶縁膜中央の巣に通じる溝が形成されるのを防止することが可能となる。
【００２３】
さらに、上記した本発明の半導体集積回路装置の製造方法によれば、前記深溝の開口部にテーパ部を形成することにより、浅溝内に、巣を生じることなく第２絶縁膜を埋め込むことが可能となる。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).本発明の半導体集積回路装置の製造方法によれば、アスペクト比の高い溝形アイソレーション用の深溝を埋め込む際に、その埋め込み工程を２回に分け、１回目の埋め込み工程に際しては深溝のアスペクト比を下げるために深溝を所定分だけ埋め込み浅溝に変え、２回目の埋め込み工程に際しては浅溝を埋め込むとともに浅溝内の埋め込み材料の上部を平坦にすることにより、高アスペクト比の深溝の上部に巣を表出させることなく、また、深溝の上部外周に窪みを形成することなく、しかも、製造工程数の大幅な増大を招くことなく、深溝を良好に埋め込むことが可能となる。
【００２５】
したがって、溝形アイソレーション形成後の導体パターンの形成に際して、溝形アイソレーションの上部の窪みあるいは巣に導体膜が残留することに起因する導体パターン間の短絡不良を防止することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
(2).上記した本発明の半導体集積回路装置の製造方法によれば、深溝内に埋め込まれた第１絶縁膜の上面中央に窪みを形成することにより、第１絶縁膜の上面中央と、浅溝の上面との間に埋め込まれる第２絶縁膜の厚さをある程度確保することができるので、第１絶縁膜の中央に巣が形成されていたとしても、第２絶縁膜の中央にその巣に起因する大きな窪みあるいは第１絶縁膜中央の巣に通じる溝が形成されるのを防止することが可能となる。
(3).上記した本発明の半導体集積回路装置の製造方法によれば、前記深溝の開口部にテーパ部を形成することにより、浅溝内に、巣を生じることなく第２絶縁膜を埋め込むことが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
図１は本発明の一実施の形態である半導体集積回路装置を構成する半導体チップの全体平面図、図２は図１の半導体チップの要部平面図、図３は図１の半導体集積回路装置を構成するメモリセルの回路図、図４は図１の半導体集積回路装置の要部断面図、図５〜図１０は本発明の一実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図、図１１はテーパ部を有する溝に絶縁膜を堆積する場合の溝内と平面部との絶縁膜の堆積レート比を表すグラフ図、図１２〜図１６は図１０に続く製造工程中における半導体基板の要部断面図、図１７は図１６の製造工程中における半導体基板の要部斜視図、図１８は図１６に続く製造工程中における半導体基板の要部断面図である。
【００２８】
本実施の形態１の半導体集積回路装置は、例えば論理回路領域とメモリ回路領域とを同一の半導体チップに設けてなる複合ゲートアレイである。本実施の形態１の半導体チップの平面図を図１に示す。
【００２９】
半導体チップ１の外周には、入出力回路領域２が配置されている。入出力回路領域２には、例えば入力バッファ回路や出力バッファ回路等のような入出力回路が形成されている。
【００３０】
この入出力回路は、外部デバイスからの入力信号を半導体チップ１内に形成された内部回路で使用可能な信号に変換したり、内部回路からの信号を長い伝送線を通じて外部デバイスに伝送可能なように増幅したりするための回路である。入出力回路は、入出力回路領域２に配置された複数のＣＣＢ（Controlled Collapse Bump）電極２ａを通じて外部デバイスと電気的に接続されるようになっている。
【００３１】
また、半導体チップ１の中央には、論理回路領域３が配置されている。論理回路領域３には、図１の横方向に延在する入出力回路領域３ａが配置されており、これによって論理回路領域３が上下に２分割されている。さらに、論理回路領域３には、図１の縦方向に延在する入出力回路領域３ｂが所定の間隔毎に配置されており、これら入出力回路領域３ａ，３ｂによって論理回路領域３が１０分割されている。
【００３２】
さらに、入出力回路領域３ａ，３ｂによって分割された論理回路領域３には、複数の論理回路ブロック３ｃが配置されている。論理回路ブロック３ｃには、例えば高速駆動が可能なＥＣＬ（Emitter Coupled Logic）回路および低消費電力駆動が可能なＣＭＯＳ（Complimentary MOS）回路が配置されている。
【００３３】
図１において、論理回路領域３の上下には、メモリ回路領域４が配置されている。各メモリ回路領域４には、図１の横方向に延在する周辺回路領域および入出力回路領域４ａが配置されており、これによってメモリ回路領域４が上下に２分割されている。また、メモリ回路領域４には、図１の縦方向に延在する周辺回路領域および入出力回路領域４ｂが所定の間隔毎に配置されており、これら入出力回路領域４ａ，４ｂによってメモリ回路領域４が、例えば８個のメモリマット４ｃに分割されている。
【００３４】
また、図示しないが入出力回路領域３ａ，３ｂ，４ａ，４ｂ上にもＣＣＢ電極２ａが形成され、半導体チップ１の内側に形成された入出力回路もＣＣＢ電極２ａを介して外部デバイスに接続される。
【００３５】
さらに、ＣＣＢ電極２ａは、論理回路ブロック３ｃ、メモリマット４ｃ上にも配置され、電源供給やダミー電極として用いられる。つまり、ＣＣＢ電極２ａは半導体チップ１上でアレイ状に配置される。
【００３６】
メモリマット４ｃには、複数のメモリセル（図１には図示せず）が配置されている。このメモリセルの平面図および回路図をそれぞれ図２および図３に示す。
【００３７】
メモリセル４ｄは、例えばフリップフロップ回路を基本としたＳＲＡＭ（Static RAM）セルであり、例えば２個のｐチャネルＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）４ｄp と、４個のｎチャネルＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）４ｄna,４ｄnbとから構成されている。
【００３８】
ｐＭＯＳ４ｄpは、フリップフロップ回路を構成するＭＯＳ・ＦＥＴであり、ソース・ドレイン領域を構成する一対の半導体領域４ｄpL,４ｄpLと、それら半導体領域４ｄpL,４ｄpL間上に配置されたゲート電極４ｄg1とを有している。
【００３９】
ｐＭＯＳ４ｄpの一対の半導体領域４ｄpLには、例えばｐ形不純物のホウ素が導入されている。ｐＭＯＳ４ｄp の一方の半導体領域４ｄpLは、電源ラインを通じて電源電位ＶCCと電気的に接続されている。
【００４０】
ｎＭＯＳ４ｄnaは、フリップフロップ回路を構成するＭＯＳ・ＦＥＴであり、ソース・ドレイン領域を構成する一対の半導体領域４ｄnaL,４ｄnaLと、それら半導体領域４ｄnaL,４ｄnaL間上に配置されたゲート電極４ｄg1とを有している。このゲート電極４ｄg1は、上記したｐＭＯＳ４ｄp のゲート電極と共通に使用されている。
【００４１】
ｎＭＯＳ４ｄnaの一対の半導体領域４ｄnaLには、例えばｎ形不純物のリンまたはヒ素が導入されている。ｎＭＯＳ４ｄnaの一方の半導体領域４ｄnaLは、電源ラインを通じて接地電位ＶSSと電気的に接続されている。
【００４２】
このｐＭＯＳ４ｄp とｎＭＯＳ４ｄnaとの間の素子分離領域には、後述する溝形アイソレーション５が配置されている。本実施の形態１においては、この素子分離部を溝形アイソレーション５としたことにより、従来、ラッチアップ耐性等を確保するために2.５μｍ程度確保していたｐＭＯＳとｎＭＯＳとの間隔を、例えば1.２μｍ程度に縮小することが可能となっている。
【００４３】
また、ｎＭＯＳ４ｄnbは、スイッチング用のＭＯＳ・ＦＥＴであり、ソース・ドレイン領域を構成する一対の半導体領域４ｄnbL,４ｄnbLと、それら半導体領域４ｄnbL,４ｄnbL 間上に配置されたゲート電極４ｄg2とを有している。このゲート電極４ｄg2は、ワード線４Ｗの一部であり、２つのｎＭＯＳ４ｄna,４ｄnbに共通に使用されている。
【００４４】
ｎＭＯＳ４ｄnbの一対の半導体領域４ｄnbLには、例えばｎ形不純物のリンまたはヒ素が導入されている。ｎＭＯＳ４ｄnbの一方の半導体領域４ｄnbLは、ビット線４Ｂと電気的に接続されている。ｎＭＯＳ４ｄnbの他方の半導体領域４ｄnbLは、上記ｐＭＯＳ４ｄp およびｎＭＯＳ４ｄnaの半導体領域４ｄpL,４ｄnaLと電気的に接続されている。
【００４５】
また、本実施の形態１の半導体集積回路装置の要部断面図を図４に示す。半導体チップ１を構成する半導体基板１ａは、例えばＳＯＩ（Silicon On Insulator）構造を有しており、支持基板１ａ1と、その上に形成された絶縁層１ａ2と、その上に形成された半導体層１ａ3とから構成されている。
【００４６】
支持基板１ａ1は、例えばシリコン（Ｓｉ）単結晶からなる。絶縁層１ａ2は、例えば二酸化ケイ素（ＳｉＯ2)からなり、その厚さは、例えば０.５μｍ〜１μｍ程度である。半導体層１ａ3は、例えばｎ形のＳｉ単結晶からなり、その上層部分は、エピタキシャル層となっている。半導体層１ａ3の厚さは、例えば２μｍ程度である。エピタキシャル層の厚さは、例えば１μｍ程度である。
【００４７】
半導体層１ａ3において、ｐＭＯＳ形成領域Ｐには、上記したｐＭＯＳ４ｄpが形成されている。ｐＭＯＳ形成領域Ｐの半導体層１ａ3には、埋込領域６ａ、チャネルストッパ領域７ａおよび素子領域８ａが下層から順に形成されている。
【００４８】
埋込領域６ａには、例えばｎ形不純物のアンチモンが導入されている。また、チャネルストッパ領域７ａおよび素子領域８ａには、例えばｎ形不純物のリンまたはヒ素が導入されている。
【００４９】
上記したｐＭＯＳ４ｄp の一対の半導体領域４ｄpLは、素子領域８ａ内に形成されている。また、上記したゲート電極４ｄg1は、一対の半導体領域４ｄpL間上にゲート絶縁膜４ｄoxを介して形成されている。なお、一対の半導体領域４ｄpLは、絶縁膜９ａに穿孔された接続孔１０ａを通じてそれぞれ電極１１ａと電気的に接続されている。ゲート絶縁膜４ｄoxおよび絶縁膜９ａは、例えばＳｉＯ2からなる。電極１１ａは、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる。
【００５０】
半導体層１ａ3において、ｎＭＯＳ形成領域Ｎには、上記したｎＭＯＳ４ｄnaが形成されている。ｎＭＯＳ形成領域Ｎの半導体層１ａ3には、チャネルストッパ領域７ｂおよび素子領域８ｂが下層から順に形成されている。チャネルストッパ領域７ｂおよび素子領域８ｂには、例えばｐ形不純物のホウ素が導入されている。
【００５１】
上記したｎＭＯＳ４ｄnaの一対の半導体領域４ｄnaLは、素子領域８ｂ内に形成されている。また、上記したゲート電極４ｄg1は、一対の半導体領域４ｄnaL間上にゲート絶縁膜４ｄoxを介して形成されている。なお、一対の半導体領域４ｄnaLは、絶縁膜９ａに穿孔された接続孔１０ｂを通じてそれぞれ電極１１ｂと電気的に接続されている。電極１１ｂは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００５２】
また、半導体層１ａ3において、バイポーラトランジスタ形成領域Ｂｉには、例えば上記したＥＣＬ回路等を構成するｎｐｎ形のバイポーラトランジスタ１２が形成されている。
【００５３】
バイポーラトランジスタ形成領域Ｂｉの半導体層１ａ3には、コレクタ埋込領域１２ｃ1、コレクタ領域１２ｃ2およびコレクタ引出し領域１２ｃ3が形成されている。
【００５４】
コレクタ埋込領域１２ｃ1には、例えばｎ形不純物のアンチモンが導入されている。また、コレクタ領域１２ｃ2およびコレクタ引出し領域１２ｃ3には、例えばｎ形不純物のリンまたはヒ素が導入されている。なお、コレクタ引出し領域１２ｃ3は、絶縁膜９ａに穿孔された接続孔１０ｃを通じてコレクタ電極１１ｃと電気的に接続されている。コレクタ電極１１ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００５５】
コレクタ領域１２ｃ2の上部には、ベース領域１２ｂが形成されている。ベース領域１２ｂは、中央の真性ベース領域１２ｂ1と、その外周のベース引出し領域１２ｂ2とから構成されている。ベース領域１２ｂには、例えばｐ形不純物のホウ素が導入されている。
【００５６】
ベース引出し領域１２ｂ2は、ベース引出し電極１３ｂと電気的に接続されている。ベース引出し電極１３ｂは、例えばｐ形の多結晶シリコンからなり、絶縁膜９ａ，９ｂに穿孔された接続孔１０ｄを通じてベース電極１１ｄと電気的に接続されている。ベース電極１１ｄは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００５７】
真性ベース領域１２ｂ1の上部には、エミッタ領域１２ｅが形成されている。エミッタ領域１２ｅには、例えばｎ形不純物のリンまたはヒ素が挿入されている。エミッタ領域１２ｅは、絶縁膜９ｂに穿孔された接続孔１０ｅを通じてエミッタ引出し電極１３ｅと電気的に接続されている。
【００５８】
エミッタ引出し電極１３ｅは、例えばｎ形の多結晶シリコンからなり、絶縁膜９ａに穿孔された接続孔１０ｆを通じてエミッタ電極１１ｅと電気的に接続されている。エミッタ電極１１ｅは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。なお、絶縁膜９ａは、例えばＢＰＳＧ（Boro Phospho Silicate Glass ）からなる。絶縁膜９ｂは、例えばＳｉＯ2からなる。
【００５９】
ｐＭＯＳ４ｄpとｎＭＯＳ４ｄnaとの間およびｎＭＯＳ４ｄnaとバイポーラトランジスタ１２との間には、フィールド絶縁膜１４および溝形アイソレーション５が形成されている。
【００６０】
フィールド絶縁膜１４は、例えばＳｉＯ2からなる。溝形アイソレーション５は、フィールド絶縁膜１４の位置に形成された深溝（第１溝）５ａ内に、例えばＳｉＯ2からなる埋込絶縁膜（第１絶縁膜）５ｂ1および埋込絶縁膜（第２絶縁膜）５ｂ2が下層から順に埋め込まれて構成されている。
【００６１】
深溝５ａ内の上部の埋込絶縁膜５ｂ2の上面は、周囲のフィールド絶縁膜１４の上面とほぼ同一となっている。深溝５ａのアスペクト比は、１よりも大きく、その深さは、半導体基板１ａの絶縁層１ａ2に達する程度の深さである。
【００６２】
次に、本実施の形態１の半導体集積回路装置の製造方法を図５〜図１８によって説明する。本実施の形態１においては、例えばＢｉＣＭＯＳ（Bipolor Complimentary MOS）プロセスを用いて説明する。
【００６３】
図５は、本実施の形態１の半導体集積回路装置の製造工程中における半導体基板１ａの要部断面図である。本実施の形態１の半導体基板１ａは、例えばＳＯＩ（Silicon On Insulator）構造を有しており、支持基板１ａ1と、その上に形成された絶縁層１ａ2と、その上に形成された半導体層１ａ3とから構成されている。
【００６４】
支持基板１ａ1は、例えばＳｉ単結晶からなる。絶縁層１ａ2は、例えばＳｉＯ2からなり、その厚さは、例えば０.５μｍ〜１μｍ程度である。
【００６５】
半導体層１ａ3は、例えばｎ形のＳｉ単結晶からなり、その上層部分（破線の上層部）は、エピタキシャル層となっている。半導体層１ａ3の厚さは、例えば２μｍ程度である。エピタキシャル層の厚さは、例えば１μｍ程度である。
【００６６】
また、半導体層１ａ3において、ｐＭＯＳ形成領域Ｐおよびバイポーラトランジスタ形成領域Ｂｉには、それぞれ埋込領域６ａおよびコレクタ埋込領域１２ｃ1が形成されている。
【００６７】
埋込領域６ａおよびコレクタ埋込領域１２ｃ1は、例えばｎ形不純物のＳｂが導入されてなり、その不純物濃度は、例えば１×１０19ｃｍ-3程度である。この埋込領域６ａおよびコレクタ埋込領域１２ｃ1は、例えば熱拡散法によって同時に形成されている。
【００６８】
素子分離領域または素子内分離領域においてエピタキシャル層の上部には、フィールド絶縁膜１４がＬＯＣＯＳ法等によって形成されている。フィールド絶縁膜１４は、例えばＳｉＯ2からなり、その厚さは、例えば４０００Å程度である。また、その素子形成領域には、例えばＳｉＯ2からなる絶縁膜１５ａが形成されている。
【００６９】
フィールド絶縁膜１４および絶縁膜１５ａの上面には、例えば窒化ケイ素（Ｓｉ3Ｎ4）からなる絶縁膜１５ｂがＣＶＤ法等によって形成されている。絶縁膜１５ｂは、後述するようにエッチングストッパとして機能する膜であり、その厚さは、例えば１０００Å程度である。
【００７０】
絶縁膜１５ｂ上には、例えばＰＳＧ（Phospho Silicate Glass）からなる絶縁膜１５ｃがＣＶＤ法等によって形成されている。絶縁膜１５ｃの厚さは、例えば２０００Å程度である。
【００７１】
さらに、絶縁膜１５ｃ上には、素子分離用のフィールド絶縁膜１４の上方一部分が露出されるようなフォトレジストパターン１６ａが形成されている。なお、フォトレジストパターン１６ａは、通常のフォトリソグラフィ技術によって形成されている。すなわち、フォトレジストパターン１６ａは、フォトレジスト膜を塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことによりパターニングされている。
【００７２】
まず、このような半導体基板１ａに対して、フォトレジストパターン１６ａをエッチングマスクとして、例えばフッ素系の反応ガスを用いた反応性イオンエッチング法等のような異方性エッチング処理を施すことにより、フォトレジストパターン１６ａから露出する絶縁膜１５ｂ，１５ｃおよびフィールド絶縁膜１４をエッチング除去する。エッチング処理後の半導体基板１ａの要部断面図を図６に示す。
【００７３】
続いて、フォトレジストパターン１６ａをアッシング除去した後、半導体基板１ａに対して、絶縁膜１５ｂ，１５ｃをエッチングマスクとして、例えば塩素系の反応ガスを用いた反応性イオンエッチング法等のような異方性エッチング処理を施す。
【００７４】
すると、半導体層１ａ3のエッチングレートが絶縁膜１５ｃよりも３０倍程度高いため、絶縁膜１５ｂ，１５ｃから露出される半導体層１ａ3部分がエッチング除去される。このようにして、図７に示すように、半導体層１ａ3に絶縁層１ｂ2 に達するような深溝５ａを形成する。深溝５ａの深さは、例えば３μｍ程度、溝幅は、例えば０.５μｍ程度である。
【００７５】
その後、図８に示すように、半導体基板１ａ上に、例えばノンドープのＳｉＯ2からなる埋込絶縁膜（第１絶縁膜）５ｂ1をＣＶＤ法等によって堆積することにより、深溝５ａ内に埋込絶縁膜５ｂ1を充填する。この埋込絶縁膜５ｂ1の厚さは、例えば５０００Å程度である。
【００７６】
この際、埋込絶縁膜５ｂ1のカバレージが、例えば０.８程度と低いので、深溝５ａ内の中央に埋込絶縁膜５ｂ1が完全に充填されず巣５ｃが形成されている。巣５ｃは、深溝５ａの底面近傍からフィールド絶縁膜１４の上面に到る程度に延びている。
【００７７】
次いで、半導体基板１ａに対して、例えば反応性イオンエッチング処理を施すことにより、半導体基板１ａ上に堆積されている埋込絶縁膜５ｂ1およびその下層の絶縁膜１５ｃをエッチング除去する。
【００７８】
この際、絶縁膜１５ｃの下層の絶縁膜１５ｂがエッチングストッパーとして機能する。これにより、半導体基板１ａ上でのエッチングは、絶縁膜１５ｂの表面で止められることになる。
【００７９】
しかし、深溝５ａの形成領域においては、絶縁膜１５ｂが部分的に除去されているので、深溝５ａ内ではエッチングが進行する。このため、深溝５ａ内の埋込絶縁膜５ｂ1 の上部がエッチング除去される。これにより、図９に示すように、深溝５ａ内に、例えば深さｄが１５００Å程度の浅溝（第２溝）５ａ1を形成する。
【００８０】
浅溝５ａ1の底部は、フィールド絶縁膜１４の厚さ内に位置している。そして、深溝５ａ内の埋込絶縁膜５ｂ1の上部中央には窪みが形成されている。これは、深溝５ａ内の埋込絶縁膜５ｂ1の上部中央に窪みを形成することにより、浅溝５ａ1を埋め込む後述の埋込絶縁膜の厚さを、その浅溝５ａ1の中央部分において、ある程度確保できるようにするためである。
【００８１】
これは、深溝５ａ内の埋込絶縁膜５ｂ1の上面中央に巣５ｃがある場合に、浅溝５ａ1 の中央の埋込絶縁膜の厚さをある程度確保できるようにしておかないと、浅溝５ａ1を埋め込む埋込絶縁膜の中央に大きな窪みあるいは埋込絶縁膜１５ｂ1の中央の巣５ｃに通じる溝が形成されてしまい、深溝５ａを良好に埋め込むことができなくなってしまうからである。
【００８２】
また、浅溝５ａ1の内壁面には、特に、エッチング処理時において工夫しなくても、埋込絶縁膜５ｂ1が被着されてテーパ部が形成されている。この場合の浅溝５ａ1の内壁面におけるテーパ部の角度θは、例えば７０度程である。
【００８３】
続いて、図１０に示すように、半導体基板１ａ上に、例えばノンドープのＳｉＯ2からなる埋込絶縁膜（第２絶縁膜）５ｂ2をＣＶＤ法等によって堆積する。これにより、浅溝５ａ1内に埋込絶縁膜５ｂ2を充填する。この埋込絶縁膜５ｂ2の厚さは、例えば１０００Å程度である。
【００８４】
この際、この埋込絶縁膜５ｂ2も、上述の埋込絶縁膜５ｂ1と同様にカバレージが低いが、この場合においては、例えば以下の理由により、浅溝５ａ1内に、巣を形成することなく、埋込絶縁膜５ｂ2を埋め込むことが可能となっている。
【００８５】
第１に、浅溝５ａ1のアスペクト比が低く溝の底部から埋込絶縁膜１５ｂ2を堆積することができるからである。
【００８６】
第２に、浅溝５ａ1 の内壁面にテーパ部を設けたことにより、埋込絶縁膜５ｂ2 を浅溝５ａ1 の中央においても良好に堆積することができるからである。特に、上記したように浅溝５ａ1 の内壁面におけるテーパ部の角度θを７０度程度としたことにより、その効果が大きくなる。
【００８７】
ここで、浅溝５ａ1の底面の中央部と外周部とにおける絶縁膜の堆積速度比の溝形状依存性を図１１に示す。溝の内壁面の角度が垂直に近いほど、溝の底面中央における絶縁膜の堆積速度が速くなり、それだけ疎な膜となっていることがわかる。特に、その角度θが８５度以上になると、絶縁膜の堆積速度は無限大となり、実質的に溝内に巣が発生していることを意味するようになる。
【００８８】
本実施の形態１においては、浅溝５ａ1の内壁面におけるテーパ部の角度θを７０度程度にすることにより、浅溝５ａ1内に、巣を発生させることなく、埋込絶縁膜５ｂ2を埋め込むことができる。
【００８９】
その後、埋込絶縁膜５ｂ2 を、例えば反応性イオンエッチング法によってエッチバックする。この際、下層の絶縁膜１５ｂがエッチングストッパーとして機能する。これにより、図１２に示すように、半導体基板１ａ上でのエッチング反応を絶縁膜１５ｂの上面で止めることができる。
【００９０】
また、この際、本実施の形態１においては、エッチング処理雰囲気中での反応生成物の発光強度を同時にモニターすることにより、絶縁膜１５ｂ上の埋込絶縁膜５ｂ2が全て除去された時点でエッチング処理を止めるようにする。
【００９１】
これにより、浅溝５ａ1内でのオーバーエッチングを抑えることが可能となっている。また、浅溝５ａ1内の埋込絶縁膜５ｂ2の上面位置と、浅溝５ａ1の周囲のフィールド絶縁膜１４の上面位置とをほぼ等しくすることが可能となっている。
【００９２】
以上の工程により、深溝５ａを埋込絶縁膜５ｂ1,５ｂ2 によって充填することにより溝形アイソレーション５を形成した後、エッチングストッパー機能を有する絶縁膜１５ｂを除去する。この処理後の半導体基板１ａの要部断面図を図１３に示す。
【００９３】
このように、本実施の形態１によれば、図１３に示すように、深溝５ａの上部に巣を表出することなく、また、窪みを形成することなく、深溝５ａを埋込絶縁膜５ｂ1,５ｂ2によって充填できる。そして、埋込絶縁膜５ｂ2の上面における平坦性を確保することができ、埋込絶縁膜５ｂ2の上面と、周囲のフィールド絶縁膜１４の上面との位置をほぼ等しくすることができる。
【００９４】
したがって、本実施の形態１においては、溝形アイソレーション５の上面に、その後の工程で堆積した導体膜が残留することが無いので、その残留導体膜に起因する隣接導体パターン同士の短絡不良を防止することが可能となっている。
【００９５】
次に、溝形アイソレーション５によって囲まれた素子形成領域にｐＭＯＳ４ｄp、ｎＭＯＳ４ｄnaおよびバイポーラトランジスタ１２を形成する工程を図１４〜図１８によって説明する。
【００９６】
図１４は、溝形アイソレーション５を形成した後の半導体基板１ａの要部断面図を示している。ｐＭＯＳ形成領域Ｐにおける半導体層１ａ3 において、埋込領域６ａ上には、チャネルストッパ領域７ａが形成されている。
【００９７】
チャネルストッパ領域７ａには、例えばｎ形不純物のリンまたはヒ素がイオン打ち込み法等によって導入されている。この際のイオン打ち込みエネルギーは、例えば１５０ｋｅＶ程度である。また、表面不純物濃度は、例えば５×１０12ｃｍ-2程度である。
【００９８】
チャネルストッパ領域７ａの上層には、ｎ形の素子領域８ａが形成されている。素子領域８ａにおいては、所定のしきい電圧が得られるように不純物濃度が設定されている。
【００９９】
また、ｎＭＯＳ形成領域Ｎにおける半導体層１ａ3には、チャネルストッパ領域７ｂが形成されている。チャネルストッパ領域７ｂには、例えばｐ形不純物のホウ素がイオン打ち込み法等によって導入されている。この際のイオン打ち込みエネルギーは、例えば４０ｋｅＶ程度である。また、表面不純物濃度は、例えば１×１０12ｃｍ-2程度である。
【０１００】
チャネルストッパ領域７ｂの上層には、ｐ形の素子領域８ｂが形成されている。その素子領域８ｂにおいては、所定のしきい電圧が得られるように不純物濃度が設定されている。
【０１０１】
さらに、バイポーラトランジスタ形成領域Ｂｉにおける半導体層１ａ3において、コレクタ埋込領域１２ｃ1上には、コレクタ引出し領域１２ｃ3が形成されている。
【０１０２】
コレクタ引出し領域１２ｃ3は、イオン打ち込み法等によって形成されており、そのイオン打ち込みエネルギーは、例えば８０ｋｅＶ程度である。また、その表面不純物濃度は、例えば１×１０16ｃｍ-2程度である。
【０１０３】
まず、このような半導体基板１ａ上に対して、例えば熱酸化処理を施すことにより、フィールド絶縁膜１４に囲まれた半導体層１ａ3上に、例えばＳｉＯ2からなるゲート絶縁膜４ｄoxおよび絶縁膜１５ｄを形成した後、図１５に示すように、半導体基板１ａ上に、例えば多結晶シリコンからなる半導体膜１７ａをＣＶＤ法等によって堆積する。半導体膜１７ａの厚さは、例えば２０００Å程度である。
【０１０４】
続いて、半導体膜１７ａ上に、フォトレジストパターン１６ｂをフォトリソグラフィ技術によって形成した後、フォトレジストパターン１６ｂをマスクとして、半導体膜１７ａをパターニングすることにより、図１６に示すように、ゲート電極４ｄg1を形成する。
【０１０５】
その後、フォトレジストパターン１６ｂをアッシング除去する。ここで、ゲート電極４ｄg1を形成した後の半導体基板１ａの要部斜視図を図１７に示す。本実施の形態１においては、深溝５ａの上面が平坦に形成されているので、深溝５ａの上部にゲート電極形成用の半導体膜１７ａが残留しない。したがって、その半導体膜１７ａの残留物に起因する隣接ゲート電極４ｄg1間の短絡不良を防止することが可能となっている。
【０１０６】
次いで、ＭＯＳ・ＦＥＴの通常の形成プロセスに従って、ＭＯＳ・ＦＥＴの各々のゲート電極４ｄg1の両側に、図１８に示すように、ソース・ドレイン用の半導体領域４ｄpL,４ｄnaL を自己整合的に形成することにより、ｐＭＯＳ４ｄpおよびｎＭＯＳ４ｄnaを形成する。
【０１０７】
続いて、バイポーラトランジスタの形成プロセスに従って、ベース領域１２ｂ、ベース引出し電極１３ｂ、エミッタ領域１２ｅ、絶縁膜９ｂおよびエミッタ引出し電極１３ｅを形成することにより、バイポーラトランジスタ１２を形成する。
【０１０８】
ベース領域１２ｂは、真性ベース領域１２ｂ1と、ベース引出し領域１２ｂ2とからなり、共に、例えばｐ形不純物のホウ素が導入されてなる。ベース引出し電極１３ｂは、例えばｐ形の多結晶シリコンからなる。エミッタ引出し電極１３ｅは、例えばｎ形の多結晶シリコンからなる。絶縁膜９ｂは、例えばＳｉＯ2からなり、エミッタ引出し電極１３ｅとベース引出し電極１３ｂとを電気的に分離するための絶縁膜である。
【０１０９】
その後、図４に示したように、半導体基板１ａ上に、例えばＢＰＳＧからなる絶縁膜９ａを堆積した後、半導体基板１ａに対して、例えば９００℃程度の熱処理を施すことにより、絶縁膜９ａの上面を平坦化する。絶縁膜９ａの厚さは、例えば１μｍ程度である。
【０１１０】
次いで、絶縁膜９ａに、半導体領域４ｄpL,４ｄnaL、コレクタ引出し領域１２ｃ3、エミッタ引出し電極１３ｅおよびベース引出し電極１３ｂに達するような接続孔１０ａ〜１０ｆを穿孔した後、絶縁膜９ａ上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法等によって堆積する。
【０１１１】
続いて、その金属膜をドライエッチング法等によってパターニングすることにより、電極１１ａ，１１ｂ、エミッタ電極１１ｅ、コレクタ電極１１ｃおよびベース電極１１ｄを同時に形成する。
【０１１２】
その後、ｐＭＯＳ４ｄp とｎＭＯＳ４ｄnaとを配線を用いて電気的に接続することにより上記メモリセル等を形成する。また、バイポーラトランジスタ１２を用いて上記メモリ回路領域の周辺回路およびＥＣＬ回路等を形成する。以上のようにして半導体集積回路装置を製造する。
【０１１３】
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
(1).高アスペクト比の溝形アイソレーション用の深溝５ａを埋め込む際に、その埋め込み工程を２回に分け、１回目の埋め込み工程に際しては深溝５ａのアスペクト比を下げるために深溝５ａを所定分だけ埋め込み浅溝５ａ1に変え、２回目の埋め込み工程に際しては浅溝５ａ1を埋め込むとともに浅溝５ａ1 内の埋め込み材料の上部を平坦にすることにより、高アスペクト比の深溝５ａの上部に巣を表出させることなく、また、深溝５ａの上部外周に窪みを形成することなく、しかも、製造工程数の大幅な増大を招くことなく、深溝５ａを良好に埋め込むことが可能となる。
(2).深溝５ａ内に埋め込まれた埋込絶縁膜５ｂ1の上面中央に窪みを形成することにより、埋込絶縁膜５ｂ1の上面中央と浅溝５ａ1の上面との間に充填される埋込絶縁膜５ｂ2 の厚さをある程度確保することができるので、埋込絶縁膜５ｂ1の中央に巣が形成されていたとしても、その上層の埋込絶縁膜５ｂ2の中央にその巣に起因する大きな窪みあるいはその巣に通じる溝が形成されるのを防止することが可能となる。
(3).深溝５ａの開口部にテーパ部を形成することにより、浅溝５ａ1内に、巣を生じることなく埋込絶縁膜５ｂ2を埋め込むことが可能となる。
(4).上記(1)〜(3)により、溝形アイソレーション５の上部に窪みあるいは巣が形成されないので、その窪み等に残留したゲート電極形成用の多結晶シリコン膜に起因するゲート電極４ｄg1間の短絡不良を防止することが可能となる。したがって、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
【０１１４】
（実施の形態２）
図１９〜図２７は本発明の他の実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０１１５】
前記実施の形態１においては、半導体基板に形成された深溝の埋め込み材料をＳｉＯ2とした場合について説明したが、埋め込み材料は、これに限定されるものではなく種々変更可能である。
【０１１６】
そこで、本実施の形態２においては、この深溝の埋め込み材料が、例えば主に多結晶シリコンである場合について図１９〜図２７を用いて説明する。
【０１１７】
まず、図１９に示すように、半導体基板１ａ上に、フォトレジストパターン１６ａをフォトリソグラフィ技術によって形成する。このフォトレジストパターン１６ａの開口部では、素子分離用のフィールド絶縁膜１４の上方における絶縁膜１５ｃの上面の一部分が露出されている。ここでのフォトレジストパターン１６ａの開口部の幅は、例えば０.５μｍ程度である。
【０１１８】
続いて、フォトレジストパターン１６ａをエッチングマスクとして、例えばＣＨ2Ｆ2とＣＦ4との混合ガスを用いた異方性エッチング法等により、図２０に示すように、フォトレジストパターン１６ａから露出する絶縁膜１５ｂ，１５ｃおよびフィールド絶縁膜１４をエッチング除去する。
【０１１９】
この際、フィールド絶縁膜１４の開口部の内壁面にテーパ部を形成する。そのテーパ部を形成するには、例えばエッチング処理の際のＣＨ2Ｆ4の比率を高めることによって行う。
【０１２０】
これは、ＣＨ2Ｆ4の比率を高くすると、プラズマ中の炭素の比率が高くなる結果、その炭素を含んだ反応生成物がフィールド絶縁膜１４の開口部の内壁面に付着し易くなり、その内壁面にテーパ部を形成するものである。このテーパ部の角度θは、前記実施の形態１と同様に、例えば７０度程度である。
【０１２１】
その後、フォトレジストパターン１６ａをアッシング除去した後、絶縁膜１５ｃをエッチングマスクとして、例えば塩素系の反応ガスを用いた反応性イオンエッチング法等のような異方性エッチング処理を半導体基板１ａに対して施す。
【０１２２】
すると、半導体層１ａ3のエッチングレートが絶縁膜１５ｃよりも３０倍程度高いため、絶縁膜１５ｃから露出される半導体層１ａ3部分がエッチング除去される。このようにして、図２１に示すように、半導体層１ａ3に絶縁層１ａ2に達するような深溝５ａを形成する。深溝５ａの深さは、例えば３μｍ程度である。
【０１２３】
次いで、図２２に示すように、半導体基板１ａ上に、例えばＳｉＯ2からなる埋込絶縁膜５ｂ3をＣＶＤ法等によって堆積した後、その埋込絶縁膜５ｂ3上に、例えば多結晶シリコンからなる埋込半導体膜５ｂ4をＣＶＤ法等によって堆積することにより、深溝５ａを埋め込む。埋込絶縁膜５ｂ3の厚さは、例えば２０００Å程度である。また、埋込半導体膜５ｂ4の厚さは、例えば４０００Å程度である。
【０１２４】
続いて、埋込半導体膜５ｂ4をエッチバックする。この際、埋込半導体膜５ｂ4の下層の埋込絶縁膜５ｂ3がエッチングストッパーとして機能することにより、半導体基板１ａ上でのエッチングは、埋込絶縁膜５ｂ3の上面で止められることになる。
【０１２５】
しかし、深溝５ａの形成領域においては、埋込半導体膜５ｂ4のエッチングが進行するので、深溝５ａ内の埋込半導体膜５ｂ4の上部がエッチング除去される。これにより、図２３に示すように、深溝５ａ内に、例えば深さが１０００Å程度の浅溝５ａ1を形成することができる。
【０１２６】
その後、図２４に示すように半導体基板１ａ上に、例えばノンドープのＳｉＯ2からなる埋込絶縁膜（第２絶縁膜）５ｂ2をＣＶＤ法等によって堆積することにより、浅溝５ａ1 内に埋込絶縁膜５ｂ2を充填する。この埋込絶縁膜５ｂ2 の厚さは、例えば５０００Å程度である。
【０１２７】
この際、この場合の埋込絶縁膜５ｂ2も、カバレージが低いが、この場合においては、例えば以下の理由により、浅溝５ａ1を良好に埋め込むことが可能となっている。
【０１２８】
第１に、浅溝５ａ1のアスペクト比が低く溝の底部から埋込絶縁膜１５ｂ2を堆積することができるからである。第２に、浅溝５ａ1の内壁面にテーパ部を設けたことにより、埋込絶縁膜５ｂ2を浅溝５ａ1の中央においても良好に堆積することができるからである。特に、埋込絶縁膜５ｂ2中に形成される巣５ｃはフィールド絶縁膜１４の上面位置よりも高い位置に形成され、その後のプロセスに影響を及ぼすことがない。
【０１２９】
また、本実施の形態２においては、埋込半導体膜５ｂ4 上に埋込絶縁膜５ｂ2を堆積するので、深溝５ａ内の埋込半導体膜５ｂ4の上部を酸化する必要もない。
【０１３０】
その後、埋込絶縁膜５ｂ2 を、例えば反応性イオンエッチング法によってエッチバックする。
【０１３１】
この際、埋込絶縁膜５ｂ2 の下層の絶縁膜１５ｂがエッチングストッパーとして機能する。これにより、図２５に示すように、半導体基板１ａ上でのエッチング反応を絶縁膜１５ｂの上面で止めることができる。
【０１３２】
また、この際、本実施の形態２においては、エッチング処理雰囲気中での反応生成物の発光強度を同時にモニターすることにより、絶縁膜１５ｂ上の埋込絶縁膜５ｂ2が全て除去された時点でエッチング処理を止めるようにする。
【０１３３】
これにより、浅溝５ａ1内でのオーバーエッチングを抑えることが可能となっている。また、浅溝５ａ1内の埋込絶縁膜５ｂ2の上面位置と、浅溝５ａ1の周囲のフィールド絶縁膜１４の上面位置とをほぼ等しくすることが可能となっている。
【０１３４】
以上の工程により、深溝５ａを埋込半導体膜５ｂ4および埋込絶縁膜５ｂ2,５ｂ3によって充填することにより溝形アイソレーション５を形成した後、エッチングストッパー機能を有する絶縁膜１５ｂを除去する。この処理後の半導体基板１ａの要部断面図を図２６に示す。
【０１３５】
このように、本実施の形態２においても、図２６に示すように、深溝５ａの上部に巣を形成することなく、深溝５ａを埋込半導体膜５ｂ4および埋込絶縁膜５ｂ2,５ｂ3によって充填できる。そして、埋込絶縁膜５ｂ2の上面における平坦性を確保することができ、埋込絶縁膜５ｂ2の上面と、周囲のフィールド絶縁膜１４の上面との位置をほぼ等しくすることができる。
【０１３６】
このため、本実施の形態２においても、溝形アイソレーション５の上面に、その後の工程で堆積した導体膜が残留することが無いので、その残留導体膜に起因する隣接導体パターン間の短絡不良を防止することが可能となっている。
【０１３７】
その後、前記実施の形態１と同様に、ＭＯＳ・ＦＥＴの通常の形成プロセスに従って、図２７に示すように、半導体層上に、ｐＭＯＳ４ｄp を形成する。
【０１３８】
このように、本実施の形態２においても前記実施の形態１と同様の効果を得ることが可能となる。
【０１３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１，２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４０】
例えば前記実施の形態においては、エッチングストッパー膜を窒化ケイ素とした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば多結晶シリコンでも良い。この場合の多結晶シリコン膜の厚さは、例えば１０００Å程度である。
【０１４１】
また、前記実施の形態２においては、深溝の開口部にテーパ部を形成する方法として、深溝を形成するためのエッチング処理の際に、反応ガスであるＣＨ2Ｆ4の比率を高める方法を採用した場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば深溝の形成に際して等方性のエッチング処理を行っても良いし、また、深溝の形成に用いるフォトレジストに対するフィールド絶縁膜のエッチング選択比を下げるようにしても良い。
【０１４２】
このようにすると、深溝を形成するためのエッチング処理に際して、フォトレジストパターン下のフィールド絶縁膜部分もエッチング除去される結果、フィールド絶縁膜の開口部にテーパ部が形成されるようになる。
【０１４３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である複合ゲートアレイに適用した場合について説明したが、これに限定されず種々適用可能であり、例えば論理回路のみを有する通常のゲートアレイ、通常の製造方式で製造された論理回路または半導体メモリ回路等のような他の半導体集積回路装置に適用することも可能である。
【産業上の利用可能性】
【０１４４】
本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【０１４５】
【図１】本発明の一実施の形態である半導体集積回路装置を構成する半導体チップの全体平面図である。
【図２】図１の半導体チップの要部平面図である。
【図３】図１の半導体集積回路装置を構成するメモリセルの回路図である。
【図４】図１の半導体集積回路装置の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の図５に続く製造工程中における半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の図６に続く製造工程中における半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の図７に続く製造工程中における半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の図８に続く製造工程中における半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の図９に続く製造工程中における半導体基板の要部断面図である。
【図１１】テーパ部を有する溝に絶縁膜を堆積する場合の溝内と平面部との絶縁膜の堆積レート比を表すグラフ図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の図１０に続く製造工程中における半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の図１２に続く製造工程中における半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の図１３に続く製造工程中における半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の図１４に続く製造工程中における半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の図１５に続く製造工程中における半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の図１６の製造工程中における半導体基板の要部斜視図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の図１６に続く製造工程中における半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の図１９に続く製造工程中における半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の図２０に続く製造工程中における半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置の図２１に続く製造工程中における半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置の図２２に続く製造工程中における半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置の図２３に続く製造工程中における半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態である半導体集積回路装置の図２４に続く製造工程中における半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の図２５に続く製造工程中における半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置の図２６に続く製造工程中における半導体基板の要部断面図である。
【符号の説明】
【０１４６】
１  半導体チップ
１ａ  半導体基板
１ａ1  支持基板
１ａ2  絶縁層
１ａ3  半導体層
２  入出力回路領域
２ａ  ＣＣＢ電極
３  論理回路領域
３ａ，３ｂ  入出力回路領域
３ｃ  論理回路ブロック
４  メモリ回路領域
４ａ，４ｂ  入出力回路領域
４ｃ  メモリマット
４ｄ  メモリセル
４ｄp ｐチャネルＭＯＳ・ＦＥＴ
４ｄpL  半導体領域
４ｄna，４ｄnb  ｎチャネルＭＯＳ・ＦＥＴ
４ｄnaL,４ｄnbL  半導体領域
４ｄg1,４ｄg2  ゲート電極
４ｄox  ゲート絶縁膜
４Ｗ  ワード線
４Ｂ  ビット線
５  溝形アイソレーション
５ａ  深溝
５ａ1  浅溝
５ｂ1  埋込絶縁膜（第１絶縁膜）
５ｂ2  埋込絶縁膜（第２絶縁膜）
５ｂ3  埋込絶縁膜
５ｂ4  埋込半導体膜
５ｃ  巣
６ａ  埋込領域
７ａ，７ｂ  チャネルストッパ領域
８ａ，８ｂ  素子領域
９ａ，９ｂ  絶縁膜
１０ａ〜１０ｆ  接続孔
１１ａ，１１ｂ  電極
１１ｃ  コレクタ電極
１１ｄ  ベース電極
１１ｅ  エミッタ電極
１２  バイポーラトランジスタ
１２ｂ  ベース領域
１２ｂ1  真性ベース領域
１２ｂ2  ベース引出し領域
１２ｃ1  コレクタ埋込領域
１２ｃ2  コレクタ領域
１２ｃ3  コレクタ引出し領域
１２ｅ  エミッタ領域
１３ｂ  ベース引出し電極
１３ｅ  エミッタ引出し電極
１４  フィールド絶縁膜
１５ａ〜１５ｄ  絶縁膜
１６ａ，１６ｂ  フォトレジストパターン
１７ａ  半導体膜
ＶCC  電源電位
ＶSS  接地電位
Ｐ  ｐＭＯＳ形成領域
Ｎ  ｎＭＯＳ形成領域
Ｂｉ  バイポーラトランジスタ形成領域
θ  テーパ部の角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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