(57)【要約】【課題】  電流駆動有機発光装置などの発光装置を駆動する画素回路において、駆動トランジスタの閾値電圧のバラツキを補正することが知られている。しかし、このような画素回路のプログラム化および初期化には時間がかかり、複数の制御線または信号線が必要となる。【解決手段】  本発明は、前記駆動トランジスタをダイオード接続するｎ型トランジスタと、信号線および制御線の数を削減する手段とを有する画素回路を提供する。【選択図】  図４
2005301290.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動素子を駆動する画素回路であって、
導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第１のトランジスタと、ここで前記第１のトランジスタは、第１のゲート端子と、第１の端子と、第２の端子とを備え、
第２のゲート端子を備える第２のトランジスタと、
前記第１のゲート端子ならびに前記第１の端子および前記第２の端子の一方の間の電気接続を制御するよう配置された第３のトランジスタと、ここで前記第３のトランジスタは第３のゲート端子を備え、を含み、
前記第１の端子は、前記第２のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第１のトランジスタの前記導電状態を決定するものであり、
前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型とは異なるものである画素回路。
【請求項２】
電流駆動素子を駆動する画素回路であって、
導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第１のトランジスタと、ここで前記第１のトランジスタは、第１のゲート端子と、第１の端子と、第２の端子とを備え、
第２のゲート端子を備える第２のトランジスタと、
前記第１のゲート端子ならびに前記第１の端子および前記第２の端子の一方の間の電気接続を制御するよう配置された第３のトランジスタと、ここで前記第３のトランジスタは第３のゲート端子を備え、を含み、
前記第１の端子は、前記第２のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第１のトランジスタの前記導電状態を決定するものであり、
前記第１のトランジスタの導電型は、前記第３のトランジスタの導電型とは異なるものである画素回路。
【請求項３】
請求項１または２に記載の画素回路において、
前記電流駆動素子および前記第１のトランジスタの間に直列に接続され、第４のゲート端子を備える第４のトランジスタをさらに含む画素回路。
【請求項４】
請求項３に記載の画素回路において、
前記第４のトランジスタの導電型は、前記第２のトランジスタの導電型とは異なるものである画素回路。
【請求項５】
請求項３または４に記載の画素回路において、
前記第１のトランジスタおよび前記駆動電流が前記第１のトランジスタを介して前記電流駆動素子に供給される電源線の間に直列に接続され、第５のゲート端子を備える第５のトランジスタをさらに含む画素回路。
【請求項６】
請求項５に記載の画素回路において、
前記第４のトランジスタの導電型は、前記第５のトランジスタの導電型と同じである画素回路。
【請求項７】
請求項１または２に記載の画素回路において、前記第１のトランジスタの導電型はｐ型である画素回路。
【請求項８】
請求項３に記載の画素回路において、
前記第４のゲート端子、前記第２のゲート端子、および前記第３のゲート端子は、一つの信号線に接続される画素回路。
【請求項９】
請求項５に記載の画素回路において、
前記第５のゲート端子、前記第２のゲート端子、および前記第３のゲート端子は、一つの信号線に接続される画素回路。
【請求項１０】
請求項５に記載の画素回路において、
前記第４のトランジスタおよび前記電流駆動素子の間に直列に接続された第６のトランジスタをさらに含む画素回路。
【請求項１１】
請求項１から１０のいずれかに記載の画素回路において、前記第１のゲートが容量素子を介して電源供給線に接続された画素回路。
【請求項１２】
請求項１１に記載の画素回路において、前記第１のゲートおよび前記容量素子の間に接続された第７のトランジスタをさらに含む画素回路。
【請求項１３】
請求項１２に記載の画素回路において、前記電源線および前記第１のゲートの間に直接接続された第８のトランジスタをさらに含む画素回路。
【請求項１４】
請求項１２に記載の画素回路において、前記容量素子および前記第２の端子の間に接続された第９のトランジスタをさらに含む画素回路。
【請求項１５】
第１のゲート端子と第１の端子と第２の端子とを備える第１のトランジスタと、第２のゲート端子を備える第２のトランジスタと、第３のゲート端子を備え前記第１のゲート端子および前記第２の端子の間の電気接続を制御する第３のトランジスタと、第４のゲート端子を備え、電流駆動素子および前記第１のトランジスタの間の電気接続を制御する第４のトランジスタと、第５のゲート端子を備え、前記第２の端子および所定の電圧の間の電気接続を制御する第５のトランジスタとを含む、画素回路を駆動する方法であり、
前記第５のトランジスタをオン状態にすることにより前記第２の端子が所定の電圧に設定される、前記画素回路の第１の状態を生成し、
前記第１の端子が前記第２のトランジスタを介してデータ信号を受け取る第１の期間の少なくとも一部において、前記第１のゲート端子が前記第３のトランジスタを介して前記第２の端子に電気的に接続される、前記画素回路の第２の状態を生成し、
電流レベルが前記第２の状態において設定される導電状態に対応する駆動電流が、前記第１のトランジスタ及び前記第４のトランジスタを介して電流駆動素子に供給される、前記画素回路の第３の状態を生成することを含み、
前記第２の端子は、前記第２の状態において、前記所定の電圧から電気的に分離され、
前記第１の端子は、前記第２の状態において、前記電流駆動素子から電気的に分離され、
一つの制御信号が、前記第２のゲート端子、前記第３のゲート端子、前記第４のゲート端子、および前記第５のゲート端子に共通に供給されること、
を特徴とする画素回路の駆動方法。
【請求項１６】
請求項１乃至１５のいずれかに記載の画素回路、あるいは請求項１５に記載の画素回路の駆動方法によって駆動されるアクティブマトリクス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、画素回路の駆動方法、アクティブマトリクス装置に関する。
【背景技術】
【０００２】
表示システムは一般的に、光源としての有機発光装置（ＯＬＥＤ）を備える画素回路の配列、および前記ＯＬＥＤを受け取ったデータ信号に応じて駆動する駆動回路を含む。前記ＯＬＥＤは、陽極層および陰極層に挟まれた発光高分子（ＬＥＰ）層等からなる。前記ＯＬＥＤは、電気的にはダイオードとして機能し、光学的には順方向バイアスされているときに発光し、その発光の明るさは順方向バイアス電流の増加に従い強まる。前記配列における個々の画素回路の前記駆動回路を低温ポリシリコン薄膜トランジスタ（ＴＦＴ）技術によって一体化することにより、個々のＯＬＥＤの明るさを制御し、画面上に静止画または動画を表示させることができる。
【０００３】
ＯＬＥＤは電流駆動素子であるため、前記画素回路が電気信号を受け取ると、その受け取った電気信号に応じて駆動トランジスタなどが適量の電流を前記ＯＬＥＤに供給する。図１は、アクティブ・マトリクスＯＬＥＤ表示装置に適用される公知の電圧駆動画素回路の例である。図１に示すように、画素回路１０は、第１のｐ型ＴＦＴ  Ｔ1および第２のｐ型ＴＦＴ  Ｔ2を含む。前記第１のＴＦＴ  Ｔ1は、前記画素回路１０をアドレス指定するスイッチであり、電圧データ信号ＶＤａｔａを受け取る第1の供給線１２に接続された端子を含む。前記第１のＴＦＴ  Ｔ1は、また、供給電圧ＶＳＥＬを受け取る第２の供給線１４に接続されたゲート端子と、前記第２のＴＦＴ  Ｔ2のゲート端子に接続された端子とを含む。前記第２のＴＦＴ  Ｔ2は、供給電圧ＶＤＤを受け取る第３の供給線１６に接続された端子と、ＯＥＬＤ１８の陽極端子に接続された端子とを含む。前記ＯＥＬＤ１８の陰極端子は接地される。前記第２のＴＦＴ  Ｔ2は、前記電圧データ信号ＶＤａｔａを電流信号に変換するアナログ駆動ＴＦＴであり、この信号により前記ＯＥＬＤ１８を指定された明るさに駆動する。
【０００４】
図１に例示する電圧駆動画素回路の配列を使用した表示システムでは、前記配列における個々の駆動ＴＦＴに同一の電圧データ信号および供給電圧を供給しても、表示された画像に不均一性が生じる可能性がある。この不均一性は、表示を形成する画素回路の配列内における、個々の駆動ＴＦＴの閾値電圧の空間的バラツキに起因する。よって各ＯＬＥＤは、前記駆動ＴＦＴ間の閾値電圧の差異に対応した異なる輝度となる。この不均一性の問題を解決するための一つの方法として、非特許文献１に開示されている。Ｃｈｏｉほかの開示する画素回路の実施形態を図２に示す。
【非特許文献１】Ｓ．Ｍ．  Ｃｈｏiほか著「Ａ  ｓｅｌｆ−ｃｏｍｐｅｎｓａｔｅｄ  ｖｏｌｔａｇｅ  ｐｒｏｇｒａｍｍｉｎｇ  ｐｉｘｅｌ  ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  ａｃｔｉｖｅ−ｍａｔｒｉｘ  ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅｓ」（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｓｈｏｐ  ２００３年、５３５〜５３８頁）
【０００５】
図２に示すように、個々の駆動ＴＦＴの閾値電圧のバラツキを補正する画素回路２０は、６つのＴＦＴ  Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６と、容量素子Ｃ１と、２つの水平制御線である走査［ｎ−１］、走査［ｎ］とを含む。Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６は、切替えＴＦＴである。一方Ｍ１は、電流を供給するアナログ駆動ＴＦＴであり、この電流により１フレーム期間中、ＯＥＬＤ２２を指定された明るさに駆動する。
【０００６】
作動中は、前記第４のＴＦＴ  Ｍ４は電流路を形成し、前記駆動ＴＦＴ  Ｍ１のゲート端子電圧を所定の値で成立させる。前記容量素子Ｃ１は蓄積容量素子であり、前記駆動ＴＦＴ  Ｍ１のゲート端子電圧を蓄える。前記画素回路２０は、データのプログラム化を完了させるために２列の線にかかる時間が必要となるため、走査［ｎ］（現在の列走査）および走査［ｎ−１］（前回の列走査）信号を印加して前記画素回路２０をプログラム化する。
【０００７】
前回の列走査の間、前記走査［ｎ−１］信号が論理Ｌ（ローレベル）である場合、前記駆動ＴＦＴ  Ｍ１のゲート端子電圧は、初期化と呼ばれるステップにおいて印加されて電圧ＶIになる。これに続く現在の列走査の間、前記走査［ｎ］信号がローレベルである場合、ＴＦＴ  Ｍ２およびＭ３がオン状態になり、この結果電圧データ信号データ［ｍ］は、ダイオード接続された駆動ＴＦＴ  Ｍ１を介して前記駆動ＴＦＴ  Ｍ１のゲート・ノードへプログラムされる。このとき、前記駆動ＴＦＴ  Ｍ１のゲート・ノードにプログラムされた電圧は、前記駆動ＴＦＴ  Ｍ１の閾値電圧ＶTHより小さいデータ信号電圧データ［ｍ］へと自動的に減少する。初期化およびプログラム化の間、ＴＦＴ  Ｍ５およびＭ６はオフ状態になる。
【０００８】
前回および現在の列走査に引き続き、ｅｍ［ｎ］信号によりＴＦＴ  Ｍ５およびＭ６がオン状態になることによりＶＤＤからアースへの電流路が形成され、この結果前記駆動ＴＦＴ  Ｍ１を介して電流が流れ、前記ＯＬＥＤ２２を駆動する。したがって前記駆動ＴＦＴ  Ｍ１は、前記閾値電圧ＶTHとは関係なく前記電流を抑制する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記画素回路２０は、個々の駆動ＴＦＴの電圧閾値変動を補正する手段を実現するが、画素回路がプログラム化される速度を高める必要がある。これは、高帯域データが供給された場合や大型表示装置に適用された場合にも、表示システムが適切に動作するために必要である。さらに、電源の寿命を延ばし、前記システムの機能性を高めるため、より低い電力消費を特徴とする小型表示装置も必要となる。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係る画素回路は、
電源線および基準線の間に直列に接続された第１のトランジスタおよび容量素子と、ここで前記第１のトランジスタのゲート端子は第１の制御信号を受け取るよう配置され、
前記電源線およびもう一つの線の間に直列に接続された駆動トランジスタおよび発光装置と、ここで前記駆動トランジスタは、前記第１のトランジスタおよび前記容量素子の間の第１のノードに接続されたゲート端子と、データ信号を受け取る第１の端子とを備え、
第２のトランジスタと、ここで前記第２のトランジスタは、前記第２のトランジスタのゲート端子において受け取られた第２の制御信号に応じて前記駆動トランジスタをダイオード接続するよう配列され、これにより前記データ信号は、ダイオード接続され前記第１のノードに保持された場合に前記駆動トランジスタを介して渡され、前記第２のトランジスタはｎ型トランジスタである、を含む画素回路である。
【００１１】
好ましくは、前記電源線および前記駆動トランジスタの間に第３のトランジスタが直列に接続され、前記発光装置および前記駆動トランジスタの間に第４のトランジスタが直列に接続され、ここで前記駆動トランジスタおよび前記第３のトランジスタの間の第２のノードにおいて、前記第２のトランジスタの一つの端子が、前記駆動トランジスタの第２の端子に接続される。
好ましくは、前記第３および第４のトランジスタはｐ型トランジスタであり、これらのゲート端子は前記第２の制御信号を受け取るよう配列される。より好ましくは、データ信号線ならびに前記駆動トランジスタおよび前記第４のトランジスタの間の第３のノードの間に、第５のトランジスタが接続される。前記第５のトランジスタはｎ型トランジスタでもよく、前記第２の制御信号を受け取るゲート端子を含んでもよい。
【００１２】
好ましくは、前記第５のトランジスタおよび前記発光装置の間に第６のトランジスタが直列に接続され、ここで前記第６のトランジスタは、前記第１のトランジスタとは逆の型であり、前記第１の制御信号を受け取るゲート端子を備える。
【００１３】
好ましくは、前記駆動トランジスタの前記ゲート端子および前記第１のノードの間に第７のトランジスタが直列に接続され、前記電源線ならびに前記第７のトランジスタの一つの端子および前記駆動トランジスタの前記ゲート端子の間の第４のノードの間に、第８のトランジスタが接続され、ここで前記第８のトランジスタは前記第１のトランジスタと同じ型であり、前記第７のトランジスタは前記第１のトランジスタとは逆の型であり、前記第７および第８のトランジスタのゲート端子は前記第１の制御信号を受け取るよう配置される。
【００１４】
前記画素回路はさらに、前記第１のノード、および前記駆動トランジスタの前記ゲート端子に接続された前記第２のトランジスタの前記端子の間に接続された第９のトランジスタと、前記第１のノード、および前記駆動トランジスタの第２の端子に接続された前記第２のトランジスタのもう一方の端子の間に接続された第１０のトランジスタとを含んでもよく、ここで前記第９のトランジスタはｐ型トランジスタであり、前記第１０のトランジスタはｎ型トランジスタであり、前記第９および第１０のトランジスタのゲート端子は、それぞれ前記第１および第２の制御信号を受け取るよう配置される。
【００１５】
本発明の別の態様に係る画素回路は、電流駆動素子を駆動する画素回路であって、
導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第１のトランジスタと、ここで前記第１のトランジスタは、第１のゲート端子と、第１の端子と、第２の端子とを備え、
第２のゲート端子を備える第２のトランジスタと、
前記第１のゲート端子ならびに前記第１の端子および前記第２の端子の一方の間の電気接続を制御するよう配置された第３のトランジスタと、ここで前記第３のトランジスタは第３のゲート端子を備え、を含む画素回路であり、
前記第１の端子は、前記第２のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第１のトランジスタの前記導電状態を決定するものであり、
前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型とは異なるものである。
【００１６】
本発明の別の態様に係る画素回路は、電流駆動素子を駆動する画素回路であって、
導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第１のトランジスタと、ここで前記第１のトランジスタは、第１のゲート端子と、第１の端子と、第２の端子とを備え、
第２のゲート端子を備える第２のトランジスタと、
前記第１のゲート端子ならびに前記第１の端子および前記第２の端子の一方の間の電気接続を制御するよう配置された第３のトランジスタと、ここで前記第３のトランジスタは第３のゲート端子を備え、を含む画素回路であり、
前記第１の端子は、前記第２のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第１のトランジスタの前記導電状態を決定するものであり、
前記第１のトランジスタの導電型は、前記第３のトランジスタの導電型とは異なるものである。
【００１７】
好ましくは、前記電流駆動素子および前記第１のトランジスタの間に第４のゲート端子を備える第４のトランジスタが直列に接続される。より好ましくは、前記第４のトランジスタの導電型は、前記第２のトランジスタの導電型とは異なるものである。
【００１８】
好ましくは、前記第１のトランジスタおよび電源線の間に第５のゲート端子を備える第５のトランジスタが直列に接続される。前記電源線からは、前記駆動電流が、前記第１のトランジスタを介して前記電流駆動素子に供給される。
【００１９】
前記第４のトランジスタの導電型は、前記第５のトランジスタの導電型と同じでもよい。前記第１のトランジスタの導電型は、ｐ型でもよい。好ましくは、前記第４のゲート端子、前記第２のゲート端子、および前記第３のゲート端子は、一つの信号線に接続される。好ましくは、前記第５のゲート端子、前記第２のゲート端子、および前記第３のゲート端子は、一つの信号線に接続される。好ましくは、前記第４のトランジスタおよび前記電流駆動素子の間に第６のトランジスタが直列に接続される。
【００２０】
好ましくは、前記第１のゲートが容量素子を介して電源供給線に接続される。より好ましくは、前記第１のゲートおよび前記第１の容量素子の間に第７のトランジスタが接続される。
【００２１】
好ましくは、前記電源供給線および前記第１のゲートの間に第８のトランジスタが直接接続される。
【００２２】
好ましくは、前記容量素子および前記第２の端子の間に第９のトランジスタが接続される。
【００２３】
本発明の別の態様に係る表示装置は、複数の前述した画素回路を含む表示装置である。好ましくは、前記表示装置は少なくとも、マトリクス状の第１の信号線と、第２の信号線と、第３の信号線と、データ信号線とからなり、前記第１の制御信号線は第１の画素回路に第１の制御信号を供給し、前記第２の制御信号線は前記第１の画素回路に第２の制御信号を供給し、ここで第２の画素回路への第１の制御信号は前記第２の制御線によって供給される前記第１の画素回路への前記第２の制御信号であり、前記第３の制御線は前記第２の画素回路に第２の制御信号を供給する。
【００２４】
本発明の別の態様に係る画素回路の駆動方法は、
第１の制御信号を印加することにより、電源線および基準線の間に接続され、第１の容量素子に直列に接続された第１のトランジスタをオンにし、
第２の制御信号を印加することにより、第２のトランジスタをオンにし駆動トランジスタをダイオード接続し、ここで前記第２のトランジスタはｎ型トランジスタであり、前記駆動トランジスタは前記電源供給線およびもう一つの線の間の発光装置に直列に接続され、前記駆動トランジスタのゲート端子は前記第１のトランジスタおよび前記第１の容量素子の間の第１のノードに接続され、前記駆動トランジスタの第１の端子はデータ信号を受け取るよう配置され、
前記第１の制御信号を印加することにより、前記第１のトランジスタをオフにし、
前記データ信号を前記駆動トランジスタの前記第１の端子に印加し、
前記第２の制御信号を印加することにより、前記第２のトランジスタをオフにすることを含む、画素回路の駆動方法である。
【００２５】
好ましくは、前記方法はさらに、前記第２の制御信号を、前記電源線および前記駆動トランジスタの間に直列に接続された第３のトランジスタに印加し、前記発光装置および前記駆動トランジスタの間に直列に接続された第４のトランジスタに印加することにより、前記第２のトランジスタをオンにする間は前記第３および第４のトランジスタをオフにし、前記第２のトランジスタをオフにする間は前記第３および第４のトランジスタをオンにすることを含み、ここで前記駆動トランジスタおよび前記第３のトランジスタの間の第２のノードにおいて、前記第２のトランジスタの一つの端子が前記駆動トランジスタの一つの端子に接続される。
【００２６】
好ましくは、前記第３および第４のトランジスタはｐ型トランジスタである。好ましくは、前記方法はさらに、前記第２の制御信号を、データ信号線ならびに前記駆動トランジスタおよび前記第４のトランジスタの間の第３のノードの間に接続された、第５のトランジスタに印加することにより、前記第２のトランジスタをオンにする間は前記第５のトランジスタをオンにし、前記第２のトランジスタをオフにする間は前記第５のトランジスタをオフにすることを含む。
【００２７】
好ましくは、前記方法はさらに、前記第１の制御信号を、前記第４のトランジスタおよび前記発光装置の間に直列に接続された、第６のトランジスタに印加することにより、前記第１のトランジスタをオンにする間は前記第６のトランジスタをオフにすることを含み、ここで前記第６のトランジスタは前記第１のトランジスタとは逆の型である。
【００２８】
好ましくは、前記方法はさらに、前記第１の制御信号を、前記駆動トランジスタの前記ゲート端子および前記第１のノードの間に直列に接続された、第７のトランジスタに印加し、前記電源供給線ならびに前記第７のトランジスタの一つの端子および前記駆動トランジスタの前記ゲート端子の間の第４のノードの間に接続された、第８のトランジスタに印加することにより、前記第１のトランジスタをオンにする間は前記第７のトランジスタをオフにし前記第８のトランジスタをオンにすることを含み、ここで前記第８のトランジスタは前記第１のトランジスタと同じ型であり、前記第７のトランジスタは前記第１のトランジスタとは逆の型である。
【００２９】
好ましくは、前記方法はさらに、前記第１の制御信号を、前記第１のノードおよび前記駆動トランジスタの前記ゲート端子に接続された前記第２のトランジスタの前記端子の間に接続された、第９のトランジスタに印加し、前記第２の制御信号を、前記第１のノードおよび前記駆動トランジスタの第２の端子に接続された前記第２のトランジスタのもう一方の端子との間に接続された、第１０のトランジスタに印加することにより、前記第１のトランジスタをオンにする間は前記第９のトランジスタをオフにし、前記第２のトランジスタをオンにする間は前記第１０のトランジスタをオンにすることを含み、ここで前記第９のトランジスタはｐ型トランジスタであり、前記第１０のトランジスタはｎ型トランジスタである。
【００３０】
前記基準線はデータ信号線であってもよく、または、前記第１のトランジスタは前記第５のトランジスタおよび前記容量素子の間に直列に接続され、前記データ信号線は前記基準線であり、前記方法はさらに、
前記第１の制御信号を印加することにより前記第１のトランジスタをオンにした後に、また前記第１の制御信号を印加することにより前記第１のトランジスタをオフにする前に、前記データ信号線にプリチャージ信号を印加することを含み、ここで前記プリチャージ信号は前記データ信号より低い値を有する。
【００３１】
本発明の別の態様に係る画素回路の駆動方法は、第１のゲート端子と第１の端子と第２の端子とを備える第１のトランジスタと、第２のゲート端子を備える第２のトランジスタと、第３のゲート端子を備え前記第１のゲート端子および前記第２の端子の間の電気接続を制御する第３のトランジスタと、第４のゲート端子を備え、電流駆動素子および前記第１のトランジスタの間の電気接続を制御する第４のトランジスタと、第５のゲート端子を備え、前記第２の端子および所定の電圧の間の電気接続を制御する第５のトランジスタとを含む、画素回路を駆動する方法であり、前記第５のトランジスタをオン状態にすることにより前記第２の端子が所定の電圧に設定される、前記画素回路の第１の状態を生成し、前記第１の端子が前記第２のトランジスタを介してデータ信号を受け取る第１の期間の少なくとも一部において、前記第１のゲート端子が前記第３のトランジスタを介して前記第２の端子に電気的に接続される、前記画素回路の第２の状態を生成し、電流レベルが前記第２の状態において設定される導電状態に対応する駆動電流が、前記第１のトランジスタ及び前記第４のトランジスタを介して電流駆動素子に供給される、前記画素回路の第３の状態を生成することを含み、前記第２の端子は、前記第２の状態において、前記所定の電圧から電気的に分離され、前記第１の端子は、前記第２の状態において、前記電流駆動素子から電気的に分離され、一つの制御信号が、前記第２のゲート端子、前記第３のゲート端子、前記第４のゲート端子、および前記第５のゲート端子に共通に供給されることを特徴とする。
【００３２】
使用に際して、本発明に係る前記画素回路の初期化およびプログラム化にかかる時間は減少し、これによって背景技術より効率的、高速で、用途の広い表示システムが実現する。前記画素回路の構造により信号ｅｍ［ｎ］および走査［ｎ］を単一の制御信号に置き換えることが可能であるため、背景技術に使用される第３の信号ｅｍ［ｎ］は必要ない。ある好適な実施形態では、基準信号供給線は必要なく、これによってより小型の表示システムが実現する。また制御線の数を減らすことができ、この点においても背景技術より小型で効率的な表示システムが実現する。
【発明を実施するための最良の形態】
【００３３】
以下、詳細を例示するために、本発明の実施の形態を図面に基づいて説明する。以下の説明において、同一の参照符号は同一部を指す。
【００３４】
図３に示すように、ピン１、２、３を備える駆動トランジスタ７４は、二つの方法でダイオード接続できる。ダイオード接続トランジスタのいずれの構造においても、ゲート端子は常にドレイン端子に接続される。ピン１、２は接続されて陰極端子を形成し、ピン３は陽極端子を形成してもよい。あるいは、ピン２、３が接続されて陰極端子を形成し、ピン１が陽極端子を形成してもよい。
【００３５】
上述したように、同時に同じ工程で製造された同様のＴＦＴであっても、閾値電圧は変位する。一つの配列におけるすべてのＴＦＴは、共通の名目上の閾値電圧ＶTを有すると考えられる。これに加え、個々のＴＦＴは異なる閾値電圧変位ΔＶTを有すると考えられる。したがって、各ＴＦＴの実際の閾値電圧は、ΔＶTのＴＦＴごとの変位を加味して、（ＶT＋ΔＶT）によって求められる。
【００３６】
本発明における駆動トランジスタは、閾値電圧（ＶT＋ΔＶT）が、電流の流れる方向、すなわちどの端子がソースやドレインとして設定されているかに関わらず、同一であるという特性を備える。
【００３７】
この特性は、ソース端子およびドレイン端子の間が対称であり、応力のかけられていない駆動トランジスタに備わる。対称型駆動トランジスタにおいて、ソース端子およびドレイン端子は等しくドープされ、ゲート端子に関して対称である。このようなトランジスタは、一般に自己整合される。名目上の閾値電圧ＶTおよび閾値電圧変位ΔＶTを有する対称型駆動トランジスタ７４に関して、ダイオード接続されているときの前記駆動トランジスタ７４の閾値電圧の測定値は（ＶT＋ΔＶT）であり、前記駆動トランジスタ７４がどのようにダイオード接続されているかはこれに影響しない。
図４に示すように、本発明の第１の実施形態に係る画素回路５０は、第１の容量素子５６の第１の端子に接続された第１のノード５４を備えた第１のレール５２を含む。前記第１の容量素子５６の第２の端子は、第２のノード５８（ｎｅｗｄｇ）に接続される。前記第２のノード５８は、第１のｎ型トランジスタ６０のソース端子と、第３のノード６２とに接続された。前記第１のｎ型トランジスタ６０は、ゲート端子と、第２のレール６４とに接続されるドレイン端子とを含む。
【００３８】
前記第１のレール５２は、第１のｐ型トランジスタ６８のソース端子に接続された第４のノード６６を含む。前記第１のｐ型トランジスタ６８は、第５のノード７０に接続されたゲート端子と、第６のノード７２（ｉｎｔ）に接続されたドレイン端子とを含む。前記第６のノード７２（ｉｎｔ）は、前記駆動トランジスタ７４の第１の端子に接続される。前記駆動トランジスタ７４はまた、ゲート端子および第３の端子を含み、第２のｐ型トランジスタである。図３に示され、さらに詳細は図５を参照に後述されるように、前記駆動トランジスタ７４の前記第１の端子および第３の端子は、前記駆動トランジスタ７４がダイオード接続されているか否かによりソース端子およびドレイン端子として入れ替え可能である。前記駆動トランジスタ７４の前記第３の端子は第７のノード７６（ｉｐｎ）に接続され、前記ゲート端子は前記第３のノード６２に接続される。
【００３９】
前記第６のノード７２（ｉｎｔ）はまた、第２のｎ型トランジスタ７８のソース端子に接続される。前記第２のｎ型トランジスタ７８は、第８のノード８０に接続されたゲート端子と、前記第３のノード６２に接続されたドレイン端子とを含む。前記第８のノード８０は、第９のノード８２に接続される。前記第９のノード８２は、第３のｎ型トランジスタ８４のゲート端子に接続され、また第３のｐ型トランジスタ８６のゲート端子に接続される。前記第３のｎ型トランジスタ８４のドレイン端子は前記第７のノード７６（ｉｐｎ）に接続され、ソース端子は第３のレール８８に接続される。前記第３のｐ型トランジスタ８６のソース端子は前記第７のノード７６（ｉｐｎ）に接続され、ドレイン端子はＯＬＥＤ９６の陽極端子に接続される。前記ＯＬＥＤ９６はまた、第４のレール９４に接続された陰極端子を含む。前記画素回路５０はまた第２の容量素子９２を含み、これは前記ＯＬＥＤ９６の付随する寄生容量を示す。
【００４０】
上記の説明に関し、また後述の説明において、前記画素回路５０におけるノードは説明の目的でのみ言及される。例えば、図４のノード７０、８０、８２の代わりに１つの接続として示すこともできる。
【００４１】
作動中、例えば５Ｖの電圧ＶDDを前記画素回路５０の全体にわたってかけ、前記ＯＬＥＤ９６を駆動する。これ以外の電圧値でも可能である。図３を参照し上述したように、前記駆動トランジスタ７４は名目上の閾値電圧ＶTおよび閾値電圧変位ΔＶTを有する。したがって、ダイオード接続されているとき、前記駆動トランジスタ７４の閾値電圧の測定値は（ＶT＋ΔＶT）である。閾値電圧変位ΔＶTは、図４および以降の図において、前記駆動トランジスタ７４のゲート端子に直列に接続された可変電圧源として示される。前記第１のｎ型トランジスタ６０、第２のｎ型トランジスタ７８、および第３のｎ型トランジスタ８４は、前記第１のｐ型トランジスタ６８および第３のｐ型トランジスタ８６とともに、第１の信号φ１および第２の信号φ２の制御によりスイッチとして機能する。一方、前記第２のｐ型トランジスタは、前記ＯＬＥＤ９６へと制御量の電流を供給する前記駆動トランジスタ７４である。
【００４２】
前記画素回路５０の動作には、プリチャージ、自己整合、および出力の三段階がある。
【００４３】
プリチャージ段階では、前記第１の信号φ１はローレベルであり、前記第２のｎ型トランジスタ７８、第３のｎ型トランジスタ８４、第１のｐ型トランジスタ６８、および第３のｐ型トランジスタ８６のゲート端子に印加される。したがって、前記第２のｎ型トランジスタ７８および第３のｎ型トランジスタはオンになり、一方で前記第１のｐ型トランジスタ６８および第３のｐ型トランジスタ８６はオフになる。前記プリチャージ段階ではまた、前記第２の信号φ２はローレベルであり、前記第１のｎ型トランジスタ６０のゲート端子に印加され、これにより前記第１のｎ型トランジスタ６０はオンになる。したがって、前記駆動トランジスタ７４は、前記第２のｎ型トランジスタ７８を使用してダイオード接続され、前記第１のｐ型トランジスタ６８をオフにすることによりＶDDからアースへの経路から分離され、前記第２のノード５８（ｎｅｗｄｇ）は前記第１のｎ型トランジスタ６０をオンにすることにより接地される。
【００４４】
前記第３のレール８８は、電圧ＶDATであり、本実施形態の前記プリチャージ段階では例えば０Ｖである。これ以外の電圧値でも可能である。これにより、前記第２のノード５８（ｎｅｗｄｇ）は、たとえばアース（０Ｖ）などの前記第２のレール６４と同等の電圧Ｖｎｅｗｄｇにプリチャージされ、前記画素回路５０は図５（ａ）に示す前記画素回路５０と表される。前記第１の容量素子５６の全体にわたる電圧は、ＶDD−Ｖｎｅｗｄｇ＝５Ｖと求められる。
【００４５】
前記第２のノード５８（ｎｅｗｄｇ）および第６のノード７２（ｉｎｔ）は、前記第２のｎ型トランジスタ７８を介して接続され、前記第２のノード５８の全体にわたる電圧Ｖｎｅｗｄｇは、前記第６のノード７２の全体にわたる電圧Ｖｉｎｔに等しい。前記電圧ＶDATを供給する前記供給レール８８は、前記第３のｎ型トランジスタ８４を介して前記第７のノード７６（ｉｐｎ）に接続され、前記第７のノード７６の全体にわたる電圧ＶｉｐｎはＶDATに等しい。前記第２のノード５８（ｎｅｗｄｇ）はダイオード接続された前記駆動トランジスタ７４の陰極端子であり、前記第７のノード７６（ｉｐｎ）は陽極端子である。
【００４６】
自己整合段階では、具体的には自己整合段階のデータ転送の間、前記第１の信号φ１はローレベルのままであり、前記第２のｎ型トランジスタ７８、第３のｎ型トランジスタ８４、第１のｐ型トランジスタ６８、および第３のｐ型トランジスタ８６のゲート端子に印加される。前記第２のｎ型トランジスタ７８および第３のｎ型トランジスタはオンのままであり、一方で前記第１のｐ型トランジスタ６８および第３のｐ型トランジスタ８６はオフのままである。
【００４７】
前記第２の信号φ２は論理ゼロとなり、前記第１のｎ型トランジスタ６０のゲート端子に印加され、これにより前記第１のｎ型トランジスタ６０をオフにする。その結果、前記第２のノード（ｎｅｗｄｇ）はもはや接地されていない。
【００４８】
ここで電圧ＶDATは脈動し、前記ＯＬＥＤ９６を駆動するため必要な値、例えば３Ｖになる。好ましくは、ＶDATの必要な値への脈動は、前記第１のｎ型トランジスタ６０をオフにすると同時、またはこれより後に開始される。
【００４９】
前記第２のノード５８（ｎｅｗｄｇ）がアース（０Ｖ）にプリチャージされ、ＶDAT（３Ｖ）よりも低いため、ダイオード接続された前記駆動トランジスタ７４は順方向バイアスされ、電流Ｉが前記第１の容量素子５６に流れ、安定した状態になるまで前記第１の容量素子５６を放電する。
【００５０】
安定した状態では、Ｖｎｅｗｄｇ＝ＶDAT−（ＶT＋ΔＶT）である。したがって、前記第１の容量素子５６の全体にわたる電圧はＶDD−Ｖｎｅｗｄｇ＝ＶDD−（ＶDAT−（ＶT＋ΔＶT））となる。前記名目上の閾値電圧ＶTが１．１Ｖの場合、安定状態において前記第１の容量素子５６の全体にわたる電圧は、（３．１Ｖ＋ΔＶT）により求められる。安定状態に達するまでの時間は、前記第１の容量素子５６と、前記駆動トランジスタ７４をダイオード接続可能にする前記第２のｎ型トランジスタ７８のインピーダンスとの間に発生するＲＣ時定数に主に左右される。それほど重要ではないが、前記駆動トランジスタ７４および第３のｎ型トランジスタ８４の抵抗も、安定状態に達するまでにかかる時間に影響する。
【００５１】
前記ゲート端子の有効電圧はＶｄｇは、（Ｖｎｅｗｄｇ＋ΔＶT）により求められる。したがって安定状態に達すると、前記ゲート端子の有効電圧Ｖｄｇは閾値変位ΔＶTに関係なく、Ｖｄｇ＝ＶDAT−ＶT＝１．９Ｖとなる。
【００５２】
出力段階では、前記第１の信号φ１は論理ゼロであり、前記第２のｎ型トランジスタ７８、第３のｎ型トランジスタ８４、第１のｐ型トランジスタ６８、および第３のｐ型トランジスタ８６のゲート端子に印加される。したがって、前記第２のｎ型トランジスタ７８および第３のｎ型トランジスタはオフになり、一方で前記第１のｐ型トランジスタ６８および第３のｐ型トランジスタ８６はオンになる。前記出力段階では、前記第２の信号φ２は論理ゼロのままである。
【００５３】
図５（ｂ）に示されるように、前記出力段階において前記駆動トランジスタ７４は、前記第１の端子およびゲート端子の間でもはやダイオード接続されておらず、したがって前記ＯＬＥＤ９６の定電流源として機能する。前記駆動トランジスタ７４によって前記ＯＬＥＤ９６へと渡される電流の振幅は、前記閾値変位ΔＶTではなくＶDATの値（具体的には前記自己整合段階においてＶDATの脈動した値）に左右される。したがって、表示装置を形成する一つの配列におけるすべての画素回路５０は、同一の値ＶDATによって同一の明るさに駆動される。
【００５４】
図１０は、図４に示す前記画素回路５０の典型的な駆動波形を示す。図１０（ａ）によると、前記第１の信号φ１および第２の信号φ２はともにローレベルであり、前述のように前記第２のノード５８（ｎｅｗｄｇ）をアースと同等の電圧に設定するための前記プリチャージ段階の開始を示している。前記第２の信号φ２は論理ゼロに落ちるため、前記自己整合段階が開始され、ＶDATは脈動して例えば３Ｖになる。前記第２のノード５８（ｎｅｗｄｇ）がアースと同等の電圧にプリチャージされ、ＶDAT（３Ｖ）よりも低いため、ダイオード接続された前記駆動トランジスタ７４は順方向バイアスされ、電流Ｉが前記第１の容量素子５６に流れ、安定した状態になるまで前記第１の容量素子５６を放電する。安定状態に達すると、前記第１の信号φ１論理ゼロになり、閾値変位ΔＶTと関係なく前記ＯＬＥＤ９６を駆動するために前記出力段階が開始される。当業者には明らかなように、図１０（ｂ）から（ｄ）に示された駆動波形も同様に、上述のように前記画素回路５０との使用に適用できる。
【００５５】
後述する構成と同様に、図４に示す構成には前記画素回路の初期化およびプログラム化にかかる時間を背景技術の構成と比較して大幅に削減できるという利点があり、したがってより効率的、高速で、用途の広い表示システムが実現する。さらに、本発明では個々の画素回路を小型化することができるため、開口比のより高い、より小型で効率的な表示装置が実現する。
【００５６】
図４の前記画素回路５０の別の実施形態では、前記第１のｎ型トランジスタ６０は前記第２のレール６４ではなく供給線ＶSSに接続される。前記ＯＬＥＤ９６の陰極端子も同様に、または代わりに、前記第４のレール９４ではなく前記供給線ＶSSに接続することもできる。
【００５７】
図６は、図４の前記画素回路５０の本発明の第２の実施形態に係る構造を示す。ここで前記画素回路５０は、第４のｐ型トランジスタ９８をさらに含む。前記第４のｐ型トランジスタ９８は、前記第３のｐ型トランジスタ８６のドレイン端子に接続されたソース端子と、前記ＯＬＥＤ９６の陽極端子に接続されたドレイン端子とを含む。
【００５８】
作動中、前記プリチャージ段階では、前記第２の信号φ２が前記第４のｐ型トランジスタ９８のゲート端子に印加される。前記第１のｎ型トランジスタ６０はオンに、前記第４のｐ型トランジスタ９８はオフになる。これにより、前記第２の信号φ２がローレベルの場合、前記第１の信号φ１が論理ゼロであっても、前記プリチャージ段階において前記ＯＬＥＤ９６は分離される。したがって第２の実施形態では、図１１（ａ）および（ｂ）を参照して後述されるように、異なる駆動波形を使用することが可能である。
【００５９】
図１１（ａ）および（ｂ）に示すように、前記第１の信号φ１がローレベルになる前に前記第２の信号φ２はローレベルである。これらの駆動波形が図４の前記回路に使用されると、前記第２の信号φ２はローレベルのとき、ノード５８（ｎｅｗｄｇ）は接地され、前記ｐ型駆動トランジスタのゲート電圧も接地される。こうして、前記第１の信号φ１がローレベルでありトランジスタ６８および８６がオフになる前に、前記駆動トランジスタ７４が短時間オンになってもよい。そのとき前記ＯＬＥＤ９６は、短時間駆動されて最大の明るさとなり得る。しかし図６の前記画素回路では、上述のようにスイッチ６０がオフとなるときスイッチ９８はオフとなり前記ＯＬＥＤ９６は分離されるため、この点は問題にならない。
【００６０】
図７は、図４の前記画素回路５０の本発明の第３の実施形態に係る構造を示す。ここで前記画素回路５０は、第５のｐ型トランジスタ１０２と、第４のｎ型トランジスタ１０４とをさらに含む。前記第５のｎ型トランジスタ１０４は、前記第１のレール５２に接続されたソース端子と、ノード１０８（ｎｅｗｄｇ２）に接続されたドレイン端子とを含む。前記ノード（ｎｅｗｄｇ２）は、前記第３のノード６２に接続される。つまり、ノード（ｎｅｗｄｇ２）および前記第３のノード６２は技術的に同一である。前記ノード（ｎｅｗｄｇ２）はまた、前記第５のｐ型トランジスタ１０２の第１の端子に接続される。前記第５のｐ型トランジスタ１０２は、前記第２のノード５８（ｎｅｗｄｇ）に接続された第２の端子を含む。
【００６１】
作動中、前記プリチャージ段階では、前記第２の信号φ２が前記第４のｎ型トランジスタ１０４のゲート端子と、前記第５のｐ型トランジスタ１０２のゲート端子とに印加される。前記第２の信号φ２がローレベルであり前記第１のｎ型トランジスタ６０がオンになる場合、前記第５のｐ型トランジスタ１０２はオフになり前記第４のｎ型トランジスタ１０４はオンになる。これにより、前記駆動トランジスタ７４を確実にオフになり前記ＯＬＥＤ９６を分離する。
【００６２】
図１１（ａ）および（ｂ）を参照に上述および後述する駆動波形は、図７の前記画素回路５０においても適用できる。具体的には、図７においてノード１０８（ｎｅｗｄｇ２）はノード５８（ｎｅｗｄｇ）が接地されている間は常にＶDDに保たれるため、前記駆動トランジスタのゲート電圧はＶDDに等しくなり、前記駆動トランジスタはオンにならない。したがって、図６の構成には備えられたトランジスタ９８はここでは必要ない。
【００６３】
図７の構成の代わりに、トランジスタ１０４をｎ型トランジスタからｐ型トランジスタに変え、トランジスタ１０２をｐ型トランジスタからｎ型トランジスタに変えることも可能である。これは電源ＶDDから電流を引くのに好適である。しかし、こうして変更された両トランジスタのゲートは第２の信号φ２に接続されているため、両トランジスタは一つのインバータとして機能する。ただこの変更を加えることにより、結果としてできた前記インバータは反転信号φ２（バー）をノード（ｎｅｗｄｇ２）に出力してしまう。つまりφ２がハイであるためトランジスタ６０はオンになり、ノード（ｎｅｗｄｇ）は接地され、トランジスタ１０４および１０２によって形成されるインバータは反転信号φ２（バー）（すなわちロー）をｎｅｗｄｇ２に出力してしまう。この状況で、前記ｐ型駆動トランジスタはオンになり、φ１がハイになる前および前記駆動トランジスタがダイオード接続される前に、前記ＯＬＥＤは発光してしまう。
【００６４】
これを防ぐため、前記第２の信号線および変更されたトランジスタ１０４、１０２により形成された前記インバータの間にインバータを追加する。これにより、変更されたトランジスタ１０４、１０２により形成された前記インバータに入力される信号はφ２（バー）である。つまりφ２がハイであるためトランジスタ６０はオンになり、ノード（ｎｅｗｄｇ）は接地され、トランジスタ１０４、１０２により形成された前記インバータはφ２（バー）を入力として受け、φ２（すなわちハイ）をｎｅｗｄｇ２に出力する。この結果、前記ｐ型駆動トランジスタはオフになり、φ１がハイになる前および前記駆動トランジスタがダイオード接続される前には、前記ＯＬＥＤは発光しない。
【００６５】
図８は、前記第４のｎ型トランジスタ１０４を備える図７の前記画素回路５０の本発明の第４の実施形態に係る別の構成を示す。ここで前記第４のｎ型トランジスタ１０４は、前記第６のノード７２（ｉｎｔ）に接続された端子と、前記第２のノード（ｎｅｗｄｇ）に接続された端子を含む。前記第４のｎ型トランジスタ１０４はまた、前記第１の信号φ１を受け取る前記第８のノード８０に接続されたゲート端子を含む。
【００６６】
作動中、ならびに前記プリチャージ段階および自己整合段階において前記第１の信号φ１がローレベルであるとき、前記第４のｎ型トランジスタ１０４はオンになり、前記第７のノード（ｉｐｎ）および第２のノード（ｎｅｗｄｇ）の間の導電性を高める。
【００６７】
図９は、図４の前記画素回路５０の本発明の第５の実施形態に係る構造を示す。ここで前記画素回路５０は、前記第２のレール６４ではなく前記第７のノード（ｉｐｎ）に接続された前記第１のｎ型トランジスタ６０の端子を含む。したがって、前記駆動トランジスタ７４は、前記第３のｐ型トランジスタ８６の端子と、前記第３のｎ型トランジスタ８４の端子とに接続される。
【００６８】
作動中、前記電圧ＶDATは前記第４のｎ型トランジスタ６０および第３のｎ型トランジスタ８４を介して前記第２のノード（ｎｅｗｄｇ）にプリチャージ段階電圧を供給する。これにより、アース（０Ｖ）としての前記第２のレール６４はもはや必要なく、供給線ＶSSに置き換える必要もない。前記プリチャージ段階において、前記電圧ＶDATは、前記駆動トランジスタ７４が順方向バイアスされたダイオード接続トランジスタとして機能できるよう、前記電圧ＶDATが前記自己整合段階に脈動する電圧よりも低い必要がある。
【００６９】
図１１（ｂ）に、図９に示されるような前記画素回路５０の典型的な駆動波形を示す。前記プリチャージ段階において、前記第１の信号φ１が論理ゼロであり、前記第２の信号φ２がローレベルになるとき、ノード（ｎｅｗｄｇ）は最初は前記第１のｎ型トランジスタ６０を介して前記第３のｐ型トランジスタ８６およびＯＬＥＤ９６をアースに放電する。前記第１の信号φ１はローレベルになり、ＶDATはＶDATローへと増加する。前記駆動トランジスタ７４はダイオード接続され、前記ノード（ｎｅｗｄｇ）は前記第３のｎ型トランジスタ８４、第１のｎ型トランジスタ６０、駆動トランジスタ７４、および第２のｎ型トランジスタ７８を介して前記ＶDATローへと初期化される。
【００７０】
前記第２の信号φ２は論理ゼロに落ちるため、前記自己整合段階においては、ＶDATローがＶDATハイへと増加する。前記ノード（ｎｅｗｄｇ）は前記第３のｎ型トランジスタ８４、駆動トランジスタ７４、および第２のｎ型トランジスタ７８を介して（ＶDATハイ−（ＶT＋ΔＶT））から求められる値へと増加する。
【００７１】
前記出力段階では、前記第１の信号φ１が論理ゼロであり、前記駆動トランジスタ７４はその第１の端子およびゲート端子の間においてもはやダイオード接続されていない。したがって、前記駆動トランジスタ７４は、前記第１のｐ型トランジスタ６８、駆動トランジスタ７４、および第３のｐ型トランジスタ８６を介して、前記ＯＬＥＤ９６の定電流源として機能する。前記駆動トランジスタ７４によって前記ＯＬＥＤ９６へと渡される電流の振幅は、前記閾値変位ΔＶTではなくＶDATの値（具体的には前記自己整合段階におけるＶDATハイの値）に左右される。これにより、表示装置を形成する一つの配列におけるすべての画素回路５０は、同一の明るさに駆動される。
【００７２】
さらにこれに代わり、図６の前記トランジスタ９８はまた、図７から９の各構成に含めることもできる。こうして各構成において、前記画素回路は前記トランジスタ８６およびＯＬＥＤ９６の間に直列に接続された前記ｐ型トランジスタ９８を含む。前記制御信号φ２がｐ型トランジスタ９８のゲートに印加され、これにより前記ｎ型トランジスタ６０をオンにする間は前記ｐ型トランジスタ９８をオフにする。
【００７３】
図１２は、表示システムを形成する配列１５０における図４、６、７、８に示す前記画素回路５０の構造を示す。前記配列１５０は、図１０または１１（ａ）の典型的な駆動波形のいずれかによって駆動される。前記配列１５０の各画素回路５０は、アース線Ｇｎｄを含み、これは上述したように供給線ＶSSで置き換えることも可能である。この構造はまた、前記第１および第２の供給信号φ１、φ２を供給する二本の個別の水平制御線を含む。
【００７４】
図１３は、表示システムを形成する配列２００における図９に示す前記画素回路５０の構造を示す。図９に示す前記画素回路５０において図１１（ｄ）に示す波形を使用することにより、図１２の構造と比較して水平制御線の数が減る。
【００７５】
水平制御線の数が減るのは、制御線ＳＥＬ，２（図１１（ｃ）および（ｄ）では制御信号ＶSELn+1）が隣接する画素回路５０に前記第１の制御信号φ１および第２の制御信号φ２を供給するためである。
【００７６】
画素の各列に二本の信号線が備わる図１２の構造を図１３と同様に、各画素回路に含まれる容量素子がアースＧｎｄの代わりにデータ線ＶＤＡＴに放電するよう調整することもできる。図６、７、８の前記画素回路５０において図１１（ｃ）に示す波形を使用することにより、図１２の構造と比較して水平線の数が減る。
【００７７】
同様に、画素の隣接する列が信号線を共有する図１３の構造を図１２と同様に、各画素回路に含まれる容量素子がデータ線ＶＤＡＴの代わりにアースＧｎｄに放電するよう調整することもできる。図９の前記画素回路５０において図１１（ｂ）に示す波形を使用することにより、図１２の構造と比較して水平制御線の数が減る。
【００７８】
図１２および１３の配列はまた、上述していないものも含め、本発明の前記画素回路のあらゆる実施形態に適用可能である。
【００７９】
図１１（ａ）から（ｄ）の各図において、前記第１および第２の制御信号φ１、φ２は重複しているということも注意すべきである。つまり、φ１はφ２がハイである時間の一部においてハイであり、φ２はφ１がハイである時間の一部においてハイである。しかし、φ１はφ２がローである時間の一部においてもハイであり、φ２はφ１がローである時間の一部においてもハイである。この重複する制御信号を使用することにより、公知ではないが、走査速度が高まり、結果として表示される動画の質が向上する。
【００８０】
図１４は、図４に示す前記画素回路５０の前記第２のノード５８における電圧Ｖｎｅｗｄｇのシミュレーションをミリ秒単位で示すグラフである。前記プリチャージ段階（図１２におけるＰＲＥＳＥＴ）において、前記電圧Ｖｎｅｗｄｇは実質的にアース（０Ｖ）に落ちる。前記自己調整段階（図１２におけるＰＲＯＧＲＡＭ）では、前記電圧Ｖｎｅｗｄｇは、ＶDATが脈動して前記ＯＬＥＤ９６を駆動する電圧になるに従い、値（ＶDAT−（ＶT＋ΔＶT））へと増加する。前記出力段階（図１２におけるＬＯＣＫ  ＤＯＷＮ）においては、前記電圧Ｖｎｅｗｄｇは工程が繰り返されるまで前記第１の容量素子５６によって保たれる。図１２に明白なように、前記電圧Ｖｎｅｗｄｇは変位値ΔＶTに応じて変動する。
【００８１】
図１４から、前記プリチャージ段階および自己調整段階は、ほんの数ミリ秒の間に完了できることがわかる。これは背景技術と比較しておよそ二桁分（つまり１００倍）早い。これに加えて、低圧が使用可能である。したがって本発明は、表示の質を高め、電力消費を抑えることができる。さらに、本発明に係る画素回路および表示装置は、背景技術のこれらと比較して小型である。
【００８２】
図１５は、変位値ΔＶTに対する前記ＯＬＥＤ９６を駆動する出力電流（ＩＯＬＥＤ）のシミュレーションを示す。図１５はΔＶTに関わらず前記出力電流（ＩＯＬＥＤ）が同一であること示し、これにより一つの配列を形成する前記画素回路を変位値ΔＶTに関わらず同じ明るさに駆動することができる。
【００８３】
図１６も同様の効果を示す。図１６（ａ）は、異なる入力電圧ＶDDに対する出力電流（ＩＯＬＥＤ）をマイクロ秒単位で示すグラフである。出力電力（ＩＯＬＥＤ）の振幅は異なっており、一方で変位値ΔＶTは前記出力（ＩＯＬＥＤ）に影響しない。図１６（ｂ）は、異なるΔＶTに対する、ＶDATの変化に応じたＩＯＬＥＤの変位を示す。出力電力（ＩＯＬＥＤ）はΔＶTに関わらず実質的に同一であり、したがって各ΔＶT値に対する出力電力（ＩＯＬＥＤ）は重なっている。よって、一つの配列を形成する前記画素回路を、変位値ΔＶTに関わらず同じ明るさに駆動することができる。
【００８４】
上述したように前記画素回路５０を使用する表示システム１０００は、携帯電話、携帯端末（ＰＤＡ）、コンピュータ、ＣＤプレイヤ、ＤＶＤプレイヤなど、またこれらに限らず、小型で携帯用の電子製品に使用するのに好適である。
【００８５】
前記表示システム１０００を内蔵可能な端末装置の例を以下に説明する。
【００８６】
携帯電話に前記表示システム１０００を適用した例を説明する。図１７は、携帯電話の構成を示す等角図である。この図では、携帯電話１２００は、複数の操作キー１２０２と、受話部１２０４と、送話部１２０６と、表示パネルとしての前記表示システム１０００とを備える。前記送話部１２０６または受話部１２０４は、会話を出力させるために使用されてもよい。
【００８７】
携帯用パーソナル・コンピュータに上記の実施形態の一つに係る前記表示システム１０００を適用した例を説明する。
【００８８】
図１８は、パーソナル・コンピュータの構成を示す等角図である。この図では、パーソナル・コンピュータ１１００は、キーボード１１０２を含む本体１１０４と、表示パネルとしての前記表示システム１０００とを備える。
【００８９】
次に、前記表示システム１０００を使用したデジタル・カメラについて説明する。図１９は、デジタル・カメラの構成および外部装置との接続を簡単に示す等角図である。
【００９０】
典型的なカメラは、物体からの光学像に基づいてフィルムを感光させる。一方、デジタル・カメラ１３００は、たとえば電荷結合素子（ＣＣＤ）を使用した光電変換によって物体の光学像からの画像信号を生成する。前記デジタル・カメラ１３００は、ＣＣＤからの画像信号に基づいて表示をおこなうため、ケース１３０２の背面に表示パネルとしての前記表示システム１０００を備える。こうして、前記表示システム１０００は物体を表示するファインダとして機能する。光学レンズおよびＣＣＤを含む受光素子１３０４は、前記ケース１３０２の表面（図面における裏側）に備えられる。前記表示システム１０００は、このデジタル・カメラにおいて実施してもよい。
【００９１】
図１７の前記携帯電話、図１８の前記パーソナル・コンピュータ、図１９の前記デジタル・カメラ以外にも、端末装置の別の例として、携帯端末（ＰＤＡ）、テレビ、ファインダ型およびモニタ型ビデオ・レコーダ、カー・ナビゲーション・システム、ポケットベル、電子手帳、携帯計算機、ワード・プロセッサ、ワークステーション、テレビ電話、店舗販売時点情報管理（ＰＯＳ）端末、タッチ・パネルを備える装置などが挙げられる。本発明の前記表示システムは、これらの端末装置のいずれにも適用可能である。
【００９２】
本明細書の記載はあくまで一例であり、本発明はその範囲から逸脱することなく、当業者の知識に基づき変更を加えて実施可能である。
【図面の簡単な説明】
【００９３】
【図１】アクティブ・マトリクスＯＬＥＤ表示装置に適用される背景技術による電圧駆動画素回路の概略図である。
【図２】アクティブ・マトリクスＯＬＥＤ表示装置に適用される背景技術による自己補正電圧プログラム化画素構造の概略図。
【図３】トランジスタをダイオード接続する二つの方法を示す概略図。
【図４】本発明の第１の実施形態に係る画素回路の概略図。
【図５】定常電圧における図４の画素回路の一部を示す概略図。
【図６】本発明の第２の実施形態に係る画素回路の概略図。
【図７】本発明の第３の実施形態に係る画素回路の概略図。
【図８】本発明の第４の実施形態に係る画素回路の概略図。
【図９】本発明の第５の実施形態に係る画素回路の概略図。
【図１０】図４、６、７、８、９の画素回路の一般駆動波形を示す概略図。
【図１１】図６、７、８、９の画素回路の一般駆動波形を示す概略図。
【図１２】図４、６、７、８の画素回路の構造を示す概略図。
【図１３】図９の画素回路の構造を示す概略図。
【図１４】図４の画素回路のノードｎｅｗｄｇにおける電圧のシミュレーションを示す概略図。
【図１５】変位値ΔＶTによる出力電流のシミュレーションを示す概略図。
【図１６】異なる入力電圧および変位値ΔＶTによる出力電流のシミュレーションを示す概略図。
【図１７】本発明に係る表示システムを内蔵する携帯電話の概略図。
【図１８】本発明に係る表示システムを内蔵するモバイル・パーソナル・コンピュータの概略図。
【図１９】本発明に係る表示システムを内蔵するデジタル・カメラの概略図。
【符号の説明】
【００９４】
１、２、３…ピン、５０…画素回路、５２…第１のレール、５４…第１のノード、５６…第１の容量素子、５８…第２のノード、６０…第１のｎ型トランジスタ、６２…第３のノード、６４…第２のレール、６６…第４のノード、６８…第１のｐ型トランジスタ、７０…第５のノード、７２…第６のノード、７４…駆動トランジスタ（第２のｐ型トランジスタ）、７６…第７のノード、７８…第２のｎ型トランジスタ、８０…第８のノード、８２…第９のノード、８４…第３のｎ型トランジスタ、８６…第３のｐ型トランジスタ、８８…第３のレール、９２…第２の容量素子、９４…第４のレール、９６…ＯＬＥＤ、９８…第４のｐ型トランジスタ、１０２…第５のｐ型トランジスタ、１０４…第４のｎ型トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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