(57)【要約】【課題】  システムリセットから初期化に至る間の消費電力と、電源異常によるメモリの記憶内容のバックアップから再開するまでの間の電力消費を節約すること。【解決手段】  ＤＲＡＭで構成されたメモリ３９とメモリ３９を制御するメモリ制御回路３０とＣＰＵを含む論理回路４０とを有し、メモリ制御回路３０は、ＣＡＳ信号をＲＡＳ信号に先行させてメモリ３９に通常リフレッシュを指示するリフレッシュ回路３１と、リセット信号によりオフされ論理回路４０の指示によりオンされるフラグ３３とを有し、フラグ３３がオフされるとＤＲＡＭ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュでメモリ３９をリフレッシュし、フラグ３３がオンされるとリフレッシュ回路３１による通常リフレッシュにてメモリ３９をリフレッシュする。【選択図】      図１
2005044460.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路とを有したメモリ制御方式であって、
前記メモリ制御回路は、システムリセットによりメモリに対してＤＲＡＭ自身でリフレッシュするセルフリフレッシュの指示を開始し、システムリセット後の初期化終了後に一定間隔でＣＡＳ信号をＲＡＳ信号に先行させる通常リフレッシュの指示をメモリに開始することを特徴とするメモリ制御方式。
【請求項２】
ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路とを有したメモリ制御方式であって、
前記メモリ制御回路は、ＣＡＳ信号をＲＡＳ信号に先行させてメモリに通常リフレッシュを指示するリフレッシュ回路と、リセット信号によりオフされ論理回路の指示によりオンされるフラグとを有し、フラグがオフされるとメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュでメモリをリフレッシュさせ、フラグがオンされるとリフレッシュ回路による通常リフレッシュにてメモリをリフレッシュすることを特徴とするメモリ制御方式。
【請求項３】
ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路と主電池と主電池に異常があった際にメモリのみに電力を供給する副電池と主電池の異常を監視する電源監視回路とを有したメモリ制御方式であって、
前記電源監視回路は主電池の電圧を監視して規定値以下となるとリセット信号を出力し、前記メモリ制御回路は、ＣＡＳ信号をＲＡＳ信号に先行させてメモリに通常リフレッシュを指示するリフレッシュ回路と、メモリへのアクセスが可能であることを示すフラグとを有し、電源監視回路からリセット信号が出力されるとフラグをオフしてメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュでメモリをリフレッシュし、主電池の電力供給が停止した後も副電池による電力供給によりメモリのセルフリフレッシュを継続し、論理回路から指示を受けてフラグをオンするとリフレッシュ回路による通常リフレッシュでメモリをリフレッシュすることを特徴とするメモリ制御方式。
【請求項４】
前記論理回路はリセット後の初期化処理を終了した時点で前記メモリ制御回路に初期化終了通知を送り、初期化終了通知を受けたメモリ制御回路が前記フラグをオンすることを特徴とする請求項２又は３のメモリ制御方式。
【請求項５】
ＣＡＳ信号をＲＡＳ信号に先行させてＤＲＡＭで構成されるメモリに通常リフレッシュを指示するリフレッシュ回路と、リセット信号によりオフされＣＰＵを含む論理回路の指示によりオンされるフラグとを有し、フラグがオフされるとメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュの実行をメモリに指示し、フラグがオンされるとリフレッシュ回路による通常リフレッシュをメモリへ指示することを特徴とするメモリ制御回路。
【請求項６】
前記フラグはリセット後の初期化処理を終了した時点で前記論理回路から通知される初期化終了通知によってオンされることを特徴とする請求項５のメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ制御方式及びメモリ制御回路に関し、特に、システムリセットや電源異常の際のメモリのリフレッシュ制御技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（dynamic random access memory）で構成されるメモリでは、ＤＲＡＭが記憶する情報を維持するためにリフレッシュと呼ばれる動作が必要となる。リフレッシュは、メモリを制御するメモリ制御回路により一定間隔にてＲＡＳ（row address strobe）信号とＣＡＳ（column address strobe）信号を制御され実行される。
【０００３】
通常のアクセスではＲＡＳ信号の駆動後にＣＡＳ信号を駆動してＤＲＡＭへの読み出しや書き込みのアクセスをするが、ＣＡＳ信号をＲＡＳ信号に先行して駆動することによりリフレッシュ指示をＤＲＡＭへリフレッシュを指示することが知られている。
【０００４】
メモリ装置の内容を維持しながら本体装置を初期化して再開するためのシステムリセットに対するリフレッシュの制御について特開平５−２８７５７号公報が開示している。特開平５−２８７５７号公報ではシステムリセットに対して、メモリ制御装置内のアクセス回路はリセットされるがリフレッシュ回路はリセットされずにリフレッシュを継続できるようにし、メモリ装置の内容を維持できるようにしている。
【０００５】
また、ＤＲＡＭが自身でリフレッシュを一定間隔で実行するセルフリフレッシュ機能を持つＤＲＡＭも実用化されている。セルフリフレッシュ機能とは、ＤＲＡＭに外部からリフレッシュ指示を与えなくとも、ＤＲＡＭ自身がリフレッシュを自動的に実行する機能であり、電力消費が小さくなる特長を持っている。
【０００６】
【特許文献１】特開平５−２８７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特開平５−２８７５７号公報に開示されている手法ではリフレッシュ回路はシステムリセットの際にリセットされないように構成されるのでリセット中でもメモリ制御装置の指示でリフレッシュを続けることができるが、リセットに続く初期化（メモリの内容は保持）が終わりメモリアクセスを開始するまでの間、メモリアクセスがないのにもかかわらずメモリ制御装置を動作させリフレッシュを続ける必要があり電力が浪費されていた。
【０００８】
また、節電のために本体装置の電源供給をオフとしメモリ装置の内容のみを保持して待機する際セルフリフレッシュすることが知られており、特に電池により電源供給される小型の装置においては節電の要求は大きい。電池の消耗や誤って落下させたりして電池がはずれたりして突然電圧供給に異常が発生した場合にバックアップ用に備えた副電池を利用してメモリ内容を保持しながら主電池の復旧を待つ場合のリフレッシュ制御をリフレッシュする場合も、主電池が復旧した際に初期化が行われ電力が浪費されていた。
【０００９】
本発明の目的は、システムリセットから初期化に至る間の消費電力と、電源異常によるメモリの記憶内容のバックアップから再開するまでの間の電力消費を節約することを可能としたメモリ制御方式及びメモリ制御装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１のメモリ制御方式は、ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路とを有したメモリ制御方式であって、
前記メモリ制御回路は、システムリセットによりメモリに対してＤＲＡＭ自身でリフレッシュするセルフリフレッシュの指示を開始し、システムリセット後の初期化終了後に一定間隔でＣＡＳ信号をＲＡＳ信号に先行させる通常リフレッシュの指示をメモリに開始することを特徴とする。
【００１１】
本発明の第２のメモリ制御方式は、ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路とを有したメモリ制御方式であって、
前記メモリ制御回路は、ＣＡＳ信号をＲＡＳ信号に先行させてメモリに通常リフレッシュを指示するリフレッシュ回路と、リセット信号によりオフされ論理回路の指示によりオンされるフラグとを有し、フラグがオフされるとメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュでメモリをリフレッシュさせ、フラグがオンされるとリフレッシュ回路による通常リフレッシュにてメモリをリフレッシュすることを特徴とする。
【００１２】
本発明の第３のメモリ制御方式は、ＤＲＡＭで構成されたメモリとメモリを制御するメモリ制御回路とＣＰＵを含む論理回路と主電池と主電池に異常があった際にメモリのみに電力を供給する副電池と主電池の異常を監視する電源監視回路とを有したメモリ制御方式であって、
前記電源監視回路は主電池の電圧を監視して規定値以下となるとリセット信号を出力し、前記メモリ制御回路は、ＣＡＳ信号をＲＡＳ信号に先行させてメモリに通常リフレッシュを指示するリフレッシュ回路と、メモリへのアクセスが可能であることを示すフラグとを有し、電源監視回路からリセット信号が出力されるとフラグをオフしてメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュでメモリをリフレッシュし、主電池の電力供給が停止した後も副電池による電力供給によりメモリのセルフリフレッシュを継続し、論理回路から指示を受けてフラグをオンするとリフレッシュ回路による通常リフレッシュでメモリをリフレッシュすることを特徴とする。
【００１３】
本発明の第４のメモリ制御方式は、本発明の第２又は第３のメモリ制御方式において、前記論理回路はリセット後の初期化処理を終了した時点で前記メモリ制御回路に初期化終了通知を送り、初期化終了通知を受けたメモリ制御回路が前記フラグをオンすることを特徴とする。
【００１４】
本発明の第１のメモリ制御回路は、ＣＡＳ信号をＲＡＳ信号に先行させてＤＲＡＭで構成されるメモリに通常リフレッシュを指示するリフレッシュ回路と、リセット信号によりオフされＣＰＵを含む論理回路の指示によりオンされるフラグとを有し、フラグがオフされるとメモリ自身の制御で一定間隔でリフレッシュ動作を行うセルフリフレッシュの実行をメモリに指示し、フラグがオンされるとリフレッシュ回路による通常リフレッシュをメモリへ指示することを特徴とする。
【００１５】
本発明の第２のメモリ制御回路は、本発明の第１のメモリ制御回路において、前記フラグはリセット後の初期化処理を終了した時点で前記論理回路から通知される初期化終了通知によってオンされることを特徴とする。
【発明の効果】
【００１６】
メモリの記憶内容を保持しなければならないシステムリセットや電源復旧時の消費電力を節約することができる効果がある。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。図１は本発明のメモリ制御方式を示したブロック図であり、ＤＲＡＭからなるメモリ３９と、メモリ３９を制御するメモリ制御回路３０と、本体装置のメモリ３９とメモリ制御回路３０以外のＣＰＵや入出力装置等を含む論理回路４０と、電源を供給する主電池１０と、電源バックアップ用の副電池１１と、電源供給回路１２と、電源を監視する電源監視回路２１とリセット回路２３などを含む。
【００１８】
電源供給回路１２は、電源スイッチ２５から受ける信号や論理回路４０から受ける電源制御信号Ｘ６８に従って、主電池１０と副電池１１で供給される直流電源電圧を論理回路４０等で使用する直流電圧に変換して供給する機能を有し、主電池１０によって作られる通常電源Ｘ５１を論理回路４０やメモリ制御回路３０へ供給し、主電池１０と副電池１１から作られるバックアップ付き電源Ｘ５２をメモリ３９に供給する。なお、電源監視回路２１やリセット回路２３やＯＲゲート２２には図示しないが主電池１０と副電池１１から生成される電源が電源のオン／オフ状態に関わらず供給される。
【００１９】
電源監視回路２１は、主電源１０の出力電圧を監視し、予め決められた電圧以下となると主電池１０に異常が発生したものとし電源異常信号Ｘ６５をＯＲゲート２２と電源供給回路１２へ出力する。主電源の異常としては、例えば、図１の装置が電池で駆動される装置で、誤って落下させたりして電池がケースからはずれてしまい電源の供給が無くなった場合や電池の故障や電池の寿命等が考えられる。
【００２０】
リセット回路２３は、リセットスイッチ２４が操作されてシステムリセットが指示された場合、電源スイッチ２５が操作されて電源がオンとなった場合、又は論理回路４０からシステムリセットが指示された場合に予め決められたパルス幅以上のシステムリセット信号Ｘ６７を生成して出力する。ＯＲゲート２２は電源異常信号Ｘ６５とシステムリセット信号Ｘ６６との論理和をリセット信号Ｘ６７として出力する。リセット信号Ｘ６７はメモリ制御回路３０や論理回路４０へ接続される。
【００２１】
電源スイッチ２５は、電源のオン／オフを操作するスイッチであり、電源オン操作により電源供給回路１２へ通常電源Ｘ５１とバックアップ付き電源Ｘ５２の出力開始を指示するとともにリセット回路２３へパワーオンリセットを指示し、電源オフ操作により電源供給回路１２へ通常電源Ｘ５１とバックアップ付き電源Ｘ５２の出力停止を指示するとともにリセット回路２３へリセットを指示する。この場合、リセット回路２３はリセット解除時にリセット要因がパワーオンリセットであることを通知し、論理回路４０は全てのハードウェア資源の初期化を実行する。パワーオンリセットの際は初期化の際にメモリ内容を保持する必要がないので、メモリアクセスを開始する時点で通常リフレッシュを開始すればよい。
【００２２】
図２はメモリ制御回路３０の一構成例を示すブロック図である。メモリ制御回路３０はＤＲＡＭから構成されるメモリ３９のアクセスやリフレッシュを制御する回路であり、図２に一構成例を示す。図２参照すると、フラグ３３は、メモリアクセスが可能な状態であることを示すフラグであり論理回路４０からの指示でオンされてアクセス許可状態となり、またリセット信号Ｘ６７によりオフされアクセス禁止状態となる。フラグ３３がオフの場合はＡＮＤゲート３５とＡＮＤゲート３６の出力をローレベルとし、ＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２をローレベルにする。すなわち、フラグ３３がオフとなるとセルフリフレッシュ状態となる。
【００２３】
リフレッシュ回路３１はフラグ３３がオンの場合はＣＡＳ信号Ｘ６２をＲＡＳ信号Ｘ６１に先行させる通常リフレッシュ指示を一定間隔で行いメモリ３９のリフレッシュを制御する回路である。アクセス回路３２はフラグ３３がオンの場合は論理回路４０からのメモリアクセス要求を受けて、ＲＡＳ信号Ｘ６１やＣＡＳ信号Ｘ６２に合わせてアドレスや制御信号をアドレス／制御線Ｘ６３に出力し、データ線Ｘ６４のデータを読み込んだりデータ線Ｘ６４へ書く込みデータを出力したりする。また、アクセス回路３２は論理回路４０からの初期化終了通知を受けるとフラグ３３をオンし、リフレッシュ回路３１からの通常リフレッシュ要求を受けるとＲＡＳ／ＣＡＳ信号の入力をセレクタ３４に指示してリフレッシュ回路３１に切り換える。
【００２４】
次に、本発明のメモリ制御方式の動作について図面を参照して説明する。図３はシステムリセット時のリフレッシュ動作について示したタイミングチャートである。図３を参照すると、メモリ３９のアクセスが可能で通常のリフレッシュが実行されている状態すなわちフラグ３３がオンの状態では、リフレッシュ回路３１がアクセス回路３２に要求してセレクタ３４の制御によりＲＡＳ／ＣＡＳを制御可能とし、タイミングＴ７１でＣＡＳ信号Ｘ６２をアクティブなローレベルとし、続いてＲＡＳ信号Ｘ６１をアクティブなローレベルとし、規定時間後のタイミングＴ７２でＣＡＳ信号Ｘ６２をハイレベルに戻し続いてＲＡＳ信号Ｘ６１をハイレベルに戻す。
【００２５】
メモリ３９のＤＲＡＭはタイミングＴ７１からＴ７２のＣＡＳ信号Ｘ６２とＲＡＳ信号Ｘ６１を受けると、通常のリフレッシュ指示であることを検出してリフレッシュを実行する。上記通常リフレッシュ状態ではリフレッシュ回路３１が一定間隔でアクセス回路３２のアクセス動作に割り込んで上記のようにＣＡＳ信号Ｘ６２とＲＡＳ信号Ｘ６１とを制御して通常のリフレッシュ指示をメモリ３９へ与える。
【００２６】
タイミングＴ７３でリセットスイッチ２４或いは論理回路４０からシステムリセットが指示されるとリセット回路２３は予め決められたパルス幅以上としたシステムリセット信号Ｘ６６をＯＲゲート２２へ出力する。ＯＲゲート２２はリセット信号Ｘ６７を論理回路４０とメモリ制御回路３０へ出力し、論理回路４０とメモリ制御回路３０はリセット信号Ｘ６７によりソフトウェアから見えないハードウェアの回路を予め決められた値にリセットする。
【００２７】
タイミングＴ７３からＴ７４の間のリセット中の動作について説明すると、リセット信号Ｘ６７によりフラグ３３はオフされてＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２はともにローレベルとなり不正なメモリアクセスを抑止し、メモリ３９はＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２が規定時間以上ローレベルであることを検出してセルフリフレッシュを開始する。アクセス回路３２は、リセット中メモリ３９に対するアクセス要求やアクセスを制御するハードウェア資源をアクセスのない状態にリセットし、リフレッシュ回路３１はリセットにより動作を停止しフラグ３３がオンとなるまで停止を継続する。
【００２８】
タイミングＴ７４でリセットが解除されると、論理回路４０はシステムリセット時の処理として予め決められている初期化を開始する。初期化では、メモリ内容を保持した状態で処理を再開するために必要な制御情報の再設定等を実行するが、以降初期化とはメモリ３９のデータを初期値に書き込む動作は含まないものとする。通常初期化はハードウェアの処理を実行するマイクロプログラム等で実行され装置にもよるが数十秒かかることもある。
【００２９】
タイミングＴ７５までの間メモリ３９はセルフリフレッシュを続けて記憶している情報の保持を行い、メモリ制御回路３０はメモリアクセス要求の受付を拒絶する。タイミングＴ７５で初期化が終わると論理回路４０はメモリ制御回路３０に対して初期化終了通知を送り、アクセス回路３２は初期化終了通知を受けてフラグ３３をオンする。フラグ３３のオンによりリフレッシュ回路３１とアクセス回路３２は動作を開始する。その後リフレッシュ回路３１は一定間隔で通常リフレッシュの指示を開始し、アクセス回路３２もメモリアクセス要求の受付を再開する。
【００３０】
以上のように、システムリセットが発行された場合には、リセットから初期化が終了するまでの間、メモリ制御回路３０は動作を停止し、メモリ３９は電力消費の少ないセルフリフレッシュにより記憶内容を保持するため、消費電力の節電が可能となる。
【００３１】
次に、主電池１０の電力供給が突然停止した場合の動作について図４を参照して説明する。主電池１０からの電源供給が正常な場合はリフレッシュ回路３１により一定間隔で通常リフレッシュの指示がタイミングＴ８１、タイミングＴ８２のように行われる。
【００３２】
この後タイミングＴ８３で、主電池１０が何らかの要因で異常となりその電圧が規定値以下になると電源監視回路２１は異常を検出して電源異常信号Ｘ６５をＯＲゲート２２へ出力する。ＯＲゲート２２はリセット信号Ｘ６７を論理回路４０とメモリ制御回路３０へ出力する。また、電源監視回路２１は電源供給回路１２に対しては電源停止信号Ｘ６９を送る。
【００３３】
電源供給回路１２は、主電池１０の異常があると通常電源の供給が停止するか不安定となってしまうのを避けるため、電源監視回路２１からの電源停止信号Ｘ６９を受けて通常電源Ｘ５１の出力を停止し、バックアップ付き電源Ｘ５２のみ副電池１１の電力を用いて正常に供給を続ける。従って、論理回路４０やメモリ制御回路３０への電力供給は停止され、メモリ３９のみに電力が正常に供給される状態となる。
【００３４】
メモリ制御回路３０は、リセット信号Ｘ６７を受けるとフラグ３３がオフとなりＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２をローレベルとしてメモリ３９に対してセルフリフレッシュを指示する。その後電源がオフとなってもＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２はローレベルに保たれるのでセルフリフレッシュの指示は継続される。これにより装置は電源オフ状態となりメモリ３９はセルフリフレッシュへと移行する。
【００３５】
その後タイミングＴ８４で主電池１０の異常が復旧すると、電源監視回路２１は、電圧が正常になったことを検出し、電源停止信号Ｘ６９の出力を停止し、リセットに必要な時間だけ遅延させてから電源異常信号Ｘ６５の出力を停止する。これにより、電源供給回路１２から通常電源Ｘ５１が供給開始され、リセット信号Ｘ６７が継続するリセット中の状態となる。この状態では引き続きリフレッシュ回路３１はセルフリフレッシュの指示を続ける。
【００３６】
タイミングＴ８５でリセット信号Ｘ６７が解除されると、論理回路４０は初期化を開始し、予め決められた手続きに従ってハードウェアを初期化し、タイミングＴ８６で初期化が終わると初期化終了通知をメモリ制御回路３０へ送る。メモリ制御回路３０は初期化終了通知を受けると、アクセス回路３２はフラグ３３をオンしリフレッシュ回路３１が動作を開始する。これによりＲＡＳ信号Ｘ６１とＣＡＳ信号Ｘ６２はハイレベルになり、タイミングＴ８７の通常リフレッシュ指示によりローレベルになりハイレベルに復旧する。
【００３７】
以上のように、主電池１０からの電力供給が予告無しに停止しても、それを検出してメモリ３９のみに副電池１１からの電力を供給してセルフリフレッシュさせることにより、メモリ３９に記憶している情報を保持しておくことができ、復電後に通常リフレッシュへ戻してメモリ３９に記憶した情報を失うことなく再利用できる。また、初期化実行中もセルフリフレッシュするようにしたのでより一層節電効率を上げている。
【産業上の利用可能性】
【００３８】
電池駆動でない情報処理装置についても本発明は適用可能であり、同様の効果を得られる。
【図面の簡単な説明】
【００３９】
【図１】本発明の構成を示すブロック図である。
【図２】メモリ制御回路３０の構成を示すブロック図である。
【図３】システムリセットの動作を示すタイミングチャートである。
【図４】電源異常時の動作を示すタイミングチャートである。
【符号の説明】
【００４０】
１０    主電池
１１    副電池
１２    電源供給回路
２１    電源監視回路
２２    ＯＲゲート
２３    リセット回路
２４    リセットスイッチ
２５    電源スイッチ
３０    メモリ制御回路
３１    リフレッシュ回路
３２    アクセス回路
３３    フラグ
３９    メモリ
４０    論理回路
【図１】
2005044460.tif 000003
【図２】
2005044460.tif 000004
【図３】
2005044460.tif 000005
【図４】
2005044460.tif 000006