(57)【要約】【課題】リサーフ構造を適用した半導体装置において、ＥＳＤ耐量を高くし、オン抵抗を低くすること。【解決手段】ｎ+ドレイン領域２８をｎオフセット領域２９に接触させ、そのｎオフセット領域２９をｎウェル領域２２に接触させることにより、ドレイン電極３１の直下にｎ+ドレイン領域２８、ｎオフセット領域２９およびｎウェル領域２２からなるｎ領域と、ｐ型半導体基板２１からなるｐ領域とが接合した寄生のｐｎダイオードを形成し、ＥＳＤの高電圧がドレイン電極３１に印加されたときに、寄生ｐｎダイオードに逆バイアスが印加されてドレイン電極３１と裏面電極３３との間に降伏電流が流れるようにする。【選択図】        図１
2005064345.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型半導体基板と、
前記第２導電型半導体基板に接する第１導電型半導体層と、
前記第１導電型半導体層の表面層に形成された第２導電型半導体領域と、
前記第２導電型半導体領域内に形成された第１導電型ソース領域と、
前記第１導電型ソース領域および前記第２導電型半導体領域に電気的に接続するソース電極と、
前記第１導電型ソース領域から離れて前記第２導電型半導体領域の表面層に形成され、かつ前記第１導電型半導体層に接する第１導電型オフセット領域と、
前記第２導電型半導体領域の外側で前記第１導電型オフセット領域に接する第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、
前記第１導電型オフセット領域と前記第１導電型ソース領域に挟まれた前記第２導電型半導体領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第２導電型半導体基板と、
前記第２導電型半導体基板に接する第１導電型半導体層と、
前記第１導電型半導体層の表面層に形成された第２導電型半導体領域と、
前記第２導電型半導体領域内に形成された第１導電型ソース領域と、
前記第１導電型ソース領域および前記第２導電型半導体領域に電気的に接続するソース電極と、
前記第１導電型ソース領域から離れて前記第２導電型半導体領域内に形成された第１導電型オフセット領域と、
前記第２導電型半導体領域内で前記第１導電型オフセット領域に接し、かつ前記第２導電型半導体領域の外側で前記第１導電型半導体層に接する第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、
前記第１導電型オフセット領域と前記第１導電型ソース領域に挟まれた前記第２導電型半導体領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項３】
第１導電型半導体層の表面層に形成された第１の第２導電型半導体領域と、
前記第２導電型半導体領域内に形成された第１の第１導電型ソース領域と、
前記第１導電型半導体層内に形成された第２の第２導電型半導体領域と、
前記第２の第２導電型半導体領域内に形成された第２の第１導電型ソース領域と、
前記第１の第１導電型ソース領域および前記第１の第２導電型半導体領域に電気的に接続する第１のソース電極と、
前記第２の第１導電型ソース領域および前記第２の第２導電型半導体領域に電気的に接続する第２のソース電極と、
前記第１の第１導電型ソース領域から離れて前記第１の第２導電型半導体領域の表面層に形成され、かつ前記第１導電型半導体層に接する第１導電型オフセット領域と、
前記第１の第２導電型半導体領域の外側で前記第１導電型オフセット領域に接する第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、
前記第１導電型オフセット領域と前記第１の第１導電型ソース領域に挟まれた前記第１の第２導電型半導体領域の表面上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の第１導電型ソース領域と前記第２の第１導電型ソース領域に挟まれた前記第１ならびに第２の第２導電型半導体領域と前記第１導電型半導体層の表面上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項４】
第１導電型半導体層の表面層に形成された第１の第２導電型半導体領域と、
前記第２導電型半導体領域内に形成された第１の第１導電型ソース領域と、
前記第１導電型半導体層内に形成された第２の第２導電型半導体領域と、
前記第２の第２導電型半導体領域内に形成された第２の第１導電型ソース領域と、
前記第１の第１導電型ソース領域および前記第１の第２導電型半導体領域に電気的に接続する第１のソース電極と、
前記第２の第１導電型ソース領域および前記第２の第２導電型半導体領域に電気的に接続する第２のソース電極と、
前記第１の第１導電型ソース領域から離れて前記第１の第２導電型半導体領域内に形成された第１導電型オフセット領域と、
前記第１の第２導電型半導体領域内で前記第１導電型オフセット領域に接し、かつ前記第２導電型半導体領域の外側で前記第１導電型半導体層に接する第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、
前記第１導電型オフセット領域と前記第１の第１導電型ソース領域に挟まれた前記第１の第２導電型半導体領域の表面上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の第１導電型ソース領域と前記第２の第１導電型ソース領域に挟まれた前記第１ならびに第２の第２導電型半導体領域と前記第１導電型半導体層の表面上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１導電型半導体層が第２導電型半導体基板に接して形成されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１導電型半導体層が絶縁層を介して基板上に形成されていることを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチングデバイスとして用いられる半導体装置に関し、特にＥＳＤ耐量などのサージ耐量が高く、また単位面積あたりのオン抵抗が低い横形の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴとする）を構成する半導体装置に関する。
【背景技術】
【０００２】
図８は、従来のスイッチングデバイスの一つであるｎチャネル横形ＭＯＳＦＥＴの単位構造を示す断面図である。なお、本明細書において、ｎまたはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域である。また、ｎ+およびｐ+の+は、比較的高濃度であることを意味している。
【０００３】
図８において、ｐ型半導体基板１の表面層にｎウェル領域２が形成され、そのｎウェル領域２の表面に接するｎウェル電極１４が設けられている。また、ｎウェル領域２の表面層にｐウェル領域３が形成され、そのｐウェル領域３の表面層には、ｎ+ソース領域４とｐ+コンタクト領域５が形成されている。ｎ+ソース領域４とｐ+コンタクト領域５との表面には、共通に接触するソース電極１０が設けられている。
【０００４】
また、ｐウェル領域３の表面層の、ｎ+ソース領域４と離れた部分にｎ+ドレイン領域８が形成され、その表面にドレイン電極１１が設けられている。このドレイン電極１１は、通常、ｎウェル電極１４と同電位に接続される。ｎ+ドレイン領域８とｎ+ソース領域４との間のｐウェル領域３の表面層には、ｎ+ドレイン領域８を含むようにｎオフセット領域９が形成されている。
【０００５】
ｎオフセット領域９とｎ+ソース領域４に挟まれたｐウェル領域３の表面には、ゲート酸化膜６を介してゲート電極７が形成されている。また、ゲート電極７のドレイン側端とｎ+ドレイン領域８との間には、ｎ+ドレイン領域８側のゲート電極直下の電界を緩和する等の目的でＬＯＣＯＳ酸化膜１２が形成されている。また、ｐ型半導体基板１の裏面には、通常、ソース電極１０と同電位に接続される裏面電極１３が形成されている。
【０００６】
図８において、ソース電極１０に対しドレイン電極１１に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、ｐウェル領域３とｎオフセット領域９間のｐｎ接合が逆バイアスされた状態であるため、電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加すると、ゲート電極７直下のｐウェル領域３の表面には反転層が形成され、ｎ+ドレイン領域８からｎオフセット領域９およびｐウェル領域３の表面反転層を順に経由して、ｎ+ソース領域４に至る経路で電流が流れ、よく知られたＭＯＳＦＥＴのスイッチング動作をおこなうことができる。
【０００７】
なお、このような構造のＭＯＳＦＥＴはｐウェル領域３内のｎオフセット領域９をＭＯＳＦＥＴの主電流が流れるドリフト領域として使用するが、逆バイアス時には空乏化する必要があるため、ドリフト領域の深さを十分にとることが困難である。したがって、数百Ｖ以上の高耐圧の場合はもとより、数十Ｖ以下の比較的低耐圧の場合でも、単位面積あたりの不純物総量を適量にするいわゆるリサーフ（ＲＥＳＵＲＦ）構造を適用することが有効である。その場合のｎオフセット領域９の単位面積あたりの不純物総量は、いわゆるリサーフ条件である１×１０12ｃｍ-2程度である。
【０００８】
また、ｐウェル領域３も十分深く形成できない場合は、ｐウェル領域３−ｎオフセット領域９間と、ｐウェル領域３−ｎウェル領域２間のｐｎ接合から伸びる空乏層によりｎオフセット領域９直下のｐウェル領域３を完全に空乏化する、いわゆるダブルリサーフ条件にすることが有効である。この場合、ｎオフセット領域９直下のｐウェル領域３の不純物総量は２×１０12ｃｍ-2程度である。このような構造の横形ＭＯＳＦＥＴは、ｎウェル領域２で基板と電位的に分離することが可能で、ドレイン電極１１およびソース電極１０の電位に対する自由度が高いため、複数のハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴ等を同一チップ内に集積する場合などに有効である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図８に示す従来構成の横形ＭＯＳＦＥＴでは、明確にはわかっていないが、ｎウェルはドレインと同電位であるが、コンタクト部から離れた場所ではｎウェル抵抗のため、電位差が生じやすい。これにより何らかの寄生動作が発生し、破壊していると考えられ、ＥＳＤ耐量やサージ・ノイズ耐量が非常に小さく、パワーＩＣ等に搭載された場合の要求値を満たすことができない。特に、車載用素子に要求されるＥＳＤ耐量は１０〜１５ｋＶ以上と極めて大きい。この要求値を実現するため、同一基板上にダイオード等の保護素子を形成することなどが検討されているが、これまでの実験では十分なＥＳＤ耐量が得られていない。
【００１０】
また、上述したように、リサーフ構造を適用した場合には、耐圧にかかわらず、オフセット領域の単位面積あたりの不純物総量は上述したリサーフ条件となる。たとえばオフセット領域の厚さを０．５μｍとしたときには、オフセット領域の不純物濃度は２×１０16ｃｍ-3となり、特に比較的低耐圧の領域で低いオン抵抗を得るには不向きである。
【００１１】
そこで、本発明者らは、たとえばｎチャネルＭＯＳＦＥＴの場合、ｎオフセット領域からｐウェル領域表面の反転層を介してｎ+ソース領域へ至る通常の電流経路のほかに、ｎウェル領域からｐウェル領域表面の反転層を介してｎ+ソース領域へ至る第２の電流経路を設けた半導体装置について先に出願している（特願２００２−１８３４０２号）。この先願によれば、リサーフ構造を適用しつつ、オン抵抗の低い半導体装置が得られる。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、リサーフ構造を適用しつつ、高ＥＳＤ耐量および低オン抵抗の一方または両方を具えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第２導電型半導体基板と、前記第２導電型半導体基板に接する第１導電型半導体層と、前記第１導電型半導体層の表面層に形成された第２導電型半導体領域と、前記第２導電型半導体領域内に形成された第１導電型ソース領域と、前記第１導電型ソース領域および前記第２導電型半導体領域に電気的に接続するソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域の表面層に形成され、かつ前記第１導電型半導体層に接する第１導電型オフセット領域と、前記第２導電型半導体領域の外側で前記第１導電型オフセット領域に接する第１導電型ドレイン領域と、前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、前記第１導電型オフセット領域と前記第１導電型ソース領域に挟まれた前記第２導電型半導体領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えることを特徴とする。
【００１４】
また、請求項２の発明にかかる半導体装置は、第２導電型半導体基板と、前記第２導電型半導体基板に接する第１導電型半導体層と、前記第１導電型半導体層の表面層に形成された第２導電型半導体領域と、前記第２導電型半導体領域内に形成された第１導電型ソース領域と、前記第１導電型ソース領域および前記第２導電型半導体領域に電気的に接続するソース電極と、前記第１導電型ソース領域から離れて前記第２導電型半導体領域内に形成された第１導電型オフセット領域と、前記第２導電型半導体領域内で前記第１導電型オフセット領域に接し、かつ前記第２導電型半導体領域の外側で前記第１導電型半導体層に接する第１導電型ドレイン領域と、前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、前記第１導電型オフセット領域と前記第１導電型ソース領域に挟まれた前記第２導電型半導体領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えることを特徴とする。
【００１５】
これら請求項１または２の発明によれば、ドレイン電極にＥＳＤや高サージ電圧が印加されたときにそのエネルギーが、第２導電型半導体基板と第１導電型半導体層とからなる寄生ｐｎダイオードで吸収される。
【００１６】
また、請求項３の発明にかかる半導体装置は、第１導電型半導体層の表面層に形成された第１および第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域内に形成された第１の第１導電型ソース領域と、前記第２の第２導電型半導体領域内に形成された第２の第１導電型ソース領域と、前記第１の第１導電型ソース領域および前記第１の第２導電型半導体領域に電気的に接続する第１のソース電極と、前記第２の第１導電型ソース領域および前記第２の第２導電型半導体領域に電気的に接続する第２のソース電極と、前記第１の第１導電型ソース領域から離れて前記第２導電型半導体領域の表面層に形成され、かつ前記第１導電型半導体層に接する第１導電型オフセット領域と、前記第１の第２導電型半導体領域の外側で前記第１導電型オフセット領域に接する第１導電型ドレイン領域と、前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、前記第１導電型オフセット領域と前記第１の第１導電型ソース領域に挟まれた前記第１の第２導電型半導体領域の表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の第１導電型ソース領域と前記第２の第１導電型ソース領域に挟まれた前記第１および第２の第２導電型半導体領域と前記第１導電型半導体層の表面上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を備えることを特徴とする。
【００１７】
また、請求項４の発明にかかる半導体装置は、第１導電型半導体層の表面層に形成された第１および第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域内に形成された第１の第１導電型ソース領域と、前記第２の第２導電型半導体領域内に形成された第２の第１導電型ソース領域と、前記第１の第１導電型ソース領域および前記第１の第２導電型半導体領域に電気的に接続する第１のソース電極と、前記第２の第１導電型ソース領域および前記第２の第２導電型半導体領域に電気的に接続する第２のソース電極と、前記第１の第１導電型ソース領域から離れて前記第２導電型半導体領域内に形成された第１導電型オフセット領域と、前記第１の第２導電型半導体領域内で前記第１導電型オフセット領域に接し、かつ前記第２導電型半導体領域の外側で前記第１導電型半導体層に接する第１導電型ドレイン領域と、前記第１導電型ドレイン領域に電気的に接続するドレイン電極と、前記第１導電型オフセット領域と前記第１の第１導電型ソース領域に挟まれた前記第１の第２導電型半導体領域の表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の第１導電型ソース領域と前記第２の第１導電型ソース領域に挟まれた前記第１および第２の第２導電型半導体領域と前記第１導電型半導体層の表面上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を備えることを特徴とする。
【００１８】
これら請求項３または４の発明によれば、オン動作時に第１導電型オフセット領域から第１の第２導電型半導体領域表面の反転層を介して第１の第１導電型ソース領域へ至る通常の電流経路のほかに、第１導電型半導体層から第２の第２導電型半導体領域表面の反転層を介して第２の第１導電型ソース領域へ至る第２の電流経路ができるので、第１導電型オフセット領域と第１導電型半導体層の両方をドリフト領域として利用することができる。
【００１９】
また、請求項５の発明にかかる半導体装置は、請求項３または４に記載の発明において、前記第１導電型半導体層が第２導電型半導体基板に接して形成されていることを特徴とする。
【００２０】
また、請求項６の発明にかかる半導体装置は、請求項３または４に記載の発明において、前記第１導電型半導体層が絶縁層を介して基板上に形成されていることを特徴とする。
【００２１】
これら請求項５または６の発明によれば、複数の半導体装置を各素子ごとに絶縁することができるので、多数の半導体素子を集積することができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置によれば、ドレイン電極に印加されたＥＳＤや高サージ電圧のエネルギーが、第２導電型半導体基板と第１導電型半導体層とからなる寄生ｐｎダイオードで吸収されるので、ＥＳＤ耐量およびサージ・ノイズ耐量の向上を図ることができるという効果を奏する。また、本発明にかかる半導体装置によれば、第１導電型オフセット領域と第１導電型半導体層の両方をドリフト領域として利用することができるので、オン電圧を増大させることなく単位面積あたりの電流密度の増大を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型としたｎチャネルＭＯＳＦＥＴについて説明するが、第１導電型をｐ型とし、第２導電型をｎ型としたｐチャネルＭＯＳＦＥＴにおいても同様である。
【００２４】
（実施の形態１）
図３は、本発明の実施の形態１にかかるｎチャネル横形ＭＯＳＦＥＴの単位構造における半導体表面の状態を示す平面図である。また、図１および図２は、それぞれ図３のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【００２５】
図３に示すように、半導体表面において、ｎオフセット領域２９の一方の側は、第２導電型半導体領域となるｐウェル領域２３である。ｐウェル領域２３に囲まれた領域の半導体表面には、第１導電型半導体層であるｎウェル領域２２の一部と第１のｎ+ソース領域２４ａと第２のｎ+ソース領域２４ｂとが、それら第１および第２のｎ+ソース領域２４ａ，２４ｂの間にｎウェル領域２２を挟むように、互いに離れて露出している。
【００２６】
第１のｎ+ソース領域２４ａに囲まれた領域の半導体表面は、第１のｐ+コンタクト領域２５ａであり、第２のｎ+ソース領域２４ｂに囲まれた領域の半導体表面は、第２のｐ+コンタクト領域２５ｂである。図３において二点鎖線で示す第１のゲート電極２７ａは、ｎオフセット領域２９と第１および第２のｎ+ソース領域２４ａ，２４ｂとの間のｐウェル領域２３上に設けられている。
【００２７】
図３において二点鎖線で示す第２のゲート電極２７ｂは、第１のｎ+ソース領域２４ａと第２のｎ+ソース領域２４ｂで挟まれたｎウェル領域２２およびｐウェル領域２３の上に配置される。第１のゲート電極２７ａと第２のゲート電極２７ｂは、図示例のように一体としてもよいし、別々に設けて同電位に接続してもよい。
【００２８】
第１のソース電極３０ａは、第１のｎ+ソース領域２４ａおよび第１のｐ+コンタクト領域２５ａの上に配置される。第２のソース電極３０ｂは、第２のｎ+ソース領域２４ｂおよび第２のｐ+コンタクト領域２５ｂの上に配置される。第１および第２のソース電極３０ａ，３０ｂは同電位に接続される。ｎオフセット領域２９を挟んでｐウェル領域２３の反対側は、ｎ+ドレイン領域２８であり、このドレイン領域２８上にドレイン電極３１が配置される。
【００２９】
図１を参照しながら図３Ａ−Ａ’における断面構成について説明する。この断面構成は図８に示す従来構成とほぼ同じであるが、ｐウェル領域２３がｎ+ドレイン領域２８の下まで伸びていない点で図８に示す構成と異なる。つまり、ｎ+ドレイン領域２８の直下はｐウェル領域２３内から伸びるｎオフセット領域２９であり、そのｎオフセット領域２９の、ｎ+ドレイン領域２８の直下の部分は直接ｎウェル領域２２に接している。
【００３０】
すなわち、図１に示すように、ｐ型半導体基板２１の表面層にｎウェル領域２２が形成され、ｎウェル領域２２の表面層にｐウェル領域２３が形成されている。第２のｎ+ソース領域２４ｂと第２のｐ+コンタクト領域２５ｂは、ｐウェル領域２３の表面層に選択的に形成されている。第２のソース電極３０ｂは、第２のｎ+ソース領域２４ｂと第２のｐ+コンタクト領域２５ｂに共通に接触している。ｎ+ドレイン領域２８は、ｐウェル領域２３の外側に形成されており、その表面にドレイン電極３１が設けられている。
【００３１】
ドレイン電極３１は、通常、ｎウェル領域２２の表面に接するｎウェル電極３４と同電位に接続される。また、ｎオフセット領域２９は、ｎ+ドレイン領域２８と第２のｎ+ソース領域２４ｂとの間のｐウェル領域２３の表面層に沿い、かつｐウェル領域２３内から伸びてｎ+ドレイン領域２８を含むように形成されている。
【００３２】
ｎオフセット領域２９と第２のｎ+ソース領域２４ｂに挟まれたｐウェル領域２３の表面には、第１のゲート酸化膜２６ａを介して第１のゲート電極２７ａが形成されている。また、第１のゲート電極２７ａのドレイン側端とｎ+ドレイン領域２８との間には、電界緩和のためのＬＯＣＯＳ酸化膜３２が形成されている。ｐ型半導体基板２１の裏面には、通常、第２のソース電極３０ｂと同電位に接続される裏面電極３３が形成されている。上述した図１の断面構成は、第１のｎ+ソース領域２４ａ、第１のｐ+コンタクト領域２５ａおよび第１のソース電極３０ａを通り、Ａ−Ａ’に平行な断面においても同じである。
【００３３】
上記構成としたことにより、図１に示すように、ドレイン電極３１の直下にｎ+ドレイン領域２８、ｎオフセット領域２９およびｎウェル領域２２からなるｎ領域と、ｐ型半導体基板２１からなるｐ領域とが接合した寄生のｐｎダイオードが形成される。そのため、ＥＳＤの高電圧がドレイン電極３１に印加されると寄生ｐｎダイオードに逆バイアスが印加された状態となり、ドレイン電極３１と裏面電極３３の間に降伏電流が流れる。それによって、ＥＳＤの高電圧エネルギーを吸収することができるため、ＥＳＤ耐量が高くなる。
【００３４】
図２を参照しながら図３Ｂ−Ｂ’における断面構成について説明する。図２に示すように、Ｂ−Ｂ’断面では、ｐ型半導体基板２１の表面層にｎウェル領域２２が形成され、ｎウェル領域２２の表面層にｐウェル領域２３が分離して形成されている。便宜上、第１のｎ+ソース領域２４ａを含むｐウェル領域２３を第１のｐウェル領域２３ａとし、第２のｎ+ソース領域２４ｂを含むｐウェル領域２３を第２のｐウェル領域２３ｂとして区別する。
【００３５】
第２のゲート電極２７ｂは、第１のｎ+ソース領域２４ａと第２のｎ+ソース領域２４ｂとに挟まれた第１のｐウェル領域２３ａ、ｎウェル領域２２および第２のｐウェル領域２３ｂの表面上に第２のゲート酸化膜２６ｂを介して設けられている。第１のｎ+ソース領域２４ａと第１のｐ+コンタクト領域２５ａは、第１のｐウェル領域２３ａの表面層に選択的に形成されている。第１のソース電極３０ａは、第１のｎ+ソース領域２４ａと第１のｐ+コンタクト領域２５ａに共通に接触している。第２のｎ+ソース領域２４ｂ、第２のｐ+コンタクト領域２５ｂおよび第２のソース電極３０ｂについては図１に関連して説明した通りである。
【００３６】
上述した構成のＭＯＳＦＥＴでは、ソース電極３０ａ，３０ｂに対しドレイン電極３１に正の電圧が印加された状態でゲート電極２７ａ，２７ｂにゲート閾値以下の電圧が印加されている場合には、ｐウェル領域２３とｎオフセット領域２９間のｐｎ接合が逆バイアスされた状態であるため、電流は流れない。ゲート電極２７ａ，２７ｂにゲート閾値以上の電圧が印加されると、ゲート電極２７ａ，２７ｂ直下のｐウェル領域２３ａ，２３ｂの表面には反転層が形成される。
【００３７】
それによって、ｎ+ドレイン領域２８からｎオフセット領域２９、第１のゲート電極２７ａの下のｐウェル領域２３ａ，２３ｂの表面反転層の順で経由して、ｎ+ソース領域２４ａ，２４ｂに至る通常の経路で電流が流れる。この通常経路とは別に、ｎ+ドレイン領域２８からｎオフセット領域２９を経由してｎウェル領域２２に至り、ｎウェル領域２２内をｎ+ソース領域２４ａ，２４ｂに向かって流れ、第２のゲート電極２７ｂ直下のｐウェル領域２３ａ，２３ｂの表面反転層を経由して、ｎ+ソース領域２４ａ，２４ｂに至る経路でも電流が流れる。したがって、素子のピッチを増加させることなく、オン動作時の電流量が増えるので、単位面積あたりの電流量を増加させることができる。
【００３８】
リサーフ条件に従う場合には、ｎオフセット領域２９の単位面積あたりの不純物総量は約１×１０12ｃｍ-2であるから、たとえば深さ、すなわち厚さが０．５μｍのｎオフセット領域２９の不純物濃度は約２×１０16ｃｍ-3である。ダブルリサーフ条件に従う場合には、ｐウェル領域２３ａ，２３ｂの単位面積あたりの不純物総量は約２×１０12ｃｍ-2であるから、たとえばｐウェル領域２３ａ，２３ｂの深さを１．５μｍとすると厚さは１μｍとなり、したがって不純物濃度は約２×１０16ｃｍ-3である。また、ｎウェル領域２２については、その単位面積あたりの不純物総量が約２×１０12ｃｍ-2であるから、たとえば深さを６．０μｍとすると厚さが４．５μｍとなり、不純物濃度は約４．４×１０15ｃｍ-3である。
【００３９】
図４は、図３Ａ−Ａ’における断面構成の別の例を示す図である。図４に示すように、ｎオフセット領域２９がｎ+ドレイン領域２８で終端となり、ｎ+ドレイン領域２８の直下にｎオフセット領域２９がないため、ｎ+ドレイン領域２８がｎウェル領域２２に接する構成としてもよい。
【００４０】
（実施の形態２）
実施の形態２は、ｎウェル領域２２を経由する電流経路を設けずに、ｎオフセット領域２９を経由する通常の電流経路のみを設けたものである。つまり、実施の形態２では、図３に示すようなソース側の構成が設けられていない。したがって、単位面積あたりの電流量を増加させる必要がない場合、実施の形態１に比べてソース側の構成が簡素となるという利点がある。
【００４１】
図５は、実施の形態２にかかるｎチャネル横形ＭＯＳＦＥＴの単位構造の一構成例を示す断面図であり、おおよそ図１の構成と同じである。また、図６は、実施の形態２の別の断面構成を示す図であり、おおよそ図４の構成と同じである。実施の形態１と同じ構成については同一の符号を付して説明を省略する。実施の形態２では、ｎ+ソース領域２４ｃおよびｐ+コンタクト領域２５ｃは、ストライプ状にｎ+ドレイン領域２８と平行に形成される。
【００４２】
ｎオフセット領域２９は、ｎ+ドレイン領域２８とｎ+ソース領域２４ｃとの間のｐウェル領域２３の表面層に沿い、図５に示す例ではｐウェル領域２３内から伸びてｎ+ドレイン領域２８を含むように形成される。それに対して、図６に示す例ではｎオフセット領域２９は、ｎ+ドレイン領域２８で終端となる。
【００４３】
ゲート電極２７ｃは、ｎオフセット領域２９とｎ+ソース領域２４ｃに挟まれたｐウェル領域２３の表面上にゲート酸化膜２６ｃを介して形成されている。ＬＯＣＯＳ酸化膜３２は、ゲート電極２７ｃのドレイン側端とｎ+ドレイン領域２８との間に形成されている。裏面電極３３は、通常、ソース電極３０ｃと同電位に接続される。
【００４４】
（ＥＳＤ耐量の活性面積依存性）
図７は、上述した実施の形態にかかる横形ＭＯＳＦＥＴのＥＳＤ耐量の活性面積依存性を示す特性図である。図７において、実施例とは図５の構成のＭＯＳＦＥＴであり、従来例とは図８の構成のＭＯＳＦＥＴである。なお、図１〜図３の構成のＭＯＳＦＥＴ、図４の構成のＭＯＳＦＥＴおよび図６の構成のＭＯＳＦＥＴのＥＳＤ耐量の活性面積依存性は、図５の構成のＭＯＳＦＥＴの特性と同じである。
【００４５】
図７に示すように、実施例のＭＯＳＦＥＴのＥＳＤ耐量は高い。また、活性面積が大きくなるとより大きなエネルギーを吸収することができるため、活性面積の増大に伴ってＥＳＤ耐量も高くなる。たとえば、活性面積が０．５ｍｍ2、１．０ｍｍ2および１．５ｍｍ2のときのＥＳＤ耐量は、それぞれ約４ｋＶ、約７ｋＶおよび約１２ｋＶである。それに対して、従来例のＥＳＤ耐量は、活性面積に関係なく極めて低く、数百Ｖ程度である。
【００４６】
以上説明したように、実施の形態の横形ＭＯＳＦＥＴによれば、ドレイン電極３１にＥＳＤや高サージ電圧が印加されたときにそのエネルギーが、ｐ型半導体基板２１とｎウェル領域２２とからなる寄生ｐｎダイオードで吸収されるので、ＥＳＤ耐量およびサージ・ノイズ耐量の向上を図ることができる。また、ｎオフセット領域２９とｎウェル領域２２の両方をドリフト領域として利用することができるので、オン電圧を増大させることなく単位面積あたりの電流密度を増加させることができ、いわゆるオン抵抗Ｒｏｎ・Ａの低い横形ＭＯＳＦＥＴが得られる。
【００４７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、裏面電極３３を設けずに、ｎウェル領域２２が形成されていない箇所を設け、その箇所でｐ型半導体基板２１を半導体表面に露出させてコンタクトをとり、ソース電極３０ａ，３０ｂ，３０ｃと電気的に接続する構成としてもよい。また、単位面積あたりの電流密度を増加させるだけで十分である場合には、半導体等からなる支持基板上に絶縁層を介してｎウェル領域２２を設けた、いわゆるＳＯＩ（シリコン・オン・インシュレータ）基板を用いてもよい。
【産業上の利用可能性】
【００４８】
以上のように、本発明にかかる半導体装置は、高ＥＳＤ耐量で低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に複数のハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴ等を同一チップ内に集積した車載用のスイッチングデバイスとして用いられるパワーＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１にかかる横形ＭＯＳＦＥＴの図３Ａ−Ａ’における単位構造の一例を示す断面図である。
【図２】本発明の実施の形態１にかかる横形ＭＯＳＦＥＴの図３Ｂ−Ｂ’における単位構造の一例を示す断面図である。
【図３】本発明の実施の形態１にかかる横形ＭＯＳＦＥＴの単位構造における半導体表面の状態の一例を示す平面図である。
【図４】本発明の実施の形態１にかかる横形ＭＯＳＦＥＴの図３Ａ−Ａ’における単位構造の別の例を示す断面図である。
【図５】本発明の実施の形態２にかかる横形ＭＯＳＦＥＴの単位構造の一例を示す断面図である。
【図６】本発明の実施の形態２にかかる横形ＭＯＳＦＥＴの単位構造の別の例を示す断面図である。
【図７】本発明の実施の形態にかかる横形ＭＯＳＦＥＴの活性面積とＥＳＤ耐量との関係を示す特性図である。
【図８】従来の横形ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【００５０】
２１  第２導電型半導体基板（ｐ型半導体基板）
２２  第１導電型半導体層（ｎウェル領域）
２３，２３ａ，２３ｂ  第２導電型半導体領域（ｐウェル領域）
２４ａ，２４ｂ，２４ｃ  第１導電型ソース領域
２６ａ，２６ｂ，２６ｃ  ゲート絶縁膜（ゲート酸化膜）
２７ａ，２７ｂ，２７ｃ  ゲート電極
２８  第１導電型ドレイン領域（ｎ+ドレイン領域）
２９  第１導電型オフセット領域（ｎオフセット領域）
３０ａ，３０ｂ  ソース電極
３１  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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