(57)【要約】【課題】大容量化と消去動作の効率化との両立を図れるＮＡＮＤ型ＥＥＰＲＯＭを提供する。【解決手段】ブロックＢＫ１，ＢＫ２は共にデータの消去単位である。ブロックＢＫ１は複数あり、メモリセル数が１６個のＮＡＮＤセルで構成される。ブロックＢＫ２も複数あり、メモリセル数が３２個のＮＡＮＤセルで構成される。容量の小さいデータはブロックＢＫ１に記憶し、容量の大きいデータはブロックＢＫ２に記憶する。隣り合うブロックにおいて、選択トランジスタＴｒ１，Ｔｒ２を非共用にしている。【選択図】図２２
2005100548.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書換えが可能なメモリセルを有するＮＡＮＤセルとこの両端に配置された選択トランジスタとを含むブロックがデータの消去単位となる不揮発性半導体記憶装置であって、  
前記ＮＡＮＤセルを構成する前記メモリセルの数が同じである前記ブロックの群であり、群毎に前記ＮＡＮＤセルを構成する前記メモリセルの数が異なる複数のブロック群と、
前記複数のブロック群の各ブロックの同一行に位置する前記メモリセルを選択するための行選択回路と、
を備え、
隣り合う前記ブロック同士は、前記選択トランジスタを個別に備え、非共用にしている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のブロック群の各ブロックの同一行に位置する前記メモリセルに共通接続されたワード線と、
前記ワード線に電圧を供給する駆動線と、
を備え、
前記行選択回路は、前記ワード線と前記駆動線を接続するスイッチとなる転送トランジスタを含む、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のブロック群の中に、前記ＮＡＮＤセルを構成する前記メモリセルの数がｍ個の前記ブロックの集まりである第１ブロック群と、前記ＮＡＮＤセルを構成する前記メモリセルの数がｎ個（ｎ＝ｋｍ：ｋは２以上の整数）の前記ブロックの集まりである第２ブロック群と、が含まれる、
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ブロック群のｋ個の前記ブロックと前記第２ブロック群の１個の前記ブロックとで前記駆動線を共用しており、
ｋ個の前記ブロックに対応する前記行選択回路は、前記転送トランジスタのゲート電極が共通接続されており、
前記第２ブロック群は二つに分かれて配置されており、その間に前記第１ブロック群が配置されており、
前記不揮発性半導体記憶装置を備えた半導体チップの製品固有のＩＤの記憶領域が、前記第１ブロック群の少なくとも一つの前記ブロックに割り当てられており、
前記不揮発性半導体記憶装置の回路動作を規定するパラメータの記憶領域が前記第１ブロック群の少なくとも一つの前記ブロックに割り当てられている、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
列方向に配置された前記複数のブロック群を含むセルアレイを備え、前記セルアレイの列方向の両端の前記ブロックは、前記行選択回路と非接続のダミーＮＡＮＤセルを含み、
前記複数のブロック群の中に、前記ＮＡＮＤセルを構成する前記メモリセルの数が一つの前記ブロックの集まりであるブロック群が含まれ、
前記ＮＡＮＤセルを構成する前記メモリセルの数は二のべき乗である、
ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置が搭載された電子カード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書換えが可能なＮＡＮＤ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、半導体メモリの一つとして、データを電気的に書換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲートとワード線が積層されたＦＥＴ-ＭＯＳ構造を有する。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される（例えば特許文献１）。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
【特許文献１】特開２０００−２２２８９５号公報（図１４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、大容量化と消去動作の効率化との両立を図れる不揮発性半導体記憶装置を提供することを目的とする。  
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、電気的にデータの書換えが可能なメモリセルを有するＮＡＮＤセルとこの両端に配置された選択トランジスタとを含むブロックがデータの消去単位となる不揮発性半導体記憶装置であって、前記ＮＡＮＤセルを構成する前記メモリセルの数が同じである前記ブロックの群であり、群毎に前記ＮＡＮＤセルを構成する前記メモリセルの数が異なる複数のブロック群と、前記複数のブロック群の各ブロックの同一行に位置する前記メモリセルを選択するための行選択回路と、を備え、隣り合う前記ブロック同士は、前記選択トランジスタを個別に備え、非共用にしている、が提供される。
【発明の効果】
【０００６】
本発明によれば、ＮＡＮＤセルを構成するメモリセルの数が同じであるブロック群を備え、ブロック群毎にＮＡＮＤセルを構成するメモリセルの数が異なるようにしているため、大容量化と消去動作の効率化との両立を図れる。
【発明を実施するための最良の形態】
【０００７】
以下、図面に基づいて本発明の実施形態について説明する。本実施形態は、ブロック単位でデータの消去がなされるＮＡＮＤ型ＥＥＰＲＯＭにおいて、次の二点を主な特徴にしている。（１）ＮＡＮＤセルを構成するメモリセルの数が同じであるブロックの集まりを一つのブロック群とし、ブロック群毎にＮＡＮＤセルを構成するメモリセルの数が異なるようにしている。（２）隣り合うブロック同士は選択トランジスタを非共用にしている。
【０００８】
本実施形態を以下の項目に分けて説明する。
［本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造］
（ＮＡＮＤセルの構造）
（セルアレイ及びブロックの構造）
［本実施形態に係るＮＡＮＤセルの動作］
（書込み動作）
（消去動作）
（読出し動作）
［本実施形態の特徴］
（特徴１）
（特徴２）
（特徴３）
（特徴４）
（特徴５）
（特徴６）
（特徴７）
［電子カードおよび電子装置への適用］
なお、図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【０００９】
［本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの構造］
（ＮＡＮＤセルの構造）
図１は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。図２は、図１のII(a)-II(b)断面の模式図である。図３は、図１のＮＡＮＤセルの等価回路図である。
【００１０】
図１〜図３に示すように、ＮＡＮＤセル１は、ｐ−型の半導体基板のｐ型ウェル３に３２個のメモリセルＭＣ０〜３１が形成された構造を有する。メモリセルは、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ０を例にすれば、ｐ型ウェル３の表面に所定の間隔を設けて形成されたｎ＋型の不純物領域５（ソース／ドレイン）と、ｐ型ウェル３のうち不純物領域５同士の間に位置するチャネル領域７と、領域５，７の周囲に形成された素子分離絶縁膜９と、チャネル領域７上にゲート絶縁膜１１を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に絶縁膜１５を介して形成されたワード線ＷＬ０と、を備える。
【００１１】
ＮＡＮＤセル１は、３２個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ＮＡＮＤセル１を構成するメモリセルの数が３２個の場合で説明しているが、メモリセルの数が８，１６，６４個等の場合でもよい。
【００１２】
ＮＡＮＤセル１の両端に選択トランジスタＴｒ１，Ｔｒ２が配置されている。詳細に説明すると、メモリセルＭＣ０側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。このトランジスタＴｒ１の電流経路の一端が不純物領域５を介してメモリセルＭＣ０の電流経路の一端に接続されている。トランジスタＴｒ１の電流経路の他端、つまりｐ型ウェル３に形成されたｎ＋型の不純物領域１７には、ソース線ＣＥＬＳＲＣが接続されている。選択トランジスタＴｒ１は、ＮＡＮＤセル１とソース線ＣＥＬＳＲＣとの接続および切り離しの制御をする。
【００１３】
一方、メモリセルＭＣ３１側には、選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は、不純物領域５を介して電流経路の一端がメモリセルＭＣ３１の電流経路の一端と接続されている。トランジスタＴｒ２の電流経路の他端、つまりｐ型ウェル３に形成されたｎ＋型の不純物領域１９には、ビット線ＢＬが接続されている。トランジスタＴｒ２は、ＮＡＮＤセル１とビット線ＢＬとの接続および切り離しの制御をする。
【００１４】
（セルアレイ及びブロックの構造）
図４は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの概略構造を示すブロック図である。ＮＡＮＤ型ＥＥＰＲＯＭはセルアレイ２１と周辺回路とを含む。図４には、周辺回路のうち行選択回路（ロウデコーダ）２３とセンスアンプ２５を示している。
【００１５】
セルアレイ２１は、多数のブロックが列方向に並べて配置された構造を有する。一つのブロックがデータの消去単位となる。セルアレイ２１が図１のｐ型ウェル３に配置されている。言い換えれば、セルアレイ２１を構成する全てのブロックが一つのｐ型ウェル３に配置されている。ＮＡＮＤセルを構成するメモリセルＭＣの数が１６個のブロックがブロックＢＫ１である。図５はブロックＢＫ１の等価回路図である。ビット線ＢＬの数と同じ数のＮＡＮＤセル１が行方向に配置されている。ブロックＢＫ１のワード線は１６本である（ワード線ＷＬ０〜ＷＬ１５）。ブロックＢＫ１の同一行に位置するメモリセルＭＣには、この行に対応するワード線が共通接続されている。ブロックＢＫ１の集まりが一つのブロック群Ｇ１（第１ブロック群の一例）である。ブロック群Ｇ１はセルアレイ２１の中央に位置している。
【００１６】
ブロック群Ｇ１を挟むようにブロックＢＫ２が配置されている。ブロックＢＫ２の等価回路図が図６である。ブロックＢＫ２は、ＮＡＮＤセル１を構成するメモリセルＭＣの数が３２個のブロックである。よって、ワード線の数は３２本である（ＷＬ０〜ＷＬ３１）。ブロックＢＫ２の集まりで一つのブロック群Ｇ２（第２ブロック群の一例）が構成される。
【００１７】
本実施形態はブロック群Ｇ１，Ｇ２を備えている。したがって、本実施形態のセルアレイ２１は、列方向に配置された複数のブロック群を含み、同じ群ではＮＡＮＤセル１を構成するメモリセルＭＣの数が同じであり、群毎にＮＡＮＤセル１を構成するメモリセルＭＣの数が異なる、ということができる。行選択回路２３は、複数のブロック群の各ブロックの同一行に位置するメモリセルを選択する。
【００１８】
セルアレイ２１の列方向の両端に配置されたブロックは、ブロックＢＫ３である。ブロックＢＫ３はダミーＮＡＮＤセルのブロックである。図７はブロックＢＫ３の等価回路図の一例である。ダミーＮＡＮＤセル（ブロックＢＫ３のＮＡＮＤセル１）を構成するメモリセルの数は例えば１４個であり、ワード線は１４本である（ＷＬ０〜ＷＬ１３）。
【００１９】
ここで、ダミーＮＡＮＤセルの役割を説明する。セルアレイ２１内はメモリセルＭＣが行列状に配置されているため、セルアレイ２１内のレイアウトパターンは周期的になっている。レイアウトパターンは、絶縁膜や導電膜をリソグラフィとエッチングを用いてパターニングすることにより形成される。セルアレイ２１の両端ではレイアウトパターンの周期性が途切れるので、所望のパターニングが困難となる。このため、セルアレイ２１の両端では、メモリセルＭＣの寸法制御が困難になったり、配線同士のショートや配線の断線が発生しやすくなったりする。そこで、セルアレイ２１の列方向の両端に位置するブロックのＮＡＮＤセル１をダミーとしている。ダミーＮＡＮＤセルのメモリセルＭＣは、データの記憶に利用せず、パターニングの際のバッファとして利用する。ダミーＮＡＮＤセルはこのような目的に利用されるため、ダミーＮＡＮＤセルのワード線は行選択回路２３と非接続である。
【００２０】
［本実施形態に係るＮＡＮＤセルの動作］
（書込み動作）
書込み動作について、図８〜図１１を用いて説明する。図８は、“０”書込みがされるメモリセルを含むＮＡＮＤセル１の等価回路図であり、図１０は“１”書込みの場合のそれである。図８，１０のＮＡＮＤセル１は、メモリセルの数が３２個である。図９は、“０”書込みがされるメモリセルの模式図であり、図１１は“１”書込みの場合のそれである。
【００２１】
書込みは、ＮＡＮＤセル１が消去状態、つまりＮＡＮＤセル１の各メモリセルのしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０から順に行う。メモリセルＭＣ１への書込みを例として説明する。
【００２２】
まず、“０”書込みをする場合、図８および図９に示すように、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＴｒ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。なお、選択ゲート線ＳＧ１は０Ｖなので、選択トランジスタＴｒ１はオフを維持する。
【００２３】
次に、メモリセルＭＣ１のワード線ＷＬ１を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、その電圧は選択されたメモリセルＭＣ１のチャネル領域７まで伝達される。つまり、チャネル領域７の電位は０Ｖが維持される。
【００２４】
ワード線ＷＬ１とチャネル領域７との間の電位差が大きいため、メモリセルＭＣ１の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ１のしきい値が正の状態（“０”が書込まれた状態）となる。
【００２５】
一方、“１”書込みをする場合について、上記“０”書込みと異なる点を中心に図１０および図１１を用いて説明する。まず、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、チャネル領域７の電圧がＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ、なおＶｔｈは選択トランジスタＴｒ２のしきい値電圧である。）になると、選択トランジスタＴｒ２がカットオフする。したがって、チャネル領域７は、電圧がＶｃｃ−Ｖｔｈのフローティング状態となる。
【００２６】
次に、ワード線ＷＬ１に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル領域７との容量カップリングにより、チャネル領域７の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。
【００２７】
チャネル領域７の電圧が高電圧に昇圧されるため、“０”の書込みの場合と異なり、ワード線ＷＬ１とチャネル領域７の間の電位差が小さい。したがって、メモリセルＭＣ１の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ１のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【００２８】
なお、一本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２ｋバイトや５１２バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。
【００２９】
（消去動作）
図１２は、消去動作がされるＮＡＮＤセルの等価回路図である。消去は、選択されたブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたブロック内の全てのワード線を０Ｖとし、ｐ型ウェル３（図１）に高電圧Ｖｅｒａ（例えば２２Ｖ程度）を印加する。一方、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、非選択のブロック中のワード線及び全てのブロックの選択ゲート線をフローティング状態とする。これにより、選択されたブロックの全てのメモリセルＭＣにおいて浮遊ゲート中の電子がトンネル電流によりｐ型ウェル３に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。  
【００３０】
（読出し動作）
図１３は、読出しがされるメモリセルを含むＮＡＮＤセル１の等価回路図である。図１４は、“０”、“１”のデータ分布を示すグラフであり、横軸がしきい値電圧、縦軸がメモリセル数を示している。読出し動作は、読出しの選択がされたメモリセルＭＣ１のワード線ＷＬ１の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ０，２〜３１及び選択ゲート線ＳＧ１，２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。これにより、読出しの選択がされたメモリセルＭＣ１に電流が流れるか否かを検出する。つまり、メモリセルＭＣ１に記憶されたデータが“０”の場合、メモリセルＭＣ１はオフなので、ビット線ＢＬは放電しない。一方、“１”の場合、メモリセルＭＣ１はオンするので、ビット線ＢＬが放電する。
【００３１】
［本実施形態の特徴］
（特徴１）
本実施形態は、ブロックＢＫ１の集まりであるブロック群Ｇ１とブロックＢＫ２の集まりであるブロック群Ｇ２を備えている。つまり、ＮＡＮＤセルを構成するメモリセルの数が同じであるブロックの集まりを一つのブロック群とし、ブロック群毎にＮＡＮＤセルを構成するメモリセルの数が異なるようにしている。これにより、大容量化と消去動作の効率化との両立を図ることができる。この特徴について、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータを消去する場合を例にして詳細に説明する。図１５〜図１９は、この消去動作を説明する図である。
【００３２】
ここで、データの書込み及び読出しの単位をページと呼ぶ。ＮＡＮＤ型では、一本のワード線に共通接続されているメモリセルの集合がページとなる。したがって、ワード線が３２本ならばページ数は３２となる（なお、実際は、一本のワード線に共通接続されているメモリセルに接続されるビット線のうち、一度の読出しに半数のビット線を利用するので、ワード線が３２本ならばページ数は６４となる。したがって、ブロック容量が１２８ｋバイトでワード線の本数が３２本の場合、ページ容量は２ｋバイトとなる）。
【００３３】
図１５に示すように、ブロックＢＫ２−１は、データの記憶に利用されているブロックである。一方、ブロックＢＫ２−２は空のブロック、つまりデータの記憶に利用されていないブロックである。ＮＡＮＤ型ではデータの消去はブロック単位なので、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータを消去しようとすると、ワード線ＷＬ４〜ＷＬ３１に接続されたメモリセルに記憶されたデータも消去されることになる。そこで、次のようにしてデータの消去をする。
【００３４】
図１６に示すように、ワード線ＷＬ４に接続されたメモリセルに記憶されたデータを読出し、ブロックＢＫ２−２に書込む。次に、図１７に示すように、ワード線ＷＬ５に接続されたメモリセルに記憶されたデータについても同様の動作をする。以下、ワード線ＷＬ６〜ＷＬ３１に接続されたメモリセルに記憶されたデータについても同様の動作をする。図１８は、これらの動作が終了した状態を示している。そして、図１９に示すように、ブロックＢＫ２−１のメモリセルに記憶されているデータを消去する。以上により、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータが消去されることになる。なお、ブロックＢＫ２−２のワード線ＷＬ０〜ＷＬ３に接続されたメモリセルにデータを書込む場合、ワード線ＷＬ０〜ＷＬ３を選択して書込み動作をすればよい。
【００３５】
以上のように、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータを消去する場合、読出し動作２８回、書込み動作２８回、消去動作１回が必要となる。消去単位であるブロックのサイズが大きくなると、容量の小さなデータを消去するのには非効率である。
【００３６】
画像データや音楽データ等は大容量のため、これに伴いＮＡＮＤ型も大容量化し、ＮＡＮＤセルを構成するメモリセルの数が増える。しかし、データには容量の大きなものと小さなものとが混在する。よって、ＮＡＮＤセルを構成するメモリセルの数が増えると、容量の小さなデータを消去するための読出し動作及び書込み動作が増加するので、さらに非効率となる。
【００３７】
そこで、本実施形態では容量の小さいデータについては、メモリセル数１６のＮＡＮＤセルで構成されるブロックＢＫ１（図４）を利用する。このようにすれば、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータの消去動作は、読出し動作１２回、書込み動作１２回、消去動作１回なので、消去の効率化を図ることができる。一方、容量の大きなデータについては、メモリセル数３２のＮＡＮＤセルで構成されるブロックＢＫ２を利用するため、大容量化を図ることもできる。
【００３８】
（特徴２）
本実施形態では、隣り合うブロックにおいて、選択トランジスタを個別に備え、非共用にしている。これにより、オーバープログラムが発生した場合に不良となるメモリセル数を少なくできる。以下、連続する三つのブロックＢＫ２，ＢＫ２，ＢＫ１を例として詳細に説明する。図２０は、これらのブロックの等価回路図である。各ブロックに選択トランジスタＴｒ１，Ｔｒ２が割り当てられており、隣り合うブロックで選択トランジスタを共用していない。例えば、ブロックＢＫ２の選択トランジスタＴｒ１とブロックＢＫ１の選択トランジスタＴｒ２とは別々にされている。
【００３９】
これらの選択トランジスタを共用するＮＡＮＤ型ＥＥＰＲＯＭもある（例えば特開２０００−２２２８９５号公報の図１４）。つまり、図２１に示すように、ブロックＢＫ１の選択トランジスタＴｒ２及びブロックＢＫ２のソース線ＣＥＬＳＲＣを省略し、ブロックＢＫ１のＮＡＮＤセル１、ブロックＢＫ２の選択トランジスタＴｒ１及びブロックＢＫ２のＮＡＮＤセル１を直列接続するのである。
【００４０】
しかし、図２１の構造では、オーバープログラムが発生した場合、不良となるメモリセル数が多くなる。オーバープログラムとは、"０"書込みをしたメモリセルのしきい値が大きくなりすぎることである。ＮＡＮＤセルでは、一本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２ｋバイトや５１２バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。共通接続されたこれらのメモリセルのうち、"０"書き込みをするメモリセルでは"０"書込みに相当するしきい値になるまで書込み動作が繰り返される。所望のしきい値に達したメモリセルに対してはビット線の電位を上げることにより、"１"書込みと同様の動作によりそれ以上の書込みが防止されるようになっている。
【００４１】
しかし、あるメモリセル（例えば図１３のメモリセルＭＣ２）のしきい値が、何らかの原因により、読出し用中間電圧Ｖｒｅａｄ（図１４）よりも高くなる場合がある（オーバープログラム）。このようなことが起きると、読出し時において非選択のメモリセルＭＣ２のワード線ＷＬ２に、読出し用中間電圧Ｖｒｅａｄを印加しても、このワード線ＷＬ２に接続されたメモリセルＭＣ２を導通状態に出来ず、このメモリセルだけでなく同じＮＡＮＤセル１に属するメモリセル全部が不良となる場合がある。比較例である図２１の構造では、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間に４８個のメモリセルがある。したがって、オーバープログラムが発生した場合、４８個のメモリセルが不良になるおそれがある。
【００４２】
これに対して、図２０に示すように、本実施形態では、隣り合うブロック同士は選択トランジスタを非共用にしているため、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間のメモリセルは３２個又は１６個である。よって、オーバープログラムが発生した場合、不良となるメモリセルは３２個又は１６個となり、図２１の比較例よりも少なくできる。
【００４３】
（特徴３）
本実施形態において、図４に示すブロック群Ｇ１（第１ブロック群の一例）の各ブロックＢＫ１のＮＡＮＤセルを構成するメモリセルの数が１６個（ｍ個の一例）であり、ブロック群Ｇ２（第２ブロック群の一例）の各ブロックＢＫ２のＮＡＮＤセルを構成するメモリセルの数が３２個（ｎ個の一例）である。ｎ＝ｋｍ（ｋは２以上の整数）の関係が成立している。このため、ブロック群Ｇ１（第１ブロック群の一例）の２個（ｋ個の一例）のブロックとブロック群Ｇ２（第２ブロック群の一例）の１個のブロックとで駆動線を共用することができる。よって、ブロックの数が増えても、行選択回路２３の面積の増加を抑制できる。この特徴について、図２２を用いて詳細に説明する。
【００４４】
図２２は、本実施形態の行選択回路とブロックとの関係を示す等価回路図である。行選択回路２３は、ブロック選択回路２７、ゲート線制御回路２９及び駆動線選択回路３１を含む。各ブロックに対応するようにブロック選択回路２７が設けられている。ブロック選択回路２７は、対応するブロックのワード線の本数と同じ数の転送トランジスタＱを有する。例えばブロック選択回路２７ａは、１６個の転送トランジスタＱ０〜Ｑ１５を有する。ブロックの選択は、このブロックに対応するブロック選択回路２７の転送トランジスタＱのゲートをオンすることにより行う。    
【００４５】
転送トランジスタＱの一方のソース／ドレインにはワード線ＷＬ０〜３１のうち対応するワード線ＷＬが接続され、他方のソース／ドレインには駆動線ＤＬ０〜３１のうち対応する駆動線が接続されている。駆動線は、対応するワード線に電圧を供給する。３２本の駆動線ＤＬ０〜３１は、駆動線選択回路３１により選択的に駆動される。転送トランジスタＱは、ワード線と駆動線を接続するスイッチとなる。転送トランジスタＱのゲートは、ゲート線３３に共通接続され、ゲート線３３はゲート線制御回路２９により制御される。
【００４６】
本実施形態では、一つのブロックＢＫ２と二つのブロックＢＫ１とで駆動線ＤＬ０〜３１を共用している。これが可能なのは、ブロックＢＫ２のＮＡＮＤセルを構成するメモリセルの数が３２であり、ブロックＢＫ１のＮＡＮＤセルを構成するメモリセルの数が１６だからである。
【００４７】
ブロックＢＫ１に対応する駆動線の数（３２本）は、ＢＫ２のそれ（１６本）と異なるため、ブロックＢＫ１用の駆動線選択回路３１とＢＫ２用の駆動線選択回路３１とを別々にすることもできる。しかし、このようにすれば、駆動線選択回路３１の数が増え、その結果、行選択回路２３の占有面積が増大する。本実施形態では、駆動線ＤＬ０〜３１（駆動線選択回路３１）を共用することにより、行選択回路２３の占有面積が増大するのを防いでいる。
【００４８】
（特徴４）
図２２に示すように、本実施形態によれば、２個（ｋ個の一例）のブロックＢＫ１に対応するブロック選択回路２７ａ，２７ｂにおいて、転送トランジスタＱ０〜１５のゲート電極がゲート線３３により共通接続されている。このようにしても、ゲート線制御回路２９と駆動線選択回路３１とにより、ブロックＢＫ１−１，ＢＫ１−２の中で、所望のブロックのワード線を選択できる。したがって、本実施形態によれば、二つのブロック選択回路２７につき、ゲート線制御回路２９を一つにできるため、ゲート線制御回路２９の増加を抑制でき、この点からも行選択回路２３の占有面積が増大するのを防ぐことができる。
【００４９】
（特徴５）
図４に示すように、本実施形態によれば、ＮＡＮＤセルを構成するメモリセルの数は、１６や３２、つまり二のべき乗である。このため、データを二進数で表す不揮発性半導体記憶装置では、有効に行アドレスを割り付けることができる。
【００５０】
（特徴６）
本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを備えた半導体チップの製品固有のＩＤ（この製品がいつ、どこで生産されたか等を示すための製品一つ一つについてのシリアル番号）や、ＮＡＮＤ型ＥＥＰＲＯＭの回路動作を規定するパラメータの記憶領域にブロックＢＫ１が割り当てられている。これらのＩＤやパラメータのデータ量は、ブロックＢＫ２の容量に比べて小さい。よって、これらをブロックＢＫ２に記憶させれば、ブロックＢＫ２の容量の大部分を利用しないことになる。また、ＩＤやパラメータは、消去してはならないので、通常のデータと一緒にブロックに記憶させてはならない。そこで、ＩＤやパラメータを比較的容量の小さいブロックＢＫ１に記憶させることにより、セルアレイ２１を有効に利用する。なお、上記パラメータの詳細は、ＵＳＰ１０２４１４６８に記載されている。
【００５１】
（特徴７）
図４に示すように、本実施形態のブロック群Ｇ２（第２ブロック群の一例）は、二つに分かれて配置されており、その間にブロック群Ｇ１（第１ブロック群の一例）が配置されている。特徴６で説明したように、ブロック群Ｇ１には消去してはならないＩＤやパラメータが記憶される。セルアレイ２１の中央は両端に比べて、セルアレイ２１の加工歩留まりがよい。よって、本実施形態によれば、不良ブロックになりにくい領域に、ＩＤやパラメータを記憶することができる。
【００５２】
なお、図４ではブロック群が二つ（ブロックＧ１，Ｇ２）の場合で説明したが、ブロック群の数は任意である。例えば図２３に示すようなセルアレイ２１の構成でもよい。図２３のセルアレイ２１は、メモリセル数６４のＮＡＮＤセルのブロックの群Ｇ３、メモリセル数３２のＮＡＮＤセルのブロックの群Ｇ４、メモリセル数１６のＮＡＮＤセルのブロックの群Ｇ５、メモリセル数８のＮＡＮＤセルのブロックの群Ｇ６及びダミーＮＡＮＤセルのブロックで構成される。
【００５３】
また、ブロックのＮＡＮＤセルを構成するメモリセルの数も任意である。例えば、図２４に示すような、メモリセルが一つのＮＡＮＤセルでもよい。よって、図２３に示す複数のブロック群の中に、ＮＡＮＤセルを構成するメモリセルの数が一つのブロックの集まりであるブロック群が含まれるようにしてもよい。
【００５４】
［電子カードおよび電子装置への適用］
次に、本実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図２５は、本実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００５５】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００５６】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００５７】
図２６は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００５８】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００５９】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００６０】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。
【００６１】
記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６２】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００６３】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００６４】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００６５】
以上のように本実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２７Ａ−２７Ｊに示すような他の各種電子機器に適用することができる。即ち、図２７Ａに示すビデオカメラ、図２７Ｂに示すテレビジョン、図２７Ｃに示すオーディオ機器、図２７Ｄに示すゲーム機器、図２７Ｅに示す電子楽器、図２７Ｆに示す携帯電話、図２７Ｇに示すパーソナルコンピュータ、図２７Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２７Ｉに示すヴォイスレコーダ、図２７Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【００６６】
【図１】本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。
【図２】図１のII(a)-II(b)断面の模式図である。
【図３】図１のＮＡＮＤセルの等価回路図である。
【図４】本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの概略構造を示すブロック図である。
【図５】図４のブロックのうち、メモリセルの数が１６個のＮＡＮＤセルで構成されるブロックの等価回路図である。
【図６】図４のブロックのうち、メモリセルの数が３２個のＮＡＮＤセルで構成されるブロックの等価回路図である。
【図７】図４のブロックのうち、ダミーＮＡＮＤセルで構成されるブロックの等価回路図である。
【図８】本実施形態に係るＮＡＮＤセルの書込み動作において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図９】図８の“０”書込みがされるメモリセルの模式図である。
【図１０】本実施形態に係るＮＡＮＤセルの書込み動作において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図１１】図１０の“１”書込みがされるメモリセルの模式図である。
【図１２】本実施形態に係るＮＡＮＤセルの消去動作において、消去がされるＮＡＮＤセルの等価回路図である。
【図１３】本実施形態に係るＮＡＮＤセルの読出し動作において、読出しがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図１４】“０”、“１”のデータ分布を示すグラフである。
【図１５】ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルに記憶されたデータを消去する第１ステップを示す図である。
【図１６】同第２ステップを示す図である。
【図１７】同第３ステップを示す図である。
【図１８】同第４ステップを示す図である。
【図１９】同第５ステップを示す図である。
【図２０】本実施形態に係るセルアレイの連続する三つのブロックの等価回路図である。
【図２１】比較例となる隣り合うブロックの等価回路図である。
【図２２】本実施形態の行選択回路とブロックとの関係を示す等価回路図である。
【図２３】本実施形態に係るセルアレイの変形例のブロック図である。
【図２４】本実施形態に適用できるＮＡＮＤセルの等価回路図である。
【図２５】本実施形態に係る電子カードおよび電子装置の構成図である。
【図２６】本実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図である。
【図２７Ａ】本実施形態に係る電子装置の第２例であるビデオカメラを示す図である。
【図２７Ｂ】本実施形態に係る電子装置の第３例であるテレビジョンを示す図である。
【図２７Ｃ】本実施形態に係る電子装置の第４例であるオーディオ機器を示す図である。
【図２７Ｄ】本実施形態に係る電子装置の第５例であるゲーム機器を示す図である。
【図２７Ｅ】本実施形態に係る電子装置の第６例である電子楽器を示す図である。
【図２７Ｆ】本実施形態に係る電子装置の第７例である携帯電話を示す図である。
【図２７Ｇ】本実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図である。
【図２７Ｈ】本実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図である。
【図２７Ｉ】本実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図である。
【図２７Ｊ】本実施形態に係る電子装置の第１１例であるＰＣカードを示す図である。
【符号の説明】
【００６７】
１・・・ＮＡＮＤセル、３・・・ｐ型ウェル、５・・・不純物領域、７・・・チャネル領域、９・・・素子分離絶縁膜、１１・・・ゲート絶縁膜、１３・・・浮遊ゲート、１５・・・絶縁膜、１７，１９・・・不純物領域、２１・・・セルアレイ、２３・・・行選択回路、２５・・・センスアンプ、２７・・・ブロック選択回路、２９・・・ゲート線制御回路、３１・・・駆動線選択回路、３３・・・ゲート線、ＷＬ０〜３１・・・ワード線、ＭＣ０〜３１・・・メモリセル、ＢＬ・・・ビット線、Ｔｒ１，Ｔｒ２・・・選択トランジスタ、ＳＧ１，２・・・選択ゲート線、ＣＥＬＳＲＣ・・・ソース線、ＢＫ１〜３・・・ブロック、Ｇ１〜６・・・ブロック群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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【図２７Ｅ】
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【図２７Ｆ】
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【図２７Ｇ】
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【図２７Ｈ】
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【図２７Ｉ】
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【図２７Ｊ】
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