(57)【要約】【課題】  少なくとも第１ポートおよび第２ポートを有するネットワーク・アナライザを校正するための装置および方法を提供する。【解決手段】  ネットワーク・アナライザの第１ポートおよび第２ポートに対して、複数の状態を生成して提供し、この提供された複数の状態をネットワーク・アナライザにより測定し、その測定の結果を基にして、ネットワーク・アナライザの校正係数を計算する。複数の状態は、マルチステート転送標準を用いて提供されるものである。【選択図】  図４
2005099038.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１ポートおよび第２ポートを有するネットワーク・アナライザを校正する方法であって、
第１ポートおよび第２ポートへ、３つの前もって知られた反射係数を与えるステップと、
前記第１ポートおよび前記第２ポートのそれぞれへ、相互に貫通する状態を与えるステップと、
前記ネットワーク・アナライザを用いて、前記３つの前もって知られた反射係数と前記貫通する状態とを測定するステップと、
前記貫通する状態のアンラップされた位相を評価するステップと、
前記ネットワーク・アナライザの校正係数を計算するステップと、
を備える方法。
【請求項２】
請求項１に記載の方法であって、前記貫通する状態のアンラップされた位相を評価する前記ステップは、
周波数の関数として前記ネットワーク・アナライザの位相の偏角をアンラップして、アンラップされた偏角を生じさせるステップと、
前記アンラップされた偏角を多項式にあてはめるステップと、
前記貫通する状態の位相シフトを生じさせるために、零に最も近い前記多項式のＤＣ項を選択するステップと
を備える、方法。
【請求項３】
請求項１に記載の方法であって、３つの前もって知られた反射係数を与える前記ステップ、および相互に貫通する状態を与える前記ステップは、マルチステート転送標準を用いて行われる、方法。
【請求項４】
第１ポートおよび第２ポートを有するマイクロ波ネットワーク・アナライザにおける変化を周期的に監視する方法であって、
複数の所定の時間に少なくとも１つの基準面に対して、マルチステート電子転送標準を用いて、複数の状態を生成するステップであって、前記複数の状態を、前記ネットワーク・アナライザの前記第１ポートおよび前記第２ポートへの更なる校正標準の接続または接続解除なしに生成する、ステップと、
前記ネットワーク・アナライザを用いて、前記複数の所定の時間に前記複数の状態を測定するステップと、
前記複数の所定の時間に生成された前記複数の状態の測定の結果に基づいて、前記ネットワーク・アナライザの校正係数を導き出すステップと、
前記ネットワーク・アナライザの機器変化に関して前記校正係数を分析するステップと
を備える方法。
【請求項５】
請求項４に記載の方法であって、前記ネットワーク・アナライザの機器に問題が存在するか否かを検出するために、前記校正係数を分析する、方法。
【請求項６】
請求項４に記載の方法であって、前記分析するステップは、前記ネットワーク・アナライザにおける問題を診断する目的で、前記ネットワーク・アナライザの前記校正係数における前記変化を遠隔で監視するステップを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、複数の複素反射係数（complex reflection coefficient）と、低損失透過係数（low-loss transmission coefficient）と、高分離状態（high isolation condition）とをネットワーク・アナライザのポートで自動的に生成する方法及び装置に関する。
【背景技術】
【０００２】
どのベクトル・ネットワーク・アナライザ（ＶＮＡ）における測定の誤差（エラー）も、そのＶＮＡによって測定されたデバイスの不確実性（uncertainty）に影響を及ぼす。それらエラーを定量化することによって、それらの影響を顕著に減少させることができる。
【０００３】
ネットワーク・アナライザにおける測定エラーは、ランダム・エラーとシステム的エラーとの２つのカテゴリに分けることができる。ランダム・エラーは物理的変化（例えば、ノイズや温度変化）に起因する非反復可能な測定変化であり、従って、通常予測可能ではない。システム的エラーはテスト装置自身における反復可能な測定変化（例えば、指向性、ソース整合（source match）、その他）である。
【０００４】
ＶＮＡで「テストの下のデバイス（device under test）」（ＤＵＴ）（又は、テスト中のデバイス）に行われるほとんどの測定において、システム的エラーが測定の不確実性の最も重要なソースである。従って、これらのエラーをＶＮＡ測定から除去することが望まれる。これはＶＮＡの校正を通じて達成される。
【０００５】
従来技術では、幾つかの既知の物理的標準（機械的一次標準（mechanical primary standard）として知られている）を、校正目的のために、ＶＮＡの２つのポートのそれぞれに接続することが知られている。機械的一次標準の電気的特性はその標準の既知の物理的特性（例えば、物理的寸法、導体の材質、その他）から導かれる。ＶＮＡのシステム的エラーは、機械的一次標準のＶＮＡで測定された応答と、機械的一次標準の既知の電気的特性との差を計算することによって判定されることができる。
【０００６】
しかしながら、ＤＵＴを測定する前に、正確性に対して校正のパフォーマンスがチェックされるべきである。従って、従来技術では、校正用の標準と異なる別の一次標準（検証標準（verification standard））をＶＮＡに接続することによって校正の正確性をチェックするのが一般的であった。ＶＮＡの校正が適正に行われたならば、検証標準の測定がその検証標準の既知の電気的特性にほぼ一致する。しかしながら、検証標準の測定がその検証標準の既知の電気的特性に従わないならば、オペレータは、校正が適正に行われなかったこと又はＶＮＡが適正に機能していないことを知る。
【０００７】
ＶＮＡの校正の検証を完了すると、次に、オペレータは測定のために、特性付けされていないＤＵＴをＶＮＡに接続することができる。次に、測定システムのシステム的エラーが、ＤＵＴの測定から数学的に除去されることができる。
【０００８】
測定される２ポートのＤＵＴは、その２つのポートで、コネクタの３つの可能な構成のいずれを有することもできる。「挿入可能」デバイスは２つのコネクタを有し、それらは同じ類のコネクタでありかつ異なるセックス（sex）である。即ち、１つのコネクタはオスであり１つのコネクタはメスである。校正の間、ＶＮＡの２つのポートをケーブルの助けを得て接続することによって、貫通接続（through connection）を確立し、かつＤＵＴの実際の測定のための測定装置の構成を変更する必要なしに、校正が行われ得るように、挿入可能な２ポートのＶＮＡが構成される。
【０００９】
対照的に、測定される可逆（reversible）のＤＵＴは、同じ類の同じセックスの２つのコネクタ（両方ともオス又は両方ともメス）を特徴とする。可逆のＤＵＴは「挿入可能」ではない（例えば、「非挿入可能」）。なぜならば、第１のアダプタなしに、校正の間、貫通接続を確立するためにＶＮＡの２つのポートを共に接続できないからである。しかしながら、この装置の欠点は、アダプタが校正測定の一部となることである。従って、第２のアダプタと電気的特性が同じである第１のアダプタをもってＶＮＡを校正し、次に、第１アダプタを第２アダプタに切り換え、次に、実際のＤＵＴ測定を行うのが一般的な習慣である。この技術は測定の不確実性を試しかつ減少させるために用いられる。しかしながら、アダプタの挿入損、振幅及び位相の整合、及び電気的長さが等しくないときは、校正においてエラーが付加されてしまう。即ち、これらのアダプタ間のどのような特性の変化も、ＤＵＴの測定における不確実性を増す。また、この分野では「アダプタ除去（adapter-removal）」として知られる第２の非挿入可能の校正技術があり、この技術では上記の「アダプタ交換（adapter-swap）」方法よりも校正の正確性がよく、これは図２及び図３に示され、かつ以下に説明されている。
【００１０】
「非挿入可能」ＤＵＴの第２のカテゴリは、異なる類の２つのコネクタ（例えば、１つのコネクタが同軸であり他のコネクタがウエーブガイド（waveguide）である）を有する遷移的デバイス（transitional device）を備える。可逆ＤＵＴと同様に、遷移的なＤＵＴに行われる測定についての欠点は、測定システムを校正するのに用いられた同一の構成を用いる測定システムにそのＤＵＴを挿入することができないことである。
【００１１】
上記で説明したように、ＶＮＡの所定のエラー・モデル（error model）のエラー係数を決定するために、適当なコネクタの類及びセックスの３つの機械的一次標準のセットを含む校正キットを用いるのが一般的である。これら一次標準は、通常、短絡コネクタ、シールドされた開放コネクタ、及び固定又はスライドのいずれかの整合された負荷終端（termination）からなる。固定されかつスライドする負荷は一般に機械的転送標準（mechanical transfer standard）である。校正キットはまた、通常、上記で説明したような非挿入可能ＤＵＴの「アダプタ交換」校正方法において用いるための幾つかの位相整合されたアダプタを含む。
【００１２】
ＶＮＡのシステム的エラーを決定するための１２項エラー修正モデルを用いる全２ポート校正は、最も包括的な校正手順である。測定される挿入可能なＤＵＴのためのエラー修正モデルの１２項すべてを決定するためには、適当なセックスの３つの一次測定標準のそれぞれが適当なＶＮＡのポートに接続され測定されねばならない。更に、ＶＮＡの２つの測定ポートが「貫通」接続を用いて共に接続されねばならない。
【００１３】
挿入可能なデバイスのための校正装置及び一次標準への必要な接続は、図１のＡとＢとに示されている。即ち、挿入可能デバイスは、エラー修正モデルの１２項を決定するために、ＶＮＡ１１２のポート１１４、１１６にそれぞれ（各ポートに３個）続いて接続され測定される最小６つの１ポート（短絡、開放、負荷）校正標準１００、１０２、１０４、１０６、１０８、１１０と、１つの貫通接続（図１のＢ）とを必要とする。
【００１４】
また、非挿入可能デバイスは、測定されるＤＵＴとポートのそれぞれが同じ類でかつ同じセックスのコネクタを有するアダプタ１４４と、一次標準とが図２及び図３に示されたようにＶＮＡのポートに接続されることを必要とする。即ち、この技術は、最小１２の一次標準１２０、１２２、１２４、１２６、１２８、１３０（図２のＡ）、及び１３２、１３４、１３６、１３８、１４０、１４２（図３のＡ）がＶＮＡのポート１１４と１１６とに接続され測定されることを必要とする。更に、全２ポート校正を行うために、２つの貫通接続が確立されねばならない（図２のＢ及び図３のＢ）。即ち、図２及び図３を参照すると、この技術は、アダプタ１４４がＶＮＡ１１２の各ポート１１４及び１１６に交互に接続され、そして全２ポート校正が適当な一次標準を用いて行われることを、要求する。次に、アダプタの実際のＳパラメータを計算するために、２つの校正セットが生成されそのアダプタの既知の電気的長さで用いられ、そして、実際のＳパラメータは（まるでＶＮＡのポート１及びポート２が実際に共に接続されていたかのように）アダプタなしで校正セットを生成するのに用いられる。即ち、非挿入可能の全２ポート校正は、最小１２の一次標準の接続及び測定と２つの貫通接続及び測定とを必要とする。しかしながら、図２のＢ及び図３のＢに示す２つの貫通接続を連続して行うことが可能であるので、貫通接続の数を１に減らせる。
【００１５】
更に、より正確な校正のために、整合された負荷終端のかわりにスライドする終端が典型的に用いられる。スライドする終端の欠点は、信頼性のある測定を得るために測定が少なくとも３つのスライド位置で行われるべきである、ということである。更に、各ポートで整合された負荷の測定に対して５つのスライド位置を用いるのが実施において一般的であり、従って合計１０の整合された負荷の位置の測定をすることとなる。即ち、挿入可能のＤＵＴの広帯域の校正に対して、最小１８の測定及び７の接続が標準であり、非挿入可能の校正に対して、最小３６の測定及び１３の接続が標準である。
【００１６】
上記の校正手順の欠点は、一度に１つ各校正標準が接続され測定されねばならないことである。この手順は、適正な接続を確実にするための適当なハードウエアを用いて標準をＶＮＡのポートに接続することと、適正な接続がなされたら、適当な測定を行うためにＶＮＡの適当なハードウエア・キーを押すことと、を含む。更に、ひとたび測定が行われると、その標準の接続が解かれ（disconnect）、そして同じ手順で別の標準が接続されねばならない。上記で説明したように、この手順は、広帯域の挿入可能なＤＵＴで最小７の接続及び１８の測定について繰り返され、広帯域の非挿入可能なＤＵＴを測定するために最小１３の接続及び３６の測定が繰り返される。更に、「アダプタ除去」方法を用いるためにはアダプタの電気的長さが既知でなければならない。又は「アダプタ交換」方法を用いるためには等しく整合したアダプタが用いられなければならない。
【００１７】
更なる欠点として、訓練されていないオペレータは標準（標準の外観は類似である）を間違える可能性があり、また、ＶＮＡの誤ったハードウエア・キーを操作し、誤った校正標準を測定するかもしれない。もし間違いが校正の終わりに発見されたならば、校正全体をやり直さねばならない。また、もし校正が全２ポート校正の後に、検証標準の使用を介して、オペレータによって確証されなければ、典型的にオペレータは、校正が無効となっていることや、ＤＵＴの測定が誤りであることを知らない。
【００１８】
更に、校正の手順によって要求される校正標準のひっきりなしの接続及び接続解除（disconnect）によってコネクタ及びポート・ケーブルが摩損し、よって、校正標準の測定における非反復性がおこる。測定におけるこの非反復性は、修正することができない校正測定への更なるエラー項を与える。
【００１９】
従来技術の校正の方法の更なる欠点は、手動の校正手順は厄介でありかつ遅いということである。即ち、貴重なテスト時間の多くの部分が、ＶＮＡを校正するために日毎に使われる。もし校正が正しく行われなければ、オペレータはやり直しをしなければならない。更に、アプリケーションに依存して、適当な測定の正確性を確実にするために日毎に少なくとも一度ＶＮＡが再び校正されるべきであるという事実によって、厄介な校正が合わされる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本願発明の目的は、最高で、ＶＮＡの任意のポートへの装置の２つの接続を必要とする、ＶＮＡを校正するための方法及び装置を提供することである。本願発明の更なる目的は、誤った校正標準をＶＮＡに接続することに起因するいずれのエラーも本質的に除去し、かつ訓練されなくても容易なＶＮＡの校正を可能にし、校正を行うのに必要な時間を減らす、方法及び装置を提供することである。本願発明の方法及び装置に従った校正は自動的に行われることができる。
【課題を解決するための手段】
【００２１】
本願発明は、ネットワーク・アナライザのシステム的エラーの決定において用いられる、プログラマブルの広帯域の高安定性の反復可能のマルチステート電子転送標準を提供するための方法及び装置に関する。
【００２２】
第１の実施例において、マルチステート電子転送標準（multistate electronic transfer standard）は、伝送ラインを通じて相互接続された複数のセミコンダクタ・スイッチング・デバイスからなる。各セミコンダクタ・デバイスは、プログラマブル制御回路によって順（フォワード）バイアスまたは逆（リバース）バイアスされることができる。従って、多数の周知の反射係数が、プログラマブル制御回路を経てフォワード・バイアス又はリバース・バイアスする選択されたセミコンダクタ・デバイスによって、マルチステート電子転送標準の各ポートで生成される。更に、すべてのセミコンダクタは、マルチステート電子転送標準がこのマルチステート電子転送標準のポート間に低損失透過の貫通接続を提供するように、リバース・バイアスされ得る。更に、同時にセミコンダクタ・デバイスの幾つか又は全部をフォワード・バイアスすることによって、マルチステート電子転送標準のポート間に高い分離状態を得られる。
【００２３】
プログラマブルのマルチステート電子転送標準が、ネットワーク・アナライザの少なくとも１つのポートに複数の複素インピーダンス（complex impedance）を提供するために、ネットワーク・アナライザの少なくとも１つのポートに接続され得る。これら周知のインピーダンスは、１ポート校正（one-port calibration）のためにネットワーク・アナライザの少なくとも１つのポートに対して校正標準として使用され得る。更に、全２ポート校正（full two-port calibration）が、マルチステート電子転送標準を用い、複数の周知の複素インピーダンスをネットワーク・アナライザの各ポートに提供し、低損失透過貫通接続をネットワーク・アナライザの２つのポート間に提供し、その２つのポート間に高い分離状態を提供することによって、行われ得る。
【００２４】
本願発明の上記及び他の目的及び利点は、以下の好適な実施例の詳細な説明及び図面を参照することにより、より明確になるであろう。
【発明を実施するための最良の形態】
【００２５】
図４は、ＶＮＡを校正するために本願発明で用いられ得る、好適実施例に従った測定装置を示す。この装置は、ＶＮＡ１２と、本願発明による２ポート・マルチステート電子転送標準（ＭＳＥＴＳ）（multistate electronic transfer standard）１４と、コンピュータ制御装置１６とを含む。コンピュータ制御装置１６は、ＶＮＡ１２から測定されたデータを受信するための、そしてコンピュータ１６のローカル又は永久メモリ領域２０に記憶されたソフトウエアの援助を受けてＶＮＡ１２を制御するための、ＶＮＡ１２へのデータ・ライン１８を含む。測定装置はまた、インターフェース２３とＭＳＥＴＳ１４との間の制御ライン２２を含み、これによって、コンピュータ又はＶＮＡがコンピュータのメモリに記憶された制御ソフトウエアに従ってＭＳＥＴＳを制御することを可能にする。更に、コンピュータ制御装置１６は、オペレータと対話するためのキーボードインターフェース２４を含む。この実施例ではコンピュータ制御装置１６が示されているが、コンピュータの機能をＶＮＡ１２に組み込むか、又は、ＭＳＥＴＳ１４に直接提供される、マイクロプロセッサ又は他のハードウエア及びソフトウエア・デバイスに組み込むことができることに留意されたい。
【００２６】
図５は、本願発明のＭＳＥＴＳ１４に含まれるマイクロ波回路２５の図である。この回路は、広帯域プログラマブル電子チューナに関連する出願人のアメリカ合衆国特許第５０３４７０８号に開示されたタイプのものである。この特許の教示をここにおいて参照によって援用する。マイクロ波回路２５はＰＩＮダイオードＤ１〜Ｄ１６とＤＣブロッキングキャパシタＣ４〜Ｃ１９との、それぞれが直列の幾つかの対を含み、それら対はこの実施例に従って多種の長さのマイクロストリップ伝送ラインＴ１〜Ｔ１７によって離されている。直列の、キャパシタＣ４〜Ｃ１９とＰＩＮダイオードＤ１〜Ｄ１６との組み合わせはグラウンド２７に分路（shunt）されている。ＤＣブロッキング・キャパシタＣ４〜Ｃ１９は、グラウンドへそれぞれのダイオードＤ１〜Ｄ１６のカソード側のＲＦ接続を確立する。本願発明の好適な実施例において、伝送ラインＴ１〜Ｔ１７は、１０ミル（mil）（約０．２５ｍｍ）の厚さで、両側が銅でラミネートされた既知の誘電基板から作られており、一側が適当な寸法にエッチングされている。このような伝送ラインが用いられるが、本願発明に従うと所与の電気的長さを確立する同等の形式の伝送ラインの使用も意図されている。同様に、ＰＩＮダイオードが用いられているが、他の形式のスイッチング・セミコンダクタ・デバイスの使用も意図されている。
【００２７】
図５を参照すると、ＤＣバイアス電流が接続Ｊ０で一定的に確立される。この電流は、好適な実施例によると、＋５ボルト供給源によって確立される。このＤＣバイアス電流は、ＲＦコイル・インダクタＬ１とＲＦシャント・キャパシタＣ２とを含むＲＦバイパス・ネットワークを通じて、いずれのＰＩＮダイオードＤ１〜Ｄ１６のアノード側にも供給される。ＲＦバイパス・ネットワークはＲＦ信号とＤＣ信号との相互作用を妨げる。いずれのＰＩＮダイオードＤ１〜Ｄ１６も、制御ラインの接続Ｊ１〜Ｊ１６のいずれかを経て、ＤＣ電流リターン経路をそのダイオードのカソード側に提供することによって、フォワード・バイアスにされ得る。制御ラインの接続Ｊ１〜Ｊ１６を個々に制御することにより、対応するダイオードＤ１〜Ｄ１６のいずれをもフォワード・バイアス又はリバース・バイアスにすることができる。制御ラインの各接続はまた、ＲＦ信号とＤＣバイアス信号との間の相互作用を妨げる、直列の、ＲＦコイルＬ２〜Ｌ１７及びシャントＲＦキャパシタＣ２０〜Ｃ３５を含むＲＦバイパス回路を含む。
【００２８】
図５において、ポート１及びポート２の入力でＲＦ伝送ラインと直列に配置されているＤＣブロッキング・キャパシタＣ１及びＣ３は、ＰＩＮダイオードをバイアスするのに用いられるＤＣバイアス信号が２ポートＭＳＥＴＳを出るのを妨げる。
【００２９】
ＭＳＥＴＳは、そのポート１及び２の両方で広周波数帯域にわたって確立される多数の状態を許容する。これらの状態は、各ポートで多数の複素インピーダンスを呈示すことと、ポート間の低損失貫通接続と、高い分離状態とを含む。更に、伝送ラインＴ２〜Ｔ１６の長さ及び幅は、ＰＩＮダイオードＤ１〜Ｄ１６の各々の間の一意的な位相関係を確実にするように選択される。伝送ラインの電気的長さの選択は、出願人のアメリカ合衆国特許第５０３４７０８号に説明された素数（prime number）の原理を基にしており、これをここに援用する。この原理は、ＭＳＥＴＳのいずれかのポートでのインピーダンス値の反復を最小化を提供する。即ち、素数の関係を用いることによって、ＭＳＥＴＳのいずれかの入力ポートから各ダイオードへの合計長さが、その入力ポートから他のいずれのかのダイオードへのライン長さによって均等に分割可能でないことを、確実にする。しかしながら、本願発明に従うと他の長さの関係も用いられ得る。
【００３０】
図５において、マイクロ波回路は、制御ラインＪ１〜Ｊ１６で現れる信号を制御することによって、複素反射面を横切って広がる複数のマイクロ波インピーダンスが、ＭＳＥＴＳの両方のポートで与えられることを、許容する。例えば、マイクロ波回路は、２つの等しい回路からなる対称の回路である、ということも考慮され得る。回路１は、伝送ラインＴ２〜Ｔ８と、これら伝送ライン間の対応するシャントＰＩＮダイオードＤ１〜Ｄ８及び直列のキャパシタＣ４〜Ｃ１０の対とを含む。回路２は、伝送ラインＴ１０〜Ｔ１６と、対応するシャントＰＩＮダイオードＤ９〜Ｄ１６及び直列のキャパシタＣ１２〜Ｃ１９の対とを含む。これら２つの回路は、ＤＣ電流供給源の接続Ｊ０及びＲＦバイパス・ネットワークによって電流が供給される伝送ラインＴ９によって結合される。この回路は、伝送ラインＴ２〜Ｔ８及びＴ１０〜Ｔ１６が伝送ラインＴ９について対称であるように設計されている。従って、伝送ライン長Ｔ２は伝送ライン長Ｔ１６と等しく、Ｔ３はＴ１５と等しく、Ｔ４はＴ１４と等しく、Ｔ５はＴ１３と等しく、Ｔ６はＴ１２と等しく、Ｔ７はＴ１１と等しく、Ｔ８はＴ１０と等しい。この実施例によると、伝送ラインＴ９の長さは、所望されるオペレーションの最低の周波数において、各ダイオードが交互にフォワード・バイアスされそして電気的長さが測定される状態に対しては、ポート１からＰＩＮダイオードＤ１への往復の電気的長さとポート１からＰＩＮダイオードＤ１４への往復の電気的長さとの間の位相が最小２４０度の差であるように選択される。同様に、ダイオードＤ３及びＤ１６が一度に１つフォワード・バイアスされ接続がポート２になされたときにオペレーションの最低周波数で同じ位相関係が存在する。
【００３１】
図５において、ＰＩＮダイオードは２つの状態のうちの１つでオペレーションされ得る。フォワード・バイアス状態において、ＰＩＮダイオードは大変小さい抵抗（実質的に短絡）として働く。リバース・バイアス状態において、ＰＩＮダイオードは、ＲＦ周波数で、大変小さいキャパシタとしてモデル化され得、従って、大変高いインピーダンス（実質的に開放）である。制御ラインＪ１〜Ｊ１６のいずれかにＤＣグラウンド接続を確立することによって、適当なダイオードがフォワード・バイアスされることを確実にする。また、適当なＰＩＮダイオードがリバース・バイアスされるように、制御ラインＪ１〜Ｊ１６のいずれかがポートＪ０の電圧よりも実質的に大きい正の電圧にセットされ得る。即ち、ＭＳＥＴＳのいずれかのポートに幾つかの異なるインピーダンスを与えることが可能である。更に、すべての制御ラインがＤＣグラウンドに接続されてすべてのＰＩＮダイオードがフォワード・バイアスされると、２ポートＭＳＥＴＳは、ポート１とポート２との間に効果のある量の分離を提供する大きな値の減衰器として働く。対照的に、すべての制御ラインが正の電圧にセットされてすべてのＰＩＮダイオードＤ１〜Ｄ１６がリバース・バイアスされると、２ポートＭＳＥＴＳはポート１とポート２との間の低損失貫通接続として働く。
【００３２】
好適な実施例において、各キャパシタＣ１〜Ｃ３は２００ｐＦのキャパシタンスを有し、Ｃ４〜Ｃ９は１００ｐＦキャパシタンスを有し、Ｃ２０〜Ｃ３５は８２０ｐＦのキャパシタを有する。各インダクタは４０ｎＨのインダクタンスを有する。各伝送ラインは約０．７６２ｍｍ（０．０３０”）の幅と、Ｔ１＝Ｔ１７＝約１．５５ｍｍ（０．０６１”）、Ｔ２＝Ｔ１６＝約０．８９ｍｍ（０．０３５”）、Ｔ３＝Ｔ１５＝約０．９９ｍｍ（０．０３９”）、Ｔ４＝Ｔ１４＝約０．８９ｍｍ（０．０３５”）、Ｔ５＝Ｔ１３＝約０．９９ｍｍ（０．０３９”）、Ｔ６＝Ｔ１２＝約０．８９ｍｍ（０．０３５”）、Ｔ７＝Ｔ１１＝約５．４４ｍｍ（０．２１４”）、Ｔ８＝Ｔ１０＝約６．１７ｍｍ（０．２４３”）、Ｔ９＝１５．９ｍｍ（０．６２７”）の物理的長さを有する。各ダイオードは約０．３８ｍｍ×約０．３８ｍｍ×約０．１２７ｍｍ（０．０１５”×０．０１５”×０．００５”）の周囲と２オームの抵抗及び０．１ｐＦのジャンクション・キャパシタンスとを有する。
【００３３】
図６はＭＳＥＴＳに含まれるデジタル回路２９の図である。デジタル回路２９は、コンピュータから受信された制御信号２３に従って、制御ポートＪ１〜Ｊ１６に適当なバイアスを提供する。コンピュータの制御信号２３は、３つの商業的に入手可能なダーリントン・トランジスタ・アレーＵ１、Ｕ２、及びＵ７（ＳＮ７５４６８）によって受信される。ダーリントン・トランジスタ・アレーＵ１、Ｕ２及びＵ７は、コンピュータによる１６ビットＴＴＬ信号出力を受信するように形成される。このワードは、信号ラインＢ０〜Ｂ１５上をＵ１のピン１〜７、Ｕ２のピン１〜７、Ｕ７のピン１〜２にそれぞれ伝送される。Ｕ１、Ｕ２及びＵ７のピン８はグラウンド２７に接続される。入力ラインＢ０〜Ｂ１５のいずれか上のＴＴＬロジックのハイは、ダーリントン・アレーＵ１、Ｕ２又はＵ７の対応する出力がＤＣグラウンド信号を対応する出力制御ラインＢ０１〜Ｂ１５１に提供するようにする。出力制御ラインＢ０１〜Ｂ６１はＵ１のそれぞれのピン１６〜１０に接続され、Ｂ７１〜Ｂ１３１はＵ２のそれぞれのピン１６〜１０に接続され、Ｂ１４１とＢ１５１とはＵ７のそれぞれのピン１６と１５とに接続される。このダーリントン・アレーの入力ポートのいずれかへのＴＴＬロジックのローの入力は、対応するダーリントン・アレーの出力をイネーブルにせず、従って、対応する制御ラインＢ０１〜Ｂ１５１は＋５０ボルトの信号レベルに引き上げられ、これが対応するＰＩＮダイオードの制御ラインに与えられる。
【００３４】
図６において、一対の６８オーム抵抗ネットワークＵ３及びＵ４が、ダーリントン・アレーＵ１、Ｕ２、Ｕ７の出力制御ラインＢ０１〜Ｂ１５１と、対応する出力制御ラインＢ０２〜Ｂ１５２との間に配置され、各ダイオードによって引き出され得る電流を制限するために用いられる。更に、この実施例によると、一対の１メガオーム抵抗ネットワークＵ５及びＵ６が提供されて、６８オーム抵抗ネットワークの出力Ｂ０２〜Ｂ１５２に配置され、それらは＋５０ボルトのバイアス供給部３３と直列にされている。電圧供給部３３及び抵抗ネットワークＵ５及びＵ６は、入力するＴＴＬ信号によって選択されなかった各出力制御に対するプルアップ・ネットワークとして働き、従って、強いリバース・バイアス信号が選択されていないＰＩＮダイオードに対する各制御ラインＪ１〜Ｊ１６に維持されることを確実にする。
【００３５】
図７は、従来のＶＮＡ装置におけるシステム的エラーをモデル化するのに用いられ得る２ポート１２項エラー修正モデル（two-port, twelve-term error correction model）３５である。図７における参照符号を説明する。Ｍは校正されつつあるＶＮＡによって行われた測定を表す。Ａは度量衡実験室でＶＮＡによって行われた実際の測定を表す。Ｆはフォワード方向（ポート１から２ポートＭＳＥＴＳを見て）における測定を表し、Ｒはリバース方向（ポート２から２ポートＭＳＥＴＳを見て）における測定を示す。
【００３６】
従来技術で知られているように、エラー修正モデルのエラー係数を決定するのには、ＶＮＡのポートへの幾つかの既知の一次標準の接続が必要である。本願発明の一実施例に従うと、ＶＮＡの各ポートへの一度の接続のみが要求される。このような接続は典型的には両方のポートに同時になされる。その後に、ＭＳＥＴＳ及びコンピュータ制御装置が、ＶＮＡのポートに、以前の測定から特徴が既知である幾つかの転送標準（transfer standard）を提供する。転送標準は、複数のインピーダンスと、低損失貫通接続と、ＶＮＡポート間の高い分離の接続と、を含む。転送標準は、ＶＮＡによって測定され、この標準の以前の測定と比較され、そして次に、１２項エラーモデルのエラー係数が計算される。
【００３７】
さらに本願発明に従うと、校正の正確性が増加され、そこでは、ＭＳＥＴＳの両方のポートに与えられるインピーダンスの数が、未知のエラーモデルの係数を計算するために必要とされるインピーダンスの数よりも多くなり得、従って、更なるインピーダンスの測定が、計算された係数の正確性を向上させるために用いられ得る。更に、ＶＮＡのポートへは一接続のみが必要とされるので、校正に関連するいずれのランダム・エラーも実質的に減少される。即ち、本願発明を用いると、校正におけるランダム・エラー及びシステム的エラーを減少し、ＤＵＴの測定の正確性を向上することが可能である。
【００３８】
更に、本願発明によると、校正の速度が向上し、そこでは、ＭＳＥＴＳとＶＮＡとの間で最小数の接続が行われ得、そしてコンピュータ制御プログラムがオペレータの入力を必要とせず校正を自動的に制御する。本願発明の更なる利点は、特徴付けされるＤＵＴのいずれのコネクタの形式（例えば、挿入可能、非挿入可能）も、校正の正確性が変わることなく、本願発明によって適応させられる。これは、挿入可能なＭＳＥＴＳを提供するように、ＭＳＥＴＳに、第１ポートにオスのコネクタそして第２ポートに同じ類のコネクタのメスのコネクタを提供することによって、達成され得る。次に、この挿入可能ＭＳＥＴＳは、完全な校正キットの一部としてオス−オス（male to male）コネクタ及びメス−メス（female to female）コネクタが供給され、それによって、測定されるＤＵＴのすべての考えられ得る挿入可能及び非挿入可能コネクタの可能性を許容する。また、ＭＳＥＴＳは、そのポートのそれぞれに任意のコネクタのセックス及びタイプをあつらえで備えることができる。
【００３９】
本願発明のＭＳＥＴＳの更なる利点は、校正に続いて、更なるＶＮＡへの接続や接続を解くことの必要なしに、校正が正しく行われたことをチェックするため及び校正の正確性を確実にするために、ＶＮＡに検証標準を与えることができることである。更に、コンピュータ制御装置及びＭＳＥＴＳとＶＮＡとの間の制限された接続は、校正における人間のエラーの可能性を実質的に除去する。
【００４０】
図５及び図８を参照して、図７の１２項、エラー係数のすべてが決定される方法をここで説明する。測定されるＤＵＴが挿入可能デバイスであるとき、１つのポート（ポート２）でオスのコネクタ１２０をそして第２のポート（ポート１）で同じ類のコネクタのメスのコネクタ１２２を有する図８に示された挿入可能ＭＳＥＴＳが、ＶＮＡの適当なポートに接続される。図８は例として示されたものであり、挿入可能のＭＳＥＴＳ及びＶＮＡの考えられ得るコネクタの配置が逆にされ得ることに、留意されたい。例えば、挿入可能ＭＳＥＴＳに、オスのコネクタがポート１でそしてメスのコネクタがポート２で提供され得る。
【００４１】
まず、１６ビット・デジタル・ワードが図６のデジタル回路に入力されＰＩＮダイオードＤ１５及びＤ１６がフォワード・バイアスにされ、それによって、短絡インピーダンスを挿入可能ＭＳＥＴＳのポート２で効果的に与え、そしてポート２を挿入可能ＭＳＥＴＳのポート１から分離する。式１は、ポート１での測定された反射係数（Ｓ１１Ｍ）について解くために図７の２ポート、１２項エラー修正モデル３５のフロー・グラフ分析（flow graph analysis）から導出される。式１において、項Ｓ１１Ａ、Ｓ２２Ａ、Ｓ２１Ａ、Ｓ１２Ａは、挿入可能ＭＳＥＴＳによって与えられそしてＶＮＡを用いて度量衡研究室で測定された実際の散乱パラメータである。
【００４２】
【数１】
2005099038.tif 000003
【００４３】
ここで、Det［ＳＡ］＝Ｓ１１ＡＳ２２Ａ−Ｓ２１ＡＳ１２Ａ  である。
式１から、Ｓ２１Ａ＝Ｓ１２Ａ＝０の状態のもとで式１は式２にされることが明らかである。
【００４４】
【数２】
2005099038.tif 000004
【００４５】
この状態は、特に、上記で説明されたように、ダイオードＤ１５及びＤ１６をフォワード・バイアスすることによって達成され、ポート２がポート１から分離される。式２において、係数Ｓ１１Ａは、ポート１で与えられる多種のインピーダンスに対して（ダイオードＤ１５及びＤ１６及び少なくとも他のダイオードＤ１〜Ｄ１４の１つが「オン」のときに）度量衡研究室でＶＮＡによって測定された所定の反射係数を表す。従って、ポート１で少なくとも３つの既知のインピーダンスを与えて測定することによって、式２における３つのエラー項、フォワード指向性ＥＤＦ、フォワード反射トラッキングＥＲＦ及びフォワード・ソース整合ＥＳＦが数学的に解かれ得る。更に、ポート１で３つより多くのインピーダンス測定して、必要よりも多くの決定された式のセットにエルミート最小和自乗フィッティング・アルゴリズム（hermitian least sum square fitting algorithm）を行うことによって、エラー係数の計算における向上した正確性が達成され得る。
【００４６】
図５の回路は対称であるので、ポート２で同じステップを用いることができる。式３は、図７のエラーモデルから挿入可能ＭＳＥＴＳのポート２でフロー・グラフ分析を用いて導出された、挿入可能ＭＳＥＴＳの測定された反射係数Ｓ２２Ｍを表す。
【００４７】
【数３】
2005099038.tif 000005
【００４８】
挿入可能ＭＳＥＴＳのポート１でＰＩＮダイオードＤ１及びＤ２をフォワード・バイアスすることによって、ポート１が挿入可能ＭＳＥＴＳのポート２から分離される。式３からわかるように、もしＳ２１Ａ＝Ｓ１２Ａ＝０であると、式３は式４のようになる。
【００４９】
【数４】
2005099038.tif 000006
【００５０】
ダイオードＤ１及びＤ２及び少なくともダイオードＤ３〜Ｄ１６のうちの１つをフォワード・バイアスすることによって、ポート２で幾つかの所定のインピーダンスが与えられうる。これらのインピーダンスは測定され、そして、式４の３つのエラー項、リバース指向性ＥＤＲ、リバース反射トラッキングＥＲＲ及びリバースソース整合ＥＳＲを計算するのに用いられ得る。更に、上記で説明したように、３つより多くの既知のインピーダンスを測定し、最小和自乗フィッティングアルゴリズムを用いることによって、計算されたエラー項の正確性が向上され得る。
【００５１】
式５及び式６は、図７の２ポートエラー修正モデルにおいてフロー・グラフ分析技術を用いて導出されたフォワード方向（ポート１から挿入可能ＭＳＥＴＳをみて）及びリバース方向（ポート２から挿入可能ＭＳＥＴＳをみて）における測定された透過係数を表す。
【００５２】
【数５】
2005099038.tif 000007
【００５３】
【数６】
2005099038.tif 000008
【００５４】
もしＳ２１Ａ＝０であるならば式５が式７のようになるのが、式５及び式６から明らかである。
【００５５】
【数７】
2005099038.tif 000009
【００５６】
同様に、もしＳ１２Ａ＝０であるならば式６が式８のようになるのが、式６から明らかである。
【００５７】
【数８】
2005099038.tif 000010
【００５８】
これらの状態Ｓ１２Ａ＝Ｓ２１Ａ＝０は、ＰＩＮダイオードＤ１〜Ｄ１６のすべてをフォワード・バイアスすることによって達成され、大きな値の減衰が挿入可能ＭＳＥＴＳのポート１とポート２との間に存在する。
【００５９】
ダイオードＤ１〜Ｄ１６のすべてがフォワード・バイアスされたときに透過係数Ｓ２１Ｍ及びＳ１２Ｍ（式７及び式８を参照）を測定することによって、エラー項、フォワード分離ＥＸＦとリバース分離ＥＸＲが計算され得る。
【００６０】
図７の１２項エラー修正モデルを参照すると、散乱係数Ｓ１１Ａ、Ｓ２１Ａ、Ｓ２２Ａ及びＳ１２Ａは、挿入可能ＭＳＥＴＳの元の（original）特徴付けの間に度量衡実験室で測定された既知の散乱係数である。一測定において、ＰＩＮダイオードＤ１〜Ｄ１６のすべてがリバース・バイアスされた状態に対してこれらの値が測定される。ポート１及びポート２に対する１ポート・エラー項は、すべてのＰＩＮダイオードがリバース・バイアスされているところで、ポート１及びポート２でインピーダンスを測定することによって、上記説明されたステップによって以前に決定されているので、エラー項、フォワード負荷整合ＥＬＦ及びリバース負荷整合ＥＬＲが式９及び式１０から計算され得る。
【００６１】
【数９】
2005099038.tif 000011
【００６２】
【数１０】
2005099038.tif 000012
【００６３】
更に、ＰＩＮダイオードＤ１〜Ｄ１６がリバース・バイアスされているときに、ポート１で信号ソースを用いてポート１からポート２への貫通接続を測定し、そしてかわってポート２で信号ソースを用いてポート１からポート２への貫通接続を測定することによって、エラー項、フォワード透過トラッキングＥＴＦとリバース透過トラッキングＥＴＲが式１１及び式１２から計算され得る。
【００６４】
【数１１】
2005099038.tif 000013
【００６５】
【数１２】
2005099038.tif 000014
【００６６】
即ち、図７の２ポート・エラー・モデルの１２項のエラー係数のすべては、上記説明されたステップを用い、ネットワーク・アナライザの各ポートへの挿入可能ＭＳＥＴＳの各ポートの単一の接続をもって、人間の介在なしに、計算され得る。
【００６７】
更に、上記説明された校正が完了すると、次に、挿入可能ＭＳＥＴＳは、校正の正確性をチェックする目的のために検証標準として、校正手順の間に以前に与えられていない既知の透過係数及び反射係数をシミュレートするように用いられることができる。これは、ソフトウエアの支援を受けて、そして挿入可能ＭＳＥＴＳの更なる接続や接続を解くことの必要なしに、又人間の介在の必要なしに、校正のすぐ後に行われる。挿入可能の校正を確証すると、次に、２ポート挿入可能ＭＳＥＴＳが除かれて、測定のために挿入可能のＤＵＴが接続される。
【００６８】
測定されるＤＵＴが非挿入可能デバイスのときは、挿入可能ＭＳＥＴＳは、ＶＮＡの校正のためのアダプタと協働して用いられる。このアダプタ（図２のＡ及びＢと図３のＡ及びＢのアダプタ１４４と類似である）は必要である。なぜならば、このデバイスは挿入可能ではなく、従って、ＶＮＡの２つのポートはアダプタなしに、ケーブルの助けを得て共に直接に接続することができないからである。また、各ポートでユーザが要求する姓及びタイプのコネクタをもつＭＳＥＴＳをあつらえで作り供給でき得る。次に、上記に説明されたように、ＶＮＡのエラー係数は、以前に特徴付けされたあつらえのＭＳＥＴＳ及び式１〜式１２を用いて決定される。
【００６９】
上記で説明したように、提供されるキットは、挿入可能ＭＳＥＴＳと、オス−オス（male-to-mqle）コネクタと、メス−メス（female-to-female）コネクタと、ＭＳＥＴＳ及びＶＮＡを制御するためのソフトウエアと、を含み、ともになって非挿入可能ＭＳＥＴＳキットをなす。以下に説明される方法において、挿入可能ＭＳＥＴＳとともに用いられるアダプタは、そのコネクタが、測定されるＤＵＴのコネクタの形を複製したものであるように、選択される。
【００７０】
図９を参照すると、ＶＮＡ装置の例が示されており、そこにおいて、測定されるＤＵＴはそのポートの両方にメスのコネクタを有する。ＶＮＡが非挿入可能ＤＵＴと結合するために、ＶＮＡのポートの両方のコネクタ１２４及び１２６は、オスのコネクタであるようにしなければならない。同様に、図９のＢを参照すると、対応するＶＮＡ装置が示されており、そこにおいて、測定されるＤＵＴはそのポートの両方にオスのコネクタを有する。従って、ＶＮＡのポート１及びポート２の両方のそれぞれのコネクタ１２４及び１２６はメスのコネクタに形成される。
【００７１】
ここで、測定される非挿入可能ＤＵＴのためのＶＮＡを校正する方法を説明する。図１０のＡを参照すると、本方法の第１ステップに従った校正装置が示されている。ＶＮＡの選択されたポートと結合する挿入可能ＭＳＥＴＳのポートが、その選択されたポートに接続される。図１０のＡにおいて、ＶＮＡの選択されたポートがポート２（１１６）として示されているが、しかし、選択されたポートがポート１（１１４）であってもよい。もし常に同じポートが利用されると、１つのルーチンがオペレータによって開発されるという点において、ポートは単に標準化のために選択される。次に、図１０のＡで示すように、挿入可能ＭＳＥＴＳは、基準面ＡでＶＮＡに複数の既知の反射係数を与えるように、１ポート・モードでオペレーションするように形成される。１ポート・モードにおけるオペレーションは、式２及び式４に関して上記説明されたオペレーションと同等である。従って、挿入可能ＭＳＥＴＳの幾つかのダイオードがフォワード・バイアスされていて、ＶＮＡのポート２で幾つかの所定のインピーダンスを与えることによって、これらのインピーダンスが測定され、そして式４のエラー項ＥＤＲ、ＥＲＲ、ＥＳＲを計算するのに用いられる。
【００７２】
図１０のＢを参照すると、次に、挿入可能ＭＳＥＴＳは、基準面ＡでＶＮＡから接続が解かれ、そして向きを変えられてＶＮＡの基準面Ｃ（ポート１）でＶＮＡに接続される。また、測定されるＤＵＴとして同じセックスのコネクタ１３０及び１３２をもつアダプタ１２８が、挿入可能ＭＳＥＴＳネットワークとＶＮＡのポート２との間に挿入される。即ち、図１０のＢに示されるように、挿入可能ＭＳＥＴＳ１４及びアダプタ１２８のカスケードにされた回路は、非挿入可能ＭＳＥＴＳをなす。図１０のＢにおいてメス−メスアダプタが一例として示されているが、これはＤＵＴがその両方のポートにメスのコネクタを有する場合についての一例であることに留意されたい。また、ＤＵＴがその両方のポートでオスのコネクタを有する場合には、アダプタはそのポートの両方にオスのコネクタを有することもでき、ＶＮＡはその両方のポートでメスのコネクタ１２４及び１２６を有することができる。
【００７３】
次に、アダプタの散乱パラメータが、ＭＳＥＴＳの度量衡研究室での以前の測定から既知である基準面Ｂでの挿入可能ＭＳＥＴＳの既知の反射係数と、上記で説明した本方法の最初のステップにおいて、基準面Ａでの挿入可能ＭＳＥＴＳの測定から決定された１ポート・エラー修正係数とから、計算される。言い換えると、アダプタの散乱パラメータは以下のステップを用いて決定される。式２及び式４に関して説明したように、挿入可能ＭＳＥＴＳは１ポート・モードでオペレーションされ、そこにおいては、基準面Ｂで既知の反射係数がＭＳＥＴＳによって与えられ、そして基準面ＡでそれらがＶＮＡによって測定される。基準面Ｂで挿入可能ＭＳＥＴＳによって与えられる既知の反射係数により基準面ＡでＶＮＡによって測定される反射係数Ｓ２２’は、次の式で表される。
【００７４】
【数１３】
2005099038.tif 000015
【００７５】
ここで、Ｓ１１Ａ、Ｓ２１Ａ、Ｓ１２Ａ及びＳ２２Ａはアダプタの散乱係数であり、ΓＢは挿入可能ＭＳＥＴＳの既知の反射係数である。３つの既知の反射係数ΓＢに対して基準面Ａで挿入可能ＭＳＥＴＳによって与えられる少なくとも３つの反射係数Ｓ２２’を測定することによって、Ｓ１１Ａ、Ｓ２２Ａ、Ｓ２１Ａ、Ｓ１２Ａが決定され得る。アダプタの相反（reciprocity）によってＳ２１ＡがＳ１２Ａと等しくなる。
【００７６】
式１３を参照する。Ｓ２１Ａ×Ｓ１２ＡのプロダクトをＷで表すものとする。コネクタの相反の性質が与えられると、Ｓ２１Ａ＝Ｓ１２Ａ＝（Ｗ）１／２となる。しかしながら、Ｗは複素数であり、従って、その二乗根は２つの値を持ち得る。そこにおいては、両方の値の大きさは同じであるが、互いに角度が１８０度位相ずれしている。従って、Ｗは式１４及び式１５によって表されることができる。
【００７７】
【数１４】
2005099038.tif 000016
【００７８】
【数１５】
2005099038.tif 000017
【００７９】
ここで、│Ｗ│＝Ｗの絶対値、であり、Θ＝Ｗの偏角（argument）、である。
従って、Ｓ２１Ａ＝Ｓ１２Ａの値を正確に決定するために、境界状態（boundary condition）が用いられる。式１４及び式１５の間で正しい偏角を選ぶために、同軸コネクタの位相を０ヘルツで表す適切な境界状態が用いられる。すべての商業的に入手可能なＶＮＡは、周波数が開始点と停止点との間で掃引されると±１８０度の間の位相（偏角）をラップ（wrap）する、ということが従来技術で知られている。（即ち、信号がディスプレイ範囲内にないとき、その信号を±１８０度の範囲の間にラップすることにより、その信号が±１８０度の範囲内でディスプレイされる。）周波数が±１８０度のクロスオーバーの点を横切り掃引されると偏角に３６０度を付加することによって、偏角をアンラップ（unwrap）することによって合計的位相関係を引き出すことができる。（「偏角をアンラップする」は「ＶＮＡで信号をディスプレイするためにその信号に加えられた位相を、その信号から引くことによってその信号の実際の位相を導出する」ことを意味する。）周波数の関数としてのアンラップされた偏角は、最小和自乗フィッティング・アルゴリズムを通じて次のような多項式に適合され得る。
【００８０】
【数１６】
2005099038.tif 000018
【００８１】
ここで、Ａｉ＝多項式の係数、であり、Ｆ＝周波数、である。
また、同軸コネクタの位相角度は、周波数がＤＣに近付くにつれて０度に近付かねばならない、ということが知られている。従って、式１４及び式１５のための位相の表現の項Ａ０は、０に近いものとして選択されねばならない。即ち、位相の適当な値が決定され、そしてアダプタのＳパラメータが式１３を用いて計算され得る。従って、本願発明によると、校正において一部として用いられるアダプタの電気的長さを知ることなしに、非挿入可能の校正に必要なそのアダプタの散乱パラメータを計算することが可能である。
【００８２】
挿入可能ＭＳＥＴＳの、貫通接続状態及び検証状態の散乱パラメータを基準面Ａに転送するために、アダプタ、貫通接続状態及び検証状態の散乱マトリクスが、連鎖散乱マトリクス（chain scattering matrix）に変換される。この連鎖散乱マトリクスは次の式を用いて計算できる。
【００８３】
【数１７】
2005099038.tif 000019
【００８４】
貫通接続状態においてオペレーションする、挿入可能ＭＳＥＴＳの連鎖散乱マトリクスは、挿入可能ＭＳＥＴＳの連鎖マトリクスをアダプタの連鎖マトリクスにかけることによって基準面Ａに変換される。同様に、検証モードにおいてオペレーションする、挿入可能ＭＳＥＴＳの連鎖散乱マトリクスは、基準面Ａへの検証状態を変換するために、アダプタの連鎖散乱マトリクスによってかけられる。結果的な連鎖散乱マトリクスは、次に、次の式を用いＳパラメータのマトリクスに再変換され戻される。
【００８５】
【数１８】
2005099038.tif 000020
【００８６】
図１０のＢを参照する。挿入可能ＭＳＥＴＳのネットワークのコネクタ１２２はＶＮＡのポート１（１１４）に直接接続されているので、ＶＮＡのポート１に挿入可能ＭＳＥＴＳによって与えられるＳパラメータを変換する必要がない。従って、１ポート・モード、貫通状態及び検証状態においてオペレーションする挿入可能ＭＳＥＴＳのＳパラメータは、ここで、ＶＮＡのコネクタ１２４及び１２６において知られる。次に、挿入可能ＭＳＥＴＳは、図９のＡ又はＢに示されたような非挿入可能の形態のためのエラー修正係数を決定するために、上記説明した挿入可能の校正のための方法のステップを行うようにオペレーションされる。その後に、挿入可能ＭＳＥＴＳ及びアダプタの両方が除かれ、そして、測定される非挿入可能ＤＵＴが測定のために挿入される。従って、本願発明を用いると、ネットワーク・アナライザの任意の１つのポートになされる最小の２つの接続をもって、測定される非挿入可能ＤＵＴのためのネットワーク・アナライザを校正することが可能である。更に、それらのステップはすべてコンピュータによって制御されいるので、ユーザのエラーの可能性が除去される。更に、挿入可能ＭＳＥＴＳは検証標準をシミュレートするので、検証標準の接続を解いたり接続したりする必要なしに非挿入可能の校正の正確性がチェックされる。更に、ＶＮＡにいずれの一次校正標準を接続する必要もなしに非挿入可能の校正が行われる。
【００８７】
図１１を参照する。本願発明の第２実施例のＭＳＥＴＳ１４’に含まれるマイクロ波回路図が示されている。第２実施例はＭＳＥＴＳのオペレーションの周波数を拡張するのに用いられる。第２実施例は超広帯域ＭＳＥＴＳをつくるために図５及び図６で示した第１実施例と関連して用いられ得る。
【００８８】
図１１に示されたマイクロ波回路は、複数の単極複数投スイッチ（single pole, multi-throw switch）を含む。例えば、２つの単極４投スイッチ１３４及び１３６が示されている。単極４投スイッチ１３４の各スロー（throw）１３８、１４０、１４２、１４４と、単極４投スイッチ１３６の各スロー１４６、１４８、１５０、１５２とは、異なるインピーダンスに接続される。例えば、スロー１３８及び１４６は低損失貫通伝送ライン１５４によって相互接続され、スロー１４０及び１４８は開放回路に接続され、スロー１４２及び１５０短絡回路に接続され、スロー１４４及び１５２は、それぞれ、単極双投スイッチ１５４及び１５６の極（pole）１５５及び１５７に接続される。単極双投スイッチ１５４のスロー１５８と１６０と、単極双投スイッチ１５６のスロー１６２と１６４とは、それぞれが固定のインピーダンスに接続される。例えば、スロー１５８及び１６２は３ｄＢの固定の減衰器によって相互接続され、スロー１６０及び１６４はそれぞれ固定の５０オームの整合された終端に接続される。
【００８９】
図１１において、ＤＣブロッキング・キャパシタＣ１及びＣ２は、単極複数投スイッチをバイアスするために用いられるＤＣバイアス信号がＭＳＥＴＳを出るのを妨げるために、それぞれ、入力ポート１（１７０）及びポート２（１７２）で極１６６及び１６８と直列に接続されている。ＭＳＥＴＳの第２実施例はまた、そのポート１（１７０）及びポート２（１７２）の両方でオペレーションの拡張された周波数帯域にわたって複数の状態が確立されることを可能にする。これらの状態は、複数の複素インピーダンスを各ポートで与えることを含み、開放、短絡、整合された終端、及び３ｄＢ減衰器を含む中間インピーダンスを含む。更に、これらの状態はポート間の低損失貫通接続を含む。貫通接続は、極１６６をスロー１３８に、そして極１６８をスロー１４６に接続することによって、ポート１とポート２との間に確立できる。更に、開放が、極１６６をスロー１４０にそして極１６８をスロー１４８に接続することによって、ポート１とポート２との間に確立できる。更に、短絡が、極１６６をスロー１４２にそして極１６８をスロー１５０に接続することによって、ポート１とポート２との間に確立できる。更に、極１６６をスロー１４４に、極１５５をスロー１６０に、極１６８をスロー１５２に、そして極１５７をスロー１６４に接続することによって、ポート１及びポート２で整合された終端（matched termination）が与えられうる。そして、極１６６をスロー１４４にかつ極１５５をスロー１５８に接続することによって、又は極１６８をスロー１５２にかつ極１５７をスロー１６２にに接続することによって、ポート１又はポート２のいずれかに中間インピーダンスが与えられうる。
【００９０】
図１２は、ＭＳＥＴＳの第２実施例のマイクロ波回路を制御するための制御回路を示す図である。制御ロジックは、幾つかのアドレス可能８ビットラッチ１７６を含み、それらは、図１１の回路の単極複数投スイッチを上記のいずれの組み合わせについても駆動するようにプログラムされている。アドレス可能ラッチによる電圧出力は、ＣＭＯＳゲート１７８への入力であり、図１１の回路の単極複数投スイッチの各制御ライン１８２へ２つの電圧のうちの１つを提供する。例えば、本願発明の好適実施例において、単極複数投スイッチの制御ラインに与えられる電圧は、０ボルト又は−８ボルトのうちのいずれかであり、各スイッチのスローを、それぞれ、ターンオン及びターンオフする。従って、ＣＭＯＳゲートがハイ状態のとき、ＮＰＮトランジスタ１８０がオンにバイアスされ、そして制御ライン１８２での出力電圧が−８ボルトＤＣ供給源１８４に効果的に接続される。また、ＣＭＯＳゲートがローのとき、トランジスタはオフにバイアスされ、そして出力１８２が抵抗Ｒ１を介してグラウンドに接続される。本願発明の好適実施例において、抵抗Ｒ１、Ｒ２、Ｒ３はそれぞれ１．６Ｋオームである。
【００９１】
従って、図１１及び図１２の回路は本願発明によるＭＳＥＴＳの第２実施例を含む。測定される挿入可能及び非挿入可能ＤＵＴの両方のためにＶＮＡを校正するために、第２実施例は第１実施例と同じ様に用いられ得る。従って、本願発明に従う超広帯域校正キットは、第１ポートでオスのコネクタそして第２ポートでメスのコネクタを有する第１ＭＳＥＴＳと、第１ポートでオスのコネクタそして第２ポートでメスのコネクタを有する第２ＭＳＥＴＳと、ポートのそれぞれにオスのコネクタを有する第１アダプタと、ポートのそれぞれにメスのコネクタを有する第２アダプタと、ＭＳＥＴＳの実施例のそれぞれを制御するためのソフトウエア・パッケージと、を含む。
【００９２】
上記で説明した方法の両方において、散乱係数Ｓ１１Ａ、Ｓ２１Ａ、Ｓ２２Ａ、Ｓ１２Ａは、ＭＳＥＴＳによって与えられるすべての考えられ得る状態に対して度量衡研究室で、ＭＳＥＴＳの元の特徴付けの間に測定されなければならない。しかしながら、ＶＮＡの２ポート・システム的エラーを計算するために、ＭＳＥＴＳによって与えられるすべての状態に対する、以下に説明する、これらの散乱係数が既知である必要のない別の方法がある。対照的に、ＶＮＡの各ポートにＭＳＥＴＳによって与えられる、３つの反射係数のみを最初に特徴付けし、ＶＮＡのすべてのシステム的エラー係数を計算することが可能である。
【００９３】
ここで図１３を参照する。ＶＮＡの２ポート・エラーが、散乱マトリクス２００及び２０２によってモデル化されうる。このエラー散乱マトリクスの変数は式１９において記述される。
【００９４】
【数１９】
2005099038.tif 000021
【００９５】
ここで、ｅ１００、ｅ２００はポート１及びポート２の指向性であり、
ｅ１１１、ｅ２１１はポート１及びポート２のソース整合であり、
ｅ１０１、ｅ１１０、ｅ２０１、ｅ２１０はポート１及びポート２の反射トラッキングである。
【００９６】
ＭＳＥＴＳの貫通状態の修正されていない透過マトリクスＴｍと、ＭＳＥＴＳの実際の貫通状態に対する透過マトリクスＴＡは、式２０で示される。
【００９７】
【数２０】
2005099038.tif 000022
【００９８】
透過マトリクスＴ１及びＴ２は、ＶＮＡの各ポートにＭＳＥＴＳによって与えられる３つの既知の反射係数から計算できる。ＭＳＥＴＳの相反により、透過マトリクスＴＡはユニタリー行列式（unitary determinant）を有する。従って、式２０は次のように書くことができる。
【００９９】
【数２１】
2005099038.tif 000023
【０１００】
式１６及び上記説明の境界条件を用いて、貫通接続の電気的長さを知る必要なく、正しい値のＫが決定できる。貫通状態においてオペレーションするＭＳＥＴＳの実際の散乱マトリクスＴＡは、ここで、式２２から計算できる。
【０１０１】
【数２２】
2005099038.tif 000024
【０１０２】
Ｐ＝Ｔ１−１ＴｍＴ２と定め、貫通接続の実際の散乱マトリクス（ＳＴｈｒｕ）が式２３から計算できる。
【０１０３】
【数２３】
2005099038.tif 000025
【０１０４】
従って、ＶＮＡの２ポート・システム的エラーは、ＭＳＥＴＳによって、ＶＮＡの各ポートへ、３つの既知の反射係数のみを与えることによって、計算される。ＶＮＡの２ポート・システム的エラーを完全に特徴付けするために、ＶＮＡに与えられるＭＳＥＴＳの透過係数又は反射係数に関して更なる知識（例えば貫通状態について）を必要としない。この方法の利点は、ＭＳＥＴＳの６つの測定のみがオペレータによってこのＭＳＥＴＳの初期の特徴付けの間に度量衡実験室で行われる必要がある、ということである。これによって、行われる必要のある測定の回数及び記憶される必要のあるデータの数が減らされる。更に、この方法は、より簡単な挿入可能及び非挿入可能校正を与え、従って、より速い校正プロセスを与える。
【０１０５】
上記に説明したＭＳＥＴＳの実施例は２ポートのＶＮＡを校正するのに用いられる。しかしながら、複数のポート２１４、２１６、２１８、２２０、２２２、２２４をもつデバイス２１０を、図１４に示すマルチポート・ネットワーク・アナライザ１１２’で測定する必要がある。従って、マルチポート・ネットワーク・アナライザ１１２’（ＭＮＡ）（multiport metwork analyzer）のシステム的エラーを特徴付けする必要がある。図１５において、ＭＮＡのシステム的エラーを校正するためのマルチポート・マルチステート電子転送標準２１２（ＭＭＥＴＳ）のブロック図が示されている。ＭＭＥＴＳの利点は、複数の機械的な一次標準をＭＮＡの各ポート２１４、２１６、２１８、２２０、２２２、２２４に接続する必要がない、ということである。そのかわりに、ＭＭＥＴＳの複数のポート２３０、２３２、２３４、２３６、２３８、２４０の各々と、ＭＮＡの複数のポート２１４、２１６、２１８、２２０、２２２、２２４との間に１度の接続が確立され得る。次に、ＭＮＡのシステム的エラーは、ＭＮＡを一連の２ポートＶＮＡとして分析することによって決定される。
【０１０６】
ここで、図１６を参照すると、ＭＮＡのシステム的エラーを決定するための、ＭＮＡの２ポート対のエラー・マトリクス２４２及び２４４、２４６及び２４８、２５０及び２５２が示されている。上記で説明されたように、ＭＮＡのすべてのシステム的エラーを計算するために、ＭＮＡの各ポート２１４、２１６、２１８、２２０、２２２、２２４にＭＭＥＴＳ２１２の３つの既知の反射係数を、即ち、各２ポート対に対して合計６つの既知の反射係数を、与えるのみでよい。従って、どのような数のポートを有するどのようなＤＵＴも、ＭＮＡをＭＭＥＴＳで校正した後に、ＭＮＡによって測定することができる。
【０１０７】
上記で説明されたすべての方法及び実施例において、ひとたびＭＳＥＴＳが度量衡実験室でＶＮＡ上で測定されると、それは他のベクトル・ネットワーク・アナライザによって校正標準として用いられる。従って、ＭＳＥＴＳが度量衡実験室で測定された状態と同じ状態をそのポートで再生成することを続けることが望ましい。
【０１０８】
従って、本願発明の特定的な実施例に従うと、本願発明の電子回路の長期的な温度の安定性を保証するためにＭＳＥＴＳ内にヒータが提供される。好適な実施例に従うと、温度は、回路のための箱又は他の囲いの中に配置される加熱エレメントを用いて４５°Ｃに固定される（示さず）。
【０１０９】
本願発明の更なる特徴は、ＭＳＥＴＳが、ここに参照として援用する係属中の出願第０７／８９８２０４号に開示された実施例を用いてＶＮＡの高パワーの校正を行うように用いられ得る、ということである。
【０１１０】
本願発明に従うとＭＳＥＴＳの更なる特徴は、ＭＳＥＴＳが、特徴が既知であるので、ＶＮＡに加えて、他の装置とともに検証又は信頼のデバイスとして用いられ得る、ということである。例えば、このデバイスは、挿入可能ＭＳＥＴＳを電源と電力メータ（power meter）との間に接続し、挿入可能ＭＳＥＴＳを既知の複数の減衰値を通してステップを行い、そして、電力メータの読み取りがＭＳＥＴＳによって与えられる既知の減衰に従った電力の変化を反映するかどうかを見るために電力メータを読むことによって、電力メータの正確性を確かめるために用いられ得る。
【０１１１】
本願発明のＭＳＥＴＳの更に他の応用は、ＭＳＥＴＳがある期間にわたって任意のＲＦ器具使用における変化を監視するのに用いられ得る、ということである。例えば、ＶＮＡのシステム的エラーが、ある期間にわたって監視され得、そしてＶＮＡの状態の表示として用いられ得る。より特定的には、本願発明のＭＳＥＴＳは、ＶＮＡのシステム的エラーを監視するために周期的に用いられ得、そして、ＶＮＡの動作性を監視するため且つＶＮＡに何らかの問題が発生しているかどうかを検出するために、計算されたエラー係数が統計的に分析され得る。このデータは多くのやり方で集められ得る。例えば、オペレータが、ＭＳＥＴＳにつながれたモデムをもつコンピュータを用いて電話線を通じて集めることができ、よって、ＶＮＡを、そのＶＮＡが配置されている場所にいる必要なしに監視することを可能にする。この特徴の利点は、ＶＮＡの製造者がＭＳＥＴＳを診断及び予防メンテナンス・ツールとして用いることができ、よって、問題が発生するとそれら問題が検出されることを可能とし、そして、例えば、時間を損失することが大きな問題となる製造ラインにおいて、ＶＮＡのダウン時間を最小にする、ということである。また、データの収集は、遠隔のオペレータによるものである必要がなく、定例のメンテナンス・プログラムの一部として組織内で行うことができる。
【０１１２】
図１７を参照すると、ＶＮＡを制御し校正する方法のフローチャートが示されている。まず、ユーザは、図４に示されたようなコンピュータ１６に、ＤＵＴの測定が行われるための周波数を入力する（ステップ２８）。次に、周波数は、校正が行われるべき周波数で決定するために、予め測定された挿入可能の校正のネットワークの周波数と、相互に関連される（ステップ３０）。次に、校正を行うために、その周波数をＶＮＡにロードすることによってＶＮＡがセット・アップされる（ステップ３２）。次に、上記に説明された方法に従って、ＭＳＥＴＳの測定が行われる（ステップ３４）。ひとたび測定が終了すると、エラー・モデルのエラー項が計算される（ステップ３６）。次に、それらのエラー項が、測定されるＤＵＴのための適当な周波数に改変するために用いられる（ステップ３８）。次に、ＶＮＡはその初期状態に回復され（ステップ４０）、そしてＭＳＥＴＳが接続を解かれ得、ＤＵＴが測定のために接続され得る。
【０１１３】
一実施例において、制御ルーチンが、挿入可能ＭＳＥＴＳ１４及びＶＮＡ１２と相互接続を有するコンピュータ１６（図４）によって提供される。例えば、モデル８５１０ヒューレットパッカード・ネットワーク・アナライザが用いられ、そしてコンピュータがライン１８を経由してＩＥＥＥ−４８８標準コネクタを用いる標準ポートに相互接続される。しかしながら、上記で説明したように、制御ルーチンとコンピュータ機能とを直接に２ポートＭＳＥＴＳ１４に組み込むか、又はＶＮＡ１２に別に提供することができる。
【０１１４】
本願発明のＭＳＥＴＳの他の応用は、これを、ＶＮＡのための自己校正回路４８を導出するためにＶＮＡテスト・セットの内部に配置できることである。図１８を参照すると、２つの本質的に同一のＭＳＥＴＳ５０及び５２がＶＮＡのカプラ５４、５５、５６、５７のうしろに配置され、ＶＮＡテスト・セットのポート１及びポート２に反射係数を与えるように制御される。また、これらＭＳＥＴＳは、ＶＮＡのカプラ５４、５５、５６、５７のまえに配置することもできる。この実施例では、２つのＭＳＥＴＳを一度校正して、その後にこの２つのＭＳＥＴＳを自己校正ＶＮＡとして用いることが可能である。即ち、最初に自己校正ＶＮＡを特徴付けすることが可能であり、次に、その後に、単に自己校正ＶＮＡのポート１とポート２との間に貫通接続を行うことによって、ＶＮＡが用いられる各回にＶＮＡを自己校正することが可能である。
【０１１５】
自己校正ＶＮＡの実施例は、校正するのが特に困難である任意の媒体上のＤＵＴを測定するのに用いられるフレキシブル・ネットワーク・アナライザとして、特に都合がよい。例えば、自己校正ＶＮＡを、オンウエハ（on-wafer）測定のためのＶＮＡを校正するのに用いることができる。これは、単に、ＶＮＡのポートに結合されるオンウエハ・プローブを校正標準の貫通の部分に置き、ＶＮＡを以下に説明する自己校正ルーチンをとおして走らせることによって行われる。即ち、自己校正ＶＮＡは、オンウエハかつ固定物の測定のためのＶＮＡを校正する、冗長でしばしば大変困難な、仕事を除くために用いられる。
【０１１６】
図１８を参照する。自己校正ＶＮＡを特徴付けするための最初の校正の手順が、デバイスの基準面５８で校正を行うことによってなされる。これは、各ＭＳＥＴＳを通して低損失条件を確立するために、各ＭＳＥＴＳのすべてのＰＩＮダイオードをリバース・バイアスすることによってなされる。次に、信号源６８からの信号が、スイッチ６２の適当な位置を選択することによってポート１に与えられる。出力ＭＳＥＴＳのＰＩＮダイオードは、異なるインピーダンスについて、ステップを通して行うために、フォワード・バイアスされる。出力ＭＳＥＴＳ５２によって与えられた多種のインピーダンスからの結果としての反射係数は、デバイスの基準面５８で測定され、それによって、出力ＭＳＥＴＳ５２を特徴付けする。
【０１１７】
同様に、入力ＭＳＥＴＳ５０が、出力ＭＳＥＴＳのすべてのＰＩＮダイオードをリバース・バイアスし、ＲＦ信号をポート２に送るようにスイッチ６２の位置を切り換え、入力ＭＳＥＴＳ５０のＰＩＮダイオードを多種のインピーダンスを通してステップを進めてデバイスの基準面５８で反射係数を測定することによって、特徴付けされる。
【０１１８】
上記で説明された校正ステップにより、ひとたび自己校正ＶＮＡが最初に特徴付けされると、次に、ＭＳＥＴＳが、ＶＮＡのポート１又は２に何度も接続をしたり接続を解いたりする必要なしに、また人間の介在の必要なしに、ＶＮＡを自己校正するために以下に説明されるステップに従って多種のインピーダンスを通してステップを進めることができる。上記で最初に特徴付けたように、自己校正ＶＮＡの自己校正手順のステップは、一実施例に従うと以下のようである。
【０１１９】
（１）ＶＮＡのポート１とポート２との間に貫通接続を確立し、（２）出力ＭＳＥＴＳ５２によって与えられる３つのインピーダンスを測定することによって、指向性ＥＤＦ、ソース整合ＥＳＦ及び反射トラッキングＥＲＦのエラー項をポート１で決定し、（３）これらインピーダンスＳ１１Ａの既知の初期値を基にかつ上記で説明した式２を用いてエラー項を計算する。
【０１２０】
次に、（４）入力ＭＳＥＴＳを最初に特徴付けされた多種の既知のインピーダンスを通してステップを進め、そして上記で説明したようにエラー項を計算するために式４を用いることによって、デバイスの基準面５８で与えられる反射係数を測定することによって、指向性ＥＤＲ、ソース整合ＥＳＲ及び反射トラッキングＥＲＲのエラー項をポート２で決定する。
【０１２１】
次に、（５）入力ＭＳＥＴＳと出力ＭＳＥＴＳの両方のＰＩＮダイオードをすべてリバース・バイアスし、そして上記で説明した式９及び式１０を用いることによって、フォワードＥＬＦとリバースＥＬＲの負荷整合エラー項を決定する。式９及び式１０において、Ｓ１１Ａ＝Ｓ２２Ａ＝０及びＳ２１Ａ＝Ｓ１２Ａ＝１である。なぜなら、いま、ＭＳＥＴＳのかわりに、ＶＮＡのポート間に貫通接続があるからである。
【０１２２】
次に、（６）両方のＭＳＥＴＳのすべてのＰＩＮダイオードがリバース・バイアスで、フォワードＳ２１Ｍ及びリバースＳ１２Ｍの透過係数を測定する。ここで、フォワード分離ＥＸＦ及びリバース分離ＥＸＲを除いて、式１１及び式１２のすべてのパラメータが知られる。このネットワーク・アナライザの技術において、エラー項ＥＸＦ及びＥＸＲの計算をわざわざせず、また、ＶＮＡのポート１とポート２との間の分離状態の測定をわざわざしないのが慣例である。従って、項ＥＸＦ及びＥＸＲは０にセットされ得、そして、フォワード透過トラッキングＥＴＦ係数及びリバース透過トラッキングＥＴＲ係数が、式１１及び式１２を用いて計算され得る。
【０１２３】
また、ポート１とポート２との間の分離の測定が、ポート１とポート２との間の貫通接続を解き、入力ＭＳＥＴＳ及び出力ＭＳＥＴＳのすべてのＰＩＮダイオードをリバース・バイアスすることによって、行われる。次に、以前に説明した式７及び式８を用いてエラー項ＥＸＦ及びＥＸＲが計算できる。エラー項ＥＸＦ及びＥＸＲが知られると、式１１及び式１２を用いてエラー項ＥＴＦ及びＥＴＲが計算できる。即ち、すべてのエラー項が、図１８に示した実施例で計算され得る。更に、ＤＵＴの測定を行うためにポート１とポート２との間のケーブルの接続が解かれるべきであるので、上記で説明した技術は別のステップを必要としない。
【０１２４】
図１９は、図１８の実施例に関して上記で説明したのと同じ様式で利用され得るＶＮＡのための自己校正回路６０別の実施例である。しかし、ＶＮＡのポート１及びポート２が信号源６８からの配線６７に接続されたスロー６３及び６５に接続されるように構成された単極双投スイッチ６４及び６６を用い、従来の校正技術を利用する初期の校正が行われるところが異なる。入力ＭＳＥＴＳ７２及び出力ＭＳＥＴＳ７０は、それぞれ、５０オームの値をもつ整合された終端Ｒを経由してグラウンド２７に接続される。その後、上記のステップを用いて自己校正ルーチンが行われる。そこにおいては、単極双投スイッチは、既知のインピーダンスを確立するのに用いられるＭＳＥＴＳに接続される。言い換えると、単極双投スイッチ６２のスロー７３が、信号源６８に接続され、単極双投スイッチ６４の極６５が、出力ＭＳＥＴＳ７０（スロー７５）に接続され、出力ＭＳＥＴＳネットワーク７０の特徴付けをするようにする。同様に、単極双投スイッチ６２のスイッチ７３が、信号源６８に接続され、単極双投スイッチ６６の極６３が、入力ＭＳＥＴＳ７２（スロー７７）に接続され、入力ＭＳＥＴＳ７２の特徴付けをするようにする。その後、図１８の実施例に関して上記で説明したステップを用いて自己校正ルーチンが行われる。
【０１２５】
本願発明の複数の実施例を上記で説明したが、それらは例示的なものであって本願発明を制限するものではなく、単なる例として示されたものであることが、当業者には明らかである。多数の変更及び他の実施例が当業者の考える範囲にあり、それらは本願の請求項によって定めた本願発明の範囲に含まれると考えられる。
【図面の簡単な説明】
【０１２６】
【図１】図１のＡ及びＢは、従来技術の方法に従って測定される挿入可能なデバイスのための、ベクトル・ネットワーク・アナライザの校正を示す図である。
【図２】図２のＡ及びＢは、従来技術の方法に従ってＶＮＡの２つのポートの各々で「アダプタ除去」技術を用いて測定される非挿入可能なデバイスのための、ベクトル・ネットワーク・アナライザの校正を示す図である。
【図３】図３のＡ及びＢは、従来技術の方法に従ってＶＮＡの２つのポートの各々で「アダプタ除去」技術を用いて測定される非挿入可能なデバイスのための、ベクトル・ネットワーク・アナライザの校正を示す図である。
【図４】図４は、本願発明に従った校正システムの図である。
【図５】図５は、本願発明に従ったマルチステート電子転送標準のマイクロ波部分の一実施例の詳細な図である。
【図６】図６は、図５のマルチステート電子転送標準の回路をオペレーションするためのデジタル制御回路の詳細な図である。
【図７】図７は、本願発明に従ったマルチステート電子転送標準とともに用いられる２ポート１２項エラー修正モデルのフロー図である。
【図８】図８は、マルチステート電子転送標準への接続を示す図であり、ここにおいて、測定されるＤＵＴは挿入可能デバイスである。
【図９】図９のＡ及びＢは、マルチステート電子転送標準に行われる接続を示し、ここにおいて、測定されるＤＵＴは非挿入可能なデバイスである。
【図１０】図１０のＡ及びＢは、本願発明に従って非挿入可能なデバイスのために、ＶＮＡを校正するためにマルチステート電子転送標準に行われる接続を示す。
【図１１】図１１は、本願発明のマルチステート電子転送標準の第２の実施例を示す図である。
【図１２】図１２は、図１１のマルチステート電子転送標準をオペレーションするための制御回路の図である。
【図１３】図１３は、ＶＮＡと関連するエラー・マトリクスを示す図である。
【図１４】図１４は、マルチポート・ネットワーク・アナライザ及びマルチポート・マルチステート電子転送標準への及びそれらの間の接続を示す図である。
【図１５】図１５は、マルチポート・マルチステート電子転送標準のブロック図である。
【図１６】図１６は、マルチポートＶＮＡを構成する複数の２ポート・エラー・マトリクスを示す図である。
【図１７】図１７は、本願発明に従って校正係数を得るためのコンピュータ制御手順を示すフローチャートである。
【図１８】図１８は、本願発明に従った一対のマルチステート電子転送標準を用いる自己校正ＶＮＡの図である。
【図１９】図１９は、本願発明に従った自己校正ＶＮＡの別の実施例である。
【符号の説明】
【０１２７】
１２、１１２  ベクトル・ネットワーク・アナライザ
１４  マルチステート電子転送標準
１６  コンピュータ制御装置
１８  データ・ライン
２０  メモリ
２２  制御ライン
２３  インターフェース（図４）、制御信号（図６）
２４  キーボード
２５  マイクロ波回路
２７  グラウンド
３３  バイアス供給部
５０、７２  入力ＭＳＥＴＳ
５２、７０  出力ＭＳＥＴＳ
５８  基準面
６０  自己校正回路
６２  スイッチ
６３、６５、１５５、１５７、１６６、１６８  スイッチの極
６４、６６、１５４、１５６  単極双投スイッチ
６７  配線
６８  信号源
７３、７５、７７、１３８、１４０、１４２、１４４、１４６、１４８、１５０、１５２、１５８、１６０、１６２、１６４  スイッチのスロー
１００、１０２、１０４、１０６、１０８、１１０、１２０、１２２、１２４、１２６、１２８、１３０、１３２、１３４、１３６、１３８、１４０、１４２  校正標準（図１、図２、図３）
１１２’  マルチポート・ネットワーク・アナライザ
１１４、１１６  ベクトル・ネットワーク・アナライザ１１２のポート
１２０、１２２、１２４、１２６、１３０、１３２  コネクタ（図８、図９、図１０）
１２８、１４４  アダプタ
１３４、１３６  単極四投スイッチ
１５４  伝送ライン
１７０、１７２  ポート
１７６  アドレス可能８ビットラッチ
１７８  ＣＭＯＳゲート
１８０  ＮＰＮトランジスタ
１８２  制御ライン
１８４  ＤＣ供給源
２００、２０２  散乱マトリクス
２１０  デバイス
２１２  マルチポート・マルチステート電子転送標準
２１４、２１６、２１８、２２０、２２２、２２４  マルチポート・ネットワーク・アナライザのポート
２３０、２３２、２３４、２３６、２３８、２４０  マルチポート・マルチステート電子転送標準のポート
２４２、２４４、２４６、２４８、２５０、２５２  エラー・マトリクス
Ａ、Ｂ、Ｃ  基準面
Ｂ０〜Ｂ１５  信号ライン
Ｂ０１〜Ｂ１５１、Ｂ０２〜Ｂ１５２  出力制御ライン
Ｃ１、Ｃ２、Ｃ３、Ｃ４〜Ｃ１９、Ｃ２０〜Ｃ３５  キャパシタ
Ｄ１〜Ｄ１６  ＰＩＮダイオード
Ｊ０  接続
Ｊ１〜Ｊ１６  制御ライン接続
Ｌ１  ＲＦコイル・インダクタ
Ｌ２〜Ｌ１７  ＲＦコイル
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｔ１〜Ｔ１７  マイクロストリップ伝送ライン
Ｕ１、Ｕ２、Ｕ７  ダーリントン・トランジスタ・アレー
Ｕ３、Ｕ４、Ｕ５、Ｕ６  抵抗ネットワーク
【図１】
2005099038.tif 000026
【図２】
2005099038.tif 000027
【図３】
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【図４】
2005099038.tif 000029
【図５】
2005099038.tif 000030
【図６】
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【図７】
2005099038.tif 000032
【図８】
2005099038.tif 000033
【図９】
2005099038.tif 000034
【図１０】
2005099038.tif 000035
【図１１】
2005099038.tif 000036
【図１２】
2005099038.tif 000037
【図１３】
2005099038.tif 000038
【図１４】
2005099038.tif 000039
【図１５】
2005099038.tif 000040
【図１６】
2005099038.tif 000041
【図１７】
2005099038.tif 000042
【図１８】
2005099038.tif 000043
【図１９】
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