(57)【要約】【課題】  ＶＤＤ電源によって行の選択と非選択とを決定する回路を有するＭＯＳ型の固体撮像装置において、非選択の行が選択されてしまう誤動作を防止する固体撮像装置等を提供する。【解決手段】  ＭＯＳ型の固体撮像装置において、ＶＤＤ電源の電圧をＬｏｗレベルからＨｉｇｈレベルにする期間を長くすることで、ＶＤＤ電源側とリセット手段のゲートとの間のカップリング容量のために、従来のようにリセット手段のゲート電圧が同時にプラスの方向に振られてしまうことがなくなる。このため、蓄積手段を非選択にするための電子が蓄積手段からＶＤＤ電源側にこぼれなくなり、非選択行の蓄積手段の電位レベルがプラス電位になることが妨げられ、検出手段がオンしてしまうことがなくなって、非選択行が選択される誤動作を防止することができる。【選択図】  図２
2005065263.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に構成されるＭＯＳ型の固体撮像装置であって、
入射光を光電変換し、当該光電変換によって得られた信号電荷を蓄える蓄積手段と、
リセット信号に従って前記蓄積手段で蓄積された前記信号電荷をリセットする、ＭＯＳトランジスタを含むリセット手段とを有する複数の単位画素と、
前記リセット手段に、リセット電圧となる、電源電圧を供給する電源供給手段を備え、
前記電源供給手段は、
前記電源電圧の非検出電位から検出電位への変化に係る期間に、所定の時間的な傾斜を付加することにより、結合容量のために生ずる前記蓄積手段に蓄積された信号電荷の充放電を抑制する
ことを特徴とする固体撮像装置。
【請求項２】
前記結合容量は、
前記リセット手段におけるＭＯＳトランジスタのゲートと前記電源電圧との間の結合容量である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記期間におけるには、ランプ波形の一部が含まれている
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記期間における傾斜の非検出電位から検出電位への変化に要する時間は、
前記電源電圧の検出電位から非検出電位への変化に要する時間より長い
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項５】
前記期間における傾斜の非検出電位から検出電位への変化に要する時間は、
５ナノ秒より長い
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項６】
前記期間における傾斜は、
０．１５Ｖ／ナノ秒より小さい
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項７】
前記電源供給手段は、
全ての前記単位画素に前記電源電圧を供給する
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項８】
半導体基板上に構成されるＭＯＳ型の固体撮像装置を含むカメラであって、
前記固体撮像装置は、
入射光を光電変換し、当該光電変換によって得られた信号電荷を蓄える蓄積手段と、
リセット信号に従って前記蓄積手段で蓄積された前記信号電荷をリセットする、ＭＯＳトランジスタを含むリセット手段とを有する複数の単位画素と、
前記リセット手段に、リセット電圧となる、電源電圧を供給する電源供給手段を備え、
前記電源供給手段は、
前記電源電圧の非検出電位から検出電位への変化に係る期間に、所定の時間的な傾斜を付加することにより、結合容量のために生ずる前記蓄積手段に蓄積された信号電荷の充放電を抑制する
ことを特徴とするカメラ。
【請求項９】
半導体基板上に構成されるＭＯＳ型の単位画素に電源電圧を供給する電源供給装置であって、
前記単位画素は、
入射光を光電変換し、当該光電変換によって得られた信号電荷を蓄える蓄積手段と、
リセット信号に従って前記蓄積手段で蓄積された前記信号電荷をリセットする、ＭＯＳトランジスタを含むリセット手段とを備えており、
前記電源供給装置は、
前記電源電圧の非検出電位から検出電位への変化に係る期間に、所定の時間的な傾斜を付加することにより、結合容量のために生ずる前記蓄積手段に蓄積された信号電荷の充放電を抑制する
ことを特徴とする電源供給装置。
【請求項１０】
半導体基板上に構成されるＭＯＳ型の単位画素に電源電圧を供給する電源供給方法であって、
前記単位画素は、
入射光を光電変換し、当該光電変換によって得られた信号電荷を蓄える蓄積手段と、
リセット信号に従って前記蓄積手段で蓄積された前記信号電荷をリセットする、ＭＯＳトランジスタを含むリセット手段とを備えており、
前記電源供給方法は、
前記電源電圧の非検出電位から検出電位への変化に係る期間に、所定の時間的な傾斜を付加することにより、結合容量のために生ずる前記蓄積手段に蓄積された信号電荷の充放電を抑制する
ことを特徴とする電源供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に使用されるＭＯＳ型の固体撮像装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳ型の固体撮像装置として様々なものが提案されている（例えば、特許文献１参照）。
図１０は、ＭＯＳトランジスタで構成された従来の固体撮像装置の構成例を示す図である。この固体撮像装置２２は、半導体基板上に、入射光を光電変換するフォトダイオード部（以下「ＰＤ部」と略称する。）１、ＰＤ部１で得られた信号電荷を読み出す読出しトランジスタ２、読出しトランジスタ２で読み出された信号電荷を蓄えるフローティングディフュージョン部（以下「ＦＤ部」と略称する。）７、ＦＤ部７で蓄積された信号電荷を検出する検出トランジスタ４、ＦＤ部７で蓄積された信号電荷をリセットするリセットトランジスタ３、垂直信号線５およびＶＤＤ電源６を有する増幅型単位画素を二次元状に配列した撮像領域８（図１０では破線で示した領域）を備える。ここで、図１０において２点鎖線で示した部分は、１画素単位の回路を構成する「画素部（単位画素ともいう。）」１４である。
【０００３】
さらに、固体撮像装置２２は、垂直信号線５により画素列を選択する水平シフトレジスタ９、画素行を選択する垂直シフトレジスタ１０、駆動に必要なパルスを供給するタイミング発生回路１１および出力アンプ１２を備える。
【０００４】
図１１は、上記図１０における画素部１４の断面を含む模式図である。図１１において、ＰＤ部１、ＶＤＤ電源６およびＦＤ部７はＮ型半導体で構成されており、Ｐ型半導体のウエル層１３上に形成されている。読出しトランジスタ２とリセットトランジスタ３のゲートは、ポリシリコン電極である。なお、検出トランジスタ４の断面は図１１には示していないが、検出トランジスタ４のソースとドレインはＮ型半導体から構成されており、ゲートはポリシリコン電極である。ＶＤＤ電源６は、検出トランジスタ４のドレインおよびリセットトランジスタ３のドレインに接続されている。
【０００５】
図１２は、上記図１１における各要素について示した回路図である。ＰＤ部１で光電変換された信号電荷は、ＰＤ部１のＰ−Ｎ接合容量１ａに蓄積された後、読出しトランジスタ２によりＦＤ部７のＰ−Ｎ接合容量７ａに読み出される。このＦＤ部７は、Ｐ−Ｎ接合容量が主であるため、読み出された電荷の量によりＦＤ部７の電位が決定され、それにより検出トランジスタ４のゲート電圧が変化することで垂直信号線５の電位変化として信号が取り出される。
【０００６】
図１３は、従来技術における画素部１４の駆動タイミングを示す図である。図１３には、Ｎ行目と（Ｎ＋１）行目の動作時における、ＶＤＤ電源６の電圧パルス（以下「ＶＤＤパルス」と略称する。）、Ｎ行目リセットトランジスタ３のリセットパルス（以下「Ｎ行目リセットパルス」と略称する。）、Ｎ行目読出しトランジスタ２の読出しパルス（以下「Ｎ行目読出しパルス」と略称する。）、（Ｎ＋１）リセットトランジスタのリセットパルス（以下「Ｎ＋１行目リセットパルス」と略称する。）、および、（Ｎ＋１）行目読出しトランジスタの読出しパルス（以下「Ｎ＋１行目読出しパルス」と略称する。）それぞれの時間の経過に従って変化する様子が示されている。
【０００７】
図１４（ａ）〜（ｇ）は、上記図１３に対応した画素部１４の各部の時刻Ｔ1〜Ｔ7におけるポテンシャルを示す図である。なお、図１４（ａ）〜（ｇ）の縦軸においては、上のレベルを「Ｌｏｗレベル」とし、下のレベルを「Ｈｉｇｈレベル」として示している。まず、図１４（ａ）の時刻Ｔ１においては、ＰＤ部１に信号電荷があり、読出しトランジスタ２のゲートがＬｏｗレベル、リセットトランジスタ３のゲートがＬｏｗレベル、さらにＶＤＤ電源６がＨｉｇｈレベルとなっている。  図１４（ｂ）の時刻Ｔ２になると、リセットトランジスタ３のゲートがＨｉｇｈレベルとなるので、ＦＤ部７がＶＤＤ電源６の電圧のＨｉｇｈレベルに設定される。図１４（ｃ）の時刻Ｔ３では、読出しパルスが終了して（即ち、Ｌｏｗレベルになって）いるため、ＰＤ部１にあった電荷がＦＤ部７に読み出される。このとき、ＦＤ部７の電位変化により検出トランジスタ４のゲート電圧が変化することで、垂直信号線５の電位変化として信号が取り出される。図１４（ｄ）の時刻Ｔ４においてＶＤＤ電源６がＬｏｗレベルとなった後、図１４（ｅ）の時刻Ｔ５にリセットトランジスタ３のゲートが再びＨｉｇｈレベルとなることで、ＦＤ部７がＬｏｗレベルに設定される。図１４（ｆ）の時刻Ｔ６では、リセットトランジスタ３のゲートがＬｏｗレベルとなっている。図１４（ｇ）の時刻Ｔ７には、（Ｎ＋１）行目の信号を検出するため、ＶＤＤ電源６が再びＨｉｇｈレベルになる。同様にして、時刻Ｔ８からＴ１４においては、Ｎ行目の画素における時刻Ｔ１からＴ７の動作が（Ｎ＋１）行目に対して繰り返される。
【特許文献１】特開２００３−４６８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の技術では、以下に述べる誤動作が発生する可能性があるという問題がある。
背景技術において説明を行った図１４（ｇ）の時刻Ｔ７においては、ＶＤＤ電源６が再びＨｉｇｈレベルになるときに急峻な電圧変化をしている。すると、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１のため、リセットトランジスタ３のゲート電圧も同時にプラスの方向に振られてしまう。そのため、リセットトランジスタ３のゲートが開き、ＦＤ部７にある電子の一部がＶＤＤ電源６側に抜けてしまい、ＦＤ部７の電位がプラス電位となってしまう。このＦＤ部７の電位変化により、検出トランジスタ４のゲート電圧がプラス電位となり、本来、オフすべき検出トランジスタ４がオンしてしまう。その結果、本来の選択行で検出された電荷に、本来非選択行が選択された行の影響が加わるという誤動作が発生してしまい、本来の正しい電荷信号が得られず、例えば、明るい光が検出できなくなるという誤動作が発生する可能性があるという問題が生じる。
【０００９】
そこで、本発明は、ＶＤＤ電源によって行の選択と非選択とを決定する回路を有するＭＯＳ型の固体撮像装置において、非選択の行が選択されてしまう誤動作を防止する固体撮像装置等を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る固体撮像装置は、半導体基板上に構成されるＭＯＳ型の固体撮像装置であって、入射光を光電変換し、当該光電変換によって得られた信号電荷を蓄える蓄積手段と、リセット信号に従って前記蓄積手段で蓄積された前記信号電荷をリセットする、ＭＯＳトランジスタを含むリセット手段とを有する複数の単位画素と、前記リセット手段に、リセット電圧となる、電源電圧を供給する電源供給手段を備え、前記電源供給手段は、前記電源電圧の非検出電位から検出電位への変化に係る期間に、所定の時間的な傾斜を付加することにより、結合容量のために生ずる前記蓄積手段に蓄積された信号電荷の充放電を抑制することを特徴とする。
これにより、ＶＤＤ電源の電圧を非検出電位（Ｌｏｗレベル）から検出電位（Ｈｉｇｈレベル）にする期間を長くすることで、ＶＤＤ電源側とリセット手段のゲートとの間のカップリング容量のためにリセット手段のゲート電圧が同時にプラスの方向に振られてしまうことを防止することができ、最終的には、非選択の行が選択されてしまう誤動作を防止することが可能となる。
【００１１】
なお、本発明は、このような固体撮像装置として実現することができるだけでなく、固体撮像装置の電源供給方法として実現することもできる。
本発明によれば、ＭＯＳ型の固体撮像装置において、ＶＤＤ電源の電圧をＬｏｗレベルからＨｉｇｈレベルにする期間を長くすることで、ＶＤＤ電源側とリセット手段のゲートとの間のカップリング容量のために、従来のようにリセット手段のゲート電圧が同時にプラスの方向に振られてしまうことがなくなる。このため、蓄積手段を非選択にするための電子が蓄積手段からＶＤＤ電源側にこぼれなくなり、非選択行の蓄積手段の電位レベルがプラス電位になることが妨げられ、検出手段がオンしてしまうことがなくなって、非選択行が選択される誤動作を防止することができる。
【発明の効果】
【００１２】
本発明は、Ｎ型のＭＯＳトランジスタをリセット手段、読出し手段、および、検出手段にそれぞれ利用した場合であるが、それらの手段がＰ型のＭＯＳトランジスタである場合にも効果がある。
【００１３】
また、本発明の固体撮像装置をカメラ等に用いることで、誤動作のない優れたカメラ等を実現することが可能となるので、その実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置１２２（図示せず）の構成では、上記図１０、図１１および図１２に示すＶＤＤ電源６として電源を供給する位置が従来技術の場合では（後述する図１における）ＶＤＤ電源出力部６０であったが、本発明では位置６０ａに代えているが、その他については同じ構成をとっている。ＶＤＤ電源を供給する位置６０ａの詳細については、図１で説明を行う。
図１は、本発明の実施の形態１に係る固体撮像装置１２２におけるＶＤＤ電源供給回路６５の出力部の回路図である。ＶＤＤ電源出力部６０の後に抵抗３０を直列に接続すると、位置６０ａに接続されたコンデンサ３５のため、抵抗３０を介した位置６０ａでは、電源パルスの立ち上がり期間および立ち下がり期間の変化を、それぞれ緩やかにすることができる。この抵抗３０を介した後の位置６０ａを、図１０の固体撮像装置１２２における電源供給位置とする。
【００１５】
図２は、本発明の実施の形態１に係る固体撮像装置１２２における画素部１４の駆動タイミングを示す図である。従来技術と異なる点は、ＶＤＤパルスの立ち上がり期間と立ち下がり期間が、それぞれ長くなっている（即ち、ＶＤＤパルスがゆっくり立ち上がり、ゆっくり立ち下がる）点である。図１に示すように、ＶＤＤ電源を供給する位置を位置６０ａとすることにより、時刻Ｔ３から時刻Ｔ４、時刻Ｔ７から時刻Ｔ８、時刻Ｔ１０から時刻Ｔ１１などのＶＤＤパルスの立ち上がり期間および立ち下がり期間における波形の傾斜を、上記図１３に示した従来技術の固体撮像装置２２における波形の傾斜に比べ、鈍らせている（即ち、時間的な傾斜を付加している）。
【００１６】
図３は、本発明の実施の形態１に係る固体撮像装置１２２における「ＶＤＤ電源の立ち上がり時間」に対する「ＦＤ部のポテンシャル」の関係を示す図である。ＶＤＤ電源の立ち上がり時間を５ナノ秒にすると、ＦＤ部７のポテンシャルがＶＤＤ電源の振幅の１０％になり、検出トランジスタ４の閾値以下となるので、安定することがわかる。さらに、ＶＤＤ電源の立ち上がり時間を１０ナノ秒にすると、ＦＤ部７のポテンシャルがＶＤＤ電源の振幅の５％になり、検出トランジスタ４の閾値に対するマージンをとることができる。さらに、２５ナノ秒にすると、ＦＤ部７のポテンシャルはＶＤＤ電源のＬｏｗレベルにすることができ、ＦＤ部７に接続された検出トランジスタ４は完全に安定する。従って、ＶＤＤ電源の立ち上がり時間は、５ナノ秒以上であることが好ましい。
【００１７】
図４は、本発明の実施の形態１に係る固体撮像装置１２２における「ＶＤＤ電源の立ち上がり期間における傾斜の最大値」に対する「時刻Ｔ８におけるＮ行目のＦＤ部のポテンシャル」の関係を示す図である。ＶＤＤ電源の立ち上がり期間における傾斜の最大値を０．１５ボルト／ナノ秒にすると、時刻Ｔ８におけるＮ行目のＦＤ部７のポテンシャルはＶＤＤ電源の振幅の１０％になり、検出トランジスタ４の閾値以下となるので、安定することがわかる。さらに、ＶＤＤ電源の立ち上がり期間における傾斜の最大値を０．１ボルト／ナノ秒にすると、ＦＤ部７のポテンシャルがＶＤＤ電源の振幅の５％になるので、検出トランジスタ４の閾値に対するマージンをとることができる。さらに、ＶＤＤ電源の立ち上がり期間における傾斜の最大値を０．０２ボルト／ナノ秒にすると、ＦＤ部７のポテンシャルはＶＤＤ電源のＬｏｗレベルにすることができるので、ＦＤ部７に接続された検出トランジスタ４は完全に安定する。従って、ＶＤＤ電源の立ち上がり期間における傾斜の最大値は０．１５ボルト／ナノ秒以下であることが好ましい。
【００１８】
なお、上記図１における抵抗３０の値を調整すれば、図３で示した「ＶＤＤ電源の立ち上がり時間」、および、図４で示した「ＶＤＤ電源の立ち上がり期間における傾斜の最大値」を所望の値に設定することができる。
【００１９】
図５は、本発明の実施の形態１に係る固体撮像装置１２２における画素部１４の各部の各時刻におけるポテンシャルを示す図である。図５（ａ）〜（ｆ）までは、従来技術の上記図１４（ａ）〜（ｆ）と同じである。しかし、図５（ｇ）に示したように、ＶＤＤパルスの立ち上がり期間である時刻Ｔ７から時刻Ｔ８の期間においては、ＶＤＤパルスを緩やかにＬｏｗレベル（「非検出電位」ともいう。）からＨｉｇｈレベル（「検出電位」ともいう。）にすることで、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１がある場合においても、位置６０ａの電圧がＬｏｗレベルからＨｉｇｈレベルになるときに、リセットトランジスタ３のゲート電圧がプラスの方向に大きく振られることがなくなる。
【００２０】
従って、ＦＤ部７にある電子の一部がＶＤＤ電源側に抜けるという従来の不具合現象を回避することができる。これにより、ＦＤ部７が安定するように位置６０ａの電圧のＬｏｗレベルを設定できるため、検出トランジスタ４のゲート電圧がプラス電位となり、本来、非選択のＦＤ部７の電位が高くなり選択行となってしまう誤動作を防止することができる。
【００２１】
以上のように、本発明の実施の形態における固体撮像装置によれば、非選択行が誤って選択される誤動作を防止することができる。
（実施の形態２）
図６は、本発明の実施の形態２に係る固体撮像装置２２２（図示せず）における画素部１４の駆動タイミングを示す図である。上記実施の形態１の図２と異なる点は、ＶＤＤパルスの立ち上がり期間および立ち下がり期間における波形にランプ波形を用いている点である。なお、この場合のランプ波形は、通常よく知られているランプ波形発生回路を用いれば容易に実現できる。
【００２２】
図６の時刻Ｔ７から時刻Ｔ８の期間における、ＶＤＤパルスが立ち上がる際の傾斜は、ＦＤ部７のポテンシャルの電位変動に大きく影響を与える。ＬｏｗレベルからＨｉｇｈレベルに変化する期間が５ナノ秒よりも長いランプ波形、または、ＬｏｗレベルからＨｉｇｈレベルに変化する期間における時間微分が０．１５ボルト／ナノ秒よりも小さいランプ波形を供給することで、ＦＤ部７に接続される検出トランジスタ４のゲート電位は完全に非検出電位に安定する。また、立ち上がり期間だけでなく、立ち下がり期間についてもランプ波形を用いる場合は、両期間において同一のランプ波形発生回路を用いることができるため、回路の効率化を図ることできる。
（実施の形態３）
本発明の実施の形態に係る固体撮像装置３２２（図示せず）は、上記実施の形態１に係る固体撮像装置１２２とＶＤＤ電源供給回路６５の出力部の回路のみが異なる。
【００２３】
図７は、本発明の実施の形態に係る固体撮像装置３２２におけるＶＤＤ電源供給回路６５の出力部の回路図である。ＶＤＤ電源出力部６０に抵抗３１を直列に接続し、抵抗３１を介した後の位置６０ｂにコンデンサ３２と電源パルスリセット用トランジスタ３３を、図７に示すように接続する。電源パルスの立ち上がり時には、電源パルスリセット用トランジスタ３３のゲートに接続された電源パルスリセット用入力部３４をオフにしておくと、位置６０ｂに接続されたコンデンサ３２があるため、抵抗３１を介した後の位置６０ｂではＶＤＤパルスの変化を、緩やかな変化にすることができる。また、立ち下がり時には、電源パルスリセット用入力部３４をオンにすることで、コンデンサ３２に蓄積されている電荷を急激にＬｏｗレベルにすることができるため、急峻な立ち下がりを実現できる。この抵抗３１を介した後の位置６０ｂを、上記図１０における固体撮像装置２２のＶＤＤ電源出力部６０に代えて電源供給位置とする。
【００２４】
図８は、本発明の実施の形態３に係る固体撮像装置における画素部１４の駆動タイミングを示す図である。図８に示すように、本固体撮像装置３２２では、時刻Ｔ７からＴ８のＶＤＤパルスの立ち上がり期間のみにランプ波形を用いている。立ち下がりは急峻な電圧変化であっても、固体撮像装置３２２になんら誤動作は発生しないため、時刻Ｔ１０から時刻Ｔ１１の立ち下がり期間を急峻にすることで、全体の駆動の時間を短くすることができる。また、時刻Ｔ７からＴ８の期間の立ち上がり期間においてランプ波形が上昇する傾きを小さくできるため、ＦＤ部７の電圧は安定する。これにより、ＦＤ部７に接続された検出トランジスタ４のゲート電圧は、完全に非検出電位に安定する。
（実施の形態４）
図９は、これまでに説明した本発明の実施の形態に係る固体撮像装置１２２、２２２又は３２２（便宜上、２２ａと称する。）のいずれかをカメラに用いたときのブロック図である。カメラ２０は、レンズ２１、固体撮像装置２２ａ、駆動回路２３、信号処理部２５、および、外部インターフェイス部２６を備えている。レンズ２１を通過した光は、固体撮像装置２２ａに入る。信号処理部２５は、駆動回路２３を通して固体撮像装置２２ａを駆動し、固体撮像装置２２ａからの出力信号を取り込む。信号処理部２５で処理された信号は、外部インターフェイス部２６を通して外部に出力される。本発明の実施の形態１〜３の固体撮像装置１２２、２２２又は３２２を用いることで、非選択行が誤って選択される誤動作のないカメラを実現することができる。
【００２５】
以上、本発明に係る固体撮像装置およびカメラについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。例えば、本発明は、Ｎ型のＭＯＳトランジスタをリセットトランジスタ、読出しトランジスタ、および検出トランジスタにそれぞれ利用した場合であるが、それぞれのトランジスタにＰ型のＭＯＳトランジスタを適用してもよい。ただし、この場合は各信号の極性が反転するため、これまでに実施の形態１〜３で説明した、「ＬｏｗレベルからＨｉｇｈレベルにする期間」を「ＨｉｇｈレベルからＬｏｗレベルにする期間」に読み替える等、各レベルの変化に注意する必要がある。
【００２６】
なお、ＶＤＤパルスの緩やかな立ち上がりと立ち下がりを実現する回路は、本実施の形態で示した回路以外であってもよい。
【産業上の利用可能性】
【００２７】
本発明に係る固体撮像装置は、ＶＤＤ電源により行選択と非選択を決定する際に、非選択行が誤って選択される誤動作を防止する効果を有し、携帯電話やデジタルカメラ等に使用されるＭＯＳ型の固体撮像装置として有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１に係る固体撮像装置におけるＶＤＤ電源供給回路の出力部の回路図である。
【図２】本発明の実施の形態１に係る固体撮像装置における画素部の駆動タイミングを示す図である。
【図３】本発明の実施の形態１に係る固体撮像装置におけるＶＤＤ電源の立ち上がり時間に対するＦＤ部のポテンシャルを示す図である。
【図４】本発明の実施の形態１に係る固体撮像装置におけるＶＤＤ電源の立ち上がり期間における傾斜の最大値に対するＦＤ部のポテンシャルを示す図である。
【図５】（ａ）〜（ｇ）は、本発明の実施の形態１に係る固体撮像装置における画素部の各部のＴ1〜Ｔ7におけるポテンシャルを示す図である。
【図６】本発明の実施の形態２に係る固体撮像装置における画素部の駆動タイミングを示す図である。
【図７】本発明の実施の形態３に係る固体撮像装置におけるＶＤＤ電源供給回路の出力部の回路図である。
【図８】本発明の実施の形態３に係る固体撮像装置における画素部の駆動タイミングを示す図である。
【図９】本発明の実施の形態４に係るカメラのブロック図である。
【図１０】ＭＯＳトランジスタで構成された従来の固体撮像装置の構成例を示す図である。
【図１１】従来の固体撮像装置における画素部の断面を含む模式図である。
【図１２】従来の固体撮像装置における各要素について示した回路図である。
【図１３】従来の固体撮像装置における画素部の駆動タイミングを示す図である。
【図１４】（ａ）〜（ｇ）は、従来の固体撮像装置における画素部の各部のＴ1〜Ｔ7におけるポテンシャルを示す図である。
【符号の説明】
【００２９】
１    フォトダイオード（ＰＤ）部
２    読み出しトランジスタ
３    リセットトランジスタ
４    検出トランジスタ
５    垂直信号線
６    ＶＤＤ電源
７    ＦＤ部
７ａ  Ｐ−Ｎ接合容量
８    撮像領域
９    水平シフトレジスタ
１０    垂直シフトレジスタ
１１    タイミング発生回路
１２    出力アンプ
１３    ウエル層
１４    画素部
２０    カメラ
２１    レンズ
２２    固体撮像装置
２２ａ  固体撮像装置
２３    駆動回路
２５    信号処理部
２６    外部インターフェイス部
３０    抵抗
３１    抵抗
３２    コンデンサ
３３    電源パルスリセット用トランジスタ
３４    電源パルスリセット用入力部
３５    コンデンサ
４１    カップリング容量
６０    ＶＤＤ電源出力部
６０ａ  位置
６０ｂ  位置
６５    ＶＤＤ電源供給回路
【図１】
2005065263.tif 000003
【図２】
2005065263.tif 000004
【図３】
2005065263.tif 000005
【図４】
2005065263.tif 000006
【図５】
2005065263.tif 000007
【図６】
2005065263.tif 000008
【図７】
2005065263.tif 000009
【図８】
2005065263.tif 000010
【図９】
2005065263.tif 000011
【図１０】
2005065263.tif 000012
【図１１】
2005065263.tif 000013
【図１２】
2005065263.tif 000014
【図１３】
2005065263.tif 000015
【図１４】
2005065263.tif 000016