(57)【要約】【課題】  エンベロープ信号を用いないで高精度にロック周波数を得ることができる。【解決手段】  本発明のＰＬＬロック周波数計数回路は、ＰＬＬ回路により生成される再生クロックに対して、遅れ位相クロックおよび進み位相クロックを生成するＰＬＬ部３９−１と、遅れ位相クロックおよび進み位相クロックの差が所定値を超えたときＰＬＬ回路はアンロック状態であり、遅れ位相クロックおよび進み位相クロックの差が所定値を超えないときＰＬＬ回路はロック状態であると検出するロック検出部３９−２と、アンロック状態で初期化され、ロック状態になると再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をロック周期信号として出力するカウント部３９−３とを備えたものである。【選択図】        図１
2005100544.tif 000002
【特許請求の範囲】
【請求項１】
再生デジタルＲＦ信号から再生クロックを生成するＰＬＬ回路に付随して上記ＰＬＬ回路のロック周期信号を出力するＰＬＬロック周波数計数回路において、
上記ＰＬＬ回路により生成される再生クロックに対して、遅れ位相クロックおよび進み位相クロックを生成するＰＬＬ部と、
上記遅れ位相クロックおよび上記進み位相クロックの差が所定値を超えたとき上記ＰＬＬ回路はアンロック状態であり、上記遅れ位相クロックおよび上記進み位相クロックの差が所定値を超えないとき上記ＰＬＬ回路はロック状態であると検出するロック検出部と、
上記アンロック状態で初期化され、上記ロック状態になると上記再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をロック周期信号として出力するカウント部とを備えたことを特徴とするＰＬＬロック周波数計数回路。
【請求項２】
請求項１記載のＰＬＬロック周波数計数回路において、
上記ＰＬＬ部は、
入力されるデジタルＲＦ信号のゼロクロスタイミングを検出するゼロクロス検出回路と、
上記ゼロクロスタイミングと、第１の可変発振回路の発振タイミングを比較し、その差を位相エラーとして出力する第１の位相比較回路と、
上記第１の位相比較回路の位相エラー出力を所定のゲインを乗算して出力する第１の比例アンプと、
上記第１の位相比較回路の位相エラー出力を所定のゲインを乗算して出力する積分アンプと、
上記積分アンプの出力を積分する積分回路と、
上記第１の比例アンプの出力と上記積分回路の出力を加算する第１の加算回路と、
上記第１の加算回路の出力値を発振周期として累加算していく第１の可変発振回路と、
上記ゼロクロスタイミングと、上記第２の可変発振回路の発振タイミングを比較し、その差を位相エラーとして出力する第２の位相比較回路と、
上記第２の位相比較回路の出力を所定のゲインを乗算して出力する第２の比例アンプと、
上記第２の比例アンプの出力と、上記積分回路の出力と、マイナスの所定の値”−α”を加算する第２の加算回路と、
上記第２の加算回路の出力値を発振周期として累加算していく第２の可変発振回路と、
上記ゼロクロスタイミングと、第３の可変発振回路の発振タイミングを比較し、その差を位相エラーとして出力する第３の位相比較回路と、
上記第３の位相比較回路の出力を所定のゲインを乗算して出力する第３の比例アンプと、
上記第３の比例アンプの出力と、上記積分回路の出力と、プラスの所定の値”＋α”を加算する第３の加算回路と、
上記第３の加算回路の出力値を発振周期として累加算していく第３の可変発振回路と、を備えたことを特徴とするＰＬＬロック周波数計数回路。
【請求項３】
請求項２記載のＰＬＬロック周波数計数回路において、
上記ロック検出部は、
上記第２の可変発振回路の発振タイミングと上記第３の可変発振回路の発振タイミングを比較し、その差を位相エラーとして出力する第４の位相比較回路と、
上記第４の位相比較回路の出力を微分する微分回路と、
上記微分回路の出力と、第１のレジスタの出力と、一定値”−β”（β＜α）を加算する第４の加算回路と、
上記第４の加算回路の出力を、1クロック周期以上の値になったらオーバーフローリミットし、０以下になったらアンダーフローリミットし、オーバーフローリミッタに掛かったらオーバーフロー信号を出力するリミッタ回路と、
上記リミッタ回路を通過してきた信号を保持する第１のレジスタと、
上記オーバーフロー信号でリセットされるカウンタと、を備えたことを特徴とするＰＬＬロック周波数計数回路。
【請求項４】
請求項３記載のＰＬＬロック周波数計数回路において、
上記カウント部は、
上記第１の加算回路の出力を、上記カウンタの桁数だけ下位にビットシフトするビットシフタと、
上記オーバーフロー信号か上記カウンタのキャリー信号で上記ビットシフタの出力を選択する第１のセレクタ回路と、
上記セレクタ回路の出力を保持する第２のレジスタと、
上記カウンタのキャリー信号で第２のレジスタを選択する第２のセレクタ回路と、
上記第２のセレクタ回路の出力を保持する第３のレジスタと、
上記第２のレジスタの出力と、上記ビットシフタの出力を加算する第５の加算回路とを備え、
第１のセレクタは、上記オーバーフロー信号も上記カウンタのキャリー信号も立っていない場合に上記第５の加算回路の出力を選択し、
上記第２のセレクタ回路は、上記カウンタのキャリー信号が立っていないときに、上記第３のレジスタの出力を選択し、
上記積分回路では、トラック先頭信号が入力されたときに、上記第３のレジスタの保持値を積分値としてセットする
ことを特徴とするＰＬＬロック周波数計数回路。
【請求項５】
再生デジタルＲＦ信号から再生クロックを生成するＰＬＬ回路に付随して上記ＰＬＬ回路のロック周期信号をＰＬＬロック周波数計数回路により出力するＰＬＬロック周波数計数方法において、
上記ＰＬＬ回路により生成される再生クロックに対して、遅れ位相クロックおよび進み位相クロックをＰＬＬ部により生成するステップと、
上記遅れ位相クロックおよび上記進み位相クロックの差が所定値を超えたとき上記ＰＬＬ回路はアンロック状態であり、上記遅れ位相クロックおよび上記進み位相クロックの差が所定値を超えないとき上記ＰＬＬ回路はロック状態であるとロック検出部により検出するステップと、
上記アンロック状態で初期化され、上記ロック状態になると上記再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をカウント部によりロック周期信号として出力するステップとを備えたことを特徴とするＰＬＬロック周波数計数方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ヘリカルスキャン方式によるビデオテープレコーダに適用することができるクロック再生用デジタルＰＬＬ回路に付随するＰＬＬロック周波数計数回路に関する。
【背景技術】
【０００２】
従来、デジタルビデオテープレコーダにおいては、磁気ヘッドから得られる再生信号からクロックを再生し、このクロックを基準にして再生信号を処理することにより、磁気テープに記録されたビデオデータ等を再生するようになされていた。このためこの種のビデオテープレコーダにおいては、再生信号をリードチャネル回路に入力し、このリードチャネル回路に内蔵のＡＧＣ（Automatic Gain Control）回路により再生信号の振幅特性を補正した後、イコライザにより波形等化し、ＰＬＬ（Phase Locked Loop ）回路でクロックを再生するようになされていた。
【０００３】
このようなビデオテープレコーダにおいては、ヘリカルスキャン方式が主流になっており、再生のＲＦ信号は、トラックとトラックの間に無信号領域がある間欠信号になる。一般に、無信号時ノイズ信号をＰＬＬに入力するとＰＬＬの発振周波数がロック周波数から外れていく可能性があり、周波数が外れていった場合には、次のトラック先頭において周波数引き込みに時間がかかり、ロックイン用に先頭プリアンブルを長くしなければならなくなる。つまり、ロックインに要する時間を短くすれば、記録エリアを有効に使えることになる。
【０００４】
このようなロックインに要する時間を短くする方法として、従来、ＰＬＬ回路においては、何ら再生信号が入力されていない状態のクロックの周波数である自走周波数を再生信号にロックした周波数と、ほぼ一致する周波数に設定する方法が採用されるようになされていた。
【０００５】
また特許文献１においては、再生信号のエンベロープを監視し、再生信号の信号レベルが所定の信号レベル以下の場合に、フィードバックループによる制御を中止することにより、再生信号により正しくフィードバック制御できない期間の間、デジタル可変発振回路の発振周波数を再生信号にロックした周波数と、ほぼ一致する周波数に維持し、これによりロックインに要する時間を短くする方法が提供されるようになされている。
【特許文献１】特開平７−１５３２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、データ再生が可能なエンベロープレベルに対しては、ＰＬＬの動作を制限することはできないため、上記エンベロープ信号のしきい値は低めに設定することになり、実際には、エンベロープがしきい値を下回る時点ではＰＬＬのロックが外れ、発振周波数がロック周波数から外れた状態になってしまう。
【０００７】
したがって、再びエンベロープレベルが高くなってＰＬＬが動きだす時の発振周波数の初期値がロック周波数から外れた値からロックインプロセスを始めるため、ロックするまでに時間がかかるという問題があったという不都合があった。
【０００８】
この問題に対しては、ＰＬＬの動作を制限する場合に、発振周波数をロック周波数付近に制限するようにすれば良い。このロック周波数を得るためには、エンベロープ信号があれば、そのレベルが十分に高い時点でのＰＬＬの発振周波数を計数すれば良いが、エンベロープ信号が必須になってしまうという不都合があった。
【０００９】
本発明者は、このエンベロープ信号を用いないでＰＬＬの動作制限をする手段を、特願２００２−３４４９５７号、発明の名称「ＰＬＬ回路、再生装置」で特許出願しているが、本発明では、エンベロープ信号を用いないで高精度にロック周波数を得ることができるＰＬＬロック周波数計数回路およびＰＬＬロック周波数計数方法を提供することを課題とするものである。
【課題を解決するための手段】
【００１０】
上記課題を解決し、本発明の目的を達成するため、本発明のＰＬＬロック周波数計数回路は、ＰＬＬ回路により生成される再生クロックに対して、遅れ位相クロックおよび進み位相クロックを生成するＰＬＬ部と、遅れ位相クロックおよび進み位相クロックの差が所定値を超えたときＰＬＬ回路はアンロック状態であり、遅れ位相クロックおよび進み位相クロックの差が所定値を超えないときＰＬＬ回路はロック状態であると検出するロック検出部と、アンロック状態で初期化され、ロック状態になると再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をロック周期信号として出力するカウント部とを備えたものである。
【００１１】
本発明によれば、ロック検出部におけるロック判定用に用いるために、遅れ位相クロックおよび進み位相クロックを生成するデジタルＰＬＬをＰＬＬ部において２つ搭載し、それら２つのデジタル制御オシレーターとなるＰＬＬ部に遅れ位相および進み位相による弱い自転力を加え、それら２つの遅れ位相および進み位相による発振位相をロック検出部において監視し、これらの発振位相がロックしている間の再生クロックの発振周波数をカウント部において計数することで正確なロック周波数を得ることができるようにする。
【００１２】
また、本発明のＰＬＬロック周波数計数方法は、ＰＬＬ回路により生成される再生クロックに対して、遅れ位相クロックおよび進み位相クロックをＰＬＬ部により生成するステップと、遅れ位相クロックおよび進み位相クロックの差が所定値を超えたときＰＬＬ回路はアンロック状態であり、遅れ位相クロックおよび進み位相クロックの差が所定値を超えないときＰＬＬ回路はロック状態であるとロック検出部により検出するステップと、アンロック状態で初期化され、ロック状態になると再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をカウント部によりロック周期信号として出力するステップとを備えたものである。
【００１３】
本発明によれば、ロック検出部におけるロック判定用のステップに用いるために、遅れ位相クロックおよび進み位相クロックを生成するデジタルＰＬＬによる処理をＰＬＬ部におけるステップにおいて設け、それら２つのデジタル制御オシレーターとなるＰＬＬ部に遅れ位相および進み位相による弱い自転力を加え、それら２つの遅れ位相および進み位相による発振位相をロック検出部におけるステップにおいて監視し、これらの発振位相がロックしている間の再生クロックの発振周波数をカウント部におけるステップにおいて計数することで正確なロック周波数を得ることができるようにする。
【発明の効果】
【００１４】
上述のように本発明によれば、PLLのロック状態を判定するために、遅れ位相クロックおよび進み位相クロックを生成する２つのＰＬＬを持たせ、その２つのＰＬＬの発振位相を監視し、発振位相がロックしている一定期間の間のＰＬＬの再生クロックの発振周期の平均値を測ることで、正確なロック周期を得ることができる。また、トラック先頭のタイミングでそのロック周期にＰＬＬの再生クロックの発振周期をセットすることで、確実にロックインに要する時間を短くすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
図２は、本発明の実施の形態に適用されるビデオテープレコーダの再生系を示すブロック図である。このビデオテープレコーダ３１は、順次入力されるビデオデータ、オーディオデータを磁気テープ３２に斜め記録し、またこの斜め記録したビデオデータ、オーディオデータを再生して出力する。
【００１６】
すなわちこの再生系において、磁気ヘッド３３は、磁気テープ３２を走査して再生信号を出力し、続く再生アンプ３４は、この再生信号を図示しないロータリートランスを介して入力し、所定利得で増幅して出力する。これらによりこの再生系において、磁気テープ３２、磁気ヘッド３３、再生アンプ３４、ロータリートランスは、磁気電気変換系３５を構成するようになされている。
【００１７】
続くＡＧＣ回路３６は、再生信号の信号レベルを補正して出力し、続くアナログ／デジタル変換回路（Ａ／Ｄ）３７は、充分に高いサンプリング周波数によりこのＡＧＣ回路３６から出力される再生信号をアナログディジタル変換処理して出力する。イコライザ３８は、このアナログ／デジタル変換回路３７から出力されるデジタル信号を波形等化して再生信号ＤＲＦを出力する。
【００１８】
ＰＬＬ回路３９は、このイコライザ３８から出力されるデジタル信号による再生信号ＤＲＦよりクロックＣＫを再生して出力する。補間回路４０は、クロックＣＫを基準にして連続するデジタル信号による再生信号ＤＲＦを線型補間により処理して又は非線型補間により処理して、磁気ヘッド３３から出力されてＡＧＣ回路３６により振幅特性を補正した後、イコライザ３８により波形等化した再生信号をクロックＣＫのタイミングでサンプリングしたと等化なデジタル信号による再生信号ＤＲＦ１を出力する。
【００１９】
これによりこのビデオテープレコーダ３１では、クロックＣＫを基準にしてこの再生信号ＤＲＦ１を例えばビタビ復号回路等により３値識別して再生データを得、この再生データをノントラッキング方式による処理手順に従って選択的に処理することにより磁気テープ３２に記録されたビデオデータ、オーディオデータ等を再生するようになされている。
【００２０】
次に、本発明の実施の形態によるＰＬＬロック周波数計数回路について説明する。
図１は、上述した図２におけるＰＬＬ回路３９を示すブロック図である。このＰＬＬ回路３９は、ＰＬＬ回路により生成される再生クロックＳ３に対して、遅れ位相クロックおよび進み位相クロックを生成するＰＬＬ部３９−１と、遅れ位相クロックおよび進み位相クロックの差が所定値を超えたときＰＬＬ回路はアンロック状態であり、遅れ位相クロックおよび進み位相クロックの差が所定値を超えないときＰＬＬ回路はロック状態であると検出するロック検出部３９−２と、アンロック状態で初期化され、ロック状態になると再生クロックのカウントを開始してカウンタ値が一杯になると、そのときのカウンタ値をロック周期信号として出力するカウント部３９−３とを備えたものである。
【００２１】
まず、基本となるＰＬＬ部３９−１の説明をする。
図１に示すＰＬＬ部３９−１において、ゼロクロス検出回路１は、入力されるデジタルＲＦ信号（以下、ＤＲＦ信号と記す）Ｓ１のゼロクロスタイミングを検出し、その出力は、位相比較回路２、位相比較回路８、位相比較回路１２に入力される。
【００２２】
位相比較回路２は、可変発振回路７から発振タイミング信号を受け取り、ゼロクロスタイミング信号と発振タイミング信号のタイミング差を位相エラー信号に変換し、その位相エラー信号は、比例アンプ３と積分アンプ４に入力される。
【００２３】
比例アンプ３では、位相エラー信号に所定のゲインを乗算し、加算回路６に出力する。積分アンプ４では、位相エラー信号に所定のゲインを乗算し、積分回路５に出力する。積分回路５では、積分アンプ４から入力された信号を積分し、その積分値を加算回路６および加算回路１０、加算回路１４に出力する。加算回路６は、比例アンプ３からの入力と積分回路５からの入力を加算し、可変発振回路７とビットシフタ２３に出力する。
【００２４】
可変発振回路７は、アキュムレーターであり、保持値と入力値を加算し、桁上がり分は捨てられ、残り値を保持する。この保持値が可変発振回路７の発振タイミングを表しており、その信号は位相比較回路２にフィードバックされ、また再生クロックＳ３として、図２の補間回路１０に入力される。
【００２５】
以上の構成で、「比例＋積分」型のＰＬＬ回路となり、加算回路６の出力は、ＤＲＦ信号に同期した周期信号になり、可変発振回路７の出力は、ＤＲＦ信号に同期した位相信号になる。
【００２６】
次に、位相比較回路８は、可変発振回路１１から発振タイミング信号を受け取り、ゼロクロスタイミング信号と発振タイミング信号のタイミング差を位相エラー信号に変換し、その位相エラー信号は、比例アンプ９に入力される。
【００２７】
比例アンプ９では、位相エラー信号に所定のゲインを乗算し、加算回路１０に出力する。
加算回路１０は、比例アンプ９からの入力と積分回路５からの入力と、さらに一定値”−α”（αは発振周期の値よりも十分に小さい値）を加算し、可変発振回路１１に出力する。
可変発振回路１１は、可変発振回路７と同じ構成のアキュムレーターであり、保持値と入力値を加算し、桁上がり分は捨てられ、残り値を保持する。この保持値は位相比較回路８にフィードバックされる。
【００２８】
このような構成にすることで、位相比較回路８と比例アンプ９と加算回路１０と可変発振回路１１はＰＬＬ回路として動作し、ゼロクロス検出回路１の出力であるＤＲＦ信号のゼロクロスタイミングと可変発振回路１１の発振タイミングが一致するように働く。
【００２９】
しかしながら、加算回路１０で”−α”を加算しているため、ＤＲＦ信号がノイズ信号の場合には、可変発振回路１１の発振タイミングは”−α”の割合で遅れることになる。これは、ＤＲＦ信号がノイズ信号の場合には、ゼロクロスタイミングがランダムな値になるため、位相比較回路８の出力の一定時間の平均値は確率的に”０”になるからである。
【００３０】
また、位相比較回路１２は、可変発振回路１５から発振タイミング信号を受け取り、ゼロクロスタイミング信号と発振タイミング信号のタイミング差を位相エラー信号に変換し、その位相エラー信号は、比例アンプ１３に入力される。
【００３１】
比例アンプ１３では、位相エラー信号に所定のゲインを乗算し、加算回路１４に出力する。加算回路１４は、比例アンプ１３からの入力と積分回路５からの入力と、さらに一定値”＋α”を加算し、可変発振回路１５に出力する。
【００３２】
可変発振回路１５は、可変発振回路７と同じ構成のアキュムレーターであり、保持値と入力値を加算し、桁上がり分は捨てられ、残り値を保持する。この保持値は位相比較回路１２に入力される。
【００３３】
このような構成にすることで、位相比較回路１２と比例アンプ１３と加算回路１４と可変発振回路１５はＰＬＬ回路として動作し、ゼロクロス検出回路１の出力であるＤＲＦ信号のゼロクロスタイミングと可変発振回路１５の発振タイミングが一致するように働く。
【００３４】
しかしながら、加算回路１４で”＋α”を加算しているため、ＤＲＦ信号がノイズ信号の場合には、可変発振回路１５の発振タイミングは”＋α”の割合で進むことになる。これは、ＤＲＦ信号がノイズ信号の場合には、ゼロクロスタイミングがランダムな値になるため、位相比較回路１２の出力の一定時間の平均値は確率的に”０”になるからである。
可変発振回路１１の出力と可変発振回路１５の出力は、位相比較回路１６に入力される。
【００３５】
ここまでのＰＬＬ部３９−１の定常的な動作を示す信号のタイムチャートを図３に示す。ここでは例として、サンプリングレートを記録レートの2倍として示している。
【００３６】
磁気テープから読み出した信号を、図３Ａに示す２倍サンプリングクロックによる2倍レートでサンプリングし、それを等化した信号が図３Ｂに示すデジタルＲＦ信号Ｓ１である。
【００３７】
図３Ｃでは、分かり易いように、デジタルＲＦ信号のアナログ表示も示している。Ｐ１〜Ｐ２、Ｐ３〜Ｐ４、Ｐ５〜Ｐ６、Ｐ７〜Ｐ８、Ｐ９〜Ｐ１０・・・のデータサンプル点で2倍オーバーサンプリングしてＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５のデータ検出点を検出する。図３Ｃに示すデジタルＲＦ信号のアナログ表示における白い四角印Ｚ１、Ｚ２、Ｚ３、Ｚ４でゼロクロスタイミングを示している。
【００３８】
そのゼロクロスタイミングＺ１、Ｚ２、Ｚ３、Ｚ４が、2倍オーバーサンプリングの２クロック周期Ｔ０〜Ｔ１、Ｔ１〜Ｔ２、Ｔ２〜Ｔ３、Ｔ３〜Ｔ４、Ｔ４〜Ｔ５、・・・を６４分割したうちのどこに位置するかということを検出した出力が、図３Dに示すゼロクロス検出回路１出力である。ここで、分割数を説明しやすくするため６４としたが、必ずしも６４である必要はない。
【００３９】
この例では、ゼロクロスタイミングＺ１、Ｚ２、Ｚ３、Ｚ４は、６４分割のうちの”５３”の位置であり、ＰＬＬ回路がロック後であれば図３Ｅに示す再生クロックＳ３の位相も６４分割のうちの”５３” の位置になる。
【００４０】
一方、可変発振回路１１は、”−α”だけ位相が遅れるように動作されるため、ゼロクロス検出がない場合にはフィードバックがかからず、図３Ｆに示す可変発振回路１１出力は６４分割のうちの発振位相値が小さくなるように動く。
また、可変発振回路１５は、”＋α”だけ位相が進むように動作されるため、ゼロクロス検出がない場合にはフィードバックがかからず、図３Ｇに示す可変発振回路１５出力は６４分割のうちの発振位相値が大きくなるように動く。
【００４１】
次に、ロック検出をするロック検出部３９−２の説明をする。
位相比較回路１６では、可変発振回路１１の発振タイミングと可変発振回路１５の発振タイミングの時間差を位相差に変換して出力する。位相比較回路１６の出力は、微分回路１７に入力される。
【００４２】
微分回路１７では、１つ前の入力と現入力の差分を計算し、計算結果を±πの範囲内になるように変換し出力する。微分回路１７の出力は、加算回路１８に入力される。
【００４３】
加算回路１８では、微分回路から入力されたデータとレジスタ２１の出力と所定の値”−β”（βはαよりも十分に小さい値）が加算され、出力される。加算回路１８の出力は、リミッタ回路１９に入力される。
【００４４】
リミッタ回路１９は、入力された信号を１クロック周期の値を上限としてリミットするオーバーフローリミッタ機能と０以下の値でリミットするアンダーフローリミッタ機能を持ち、リミッタ回路を通過した信号が出力され、また、オーバーフローリミッタが作動した場合にオーバーフローパルスを出力する。
【００４５】
リミッタ回路１９の信号出力は、レジスタ２０に入力され、リミッタ回路１９のオーバーフローパルスは、カウンタ２１のリセット入力と２入力論理和回路２２に入力される。
レジスタ２０では、入力値が保持される。
【００４６】
このようにすることで、ＤＲＦ信号に所望の信号があるときには、可変発振回路１１と可変発振回路１５は同期することになり、位相比較回路１６の出力は、ほぼ”０”になり、微分回路１７の出力も、ほぼ”０”になり、加算回路１８とリミッタ回路１９とレジスタ２０で構成される積分回路の積分値は、”−β”の一定量で減少し、定常では”０”側にリミットされた状態になる。
【００４７】
一方、ＤＲＦ信号がノイズ信号であるときには、可変発振回路１１は、”α”ずつ位相が遅れ、可変発振回路１５は、”α”ずつ位相が進み、位相比較回路１６の出力は、徐徐に大きい値が出るようになり、微分回路１７の出力は、ほぼ”２α”の正の値が出続ける。”β”は”２α”よりも十分に小さく、レジスタ２０の保持値は徐徐に大きくなり、１クロック周期の値を超えた後には、リミッタ回路１９では、オーバーフローパルスが出続ける。
【００４８】
つまり、オーバーフローパルスが立たない場合は、ＰＬＬがロックしており、オーバーフローパルスが立つ場合は、ＰＬＬがアンロック状態であるとみなすことができる。
【００４９】
次に、ロック周波数の周期を計数するカウント部３９−３の説明をする。
カウンタ２１では、入力されるオーバーフローパルスによってリセットされ、オーバーフローパルスがない場合には、カウントアップしていき、フルカウントになったときにはキャリー信号を出力し、次のクロックで再び”０”からカウントアップを始める。
【００５０】
カウンタ２１のキャリー信号は、２入力論理和回路２２とセレクタ回路２７のセレクト端子に入力される。２入力論理和回路２２の出力は、セレクタ回路２４のセレクト端子に入力される。
【００５１】
ビットシフタ２３では、加算回路６の出力を、カウンタ２１の桁数だけ下位にビットシフトさせる。ビットシフタ２３の出力は、セレクタ回路２４の入力１と加算回路２６に入力される。加算回路６の出力は、ＰＬＬがロック状態になると再生クロックＳ３と同じになる。
【００５２】
セレクタ回路２４では、２入力論理和回路２２の出力が”１”の場合には入力１に入力された信号を出力し、２入力論理和回路２２の出力が”０”の場合には入力０に入力された信号を出力する。セレクタ回路２４の出力は、レジスタ２５に入力される。レジスタ２５は、入力された信号を保持し、保持した信号を出力する。
【００５３】
レジスタ２５の出力は、加算回路２６とセレクタ回路２７の入力１に入力される。加算回路２６では、ビットシフタ２３の出力とレジスタ２５の出力を加算して出力する。加算回路２６の出力は、セレクタ回路２４の入力０に入力される。セレクタ回路２７の出力は、レジスタ２８に入力される。レジスタ２８は、入力された信号を保持し、保持した信号を出力する。レジスタ２８の出力は、セレクタ回路２７の入力０と積分回路５に入力される。
【００５４】
このようにすることで、リミッタ回路１９のオーバーフローパルスが立たない間、すなわちＰＬＬがロックしている間は、レジスタ２５では、カウンタ２１が１回りする間の可変発振回路７が回った周期を累計し、カウンタ２１がフルカウントになったときにレジスタ２５の値をレジスタ２８に移すことで、レジスタ２８には常に、ＰＬＬがロックしているときの平均周期が保持される。
【００５５】
ここまでのロック検出部３９−２およびカウント部３９−３のアンロック時とロック時の動作を示す信号のタイムチャートを図４に示す。
【００５６】
図４Ａに示すレジスタ２０出力は、入力無信号（雑音）によるＰＬＬアンロック状態４１では、図４Ｂに示すリミット回路１９のオーバーフローリミット４３（図では＋３２）に上限が引っかかるようになってＴ１１、Ｔ１２、Ｔ１３で示すオーバーフローパルス出力が出力され、入力信号があってＰＬＬが引き込みあるいはＰＬＬロック状態４２になると低下して”０”レベルに張り付くようになる。
【００５７】
また、図４Ａに示すオーバーフローリミット４３（図では＋３２）よりも上限が下回ると、図４ＢのＴ１４で示すオーバーフローパルスが立ち、図４Ｄに示すカウンタ２５出力がクリアされ、レジスタ２５を初期化する。
【００５８】
レジスタ２５の初期化後にレジスタ２５はカウントアップを始める。図４Ｃに示すようにカウンタ２１のカウント値が一杯になるとＴ１５で示すキャリー出力が立ち、そのときの４４で示すレジスタ２５の出力が、レジスタ２８に転送され、図４Ｅに示すロック周期信号Ｓ４になる。このとき、ロック周期信号４５は、更新されたロック周期信号４６となる。
【００５９】
また、積分回路５では、入力されるトラック先頭ポジションパルス信号が入力されたときには、積分値に、入力されているロック周期信号Ｓ４をセットする。
【００６０】
積分回路５での動きを分かりやすく書いたタイムチャートを図５に示す。
図５Ａに示す図２の磁気電気変換系３５出力のように、５１で示すＴ２１〜Ｔ２３の１トラックの間において、Ｔ２２〜Ｔ２３のテープからの読み出し信号が無くなった状態がる。この状態では、ＰＬＬは、雑音に反応した制御になり、ＰＬＬ発振周期である積分回路５の出力は、図５Ｃのようにロック周期５２から外れる場合がある。
【００６１】
ここで、ロック周期５２が得られていれば、図５Ｂに示すトラック先頭ポジションパルス信号Ｓ２によって強制的にロック周期５２に引き戻すことができ、したがって、その後に入力されるＲＦ信号に対する引き込みを短時間に行うことができる。
【産業上の利用可能性】
【００６２】
本発明は、例えば、ヘリカルスキャン方式によるビデオテープレコーダに適用することができるクロック再生用デジタルＰＬＬ回路に付随するＰＬＬロック周波数計数回路に利用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態によるＰＬＬロック周波数計数回路の構成を示すブロック図である。
【図２】ビデオテープレコーダの再生系を示すブロック図である。
【図３】動作を示すタイムチャート１であり、図３Ａは２倍サンプリングクロック、図３ＢはデジタルＲＦ信号、図３ＣはデジタルＲＦ信号のアナログ表示、図３Ｄはゼロクロス検出回路１出力、図３Ｅは再生クロック、図３Ｆは可変発振回路１１出力、図３Ｇは可変発振回路１５出力である。
【図４】動作を示すタイムチャート２であり、図４Ａはレジスタ２０出力、図４Ｂはリミッタ回路１９オーバーフローパルス出力、図４Ｃはカウンタ２１キャリー出力、図４Ｄはレジスタ２５出力、図４Ｅはロック周期信号である。
【図５】動作を示すタイムチャート３であり、図５Ａは図２の磁気電気変換系３５出力、図５Ｂはトラック先頭ポジションパルス信号、図５Ｃは積分回路５出力である。
【符号の説明】
【００６４】
１…ゼロクロス検出回路、２…位相比較回路、３…比例アンプ、４…積分アンプ、５…積分回路、６…加算回路、７…可変発振回路、８…位相比較回路、９…比例アンプ、１０…加算回路、１１…可変発振回路、１２…位相比較回路、１３…比例アンプ、１４…加算回路、１５…可変発振回路、１６…位相比較回路、１７…微分回路、１８…加算回路、１９…リミッタ回路、２０…レジスタ、２１…カウンタ、２２…２入力論理和回路、２３…ビットシフタ、２４…セレクタ回路、２５…レジスタ、２６…加算回路、２７…セレクタ回路、２８…レジスタ、３１…ビデオテープレコーダ、３２…磁気テープ、３３…磁気ヘッド、３４…再生アンプ、３５…磁気電気変換系、３６…ＡＧＣ回路、３７…アナログ／デジタル変換回路（Ａ／Ｄ）、３８…イコライザ、３９…ＰＬＬ回路、３９−１…ＰＬＬ部、３９−２…ロック検出部、３９−３…カウント部、４０…補間回路、４１…入力無信号（雑音）によるＰＬＬアンロック状態、４２…入力信号があってＰＬＬが引き込みあるいはＰＬＬロック状態、４３…オーバーフローリミット、４４…最大レジスタ２５出力、４５…ロック周期信号、４６…更新されたロック周期信号、５１…１トラック、５２…ロック周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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