(57)【要約】【課題】  各箇所に望まれる特性を有する薄膜半導体装置を容易に形成する。【解決手段】  半導体層１１４上にポジ型のフォトレジスト１１６を配置する工程と、上記フォトレジスト１１６を上記第１ゲート電極１１２をマスクとして上記透光性基板１１１の裏面１１１ｂ側から露光して所定形状にパターニングする工程と、このパターニングされたフォトレジスト１１６をマスクとして上記半導体層１１４に対してイオン注入を行うことによって上記ソース・ドレイン領域１１４ａ，１１４ｂを形成する工程とを有する。【選択図】              図３
2005064344.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層とが透光性基板の表面側に順次積層され、
前記第１絶縁膜を介して前記チャネル領域と対向配置される第１ゲート電極を備える薄膜半導体装置の製造方法であって、
前記透光性基板上に遮光性を有する前記第１ゲート電極を形成する工程と、
該第１ゲート電極を含む前記透光性基板上に前記第１絶縁膜を配置する工程と、
該第１絶縁膜上に前記半導体層を配置する工程と、
該半導体層上にポジ型のフォトレジストを配置する工程と、
前記フォトレジストを前記第１ゲート電極をマスクとして前記透光性基板の裏面側から露光して所定形状にパターニングする工程と、
このパターニングされたフォトレジストをマスクとして前記半導体層に対してイオン注入を行うことによって前記ソース・ドレイン領域を形成する工程と
を有することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
パターニングされた前記フォトレジストの幅は、前記第１ゲート電極の幅より広いことを特徴とする請求項１記載の薄半導体装置の製造方法。
【請求項３】
第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層と、第２絶縁膜とが透光性基板の表面側に順次積層され、
前記第１絶縁膜を介して前記チャネル領域と対向配置される第１ゲート電極と、前記第２絶縁膜を介して前記チャネル領域と対向配置される第２ゲート電極とを備える薄膜半導体装置の製造方法であって、
前記透光性基板上に遮光性を有する前記第１ゲート電極を形成する工程と、
該第１ゲート電極を含む前記透光性基板上に前記第１絶縁膜を配置する工程と、
該第１絶縁膜上に前記半導体層を配置する工程と、
該半導体層上に第２絶縁膜を配置する工程と、
該第２絶縁膜上にポジ型のフォトレジストを配置する工程と、
前記フォトレジストを前記第１ゲート電極をマスクとして前記透光性基板の裏面側から露光して所定形状にパターニングする工程と、
このパターニングされたフォトレジストをマスクとして前記半導体層に対してイオン注入を行うことによって前記ソース・ドレイン領域を形成する工程と、
前記半導体層上に前記第２ゲート電極を形成する工程と
を有することを特徴とする薄膜半導体装置の製造方法。
【請求項４】
パターニングされた前記フォトレジストの幅は、前記第１ゲート電極の幅より広いことを特徴とする請求項３記載の薄膜半導体装置の製造方法。
【請求項５】
前記第２ゲート電極は、その幅が前記第１ゲート電極の幅よりも狭く形成されることを特徴とする請求項３または４記載の薄膜半導体装置の製造方法。
【請求項６】
前記第２ゲート電極をマスクとして前記半導体層にイオンを注入することによって、前記チャネル領域と前記ソース・ドレイン領域との間に、前記チャネル領域より不純物濃度の低いＬＤＤ領域を形成する工程を有することを特徴とする請求項４または５記載の薄膜半導体装置の製造方法。
【請求項７】
前記第２ゲート電極は、その幅が前記第１ゲート電極の幅よりも広く形成されることを特徴とする請求項３または４いずれかに記載の薄膜半導体装置の製造方法。
【請求項８】
前記第２ゲート電極を形成する工程において、
前記半導体層上に透光性を有する第２ゲート電極材料を配置する工程と、
該第２ゲート電極材料上に第２ゲート用フォトレジストを配置する工程と、
前記第１ゲート電極をマスクとして前記透光性基板の裏面側から前記第２ゲート用フォトレジストを露光した後に洗浄することによって前記第２ゲート用フォトレジストをパターニングする工程と、
パターニングされた前記第２ゲート用フォトレジストに基づいて前記第２ゲート電極材料をエッチングする工程と、
前記第２ゲート用フォトレジストを除去する工程と
を有することを特徴とする請求項３〜７いずれかに記載の薄膜半導体装置の製造方法。
【請求項９】
第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層と、第２絶縁膜とが透光性基板の表面側に順次積層され、
前記第１絶縁膜を介して前記チャネル領域と対向配置される第１ゲート電極と、前記第２絶縁膜を介して前記チャネル領域と対向配置される第２ゲート電極とを備える薄膜半導体装置の製造方法であって、
前記透光性基板上に遮光性を有する前記第１ゲート電極を形成する工程と、
該第１ゲート電極を含む前記透光性基板上に前記第１絶縁膜を配置する工程と、
該第１絶縁膜上に前記半導体層を配置する工程と、
該半導体層上に第２絶縁膜を配置する工程と、
該第２絶縁膜上にポジ型のフォトレジストを配置する工程と、
前記フォトレジストを前記第１ゲート電極をマスクとして前記透光性基板の裏面側から露光して所定形状にパターニングする工程と、
このパターニングされたフォトレジストをマスクとして前記半導体層にイオン注入を行うイオン注入工程と、
該第２絶縁膜上にパターニングされた前記フォトレジストの幅より広い幅を有する第２ゲート電極を形成する工程と、
前記第２ゲート電極をマスクとして前記イオン注入工程よりも高濃度のイオン注入を行うことによって前記ソース・ドレイン領域を形成する工程と
を有することを特徴とする薄膜半導体装置の製造方法。
【請求項１０】
第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層と、第２絶縁膜とが透光性基板の表面側に順次積層され、
前記第１絶縁膜を介して前記チャネル領域に対して対向配置される第１ゲート電極と、前記第２絶縁膜を介して前記チャネル領域に対して対向配置される第２ゲート電極とを備える薄膜半導体装置であって、
前記第１ゲート電極及び前記第２ゲート電極のうち、少なくともいずれか一方の幅が前記チャネル領域の幅よりも狭いことを特徴とする薄膜半導体装置。
【請求項１１】
前記半導体層は、前記チャネル領域と前記ソース・ドレイン領域との間に、前記ソース・ドレイン領域より低濃度の不純物濃度で形成されるＬＤＤ領域を備えることを特徴とする請求項１０記載の薄膜半導体装置。
【請求項１２】
請求項１〜９いずれかに記載の薄膜半導体装置の製造方法によって製造された薄膜半導体装置、請求項１０または１１記載の薄膜半導体装置を備えることを特徴とする電気光学装置。
【請求項１３】
請求項１２記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置及び電子機器に関するものである。
【背景技術】
【０００２】
液晶装置、エレクトロルミネッセンス（ＥＬ）装置等の表示装置として、マトリクス状に配置された多数の画素を、画素毎に駆動するために、各画素に薄膜半導体装置である薄膜トランジスタ（薄膜半導体装置）を設けたアクティブマトリクス型の表示装置が知られている。
近年、このような薄膜トランジスタ（ＴＦＴ）において、チャンネル領域の上方及び下方に一対のゲート電極を各々チャネル領域に対して対向配置することによって、ゲート電極とソース電極、及びゲート電極とドレイン電極間の寄生容量を低減させる技術が提案されている（特開昭６３−２４６８７４号公報）。
【０００３】
このような一対のゲート電極を有するＴＦＴを製造する場合には、まず、透光性基板上に所定の形状にパターニングされた下ゲート電極を形成し、この下ゲート電極を備える透光性基板上に第１絶縁膜を配置する。そして、この第１絶縁膜上に半導体層を配置し、この半導体層上に第２絶縁膜を配置し、さらにこの第２絶縁膜上にネガ型のフォトレジストを配置する。続いて、このようにして配置されたフォトレジストを下ゲートをマスクとして露光した後に洗浄することによって、下ゲート電極に対応する凹部をレジストに形成する。そして、この凹部に対応する上ゲート電極を形成し、上部ゲート電極をマスクとして半導体層に不純物を注入することによって、チャネル領域の上方及び下方に一対のゲート電極が配置されるＴＦＴを製造する。
このような製造工程によって製造されたＴＦＴによれば、上ゲートと下ゲートが同一の大きさに形成されるため、ゲート電極とソース電極、及びゲート電極とドレイン電極間の寄生容量を低減させることができる。
【特許文献１】特開昭６３−２４６８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、このようなＴＦＴは、各画素毎に設けられるものの他に、これらの各画素に設けられたＴＦＴを駆動するための駆動回路内においても用いられている。そして、一般的に、このような駆動回路は、画素毎に設けられるＴＦＴと共に透光性基板上に配置されている。このため、製造過程の削減や製造時間の短縮等の観点から、各画素毎に配置されるＴＦＴと駆動回路に用いられるＴＦＴとは、同時に形成されることが好ましい。
【０００５】
しかしながら、各画素毎に配置されるＴＦＴと駆動回路に用いられるＴＦＴとは、画素と駆動回路との性質の違いから異なる特性を有していることが望まれる。具体的には、各画素毎に配置されるＴＦＴには、このＴＦＴに電圧が印加されていない状態における電流の逆流（オフリーク電流）が少ないことが望まれ、駆動回路に用いられるＴＦＴには、このＴＦＴに電圧が印加された際に流れる電流（オン電流）が大きいことが望まれる。このオフリーク電流少なくすることとオン電流大きくすることとを同時に実現することは非常に困難であり、オフリーク電流が少なくなるとオン電流も小さくなり、オン電流が大きくなるとオフリーク電流も多くなる。したがって、例えば、各画素毎と駆動回路とに異なる構造を有するＴＦＴを配置する必要があるが、上述の技術では、各箇所に対応して異なる構造を有するＴＦＴを形成することは、非常に困難である。  
【０００６】
本発明は、上述する問題点に鑑みてなされたもので、各箇所に望まれる特性を有する薄膜半導体装置を容易に形成することを目的とする。
【課題を解決するための手段】
【０００７】
薄膜半導体装置のオフリーク電流を少なくするには、ゲート電極の幅をチャネル領域の幅よりも小さくすることによって実現でき、また、薄膜半導体装置のオン電流を大きくするためには、ゲート電極の幅をチャネル領域の幅よりも広くすることによって実現できることが知られている。
そこで、上記目的を達成するために、本発明に係る薄膜半導体装置の製造方法では、第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層とが透光性基板の表面側に順次積層され、上記第１絶縁膜を介して上記チャネル領域と対向配置される第１ゲート電極を備える薄膜半導体装置の製造方法であって、透光性基板上に遮光性を有する上記第１ゲート電極を形成する工程と、この第１ゲート電極を含む上記透光性基板上に上記第１絶縁膜を配置する工程と、この第１絶縁膜上に上記半導体層を配置する工程と、この半導体層上にポジ型のフォトレジストを配置する工程と、上記フォトレジストを上記第１ゲート電極をマスクとして上記透光性基板の裏面側から露光して所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして上記半導体層に対してイオン注入を行うことによって上記ソース・ドレイン領域を形成する工程とを有することを特徴とする。
【０００８】
このような特徴を有する本発明に係る薄膜半導体装置の製造方法によれば、ポジ型のフォトレジストをマスクとして半導体層に対してイオン注入が行われるため、パターニングされたフォトレジストの幅の大きさによって、チャネル領域の幅を規定することができる。ここで、パターニングされたフォトレジストの幅は、第１ゲート電極をマスクとして透光性基板の裏面側からフォトレジストを露光する際に、その露光量を調整することによって容易に調整することができる。具体的には、第１ゲート電極の幅とフォトレジストの幅とが同一となる露光量に対して、不足気味の露光量でフォトレジストを露光することによって、第１ゲート電極の幅よりも広い幅を有するようにフォトレジストをパターニングすることができる。
【０００９】
したがって、容易にチャネル領域の幅に対して同一あるいは狭い幅を有する第１ゲート電極を備える薄膜半導体装置を製造することが可能となる。すなわち、透光性基板の各箇所における露光量を調整するのみで、各箇所に望まれる特性を有する薄膜半導体装置を容易に形成することができる。
なお、フォトレジストを露光した後に洗浄に用いられる洗浄液の成分や洗浄時間を変化させることによっても容易にパターニングされたフォトレジストの幅を規定することができる。
【００１０】
次に、本発明に係る薄膜半導体装置の製造方法では、第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層と、第２絶縁膜とが透光性基板の表面側に順次積層され、上記第１絶縁膜を介して上記チャネル領域と対向配置される第１ゲート電極と、上記第２絶縁膜を介して上記チャネル領域と対向配置される第２ゲート電極とを備える薄膜半導体装置の製造方法であって、上記透光性基板上に遮光性を有する上記第１ゲート電極を形成する工程と、この第１ゲート電極を含む上記透光性基板上に上記第１絶縁膜を配置する工程と、この第１絶縁膜上に上記半導体層を配置する工程と、この半導体層上に第２絶縁膜を配置する工程と、この第２絶縁膜上にポジ型のフォトレジストを配置する工程と、上記フォトレジストを上記第１ゲート電極をマスクとして上記透光性基板の裏面側から露光して所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして上記半導体層に対して高濃度イオン注入を行うことによって上記ソース・ドレイン領域を形成する工程と、上記半導体層上に上記第２ゲート電極を形成する工程とを有することを特徴とする。
【００１１】
このような特徴を有する本発明に係る薄膜半導体装置の製造方法によれば、ポジ型のフォトレジストをマスクとして半導体層に対してイオン注入が行われるため、パターニングされたフォトレジストの幅の大きさによって、チャネル領域の幅を規定することができ、したがって、容易にチャネル領域の幅に対して同一あるいは狭い幅を有する第１ゲート電極を有する薄膜半導体装置を製造することが可能となる。すなわち、透光性基板の各箇所における露光量を調整するのみで、各箇所に望まれる特性を有する薄膜半導体装置を容易に形成することができる。また、第２ゲート電極が形成される際には、すでに、半導体層にイオン注入がされているため、第２ゲート電極の幅を自由に調整することができる。具体的には、第２ゲート電極は、第２絶縁膜上に第２電極材料を配置し、さらにこの第２絶縁膜上にフォトレジストを配置する。そして、このフォトレジストを所定の開口を有するマスクを介して露光して洗浄することによってパターニングし、さらに第２電極材料をエッチングすることによって形成される。したがって、マスクの開口を調整することによって、容易に第２ゲート電極の幅を調整することができる。
すなわち、チャネル領域の幅に対して同一あるいは狭い幅を有する第１ゲート電極を備えかつチャネル領域に対して広い、同一あるいは狭い幅を有する第２ゲート電極備える薄膜半導体装置を容易に製造することができる。
【００１２】
なお、半導体層は、上部と下部とでその結晶性が異なる。通常、半導体層の上部は、半導体層の下部に対して結晶性が良い。このため、本発明に係る薄膜半導体装置によれば、第２ゲート電極の幅が薄膜半導体装置の特性に比較的に大きな影響を及ぼす。したがって、本発明に係る薄膜半導体装置は、第２ゲート電極の幅がチャネル領域より広く、第１ゲート電極の幅がチャネル領域の幅より狭い場合には、第１ゲート電極の幅がチャネル領域より広く、第２ゲート電極の幅がチャネル領域の幅より狭い場合と比較して若干オン電流が大きくなる。このため、第１ゲート電極の幅及び第２ゲート電極の幅を好適に組合わせることによって、所望の特性を有する薄膜半導体装置を製造することが可能となる。
【００１３】
また、本発明に係る薄膜半導体装置の製造方法は、第２ゲート電極の幅がチャネル領域の幅よりも狭い場合に、上記第２ゲート電極をマスクとして上記半導体層にイオンを注入することによって、上記チャネル領域と上記ソース・ドレイン領域との間に、上記チャネル領域より不純物濃度の低いＬＤＤ領域を形成する工程を有することができる。これによって、チャネル領域とソース・ドレイン領域との間にこのソース・ドレイン領域より低濃度の不純物濃度で形成されるＬＤＤ領域を配することができる。具体的には、第２ゲート電極をマスクとして、透光性基板の表面側から低濃度のイオンを注入することによって、第２ゲート電極の幅より広い部分に対応するチャネル領域に低濃度のイオンが注入され、ＬＤＤ領域が形成される。このように、上記半導体層が上記チャネル領域と上記ソース・ドレイン領域との間に、低濃度の不純物濃度で形成されるＬＤＤ領域を備えることによって、薄膜半導体装置におけるオフリーク電流を低減させることができる。
【００１４】
また、本発明に係る薄膜半導体装置の製造方法は、上記第２ゲート電極を形成する工程において、上記半導体層上に透光性を有する第２ゲート電極材料を配置する工程と、この第２ゲート電極材料上に第２ゲート用フォトレジストを配置する工程と、上記第１ゲート電極をマスクとして上記透光性基板の裏面側から上記第２ゲート用フォトレジストを露光した後に洗浄することによって上記第２ゲート用フォトレジストをパターニングする工程と、パターニングされた上記第２ゲート用フォトレジストに基づいて上記第２ゲート電極材料をエッチングする工程と、上記第２ゲート用フォトレジストを除去する工程とを有するという構成を採用することができる。
【００１５】
このように、第２ゲート電極材料が透光性を有する場合には、第２ゲート電極材料上に配置された第２ゲート用フォトレジストを第１ゲート電極をマスクとして露光することによって、所望の幅に第２ゲート電極を容易にパターニングすることができる。
【００１６】
次に、本発明に係る薄膜半導体の製造方法では、第１絶縁膜と、チャネル領域及びソース・ドレイン領域を有する半導体層と、第２絶縁膜とが透光性基板の表面側に順次積層され、上記第１絶縁膜を介して上記チャネル領域と対向配置される第１ゲート電極と、上記第２絶縁膜を介して上記チャネル領域と対向配置される第２ゲート電極とを備える薄膜半導体装置の製造方法であって、上記透光性基板上に遮光性を有する上記第１ゲート電極を形成する工程と、この第１ゲート電極を含む上記透光性基板上に上記第１絶縁膜を配置する工程と、この第１絶縁膜上に上記半導体層を配置する工程と、この半導体層上に第２絶縁膜を配置する工程と、この第２絶縁膜上にポジ型のフォトレジストを配置する工程と、上記フォトレジストを上記第１ゲート電極をマスクとして上記透光性基板の裏面側から露光して所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして上記半導体層にイオン注入を行うイオン注入工程と、この第２絶縁膜上にパターニングされた上記フォトレジストより広い幅を有する第２ゲート電極を形成する工程と、上記第２ゲート電極をマスクとして前記イオン注入工程よりも高濃度のイオン注入を行うことによって上記ソース・ドレイン領域を形成する工程とを有することを特徴とする。
【００１７】
このような特徴を有する本発明に係る薄膜半導体装置の製造方法によれば、まずパターニングされたフォトレジストをマスクとして低濃度イオンが半導体層に注入され、続いてパターニングされたフォトレジストの幅より広い幅を有する上記第２ゲート電極をマスクとして高濃度イオン注入を行うことによって上記ソース・ドレイン領域が形成される。このため、第２ゲート電極の幅とパターニングされたフォトレジストの幅との差分に対応する半導体層における領域にＬＤＤ領域を形成することができる。
【００１８】
次に、本発明に係る電気光学装置は、本発明に係る薄膜半導体装置の製造方法によって製造された薄膜半導体装置あるいは本発明に係る薄膜半導体装置を備えることを特徴とする。
このような特徴を有する本発明に係る電気光学装置は、各所に所望の特性を有する薄膜半導体装置を備えることができるので、性能に優れた電気光学装置となる。例えば、表示装置（電気光学装置）においては、優れた発光特性を有することができる。
次に、本発明に係る電子機器は、本発明に係る電気光学装置を備えるため、性能に優れた電子機器となる。  
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明に係る薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置及び電子機器の一実施形態について説明する。図１は、本発明の一実施形態に係る電気光学装置の全体構成の一例を示す斜視図である。図１に示した電気光学装置は、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記する）をスイッチング手段として用いたアクティブマトリクス方式の透過型液晶装置の例であり、図１（ａ）は液晶装置の全体構成を示す斜視図であって、図１（ｂ）は図１（ａ）における一画素の拡大図である。なお、図１においては、理解を容易にするため、画素及び画素に設けられたＴＦＴを拡大して図示している。
【００２０】
本実施形態による電子デバイスとしての液晶装置１は、図１（ａ）に示すように、ＴＦＴが形成された側の素子基板２と対向基板３とが対向配置され、これらの素子基板２と対向基板３との間に誘電率異方性が正の液晶からなる液晶層（図示省略）が封入されている。素子基板２の内面側には、多数のソース線４及び多数のゲート線５が互いに交差するように格子状に設けられている。各ソース線４と各ゲート線５の交差点の近傍にはＴＦＴ６が形成されており、各ＴＦＴ６を介して画素電極７がそれぞれ接続されている。すなわち、マトリクス状に配置された各画素毎に１つのＴＦＴ６と１つの画素電極７とが設けられている。一方、対向基板３の内面側全面には、多数の画素がマトリクス状に配列されてなる表示領域の全体にわたって一つの共通電極８が形成されている。
【００２１】
図１（ｂ）に示すように、ＴＦＴ６は、ゲート線５から延びるゲート電極１０と、ゲート電極１０を覆う絶縁膜（図示略）と、この絶縁膜上に形成された多結晶シリコンからなる半導体層１１と、半導体層１１中のソース領域に電気的に接続されたソース線４から延びるソース電極１２と、半導体層１１中のドレイン領域に電気的に接続されたドレイン電極１３とを有している。そして、ＴＦＴ６のドレイン電極１３が画素電極７に電気的に接続されている。本実施形態においては、画素電極７がＩＴＯ等の透明導電膜で形成され、対向基板３側の共通電極８もＩＴＯ等の透明導電膜で形成されている。
【００２２】
また、図１において、２０，２１はＴＦＴ６を駆動するための駆動回路（ソースドライバ）を示している。この駆動回路２０，２１は、ＴＦＴ６と同様に素子基板２の内面側に形成されており、図示せぬ多数のＴＦＴを含んで構成されている。この駆動回路２０，２１には、図示せぬ制御回路から制御信号が供給されており、この制御信号に基づいて各ＴＦＴ６を駆動するための駆動信号（走査信号）を生成する。また、図１中の２２，２３は、ＴＦＴ６を駆動するためのもう一つの駆動回路（ゲートドライバ）を示している。この駆動回路２２，２３も多数のＴＦＴを含んで構成され、供給される制御信号から各ＴＦＴ６を駆動するための駆動信号（データ信号）を生成する。
【００２３】
以上、本発明の一実施形態による電子デバイスの一例としての液晶装置について説明したが、次に、図２、図３を参照して本発明の実施形態による薄膜半導体装置としてのＴＦＴ６及び駆動回路２０〜２３内に設けられる図示しないＴＦＴの製造方法及びその構成の詳細について説明する。なお、図２、図３は、薄膜半導体装置の断面を示した図である。
【００２４】
本実施形態の薄膜半導体装置は、図２（ａ）に示すように、まず、基板としてガラス基板１１１（透光性基板）を用い、このガラス基板１１１の表面１１１ａ上にゲート電極１１２（第１ゲート電極）を所定の幅に形成し、さらにゲート電極１１２を含むガラス基板１１１上にゲート絶縁膜１１３を配置する。
具体的には、ガラス基板１１１上の全面に、スパッタリング法等により、導電性を有するアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、又はこれらの金属のいずれかを主成分とする合金、若しくは多結晶シリコン等の導電膜を成膜した後、この導電膜をフォトリソグラフィー法により所定形状にパターニングする。すなわち、成膜した導電膜上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電膜のエッチング、フォトレジストの除去を行うことにより、導電膜をパターニングして所定の幅のゲート電極１１２を形成する。
続いて、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜１１３（第１絶縁膜）をプラズマＣＶＤ法等により、例えば５０〜１５０ｎｍの厚さに成膜する。なお、この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
【００２５】
次に、図２（ｂ）に示すように、ゲート絶縁膜１１３上に半導体層１１４をフォトリソグラフィー法によって形成する。
具体的には、ゲート絶縁膜１１３上に非晶質シリコン膜を配置し、さらにこの非晶質シリコン膜の上にフォトレジストを配置する。その後、フォトレジストの露光、現像、非晶質シリコン膜２１のエッチング、フォトレジストの除去を行うことによって、非晶質シリコン膜のパターニングを行うで半導体層１１４を形成する。
【００２６】
そして、図２（ｃ）に示すように、半導体層１１４上に絶縁膜１１５を配置し、さらにこの絶縁膜１１５を介して半導体層１１４上にポジ型のフォトレジスト１１６を配置した後、ガラス基板１１１の裏面１１１ｂ側から露光する。そして、洗浄液によってガラス基板１１１の表面を洗浄することによって、図２（ｄ）示すように、所定形状にフォトレジスト１１６をパターニングする。
具体的には、シリコン酸化膜、シリコン窒化膜等からなる絶縁膜１１５をプラズマＣＶＤ法等により、例えば５０〜１５０ｎｍの厚さに成膜する。なお、この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
続いて、絶縁膜１１５上にポジ型のフォトレジストを配置し、このフォトレジストをゲート電極１１２をマスクとしてガラス基板１１１の裏面１１１ｂ側から露光する。この際、露光量をゲート電極１１２の幅とパターニングされた際のフォトレジスト１１６の幅とが同一となる露光量に対して、不足気味の露光量でフォトレジスト１１６を露光することによって、洗浄後のフォトレジスト１１６の幅がゲート電極１１２の幅よりも広くすることができる。すなわち、露光量を調整することによって、容易にパターニング後のフォトレジスト１１６の幅を調整することができる。
【００２７】
次に、図３（ｅ）に示すように、パターニングされたフォトレジスト１１６をマスクとして半導体層１１４に対してイオン注入を行うことによってソース・ドレイン領域１１４ａ，１１４ｂを形成する。
具体的には、高濃度の不純物イオン（リンイオンまたはボロンイオン）を約０．１×１０15〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１１４ａ（ソース領域）、及び高濃度ドレイン領域１１４ｂ（ドレイン領域）を形成する。そして、半導体層１１４において不純物イオンが注入されなかった部位がチャネル領域１１４ｃとして形成される。この際、上述のように、パターニングされたフォトレジスト１１６の幅がゲート電極１１２の幅よりも広いため、チャネル領域１１４ｃの幅もゲート電極１１２の幅よりも広くなる。
なお、以下、チャネル領域の幅よりも狭い幅を有するゲート電極をオフセット型のゲート電極と称する。また、これに対し、チャネル領域の幅よりも広い幅を有するゲート電極を非オフセット型のゲート電極と称する。
【００２８】
このようにして製造された本実施形態に係る薄膜半導体装置の製造方法によれば、容易にフォトレジスト１１６をパターニングすることができるため、容易にオフセット型のゲート電極あるいは非オフセット型のゲート電極を作り分けることが可能となる。なお、フォトレジスト１１６を露光した後に洗浄に用いられる洗浄液の成分や洗浄時間を変化させることによっても容易にパターニングされたフォトレジスト１１６の幅を規定することができる。
【００２９】
そして、図３（ｆ）に示すように、パターニングされたフォトレジスト１１６を除去し、その後、ソース電極１１８、ドレイン電極１１９を各々高濃度ソース領域１１４ａ、高濃度ドレイン領域１１４ｂに接続することによって、本実施形態に係る薄膜半導体装置と外部との接続が可能となる。
具体的には、所定形状にパターンニングしたフォトレジストを形成した後、このフォトレジストを介して絶縁膜１１５のドライエッチングを行い、絶縁膜１１５において高濃度ソース領域１１４ａ及び高濃度ドレイン領域１１４ｂに対応する部分にコンタクトホール１２０、１２１をそれぞれ形成する。
さらに、絶縁膜１１５の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、クロム又はこれらの金属のいずれかを主成分とする合金、若しくは多結晶シリコンを主成分とする材料等の導電膜を、スパッタリング法等によりベタ状に成膜する。その後、導電膜をフォトリソグラフィー法によってパターニングし、４００〜８００ｎｍの厚さのソース電極１１８、ドレイン電極１１９を形成する。
【００３０】
図４は、上述の製造方法によって製造された薄膜半導体装置の断面図であり、（ａ）がオフセット型のゲート電極１１２ａを有する薄膜半導体装置の断面図であり、（ｂ）が非オフセット型のゲート電極１１２ｂを有する薄膜半導体装置の断面図である。
このように異なる構造を有する薄膜半導体装置は、各々異なる特性を有しており、図４（ａ）に示したオフセット型のゲート電極１１２ａを有する薄膜半導体装置によれば、オフリーク電流を少なくすることができ、図４（ｂ）に示した非オフセット型のゲート電極１１２ｂを有する薄膜半導体装置によれば、オン電流を大きくすることができる。
【００３１】
次に、図５を参照して、チャネル領域１１４ｃを挟んで一対のゲート電極を有する薄膜半導体装置の製造方法について説明する。この一対のゲート電極を有する薄膜半導体装置の製造方法は、上述の単一のゲート電極１１２を有する薄膜半導体装置の製造方法と、図３（ｆ）に示す工程まで、同一であるため、ここでは、図３（ｆ）以降の工程について説明する。なお、説明の便宜上、図２及び図３において説明した、ゲート電極１１２を下ゲート電極を称し、ゲート絶縁膜１１３を下ゲート絶縁膜と称し、絶縁膜１１５を上ゲート絶縁膜と称する。
【００３２】
一対のゲート電極を有する薄膜半導体装置の製造方法は、図５（ａ）に示すように、図３（ｆ）において示した上ゲート絶縁膜１１５（第２絶縁膜）上に上ゲート電極１２２（第２ゲート電極）をフォトグラフィー法によって形成する。
具体的には、上ゲート絶縁膜１１５上の全面に、スパッタリング法等により、導電性を有するアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、又はこれらの金属のいずれかを主成分とする合金等、若しくはリンあるいはボロンが添加された低抵抗の多結晶シリコン等の導電膜を成膜した後、前記導電膜をフォトリソグラフィー法により所定形状にパターニングする。すなわち、成膜した導電膜上にフォトレジストを塗布した後、所定の開口を有するマスクを介してのフォトレジストの露光、現像、導電膜のエッチング、フォトレジストの除去を行うことにより、導電膜をパターニングして所定の幅のゲート電極１２２を形成する。
このように、上ゲート電極１２２は、所定の開口を有するマスクを介して露光されるため、その幅を任意に規定することができる。このため、任意の幅を有する上ゲート電極１１２を容易に形成することができる。
【００３３】
なお、上ゲート電極１２２を透光性を有する導電性材料によって形成する場合には、上ゲート電極１２２上に配置されるフォトレジストを下ゲート電極１１２をマスクとして露光し、さらに現像、導電性材料のエッチング、フォトレジストの除去を行うことによって上ゲート電極１２２を形成することができる。なお、この際であっても、フォトレジストの露光量を調整することによって、下ゲート電極１１２の幅よりも広い幅を有する上ゲート電極１２２を形成することができる。なお、透光性を有する導電性材料としては、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛を用いることができる。
【００３４】
このようにして製造される薄膜半導体装置によれば、下ゲート電極１１２を容易にオフセット型あるいは非オフセット型のゲート電極に作り分けることができると共に、上ゲート電極１２２を容易にオフセット型あるいは非オフセット型のゲート電極に作り分けることができる。
【００３５】
そして、図５（ｂ）に示すように、シリコン酸化膜、シリコン窒化膜等からなる絶縁膜１２３をプラズマＣＶＤ法等によって成膜する。なお、この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
その後、図５（ｃ）に示すように、ソース電極１１８、ドレイン電極１１９を各々高濃度ソース領域１１４ａ、高濃度ドレイン領域１１４ｂに接続することによって、本実施形態に係る薄膜半導体装置と外部との接続が可能となる。
【００３６】
図６は、この製造方法によって製造された薄膜半導体装置の断面図であり、（ａ）がオフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置の断面図であり、（ｂ）がオフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置の断面図であり、（ｃ）が非オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置の断面図であり、（ｄ）が非オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置の断面図である。
【００３７】
ここで、薄膜半導体装置のオフリーク電流を少なくするには、ゲート電極の幅をチャネル領域の幅よりも小さくすることによって実現でき、また、薄膜半導体装置のオン電流を大きくするためには、ゲート電極の幅をチャネル領域の幅よりも広くすることによって実現できる。
したがって、図６（ｃ）に示す、非オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置が図６（ａ）〜（ｄ）に示した薄膜半導体装置の中で最もオン電流が大きくなる。また、図６（ｂ）に示す、オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置が図６（ａ）〜（ｄ）に示した薄膜半導体装置の中で最もオフリーク電流が少なくなる。
【００３８】
また、半導体層１１４は、上部と下部とでその結晶性が異なる。通常、半導体層の上部は、半導体層１１４の下部に対して結晶性が良い。このため、上ゲート電極１２２の幅が薄膜半導体装置の特性に比較的に大きな影響を及ぼす。したがって、図６（ａ）に示す、オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置が、図６（ｄ）に示す、非オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置よりも若干オン電流が大きくなる。なお、図６（ａ）に示す、オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置と、図６（ｄ）に示す、非オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置とは、両者共、図６（ｃ）に示す、非オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置よりもオン電流が小さく、図６（ｂ）に示す、オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置よりもオフリーク電流が多い。
【００３９】
次に、図７を参照してＬＤＤ（Lightly Doped Drain）構造を有する半導体薄膜装置の製造方法の一例について説明する。
図７は、図６（ｂ）に示す、オフセット型の下ゲート電極１１２とオフセット型の上ゲート電極１２２とを有する薄膜半導体装置にＬＤＤ構造を採用する場合について説明するための図である。
【００４０】
図７（ａ）に示すように、まず、図３（ｆ）に続いて、上ゲート絶縁膜１１５上にオフセット型の上ゲート電極１２２を形成する。その後、図７（ｂ）に示すように、上ゲート電極１２２をマスクとして低濃度イオンを半導体層１１４に注入する。具体的には、約０．１×１０13〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオンまたはボロンイオン）を打ち込む。これによって、チャネル領域１１４ｃの幅と上ゲート電極１２２との幅の差分に対応した半導体層１１４の部位に低濃度の不純物イオンが注入された低濃度ソース領域１１４ｄ（ＬＤＤ領域）と低濃度ドレイン領域１１４ｅ（ＬＤＤ領域）とが形成される。このようなＬＤＤ構造を有する薄膜半導体装置によれば、オフリーク電流を低減させることができる。なお、この図に示すように、低濃度ソース領域１１４ｄと低濃度ドレイン領域１１４ｅとが形成されることによって、下ゲート電極１１２及び上ゲート電極１２２は、非オフセット型のゲート電極となる。
【００４１】
図８は、図７に示した、薄膜半導体装置と異なる構造を有するＬＤＤ構造を備えた薄膜半導体装置の断面図であり、（ａ）が図６（ｃ）に示した非オフセット型の下ゲート電極１１２と非オフセット型の上ゲート電極１２２とを有する薄膜半導体装置にＬＤＤ構造を採用した薄膜半導体装置の断面図であり、（ｂ）が低濃度ソース領域１１４ｄと低濃度ドレイン領域１１４ｅが形成された状態においても、上ゲート電極１２２がオフセット型となる薄膜半導体装置の断面図である。
【００４２】
図８（ａ）に示した薄膜半導体装置は、いわゆるゲートオーバーラップＬＤＤ構造を有するものであり、上ゲート電極１２２が低濃度ソース領域１１４ｄと低濃度ドレイン領域１１４ｅ上に重なるように形成されている。このような構造を有する薄膜半導体装置によれば、他のＬＤＤ構造を有する薄膜半導体装置と比較して大きなオン電流を得ることができる。なお、上ゲート電極１２２は、低濃度ソース領域１１４ｄあるいは低濃度ドレイン領域１１４ｅのどちらか一方だけと重なる構造であっても良い。
また、図８（ｂ）に示した半導体装置は、いわゆるオフセットＬＤＤ構造を有するものであり、上ゲート電極１２２が非オフセット型のゲート電極として構成されている。このような構造を有する薄膜半導体装置によれば、他のＬＤＤ構造を有する薄膜半導体装置と比較してオフリーク電流を少なくすることができる。
【００４３】
なお、図８（ａ）に示すゲートオーバーラップＬＤＤ構造を有する薄膜半導体装置を製造する場合には、図３（ｅ）に示す工程において、高濃度イオンではなく低濃度イオンを半導体層１１４に注入する（イオン注入工程）。その後、上ゲート電極１２２を形成し、この上ゲート電極１２２をマスクとして高濃度イオンを半導体層１１４に注入することによって製造される。
また、図８（ｂ）に示すオフセットＬＤＤ構造を有する薄膜半導体装置を製造する場合には、図３（ｆ）に示す工程後に、図８（ｂ）に示すチャネル領域１１４ｃに対応した幅を有するようにパターニングされたフォトレジストを上ゲート絶縁膜１１５上に形成し、このパターニングされたフォトレジストをマスクとして低濃度イオンを注入し、その後上ゲート電極１２２を形成することによって製造される。
【００４４】
なお、これらの上ゲート電極１２２と下ゲート電極１１２とを有する薄膜半導体装置において、上ゲート電極１２２と下ゲート電極１１２とは、電気的に絶縁されていても、また電気的に導通されていても良い。
例えば、上ゲート電極１２２と下ゲート電極１１２とが電気的に絶縁されている場合において、半導体層１１４の下側表面をチャネル領域とする下側ＴＦＴと半導体層１１４の上側表面をチャネル領域とする上側ＴＦＴとの閾値電圧（Ｖｔｈ）が異なる場合に、上ゲート電極１２２と下ゲート電極１１２とに異なる電圧を印加することによって、オフリーク電流を最小限に制御することが可能となる。しかしながら、このように、上ゲート電極１２２と下ゲート電極１１２とを絶縁する場合には、４端子のＴＦＴとなり、回路設計が煩雑となるものと考えられる。そこで、このような煩雑な回路設計が困難である場合には、上ゲート電極１２２と下ゲート電極１１２とを電気的に導通させることによって、３端子のＴＦＴとし、回路設計の煩雑化を避けることができる。
【００４５】
以上のように、本実施形態に係る薄膜半導体装置の製造方法によれば、容易に様々な特性を有する薄膜半導体装置を製造することができるので、図１に示した液晶装置１のＴＦＴ６及び駆動回路２０〜２３内に設けられる図示しないＴＦＴを各箇所に応じて好適にかつ容易に作り分けることができる。したがって、このような薄膜半導体装置を備える液晶装置１（電気光学装置）は、優れた発光特性を有することができる。
【００４６】
図９は、本発明に係る液晶装置を直視型表示部として備えた電子機器の一例である携帯電話の斜視構成図であり、この携帯電話１３００は、本発明の表示装置（例えば上記実施形態の液晶装置）を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
なお、本発明に係る液晶装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、高精細表示が可能な小型の表示部を安価に提供することができる。
【００４７】
以上、添付図面を参照しながら本発明に係る薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置及び電子機器の好適な実施形態について説明したが、本発明は上記実施形態に限定されないことは言うまでもない。上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００４８】
【図１】電気光学装置の全体構成の一例を示す斜視図である。
【図２】薄膜半導体装置の製造方法を説明するための図である。
【図３】薄膜半導体装置の製造方法を説明するための図である。
【図４】図２及び図３に示す製造方法によって製造された薄膜半導体装置の断面図である。
【図５】一対のゲート電極を有する薄膜半導体装置の製造方法について説明するための図である。
【図６】図５に示す製造方法によって製造された薄膜半導体装置の断面図である。
【図７】ＬＤＤ構造を有する半導体薄膜装置の製造方法の一例について説明するための図である。
【図８】図７に示した薄膜半導体装置と異なる構造を有するＬＤＤ構造を備えた薄膜半導体装置の断面図である。
【図９】電子機器の一形態である携帯電話機の斜視構成図である。
【符号の説明】
【００４９】
１１１……ガラス基板（透光性基板）、１１２……ゲート電極，下ゲート電極（第１電極）、１１３……ゲート絶縁膜，下ゲート絶縁膜（第１絶縁膜）、１１４……半導体層、１１４ａ，１１４ｂ……ソース・ドレイン領域、１１４ｃ……チャネル領域、１１５……絶縁膜，上ゲート絶縁膜（第２絶縁膜）、１１６……フォトレジスト、１２２……上ゲート電極（第２電極）
【図１】
2005064344.tif 000003
【図２】
2005064344.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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