(57)【要約】      （修正有）【課題】ボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なＴＥＧ構造を有する半導体評価装置及び半導体評価方法を提供する。【解決手段】半導体基板１上に設けられた窒化膜２と、窒化膜２上に並列配置された複数の下層配線５と、複数の下層配線５を覆って形成される評価対象となる層間絶縁膜６と、複数の下層配線５の間に位置する層間絶縁膜６において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板１を露出させるホールと、窒化膜２を露出させるホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜６上にホール毎に並列配置される複数の上層配線９ａ，９ｂとを備える。【選択図】図１１
2005064360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成される複数のホールとを備え、
前記複数のホールは、前記半導体基板を露出させる第１ホールと、前記第１絶縁膜を露出させる第２ホールとを交互に備え、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線をさらに備える、
半導体評価装置。
【請求項２】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第１絶縁膜を露出させる複数のホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線とを備え、
前記第２配線の一部は、１つおきに接続され櫛状配線を構成し、前記半導体基板と電気的に接続され、
前記櫛状配線の間に位置する前記第２配線は、それぞれ独立に存在し前記半導体基板から電気的に絶縁されていることを特徴とする、
半導体評価装置。
【請求項３】
請求項１又は請求項２に記載の半導体評価装置であって、
前記第１絶縁膜は、窒化膜であることを特徴とする、
半導体評価装置。
【請求項４】
請求項１又は請求項２に記載の半導体評価装置であって、
前記第１絶縁膜は、素子分離酸化膜であることを特徴とする、
半導体評価装置。
【請求項５】
請求項１又は請求項２に記載の半導体評価装置であって、
前記第１絶縁膜は、酸化膜であることを特徴とする、
半導体評価装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体評価装置であって、
半導体チップ内の所定の領域毎に、前記第１配線間の間隔が異なることを特徴とする、
半導体評価装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体評価装置であって、
半導体チップ内の所定の領域毎に、前記ホール間の間隔が異なることを特徴とする、
半導体評価装置。
【請求項８】
請求項１乃至請求項７のいずれかに記載の半導体評価装置であって、
半導体ウェハ内に設けられた前記半導体チップ単位で、前記第１配線間の間隔が異なることを特徴とする、
半導体評価装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体評価装置であって、
半導体ウェハ内に設けられた前記半導体チップ単位で、前記ホール間の間隔が異なることを特徴とする、
半導体評価装置。
【請求項１０】
請求項１又は請求項２に記載の半導体評価装置を用いる半導体評価方法であって、
前記第２配線に対して電子を照射し、前記第２配線からの２次電子像を観察することにより、前記層間絶縁膜に内在するボイドを評価することを特徴とする、
半導体評価方法。
【請求項１１】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第１絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線と、
前記第２配線を１つおきに接続する一対の第３配線と、
前記第３配線に接続された一対の電極パッドとを備え、
前記第１配線間の間隔は、半導体チップ内の所定の領域毎に異なることを特徴とする、
半導体評価装置。
【請求項１２】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第１絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線と、
前記第２配線を１つおきに接続する一対の第３配線と、
前記第３配線に接続された一対の電極パッドとを備え、
前記ホール間の間隔は、半導体チップ内の所定の領域毎に異なることを特徴とする、
半導体評価装置。
【請求項１３】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第１絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線と、
前記第２配線を１つおきに接続する一対の第３配線と、
前記第３配線に接続された一対の電極パッドとを備え、
前記第１配線間の間隔は、半導体ウェハ内に設けられた半導体チップ毎に異なることを特徴とする、
半導体評価装置。
【請求項１４】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に並列配置された複数の第１配線と、
前記複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第１配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第１絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第２配線と、
前記第２配線を１つおきに接続する一対の第３配線と、
前記第３配線に接続された一対の電極パッドとを備え、
前記ホール間の間隔は、半導体ウェハ内に設けられた半導体チップ毎に異なることを特徴とする、
半導体評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価装置及び評価方法に係る発明であって、特に、層間絶縁膜に内在するボイドを評価することができる半導体評価装置及び評価方法に関するものである。
【背景技術】
【０００２】
半導体装置において、ある同一層内に設けられた配線は、配線間の絶縁のために層間絶縁膜が配線上に形成されることが多い。しかし、配線間の距離に対する、配線の膜厚の割合（配線のアスペクト比ともいう）が大きくなるに従い、層間絶縁膜が配線間に埋め込まれ難くなる。配線間に層間絶縁膜が埋め込まれ難くなると、配線間にボイドが発生することになる。このボイドの発生は、単に配線間の絶縁性を悪くするだけではない。
【０００３】
例えば、層間絶縁膜を形成後に配線間の位置にコンタクトホールを設け、このコンタクトホールに埋め込まれた上層配線を形成する。この場合、配線間にボイドが存在すると、複数のコンタクトホールどうしがボイドを介して繋がることがある。複数のコンタクトホールどうしがボイドを介して繋がると、上層配線を形成する際にコンタクトホールのみならずボイドにも配線材料が埋め込まれ、上層配線間が短絡する不良が発生する。
【０００４】
このような、配線間のボイドの存在を評価する方法として特許文献１に開示されている。この特許文献１の図７では、絶縁基板又は絶縁膜上に、絶縁膜及び第１の導電膜のうち少なくとも一方からなる直線状のラインパターンを略平行に複数形成する。そして、全面に評価対象の絶縁膜を形成してその表面を平坦化する。さらに、隣接するラインパターンの間でかつラインパターンの長手方向に所定の間隔を有する複数のホールを絶縁膜に形成する。そして、ホールに段差被覆性に優れたＣＶＤ技術等を用いて第２の導電膜を埋め込む。その後、全面に第３の導電膜を堆積しパターニングして、ホールに埋め込まれた第２の導電膜と接続され、且つラインパターンに対して交差配置される複数のラインパターンを形成する。そして、特許文献１では隣り合うラインパターン間のリーク電流を測定することにより、評価対象である絶縁膜の多数の箇所でボイドの有無を短時間で確認している。
【０００５】
【特許文献１】特開２０００−２１６２１０号公報（第３−４頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ボイドによる配線間の短絡は、インラインで検出することは困難であり、通常、最終製品完成後の製品性能試験にて発見されることが多い。つまり、製品性能試験において電気的異常が発見され、この異常を不良解析することにより始めて配線間の層間絶縁膜にボイドが存在することが発見できる。不良解析によりボイドを発見するには、半導体装置の断面サンプルを作成し電子顕微鏡で観察することにより可能となる。そのため、解析に多くの時間とコストがかかる問題があった。また、インラインにおいてボイドを発見できれば、不良品を早期にスクリーニングできるため製造コストを低く抑えることができる。
【０００７】
一方、特許文献１に示した評価方法でも、容易にボイドを発見することができるが、複数の配線間においてボイドにより短絡している配線間を特定することは困難である。
【０００８】
そこで、本発明は、インラインでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なＴＥＧ（ＴＥＳＴ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）構造を有する半導体評価装置及び半導体評価方法を提供することを目的とする。また、本発明は、配線間の間隔やホール間の間隔に依存する、ボイドによる配線間の短絡を評価することができるＴＥＧ構造を有する半導体評価装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る解決手段は、半導体基板上に設けられた第１絶縁膜と、第１絶縁膜上に並列配置された複数の第１配線と、複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、複数の第１配線の間に位置する層間絶縁膜において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板を露出させる第１ホールと、第１絶縁膜を露出させる第２ホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第２配線をさらに備える。
【００１０】
また、本発明に係る別の解決手段は、半導体基板上に設けられた第１絶縁膜と、第１絶縁膜上に並列配置された複数の第１配線と、複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、複数の第１配線の間に位置する層間絶縁膜において、略等間隔に形成され、第１絶縁膜を露出させる複数のホールと、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第２配線とを備え、第２配線の一部は、１つおきに接続され櫛状配線を構成し、半導体基板と電気的に接続され、櫛状配線の間に位置する第２配線は、それぞれ独立に存在し半導体基板から電気的に絶縁されている。
【００１１】
さらに、本発明に係る別の解決手段は、半導体評価方法であり、上記解決手段で記載した半導体評価装置の第２配線に対して電子を照射し、第２配線からの２次電子像を観察することにより、層間絶縁膜に内在するボイドを評価する。
【発明の効果】
【００１２】
本発明に記載の半導体評価装置は、半導体基板上に設けられた第１絶縁膜と、第１絶縁膜上に並列配置された複数の第１配線と、複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、複数の第１配線の間に位置する層間絶縁膜において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板を露出させる第１ホールと、第１絶縁膜を露出させる第２ホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第２配線をさらに備えるので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また第２配線のパターンをシンプルにすることができる効果がある。
【００１３】
本発明に記載の別の半導体評価装置は、半導体基板上に設けられた第１絶縁膜と、第１絶縁膜上に並列配置された複数の第１配線と、複数の第１配線を覆って形成される評価対象となる層間絶縁膜と、複数の第１配線の間に位置する層間絶縁膜において、略等間隔に形成され、第１絶縁膜を露出させる複数のホールと、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第２配線とを備え、第２配線の一部は、１つおきに接続され櫛状配線を構成し、半導体基板と電気的に接続され、櫛状配線の間に位置する第２配線は、それぞれ独立に存在し半導体基板から電気的に絶縁されているので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また半導体基板と第２配線とを接続する箇所を１つにまとめることができる効果がある。
【００１４】
本発明に記載の半導体評価方法は、本発明に記載の半導体評価装置を用いる半導体評価方法であって、第２配線に対して電子を照射し、第２配線からの２次電子像を観察することにより、層間絶縁膜に内在するボイドを評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また第２配線のパターンがシンプルであるため断線等による信頼性の低下を回避する効果がある。さらに、半導体基板と第２配線との接続部分を１つにまとめることができるため、半導体基板と第２配線との接触不良による信頼性の低下を回避することができる効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１６】
（実施の形態１）
本実施の形態に係るＴＥＧ構造について製造方法に従って説明する。まず、図１（ａ）に半導体基板１の平面図を示す。また、図１（ａ）の破線部Ａの断面図を図１（ｂ）に示す。半導体基板１上に絶縁膜である窒化膜２を全面に積層する。窒化膜２を積層する方法は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法がある。図２（ａ）に窒化膜２を積層後の半導体基板１の平面図を示す。また、図２（ａ）の破線部Ａの断面図を図２（ｂ）に示す。次に、窒化膜２に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜２を取り除く。図３（ａ）では、直線状に窒化膜２が取り除かれ、半導体基板１が露出した３本の直線パターン３が形成されている。図３（ａ）の破線部Ａの断面図を図３（ｂ）に示す。また、図３（ａ）の破線部Ｂの断面図を図３（ｃ）に示す。
【００１７】
窒化膜２及び直線パターン３上にＡｌやＣｕなどの金属膜４を全面に積層する。金属膜４を積層する方法は、スパッタ法やＣＶＤ法などがある。図４（ａ）に金属膜４を積層後の半導体基板１の平面図を示す。図４（ａ）の破線部Ａの断面図を図４（ｂ）に示す。また、図４（ａ）の破線部Ｂの断面図を図４（ｃ）に示す。次に、金属膜４に対してフォトリソグラフィー技術を用いて下層配線５を形成する。図５（ａ）では、直線パターン３に対して直角方向に２本の下層配線５が形成されている。図５（ａ）の破線部Ａの断面図を図５（ｂ）に示す。また、図５（ａ）の破線部Ｂの断面図を図５（ｃ）に示す。
【００１８】
窒化膜２、直線パターン３及び下層配線５上に層間絶縁膜６を積層する。層間絶縁膜６を積層する方法は、ＣＶＤ法などがある。図６（ａ）に層間絶縁膜６を積層後の半導体基板１の平面図を示す。図６（ａ）の破線部Ａの断面図を図６（ｂ）に示す。また、図６（ａ）の破線部Ｂの断面図を図６（ｃ）に示す。図６（ｂ）及び図６（ｃ）に示すように、層間絶縁膜６は下層配線５の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜６の表面を平坦化する。層間絶縁膜６を平坦化する方法としては、化学機械研磨（ＣＭＰ）やエッチバックなどがある。図７（ａ）に平坦化後の半導体基板１の平面図を示す。図７（ａ）の破線部Ａの断面図を図７（ｂ）に示す。また、図７（ａ）の破線部Ｂの断面図を図７（ｃ）に示す。なお、層間絶縁膜６を平坦化するのは、層間絶縁膜６上に配線等を形成しやすくするためである。
【００１９】
フォトリソグラフィー技術を用いて下層配線５の間に位置する層間絶縁膜６にホール７を形成する。ホール７は、直線パターン３上と窒化膜２上とにおいて交互に形成されている。図８（ａ）にホール７形成後の半導体基板１の平面図を示す。図８（ａ）の破線部Ａの断面図を図８（ｂ）に示す。また、図８（ａ）の破線部Ｂの断面図を図８（ｃ）に示す。図８（ｂ）では、直線パターン３上にホール７が設けられているため半導体基板１が露出している。しかし、図８（ｃ）では、窒化膜２が存在するためホール７により半導体基板１が露出しない。
【００２０】
層間絶縁膜６及びホール７上にＡｌやＣｕなどの金属膜８を積層する。金属膜８を積層する方法は、スパッタ法やＣＶＤ法などがある。図９（ａ）に金属膜８を積層後の半導体基板１の平面図を示す。図９（ａ）の破線部Ａの断面図を図９（ｂ）に示す。また、図９（ａ）の破線部Ｂの断面図を図９（ｃ）に示す。次に、金属膜８に対してフォトリソグラフィー技術を用いて上層配線９を形成する。図１０（ａ）に示すように、ホール７上の位置に下層配線５に対して直角方向に５本の上層配線９が設けられている。図１０（ａ）の破線部Ａの断面図を図１０（ｂ）に示す。また、図１０（ａ）の破線部Ｂの断面図を図１０（ｃ）に示す。図１０（ｂ）では、上層配線９がホール７を介して半導体基板１と接続されているようすが示されている。また、図１０（ｃ）では、上層配線９が窒化膜２により半導体基板１と絶縁されているようすが示されている。
【００２１】
なお、５本の上層配線９はそれぞれ互いには接続されておらず、また層間絶縁膜６上において他の配線等とも接続されていない。そのため、ホール７を介して半導体基板１と接続されている上層配線９は、半導体基板１以外に電気的に接続されている部分はなく、ホール７において窒化膜２を介して半導体基板１と接続されている上層配線９は、半導体基板１からも電気的に絶縁されている。以上のように製造されるＴＥＧ構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
【００２２】
次に、本実施の形態に係るＴＥＧ構造による配線間の短絡評価について説明する。まず、図１１（ａ）に、ボイド１０が存在する本実施の形態に係るＴＥＧ構造の平面図を示す。なお、上層配線９ａと上層配線９ｂとの間の層間絶縁膜６中には、ボイド１０は存在するが、平面図からはその存在は分からない。図１１（ａ）の破線部Ａの断面図を図１１（ｂ）に示す。図１１（ｂ）では、ボイド１０が図示されている。このボイド１０は、下層配線５のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド１０は、層間絶縁膜６が形成された直後は空洞であるが、ホール７と接続しているため金属膜８を積層する際にボイド１０内も金属膜８が埋め込まれる。そのため、隣接するホール７間は、ボイド１０内に埋め込まれた金属膜８により電気的に接続されることになる。つまり、図１１（ａ）では、上層配線９ａと上層配線９ｂとがボイド１０を介して電気的に接続されている。
【００２３】
本実施の形態に用いる評価方法は、走査型電子顕微鏡（ＳＥＭ）の電位コントラスト法である。まず、図１０（ａ）に示す層間絶縁膜６中にボイド１０が存在しないＴＥＧ構造に対して走査型電子顕微鏡で観察を行う。その結果は、図１２に示すようなＴＥＧ構造の２次電子像が得られる。つまり、ホール７により半導体基板１と電気的に接続されている上層配線９ａ，９ｃ，９ｅは暗い２次電子像となり、窒化膜２により半導体基板１から絶縁されている上層配線９ｂ，９ｄは明るい２次電子像が得られる。このような２次電子像が得られる理由は、走査型電子顕微鏡の電子銃から放出された電子が上層配線９に蓄積され、上層配線９によってその蓄積量に差が生じるからである。ホール７により半導体基板１と電気的に接続されている上層配線９ａ，９ｃ，９ｅであれば、照射された電子が半導体基板１から放出されるのであるが、窒化膜２により半導体基板１から絶縁されている上層配線９ｂ，９ｄは、照射された電子がそのまま蓄積されることになる。電荷が蓄積された上層配線９ｂ，９ｄからは、蓄積されていない上層配線９に比べて多くの２次電子が放出され、走査型電子顕微鏡の２次電子像を観察すると図１２のような上層配線９にコントラストがついた２次電子像が得られる。
【００２４】
図１０（ａ）に示すＴＥＧ構造では、半導体基板１に接続された上層配線９ａ，９ｃ，９ｅと絶縁された上層配線９ｂ，９ｄとが交互に存在するため、図１２に示すような明暗が交互に存在する２次電子像が得られる。しかし、図１１（ａ）に示すような層間絶縁膜６中にボイド１０が存在するＴＥＧ構造の場合、走査型電子顕微鏡の２次電子像を観察すると図１３のようになる。図１３では、本来明るく表示される上層配線９ｂが暗く表示されている。これは、上層配線９ａと上層配線９ｂとが金属膜８が埋め込まれたボイド１０により電気的に接続されているためである。そのため、上層配線９ｂに照射された電子は、ボイド１０及び上層配線９ａを介して半導体基板１に流れるため上層配線９ｂには蓄積されず、上層配線９ｂは暗い２次電子像となる。
【００２５】
以上のように、走査型電子顕微鏡の電位コントラスト法は、ボイド１０が存在しないＴＥＧ構造の２次電子像とボイド１０が存在するＴＥＧ構造の２次電子像とのコントラストを比較することにより、層間絶縁膜６中に存在するボイド１０を検出する方法である。
【００２６】
本実施の形態に記載の半導体評価装置は、半導体基板１上に設けられた窒化膜２と、窒化膜２上に並列配置された複数の下層配線５と、複数の下層配線５を覆って形成される評価対象となる層間絶縁膜６と、複数の下層配線５の間に位置する層間絶縁膜６において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板１を露出させるホール７と、窒化膜２を露出させるホール７とを交互に備え、ホール７に埋め込まれ、層間絶縁膜６上にホール７毎に並列配置される複数の上層配線９をさらに備えるので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なＴＥＧ構造を有する半導体評価装置である。また、上層配線９はホール７と接続するのみであるため、形状を単純にすることができる。
【００２７】
本実施の形態に記載の半導体評価方法は、本実施の形態に記載の半導体評価装置の上層配線９に対して電子を照射し、上層配線９からの２次電子像を観察することにより、層間絶縁膜６に内在するボイドを評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能な半導体評価方法である。また、上層配線９の形状を単純にすることができるため、上層配線９の断線等による不具合を低減することができる。
【００２８】
（変形例）
本実施の形態では、半導体基板１上に窒化膜２設けてＴＥＧ構造を構成したが、本変形例では窒化膜２に代えて素子分離酸化膜１１や酸化膜１２を用いている。図１４（ａ）に窒化膜２に代えて素子分離酸化膜１１を用いたＴＥＧ構造の平面図を示す。しかし、素子分離酸化膜１１は層間絶縁膜６の下層にあるため平面図では図１４（ａ）と図１０（ａ）とは同じ構成となる。図１４（ａ）の破線部Ａの断面図を図１４（ｂ）に示す。また、図１４（ａ）の破線部Ｂの断面図を図１４（ｃ）に示す。図１４（ｃ）では、半導体基板１上に素子分離酸化膜１１が設けられていることが分かる。
【００２９】
次に、図１５（ａ）に窒化膜２に代えて酸化膜１２を用いたＴＥＧ構造の平面図を示す。しかし、酸化膜１２は層間絶縁膜６の下層にあるため平面図では図１５（ａ）と図１０（ａ）とは同じ構成となる。図１５（ａ）の破線部Ａの断面図を図１５（ｂ）に示す。また、図１５（ａ）の破線部Ｂの断面図を図１５（ｃ）に示す。図１５（ｃ）では、半導体基板１上に酸化膜１２が設けられていることが分かる。なお、酸化膜１２はＣＶＤ法により半導体基板１上に積層される。
【００３０】
以上のように、本変形例に記載の半導体評価装置では、窒化膜２に代えて素子分離酸化膜１１や酸化膜１２を用いるので、様々な層構成を有する半導体装置に適用することができるＴＥＧ構造を有する半導体評価装置である。
【００３１】
（実施の形態２）
本実施の形態に係るＴＥＧ構造について製造方法に従って説明する。まず、図１６（ａ）に半導体基板１の平面図を示す。また、図１６（ａ）の破線部Ａの断面図を図１６（ｂ）に示す。半導体基板１上に絶縁膜である窒化膜２を全面に積層する。窒化膜２を積層する方法は、例えばＣＶＤ法がある。図１７（ａ）に窒化膜２を積層後の半導体基板１の平面図を示す。また、図１７（ａ）の破線部Ａの断面図を図１７（ｂ）に示す。次に、窒化膜２に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜２を取り除く。図１８（ａ）では、窒化膜２の一部が取り除かれ、半導体基板１が露出した矩形パターン２０が形成されている。図１８（ａ）の破線部Ａの断面図を図１８（ｂ）に示す。
【００３２】
窒化膜２及び矩形パターン２０上にＡｌやＣｕなどの金属膜４を全面に積層する。金属膜４を積層する方法は、スパッタ法やＣＶＤ法などがある。図１９（ａ）に金属膜４を積層後の半導体基板１の平面図を示す。図１９（ａ）の破線部Ａの断面図を図１９（ｂ）に示す。次に、金属膜４に対してフォトリソグラフィー技術を用いて下層配線５を形成する。図２０（ａ）では、矩形パターン２０とは交差することのない部分の窒化膜２上に２本の下層配線５が形成されている。図２０（ａ）の破線部Ａの断面図を図２０（ｂ）に示す。
【００３３】
窒化膜２、矩形パターン２０及び下層配線５上に層間絶縁膜６を積層する。層間絶縁膜６を積層する方法は、ＣＶＤ法などがある。図２１（ａ）に層間絶縁膜６を積層後の半導体基板１の平面図を示す。図２１（ａ）の破線部Ａの断面図を図２１（ｂ）に示す。図２１（ｂ）に示すように、層間絶縁膜６は下層配線５の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜６の表面を平坦化する。層間絶縁膜６を平坦化する方法としては、化学機械研磨（ＣＭＰ）やエッチバックなどがある。図２２（ａ）に平坦化後の半導体基板１の平面図を示す。図２２（ａ）の破線部Ａの断面図を図２２（ｂ）に示す。なお、層間絶縁膜６を平坦化するのは、層間絶縁膜６上に配線等を形成しやすくするためである。
【００３４】
フォトリソグラフィー技術を用いて下層配線５の間に位置する層間絶縁膜６にホール７を形成する。また、フォトリソグラフィー技術を用いて矩形パターン２０上に位置する層間絶縁膜６にホール７を形成する。図２３（ａ）にホール７形成後の半導体基板１の平面図を示す。図２３（ａ）では、ホール７が矩形パターン２０上に１つ、窒化膜２上に５つ形成されている。図２３（ａ）の破線部Ａの断面図を図２３（ｂ）に示す。また、図２３（ａ）の破線部Ｂの断面図を図２３（ｃ）に示す。図２３（ｃ）では、矩形パターン２０上にホール７が形成されるため半導体基板１が露出している。しかし、図２３（ｂ）では、窒化膜２が存在するためホール７により半導体基板１が露出しない。
【００３５】
層間絶縁膜６及びホール７上にＡｌやＣｕなどの金属膜８を積層する。金属膜８を積層する方法は、スパッタ法やＣＶＤ法などがある。図２４（ａ）に金属膜８を積層後の半導体基板１の平面図を示す。図２４（ａ）の破線部Ａの断面図を図２４（ｂ）に示す。また、図２４（ａ）の破線部Ｂの断面図を図２４（ｃ）に示す。次に、金属膜８に対してフォトリソグラフィー技術を用いて上層配線９を形成する。図２５（ａ）に示すように、ホール７上の位置に下層配線５に対して直角方向に５本の上層配線９ａ〜９ｅが設けられ、そのうち上層配線９ｂ，９ｄの２本は共通に上層配線９ｆに接続され、矩形パターン２０上のホール７を介して半導体基板１と電気的に接続されている。残りの上層配線９ａ，９ｃ，９ｅの３本は、それぞれ他の上層配線９ｂ，９ｄ，９ｆとは接続されていない。図２５（ａ）の破線部Ａの断面図を図２５（ｂ）に示す。また、図２５（ａ）の破線部Ｂの断面図を図２５（ｃ）に示す。図２５（ｃ）では、上層配線９ｆがホール７を介して半導体基板１と接続されているようすが示されている。また、図２５（ｂ）では、上層配線９ａが窒化膜２により半導体基板１と絶縁されているようすが示されている。
【００３６】
なお、上層配線９ｆに共通に接続された上層配線９ｂ，９ｄは、電気的に半導体基板１と接続されているが、ホール７において窒化膜２を介して半導体基板１と接続されている上層配線９ａ，９ｃ，９ｅは、半導体基板１から電気的に絶縁されている。以上のように製造されるＴＥＧ構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
【００３７】
次に、本実施の形態に係るＴＥＧ構造による配線間の短絡評価について説明する。まず、図２６（ａ）に、ボイド１０が存在する本実施の形態に係るＴＥＧ構造の平面図を示す。なお、上層配線９ａと上層配線９ｂとの間の層間絶縁膜６中に、ボイド１０は存在するが、平面図からはその存在は分からない。図２６（ａ）の破線部Ａの断面図を図２６（ｂ）に示す。図２６（ｂ）では、ボイド１０が図示されている。このボイド１０は、下層配線５のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド１０は、層間絶縁膜６が形成された直後は空洞であるが、ホール７と接続しているため金属膜８を積層する際にボイド１０内も金属膜８が埋め込まれる。そのため、隣接するホール７間は、ボイド１０内に埋め込まれた金属膜８により電気的に接続されることになる。つまり、図２６（ａ）では、上層配線９ａと上層配線９ｂとがボイド１０を介して電気的に接続されている。
【００３８】
本実施の形態に用いる評価方法も、走査型電子顕微鏡の電位コントラスト法である。まず、図２５（ａ）に示す層間絶縁膜６中にボイド１０が存在しないＴＥＧ構造に対して走査型電子顕微鏡で観察を行う。その結果は、図２７に示すようなＴＥＧ構造の２次電子像が得られる。つまり、ホール７を介して半導体基板１と電気的に接続している上層配線９ｂ，９ｄは暗い２次電子像となり、窒化膜２により半導体基板１から絶縁されている上層配線９ａ，９ｃ，９ｅは明るい２次電子像が得られる。
【００３９】
図２５（ａ）に示すＴＥＧ構造では、半導体基板１に接続された上層配線９ｂ，９ｄと絶縁された上層配線９ａ，９ｃ，９ｅとが交互に存在するため、図２７に示すような明暗が交互に存在する２次電子像が得られる。しかし、図２６（ａ）に示すような層間絶縁膜６中にボイド１０が存在するＴＥＧ構造の場合、走査型電子顕微鏡の２次電子像を観察すると図２８のようになる。図２８では、本来明るく表示される上層配線９ａが暗く表示されている。これは、上層配線９ａと上層配線９ｂとが金属膜８が埋め込まれたボイド１０により電気的に接続されているためである。そのため、上層配線９ａに電子が蓄積されず、暗い２次電子像となる。
【００４０】
以上のように、走査型電子顕微鏡の電位コントラスト法は、ボイド１０が存在しないＴＥＧ構造の２次電子像とボイド１０が存在するＴＥＧ構造の２次電子像とのコントラストを比較することにより、ボイド１０による上層配線９ａ〜９ｅ間の短絡を評価することができる。
【００４１】
本実施の形態に記載の半導体評価装置は、半導体基板１上に設けられた窒化膜２と、窒化膜２上に並列配置された複数の下層配線５と、複数の下層配線５を覆って形成される評価対象となる層間絶縁膜６と、複数の下層配線５の間に位置する層間絶縁膜６において、略等間隔に形成され、窒化膜２を露出させるホール７と、ホール７に埋め込まれ、層間絶縁膜６上にホール７毎に並列配置される複数の上層配線９とを備え、上層配線９の一部は、１つおきに接続され櫛状配線を構成し、半導体基板１と電気的に接続され、櫛状配線の間に位置する上層配線９は、それぞれ独立に存在し半導体基板１から電気的に絶縁されているので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイド１０による配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なＴＥＧ構造を有する半導体評価装置である。また、半導体基板１と上層配線９との接続する箇所を１つにまとめることができる。
【００４２】
本実施の形態に記載の半導体評価方法は、本実施の形態に記載の半導体評価装置の上層配線９に対して電子を照射し、上層配線９からの２次電子像を観察することにより、層間絶縁膜６に内在するボイド１０を評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイド１０による配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能な半導体評価方法である。また、半導体基板１と上層配線９との接続する箇所を１つにまとめることができるので、半導体基板１と上層配線９との接続不良による不具合の可能性を低減することができる。
【００４３】
（変形例）
本実施の形態では、半導体基板１上に窒化膜２設けてＴＥＧ構造を構成したが、本変形例では窒化膜２に代えて素子分離酸化膜１１や酸化膜１２を用いている。図２９（ａ）に窒化膜２に代えて素子分離酸化膜１１を用いたＴＥＧ構造の平面図を示す。しかし、素子分離酸化膜１１は層間絶縁膜６の下層にあるため平面図では図２９（ａ）と図２５（ａ）とは同じ構成となる。図２９（ａ）の破線部Ａの断面図を図２９（ｂ）に示す。また、図２９（ａ）の破線部Ｂの断面図を図２９（ｃ）に示す。図２９（ｂ）では、半導体基板１上に素子分離酸化膜１１が設けられていることが分かる。
【００４４】
次に、図３０（ａ）に窒化膜２に代えて酸化膜１２を用いたＴＥＧ構造の平面図を示す。しかし、酸化膜１２は層間絶縁膜６の下層にあるため平面図では図３０（ａ）と図２５（ａ）とは同じ構成となる。図３０（ａ）の破線部Ａの断面図を図３０（ｂ）に示す。また、図３０（ａ）の破線部Ｂの断面図を図３０（ｃ）に示す。図３０（ｂ）では、半導体基板１上に酸化膜１２が設けられていることが分かる。なお、酸化膜１２はＣＶＤ法により半導体基板１上に積層される。
【００４５】
（実施の形態３）
実施の形態１及び２では、ボイドによる配線間の短絡を評価することができるＴＥＧ構造を有する半導体評価装置を示した。一方、半導体製造において、半導体ウェハ上には複数の半導体チップが形成される。この半導体チップ毎に実施の形態１及び２で示したＴＥＧ構造を有する半導体評価装置を設けることにより、下層配線やホールの間隔が同じＴＥＧ構造の半導体評価装置が半導体ウェハ上に複数設けられることになる。しかし、半導体チップ内においては、下層配線の間隔とは異なる配線も存在する。配線の間隔が異なれば、当該配線間に埋め込まれる層間絶縁膜に発生するボイドの数も異なる。また、層間絶縁膜中に発生するボイドの大きさは、配線の間隔等の条件により変化する。このボイドの大きさが、ホールの間隔よりも小さい場合にはホールの間は短絡することがなく、ボイドの有無を評価することができなくなる。
【００４６】
本実施の形態では、以上の状況をふまえて１つの半導体チップ内に下層配線の間隔が異なるＴＥＧ構造を有する半導体評価装置を設けている。図３１（ａ）に、本実施の形態に係る半導体ウェハ３１の模式図を示す。図３１（ａ）では、半導体ウェハ３１内に複数の半導体チップ３２が設けられている。この半導体チップ３２の１つを拡大した図を、図３１（ｂ）に示す。図３１（ｂ）では、領域３３に所定の下層配線の間隔を有するＴＥＧ構造を設け、領域３４に領域３３の下層配線の間隔より狭いＴＥＧ構造を設け、さらに領域３５に領域３４の下層配線の間隔より狭いＴＥＧ構造を設けている。つまり、領域３３から領域３５へ下層配線の間隔が大中小へと変化するように設けられている。なお、図３１（ｂ）の領域の分け方は例示であり、他の分け方であっても良い。
【００４７】
図３１を用いて、１つの半導体チップ内で下層配線の間隔が異なるＴＥＧ構造を有する半導体評価装置について説明したが、１つの半導体チップ内でホールの間隔が異なるＴＥＧ構造を有する半導体評価装置についても同様に説明できる。図３１（ｂ）において、領域３３に所定のホールの間隔を有するＴＥＧ構造を設け、領域３４に領域３３のホールの間隔より狭いＴＥＧ構造を設け、さらに領域３５に領域３４のホールの間隔より狭いＴＥＧ構造を設けている。つまり、領域３３から領域３５へホールの間隔が大中小へと変化するように設けられている。なお、図３１（ｂ）の領域の分け方は例示であり、他の分け方であっても良い。さらに、下層配線の間隔とホールの間隔とを組み合わせて、半導体チップ３２内の領域毎に下層配線の間隔及びホールの間隔が異なるＴＥＧ構造を有する半導体評価装置としても良い。
【００４８】
本実施の形態のように、１つの半導体チップ内において下層配線の間隔やホールの間隔を変化させるためには、下層配線やホールを形成時に用いるフォトマスクを予め複数の領域に分け、それぞれの領域で異なる下層配線やホールのフォトマスクパターンを形成する。なお、下層配線のフォトマスクとホールのフォトマスクとは独立したフォトマスクで構成されるので、両者のフォトマスクを組み合わせる組み合わせないは簡単に選択することができる。
【００４９】
以上のように、本実施の形態に記載の半導体評価装置は、半導体チップ３２内の所定の領域３３，３４，３５毎に、下層配線間の間隔が異なるので、半導体チップ３２内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ３１内のボイドの傾向も評価することができる。
【００５０】
本実施の形態に記載の半導体評価装置は、半導体チップ３２内の所定の領域３３，３４，３５毎に、ホール間の間隔が異なることなので、半導体チップ３２内において発生する大きさの異なるボイドを評価することができる。また、どの程度の大きさのボイドが発生しているかを評価することもできる。さらに、半導体ウェハ３１内のボイドの傾向も評価することができる。
【００５１】
（実施の形態４）
実施の形態３では、半導体チップ内で下層配線やホールの間隔が異なるＴＥＧ構造を有する半導体評価装置の場合について説明した。本実施の形態では、半導体チップ内では同じ下層配線やホールの間隔であるが、半導体チップ毎に下層配線やホールの間隔が異なる。図３２に、本実施の形態に係る半導体ウェハの模式図を示す。図３２では、半導体ウェハ３１内に６行６列の半導体チップ３２が設けられている。図３２では、列毎に下層配線の間隔が異なっている。列４１に所定の下層配線の間隔を有するＴＥＧ構造を設け、列４２に列４１の下層配線の間隔より狭いＴＥＧ構造を設け、さらに列４３に列４２の下層配線の間隔より狭いＴＥＧ構造を設けている。列４４，４５，４６は、列４１，４２，４３の繰り返しである。つまり、列４１から列４３へ下層配線の間隔が大中小へと変化し、列４４から列４６も繰り返し下層配線の間隔が大中小へと変化するように設けられている。なお、図３２の領域の分け方は例示であり、他の分け方であっても良い。また、図３２では、列毎に同じ下層配線の間隔としたが、これに限られず、半導体チップ毎に異なる下層配線の間隔としても良い。
【００５２】
図３２を用いて、半導体チップ毎に下層配線の間隔が異なるＴＥＧ構造を有する半導体評価装置について説明したが、半導体チップ毎にホールの間隔が異なるＴＥＧ構造を有する半導体評価装置についても同様に説明できる。図３２において、列４１に所定のホールの間隔を有するＴＥＧ構造を設け、列４２に領域４１のホールの間隔より狭いＴＥＧ構造を設け、さらに領域４３に領域４２のホールの間隔より狭いＴＥＧ構造を設けている。列４４，４５，４６は、列４１，４２，４３の繰り返しである。つまり、列４１から列４３へホールの間隔が大中小へと変化し、列４４から列４６も繰り返しホールの間隔が大中小へと変化するように設けられている。なお、図３２の領域の分け方は例示であり、他の分け方であっても良い。また、図３２では、列毎に同じホールの間隔としたが、これに限られず、半導体チップ毎に異なるホールの間隔としても良い。さらに、下層配線の間隔とホールの間隔とを組み合わせて、半導体チップ毎に下層配線の間隔及びホールの間隔が異なるＴＥＧ構造を有する半導体評価装置としても良い。
【００５３】
本実施の形態のように、半導体チップ毎に下層配線の間隔やホールの間隔を変化させるためには、下層配線やホールのパターンが異なるフォトマスクを半導体チップ毎に変えて露光する方法や、下層配線やホールのパターンが同じフォトマスクを用いて、半導体チップ毎に露光量を変化させる方法がある。なお、下層配線やホールのパターンや露光量を変化させる単位は、１半導体チップ単位に限られず複数の半導体チップ単位（例えば露光装置の１ショット単位）であっても良い。さらに、上記の方法であっても、下層配線のフォトマスクとホールのフォトマスクとは独立したフォトマスクで構成されるので、両者のフォトマスクを組み合わせる組み合わせないは簡単に選択することができる。また、下層配線の露光工程とホールの露光工程とは独立しているので、それぞれの露光量を独立に変化させることもできる。
【００５４】
以上のように、本実施の形態に記載の半導体評価装置は、半導体ウェハ３１内に設けられた半導体チップ３２単位で、下層配線間の間隔が異なるので、半導体ウェハ３１内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ３１内のボイドの傾向も評価することができる。
【００５５】
本実施の形態に記載の半導体評価装置は、半導体ウェハ３１内に設けられた半導体チップ３２単位で、ホール間の間隔が異なることなので、半導体ウェハ３１内において発生する大きさの異なるボイドを評価することができる。また、どの程度の大きさのボイドが発生しているかを評価することもできる。さらに、半導体ウェハ３１内のボイドの傾向も評価することができる。
【００５６】
（実施の形態５）
実施の形態３や実施の形態４では、電位コントラスト法を利用するＴＥＧ構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させていたが、本実施の形態では、電流測定を利用するＴＥＧ構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させる。
【００５７】
まず、電流測定を利用するＴＥＧ構造や電流測定によりボイドによる配線間の短絡を評価する方法について説明する。本実施の形態に係るＴＥＧ構造について製造方法に従って説明する。図３３（ａ）に半導体基板１の平面図を示す。また、図３３（ａ）の破線部Ａの断面図を図３３（ｂ）に示す。半導体基板１上に絶縁膜である窒化膜２を全面に積層する。窒化膜２を積層する方法は、例えばＣＶＤ法がある。図３４（ａ）に窒化膜２を積層後の半導体基板１の平面図を示す。また、図３４（ａ）の破線部Ａの断面図を図３４（ｂ）に示す。
【００５８】
窒化膜２上にＡｌやＣｕなどの金属膜４を全面に積層する。金属膜４を積層する方法は、スパッタ法やＣＶＤ法などがある。図３５（ａ）に金属膜４を積層後の半導体基板１の平面図を示す。図３５（ａ）の破線部Ａの断面図を図３５（ｂ）に示す。次に、金属膜４に対してフォトリソグラフィー技術を用いて下層配線５を形成する。図３６（ａ）では、垂直方向に２本の下層配線５が形成されている。図３６（ａ）の破線部Ａの断面図を図３６（ｂ）に示す。
【００５９】
窒化膜２及び下層配線５上に層間絶縁膜６を積層する。層間絶縁膜６を積層する方法は、ＣＶＤ法などがある。図３７（ａ）に層間絶縁膜６を積層後の半導体基板１の平面図を示す。図３７（ａ）の破線部Ａの断面図を図３７（ｂ）に示す。図３７（ｂ）に示すように、層間絶縁膜６は下層配線５の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜６の表面を平坦化する。層間絶縁膜６を平坦化する方法としては、化学機械研磨（ＣＭＰ）やエッチバックなどがある。図３８（ａ）に平坦化後の半導体基板１の平面図を示す。図３８（ａ）の破線部Ａの断面図を図３８（ｂ）に示す。なお、層間絶縁膜６を平坦化するのは、層間絶縁膜６上に配線等を形成しやすくするためである。
【００６０】
フォトリソグラフィー技術を用いて下層配線５の間に位置する層間絶縁膜６にホール７を形成する。図３９（ａ）にホール７形成後の半導体基板１の平面図を示す。図３９（ａ）の破線部Ａの断面図を図３９（ｂ）に示す。また、図３９（ａ）の破線部Ｂの断面図を図３９（ｃ）に示す。図３９（ｂ）は、ホール７を含む部分の断面であり、ホール７により窒化膜２が露出している。しかし、図３９（ｃ）は、ホール７を含まない部分の断面である。
【００６１】
層間絶縁膜６及びホール７上にＡｌやＣｕなどの金属膜８を積層する。金属膜８を積層する方法は、スパッタ法やＣＶＤ法などがある。図４０（ａ）に金属膜８を積層後の半導体基板１の平面図を示す。図４０（ａ）の破線部Ａの断面図を図４０（ｂ）に示す。また、図４０（ａ）の破線部Ｂの断面図を図４０（ｃ）に示す。次に、金属膜８に対してフォトリソグラフィー技術を用いて上層配線９を形成する。図４１（ａ）に示すように、ホール７上の位置に下層配線５に対して直角方向に５本の上層配線９ａ〜９ｅが設けられている。そして、上層配線９ａ，９ｃ，９ｅは共通に接続される上層配線９ｆを介して電極パッド５１に接続されている。また、上層配線９ｂ，９ｄは共通に接続される上層配線９ｆを介して電極パッド５１に接続されている。なお、電極パッド５１も、金属膜８に対してフォトリソグラフィー技術を用いることにより形成されている。図４１（ａ）の破線部Ａの断面図を図４１（ｂ）に示す。また、図４１（ａ）の破線部Ｂの断面図を図４１（ｃ）に示す。図４１（ｂ）では、ホール７に上層配線９の一部が埋め込まれているようすが示されている。
【００６２】
なお、上層配線９ａ，９ｃ，９ｅと上層配線９ｂ，９ｄとは互いに接続されていない。そのため、上層配線９ａ，９ｃ，９ｅと上層配線９ｂ，９ｄとの間に電圧を印加しても電流は流れない。以上のように製造されるＴＥＧ構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
【００６３】
次に、本実施の形態に係るＴＥＧ構造による配線間の短絡評価について説明する。まず、図４２（ａ）に、ボイド１０が存在する本実施の形態に係るＴＥＧ構造の平面図を示す。なお、上層配線９ａと上層配線９ｂとの間の層間絶縁膜６中には、ボイド１０は存在するが、平面図からはその存在は分からない。図４２（ａ）の破線部Ａの断面図を図４２（ｂ）に示す。図４２（ｂ）では、ボイド１０が図示されている。このボイド１０は、下層配線５のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド１０は、層間絶縁膜６が形成された直後は空洞であるが、ホール７と接続しているため金属膜８を積層する際にボイド１０内も金属膜８が埋め込まれる。そのため、隣接するホール７間は、ボイド１０内に埋め込まれた金属膜８により電気的に接続されることになる。つまり、図４２（ａ）では、上層配線９ａと上層配線９ｂとがボイド１０を介して電気的に接続されている。
【００６４】
本実施の形態では、電位コントラスト法ではなく電流測定によりボイド１０による下層配線間の短絡を評価する。図４３に示すように、電極パッド５１間に所定の電圧を印加し、流れる電流を測定する。図４３では、上層配線９ａ，９ｃ，９ｅと上層配線９ｂ，９ｄとの間にボイド１０が存在しないので、電流は流れない。一方、図４２で示したように、上層配線９ａと上層配線９ｂとの間にボイド１０が存在し短絡している場合は、図４４のように、電極パッド５１間に所定の電圧を印加し、流れる電流を測定すると電流が測定される。このような方法により、本実施の形態に係るＴＥＧ構造であってもボイド１０による短絡を評価することができる。
【００６５】
本実施の形態では、上記で説明したＴＥＧ構造に対して、下層配線やホールの間隔を半導体チップ内の領域毎又は半導体チップ毎に異なるように構成する。具体的には、図３１（ｂ）のように、領域３３に所定の下層配線やホールの間隔を有するＴＥＧ構造を設け、領域３４に領域３３の下層配線やホールの間隔より狭いＴＥＧ構造を設け、さらに領域３５に領域３４の下層配線やホールの間隔より狭いＴＥＧ構造を設けている。つまり、領域３３から領域３５へ下層配線やホールの間隔が大中小へと変化するように設けられている。また、図３２では、半導体チップの列毎に下層配線やホールの間隔が異なっている。列４１に所定の下層配線やホールの間隔を有するＴＥＧ構造を設け、列４２に列４１の下層配線やホールの間隔より狭いＴＥＧ構造を設け、さらに列４３に列４２の下層配線やホールの間隔より狭いＴＥＧ構造を設けている。列４４，４５，４６は、列４１，４２，４３の繰り返しである。つまり、列４１から列４３へ下層配線の間隔が大中小へと変化し、列４４から列４６も繰り返し下層配線の間隔が大中小へと変化するように設けられている。
【００６６】
本実施の形態に記載の半導体評価装置は、半導体基板１上に設けられた窒化膜２と、窒化膜２上に並列配置された複数の下層配線５と、複数の下層配線５を覆って形成される評価対象となる層間絶縁膜６と、複数の下層配線５の間に位置する層間絶縁膜６において、略等間隔に形成され、窒化膜２を露出させるホール７と、ホール７に埋め込まれ、層間絶縁膜６上にホール７毎に並列配置される複数の上層配線９と、上層配線９を１つおきに接続する一対の上層配線９と、上層配線９に接続された一対の電極パッド５１とを備え、下層配線５やホール７間の間隔は、半導体チップ内の所定の領域毎又は半導体チップ毎に異なるので、半導体ウェハ３１内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ３１内のボイドの傾向も評価することができる。
【００６７】
なお、本実施の形態では、半導体基板１上の絶縁膜は窒化膜２であったが、本発明はこれに限られず、絶縁膜が素子分離酸化膜や酸化膜であっても良い。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図２】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図３】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図４】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図５】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図６】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図７】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図８】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図９】本発明の実施の形態１に係る半導体評価装置の製造過程での図である。
【図１０】本発明の実施の形態１に係る半導体評価装置の図である。
【図１１】本発明の実施の形態１に係るボイドを含む半導体評価装置の図である。
【図１２】本発明の実施の形態１に係る半導体評価装置の２次電子像を示す図である。
【図１３】本発明の実施の形態１に係るボイドを含む半導体評価装置の２次電子像を示す図である。
【図１４】本発明の実施の形態１の変形例に係る半導体評価装置の図である。
【図１５】本発明の実施の形態１の変形例に係る半導体評価装置の図である。
【図１６】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図１７】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図１８】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図１９】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２０】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２１】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２２】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２３】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２４】本発明の実施の形態２に係る半導体評価装置の製造過程での図である。
【図２５】本発明の実施の形態２に係る半導体評価装置の図である。
【図２６】本発明の実施の形態２に係るボイドを含む半導体評価装置の図である。
【図２７】本発明の実施の形態２に係る半導体評価装置の２次電子像を示す図である。
【図２８】本発明の実施の形態２に係るボイドを含む半導体評価装置の２次電子像を示す図である。
【図２９】本発明の実施の形態２の変形例に係る半導体評価装置の図である。
【図３０】本発明の実施の形態２の変形例に係る半導体評価装置の図である。
【図３１】本発明の実施の形態３に係る半導体ウェハの平面図である。
【図３２】本発明の実施の形態４に係る半導体ウェハの平面図である。
【図３３】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３４】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３５】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３６】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３７】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３８】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図３９】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図４０】本発明の実施の形態５に係る半導体評価装置の製造過程での図である。
【図４１】本発明の実施の形態５に係る半導体評価装置の図である。
【図４２】本発明の実施の形態５に係るボイドを含む半導体評価装置の図である。
【図４３】本発明の実施の形態５に係る電流測定を行う半導体評価装置の平面図である。
【図４４】本発明の実施の形態５に係る電流測定を行うボイドを含む半導体評価装置の平面図である。
【符号の説明】
【００６９】
１  半導体基板、２  窒化膜、３  直線パターン、４，８  金属膜、５  下層配線、６  層間絶縁膜、７  ホール、９  上層配線、１０  ボイド、１１  素子分離酸化膜、１２  酸化膜、２０  矩形パターン、３１  半導体ウェハ、３２  半導体チップ、３３，３４，３５  領域、４１，４２，４３，４４，４５，４６  列、５１  電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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