(57)【要約】【課題】  外部からのサージに強く、かつ小面積な静電放電保護回路を備えた半導体集積回路を提供する。【解決手段】  本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６と、基板電位制御回路７とを備えている。基板電位制御回路７は容量２５と抵抗体２６とを有している。外部接続用端子１に正のサージが加わると、ＮＭＩＳトランジスタ２４の基板電位も上昇する。ＮＭＩＳトランジスタ２４がＯＮになり、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。【選択図】  図１
2005064374.tif 000002
【特許請求の範囲】
【請求項１】
外部接続用端子と、
上記外部接続用端子に接続された静電放電保護回路と、
上記静電放電保護回路に接続された電源ラインと、
上記静電放電保護回路に接続された接地ラインと、
上記電源ラインと上記接地ラインとに接続され、ゲート絶縁型素子を有する電源間静電放電保護回路とを備え、
上記電源間静電放電保護回路は、上記ゲート絶縁型素子の基板電圧を制御することが可能な第１の基板電位制御回路を有する、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、
上記第１の基板電位制御回路は、一端が上記電源ラインに接続され、他端が上記第１のＮＭＩＳトランジスタの基板に接続された容量と、一端が接地ラインに接続され、他端が上記第１のＮＭＩＳトランジスタの基板に接続された抵抗体とを有する、半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置であって、
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、
上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続され、奇数個のインバーターを有する第１のインバータ部と、一端が上記電源ラインに接続され、他端が上記第１のインバーター部の入力に接続された抵抗体と、一端が上記接地ラインに接続され、他端が上記第１のインバーター部の入力に接続された容量とを有する、半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置であって、
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、
上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続され、偶数個のインバーターを有する第１のインバータ部と、一端が上記接地ラインに接続され、他端が上記第１のインバーター部の入力に接続された抵抗体と、一端が上記電源ラインに接続され、他端が上記第１のインバーター部の入力に接続された容量とを有する、半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置であって、
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、
上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続された第１のシュミットトリガ回路と、一端が上記電源ラインに接続され、他端が上記第１のシュミットトリガ回路の入力に接続された抵抗体と、一端が上記接地ラインに接続され、他端が上記第１のシュミットトリガ回路の入力に接続された容量とを有する、半導体集積回路装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体集積回路装置であって、
上記電源間静電放電保護回路は、上記ゲート絶縁型素子のゲートに接続され、上記ゲート絶縁型素子のゲート電圧を制御することが可能な第１のゲート電位制御回路をさらに有する、半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置であって、
上記第１のゲート電位制御回路は、一端が上記ゲート絶縁型素子の上記ゲートに接続され、他端が上記接地ラインに接続される抵抗体を有する、半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置であって、
上記第１のゲート電位制御回路は、一端が上記ゲート絶縁型素子の上記ゲートと、上記第１のゲート電位制御回路における上記抵抗体とに接続される容量をさらに有する、半導体集積回路装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体集積回路装置であって、
上記電源間静電放電保護回路は、
ソースが上記電源ラインに接続され、ドレインが上記接地ラインに接続された第１のＰＭＩＳトランジスタと、
上記第１のＰＭＩＳトランジスタのゲート電圧を制御することが可能な第２の基板電位制御回路とをさらに備える、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置であって、
上記第２の基板電位制御回路は、一端が上記電源ラインに接続され、他端が上記第１のＰＭＩＳトランジスタの基板に接続された抵抗体と、
一端が上記接地ラインに接続され、他端が上記第１のＰＭＩＳトランジスタの基板に接続された容量とをさらに備える、半導体集積回路装置。
【請求項１１】
請求項９に記載の半導体集積回路装置であって、
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続され、奇数個のインバーターを有する第２のインバーター部と、一端が上記電源ラインに接続され、他端が上記第２のインバーター部の入力に接続された容量と、一端が上記接地ラインに接続され、他端が上記第２のインバーター部の入力に接続された抵抗体とを有する、半導体集積回路装置。
【請求項１２】
請求項９に記載の半導体集積回路装置であって、
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続され、偶数個のインバーターを有する第２のインバーター部と、一端が上記接地ラインに接続され、他端が上記第２のインバーター部の入力に接続された容量と、一端が上記電源ラインに接続され、他端が上記第２のインバーター部の入力に接続された抵抗体とを有する、半導体集積回路装置。
【請求項１３】
請求項９に記載の半導体集積回路装置であって、
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続された第２のシュミットトリガ回路と、一端が上記電源ラインに接続され、他端が上記第２のシュミットトリガ回路の入力に接続された容量と、一端が上記接地ラインに接続され、他端が上記第２のシュミットトリガ回路の入力に接続された抵抗体とを有する、半導体集積回路装置。
【請求項１４】
請求項９〜１３のうちいずれか１項に記載の半導体集積回路装置であって、
上記電源間静電放電保護回路は、上記第１のＰＭＩＳトランジスタのゲートに接続され、上記第１のＰＭＩＳトランジスタのゲート電圧を制御することが可能な第２のゲート電位制御回路をさらに有する、半導体集積回路装置。
【請求項１５】
請求項１４に記載の半導体集積回路装置であって、
上記第２のゲート電位制御回路は、一端が上記第１のＰＭＩＳトランジスタの上記ゲートに接続され、他端が上記電源ラインに接続される抵抗体を有する、半導体集積回路装置。
【請求項１６】
請求項１５に記載の半導体集積回路装置であって、
上記第２のゲート電位制御回路は、一端が上記第１のＰＭＩＳトランジスタの上記ゲートと、上記第２のゲート電位制御回路における上記抵抗体とに接続される容量をさらに有する、半導体集積回路装置。
【請求項１７】
請求項１〜１６のうちいずれか１項に記載の半導体集積回路装置であって、
上記外部接続用端子に接続された入力バッファ回路をさらに備える、半導体集積回路装置。
【請求項１８】
請求項１〜１７のうちいずれか１項に記載の半導体集積回路装置であって、
上記外部接続用端子に接続された出力回路と、
上記出力回路に接続された出力プリバッファ回路とをさらに備える、半導体集積回路装置。
【請求項１９】
請求項１８に記載の半導体集積回路装置であって、
上記出力プリバッファ回路は、最終段に、上記電源ラインに接続された第１のプリバッファを最終段に有する第１のプリバッファ回路と、上記電源ラインに接続された第２のプリバッファを最終段に有する第２のプリバッファ回路とを有し、
上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用端子に接続され、ゲートが上記第１のプリバッファの出力端子に接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用端子に接続され、ゲートが上記第２のプリバッファの出力端子に接続され、ｐ型基板領域が上記接地ラインに接続されている第２のＮＭＩＳトランジスタとを有する、半導体集積回路装置。
【請求項２０】
請求項１〜１９のうちいずれか１項に記載の半導体集積回路装置であって、
上記外部接続用端子に接続された内部回路をさらに備える、半導体集積回路装置。
【請求項２１】
請求項１〜２０のうちいずれか１項に記載の半導体集積回路装置であって、
上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用端子に接続され、ｎ型基板領域が上記電源ラインに接続される第３のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用端子に接続され、ｐ型基板領域が上記接地ラインに接続される第３のＮＭＩＳトランジスタとを有する、半導体集積回路装置。
【請求項２２】
請求項２１に記載の半導体集積回路装置であって、
上記第３のＰＭＩＳトランジスタのゲートと上記電源ラインとの間に介設された抵抗体と、
上記第３のＮＭＩＳトランジスタのゲートと上記接地ラインとの間に介設された抵抗体とをさらに備える、半導体集積回路装置。
【請求項２３】
請求項１〜２０のうちいずれか１項に記載の半導体集積回路装置であって、
上記静電放電保護回路は、一端が上記電源ラインに接続され、他端が上記外部接続用端子に接続される第１のＰＮダイオードと、一端が上記接地ラインに接続され、他端が上記外部接続用端子に接続される第２のＰＮダイオードとを有する、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ）保護回路を備えた半導体集積回路装置に関するものであり、特に入力、出力、入出力回路および内部回路のＥＳＤ保護能力が向上されたＥＳＤ保護回路を有するものに関する。
【背景技術】
【０００２】
近年、半導体集積回路装置のプロセス分野では、微細化及び高密度化の技術進歩に応じて高集積化が進行している。それに伴って、半導体集積回路装置は、静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用端子から侵入するサージによって入力回路、出力回路、入出力回路あるいは内部回路などの素子が破壊され、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用端子に付随して、入力回路、出力回路、入出力回路あるいは内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図１３は、従来において、静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図１３に示すように、従来の半導体集積回路装置は、外部接続用端子１０１と、静電放電保護回路１０２と、出力回路１０３と、出力プリバッファ回路１０４と、内部回路１２１と、電源間静電放電保護回路１２２とを備えている。静電放電保護回路１０２及び電源間静電放電保護回路１２２は、出力回路１０３を、外部接続用端子１０１から侵入するサージから保護するように設けられている。
【０００４】
静電放電保護回路１０２は、外部接続用端子１０１と出力回路１０３との間に設けられており、ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ１０６と、抵抗体１０７及び抵抗体１０８とを有している。そして、ＰＭＩＳトランジスタ１０５は、電源電圧ＶＤＤを供給するための電源ライン１１９に接続されるソースと、抵抗体１０７を介在させて電源ライン１１９に接続されるゲートと、外部接続用端子１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１０６は、接地するための接地ライン１２０に接続されるソースと、抵抗体１０８を介在させて接地ライン１２０に接続されるゲートと、外部接続用端子１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００５】
出力回路１０３は、静電放電保護回路１０２と出力プリバッファ回路１０４との間に設けられており、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジスタ１１２とを有している。そして、ＰＭＩＳトランジスタ１１１は、電源ライン１１９に接続されるソースと、出力プリバッファ回路１０４における第１のプリバッファ１１５の出力端子に接続されるゲートと、外部接続用端子１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１１２は、接地ライン１２０に接続されるソースと、出力プリバッファ回路１０４における第２のプリバッファ１１７の出力端子に接続されるゲートと、外部接続用端子１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００６】
出力プリバッファ回路１０４は、内部回路１２１からの出力信号を増幅するためのものであり、内部回路１２１と出力回路１０３との間に設けられている。出力プリバッファ回路１０４は、最終段に第１のプリバッファ１１５を備えた第１のプリバッファ回路１１６と、最終段に第２のプリバッファ１１７を備えた第２のプリバッファ回路１１８とを有している。第１のプリバッファ１１５には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＰＭＩＳトランジスタ１１１のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。また、第２のプリバッファ１１７には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＮＭＩＳトランジスタ１１２のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１１６及び第２のプリバッファ回路１１８には、内部回路１２１からの出力信号の増幅度合いに応じた数のプリバッファが設けられている。そして、第１のプリバッファ回路１１６内の最終段の第１のプリバッファ１１５の出力端子と、第２のプリバッファ回路１１８内の最終段の第２のプリバッファ１１７の出力端子とからは、高低が逆又は同一の出力信号が出力される。
【０００７】
電源間静電放電保護回路１２２は、電源ライン１１９と接地ライン１２０との間に設けられており、ＮＭＩＳトランジスタ１２３を有している。そして、ＮＭＩＳトランジスタ１２３は、接地するための接地ライン１２０に接続されるソースと、抵抗体１２４を介在させて接地ライン１２０に接続されるゲートと、電源ライン１１９に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００８】
以上のように構成された従来の半導体集積回路装置によれば、電源ライン１１９と外部接続用端子１０１との間に加わるサージは、ＰＭＩＳトランジスタ１０５がブレークダウンすることにより吸収され、接地ライン１２０と外部接続用端子１０１との間に加わるサージは、ＮＭＩＳトランジスタ１０６がブレークダウンすることにより吸収される。これによって、外部から外部接続用端子１０１を通じて侵入するサージから出力回路１０３を保護している。
【０００９】
ところで、半導体集積回路装置は、ユーザーに対してサージ破壊耐圧を保証する必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）試験規格が世界標準になってきており、これをクリアする必要がある。
【００１０】
図１４（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路を示す回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１１】
図１４（ａ）に示すように、評価回路は、容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に対して並列に設けられた２つの回路（図１４（ａ）に示す左側の回路及び右側の回路）に、電圧可変型の充電用電源１５０と、抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配置している。そして、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２を備えている。この切り換えスイッチ１５２によって、充電用電源１５０の高電圧部と放電用抵抗体１５３とが、充放電用キャパシタ１５１の一方の電極と交互に接続される。また、充放電用キャパシタ１５１の他方の電極は、図１４（ａ）に示す左側の回路においては充電用電源１５０の低電圧部に接続され、図１４（ａ）に示す右側の回路においては、放電用抵抗体１５３に接続されている。そして、図１４（ａ）に示す右側の回路において、充放電用キャパシタ１５１の他方の電極と放電用抵抗体１５３との間に被試験デバイス１５４を介在させて、被試験デバイスのＥＳＤ試験を行う。
【００１２】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を充電用電源１５０に接続する。これにより、図１４（ａ）に示す左側の回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１に電荷が蓄積される。このときの充電電圧は、例えば４０００Ｖになる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１４（ｂ）に示す右側の回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。
【００１３】
このとき、図１４（ｂ）に示すようなＨＢＭ放電波形規定に基づいて試験が行われる。図１４（ｂ）において、横軸はストレス付加時間、縦軸はサージ電流（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時間（ｎｓ）を表している。
【００１４】
図１３に示す従来の半導体集積回路装置において、通常の使用時には、電源ライン１１９及び接地ライン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳが印加される。一方、ＨＢＭ試験規格によるＥＳＤ試験には、接地電位ＶＳＳを基準とした状態で外部接続用端子１０１に正及び負のサージを加える場合と、電源電圧ＶＤＤを基準とした状態で外部接続用端子１０１に正及び負のサージを加える場合とがある。ここで、接地電位ＶＳＳを基準とした状態とは、電源ライン１１９の電位を固定せずオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態をいう。電源電圧ＶＤＤを基準とした状態とは、電源ライン１１９の電位を電源電圧ＶＤＤに固定し、接地ライン１２０の電位を固定せずオープン状態にした状態をいう。
【００１５】
図１４（ａ）に示す評価回路の右側の回路において説明すると、充放電用キャパシタ１５１の２つの電極間の電圧が、放電用抵抗体１５３と、半導体集積回路装置（被試験デバイス１５４）とに印加される。このとき、出力回路１０３の外部接続用端子１０１と入力回路の外部接続用回路（図示せず）とには、放電用抵抗体１５３によって電圧降下した電圧が印加される。
【特許文献１】特開平０７−０２２６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところが、図１３に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格（ＶＳＳ接地）によるＥＳＤ試験をした場合、静電放電保護回路１０２におけるＮＭＩＳトランジスタ１０６及び出力回路１０３におけるＮＭＩＳトランジスタ１１２の耐圧が低下したり、破壊されるという不具合があった。
【００１７】
さらに、ＬＳＩのチップコストを削減するためにＮＭＩＳトランジスタ１０６及びＮＭＩＳトランジスタ１１２のトランジスタサイズを縮小しなければならない。このことからも、耐圧の低下や破壊がより起こりやすくなってきている。
【００１８】
本発明の目的は、ＨＢＭ試験規格によるサージ試験を満足するためにＥＳＤに対する保護能力を向上させる手段を講ずることにより、外部からのサージに強く、かつ小面積な静電放電保護回路を備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体集積回路装置は、外部接続用端子と、上記外部接続用端子に接続された静電放電保護回路と、上記静電放電保護回路に接続された電源ラインと、上記静電放電保護回路に接続された接地ラインと、上記電源ラインと上記接地ラインとに接続され、ゲート絶縁型素子を有する電源間静電放電保護回路とを備え、上記電源間静電放電保護回路は、上記ゲート絶縁型素子の基板電圧を制御することが可能な第１の基板電位制御回路を有する。
【００２０】
これにより、基板電位制御回路によって、ゲート絶縁型素子がＯＮの状態になりやすくすることができる。したがって、外部接続用端子に正のサージが加わった場合には、このサージを、静電放電保護回路から電源ライン、電源間静電放電保護回路を通過して接地ラインに向かう経路によって放出することができる。よって、この経路と、静電放電保護回路から接地ラインへ直接向かう経路との２つの経路でサージを放出することができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【００２１】
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、上記第１の基板電位制御回路は、一端が上記電源ラインに接続され、他端が上記第１のＮＭＩＳトランジスタの基板に接続された容量と、一端が接地ラインに接続され、他端が上記第１のＮＭＩＳトランジスタの基板に接続された抵抗体とを有していてもよい。
【００２２】
この場合には、外部接続用端子に正のサージが加わった場合に、電源ラインの電位が上昇すると、上記容量と抵抗体で構成されるＲＣ回路により基板電位が上昇する。したがって、第１のＮＭＩＳトランジスタがＯＮになりやすくなる。これにより、サージは、静電放電保護回路、電源ライン、第１のＮＭＩＳトランジスタを通過して接地ラインに放出される。
【００２３】
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続され、奇数個のインバーターを有する第１のインバータ部と、一端が上記電源ラインに接続され、他端が上記第１のインバーター部の入力に接続された抵抗体と、一端が上記接地ラインに接続され、他端が上記第１のインバーター部の入力に接続された容量とを有していてもよい。
【００２４】
この場合には、外部接続用端子に正のサージが加わると、上記容量と抵抗体で構成されるＲＣ回路により、第１のインバータ部の入力の電位は接地ラインと同電位になる。したがって、インバータ部にはＬｏｗの信号が入力され、Ｈｉｇｈの信号が出力される。したがって、第１のＮＭＩＳトランジスタがより早くＯＮになる。
【００２５】
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続され、偶数個のインバーターを有する第１のインバータ部と、一端が上記接地ラインに接続され、他端が上記第１のインバーター部の入力に接続された抵抗体と、一端が上記電源ラインに接続され、他端が上記第１のインバーター部の入力に接続された容量とを有していてもよい。
【００２６】
この場合には、外部接続用端子に正のサージが加わると、第１のインバータ部の入力の電位は電源ラインと同電位まで上昇する。したがって、インバータ部にはＨｉｇｈの信号が入力され、Ｈｉｇｈの信号が出力される。したがって、第１のＮＭＩＳトランジスタがより早くＯＮになる。
【００２７】
上記ゲート絶縁型素子は、ソースが上記接地ラインに接続され、ドレインが上記電源ラインに接続された第１のＮＭＩＳトランジスタであって、上記第１の基板電位制御回路は、出力が上記第１のＮＭＩＳトランジスタの基板に接続された第１のシュミットトリガ回路と、一端が上記電源ラインに接続され、他端が上記第１のシュミットトリガ回路の入力に接続された抵抗体と、一端が上記接地ラインに接続され、他端が上記第１のシュミットトリガ回路の入力に接続された容量とを有していてもよい。
【００２８】
この場合には、第１のＮＭＩＳトランジスタが一旦ＯＮの状態になると、シュミットトリガ回路のヒステリシス特性のために、ＯＦＦの状態に切り替わるのを遅くすることができ、より長くＯＮの状態を保つことができるようになる。
上記電源間静電放電保護回路は、上記ゲート絶縁型素子のゲートに接続され、上記ゲート絶縁型素子のゲート電圧を制御することが可能な第１のゲート電位制御回路をさらに有していてもよい。この場合には、ゲート絶縁型素子の基板電位が上昇するときには、ゲート電位も上昇するので、基板電位とゲート電位との電位差が小さくなる。したがって、ゲート絶縁型素子のゲート絶縁膜にかかる負担を低減することができるので、ゲート絶縁型素子が破壊されにくくなる。
上記第１のゲート電位制御回路は、一端が上記ゲート絶縁型素子の上記ゲートに接続され、他端が上記接地ラインに接続される抵抗体を有することが好ましい。この場合には、抵抗体と寄生容量とによって構成されるＲＣ回路によって、ゲート絶縁型素子のゲート電位を上昇させることができる。
【００２９】
上記第１のゲート電位制御回路は、一端が上記ゲート絶縁型素子の上記ゲートと、上記第１のゲート電位制御回路における上記抵抗体とに接続される容量をさらに有することにより、抵抗体と容量とによってＲＣ回路が構成される。ＲＣ回路の容量として、寄生容量ではなく別途容量を設けることにより、容量の値を所望の値に調整することができる。
【００３０】
上記電源間静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記接地ラインに接続された第１のＰＭＩＳトランジスタと、上記第１のＰＭＩＳトランジスタのゲート電圧を制御することが可能な第２の基板電位制御回路とをさらに備えていてもよい。
【００３１】
この場合には、第２の基板電位制御回路によって、第１のＰＭＩＳトランジスタがＯＮの状態になりやすくすることができる。したがって、外部接続用端子に負のサージが加わった場合には、このサージを、静電放電保護回路から接地ライン、電源間静電放電保護回路を通過して電源ラインに向かう経路によって放出することができる。よって、この経路と、静電放電保護回路から電源ラインへ直接向かう経路との２つの経路でサージを放出することができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【００３２】
上記第２の基板電位制御回路は、一端が上記電源ラインに接続され、他端が上記第１のＰＭＩＳトランジスタの基板に接続された抵抗体と、一端が上記接地ラインに接続され、他端が上記第１のＰＭＩＳトランジスタの基板に接続された容量とをさらに備えていてもよい。
【００３３】
この場合には、外部接続用端子に負のサージが加わった場合に、接地ラインの電位が低下すると、基板の電位も低下する。したがって、第１のＰＭＩＳトランジスタがＯＮになりやすくなる。これにより、サージは、静電放電保護回路、接地ライン、第１のＰＭＩＳトランジスタを通過して電源ラインに放出される。
【００３４】
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続され、奇数個のインバーターを有する第２のインバーター部と、一端が上記電源ラインに接続され、他端が上記第２のインバーター部の入力に接続された容量と、一端が上記接地ラインに接続され、他端が上記第２のインバーター部の入力に接続された抵抗体とをさらに備えていてもよい。
【００３５】
この場合には、外部接続用端子に負のサージが加わると、上記容量と抵抗体とで構成されるＲＣ回路により、第２のインバータ部の入力の電位は接地ラインよりも高くなる。したがって、インバータ部にはＨｉｇｈの信号が入力され、Ｌｏｗの信号が出力される。したがって、第１のＰＭＩＳトランジスタがより早くＯＮになる。
【００３６】
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続され、偶数個のインバーターを有する第２のインバーター部と、一端が上記接地ラインに接続され、他端が上記第２のインバーター部の入力に接続された容量と、一端が上記電源ラインに接続され、他端が上記第２のインバーター部の入力に接続された抵抗体とを有していてもよい。
【００３７】
この場合には、外部接続用端子に負のサージが加わると、第２のインバータ部の入力の電位は接地ラインと同電位まで下降する。したがって、第２のインバータ部にはＬｏｗの信号が入力され、Ｌｏｗの信号が出力される。したがって、第１のＰＭＩＳトランジスタがより早くＯＮになる。
【００３８】
上記第２の基板電位制御回路は、出力が上記第１のＰＭＩＳトランジスタの基板に接続された第２のシュミットトリガ回路と、一端が上記電源ラインに接続され、他端が上記第２のシュミットトリガ回路の入力に接続された容量と、一端が上記接地ラインに接続され、他端が上記第２のシュミットトリガ回路の入力に接続された抵抗体とを有していてもよい。
【００３９】
この場合には、外部接続端子に負のサージが加わった場合に、第１のＰＭＩＳトランジスタが一旦ＯＮの状態になると、シュミットトリガ回路のヒステリシス特性のために、ＯＦＦの状態に切り替わるのを遅くすることができ、より長くＯＮの状態を保つことができるようになる。
【００４０】
上記電源間静電放電保護回路は、上記第１のＰＭＩＳトランジスタのゲートに接続され、上記第１のＰＭＩＳトランジスタのゲート電圧を制御することが可能な第２のゲート電位制御回路をさらに有していてもよい。この場合には、第１のＰＭＩＳトランジスタの基板電位が下降するときには、ゲート電位も下降するので、基板電位とゲート電位との電位差が小さくなる。したがって、ゲート絶縁型素子のゲート絶縁膜にかかる負担を低減することができるので、ゲート絶縁型素子が破壊されにくくなる。
【００４１】
上記第２のゲート電位制御回路は、一端が上記ゲート絶縁型素子の上記ゲートに接続され、他端が上記電源ラインに接続される抵抗体を有することが好ましい。この場合には、抵抗体と寄生容量とによって構成されるＲＣ回路によって、ゲート絶縁型素子のゲート電位を下降させることができる。
【００４２】
上記第２のゲート電位制御回路は、一端が上記第１のＰＭＩＳトランジスタの上記ゲートと、上記第２のゲート電位制御回路における上記抵抗体とに接続される容量をさらに有することにより、抵抗体と容量とによってＲＣ回路が構成される。ＲＣ回路の容量として、寄生容量ではなく別途容量を設けることにより、容量の値を所望の値に調整することができる。
【００４３】
上記外部接続用端子に接続された入力バッファ回路をさらに備えていてもよい。
【００４４】
上記外部接続用端子に接続された出力回路と、上記出力回路に接続された出力プリバッファ回路とをさらに備えていてもよい。
【００４５】
上記出力プリバッファ回路は、最終段に、上記電源ラインに接続された第１のプリバッファを最終段に有する第１のプリバッファ回路と、上記電源ラインに接続された第２のプリバッファを最終段に有する第２のプリバッファ回路とを有し、上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用端子に接続され、ゲートが上記第１のプリバッファの出力端子に接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用端子に接続され、ゲートが上記第２のプリバッファの出力端子に接続され、ｐ型基板領域が上記接地ラインに接続されている第２のＮＭＩＳトランジスタとを有していてもよい。
【００４６】
上記外部接続用端子に接続された内部回路をさらに備えていてもよい。
【００４７】
上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用端子に接続され、ｎ型基板領域が上記電源ラインに接続される第３のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用端子に接続され、ｐ型基板領域が上記接地ラインに接続されている第３のＮＭＩＳトランジスタとを有していてもよい。
【００４８】
上記第３のＰＭＩＳトランジスタのゲートと上記電源ラインとの間に介設された抵抗体と、上記第３のＮＭＩＳトランジスタのゲートと上記接地ラインとの間に介設された抵抗体とをさらに備えていてもよい。
上記静電放電保護回路は、一端が上記電源ラインに接続され、他端が上記外部接続用端子に接続されている第１のＰＮダイオードと、一端が上記接地ラインに接続され、他端が上記外部接続用端子に接続されている第２のＰＮダイオードとを有していてもよい。
【発明の効果】
【００４９】
本発明の半導体集積回路装置によれば、ＥＳＤ試験によって外部接続用端子に電荷を加えた場合に、基板電位を制御することにより電源間静電放電保護回路のトランジスタをＯＮの状態にすることできる。これにより、多くの電流を流す放電経路を確保できるので、サージ耐圧の低下を防止することができる。
【発明を実施するための最良の形態】
【００５０】
−考察−
発明者らは、図１３に示すような従来の半導体集積回路装置において、ＮＭＩＳトランジスタ１０６及びＮＭＩＳトランジスタ１１２の破壊や耐圧低下が起こる理由を以下のように考察した。
【００５１】
電源ライン１１９をオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態で、外部接続用端子１０１に正電荷を加えた場合におけるサージ電流の放電経路は次の２種に分けられる。１つ目は、外部接続用端子１０１、寄生順方向ダイオード１０９（ＰＭＩＳトランジスタ１０５のドレイン領域と基板領域との間のｐｎ接合部）および寄生順方向ダイオード１１３（ＰＭＩＳトランジスタ１１１のドレイン領域と基板領域との間のｐｎ接合部）、電源ライン１１９、電源間静電放電保護回路１２２のＮＭＩＳトランジスタ１２３、接地ライン１２０を順に通過する経路である。２つ目は、外部接続用端子１０１、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６及び出力回路１０３のＮＭＩＳトランジスタ１１２、接地ライン１２０を順に通過する経路である。
【００５２】
このとき、電源ライン１１９は寄生ダイオード１０９, １１３を介して外部接続用端子１０１と接続された状態となる。このとき、外部接続用端子１０１の電位をＶｐａｄとし、寄生ダイオード１０９, １１３のビルトイン電圧の合計をＶｂｉｖとすると、電源ライン１１９の電位はＶｐａｄ−Ｖｂｉｖとなる。
【００５３】
このときの外部接続用端子１０１の電位Ｖｐａｄは、ＮＭＩＳトランジスタ１０６及びＮＭＩＳトランジスタ１１２のスナップバック特性で決まることになる。電源ライン１１９の電位は、寄生ダイオードのビルトイン電圧Ｖｂｉｖの分だけ低下してＶｐａｄ−Ｖｂｉｖとなるため、電源間静電放電保護回路１２２のブレークダウン電圧には達しにくくなる。そのため、電源間静電放電保護回路１２２内のＮＭＩＳトランジスタ１２３はＯＦＦ状態のままの状態になり、ＯＮしにくくなる。
【００５４】
したがって、外部接続用端子１０１に正電荷が印加された時に、上述の１つ目の経路は導通しにくくなり、２つ目の経路が選択されることが多くなる。つまり、外部接続用端子１０１、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６及び出力回路１０３のＮＭＩＳトランジスタ１１２、接地ライン１２０を通過する経路のみとなり、耐圧が低下してしまう。
【００５５】
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照しながら説明する。図１は、第１の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。なお、図１では、半導体集積回路のうち入出力部とその周辺部の構成を示している。
【００５６】
図１に示すように、本実施形態の半導体集積回路装置は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６を備えている。静電放電保護回路２及び電源間静電放電保護回路６は、出力回路３、内部回路および入力バッファ回路５を外部接続用端子１から侵入するサージから保護するために設けられている。本実施形態の特徴は、電源間静電放電保護回路６内に基板電位制御回路７を設けている点である。基板電位制御回路７を設けることにより、ＥＳＤ試験時に電源間静電放電保護回路６におけるＮＭＩＳトランジスタ２４の基板電圧を制御することが可能となる。
【００５７】
静電放電保護回路２は、外部接続用端子１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ８と、ＮＭＩＳトランジスタ９と、抵抗体１０と、抵抗体１１とを有している。そして、ＰＭＩＳトランジスタ８は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、抵抗体１０を介在させて電源ライン２２に接続されるゲートと、外部接続用端子１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ９は、接地するための接地ライン２３に接続されるソースと、抵抗体１１を介在させて接地ライン２３に接続されるゲートと、外部接続用端子１に接続されるドレインと、接地ライン２３に接続される基板領域（ｐウェル）とを有している。
【００５８】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１４とＮＭＩＳトランジスタ１５とを有している。そして、ＰＭＩＳトランジスタ１４は、電源ライン２２に接続されるソースと、出力プリバッファ回路４のプリバッファ１８の出力端子に接続されるゲートと、外部接続用端子１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１５は、接地ライン２３に接続されるソースと、出力プリバッファ回路４のプリバッファ２０の出力端子に接続されるゲートと、外部接続用端子１に接続されるドレインと、接地ライン２３に接続される基板領域（ｐウェル）とを有している。
【００５９】
出力プリバッファ回路４は、内部回路５１からの出力信号を増幅するためのものであり、内部回路５１と出力回路３との間に設けられている。出力プリバッファ回路４は、最終段にプリバッファ１８を備えたプリバッファ回路１９と、最終段にプリバッファ２０を備えたプリバッファ回路２１とを有している。プリバッファ１８には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２３に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１４のゲートに接続される出力端子と、内部回路５１に接続される入力端子とが設けられている。また、プリバッファ２０には、電源ライン２２に接続される電源電圧供給用端子と、接地ライン２３に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１５のゲートに接続される出力端子と、内部回路５１に接続される入力端子とが設けられている。なお、プリバッファ回路１９及びプリバッファ回路２１には、内部回路５１からの出力信号の増幅度合いに応じた数のプリバッファが設けられている。そして、プリバッファ回路１９内の最終段のプリバッファ１８の出力端子と、プリバッファ回路２１内の最終段のプリバッファ２０の出力端子とからは、高低が逆又は同一の出力信号が出力される。
【００６０】
入力バッファ回路５の入力部は外部接続用端子１に接続され、出力部は内部回路５１や他の内部回路（図示せず）に接続されている。
【００６１】
電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と基板電位制御回路７とを有している。そして、ＮＭＩＳトランジスタ２４は、接地するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有している。
【００６２】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。なお、ここでは容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【００６３】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。
【００６４】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。
【００６５】
このとき、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１６となる。一方、外部接続用端子１から接地ライン２３に至る経路において、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１７となる。
【００６６】
外部接続用端子１に印加された正のサージは、寄生順方向ダイオード１２, １６を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。本実施形態では、電源ライン２２とＮＭＩＳトランジスタ２４の基板との間に容量２５が接続されている。また、接地ライン２３とＮＭＩＳトランジスタ２４の基板との間に抵抗体２６が設けられている。これにより、電源ライン２２の電位が上昇すると、容量２５と抵抗体２６とで構成されるＲＣ回路によりＮＭＩＳトランジスタ２４の基板電位も上昇する。したがって、ＮＭＩＳトランジスタ２４がＯＮ状態になりやすくなる。ＮＭＩＳトランジスタ２４がＯＮになると、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。このとき、ＮＭＩＳトランジスタ２４の寄生バイポーラトランジスタも放電に寄与する。
【００６７】
以上に述べた経路だけではサージ電流を放電できない場合には、ＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５のブレークダウン電圧に達すると、ＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５がＯＮ状態となる。これにより、サージ電流は、外部接続用端子１、ＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５、接地ライン２３を順に通過する。
【００６８】
以上のように、本実施形態では、サージ電流の放電経路を２つにすることができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【００６９】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図２は、第２の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【００７０】
図２に示すように、本実施形態の電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と基板電位制御回路７とを有している。そして、ＮＭＩＳトランジスタ２４は、接地するために接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地するための接地ライン２３に接続されるゲートとを有している。
【００７１】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とインバーター２７とを有している。抵抗体２６の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はインバーター２７の入力端子に接続されている。また、容量２５の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はインバーター２７の入力端子に接続されている。インバーター２７の出力端子は、ＮＭＩＳトランジスタ２４の基板に接続されている。ここでは、容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【００７２】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【００７３】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。
【００７４】
このとき、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１６となる。一方、外部接続用端子１から接地ライン２３に至る経路において、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１７となる。
【００７５】
外部接続用端子１に印加された正電荷は、寄生順方向ダイオード１２, １６を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。本実施形態では、図２に示すように、電源ライン２２とＮＭＩＳトランジスタ２４の基板との間に抵抗体２６およびインバーター２７が接続されている。抵抗体２６が設けられていることにより、インバーター２７の入力部の電位は電源ライン２２の電位よりも低下する。したがって、インバーター２７にはＬｏｗが入力されて、電源ライン２２の電位を有するＨｉｇｈが出力される。したがって、電源間静電放電保護回路内のＮＭＩＳトランジスタ２４が早くＯＮ状態になる。このとき、インバーター２７にＬｏｗの信号が到達すると直ちにＨｉｇｈの信号が出力されるので、より早くＮＭＩＳトランジスタ２４をＯＮの状態にすることができる。ＮＭＩＳトランジスタ２４がＯＮになると、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。この放電には、ＮＭＩＳトランジスタ２４の寄生バイポーラトランジスタも寄与する。なお、インバーター２７の入力部と接地ライン２３との間に容量２５が設けられていることにより、通常動作時にＮＭＩＳトランジスタ２４がＯＮ状態になるのを防止している。
【００７６】
以上に述べた経路だけではサージ電流を放電できない場合には、図１に示すＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５のブレークダウン電圧に達すると、ＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５がＯＮ状態となる。これにより、サージ電流は、外部接続用端子１、ＮＭＩＳトランジスタ９及びＮＭＩＳトランジスタ１５、接地ライン２３を順に通過する。
【００７７】
以上のように、本実施形態では、サージ電流の放電経路を２つにすることができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【００７８】
なお、本実施形態では、インバーター２７が１つの場合について説明した。しかし、本実施形態ではインバータを複数（奇数個）設けることもできる。また、インバータを偶数個設けることもでき、この場合には、上述の構造のうち抵抗体２６と容量２５との位置を逆にすればよい。このようにインバータを複数設けた場合には、ＮＭＩＳトランジスタ２４をより早くＯＮにすることができる。
【００７９】
（第３の実施形態）
以下に、第３の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図３は、第３の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【００８０】
図３に示すように、本実施形態の電源間静電放電保護回路６は、電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と基板電位制御回路７とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電位ＶＳＳを供給するための接地ライン２３に接続されるゲートとを有している。
【００８１】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とシュミットトリガ回路２８とを有している。そして、容量２５の一端は接地電位ＶＳＳを供給するための接地ライン２３に接続され、他端はシュミットトリガ回路２８の入力端子に接続されている。また、抵抗体２６の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はシュミットトリガ回路２８の入力端子に接続されている。シュミットトリガ回路２８の出力端子は、ＮＭＩＳトランジスタ２４の基板に接続されている。この時、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【００８２】
シュミットトリガ回路２８では、インバータ５２, ５３, ５４が直列に接続され、インバータ５３の出力を帰還するようにインバータ５５が接続されている。インバータ５３とインバータ５５とはラッチ回路を構成している。この構成はシュミットトリガ回路２８の構成の一例である。本発明では、この構成以外のヒステリシス特性を有する回路を用いてもよい。
【００８３】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとなる。
【００８４】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。
【００８５】
このとき、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１６となる。一方、外部接続用端子１から接地ライン２３に至る経路において、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１７となる。
【００８６】
外部接続用端子１に印加された正のサージは、寄生順方向ダイオード１２, １６を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。本実施形態では、図３に示すように、電源ライン２２とＮＭＩＳトランジスタ２４の基板との間に抵抗体２６およびシュミットトリガ回路２８が接続されている。シュミットトリガ回路２８はヒステリシス特性を有しているため、ＮＭＩＳトランジスタ２４が一旦ＯＮの状態になると、ＯＦＦの状態に切り替わるのを遅くすることができる。したがって、ＮＭＩＳトランジスタ２４において、より長くＯＮの状態を保つことができる。
【００８７】
また、シュミットトリガ回路２８を設けることにより、抵抗体２６の抵抗値を小さくすることが可能となる。したがって、通常の動作時に、電源間静電放電保護回路６において消費される電流を少なく保つことができる。
【００８８】
（第４の実施形態）
以下に、本実施形態の第４の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図４は、第４の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【００８９】
図４に示すように、本実施形態の電源間静電放電保護回路６は電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、ＰＭＩＳトランジスタ３０と、基板電位制御回路７, ３１とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路３１の出力端子に接続される基板とを有している。ＰＭＩＳトランジスタ３０は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるドレインと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるゲートと、基板電位制御回路３１の出力端子に接続される基板とを有している。
【００９０】
基板電位制御回路７は電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。容量２５として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【００９１】
基板電位制御回路３１は電源ライン２２と接地ライン２３との間に設けられており、容量３３と抵抗体３２とを有している。そして、抵抗体３２の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＰＭＩＳトランジスタ３０の基板に接続されている。また、容量３３の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、ＰＭＩＳトランジスタ３０の基板に接続されている。容量２５として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【００９２】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【００９３】
ＥＳＤ試験には、第１〜第３の実施形態で述べたように電源ライン２２をオープン状態にして接地ライン２３を電圧ＶＳＳに固定した状態で行う場合の他に、その逆の状態で行う場合がある。つまり、電源ライン２２を電圧ＶＤＤに固定した状態にし、接地ライン２３をオープン状態にして行う場合がある。本実施形態の半導体集積回路装置は、その両方の場合に対応することができる。以下に具体的に説明する。
【００９４】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。この場合には、第１の実施形態と同様に動作することにより、サージを放電することができる。
【００９５】
次に、図１に示す半導体集積回路の接地ライン２３をオープン状態にし、電源ライン２２を電圧ＶＤＤに固定した状態で、外部接続用端子１に負電荷を加える。
【００９６】
このとき、外部接続用端子１から接地ライン２３に至る経路においては、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１７となる。一方、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生逆方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１６となる。
【００９７】
外部接続用端子１に印加された負電荷は、寄生順方向ダイオード１３, １７を通って接地ライン２３に流れ込み、接地ライン２３の電位が低下する。本実施形態では、図４に示すように、接地ライン２３とＰＭＩＳトランジスタ３０の基板との間に容量３３が接続されている。また、電源ライン２２とＰＭＩＳトランジスタ３０の基板との間に抵抗体３２が設けられている。これにより、接地ライン２３の電位が下がるとともに、ＰＭＩＳトランジスタ３０の基板電位も低下する。したがって、ＰＭＩＳトランジスタ３０がＯＮ状態になりやすくなる。ＰＭＩＳトランジスタ３０がＯＮ状態になると、外部接続用端子１に供給された負電荷は電源ライン２２へ放電される。このとき、ＰＭＩＳトランジスタ３０の寄生バイポーラトランジスタも放電に寄与する。
【００９８】
以上に述べた経路だけではサージ電流を放電できない場合には、接地ライン２３の電位が下がり、ＰＭＩＳトランジスタ８及びＰＭＩＳトランジスタ１４のブレークダウン電圧に達すると、ＰＭＩＳトランジスタ８及びＰＭＩＳトランジスタ１４がＯＮ状態となる。これにより、サージ電流は、外部接続用端子１、静電放電保護回路２のＰＭＩＳトランジスタ８および出力回路３のＰＭＩＳトランジスタ１４、電源ライン２２を順に通過する。
【００９９】
以上のように、本実施形態では、外部接続用端子に正、負両方のどちらの電化が加わった場合でも、サージ電流の放電経路を２つにすることができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【０１００】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図５は、第５の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【０１０１】
図５に示すように、本実施形態の電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、ＰＭＩＳトランジスタ３０と、基板電位制御回路７, ３１とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２２に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有し、ＰＭＩＳトランジスタ３０は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるドレインと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、接地電圧ＶＳＳを供給するための接地ライン２２に接続されるゲートと、基板電位制御回路３１の出力端子に接続される基板とを有している。
【０１０２】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とインバーター２７とを有している。そして、抵抗体２６の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はインバーター２７の入力端子に接続されている。また、容量２５の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、インバーター２７の入力端子に接続されている。インバーター２７の出力端子は、ＮＭＩＳトランジスタ２４の基板に接続されている。容量２５として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１０３】
基板電位制御回路３１は、電源ライン２２と接地ライン２３との間に設けられており、抵抗体３２と容量３３とインバーター３４とを有している。そして、容量３３の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はインバーター３４の入力端子に接続されている。また、抵抗体３２の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、インバーター３４の入力端子に接続されている。インバーター３４の出力端子は、ＰＭＩＳトランジスタ３０の基板に接続されている。容量３３として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体３２として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１０４】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, (ｂ)を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【０１０５】
本実施形態の半導体集積回路装置では、第４の実施形態と同様に、電源ライン２２をオープン状態にし接地ライン２３を電圧ＶＳＳに固定した状態で行う場合の他に、電源ライン２２を電圧ＶＤＤに固定した状態にし、接地ライン２３をオープン状態にして行う場合にも対応することができる。以下に具体的に説明する。
【０１０６】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。この場合には、第２の実施形態と同様に動作することにより、サージを放電することができる。
【０１０７】
次に、図１に示す半導体集積回路の接地ライン２３をオープン状態にし、電源ライン２２を電圧ＶＳＳに固定した状態で、外部接続用端子１に負電荷を加える。
【０１０８】
このとき、外部接続用端子１から接地ライン２３に至る経路においては、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１７となる。一方、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生逆方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１６となる。
【０１０９】
外部接続用端子１に印加された負電荷は、寄生順方向ダイオード１３, １７を通って接地ライン２３に流れ込み、接地ライン２３の電位が低下する。本実施形態では、図５に示すように、接地ライン２３とＰＭＩＳトランジスタ３０の基板との間に抵抗体３２およびインバーター３４が接続されている。抵抗体３２が設けられていることにより、インバーター３４の入力部の電位は接地ライン２３の電位よりも上昇する。これにより、インバーター３４にはＨｉｇｈが入力されて、接地ラインの電位を有するＬｏｗが出力される。したがって、ＰＭＩＳトランジスタ３０がＯＮ状態になりやすくなる。ＰＭＩＳトランジスタ３０がＯＮになると、外部接続用端子１に供給された負電荷は電源ライン２２へ放電される。このとき、ＰＭＩＳトランジスタ３０の寄生バイポーラトランジスタも放電に寄与する。
【０１１０】
以上に述べた経路だけではサージ電流を放電できない場合には、接地ライン２３の電位が下がり、ＰＭＩＳトランジスタ８及びＰＭＩＳトランジスタ１４のブレークダウン電圧に達すると、ＰＭＩＳトランジスタ８及びＰＭＩＳトランジスタ１４がＯＮ状態となる。これにより、サージ電流は、外部接続用端子１、静電放電保護回路２のＰＭＩＳトランジスタ８および出力回路３のＰＭＩＳトランジスタ１４、電源ライン２２を順に通過する。
【０１１１】
以上のように、本実施形態では、外部接続用端子に正、負両方のどちらの電化が加わった場合でも、サージ電流の放電経路を２つにすることができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【０１１２】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図６は、第６の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【０１１３】
図６に示すように、本実施形態の電源間静電放電保護回路６は電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４とＰＭＩＳトランジスタ３０と基板電位制御回路７, ３１とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有し、ＰＭＩＳトランジスタ３０は、接地するために接地ライン２３に接続されるドレインと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるゲートと、基板電位制御回路３１の出力端子に接続される基板とを有している。
【０１１４】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とシュミットトリガ回路２８とを有している。そして、抵抗体２６の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はシュミットトリガ回路２８の入力端子に接続されている。また、容量２５の一端が、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、シュミットトリガ回路２８の入力端子に接続されている。シュミットトリガ回路２８の出力端子は、ＮＭＩＳトランジスタ２４の基板に接続されている。容量２５としてキャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１１５】
基板電位制御回路３１は、電源ライン２２と接地ライン２３との間に設けられており、抵抗体３２と容量３３とシュミットトリガ回路３５とを有している。そして、容量３３の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はシュミットトリガ回路３５の入力端子に接続されている。また、抵抗体３２の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、シュミットトリガ回路３５の入力端子に接続されている。容量３３として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体３２として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１１６】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【０１１７】
本実施形態の半導体集積回路装置では、第４, ５の実施形態と同様に、電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定した状態で行う場合の他に、電源ライン２２を電圧ＶＤＤに固定した状態にし、接地ライン２３をオープン状態にして行う場合にも対応することができる。以下に具体的に説明する。
【０１１８】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図１に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図１に示す外部接続用端子１に正電荷を加える。この場合には、第３の実施形態と同様に動作することにより、サージを放電することができる。
【０１１９】
次に、図１に示す半導体集積回路の接地ライン２３をオープン状態にし、電源ライン２２を電圧ＶＳＳに固定した状態で、外部接続用端子１に負電荷を加える。
【０１２０】
このとき、外部接続用端子１から接地ライン２３に至る経路においては、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１３となり、ＮＭＩＳトランジスタ１５のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生順方向ダイオード１７となる。一方、外部接続用端子１から電源ライン２２に至る経路においては、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生逆方向ダイオード１２となり、ＰＭＩＳトランジスタ１４のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１６となる。
【０１２１】
外部接続用端子１に印加された負電荷は、寄生順方向ダイオード１３, １７を通って接地ライン２３に流れ込み、接地ライン２３の電位が低下する。本実施形態では、図６に示すように、接地ライン２３とＰＭＩＳトランジスタ３０の基板との間に抵抗体３２およびシュミットトリガ回路３５が接続されている。シュミットトリガ回路３５はヒステリシス特性を有しているため、ＰＭＩＳトランジスタ３０が一旦ＯＮの状態になると、ＯＦＦの状態に切り替わるのを遅くすることができる。したがって、ＰＭＩＳトランジスタ３０において、より長くＯＮの状態を保つことができる。
【０１２２】
また、シュミットトリガ回路３５を設けることにより、抵抗体３２の抵抗値を小さくすることが可能となる。したがって、通常の動作時に、電源間静電放電保護回路６において消費される電流を少なく保つことができる。
【０１２３】
（第７の実施形態）
以下に、第７の実施形態について図面を参照しながら説明する。図７は、第７の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。なお、本実施形態では、第１〜第６の実施形態で説明した入出力回路ではなく、入力回路について説明する。
【０１２４】
図７に示すように、本実施形態の半導体集積回路装置は、外部接続用端子１と、静電放電保護回路２と、内部回路５１と、電源間静電放電保護回路６を備えている。静電放電保護回路２及び電源間静電放電保護回路６は、外部接続用端子１から侵入するサージから内部回路５１を保護するために設けられている。電源間静電放電保護回路６内には基板電位制御回路７が設けられている。基板電位制御回路７を設けることにより、ＥＳＤ試験時に電源間静電放電保護回路６におけるＮＭＩＳトランジスタ２４の基板電圧を制御することが可能となる。
【０１２５】
静電放電保護回路２は、外部接続用端子１と内部回路５１との間に設けられており、ＰＭＩＳトランジスタ８とＮＭＩＳトランジスタ９とを有している。そして、ＰＭＩＳトランジスタ８は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるソースと、電源ライン２２に接続されるゲートと、外部接続用端子１に接続されるドレインと、電源ライン２２に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ９は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、接地ライン２３に接続されるゲートと、外部接続用端子１に接続されるドレインと、接地ライン２３に接続される基板領域（ｐウェル）とを有している。
【０１２６】
電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と基板電位制御回路７とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有している。
【０１２７】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、ＮＭＩＳトランジスタ２４の基板に接続されている。ここでは、容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１２８】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。
【０１２９】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図７に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図７に示す外部接続用端子１に正電荷を加える。
【０１３０】
このとき、外部接続用端子１から電源ライン２２に至る経路において、ＰＭＩＳトランジスタ８のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１２となる。一方、外部接続用端子１から接地ライン２３に至る経路において、ＮＭＩＳトランジスタ９のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１３となる。
【０１３１】
外部接続用端子１に印加された正電荷は、寄生順方向ダイオード１２を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。本実施形態では、電源ライン２２とＮＭＩＳトランジスタ２４の基板との間に容量２５が接続されている。また、接地ライン２３とＮＭＩＳトランジスタ２４の基板との間に抵抗体２６が設けられている。
【０１３２】
これにより、電源ライン２２の電位が上昇するとともに、ＮＭＩＳトランジスタ２４の基板電位も上昇する。したがって、ＮＭＩＳトランジスタ２４がＯＮ状態になりやすくなる。ＮＭＩＳトランジスタ２４がＯＮになると、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。このとき、ＮＭＩＳトランジスタ２４の寄生バイポーラトランジスタも放電に寄与する。
【０１３３】
従来では、外部接続用端子に正のサージは、静電放電保護回路におけるＮＭＩＳトランジスタの逆方向の寄生ダイオードを流れて接地ライン２３に放出されていた。しかしながら、近年ではトランジスタサイズが縮小されているため、ＮＭＩＳトランジスタが破壊されるおそれがあった。それに対し、本発明では、電源間静電放電保護回路６のＮＭＩＳトランジスタ２４を通して接地ライン２３にサージを放出することができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【０１３４】
なお、本実施形態では、入力回路に第１の実施形態と同様の構成を有する基板電位制御回路７を設けた場合について説明した。しかし、本発明では、基板電位制御回路７として、第２〜第６の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１３５】
（第８の実施形態）
以下に、第８の実施形態について図面を参照しながら説明する。図８は、第８の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。
【０１３６】
図８に示すように、本実施形態の半導体集積回路装置は、第７の実施形態と同様に、基板電位制御回路７を備えている。そして、第７の実施形態と異なる点は、静電放電保護回路２において、ＰＭＩＳトランジスタ８およびＮＭＩＳトランジスタ９（図７に示す）ではなく、ＰＮダイオード３６, ３７が設けられている点である。以下に、各回路の構成について詳細に説明する。
【０１３７】
図８に示すように、本実施形態の半導体集積回路装置は、外部接続用端子１と、静電放電保護回路２と、内部回路５１と、電源間静電放電保護回路６とを備えている。静電放電保護回路２及び電源間静電放電保護回路６は、外部接続用端子１から侵入するサージから内部回路５１を保護するために設けられている。
【０１３８】
静電放電保護回路２は、外部接続用端子１と内部回路５１との間に設けられており、ＰＮダイオード３６, ３７を有している。そして、ＰＮダイオード３６は、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるカソードと、外部接続用端子１に接続されるアノードとを有している。また、ＰＮダイオード３７は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるアノードと、外部接続用端子１に接続されるカソードとを有している。
【０１３９】
電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と基板電位制御回路７とを有している。そして、ＮＭＩＳトランジスタ２４は、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２２に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有している。
【０１４０】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。ここでは、容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１４１】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。
【０１４２】
まず、本実施形態の半導体集積回路装置を図１４（ａ）の被試験デバイス１５４として評価回路に設置する。このとき、図８に示す半導体集積回路装置の電源ライン２２をオープン状態にし、接地ライン２３を電圧ＶＳＳに固定する。次に、切り替えスイッチ１５２を操作することにより、充電用電源１５０によって充放電用キャパシタ１５１に電荷を蓄積させる。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続する。これにより、図８に示す外部接続用端子１に正電荷を加える。
【０１４３】
このとき、外部接続用端子１から電源ライン２２に至る経路において、ＰＮダイオード３６は順方向ダイオードとなる。一方、外部接続用端子１から接地ライン２３に至る経路において、ＰＮダイオード３７は逆方向ダイオードなる。
【０１４４】
外部接続用端子１に印加された正電荷は、ＰＮダイオード３６を通って電源ライン２２に流れ込み、電源ライン２２の電位が上昇する。本実施形態では、電源ライン２２とＮＭＩＳトランジスタ２４の基板との間に容量２５が接続されている。また、接地ライン２３とＮＭＩＳトランジスタ２４の基板との間に抵抗体２６が設けられている。
【０１４５】
これにより、電源ライン２２の電位が上昇するとともに、ＮＭＩＳトランジスタ２４の基板電位も上昇する。したがって、ＮＭＩＳトランジスタ２４がＯＮ状態になりやすくなる。ＮＭＩＳトランジスタ２４がＯＮになると、外部接続用端子１に供給された正電荷は接地ライン２３の方に放電される。このとき、ＮＭＩＳトランジスタ２４の寄生バイポーラトランジスタも放電に寄与する。
【０１４６】
従来では、外部接続用端子に正のサージは、静電放電保護回路におけるＮＭＩＳトランジスタの逆方向の寄生ダイオードを流れて接地ライン２３に放出されていた。しかしながら、近年ではトランジスタサイズが縮小されているため、ＮＭＩＳトランジスタが破壊されるおそれがあった。それに対し、本発明では、電源間静電放電保護回路６のＮＭＩＳトランジスタ２４を通して接地ライン２３にサージを放出することができる。よって、より多くのサージ電流を放電する事が可能となり、サージ耐圧の低下を防止することができる。
【０１４７】
なお、本実施形態では、入力回路に第１の実施形態と同様の構成を有する基板電位制御回路７を設けた場合について説明した。しかし、本発明では、基板電位制御回路７として、第２〜第６の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１４８】
（第９の実施形態）
以下に、第９の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図９は、第９の実施形態において、静電放電保護回路の構成を示す回路図である。
【０１４９】
図９に示すように、本実施形態の電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、基板電位制御回路７と、抵抗３８とを有している。ここで、抵抗３８が、ＮＭＩＳトランジスタ２４のゲートと接地ライン２３との間に介在している点が本実施形態の特徴である。抵抗３８として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。この抵抗３８と、ＮＭＩＳトランジスタ２４から接地ライン２３までの間における寄生容量とが、ＲＣ回路を構成する。なお、寄生容量としては、配線容量、ゲート容量、ゲートとソース・ドレインとの間の容量であるフリンジ容量などがある。
【０１５０】
ＮＭＩＳトランジスタ２４は、接地するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有している。
【０１５１】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。なお、ここでは容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１５２】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【０１５３】
本実施形態では、第１の実施形態と同様に、容量２５と抵抗体２６とで構成されるＲＣ回路によって、外部接続用端子１に供給された正電荷が放電されやすくなり、サージ耐圧の低下を防止することができる。
【０１５４】
さらに、本実施形態では、ＮＭＩＳトランジスタ２４のゲートと接地ライン２３との間には、抵抗体３８が設けられている。この抵抗３８と、ＮＭＩＳトランジスタ２４から接地ライン２３までの間の寄生容量とによってＲＣ回路が構成される。このＲＣ回路により、外部接続用端子１に正電荷が供給され、ＮＭＩＳトランジスタ２４の基板電位が上昇したときには、ＮＭＩＳトランジスタ２４のゲート電位も同時に上昇する。したがって、ＮＭＩＳトランジスタ２４の基板電位とゲート電位との電位差が小さくなる。電位差が小さくなると、ＮＭＩＳトランジスタ２４のゲート絶縁膜に印加される電圧の値が小さくなるので、ＮＭＩＳトランジスタ２４が破壊されにくくなる。なお、本実施形態は、ゲート絶縁膜の耐性が比較的低い薄膜トランジスタの電源間保護素子として、特に有効である。
【０１５５】
なお、本実施形態では、基板電位制御回路７として、第１の実施形態と同様の構成を有する回路を設けた場合について説明した。しかし、本発明では、基板電位制御回路７として、第２または第３の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１５６】
なお、本実施形態では、電源間静電放電保護回路６を、第１の実施形態の構成を有する入出力回路に適用した。しかし、本発明では、この電源間静電放電保護回路６を、第７または第８の実施形態の構成を有する入力回路にも適用することができる。
【０１５７】
（第１０の実施形態）
以下に、第１０の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図１０は、第１０の実施形態において、静電放電保護回路の構成を示す回路図である。
【０１５８】
図１０に示すように、本実施形態の電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、基板電位制御回路７と、抵抗３８と、容量３９とを有している。
【０１５９】
ここで、抵抗３８および容量３９が設けられている点が本実施形態の特徴である。この抵抗３８と容量３９とがＲＣ回路を構成する。
【０１６０】
抵抗３８の一端はＮＭＩＳトランジスタ２４のゲートに接続され、他端は接地ライン２３に接続されている。抵抗３８としては、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１６１】
容量３９は、第１の容量４１と第２の容量４２とから構成されている。第１の容量４１の一端はＮＭＩＳトランジスタ２４のゲートおよび抵抗３８に接続され、他端は電源ライン２２に接続されている。第２の容量４２の一端はＮＭＩＳトランジスタ２４のゲートおよび抵抗３８に接続され、他端は接地ライン２３に接続されている。第９の実施形態ではＲＣ回路の容量として寄生容量を利用していたが、本実施形態では容量３９を別途設けている。これにより、第１の容量４１と第２の容量４２との容量の合計値を調整して所望の容量値を得ることができる。もちろん、第１の容量４１と第２の容量４２とのどちらか一方のみを設けてもよい。容量３９として、配線容量、ゲート容量、ゲートとソース・ドレインとの間の容量であるフリンジ容量などを用いてもよい。
【０１６２】
ＮＭＩＳトランジスタ２４は、接地するための接地ライン２３に接続されるソースと、電源電圧ＶＤＤを供給するための電源ライン２２に接続されるドレインと、接地電圧ＶＳＳを供給するための接地ライン２３に接続されるゲートと、基板電位制御回路７の出力端子に接続される基板とを有している。
【０１６３】
基板電位制御回路７は、電源ライン２２と接地ライン２３との間に設けられており、容量２５と抵抗体２６とを有している。そして、容量２５の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。また、抵抗体２６の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端はＮＭＩＳトランジスタ２４の基板に接続されている。なお、ここでは容量２５としてキャパシタを示した。しかしながら、本発明では、容量２５として、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１６４】
次に、以上で説明した半導体集積回路装置のＥＳＤ試験時の動作について、図１４（ａ）, （ｂ）を再度参照しながら説明する。ここで、半導体集積回路装置のうち電源間静電放電保護回路６以外の構成は図１と同様であるため、図１も再度参照することとする。
【０１６５】
本実施形態では、第１の実施形態と同様に、容量２５と抵抗体２６とで構成されるＲＣ回路によって、外部接続用端子１に供給された正電荷が放電されやすくなり、サージ耐圧の低下を防止することができる。
【０１６６】
さらに、本実施形態では、抵抗体３８および容量３９とによりＲＣ回路が構成される。ＲＣ回路が設けられていることにより、外部接続用端子１に正電荷が供給され、ＮＭＩＳトランジスタ２４の基板電位が上昇したときには、ＮＭＩＳトランジスタ２４のゲート電位も同時に上昇する。したがって、ＮＭＩＳトランジスタ２４の基板電位とゲート電位との電位差が小さくなる。電位差が小さくなると、ＮＭＩＳトランジスタ２４のゲート絶縁膜に印加される電圧の値が小さくなるので、ＮＭＩＳトランジスタ２４が破壊されにくくなる。なお、本実施形態は、ゲート絶縁膜の耐性が比較的低い薄膜トランジスタの電源間保護素子として、特に有効である。
【０１６７】
なお、本実施形態では、基板電位制御回路７として、第１の実施形態と同様の構成を有する回路を設けた場合について説明した。しかし、本発明では、基板電位制御回路７として、第２または第３の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１６８】
なお、本実施形態では、電源間静電放電保護回路６を、第１の実施形態の構成を有する入出力回路に適用した。しかし、本発明では、この電源間静電放電保護回路６を、第７または第８の実施形態の構成を有する入力回路にも適用することができる。
【０１６９】
（第１１の実施形態）
以下に、第１１の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図１１は、第１１の実施形態において、静電放電保護回路の構成を示す回路図である。
【０１７０】
図１１に示すように、本実施形態の静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、基板電位制御回路７と、抵抗３８とを有している。それに加えて、ＰＭＩＳトランジスタ３０と、基板電位制御回路３１と、抵抗体４０とを有している。
【０１７１】
ＮＭＩＳトランジスタ２４、基板電位制御回路７および抵抗３８の構成は、第９の実施形態で説明した構成と同様であるので説明を省略する。
【０１７２】
抵抗体４０の一端はＰＭＩＳトランジスタ３０のゲートに接続され、他端は電源ライン２２に接続されている。抵抗体４０として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。抵抗体４０と、ＰＭＩＳトランジスタ３０との間における寄生容量とが、ＲＣ回路を構成する。なお、寄生容量としては、配線容量、ゲート容量、ゲートとソース・ドレインとの間の容量であるフリンジ容量などがある。
【０１７３】
基板電位制御回路３１は電源ライン２２と接地ライン２３との間に設けられており、容量３３と抵抗体３２とを有している。そして、抵抗体３２の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＰＭＩＳトランジスタ３０の基板に接続されている。また、容量３３の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、ＰＭＩＳトランジスタ３０の基板に接続されている。容量２５として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１７４】
ＥＳＤ試験には、第４〜第６の実施形態で述べたように、電源ライン２２をオープン状態にして接地ライン２３を電圧ＶＳＳに固定した状態で行う場合と、電源ライン２２を電圧ＶＤＤに固定した状態にし、接地ライン２３をオープン状態にして行う場合とがある。本実施形態の半導体集積回路装置は、その両方の場合に対応することができる。
【０１７５】
まず、図１に示す半導体集積回路の電源ライン２２をオープン状態にして接地ライン２３を電圧ＶＳＳに固定した状態で、外部接続用端子１に正電荷を加える。この場合には、第９の実施形態と同様に動作することにより、サージを放電することができる。
【０１７６】
次に、図１に示す半導体集積回路の接地ライン２３をオープン状態にし、電源ライン２２を電圧ＶＤＤに固定した状態で、外部接続用端子１に負電荷を加える。
【０１７７】
この場合には、容量３３と抵抗体３２とで構成されるＲＣ回路によって、外部接続用端子１に供給された正電荷が放電されやすくなり、サージ耐圧の低下を防止することができる。
【０１７８】
さらに、本実施形態では、ＰＭＩＳトランジスタ３０のゲートと電源ライン２２との間には、抵抗体４０が設けられている。この抵抗体４０と、ＰＭＩＳトランジスタ３０と電源ライン２２との間の寄生容量とによってＲＣ回路が構成される。このＲＣ回路が設けられていることにより、外部接続用端子１に負電荷が供給され、ＰＭＩＳトランジスタ３０の基板電位が下降したときには、ＰＭＩＳトランジスタ３０のゲート電位も同時に下降する。したがって、ＰＭＩＳトランジスタ３０の基板電位とゲート電位との電位差が小さくなる。電位差が小さくなると、ＰＭＩＳトランジスタ３０のゲート絶縁膜に印加される電圧の値が小さくなるので、ＰＭＩＳトランジスタ３０が破壊されにくくなる。なお、本実施形態は、ゲート絶縁膜の耐性が比較的低い薄膜トランジスタの電源間保護素子として、特に有効である。
【０１７９】
なお、本実施形態では、基板電位制御回路７, ３１として、第１の実施形態と同様の構成を有する回路を設けた場合について説明した。しかし、本発明では、基板電位制御回路７, ３１として、第２または第３の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１８０】
なお、本実施形態では、電源間静電放電保護回路６を、第１の実施形態の構成を有する入出力回路に適用した。しかし、本発明では、この電源間静電放電保護回路６を、第７または第８の実施形態の構成を有する入力回路にも適用することができる。
【０１８１】
（第１２の実施形態）
以下に、第１２の実施形態について図面を参照しながら説明する。なお、本実施形態では、半導体集積回路装置のうち電源間静電放電保護回路以外の構成は第１の実施形態と同様であるので説明を省略する。図１２は、第１２の実施形態において、静電放電保護回路の構成を示す回路図である。
【０１８２】
図１２に示すように、本実施形態の電源間静電放電保護回路６は、電源ライン２２と接地ライン２３との間に設けられており、ＮＭＩＳトランジスタ２４と、基板電位制御回路７と、抵抗３８と、容量３９とを有している。それに加えて、ＰＭＩＳトランジスタ３０と、基板電位制御回路３１と、抵抗体４０と、容量４３とを有している。
【０１８３】
ＮＭＩＳトランジスタ２４、基板電位制御回路７、抵抗３８および容量３９は、第１０の実施形態で説明した構成と同様の構成を有している。
【０１８４】
抵抗体４０の一端は容量４３およびＰＭＩＳトランジスタ３０のゲートに接続され、他端は電源ライン２２に接続されている。抵抗体４０としては、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１８５】
容量４３は、第１の容量４４と第２の容量４５とから構成されている。第１の容量４４の一端はＰＭＩＳトランジスタ３０のゲートおよび抵抗体４０に接続され、他端は電源ライン２２に接続されている。第２の容量４５の一端はＰＭＩＳトランジスタ３０のゲートおよび抵抗体４０に接続され、他端は接地ライン２３に接続されている。第１１の実施形態では、ＲＣ回路の容量として寄生容量を利用していたが、本実施形態では容量４３を別途設けている。これにより、第１の容量４４と第２の容量４５との容量の合計値を調整して所望の容量値を得ることができる。もちろん、第１の容量４４と第２の容量４５とのどちらか一方のみを設けてもよい。容量４３として、配線容量、ゲート容量、ゲートとソース・ドレインとの間の容量であるフリンジ容量などを用いてもよい。
【０１８６】
基板電位制御回路３１は、電源ライン２２と接地ライン２３との間に設けられており、容量３３と抵抗体３２とを有している。そして、抵抗体３２の一端は、電源電圧ＶＤＤを供給するための電源ライン２２に接続され、他端はＰＭＩＳトランジスタ３０の基板に接続されている。また、容量３３の一端は、接地電圧ＶＳＳを供給するための接地ライン２３に接続され、他端は、ＰＭＩＳトランジスタ３０の基板に接続されている。容量２５として、キャパシタの他に、配線容量、ゲート容量、接合容量などを用いてもよい。また、抵抗体２６として、配線抵抗、ゲート抵抗、トランジスタ抵抗などを用いてもよい。
【０１８７】
ＥＳＤ試験には、第４〜第６の実施形態で述べたように、電源ライン２２をオープン状態にして接地ライン２３を電圧ＶＳＳに固定した状態で行う場合と、電源ライン２２を電圧ＶＤＤに固定した状態にし、接地ライン２３をオープン状態にして行う場合とがある。本実施形態の半導体集積回路装置は、その両方の場合に対応することができる。
【０１８８】
まず、図１に示す半導体集積回路の電源ライン２２をオープン状態にして接地ライン２３を電圧ＶＳＳに固定した状態で、外部接続用端子１に正電荷を加える。この場合には、第１０の実施形態と同様に動作することにより、サージを放電することができる。
【０１８９】
次に、図１に示す半導体集積回路の接地ライン２３をオープン状態にし、電源ライン２２を電圧ＶＤＤに固定した状態で、外部接続用端子１に負電荷を加える。
【０１９０】
この場合には、容量３３と抵抗体３２とで構成されるＲＣ回路によって、外部接続用端子１に供給された正電荷が放電されやすくなり、サージ耐圧の低下を防止することができる。
【０１９１】
さらに、本実施形態では、抵抗体４０と容量４３によりＲＣ回路が構成される。このＲＣ回路が設けられていることにより、外部接続用端子１に負電荷が供給され、ＰＭＩＳトランジスタ３０の基板電位が下降したときには、ＰＭＩＳトランジスタ３０のゲート電位も同時に下降する。したがって、ＰＭＩＳトランジスタ３０の基板電位とゲート電位との電位差が小さくなる。電位差が小さくなると、ＰＭＩＳトランジスタ３０のゲート絶縁膜に印加される電圧の値が小さくなるので、ＰＭＩＳトランジスタ３０が破壊されにくくなるなお、本実施形態は、ゲート絶縁膜の耐性が比較的低い薄膜トランジスタの電源間保護素子として、特に有効である。
【０１９２】
なお、本実施形態では、基板電位制御回路７, ３１として、第１の実施形態と同様の構成を有する回路を設けた場合について説明した。しかし、本発明では、基板電位制御回路７, ３１として、第２または第３の実施形態と同様の構成を有する回路を設けることができる。これらのいずれの場合においても、サージ耐圧の低下を防止することができるという効果を得ることができる。
【０１９３】
なお、本実施形態では、電源間静電放電保護回路６を、第１の実施形態の構成を有する入出力回路に適用した。しかし、本発明では、この電源間静電放電保護回路６を、第７または第８の実施形態の構成を有する入力回路にも適用することができる。
【０１９４】
（その他の実施形態）
なお、上記の実施形態で述べた静電放電保護回路２から電源間静電放電保護回路６までの配置は例示である。本発明では、チップ上のどの位置に各回路が設けられていてもよい。
【産業上の利用可能性】
【０１９５】
本発明の半導体集積回路装置は、入力、出力、入出力回路および内部回路を保護するための保護回路に使用する場合に有用であり、外部からのサージに強く、かつ微細化が可能である点で利用可能性は高い。
【図面の簡単な説明】
【０１９６】
【図１】第１の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。
【図２】第２の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【図３】第３の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【図４】第４の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【図５】第５の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【図６】第６の実施形態における半導体集積回路装置のうち電源間静電放電保護回路の構成を示す回路図である。
【図７】第７の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。
【図８】第８の実施形態において、静電放電保護回路を有する半導体集積回路装置の構成を示す回路図である。
【図９】第９の実施形態において、静電放電保護回路の構成を示す回路図である。
【図１０】第１０の実施形態において、静電放電保護回路の構成を示す回路図である。
【図１１】第１１の実施形態において、静電放電保護回路の構成を示す回路図である。
【図１２】第１２の実施形態において、静電放電保護回路の構成を示す回路図である。
【図１３】従来において、静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。
【図１４】（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路を示す回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【符号の説明】
【０１９７】
１                      外部接続用端子
２                      静電放電保護回路
３                      出力回路
４                      出力プリバッファ回路
５                      入力バッファ回路
６                      電源間静電放電保護回路
７                       基板電位制御回路
８                       ＰＭＩＳトランジスタ
９                       ＮＭＩＳトランジスタ
１０, １１                 抵抗体
１２                      寄生順方向ダイオード, 寄生逆方向ダイオード
１３                      寄生逆方向ダイオード, 寄生順方向ダイオード
１４                       ＰＭＩＳトランジスタ
１５                       ＮＭＩＳトランジスタ
１６                      寄生逆方向ダイオード, 寄生順方向ダイオード
１７                      寄生逆方向ダイオード, 寄生順方向ダイオード
１８                      プリバッファ
１９                      プリバッファ回路
２０                      プリバッファ
２１                      プリバッファ回路
２２                      電源ライン
２３                      接地ライン
２４                      ＮＭＩＳトランジスタ
２５                      容量
２６                      抵抗体
２７                      インバーター
２８                      シュミットトリガ回路
３０                      ＰＭＩＳトランジスタ
３１                      基板電位制御回路
３２                      抵抗体
３３                      容量
３４                      インバーター
３５                      シュミットトリガ回路
３６, ３７                ＰＮダイオード
３８                      抵抗体
３９                      容量
４０                      抵抗体
４１                      第１の容量
４２                      第２の容量
４３                      容量
４４                      第１の容量
４５                      第２の容量
５１                      内部回路
５２, ５３, ５４, ５５    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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