(57)【要約】【課題】比較的簡易な構成で高速スイッチング性能を改善する。【解決手段】制御部３０はＡ点の電位を上昇させ、ＩＧＢＴ１２およびＭＯＳＦＥＴ２０がオン状態となる。ＭＯＳＦＥＴ２０がオン状態になるとＩＧＢＴ１４もオン状態となり電流Ｉ１が流れ始める。ＩＧＢＴ１２およびＩＧＢＴ１４が共にオン状態となると端子Ｌの電位は端子Ｈの電位Ｖ１の付近まで上昇し、ＩＧＢＴ１４のゲートＧ−エミッタＥ間の電圧が閾値以下となってＩＧＢＴ１４はオフ状態となり電流Ｉ１が減少する。さらに、制御部３０から抵抗２６を介して伝達された駆動信号が、遅延回路２２で遅延され、Ｂ点の電位を上昇させる。このため、ＩＧＢＴ１４のゲートＧ−エミッタＥ間の電圧が閾値電圧を超えて、ＩＧＢＴ１４がオン状態となり電流Ｉ１が再び増加する。【選択図】図１
2005130631.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された少なくとも二つのパワー半導体素子に対して、
第一駆動信号を供給して第一のパワー半導体素子を導通させる工程と、
第二駆動信号を供給して第二のパワー半導体素子を導通させる工程と、
前記導通された第二のパワー半導体素子の導通を解除する工程と、
第三駆動信号を供給して前記導通を解除された第二のパワー半導体素子を再び導通させる工程と、
を有する、
ことを特徴とする、パワー半導体素子の駆動方法。
【請求項２】
並列接続された第一パワー半導体素子および第二パワー半導体素子と、
前記第一パワー半導体素子および第二パワー半導体素子を制御する制御部と、
を有し、
前記制御部は、前記第一パワー半導体素子を導通させる第一駆動信号、前記第二パワー半導体素子を導通させる第二駆動信号、および、導通を解除された前記第二パワー半導体素子を再び導通させる第三駆動信号を供給する、
ことを特徴とする、パワー半導体素子の駆動回路。
【請求項３】
請求項２に記載のパワー半導体素子の駆動回路において、
前記第二パワー半導体素子の制御ゲート端子に接続された駆動トランジスタおよび遅延回路をさらに有し、
前記第一駆動信号は、前記制御部から、前記第一パワー半導体素子の制御ゲート端子、前記駆動トランジスタの制御ゲート端子および前記遅延回路へ出力され、
前記第二駆動信号は、前記第一駆動信号によって導通された前記駆動トランジスタから前記第二パワー半導体素子の制御ゲート端子へ出力され、
前記第三駆動信号は、前記第一駆動信号が前記遅延回路において遅延処理された信号であり、前記遅延回路から前記第二パワー半導体素子の制御ゲート端子へ出力される、
ことを特徴とする、パワー半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速スイッチング動作を行うパワー半導体素子の駆動方法および駆動回路に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー半導体素子は、スイッチング速度が速いことが一つの特徴であり、モータ駆動回路や電源回路に広く利用される。しかし、高速スイッチングを原因とするサージ電流に伴うラッチアップの発生やノイズエミッションといった弊害もある。つまり、スイッチング速度が速い場合、単位時間あたりの電流変化（ｄｉ／ｄｔ）が大きいためサージ電流が大きくなりラッチアップが起こりやすくなる。
【０００３】
この問題を解決するため、特許文献１に記載されている装置では、パワー半導体素子の主電流の入出力端子間に設けられたスナバ回路に流れる電流を検出し、その検出結果に基づいて動作する切替え手段の働きによりパワー半導体素子の主電流の電流変化が制御されている。
【０００４】
【特許文献１】特開平８−１８６９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された装置により、パワー半導体素子の主電流の電流変化が制御され、単位時間あたりの電流変化に起因するスパイク電圧が軽減されるなど、高速スイッチングに伴う問題が解決されている。その反面、スナバ回路や複雑な切替え手段（例えば、特許文献１の図２参照）を有するなど、構成が複雑化している。
【０００６】
そこで本発明は、比較的簡易な構成で高速スイッチング性能を改善することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の好適な態様であるパワー半導体素子の駆動方法は、並列接続された少なくとも二つのパワー半導体素子に対して、第一駆動信号を供給して第一のパワー半導体素子を導通させる工程と、第二駆動信号を供給して第二のパワー半導体素子を導通させる工程と、前記導通された第二のパワー半導体素子の導通を解除する工程と、第三駆動信号を供給して前記導通を解除された第二のパワー半導体素子を再び導通させる工程と、を有する、ことを特徴とする。
【０００８】
この駆動方法により、第一のパワー半導体素子から出力される電流と第二のパワー半導体素子から出力される電流との和電流の電流変化を制御することができる。つまり、第二のパワー半導体素子の導通を解除することにより、和電流を小さくして和電流の急激な増加を抑えることができる。
【０００９】
また、上記目的を達成するために、本発明の好適な態様であるパワー半導体素子の駆動回路は、並列接続された第一パワー半導体素子および第二パワー半導体素子と、前記第一パワー半導体素子および第二パワー半導体素子を制御する制御部と、を有し、前記制御部は、前記第一パワー半導体素子を導通させる第一駆動信号、前記第二パワー半導体素子を導通させる第二駆動信号、および、導通を解除された前記第二パワー半導体素子を再び導通させる第三駆動信号を供給する、ことを特徴とする。
【００１０】
望ましくは、前記第二パワー半導体素子の制御ゲート端子に接続された駆動トランジスタおよび遅延回路をさらに有し、前記第一駆動信号は、前記制御部から、前記第一パワー半導体素子の制御ゲート端子、前記駆動トランジスタの制御ゲート端子および前記遅延回路へ出力され、前記第二駆動信号は、前記第一駆動信号によって導通された前記駆動トランジスタから前記第二パワー半導体素子の制御ゲート端子へ出力され、前記第三駆動信号は、前記第一駆動信号が前記遅延回路において遅延処理された信号であり、前記遅延回路から前記第二パワー半導体素子の制御ゲート端子へ出力される、ことを特徴とする。
【発明の効果】
【００１１】
比較的簡易な構成で高速スイッチング性能を改善することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１３】
図１には、本発明の好適な実施形態が示されており、図１は、パワー半導体素子の駆動回路を示す図である。本実施形態の駆動回路は、スイッチ回路１０とそれを制御して端子Ｈから端子Ｌに向けて電流を導通させる制御部３０とで構成される。この駆動回路は、例えば、モータ駆動回路のＨブリッジ回路に利用される。この場合、スイッチ回路１０はＨブリッジ回路における高電圧側の上側アームとして利用され、スイッチ回路１０の端子Ｈには電源の正極側が接続され、端子Ｌには低電圧側の下側アームおよびモータ巻線の一端が接続される。なお、本実施形態の駆動回路は、モータ駆動回路への利用に限定されるものではない。
【００１４】
スイッチ回路１０は、二つのＩＧＢＴ１２，１４を有している。ＩＧＢＴ１２のコレクタＣは端子Ｈに接続され、エミッタＥは端子Ｌに接続される。ＩＧＢＴ１２のゲートＧは、抵抗２６を介して制御部３０に接続される。また、ＩＧＢＴ１２のコレクタ−エミッタ間にはダイオード１６が逆並列に接続される。一方、ＩＧＢＴ１４のコレクタＣは端子Ｈに接続され、エミッタＥは端子Ｌに接続される。ＩＧＢＴ１４のゲートＧは、遅延回路２２を介してＩＧＢＴ１２のゲートＧに接続される。また、ＩＧＢＴ１４のコレクタ−エミッタ間にはダイオード１８が逆並列に接続される。
【００１５】
スイッチ回路１０は、さらに、ＭＯＳＦＥＴ２０を有している。ＭＯＳＦＥＴ２０のドレインＤは端子Ｈに接続され、ＭＯＳＦＥＴ２０のソースＳはＩＧＢＴ１４のゲートＧに接続される。また、ＭＯＳＦＥＴ２０のゲートＧはＩＧＢＴ１２のゲートＧに接続され、さらにＭＯＳＦＥＴ２０のゲートＧは抵抗２４を介して端子Ｌに接続される。
【００１６】
制御部３０は、スイッチ回路１０を制御するものであり２本の制御線でスイッチ回路１０に接続される。制御部３０の一方の制御線は、抵抗２６を介してＩＧＢＴ１２のゲートＧおよびＭＯＳＦＥＴ２０のゲートＧに接続され、さらに、遅延回路２２を介してＩＧＢＴ１４のゲートＧに接続される。制御部３０の他方の制御線は端子Ｌに接続される。
【００１７】
図２は、図１のスイッチ回路１０および制御部３０の動作を説明するための図である。以下、図１に示した部分には図１の符号を利用して、スイッチ回路１０および制御部３０の動作を説明する。
【００１８】
図２の（ａ）には、スイッチ回路１０の各部についてその電圧の時間変化の様子が、縦軸を電圧値Ｖ、横軸を時刻ｔとして示されている。なお、端子Ｈには電源の正極側（電圧値Ｖ１）が接続されており、端子Ｌには負荷（先のＨブリッジ回路の例におけるモータ巻線）が接続されているものとする。図２の（ｂ）には、ＩＧＢＴ１４のエミッタＥから出力される電流Ｉ１の時間変化の様子が、縦軸を電流値、横軸を時刻ｔとして示されている。図２の（ｃ）には、ＩＧＢＴ１２のエミッタＥから出力される電流Ｉ２の時間変化の様子が、縦軸を電流値、横軸を時刻ｔとして示されている。そして図２の（ｄ）には、電流Ｉ１とＩ２の和の時間変化の様子が、縦軸を電流値、横軸を時刻ｔとして示されている。
【００１９】
スイッチ回路１０がオフ状態の場合、端子Ｌの電位は０Ｖであり、制御部３０からは駆動信号が伝達されず、ＩＧＢＴ１２，１４およびＭＯＳＦＥＴ２０はオフ状態である。スイッチ回路１０をオン状態にする場合、制御部３０は抵抗２６を介して駆動信号を伝達して時刻Ｔ１にＡ点の電位を端子Ｌの電位から＋１５Ｖの電位まで上昇させる。この結果、ＩＧＢＴ１２のゲートＧ−エミッタＥ間の電圧およびＭＯＳＦＥＴ２０のゲートＧ−ソースＳ間の電圧が、それぞれ閾値電圧を超えるため、ＩＧＢＴ１２およびＭＯＳＦＥＴ２０がオン状態となる。また、ＭＯＳＦＥＴ２０がオン状態となるため、Ｂ点の電位もＡ点の電位よりＭＯＳＦＥＴ２０の閾値電圧分低い電圧まで上昇し、ＩＧＢＴ１４もそのゲートＧ−エミッタＥ間の電圧が閾値電圧を超えてオン状態となる。ＩＧＢＴ１２とＩＧＢＴ１４がオン状態となるため、時刻Ｔ１から電流Ｉ１，Ｉ２が流れ始める。
【００２０】
ＩＧＢＴ１２およびＩＧＢＴ１４が共にオン状態となると、端子Ｌの電位は端子Ｈの電位Ｖ１の付近まで上昇する。端子Ｌの電位上昇にあわせてＩＧＢＴ１４のエミッタ電位も上昇し、時刻Ｔ２にＩＧＢＴ１４のゲートＧ−エミッタＥ間の電圧が閾値以下となり、ＩＧＢＴ１４はオフ状態となって電流Ｉ１が減少する。なお、時刻Ｔ１から時刻Ｔ３までの間、Ａ点の電位は端子Ｌの電位に対して＋１５Ｖの電位に保たれるため、ＩＧＢＴ１２はオン状態を継続しており、電流Ｉ２は流れ続ける。
【００２１】
さらに、制御部３０から抵抗２６を介して伝達された駆動信号が、遅延回路２２で遅延され、時刻Ｔ４においてＢ点を端子Ｌの電位から＋１５Ｖの電位まで上昇させる。このため、ＩＧＢＴ１４のゲートＧ−エミッタＥ間の電圧が閾値電圧を超えて、再びＩＧＢＴ１４がオン状態となり、時刻Ｔ４から電流Ｉ１が再び増加する。そして、時刻Ｔ５において、電流Ｉ１と電流Ｉ２の和が飽和電流に達してスイッチ回路１０のターンオン動作が完了する。
【００２２】
本実施形態の駆動回路では、時刻Ｔ２でＩＧＢＴ１４がオフ状態となり電流Ｉ１が減少する。このため、飽和電流付近である時刻Ｔ２から時刻Ｔ５までの期間において、時刻Ｔ１から時刻Ｔ２の期間に比べて、電流値（Ｉ１＋Ｉ２）の時間的変化ｄ（Ｉ１＋Ｉ２）／ｄｔを抑えることができる。本実施形態において、電流Ｉ１の再増加タイミング、つまり時刻Ｔ４は、遅延回路２２による遅延時間で決定される。従って、遅延回路２２による遅延時間を調整して、電流値の時間的変化を微調整することも可能である。また、以下に説明する追加構成により、電流Ｉ１を減少させるタイミングである時刻Ｔ２を調整することも可能である。
【００２３】
図３には、本発明の別の好適な実施形態が示されており、図３は、パワー半導体素子の駆動回路を示す図である。図３に示される駆動回路は、図１の駆動回路におけるＭＯＳＦＥＴ２０を多段構成にしたものである。つまり、図１におけるＭＯＳＦＥＴ２０に換えて、図３ではＭＯＳＦＥＴ２０ａ，２０ｂ，２０ｃの三段構成が設けられている。また、ＭＯＳＦＥＴを三段構成にしたことに伴い、図１における抵抗２４に換えて、図３では抵抗２４ａ，２４ｂが設けられている。
【００２４】
図３において、ＭＯＳＦＥＴ２０ａ，２０ｂ，２０ｃおよび抵抗２４ａ，２４ｂ以外の構成は図１のものと同じでありその動作も同じである。つまり、制御部３０は抵抗２６を介して駆動信号を伝達して時刻Ｔ１にＡ点の電位を端子Ｌの電位から＋１５Ｖの電位まで上昇させる。この結果ＩＧＢＴ１２がオン状態となる。
【００２５】
ＩＧＢＴ１２がオン状態となると同時に、時刻Ｔ１において、ＭＯＳＦＥＴ２０ａもオン状態となる。ＭＯＳＦＥＴ２０ａがオン状態となると、抵抗２４ａに電流が流れてＭＯＳＦＥＴ２０ｂのゲートＧの電位が上昇し、ＭＯＳＦＥＴ２０ｂがオン状態となる。さらに、ＭＯＳＦＥＴ２０ｂがオン状態となると、抵抗２４ｂに電流が流れてＭＯＳＦＥＴ２０ｃのゲートＧの電位が上昇し、ＭＯＳＦＥＴ２０ｃがオン状態となる。こうして、時刻Ｔ１にＢ点の電位が上昇してＩＧＢＴ１４はそのゲートＧ−エミッタＥ間の電圧が閾値電圧を超えてオン状態となり、電流Ｉ１が流れ始める。
【００２６】
図３の駆動回路と図１の駆動回路とでは、時刻Ｔ２におけるＢ点の電位に相違がある。図１の駆動回路におけるＢ点の電位は、Ａ点の電位からＭＯＳＦＥＴ２０のゲートＧ−ソースＳ間の電圧だけ低い。一方、図３の駆動回路におけるＢ点の電位は、Ａ点の電位から、三個のＭＯＳＦＥＴ２０ａ，２０ｂ，２０ｃのゲートＧ−ソースＳ間の電圧だけ低くなる。つまり、ＭＯＳＦＥＴの段数とゲートＧ−ソースＳ間電圧の積だけ低くなる。このため、ＩＧＢＴ１２およびＩＧＢＴ１４が共にオン状態となった後、端子Ｌの電位が端子Ｈの電位Ｖ１の付近まで上昇し、時刻Ｔ２にＩＧＢＴ１４のゲートＧ−エミッタＥ間の電圧が閾値以下となるタイミング、つまり、ＩＧＢＴ１４をオフ状態として電流Ｉ１を減少させるタイミングを早めることができる。
【００２７】
そして、制御部３０から抵抗２６を介して伝達された駆動信号が、遅延回路２２で遅延され、時刻Ｔ４においてＢ点を端子Ｌの電位から＋１５Ｖの電位まで上昇させる。このため、再びＩＧＢＴ１４がオン状態となり、時刻Ｔ４から電流Ｉ１が再び増加する。そして、時刻Ｔ５において、電流Ｉ１と電流Ｉ２の和が飽和電流に達してスイッチ回路１０のターンオン動作が完了する。
【００２８】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態であるパワー半導体素子の駆動回路の構成図である。
【図２】スイッチ回路および制御部の動作を説明するための図である。
【図３】本発明の別の実施形態であるパワー半導体素子の駆動回路の構成図である。
【符号の説明】
【００３０】
１０  スイッチ回路、１２，１４  ＩＧＢＴ、３０  制御部。
【図１】
2005130631.tif 000003
【図２】
2005130631.tif 000004
【図３】
2005130631.tif 000005