(57)【要約】【課題】  相関器の数を減らし、回路規模の削減を図るパスサーチ回路、パスサーチ方法を提供する。【解決手段】  受信信号と拡散コードを乗算した結果を複数の相関器７で加算し、加算結果のＩ成分とＱ成分を２乗計算し電力値を求めるために、まずＡ／Ｄ変換１からのデジタル信号をＲＡＭ制御部２で拡張する。拡張した信号を同期制御部３に従ってＲＡＭ５に一度蓄積し、ＲＡＭ制御部２に従って蓄積した受信信号を読み出す。ＲＡＭ５からの受信信号はクロック毎に１ｃｈｉｐのデータが出力されるため、ｃｈｉｐレートのＴ倍のクロックを使用すると、入力受信信号を直接使用するより４倍のデータが相関器７に入力される。処理時間が１／Ｔとなるため、相関器の数を１／ＴとしてＲＡＭ５に蓄積された受信信号を複数回読み出すことで、ほぼ同じ処理を行える。従って、相関値の計算に要する時間の短縮と同条件での複数の相関値が計算可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算手段を有するパスサーチ回路であって、
前記演算手段による該相関値の計算が行われる前に、一度受信信号を蓄積する蓄積手段を有することを特徴とするパスサーチ回路。
【請求項２】
受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御手段を有することを特徴とする請求項１に記載のパスサーチ回路。
【請求項３】
前記蓄積制御手段の書き込み動作の同期制御を行う同期制御手段を有することを特徴とする請求項２に記載のパスサーチ回路。
【請求項４】
スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算工程を有するパスサーチ回路におけるパスサーチ方法であって、
前記演算工程による該相関値の計算が行われる前に、一度受信信号を蓄積手段に蓄積する蓄積工程を有することを特徴とするパスサーチ方法。
【請求項５】
受信信号をデジタル信号に変換するＡ／Ｄ変換工程と、
前記Ａ／Ｄ変換工程より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御工程を有することを特徴とする請求項４に記載のパスサーチ方法。
【請求項６】
前記蓄積制御工程の書き込み動作の同期制御を行う同期制御工程を有することを特徴とする請求項５に記載のパスサーチ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パスサーチ用相関器（コリレータ）数の削減を図るパスサーチ回路、パスサーチ方法に関する。
【背景技術】
【０００２】
本発明が関するパスサーチ用相関器は、特にスペクトラム拡散通信時に、各パスの遅延等のパス情報を求める（以下、パスサーチと呼ぶ）ために、受信信号と該受信信号に対応して作成したレプリカ信号との乗算を行うことにより相関値を計算するスペクトラム拡散通信用パスサーチ回路に用いられている。
【０００３】
このような、スペクトラム拡散通信では、一般的に、様々な経路を通って到達する信号を受信し、これらの信号を合成することにより利得を稼ぐことができる。すなわち、１つのパスだけで信号を受信するのではなく、複数のパスで信号を受信し、これらの信号を合成することができる。
【０００４】
しかしながら複数のパスで信号を受信するためには、複数のパスの遅延情報を求めるために相関値の計算を複数実行する必要がある。この要請に応えるために、一般的に、マッチドフィルタ（ＭＦ）やスライディングコリレータ（ＳＣ）が提案されている。
【０００５】
この手法は、受信信号をＲＡＭに蓄積するという構成を有していない。このため、１ｃｈｉｐに一度の拡散しか行えないため処理時間がかかり、一定の時間内に処理を行うためには相関器の数が増大する。その結果、回路規模が増えるという欠点がある。
【０００６】
さらには、複数回の処理を実行する上で逆拡散する受信信号が異なるため、パスの環境が激しく変化するフェージング環境下において等価の比較ができないという問題もある。
【０００７】
特許文献１に記載の公開技術はマッチドフィルタやスライディングコリレータに関する問題点を鑑みて回路規模を小さくし、消費電力を低減することを図ったものである。特許文献１では、スペクトラム拡散された受信信号をＡ／Ｄ変換してデータメモリ部にシンボル単位で蓄積しておき、データ速度を変換し、高速ＭＦで積和演算処理を高速に行って相関出力を得るスペクトラム拡散通信用相関回路について記載されている。
【特許文献１】特開２０００−２４４３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に記載の技術では、複数のデータメモリからデータを読み出しており、複数のセクタ処理を行う場合でも複数のデータメモリを必要とする。またセクタ毎にデータメモリへ数シンボル分のデータを書き込む必要がある。回路規模を抑えたいというのであればデータメモリは単数の方が有用であり、相関値出力を短時間で行いたいというのであればセクタ処理は１回で済ませたいところである。
【０００９】
以上より本発明の主な目的はＲＡＭに受信信号を蓄え、高速に読み出すことにより相関器の数を減らし、回路規模の削減を図るパスサーチ回路、パスサーチ方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算手段を有するパスサーチ回路であって、前記演算手段による該相関値の計算が行われる前に、一度受信信号を蓄積する蓄積手段を有することを特徴とする。
【００１１】
請求項２に記載の発明は、請求項１に記載のパスサーチ回路において、受信信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御手段を有することを特徴とする。
【００１２】
請求項３に記載の発明は、請求項２に記載のパスサーチ回路において、前記蓄積制御手段の書き込み動作の同期制御を行う同期制御手段を有することを特徴とする。
【００１３】
請求項４に記載の発明は、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算工程を有するパスサーチ回路におけるパスサーチ方法であって、前記演算工程による該相関値の計算が行われる前に、一度受信信号を蓄積手段に蓄積する蓄積工程を有することを特徴とする。
【００１４】
請求項５に記載の発明は、請求項４に記載のパスサーチ方法において、受信信号をデジタル信号に変換するＡ／Ｄ変換工程と、前記Ａ／Ｄ変換工程より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御工程を有することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載のパスサーチ方法において、前記蓄積制御工程の書き込み動作の同期制御を行う同期制御工程を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、受信信号を一度蓄積し、再度読み出す動作を行い、相関値を計算に要する時間の短縮と同条件での複数の相関値を計算可能にするので、相関器の数を減らし、回路規模の削減を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態を図面を参照して説明する。なお、本実施形態は本発明の好適な実施の一例であり、本発明の実施形態は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能である。
【００１８】
＜特徴＞
本実施形態では、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成したレプリカ信号との乗算を行うことにより相関値を計算するスペクトラム拡散通信用パスサーチ回路において相関値を計算するときに受信信号を直接使用するのではなく、一度ＲＡＭに受信信号を蓄積することを特徴としている。
【００１９】
図１に、本発明によるパスサーチ回路構成を示すように、受信信号と拡散コードを乗算した結果を複数の相関器７で加算する。加算結果のＩ成分とＱ成分を２乗計算し電力値を求める。
【００２０】
本実施形態に従って、Ａ／Ｄ変換１から出力される１６Ｂｉｔのデジタル信号をＲＡＭ制御部２で３２ｂｉｔ幅に拡張する。拡張された信号を同期制御部３に従ってＲＡＭ５に一度蓄積し、ＲＡＭ制御部２に従って蓄積した受信信号を読み出す機能を設けている。
【００２１】
ＲＡＭ５から出力される受信信号はクロック毎に１ｃｈｉｐのデータが出力されるため、ｃｈｉｐレートのＴ倍のクロックを使用すると、入力受信信号を直接使用するより４倍のデータが相関器７に入力される。処理時間が１／Ｔとなるため、相関器の数を１／ＴとしてＲＡＭ５に蓄積された受信信号を複数回読み出すことにより、ほぼ同じ処理を行うことができる。従って、相関値の計算に要する時間の短縮と同条件での複数の相関値を計算することが可能になる。以下、上記特徴を踏まえた実施形態の詳細を説明する。
【００２２】
＜第１の実施形態の構成＞
図１を参照すると、本発明の一実施形態としての回路構成が示されている。本構成は３．８４ＭＨｚの入力データに対して、８倍の３０．７２ＭＨｚのクロックで動作しているものとする。また、３．８４ＭＨｚの入力データに対し、２倍のサンプリングデータポイント（７．６８ＭＨｚ）での処理を行うものとする。本構成は、受信信号を蓄積するためのＲＡＭ５を有する。アナログ受信信号はＡ／Ｄ変換器１に供給され、デジタル出力される。その出力は、ＲＡＭ制御部２で処理され、１６ｂｉｔの受信信号を３２ｂｉｔに拡張される。
【００２３】
３２ｂｉｔに拡張された処理データに対し、本実施形態に従って設けられたＲＡＭ５に供給されたデータは同期制御部３のタイミングにしたがってＲＡＭ５に書き込まれる。ＲＡＭ５には、同相加算を行う長さ（以降、同相加算数と省略）および同期検索幅（以降、窓幅と省略）分のデータが書き込まれる。
【００２４】
図１のＲＡＭ制御部２は、図２のように構成されている。本図において、デジタル出力された受信信号は、フリップフロップ（Ｆ／Ｆ）２０、２１、２２、２３でデータがシフトされる。１クロックおきにサンプルしたデータ（Ｆ／Ｆ２０の入力データとＦ／Ｆ２３の出力データ）を３２ｂｉｔ幅でＲＡＭ５に蓄積するため、８クロックに一度ＲＡＭ５に書き込まれ、アドレスがインクリメントされる。指定された長さの受信信号をＲＡＭ５に蓄積すると、ＲＡＭ５から受信信号を読み出す。読み出し時にアドレスを毎クロックインクリメントすることでクロック毎に１ｃｈｉｐ（２ｓａｍｐｌｅ）のデータが読み出される。なお、インクリメントするアドレスはアドレス・制御信号生成部２７により生成される。
【００２５】
かくして得られたデータは同相加算部６に供給され、拡散コード生成部４から同期制御部３に従って生成される拡散コードにより逆拡散される。同相加算部６には同相加算器７（以下、コリレータ７）がｍ個（７＿０、７＿１、…、７＿ｍ−２、７＿ｍ−１）存在する。各コリレータにはＲＡＭ制御部２から供給される受信信号と拡散コード生成部４から供給される拡散コードが入力される。受信信号（３２ｂｉｔ）は、コリレータ７＿ｍ（ｍ＝２ｎ（ｎは整数））には下位側１６ｂｉｔ、コリレータ７＿ｍ（ｍ＝２ｎ＋１（ｎは整数））には上位側１６ｂｉｔに分けて供給される。
【００２６】
拡散率（ＳＦ）＝Ｏ、同相加算数＝Ｐ、検索範囲＝Ｑ、検索間隔（ＯＳＲ）＝２と仮定すると、受信信号を受信信号蓄積用ＲＡＭ５にＷｒｉｔｅするのは（Ｏ＊Ｐ＋Ｑ）＊２となり、受信信号蓄積用ＲＡＭ５はＯ＊Ｐ＋Ｑ  ｗｏｒｄ必要となる。
【００２７】
図３を参照すると、図１の７＿ｍ（ｍは整数）コリレータは以下のように構成されている。すなわち、受信信号と拡散コードをｃｈｉｐ毎に乗算し加算するものである。
【００２８】
デジタル出力されたクロック毎の信号をＲ0 、Ｒ1 、…Ｒk*8-2 、Ｒk*8-1 （ｋ＝（Ｏ＊Ｐ＋Ｑ））、拡散コード生成部４から出力される拡散コードをＣ0 、Ｃ1 、Ｃ2 、…Ｃk-2 、Ｃk-1 とする。これらを乗算して加算した結果は（Ｉm ，Ｑm ）＝Ｒ0 ・Ｃ0 ＋Ｒ8 ・Ｃ1 ＋…＋Ｒk*8-1 ・Ｃk-1 となり、各コリレータに収められた相関値データをＰ／Ｓ変換８でシリアルデータを出力し、電力計算部９で電力を求めるとＰm ＝Ｉm2＊Ｑm2となる。このＰm をプロファイル用ＲＡＭ１１への書き込み、読み出しを繰り返しながら累積加算部１０で複数回加算（Ｑm ＝Ｐm ＋Ｑm ）する。複数回加算するのはプロファイルの精度を高めるためであり、累積加算結果Ｑm がパス情報となる。このパス情報の中から閾値を超えた値がパスのタイミングとなる。
【００２９】
なお、図１のＡ／Ｄ変換１は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。
また、図１の拡散コード生成部４は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。
【００３０】
＜第１の実施形態の動作＞
以下、第１の実施形態の動作につき説明する。まず、受信信号の蓄積、読み出しフローについて図４を用いて説明する。
デジタル出力された信号を対象ｓｙｍｂｏｌ数＋窓幅分受信信号蓄積ＲＡＭ５に格納する（Ｔ０−Ｔ１）。その後蓄積したデータを読み出し、逆拡散を行う。読み出し動作は、クロック毎に１ｃｈｉｐのデータが出力されるため読み出し時間は蓄積時の１／８となる（Ｔ１−Ｔ２、Ｔ２−Ｔ３、…）。複数回繰り返すことにより処理時間の短縮となる。
【００３１】
受信信号蓄積の動作ついて図５のタイミング図を用いて説明する。まず、デジタル出力された受信信号をＣＬＯＣＫでデータタイミングをシフトする。データを４ｓａｍｐｌｅ毎にＲＡＭ５に蓄積するためＲＸＩＱ（１６ｂｉｔ）とＲＸＩＱ４（１６ｂｉｔ）を連結しｂｉｔ幅を３２ｂｉｔに拡張した信号ＲＡＭＤＢＩ（３２ｂｉｔ）を生成する。ＲＡＭＤＢＩはＲＡＭ５への入力データ信号に使用される。３２ｂｉｔに拡張するのはＲＸＩＱ（１６ｂｉｔ）とＲＸＩＱ４（１６ｂｉｔ）は同じタイミングで逆拡散を行えるため１タイミングの拡散コードデータで２タイミングの逆拡散を行うことができ、処理の高速化を実現することができるためである。
【００３２】
一方受信信号の読み出し動作については、図６のタイミング図にしたがって、実行される。すなわち、ＲＡＭ５から３２ｂｉｔの信号が出力される。上位１６ｂｉｔと下位１６ｂｉｔの受信信号は同ｃｈｉｐのデータであり、１クロックに１ｃｈｉｐの逆拡散を行うことが可能となる。逆拡散されたデータは指定長さ分の同相加算を行い、同相加算結果をＰ／Ｓ変換部８でシリアルに出力され、出力データは電力計算部９で同相加算結果を２乗計算し受信電力を計算する。電力計算結果は、プロファイルＲＡＭ１１への書き込み、読み出し動作を繰り返しながら累積加算部１０で累積加算を行う。
【００３３】
以上の動作を行うことによりＲＡＭ１１にパスの遅延情報（遅延プロファイル）が作成される。
【００３４】
＜効果＞
このように、受信信号をＲＡＭ５に一度蓄積し、再度読み出すことにより図７に示している受信信号を直接逆拡散する場合に比べて処理を高速に行うことが可能である。図７では複数回処理を実行する毎に、逆拡散範囲の処理時間Ｙ（Ｔ０−Ｔ１）が必要となる。Ｓ回繰り返すと、図４ではＹ＋Ｙ＊Ｓ／８となるのに対し、図７ではＹ＊Ｓとなるため、Ｓ≧２の条件で処理時間の短縮が可能となる。
【００３５】
本実施形態では処理時間を高速化することによってある一定時間での処理量が増加されるため、受信信号を直接逆拡散する場合と比較して同じ処理量の逆拡散を行う場合にコリレータ数を大幅に削減することが可能であり、回路規模の削減につながる。
【００３６】
従って、ＬＳＩのチップ面積が小さくなり端末を小型化することができる。さらには、本実施形態では、ＲＡＭ５から繰り返し受信信号を読み出すことにより複数の基地局からの受信信号を同条件の受信信号を用いて遅延情報を作成することができる。
【００３７】
なお、上記実施形態では、更なる高速化をする方法としてクロック周波数をＺ倍としてもよい。Ｚ倍すると動作時間が１／Ｚとなるため、同程度の処理を行うのであればコリレータ数は１／Ｚにすることができる。ただし、受信信号をシフトする段数を増やす必要がある。
【００３８】
＜第２の実施形態＞
本発明の第２の実施形態として、その基本的構成は第１の実施形態の通りであるが、複数の基地局からのパス遅延情報の算出についてさらに工夫している。その構成は図１と同じであり、異なる点はプロファイルＲＡＭ１１の容量と、ＲＡＭ制御部２の制御方法が異なる。
【００３９】
異なる基地局間では互いにデータタイミングが異なるため、受信信号を蓄積する範囲と、蓄積した信号を読み出す開始位置を工夫する。逆拡散を行うのはｓｙｍｂｏｌ単位で行うと、異なる基地局間でｓｙｍｂｏｌタイミングは最大１ｓｙｍｂｏｌ異なる。そのため蓄積する範囲は上記第１の実施形態にて、＋１ｓｙｍｂｏｌの区間が必要である。
【００４０】
また、蓄積したデータを読み出す場合には、ＲＡＭ５を蓄積開始した時間とそこから最短のｓｙｍｂｏｌタイミングが対象基地局の読み出し開始アドレスとなる。ＲＡＭ５を蓄積開始した時間と対象基地局のタイミング差を算出する機能が必要となる。読み出し開始アドレスから、逆拡散対象範囲の受信信号を読み出し、対象基地局の拡散コードで逆拡散を行う。以後は上記第１の実施形態と同様に電力計算結果を基地局毎に分けられた格納領域に格納し、累積加算を行うことで複数基地局のパス遅延情報を算出する。
【００４１】
このように、本実施形態では、コリレータの数を増やすことなく、ＲＡＭ５の容量を大きくすることで複数基地局のパス遅延情報を算出することができる。
【００４２】
また、同じ受信信号を用いて複数基地局のパス遅延情報を算出することができるという効果が得られる。
【００４３】
＜第３の実施形態＞
上記第１、２の実施形態では、１ｃｈｉｐに対して２点のデータをサンプリングしているが、４点サンプリングする場合は受信信号を上記第１、２の実施形態より更にシフトすることと、受信信号蓄積用ＲＡＭ５のデータバス幅を６４ｂｉｔにするもしくは３２ｂｉｔのＲＡＭを２つ使用することによって行うことができる。サンプリング間隔が倍になるため、上記第１、２の実施形態と同じ窓幅のパス遅延情報を算出するためにはプロファイルＲＡＭ１１の容量は、上記第１、２の実施形態の倍必要になる。
【００４４】
そのための構成を、第３の実施形態として図８に示す。本構成では、受信信号を上記実施例より１クロック余分にデータをシフトし、ｃｈｉｐ内の４点をＲＡＭ５の１アドレスに同時に格納する。ＲＡＭ５への書き込みは８クロックに１回行われる。読み出しは上記第１、２の実施形態と同様にクロック毎に行われる。
【００４５】
従って、この第３の実施形態を用いた場合、受信信号蓄積の動作のタイミング図は図９のようになる。読み出し動作タイミングは上記第１、２の実施形態と同様であるため、１つのコードタイミングに対して４点の逆拡散を行うこととなる。読み出しを繰り返すことにより、コリレータを増やすこと無く精度の高いパス遅延情報を算出することができる。
【００４６】
このように、第３の実施形態では、さらに、２点サンプリングと４点サンプリングの切り替え制御機能と窓幅変更制御を追加することにより、ある特定タイミング周辺のパス遅延情報を高精度に求めることが可能となる。
【図面の簡単な説明】
【００４７】
【図１】第１、２の実施形態に係るパスサーチ回路の構成ブロック図である。
【図２】ＲＡＭ制御部２の詳細構成図である。
【図３】７＿ｍ（ｍは整数）コリレータの詳細構成図である。
【図４】第１の実施形態に係る受信信号の蓄積、読み出し動作の説明図である。
【図５】第１の実施形態に係る受信信号蓄積の動作に関するタイミング図である。
【図６】第１の実施形態に係る受信信号読み出しの動作に関するタイミング図である。
【図７】第１の実施形態に係らない受信信号の蓄積、読み出し動作の説明図である。
【図８】第３の実施形態に係るパスサーチ回路の構成ブロック図である。
【図９】第３の実施形態に係る受信信号蓄積の動作に関するタイミング図である。
【符号の説明】
【００４８】
１    Ａ／Ｄ変換器
２    ＲＡＭ制御部
３    同期制御部
４    拡散コード生成部
５    受信信号蓄積用ＲＡＭ
６    同相加算部
７＿ｍ    コリレータ
８    Ｐ／Ｓ変換
９    電力計算部
１０    累積加算部
１１    プロファイルＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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