(57)【要約】【課題】チップ全面に占めるポリシリコンの割合、つまりポリシコンの開口率を上げ、ＭＯＳトランジスタのゲート電極のエッチング工程においてゲート電極の細りを防止して、所望のゲート電極の幅が得られるようにする。【解決手段】半導体素子または配線を形成する回路形成領域Ａ〜Ｄ間の空き部分だけにダミーのポリシリコン３を配するのではなく、パッド２間にもダミーのポリシリコン１３を配することにより、半導体チップ１全面に占めるポリシリコン３，１３の割合、つまりポリシリコンの開口率を上げる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子および／または配線を形成する回路形成領域と、パッドを形成するパッド領域を有し、ポリシリコンをエッチングしてＭＯＳトランジスタのゲート電極を形成する前の半導体チップであって、
前記回路形成領域と回路形成領域の間、および前記パッドとパッドの間に、ダミーのポリシリコンを配置したことを特徴とする半導体チップ。
【請求項２】
半導体素子および／または配線を形成する回路形成領域と、パッドを形成するパッド領域を有し、ポリシリコンをエッチングしてＭＯＳトランジスタのゲート電極を形成する半導体チップの製造方法であって、
前記ゲート電極を形成するポリシリコンのエッチング工程の前に、ダミーのポリシリコンを、前記回路形成領域と回路形成領域の間、および前記パッドとパッドの間に配置することを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を形成する半導体チップ、および半導体チップの製造方法に係り、特に半導体チップにＭＯＳトランジスタのゲート電極を形成する技術に関するものである。
【背景技術】
【０００２】
図２は従来のダミーのポリシリコンの配置を含んだ半導体集積回路を形成する半導体チップの配置図である。
【０００３】
図２において、１は半導体チップ、２はパッド、３はダミーのポリシリコン、Ａ〜Ｄは半導体素子および／または配線を形成する回路形成領域である。
【０００４】
以上のように構成された半導体チップ１におけるダミーのポリシリコン３の配置について説明する。
【０００５】
通常、ＭＯＳトランジスタのゲート電極を形成するためにポリシリコンを使用する。
【０００６】
図３（ａ）〜（ｃ）はＭＯＳトランジスタのゲート電極形成に係るフローチャートである。
【０００７】
図３（ａ）〜（ｃ）において、４はＰ形基板、５はＰウェル領域、６はＮウェル領域、７はＰ＋ドープ領域、８はＮ＋ドープ領域、９はゲート酸化膜、１０は酸化領域であるＬＯＣＯＳ、１１はポリシリコン膜、１２はレジストである。
【０００８】
図３（ａ）に示すように、ＭＯＳトランジスタのゲート電極となるポリシリコン膜１１をチップ全面に成長させる。そしてレジスト１２をマスクとして、ゲート電極以外の不要のポリシリコン膜１１をエッチングする。
【０００９】
図３（ｂ）はポリシリコン膜１１のエッチング後の状態を示す。
【００１０】
図３（ｃ）は、エッチングに使用したレジスト１２を取り除いた状態であって、ゲート電極Ｇが形成される。
【００１１】
図３（ｂ）に示す工程において、レジスト１２をマスクとしてゲート電極以外の不要のポリシリコン膜１１をエッチングする際に、当該チップ全面に占めるポリシリコン１１の割合、すなわちポリシコン１１の開口率が、ある割合より低い場合には、エッチング工程において所定の量よりエッチングされてしまい、結果としてゲート電極Ｇの幅が細くなり、ＭＯＳトランジスタの特性もズレてしまうことになる。
【００１２】
このようなゲート電極Ｇの細りを防止するために、通常、図２のように回路形成領域Ａ〜Ｄ間の空き部分にダミーのポリシリコン３を置くことにより、ポリシリコン３の半導体チップ１全面に占める開口率を上げ、ゲート電極Ｇの細りを防止している。
【特許文献１】特開平１−２９８７２２号公報
【特許文献２】特開平４−３０２４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、近年、コスト削減などのために、回路形成領域をより効率的に、高密度に配置する傾向にあり、回路形成領域間の空き部分が少なくなってきており、ダミーのポリシリコンを回路形成領域間の空き部分に配置したとしても、ポリシリコンのチップ全面に占める開口率を上げることが困難になってきた。
【００１４】
本発明は、前記従来の問題を解決するものであり、チップ全面に占めるポリシリコンの割合、つまりポリシコンの開口率を上げ、ＭＯＳトランジスタのゲート電極のエッチング工程においてゲート電極の細りを防止して、所望のゲート電極の幅が得られるようにした半導体チップおよび半導体チップの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記目的を達成するため、本発明に係る半導体チップは、半導体素子および／または配線を形成する回路形成領域と、パッドを形成するパッド領域を有し、ポリシリコンをエッチングしてＭＯＳトランジスタのゲート電極を形成する前の半導体チップであって、前記回路形成領域と回路形成領域の間、および前記パッドとパッドの間に、ダミーのポリシリコンを配置したことを特徴とする。
【００１６】
また、本発明に係る半導体チップの製造方法は、半導体素子および／または配線を形成する回路形成領域と、パッドを形成するパッド領域を有し、ポリシリコンをエッチングしてＭＯＳトランジスタのゲート電極を形成する半導体チップの製造方法であって、前記ゲート電極を形成するポリシリコンのエッチング工程の前に、ダミーのポリシリコンを、前記回路形成領域と回路形成領域の間、および前記パッドとパッドの間に配置することを特徴とする。
【００１７】
そして、前記構成の本発明では、ダミーのポリシリコンを、回路形成領域間の空き部分だけでなく、パッドとパッドの間にも配置することにより、チップ全面に占めるポリシリコンの割合、つまりポリシリコンの開口率を上げることができ、ＭＯＳトランジスタのゲート電極のエッチング工程におけるゲート電極の細りを防止し、所望のゲート電極の幅を得ることができる。
【発明の効果】
【００１８】
本発明によれば、半導体素子および／または配線を形成する回路形成領域間の空き部分が少ない場合でも、ＭＯＳトランジスタのゲート電極を形成するポリシリコンのエッチング工程に要求されるポリシリコンの幅の精度を確保することが可能になり、エッチング工程の際のゲート電極の細りを防止して、所望のゲート電極の幅を得ることができる半導体チップおよび半導体チップの製造方法が実現する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
図１は本発明の実施形態を説明するためのダミーのポリシリコンの配置を含んだ半導体集積回路を形成する半導体チップの配置図である。
【００２１】
図１において、１は半導体チップ、２はパッド、３と１３はダミーのポリシリコン、Ａ〜Ｄは半導体素子および／または配線を形成する回路形成領域である。
【００２２】
以上のように構成された本実施形態の半導体チップにおけるダミーのポリシリコン３，１３の配置について説明する。
【００２３】
既述したように半導体チップ１の全面に占めるポリシリコンの割合、つまりポリシコンの開口率がある割合より低い場合には、エッチング工程において所定量よりも多くエッチングされてしまい、結果としてゲート電極の幅が細くなり、ＭＯＳトランジスタの特性もズレてしまうことになる。
【００２４】
そこで、本実施形態では、このようなゲート電極の幅が細りを防止するために、半導体素子または配線を形成する回路形成領域Ａ〜Ｄ間の空き部分だけにダミーのポリシリコン３を配するのではなく、パッド２間にもダミーのポリシリコン１３を配することにより、半導体チップ１全面に占めるポリシリコン３，１３の割合、つまりポリシリコンの開口率を上げるようにしている。
【００２５】
このことにより、図３（ａ）〜（ｃ）にて説明したＭＯＳトランジスタのゲート電極Ｇのエッチング工程において、ゲート電極Ｇの細りを防止し、所望のゲート電極Ｇの幅を所定量に確保することができるようになる。
【産業上の利用可能性】
【００２６】
本発明は、回路形成領域が効率的に、高密度に配置される半導体チップにゲート電極を形成する際に適用され、特にエッチング工程においてゲート電極の細りを防止して、所望のゲート電極の幅が得られるようにすることが要求される半導体チップおよび半導体チップの製造方法に用いて有効である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態を説明するためのダミーのポリシリコンの配置を含んだ半導体集積回路を形成する半導体チップの配置図
【図２】従来のダミーのポリシリコンの配置を含んだ半導体集積回路を形成する半導体チップの配置図
【図３】（ａ）〜（ｃ）はＭＯＳトランジスタのゲート電極形成に係るフローチャート
【符号の説明】
【００２８】
１  半導体チップ
２  パッド
３，１３  ダミーのポリシリコン
４  Ｐ形基板
５  Ｐウェル領域
６  Ｎウェル領域
７  Ｐ＋ドープ領域
８  Ｎ＋ドープ領域
９  ゲート酸化膜
１０  ＬＯＣＯＳ
１１  ポリシリコン膜
１２  レジスト
Ａ〜Ｄ  回路形成領域
Ｇ  ゲート電極
【図１】
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【図２】
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【図３】
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