(57)【要約】【課題】  本発明の目的は、高耐圧ＭＯＳＦＥＴに高電圧が印加された場合に、空乏化する程度のウエル深さであっても、リーク電流の発生を抑制でき、かつ半導体装置の製造工程数を低減することができるような半導体装置の駆動方法を提供することである。【解決手段】  本発明では、半導体装置の駆動時において、トランジスタのドレイン領域８に印加するドレイン電圧と同符号の電圧を、ウエルの周辺に存在する領域であって、かつドレイン領域と同じ導電型を有する領域２に対して印加するようにしている。【選択図】  図１ 
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【特許請求の範囲】
【請求項１】
半導体基板にトランジスタが形成された半導体装置の駆動方法であって、
前記トランジスタは、前記半導体基板の表面近傍に形成されたウエル上に形成されており、
前記半導体装置の駆動時において、前記トランジスタのドレイン領域に印加するドレイン電圧と同符号の電圧を、前記ウエルの周辺に存在する領域であって、かつ前記ドレイン領域と同じ導電型を有する領域に対して印加することを特徴とする、半導体装置の駆動方法。
【請求項２】
前記ウエルの周辺に存在する領域は、前記ドレイン領域と同じ導電形を有するウエルであることを特徴とする、請求項１に記載の半導体装置の駆動方法。
【請求項３】
前記半導体基板は、前記ウエルと異なる導電型を有しており、
前記ウエルの周辺に存在する領域は、前記半導体基板であることを特徴とする、請求項１に記載の半導体装置の駆動方法。
【請求項４】
前記ウエルの周辺に存在する領域に印加される電圧は、前記ドレイン電圧と略同じ大きさの電圧であることを特徴とする、請求項１に記載の半導体装置の駆動方法。
【請求項５】
半導体基板と、
前記半導体基板の表面近傍に形成されたウエルと、
前記ウエルの表面に形成されたトランジスタと、
前記ウエルの周辺に存在し、かつ前記トランジスタのドレイン領域と同じ導電型を有する領域と、
前記ウエルの周辺に存在する領域に対して、前記トランジスタのドレイン領域に印加するドレイン電圧と同符合の電圧を印加するための電極とを備える、半導体装置。
【請求項６】
前記ウエルと略同じ深さを有し、前記半導体基板の表面近傍に形成される低耐圧用ウエルと、
前記低耐圧用ウエルの表面に形成され、前記トランジスタよりも低い電圧で駆動する低耐圧トランジスタとをさらに備えることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
１以上の第１のトランジスタと、前記第１のトランジスタよりも低い電圧で駆動する１以上の第２のトランジスタとが同一の半導体基板に形成された半導体装置を製造する方法であって、
前記第１のトランジスタを形成するための第１のウエルおよび前記第２のトランジスタを形成するための第２のウエルを同時に形成する工程と、
前記第１のトランジスタを前記第１のウエル内に形成する工程と、
前記第２のトランジスタを前記第２のウエル内に形成する工程と、
前記第１のウエルの周辺に存在する領域であって、かつ前記第１のトランジスタのドレイン領域と同じ導電型を有する領域に対して、前記第１のトランジスタのドレイン電圧と同符号の電圧を印加するための電極を形成する工程とを備える、半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の駆動方法に関する発明であって、より特定的には、半導体基板にトランジスタが形成された半導体装置の駆動方法に関する発明である。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴは、液晶ディスプレイのドライバーとして使用されることが多い。近年、液晶ディスプレイにおいては、高精細化、低消費電力化および大画面化が進んでいる。その結果、当該液晶ディスプレイに用いられるドライバーは、ますます、高耐圧、低消費電力が要求されるようになってきている。
【０００３】
ここで、上述したようなドライバーとして、同一の半導体基板上に、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとが併設された半導体装置が存在する。高耐圧ＭＯＳＦＥＴは、ＣＭＯＳを構成し、半導体チップ内部と外部の回路と接続する周辺回路に用いられる。また、低耐圧ＭＯＳＦＥＴは、ＣＭＯＳを構成し、高耐圧ＭＯＳＦＥＴを制御するための回路に用いられる。以下に、図面を参照しながら、上記半導体チップに用いられる高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯＳＦＥＴの構成を説明する。図６（ａ）は、高耐圧ＭＯＳＦＥＴの断面構造を示した図である。図６（ｂ）は、低耐圧ＭＯＳＦＥＴの断面構造を示した図である。なお、図６において、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとは、別々に記載されているが、これらは、同一の半導体基板上に形成されているものとする。
【０００４】
図６（ａ）に示すトランジスタは、高耐圧ＮｃｈＭＯＳＦＥＴと高耐圧ＰｃｈＭＯＳＦＥＴとが左右に並べて配置されたＣＭＯＳである。ここで、図６（ａ）の右側のトランジスタが、高耐圧ＰｃｈＭＯＳＦＥＴであり、図６（ａ）の左側のトランジスタが、高耐圧ＮｃｈＭＯＳＦＥＴである。
【０００５】
Ｐ型の半導体基板１０１の表面には、Ｎ型ウエル１０２が形成される。当該Ｎ型ウエル１０２の表面上には、高耐圧ＮｃｈＭＯＳＦＥＴおよび高耐圧ＰｃｈＭＯＳＦＥＴが形成される。まず、高耐圧ＮｃｈＭＯＳＦＥＴについて説明する。
【０００６】
Ｎ型ウエル１０２の左半分には、Ｐ型ウエル１０３が形成される。さらに、当該Ｐ型ウエル１０３の表面には、Ｎ型ソース拡散１０７ａ、Ｎ型ドレイン拡散１０７ｂ、ガードバンドＰ型拡散層１０８およびＬＯＣＯＳ酸化膜１０９ａ〜ｆが形成されている。さらに、ＬＯＣＯＳ酸化膜１０９ａ〜ｆの下には、Ｎ型オフセット拡散層１０４、Ｐ型チャンネルストップ拡散層１０５およびＮ型チャンネルストップ拡散層１０６が形成されている。ここで、Ｎ型オフセット拡散層１０４は、Ｎ型ソース拡散１０７ａ、Ｎ型ドレイン拡散１０７ｂの両脇に形成される。また、ＬＯＣＯＳ酸化膜１０９ｃおよびｄの一部ならびにゲート酸化膜１１１を覆うように、ゲート電極ポリシリコン１１０が形成される。また、Ｎ型オフセット拡散層１０４に接するように、Ｐ型チャンネルストップ拡散層１０５が形成される。
【０００７】
次に、高耐圧ＰｃｈＭＯＳＦＥＴについて説明する。Ｎ型ウエル１０２の右半分には、Ｎ型ウエル２０３が形成される。さらに、当該Ｎ型ウエル２０３の表面には、Ｐ型ソース拡散２０７ａ、Ｐ型ドレイン拡散２０７ｂ、ガードバンドＮ型拡散層２０８およびＬＯＣＯＳ酸化膜２０９ａ〜ｅが形成される。さらに、ＬＯＣＯＳ酸化膜２０９ａ〜ｅの下には、Ｐ型オフセット拡散層２０４、Ｎ型チャンネルストップ拡散層２０５およびＰ型チャンネルストップ拡散層２０６が形成される。ここで、Ｐ型オフセット拡散層２０４は、Ｐ型ソース拡散２０７ａおよびＰ型ドレイン拡散２０７ｂの周囲に形成される。また、ＬＯＣＯＳ酸化膜２０９ｂおよびｃの一部ならびにゲート酸化膜２１１を覆うように、ゲート電極ポリシリコン２１０が形成される。また、Ｐ型オフセット拡散層２０４に接するように、Ｎ型チャンネルストップ拡散層２０５が形成される。高耐圧ＮｃｈＭＯＳＦＥＴと高耐圧ＰｃｈＭＯＳＦＥＴとは以上のような構成を有する。
【０００８】
一方、図６（ｂ）に示すトランジスタは、低耐圧ＮｃｈＭＯＳＦＥＴと低耐圧ＰｃｈＭＯＳＦＥＴとが左右に並べて配置されたＣＭＯＳである。ここで、図６（ｂ）の右側のトランジスタが、低耐圧ＰｃｈＭＯＳＦＥＴであり、図６（ｂ）の左側のトランジスタが、低耐圧ＮｃｈＭＯＳＦＥＴである。
【０００９】
半導体基板１０１の表面には、Ｎ型ウエル３０２が形成される。当該Ｎ型ウエル３０２の表面上には、低耐圧ＮｃｈＭＯＳＦＥＴおよび低耐圧ＰｃｈＭＯＳＦＥＴが形成される。まず、低耐圧ＮｃｈＭＯＳＦＥＴについて説明する。
【００１０】
Ｎ型ウエル３０２の左半分には、Ｐ型ウエル３０３が形成される。さらに、当該Ｐ型ウエル３０３の表面には、Ｎ型ソース拡散３０６ａ、Ｎ型ドレイン拡散３０６ｂならびにＬＯＣＯＳ酸化膜３０７ａおよびｂが形成されている。さらに、ＬＯＣＯＳ酸化膜３０７ａおよびｂの下には、Ｐ型チャンネルストップ拡散層３０４およびＮ型チャンネルストップ拡散層３０５が形成されている。また、ゲート酸化膜３１１上には、ゲート電極ポリシリコン３０８が形成される。
【００１１】
次に、低耐圧ＰｃｈＭＯＳＦＥＴについて説明する。Ｎ型ウエル３０２の右半分には、Ｎ型ウエル４０３が形成される。さらに、当該Ｎ型ウエル４０３の表面には、Ｎ型ソース拡散４０６ａ、Ｎ型ドレイン拡散４０６ｂならびにＬＯＣＯＳ酸化膜４０７ａおよびｂが形成されている。さらに、ＬＯＣＯＳ酸化膜４０７ａおよびｂの下には、Ｐ型チャンネルストップ拡散層４０４およびＮ型チャンネルストップ拡散層４０５が形成されている。また、ゲート酸化膜４１１上には、ゲート電極ポリシリコン４０８が形成される。低耐圧ＮｃｈＭＯＳＦＥＴと低耐圧ＰｃｈＭＯＳＦＥＴとは以上のような構成を有する。
【００１２】
ここで、図６に示すように、高耐圧ＮｃｈＭＯＳＦＥＴに形成されるＰ型ウエル１０３および高耐圧ＰｃｈＭＯＳＦＥＴに形成されるＮ型ウエル２０３の深さをＤ３とし、低耐圧ＮｃｈＭＯＳＦＥＴに形成されるＰ型ウエル３０３および低耐圧ＰｃｈＭＯＳＦＥＴに形成されるＮ型ウエル４０３の深さをＤ４とする。Ｄ３とＤ４とを比較すると、図６に示すように、Ｄ３のほうがＤ４よりも大きくなっている。ＭＯＳＦＥＴが上記のような構造を取るのは、リーク電流の発生を防止するためである。以下に、図６を用いて詳しく説明する。
【００１３】
まず、高耐圧ＭＯＳＦＥＴのドレイン電極（すなわちドレイン拡散１０７ｂ、２０７ｂの電極を意味する。以下同じ。）には、低耐圧ＭＯＳＦＥＴのドレイン電極（すなわちドレイン拡散３０６ｂ、４０６ｂの電極を意味する。以下同じ。）よりも高い電圧が印加される。さらに従来のＭＯＳＦＥＴの駆動方法では、Ｎ型ウエル１０２、半導体基板１０１が接地電位に設定される。また、Ｐ型ウエル１０３も接地電位に設定されることが多い。そのため、高耐圧ＭＯＳＦＥＴに形成されたＰ型ウエル１０３は、低耐圧ＭＯＳＦＥＴに形成されたＰ型ウエル３０３およびＮ型ウエル４０３よりも空乏化しやすい。
【００１４】
その結果、高耐圧ＮｃｈＭＯＳＦＥＴのドレイン電極とＮ型ウエル１０２との間において、リーク電流が発生しやすくなるという問題が存在する。これに対して高耐圧ＰｃｈＭＯＳＦＥＴの場合はＮ型ウエル２０３とＮ型ウエル１０２とが同一導電型であるから、Ｎ型ウエル２０３の空乏化によっては、ＰｃｈＭＯＳＦＥＴのドレイン電極とＮ型ウエル１０２との間にはリーク電流は発生しにくい。
【００１５】
かかる問題を解決するために、図６のＭＯＳＦＥＴでは、上記Ｐ型ウエル１０３の深さＤ３を、上記Ｐ型ウエル３０３の深さＤ４よりも深くしている。これにより、高耐圧ＮｃｈＭＯＳＦＥＴのドレイン電極に対して、高電圧が印加されても、Ｐ型ウエル１０３が完全に空乏化することが防止される。
【００１６】
また、当該分野における先行技術としては、例えば、特許文献１に示す発明も存在する。
【特許文献１】特開平１１−２０４７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述したように、ウエルの深さが領域によって異なるＭＯＳＦＥＴを製造する場合には、その製造工程数の多さが問題となってくる。以下に、詳しく説明する。
【００１８】
図６に示すＭＯＳＦＥＴでは、上述したように、高耐圧ＭＯＳＦＥＴが形成される領域に形成されるウエルの深さＤ３と、低耐圧ＭＯＳＦＥＴが形成される領域に形成されるウエルの深さＤ４とが異なる。このように、領域毎にウエルの深さが異なると、それぞれのウエルを形成するためのイオン注入処理や熱拡散処理における処理条件が異なってくる。そのため、高耐圧ＭＯＳＦＥＴが形成される領域のウエルと、低耐圧ＭＯＳＦＥＴが形成される領域のウエルとを共通の工程で形成することができない。その結果、ＭＯＳＦＥＴを製造するための工程数が、増大してしまう。
【００１９】
そこで、Ｐ型ウエル１０３およびＮ型ウエル２０３の深さＤ３を、高耐圧ＭＯＳＦＥＴのドレイン電極に高電圧が印加されても、当該Ｐ型ウエル１０３およびＮ型ウエル２０３が空乏化しない程度の深さにすると共に、Ｐ型ウエル１０３およびＮ型ウエル２０３の深さＤ３と、Ｐ型ウエル３０３およびＮ型ウエル４０３の深さＤ４とを等しくすることが考えられる。このように、Ｄ３とＤ４とを決定することにより、Ｐ型ウエル１０３およびＮ型ウエル２０３の空乏化を原因として発生するリーク電流を抑制することができる。さらに、Ｐ型ウエル１０３とＮ型ウエル２０３とＰ型ウエル３０３とＮ型ウエル４０３との深さが等しいので、これらのウエルを同一の熱拡散処理で形成することができるようになり、ＭＯＳＦＥＴの製造工程数が低減される。
【００２０】
しかしながら、Ｐ型ウエル１０３およびＮ型ウエル２０３の深さＤ３を、高耐圧ＭＯＳＦＥＴに高電圧が印加されても、当該Ｐ型ウエル１０３およびＮ型ウエル２０３が完全に空乏化しない程度の深さにすると、Ｎ型ウエル１０２の間隔Ｄ５が、小さくなってしまう。その結果、Ｎ型ウエル１０２、半導体基板１０１が接地電位のとき、Ｐ型ウエル１０３の電位が接地電位とするときは問題ないが、Ｐ型ウエル１０３を負の高電圧に設定するような場合は、ＭＯＳＦＥＴ駆動時において、半導体基板１０１とＰ型ウエル１０３との間でリーク電流が発生しやすくなるという新たな問題が発生する。また、形成されるそれぞれのウエル深さが相対的に深くなるので、ウエル１０３の熱拡散処理等に要する時間が長くなるという問題も発生する。
【００２１】
そこで、本発明の目的は、高耐圧ＭＯＳＦＥＴに高電圧が印加された場合に、ウエルの熱拡散時間を短縮でき、完全に空乏化する程度のウエル深さであっても、リーク電流の発生を抑制でき、かつ半導体装置の製造工程数を低減することができるような半導体装置の駆動方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明では、半導体装置の駆動時において、トランジスタのドレイン領域に印加するドレイン電圧と同符号の電圧を、ウエルの周辺に存在する領域であって、かつドレイン領域と同じ導電型を有する領域に対して印加するようにしている。
【００２３】
また、ウエルの周辺に存在する領域は、前記ドレイン領域と同じ導電形を有するウエルであってもよいし、半導体基板であってもよい。
【００２４】
また、ウエルの周辺に存在する領域に印加する電圧は、ドレイン電圧と略同じ大きさの電圧であることが望ましい。
【００２５】
ここで、本発明は、上記半導体装置の駆動方法のみならず、半導体装置に対しても向けられている。具体的には、当該半導体装置は、半導体基板の表面近傍に形成されたウエルと、ウエルの表面に形成されたトランジスタと、ウエルの周辺に存在し、かつトランジスタのドレイン領域と同じ導電型を有する領域と、トランジスタのドレイン領域と同時に、ウエルの周辺に存在する領域に対して、同符合の電圧を印加するための電極とを備える。
【００２６】
また、ウエルと略同じ深さを有し、半導体基板の表面近傍に形成される低耐圧用ウエルと、低耐圧用ウエルの表面に形成され、トランジスタよりも低い電圧で駆動する低耐圧トランジスタとがさらに設けられていてもよい。
【００２７】
また、本発明は、半導体装置のみならず、半導体装置の製造方法に対しても向けられている。具体的には、第１のトランジスタを形成するための第１のウエルおよび第２のトランジスタを形成するための第２のウエルをそれぞれ半導体基板の所定の領域に同時に形成し、第１のトランジスタを第１のウエル内に形成し、第２のトランジスタを第２のウエル内に形成し、半導体基板内に形成され、第１のウエルの周辺に存在する領域であって、かつトランジスタのドレイン領域と同じ導電型を有する領域に対して、第１のトランジスタのドレイン電圧と同符号の電圧を印加するための電極を形成するようにしている。
【発明の効果】
【００２８】
本発明では、ドレイン領域に対して印加する電圧と同じ符号を有する電圧を、トランジスタが形成されているウエルの周辺に存在する領域であって、かつドレイン領域と同じ導電型を有する領域に対して印加するようにしている。そのため、ウエルの周辺に存在する領域の電位が、ウエルよりも高くなる。その結果、ドレイン領域に、ウエルが完全に空乏化するような高い電圧が印加されたとしても、ドレイン領域とウエルの周辺に存在する領域との間においてリーク電流が発生することが防止される。換言すると、当該駆動方法が適用されることにより、ウエルの深さを浅くしても、リーク電流の発生を防止できる。そのため、高耐圧ＭＯＳＦＥＴのウエル深さを低耐圧ＭＯＳＦＥＴのウエル深さと等しくすることが可能となり、これらの２つのウエルを同じ工程により形成できるようになる。
【００２９】
また、ウエルの周辺に存在する領域に印加される電圧と、ドレイン電圧とが略同じ大きさにされることにより、これらの２つの領域の電位が略等しくなる。その結果、これらの２つの間の領域においてリーク電流が発生することがより抑制される。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の一実施形態に係る半導体装置およびその駆動方法について図面を参照しながら説明する。当該半導体装置は、同一の半導体基板上に高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとが形成された装置である。そして、本実施形態に係る半導体装置では、高耐圧ＭＯＳＦＥＴが形成される領域のウエルの深さが、低耐圧ＭＯＳＦＥＴが形成される領域のウエルの深さにあわせて、浅く形成されている点において、上記従来の半導体装置と相違点を有する。さらに、本実施形態に係る半導体装置は、従来の半導体装置と駆動時における電圧の印加の方法が異なる。ここで、図１は、当該半導体装置の断面構造を示した図である。具体的には、図１（ａ）は、高耐圧ＭＯＳＦＥＴの断面構造を示し、図１（ｂ）は、低耐圧ＭＯＳＦＥＴの断面構造を示している。なお、図１において、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとは、別々に記載されているが、これらは、同一の半導体基板上に形成されているものとする。
【００３１】
まず、図１（ａ）を用いて、高耐圧ＭＯＳＦＥＴの構造について説明する。当該高耐圧
ＭＯＳＦＥＴは、ＣＭＯＳを構成し、半導体チップ内部と外部の回路とを接続する周辺回路に用いられる。当該高耐圧ＭＯＳＦＥＴは、低耐圧ＭＯＳＦＥＴよりも高い電圧で駆動する。
【００３２】
高耐圧ＭＯＳＦＥＴが形成される領域のＰ型の半導体基板１上には、Ｎ型ウエル２が形成される。そして、Ｎ型ウエル２の左半分には、高耐圧ＮｃｈＭＯＳＦＥＴが形成され、Ｎ型ウエル２の右半分には高耐圧ＰｃｈＭＯＳＦＥＴが形成される。すなわち、図１（ａ）では、左側のトランジスタが高耐圧ＮｃｈＭＯＳＦＥＴであり、右側のトランジスタが高耐圧ＰｃｈＭＯＳＦＥＴである。
【００３３】
高耐圧ＮｃｈＭＯＳＦＥＴは、Ｎ型ウエル２上に形成されたＰ型ウエル３上に形成され、Ｎ型オフセット拡散層４ａ〜ｄ、Ｐ型チャンネルストップ拡散層５ａ〜ｅ、Ｎ型チャンネルストップ拡散層６、Ｎ型ソース拡散７、Ｎ型ドレイン拡散８、ゲート電極ポリシリコン９、ゲート酸化膜１０、ガードバンドＰ型拡散層１１ａおよびｂならびにＬＯＣＯＳ酸化膜１２ａ〜ｆを備える。以下に、各構成部の配置について説明する。
【００３４】
まず、ガードバンドＰ型拡散層１１ａ、Ｎ型ソース拡散７、Ｎ型ドレイン拡散８およびガードバンドＰ型拡散層１１ｂが、それぞれが離間した状態で、Ｐ型ウエル３の表面上に配置される。そして、ガードバンドＰ型拡散層１１ａ、Ｎ型ソース拡散７、Ｎ型ドレイン拡散８およびガードバンドＰ型拡散層１１ｂの間には、ＬＯＣＯＳ酸化膜１２ｂ〜ｅが形成されている。これにより、ガードバンドＰ型拡散層１１ａ、Ｎ型ソース拡散７、Ｎ型ドレイン拡散８およびガードバンドＰ型拡散層１１ｂのそれぞれが絶縁される。
【００３５】
さらに、ＬＯＣＯＳ酸化膜１２ｃおよびｄの間のＰ型ウエル３の表面には、ゲート酸化膜１０が形成される。ゲート電極ポリシリコン９は、ＬＯＣＯＳ酸化膜１２ｃおよびｄの一部と、ゲート酸化膜１０全体とを覆うように形成される。
【００３６】
また、ＬＯＣＯＳ酸化膜１２ｃおよびｄの下には、Ｎ型オフセット拡散層４ｂおよびｃが形成される。また、ＬＯＣＯＳ酸化膜１２ｂおよびｃの下には、Ｎ型オフセット拡散層４ａおよびｄならびにＰ型チャンネルストップ拡散層５ｃおよびｄが配置される。当該Ｎ型オフセット拡散層４は、Ｎ型ソース拡散７およびＮ型ドレイン拡散８よりも不純物濃度が薄く形成される拡散層であり、トランジスタの耐圧を上昇させる役割を果たす。
【００３７】
また、高耐圧ＮｃｈＭＯＳＦＥＴの左右の両端には、ＬＯＣＯＳ酸化膜１２ａおよびｆが形成されている。これにより、高耐圧ＮｃｈＭＯＳＦＥＴは、隣接するトランジスタ等の素子から素子分離されている。そして、ＬＯＣＯＳ酸化膜１２ａおよびｆの下には、Ｐ型チャンネルストップ拡散層５ａ、ｂおよびｅならびにＮ型チャンネルストップ拡散層６が形成される。また、Ｎ型ドレイン拡散８の略真下のＮ型ウエル２には、電圧を印加するための電極（図示せず）が設置される。
【００３８】
次に、高耐圧ＰｃｈＭＯＳＦＥＴは、Ｎ型ウエル２上に形成されたＮ型ウエル２３上に形成され、Ｐ型オフセット拡散層２４ａ〜ｄ、Ｐ型チャンネルストップ拡散層２５、Ｎ型チャンネルストップ拡散層２６ａ〜ｄ、Ｐ型ソース拡散２７、Ｐ型ドレイン拡散２８、ゲート電極ポリシリコン２９、ゲート酸化膜３０、ガードバンドＮ型拡散層３１ａおよびｂならびにＬＯＣＯＳ酸化膜３２ａ〜ｆを備える。以下に、各構成部の配置について説明する。
【００３９】
まず、ガードバンドＮ型拡散層３１ａ、Ｐ型ソース拡散２７、Ｐ型ドレイン拡散２８およびガードバンドＮ型拡散層３１ｂが、それぞれが離間した状態で、Ｎ型ウエル２３の表面上に配置される。そして、ガードバンドＮ型拡散層３１ａ、Ｐ型ソース拡散２７、Ｐ型ドレイン拡散２８およびガードバンドＮ型拡散層３１ｂの間には、ＬＯＣＯＳ酸化膜３２ｂ〜ｅが形成されている。これにより、ガードバンドＮ型拡散層３１ａ、Ｐ型ソース拡散２７、Ｐ型ドレイン拡散２８およびガードバンドＮ型拡散層３１ｂのそれぞれが絶縁される。
【００４０】
さらに、ＬＯＣＯＳ酸化膜３２ｃおよびｄの間のＮ型ウエル２３上には、ゲート酸化膜３０が形成される。ゲート電極ポリシリコン２９は、ＬＯＣＯＳ酸化膜３２ｃおよびｄの一部と、ゲート酸化膜３０全体とを覆うように形成される。
【００４１】
また、ＬＯＣＯＳ酸化膜３２ｃおよびｄの下には、Ｐ型オフセット拡散層２４ｂおよびｃが形成される。また、ＬＯＣＯＳ酸化膜３２ｂおよびｅの下には、Ｐ型オフセット拡散層２４ａおよびｄならびにＮ型チャンネルストップ拡散層２６ｂおよびｃが配置される。当該Ｐ型オフセット拡散層２４は、Ｐ型ソース拡散２７およびＰ型ドレイン拡散２８よりも不純物濃度が薄く形成される拡散層であり、トランジスタの耐圧を上昇させる役割を果たす。
【００４２】
また、高耐圧ＮｃｈＭＯＳＦＥＴの左右の両端には、ＬＯＣＯＳ酸化膜３２ａおよびｆが形成されている。これにより、高耐圧ＮｃｈＭＯＳＦＥＴは、隣接するトランジスタ等の素子から素子分離されている。そして、ＬＯＣＯＳ酸化膜３２ａおよびｆの下には、Ｐ型チャンネルストップ拡散層２５およびＮ型チャンネルストップ拡散層２６ａおよびｄが形成される。なお、図１（ａ）の中心に存在するＬＯＣＯＳ酸化膜１２ｆとＬＯＣＯＳ酸化膜３２ａとは、同一のＬＯＣＯＳ酸化膜である。これは、説明を簡単にするために、２つの参照符号を使い分けたものである。
【００４３】
次に、図１（ｂ）を用いて、低耐圧ＭＯＳＦＥＴの構造について説明する。低耐圧ＭＯＳＦＥＴは、ＣＭＯＳを構成し、高耐圧ＭＯＳＦＥＴを制御するための回路に用いられる。当該低耐圧ＭＯＳＦＥＴは、高耐圧ＭＯＳＦＥＴよりも低い電圧で駆動する。
【００４４】
低耐圧ＭＯＳＦＥＴが形成される領域の半導体基板１上には、図１（ａ）のＮ型ウエル２と同一の深さのＮ型ウエル２が形成される。さらに、Ｎ型ウエル２の左半分には、低耐圧ＮｃｈＭＯＳＦＥＴが形成され、Ｎ型ウエル２の右半分には低耐圧ＰｃｈＭＯＳＦＥＴが形成される。すなわち、図１（ｂ）では、左側のトランジスタが低耐圧ＮｃｈＭＯＳＦＥＴであり、右側のトランジスタが低耐圧ＰｃｈＭＯＳＦＥＴである。
【００４５】
低耐圧ＮｃｈＭＯＳＦＥＴは、Ｎ型ウエル２上に形成されたＰ型ウエル４３上に形成され、Ｐ型チャンネルストップ拡散層４５ａおよびｂ、Ｎ型チャンネルストップ拡散層４６、Ｎ型ソース拡散４７、Ｎ型ドレイン拡散４８、ゲート電極ポリシリコン４９、ゲート酸化膜５０ならびにＬＯＣＯＳ酸化膜５２ａおよびｂを備える。以下に、各構成部の配置について説明する。
【００４６】
まず、Ｎ型ソース拡散４７とＮ型ドレイン拡散４８とが離間して配置される。そして、Ｎ型ソース拡散４７とＮ型ドレイン拡散４８との間には、ゲート酸化膜５０が形成され、当該ゲート酸化膜５０上には、ゲート電極ポリシリコン４９が形成される。
【００４７】
また、低耐圧ＮｃｈＭＯＳＦＥＴの左右の両端には、ＬＯＣＯＳ酸化膜５２ａおよびｂが形成される。これにより、低耐圧ＮｃｈＭＯＳＦＥＴは、他の隣接するトランジスタ等と素子分離される。
【００４８】
また、ＬＯＣＯＳ酸化膜５２ａおよびｂの下には、Ｐ型チャンネルストップ拡散層４５ａ〜ｃならびにＮ型チャンネルストップ拡散層４６とが形成される。
【００４９】
次に、低耐圧ＰｃｈＭＯＳＦＥＴは、Ｎ型ウエル２上に形成されたＮ型ウエル６３上に形成され、Ｐ型チャンネルストップ拡散層６５、Ｎ型チャンネルストップ拡散層６６ａおよびｂ、Ｎ型ソース拡散６７、Ｎ型ドレイン拡散６８、ゲート電極ポリシリコン６９、ゲート酸化膜７０ならびにＬＯＣＯＳ酸化膜７２ａおよびｂを備える。以下に、各構成部の配置について説明する。
【００５０】
まず、Ｎ型ソース拡散６７とＮ型ドレイン拡散６８とが離間してＮ型ウエル６３表面に配置される。そして、Ｎ型ソース拡散６７とＮ型ドレイン拡散６８との間には、ゲート酸化膜７０が形成され、当該ゲート酸化膜７０上には、ゲート電極ポリシリコン６９が形成される。
【００５１】
また、低耐圧ＮｃｈＭＯＳＦＥＴの左右の両端には、ＬＯＣＯＳ酸化膜７２ａおよびｂが形成される。これにより、低耐圧ＰｃｈＭＯＳＦＥＴは、他の隣接するトランジスタ等と素子分離される。
【００５２】
また、ＬＯＣＯＳ酸化膜７２ａおよびｂの下には、Ｐ型チャンネルストップ拡散層６５ならびにＮ型チャンネルストップ拡散層６６ａおよびｂとが形成される。
【００５３】
ここで、本実施形態に係る半導体装置の特徴部分である、ウエルの深さについて説明する。従来では、Ｐ型ウエルの深さは、高耐圧ＭＯＳＦＥＴが形成される領域では、相対的に深くなり、低耐圧ＭＯＳＦＥＴが形成される領域では、相対的に浅くなっていた。これに対して、本実施形態では、図１（ａ）の高耐圧ＭＯＳＦＥＴが形成される領域のＰ型ウエルのウエル深さＤ１は、図１（ｂ）の低耐圧ＭＯＳＦＥＴが形成される領域のＰ型ウエルのウエル深さＤ２にあわせて、相対的に浅く形成される。このように、２つの領域のウエル深さを同じにすることにより、これらのウエルを共通の工程で形成することが可能となり、工程数が削減される。また、Ｎ型ウエル２３，６３に対してもウエル深さを同じにすることにより１つの共通の工程で形成することができ、同様に工程数が削減できる。なお、これについては、後の半導体装置の製造方法において詳しく説明する。
【００５４】
以上のように構成された本実施形態に係る半導体装置において、以下にその駆動方法について、図面を参照しながら説明する。図２は、本実施形態に係る駆動方法で半導体装置を駆動した場合における、当該半導体装置の各部の電位を示したグラフである。横軸は、半導体装置の表面を基準とした場合の深さを示しており、縦軸は、各点における電位を示している。
【００５５】
本実施形態に係る半導体装置では、Ｎ型ドレイン拡散８に正のドレイン電圧が印加されている。具体的には、Ｎ型ドレイン拡散８には、約４０Ｖの電圧が印加されている。さらに、高耐圧ＮｃｈＭＯＳＦＥＴの下に存在するＮ型ウエル２に設けられた電極（図示せず）に対しても、ドレイン電圧と略同等の正の電圧が印加されている。具体的には、Ｎ型ウエル２に設けられた電極には、約４０Ｖの電圧が印加されている。このようにＮ型ウエル２に対しても電圧が印加される理由は、Ｎ型ドレイン拡散８にドレイン電圧が印加されることにより、Ｐ型ウエル３が空乏化し、リーク電流が発生することを防止するためである。以下に、図面を参照しながら詳しく説明する。
【００５６】
高耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルの深さを、低耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルと同じ深さにした半導体装置を、ドレイン電圧のみを印加する従来の駆動方式で駆動させた場合、当該高耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルが完全に空乏化してしまい、Ｎ型ドレイン拡散からＮ型ウエルにリーク電流が流れるという問題があった。
【００５７】
これに対して、本実施形態に係る半導体装置の駆動方法では、上述したようにＮ型ウエル２に対して、ドレイン電圧と略同じ大きさの電圧が印加されている。そのため、Ｎ型ドレイン拡散８の下の各部分の電位が、図２に示すようになる。具体的には、Ｎ型ドレイン拡散８の電位と、Ｎ型ウエル２の電位とが略等しくなり、Ｎ型ドレイン拡散８とＮ型ウエル２との間の部分の電位が低くなる。これにより、Ｎ型ドレイン拡散８とＮ型ウエル２とに電圧が印加されることにより、Ｐ型ウエル３が完全に空乏化したとしても、Ｎ型ドレイン拡散８からＮ型ウエル２に対してリーク電流が流れることが防止される。このとき半導体基板１は接地電位でＰ型ウエル３自体はＮ型ドレイン拡散８が順方向バイアスとならない範囲で任意の高電圧とすることができる。
【００５８】
最後に、図１に示す半導体装置を製造する方法について、図面を参照しながら説明する。図３および４は、本実施形態に係る半導体装置を製造する際の、各工程における工程断面図を示したものである。
【００５９】
まず、Ｐ型の半導体基板１上に、熱酸化およびＣＶＤ法を用いて、シリコン酸化膜８０およびシリコン窒化膜８１を順に形成する。次に、Ｎ型ウエル２を形成すべき領域に開口を有するフォトレジスト膜８２を、シリコン窒化膜８１上に形成する。これにより、半導体装置は、図３（ａ）に示す構造を有するようになる。
【００６０】
次に、フォトレジスト膜８２をマスクとして、開口領域のシリコン窒化膜８１をドライエッチングにより除去する。その後、フォトレジスト膜８２およびシリコン窒化膜８１を保護マスクとして、Ｐ（リン）を半導体基板１に対して注入する。これにより、半導体装置は、図３（ｂ）に示す構造を有するようになる。
【００６１】
次に、アッシング処理等により、フォトレジスト膜８２を除去する。そして、シリコン窒化膜８１で覆われていない部分のシリコン酸化膜８０に対して熱酸化処理を施す。これにより、図３（ｃ）に示すように、一部のシリコン酸化膜８０においてその膜厚が大きくなる。この後、ウエットエッチング処理等により、シリコン窒化膜８１が除去される。
【００６２】
シリコン窒化膜８１の除去が完了すると、シリコン酸化膜８０を保護マスクとして、Ｂ（ホウ素）を注入する。ここで、シリコン酸化膜８０は、Ｐが注入された領域については、厚い膜厚を有し、Ｐが注入されていない領域については、薄い膜厚を有する。そのため、膜厚が薄い領域（すなわち、Ｐが注入されていない領域）には、Ｂが注入され、膜厚が厚い領域（すなわち、Ｐが注入された領域）には、Ｂが注入されない。これにより、半導体装置は、図３（ｄ）に示すような構造を取るようになる。
【００６３】
次に、半導体基板１に対して熱処理を施して、図３（ｂ）および（ｄ）において注入した不純物（ＰおよびＢ）を拡散させる。これにより、高耐圧ＭＯＳＦＥＴ領域と低耐圧ＭＯＳＦＥＴ領域とのそれぞれにＮ型ウエル２が形成される。なお、熱処理条件は、例えば、基板温度が約１２００℃の状態で、処理時間が約３０時間である。これにより、約１２μｍの深さを有するＮ型ウエル２が形成される。熱処理が完了すると、シリコン酸化膜８０をウエットエッチングにより除去する。ここで、ウエットエッチング処理に用いられる薬品としては、例えば、フッ酸が挙げられる。その後、図４（ｅ）に示すように、熱酸化処理により、半導体基板１の表面にシリコン酸化膜８３が形成される。
【００６４】
次に、Ｎ型ウエル２３およびＮ型ウエル６３を形成すべき領域に開口部を有するフォトレジスト膜８４を、シリコン酸化膜８３上に形成する。この後、図４（ｆ）に示すように、当該フォトレジスト膜８４を保護マスクとして、Ｐを半導体基板１に対して注入する。この後、アッシング処理等により、フォトレジスト膜８４を除去する。
【００６５】
次に、Ｐ型ウエル３およびＰ型ウエル４３を形成すべき領域に開口部を有するフォトレジスト膜８５を、シリコン酸化膜８３上に形成する。この後、図４（ｇ）に示すように、当該フォトレジスト膜８５を保護マスクとして、Ｂを半導体基板１に対して注入する。この後、アッシング処理等により保護マスクを除去する。
【００６６】
次に、半導体基板１に対して熱処理を施して、図４（ｆ）および（ｇ）において注入した不純物（ＰおよびＢ）を拡散させる。これにより、図４（ｈ）に示すように、Ｐ型ウエル３、Ｐ型ウエル４３、Ｎ型ウエル２３およびＮ型ウエル６３が形成される。なお、熱処理条件は、例えば、基板温度が約１１５０℃の状態で、処理時間が約１０５分である。
【００６７】
ここで、Ｐ型ウエル３、Ｐ型ウエル４３、Ｎ型ウエル２３およびＮ型ウエル６３は、同一の熱拡散処理により形成されたものであるので、従来の半導体装置のウエルと異なり、Ｐ型ウエル３、Ｐ型ウエル４３は全て均一なウエル深さ（約２．０μｍ）を有する。また、Ｐ型ウエル３および４３の不純物濃度は、約２．４×１０16／ｃｍ3であり、Ｎ型ウエル２３および６３の不純物濃度は、約５．８×１０16／ｃｍ3である。
【００６８】
この後、シリコン酸化膜８３が除去され、各ウエルの表面に、高耐圧ＮｃｈＭＯＳＦＥＴ、高耐圧ＰｃｈＭＯＳＦＥＴ、低耐圧ＮｃｈＭＯＳＦＥＴおよび低耐圧ＮｃｈＭＯＳＦＥＴが形成される。
【００６９】
さらに、Ｎ型ウエル２には、Ｎ型ドレイン拡散８に印加されるドレイン電圧と略同じ大きさの電圧を印加するための電極（図示せず）が形成される。これにより、図１に示すような半導体装置が完成する。
【００７０】
以上のように、本実施形態に係る半導体装置の駆動方法によれば、ドレイン電圧と略同じ大きさを有する電圧が、高耐圧ＮｃｈＭＯＳＦＥＴが形成されるＰ型ウエルの下に存在するＮ型ウエルに対して印加される。これにより、Ｎ型ドレイン拡散とＮ型ウエルとの電位が等しくなり、これらの間にリーク電流が発生することが防止される。
【００７１】
また、本実施形態に係る半導体装置の駆動方法によれば、高耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルが完全に空乏化してもリーク電流の発生を抑制することができるので、高耐圧ＮｃｈＭＯＳＦＥＴのウエルの深さを従来よりも浅くすることが可能となる。そのため、高耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルの深さを、低耐圧ＮｃｈＭＯＳＦＥＴのＰ型ウエルおよび低耐圧ＰｃｈＭＯＳＦＥＴのＮ型ウエルの深さに揃えることが可能となる。その結果、これらのウエルを形成するための熱拡散処理（図４（ｈ）の処理）が一度で済むようになり、半導体装置の製造工程数が削減される。
【００７２】
なお、本実施形態では、高耐圧ＮｃｈＭＯＳＦＥＴについて説明を行ったが、高耐圧ＰｃｈＭＯＳＦＥＴにおいても、本実施形態に係る半導体装置の駆動方法を適用することが可能である。但し、高耐圧ＰｃｈＭＯＳＦＥＴに本実施形態に係る半導体装置の駆動方法を適用する場合には、負の電荷がＰ型の半導体基板に対して印加される。すなわち、ウエルに印加する電圧は、高耐圧ＭＯＳＦＥＴのドレイン電極に印加される電圧と同符号でなくてはならない。さらに、この場合には、半導体基板には、Ｐ型ドレイン拡散２８に印加されるドレイン電圧と同符号の電圧を印加するための電極（図示せず）が形成される必要がある。
【００７３】
また、本実施形態に係る半導体装置の駆動方法は、Ｐ型ウエルの下に存在するＮ型ウエルに印加するものとして説明を行っているが、電圧を印加する領域はこれに限らない。すなわち、電圧が印加される領域は、ドレイン領域と同じ導電型を有する領域であって、かつドレイン拡散領域の下に存在する領域であればよい。但し、ドレイン領域と、ドレイン領域と同じ導電型を有する領域との間には、当該ドレイン領域と異なる導電形を有するウエルが存在する必要がある。
【００７４】
また、本実施形態では、高耐圧ＮｃｈＭＯＳＦＥＴにおいて、ドレイン電極に印加される電圧の大きさと、Ｎ型ウエルに印加される電圧の大きさとは略同じ大きさであるとしているが、これらの電圧の大小関係はこれに限らない。すなわち、ドレイン電極に印加される電圧の方がＮ型ウエルに印加される電圧よりも大きくなっていてもよい。図５は、ドレイン電極に４０Ｖの電圧が印加され、Ｎ型ウエルに３０Ｖの電圧が印加されたときの、半導体装置の各部の電位を示したグラフである。横軸は、半導体装置の表面を基準とした場合の深さを示しており、縦軸は、各点における電位を示している。
【００７５】
図５に示すように、Ｎ型ウエルに印加される電圧が、ドレイン電極に印加される電圧よりも小さい場合であっても、電位の分布は、中央部分で窪んだ形状となる。すなわち、電圧が印加されたＮ型ウエルとドレイン電極との電位は高くなり、電圧が印加されていないＰ型ウエルの電位は低くなる。したがって、上述したように電圧が印加された場合であっても、リーク電流が発生することを防止可能できる。
【００７６】
なお、本実施形態に係る半導体装置の駆動方法は、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴとが１枚の半導体基板に形成された半導体装置に適用されるものとして説明をしたが、当該駆動方法を適用可能な半導体装置はこれに限らない。例えば、本実施形態に係る半導体装置の駆動方法は、１枚のチップに高耐圧ＭＯＳＦＥＴのみが形成されたような半導体装置に対しても、適用可能である。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置の駆動方法によれば、高耐圧ＭＯＳＦＥＴに高電圧が印加された場合に、空乏化する程度のウエル深さであっても、リーク電流の発生を抑制でき、かつ半導体装置の製造工程数を減らすことを実現できる効果を有し、半導体基板にトランジスタが形成された半導体装置の駆動方法等として有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明に係る半導体装置の断面構造を示した図
【図２】本発明に係る半導体装置の駆動方法で半導体装置を駆動させた場合における、当該半導体装置の各部分の電位を示した図
【図３】本発明に係る半導体装置の製造工程を示した図
【図４】本発明に係る半導体装置の製造工程を示した図
【図５】本発明に係る半導体装置の駆動方法で半導体装置を駆動させた場合における、当該半導体装置の各部分の電位を示した図
【図６】従来の半導体装置の断面構造を示した図
【符号の説明】
【００７９】
１  半導体基板
２  Ｎ型ウエル
３  Ｐ型ウエル
４  Ｎ型オフセット拡散層
５  Ｐ型チャンネルストップ拡散層
６  Ｎ型チャンネルストップ拡散層
７  Ｎ型ソース拡散
８  Ｎ型ドレイン拡散
９  ゲート電極ポリシリコン
１０  ゲート酸化膜
１１  ガードバンドＰ型拡散層
１２  ＬＯＣＯＳ酸化膜
２３  Ｎ型ウエル
２４  Ｐ型オフセット拡散層
２５  Ｐ型チャンネルストップ拡散層
２６  Ｎ型チャンネルストップ拡散層
２７  Ｐ型ソース拡散
２８  Ｐ型ドレイン拡散
２９  ゲート電極ポリシリコン
３０  ゲート酸化膜
３１  ガードバンドＮ型拡散層
３２  ＬＯＣＯＳ酸化膜
４３  Ｐ型ウエル
４５  Ｐ型チャンネルストップ拡散層
４６  Ｎ型チャンネルストップ拡散層
４７  Ｎ型ソース拡散
４８  Ｎ型ドレイン拡散
４９  ゲート電極ポリシリコン
５０  ゲート酸化膜
５２  ＬＯＣＯＳ酸化膜
６３  Ｎ型ウエル
６５  Ｐ型チャンネルストップ拡散層
６６  Ｎ型チャンネルストップ拡散層
６７  Ｎ型ソース拡散
６８  Ｎ型ドレイン拡散
６９  ゲート電極ポリシリコン
７０  ゲート酸化膜
７２  ＬＯＣＯＳ酸化膜
８０、８３  シリコン酸化膜
８１  シリコン窒化膜
８２、８４、８５  フォトレジスト膜
【図１】
2005085959.tif 000003
【図２】
2005085959.tif 000004
【図３】
2005085959.tif 000005
【図４】
2005085959.tif 000006
【図５】
2005085959.tif 000007
【図６】
2005085959.tif 000008
【手続補正書】
【提出日】平成16年4月13日(2004.4.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
まず、高耐圧ＭＯＳＦＥＴのドレイン電極（すなわちＮ型ドレイン拡散１０７ｂ、２０７ｂの電極を意味する。以下同じ。）には、低耐圧ＭＯＳＦＥＴのドレイン電極（すなわちドレイン拡散３０６ｂ、４０６ｂの電極を意味する。以下同じ。）よりも高い電圧が印加される。さらに従来のＭＯＳＦＥＴの駆動方法では、Ｎ型ウエル１０２、半導体基板１０１が接地電位に設定される。また、Ｐ型ウエル１０３も接地電位に設定されることが多い。そのため、高耐圧ＭＯＳＦＥＴに形成されたＰ型ウエル１０３は、低耐圧ＭＯＳＦＥＴに形成されたＰ型ウエル３０３およびＮ型ウエル４０３よりも空乏化しやすい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
しかしながら、Ｐ型ウエル１０３およびＮ型ウエル２０３の深さＤ３を、高耐圧ＭＯＳＦＥＴに高電圧が印加されても、当該Ｐ型ウエル１０３およびＮ型ウエル２０３が完全に空乏化しない程度の深さにすると、Ｎ型ウエル１０２の間隔Ｄ５が、小さくなってしまう。その結果、Ｎ型ウエル１０２、半導体基板１０１が接地電位のとき、Ｐ型ウエル１０３の電位が接地電位とするときは問題ないが、Ｐ型ウエル１０３を負の高電圧に設定するような場合は、ＭＯＳＦＥＴ駆動時において、半導体基板１０１とＰ型ウエル１０３との間でリーク電流が発生しやすくなるという新たな問題が発生する。また、形成されるそれぞれのウエル深さが相対的に深くなるので、Ｎ型ウエル１０３の熱拡散処理等に要する時間が長くなるという問題も発生する。