(57)【要約】      （修正有）【課題】低抵抗のシリサイド層と精度のよい抵抗素子を備えることによって優れた特性を有する半導体装置を提供する。【解決手段】基板１と、基板に形成されたトランジスタ及び抵抗素子を備え、トランジスタは、基板上で一方向に延びる島状のゲート３と、その側壁部に第１、第２及び第３絶縁層からなるサイドウォール４と、ゲートとサイドウォールとを介して対向する基板表面にそれぞれ配置されるソース及びドレイン５とを有し、ソースとドレインとの表面並びにゲートの上面がシリサイド化され、抵抗素子は、基板上の所定の領域に第１及び第２絶縁層を配置することにより基板表面がシリサイド化されないようにして基板表面部に形成されたことを特徴とする半導体装置。【選択図】図３
2005228966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、基板に形成されたトランジスタ及び抵抗素子を備え、
トランジスタは、基板上で一方向に延びる島状のゲートと、その側壁部に第１、第２及び第３絶縁層からなるサイドウォールと、ゲートとサイドウォールとを介して対向する基板表面にそれぞれ配置されるソース及びドレインとを有し、ソースとドレインとの表面並びにゲートの上面がシリサイド化され、
抵抗素子は、基板上の所定の領域に第１及び第２絶縁層を配置することにより基板表面がシリサイド化されないようにして基板表面部に形成され、
第１絶縁層は、予め基板上の全域に堆積させた第１絶縁層を、その上に選択的に配置された第２絶縁層をマスクにしてウェットエッチングすることによりサイドウォールと抵抗素子上に配置され、
第２絶縁層は、予め基板上の全域に堆積させた前記第１絶縁層上に更に堆積させた第２絶縁層を、その上にサイドウォールを形成するように配置された第３絶縁層と抵抗素子に対応して配置されたレジストとをマスクにしてイオンエッチングすることによりサイドウォール及び抵抗素子上に配置されることを特徴とする半導体装置。
【請求項２】
第１絶縁層と第３絶縁層とは、シリコン酸化膜からなり、第２絶縁層は、シリコン窒化膜またはシリコンカーバイトからなる請求項１記載の半導体装置。
【請求項３】
半導体基板の表面を複数の領域に分離する素子分離領域を形成して分離された各領域のいくつかをソースとドレインとゲートとを有するトランジスタ素子を形成する第１素子形成領域として使用し、他の領域のいくつかを抵抗素子を形成する第２素子形成領域として使用できるようにする工程と、
第１素子形成領域内の基板上に配置されて一方向に延びる島状のゲートを形成する工程と、
第１及び第２素子形成領域を含む基板上に第１絶縁層を堆積させる工程と、
第１絶縁層上に第２絶縁層を堆積させる工程と、
第２絶縁層上に第３絶縁層を堆積させる工程と、
ゲートの側壁部以外の第３絶縁層を除去し、ゲート側壁部にサイドウォールを形成する第１エッチング工程と、
ゲート及びサイドウォールをマスクとして素子形成領域と第２素子形成領域とに第１及び第２絶縁層を介して不純物を注入して基板表面に不純物拡散領域を形成し、これによって第１素子形成領域にゲートを挟んで配置されるソースとドレインとを形成し第２素子形成領域を所定の比抵抗にする工程と、
第２素子形成領域の一部または全域に形成する抵抗素子に対応する領域とサイドウォール部とを除く第２絶縁層を選択的に除去する第２エッチング工程と、
第２絶縁層をマスクとして第１絶縁層を選択的に除去する第３エッチング工程と、
第１及び第２絶縁層をマスクとして基板表面に金属膜を堆積してシリサイド化し、第２素子形成領域の第１及び第２絶縁層でマスクされた領域に抵抗素子を形成する工程と
を備える半導体装置の製造方法。
【請求項４】
第１エッチング工程は、異方性エッチングにより第３絶縁層を除去する工程であり、
第２エッチング工程は、イオンエッチングにより第２絶縁層を除去する工程であり、
第３エッチング工程は、ウェットエッチングにより第１絶縁層を除去する工程である請求項３記載の製造方法。
【請求項５】
第１絶縁層と第３絶縁層とは、シリコン酸化膜からなり、第２絶縁層は、シリコン窒化膜またはシリコンカーバイトからなる請求項３記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。より詳細には、低抵抗化のためのシリサイド層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化と、回路素子の高速化のために、素子形成領域をシリサイド化することにより配線抵抗を低減する技術が知られている。しかし、シリサイド層の比抵抗は、抵抗素子として用いるには非常に小さい。このような半導体装置では、抵抗素子として用いる特定の素子領域のみをシリサイド化しない方法が一般に用いられる。
公知の製造方法によって前記のような半導体装置を得る手法が知られている（例えば、特許文献１参照）。この製造方法は、主としてシリサイド化ブロックを目的とする第１絶縁層とゲート側壁部にサイドウォールを形成すること形成を目的とする第２絶縁層とを半導体基板上に堆積させる方法である。以下に、公知の半導体の製造工程を図を参照しながら説明する。
【０００３】
まず、図１２に示すように、シリコンからなる半導体基板１上に、素子分離領域２を形成し、これにより区画された複数の領域のいくつかをトランジスタ素子を形成する領域として用いる。前記各領域に、ゲート絶縁膜１０を介してポリシリコン膜からなるゲート３が形成され、また、これをマスクとして低濃度不純物拡散層である拡散層領域５が形成されている。ポリシリコン膜は不純物イオンがドーピングされることによって低抵抗化が図られており、低濃度不純物層は、ＬＤＤ拡散層であって、ＭＯＳトランジスタの特性及び信頼性向上のために形成されている。
【０００４】
次に、図１３に示すように、第１の絶縁層２１を半導体基板表面全面に堆積させ、その後さらに、第１の絶縁層２１とエッチング選択比、即ち、同一エッチング工程におけるエッチング速度の差異があるように選択された第２の絶縁層２２を堆積させる。これによって、図１２の半導体装置の表面全域に２層構造の側壁材料層を形成する。一例として、第１の絶縁層２１にはシリコン酸化膜、第２の絶縁層２２にはシリコン窒化膜が用いられる。
【０００５】
第１、第２の絶縁層２１，２２を形成した後、図１４に示すように、第１の絶縁層２１とエッチング選択比のある条件で第２の絶縁層２２を異方性エッチングする。次に、図１５に示すように抵抗素子として使用するための特定の素子領域を覆うようにレジストパターン６を形成する。
【０００６】
この半導体装置に対して高精度の加工が可能なイオンエッチング（あるいはプラズマエッチングともいう）処理を施すことにより第１の絶縁層２１を選択的に除去する。そして、抵抗素子領域上のレジストパターン６を除去して、図１６に示す半導体装置を得る。そして、図１７に示すように半導体装置にイオン注入処理を施し、図１７に示すような深い接合深さを有する高濃度不純物拡散層領域１１を形成する。ゲート３とその側壁部の第１及び第２絶縁層２１，２２からなるサイドウォールとを挟む両側に形成された拡散層領域は、ソース及びドレインになる。なお、この製造方法においては、抵抗素子領域を覆っている第１の絶縁層２１の膜厚は数十ｎｍと薄く、ソースおよびドレイン領域の形成時には、第１の絶縁層２１を通過してソース、ドレイン及び抵抗素子領域となる高濃度不純物拡散層１１に不純物イオンが注入される。
【０００７】
拡散層領域の形成を完了した後、図１９に示すように半導体装置の表面に金属層８を形成し、シリサイド化処理を行う。これによって、シリコン基板１あるいはポリシリコン膜からなるゲート３と金属層８とが接する境界面のソース、ドレイン及びゲート表面にシリサイド層９が形成され、シリサイド化ブロック用の第１の絶縁層２１が形成されなかった拡散層１１は、シリサイド化されずに残る。その後、表面の金属層８を除去して図２０に示す半導体装置が得られる。
【０００８】
ところで、以上に説明したような従来の製造方法において、シリサイド化ブロック用の第１の絶縁層２１を選択的に除去するためにイオンエッチングを行った場合、それに使用した混合ガス中の炭素及び酸素が、イオンエッチングに際して生じるウェハのセルフバイアスでの加速により半導体基板１中に打ち込まれ、図１６に示すように半導体基板１の表面付近に炭素及び酸素のダメージ層７が形成される。
【０００９】
そして、前記のようにして打ち込まれた炭素及び酸素により、半導体基板１の表面でのシリサイド化反応が局所的に阻害される。この結果、シリサイド化反応が十分に進まなくなる。たとえば高融点金属としてＣｏ（コバルト）  を使用した場合を例に説明すると、形成されるシリサイド層９（コバルトシリサイド：ＣｏＳｉ２）の形成が局所的に不均一になり、シリサイド層９（コバルトシリサイド：ＣｏＳｉ２）のシート抵抗値、即ち比抵抗の一例は、平均で約６．１  Ω／ｍ2であった。しかも、コバルトシリサイドが局所的に不均一に形成されるため、シート抵抗のばらつきが大きい。これに対して、表面付近に炭素及び酸素のダメージ層７を生じさせるイオンエッチング等のプラズマ処理をせずにコバルトシリサイドを形成した場合のシート抵抗は５．４Ω／ｍ2であり、前記のシート抵抗に比べて１０％程度低抵抗であった。
【００１０】
また、シリサイド層を形成するにあたり、高融点金属を堆積する前に、自然酸化膜を除去し、清浄な半導体基板１の表面を露出させる工程（図示せず）を経る。一例では、５〜２０ｎｍ程度の膜厚の熱酸化膜を除去するのに相当するＨＦ溶液によるウェットエッチングが必要である。このウェットエッチングの際に、シリサイド形成防止用のシリコン酸化膜からなる絶縁層２１もエッチングされてしまうおそれがある。というのも、このシリコン酸化膜２１はＭＯＳトランジスタの拡散層領域形成後に堆積する必要があり、ショートチャネル効果等の影響を抑制するため、２００〜６００℃程度の低温で堆積することが望ましい。その結果、シリコン酸化膜２１は熱酸化膜に比べてウェットエッチング耐性が非常に低く、例えばこの酸化膜の１％フッ酸によるエッチレートは、熱酸化膜の１０倍程度になる。これによって、前記ウェットエッチングの際にシリコン酸化膜２１の一部がなくなった抵抗素子領域に、図２０に示すような部分的なシリサイド層１２が形成され、シート抵抗の値が低くなってしまうこともある。
【００１１】
また、特許文献１には、前述と異なる製造方法も開示されている。この製造方法は、第１及び第２絶縁層を半導体基板上に堆積する点では前述の製造方法と共通しているが、前記ダメージ層７の発生を抑制するとともに、シリサイド化ブロック層の一部が後工程で除去されることのないように、前記ブロック層を第１及び第２絶縁層で形成する点が前述の方法と異なる。以下に、図を参照しながらこの製造方法を説明する。
【００１２】
まず、前述の製造方法と同様、図２１に示すように半導体基板１上に、素子分離領域２により区画された複数の素子領域、複数の素子領域の一部の素子領域に形成されたゲート３、拡散層領域５を形成する。そして、図２２に示すように第１絶縁層３１、第２絶縁層３２を堆積させて２層構造の絶縁膜を形成する。例えば、第１の絶縁層３１にはシリコン酸化膜、第２の絶縁層３２にはシリコン窒化膜が用いられる。そして、前述の製造方法のように第２の絶縁層３２をエッチングすることなく、第２絶縁層３２の上に抵抗素子領域に対応させたレジストパターン６を形成する。
【００１３】
次に、第１絶縁層３１を第２絶縁層３２と選択比の取れる条件でイオンエッチングし、図２３に示すような半導体装置を得る。レジストパターン６に対応して残される第１絶縁層３１は、イオンエッチングを適用することによって高い精度で加工される。その後、レジストパターン６を除去して、図２４に示すような半導体装置を得る。そして、図２４の半導体装置にイオン注入処理を施し、図２５示すような深い接合深さを有する拡散層領域５を形成する。
【００１４】
次に、図２５に示す形状の半導体装置に対して、第２絶縁層３２をマスクとして、第１絶縁層３１を、例えば１％ＨＦ溶液を用いたウェットエッチングによって選択的に除去する。この製造方法では、第１絶縁層の除去がウェットエッチングによってなされるので、イオンエッチングを用いて第１絶縁層を除去する前述の製造方法に対して、半導体基板１表面付近への炭素、酸素等のダメージなしにし、半導体装置を形成することができる。このようにして、図２６に示すような半導体装置が得られる。続くシリサイド層の形成工程は前述の製造方法と同様であり、図２７に示すように金属層８を堆積してシリサイド化処理を行ってシリサイド層９を形成した後に後に、前記の金属層８を除去して図２８に示す形態の半導体装置を得る。
【００１５】
この製造方法は、前述の製造方法の弊害を抑制しようとする物であるが、図２５に示すように抵抗素子（非サリサイド）領域上に第１絶縁層３１と第２絶縁層３２が形成されるのに対し、ソース及びドレイン領域上には第１絶縁層３１のみが形成される。このため、高濃度不純物拡散層１１を形成するために不純物を注入する際、抵抗素子領域は、ソース及びドレイン領域に比べて第２絶縁層４２による注入ロスが発生し、従って、ソース及びドレイン領域に比べて高濃度の拡散層が形成されない場合が生じる。さらに、第２絶縁層３２の膜厚は主としてサイドウォール形成のためのエッチング及びトランジスタ特性に関する要求によって決定されるため、同時に形成される抵抗素子領域の高濃度不純物拡散層の接合深さを最適化するために条件を設定することは困難である。このため、例えば数百Ω／ｍ2の比較的低い比抵抗を持つ抵抗素子を作成することは困難である。
【特許文献１】特開２００２−１９８４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前述したような従来の製造方法では、抵抗素子領域の抵抗値を安定して精度よく形成することが困難であったり、シリサイド層が高抵抗になってしまったりするおそれがある。半導体装置の製造に要する工程の大幅な複雑化、コストの大幅な増加を伴わずに、抵抗素子領域の拡散層の不純物濃度を最適化でき、所望の抵抗値を有する抵抗素子領域を更に安定して形成できる製造方法が望まれている。
【００１７】
この発明は、このような事情を考慮してなされたもので、低抵抗のシリサイド層と精度のよい抵抗素子を備えることによって優れた特性を有する半導体装置と、従来の製造方法に対して大幅に工程数を増やすことなく前記の半導体装置を安定して製造できる製造方法とを提供するものである。
【課題を解決するための手段】
【００１８】
この発明は、基板と、基板に形成されたトランジスタ及び抵抗素子を備え、トランジスタは、基板上で一方向に延びる島状のゲートと、その側壁部に第１、第２及び第３絶縁層からなるサイドウォールと、ゲートとサイドウォールとを介して対向する基板表面にそれぞれ配置されるソース及びドレインとを有し、ソースとドレインとの表面並びにゲートの上面がシリサイド化され、抵抗素子は、基板上の所定の領域に第１及び第２絶縁層を配置することにより基板表面がシリサイド化されないようにして基板表面部に形成され、第１絶縁層は、予め基板上の全域に堆積させた第１絶縁層を、その上に選択的に配置された第２絶縁層をマスクにしてウェットエッチングすることによりサイドウォールと抵抗素子上に配置され、
第２絶縁層は、予め基板上の全域に堆積させた前記第１絶縁層上に更に堆積させた第２絶縁層を、その上にサイドウォールを形成するように配置された第３絶縁層と抵抗素子に対応して配置されたレジストとをマスクにしてイオンエッチングすることによりサイドウォール及び抵抗素子上に配置されることを特徴とする半導体装置を提供するものである。
【００１９】
また別の観点から、この発明は、半導体基板の表面を複数の領域に分離する素子分離領域を形成して分離された各領域のいくつかをソースとドレインとゲートとを有するトランジスタ素子を形成する第１素子形成領域として使用し、他の領域のいくつかを抵抗素子を形成する第２素子形成領域として使用できるようにする工程と、第１素子形成領域内の基板上に配置されて一方向に延びる島状のゲートを形成する工程と、第１及び第２素子形成領域を含む基板上に第１絶縁層を堆積させる工程と、第１絶縁層上に第２絶縁層を堆積させる工程と、第２絶縁層上に第３絶縁層を堆積させる工程と、ゲートの側壁部以外の第３絶縁層を除去し、ゲート側壁部にサイドウォールを形成する第１エッチング工程と、ゲート及びサイドウォールをマスクとして素子形成領域と第２素子形成領域とに第１及び第２絶縁層を介して不純物を注入して基板表面に不純物拡散領域を形成し、これによって第１素子形成領域にゲートを挟んで配置されるソースとドレインとを形成し第２素子形成領域を所定の比抵抗にする工程と、第２素子形成領域の一部または全域に形成する抵抗素子に対応する領域とサイドウォール部とを除く第２絶縁層を選択的に除去する第２エッチング工程と、第２絶縁層をマスクとして第１絶縁層を選択的に除去する第３エッチング工程と、第１及び第２絶縁層をマスクとして基板表面に金属膜を堆積してシリサイド化し、第２素子形成領域の第１及び第２絶縁層でマスクされた領域に抵抗素子を形成する工程とを備える半導体装置の製造方法を提供するものである。
【発明の効果】
【００２０】
この発明の半導体装置は、第１絶縁層が、第２絶縁層をマスクとしてウェットエッチングすることによりサイドウォールと抵抗素子上に配置され、第２絶縁層が、その上にサイドウォールを形成する第３絶縁層と抵抗素子に対応して配置されたレジストとをマスクにしてイオンエッチングすることによりサイドウォール及び抵抗素子上に配置されるので、半導体基板の表面がイオンエッチングによるダメージを受けることによってシリサイド層が高抵抗化したり、抵抗素子領域が部分的にシリサイド化されて抵抗が不均一になったりせず、更に抵抗素子は、イオンエッチングにより第２絶縁層を高精度に除去したマスクを用いて形成されるので、精度のよい抵抗素子が得られる。従って、精度のよい抵抗素子と、低抵抗のシリサイド層を備えることによって優れた特性を有する半導体装置が得られる。
【００２１】
また、この発明の半導体装置の製造方法は、第１及び第２素子形成領域を含む基板上に第１絶縁層を堆積させる工程と、第１絶縁層上に第２絶縁層を堆積させる工程と、第２絶縁層上に第３絶縁層を堆積させる工程と、ゲートの側壁部以外の第３絶縁層を除去し、ゲート側壁部にサイドウォールを形成する第１エッチング工程と、ゲート及びサイドウォールをマスクとして素子形成領域と第２素子形成領域とに第１及び第２絶縁層を介して不純物を注入して基板表面に不純物拡散領域を形成し、これによって第１素子形成領域にゲートを挟んで配置されるソースとドレインとを形成し第２素子形成領域を所定の比抵抗にする工程と、第２素子形成領域の一部または全域に形成する抵抗素子に対応する領域とサイドウォール部とを除く第２絶縁層を選択的に除去する第２エッチング工程と、第２絶縁層をマスクとして第１絶縁層を選択的に除去する第３エッチング工程と、第１及び第２絶縁層をマスクとして基板表面に金属膜を堆積してシリサイド化し、第２素子形成領域の第１及び第２絶縁層でマスクされた領域に抵抗素子を形成する工程とを備えるので、第１絶縁膜のエッチングは、半導体基板の表面がイオンエッチングによるダメージを受けることによってシリサイド層が高抵抗化したり、抵抗素子領域が部分的にシリサイド化されて抵抗が不均一になることのない手法を選択し、第２絶縁層のエッチングは、第２絶縁層を高精度に除去したマスクを用いて抵抗素子が形成されるように選択することができるので、精度のよい抵抗素子と、低抵抗のシリサイド層を備えることによって優れた特性を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
この発明の半導体装置は、基板と、基板に形成されたトランジスタ及び抵抗素子を備え、トランジスタは、基板上で一方向に延びる島状のゲートと、その側壁部に第１、第２及び第３絶縁層からなるサイドウォールと、ゲートとサイドウォールとを介して対向する基板表面にそれぞれ配置されるソース及びドレインとを有し、ソースとドレインとの表面並びにゲートの上面がシリサイド化され、抵抗素子は、基板上の所定の領域に第１及び第２絶縁層を配置することにより基板表面がシリサイド化されないようにして基板表面部に形成され、第１絶縁層は、予め基板上の全域に堆積させた第１絶縁層を、その上に選択的に配置された第２絶縁層をマスクにしてウェットエッチングすることによりサイドウォールと抵抗素子上に配置され、第２絶縁層は、予め基板上の全域に堆積させた前記第１絶縁層上に更に堆積させた第２絶縁層を、その上にサイドウォールを形成するように配置された第３絶縁層と抵抗素子に対応して配置されたレジストとをマスクにしてイオンエッチングすることによりサイドウォール及び抵抗素子上に配置されることを特徴とする。
【００２３】
ここで、サイドウォールとは、ゲートの側壁部表面とその近くの半導体表面とに接して形成された絶縁層のことをいう。
ゲートは、例えば基板上にポリシリコン膜を堆積して形成してもよい。第１、第２及び第３絶縁層は、半導体基板上の全域に順次堆積させた後、各層を順次選択的にエッチングして除去し、これによってゲート側壁部のサイドウォールと抵抗素子上とに配置してもよい。
【００２４】
シリコン酸化膜に対するウェットエッチングは、ＨＦ溶液を用いて行うことが好ましいが、これに限られず、シリコン酸化膜とシリコンとのエッチング選択比がとれるものであれば用いることができる。シリコン酸化膜以外の材質であれば、その材質に適したエッチング液が選択される。
イオンエッチングは、例えばマグネトロンＲＩＥ装置を用いて行うことが好ましいが、これに限られず、例えば、単なる反応性イオンエッチング（ＲＩＥ）なども適用可能である。
第１絶縁層と第３絶縁層とは、シリコン酸化膜からなり、第２絶縁層は、シリコン窒化膜またはシリコンカーバイトからなっていてもよい。
【００２５】
また、別の観点から、この発明の半導体装置の製造方法は、半導体基板の表面を複数の領域に分離する素子分離領域を形成して分離された各領域のいくつかをソースとドレインとゲートとを有するトランジスタ素子を形成する第１素子形成領域として使用し、他の領域のいくつかを抵抗素子を形成する第２素子形成領域として使用できるようにする工程と、第１素子形成領域内の基板上に配置されて一方向に延びる島状のゲートを形成する工程と、第１及び第２素子形成領域を含む基板上に第１絶縁層を堆積させる工程と、第１絶縁層上に第２絶縁層を堆積させる工程と、第２絶縁層上に第３絶縁層を堆積させる工程と、ゲートの側壁部以外の第３絶縁層を除去し、ゲート側壁部にサイドウォールを形成する第１エッチング工程と、ゲート及びサイドウォールをマスクとして素子形成領域と第２素子形成領域とに第１及び第２絶縁層を介して不純物を注入して基板表面に不純物拡散領域を形成し、これによって第１素子形成領域にゲートを挟んで配置されるソースとドレインとを形成し第２素子形成領域を所定の比抵抗にする工程と、第２素子形成領域の一部または全域に形成する抵抗素子に対応する領域とサイドウォール部とを除く第２絶縁層を選択的に除去する第２エッチング工程と、第２絶縁層をマスクとして第１絶縁層を選択的に除去する第３エッチング工程と、第１及び第２絶縁層をマスクとして基板表面に金属膜を堆積してシリサイド化し、第２素子形成領域の第１及び第２絶縁層でマスクされた領域に抵抗素子を形成する工程とを備える。
【００２６】
第１エッチング工程は、異方性エッチングにより第３絶縁層を除去する工程であり、第２エッチング工程は、イオンエッチングにより第２絶縁層を除去する工程であり、第３エッチング工程は、ウェットエッチングにより第１絶縁層を除去する工程であってもよい。こうすれば、第１エッチング工程が異方性エッチングなので、ゲート側壁部にサイドウォールを形成するようにエッチングすることができ、第２エッチング工程が、イオンエッチングによるので、第２絶縁層を高精度に除去してマスクを形成することができてこのマスクを用いて抵抗素子が形成されるように選択することができ、第３エッチング工程がウェットエッチングによるので、半導体基板の表面がイオンエッチングによるダメージを受けることによってシリサイド層が高抵抗化したり、抵抗素子領域が部分的にシリサイド化されて抵抗が不均一になることがなく、精度のよい抵抗素子と、低抵抗のシリサイド層を備えることによって優れた特性を有する半導体装置を製造することができる。
異方性エッチングは、例えばマグネトロンＲＩＥ装置を用いたエッチングを適用することができるが、これに限られない。
【００２７】
また、第１絶縁層と第３絶縁層とは、シリコン酸化膜からなり、第２絶縁層は、シリコン窒化膜またはシリコンカーバイトからなっていてもよい。
（実施の形態）
以下、図面に示す実施形態に基づいてこの発明の実施の形態を詳述する。図１〜１１は、本発明装置の半導体装置の製造工程を示す工程図である。
はじめに、図１に示すように半導体基板１上に素子分離領域２を形成し、これらにより区画されてなる複数の素子形成領域のいくつかにトランジスタ素子を形成するため、ポリシリコンゲート膜からなるゲート３を形成し、また、これをマスクとして低濃度不純物拡散層である拡散領域５等を形成する。ここまでの工程は前述した公知の製造方法と同様である。
【００２８】
その後、図２に示すように第１絶縁層４１を半導体基板１全面に堆積させる。その上に第１絶縁層４１とエッチング選択比のとれる第２絶縁層４２を堆積させ、さらにその上に第２絶縁層４２とエッチング選択比のとれる第３絶縁層４３を堆積させて３層構造のサイドウォール用の絶縁層を形成する。この実施の形態において、第１絶縁層４１は、シリコン酸化膜を５〜２０ｎｍの膜厚で形成し、第２絶縁層４２として窒化シリコン膜（もしくはシリコンカーバイド膜）  を７．５〜３５ｎｍの膜厚で形成し、第３絶縁層４３としてシリコン酸化膜を２０〜６０ｎｍの膜厚でそれぞれ形成する。しかし、絶縁膜の材質と膜厚はこれに制約されず、他の絶縁膜を用いてもよいし、膜厚も前記の数値範囲外であってもよい。
【００２９】
次の工程は、マグネトロンＲＩＥ装置を用い、第３絶縁層４３を以下の条件で異方性エッチングして図３に示すようなサイドウォールを形成する。以下の条件はシリサイドブロック用の第２絶縁層４２とエッチング選択比のあるものである。
＜エッチング条件＞
Ｃ4Ｆ8／Ａｒ＝５／１５５ｓｃｃｍ、圧力１５０ｍＴｏｒｒ、
高周波電力６００Ｗ、磁場３０Ｇ
次に、図４に示すようにゲート３と主として第３絶縁層４３からなるサイドウォールとをマスクとして不純物のイオン注入を行い、これによって図５に示すようにゲート３となるポリシリコン膜、ソース及びドレイン領域となる高濃度不純物拡散層１１を形成する。
【００３０】
その後、図６に示すように抵抗素子領域を覆うようにレジストパターン６を形成する。そして、図７、８に示すようにシリサイドブロック用の第１及び第２絶縁層のエッチングを２段階で行うが、第２絶縁層４２をエッチングする際に、第２絶縁層４２を完全にエッチングすると同時に第１絶縁層４１を全てエッチングしてしまわないようにしなければならない。このため、第１絶縁層４１の膜厚は２０ｎｍ程度にすることが望ましい。
【００３１】
この実施の形態における第２絶縁層４２のエッチングは、マグネトロンＲＩＥ装置を用いて、以下の条件で実施する。
＜エッチング条件＞
ＣＦ4／ＣＨＦ3／Ｏ2／Ａｒ＝４５／１０／１０／９０ｓｃｃｍ、
圧力４０ｍＴｏｒｒ、高周波電力２００Ｗ、磁場０Ｇ
このようにして第２絶縁層４２を異方性エッチングした後、アッシング装置を用いてレジストパターン６を除去し、図７に示す形状の半導体装置を形成する。
【００３２】
次に、図８に示すように、第２絶縁層４２をマスクとして、第１絶縁層４１を、例えば１％ＨＦ溶液を用いて除去する。第１絶縁層４１は、前記のようなウェットエッチングによって行われるので、イオンエッチングを用いる場合のように半導体基板１表面付近への炭素、酸素等のダメージを与えることなしにエッチングが行われる。このとき、第１絶縁層４１であるシリコン酸化膜は、イオンエッチングにより高精度に形成された第２絶縁層４２である窒化シリコン膜をマスクとして選択的にエッチングされるため、高精度のシリサイドブロック膜の加工が可能である。
【００３３】
このようにして、シリサイドブロック用の絶縁層の形成を完了すると、以後は、公知の製造方法と同様、図９に示すように、半導体装置の表面に金属層８を形成し、シリサイド化処理を行って図１０に示すようにシリサイド層９を形成する。その後、金属層８を除去して図１１に示すような半導体装置を得る。
【００３４】
この実施形態で、ポリシリコン上に形成したコバルトシリサイドのシート抵抗値は約５．４Ω／ｍ2である。この値は、従来の製造方法によって同様に形成したコバルトシリサイドのシート抵抗値の６．１Ω／ｍ2に対して低く、ポリシリコン上にイオンエッチング等のプラズマ処理をしないでコバルトシリサイドを形成した場合のシート抵抗値の５．４Ω／ｍ2と同じ値である。また、この発明の製造方法によれば、第１及び第２絶縁層４１，４２を残した素子領域のみ自己整合的に非シリサイド化することができる。従来の製造工程に比べて絶縁膜の体積とエッチングの工程が増加するものの、工程数が大きく増加することなく優れた特性の半導体装置が得られる。なお、ここでは、非シリサイド領域を抵抗素子として記述したが、非シリサイド領域がバイポーラ素子やＥＳＤ保護素子であっても本発明の製造方法を適用することができる。
【図面の簡単な説明】
【００３５】
【図１】この発明の実施形態の半導体装置の製造工程を示す工程図である。
【図２】この発明の実施形態の半導体装置の製造工程における、異なる工程を示す工程図である。
【図３】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図４】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図５】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図６】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図７】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図８】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図９】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１０】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１１】この発明の実施形態の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１２】公知の半導体装置の製造工程を示す工程図である。
【図１３】公知の半導体装置の製造工程における、異なる工程を示す工程図である。
【図１４】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１５】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１６】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１７】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１８】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図１９】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２０】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２１】公知の半導体装置の異なる製造工程を示す工程図である。
【図２２】公知の半導体装置の製造工程における、異なる工程を示す工程図である。
【図２３】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２４】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２５】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２６】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２７】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【図２８】公知の半導体装置の製造工程における、さらに異なる工程を示す工程図である。
【符号の説明】
【００３６】
１    半導体基板
２    素子分離領域
３    ゲート
４    サイドウォール
５    拡散領域、低濃度不純物拡散層
６    レジストパターン
７    炭素、酸素ダメージ層
８    金属層
９    シリサイド層
１０  ゲート絶縁膜
１１  高濃度不純物拡散層
１２  部分的なシリサイド層
２１，３１，４１  第１絶縁層
２２，３２，４２  第２絶縁層
４３  第３絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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