(57)【要約】  【課題】  チャージポンプの負荷を構成するレギュレータのオン時にチャージポンプの出力電位が過渡的に降下するのを低減する。  【解決手段】  第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧ＶＤＤ２をレギュレータ３０を構成するオペアンプ３１のＭＯＳトランジスタＭ８に電源入力し、オペアンプ３１からレギュレート電圧Ｖoutを出力する電源回路２００において、ＭＯＳトランジスタＭ８を相対的に小さい第１ＭＯＳトランジスタＭ８１と大きい第２ＭＯＳトランジスタＭ８２に分割構成し、制御信号Ｖｃ１に同期して第１ＭＯＳトランジスタＭ８１からの電流により平滑コンデンサ２４が充電される。制御信号Ｖｃ１から遅延時間ｔｄ遅延した制御信号Ｖｃ２に同期してアナログスイッチＳＷがオン制御され、それ以降、ＭＯＳトランジスタＭ８１とＭ８２からの合計電流により、レギュレートされて、出力端子Ｖoutからレギュレート電圧が出力される。【選択図】図１
2005044203.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプからの昇圧電圧をオペアンプを構成するＭＯＳトランジスタに電源入力し、制御信号によりオペアンプをオンしてオペアンプの出力端にレギュレート電圧を出力する電源回路において、
前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第２トランジスタのオンを第１トランジスタのオンより遅延させることを特徴とする電源回路。
【請求項２】
第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、
レギュレータが、前記第２電源ラインから内部のＭＯＳトランジスタに電源入力され、前記レギュレート電圧を出力するオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、
前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第１トランジスタのゲートに第２トランジスタのゲートがアナログスイッチを介して共通接続され、
第１制御信号により前記オペアンプがオンし、第１制御信号より遅延した第２制御信号により前記アナログスイッチがオンすることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備した電源回路に関する。
【背景技術】
【０００２】
従来のこの種の電源回路１００（例えば、特許文献１を参照）について図４を参照して説明する。電源回路１００は、クロック信号ＣＬＫに同期して充放電動作して昇圧電圧を出力するチャージポンプ１０と、チャージポンプ１０の出力電圧を電源入力してレギュレート電圧Ｖoutを出力するレギュレータ２０とで構成されている。
【０００３】
チャージポンプ１０は、図５に一例を示すように、２倍昇圧型で構成され、昇圧コンデンサ１１、平滑コンデンサ１２およびスイッチ１３，１４，１５，１６を有している。第１電源ラインＶＤＤ１と接地ラインＧｎｄ間にスイッチ１３、昇圧コンデンサ１１およびスイッチ１４が直列接続されている。第１電源ラインＶＤＤ１と昇圧コンデンサ１１およびスイッチ１４の接続点間にスイッチ１５が接続されている。スイッチ１３および昇圧コンデンサ１１の接続点と接地ラインＧｎｄ間にスイッチ１６および平滑コンデンサ１２が直列接続され、その直列接続点がチャージポンプ１０の出力端として第２電源ラインＶＤＤ２に接続されている。スイッチ１３，１４とスイッチ１５，１６とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。スイッチ１３，１４，１５，１６は、例えば、ＭＯＳトランジスタで構成される。
【０００４】
チャージポンプ１０の基本的な昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオン、スイッチ１５，１６がオフになり、電源電圧VDD１により昇圧コンデンサ１１が充電される。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオフ、スイッチ１５，１６がオンになり、昇圧コンデンサ１１は放電し、昇圧コンデンサ１１に充電された電圧に電源電圧VDDが加算された昇圧電圧が出力端子Ｖoutから出力されるとともに平滑コンデンサ１２に充電される。このオン／オフ制御が繰り返されて、チャージポンプ１０の出力端から第２電源ラインＶＤＤ２に昇圧電圧ＶＤＤ２が出力される。チャージポンプ１０は、クロック信号ＣＬＫ入力により、コンデンサ１１，１２の充電電圧が飽和するようにオン／オフ制御され、チャージポンプ１０の出力端に第１電源電圧ＶＤＤ１の２倍の昇圧電圧が出力される。
【０００５】
レギュレータ２０は、図４に示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２が電源入力され、レギュレート電圧Ｖoutを出力するオペアンプ２１と、オペアンプ２１の出力端電位を分圧しその分圧電圧をオペアンプ２１の反転入力端に供給する分圧抵抗Ｒ１，Ｒ２からなる分圧回路２２と、オペアンプ２１の非反転入力端に基準電圧Ｖrefを供給する基準電圧源２３と、オペアンプ２１の出力端と接地ラインＧｎｄ間に接続された平滑コンデンサ２４とを有している。オペアンプ２１は、チャージポンプ１０が完全に昇圧し終わった後にオンするとともに、出力不要時は低消費電力化のためオフするように、オン／オフ制御端子２１ａを有している。オン／オフ制御端子２１ａは制御信号入力端子Ｖｃに接続されている。さらに、レギュレータ２０は、オペアンプ２１がオフ時にオペアンプ２１の出力端電位を接地電位ＶＳＳにプルダウンさせるためにオペアンプ２１の出力端と接地ラインＧｎｄ間に接続されたプルダウンスイッチであるＮチャネルＭＯＳトランジスタ２５と、制御信号入力端子ＶｃとＭＯＳトランジスタ２５のゲート間に接続されたインバータ２６とを有している。
【０００６】
オペアンプ２１は、基本回路例を図６に示すように、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３〜Ｍ５とからなる差動増幅段と、ＰチャネルＭＯＳトランジスタＭ６とＮチャネルＭＯＳトランジスタＭ７とからなる出力段とで構成され、図４にも示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２がＭＯＳトランジスタＭ６のソースに電源入力され、ＭＯＳトランジスタＭ６のドレインからレギュレート電圧Ｖoutが出力される。
【０００７】
この電源回路１００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ２０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路から供給される。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路の出力が同じく内部に構成されるタイミング発生回路に供給され、そのタイミング発生回路からのタイミング信号が供給される。
【０００８】
上記構成の電源回路１００の動作を図７を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力されている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとオペアンプ２１はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ３に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。
【特許文献１】特開２０００−１００１８７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、従来の電源回路１００は、レギュレータ２０がチャージポンプ１０の負荷を構成しており、レギュレータ２０が時刻Ｔ２にオンしたとき、チャージポンプ１０からの昇圧電圧ＶＤＤ２がオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電されるが、チャージポンプ１０出力は一定の出力抵抗を持っており、このとき、図７に示すように、昇圧電圧ＶＤＤ２は過渡的に降下する。チャージポンプ１０は、この降下電圧が大き過ぎると、チャージポンプ１０が立ち下がったままになったり、他の電圧との関係でラッチアップが発生したりする虞があり、これを防止するために、チャージポンプの負荷駆動能力を大きくする必要があり、この電源回路を構成する半導体集積回路のチップサイズが大きくなるという問題があった。
従って、本発明の目的は、レギュレータ立ち上がり時のチャージポンプの電圧降下を小さくした電源回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の電源回路は、チャージポンプからの昇圧電圧をオペアンプを構成するＭＯＳトランジスタに電源入力し、制御信号によりオペアンプをオンしてオペアンプの出力端にレギュレート電圧を出力する電源回路において、前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第２トランジスタのオンを第１トランジスタのオンより遅延させることを特徴とする。
また、本発明の電源回路は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、レギュレータが、前記第２電源ラインから内部のＭＯＳトランジスタに電源入力され、前記レギュレート電圧を出力するオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第１トランジスタのゲートに第２トランジスタのゲートがアナログスイッチを介して共通接続され、  第１制御信号により前記オペアンプがオンし、第１制御信号より遅延した第２制御信号により前記アナログスイッチがオンすることを特徴とする。
上記手段によれば、第２電源ラインの電圧ＶＤＤ２がオペアンプのＭＯＳトランジスタに電源入力され、オペアンプの出力端にレギュレート電圧を出力するとき、ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、先ず、オン抵抗の大きい第１トランジスタのみで出力するので、そのとき、第２電源ラインＶＤＤ２の電圧降下を少なくして、レギュレータを立ち上げることができ、その後、第１トランジスタと第２トランジスタとで出力しても、第２電源ラインＶＤＤ２の電圧降下を抑えることができる。
【発明の効果】
【００１１】
本発明によれば、従来の電源回路よりもレギュレータ立ち上がり時におけるチャージポンプ出力電位の降下を少なくでき、ラッチアップ等の問題が起きにくくなる。従って、チャージポンプの負荷駆動能力を大きくする必要がなくなり、この電源回路を構成する半導体集積回路のチップサイズを小さくできる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施形態の電源回路２００について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４に示す従来の電源回路１００と異なる点は、レギュレータ２０に替わりレギュレータ３０を有し、レギュレータ３０は、オペアンプ２１に替わりオペアンプ３１を有している点である。また、オペアンプ３１がオペアンプ２１と異なる点は、基本回路例を図２に示すように、オペアンプ３１の電源入力端と出力端間のＭＯＳトランジスタとして、ＭＯＳトランジスタＭ６に替わりＭＯＳトランジスタＭ８を有している点である。ＭＯＳトランジスタＭ８は、相対的に小さい第１ＭＯＳトランジスタＭ８１と大きい第２ＭＯＳトランジスタＭ８２とが並列接続で分割構成されている。例えば、ＭＯＳトランジスタＭ８のゲート幅は１２０００μｍで、第１ＭＯＳトランジスタＭ８１と第２ＭＯＳトランジスタＭ８２とは、例えば、２０００μｍと１００００μｍのゲート幅に分割構成される。第２ＭＯＳトランジスタＭ８２のゲートは、アナログスイッチＳＷを介して第１ＭＯＳトランジスタＭ８１のゲートに共通接続されている。また、オペアンプ３１は、オン／オフ制御端子２１ａと同一機能のオン／オフ制御端子３１ａと、アナログスイッチＳＷのオン／オフ制御端子３１ｂとを有している。オン／オフ制御端子３１ａは制御信号入力端子Ｖｃ１に接続され、オン／オフ制御端子３１ｂは制御信号入力端子Ｖｃ２に接続されている。制御信号入力端子Ｖｃ２には、制御信号入力端子Ｖｃ１に供給される制御信号Ｖｃ１より所定時間遅延した制御信号Ｖｃ２が供給される。
【００１３】
この電源回路２００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ３０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部で発振回路により供給してもよい。また、制御信号入力端子Ｖｃ１への制御信号入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部に構成される発振回路の出力を同じく内部に構成されるタイミング発生回路に供給し、そのタイミング発生回路で生成されるタイミング信号を供給してもよい。また、制御信号入力端子Ｖｃ２への制御信号Ｖｃ２の入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路の内部回路により供給してもよい。
【００１４】
上記構成の電源回路２００の動作を図３を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力され、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがレギュレータ３０に供給された状態となっている。この時刻Ｔ２に制御信号入力端子Ｖｃ１に"Ｈ"レベルの制御信号Ｖｃ１が入力されるとレギュレータ３０はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のＭＯＳトランジスタＭ８１に電源入力され、ＭＯＳトランジスタＭ８１からの電流により平滑コンデンサ２４が充電される。このとき、ＭＯＳトランジスタＭ８１はＭＯＳトランジスタＭ８２よりオン抵抗が高いため、平滑コンデンサ２４への充電が従来の電源回路１００に較べて緩慢に行われ、平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、従来の電源回路１００に較べて小さく抑えることができる。
【００１５】
次に、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、出力端子Ｖoutの電位がＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧近くまで十分に立ち上がる、時刻Ｔ２から遅延時間ｔｄ経過後の時刻Ｔ４に、制御信号入力端子Ｖｃ２に"Ｈ"レベルの制御信号Ｖｃ２が入力されるとアナログスイッチＳＷがオン制御されて、電源電圧ＶＤＤ２＝６ｖがＭＯＳトランジスタＭ８２にも電源入力され、以降、ＭＯＳトランジスタＭ８１とＭ８２からの合計電流により、レギュレートされて、出力端子ＶoutからＶout＝５ｖのレギュレート電圧が出力される。
【００１６】
以上のように、第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧をレギュレータ３０のオペアンプ３１を構成するＭＯＳトランジスタＭ８に電源入力し、制御信号Ｖｃ１によりオペアンプ３１をオンしてオペアンプ３１の出力端にレギュレート電圧を出力する電源回路２００において、ＭＯＳトランジスタＭ８が相対的に小さい第１ＭＯＳトランジスタＭ８１と大きい第２ＭＯＳトランジスタＭ８２に分割構成され、第２ＭＯＳトランジスタＭ８２のオンを第１ＭＯＳトランジスタＭ８１のオンより所定時間ｔｄ遅延させるようにしたので、オペアンプ３１の立ち上がり時における第２電源ラインＶＤＤ２の電圧降下を少なくできる。
【００１７】
尚、上記実施例では、チャージポンプを２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプに適用することもできる。また、チャージポンプを正のチャージポンプを例に説明したが、負のチャージポンプに適用することもできる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態の電源回路２００の回路図
【図２】図１の電源回路２００に用いられるオペアンプ３１の一例の回路図。
【図３】図１に示す電源回路２００の動作を示す電圧波形図。
【図４】従来の電源回路１００の回路図
【図５】図１および図４の電源回路に用いられるチャージポンプ１０の一例の回路図。
【図６】図４の電源回路１００に用いられるオペアンプ２１の一例の回路図。
【図７】図４に示す電源回路１００の動作を示す電圧波形図。
【符号の説明】
【００１９】
ＶＤＤ１  第１電源ライン
ＶＤＤ２  第２電源ライン
１０  チャージポンプ
２２  分圧回路
２３  基準電圧源
２４  平滑コンデンサ
２５  ＮチャネルＭＯＳトランジスタ（プルダウンスイッチ）
２６  インバータ
３０  レギュレータ
３１  オペアンプ
Ｍ８    ＰチャネルＭＯＳトランジスタ
Ｍ８１  第１ＭＯＳトランジスタ（第１トランジスタ）
Ｍ８２  第２ＭＯＳトランジスタ（第２トランジスタ）
ＳＷ  アナログスイッチ
２００  電源回路
【図１】
2005044203.tif 000003
【図２】
2005044203.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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