(57)【要約】      （修正有）【課題】  ３次元構造を有するＭＯＳＦＥＴ等に応用可能なＳｉの板状微細構造を制御良く製造する。【解決手段】  微細なＳｉ構造の製造方法では、Ｓｉ基板上にＳｉＧｅ結晶を堆積し、エッチングする事で側壁が露出したＳｉＧｅ結晶５０４を形成し、この側壁に板状Ｓｉ微細構造５０６を成長させる。その後、選択的エッチングによってＳｉＧｅ結晶５０４を除去し、単結晶のＳｉ微細構造５０６だけを残す事で、孤立した単結晶の板状Ｓｉ微細構造を製造する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
シリコン（Ｓｉ）基板上にＳｉとゲルマニウム（Ｇｅ）を含有する結晶層を堆積する工程と、前記ＳｉとＧｅを含有する結晶層の一部を、前記Ｓｉ基板の表面から裏面に向かう方向にむかってエッチングする工程を含む微細なＳｉ構造の製造方法。
【請求項２】
請求項１記載の微細なＳｉ構造の製造方法において、シリコン（Ｓｉ）基板上にＳｉとゲルマニウム（Ｇｅ）を含有する結晶層を堆積する工程と、前記ＳｉとＧｅを含有する結晶層の一部を前記Ｓｉ基板の表面から裏面に向かう方向にむかってエッチングする工程の間に、前記ＳｉとＧｅを含有する結晶層の基板表面に対して垂直な側壁を露出させる工程と、前記側壁にＳｉ結晶層を成長させる工程とを含むことを特徴とする、前記Ｓｉ基板表面に対して凸状に突き出た板状のＳｉ単結晶層の製造方法。
【請求項３】
前記ＳｉとＧｅを含有する結晶層の一部を前記Ｓｉ基板の表面から裏面に向かう方向にむかってエッチングする工程において、エッチングはウエットエッチングによって行う事を特徴とする請求項1及び２記載のＳｉ微細構造の製造方法。
【請求項４】
前記ＳｉとＧｅを含有する結晶層の一部を前記Ｓｉ基板の表面から裏面に向かう方向にむかってエッチングする工程において、エッチングはドライエッチングによって行う事を特徴とする請求項1及び２記載のＳｉ微細構造の製造方法。
【請求項５】
請求項１から４記載の製造方法によって製造されたＳｉ微細構造を用いた半導体デバイス。
【請求項６】
請求項５記載の半導体デバイスは、前記Ｓｉ微細構造をチャネルとして用いた電界効果型半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体の加工方法に関し、特に、基板に垂直に突き出た板状の単結晶Ｓｉ微細構造の製造方法と、それを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）系半導体デバイスの主流であるＭＯＳ構造を有する電界効果トランジスタ（ＭＯＳＦＥＴ）は、ゲート長等のサイズの微細化によって、性能向上が図られてきた。しかしながら、近年、この様な微細化による弊害が顕著になってきている。この代表的な例がショートチャネル効果である。
【０００３】
図1は、従来のプレーナ型のＭＯＳＦＥＴを示している。ショートチャネル効果とは、微細化によってチャネル１０４の長さが短くなり、ソース１０１とドレイン１０２の距離が狭まった場合に顕著になる現象である。
【０００４】
すなわち、本来ＭＯＳＦＥＴはゲート１０３からの電界でチャネルに流れる電流を制御するが、ソース１０１とドレイン１０２との間の距離が近くなって、ドレイン１０２の電界がソース１０１にまで影響を及ぼすようになると、ゲート１０３の電界でチャネル１０４を制御できなくなってしまう（すなわち、ゲート１０３の電界ではＭＯＳＦＥＴの動作を制御できなくなる）のである。
【０００５】
このような問題を解決するために、図２に示すダブルゲートＭＯＳＦＥＴや、図３に示すトリプルゲートＭＯＳＦＥＴと呼ばれる３次元的な構造を有するトランジスタが提案されている（例えば、特許文献１）。
【０００６】
ダブルゲート構造のＭＯＳＦＥＴでは、幅が約１００ｎｍ程度かそれ以下のオーダーの幅を持つ板状のＳｉ微細構造からなるチャネル２０４の両側をゲート２０３ではさんだような構造をしており、トリプルゲートＭＯＳＦＥＴは板状のＳｉ微細構造からなるチャネル３０４の３面（両側面と上面）を囲むようにゲート３０３を配した構造となっている。
【０００７】
このようなダブルゲートやトリプルゲートの構造では、より多くの面積をゲートがチャネルと絶縁膜を挟んで接しており、ゲート電圧によるチャネルの支配力が高まる。これによって、ショートチャネル効果を抑制する事が可能となる。また、チャネルとして利用できる面がプレーナ型よりも多いため、より多くの電流を流す事が可能となる。
【特許文献１】特許第２７６８７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような新しいタイプのＭＯＳＦＥＴの製造工程では、基板からほぼ垂直に凸に突き出たような板状のＳｉ微細構造を有するチャネル２０４及び３０４の加工が不可欠である。従来、このような板状のＳｉ微細構造は、主としてドライエッチングによって形成されてきた。しかしながら、幅が約１００ｎｍかそれ以下のオーダーを有する板状Ｓｉ微細構造をドライエッチングで、制御良く作製するのは、非常に困難であるという課題を有していた。
【０００９】
本発明は、前記従来の課題を解決するもので、基板から垂直に突き出た板状のＳｉ微細構造を制御性良く形成する事を目的とする。
【課題を解決するための手段】
【００１０】
前記従来の課題を解決するために、本発明では、基板上において、基板表面に対してほぼ垂直に形成された単結晶シリコンゲルマニウム（ＳｉＧｅ）結晶側壁に単結晶Ｓｉのエピタキシャル成長を行い、その後、ウエットエッチングによってＳｉＧｅ結晶を除去し、基板表面からほぼ垂直に突き出た板状の単結晶Ｓi微細構造を製造する。
【００１１】
本構成によって、制御性良く板状の単結晶Ｓｉ微細構造が製造可能となり、これを用いた半導体デバイスの製造も容易となる。
【発明の効果】
【００１２】
本発明によれば、基板表面から垂直に突き出た板状の単結晶Ｓi微細構造を制御性良く製造可能となる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
（実施の形態１）
図４は、本発明の実施の形態１における方法で製造しようとするＳｉ基板４０１上に形成された板状Ｓｉ微細構造４０２の構造図である。以下に、図４のような構造を製造する手法について図５〜（ｅ）を参照して説明する。
【００１５】
まず図５のように、Ｓｉ基板５０１を洗浄後、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置に内に導入し、一旦、UHV-CVD装置内を、例えば２×10-9Torrまで真空引きした後、水素ガス雰囲気中で例えば８００℃の温度に基板を加熱する事で、清浄な基板表面を露出させる。次にＳｉ基板５０１の温度を５５０℃まで低下させ、原料ガスとして、例えばジシラン（Ｓｉ2Ｈ6）ガスを7×１０-5Torr、ゲルマン（ＧｅＨ4）ガスを３×１０-4Torrとなるように、装置に内に供給し、６００秒間結晶成長を行う。これにより、Ｇｅ濃度が約３０ａｔ．％の単結晶のＳｉＧｅ結晶５０２がエピタキシャルに約２００ｎｍ堆積できる。
【００１６】
次に、ＳｉＧｅ結晶層５０２の表面の一部をフォトリソグラフィーを使って、レジスト５０３で覆う。次に、レジスト５０３をマスクとして、ＳｉＧｅ結晶層５０２を、ドライエッチングによって、除去する。この工程によって、図６のように、ＳｉＧｅ結晶層５０２が一部切り取られる。これにより、Ｓｉ基板５０１の表面に対してほぼ垂直に側面が露出したＳｉＧｅ層５０４（以下、パターンニングされたＳｉＧｅ層と呼ぶ）が形成できる。
【００１７】
次に図６の状態の基板を洗浄し、再度、ＵＨＶ−ＣＶＤ装置内に導入し、真空引き後、基板を加熱し、清浄面を露出させる。そして基板の温度を例えば６００℃に保持し、ジシラン（Ｓｉ2Ｈ6）ガスのみを7×１０-5Torrの圧力で供給し、例えば６００秒間結晶成長を行う。これにより、図７のように、約１００ｎｍの厚さを持つ単結晶Ｓｉ５０５がエピタキシャルに成長できる。
【００１８】
次に、図７の状態の基板をドライエッチング装置に導入し、図８のように、パターンニングされたＳｉＧｅ層５０４の表面が露出するまでＳｉエピタキシャル層をエッチングする。この時、エッチングは、全体に均一に進行するので、結果として、図８に示すような、板状Ｓｉ微細構造５０６がパターンニングされたＳｉＧｅ結晶５０４の側面に付着したような構造が形成できる。
【００１９】
次に、パターンニングされたＳｉＧｅ結晶５０４を除去する。例えば、硝酸：フッ酸：水＝６０：６０：１からなるエッチング液に浸す。このエッチング液では、ＳｉＧｅ結晶がＳｉに比べておよそ１００倍程度エッチングされやすい。そのため、パターンニングされたＳｉＧｅ層５０４だけが、Ｓｉ基板５０１の表面から裏面に向かう方向に徐々にエッチングされる。この結果、図９のような板状の単結晶Ｓｉ微細構造５０６だけが残る。以上のような工程によって、基板から凸に突き出た板状単結晶Ｓｉ微細構造が形成できる。
【００２０】
なお、このエッチングにおいてＳｉに対するＳｉＧｅとの選択性を確保するため、ＳｉＧｅ結晶５０４におけるＧｅの濃度は１０％以上３０％以下であることが好ましい。１０％未満であると、このエッチングにおいて、Ｓｉに対するＳｉＧｅとの選択性が確保されず、単結晶Ｓｉ５０５と共にＳｉＧｅ結晶５０４までがエッチングされてしまい、結果として単結晶Ｓｉ微細構造５０６が形成されない、形成されたとしても非常に厚みが薄くなってしまう可能性がある。３０％を超えると、ＳｉＧｅ結晶５０４の歪みが大きくなり、結晶性が悪くなってＳｉＧｅ結晶５０４に転位が生じ、これにより単結晶Ｓｉ微細構造５０６の結晶性が悪くなる可能性がある。
【００２１】
上述のように、板状Ｓｉ微細構造の幅は、図７のＳｉ結晶のエピタキシャル成長の工程で決まる。一般に、Ｓｉ系材料のエピタキシャル成長の膜厚制御性はかなり高く、数ｎｍ程度の膜厚制御は容易に可能である。この事は、本実施の形態で説明した板状Ｓｉ微細構造の製造方法によれば、幅を少なくとも数ｎｍのレベルで制御した板状Ｓｉ微細工構造を容易に製造可能となる。
【００２２】
なお、本実施の形態１では、ＳｉＧｅ結晶やＳｉ結晶の堆積にＵＨＶ−ＣＶＤを用いたが、これに限られるものではなく、減圧ＣＶＤ等の熱ＣＶＤ装置であれば良い。また、原料ガスも上述に限られるものではなく、Ｓｉの原料ガスとして、ＳｉＨ4、ＳｉＨ2Ｃｌ2等を用いても良い。
【００２３】
さらに、本実施の形態では板状Ｓｉ微細構造４０２・５０６をＳｉＧｅ結晶の側面に成長させたが、かならずしも、純粋なＳｉＧｅ結晶である必要はない。例えば、ＣやＢやＰが含まれたＳｉＧｅ結晶であっても良い。つまりＳｉとは大きく異なるエッチングの選択比を持つ、ＳｉとＧｅを主成分とする結晶であればよい。また、組成も上述のように一定である必要はなく、連続的、不連続的に変化していてもよい。また、板状Ｓｉ微細構造の幅は、上述の１００ｎｍに限定されるものではない。
【００２４】
また、上述では、ＳｉＧｅ結晶の除去に、硝酸：フッ酸：水＝６０：６０：１のエッチング液を用いたが、Ｓｉとのエッチングの選択性が高ければこれ以外の薬液を用いても良く、さらにドライエッチングを使っても良い。
【００２５】
（実施の形態２）
実施の形態１では、１つの板状の単結晶Ｓｉ微細構造の製造方法について述べた。ここでは、類似の方法を使って、複数個の板状Ｓｉ微細構造を一度に製造する方法について述べる。例として、図１０に示すように、Ｓｉ基板６０１上に、４つの板状Ｓｉ微細構造６０２を製造する方法について図７を参照しながら以下に説明する。
【００２６】
まず図１１のように、Ｓｉ基板７０１を洗浄後、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置に内に導入し、一旦、UHV-CVD装置内を、例えば２×10-9Torrまで真空引きした後、水素ガス雰囲気中で例えば８００℃の温度に基板を加熱する事で、清浄な基板表面を露出させる。次にＳｉ基板７０１の温度を例えば５５０℃まで低下させ、原料ガスとして、例えば、ジシラン（Ｓｉ2Ｈ6）ガスを7×１０-5Torr、ゲルマン（ＧｅＨ4）ガスを３×１０-4Torrとなるように、装置に内に供給し、６００秒間結晶成長を行う。これにより、Ｇｅ濃度が約３０ａｔ．％のＳｉＧｅ結晶７０２が約２００ｎｍ堆積できる。
【００２７】
次に、ＳｉＧｅ結晶層７０２の表面の一部をフォトリソグラフィーを使って、レジスト７０３でパターンニングする。この時、レジストの幅やレジスト間の距離等は、最終的に作製したい板状Ｓｉ微細構造にあわせて設定する。ここでは例えば、レジストの幅を200nm、距離を４００ｎｍとする。次に、レジスト７０３で被覆されていない部分のＳｉＧｅ結晶層７０２を、ドライエッチングによって、エッチングする。この工程によって、図１２のように、Ｓｉ基板上に、ＳｉＧｅ結晶層が一部残ったような、パターンニングされたＳｉＧｅ層７０４が形成できる。
【００２８】
次に図１２の状態の基板を洗浄し、再度、ＵＨＶ−ＣＶＤ装置内に導入し、真空引き後、基板を加熱し、清浄面を露出させる。そして基板の温度を例えば６００℃に保持し、例えばジシラン（Ｓｉ2Ｈ6）ガスのみを7×１０-5Torrの圧力で供給し、６００秒間結晶成長を行う。これにより、図１３のように、約１００ｎｍの厚さを持つＳｉエピタキシャル層７０５が堆積できる。
【００２９】
次に、図１３の状態の基板をドライエッチング装置に導入し、図１４のように、パターンニングされたＳｉＧｅ層７０４の表面が露出するまでＳｉエピタキシャル層をエッチングする。
【００３０】
次に、図１４の状態の基板を、硝酸：フッ酸：水＝６０：６０：１からなるエッチング液に浸す。これにより、パターンニングされたＳｉＧｅ層７０４は、Ｓｉ基板７０１の表面から裏面に向かう方向に徐々にエッチングされ、最終的に、図１５のような４つの板状単結晶Ｓｉ微細構造７０５を形成できる。
【００３１】
ここでも、板状Ｓｉ微細構造の幅は、エピタキシャル工程によって決定されるので、非常に制御性良く、製造可能である。
【００３２】
なお、本実施の形態２では、４つの板状Ｓｉエピタキシャル層６０２・７０５を同時に作製する手法について述べたが、パターニングされたＳｉＧｅ層７０４の個数を変えることで、これ以外の数の板状Ｓｉ微細構造を同時に製造可能である。また、ＳｉＧｅ結晶やＳｉ結晶の堆積にＵＨＶ−ＣＶＤを用いたが、これに限られるものではなく、減圧ＣＶＤ等の熱ＣＶＤ装置であれば良い。
【００３３】
また、原料ガスも上述に限られるものではなく、Ｓｉの原料ガスとして、ＳｉＨ4、ＳｉＨ2Ｃｌ2等を用いても良い。また、上述では、ＳｉＧｅ側面に板状Ｓｉ微細構造を形成したが、板状Ｓi微細構造の支持層としては、純粋なＳｉＧｅである必要はなく、ＣやＢやＰが含まれていても良い。
【００３４】
また、板状Ｓｉ微細構造の幅や、間隔は上述の内容に限定されるものではない。これらの幅や間隔は、図１３のＳｉ結晶のエピタキシャル成長の工程や、図１１のＳｉＧｅ結晶のパターンニングの各工程において、調整可能である。さらに、本実施の形態２では、ＳｉＧｅ結晶の除去に、硝酸：フッ酸：水＝６０：６０：１のエッチング液を用いたが、Ｓｉとのエッチングの選択性が高ければこれ以外の薬液を用いても良く、さらにドライエッチングを使っても良い。
【００３５】
（実施の形態３）
ここでは、一例として、上述のような板状Ｓｉ微細構造を、３次元的構造を有するトリプルゲートＭＯＳＦＥＴに応用した場合について説明する。このＭＯＳＦＥＴは、図１６に示すように、基板から突き出た板状微細Ｓｉ構造８０３をゲート８０５で囲み、板状微細Ｓｉ構造８０３の両端にソース８０６とドレイン８０７が形成されたような構造を有している。以下、図９を使って、図１６のaa'の断面の加工の状況を説明する。
【００３６】
まず、図１７のように、Ｓｉ基板９０１とＢＯＸ層（埋め込み酸化膜層）９０２とＳＯＩ層（絶縁膜上のＳｉ層）９０３を有するＳＯＩ基板９０４を用意する。ここで、ＳＯＩ層９０３は、比較的薄く例えば１０ｎｍ程度としておく。この基板を洗浄後、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）装置に内に導入し、一旦、UHV-CVD装置内を、２×10-9Torrまで真空引きした後、水素ガス雰囲気中で800℃の温度に基板を加熱する事で、清浄な基板表面を露出させる。次にＳｉ基板１の温度を５５０℃まで低下させ、原料ガスとして、ジシラン（Ｓｉ2Ｈ6）ガスを7×１０-5Torr、ゲルマン（ＧｅＨ4）ガスを３×１０-4Torrとなるように、装置に内に供給し、６００秒間結晶成長を行う。これにより、Ｇｅ濃度が約３０ａｔ．％のＳｉＧｅ結晶９０５が約２００ｎｍ堆積できる。
【００３７】
次に、ＳｉＧｅ結晶層９０５の表面の一部をフォトリソグラフィーを使って、レジスト９０６で覆う。次に、レジスト９０６で被覆されていない部分のＳｉＧｅ結晶層を、ドライエッチングによって、エッチングする。エッチングは、ＢＯＸ層８０２が露出した時点で終了する。この工程によって、図１８のように、Ｓｉ基板上に、ＳｉＧｅ結晶層が一部残ったような、パターンニングされたＳｉＧｅ層９０７が形成できる。
【００３８】
図１８のレジスト９０６を除去後、基板を洗浄し、再度結晶成長を行う。ここでもＵＨＶ−ＣＶＤ装置を使う。基板を装置内に導入し、真空引き後、基板を加熱し、清浄面を露出させる。そして基板の温度を６００℃に保持し、ジシラン（Ｓｉ2Ｈ6）ガスのみを7×１０-5Torrの圧力で供給し、６００秒間結晶成長を行う。これにより、図１９のように、約１００ｎｍの厚さを持つＳｉエピタキシャル層が堆積できる。一方、ＢＯＸ層９０２の上には、ポリＳｉ層９０９が堆積する。なお、この時、パターニングされたＳｉＧｅ層９０７の側面にはジシランガスを導入してからすぐにＳｉエピタキシャル層９０８が成長するが、ジシランガスを導入してからＳｉＯ2からなるＢＯＸ層９０２の表面にポリＳｉ層９０９が堆積するまでには少し時間がかかるので、図１９に示すようにパターニングされたＳｉＧｅ層９０７とポリＳｉ層９０９との間にＳｉエピタキシャル層９０８が挟まれる。
【００３９】
次に、図１９の状態の基板をドライエッチング装置に導入し、図２０のように、パターンニングされたＳｉＧｅ層９０７の表面が露出するまでＳｉエピタキシャル層をエッチングする。この時、同時にポリＳｉ層９０９も同時に除去される。
【００４０】
次に、パターンニングされたＳｉＧｅ層９０７をエッチングにより除去する。この時、硝酸：フッ酸：水＝６０：６０：１からなるエッチング液を利用する。このエッチング液では、ＳｉＧｅ結晶がＳｉに比べておよそ１００倍程度エッチングされやすい。この結果、図２１のような板状Ｓｉ微細構造９１０が形成できる。
【００４１】
次に、図２２に示すようにＳＯＩ層９０３と板状Ｓｉ微細構造９１０を酸化して熱酸化膜９１１を形成する。そして、次に、図２３のように、ポリＳｉ９１２を、例えば、２００ｎｍ程度堆積する。これにより、図１６の板状Ｓｉ微細構造８０３と、ゲート酸化膜８０４とゲート８０５の形成が完了する。
【００４２】
次に、図１６におけるゲート酸化膜８０４とゲート８０５の部分だけをレジストで保護し、ドライエッチングを行って、ゲート酸化膜８０６とゲート８０５の部分以外の熱酸化膜９１１とポリＳｉ９１２を除去する。つまり、ゲート８０５以外の部分では、板状Ｓｉ微細構造８０３が露出した状態が実現できる。この状態でイオン注入を行う。例えば砒素を４×１０15／ｃｍ2程度のドーズ量で注入する。すると、ゲート８０５の下の部分は、ゲートを構成するのポリＳｉ９１２によって遮蔽されており、露出している板状Ｓｉ微細構造８０３の部分のみに不純物が注入される。そしてこの部分を、ソース８０６とドレイン８０７として利用すれば、３次元的なトリプルゲートＭＯＳＦＥＴが形成できる。
【００４３】
なお、ここでは、板状Ｓｉを1つだけ用いたＭＯＳＦＥＴについて述べたが、これに限定されるものではない。上述の実施の形態２に示すような手法を使って、図２４に示すような断面を持つ複数の板状Ｓｉを使ったＭＯＳＦＥＴも作製できる。
【００４４】
上記の実施の形態３では、ＳＯＩ基板を用いてＭＯＳＦＥＴを製造したが、通常のＳｉ基板を用いても製造可能である。また、板状Ｓｉ微細構造の幅を１００ｎｍとしたがこれに限定されるものでなく、Ｓｉ結晶をエピタキシャル成長する工程でこれ以外の膜厚のＳｉを成長すれば、さまざまな幅を持つ板状Ｓｉ微細構造が製造可能である。さらに、本実施の形態では、トリプルゲート型ＭＯＳＦＥＴの製造方法について述べたが、本発明によるＳｉ微細構造の製造方法は、ダブルゲート型ＭＯＳＦＥＴ等の板状Ｓｉを利用する様々なＭＯＳＦＥＴの製造にも応用可能である。
【産業上の利用可能性】
【００４５】
本発明にかかる板状Ｓｉ微細構造の製造方法は、サイズの制御性が良好であるという特徴を有し、例えば、３次元的な構造を持つＭＯＳＦＥＴの製造方法として有用である。
【図面の簡単な説明】
【００４６】
【図１】従来のプレーナ型ＭＯＳＦＥＴの断面図
【図２】ダブルゲート構造を有するＭＯＳＦＥＴを示す図
【図３】トリプルゲート構造を有するＭＯＳＦＥＴを示す図
【図４】実施の形態１における板状Ｓｉ微細構造の説明図
【図５】実施の形態１における板状Ｓｉ微細構造の製造方法の説明図
【図６】実施の形態１における板状Ｓｉ微細構造の製造方法の説明図
【図７】実施の形態１における板状Ｓｉ微細構造の製造方法の説明図
【図８】実施の形態１における板状Ｓｉ微細構造の製造方法の説明図
【図９】実施の形態１における板状Ｓｉ微細構造の製造方法の説明図
【図１０】実施の形態２における板状Ｓｉ微細構造の説明図
【図１１】実施の形態２における板状Ｓｉ微細構造の製造方法の説明図
【図１２】実施の形態２における板状Ｓｉ微細構造の製造方法の説明図
【図１３】実施の形態２における板状Ｓｉ微細構造の製造方法の説明図
【図１４】実施の形態２における板状Ｓｉ微細構造の製造方法の説明図
【図１５】実施の形態２における板状Ｓｉ微細構造の製造方法の説明図
【図１６】実施の形態３における板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの説明図
【図１７】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図１８】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図１９】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図２０】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図２１】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図２２】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図２３】実施の形態３における１つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの製造方法の説明図
【図２４】実施の形態３における２つの板状Ｓｉ微細構造を使ったＭＯＳＦＥＴの断面図
【符号の説明】
【００４７】
１０１  ソース
１０２  ドレイン
１０３  ゲート
１０４  チャネル
１０５  絶縁膜
２０１  ソース
２０２  ドレイン
２０３  ゲート
２０４  チャネル
２０５  絶縁膜
３０１  ソース
３０２  ドレイン
３０３  ゲート
３０４  チャネル
３０５  絶縁膜
４０１  Ｓｉ基板
４０２  板状Ｓｉ微細構造
５０１  Ｓｉ基板
５０２  ＳｉＧｅ層
５０３  レジスト
５０４  ハ゜ターンニングされたＳｉＧｅ層
５０５  Ｓｉエピタキシャル層
５０６  板状Ｓｉ微細構造
６０１  Ｓｉ基板
６０２  板状Ｓｉ微細構造
７０１  Ｓｉ基板
７０２  ＳｉＧｅ層
７０３  レジスト
７０４  ハ゜ターンニングされたＳｉＧｅ層
７０５  Ｓｉエピタキシャル層
７０６  板状Ｓｉ微細構造
８０１  Ｓｉ基板
８０２  ＢＯＸ層
８０３  板状Ｓｉ微細構造
８０４  ゲート酸化膜
８０５  ゲート
８０６  ソース
８０７  ドレイン
９０１  Ｓｉ基板
９０２  ＢＯＸ層
９０３  ＳＯＩ層
９０４  ＳＯＩ基板
９０５  ＳｉＧｅ層
９０６  レジスト
９０７  ハ゜ターンニングされたＳｉＧｅ層
９０８  Ｓｉエピタキシャル層
９０９  ポリＳｉ層
９１０  板状Ｓｉ微細構造
９１１  熱酸化膜
９１２  ポリＳｉ
１００１  Ｓｉ基板
１００２  ＢＯＸ層
１００３  板状Ｓｉ微細構造
１００４  熱酸化膜
１００５  ポリＳｉ
【図１】
2005085777.tif 000003
【図２】
2005085777.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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