(57)【要約】【課題】  ガードリングが損傷していること、および、その損傷箇所を特定することができる半導体チップおよびそのテスト方法を提供する。【解決手段】  半導体チップ１００は、半導体基板１０と、半導体基板の表面に形成された回路素子２０と、回路素子に電気的に接続された配線を含む配線層３０と、配線層と半導体基板との間に設けられた中間絶縁層４０と、回路素子の周囲を取り囲むように中間絶縁層中に設けられたガードリング５０と、ガードリングと回路素子との間、または、ガードリングの外側にある中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極６０、６１と、キャパシタ電極のそれぞれに電気的に接続されたパッド７０、７１、７２とを備えている。【選択図】  図１
2005228854.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された回路素子と、
前記回路素子に電気的に接続された配線を含む配線層と、
前記配線層と前記半導体基板との間に設けられた中間絶縁層と、
前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられた第1のガードリングと、
前記第1のガードリングと前記回路素子との間、または、前記第1のガードリングの外側にある前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、
前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えた半導体チップ。
【請求項２】
前記複数のキャパシタ電極は、前記半導体基板の表面に対してほぼ垂直方向に配列されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記複数のキャパシタ電極は、前記半導体基板の表面に対してほぼ水平方向に配列されていることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
前記中間絶縁層はｌｏｗ−ｋ材料から成ることを特徴とする請求項１に記載の半導体チップ。
【請求項５】
半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記複数のキャパシタ用パッドのうち少なくとも２つのパッドにテスト用のプローブ針を接触させるステップと、
前記プローブ針を介して前記２つのパッドに電圧を印加し、該２つのパッドに接続された２つのキャパシタ電極間の容量を測定するステップと、
前記２つのキャパシタ電極間の容量に基づいて、前記中間絶縁層または前記ガードリングの良否を判断するステップとを具備する半導体チップのテスト方法。
【請求項６】
半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングに接続されたガードリング用パッドと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極と、前記キャパシタ電極のそれぞれに電気的に接続されたキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記ガードリング用パッドと前記キャパシタ用パッドとにテスト用のプローブ針を接触させるステップと、
前記プローブ針を介して前記ガードリング用パッドおよび前記キャパシタ用パッドに電圧を印加し、前記ガードリングと前記キャパシタ電極間の容量を測定するステップと、
前記ガードリングと前記キャパシタ電極間の容量に基づいて、前記ガードリングの良否を判断するステップとを具備する半導体チップのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はガードリングを備えた半導体チップに関する。
【背景技術】
【０００２】
パワー半導体装置においては、ガードリング電極にプローブテスト用のパッドを複数設けた半導体チップは公知である（特許文献１参照）。テスト時には、これらのパッドにプローブ針を接触させ、ガードリング電極に電流を流すことによってガードリング電極の抵抗値を測定する。この抵抗値によって、ガードリング電極に欠損部分があるか否かを判断する。
【０００３】
一方、ロジックＬＳＩにおいては、従来から金属配線の材料としてアルミニウム、中間絶縁層の材料としてシリコン酸化膜を用いていた。このとき、ロジックＬＳＩにとってガードリングは不要であった。近年、半導体装置の微細化に伴い、多層配線構造が頻繁に用いられるようになった。多層配線構造は、複数の金属配線層とこれらの金属配線層の間に設けられた複数の中間絶縁層とから構成される。このような多層配線構造にとって配線遅延が問題となる。配線遅延を防止するために、金属配線の材料として比較的低抵抗の銅を用い、中間絶縁層の材料として低誘電体材料（以下、ｌｏｗ−ｋ材料という）を用いることが考えられている。
【０００４】
しかし、ｌｏｗ−ｋ材料は、シリコン酸化膜と比較して吸湿性が高い。このため、半導体ウェハをダイシングしたときに、ｌｏｗ−ｋ材料は、半導体チップの切削断面において大気に晒され、そこから吸湿してしまう。この水分がロジック回路まで到達すると、ロジック回路に悪影響を及ぼす。また、銅及びバリアメタル（Ta、TaN、Ti、TiN、TiSiN等）とｌｏｗ−ｋ材料との間は剥離し易いので、ダイシング工程において、配線層と中間絶縁層との間に間隙が生じる可能性が高い。
【０００５】
従って、金属配線層に銅を用いた場合、あるいは、中間絶縁層にｌｏｗ−ｋ材料を用いた場合、水分および剥離がロジック回路まで到達しないように、ロジックＬＳＩにおいても半導体チップの外周にガードリングを形成することが好ましい。
【特許文献１】特開２００２−１４１４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ロジックＬＳＩにおいてガードリングが損傷している場合には、水分や剥離がロジック回路へ到達する場合がある。その結果、製品出荷前のスクリーニング試験（例えば、高温放置等の信頼性評価）において、ロジック回路が不良になる可能性がある。
【０００７】
しかし、従来の半導体チップでは、その不良がロジック回路のプロセスに起因するのもであるか、チップリングの損傷に起因するものであるかを判断することができなかった。従って、半導体チップの解析に長時間必要となり、多大なコストが発生するという問題があった。
【０００８】
また、ガードリングが損傷している場合には、中間絶縁膜からロジック回路へ水分が徐々に浸透するため、スクリーニング試験を通過した後にロジック回路が不良になる可能性があった。
【０００９】
さらに、従来の半導体チップでは、ガードリングのどの場所が、どの程度損傷しているかを判断することができなかった。
【００１０】
そこで、本発明の目的は、ガードリングが損傷していること、および、その損傷箇所を特定することができる半導体チップおよびそのテスト方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る実施形態に従った半導体チップは、半導体基板と、前記半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられた第1のガードリングと、前記第1のガードリングと前記回路素子との間、または、前記第1のガードリングの外側にある前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えている。
【００１２】
本発明に係る他の実施形態に従った半導体チップは、半導体基板と、前記半導体基板の表面に形成されたロジック回路素子と、前記ロジック回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記ロジック回路素子の周囲を取り囲むように前記中間絶縁層中に設けられた第1のガードリングと、前記第1のガードリングに電気的に接続された複数のガードリング用パッドとを備えている。
【００１３】
本発明に係る実施形態に従った半導体チップのテスト方法は、半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記複数のキャパシタ用パッドのうち少なくとも２つのパッドにテスト用のプローブ針を接触させるステップと、前記プローブ針を介して前記２つのパッドに電圧を印加し、該２つのパッドに接続された２つのキャパシタ電極間の容量を測定するステップと、前記２つのキャパシタ電極間の容量に基づいて、前記中間絶縁層または前記ガードリングの良否を判断するステップとを具備する。
【００１４】
本発明に係る他の実施形態に従った半導体チップのテスト方法は、半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングに接続されたガードリング用パッドと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極と、前記キャパシタ電極のそれぞれに電気的に接続されたキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記ガードリング用パッドと前記キャパシタ用パッドとにテスト用のプローブ針を接触させるステップと、前記プローブ針を介して前記ガードリング用パッドおよび前記キャパシタ用パッドに電圧を印加し、前記ガードリングと前記キャパシタ電極間の容量を測定するステップと、前記ガードリングと前記キャパシタ電極間の容量に基づいて、前記ガードリングの良否を判断するステップとを具備する。
【発明の効果】
【００１５】
本発明による半導体チップおよびそのテスト方法は、ガードリングが損傷していること、および、その損傷箇所を特定することが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。これらの実施形態に従った半導体チップは、ロジック回路の周囲を取り囲むように設けられたガードリングと、このガードリングに電気的に接続された複数のパッドとを備えている。これにより、ガードリングが損傷していること、および、その損傷の場所を判断することができる。尚、図面において、同一の参照番号は同一または類似の構成要素を示している。
【００１７】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体チップ１００の平面図である。半導体チップ１００は、半導体基板１０と、回路素子２０と、配線層３０と、中間絶縁層４０と、ガードリング５０、５１、５２と、キャパシタ電極６０、６１と、パッド７０、７１、７２とを備えている。回路素子２０は半導体基板１０の表面上に形成されている。回路素子２０上には、回路素子２０に電気的に接続された配線を含む配線層３０が形成されている。半導体基板１０は、例えば、シリコン基板またはガリウム−ヒ素基板でよい。回路素子２０は、例えば、ロジック回路素子、メモリ回路素子またはパワー半導体素子でもよい。
【００１８】
配線層３０と半導体基板１０または回路素子２０との間には中間絶縁層４０が設けられている。この中間絶縁層４０には、コンタクトホールまたはＶＩＡホールが設けられ、このコンタクトホールまたはＶＩＡホールを介して配線が回路素子２０に電気的に接続されている。中間絶縁層４０は、コンタクトホールまたはＶＩＡホール以外の領域においては配線層３０と半導体基板１０または回路素子２０との間を絶縁している。配線層３０は、例えば、アルミニウム、銅、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、タングステンでよい。中間絶縁層４０は、いわゆるｌｏｗ−ｋ材料であり、例えば、フッ素ドープシリコン酸化膜（ＳｉＯＦ）またはカーボンドープシリコン酸化膜（ＳｉＯＣ）からなる絶縁膜、あるいは、シロキサン結合を主骨格とする樹脂、Ｃ−Ｃ結合を主骨格とする樹脂およびＣ＝Ｃ結合を主骨格とする樹脂を含む群から選択された少なくとも１つの有機系塗布型材料からなる絶縁膜でもよい。これらのｌｏｗ−ｋ材料は、多孔質絶縁膜としてよい。
【００１９】
配線層３０および中間絶縁層４０は、交互に堆積およびパターニングを繰り返すことによって、多層配線構造（図示せず）にすることができる。この多層配線構造は、特に限定する必要なく、任意の構成でよい。
【００２０】
ガードリング５０〜５２は、回路素子２０の周囲を取り囲むように中間絶縁層４０中に設けられている。ガードリング５０は回路素子２０の外縁に沿って、その外縁の幾分外側に設けられている。ガードリング５２は半導体チップ１００の外縁に沿って、その外縁の幾分内側に設けられている。ガードリング５１は、ガードリング５０と５２との間に設けられている。さらに、ガードリング５０〜５２は、中間絶縁層４０の最上面から半導体基板１０の表面１２まで達するように形成されている。ガードリング５０〜５２は、配線層３０と同じ材料でよく、配線層３０と同じ工程で形成され得る。
【００２１】
ガードリング５０と５１との間に、複数のキャパシタ電極６０が配置されている。ガードリング５１と５２との間に、複数のキャパシタ電極６１が配置されている。このキャパシタ電極６０、６１の配置は、図２および図３を参照して後述する。キャパシタ電極６０、６１は、配線層３０と同じ材料でよく、配線層３０と同じ工程で形成され得る。
【００２２】
パッド７０は、ガードリング５１の四隅に配置されており、ガードリング５１と電気的に接続されている。パッド７１および７２は、それぞれキャパシタ電極６０および６１に電気的に接続されるように配置されている。パッド７０〜７２も、配線層３０と同じ材料でよく、配線層３０と同じ工程で形成され得る。
【００２３】
図２は、図１のＡ−Ａ線に沿った断面図である。この断面において、キャパシタ電極６０ａ、６０ｂおよび６０ｃの３つの電極がキャパシタ電極６０として設けられている。キャパシタ電極６０ａ、６０ｂおよび６０ｃは、半導体基板１０の表面１２に対してほぼ垂直方向に配列されている。キャパシタ電極６０ａと６０ｂとの間の間隔およびキャパシタ電極６０ｂと６０ｃとの間の間隔は、それぞれ等しく、ｄ１である。キャパシタ電極６０ａ、６０ｂおよび６０ｃの間には、中間絶縁層４０が介在しているので、キャパシタ電極６０ａ、６０ｂおよび６０ｃはそれぞれ電気的に絶縁されている。キャパシタ電極６０ａ、６０ｂおよび６０ｃは、それぞれパッド７１ａ、７１ｂおよび７１ｃに電気的に接続されている。キャパシタ電極６０ａ、６０ｂおよび６０ｃは、多層配線構造の形成工程と同じ工程で形成され得る。
【００２４】
図３は、図１のＢ−Ｂ線に沿った断面図である。この断面において、キャパシタ電極６１ａ、６１ｂおよび６１ｃの３つの電極がキャパシタ電極６１として設けられている。キャパシタ電極６１ａ、６１ｂおよび６１ｃは、半導体基板１０の表面１２に対してほぼ水平方向に配列されている。キャパシタ電極６１ａと６１ｂとの間の間隔およびキャパシタ電極６１ｂと６１ｃとの間の間隔は、それぞれ等しく、ｄ２である。キャパシタ電極６１ａ、６１ｂおよび６１ｃの間には、中間絶縁層４０が介在しているので、キャパシタ電極６１ａ、６１ｂおよび６１ｃはそれぞれ電気的に絶縁されている。キャパシタ電極６１ａ、６１ｂおよび６１ｃは、それぞれパッド７２ａ、７２ｂおよび７２ｃに電気的に接続されている。
【００２５】
次に、本実施形態の作用を説明する。半導体基板１０に半導体素子２０、金属配線層３０、中間絶縁層４０および保護膜が製造されると、半導体ウェハがダイシングされて半導体チップ１００に個別化される。これにより、半導体チップ１００の切削断面が大気に晒されるので、中間絶縁層４０が吸湿を始める。中間絶縁層４０は、半導体チップ１００が樹脂によって封止されるまで水分を吸収し続ける。また、このダイシングの工程において、金属配線層３０と中間絶縁層４０との間に剥離（以下単に、剥離という）が生じる場合がある。
【００２６】
まず、ガードリング５２が半導体チップ１００の外縁からその内部への水分または剥離を抑制するように作用する。ガードリング５２は中間絶縁層４０の上面から半導体基板１０の表面１２まで形成されているので、通常、ガードリング５２によって水分または剥離を抑制することができる。しかし、ガードリング５２がダイシング等によって損傷している場合や腐食（erosion）している場合には、水分または剥離がガードリング５２よりも内部へ進行してしまう。
【００２７】
この水分または剥離が、キャパシタ電極６０に到達すると、図２に示すキャパシタ電極６０ａと６０ｂとの間に挟まれた中間絶縁層４０、あるいは、キャパシタ電極６０ｂと６０ｃとの間に挟まれた中間絶縁層４０の誘電率を変化させる。従って、キャパシタ電極６０ａと６０ｂとの間の容量およびキャパシタ電極６０ｂと６０ｃとの容量を測定することによって、水分または剥離が、ガードリング５２と５１との間に進入していることがわかる。
【００２８】
また、本実施形態では、図１に示すように半導体チップ１００の四辺にそれぞれキャパシタ電極６０が設けられているので、ガードリング５２の損傷等がいずれの辺で生じているかを判断することができる。さらに、キャパシタ電極６０ａ、６０ｂおよび６０ｃは表面１２に対して垂直方向へ配列されているので、これらの電極間の容量を測定することによって、多層配線構造のうちいずれかの配線層３０または中間絶縁層４０に欠陥があることを検出することができる。
【００２９】
ガードリング５１もダイシング等によって損傷または腐食している場合には、水分または剥離がガードリング５１よりも内部へ浸入してしまう。この水分または剥離が、キャパシタ電極６１に到達すると、図３に示すキャパシタ電極６１ａと６１ｂとの間に挟まれた中間絶縁層４０、あるいは、キャパシタ電極６１ｂと６１ｃとの間に挟まれた中間絶縁層４０の誘電率を変化させる。従って、キャパシタ電極６１ａと６１ｂとの間の容量およびキャパシタ電極６１ｂと６１ｃとの容量を測定することによって、水分または剥離が、ガードリング５１と５０との間に進入していることがわかる。また、図１に示すようにキャパシタ電極６１は、表面１２に対して横に並列しているので、さらに詳細にガードリング５１の損傷箇所または不良レイヤを判断することができる。
【００３０】
ガードリング５０もダイシング等によって損傷または腐食している場合には、水分または剥離がガードリング５０よりも内部へ進入する。この場合、回路素子２０が動作不良を起こすので、半導体チップ１００を不良品として廃棄すればよい。
【００３１】
このように、本実施形態によれば、ガードリング５０〜５２の損傷箇所や不良レイヤを特定することができ、また、水分または剥離の進入の度合いを検出することができる。これによって、その半導体チップの市場での寿命をある程度特定することができる。また、水分または剥離の進入を防止するために必要なガードリング数が特定され得る。
【００３２】
図４は、半導体チップ１００のテスト方法の一例を示すフロー図である。まず、パッド７１のうち少なくとも２つのパッドにテスト用のプローブ針を接触させる（Ｓ１０）。次に、プローブ針を介してパッド７１に電圧を印加し、このパッド７１に接続された２つのキャパシタ電極間の容量を測定する（Ｓ２０）。予め設定された良品の容量値を基準値とし、この基準値と実測した容量値とを比較する（Ｓ３０）。これにより、２つのキャパシタ電極６０間の容量に基づいて、中間絶縁層４０またはガードリング５０〜５２の良否を判断することができる（Ｓ４０）。その結果、キャパシタ電極６０間の中間絶縁層４０が吸湿しているか否か、あるいは、剥離が生じているか否かを判断することができる。パッド７２についても、パッド７１と同様にテストすることによって、２つのキャパシタ電極６１間の容量に基づいて、中間絶縁層４０またはガードリング５０〜５２の良否を判断することができる。それにより、キャパシタ電極６１間の中間絶縁層４０が吸湿しているか否か、あるいは、剥離が生じているか否かを判断することができる。
【００３３】
さらに、パッド７１または７２とパッド７０との間の容量についても、図４に示す方法と同様の方法で測定することができる。これにより、キャパシタ電極６０または６１とガードリング５１との間の容量値が測定され得る。その結果、ガードリング５１の何れの位置に欠陥が生じているかを特定することができる。より詳細には、キャパシタ電極６０とガードリング５１との間の容量値を測定することによって、半導体基板１０の表面に対して垂直方向においてガードリング５１の欠陥箇所を特定することができる。キャパシタ電極６０をレイヤ別に設けた場合には、ガードリング５１がどのレイヤで損傷したかが特定できる。キャパシタ電極６１とガードリング５１との間の容量値を測定することによって、半導体基板１０の表面に対して水平方向においてガードリング５１の欠陥箇所を特定することができる。キャパシタ電極６０、６１の個数や配置を、チップリング５１の両面において変更することによって、不良箇所の特定精度を向上させることができる。
【００３４】
本実施形態において、キャパシタ電極６０ａと６０ｂとの間の間隔およびキャパシタ電極６０ｂと６０ｃとの間の間隔はそれぞれ等しい。これにより、容量の基準値は1つ設定すればよく、比較演算が簡単になる。キャパシタ電極６１ａと６１ｂとの間の間隔およびキャパシタ電極６１ｂと６１ｃとの間の間隔もそれぞれ等しいので、同様の効果がある。
【００３５】
本実施形態において、ガードリングは３つ（５０〜５２）設けられている。しかし、ガードリングは、２つ以下、あるいは、４つ以上設けてもよい。ガードリングの損傷または腐食のし易さ、および、はくりの生じ易さは半導体チップ１００の製造ラインに依存する場合がある。よって、実際の試作品のキャパシタ電極間の容量を測定して、水分や剥離を抑制するために必要なガードリング数を決定することができる。
【００３６】
キャパシタ電極６０および６１は、ガードリング５０〜５２に接触しない限りにおいて、回路素子２０の外縁と半導体チップ１００の外縁との間に設けられればよい。よって、キャパシタ電極６０は、キャパシタ電極６１と同様に、あるいは、キャパシタ電極６１に代えて、ガードリング５０とガードリング５１との間の中間絶縁層４０中に設けられてよい。キャパシタ電極６１は、キャパシタ電極６０と同様に、あるいは、キャパシタ電極６０に代えて、ガードリング５１とガードリング５２との間の中間絶縁層４０中に設けられてよい。さらに、キャパシタ電極６０、６１は、回路素子２０の領域とガードリング５０との間の中間絶縁層４０中に設けられてもよい。キャパシタ電極６０、６１は、ガードリング５２と半導体チップ１００の外縁との間の中間絶縁層中に設けられてもよい。
【００３７】
図２において、キャパシタ電極６０、６１は、それぞれ３つずつ設けられたが、２つ以下、あるいは、４つ以上設けてもよい。但し、キャパシタ電極６０の個数は、多層配線構造の配線層３０のレイヤ数を超えないことが好ましい。
【００３８】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った半導体チップ２００の平面図である。半導体チップ２００は、Ｄ−Ｄ線に沿った断面においてキャパシタ電極６２がマトリックス状に配置されている点で第１の実施形態と異なる。本実施形態では、理解を容易にするために、ガードリングは１つだけ設けられている。
【００３９】
図６は、図５のＤ−Ｄ線に沿った断面図である。この断面において、キャパシタ電極６２ａ、６２ｂおよび６２ｃの３つの電極がキャパシタ電極６２として設けられている。キャパシタ電極６２ａ、６２ｂおよび６２ｃは、表面１２に対してほぼ垂直方向に配列され、キャパシタ電極６２ａ、６２ｂおよび６２ｃから成るキャパシタ電極６２は表面１２に対してほぼ水平方向に配列されている。即ち、キャパシタ電極６２ａ、６２ｂおよび６２ｃは、この断面においてマトリックス状に配置されている。
【００４０】
キャパシタ電極６２ａと６２ｂとの間の間隔およびキャパシタ電極６２ｂと６２ｃとの間の間隔は、それぞれ等しく、ｄ３である。隣り合うキャパシタ電極６２間の間隔はｄ４である。
【００４１】
キャパシタ電極６０ａ、６０ｂおよび６０ｃの間には、中間絶縁層４０が介在しているので、キャパシタ電極６０ａ、６０ｂおよび６０ｃはそれぞれ電気的に絶縁されている。
【００４２】
キャパシタ電極６２ａ、６２ｂおよび６２ｃは、それぞれパッド７３ａ、７３ｂおよび７３ｃに電気的に接続されている。キャパシタ電極６２ａ、６２ｂおよび６２ｃは、多層配線構造の形成工程と同じ工程で形成され得る。
【００４３】
本実施形態では、ガードリング５０と回路素子２０との間の断面において、図６に示すようにキャパシタ電極６２ａ、６２ｂおよび６２ｃがマトリックス状に配置されている。これにより、水分または剥離が、キャパシタ電極６２ａから６２ｃの間に挟まれた中間絶縁層４０、あるいは、隣り合うキャパシタ電極６２間に挟まれた中間絶縁層４０の誘電率を変化させる。従って、キャパシタ電極６２ａと６２ｂとの間の容量、キャパシタ電極６２ｂと６２ｃとの容量、または、隣り合うキャパシタ電極６２間の容量を測定することによって、水分または剥離が、ガードリング５０と回路素子２０との間に進行していることがわかる。
【００４４】
キャパシタ電極６２ａから６２ｃの配列間隔がｄ３で等しく、隣り合うキャパシタ電極６２間の間隔がｄ４で等しい。これにより、容量の基準値（即ち、良品の容量値）は２つ設定すればよく、その結果、基準値と実測値との比較演算が簡単になる。間隔ｄ３およびｄ４は等しくてもよい。これによって、容量の基準値は１つ設定すればよく、比較演算がさらに簡単になる。
【００４５】
第１の実施形態では、表面１２に対して縦横に中間絶縁層４０の容量を測定するためには、キャパシタ電極６０および６１の両方を必要とした。しかし、第２の実施形態では、キャパシタ電極６２がマトリックス状に配置されているので、キャパシタ電極６２のみによって表面１２に対して縦横に中間絶縁層４０の容量を測定することができる。その結果、第２の実施形態は、第１の実施形態よりもチップ面積を小さくすることができる。さらに、本実施形態は、第１の実施形態と同様の効果をも有する。
【００４６】
本実施形態では、パッド７０とパッド７３との間の容量についても、図４に示す方法と同様の方法で測定することができる。これにより、キャパシタ電極６２とガードリング５０との間の容量値が測定され得る。その結果、ガードリング５０の何れの位置に欠陥が生じているかを特定することができる。キャパシタ電極６２は、半導体基板１０の平面に対して垂直面内でマトリックス状に配置されているので、キャパシタ電極６２とガードリング５０との間の容量値によって、ガードリング５１がどのレイヤで損傷したか、あるいは、どの平面位置で損傷したかを特定することができる。キャパシタ電極６２の個数や配置を変更することによって、不良箇所の特定精度を向上させることができる。また、キャパシタ電極６２をチップリング５０の両側に配置することによって不良箇所の特定精度を向上させることができる。
【００４７】
次に、第３から第６の実施形態を説明する。第１および第２の実施形態は、中間絶縁層４０の容量値を測定することによって、中間絶縁層４０への水分や剥離の進行を検知した。しかし、第３から第６の実施形態は、中間絶縁層４０の抵抗値を測定することによって中間絶縁層４０への水分や剥離の進行を検知する。
【００４８】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従った半導体チップ３００の平面図である。半導体チップ３００は、半導体基板１０と、ロジック回路２１と、配線層３０と、中間絶縁層４０と、ガードリング５０と、パッド８０とを備えている。ロジック回路２１上には、ロジック回路２１に電気的に接続された配線を含む配線層３０が形成されている。
【００４９】
配線層３０と半導体基板１０またはロジック回路２１との間には中間絶縁層４０が設けられている。この中間絶縁層４０には、コンタクトホールが設けられ、このコンタクトホールを介して配線がロジック回路２１に電気的に接続されている。中間絶縁層４０は、コンタクトホール以外の領域においては配線層３０と半導体基板１０またはロジック回路２１とを絶縁している。
【００５０】
ガードリング５０は、ロジック回路２１の周囲を取り囲むように中間絶縁層４０中に設けられている。ガードリング５０はロジック回路２１の外縁または半導体チップ１００の外縁に沿って設けられている。
【００５１】
ガードリング５０とロジック回路２１との間に、複数のパッド８０が配置されている。パッド８０は、ガードリング５０の異なる場所に接続されている。パッド８０も、配線層３０と同じ材料でよく、配線層３０と同じ工程で形成され得る。
【００５２】
本実施形態によれば、中間絶縁層にｌｏｗ−ｋ材料を用いたロジックＬＳＩにおいても、パッド８０のうち異なるパッド間の抵抗値を測定することによって、ガードリング５０の損傷を検知することができる。パッド８０を多数設けることによって、ガードリング５０の損傷箇所を特定することができる。
【００５３】
（第４の実施形態）
図８は、本発明に係る第４の実施形態に従った半導体チップ４００の平面図である。半導体チップ４００は、ガードリング５０と半導体チップ４００の外縁との間に、複数のパッド８０が配置されている点で半導体チップ３００と異なる。その他の構成要素は、半導体チップ３００と同様でよい。本実施形態は、第３の実施形態と同様の効果を有する。
【００５４】
（第５の実施形態）
図９は、本発明に係る第５の実施形態に従った半導体チップ５００の平面図である。半導体チップ５００は、ガードリングが複数設けられている点で半導体チップ３００と異なる。その他の構成要素は、半導体チップ３００と同様でよい。ガードリング５１が、半導体チップ５００の外縁近傍に設けられている。ガードリング５０は、ロジック回路２１とガードリング５１との間に設けられている。ガードリング５１には、パッド８１が複数電気的に接続されている。
【００５５】
本実施形態は、第３の実施形態と同様の効果を有する。さらに、本実施形態によれば、ダイシング工程において半導体チップ５００が損傷を受けた場合に、ガードリング５０、５１の抵抗値を測定することによって、その損傷の度合いを検知することができる。半導体チップ５００の外縁から中間絶縁層４０が吸湿したが場合、ガードリング５０または５１が水分により腐食する。これにより、ガードリング５０および５１の抵抗値を測定することによって、その水分の進行度合いを検知することができる。
【００５６】
（第６の実施形態）
図１０は、本発明に係る第６の実施形態に従った半導体チップ６００の平面図である。図１１は、図１０のＣ−Ｃ線に沿った断面図である。半導体チップ６００は、複数のパッド８０ａ、８０ｂおよび８０ｃのそれぞれがガードリング５０のうち半導体基板１０の表面１２からの高さが異なる位置に接続されている点で半導体チップ３００と異なる。即ち、パッド８０ａから８０ｃが断面においてマトリックス状に配置されている。その他の構成要素は、半導体チップ３００と同様でよい。
【００５７】
本実施形態は、第３の実施形態と同様の効果を有する。さらに、本実施形態によれば、それぞれのパッド間の抵抗値を測定することによって、ガードリング５０の損傷箇所および不良レイヤを特定することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る第１の実施形態に従った半導体チップ１００の平面図。
【図２】図１のＡ−Ａ線に沿った断面図。
【図３】図１のＢ−Ｂ線に沿った断面図。
【図４】半導体チップ１００のテスト方法のフロー図。
【図５】本発明に係る第２の実施形態に従った半導体チップ２００の平面図。
【図６】図５のＤ−Ｄ線に沿った断面図。
【図７】本発明に係る第３の実施形態に従った半導体チップ３００の平面図。
【図８】本発明に係る第４の実施形態に従った半導体チップ４００の平面図。
【図９】本発明に係る第５の実施形態に従った半導体チップ５００の平面図。
【図１０】本発明に係る第６の実施形態に従った半導体チップ６００の平面図。
【図１１】図１０のＣ−Ｃ線に沿った断面図。
【符号の説明】
【００５９】
１００  半導体チップ
１０  半導体基板
２０  回路素子
３０  配線層
４０  中間絶縁層
５０、５１、５２  ガードリング
６０、６１  キャパシタ電極
７０、７１、７２  パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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