(57)【要約】【課題】入力オープン状態の時には所定の出力レベルを出力するとともに、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがない入力回路を提供する。【解決手段】逆相入力端と出力端をイマジナリショートさせた演算増幅器のプッシュプル形出力段のＰチャネルおよびＮチャネルトランジスタに対してカレントミラーの関係に設けたＰチャネルおよびＮチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、ゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより入力オープン状態ではゲート回路から所定の出力レベルを出力する。【選択図】      図１
2005117459.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、
前記入力端子に一端が接続された入力抵抗と、
正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第１の出力端から第１の内部出力信号として出力し第２の出力端から第２の内部出力信号を出力する増幅段と、ソースが第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第１のトランジスタとドレインが前記第１のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが第２の電源に接続されたＮチャネルの第２のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、
ソースが前記第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第３のトランジスタとドレインが第３のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが接地されたＮチャネルの第４のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、
前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されていることを特徴とする入力回路。
【請求項２】
前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも大きい電圧に設定されたことを特徴とする請求項１に記載の入力回路。
【請求項３】
前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも小さい電圧に設定されたことを特徴とする請求項１に記載の入力回路。
【請求項４】
前記第１のトランジスタのチャネル幅をＷＴ１とし前記第２のトランジスタのチャネル幅をＷＴ２とし前記第３のトランジスタのチャネル幅をＷＴ３とし前記第４のトランジスタのチャネル幅をＷＴ４としたときに（ＷＴ４／ＷＴ２）＞（ＷＴ３／ＷＴ１）を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項１に記載の入力回路。
【請求項５】
前記第１のトランジスタのチャネル幅をＷＴ１とし前記第２のトランジスタのチャネル幅をＷＴ２とし前記第３のトランジスタのチャネル幅をＷＴ３とし前記第４のトランジスタのチャネル幅をＷＴ４としたときに（ＷＴ４／ＷＴ２）＜（ＷＴ３／ＷＴ１）を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項１に記載の入力回路。
【請求項６】
前記検出器内に前記プッシュプル形検出段の出力端と前記第２の電源との間に設けられたプルダウン抵抗をさらに備えることを特徴とする請求項１に記載の入力回路。
【請求項７】
前記プルダウン抵抗として導通状態となるように設定されたＮチャネルトランジスタを用いることを特徴とする請求項６に記載の入力回路。
【請求項８】
前記検出器内に前記プッシュプル形検出段の出力端と前記第１の電源との間に設けられたプルアップ抵抗をさらに備えることを特徴とする請求項１に記載の入力回路。
【請求項９】
前記プルアップ抵抗として導通状態となるように設定されたＰチャネルトランジスタを用いることを特徴とする請求項８に記載の入力回路。
【請求項１０】
前記検出器と並列に設けられ前記検出器とはプルダウン抵抗値が異なる１以上の検出器をさらに備えることを特徴とする請求項６に記載の入力回路。
【請求項１１】
前記検出器と並列に設けられ前記検出器とはプルアップ抵抗値が異なる１以上の検出器をさらに備えることを特徴とする請求項８に記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力回路に関し、特に入力端子から入力する信号のハイレベル、ローレベルを検出するとともに、入力端子がオープンの状態において所定のレベルを出力する入力回路に関する。
【背景技術】
【０００２】
電子情報機器では外部の機器からコネクタを介してデータ等が入力されるものがある。このような電子情報機器の入力回路は、コネクタが接続されているときには入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力する必要がある。加えて、コネクタが接続されていない所謂入力オープン状態の時には、電子情報機器の内部回路の誤動作を防止するために入力回路は所定の出力レベルを出力する必要がある。
【０００３】
図７は、上記機能を満たすように構成された従来例の回路図である。この従来例は、例えば特許文献１に記載された入力回路においてノイズ除去用に設けられたキャパシタを省いた回路に相当する。
【０００４】
図７の入力回路において、比較器Ｃ１の正相入力端は抵抗Ｒｉを介して入力端子Ｖｉに接続され、また正相入力端は抵抗Ｒ３を介して電源Ｖｄｄに接続される。比較器Ｃ１の逆相入力端にはリファレンス電圧Ｖｒｅｆが供給される。
【０００５】
抵抗Ｒ３の抵抗値が抵抗Ｒｉの抵抗値よりもずっと大きい値に設定されているとすれば、入力端子Ｖｉからの入力信号のレベルがＶｒｅｆよりも大きいときには比較器Ｃ１は出力端子Ｖｏにハイレベルを出力し、入力端子Ｖｉからの入力信号のレベルがＶｒｅｆよりも小さいときには比較器Ｃ１は出力端子Ｖｏにローレベルを出力する。入力端子がオープン状態にあるときには、抵抗Ｒ３によりプルアップされて比較器Ｃ１の正相入力端には電源Ｖｄｄの電圧が供給されるので、比較器Ｃ１は入力オープン時の所定の出力レベルであるハイレベルを出力端子Ｖｏに出力する。
【０００６】
【特許文献１】特開平３−６４１１７号公報（特に、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７の従来例の入力回路は、入力端子Ｖｉから入力する信号の最大値が電源Ｖｄｄの電圧よりも大きい場合には入力端子Ｖｉから電源Ｖｄｄへ向かって電流が流れてしまうという問題点がある。コネクタを介して接続される外部機器によっては、入力信号の最大値が電源電圧の数倍となる場合もあり、このような場合には電源電圧の変動をも引き起こす。
【０００８】
本発明の目的は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には所定の出力レベルを出力するとともに、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがない入力回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の入力回路は、入力端子と、出力端子と、前記入力端子に一端が接続された入力抵抗と、正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第１の出力端から第１の内部出力信号として出力し第２の出力端から第２の内部出力信号を出力する増幅段と、ソースが第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第１のトランジスタとドレインが前記第１のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが第２の電源に接続されたＮチャネルの第２のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、ソースが前記第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第３のトランジスタとドレインが第３のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが接地されたＮチャネルの第４のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されて構成される。
【００１０】
また、入力回路は、前記検出器内に前記プッシュプル形検出段の出力端と前記第２の電源との間に設けられたプルダウン抵抗、若しくは、前記検出器内に前記プッシュプル形検出段の出力端と前記第１の電源との間に設けられたプルアップ抵抗をさらに備えて構成してもよい。
【発明の効果】
【００１１】
本発明の入力回路は、検出器の検出段の出力レベルとゲート回路の回路閾値との関係を予め所定の関係を満たすように設定しておくことにより入力オープン状態の時にゲート回路から所定の出力レベルを出力するように構成されている。このため、本発明の入力回路では従来例にあるような入力端子を電源にプルアップする抵抗を必要としないので、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがなく、入力信号による電源電圧変動を防止できる。
【発明を実施するための最良の形態】
【００１２】
本発明の入力回路は、逆相入力端と出力端をイマジナリショートさせたオペアンプと検出器とを備え、オペアンプのプッシュプル形出力段のＰチャネルおよびＮチャネルトランジスタに対して検出器内にカレントミラーの関係を保って設けたＰチャネルおよびＮチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、これを受ける出力段のゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより、入力オープン状態においてゲート回路から所定の出力レベルを出力する。入力信号は抵抗を介して逆相入力端に入力され、ゲート回路が例えばインバータの場合には、入力信号がハイレベルの時にゲート回路からハイレベルが出力され、入力信号がローレベルの時にゲート回路からローレベルが出力される。
【００１３】
以下、本発明の好適な実施例について図面を参照して詳細に説明する。なお、以下の実施例は本発明の理解を深めるために好適な実施例の例示であり、本発明が以下の実施例のみに限定されるものではない。
【実施例１】
【００１４】
図１は本発明の第１実施例の回路図である。本発明の出力回路１は、入力端子Ｖｉと、入力抵抗Ｒｉと、オペアンプ１１と、検出器１２と、出力端子Ｖｏとを備えて構成される。
【００１５】
オペアンプ１１は、増幅段Ａ１と、直列接続されたＰチャネルトランジスタＴ１およびＮチャネルトランジスタＴ２からなるプッシュプル形出力段とを含み、ＡＢ級動作をする。
【００１６】
増幅段Ａ１は、正相入力端がリファレンス電圧源Ｖｒｅｆに接続され、逆相入力端が入力抵抗Ｒｉを介して入力回路１の入力端子Ｖｉに接続され、逆相入力端の入力を増幅して第１の出力端から第１の内部出力信号Ｓ１を出力し、第２の出力端から第２の内部出力信号Ｓ２を出力する。
【００１７】
オペアンプ１１のプッシュプル形出力段は、ソースが電源Ｖｄｄ（第１の電源）に接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルの第１のトランジスタＴ１と、ドレインが第１のトランジスタのドレインに接続されるとともにオペアンプ１１の出力端Ｎ１となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地（第２の電源）に接続されたＮチャネルの第２のトランジスタＴ２とにより構成される。オペアンプ１１の出力端Ｎ１は、増幅段Ａ１の逆相入力端と接続されている。
【００１８】
検出器１２は、直列接続されたＰチャネルトランジスタＴ３およびＮチャネルトランジスタＴ４からなるプッシュプル形検出段と出力段のゲート回路Ｇ１とを含んでいる。
【００１９】
プッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルの第３のトランジスタＴ３と、ドレインが第３のトランジスタのドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルの第４のトランジスタＴ４とにより構成される。ここで、本実施例では、ＰチャネルトランジスタＴ１とＰチャネルトランジスタＴ３とは同一のチャネル長であり、ＮチャネルトランジスタＴ２とＮチャネルトランジスタＴ４とは同一のチャネル長であって、ＰチャネルトランジスタＴ１のチャネル幅をＷＴ１とし、ＰチャネルトランジスタＴ３のチャネル幅をＷＴ３とし、ＮチャネルトランジスタＴ２のチャネル幅をＷＴ２とし、ＮチャネルトランジスタＴ４のチャネル幅をＷＴ４としたときに、（ＷＴ３／ＷＴ１）＝（ＷＴ４／ＷＴ２）となるように設定される。
【００２０】
ゲート回路Ｇ１は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２と接続され、出力端は出力端子Ｖｏに接続されている。また、ゲート回路Ｇ１の入力に対し出力が反転する入力電圧である回路閾値電圧がリファレンス電圧Ｖｒｅｆに対して所定の関係を有するように設定される。ここでは、ゲート回路Ｇ１の回路閾値電圧がリファレンス電圧Ｖｒｅｆよりも大きい値（回路閾値電圧をＶｒｅｆ＋αとする）に設定されているものとする。
【００２１】
次に、本実施例の動作について動作タイミング図である図２を参照して説明する。
【００２２】
先ず、入力端子Ｖｉがオープンの状態にあるときについて説明する。オペアンプ１１が出力端Ｎ１と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、入力端子Ｖｉがオープンのときには、出力端Ｎ１の電圧は正相入力端に供給されるリファレンス電圧Ｖｒｅｆに等しくなる。検出器１２のプッシュプル形検出段のトランジスタはオペアンプ１１のプッシュプル形出力段のトランジスタに対してカレントミラーの関係にあり、（ＷＴ３／ＷＴ１）＝（ＷＴ４／ＷＴ２）に設定されているので、プッシュプル形検出段の出力端Ｎ２の電圧は出力端Ｎ１の電圧と同様にリファレンス電圧Ｖｒｅｆに等しくなる。
【００２３】
これに対してゲート回路Ｇ１の回路閾値電圧が（Ｖｒｅｆ＋α）に設定されているので、ゲート回路Ｇ１への入力はローレベルと検出され出力端子Ｖｏにはハイレベルが出力される。すなわち、本実施例においても、入力端子がオープン状態にあるときには図７の従来例と同様に、入力オープン時の所定の出力レベルであるハイレベルが出力端子Ｖｏに出力される。
【００２４】
次に入力端子Ｖｉに入力信号が加わった場合について説明する。この場合にもオペアンプ１１が出力端Ｎ１と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、プッシュプル形出力段の出力端Ｎ１の電圧すなわち増幅段Ａ１の逆相入力端の電圧が、常にリファレンス電圧Ｖｒｅｆに等しい電圧を維持するように動作する。
【００２５】
入力端子Ｖｉの入力信号電圧が低下しリファレンス電圧Ｖｒｅｆに等しい場合には、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力端子Ｖｉがオープンのときと同じ電圧となり、検出器１２におけるプッシュプル形検出段の出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆに等しい電圧となる。リファレンス電圧Ｖｒｅｆはゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも小さいので出力端子にはハイレベルが出力される。
【００２６】
入力端子Ｖｉの入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きいときには、増幅段Ａ１の逆相入力端の電圧がハイ側に引かれるので、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力オープン状態における電圧に比べて大きい値になる。これにより、ＰチャネルトランジスタＴ１の流す電流が減少し、ＮチャネルトランジスタＴ２の流す電流が増大して出力端Ｎ１の電圧すなわち増幅段Ａ１の逆相入力端の電圧をリファレンス電圧Ｖｒｅｆに引き戻す。このときには入力端子Ｖｉから入力抵抗Ｒｉ、プッシュプル形出力段の出力端Ｎ１、ＮチャネルトランジスタＴ２を通して接地へ電流が流れることになる。この状態では検出器１２におけるプッシュプル形検出段のＰチャネルトランジスタＴ３はＰチャネルトランジスタＴ１にカレントミラー接続され、ＮチャネルトランジスタＴ４はＰチャネルトランジスタＴ２にカレントミラー接続されているので、出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆよりも小さい電圧となる。出力端Ｎ２の電圧はゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも小さいので、出力端子にはハイレベルが出力される。
【００２７】
入力端子Ｖｉの入力信号電圧がリファレンス電圧Ｖｒｅｆよりも小さいときには、増幅段Ａ１の逆相入力端の電圧がロー側に引かれるので、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力オープン状態における電圧に比べて小さい値になる。これにより、ＰチャネルトランジスタＴ１の流す電流が増大し、ＮチャネルトランジスタＴ２の流す電流が減少して出力端Ｎ１の電圧すなわち増幅段Ａ１逆相入力端の電圧をリファレンス電圧Ｖｒｅｆに引き戻す。このときには電源ＶｄｄからＰチャネルトランジスタＴ１、プッシュプル形出力段の出力端Ｎ１、入力抵抗Ｒｉを通して入力端子Ｖｉへ電流が流れることになる。この状態では検出器１２におけるプッシュプル形検出段の出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆよりも大きい電圧となるが、ゲート回路Ｇ１の回路閾値電圧（Ｖｒｅｆ＋α）よりも小さい間は出力端子Ｖｏがハイレベルのままである。入力信号電圧がさらに低下してプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも大きくなると出力端子Ｖｏにはローレベルが出力される。
【００２８】
すなわち、プッシュプル形検出段の出力端Ｎ２の電圧が（Ｖｒｅｆ＋α）になるときの入力信号電圧をＶｔ１（＜Ｖｒｅｆ）とすると、Ｖｔ１より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ１より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。
【００２９】
このように、第１実施例の入力回路は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には図７の従来例と同様にハイレベルを出力することができる。また、第１実施例の回路には入力端子Ｖｉから電源Ｖｄｄに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも従来例のように入力端子Ｖｉから電源Ｖｄｄへ電流が流れてしまうことを防止でき、入力信号による電源電圧変動を生じさせることがない。
【実施例２】
【００３０】
次に本発明の第２実施例について説明する。第２実施例はゲート回路Ｇ１の回路閾値電圧がリファレンス電圧Ｖｒｅｆよりも小さい点のみが第１実施例と異なり、他の構成は第１実施例と同じである。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ−α）に設定される。
【００３１】
この変更により、第２実施例では入力オープン状態の時には出力端子Ｖｏにはローレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きい電圧Ｖｔ２においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ−α）となるため、Ｖｔ２より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ２より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第１実施例と同様であるので説明を省略する。
【実施例３】
【００３２】
次に本発明の第３実施例について説明する。第３実施例は第１実施例におけるＰチャネルトランジスタＴ１のチャネル幅ＷＴ１、ＰチャネルトランジスタＴ３のチャネル幅ＷＴ３、ＮチャネルトランジスタＴ２のチャネル幅ＷＴ２、ＮチャネルトランジスタＴ４のチャネル幅ＷＴ４について、（ＷＴ４／ＷＴ２）＞（ＷＴ３／ＷＴ１）となるように設定し、入力端子Ｖｉがオープン状態にあるときの図１におけるプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ−ΔＶ）に小さくし、この電圧よりもゲート回路Ｇ１の回路閾値電圧が大きくなるように設定する点のみが第１実施例と異なり、他の構成は第１実施例と同じである。ゲート回路Ｇ１の回路閾値電圧の製造ばらつきを考慮してゲート回路Ｇ１の回路閾値電圧と入力オープン時の出力端Ｎ２の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。
【００３３】
この変更により、第３実施例では入力オープン状態の時には第１実施例と同様に出力端子Ｖｏにはハイレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きい電圧Ｖｔ３においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ−ΔＶ＋α）となるため、Ｖｔ３より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ３より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第１実施例と同様であるので説明を省略する。
【実施例４】
【００３４】
次に本発明の第４実施例について説明する。第４実施例は第２実施例のＰチャネルトランジスタＴ１のチャネル幅ＷＴ１、ＰチャネルトランジスタＴ３のチャネル幅ＷＴ３、ＮチャネルトランジスタＴ２のチャネル幅ＷＴ２、ＮチャネルトランジスタＴ４のチャネル幅ＷＴ４に関して、（ＷＴ３／ＷＴ１）＞（ＷＴ４／ＷＴ２）となるように設定し、入力端子Ｖｉがオープン状態にあるときの図１におけるプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ＋ΔＶ）に大きくし、この電圧よりもゲート回路Ｇ１の回路閾値電圧が小さくなるように設定する点のみが第２実施例と異なり、他の構成は第２実施例と同じである。ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮してゲート回路Ｇ１の回路閾値電圧と入力オープン時の出力端Ｎ２の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。
【００３５】
この変更により、第４実施例では入力オープン状態の時には第２実施例と同様に出力端子Ｖｏにはローレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも小さい電圧Ｖｔ４においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ＋ΔＶ−α）となるため、Ｖｔ４より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ４より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第２実施例と同様であるので説明を省略する。
【実施例５】
【００３６】
次に本発明の第５実施例について説明する。第５実施例は第３実施例の回路（図１と同じ）における検出器１２を図３（ａ）の検出器１２ａに置き換えたものである。検出器１２ａは、検出器１２のプッシュプル形検出段の出力端Ｎ２と接地との間にプルダウン抵抗Ｒ１を付加したものである。第５実施例の他部分の構成は第３実施例と同様であるが、トランジスタのチャネル幅については、好ましくは（ＷＴ４／ＷＴ２）＝（ＷＴ３／ＷＴ１）に設定される。第５実施例では、抵抗Ｒ１を通じて接地へ電流を流すことにより、第３実施例と同様に入力端子Ｖｉがオープン状態にあるときのプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ−ΔＶ）に小さくすることができる。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ−ΔＶ）よりも大きい値（Ｖｒｅｆ−ΔＶ＋α）に設定する。第５実施例においても、第３実施例と同様に、ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮して入力オープン時の出力端Ｎ２の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第３実施例と同様であるので説明を省略する。
【００３７】
なお、図３（ａ）のプルダウン抵抗Ｒ１を、図３（ｂ）の検出器１２ｂに示すように導通状態に設定したＮチャネルトランジスタＲＴ１で置き換えてもよい。
【実施例６】
【００３８】
次に本発明の第６実施例について説明する。第６実施例は第４実施例の回路（図１と同じ）における検出器１２を図４（ａ）の検出器１２ｃに置き換えたものである。検出器１２ｃは、検出器１２のプッシュプル形検出段の出力端Ｎ２と電源Ｖｄｄとの間にプルアップ抵抗Ｒ２を付加したものである。第６実施例の他部分の構成は第４実施例と同様であるが、トランジスタのチャネル幅については、好ましくは（ＷＴ４／ＷＴ２）＝（ＷＴ３／ＷＴ１）に設定される。第６実施例では、電源Ｖｄｄから抵抗Ｒ２を通じて電流を流すことにより、第４実施例と同様に入力端子Ｖｉがオープン状態にあるときのプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ＋ΔＶ）に大きくすることができる。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ＋ΔＶ）よりも小さい値（Ｖｒｅｆ＋ΔＶ−α）に設定する。第６実施例においても、第４実施例と同様に、ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮して入力オープン時の出力端Ｎ２の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第４実施例と同様であるので説明を省略する。
【００３９】
なお、図４（ａ）のプルアップ抵抗Ｒ２を、図４（ｂ）の検出器１２ｄに示すように導通状態に設定したＰチャネルトランジスタで置き換えてもよい。
【実施例７】
【００４０】
次に本発明の第７実施例について説明する。第７実施例は第１実施例の回路（図１）における検出器１２に換えて図５の複数の検出器２０ａ、２０ｂを設けたものである。
【００４１】
検出器２０ａは、直列接続されたＰチャネルトランジスタＴ３１およびＮチャネルトランジスタＴ４１からなるプッシュプル形検出段とプルダウン抵抗Ｒ１１とゲート回路Ｇ１１とを含んでいる。
【００４２】
検出器２０ｂは、直列接続されたＰチャネルトランジスタＴ３２およびＮチャネルトランジスタＴ４２からなるプッシュプル形検出段とプルダウン抵抗Ｒ１２とゲート回路Ｇ１２とを含んでいる。
【００４３】
検出器２０ａのプッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルトランジスタＴ３１と、ドレインがＰチャネルトランジスタＴ３１のドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２１となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルトランジスタＴ４１とにより構成される。
【００４４】
検出器２０ａのプルダウン抵抗Ｒ１１は一端をプッシュプル形検出段の出力端Ｎ２１に接続され、他端は接地される。
【００４５】
検出器２０ａのゲート回路Ｇ１１は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２１と接続され、出力端は出力端子Ｖｏ１に接続される。
【００４６】
検出器２０ｂのプッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルトランジスタＴ３２と、ドレインがＰチャネルトランジスタＴ３２のドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２２となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルトランジスタＴ４２とにより構成される。
【００４７】
検出器２０ｂのプルダウン抵抗Ｒ１２は一端をプッシュプル形検出段の出力端Ｎ２２に接続され、他端は接地される。
【００４８】
検出器２０ｂのゲート回路Ｇ１２は、論理機能が限定されるものではないが、本実施例では検出器２０ａのゲート回路Ｇ１１と同様にインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２２と接続され、出力端は出力端子Ｖｏ２に接続される。
【００４９】
好ましくはＰチャネルトランジスタＴ３１とＰチャネルトランジスタＴ３２とには同一のチャネル長およびチャネル幅を有するトランジスタを用い、ＮチャネルトランジスタＴ４１とＮチャネルトランジスタＴ４２とには同一のチャネル長およびチャネル幅を有するトランジスタを用いる。
【００５０】
検出器２０ａにおける第１のプルダウン抵抗Ｒ１１の抵抗値は検出器２０ｂにおける第２のプルダウン抵抗Ｒ１２よりも大きく設定される。これにより、入力端子Ｖｉがオープン状態（および入力信号としてリファレンス電圧Ｖｒｅｆに等しい電圧が入力されたとき）における検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧は（Ｖｒｅｆ−ΔＶ１）となり、検出器２０ｂのプッシュプル形検出段の出力端Ｎ２２の電圧は（Ｖｒｅｆ−ΔＶ２）となる（ΔＶ２＞ΔＶ１である）。
【００５１】
検出器２０ａのゲート回路Ｇ１１および検出器２０ｂのゲート回路Ｇ１２の回路閾値電圧は、入力端子Ｖｉがオープン状態における検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧よりも大きい同一の電圧（Ｖｒｅｆ−ΔＶ１＋α）に設定される。
【００５２】
このように構成された第７実施例において、入力端子Ｖｉがオープン状態では出力端子Ｖｏ１、Ｖｏ２の両方にハイレベルが出力される。入力端子Ｖｉに入力信号が供給される場合には、入力信号が大きい電圧レベルから低下し入力電圧がＶｔ７１になると先ず検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧が（Ｖｒｅｆ−ΔＶ１＋α）になり、検出器２０ａのゲート回路Ｇ１１が検出して出力端子Ｖｏ１がローレベルを出力する。さらに入力信号が小さくなり入力電圧がＶｔ７２になると検出器２０ｂのプッシュプル形検出段の出力端Ｎ２２の電圧が（Ｖｒｅｆ−ΔＶ１＋α）になり、検出器２０ｂのゲート回路Ｇ１２が検出して出力端子Ｖｏ２がローレベルを出力する。したがって、本実施例では、入力端子Ｖｉの入力電圧がＶｔ７１より大きいか、Ｖｔ７１とＶｔ７２の間にあるか、またはＶｔ７２よりも小さいかを検出することができる。
【００５３】
なお、本実施例では検出器が２個である場合について説明したがこれに限定されるものではなく、３以上の個数の検出器を用いて構成することも可能である。また、本実施例においても他の実施例と同様に入力端子Ｖｉから電源Ｖｄｄに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも入力端子Ｖｉから電源Ｖｄｄへ電流が流れることがなく、入力信号による電源電圧変動を生じさせることがない。
【実施例８】
【００５４】
次に本発明の第８実施例について説明する。第８実施例は第１実施例の回路（図１）における検出器１２に換えて図６の検出器２１ａ、２１ｂを設けたものである。
【００５５】
検出器２１ａは、図５の検出器２０ａにおけるプルダウン抵抗Ｒ１１に換えて一端がプッシュプル形検出段の出力端Ｎ２１に接続され他端が電源Ｖｄｄに接続されたプルアップ抵抗Ｒ２１を有している。検出器２１ｂは、図５の検出器２０ｂにおけるプルダウン抵抗Ｒ１２に換えて一端がプッシュプル形検出段の出力端Ｎ２２に接続され他端が電源Ｖｄｄに接続されたプルアップ抵抗Ｒ２２を有している。
【００５６】
検出器２１ａのプルアップ抵抗Ｒ２１の抵抗値は検出器２１ｂのプルアップ抵抗Ｒ２２よりも大きく設定される。これにより、入力端子Ｖｉがオープン状態（および入力信号としてリファレンス電圧Ｖｒｅｆに等しい電圧が入力されたとき）における検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧は（Ｖｒｅｆ＋ΔＶ１）となり、検出器２１ｂのプッシュプル形検出段の出力端Ｎ２２の電圧は（Ｖｒｅｆ＋ΔＶ２）となる（ΔＶ２＞ΔＶ１である）。
【００５７】
検出器２１ａのゲート回路Ｇ１１および検出器２１ｂのゲート回路Ｇ１２の回路閾値電圧は、入力端子Ｖｉがオープン状態における検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧よりも小さい同一の電圧（Ｖｒｅｆ＋ΔＶ１−α）に設定される。
【００５８】
このように構成された第８実施例において、入力端子Ｖｉがオープン状態では出力端子Ｖｏ１、Ｖｏ２の両方にローレベルが出力される。入力端子Ｖｉに入力信号が供給される場合には、入力信号が小さい電圧レベルから上昇し入力電圧がＶｔ８１になると先ず検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧が（Ｖｒｅｆ＋ΔＶ１−α）になり、検出器２１ａのゲート回路Ｇ１１が検出して出力端子Ｖｏ１がハイレベルに反転する。さらに入力信号が大きくなり入力電圧がＶｔ８２になると次に検出器２１ｂのプッシュプル形検出段の出力端Ｎ２２の電圧が（Ｖｒｅｆ＋ΔＶ１−α）になり、検出器２１ｂのゲート回路Ｇ１２が検出して出力端子Ｖｏ２がハイレベルに反転する。したがって、本実施例では、入力端子Ｖｉの入力電圧がＶｔ８１より小さいか、Ｖｔ８１とＶｔ８２の間にあるか、またはＶｔ８２よりも大きいかを検出することができる。
【００５９】
なお、本実施例では検出器が２個である場合について説明したがこれに限定されるものではなく、３以上の個数の検出器を用いて構成することも可能である。また、本実施例においても他の実施例と同様に入力端子Ｖｉから電源Ｖｄｄに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも入力端子Ｖｉから電源Ｖｄｄへ電流が流れることがなく、入力信号による電源電圧変動を生じさせることがない。
【図面の簡単な説明】
【００６０】
【図１】本発明の入力回路の一実施例の回路図である。
【図２】第１実施例の動作タイミング図である。
【図３】（ａ）、（ｂ）は第５実施例における検出器の回路図である。
【図４】（ａ）、（ｂ）は第６実施例における検出器の回路図である。
【図５】第７実施例における複数の検出器の回路図である。
【図６】第８実施例における複数の検出器の回路図である。
【図７】従来例の回路図である。
【符号の説明】
【００６１】
１    入力回路
１１    オペアンプ
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，２０ａ，２０ｂ，２１ａ，２１ｂ    検出器
Ｔ１，Ｔ３，Ｔ３１，Ｔ３２    Ｐチャネルトランジスタ
Ｔ２，Ｔ４，Ｔ４１，Ｔ４２    Ｎチャネルトランジスタ
Ｖｉ    入力端子
Ｖｏ，Ｖｏ１，Ｖｏ２    出力端子
【図１】
2005117459.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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