(57)【要約】【課題】  結合回路によって結合される２つの共振回路の位相関係を補償する。【解決手段】  第１の共振回路１０と第２の共振回路２０は、位相の異なる２つの信号を出力する。結合回路３０は、リング状に接続されたインバータＺ３１〜Ｚ３４を有し、第１の共振回路１０から出力される２つの信号の位相と、第２の共振回路２０から出力される２つの信号の位相とが異なるように、第１の共振回路１０と第２の共振回路２０とを結合する。フィルタ３１〜３４は、インバータＺ３１〜Ｚ３４の前段に接続される。これによって、結合回路３０のインバータＺ３１〜Ｚ３４から出力される信号の位相は、フィルタ３１〜３４の有する位相特性によって、位相進みかまたは位相遅れかの一方に転び、第１の共振回路１０と第２の共振回路２０の位相関係を補償することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
４相信号を出力する発振器において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のインバータがリング状に接続された結合回路と、
前記各インバータの前段に接続されるフィルタと、
を有することを特徴とする発振器。
【請求項２】
前記フィルタは、コンデンサと抵抗とから構成される低域通過型フィルタであることを特徴とする請求項１記載の発振器。
【請求項３】
前記フィルタは、インダクタと抵抗とから構成される低域通過型フィルタであることを特徴とする請求項１記載の発振器。
【請求項４】
前記フィルタは、コンデンサと抵抗とから構成される高域通過型フィルタであることを特徴とする請求項１記載の発振器。
【請求項５】
前記フィルタは、インダクタと抵抗とから構成される高域通過型フィルタであることを特徴とする請求項１記載の発振器。
【請求項６】
前記インバータは、４段接続され、前記インバータの前段に接続される前記フィルタのそれぞれには、前記第１の共振回路と前記第２の共振回路とから出力される前記信号のそれぞれが入力されることを特徴とする請求項１記載の発振器。
【請求項７】
前記フィルタは、位相が９０度変化することを特徴とする請求項１記載の発振器。
【請求項８】
前記第１の共振回路と前記第２の共振回路は、電圧によって前記信号の発振周波数を制御することを特徴とする請求項１記載の発振器。
【請求項９】
４相信号を出力する発振器において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のアンプがリング状に接続された結合回路と、
前記各アンプの前段に接続されるフィルタと、
を有することを特徴とする発振器。
【請求項１０】
４相信号を出力する半導体装置において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のインバータがリング状に接続された結合回路と、
前記各インバータの前段に接続されるフィルタと、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振器および半導体装置に関し、特に４相信号を出力する発振器および半導体装置に関する。
【背景技術】
【０００２】
従来、多相信号を出力する発振器がある（例えば、特許文献１，２参照）。また、２つのＬＣ共振回路と、それらを結合するインバータリングとから構成され、４相信号を出力する電圧制御発振器（ＬＣ−ＶＣＯ、ＶＣＯ：Voltage Controlled Oscillator）がある（例えば、非特許文献１，２参照）。
【０００３】
図１３は、従来のＬＣ共振回路とインバータリングとから構成される発振器の回路図である。
図に示すように発振器は、ＬＣ共振回路１００，１１０および結合回路１２０を有している。
【０００４】
ＬＣ共振回路１００，１１０は、位相が１８０度異なるクロックを出力する。結合回路１２０は、ＬＣ共振回路１００，１１０から出力されるクロックの位相関係を、０，９０，１８０，２７０度となるように結合する。
【０００５】
ＬＣ共振回路１００は、インバータＺ１０１，Ｚ１０２、インダクタＬ１０１、および可変コンデンサＶＣ１０１を有している。インバータＺ１０１，Ｚ１０２は、インダクタＬ１０１と可変コンデンサＶＣ１０１による共振周波数でオン／オフし、位相が１８０度異なるクロックを結合回路１２０に出力する。
【０００６】
ＬＣ共振回路１１０は、インバータＺ１１１，Ｚ１１２、インダクタＬ１１１、および可変コンデンサＶＣ１１１を有している。インバータＺ１１１，Ｚ１１２、インダクタＬ１１１、および可変コンデンサＶＣ１１１は、ＬＣ共振回路１００のインバータＺ１０１，Ｚ１０２、インダクタＬ１０１、および可変コンデンサＶＣ１０１と同じパラメータを有している。ＬＣ共振回路１１０は、ＬＣ共振回路１００と同様の動作をし、位相が１８０度異なるクロックを結合回路１２０に出力する。
【０００７】
可変コンデンサＶＣ１０１，ＶＣ１１１は、電圧によって容量が変化する。可変コンデンサＶＣ１０１，ＶＣ１１１の電圧を制御することによって、ＬＣ共振回路１００，１１０の出力するクロックの周波数を制御することができる。
【０００８】
結合回路１２０は、インバータＺ１２１〜Ｚ１２４を有している。インバータＺ１２１〜Ｚ１２４は、リング状に接続され、インバータリングを構成している。結合回路１２０は、ＬＣ共振回路１００，１１０の位相関係が９０度ずれるように、ＬＣ共振回路１００とＬＣ共振回路１１０とを結合する。
【０００９】
例えば、ＬＣ共振回路１００のインバータＺ１０１，Ｚ１０２の出力から、０，１８０度の位相のクロックが出力されたとすると、ＬＣ共振回路１１０のインバータＺ１１２，Ｚ１１１の出力からは、例えば、ＬＣ共振回路１００の出力に対して９０度位相が進んだ０＋９０＝９０度，１８０＋９０＝２７０度の位相のクロックが出力される。または、インバータＺ１１２，Ｚ１１１の出力からは、９０度位相が遅れた０−９０＝２７０度，１８０−９０＝９０度の位相のクロックが出力される。これによって、０，９０，１８０，２７０度の４相のクロックを得ることができる。
【００１０】
なお、結合回路１２０でのゲインが大きいと、発振器は、発振を生じなくなる。そのため、ＬＣ共振回路１００，１１０、結合回路１２０は、適当なゲインに設定する必要がある。
【特許文献１】特開平６−１５２３３５号公報（段落番号〔００１５〕〜〔００２６〕、図１）
【特許文献２】特開平６−１８８６３４号公報（段落番号〔００２７〕〜〔００２９〕、図１）
【非特許文献１】Behzad Razavi著、「Design Of Integrated Circuits for Optical Communications」、第１版、米国、McGraw-Hill、September,12,2002、p235-241
【非特許文献２】Marc Tiebout著、「Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS」、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.36、NO.7、JULY2001、p1018-1024
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、従来の発振器では、ＬＣ共振回路１００，１１０から出力されるクロックの位相は、０，１８０度という関係が補償されている。
しかし、ＬＣ共振回路１００のクロックの位相に対するＬＣ共振回路１１０のクロックの位相は、９０度の位相進みなのか、９０度の位相遅れなのか、結合回路１２０は補償していない（インバータＺ１２１の入力に対し、出力の位相が９０度の位相進みなのか、９０度の位相遅れ（２７０度）なのか補償していない）という問題点があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、結合回路によって結合される２つの共振回路の位相関係を補償する発振器および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、図１に示すような４相信号を出力する発振器において、位相の異なる２つの信号を出力する第１の共振回路１０と第２の共振回路２０と、第１の共振回路１０から出力される２つの信号の位相と、第２の共振回路２０から出力される２つの信号の位相とが異なるように、第１の共振回路１０と第２の共振回路２０とを結合する、複数のインバータＺ３１〜Ｚ３４がリング状に接続された結合回路３０と、各インバータＺ３１〜Ｚ３４の前段に接続されるフィルタ３１〜３４と、を有することを特徴とする発振器が提供される。
【００１４】
このような発振器によれば、結合回路３０のインバータＺ３１〜Ｚ３４から出力される信号の位相は、フィルタ３１〜３４の有する位相特性によって、位相進みかまたは位相遅れかの一方に転ぶ。
【発明の効果】
【００１５】
本発明の発振器では、フィルタの有する位相特性を利用して、結合回路のインバータから出力される信号の位相を、位相進みかまたは位相遅れかの一方に転ぶようにした。これによって、結合回路によって結合される第１の共振回路と第２の共振回路との位相関係を補償することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の原理を図面を参照して詳細に説明する。
図１は、本発明の発振器の原理を説明する回路図である。
図に示す発振器は、第１の共振回路１０、第２の共振回路２０、および結合回路３０を有し、４相のクロックを出力する。後述詳細に説明するが、高速Ｉ／Ｏやデュアルシンセサイザなどの高周波回路では、誤動作等につながらないよう、正確な周波数の基準クロックが要求される。本発明の発振器では、位相進みかまたは位相遅れかの一方に転ぶようにして、一定の周波数のクロックを出力するようにし、高速Ｉ／Ｏやデュアルシンセサイザなどの高周波回路において、正常に動作させることができる。
【００１７】
第１の共振回路１０は、インバータＺ１１，Ｚ１２、インダクタＬ１１、および可変コンデンサＶＣ１１を有している。インバータＺ１１，Ｚ１２は、インダクタＬ１１と可変コンデンサＶＣ１１による共振周波数でオン／オフし、位相が１８０度異なるクロックを結合回路３０に出力する。
【００１８】
第２の共振回路２０は、インバータＺ２１，Ｚ２２、インダクタＬ２１、および可変コンデンサＶＣ２１を有している。インバータＺ２１，Ｚ２２、インダクタＬ２１、および可変コンデンサＶＣ２１は、第１の共振回路１０のインバータＺ１１，Ｚ１２、インダクタＬ１１、および可変コンデンサＶＣ１１と同じパラメータを有している。第２の共振回路２０は、第１の共振回路１０と同様の動作をし、位相が１８０度異なるクロックを結合回路３０に出力する。
【００１９】
可変コンデンサＶＣ１１，ＶＣ２１は、電圧によって容量が変化する。可変コンデンサＶＣ１１，ＶＣ２１の電圧を制御することによって、第１の共振回路１０、第２の共振回路２０の出力するクロックの発振周波数を制御することができる。
【００２０】
結合回路３０は、インバータＺ３１〜Ｚ３４およびフィルタ３１〜３４を有している。インバータＺ３１〜Ｚ３４は、リング状に接続され、インバータリングを構成している。フィルタ３１〜３４は、インバータＺ３１〜Ｚ３４の各々の前段に接続されている。結合回路３０は、第１の共振回路１０と第２の共振回路２０との位相関係が９０度ずれるように、第１の共振回路１０と第２の共振回路２０とを結合する。これによって、結合回路３０からは、４相のクロックを得ることができる。
【００２１】
第１の共振回路１０と第２の共振回路２０との９０度の位相のずれは、フィルタ３１〜３４の位相特性に応じて進み、また、遅れるようになっている。例えば、フィルタ３１〜３４は、入力されるクロックの位相を０〜９０度進ませる位相特性を有するとする。すると、インバータＺ３１から出力されるクロックの位相は、第１の共振回路１０のインバータＺ１１から出力されるクロックの位相に対し、９０度進み、第１の共振回路１０のインバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１〜Ｚ３４から出力されるクロックの位相は順に、９０，１８０，２７０，０度となる。
【００２２】
また、フィルタ３１〜３４は、入力されるクロックの位相を０〜９０度遅らせる位相特性を有するとする。すると、インバータＺ３１から出力されるクロックの位相は、第１の共振回路１０のインバータＺ１１から出力されるクロックの位相に対し、９０度遅れ、第１の共振回路１０のインバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１〜Ｚ３４から出力されるクロックの位相は順に、２７０，１８０，９０，０度となる。
【００２３】
なお、位相を９０度進ませるには、フィルタ３１〜３４に、位相が９０度変化するＨＰＦ（High Pass Filter）を適用すればよい。また、位相を９０度遅らせるには、フィルタ３１〜３４に、位相が９０度変化するＬＰＦ（Low Pass Filter）を適用すればよい。
【００２４】
次に、フィルタ３１〜３４の時定数の決め方について説明する。
図２は、結合回路のフィルタとインバータの１段における周波数特性と位相特性を示した図である。
【００２５】
図には、図１のフィルタ３１とインバータＺ３１における周波数特性（上側の図）と位相特性（下側の図）が示してある。
図１に示した発振器の共振周波数は、１／（２πｓｑｒｔ（ＬＣ））によって決定されるが、この共振周波数において、例えば、位相が９０度進むように時定数を決める（フィルタ３１をＨＰＦとする）。
【００２６】
すると、図に示すように、共振周波数から離れたところでは、フィルタ３１の入力に対するインバータＺ３１の位相のずれは、１８０度で一定であるが、クロックの周波数が共振周波数に近づくと、フィルタ３１によって、１８０度−９０度＝９０度の進みとなる。すなわち、フィルタ３１の入力に対するインバータＺ３１の出力の位相は、９０度進んだ状態に収束する。
【００２７】
上記と同様に、フィルタ３２とインバータＺ３２、フィルタ３３とインバータＺ３３、フィルタ３４とインバータＺ３４も、位相が９０度進むＨＰＦとして、時定数を決定する。そして、図２と同様の周波数特性および位相特性を有するようにする。このように時定数を決定することによって、第１の共振回路１０と第２の共振回路２０の位相補償をすることができる。なお、フィルタ３１〜３４をＬＰＦとし、発振器の共振周波数において、位相が９０度遅れるように時定数を決定することによっても、同様に位相補償をすることができる。
【００２８】
一般に、フィルタの位相のずれを利用して回路設計を行うと、ゲインが低下してしまう。しかし、結合回路３０のインバータＺ３１〜Ｚ３４および第１の共振回路１０、第２の共振回路２０のインバータＺ１１，Ｚ１２，Ｚ２１，Ｚ２２が十分なゲインを有することによって、クロックを電源電圧レベルでスイングさせることができる。
【００２９】
次に、フィルタ３１〜３４の位相の進みおよび遅れを補償する原理について説明する。その前に、図１の発振器の詳細な回路について説明する。
図３は、発振器の詳細な回路図である。
【００３０】
図３において、図１と同じものには同じ符号を付し、その説明を省略する。図３に示すようにインバータＺ１１は、ＰＭＯＳのトランジスタＭ１およびＮＭＯＳのトランジスタＭ２によって構成されている。インバータＺ１２は、ＰＭＯＳのトランジスタＭ３およびＮＭＯＳのトランジスタＭ４によって構成されている。インバータＺ２１は、ＰＭＯＳのトランジスタＭ５およびＮＭＯＳのトランジスタＭ６によって構成されている。インバータＺ２２は、ＰＭＯＳのトランジスタＭ７およびＮＭＯＳのトランジスタＭ８によって構成されている。インバータＺ３１は、ＰＭＯＳのトランジスタＭ９およびＮＭＯＳのトランジスタＭ１０によって構成されている。インバータＺ３２は、ＰＭＯＳのトランジスタＭ１１およびＮＭＯＳのトランジスタＭ１２によって構成されている。インバータＺ３３は、ＰＭＯＳのトランジスタＭ１３およびＮＭＯＳのトランジスタＭ１４によって構成されている。インバータＺ３４は、ＰＭＯＳのトランジスタＭ１５およびＮＭＯＳのトランジスタＭ１６によって構成されている。
【００３１】
図３に示すＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は、クロックの位相関係を示している。ＣＬＫ０は、０度の位相を示し、ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は、ＣＬＫ０の０度の位相に対し、９０，１８０，２７０度進んでいることを示している。なお、図３における位相関係は、フィルタ３１〜３４がＬＰＦである場合の位相関係を示している。
【００３２】
図４は、位相補償を説明する図である。
図に示す回路図は、図３の回路図の一部を示している。トランジスタＭ１０は、結合側（結合回路３０側）のインバータＺ３１のトランジスタである。トランジスタＭ８は、ＬＣ共振側（第２の共振回路２０側）のインバータＺ２２のトランジスタである。図３と同じものには同じ符号を付し、その説明を省略する。また、図３と同様にフィルタ３１は、ＬＰＦとする。
【００３３】
例えば、２７０度の位相のクロックが、インバータＺ３１（トランジスタＭ１０）から出力されなければならないときに、何らかの要因、例えば、電源立ち上げ、電源ノイズ、強制リセット等で位相が９０度に転んだとする。従来の発振器の場合、このような状況になると、電源を切るか、または、リセットをしない限り、位相が戻ることはなかった。これに対し、本発明の発振器は、上述したように、フィルタ３１が位相を９０度遅らせ、２７０度に回そうとコントロールするため、９０度の位相が次第に２７０度の位相へと収束していく。この収束を実現できる理由は、フィルタ３１が結合側のインバータＺ３１の電流を調整（減少）しているためである。よって、共振周波数での位相が９０度以内となるように、フィルタ３１の時定数が設定されていれば、必ず位相は補償される。
【００３４】
次に、本発明と従来の発振器から出力されるクロック波形について説明する。
図５は、発振器から出力される信号波形を示した図である。
図の上側のクロック波形は、図１の本発明の発振器におけるクロック波形を示し、下側のクロック波形は、図１３の従来の発振器におけるクロック波形を示す。また、図のＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は、０，９０，１８０，２７０度の位相におけるクロック波形を示す。
【００３５】
従来の発振器は、例えば、インバータＺ１２１の出力の位相が９０度進むか遅れるか不明であるため、結合回路１２０のインバータリング自体が期待していないループで動作することがある。そのため、結合回路１２０のインバータＺ１２１〜Ｚ１２４に必要以上の電力が必要となり、図に示すように、本来発振すべき発振周波数Ｔが、Ｔ＋Δｔと劣化する場合があった。本発明の発振器は、フィルタ３１〜３４によって、位相進みおよび位相遅れを補償するので、図に示すように、常に共振周波数Ｔで発振する。
【００３６】
次に、本発明の発振器が適用される回路例について説明する。
図６は、発振器が適用される第１の回路例を示した図である。
図には、ＣＤＲ（Clock and Data Recovery）を用いた高速Ｉ／Ｏの回路例を示している。高速Ｉ／Ｏは、ＬＰＦ４１、ＬＣ−ＶＣＯ４２、ＤＩＶ４３、ＤＬ（Decision Latch）４４、ＰＩ（Phase Interpolator）４５、ＤＦ（Digital Filter）４６、およびＤＥＭＵＸ４７を有している。
【００３７】
ＬＰＦ４１、ＬＣ−ＶＣＯ４２、およびＤＩＶ４３は、ＰＬＬ（Phase Lock Loop）を構成している。ＬＣ−ＶＣＯ４２は、本発明の発振器であり、４相のクロックを出力している。ＬＣ−ＶＣＯ４２から出力されるクロックは、ＤＩＶ４３によって分周され、基準クロックＲｅｆＣＬＫと位相差が検出される。検出された位相差は、ＬＰＦ４１によって低域が遮断され、電圧としてＬＣ−ＶＣＯ４２に入力される。ＬＣ−ＶＣＯ４２は、ＬＰＦ４１から出力される電圧に応じて発振周波数を制御し、４相（２種類のＩ，Ｑ）のクロックを出力する。
【００３８】
ＤＬ４４は、シリアルのデータＤｉｎが入力され、この入力されるデータＤｉｎをラッチする。ＰＩ４５は、ＬＣ−ＶＣＯ４２から出力されるクロックを基にして、サイン波、コサイン波をミキサし、データＤｉｎのクロック制御を行う。ＤＦ４６は、データＤｉｎのアイパターンにより、ＰＩ４５のミキサを制御している。ＤＥＭＵＸ４７は、ＤＬ４４によってラッチされたデータＤｉｎをパラレルに変換して、データＤｏｕｔを出力する。
【００３９】
ＰＩ４５のサイン波とコサイン波は、データ用とバウンダリエッジ用とで２つ必要であり、そのため、０，９０，１８０，２７０の４相のクロックが必要となる。
図７は、発振器が適用される第２の回路例を示した図である。
【００４０】
図には、デュアルシンセサイザの回路例を示している。デュアルシンセサイザは、ＬＰＦ５１，５４、ＬＣ−ＶＣＯ５２，５５、およびＤＩＶ５３，５６を有している。
ＬＰＦ５１、ＬＣ−ＶＣＯ５２、およびＤＩＶ５３は、ＰＬＬを構成している。ＬＰＦ５４、ＬＣ−ＶＣＯ５５、およびＤＩＶ５６は、ＰＬＬを構成している。これらのＰＬＬは、図６で説明したＰＬＬと同様であり、その詳細な説明を省略する。なお、ＬＣ−ＶＣＯ５２，５５は、本発明の発振器であり、４相のクロックを出力している。
【００４１】
デュアルシンセサイザは、例えば、ＲＦ（Radio Frequency）トランシーバに組み込まれ、正確な周波数が要求される。デュアルシンセサイザは、ＲＦトランシーバにおけるチャネル間隔と参照波の周波数関係を、２以上のＰＬＬを用いることによって変えることができる。チャネル間隔を高い精度で変化させるには、基準となる高周波信号に可変の低周波信号を加えるのが簡単な方法である。ＩとＱとでその位相関係を保証しなければならない場合、精度のよい４相のクロックを出力できる発振器が重要となる。
【００４２】
以上のように、フィルタ３１〜３４の有する位相特性を利用して、結合回路３０のインバータＺ３１〜Ｚ３４から出力される信号の位相を、位相進みかまたは位相遅れかの一方に転ぶようにした。これによって、結合回路３０によって結合される第１の共振回路１０と第２の共振回路２０との位相関係を補償することができる。
【００４３】
また、フィルタ３１〜３４は、インバータＺ３１〜Ｚ３４の前段（ＭＯＳトランジスタのゲート）に接続されるため、共振周波数に影響を与えることなく、位相補償をすることができる。
【００４４】
また、回路は完全対称なので、４相クロックのスキューの精度が良好となる。
また、一定の発振周波数が得られるので、正確なクロックが要求される高速Ｉ／Ｏやデュアルシンセサイザなどの高周波回路に適用することができる。
【００４５】
また、発振器には、トランジスタを用いてループを形成するリングオシレータ型と、図１で示したようにＬＣを利用したＬＣ共振型とがある。ＬＣ共振型では、デバイスノイズの影響が少なく、高いＱを実現することが容易である。そのため、ジッタ特性の面で有利である。
【００４６】
なお、発振器は、例えば、他の機能を有する回路とともに１つの半導体装置に構成される。
次に、第１の実施の形態について図面を参照して詳細に説明する。
【００４７】
図８は、第１の実施の形態に係る発振器の回路図である。
図８において図１の発振器と同じものには同じ符号を付し、その説明を省略する。図に示すように結合回路６１は、抵抗Ｒ１〜Ｒ４、コンデンサＣ１〜Ｃ４、およびインバータＺ３１〜Ｚ３４を有している。インバータＺ３１の前段には、抵抗Ｒ１およびコンデンサＣ１のＣＲのＬＰＦが接続されている。インバータＺ３２の前段には、抵抗Ｒ２およびコンデンサＣ２のＣＲのＬＰＦが接続されている。インバータＺ３３の前段には、抵抗Ｒ３およびコンデンサＣ３のＣＲのＬＰＦが接続されている。インバータＺ３４の前段には、抵抗Ｒ４およびコンデンサＣ４のＣＲのＬＰＦが接続されている。
【００４８】
図の発振器は、ＣＲで構成されたＬＰＦの９０度の位相遅れを利用している。よって、インバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１から出力されるクロックの位相は、９０度遅れた２７０度となる。同様に、インバータＺ３２，Ｚ３３，Ｚ３４から出力されるクロックの位相は、１８０，９０，０度となる。
【００４９】
このように、ＣＲのＬＰＦによって、結合回路により結合される２つのＬＣ共振回路の位相関係を補償することができる。
次に、第２の実施の形態について図面を参照して詳細に説明する。
【００５０】
図９は、第２の実施の形態に係る発振器の回路図である。
図９において図１の発振器と同じものには同じ符号を付し、その説明を省略する。図に示すように結合回路６２は、インダクタＬ３１〜Ｌ３４、抵抗Ｒ１１〜Ｒ１４、およびインバータＺ３１〜Ｚ３４を有している。インバータＺ３１の前段には、抵抗Ｒ１１およびインダクタＬ３１のＬＲのＬＰＦが接続されている。インバータＺ３２の前段には、抵抗Ｒ１２およびインダクタＬ３２のＬＲのＬＰＦが接続されている。インバータＺ３３の前段には、抵抗Ｒ１３およびインダクタＬ３３のＬＲのＬＰＦが接続されている。インバータＺ３４の前段には、抵抗Ｒ１４およびインダクタＬ３４のＬＲのＬＰＦが接続されている。
【００５１】
図の発振器は、ＬＲで構成されたＬＰＦの９０度の位相遅れを利用している。よって、インバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１から出力されるクロックの位相は、９０度遅れた２７０度となる。同様に、インバータＺ３２，Ｚ３３，Ｚ３４から出力されるクロックの位相は、１８０，９０，０度となる。
【００５２】
このように、ＬＲのＬＰＦによって、結合回路により結合される２つのＬＣ共振回路の位相関係を補償することができる。
次に、第３の実施の形態について図面を参照して詳細に説明する。
【００５３】
図１０は、第３の実施の形態に係る発振器の回路図である。
図１０において図１の発振器と同じものには同じ符号を付し、その説明を省略する。図に示すように結合回路６３は、コンデンサＣ１１〜Ｃ１４、抵抗Ｒ２１〜Ｒ２４、およびインバータＺ３１〜Ｚ３４を有している。インバータＺ３１の前段には、抵抗Ｒ２１およびコンデンサＣ１１のＣＲのＨＰＦが接続されている。インバータＺ３２の前段には、抵抗Ｒ２２およびコンデンサＣ１２のＣＲのＨＰＦが接続されている。インバータＺ３３の前段には、抵抗Ｒ２３およびコンデンサＣ１３のＣＲのＨＰＦが接続されている。インバータＺ３４の前段には、抵抗Ｒ２４およびコンデンサＣ１４のＣＲのＨＰＦが接続されている。
【００５４】
図の発振器は、ＣＲで構成されたＨＰＦの９０度の位相進みを利用している。よって、インバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１から出力されるクロックの位相は、９０度となる。同様に、インバータＺ３２，Ｚ３３，Ｚ３４から出力されるクロックの位相は、１８０，２７０，０度となる。
【００５５】
このように、ＣＲのＨＰＦによって、結合回路により結合される２つのＬＣ共振回路の位相関係を補償することができる。
次に、第４の実施の形態について図面を参照して詳細に説明する。
【００５６】
図１１は、第４の実施の形態に係る発振器の回路図である。
図１１において図１の発振器と同じものには同じ符号を付し、その説明を省略する。図に示すように結合回路６４は、抵抗Ｒ３１〜Ｒ３４、インダクタＬ４１〜Ｌ４４、およびインバータＺ３１〜Ｚ３４を有している。インバータＺ３１の前段には、抵抗Ｒ３１およびインダクタＬ４１のＬＲのＨＰＦが接続されている。インバータＺ３２の前段には、抵抗Ｒ３２およびインダクタＬ４２のＬＲのＨＰＦが接続されている。インバータＺ３３の前段には、抵抗Ｒ３３およびインダクタＬ４３のＬＲのＨＰＦが接続されている。インバータＺ３４の前段には、抵抗Ｒ３４およびインダクタＬ４４のＬＲのＨＰＦが接続されている。
【００５７】
図の発振器は、ＬＲで構成されたＨＰＦの９０度の位相進みを利用している。よって、インバータＺ１１から出力されるクロックの位相を０度とすると、インバータＺ３１から出力されるクロックの位相は、９０度となる。同様に、インバータＺ３２，Ｚ３３，Ｚ３４から出力されるクロックの位相は、１８０，２７０，０度となる。
【００５８】
このように、ＬＲのＨＰＦによって、結合回路により結合される２つのＬＣ共振回路の位相関係を補償することができる。
なお、第１〜第４の実施の形態において、高周波になればなるほど、フィルタの時定数が小さくなる。よって、高周波では、ＣＲ，ＬＲのフィルタを小面積で構成することができ、発振器の面積を抑制することができる。
【００５９】
また、時定数が小さくなることによって、位相補償は、短時間で行われ、発振器は、直ちにクロックを出力することができる。例えば、６．５Ｇｂｐｓの高速Ｉ／Ｏの場合、数ｎｓの短時間で位相補償が行われる。
【００６０】
また、ＣＲ，ＬＲによる位相補償のマージンは、ＣＲ，ＬＲのフィルタの位相特性により±９０度まで、確保できるので、プロセスのばらつき、温度変動、電源変動に対し有効である。
【００６１】
次に、第５の実施の形態について図面を参照して詳細に説明する。
図１２は、第５の実施の形態に係る発振器の回路図である。
第５の実施の形態では、結合回路のインバータの替わりにアンプを用いる。すなわち、アンプが有する入力と出力の位相のずれを利用する。図１２において図１の発振器と同じものには同じ符号を付し、その説明を省略する。
【００６２】
図に示すように結合回路６５は、フィルタ３１〜３４およびアンプＺ４１〜Ｚ４４を有している。アンプＺ４１〜Ｚ４４は、リング状に接続され、そのアンプＺ４１の前段には、フィルタ３１が接続されている。アンプＺ４２の前段には、フィルタ３２が接続されている。アンプＺ４３の前段には、フィルタ３３が接続されている。アンプＺ４４の前段には、フィルタ３４が接続されている。アンプＺ４１〜Ｚ４４は、入力と出力とで位相差を有する。
【００６３】
フィルタ３１とアンプＺ４１による位相進み、フィルタ３２とアンプＺ４２による位相進み、フィルタ３３とアンプＺ４３による位相進み、およびフィルタ３４とアンプＺ４４による位相進みを、０度から１８０度以内となるように設計する。この場合の設計は、インバータとＨＰＦの組み合わせに対応する。アンプＺ４１，Ｚ４２，Ｚ４３，Ｚ４４の出力の位相は、フィルタ３１の入力の位相を０度とすると、それぞれ９０，１８０，２７０，０度となる。
【００６４】
また、フィルタ３１とアンプＺ４１による位相進み、フィルタ３２とアンプＺ４２による位相進み、フィルタ３３とアンプＺ４３による位相進み、およびフィルタ３４とアンプＺ４４による位相進みを、１８０度から３６０度以内となるように設計する。この場合の設計は、インバータとＬＰＦの組み合わせに対応する。アンプＺ４１，Ｚ４２，Ｚ４３，Ｚ４４の出力の位相は、フィルタ３１の入力の位相を０度とすると、それぞれ９０，１８０，２７０，０度となる。
【００６５】
このように、フィルタとアンプの組み合わせにより位相を調整することによっても、結合回路によって結合される２つのＬＣ共振回路の位相関係を補償することができる。
なお、第１〜第５の実施の形態で説明した発振器は、例えば、他の機能を有する回路とともに１つの半導体装置に構成される。
【００６６】
（付記１）  ４相信号を出力する発振器において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のインバータがリング状に接続された結合回路と、
前記各インバータの前段に接続されるフィルタと、
を有することを特徴とする発振器。
【００６７】
（付記２）  前記フィルタは、コンデンサと抵抗とから構成される低域通過型フィルタであることを特徴とする付記１記載の発振器。
（付記３）  前記フィルタは、インダクタと抵抗とから構成される低域通過型フィルタであることを特徴とする付記１記載の発振器。
【００６８】
（付記４）  前記フィルタは、コンデンサと抵抗とから構成される高域通過型フィルタであることを特徴とする付記１記載の発振器。
（付記５）  前記フィルタは、インダクタと抵抗とから構成される高域通過型フィルタであることを特徴とする付記１記載の発振器。
【００６９】
（付記６）  前記インバータは、４段接続され、前記インバータの前段に接続される前記フィルタのそれぞれには、前記第１の共振回路と前記第２の共振回路とから出力される前記信号のそれぞれが入力されることを特徴とする付記１記載の発振器。
【００７０】
（付記７）  前記フィルタは、位相が９０度変化することを特徴とする付記１記載の発振器。
（付記８）  前記第１の共振回路と前記第２の共振回路は、電圧によって前記信号の発振周波数を制御することを特徴とする付記１記載の発振器。
【００７１】
（付記９）  ４相信号を出力する発振器において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のアンプがリング状に接続された結合回路と、
前記各アンプの前段に接続されるフィルタと、
を有することを特徴とする発振器。
【００７２】
（付記１０）  ４相信号を出力する半導体装置において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のインバータがリング状に接続された結合回路と、
前記各インバータの前段に接続されるフィルタと、
を有することを特徴とする半導体装置。
【００７３】
（付記１１）  ４相信号を出力する半導体装置において、
位相の異なる２つの信号を出力する第１の共振回路と第２の共振回路と、
前記第１の共振回路から出力される２つの前記信号の位相と、前記第２の共振回路から出力される２つの前記信号の位相とが異なるように、前記第１の共振回路と前記第２の共振回路とを結合する、複数のアンプがリング状に接続された結合回路と、
前記各アンプの前段に接続されるフィルタと、
を有することを特徴とする半導体装置。
【図面の簡単な説明】
【００７４】
【図１】本発明の発振器の原理を説明する回路図である。
【図２】結合回路のフィルタとインバータの１段における周波数特性と位相特性を示した図である。
【図３】発振器の詳細な回路図である。
【図４】位相補償を説明する図である。
【図５】発振器から出力される信号波形を示した図である。
【図６】発振器が適用される第１の回路例を示した図である。
【図７】発振器が適用される第２の回路例を示した図である。
【図８】第１の実施の形態に係る発振器の回路図である。
【図９】第２の実施の形態に係る発振器の回路図である。
【図１０】第３の実施の形態に係る発振器の回路図である。
【図１１】第４の実施の形態に係る発振器の回路図である。
【図１２】第５の実施の形態に係る発振器の回路図である。
【図１３】従来のＬＣ共振回路とインバータリングとから構成される発振器の回路図である。
【符号の説明】
【００７５】
１０  第１の共振回路
２０  第２の共振回路
３０，６１〜６５  結合回路
３１〜３４  フィルタ
Ｌ１１，Ｌ２１，Ｌ３１〜Ｌ３４，Ｌ４１〜Ｌ４４  インダクタ
ＶＣ１１，ＶＣ２１  可変コンデンサ
Ｚ１１，Ｚ１２，Ｚ２１，Ｚ２２，Ｚ３１〜Ｚ３４  インバータ
Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４  抵抗
Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４  コンデンサ
Ｚ４１〜Ｚ４４  アンプ
【図１】
2005341332.tif 000003
【図２】
2005341332.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005341332.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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