(57)【要約】【課題】  １画素内に２つの光電変換素子を設けた場合に、トランジスタ数や配線数の低減を図る。【解決手段】  アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素３０，４０，５０，６０の夫々に２つの光電変換素子３１，３２，４１，４２，５１，５２，６１，６２を設けると共に、各画素内に設けられ前記光電変換素子の不要電荷を排出するリセット用のトランジスタ３３，３４及びフローティングディフュージョンアンプ用のトランジスタ３５，３６，３７の数を計５個とする。【選択図】  図１
2005130344.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各画素内に設けられ前記光電変換素子の不要電荷を排出するリセット用のトランジスタ及びフローティングディフュージョンアンプ用のトランジスタの数を計５個としたことを特徴とするＭＯＳ型イメージセンサ。
【請求項２】
前記画素間を垂直方向に仕切る前記配線の数を３本、水平方向に仕切る配線の数を２本としたことを特徴とする請求項２に記載のＭＯＳ型イメージセンサ。
【請求項３】
半導体基板にアレイ状に配列した複数の画素の夫々に、光電変換素子と、該光電変換素子の蓄積電荷に応じた信号を読出信号によって読み出す読出用トランジスタと、該読出用トランジスタを前記読出信号によって動作させる駆動用トランジスタとを備えるＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各光電変換素子対応に設けられた２つの前記読出用トランジスタを動作させる前記駆動用トランジスタを共通化して１個とし、且つ、該駆動用トランジスタによって同一タイミングで読出動作を行う前記２つの読出用トランジスタの出力を別々の配線に接続したことを特徴とするＭＯＳ型イメージセンサ。
【請求項４】
前記各光電変換素子の夫々の不要電荷をリセット信号印加時に排出するリセット用トランジスタが光電変換素子対応に設けられ、各画素内の２つの前記リセット用トランジスタに同一のリセット信号を印加する接続構成としたことを特徴とする請求項３に記載のＭＯＳ型イメージセンサ。
【請求項５】
半導体基板にアレイ状に配列した複数の画素の夫々に、光電変換素子と、該光電変換素子の不要電荷をリセット信号印加時に排出するリセット用トランジスタとを備えるＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各光電変換素子の夫々の不要電荷をリセット信号印加時に排出するリセット用トランジスタを共通化して１個としたことを特徴とするＭＯＳ型イメージセンサ。
【請求項６】
異なるタイミングでオンオフされ前記各光電変換素子を夫々前記リセット用トランジスタに接続する光電変換素子対応の制御用トランジスタと、前記各光電変換素子の夫々の蓄積電荷に応じた信号を読出信号によって出力用配線に読み出す読出用トランジスタと、該読出用トランジスタを前記読出信号によって動作させる駆動用トランジスタとを備えることを特徴とする請求項５に記載のＭＯＳ型イメージセンサ。
【請求項７】
垂直方向に隣接する２つの画素の前記読出用トランジスタの出力が異なる出力用配線に接続されると共に該各読出用トランジスタが同一の前記読出信号により動作される接続構成となっていることを特徴とする請求項５または請求項６に記載のＭＯＳ型イメージセンサ。
【請求項８】
垂直方向に隣接する２つの画素の前記リセット用トランジスタに同一のリセット用信号が入力される接続構成となっていることを特徴とする請求項５乃至請求項７のいずれかに記載のＭＯＳ型イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入射する光信号を電気信号として検出するＭＯＳ型イメージセンサに係り、特に、電気信号読出用周辺回路の回路規模と配線数を少なくしたＭＯＳ型イメージセンサに関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサを代表とするＭＯＳ型イメージセンサは、デジタルスチルカメラやデジタルビデオカメラ、更に近年では携帯電話機搭載の小型デジタルカメラの固体撮像素子として使用されている。
【０００３】
図５は、一般的なＭＯＳ型イメージセンサの表面模式図である。図示するＭＯＳ型イメージセンサ１０は、受光面１１の右辺側に垂直走査回路１２が設けられ、下辺側に水平走査回路等１３が設けられている。受光面１１には、縦横に走る配線１４が多層プロセスで設けられ、これら配線１４を避けた領域１５、即ち、格子状となる配線１４によって画成された各領域１５（この明細書では、領域１５の個々を１つの「画素」ということにする。）内に入射してくる光信号を、各領域１５下部（紙面の下側）に設けられた光電変換素子（フォトダイオード）によって電気信号に変換する様になっている。
【０００４】
個々の領域１５内には、通常、１個の光電変換素子と、この光電変換素子から信号を読み出す周辺回路とが設けられる。図６は、下記特許文献１に記載されている光電変換素子及び周辺回路の等価回路図であり、１個の光電変換素子１８に、３個のトランジスタ１９，２０，２１が接続されている。また、これらトランジスタ１８，２０，２１に接続される配線として、ＶＤＤ，リセットＲＳＴ，Ｘ選択，読出信号の４本が必要となっている。
【０００５】
下記特許文献２に記載されたＭＯＳ型イメージセンサは、１画素内に３つのフォトダイオードＲ，Ｇ，Ｂを深さ方向に積層し、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の各光電変換信号を各フォトダイオードから得る様にしている。図７は、この従来技術の各画素における等価回路図である。各フォトダイオード用に３個で計９個のトランジスタＭ１〜Ｍ９が必要となり、各トランジスタに接続される配線として、ＶＣＣ，ＶＰ，リセット，ＲＯＷ選択Ｒ，ＲＯＷ選択Ｇ，ＲＯＷ選択Ｂ，読出（Ｃｏｌ）の計７本が必要となっている。
【０００６】
【特許文献１】米国特許第５４７１５１５号公報
【特許文献２】米国特許第５９６５８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年の固体撮像素子は高画素化，高密度化が進行し、隣接する配線１４間の距離が短くなって入射光の波長オーダになってきたため、フォトダイオードに到達する入射光量が少なくなり感度低下を引き起こしている。このため、１画素内に複数のフォトダイオードを設け、１画素から複数色の光電変換信号を得る構成にすると、図５に示す個々の領域１５の開口を広くできるため、感度的に有利となる。
【０００８】
しかしその一方で、配線数や１画素内に設けるトランジスタ数が多くなると、多層プロセスが必要になって製造歩留まりが悪くなるという問題が生じる。この歩留まりは、製造工程数を減らすことで改善できるため、配線数やトランジスタ数を減らす必要がある。
【０００９】
本出願人は先に、１画素内に２個のフォトダイオードを設けるＭＯＳ型イメージセンサを提案（特願２００３―７２１０２，特願２００３―１３０７３２）している。１画素内に２個のフォトダイオードを設けた場合、通常は６個のトランジスタと６本の配線数が必要になるが、この様なＭＯＳ型イメージセンサの製造歩留まりを向上させるために、トランジスタ数と配線数を低減するのが望まれる。
【００１０】
本発明の目的は、１画素内に２つのフォトダイオードを設ける共に配線数とトランジスタ数とを低減したＭＯＳ型イメージセンサを提供することにある。
【課題を解決するための手段】
【００１１】
本発明のＭＯＳ型イメージセンサは、アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各画素内に設けられ前記光電変換素子の不要電荷を排出するリセット用のトランジスタ及びフローティングディフュージョンアンプ用のトランジスタの数を計５個としたことを特徴とする。
【００１２】
この構成により、１画素内に２つの光電変換素子を設けてもトランジスタ数を減らすことができ、製造コストの低減や製造工程数の減少による歩留まりアップを図ることが可能となる。
【００１３】
本発明のＭＯＳ型イメージセンサは、前記画素間を垂直方向に仕切る前記配線の数を３本、水平方向に仕切る配線の数を２本としたことを特徴とする。
【００１４】
この構成により、更に製造コストの低減と歩留まりアップを図ることが可能となる。
【００１５】
本発明のＭＯＳ型イメージセンサは、半導体基板にアレイ状に配列した複数の画素の夫々に、光電変換素子と、該光電変換素子の蓄積電荷に応じた信号を読出信号によって読み出す読出用トランジスタと、該読出用トランジスタを前記読出信号によって動作させる駆動用トランジスタとを備えるＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各光電変換素子対応に設けられた２つの前記読出用トランジスタを動作させる前記駆動用トランジスタを共通化して１個とし、且つ、該駆動用トランジスタによって同一タイミングで読出動作を行う前記２つの読出用トランジスタの出力を別々の配線に接続したことを特徴とする。
【００１６】
この構成により、１画素内に２つの光電変換素子を設けても１画素内に設ける必要のあるトランジスタ数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
【００１７】
本発明のＭＯＳ型イメージセンサは、前記各光電変換素子の夫々の不要電荷をリセット信号印加時に排出するリセット用トランジスタが光電変換素子対応に設けられ、各画素内の２つの前記リセット用トランジスタに同一のリセット信号を印加する接続構成としたことを特徴とする。
【００１８】
この構成により、画素間に設ける配線数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
【００１９】
本発明のＭＯＳ型イメージセンサは、半導体基板にアレイ状に配列した複数の画素の夫々に、光電変換素子と、該光電変換素子の不要電荷をリセット信号印加時に排出するリセット用トランジスタとを備えるＭＯＳ型イメージセンサにおいて、各画素の夫々に２つの光電変換素子を設けると共に、各光電変換素子の夫々の不要電荷をリセット信号印加時に排出するリセット用トランジスタを共通化して１個としたことを特徴とする。
【００２０】
この構成により、１画素内に２つの光電変換素子を設けても１画素内に設ける必要のあるトランジスタ数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
【００２１】
本発明のＭＯＳ型イメージセンサは、異なるタイミングでオンオフされ前記各光電変換素子を夫々前記リセット用トランジスタに接続する光電変換素子対応の制御用トランジスタと、前記各光電変換素子の夫々の蓄積電荷に応じた信号を読出信号によって出力用配線に読み出す読出用トランジスタと、該読出用トランジスタを前記読出信号によって動作させる駆動用トランジスタとを備えることを特徴とする。
【００２２】
この構成により、各光電変換素子の夫々の不要電荷を別々に排出可能になると共に、夫々の蓄積電荷も別々に読み出すことが可能となる。
【００２３】
本発明のＭＯＳ型イメージセンサは、垂直方向に隣接する２つの画素の前記読出用トランジスタの出力が異なる出力用配線に接続されると共に該各読出用トランジスタが同一の前記読出信号により動作される接続構成となっていることを特徴とする。
【００２４】
この構成により、画素間に設ける配線数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
【００２５】
本発明のＭＯＳ型イメージセンサは、垂直方向に隣接する２つの画素の前記リセット用トランジスタに同一のリセット用信号が入力される接続構成となっていることを特徴とする。
【００２６】
この構成により、画素間に設ける配線数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
【発明の効果】
【００２７】
本発明によれば、１画素内に２つの光電変換素子を設けてもトランジスタ数は倍の６個ではなく５個となるため、製造コストの低減と歩留まりアップを図ることが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２９】
図１は、本発明の第１実施形態に係るＭＯＳ型イメージセンサの画素部の等価回路図であり、この例では４画素分を図示している。図示する例では、半導体基板上に第１画素３０と第２画素４０と第３画素５０と第４画素６０とが方形に配置されており、各画素間には、垂直方向に延びる３本の配線３，４，５と、横方向に延びる２本の配線６，７の、計５本の配線が設けられている。配線４には電源電圧ＶＤＤが印加されており、配線６にはリセット信号が印加され、配線７にはＲＯＷセレクト信号が印加される。信号配線３，５は信号読出用の配線である。
【００３０】
第１画素３０内には２つのフォトダイオード３１，３２が設けられており、その右隣の第２画素４０内にも２つのフォトダイオード４１，４２が設けられている。
【００３１】
今、フォトダイオード３１が“Color 1”の光信号を電気信号に変換し、フォトダイオード３２が“Color 2”の光信号を電気信号に変換し、フォトダイオード４１が“Color 3”の光信号を電気信号に変換し、フォトダイオード４２が“Color 4”の光信号を電気信号に変換するものとする。
【００３２】
同様に、第１画素３０の下側の第３画素５０内にはフォトダイオード５１，５２が設けられ、その右隣の第４画素６０内にはフォトダイオード６１，６２が設けられている。フォトダイオード５１，５２，６１，６２は、その上段の画素３０，４０とは逆に、夫々、“Color 3”，“Color 4”，“Color 1”，“Color 2”の光信号を電気信号に変換する。
【００３３】
画素３０内の周辺部にはリセット回路やフローティングディフュージョンアンプ用を構成する５つのＭＯＳトランジスタ３３〜３７が設けられ、画素４０内の周辺部にも５つのＭＯＳトランジスタ４３〜４７が設けられ、画素５０内の周辺部にも５つのＭＯＳトランジスタ５３〜５７が設けられ、画素６０内の周辺部にも５つのＭＯＳトランジスタ６３〜６７が設けられる。各画素内での５つのＭＯＳトランジスタの接続構成は同じであるため、以下、画素３０についてのみ説明する。
【００３４】
図１に示す実施形態は、画素内に設けられた２つのフォトダイオード３１，３２から夫々の色信号を読み出す時に、２つのフォトダイオード３１，３２のＲＯＷセレクトとリセットとを夫々共通化して、２色の色信号を別々の信号配線３，５に出力する様になっている。
【００３５】
即ち、リセット用のＭＯＳトランジスタ３３，３４のゲートは、リセット信号が印加される配線６に共通に接続され、トランジスタ３３，３４の各ソースは信号配線４に接続され、トランジスタ３３のドレインはフォトダイオード３１のカソード及び信号読出用のＭＯＳトランジスタ３５のゲートに接続され、トランジスタ３４のドレインはフォトダイオード３２のカソード及び信号読出用のＭＯＳトランジスタ３６のゲートに接続される。
【００３６】
トランジスタ３５のドレインは信号配線３に接続され、トランジスタ３６のドレインは信号配線５に接続される。また、トランジスタ３５，３６の各ソースは共通に駆動用のＭＯＳトランジスタ３７のドレインに接続され、トランジスタ３７のゲートはＲＯＷセレクト信号用の配線７に接続され、トランジスタ３７のソースは電源配線４に接続される。
【００３７】
図２は、ローリング電子シャッタを図１のＭＯＳ型イメージセンサに適用して各フォトダイオードから光電変換信号を読み出すときのタイミングチャートである。ローリング電子シャッタでは、アレイ状に配置された多数の画素に対して、上段の画素行から順に少しずつタイミングをずらして、リセットパルス信号とＲＯＷセレクト信号（信号読出信号）とが印加される。
【００３８】
図１の構成において、ｎ＝１のタイミングでリセットパルス信号が第１画素３０と第２画素４０とに印加される。リセットパルス信号のオン中に、トランジスタ３３，３４，４３，４４が導通状態となり、各フォトダイオード３１，３２，４１，４２に蓄積されている不要電荷が配線４に廃棄される。
【００３９】
各フォトダイオード３１，３２，４１，４２は、リセットパルス信号のオフのタイミングから露光を開始し、所定露光時間後に、第１画素３０と第２画素４０にＲＯＷセレクト信号が印加される。
【００４０】
各フォトダイオード３１，３２，４１，４２には、露光量に応じた電荷が蓄積され、所定露光時間後にＲＯＷセレクト信号が印加されると、トランジスタ３７，４７がオンされる。これにより、フォトダイオード３１の蓄積電荷に応じた電流が、電源配線４→トランジスタ３７→トランジスタ３５→配線３と流れ、フォトダイオード３２の蓄積電荷に応じた電流が、電源配線４→トランジスタ３７→トランジスタ３６→配線５と流れる。同様に、フォトダイオード４１の蓄積電荷に応じた電流が、電源配線４→トランジスタ４７→トランジスタ４５→配線３と流れ、フォトダイオード４２の蓄積電荷に応じた電流が、電源配線４→トランジスタ４７→トランジスタ４６→配線５と流れる。
【００４１】
このようにして、フォトダイオード３１の蓄積電荷に応じた“Color 1”の信号がsignal 1として信号配線３に出力され、フォトダイオード３２の蓄積電荷に応じた“Color 2”の信号がsignal 2として信号配線５に出力される。同様に、フォトダイオード４１の蓄積電荷に応じた“Color 3”の信号がsignal 3として画素４０の右隣の信号配線３に出力され、フォトダイオード４２の蓄積電荷に応じた“Color 4”の信号がsignal 4として画素４０の右隣の信号配線５に出力される。
【００４２】
ｎ＝１から若干遅れた次のタイミングのｎ＝２で、リセットパルス信号が第３画素５０と第４画素６０に印加され、このリセットパルス信号のオフから上記の所定露光時間と同一時間後にＲＯＷセレクト信号が第３画素５０と第４画素６０に印加される。
【００４３】
これにより、上記と同様にして、トランジスタ５５に接続された信号配線３にフォトダイオード５１の蓄積電荷（Color 3）に応じたsignal 1が出力され、トランジスタ５６に接続された信号配線５にフォトダイオード５２の蓄積電荷（Color 4）に応じたsignal 2が出力される。同様に、トランジスタ６５に接続された信号配線３にフォトダイオード６１の蓄積電荷（Color 1）に応じたsignal 3が出力され、トランジスタ６６に接続された信号配線５にフォトダイオード６２の蓄積電荷（Color 2）に応じたsignal 4が出力される。
【００４４】
以下、順に、ｎ＝３，ｎ＝４，…のタイミングでＭＯＳ型イメージセンサの各画素から各フォトダイオードの蓄積電荷に応じた信号を読み出す。図１に示すＭＯＳ型イメージセンサでは、第１画素３０と第２画素５０とが交互に垂直方向に並び、第２画素４０と第４画素６０とが交互に垂直方向に並ぶため、signal 1としては、上段の画素から順に読み出されたColor 1，Color 3，Color 1，Color 3，……の信号が並び、signal 2としては、Color 2，Color 4，Color 2，Color 4，……の信号が並び、signal 3としては、Color 3，Color 1，Color 3，Color 1，……の信号が並び、signal 4としては、Color 4，Color 2，Color 4，Color 2，……の信号が並ぶ。これら読み出された信号は、図５に示す回路１３に取り込まれ、Ａ／Ｄ変換等された後に、ＭＯＳ型イメージセンサから画像信号として出力される。
【００４５】
この様に、１画素内に２つのフォトダイオードを有する本実施形態のＭＯＳ型イメージセンサでは、各画素内に５個のトランジスタを設ければよく、また、配線数も５本となるため、製造工程数が減り、製造歩留まりが向上する。
【００４６】
尚、上記の実施形態では、ローリング電子シャッタを適用したときの露光と信号読出のタイミングを説明したが、ローリング電子シャッタではなく、メカニカルシャッタで各画素のフォトダイオードを同一のタイミングで露光し、順に読み出すことも可能なことはいうまでもない。
【００４７】
図３は、本発明の第２実施形態に係るＭＯＳ型イメージセンサの画素部の等価回路図であり、図示する例では４画素分を示している。この実施形態でも、第１画素７０と第２画素８０と第３画素９０と第４画素１００とが方形に配置されており、各画素間には、垂直方向に延びる３本の配線２３，２４，２５と、横方向に延びる２本の配線の計５本の配線が設けられている。
【００４８】
横方向に延びる２本の配線は、第１画素７０及び第２画素８０と、第３画素９０及び第４画素１００との間に設ける配線が配線２６，２７であり、第１画素７０及び第２画素８０とその上側に設ける画素との間の配線及び第３画素９０及び第４画素１００とその下側に設ける画素との間の配線が配線２８，２９である。
【００４９】
配線２４には電源電圧ＶＤＤが印加され、配線２６にはＲＯＷセレクト信号が印加され、配線２８には第１セレクト信号（Select 1）が印加され、配線２７には第２セレクト信号（Select 2）が印加され、配線２９にはリセット信号が印加される。信号配線２３，２５に光電変換信号が出力される。
【００５０】
第１画素７０内には２つのフォトダイオード７１，７２が設けられており、その右隣の第２画素８０内にも２つのフォトダイオード８１，８２が設けられている。
【００５１】
本実施形態でも、フォトダイオード７１が“Color 1”の光信号を電気信号に変換し、フォトダイオード７２が“Color 2”の光信号を電気信号に変換し、フォトダイオード８１が“Color 3”の光信号を電気信号に変換し、フォトダイオード８２が“Color 4”の光信号を電気信号に変換する。
【００５２】
同様に、第１画素７０の下側の第３画素９０内にはフォトダイオード９１，９２が設けられ、その右隣の第４画素１００内にはフォトダイオード１０１，１０２が設けられている。フォトダイオード９１，９２，１０１，１０２は、その上段の画素７０，８０とは逆に、夫々、“Color 3”，“Color 4”，“Color 1”，“Color 2”の光信号を電気信号に変換する。
【００５３】
画素７０内の周辺部にはリセット回路やフローティングディフュージョンアンプ用を構成する５つのＭＯＳトランジスタ７３〜７７が設けられ、画素８０内の周辺部にも５つのＭＯＳトランジスタ８３〜８７が設けられ、画素９０内の周辺部にも５つのＭＯＳトランジスタ９３〜９７が設けられ、画素１００内の周辺部にも５つのＭＯＳトランジスタ１０３〜１０７が設けられる。
【００５４】
画素７０と画素８０の夫々の内部トランジスタの接続構成は同じため、画素７０についてのみ説明し、画素７０と画素９０とは内部トランジスタの接続構成は殆ど同じであるため、画素９０については画素７０との違いについてのみ説明する。
【００５５】
制御用のトランジスタ７３のゲートは配線２８に接続され、制御用のトランジスタ７４のゲートは配線２７に接続される。トランジスタ７３のソースがフォトダイオード７１のカソードに接続され、トランジスタ７４のソースがフォトダイオード７２のカソードに接続される。各トランジスタ７３，７４のドレインは共通にリセット用のトランジスタ７５のドレイン及び信号読出用のトランジスタ７６のゲートに接続され、トランジスタ７５，７６のソースが夫々電源配線２４に接続され、トランジスタ７５のゲートがリセット配線２９に接続される。駆動用のトランジスタ７７のゲートは配線２６に接続され、ソースはトランジスタ７６のドレインに、ドレインは配線２３に接続される。
【００５６】
画素９０においては、トランジスタ９７のドレインは、画素右隣の配線２３ではなく、画素左隣側の配線２５に接続される。
【００５７】
図１に示す実施形態では、２色の信号を読み出す場合に夫々の色に対応した専用のソースフォロアのトランジスタ（図１の画素３０でいえば、トランジスタ３５，３６）を設けているため、トランジスタ間に特性のバラツキが生じる虞がある。そこで、本実施形態では、この特性バラツキを回避するため、２色の信号の読み出しを、一つのソースフォロアのトランジスタ（図３の画素７０でいえば、トランジスタ７６）で読み出すこととしている。
【００５８】
図４は、ローリング電子シャッタを図３に示すＭＯＳ型イメージセンサに適用したときの信号読出のタイミングチャートである。このＭＯＳ型イメージセンサでは、先ず、１画面分の画像信号の読出に先立ち、リセット信号が配線２９に印加され、リセット用の各トランジスタ７５，８５，９５，１０５がオンされる。このリセット信号オン時に、第１セレクト信号（Select 1）のパルスが配線２８に印加されると、トランジスタ７３，８３，９３，１０３のオン中に、フォトダイオード７１，８１，９１，１０１の不要電荷がリセット用の各トランジスタ７５，８５，９５，１０５を通して電源配線２４に排出される。そして、第１セレクト信号のオフのタイミングから、各フォトダイオード７１，８１，９１，１０１は露光を開始する。
【００５９】
第１セレクト信号のオフ後に第２セレクト信号が配線２７に印加されると、同様にして、フォトダイオード７２，８２，９２，１０２の不要電荷が電源配線２４に排出され、第２セレクト信号のオフのタイミングから、各フォトダイオード７２，８２，９２，１０２は露光を開始する。以下、同様にして、リセット信号のオン中に各画素行対応のセレクト信号が対応配線に順に印加され、画像信号の読出前に、全画素の各フォトダイオードから不要電荷が廃棄される。
【００６０】
全画素の不要電荷廃棄後であって第１セレクト信号のオフ後の所定露光時間後に、再び第１セレクト信号が配線２８に印加されるが、この第１セレクト信号の印加に先立ち、リセット信号はオフとなる。リセット信号は第１セレクト信号の印加直前までオンしてトランジスタ７３〜７６間の不要電荷を排出する。尚、リセット信号は、次の画面の撮影露光開始時にオンされる。第１セレクト信号の印加よってフォトダイオード７１から読み出された蓄積電荷は、トランジスタ７３のドレインとトランジスタ７６のゲートとの間に保持されることになる。そして、次のタイミングでＲＯＷセレクト信号が配線２６に印加されると、トランジスタ７７が導通状態となり、フォトダイオード７１の蓄積電荷に応じた電流が電源配線２４→トランジスタ７６→トランジスタ７７→配線２３と流れ、Color 1の信号が配線２３にsignal 1として出力される。
【００６１】
同様にして、画素８０のフォトダイオード８１のColor 3の蓄積電荷に応じた信号が配線２４にsignal 3として出力され、画素９０のフォトダイオード９１のColor 3の蓄積電荷に応じた信号が配線２５にsignal 4として出力され、画素１００のフォトダイオード１０１のColor 1の蓄積電荷に応じた信号が配線２５にsignal 2として出力される。
【００６２】
上述の様にして信号読出を行ったＲＯＷセレクト信号がオフになった後、第２セレクト信号が配線２７に印加される。これにより、今度は、フォトダイオード７２，８２，９２，１０２の蓄積電荷が、トランジスタ７６，８６，９６，１０６のゲート部分に読み出され、その後のＲＯＷセレクト信号の配線２６への印加のタイミングで、各ダイオード７２，８２，９２，１０２の蓄積電荷に応じた信号がトランジスタ７７，８７，９７，１０７を通して対応する配線に出力される。以下、同様の動作を繰り返すことで、１画面分の画像信号がＭＯＳ型イメージセンサから読み出される。
【００６３】
尚、上述した実施形態では、ローリング電子シャッタを例に説明したが、メカニカルシャッタと図３のＭＯＳ型イメージセンサとを組み合わせて使用する場合には、リセット信号、第１，第２，…セレクト信号のタイミングを全てのＲｏｗにおいて同期して各画素の露光タイミングを同一にし、Ｒｏｗ毎にセレクト信号を順にオンして上下に隣接する画素から２色の信号を読み出す動作を順次行う。また、画素内の２つのフォトダイオードは、色別の信号電荷を蓄積するものとして説明したが、これに限るものではない。
【００６４】
上述した各実施形態によれば、１画素に２つの光電変換素子を設け各画素における入射光の開口を大きくとって感度を向上させた場合に、１画素毎に設けるトランジスタ数を５個、配線数を５本とすることができるため、製造コストの低減を図ると共に製造工程数を減らして歩留まりアップを図ることができ、しかも、トランジスタに起因するノイズや特性バラツキも低減可能となる。
【００６５】
また、上述した第２の実施形態によれば、２つのフォトダイオードの信号電荷を１つのソースフォロアで読み出すことができ、ソースフォロアの特性バラツキの影響を回避可能となる。また、２つのソースフォロアの特性を合わせるためのレイアウト設計が不要となり、レイアウト設計の自由度が向上する。
【産業上の利用可能性】
【００６６】
本発明によれば、製造工程数を減らすことができるために製造コストの低減と歩留まりアップを図ることができるという効果を奏し、ＭＯＳ型イメージセンサに適用すると有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態に係るＭＯＳ型イメージセンサの４画素分の等価回路図である。
【図２】図１に示すＭＯＳ型イメージセンサの動作タイミングチャートである。
【図３】本発明の第２実施形態に係るＭＯＳ型イメージセンサの４画素分の等価回路図である。
【図４】図３に示すＭＯＳ型イメージセンサの動作タイミングチャートである。
【図５】ＭＯＳ型イメージセンサの表面模式図である。
【図６】従来のＭＯＳ型イメージセンサの１画素分の等価回路図である。
【図７】１画素に３つのフォトダイオードを設けた従来のＭＯＳ型イメージセンサの１画素分の等価回路図である。
【符号の説明】
【００６８】
３，５，２３，２５  信号配線
４，２４  電源配線
６，２９  リセット用配線
７，２６  ＲＯＷセレクト用配線
２７，２８  セレクト信号用配線
３０，４０，５０，６０，７０，８０，９０，１００  画素
３１，４１，５１，６１，７１，８１，９１，１０１，３２，４２，５２，６２，７２，８２，９２，１０２  フォトダイオード（光電変換素子）
３３〜３７，４３〜４７，５３〜５７，６３〜６７，７３〜７７，８３〜８７，９３〜９７，１０３〜１０７  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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