(57)【要約】【課題】  高誘電体材料である金属酸化物を含む絶縁膜上に、当該絶縁膜の影響を受ける事無く、平坦な形状の電極を形成することを可能とする半導体装置の製造方法を提供する【解決手段】  Ｓｉ基板上に金属酸化物を含む絶縁膜を形成する第１の工程と、前記絶縁膜上に非晶質Ｓｉからなる第１の電極層を成膜する第２の工程と、前記第１の電極層上に多結晶Ｓｉからなる第２の電極層を成膜する第３の工程とを有することを特徴とする半導体装置の製造方法を用いる。【選択図】  図３
2005064315.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に金属酸化物を含む絶縁膜を形成する第１の工程と、
前記絶縁膜上に非晶質Ｓｉからなる第１の電極層を成膜する第２の工程と、
前記第１の電極層上に多結晶Ｓｉからなる第２の電極層を成膜する第３の工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、ＨｆまたはＺｒを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の電極層の膜厚は、５ｎｍ以下であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の電極層の成膜温度は６００℃以下であることを特徴とする請求項１〜３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
Ｓｉ基板と、
前記Ｓｉ基板上に形成された金属酸化物を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極を具えた半導体装置であって、
前記ゲート電極は、前記絶縁膜上に形成されたＳｉからなる第１の電極膜と、前記第１の電極膜上に形成されたＳｉからなる第２の電極膜からなり、前記第１の電極膜のＳｉの結晶粒が、前記第２の電極膜のＳｉの結晶粒より大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の超高速半導体装置では、微細化プロセスの進歩とともに、０．１μｍ以下のゲート長を有する素子を形成することが可能になってきている。一般に微細化とともに半導体装置の動作速度は向上するが、このように非常に微細化された半導体装置では、ゲート絶縁膜の膜厚を、微細化によるゲート長の短縮に伴って、スケーリング則に従って減少させる必要がある。
【０００３】
しかしゲート長が０．１μｍ以下になると、ゲート絶縁膜にＳｉＯ2を用いた場合には当該ゲート絶縁膜の膜厚を、１〜２ｎｍ、あるいはそれ以下に設定する必要がある。このように非常に薄いゲート絶縁膜ではトンネル電流が増大し、その結果ゲートリーク電流が増大する問題を回避することができない。
【０００４】
そこで、比誘電率がＳｉＯ2膜のものよりもはるかに大きく、このため実際の膜厚が大きくてもＳｉＯ2膜に換算した場合の膜厚が小さいＨｆやＺｒの酸化物、および当該酸化物を含む絶縁膜に代表される高誘電体材料をゲート絶縁膜に対して適用することが提案されている。このような高誘電体材料を使うことにより、ゲート長が０．１μｍ以下と、非常に微細な超高速半導体装置において、ＳｉＯ2膜を用いた場合よりも膜厚の厚いゲート絶縁膜を使うことが可能となり、トンネル効果によるゲートリーク電流を抑制することができる。
【非特許文献１】結晶成長ハンドブック、日本結晶成長学界、１９９５、ｐ２３２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、高誘電体材料からなるゲート絶縁膜上に、多結晶Ｓｉからなるゲート電極を形成する場合、当該ゲート絶縁膜上に、金属または金属含有率が多い部分が存在すると、その部分を核に、Ｓｉウィスカーが成長してしまう場合がある。
【０００６】
図１は、多結晶Ｓｉからなるゲート電極膜を形成する場合に、ウィスカーが形成された例を、模式的に示す。
【０００７】
図１を参照するに、例えば、Ｓｉ基板１０１上に形成した、ＨｆＯ2やＺｒＯ2など、ＨｆまたはＺｒを含む高誘電体膜１０２上に、多結晶Ｓｉからなるゲート電極膜１０３を形成する場合に、当該ゲート電極膜１０３上に、ウィスカー１０３Ａが形成されている。
【０００８】
図２は、ウィスカーが形成された状態を示す断面ＳＥＭ（走査型電子顕微鏡）写真である。図２を参照するに、Ｓｉ基板上に形成されたＨｆＯ2からなる高誘電体膜上に、多結晶Ｓｉからなる膜を形成した場合に、ウィスカーが形成されている様子がわかる。
【０００９】
特に、ＨｆやＺｒの酸化物を含む高誘電体膜を形成する場合には、膜中におけるＨｆやＺｒなどの金属元素と酸素の比率が化学量論比と異なる場合が多く、当該絶縁膜の表面には金属の含有比率が高い部分が形成されてしまうことがある。このような、当該高誘電体膜上でのＨｆやＺｒなどの金属含有率が高い部分では、多結晶Ｓｉを形成する場合に結晶の成長速度が大きくなる性質がある。
【００１０】
そのため、金属酸化物を含むゲート絶縁膜上に、ＣＶＤ法などの気相堆積法により多結晶Ｓｉからなるゲート電極を形成しようとした場合、当該ゲート絶縁膜の表面の金属の含有比率が高い部分を核にして、ウィスカーが発生し、ゲート電極膜形成後の、ゲート電極の加工、例えばフォトリソグラフィによるパターニングやエッチングが困難になってしまう問題が生じていた。このようなウィスカーが形成されてしまうと、得られた多結晶膜の膜厚は必然的に不均一になる
【課題を解決するための手段】
【００１１】
そこで、本発明では上記の問題点を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを課題としている。
【００１２】
本発明の具体的な課題は、金属酸化物を含む高誘電体絶縁膜上に、ウィスカーの発生を抑制しながら、一様な膜厚の電極膜を形成することができる半導体装置の製造方法を提供することである。
【００１３】
本発明の別の課題は、金属酸化物を含む高誘電体絶縁膜と、当該絶縁膜上に形成された平坦で一様な膜厚の電極を備えた半導体装置を提供することである。
【００１４】
本発明は、上記の課題を、Ｓｉ基板上に金属酸化物を含む絶縁膜を形成する第１の工程と、前記絶縁膜上に非晶質Ｓｉからなる第１の電極層を成膜する第２の工程と、前記第１の電極層上に多結晶Ｓｉからなる第２の電極層を成膜する第３の工程とを有することを特徴とする半導体装置の製造方法により、解決する。
【００１５】
当該製造方法によれば、Ｓｉ基板上に形成される絶縁膜上に非晶質Ｓｉからなる第１の電極層を形成し、当該第１の電極層上に、多結晶Ｓｉからなる第２の電極層を形成することにより、ウィスカーの生成が抑制され、前記第２の電極層が、前記第１の電極層上に平坦な形状で、一様な膜厚に形成される。
【００１６】
本発明は、特に、前記前記絶縁膜が、ＨｆまたはＺｒを含む場合に非常に有効である。
【００１７】
また、前記第１の電極層の膜厚が、５ｎｍ以下であると、半導体装置の電気特性における、前記第１の電極層の電気特性の影響が小さくなり、好適である。
【００１８】
また、前記第１の電極層の成膜温度が６００℃以下であると、前記第１の電極層が非晶質Ｓｉで形成され、好適である。
【００１９】
また、本発明は、上記の課題を、Ｓｉ基板と、前記Ｓｉ基板上に形成された金属酸化物を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極を具えた半導体装置であって、前記ゲート電極は、前記絶縁膜上に形成されたＳｉからなる第１の電極膜と、前記第１の電極膜上に形成されたＳｉからなる第２の電極膜からなり、前記第１の電極膜のＳｉの結晶粒が、前記第２の電極膜のＳｉの結晶粒より大きいことを特徴とする半導体装置により、解決する。
【００２０】
当該半導体装置によれば、金属酸化物を含む高誘電体絶縁膜と、当該絶縁膜上に形成された平坦で一様な膜厚の電極を備えた半導体装置を提供することが可能になる。
【発明の効果】
【００２１】
本発明によれば、金属酸化物を含む高誘電体絶縁膜上に、ウィスカーの発生を抑制しながら、一様な膜厚の電極膜を形成することができる半導体装置の製造方法を提供することが可能となる。
【００２２】
また、金属酸化物を含む高誘電体絶縁膜と、当該絶縁膜上に形成された平坦で一様な膜厚の電極を備えた半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
【実施例１】
【００２４】
図３（Ａ）〜（Ｃ）は、本発明の実施例１による半導体装置の製造方法を模式的に示す。
【００２５】
図３（Ａ）を参照するに、Ｓｉ基板１上に、例えばＨｆＯ2からなる、金属を含む高誘電体膜２を形成する。前記高誘電体膜２の成膜前には、前記基板１に対して、適当な基板洗浄や熱処理酸化、酸窒化、窒化などの前処理などを施しておくことが好ましい。また前記絶縁膜２の成膜後に、適当な熱処理酸化、酸窒化、窒化などの処理を行ってもよい。
【００２６】
次に、図３（Ｂ）に示す工程において、当該絶縁膜２上に、例えばＳｉＨ4を用いたＣＶＤ法（化学気相堆積法）により、成膜温度６００℃以下、例えば成膜温度５９０℃で、非晶質Ｓｉからなる第１の電極層３Ａを形成する。この場合、成膜温度は、前記第１の電極層３Ａを非晶質Ｓｉにより形成するため、６００℃以下とすることが好ましい。
【００２７】
次に、図３（Ｃ）に示す工程において、前記第１の電極層３Ａ上に、例えばＳｉＨ4を用いたＣＶＤ法により、成膜温度６００℃を超える温度、例えば成膜温度６２０℃で多結晶Ｓｉよりなる第２の電極層３Ｂを形成し、前記第１の電極層３Ａと前記第２の電極層３Ｂよりなる電極層３を形成する。図３（Ｃ）の工程では、成膜温度は、前記第２の電極層３Ｂを多結晶Ｓｉにより形成するため、成膜温度は６００℃を超える設定するのがこのましい。
【００２８】
このようにして、高誘電体材料を用いたＭＩＳ構造を含む半導体装置、例えばＭＯＳトランジスタを含む半導体装置を形成することが可能となる。
【００２９】
本実施例においては、図３（Ｂ）に示す工程において、非晶質Ｓｉからなる第１の電極層３Ａを形成した後、当該第１の電極層３Ａ上に、多結晶Ｓｉからなる第２の電極層３Ｂが形成される。そのため、前記高誘電体膜２上に直接多結晶Ｓｉが形成されることがない。
【００３０】
従来、金属を含む絶縁物、例えばＨｆまたはＺｒの酸化物を含む絶縁膜上に、多結晶Ｓｉからなる電極層を形成しようとした場合、当該絶縁膜の表面の金属の含有比率が高い酸素欠陥部分を核にして、Ｓｉウィスカーが形成され、電極層形成後の当該電極層の加工、例えばフォトリソグラフィによるパターンングやエッチングによるゲート電極の形成が困難になってしまう問題が生じていた。
【００３１】
本実施例では上記の問題を解決し、金属を含む高誘電体材料からなる絶縁膜上に電極膜を形成する場合、ウィスカーが形成されることなく、平坦な形状で一様な膜厚の電極層を形成することが可能となり、当該電極層のフォトリソグラフィによるパターニング、エッチングなどを容易に行う事が可能となる。
【００３２】
また、前記第１の電極層３Ａは、形成された直後は非晶質Ｓｉからなるが、この後の工程、例えば不純物の拡散工程において、９００〜１０００℃程度に昇温されるため、結晶化が進行して多結晶Ｓｉとなる。
【００３３】
その際、前記第１の電極層３Ａのように、成膜時には非晶質ＳｉであったＳｉ層が、その後の熱工程によって結晶化し多結晶Ｓｉとなる場合、当該多結晶Ｓｉの結晶粒は、前記第２の電極層のように多結晶Ｓｉの状態で成膜される場合の当該多結晶Ｓｉの結晶粒に比べて、大きくなる傾向にあることに注意すべきである。
【００３４】
前記電極層３は、例えばこの後の工程において、不純物が注入され、熱拡散によって前記電極層３中に不純物を拡散してＭＯＳトランジスタのゲート電極として用いる。この場合、結晶粒が大きいと、不純物の拡散が不十分になり、電極層３を用いて形成される、例えばＭＯＳトランジスタの特性が低下してしまう問題がある。しかし、本実施例の場合には、大きな結晶粒で、不純物の拡散が不十分となる影響を最小化している。そのため、前記電極層３を用いて形成される、例えばＭＯＳトランジスタの電気特性が劣化する問題を回避できる。
【００３５】
また、前記第１の電極層３Ａは、前記第１の電極層３Ａが前記高誘電体膜２を一様に覆うことが可能なとするための最低限の厚さとすればよく、これは前記第１の電極層３Ａを形成する場合の膜厚の均一性に依存する。当該均一性が良好であれば、形成される非晶質Ｓｉの原子層レベル程度まで薄く形成できる可能性がある。
【００３６】
また、本実施例では、前記高誘電体膜２としてＨｆＯ2からなる膜を用いた場合を例にとったが、本実施例はこれに限定されるものではない。例えば、高誘電体膜２としては、Ｈｆを含む高誘電体材料である、Ｈｆアルミネート、Ｈｆシリケート、またＺｒを含む高誘電体材料であるＺｒＯ2、Ｚｒアルミネート、Ｚｒシリケートを用いた場合にも同様の効果を奏する。すなわち、高誘電体膜２として例えば、Ｈｆアルミネート、Ｈｆシリケート、ＺｒＯ2、ＺｒアルミネートおよびＺｒシリケートを用いた場合にも、前記したようなウィスカーが形成される問題があり、本実施例に示した成膜方法は、ウィスカーの形成を抑制して絶縁膜上に平坦な電極層を形成する場合に有効であり、ＨｆＯ2上に電極層を形成する場合と同様の効果を奏する。
【実施例２】
【００３７】
次に、実施例１記載の方法を、例えばＣＭＯＳ（相補型ＭＯＳ）を有する半導体装置を形成する方法に適用した例を図４（Ａ）〜（Ｄ）、図５（Ｅ）〜（Ｇ）および図６（Ｈ）〜（Ｊ）に基づき、手順を追って説明する。
【００３８】
まず、図４（Ａ）に示す工程において、Ｓｉ基板１１上に、素子分離絶縁膜１２を、例えばＳＴＩ法、またはＬＯＣＯＳ法により形成し、Ｐ型不純物とＮ型不純物の注入をおこなうことにより、例えばＰ型不純物拡散層からなる素子形成領域１１Ａと、Ｎ型不純物拡散層からなる素子形成領域１１Ｂを形成する。
【００３９】
次に、図４（Ｂ）に示す工程において、前記素子形成領域１１Ａおよび１１Ｂ上に、例えばＡＬＤ法（Atomic Layer Deposition）、もしくはＭＯＣＶＤ法により、例えばＨｆＯ2からなる高誘電体膜１３を約３ｎｍの厚さに形成する。
【００４０】
次に、図４（Ｃ）に示す工程において、前記高誘電体膜１３上に、例えばＳｉＨ4を用いたＣＶＤ法（化学気相堆積法）により、成膜温度を６００℃以下、例えば５９０℃に設定し、非晶質Ｓｉからなる第１の電極層１４Ａを、５ｎｍ以下、例えば３ｎｍの厚さに形成する。
【００４１】
次に、図４（Ｄ）に示す工程において、前記第１の電極層１４Ａ上に、例えばＳｉＨ4を用いたＣＶＤ法により、６００℃を超える、例えば６２０℃の成膜温度で多結晶Ｓｉからなる第２の電極層１４Ｂを１００ｎｍの膜厚に形成し、前記第１の電極層１４Ａと前記第２の電極層１４Ｂからなる電極層１４Ｃを形成する。
【００４２】
本実施例においては、実施例１の説明で記述したように、金属を含む高誘電体材料からなる絶縁膜上に電極層を形成する場合、非晶質Ｓｉからなる第１の電極層１４Ａを形成するために、ウィスカーが形成されることなく、平坦で一様な膜厚の電極層を形成することが可能となっている。
【００４３】
次に、前記電極層に不純物注入を行い、９００〜１０００℃の熱拡散工程を加える場合もある。これにより、前記電極層１４Ｃ中に不純物が拡散する。また、この際に前記第１の電極層１４Ａの結晶化が進行する。
【００４４】
この場合、前記第１の電極層１４ＡのＳｉの結晶粒は、前記第２の電極層の結晶粒１４Ｂに比べて大きくなるが、実施例１に記載したように、前記第１の電極層１４Ａを５ｎｍ以下の膜厚に形成とすることにより、大きな結晶粒により不純物元素の拡散が不十分となる問題を回避している。そのため、前記電極層１４Ｃを用いて形成される、ＣＭＯＳトランジスタの素子特性が、実質的に劣化することがない。
【００４５】
次に、図５（Ｅ）に示す工程において、ＣＶＤ法によって前記電極層１４Ｃ上に、例えばシリコン酸化膜、またはシリコン窒化膜からなる、前記電極層１４Ｃをエッチングする際のハードマスクとなるマスク膜１５を、例えば５０ｎｍの厚さ堆積する。
【００４６】
次に、図５（Ｆ）に示す工程において、前記マスク膜１５上に、レジストを塗布し、フォトリソグラフィ法によってゲート電極形成のためのパターニングを施し、例えばＣＦ系のガスによって、前記マスク膜１５のパターニングを行い、さらに前記マスク膜１５をハードマスクとして、例えばＢｒ系のガスを用いたＲＩＥによって前記電極層１４Ｃのパターニングを行い、第１の電極膜１４ａと、当該第１の電極膜１４ａ上に形成された第２の電極膜１４ｂからなるゲート電極１４を形成する。
【００４７】
次に、図５（Ｇ）に示す工程において、前記ゲート電極１４ａを自己整合マスクに前記高誘電体膜１３のエッチングを、ウェットエッチング法またＲＩＥ（反応性イオンエッチング）などのドライエッチング法により行ってゲート高誘電体膜１３ａを形成する。なお、前記高誘電体膜１３のエッチングは、次に図６（Ｈ）で後述する側壁絶縁膜形成の後に行ってもよい。
【００４８】
次に、図６（Ｈ）に示す工程において、前記ゲート電極１４をマスクに、前記素子領域１１Ａおよび１１Ｂに、不純物注入を別々に行い、熱拡散をおこなう。その結果、前記素子形成領域１１Ａには前記ゲート電極１４の両側にＮ型低濃度不純物拡散層１１ａが、前記素子形成領域１１Ｂには前記ゲート電極１４の両側に、Ｐ型低濃度不純物拡散層１１ｂが形成される。
【００４９】
次に、シリコン酸化膜またはシリコン窒化膜からなる絶縁膜を形成し、ＲＩＥによるエッチングを行って、側壁絶縁膜１６を形成する。また、側壁絶縁膜１６には、シリコン酸化膜とシリコン窒化膜を組み合わせた絶縁膜を用いてもよい。
【００５０】
次に、図６（Ｉ）に示す工程において、図６（Ｈ）に記述した場合と同様にして、前記素子形成領域１１Ａおよび１１Ｂに、それぞれＮ型不純物およびＰ型不純物を注入し、不純物の熱拡散をおこなって不純物拡散領域を形成する。その結果、前記素子形成領域１１Ａには、前記側壁絶縁１６の外側に高濃度不純物拡散領域１１ｄが、また、前記素子形成領域１１Ｂには、前記側壁絶縁１６の外側に高濃度不純物拡散領域１１ｃが形成される。
【００５１】
次に、図６（Ｊ）に示す工程において、前記素子形成領域１１Ａ，１１Ｂおよび前記ゲート電極１４などを覆うように、ＣＶＤ法によって、例えばＰＳＧ（リンガラス）からなる絶縁膜１７を堆積し、当該絶縁膜１７中に、前記高濃度不純物拡散層１１ｃおよび１１ｄに電気的に接続する、バリア膜２０に覆われた、例えばＷからなるコンタクトプラグ１９を形成する。
【００５２】
次に、前記コンタクトプラグ１９に電気的に接続される配線層を形成する。前記絶縁膜１７を覆うように、例えば、シリコン酸化膜、フッ素添加シリコン酸化膜、有機絶縁膜、多孔質絶縁膜などからなる層間絶縁膜層１８を形成し、当該層間絶縁膜層１８内に、前記コンタクトプラグ１９に電気的に接続される、例えばＣｕまたはＡｌなどからなる、バリア膜２２に覆われた配線層２１を形成する。
【００５３】
さらに、このような層間絶縁膜や配線層を多層に形成して、半導体装置１０を形成する。また、本発明はＣＯＭＯＳを含む半導体装置に限定されるものではなく、他のＭＯＳトランジスタ、また、ＭＩＳ構造を有する素子などに用いることが可能である。
【００５４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００５５】
（付記１）  Ｓｉ基板上に金属酸化物を含む絶縁膜を形成する第１の工程と、
前記絶縁膜上に非晶質Ｓｉからなる第１の電極層を成膜する第２の工程と、
前記第１の電極層上に多結晶Ｓｉからなる第２の電極層を成膜する第３の工程とを有することを特徴とする半導体装置の製造方法。
【００５６】
（付記２）  前記絶縁膜は、ＨｆまたはＺｒを含むことを特徴とする付記１記載の半導体装置の製造方法。
【００５７】
（付記３）  前記絶縁膜は、ＨｆＯ2、ＺｒＯ2、Ｈｆシリケート、Ｚｒシリケート、ＨｆアルミネートおよびＺｒアルミネートのいずれかを含むことを特徴とする付記２記載の半導体装置の製造方法。
【００５８】
（付記４）  前記第１の電極層の膜厚は、５ｎｍ以下であることを特徴とする付記１〜３のうち、いずれか１項記載の半導体装置の製造方法。
【００５９】
（付記５）  前記第１の電極層の成膜温度は６００℃以下であることを特徴とする付記１〜４のうち、いずれか１項記載の半導体装置の製造方法。
【００６０】
（付記６）  前記第２の電極層の成膜温度は６００℃を超える温度であることを特徴とする請求項１〜５のうち、いずれか１項記載の半導体装置の製造方法。
【００６１】
（付記７）  前記第１の電極層および前記第２の電極層からなる電極膜をエッチングして、当該電極膜からなるゲート電極を形成する工程をさらに含むことを特徴とする付記1
〜６のうち、いずれか１項記載の半導体装置の製造方法。
【００６２】
（付記８）  前記絶縁膜をエッチングして、ゲート絶縁膜を形成する工程をさらに含むことを特徴とする付記１〜７のうち、いずれか１項記載の半導体装置の製造方法。
【００６３】
（付記９）  ＣＶＤ法（化学気相堆積法）により、前記第１の電極層を成膜することを特徴とする付記１〜８のうち、いずれか１項記載の半導体装置の製造方法。
【００６４】
（付記１０）  ＣＶＤ法により、前記第２の電極膜を堆積することを特徴とする付記１〜９のうち、いずれか１項記載の半導体装置の製造方法。
【００６５】
（付記１１）  Ｓｉ基板と、
前記Ｓｉ基板上に形成された金属酸化物を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極を具えた半導体装置であって、
前記ゲート電極は、前記絶縁膜上に形成されたＳｉからなる第１の電極膜と、前記第１の電極膜上に形成されたＳｉからなる第２の電極膜からなり、前記第１の電極膜のＳｉの結晶粒が、前記第２の電極膜のＳｉの結晶粒より大きいことを特徴とする半導体装置。
（付記１２）  前記絶縁膜は、ＨｆまたはＺｒを含むことを特徴とする付記１１記載の半導体装置。
【００６６】
（付記１３）  前記絶縁膜は、ＨｆＯ2、ＺｒＯ2、Ｈｆシリケート、Ｚｒシリケート、ＨｆアルミネートおよびＺｒアルミネートのいずれかを含むことを特徴とする付記１２記載の半導体装置。
【００６７】
（付記１４）  前記第１の電極層の膜厚は、５ｎｍ以下であることを特徴とする付記１１〜１３のうち、いずれか１項記載の半導体装置。
【００６８】
（付記１５）  前記ゲート電極は、前記Ｓｉ基板上に形成された分離絶縁膜によって分離される素子形成領域に形成されることを特徴とする付記１１〜１４のうち、いずれか１項記載の半導体装置。
【産業上の利用可能性】
【００６９】
本発明によれば、金属酸化物を含む高誘電体絶縁膜上に、ウィスカーの発生を抑制しながら、一様な膜厚の電極膜を形成することができる半導体装置の製造方法を提供することが可能となる。
【００７０】
また、金属酸化物を含む高誘電体絶縁膜と、当該絶縁膜上に形成された平坦で一様な膜厚の電極を備えた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００７１】
【図１】従来の、高誘電体材料である金属酸化物を含む絶縁膜を用いた半導体装置の問題を模式的に示した図である。
【図２】従来の、高誘電体材料である金属酸化物を含む絶縁膜を用いた半導体装置の問題を示す断面ＳＥＭ写真（走査型電子顕微鏡写真）である。
【図３】（Ａ）〜（Ｃ）は、実施例１による、高誘電体材料からなる金属酸化物を含む絶縁膜を用いた半導体装置の製造方法を示す図である。
【図４】（Ａ）〜（Ｄ）は、実施例２によるＣＭＯＳを含む半導体装置の製造方法を示す図（その１）である。
【図５】（Ｅ）〜（Ｇ）は、実施例２によるＣＭＯＳを含む半導体装置の製造方法を示す図（その２）である。
【図６】（Ｈ）〜（Ｊ）は、実施例２によるＣＭＯＳを含む半導体装置の製造方法を示す図（その３）である。
【符号の説明】
【００７２】
１，１０１  基板
２，１０２  高誘電体膜
３，３Ａ，３Ｂ，１０３  電極層
１０  半導体装置
１１  基板
１１Ａ，１１Ｂ  素子形成領域
１１ａ，１１ｂ，１１ｃ，１１ｄ  不純物拡散領域
１２  素子分離絶縁膜
１３  絶縁膜
１３ａ  ゲート絶縁膜
１４，１４Ａ，１４Ｂ  電極層
１７  絶縁膜
１８  層間絶縁膜
１９  コンタクトプラグ
２０，２２  バリア膜
２１  配線層
１０３Ａ  ウィスカー
【図１】
2005064315.tif 000003
【図２】
2005064315.tif 000004
【図３】
2005064315.tif 000005
【図４】
2005064315.tif 000006
【図５】
2005064315.tif 000007
【図６】
2005064315.tif 000008