(57)【要約】【課題】ＮＡＮＤ演算の結果をクロック信号に同期してラッチする回路を内蔵した半導体集積回路において、伝播遅延量を低減させる。【解決手段】クロック信号がローレベルのときに、入力信号がローレベルであれば出力端子を充電、ハイレベルであれば放電し、クロック信号がハイレベルのときに、出力端子の充電を停止しつつ入力信号がローレベルであれば放電も停止する第１の回路１１、１２と、クロック信号がローレベルのときに、出力端子を充電し、クロック信号がハイレベルのときに、第１の回路１１、１２の出力信号のいずれかがハイレベルであれば出力端子を放電する第２の回路１３と、クロック信号がハイレベルのときに、第２の回路の出力信号がローレベルであれば出力端子を充電、ハイレベルであれば放電し、クロック信号がローレベルのときに、出力端子の充放電を停止する第３の回路１４とを備える。【選択図】  図１
2005039393.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号のＮＡＮＤ演算結果をクロック信号の立ち上がりエッジに同期してラッチする回路を内蔵した半導体集積回路であって、
クロック信号がローレベルであるときに、前記入力信号がローレベルであれば出力端子をハイレベルへ充電し、前記入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、少なくとも前記入力信号がローレベルである期間は出力端子の放電も停止して出力レベルを維持する複数の第１の回路と、
クロック信号がローレベルであるときに、出力端子をハイレベルへ充電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、前記複数の第１の回路からそれぞれ出力される複数の信号の内のいずれか１つがハイレベルであれば出力端子をローレベルへ放電する第２の回路と、
クロック信号がハイレベルであるときに、前記第２の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、前記第２の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の充放電を停止して出力レベルを維持する第３の回路と、
を具備する半導体集積回路。
【請求項２】
前記第１の回路が、電源電位と出力端子との間に直列接続された第１および第２のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第１のＮチャネルＭＯＳトランジスタとを含み、
前記第１および第２のＰチャネルＭＯＳトランジスタのゲート端子には、前記複数の入力信号の内のいずれか１つと前記クロック信号とがそれぞれ供給され、前記第１のＮチャネルＭＯＳトランジスタのゲート端子には、前記複数の入力信号の内の前記１つが供給される、請求項１記載の半導体集積回路。
【請求項３】
前記第２の回路が、電源電位と出力端子との間に接続された第３のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に直列接続された複数組の第２および第３のＮチャネルＭＯＳトランジスタとを含み、
前記第３のＰチャネルＭＯＳトランジスタのゲート端子には、前記クロック信号が供給され、前記第２および第３のＮチャネルＭＯＳトランジスタのゲート端子には、前記複数の第１の回路の内のいずれか１つの出力信号と前記クロック信号とがそれぞれ供給される、請求項１記載の半導体集積回路。
【請求項４】
前記第３の回路が、電源電位と出力端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に直列接続された第４および第５のＮチャネルＭＯＳトランジスタとを含み、
前記第４のＰチャネルＭＯＳトランジスタのゲート端子には、前記第２の回路の出力信号が供給され、前記第４および第５のＮチャネルＭＯＳトランジスタのゲート端子には、前記クロック信号と前記第２の回路の出力信号とがそれぞれ供給される、請求項１記載の半導体集積回路。
【請求項５】
複数の入力信号のＮＯＲ演算結果をクロック信号の立下りエッジに同期してラッチする回路を内蔵した半導体集積回路であって、
クロック信号がハイレベルであるときに、前記入力信号がローレベルであれば出力端子をハイレベルへ充電し、前記入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の放電を停止すると共に、少なくとも前記入力信号がハイレベルである期間は出力端子への充電も停止して出力レベルを維持する複数の第１の回路と、
クロック信号がハイレベルであるときに、出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の放電を停止すると共に、前記複数の第１の回路からそれぞれ出力される複数の信号の内のいずれか１つがローレベルであれば出力端子をハイレベルへ充電する第２の回路と、
クロック信号がローレベルであるときに、前記第２の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、前記第２の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子の充放電を停止して出力レベルを維持する第３の回路と、
を具備する半導体集積回路。
【請求項６】
前記第１の回路が、電源電位と出力端子との間に接続された第１のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第１および第２のＮチャネルＭＯＳトランジスタとを含み、
前記第１のＰチャネルＭＯＳトランジスタのゲート端子には、前記複数の入力信号の内のいずれか１つが供給され、前記第１および第２のＮチャネルＭＯＳトランジスタのゲート端子には、前記複数の入力信号の内の前記１つと前記クロック信号とがそれぞれ供給される、請求項５記載の半導体集積回路。
【請求項７】
前記第２の回路が、電源電位と出力端子との間に接続された複数組の第２および第３のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第３のＮチャネルＭＯＳトランジスタとを含み、
前記第２および第３のＰチャネルＭＯＳトランジスタのゲート端子には、前記クロック信号と前記複数の第１の回路の内のいずれか１つの出力信号とがそれぞれ接続され、前記第３のＮチャネルＭＯＳトランジスタのゲート端子には、前記クロック信号が接続される、請求項５記載の半導体集積回路。
【請求項８】
前記第３の回路が、電源電位と出力端子との間に直列接続された第４および第５のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第４のＮチャネルＭＯＳトランジスタとを含み、
前記第４および第５のＰチャネルＭＯＳトランジスタのゲート端子には、前記第２の回路の出力信号と前記クロック信号とがそれぞれ供給され、前記第４のＮチャネルＭＯＳトランジスタのゲート端子には、前記第２の回路の出力信号が供給される、請求項５記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、複数の論理回路を内蔵した半導体集積回路に関し、特に、ＮＡＮＤ演算又はＮＯＲ演算の結果をクロック信号に同期してラッチする回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路において、ＮＡＮＤ演算又はＮＯＲ演算の結果をクロック信号に同期してラッチする動作を行うためには、ＮＡＮＤ回路又はＮＯＲ回路と、Ｄ（遅延）フリップフロップとを別々に構成して、これらを接続して用いていた。
【０００３】
図５に、ＮＡＮＤ回路とＤフリップフロップとを含む従来の回路の構成を示し、図６に、ＮＯＲ回路とＤフリップフロップとを含む従来の回路の構成を示す。図５に示す回路においては、２つの入力信号ＩＮ１及びＩＮ２の論理積を負論理で求めるＮＡＮＤ回路１０１の出力信号が、Ｄフリップフロップ１０２のデータ入力端子Ｄに供給され、クロック信号入力端子ＣＫに入力されるクロック信号の立ち上がりエッジに同期してラッチされて、出力端子Ｑから出力される。
【０００４】
また、図６に示す回路においては、２つの入力信号ＩＮ１及びＩＮ２の論理和を負論理で求めるＮＯＲ回路２０１の出力信号が、Ｄフリップフロップ２０２のデータ入力端子Ｄに供給され、クロック信号入力端子ＣＫに入力されるクロック信号の立ち下がりエッジに同期してラッチされて、出力端子Ｑから出力される。以上において、Ｄフリップフロップとしては、非特許文献１に記載されているようなダイナミックロジック構成のエッジトリガ方式のＤフリップフロップを使用することができる。
【０００５】
図７は、図５に示す回路の詳細な回路図である。図７に示すように、ＮＡＮＤ回路１０１は、２つのＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、２つのＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とによって構成される。また、Ｄフリップフロップ１０２は、５つのＰチャネルＭＯＳトランジスタＱＰ３〜ＱＰ７と、６つのＮチャネルＭＯＳトランジスタＱＮ３〜ＱＮ８とによって構成される。図７に示す回路においては、各データ入力端子から出力端子まで直列に接続されるトランジスタの段数が、全体で５段となっている。
【０００６】
Ｄフリップフロップ１０２において、トランジスタＱＰ３、ＱＰ４、ＱＮ３を含む第１段の回路は、クロック信号がローレベルであるときに、入力信号がローレベルであれば出力端子をハイレベルへ充電し、入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、入力信号がローレベルである期間は出力端子の放電も停止して出力レベルを維持する。
【０００７】
トランジスタＱＰ５、ＱＮ４、ＱＮ５を含む第２段の回路は、クロック信号がローレベルであるときに、出力端子をハイレベルへ充電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、第１段の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電する。
【０００８】
トランジスタＱＰ６、ＱＮ６、ＱＮ７を含む第３段の回路は、クロック信号がハイレベルであるときに、第２段の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、第２段の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の充放電を停止して出力レベルを維持する。
【０００９】
トランジスタＱＰ７及びＱＮ８を含む第４段の回路は、インバータである。従って、Ｄフリップフロップ１０２は、クロック信号の立ち上がりエッジに同期して、ＮＡＮＤ回路１０１から入力されるデータをラッチして出力する。
【００１０】
図８は、図６に示す回路の詳細な回路図である。図８に示すように、ＮＯＲ回路２０１は、２つのＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、２つのＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とによって構成される。また、Ｄフリップフロップ２０２は、６つのＰチャネルＭＯＳトランジスタＱＰ３〜ＱＰ８と、５つのＮチャネルＭＯＳトランジスタＱＮ３〜ＱＮ７とによって構成される。図８に示す回路においても、各データ入力端子から出力端子まで直列に接続されるトランジスタの段数が、全体で５段となっている。
【００１１】
Ｄフリップフロップ２０２において、トランジスタＱＰ３、ＱＮ３、ＱＮ４を含む第１段の回路は、クロック信号がハイレベルであるときに、入力信号がローレベルであれば出力端子をハイレベルへ充電し、入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子の放電を停止すると共に、入力信号がハイレベルである期間は出力端子への充電も停止して出力レベルを維持する。
【００１２】
トランジスタＱＰ４、ＱＰ５、ＱＮ５を含む第２段の回路は、クロック信号がハイレベルであるときに、出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子の放電を停止すると共に、第１段の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電する。
【００１３】
トランジスタＱＰ６、ＱＰ７、ＱＮ６を含む第３段の回路は、クロック信号がローレベルであるときに、第２段の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、第２段の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子の充放電を停止して出力レベルを維持する。
【００１４】
トランジスタＱＰ８及びＱＮ７を含む第４段の回路は、インバータである。従って、Ｄフリップフロップ２０２は、クロック信号の立ち上がりエッジに同期して、ＮＯＲ回路２０１から入力されるデータをラッチして出力する。
【００１５】
図９に、図５及び図７に示す回路を用いて構成される回路の例として、３分周回路を示す。図９に示す３分周回路においては、ＮＡＮＤ回路１０１の出力信号が、Ｄフリップフロップ１０２のデータ入力端子に供給され、Ｄフリップフロップ１０２の出力信号が、Ｄフリップフロップ１０３のデータ入力端子に供給され、Ｄフリップフロップ１０２及び１０３の出力信号が、ＮＡＮＤ回路１０１に入力される。
【００１６】
このように信号の帰還を有する回路の場合には、信号が帰還経路を一巡する間の伝播遅延量が、入力信号の周期よりも十分に短くなければならない。従って、高速動作が必要とされる場合には、回路構成を極力簡素化して伝播遅延量を低減させることが要求される。
【００１７】
【非特許文献１】
ジレン  ユアン（Ｊｉｒｅｎ  Ｙｕａｎ）、クリスタ  スベンスン（Ｃｈｒｉｓｔｅｒ  Ｓｖｅｎｓｓｏｎ）、「高速ＣＭＯＳ回路技術（Ｈｉｇｈ−Ｓｐｅｅｄ  ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｉｑｕｅ）」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、（米国）、１９８９年２月、第２４巻、第１号、ｐ．６５（図１３ａ）
【００１８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＮＡＮＤ演算又はＮＯＲ演算の結果をクロック信号に同期してラッチする回路を内蔵した半導体集積回路において、回路構成を簡素化して伝播遅延量を低減させることを目的とする。
【課題を解決するための手段】
本発明の第１の観点に係る半導体集積回路は、複数の入力信号のＮＡＮＤ演算結果をクロック信号の立ち上がりエッジに同期してラッチする回路を内蔵した半導体集積回路であって、クロック信号がローレベルであるときに、入力信号がローレベルであれば出力端子をハイレベルへ充電し、入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、少なくとも入力信号がローレベルである期間は出力端子の放電も停止して出力レベルを維持する複数の第１の回路と、クロック信号がローレベルであるときに、出力端子をハイレベルへ充電し、クロック信号がハイレベルであるときに、出力端子への充電を停止すると共に、複数の第１の回路からそれぞれ出力される複数の信号の内のいずれか１つがハイレベルであれば出力端子をローレベルへ放電する第２の回路と、クロック信号がハイレベルであるときに、第２の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、第２の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の充放電を停止して出力レベルを維持する第３の回路とを具備する。
【００１９】
ここで、第１の回路が、電源電位と出力端子との間に直列接続された第１および第２のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第１のＮチャネルＭＯＳトランジスタとを含み、第１および第２のＰチャネルＭＯＳトランジスタのゲート端子には、複数の入力信号の内のいずれか１つとクロック信号とがそれぞれ供給され、第１のＮチャネルＭＯＳトランジスタのゲート端子には、複数の入力信号の内の上記１つが供給されるようにしても良い。
【００２０】
また、第２の回路が、電源電位と出力端子との間に接続された第３のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に直列接続された複数組の第２および第３のＮチャネルＭＯＳトランジスタとを含み、第３のＰチャネルＭＯＳトランジスタのゲート端子には、クロック信号が供給され、第２および第３のＮチャネルＭＯＳトランジスタのゲート端子には、複数の第１の回路の内のいずれか１つの出力信号とクロック信号とがそれぞれ供給されるようにしても良い。
【００２１】
さらに、第３の回路が、電源電位と出力端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に直列接続された第４および第５のＮチャネルＭＯＳトランジスタとを含み、第４のＰチャネルＭＯＳトランジスタのゲート端子には、第２の回路の出力信号が供給され、第４および第５のＮチャネルＭＯＳトランジスタのゲート端子には、クロック信号と第２の回路の出力信号とがそれぞれ供給されるようにしても良い。
【００２２】
本発明の第２の観点に係る半導体集積回路は、複数の入力信号のＮＯＲ演算結果をクロック信号の立下りエッジに同期してラッチする回路を内蔵した半導体集積回路であって、クロック信号がハイレベルであるときに、入力信号がローレベルであれば出力端子をハイレベルへ充電し、入力信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の放電を停止すると共に、少なくとも入力信号がハイレベルである期間は出力端子への充電も停止して出力レベルを維持する複数の第１の回路と、クロック信号がハイレベルであるときに、出力端子をローレベルへ放電し、クロック信号がローレベルであるときに、出力端子の放電を停止すると共に、複数の第１の回路からそれぞれ出力される複数の信号の内のいずれか１つがローレベルであれば出力端子をハイレベルへ充電する第２の回路と、クロック信号がローレベルであるときに、第２の回路から出力される信号がローレベルであれば出力端子をハイレベルへ充電し、第２の回路から出力される信号がハイレベルであれば出力端子をローレベルへ放電し、クロック信号がハイレベルであるときに、出力端子の充放電を停止して出力レベルを維持する第３の回路とを具備する。
【００２３】
ここで、第１の回路が、電源電位と出力端子との間に接続された第１のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第１および第２のＮチャネルＭＯＳトランジスタとを含み、第１のＰチャネルＭＯＳトランジスタのゲート端子には、複数の入力信号の内のいずれか１つが供給され、第１および第２のＮチャネルＭＯＳトランジスタのゲート端子には、複数の入力信号の内の上記１つと前記クロック信号とがそれぞれ供給されるようにしても良い。
【００２４】
また、第２の回路が、電源電位と出力端子との間に接続された複数組の第２および第３のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第３のＮチャネルＭＯＳトランジスタとを含み、第２および第３のＰチャネルＭＯＳトランジスタのゲート端子には、クロック信号と複数の第１の回路の内のいずれか１つの出力信号とがそれぞれ供給され、第３のＮチャネルＭＯＳトランジスタのゲート端子には、クロック信号が供給されるようにしても良い。
【００２５】
さらに、第３の回路が、電源電位と出力端子との間に直列接続された第４および第５のＰチャネルＭＯＳトランジスタと、出力端子と接地電位との間に接続された第４のＮチャネルＭＯＳトランジスタとを含み、第４および第５のＰチャネルＭＯＳトランジスタのゲート端子には、第２の回路の出力信号とクロック信号とがそれぞれ供給され、第４のＮチャネルＭＯＳトランジスタのゲート端子には、第２の回路の出力信号が供給されるようにしても良い。
【００２６】
本発明によれば、ＮＡＮＤ回路（又はＮＯＲ回路）とＤフリップフロップとを個別に構成するのではなく、一体化して構成することにより、回路構成を簡素化して伝播遅延量を低減させることができる。
【００２７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路に内蔵されている回路の回路図である。この回路は、ＮＡＮＤ回路とＤフリップフロップとを結合させたのと等価な機能を有する。
【００２８】
図１に示すように、この回路は、４つの回路ブロック１１〜１４によって構成され、クロック信号入力端子ＣＫからクロック信号を入力し、データ入力端子Ｄ１及びＤ２から２つの入力信号（入力データ）をそれぞれ入力して、出力端子Ｑから出力信号（出力データ）を出力する。
【００２９】
回路ブロック１１は、２つのＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２と、ＮチャネルＭＯＳトランジスタＱＮ１１とを有する。回路ブロック１２は、２つのＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、ＮチャネルＭＯＳトランジスタＱＮ２１とを有する。回路ブロック１３は、ＰチャネルＭＯＳトランジスタＱＰ０１と、４つのＮチャネルＭＯＳトランジスタＱＮ１２、ＱＮ１３、ＱＮ２２、ＱＮ２３とを有する。回路ブロック１４は、ＰチャネルＭＯＳトランジスタＱＰ０２と、２つのＮチャネルＭＯＳトランジスタＱＮ０１及びＱＮ０２とを有する。
【００３０】
これらの４つの回路ブロック１１〜１４の内、回路ブロック１１と回路ブロック１２とは並列的に動作するので、図１に示す回路においては、各データ入力端子から出力端子まで直列に接続されるトランジスタの段数が、全体として３段となっている。このように、本実施形態によれば、図７に示すような従来の５段構成の回路よりも段数を２段短くして、伝播遅延量を低減させることができる。その結果、高周波動作に適した回路を実現することが可能となる。
【００３１】
次に、図１に示す回路の動作について説明する。
まず、クロック信号入力端子ＣＫに供給されているクロック信号がローレベルである期間について考える。この期間においては、回路ブロック１３のトランジスタＱＰ０１がオンし、トランジスタＱＮ１３及びＱＮ２３が共にオフするので、ノードＮ１３はハイレベルに固定されている。その結果、トランジスタＱＰ０２がオフとなり、トランジスタＱＮ０１もオフであることから、出力端子Ｑはフローティング状態となる。
【００３２】
このとき、出力端子Ｑと接地電位等との間に存在する寄生容量の電荷保持作用によって、出力端子Ｑのレベルは、クロック信号がローレベルに移行する前の状態を維持し続ける。即ち、出力端子Ｑのレベルは、ラッチされている状態となる。一方、回路ブロック１１及び１２のトランジスタＱＰ１２及びＱＰ２２がオンすることにより、回路ブロック１１及び１２は、それぞれインバータを形成する。従って、ノードＮ１１は、データ入力端子Ｄ１に入力される入力信号のレベルを反転したレベルとなっており、ノードＮ１２は、データ入力端子Ｄ２に入力される入力信号のレベルを反転したレベルとなっている。
【００３３】
次に、クロック信号が、ローレベルからハイレベルに移行する時点について考える。この時点において、回路ブロック１３のトランジスタＱＰ０１はオフに転じ、トランジスタＱＮ１３及びＱＮ２３はオンに転じる。
【００３４】
従って、データ入力端子Ｄ１及びＤ２の内のいずれか１つがローレベルであれば、ノードＮ１１又はＮ１２がハイレベルとなっており、トランジスタＱＮ１２又はＱＮ２２がオンするので、ノードＮ１３はローレベルに転じる。一方、データ入力端子Ｄ１及びＤ２が共にハイレベルであれば、ノードＮ１１及びＮ１２がローレベルとなり、トランジスタＱＮ１２及びＱＮ２２がオフするので、ノードＮ１３はフローティング状態となり、ノードＮ１３と接地電位等との間に存在する寄生容量の電荷保持作用によって、ノードＮ１３はハイレベルを維持し続ける。
【００３５】
また、クロック信号がハイレベルである期間においては、回路ブロック１４のトランジスタＱＮ０１がオンすることにより、回路ブロック１４がインバータを形成する。従って、出力端子Ｑには、ノードＮ１３のレベルを反転した信号が出力される。ここで、ＱＰ０１がオフしているので、一旦ローレベルに転じたノードＮ１３は、クロック信号がハイレベルである限り、ハイレベルに戻ることはできない。
【００３６】
さらに、クロック信号がハイレベルである期間においては、回路ブロック１１及び１２のトランジスタＱＰ１２及びＱＰ２２がオフしているので、ノードＮ１１及びＮ１２は、ハイレベルからローレベルに転じることはあっても、ローレベルからハイレベルに転じることはない。従って、クロック信号がハイレベルである期間の途中においては、回路ブロック１３のトランジスタＱＮ１２又はＱＮ２２がオンして、ノードＮ１３がローレベルに転じることもない。
【００３７】
その結果、図１に示す回路は、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号のＮＡＮＤ演算結果を、クロック信号の立ち上がりエッジに同期してラッチし、出力端子Ｑから出力する。ここで、クロック信号がローレベルからハイレベルに転じる時点における２つの入力信号の状態に応じて出力端子Ｑのレベルが決定され、それ以外の時点においては出力端子Ｑのレベルが維持される。
【００３８】
具体的には、クロック信号がローレベルからハイレベルに転じる時点において、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号の内のいずれか１つがローレベルであれば、ノードＮ１３はローレベルとなり、出力端子Ｑはハイレベルとなる。一方、クロック信号がローレベルからハイレベルに転じる時点において、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号の両方共がハイレベルであれば、ノードＮ１３はハイレベルとなり、出力端子Ｑはローレベルとなる。この状態は、クロック信号が一旦ローレベルに戻って再度ハイレベルに転じるまで維持される。
【００３９】
従って、図１に示す回路は、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つのデータのＮＡＮＤ演算を行うＮＡＮＤ回路と、ＮＡＮＤ回路から出力される信号をクロック信号の立ち上がりエッジに同期してラッチするＤフリップフロップとを結合させた回路と等価である。
【００４０】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路に内蔵されている回路の回路図である。この回路は、ＮＯＲ回路とＤフリップフロップとを結合させたのと等価な機能を有する。
【００４１】
図２に示すように、この回路は、４つの回路ブロック２１〜２４によって構成され、クロック信号入力端子ＣＫからクロック信号を入力し、データ入力端子Ｄ１及びＤ２から２つの入力信号（入力データ）をそれぞれ入力して、出力端子Ｑから出力信号（出力データ）を出力する。
【００４２】
回路ブロック２１は、ＰチャネルＭＯＳトランジスタＱＰ１３と、２つのＮチャネルＭＯＳトランジスタＱＮ１４及びＱＮ１５とを有する。回路ブロック２２は、ＰチャネルＭＯＳトランジスタＱＰ２３と、２つのＮチャネルＭＯＳトランジスタＱＮ２４及びＱＮ２５とを有する。回路ブロック２３は、４つのＰチャネルＭＯＳトランジスタＱＰ１４、ＱＰ１５、ＱＰ２４、ＱＰ２５と、ＮチャネルＭＯＳトランジスタＱＮ０３とを有する。回路ブロック２４は、２つのＰチャネルＭＯＳトランジスタＱＰ０３及びＱＰ０４と、ＮチャネルＭＯＳトランジスタＱＮ０４とを有する。
【００４３】
これらの４つの回路ブロック２１〜２４の内、回路ブロック２１と回路ブロック２２とは並列的に動作するので、図２に示す回路においては、各データ入力端子から出力端子まで直列に接続されるトランジスタの段数が、全体として３段となっている。このように、本実施形態によれば、図８に示すような従来の５段構成の回路よりも段数を２段短くして、伝播遅延量を低減させることができる。その結果、高周波動作に適した回路を実現することが可能となる。
【００４４】
次に、図２に示す回路の動作について説明する。
まず、クロック信号入力端子ＣＫに供給されているクロック信号がハイレベルである期間について考える。この期間においては、回路ブロック２３のトランジスタＱＮ０３がオンし、トランジスタＱＰ１４及びＱＰ２４が共にオフするので、ノードＮ２３はローレベルに固定されている。その結果、トランジスタＱＮ０４がオフとなり、トランジスタＱＰ０４もオフであることから、出力端子Ｑはフローティング状態となる。
【００４５】
このとき、出力端子Ｑと接地電位等との間に存在する寄生容量の電荷保持作用によって、出力端子Ｑのレベルは、クロック信号がハイレベルに移行する前の状態を維持し続ける。即ち、出力端子Ｑのレベルは、ラッチされている状態となる。一方、回路ブロック２１及び２２のトランジスタＱＮ１４及びＱＮ２４がオンすることにより、回路ブロック２１及び２２は、それぞれインバータを形成する。従って、ノードＮ２１は、データ入力端子Ｄ１に入力される入力信号のレベルを反転したレベルとなっており、ノードＮ２２は、データ入力端子Ｄ２に入力される入力信号のレベルを反転したレベルとなっている。
【００４６】
次に、クロック信号が、ハイレベルからローレベルに移行する時点について考える。この時点において、回路ブロック２３のトランジスタＱＮ０３はオフに転じ、トランジスタＱＰ１４及びＱＰ２４はオンに転じる。
【００４７】
従って、データ入力端子Ｄ１及びＤ２のいずれか１つがハイレベルであれば、ノードＮ２１又はＮ２２がローレベルとなっており、トランジスタＱＰ１５又はＱＰ２５がオンするので、ノードＮ２３はハイレベルに転じる。一方、データ入力端子Ｄ１及びＤ２が共にローレベルであれば、ノードＮ２１及びＮ２２がハイレベルとなり、トランジスタＱＰ１５及びＱＰ２５がオフするので、ノードＮ２３はフローティング状態となり、ノードＮ２３と接地電位等との間に存在する寄生容量の電荷保持作用によって、ノードＮ２３はローレベルを維持し続ける。
【００４８】
また、クロック信号がローレベルである期間においては、回路ブロック２４のトランジスタＱＰ０４がオンすることにより、回路ブロック２４がインバータを形成する。従って、出力端子Ｑには、ノードＮ２３のレベルを反転した信号が出力される。ここで、ＱＮ０３がオフしているので、一旦ハイレベルに転じたノードＮ２３は、クロック信号がローレベルである限り、ローレベルに戻ることはできない。
【００４９】
さらに、クロック信号がローレベルである期間においては、回路ブロック２１及び２２のトランジスタＱＮ１４及びＱＮ２４がオフしているので、ノードＮ２１及びＮ２２は、ローレベルからハイレベルに転じることはあっても、ハイレベルからローレベルに転じることはない。従って、クロック信号がローレベルである期間の途中においては、回路ブロック２３のトランジスタＱＰ１５又はＱＰ２５がオンして、ノードＮ２３がハイレベルに転じることもない。
【００５０】
その結果、図２に示す回路は、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号のＮＯＲ演算結果を、クロック信号の立ち下がりエッジに同期してラッチし、出力端子Ｑから出力する。ここで、クロック信号がハイレベルからローレベルに転じる時点における２つの入力信号の状態に応じて出力端子Ｑのレベルが決定され、それ以外の時点においては出力端子Ｑのレベルが維持される。
【００５１】
具体的には、クロック信号がハイレベルからローレベルに転じる時点において、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号の両方共がローレベルであれば、ノードＮ２３はローレベルとなり、出力端子Ｑはハイレベルとなる。一方、クロック信号がハイレベルからローレベルに転じる時点において、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つの入力信号のいずれかがハイレベルであれば、ノードＮ２３はハイレベルとなり、出力端子Ｑはローレベルとなる。この状態は、クロック信号が一旦ハイレベルに戻って再度ローレベルに転じるまで維持される。
【００５２】
従って、図２に示す回路は、データ入力端子Ｄ１及びＤ２にそれぞれ入力される２つのデータのＮＯＲ演算を行うＮＯＲ回路と、ＮＯＲ回路から出力される信号をクロック信号の立ち上がりエッジに同期してラッチするＤフリップフロップとを結合させた回路と等価である。
【００５３】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体集積回路に内蔵されている回路の回路図である。この回路は、図１に示す回路と同様に、ＮＡＮＤ回路とＤフリップフロップとを結合させたのと等価な機能を有するが、データ入力端子の数を２個からｋ個（ｋ≧３）に増加させている。
【００５４】
図３に示すように、この回路は、ｋ個の初段回路ブロック３１と、中間段回路ブロック３２と、終段回路ブロック３３とによって構成され、クロック信号入力端子ＣＫからクロック信号を入力し、データ入力端子Ｄ１、Ｄ２、・・・、Ｄｋからｋ個の入力信号（入力データ）をそれぞれ入力して、出力端子Ｑから出力信号（出力データ）を出力する。
【００５５】
ここで、ｋ個の初段回路ブロック３１の各々は、図１に示す回路ブロック１１又は１２と同一の構成を有している。また、中間段回路ブロック３２においては、トランジスタＱＰ０１と共に、ｋ個の初段回路ブロック３１に対応して、トランジスタＱＮ１２及びＱＮ１３の組からトランジスタＱＮｋ２及びＱＮｋ３の組までが設けられている。トランジスタＱＮ１２〜ＱＮｋ２のドレインは、互いに共通に、トランジスタＱＰ０１のドレインに接続されている。これは、ワイアードＯＲ接続（負論理）に相当し、このようにワイアードＯＲ接続を行うことによって、初段回路ブロックの数が増加しても特別な回路が必要になることはないし、電源電位と接地電位との間に直列に接続されるトランジスタの数は３個のままであり、特に低電圧プロセスに有利な回路構成となっている。
【００５６】
図３に示す回路は、データ入力端子Ｄ１〜Ｄｋにそれぞれ入力されるｋ個の入力信号の論理積（負論理）を、クロック信号の立ち上がりエッジに同期してラッチし、出力端子Ｑから出力する。ここで、クロック信号がローレベルからハイレベルに転じる時点におけるｋ個の入力信号の状態に応じて出力端子Ｑのレベルが決定され、それ以外の時点においては出力端子Ｑのレベルが維持される。
【００５７】
従って、図３に示す回路は、データ入力端子Ｄ１〜Ｄｋにそれぞれ入力されるｋ個のデータのＮＡＮＤ演算を行うＮＡＮＤ回路と、ＮＡＮＤ回路から出力される信号をクロック信号の立ち上がりエッジに同期してラッチするＤフリップフロップとを結合させた回路と等価である。
【００５８】
次に、本発明の第４の実施形態について説明する。
図４は、本発明の第４の実施形態に係る半導体集積回路に内蔵されている回路の回路図である。この回路は、図２に示す回路と同様に、ＮＯＲ回路とＤフリップフロップとを結合させたのと等価な機能を有するが、データ入力端子の数を２個からｋ個（ｋ≧３）に増加させている。
【００５９】
図４に示すように、この回路は、ｋ個の初段回路ブロック４１と、中間段回路ブロック４２と、終段回路ブロック４３とによって構成され、クロック信号入力端子ＣＫからクロック信号を入力し、データ入力端子Ｄ１、Ｄ２、・・・、Ｄｋからｋ個の入力信号（入力データ）をそれぞれ入力して、出力端子Ｑから出力信号（出力データ）を出力する。
【００６０】
ここで、ｋ個の初段回路ブロック４１の各々は、図２に示す回路ブロック２１又は２２と同一の構成を有している。また、中間段回路ブロック４２においては、トランジスタＱＮ０３と共に、ｋ個の初段回路ブロック４１に対応して、トランジスタＱＰ１４及びＱＰ１５の組からトランジスタＱＰｋ４及びＱＰｋ５の組までが設けられている。トランジスタＱＰ１５〜ＱＰｋ５のドレインは、互いに共通に、トランジスタＱＮ０３のドレインに接続されている。このような接続を行うことによって、初段回路ブロックの数が増加しても特別な回路が必要になることはないし、電源電位と接地電位との間に直列に接続されるトランジスタの数は３個のままであり、特に低電圧プロセスに有利な回路構成となっている。
【００６１】
図４に示す回路は、データ入力端子Ｄ１〜Ｄｋにそれぞれ入力されるｋ個の入力信号の論理和（負論理）を、クロック信号の立ち下がりエッジに同期してラッチし、出力端子Ｑから出力する。ここで、クロック信号がハイレベルからローレベルに転じる時点におけるｋ個の入力信号の状態に応じて出力端子Ｑのレベルが決定され、それ以外の時点においては出力端子Ｑのレベルが維持される。
【００６２】
従って、図４に示す回路は、データ入力端子Ｄ１〜Ｄｋにそれぞれ入力されるｋ個のデータのＮＯＲ演算を行うＮＯＲ回路と、ＮＯＲ回路から出力される信号をクロック信号の立ち下がりエッジに同期してラッチするＤフリップフロップとを結合させた回路と等価である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における回路の回路図。
【図２】本発明の第２の実施形態における回路の回路図。
【図３】本発明の第３の実施形態における回路の回路図。
【図４】本発明の第４の実施形態における回路の回路図。
【図５】ＮＡＮＤ回路とＤフリップフロップとを含む従来の回路を示す図。
【図６】ＮＯＲ回路とＤフリップフロップとを含む従来の回路を示す図。
【図７】図５に示す回路の詳細な回路図。
【図８】図６に示す回路の詳細な回路図。
【図９】図５と図７に示す回路を用いて構成される３分周回路を示す図。
【符号の説明】
１１〜１４、２１〜２４、３１〜３３、４１〜４３  回路ブロック、  ＣＫ  クロック信号入力端子、  Ｄ１〜Ｄｋ  データ入力端子、  Ｑ  出力端子、  ＱＰ０１〜ＱＰ０４、ＱＰ１１〜ＱＰｋ５  ＰチャネルＭＯＳトランジスタ、  ＱＮ０１〜ＱＮ０４、ＱＮ１１〜ＱＮｋ５  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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