(57)【要約】【課題】  ＣＰＵチップに属する外部端子をアナログ電圧入力機能として使用するようにシステムを構成した場合にも当該端子を使用して機能エミュレートすることが可能なエミュレータを提供する。【解決手段】  マイコン１Ａは、主に製品版マイコンのＣＰＵの機能を代行しており、ＣＰＵチップ１Ａとも称する。マイコン１Ｂは、主に製品版マイコンが内蔵する周辺装置の機能を代行しており、周辺チップ１Ｂとも称する。エバリュエーションチップ１０におけるＡ／Ｄ変換の機能は、ＣＰＵチップ１Ａ内のＡ／Ｄ変換器２Ａおよび周辺チップ１Ｂ内のＡ／Ｄ変換器２Ｂの双方がエミュレートする。これにより、ＣＰＵチップ１Ａの外部端子Ｔ２Ａは、本来のアナログ電圧入力機能を有することとなる。【選択図】        図６
2005301830.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコンピュータの機能をエミュレートするエミュレータであって、
前記マイクロコンピュータの中央処理装置の機能を主に代行するＣＰＵチップと、
前記マイクロコンピュータの周辺装置の機能を主に代行する周辺チップとを備え、
前記ＣＰＵチップおよび前記周辺チップの各々は、
アナログ信号が入力されるアナログ電圧入力端子と、
前記アナログ信号をデジタル信号に変換するアナログ電圧変換回路と、
前記デジタル信号を格納するレジスタと、
前記ＣＰＵチップおよび前記周辺チップのどちらから前記デジタル信号を読み出すかの状態を保持するフラグレジスタとを含む、エミュレータ。
【請求項２】
前記ＣＰＵチップは、前記フラグレジスタが第１の値を保持していた場合、前記ＣＰＵチップに含まれる前記レジスタから前記デジタル信号を読み出し、前記フラグレジスタが第２の値を保持していた場合、前記周辺チップに含まれる前記レジスタから前記デジタル信号を読み出す、請求項１に記載のエミュレータ。
【請求項３】
前記ＣＰＵチップは、
前記フラグレジスタが第１の値を保持していた場合、入出力制御信号を用いて前記デジタル信号を出力するように制御するエミュレータバス制御回路と、
前記入出力制御信号を受けて、前記デジタル信号を出力制御する入出力制御回路とをさらに含む、請求項２に記載のエミュレータ。
【請求項４】
前記エミュレータバス制御回路は、前記フラグレジスタが第２の値を保持していた場合、前記デジタル信号を出力する外部バスを入力に制御する、請求項３に記載のエミュレータ。
【請求項５】
前記周辺チップは、前記フラグレジスタが第１の値を保持していた場合、前記ＣＰＵチップに含まれる前記レジスタから前記デジタル信号を読み出し、前記フラグレジスタが第２の値を保持していた場合、前記周辺チップに含まれる前記レジスタから前記デジタル信号を読み出す、請求項１に記載のエミュレータ。
【請求項６】
前記周辺チップは、
前記フラグレジスタが第２の値を保持していた場合、入出力制御信号を用いて前記デジタル信号を出力するように制御するエミュレータバス制御回路と、
前記入出力制御信号を受けて、前記デジタル信号を出力制御する入出力制御回路とをさらに含む、請求項５に記載のエミュレータ。
【請求項７】
前記エミュレータバス制御回路は、前記フラグレジスタが第１の値を保持していた場合、前記デジタル信号を出力する外部バスを高インピーダンス状態に制御する、請求項６に記載のエミュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エミュレータに関し、より特定的には、Ａ／Ｄ変換器を搭載したマイクロコンピュータの機能をエミュレートするエミュレータに関する。
【背景技術】
【０００２】
通常、マイクロコンピュータ（以下、マイコンとも称する）のソフトウェア開発においては、ソフトウェア開発支援装置としてＩＣＥ（In-Circuit-Emulator）と呼ばれるエミュレータがよく用いられる。ＩＣＥの最も基本的な機能として、リアルタイムエミュレーション機能がある。
【０００３】
ＩＣＥのリアルタイムエミュレーション機能では、ユーザが開発しようとしているターゲットシステムにマイコンが組み込まれたときのマイコン動作と、ＩＣＥを接続したターゲットシステムの動作とが、全く同じであることが要求される。
【０００４】
ＩＣＥのリアルタイムエミュレーション機能を実現するためには、エミュレートするマイコンと同一の動作をするエミュレータ（エバリュエーションチップ）が必要となる。エバリュエーションチップは、動作の同一性および開発効率を考慮して、実際にユーザシステムに組み込まれるマイコン（以下、製品版マイコンとも称する）にエミュレーション機能を組み込んで構成される場合が多い。
【０００５】
製品版マイコンにエミュレーション機能を組み込んで構成されたエバリュエーションチップは、製品版マイコンに搭載される端子の他に、アドレスバス、データバス等のため合わせて数十の外部端子が必要となる。製品版マイコン１チップでエバリュエーションチップを構成する場合、ユーザシステムでは不要となる数十の外部端子を予め製品版マイコンに組み込んでおく必要がある。この場合、エバリュエーションチップのダイサイズを必要以上に大きくしなければならない。
【０００６】
これに対して、２チップの製品版マイコンで１つのマイコンをエミュレートするエバリュエーションチップを構成すると、製品版マイコンに不要な端子を追加することなくエバリュエーションの機能を実現することができる。
【０００７】
製品版マイコン２チップでエバリュエーションチップを構成する場合、たとえば、製品版マイコンの１チップをＣＰＵ（Central Processing Unit）チップとして使用し、もう１チップを周辺チップとして使用する。ＣＰＵチップは、主に製品版マイコンのＣＰＵの機能を代行する。周辺チップは、主に製品版マイコンが内蔵する周辺装置の機能を代行する。
【０００８】
周辺チップを半導体装置のゲートアレイで構成する場合もあるが、この場合、ゲートアレイでチップを製作するのに開発費を伴うのに加えて、製品版マイコンが有するスピードや入出力特性等を完全に実現することは難しい。そのため、製品版マイコンに内蔵されている周辺装置を外部から直接アクセス可能とするテストモードを製品版マイコンに設けることで、製品版マイコンを周辺チップとして使用できるようにすることが多い。
【０００９】
ＣＰＵチップおよび周辺チップの２チップでエバリュエーションチップを構成する場合、たとえば周辺機能の外部端子からの入出力動作は、２チップのうち周辺チップを介して行なうことになる。
【００１０】
もちろん、周辺機能用の外部端子をＣＰＵチップに配置し、２チップ間で相互に接続することも可能である。しかし、外部端子数の制約や、製品版マイコンと同一の入出力タイミング特性を得るため、通常は、周辺機能の外部端子からの入出力に、周辺チップの外部端子を使用することが多い。特に、Ａ／Ｄ変換器へのアナログ電圧入力は、正確なアナログ電圧の伝達が難しいため、Ａ／Ｄ変換器が動作している周辺チップの外部端子から直接入力する必要がある。
【００１１】
従来のエミュレータは、周辺モジュールから入出力されるアナログ信号をレジスタに格納し、リアルタイムに読み出してホストコンピュータ上のディスプレイに表示させることによって、ユーザシステムを接続しなくても周辺モジュールの動作を評価することができる（たとえば、特許文献１参照）。
【００１２】
従来の他のエミュレータは、エミュレータの動作に合わせてサンプリング結果の比較を行なうことができ、信号線での電流値をデバイスなどの端子の部分で実際に測定することで、論理的なハードウェアの設計不良以外のアナログ的な不良解析に効果を上げることができる（たとえば、特許文献２参照）。
【００１３】
従来のさらに他のエミュレータは、システムのアナログ系動作電圧を補正変換回路を用いて補正することによって、当該アナログ系動作電圧とエミュレータの動作電圧とが異なっていても、高精度のＡ／Ｄ変換を行なうことができる（たとえば、特許文献３参照）。
【特許文献１】特開平８−１６１１９２号公報
【特許文献２】特開平７−４４４１６号公報
【特許文献３】特開平８−１４７１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した従来のエミュレータでは、製品版マイコンとして、ＣＰＵチップがエミュレートする外部端子にアナログ電圧入力機能がある場合、ＣＰＵチップの当該端子を使用して機能エミュレートを行なうことができない。そのため、従来のエミュレータでは、ユーザシステムで使用するアナログ電圧を、セレクタを介して、周辺チップ側のアナログ電圧入力端子が割り当てられている外部端子へ入力していた。これにより、当該端子の使用状態に応じて当該セレクタを切り替えることができ、エミュレート機能を実現可能となる。
【００１５】
しかしながら、上記の構成では、ＣＰＵチップに属する外部端子をアナログ電圧入力機能として使用するようにシステムを構成した場合、周辺チップ側のアナログ電圧入力端子が割り当てられている外部端子をアナログ電圧入力端子機能以外の機能端子として利用できなくなる。これにより、ユーザにとって端子機能の使用が制約されてしまうという問題があった。
【００１６】
それゆえに、この発明の目的は、ＣＰＵチップに属する外部端子をアナログ電圧入力機能として使用するようにシステムを構成した場合にも当該端子を使用して機能エミュレートすることが可能なエミュレータを提供することである。
【課題を解決するための手段】
【００１７】
この発明は、マイクロコンピュータの機能をエミュレートするエミュレータであって、マイクロコンピュータの中央処理装置の機能を主に代行するＣＰＵチップと、マイクロコンピュータの周辺装置の機能を主に代行する周辺チップとを備える。ＣＰＵチップおよび周辺チップの各々は、アナログ信号が入力されるアナログ電圧入力端子と、アナログ信号をデジタル信号に変換するアナログ電圧変換回路と、デジタル信号を格納するレジスタと、ＣＰＵチップおよび周辺チップのどちらからデジタル信号を読み出すかの状態を保持するフラグレジスタとを含む。
【発明の効果】
【００１８】
この発明によれば、ＣＰＵチップに属する外部端子をアナログ電圧入力機能として使用するようにシステムを構成した場合にも当該端子を使用して機能エミュレートすることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２０】
図１は、この発明の実施の形態を説明する背景としてのマイコン１００の概略的な構成を示した概略構成図である。
【００２１】
図１を参照して、マイコン１００は、製品版マイコンであって、Ａ／Ｄ変換器２００と、外部端子Ｔ１１〜Ｔ１６とを含む。外部端子Ｔ１１〜Ｔ１６のうち、外部端子Ｔ１２，Ｔ１６は、Ａ／Ｄ変換器２００へのアナログ電圧入力機能を備えている。
【００２２】
図２は、図１のマイコン１００をエミュレートするエバリュエーションチップ１０００の概略的な構成を示した概略構成図である。
【００２３】
図２を参照して、エバリュエーションチップ１０００は、マイコン１００Ａと、マイコン１００Ｂと、セレクタ５００と、接続スイッチ６００とを備える。マイコン１００Ａは、図１に示したマイコン１００であって、Ａ／Ｄ変換器２００Ａと、外部端子Ｔ１１Ａ〜Ｔ１６Ａとを含む。マイコン１００Ａは、主に製品版マイコンのＣＰＵの機能を代行しており、以下では、ＣＰＵチップ１００Ａとも称する。
【００２４】
マイコン１００Ｂは、図１に示したマイコン１００であって、Ａ／Ｄ変換器２００Ｂと、外部端子Ｔ１１Ｂ〜Ｔ１６Ｂとを含む。マイコン１００Ｂは、主に製品版マイコンが内蔵する周辺装置の機能を代行しており、以下では、周辺チップ１００Ｂとも称する。セレクタ５００は、外部端子Ｔ５１，Ｔ５２を有し、接続スイッチ６００を介して、周辺チップ１００Ｂの外部端子Ｔ１６Ｂに接続されている。
【００２５】
ＣＰＵチップ１００Ａの外部端子Ｔ１４Ａ〜Ｔ１６Ａは、周辺チップ１００Ｂの外部端子Ｔ１１Ｂ〜Ｔ１３Ｂにそれぞれ接続されている。エバリュエーションチップ１０００を１つのマイコンと見た場合、外部端子Ｔ１１Ａ〜Ｔ１３Ａがマイコン１００の外部端子Ｔ１１〜Ｔ１３に相当し、外部端子Ｔ１４Ｂ〜Ｔ１６Ｂがマイコン１００の外部端子Ｔ１４〜Ｔ１６に相当する。
【００２６】
外部端子Ｔ１４Ａ〜Ｔ１６Ａ（Ｔ１１Ｂ〜Ｔ１３Ｂ）は、エバリュエーションチップとしての機能を実現するためのアドレスバス、データバス等の制御用経路として機能し、マイコンの本来の外部端子としての機能は失われている。したがって、ＣＰＵチップ１００Ａの端子Ｔ１６Ａは、Ａ／Ｄ変換器２００Ａに対するアナログ電圧入力機能をもはや有さない。同じく、周辺チップ１００Ｂの端子Ｔ１２Ｂは、Ａ／Ｄ変換器２００Ｂに対するアナログ電圧入力機能をもはや有さない。
【００２７】
エバリュエーションチップ１０００におけるＡ／Ｄ変換の機能は、周辺チップ２００Ｂ内のＡ／Ｄ変換器２００Ｂがエミュレートする。そのため、ＣＰＵチップ２００Ａ内のＡ／Ｄ変換器２００Ａは機能を停止している。したがって、ＣＰＵチップ１００Ａの外部端子Ｔ１２Ａは、本来のアナログ電圧入力機能を有さないことになる。
【００２８】
そこで、図２のエバリュエーションチップ１０００では、セレクタ５００を周辺チップ１００Ｂの外部端子Ｔ１６Ｂに接続している。セレクタ５００において、外部端子Ｔ５１はＣＰＵチップ１００Ａの外部端子Ｔ１２Ａに、外部端子Ｔ５２は周辺チップ１００Ｂの外部端子Ｔ１６Ｂにそれぞれ対応している。周辺チップ２００Ｂは、外部端子Ｔ１１Ｂ〜Ｔ１６Ｂの使用状態を示す端子状態信号ＴＳを、Ａ／Ｄ変換器２００Ｂからセレクタ５００に出力する。
【００２９】
セレクタ５００は、端子状態信号ＴＳを受けて、外部端子Ｔ５１，Ｔ５２のいずれか一方からのアナログ電圧入力を選択する。セレクタ６００において選択されたアナログ電圧は、接続スイッチ６００を介して、周辺チップ１００Ｂの外部端子Ｔ１６Ｂに入力される。これにより、エバリュエーションチップ１０００におけるＡ／Ｄ変換の機能がエミュレートされる。
【００３０】
図３は、ＣＰＵチップ１００ＡのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【００３１】
図３を参照して、ＣＰＵチップ１００Ａは、ＣＰＵ＆バスインターフェース回路３と、入出力制御回路４と、アナログ電圧入力端子５と、外部バス端子６と、Ａ／Ｄ変換器２００Ａとを備える。ＣＰＵチップ１００Ａは、外部バス端子６から伸びる外部バス７を介して、周辺チップ２００Ａ等に接続される。
【００３２】
Ａ／Ｄ変換器２００Ａは、セレクタ２１と、アナログ電圧変換回路２２と、Ａ／Ｄ変換制御回路２３と、レジスタ２４と、内部バス２５とを含む。レジスタ２４は、複数（図３では８つ）のレジスタ部に分割されている。ＣＰＵ＆バスインターフェース回路３は、ＣＰＵ３１と、レジスタ制御回路３２と、エミュレータバス制御回路３３とを含む。次に、ＣＰＵチップ１００Ａの動作について説明する。
【００３３】
ＣＰＵ３１は、周辺チップ１００Ｂ内のＡ／Ｄ変換器２００Ｂから読み出されたデータを、外部バス７を介して、ＣＰＵチップ１００Ａ内に取り込む。データ読出動作は、ＣＰＵチップ１００Ａと周辺チップ１００Ｂとで、外部バス７の入出力制御が異なる。
【００３４】
エミュレータバス制御回路３３は、入出力制御信号ＩＯＣにより、入出力制御回路４を入力に制御する。エミュレータバス制御回路３３は、入出力制御信号ＩＯＣに応じて、外部バス７からのデータを、外部バス端子６を介して、内部バス２５からＣＰＵチップ１００Ａ内に取り込む。
【００３５】
なお、エバリュエーションチップ１０００におけるＡ／Ｄ変換動作は、周辺チップ１００ＢのＡ／Ｄ変換器２００Ｂにおいてのみ行なう。そのため、ＣＰＵチップ１００Ａは、Ａ／Ｄ変換器２００Ａの動作を行なわない。
【００３６】
図４は、周辺チップ１００ＢのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【００３７】
図４を参照して、周辺チップ１００Ｂは、Ａ／Ｄ変換器２００ＡがＡ／Ｄ変換器２００Ｂに置き換えられた点においてのみ、図３のＣＰＵチップ１００Ａと異なる。Ａ／Ｄ変換器２００Ｂのブロック構成は、Ａ／Ｄ変換器２００Ａと同じなので、ここでは説明を繰り返さない。次に、周辺チップ１００Ｂの動作について説明する。
【００３８】
レジスタ制御回路３２は、Ａ／Ｄ変換制御回路２３に制御信号を出力する。これによりＡ／Ｄ変換の動作が開始する。セレクタ２１は、アナログ電圧入力端子５より入力されるアナログ信号の中から、端子選択信号ＳＥＬに応じて、所定のアナログ信号を選択する。アナログ電圧変換回路２２は、当該所定のアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換制御回路２３は、レジスタ２４に書込制御信号ＷＴを出力する。レジスタ２４は、端子選択信号ＳＥＬに応じて当該デジタル信号を所定のレジスタ部に格納するとともに、書込制御信号ＷＴをアサートする。
【００３９】
レジスタ制御回路３２は、データ読出動作時において、読出制御信号ＲＤをアサートし、レジスタ２４から内部バス２５を介してデータを読み出す。エミュレータバス制御回路３３は、入出力制御信号ＩＯＣにより、入出力制御回路４を出力に制御する。入出力制御回路４は、入出力制御信号ＩＯＣに応じて、内部バス２５からのデータを、外部バス端子６を介して、外部バス７へ出力する。
【００４０】
以上のように構成されたエバリュエーションチップ（エミュレータ）１０００では、製品版マイコンとして、ＣＰＵチップ１００Ａがエミュレートする外部バス端子６に上記のアナログ電圧入力機能がある場合、ＣＰＵチップ１００Ａの当該端子を使用して機能エミュレートを行なうことができない。そのため、図２で説明したように、ユーザシステムで使用するアナログ電圧信号を、セレクタ５００を介して、周辺チップ１００Ｂ側の外部端子Ｔ１６Ｂへ入力していた。これにより、外部端子Ｔ１６Ｂの使用状態に応じてセレクタ５００を切り替えることで、エミュレート機能を実現していた。
【００４１】
しかしながら、セレクタ５００を用いた構成では、ＣＰＵチップ１００Ａに属する外部端子Ｔ１２Ａをアナログ電圧入力端子として使用する場合、周辺チップ１００Ｂのアナログ電圧入力端子が割り当てられている外部端子Ｔ１６Ｂをアナログ電圧入力端子以外の機能端子として使用できなくなる。これにより、ユーザにとって端子機能の使用が制約がされてしまうという問題があった。以下では、このような問題を解消するエミュレータおよび当該エミュレータを構成するマイクロコンピュータについて詳述する。
【００４２】
図５は、この発明の実施の形態によるマイクロコンピュータ１の概略的な構成を示した概略構成図である。
【００４３】
図５を参照して、この発明の実施の形態によるマイコン１は、製品版マイコンであって、Ａ／Ｄ変換器２と、外部端子Ｔ１〜Ｔ６とを含む。外部端子Ｔ１〜Ｔ６のうち、外部端子Ｔ２，Ｔ５は、Ａ／Ｄ変換器２へのアナログ電圧入力機能を備えている。
【００４４】
図６は、図５のマイコン１をエミュレートするエバリュエーションチップ１０の概略的な構成を示した概略構成図である。
【００４５】
図６を参照して、この発明の実施の形態によるエバリュエーションチップ１０は、マイコン１Ａと、マイコン１Ｂとを備える。マイコン１Ａは、図５に示したマイコン１であって、Ａ／Ｄ変換器２Ａと、外部端子Ｔ１Ａ〜Ｔ６Ａとを含む。マイコン１Ａは、主に製品版マイコンのＣＰＵの機能を代行しており、以下では、ＣＰＵチップ１Ａとも称する。
【００４６】
マイコン１Ｂは、図５に示したマイコン１であって、Ａ／Ｄ変換器２Ｂと、外部端子Ｔ１Ｂ〜Ｔ６Ｂとを含む。マイコン１Ｂは、主に製品版マイコンが内蔵する周辺装置の機能を代行しており、以下では、周辺チップ１Ｂとも称する。
【００４７】
ＣＰＵチップ１Ａの外部端子Ｔ４Ａ〜Ｔ６Ａは、周辺チップ１Ｂの外部端子Ｔ１Ｂ〜Ｔ３Ｂにそれぞれ接続されている。エバリュエーションチップ１０を１つのマイコンと見た場合、外部端子Ｔ１Ａ〜Ｔ３Ａがマイコン１の外部端子Ｔ１〜Ｔ３に相当し、外部端子Ｔ４Ｂ〜Ｔ６Ｂがマイコン１の外部端子Ｔ４〜Ｔ６に相当する。
【００４８】
外部端子Ｔ４Ａ〜Ｔ６Ａ（Ｔ１Ｂ〜Ｔ３Ｂ）は、エバリュエーションチップとしての機能を実現するためのアドレスバス、データバス等の制御用経路として機能し、マイコンの本来の外部端子としての機能は失われている。したがって、ＣＰＵチップ１Ａの端子Ｔ６Ａは、Ａ／Ｄ変換器２Ａに対するアナログ電圧入力機能をもはや有さない。同じく、周辺チップ１Ｂの端子Ｔ２Ｂは、Ａ／Ｄ変換器２Ｂに対するアナログ電圧入力機能をもはや有さない。
【００４９】
この発明の実施の形態では、エバリュエーションチップ１０におけるＡ／Ｄ変換の機能は、ＣＰＵチップ１Ａ内のＡ／Ｄ変換器２Ａおよび周辺チップ１Ｂ内のＡ／Ｄ変換器２Ｂの双方がエミュレートする。これにより、図５の外部端子Ｔ２に対応するＣＰＵチップ１Ａの外部端子Ｔ２Ａは、本来のアナログ電圧入力機能を有することとなる。また、図２のエバリュエーションチップ１０００と比較して、セレクタ５００および接続スイッチ６００が不要となるため、回路面積を削減することができる。
【００５０】
図７は、この発明の実施の形態によるＣＰＵチップ１ＡのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【００５１】
図７を参照して、この発明の実施の形態によるＣＰＵチップ１Ａは、Ａ／Ｄ変換器２００ＡがＡ／Ｄ変換器２Ａに置き換えられた点においてのみ、図３のＣＰＵチップ１００Ａと異なる。Ａ／Ｄ変換器２Ａは、フラグレジスタ２６および制御バス２７が付加された点においてのみ、図３のＡ／Ｄ変換器２００Ａと異なる。したがって、重複する部分の説明は、ここでは繰り返さない。
【００５２】
フラグレジスタ２６は、図７では、レジスタ２４と同じ数（図７では８つ）のレジスタ部に分割されている。フラグレジスタ２６のレジスタ部とレジスタ２４のレジスタ部とは、ここでは１対１に対応している。
【００５３】
フラグレジスタ２６は、レジスタ２４の複数あるレジスタ部の１つずつについて、ＣＰＵチップ１Ａおよび周辺チップ１Ｂのどちらから読み出すかの状態を保持できればよい。したがって、フラグレジスタ２６のレジスタ部とレジスタ２４のレジスタ部とは、必ずしも１対１に対応している必要はない。
【００５４】
次に、ＣＰＵチップ１Ａの動作について説明する。この発明の実施の形態では、ＣＰＵチップ１ＡのＡ／Ｄ変換器２Ａにおいても、Ａ／Ｄ変換動作を行なう。
【００５５】
レジスタ制御回路３２は、Ａ／Ｄ変換制御回路２３に制御信号を出力する。これによりＡ／Ｄ変換の動作が開始する。セレクタ２１は、アナログ電圧入力端子５より印加されるアナログ信号の中から、端子選択信号ＳＥＬに応じて、所定のアナログ信号を選択する。アナログ電圧変換回路２２は、当該所定のアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換制御回路２３は、レジスタ２４に書込制御信号ＷＴを出力する。レジスタ２４は、端子選択信号ＳＥＬに応じて当該デジタル信号を所定のレジスタ部に格納するとともに、書込制御信号ＷＴをアサートする。
【００５６】
フラグレジスタ２６は、端子選択信号ＳＥＬおよび書込制御信号ＷＴに応じて、レジスタ２４の所定のレジスタ部に格納されるデジタル信号が、ＣＰＵチップ１Ａのアナログ電圧入力端子５より印加されるアナログ信号を変換したものなのか、周辺チップ１Ｂのアナログ電圧入力端子５より印加されるアナログ信号を変換したものなのかを判定する。
【００５７】
デジタル信号がＣＰＵチップ１Ａのアナログ電圧入力端子５より印加されるアナログ信号を変換したものである場合、フラグレジスタ２６は、レジスタ２４の所定のレジスタ部に対応するフラグレジスタ２６のレジスタ部のフラグを「１」にする。一方、デジタル信号が周辺チップ１Ｂのアナログ電圧入力端子５より印加されるアナログ信号を変換したものである場合、フラグレジスタ２６は、レジスタ２４の所定のレジスタ部に対応するフラグレジスタ２６のレジスタ部のフラグを「０」にする。このフラグ制御は、ＣＰＵチップ１Ａと周辺チップ１Ｂとで同時に行なうことができる。
【００５８】
なお、上記のフラグ制御は一例であって、フラグレジスタ２６は、デジタル信号がＣＰＵチップ１Ａおよび周辺チップ１Ｂのどちらのアナログ電圧入力端子５より印加されたアナログ電圧入力を変換したものであるかが分かるように、レジスタ部をフラグ付けしていればよい。
【００５９】
次に、ＣＰＵチップ１ＡにおけるＡ／Ｄ変換結果の読出し動作について説明する。ＣＰＵチップ１Ａは、Ａ／Ｄ変換結果を読み出す際、上述したフラグレジスタ２６におけるレジスタ部のフラグ値を参照することにより、ＣＰＵチップ１Ａおよび周辺チップ１Ｂのどちらのレジスタ２４からデータを読み出すべきかを決定する。
【００６０】
フラグレジスタ２６におけるレジスタ部のフラグが「１」の場合、ＣＰＵチップ１Ａ内のレジスタ２４からデータを読み出す。このとき、ＣＰＵチップ１Ａ内のレジスタ制御回路３２は、読出制御信号ＲＤをアサートし、レジスタ２４から内部バス２５を介してデータを読み出す。ＣＰＵ３１は、内部バス２５を介してデータを取得する。
【００６１】
ＣＰＵチップ１Ａにおいて、エミュレータバス制御回路３３は、入出力制御信号ＩＯＣを用いて、入出力制御回路４を出力に制御する。入出力制御回路４は、入出力制御信号ＩＯＣに応じて、内部バス２５からのデータを、外部バス端子６を介して、外部バス７から出力する。出力データは、図６のエバリュエーションチップ１０を介してモニタされる。
【００６２】
フラグレジスタ２６におけるレジスタ部のフラグが「０」の場合、周辺チップ１Ｂ内のレジスタ２４からデータを読み出す。このとき、ＣＰＵチップ１Ａ内のレジスタ制御回路３２は、読出制御信号ＲＤをアサートせず、レジスタ２４から内部バス２５を介してデータを出力しない。
【００６３】
ＣＰＵチップ１Ａ内のエミュレータバス制御回路３３は、フラグ「０」を受けて、外部バス７を入力に制御する。入出力制御回路４は、外部バス７からのデータを、外部バス端子６を介して、内部バス２５へ入力する。ＣＰＵ３１は、内部バス２５を介して、データを取得する。
【００６４】
図８は、この発明の実施の形態による周辺チップ１ＢのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【００６５】
図８を参照して、この発明の実施の形態による周辺チップ１Ｂは、Ａ／Ｄ変換器２ＡがＡ／Ｄ変換器２Ｂに置き換えられた点においてのみ、図７のＣＰＵチップ１Ａと異なる。Ａ／Ｄ変換器２Ｂのブロック構成は、Ａ／Ｄ変換器２Ａと同じなので、ここでは説明を繰り返さない。次に、周辺チップ１Ｂの動作について説明する。なお、Ａ／Ｄ変換動作については、図７のＣＰＵチップ１Ａと同様なので、ここでは説明を繰り返さない。
【００６６】
周辺チップ１Ｂは、Ａ／Ｄ変換結果を読み出す際、フラグレジスタ２６におけるレジスタ部のフラグ値を参照することにより、ＣＰＵチップ１Ａおよび周辺チップ１Ｂのどちらのレジスタ２４からデータを読み出すべきかを決定する。
【００６７】
フラグレジスタ２６におけるレジスタ部のフラグが「１」の場合、ＣＰＵチップ１Ａ内のレジスタ２４からデータを読み出す。このとき、周辺チップ１Ｂ内のレジスタ制御回路３２は、読出制御信号ＲＤをアサートせず、レジスタ２４から内部バス２５を介してデータを出力しない。
【００６８】
周辺チップ１Ｂ内のエミュレータバス制御回路３３は、フラグ「１」を受けて、外部バス７を高インピーダンス状態に制御する。これにより、周辺チップ１Ｂ内の外部バス端子６は、外部バス７からの信号を受け付けなくなり、外部バス７におけるデータの衝突を避けることができる。
【００６９】
フラグレジスタ２６におけるレジスタ部のフラグが「０」の場合、周辺チップ１Ｂ内のレジスタ２４からデータを読み出す。このとき、周辺チップ１Ｂ内のレジスタ制御回路３２は、読出制御信号ＲＤをアサートし、レジスタ２４から内部バス２５を介してデータを読み出す。
【００７０】
周辺チップ１Ｂにおいて、エミュレータバス制御回路３３は、入出力制御信号ＩＯＣを用いて、入出力制御回路４を出力に制御する。入出力制御回路４は、入出力制御信号ＩＯＣに応じて、内部バス２５からのデータを、外部バス端子６を介して、外部バス７から出力する。出力データは、ＣＰＵチップ１Ａに入力されると同時に、エバリュエーションチップ１０を介してモニタされる。
【００７１】
以上のように、この発明の実施の形態によれば、ＣＰＵチップ１Ａおよび周辺チップ１Ｂの双方にフラグレジスタ２６を設け、ＣＰＵチップ１Ａおよび周辺チップ１ＢのどちらからＡ／Ｄ変換結果を読み出すかを制御することによって、エバリュエーションチップを構成する２チップ間の接続信号を新たに増やすことなく、ＣＰＵチップ１Ａおよび周辺チップ１Ｂそれぞれに属するアナログ電圧入力端子を使用することが可能となる。
【００７２】
したがって、ＣＰＵチップに属する外部端子をアナログ電圧入力機能として使用するようにシステムを構成した場合であっても、周辺チップ側のアナログ電圧入力端子が割り当てられている外部端子をアナログ電圧入力端子機能以外の機能端子として利用することが可能となる。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７４】
【図１】この発明の実施の形態を説明する背景としてのマイコン１００の概略的な構成を示した概略構成図である。
【図２】図１のマイコン１００をエミュレートするエバリュエーションチップ１０００の概略的な構成を示した概略構成図である。
【図３】ＣＰＵチップ１００ＡのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【図４】周辺チップ１００ＢのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【図５】この発明の実施の形態によるマイクロコンピュータ１の概略的な構成を示した概略構成図である。
【図６】図５のマイコン１をエミュレートするエバリュエーションチップ１０の概略的な構成を示した概略構成図である。
【図７】この発明の実施の形態によるＣＰＵチップ１ＡのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【図８】この発明の実施の形態による周辺チップ１ＢのＡ／Ｄ変換制御に関するブロック構成を示したブロック図である。
【符号の説明】
【００７５】
１，１Ａ，１Ｂ，１００，１００Ａ，１００Ｂ  マイコン、２，２Ａ，２Ｂ，２００，２００Ａ，２００Ｂ  Ａ／Ｄ変換器、３  ＣＰＵ＆バスインターフェース回路、４  入出力制御回路、５  アナログ電圧入力端子、６  外部バス端子、７  外部バス、１０，１０００  エバリュエーションチップ、２１  セレクタ、２２  アナログ電圧変換回路、２３  Ａ／Ｄ変換制御回路、２４  レジスタ、２５  内部バス、２６  フラグレジスタ、２７  制御バス、３１  ＣＰＵ、３２  レジスタ制御回路、３３  エミュレータバス制御回路、Ｔ１〜Ｔ６，Ｔ１Ａ〜Ｔ６Ａ，Ｔ１Ｂ〜Ｔ６Ｂ，Ｔ１１〜Ｔ１６，Ｔ１１Ａ〜Ｔ１６Ａ，Ｔ１１Ｂ〜Ｔ１６Ｂ  外部端子、５００  セレクタ、６００  接続スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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