(57)【要約】【課題】  複数の電磁ソレノイドに供給される駆動信号による電流量の増大を抑制し、電流量の変動による他信号への悪影響を防止することを課題とする。【解決手段】    第１ソレノイド駆動信号に基づいて第１電磁ソレノイドを、第２ソレノイド駆動信号に基づいて第２電磁ソレノイドをそれぞれデューティー制御により駆動制御し、第１，第２ソレノイド駆動信号がオンした後断続的にオン／オフすることで、第１、第２電磁ソレノイドに電源が供給されてオンした後断続的に電源を供給して第１，第２電磁ソレノイドを駆動制御し、第１ソレノイド駆動信号は、第１出力端子２−１から出力されて第１電磁ソレノイドに供給され、第２ソレノイド駆動信号は、第２出力端子２−２から出力されて第１電磁ソレノイドに供給され、第１ソレノイド駆動信号と第２ソレノイド駆動信号の位相は、逆位相に設定されて構成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の電磁ソレノイドにそれぞれ対応した駆動信号に基づいて前記複数の電磁ソレノイドをデューティー制御により駆動制御し、前記駆動信号がオンした後前記駆動信号を断続的にオン／オフすることで、前記電磁ソレノイドに電源が供給されてオンした後断続的に電源を供給して前記電磁ソレノイドを駆動制御する電磁ソレノイド駆動回路であって、
前記複数の駆動信号は、それぞれ異なる出力端子から出力されて対応する前記電磁ソレノイドに供給され、前記複数の駆動信号は、それぞれ位相が異なる
ことを特徴とする電磁ソレノイド駆動回路。
【請求項２】
前記電磁ソレノイド駆動回路は、２つの電磁ソレノイドを駆動制御し、前記２つの電磁ソレノイドに供給される駆動信号の位相は、互いに逆位相に設定されている
ことを特徴とする請求項１記載の電磁ソレノイド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電磁ソレノイドを一括して駆動制御する電磁ソレノイド駆動回路に関する。
【背景技術】
【０００２】
従来、電磁ソレノイドを駆動制御する装置としては、例えば以下に示す文献に記載されものが知られている（特許文献１、特許文献２参照）。これらの文献に記載された技術では、電磁ソレノイドをデューティー制御する際に、デューティー制御のオン時に所定時間経過後に電磁ソレノイドに供給されるパルス信号（駆動信号）を断続的に制御して電源電圧を断続的に電磁ソレノイドに印加することで、所定の電磁ソレノイド操作力を得ている。これにより、電磁ソレノイドにより開閉制御される弁装置の立ち上がり、立ち下がりが迅速になり、駆動周波数を高くしても流動制御可能な最小デューティー比が大きくならず、流動制御範囲が狭くならず、精密な流動制御が可能となっていた。
【特許文献１】特開平１１−１５３２４５号公報
【特許文献２】特開昭６３−２３２０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以上説明したように、従来の電磁ソレノイド駆動回路において、複数の電磁ソレノイドをデューティー制御する際に、電磁ソレノイドを駆動制御する駆動信号を生成するための基準となる基準信号を共用化した場合は、それぞれの電磁ソレノイドに供給される駆動信号において、駆動信号がオン時の所定時間経過後に断続的にオン／オフするチョッパー出力時の信号波形が同一となり、駆動信号が断続的にオン／オフする期間の位相がそれぞれの電磁ソレノイドに供給される駆動信号で同期することになる。
【０００４】
駆動信号がこのようになると、例えば低温時等電磁ソレノイドの抵抗値が低い場合に、電磁ソレノイドに流れる電流量が増大し、電流の変動により駆動信号を出力する電磁ソレノイド駆動回路に入力される入力信号、例えば電磁ソレノイドの駆動制御に必要となる各種センサの入力信号に悪影響を及ぼし、入力信号のレベル変動等が生じやすくなるといった不具合を招くおそれがあった。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、複数の電磁ソレノイドに供給される駆動信号による電流量の増大を抑制し、電流量の変動による他信号への悪影響を防止した電磁ソレノイド駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１記載の発明は、複数の電磁ソレノイドにそれぞれ対応した駆動信号に基づいて前記複数の電磁ソレノイドをデューティー制御により駆動制御し、前記駆動信号がオンした後前記駆動信号を断続的にオン／オフすることで、前記電磁ソレノイドに電源が供給されてオンした後断続的に電源を供給して前記電磁ソレノイドを駆動制御する電磁ソレノイド駆動回路であって、前記複数の駆動信号は、それぞれ異なる出力端子から出力されて対応する前記電磁ソレノイドに供給され、前記複数の駆動信号は、それぞれ位相が異なることを特徴とする。
【０００７】
上記特徴の請求項１の発明によれば、駆動信号が出力されるされる際の駆動信号の電流量の増大を抑制することが可能となり、電流量の変動による他信号への悪影響を防止することができる。
【０００８】
請求項２記載の発明は、前記請求項１記載の発明において、前記電磁ソレノイド駆動回路は、２つの電磁ソレノイドを駆動制御し、前記２つの電磁ソレノイドに供給される駆動信号の位相は、互いに逆位相に設定されていることを特徴とする。
【０００９】
上記特徴の請求項２の発明によれば、駆動信号が出力されるされる際の駆動信号の電流量の増大を抑制することが可能となり、電流量の変動による他信号への悪影響を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【００１１】
図１は本発明の実施例１に係る電磁ソレノイド駆動回路の構成を示す図であり、図２は図１に示す回路の動作タイミングチャートを示す図である。図１に示す実施例１の電磁ソレノイド駆動回路は、２つの第１，第２電磁ソレノイド（図示せず）のそれぞれに対応した２つの第１，第２ソレノイド駆動信号を生成して出力するものであり、電磁ソレノイドをＰＷＭ制御（パルス幅変調制御）する際の基準信号となり、ＣＰＵ１から出力される第１タイマー信号、第２タイマー信号ならびに第１ＰＷＭ信号に基づいて、第１ソレノイド駆動信号を生成して第１出力端子２−１から第１電磁ソレノイドに供給し、ＣＰＵ１から出力される第３タイマー信号、第４タイマー信号ならびに第２ＰＷＭ信号に基づいて、第２ソレノイド駆動信号を生成して第２出力端子２−２から第２電磁ソレノイドに供給する。
【００１２】
ＣＰＵ１は、外部のセンサ等から入力された電磁ソレノイドを駆動制御する際の各種制御要因として機能する各信号、ならびにＣＰＵ１に備えられたプログラムに基づいて、それそれの第１，第２駆動信号の周波数、デューティー比等をそれぞれ決定し、その結果に応じて第１タイマー信号、第２タイマー信号、第３タイマー信号、第４タイマー信号、第１ＰＷＭ信号ならびに第２ＰＷＭ信号を出力する。ＣＰＵ１は、第１タイマー信号、第２タイマー信号、第３タイマー信号、第４タイマー信号、第１ＰＷＭ信号ならびに第２ＰＷＭ信号はそれぞれ異なる出力端子から出力し、第１タイマー信号を第１タイマー出力端子（出力ポート）から出力し、第２タイマー信号を第２タイマー出力端子（出力ポート）から出力し、第１ＰＷＭ信号を第１ＰＷＭ出力端子（出力ポート）から出力し、第３タイマー信号を第３タイマー出力端子（出力ポート）から出力し、第４タイマー信号を第４タイマー出力端子（出力ポート）から出力し、第２ＰＷＭ信号を第２ＰＷＭ出力端子（出力ポート）から出力する。また、ＣＰＵ１は、第１ＰＷＭ信号と第２ＰＷＭ信号とが互いに逆相となるタイミングで両信号を出力する。
【００１３】
ＣＰＵ１から出力された第１タイマー信号は、カソード端子が共通接続された２つのダイオードＤ１，Ｄ２の一方のダイオードＤ１のアノード端子に入力される。２つのダイオードＤ１，Ｄ２は、ダイオードＤ１のアノード端子に入力される第１タイマー信号とダイオードＤ２のアノード端子に入力される信号との論理和（ＯＲ）をとるＯＲゲートとして機能する。共通接続されたダイオードＤ１，Ｄ２のカソード端子には、ダイオードＤ１，Ｄ２の出力が不定になることを防止するプルダウン用の抵抗Ｒ１が接続されている。ダイオードＤ１，Ｄ２の出力信号は、抵抗Ｒ２を介して第１ソレノイド駆動信号出力部３に与えられる。なお、抵抗Ｒ２は、ダイオードＤ１，Ｄ２の出力信号が入力される第１ソレノイド駆動信号出力部３の入力端子に与えられる電流を制限し、入力端子を保護するために設けられている。
【００１４】
第１ソレノイド駆動信号出力部３は、ダイオードＤ１，Ｄ２の出力信号、ならびに電源ＶＩＧＮから給電を受けて、第１ソレノイド駆動信号を生成し、生成した第１ソレノイド駆動信号を第１出力端子２−１に出力する。
【００１５】
一方、第２タイマー信号ならびに第１ＰＷＭ信号は、否定論理積（ＮＡＮＤ）ゲート４に与えられる。ＮＡＮＤゲート４は、第２タイマー信号ならびに第１ＰＷＭ信号の否定論理積をとり、その結果をバイポーラのトランジスタＴ１のベース端子に与える。ＮＡＮＤゲート４の第２タイマー信号が入力される入力端子は、抵抗Ｒ３を介して接地されている。
【００１６】
トランジスタＴ１は、そのエミッタ端子が接地され、コレクタ端子はダイオードＤ２のアノード端子ならびに抵抗Ｒ４を介して電源ＶＣＣに接続され、ＮＡＮＤゲート４の出力信号を受けて、その出力信号レベルを反転したレベルの信号をダイオードＤ２のアノード端子に与える。抵抗Ｒ４は、トランジスタＴ１がオフ時にコレクタ端子をハイレベルにプルアップする抵抗として機能する。
【００１７】
また、第１タイマー信号は、バイポーラのトランジスタＴ２のベース端子に与えられる。トランジスタＴ２は、そのエミッタ端子が接地され、コレクタ端子がバイポーラのトランジスタＴ３のベース端子に接続され、第１タイマー信号に基づいてオン／オフ制御される。トランジスタＴ３は、そのエミッタ端子が電源ＶＩＧＮ’に接続され、コレクタ端子は抵抗Ｒ４を介してＦＥＴ（電界効果トランジスタ）Ｔ４のゲート端子に接続され、トランジスＴ２の出力信号レベルを反転したレベルの信号を出力する。したがって、トランジスタＴ２，Ｔ３は、第２タイマー信号に基づいてＦＥＴＴ４のオン／オフを制御する。抵抗Ｒ４は、ＦＥＴＴ４のゲート端子に流れる電流を制限する電流制限用の抵抗として機能する。
【００１８】
ＦＥＴＴ４は、そのソース端子がダイオードＤ３を介して第１出力端子２−１に接続され、ドレイン端子は接地され、ゲート端子とソース端子がレベル固定用の抵抗Ｒ５を介して接続されている。ＦＥＴＴ４は、第２タイマー信号に基づいてトランジスタＴ２，Ｔ３によりオン／オフ制御され、第２タイマー信号で規定される時間だけオンするように導通制御される。これにより、ＦＥＴＴ４は、第１ソレノイド駆動信号のチョピング時にダイオードＤ３を介して接地電位から第１出力端子２−１に環電流を供給する。
【００１９】
一方、ＣＰＵ１から出力される第３タイマー信号、第４タイマー信号ならびに第２ＰＷＭ信号は、第１タイマー信号、第２タイマー信号ならびに第１ＰＷＭ信号に基づいて第１ソレノイド駆動信号を生成する、上述した回路構成と同一の回路構成（図示せず）に与えられ、第２ソレノイド駆動信号を生成し、生成された第２ソレノイド駆動信号は第２出力端子２−２に与えられ、第２出力端子２−２から第２電磁ソレノイドに供給される。
【００２０】
次に、図２のタイミングチャートを参照して、上記駆動回路の動作を説明する。なお、図１において、第１タイマー信号（図１のａ点）の信号波形、第２タイマー信号（図１のｂ点）の信号波形、第１ＰＷＭ信号（図１のｃ点）の信号波形、第１ソレノイド駆動信号（図１のｄ点）の信号波形、第３タイマー信号（図１のｅ点）の信号波形、第４タイマー信号（図１のｆ点）の信号波形、第２ソレノイド駆動信号（図１のｇ点）の信号波形、ならびに第２ＰＷＭ信号（図１のｈ点）の信号波形は、図２に示すようになり、それぞれの信号のタイミング関係は図２に示すように変化するものとする。
【００２１】
先ず、電磁ソレノイド駆動回路のＣＰＵ１から、図２に示すタイミングで第１タイマー信号、第２タイマー信号ならびに第１ＰＷＭ信号が出力される。これにより、第１出力端子２−１には、図２に示すように、オン時の所定時間経過後に断続的にオン／オフする（チョッパー出力時、図２にＡで示す期間）信号波形の第１ソレノイド駆動信号が与えられる。
【００２２】
図２に示す各信号のタイミングにおいて、第１ソレノイド駆動信号のデューティー比は、第１タイマー信号と第２タイマー信号の論理和により決定され、第１ソレノイド駆動信号のチョッパー出力は、第２タイマー信号と第１ＰＷＭ信号との論理積で決定される。
【００２３】
一方、電磁ソレノイド駆動回路のＣＰＵ１から、図２に示すタイミングで第３タイマー信号、第４タイマー信号ならびに第２ＰＷＭ信号が出力される。これにより、第２出力端子２−２には、図２に示すように、オン時の所定時間経過後に断続的にオン／オフする（チョッパー出力時、図２にＢで示す期間）信号波形の第２ソレノイド駆動信号が与えられる。
【００２４】
図２に示す各信号のタイミングにおいて、第２ソレノイド駆動信号のデューティー比は、第３タイマー信号と第４タイマー信号の論理和により決定され、第２ソレノイド駆動信号のチョッパー出力は、第４タイマー信号と第２ＰＷＭ信号との論理積で決定される。
【００２５】
このようにして第１，第２ソレノイド駆動信号が生成される過程において、第１ソレノイド駆動信号の生成に関わる第１ＰＷＭ信号と、第２ソレノイド駆動信号の生成に関わる第２ＰＷＭ信号との位相は、図２に示すように、逆位相となるようにＣＰＵ１で設定され出力されている。これにより、第１ソレノイド駆動信号のオン時における所定時間経過後に断続的にオン／オフする期間（図２にＡで示す期間）と、第２ソレノイド駆動信号のオン時における所定時間経過後に断続的にオン／オフする期間（図２にＢで示す期間）とを比べると、両者のオン／オフするタイミングは逆相となる。すなわち、第１ソレノイド駆動信号がハイレベル（オン）の時には第２ソレノイド駆動信号はロウレベル（オフ）になる一方、第１ソレノイド駆動信号がロウレベル（オフ）の時には第２ソレノイド駆動信号はハイレベル（オン）となる。
【００２６】
したがって、第１，第２ソレノイド駆動信号におけるオン時の所定時間経過後に断続的にオン／オフする期間において、第１ソレノイド駆動信号の出力電流と第２ソレノイド駆動信号の出力電流とが平均化され、電流量の増大を抑制することが可能となり、電流変動による電磁ソレノイド駆動回路に入力する他信号への影響を防止することができる。
【００２７】
なお、上記実施例１では、２つの電磁ソレノイドを並行して駆動制御する場合について説明したが、３以上の電磁ソレノイドを並行して制御する場合には、それぞれの電磁ソレノイドを駆動制御する複数のソレノイド駆動信号の位相をずらし、すべてのソレノイド駆動信号が同相とならないように各ソレノイド駆動信号のタイミング位相を設定するようにすれば、上記実施例１と同様に電流の増大を軽減することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例１に係る電磁ソレノイド駆動回路の構成を示す図である。
【図２】本発明の実施例１に係る動作タイミングチャートを示す図である。
【符号の説明】
【００２９】
１…ＣＰＵ
２−１…第１出力端子
２−２…第２出力端子
３…第１ソレノイド駆動信号出力部
４…ＮＡＮＤゲート
Ｄ１，Ｄ２，Ｄ３…ダイオード
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗
Ｔ１，Ｔ２，Ｔ３…トランジスタ
Ｔ４…ＦＥＴ
【図１】
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【図２】
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