(57)【要約】【課題】データの転送が一定の送信周期内にできないことを防止する。【解決手段】ノード１１０、１２０、１３０がそれぞれ接続された通信バス１１、１２、１３と、ノード１４０が接続され、通信バス１１、１２、１３とは異なる通信バス１４との間に設けられ、通信バス１１〜１３と通信バス１４との間でデータの転送を行うゲートウェイ装置１において、通信バス１１〜１３から入力されるデータを保持するメモリ２５と、メモリ２５から出力されるデータを送信周期の短い順に並べ替えるメモリ制御回路２６と、メモリ制御回路２６により並べ替えられた順序によって通信バス１４へデータの転送を行うフレーム送信処理回路２４とを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の機器が少なくとも１個接続された少なくとも２本の第１のバスと、第２の機器が少なくとも１個接続され、前記第１のバスとは異なる少なくとも１本の第２のバスとの間に設けられ、前記第１のバスと前記第２のバスとの間でデータの転送を行うゲートウェイ装置において、
前記第１のバスから入力されるデータを保持するデータ保持手段と、
前記データ保持手段から出力される前記データを送信周期の短い順に並べ替えるデータ並べ替え手段と、
前記データ並べ替え手段により並べ替えられた順序によって前記第２のバスへ前記データの転送を行うデータ転送手段と、
を備えたことを特徴とするゲートウェイ装置。
【請求項２】
前記データ並び替え手段により並び替えられた前記データの中で、送信周期が同じデータが複数ある場合には、前記データ転送手段は、該データを前記データ保持手段における受信順に前記第２のバスへ転送することを特徴とするゲートウェイ装置。
【請求項３】
前記データ並び替え手段により並び替える前記データの中で、送信周期が同じデータが複数ある場合には、前記データ並び替え手段は、該データを前記データ保持手段における受信順に並び替えることを特徴とするゲートウェイ装置。
【請求項４】
第１の機器が少なくとも１個接続された少なくとも２本の第１のバスと、第２の機器が少なくとも１個接続され、前記第１のバスとは異なる少なくとも１本の第２のバスとの間でデータの転送を行うゲートウェイ方法において、
前記第１のバスから入力されるデータを保持するデータ保持工程と、
前記データ保持工程において保持された前記データを送信周期の短い順に並べ替えるデータ並べ替え工程と、
前記データ並べ替え工程において並べ替えられた順序によって前記第２のバスへ前記データの転送を行うデータ転送工程と、
を有することを特徴とするゲートウェイ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の通信ネットワーク間でデータ転送を行うゲートウェイ装置および方法に関する。
【背景技術】
【０００２】
下記特許文献１には、制御データ、データを含むフレームデータを分割してパケットの通信を行う複数のネットワークにまたがる通信を行うゲートウェイが記載されている。このゲートウェイでは、パケットの送信元、送信先情報に基づいて、異なるネットワークにまたがって行われる通信を監視する監視部と、この監視部の監視結果に基づいて、異なるネットワークにまたがるパケットの通信がある場合に、複数のネットワークの送信先のフォーマットのフレームデータを発生し、フレームデータ中のデータの領域にパケットを乗せて、送信先のネットワークにおけるパケットの通信を可能とするデータ変換部とを備えている。
【０００３】
【特許文献１】特開平１１−８６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１では、データを送信する際のデータの送信順序については記載されていない。ゲートウェイを通過させるデータの伝送を一定送信周期内に必ず終える必要のあるサイクリック転送信号で、かつ、異なる周期のデータが複数混在する場合、メモリにストアされたデータが例えば受信順に送信されると、短い送信周期のデータが長い送信周期のデータの送信待ちにより一定送信周期内に転送できない場合がある問題があった。  
本発明の目的は、データの転送が一定の送信周期内にできないことを防止できるゲートウェイ装置および方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第１の機器が接続された少なくとも２本の第１のバスと、第２の機器が接続され、第１のバスとは異なる少なくとも１本の第２のバスとの間でデータの転送を行うゲートウェイ装置において、第１のバスから入力されるデータを保持するデータ保持手段と、このデータ保持手段から出力されるデータを送信周期の短い順に並べ替えるデータ並べ替え手段と、このデータ並べ替え手段により並べ替えられた順序により第２のバスへデータを転送するデータ転送手段とを備えている。
【発明の効果】
【０００６】
本発明によれば、データの転送が一定の送信周期内にできないことを防止し、送信効率を向上できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
《実施の形態１》
〈構成〉
まず、本実施の形態１のゲートウェイ装置の全体構成について説明する。図１は、本発明の実施の形態１のゲートウェイ装置の構成を示す図である。図２は、図１の一部を描いた図である。  
図１において、１１は第１の通信バス、１２は第２の通信バス、１３は第３の通信バス、１４は第４の通信バス、１１０、１２０、１３０、１４０は各通信バス１１〜１４に接続されたノード（ネットワーク上の各種機器）、１はゲートウェイ装置、１−１、１−２はデ−タ処理回路、２１、２２、２３はフレーム受信処理回路、２５はメモリ、２６はメモリ制御回路、２４はフレーム送信処理回路、２７は送信セット可信号、２８は送信フレーム準備完了信号である。  
本実施の形態１は、各通信バス１１〜１４がいずれもパケット信号からなるフレームによりサイクリックな通信が行われており、一方の通信バス１１〜１３の一部のフレームをゲートウェイ装置１により他方の通信バス１４に転送する例を示す。  
ゲートウェイ装置１は、通信バス１１〜１３と通信バス１４との間に接続されている。ゲートウェイ装置１はデータ処理回路１−１、１−２から構成されている。データ処理回路１−１は、フレーム受信処理回路２１〜２３、メモリ２５、メモリ制御回路２６、フレーム送信処理回路２４から構成される。また、データ処理回路１−２もデータ処理回路１−１と全く同様の構成となっている。
【０００８】
図３は、通信バス１１〜１４上のフレームの構成を示す図である。  
各通信バス１１〜１４上のフレーム２は、図３に示すようにヘッダ部分３とデータ部分４からなる。ヘッダ部分３は、フレーム２を識別するためと通信バス１１〜１４上での優先順位を決めるＩＤ部分３１、送信周期情報部分３２、必要な場合はその他の情報部分３３からなる。  
なお、例えばフレーム２内の送信周期情報部分３２の位置を異ならせることもできる。つまり、ヘッダ部分３が、フレームを識別するためと通信バス１１〜１４上での優先順位を決めるＩＤ部分３１、必要な場合はその他の情報部分３３からなり、データ部分４が、送信周期情報部分３２と実際のデータ部分からなる構成とすることも可能である。
【０００９】
図４は、図１のフレーム受信処理回路２１〜２３の内部構成を示す図である。５１はフレーム２のＩＤをサンプリングするＩＤサンプリング回路、５２は当該フレーム受信処理回路２１〜２３を通過させるべきＩＤが保持されているリファレンスＩＤメモリ、５３はＩＤ比較回路、５４はスイッチ部である。  
ＩＤサンプリング回路５１は、通信バス１１〜１３から受信したフレーム２のＩＤ部分（図２の３１）のＩＤをサンプリングする。ＩＤサンプリング回路５１によりサンプリングされたＩＤデータは、リファレンスＩＤメモリ５２に保持されているリファレンスＩＤとＩＤ比較回路２８により比較され、サンプリングされたＩＤとリファレンスＩＤとが一致していた場合、スイッチ部５４をオンしてパケットデータを通過させるようになっている。
【００１０】
図５は、図１のメモリ２５内にフレームが蓄積された状態を示す図である。フレーム受信処理回路２１〜２３を通過したフレームは、図４に示すように受信順にメモリ２５内に格納される。  
図６は、図１のフレーム送信処理回路２４の内部構成を示す図である。４１はバスノットビジー検出回路、４２はＡＮＤ回路、４３は送出カウンタ、４４はパラレルシリアル変換回路、４５はバスドライバ、４６はシリアルデータである。バスノットビジー検出回路４１は、通信バス１４の状態を監視し、通信バス１４がビジー状態にないことを検出する。バスノットビジー検出回路４１の出力と、送信フレーム準備完了信号２８の両方の信号がＡＮＤ回路４２を介してアクティブになると、送出カウンタ４３はカウントを始め、パラレルシリアル変換回路４４に対し、送出クロックを送る。パラレルシリアル変換回路４４は、送出カウンタ４３から送出クロックを受信すると、フレーム２をシリアルデータ４６に変換してバスドライバ４５に出力する。送出カウンタ４３は、送出すべきビット数のカウントまでカウントすると停止し、それと同時に送信セット可信号２７をメモリ制御回路２６（図１）に送信する。
【００１１】
〈動作〉
次に、ゲートウェイ装置１の各部の動作について説明する。  
フレーム受信処理回路２１〜２３は、各通信バス１１〜１３から入力されるパケット信号のＩＤ部分（図２の３１）を読み取り、通信バス１４に転送すべきパケット信号かどうかを判定し、転送すべきＩＤであった場合はフレームをメモリ２５に格納する。  
フレーム送信処理回路２４は、メモリ２５内から読み出されたフレームを通信バス１４へ送出するための回路である。フレーム送信処理回路２４内のフレームの送信が完了し、フレーム送信処理回路２４内に送出すべきフレームがなくなると、フレーム送信処理回路２４から送信セット可信号２７がメモリ制御回路２６に送られる。  
メモリ制御回路２６は送信セット可信号２７を受信すると、メモリ２５に蓄積されている各受信フレームのヘッダ部分（図２の３）内にある送信周期情報部分（図２の３２）を抽出し、抽出した送信周期情報を比較して最短の送信周期のフレームを選別し、フレーム送信処理回路２４にセットする。  
データ処理回路１−２もフレーム受信処理回路（２１〜２３）にて通過させるフレームの抽出を行う。データ処理回路１−１との違いは、通過させるフレーム（すなわち、リファレンスＩＤ）が異なる点である。それ以外はデータ処理回路１−１と同様の動作である。  
なお、接続する通信バス（１１〜１４）の数と同数のフレーム受信処理回路（２１〜２３）、フレーム送信処理回路（２４）を設けることにより、通信バス数によらず転送処理を同様に行うことが可能である。
【００１２】
図７は、図１のメモリ制御回路２６の処理フローを示す図である。  
Ｓ１において、図１のメモリ制御回路２６は、フレーム送信処理回路２４から送信セット可信号２７を受信すると、Ｓ２において、メモリ２５内に蓄積された各フレームのヘッダから送信周期情報を抽出する。なお、メモリ制御回路２６が送信セット可信号２７を受信しない場合は、Ｓ１に戻る。次に、Ｓ３において、それらの送信周期情報の中から、最短の周期を選択し、該当フレームを抽出する。次に、Ｓ４において、該当フレームをフレーム送信処理回路２４に転送し、それと同時に送信フレーム準備完了信号２８をフレーム送信処理回路２４に送信する。
【００１３】
次に、本実施の形態１の動作の詳細について説明する。図８、図９は本実施の形態１の動作の詳細を説明するための図である。図８と図９は同様の図であるが、図９はより詳細に示す図である。  
本実施の形態１では、通信バスは、通信バス１１〜１４からなる。各通信バス１１〜１３にはそれぞれＡ、Ｂ、Ｃの３種類の周期を持つフレームが送信されている。周期Ａ＜周期Ｂ＜周期Ｃであり、フレームＡ１、Ａ２は周期Ａを持つフレーム、フレームＢ１〜Ｂ６は周期Ｂを持つフレーム、フレームＣ１〜Ｃ９は周期Ｃを持つフレームである。これらのフレームは全てゲートウェイ装置１によって通信バス１４に転送されるように設定されている。ゲートウェイ装置１は、受信したフレームを受信した順にメモリ２５に格納する。通信バス１４に送信する際に、メモリ２５内に蓄積されているフレームの中で最短周期を持つフレームを送信する。フレームの受信順は、Ａ１、Ａ２、Ｂ１、Ｃ１、Ｂ２、Ｃ２、Ｃ３、Ｂ３、Ｃ４、Ｂ４、Ｃ５、Ｃ６、Ｂ５、Ｃ７、Ｂ６、Ａ１、Ｃ８、Ａ２、Ｃ９、…であるが、通信バス１４への送信順は、Ａ１、Ａ２、Ｂ１、Ｃ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ａ１、Ａ２、Ｂ６、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、…である。
【００１４】
すなわち、本実施の形態１のゲートウェイ装置１は、ノード１１０、１２０、１３０がそれぞれ少なくとも１個接続された少なくとも２本の通信バス１１、１２、１３と、ノード１４０が少なくとも１個接続され、通信バス１１、１２、１３とは異なる少なくとも１本の通信バス１４との間に設けられ、通信バス１１〜１３と通信バス１４との間でデータの転送を行うゲートウェイ装置１において、通信バス１１〜１３から入力されるデータを保持するメモリ２５と、メモリ２５から出力されるデータを送信周期の短い順に並べ替えるメモリ制御回路２６と、メモリ制御回路２６により並べ替えられた順序によって通信バス１４へデータの転送を行うフレーム送信処理回路２４とを備えている。  
また、本実施の形態１のゲートウェイ方法は、ノード１１０、１２０、１３０がそれぞれ少なくとも１個接続された少なくとも２本の通信バス１１、１２、１３と、ノード１４０が少なくとも１個接続され、通信バス１１、１２、１３とは異なる少なくとも１本の通信バス１４との間でデータの転送を行うゲートウェイ方法において、通信バス１１〜１３から入力されるデータを保持するデータ保持工程と、該データ保持工程において保持されたデータを送信周期の短い順に並べ替えるデータ並べ替え工程と、該データ並べ替え工程において並べ替えられた順序によって通信バス１４へデータの転送を行うデータ転送工程とを有している。  
つまり、複数の通信ネットワーク間を接続し、それぞれの通信バス１１〜１４に接続された複数のノード１１０〜１４０間のデータ転送を行うゲートウェイ装置１において、通信バス１１〜１３上の送信側ノード１１０〜１３０から送信され、ゲートウェイ装置１が受信したフレームをメモリ２５に格納し、他の通信バス１４上の受信側ノード１４０に転送するフレームの転送順序を送信周期の短い順とするメモリ制御回路２６を有する。
【００１５】
このように受信したフレームを受信した順序ではなく、送信周期の短いフレームから先に送信する仕組みのため、短い送信周期のデータが長い送信周期のデータの送信待ちにより一定送信周期内に転送できないことが起きるのを防止できる。そして、最も送信周期の短いフレームＡ１、Ａ２はゲートウェイ装置１内のメモリ２５に受信したフレームが蓄積されていても、ほとんど待たされることなく送信できる。つまり、送信周期の短いフレームは早く、長いフレームは遅く送信するため、送信効率を向上することができる。  
従来、ゲートウェイ装置を通過させるデータの伝送を一定送信周期内に必ず終える必要のあるサイクリック転送信号で、かつ、異なる周期のデータが複数混在する場合、メモリにストアされたデータが受信順に送信されると、短い送信周期のデータが長い送信周期のデータの送信待ちにより一定送信周期内に転送できない場合があるという問題があった。つまり、従来のゲートウェイ装置では、複数の受信側通信バスから受信したフレームは、受信した順序で送信側通信バスに送信する。フレームＡ１を受信する間隔はＡであるにもかかわらず、送信側通信バス上に送信される際には、フレームＡ１〜フレームＡ１の間のＡ間にゲートウェイ装置が受信したフレーム（例えばＢ１〜Ｂ６、Ｃ１〜Ｃ８）を送信し終わるまでフレームＡ１を送出できない。図８において、フレームＡ１のメモリ２５での受信間隔はＡ、フレームＡ１の通信バス１４への送信間隔はＡ＋(1)である。従来起こり得た(1)＞Ａとなる場合は、フレームＡ１の周期送信が成り立たなくなる。これに対して、本実施の形態１のように送信周期の短い順に送信することにより、図８に示したように送信周期の短い周期ＡのフレームＡ１、Ａ２が優先的に送信されるため、周期内の転送が完了する（(1)＜Ａ）。また、送信周期がＡより長いフレームＢ１〜Ｂ６、Ｃ１〜Ｃ９は、送信周期の短いフレームＡ１、Ａ２の受信により送信が待たされる場合があるが、待たされる時間は送信周期によるため、周期Ｂを持つフレームＢ１〜Ｂ６は、周期Ｃを持つフレームＣ１〜Ｃ９よりも先に送信されることにより、各々の周期内に転送が終了する可能性が高くなる。
【００１６】
なお、同じ送信周期のフレームが複数ある場合には、最短周期のフレームの中で受信した順序の早いフレームから送信する。すなわち、メモリ制御回路２６により並び替えられたデータの中で、送信周期が同じデータが複数ある場合には、フレーム送信処理回路２４は、該データをメモリ２５における受信順に通信バス１４へ転送するようになっている。これにより、送信周期が同じデータが複数ある場合でもデータの送信を効率よく行うことができる。  
なお、ゲートウェイ装置１にとって受信側の通信バス（１１〜１３）の数のフレーム受信処理回路（２１〜２３）を準備し、送信側の通信バス（１４）の数のフレーム送信処理回路（２４）を準備することにより、複数の通信バス間のデータ転送処理を同様に行うことが可能である。
【００１７】
《実施の形態２》
本実施の形態２のゲートウェイ装置の全体構成は、図１に示した実施の形態１と同様であり、また、フレーム、フレーム受信処理回路、およびフレーム送信処理回路の構成も、図３、図４、図６に示した実施の形態１と同様であるので、説明を省略する。実施の形態１と違う点について以下説明する。実施の形態１と違う点は、実施の形態１においては、通信バス１１〜１３からのフレームをメモリ２５に受信順に格納し、通信バス１４に送出する際に、メモリ制御回路２６によりフレームの送信周期情報に基づいて送信周期の短い順にフレーム送信処理回路２４に送出するようになっている。これに対して、本実施の形態２においては、通信バス１１〜１３からのフレームを、メモリ制御回路２６によりフレームの送信周期情報に基づいて送信周期の短い順にメモリ２５に格納し、通信バス１４に送出する際に、メモリ制御回路２６によりメモリ２５に格納された順にフレーム送信処理回路２４に送出する点である。
【００１８】
本実施の形態２の各部の動作について説明する。フレーム受信処理回路２１〜２３（図１参照。以下同様）は、各通信バス１１〜１３から入力されるフレームのＩＤ部分（図３の３１）を読み取り、転送すべきフレームかどうかを判定し、転送すべきｌＤであった場合はメモリ制御回路２６に送られる。  
メモリ制御回路２６では、受信したフレームの送信周期情報（図２の３２）を、すでにメモリ２５内に格納されているフレームの送信周期情報と比較し、メモリ２５内のフレームが送信周期の短い順に並ぶように、新しく受信したフレームをメモリ２５に格納する場所を決めて格納する。  
フレーム送信処理回路２４は、メモリ２５内から読み出されたフレームを通信バス１４へ送出するための回路である。フレーム送信処理回路２４内のフレームの送信が完了し、フレーム送信処理回路２４内に送出すべきフレームがなくなると、フレーム送信処理回路２４から送信セット可信号２７がメモリ制御回路２６に送られる。  
メモリ制御回路２６は送信セット可信号２７を受信すると、メモリ２５に送信周期の短い順に並べて格納してあるフレームを、送信周期の短い順に取り出す。そして、取り出したフレームをフレーム送信処理回路２４にセットする。  
データ処理回路１−２もフレーム受信処理回路（２１〜２３）にて通過させるフレームの抽出を行う。データ処理回路１−１との違いは、通過させるフレーム（すなわち、リファレンスＩＤ）が異なる点である。それ以外はデータ処理回路１−１と同様の動作である。  
なお、接続する通信バス（１１〜１４）の数と同数のフレーム受信処理回路（２１〜２３）、フレーム送信処理回路（２４）を設けることにより、通信バス数によらず転送処理を同様に行うことが可能である。
【００１９】
図１０は、メモリ制御回路２６の処理フローを示す図であり、（ａ）はフレームの受信時の処理、（ｂ）は送信時の処理を示す。  
（ａ）のＳ１において、フレーム受信時は、Ｓ２において、受信したフレームから送信周期情報を抽出し、Ｓ３において、メモリ２５にすでに格納されているフレームの送信周期情報と比較して、送信周期の短い順にフレームを並べ替えて格納する。（ｂ）の送信時は、Ｓ１において、フレーム送信処理回路２４から送信セット可信号２７を受信すると、Ｓ２において、メモリ２５内に送信周期順に蓄積されたフレームがある場合は、Ｓ３において、送信周期の一番短いフレームをフレーム送信処理回路２４に転送し、それと同時に送信フレーム準備完了信号２８をフレーム送信処理回路２４に送信する。
【００２０】
図１１は、メモリ２５内にフレームが蓄積された状態を示す図である。フレーム受信処理回路２１〜２３を通過したフレームは、メモリ制御回路２６により、図１１に示すように送信周期の短い順に並び替えられてメモリ２５内に格納される。また、メモリ制御回路２６により、送信周期の短いフレームから先に取り出される。  
次に、本実施の形態２の動作の詳細について説明する。図１２は本実施の形態２の動作の詳細を説明するための図である。  
本実施の形態２では、通信バスは、通信バス１１〜１４からなる。各通信バス１１〜１３にはそれぞれＡ、Ｂ、Ｃの３種類の周期を持つフレームが送信されている。周期Ａ＜周期Ｂ＜周期Ｃであり、フレームＡ１、Ａ２は周期Ａを持つフレーム、フレームＢ１〜Ｂ６は周期Ｂを持つフレーム、フレームＣ１〜Ｃ９は周期Ｃを持つフレームである。これらのフレームは全てゲートウェイ装置１によって通信バス１４に転送されるように設定されている。各通信バス１１〜１３から受信したフレームは、メモリ制御回路２６により受信毎に、送信周期がメモリ２５内に格納されたフレームの送信周期と比較され、送信周期順にメモリ２５内に並べ替えられて格納される（図１１参照。本例では、送信周期はＡ〜Ｃ）。通信バス１４に送信する際は、メモリ２５内に並べ替えられて格納された送信周期の短いフレームから順に送信される。本実施の形態２においても、受信したフレームを受信した順序ではなく、送信周期の短いフレームから先に送信する仕組みのため、送信周期の短いフレームＡ１、Ａ２は、ゲートウェイ装置１内のメモリ２５に受信したフレームが蓄積されているにもかかわらず、ほとんど待たされることなく通信バス１４へ送信することができる。つまり、送信周期の短いフレームは早く、長いフレームは遅く送信するため、送信効率を向上することができる。フレームの受信順は、Ａ１、Ａ２、Ｂ１、Ｃ１、Ｂ２、Ｃ２、Ｃ３、Ｂ３、Ｃ４、Ｂ４、Ｃ５、Ｃ６、Ｂ５、Ｃ７、Ｂ６、Ａ１、Ｃ８、Ａ２、Ｃ９、…であるが、通信バス１４への送信順は、Ａ１、Ａ２、Ｂ１、Ｃ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ａ１、Ａ２、Ｂ６、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、…である。  
なお、ゲートウェイ装置１にとって受信側の通信バス（１１〜１３）の数のフレーム受信処理回路（２１〜２３）を準備し、送信側の通信バス（１４）の数のフレーム送信処理回路（２４）を準備することにより、複数の通信バス間のデータ転送処理を同様に行うことが可能である。
【００２１】
すなわち、本実施の形態２のゲートウェイ装置１も、通信バス１１、１２、１３と、通信バス１４との間でデータの転送を行うゲートウェイ装置１において、通信バス１１〜１３から入力されるデータを保持するメモリ２５と、メモリ２５から出力されるデータを送信周期の短い順に並べ替えるメモリ制御回路２６と、メモリ制御回路２６により並べ替えられた順序によって通信バス１４へデータの転送を行うフレーム送信処理回路２４とを備えている。  
なお、メモリ制御回路２６により送信周期の短い順に並べ替える際、同じ送信周期のフレームが複数ある場合には、受信した順序の早いフレームから並べる。すなわち、メモリ制御回路２６により並び替えるデータの中で、送信周期が同じデータが複数ある場合には、メモリ制御回路２６は、該データをメモリ２５における受信順に並び替えるようになっている。これにより、送信周期が同じデータが複数ある場合でもデータの送信を効率よく行うことができる。  
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【００２２】
また、ノード１１０、１２０、１３０が特許請求の範囲の第１の機器に、ノード１４０が第２の機器に、第１の通信バス１１、第２の通信バス１２、第３の通信バス１３が第１のバスに、第４の通信バス１４が第２のバスに、メモリ２５がデータ保持手段に、メモリ制御回路２６がデータ並べ替え手段に、フレーム送信処理回路２４がデータ転送手段に相当する。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１のゲートウェイ装置の構成を示す図である。
【図２】図１の一部を描いた図である。
【図３】通信バス上のフレームの構成を示す図である。
【図４】図１のフレーム受信処理回路の内部構成を示す図である。
【図５】図１のメモリ内にフレームが蓄積された状態を示す図である。
【図６】図１のフレーム送信処理回路の内部構成を示す図である。
【図７】図１のメモリ制御回路の処理フローを示す図である。
【図８】本発明の実施の形態１の動作の詳細を説明する図である。
【図９】本発明の実施の形態１の動作の詳細を説明する図である。
【図１０】（ａ）は本発明の実施の形態２のメモリ制御回路のフレーム受信時の処理フローを示す図、（ｂ）は送信時の処理フローを示す図である。
【図１１】本発明の実施の形態２のメモリ内にフレームが蓄積された状態を示す図である。
【図１２】本発明の実施の形態２の動作の詳細を説明する図である。
【符号の説明】
【００２４】
１…ゲートウェイ装置      １−１、１−２…デ−タ処理回路
２…フレーム
３…ヘッダ部分                    ４…データ部分
１１…第１の通信バス              １２…第２の通信バス
１３…第３の通信バス              １４…第４の通信バス
２１、２２、２３…フレーム受信処理回路
２４…フレーム送信処理回路        ２５…メモリ
２６…メモリ制御回路              ２７…送信セット可信号
２８…送信フレーム準備完了信号
３１…ＩＤ部分                    ３２…送信周期情報部分
３３…その他の情報部分
４１…バスノットビジー検出回路    ４２…ＡＮＤ回路
４３…送出カウンタ                ４４…パラレルシリアル変換回路
４５…バスドライバ                ４６…シリアルデータ
５１…ＩＤサンプリング回路        ５２…リファレンスＩＤメモリ
５３…ＩＤ比較回路                ５４…スイッチ部
１１０、１２０、１３０、１４０…ノード
【図１】
2005341492.tif 000003
【図２】
2005341492.tif 000004
【図３】
2005341492.tif 000005
【図４】
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【図５】
2005341492.tif 000007
【図６】
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【図７】
2005341492.tif 000009
【図８】
2005341492.tif 000010
【図９】
2005341492.tif 000011
【図１０】
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【図１１】
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【図１２】
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