(57)【要約】【課題】  動作開始時に遅延回路が正常に動作しないことがある。【解決手段】  このＤＬＬ回路は、入力信号に制御信号に応じて時間遅れを発生させた出力信号を出力する遅延回路５と、初期化入力信号及び初期化出力信号が初期化信号により予め定められた初期値として出力され、初期化信号の解除後に入力信号と出力信号が予め定められ状態になったときにそれぞれを通過出力させる初期化回路６と、遅延回路の初期値若しくは内包された初期化回路により遅相信号と進相信号が初期化信号により予め定められた初期値として出力され、初期化信号の解除後に入力信号と出力信号の位相関係を遅相信号及び進相信号として出力させる位相比較回路７と、制御信号が初期化信号により予め定められた初期値として出力され、初期化信号の解除後に遅相信号及び進相信号に従い制御信号を出力させるチャージポンプ回路８及びローパスフィルター回路９とを備える。【選択図】図７
2005039808.tif 000002
【特許請求の範囲】
【請求項１】
入力信号へ時間遅れを発生させた出力信号を、負帰還制御に応じて出力する遅延回路と、
前記入力信号と前記出力信号の位相を比較し、その位相差を出力する位相比較回路と、
前記位相差をなくすよう、前記負帰還制御を行う回路と、
前記遅延回路、前記位相比較回路、および前記負帰還制御を行う回路の少なくともいずれかに、その回路の初期状態の設定を行う初期化回路と、
を備えることを特徴とするＤＬＬ回路。
【請求項２】
前記初期化回路は、前記入力信号の位相が前記出力信号の位相より相対的に進んでいる状態に、前記位相比較回路の出力を設定することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記初期化回路は、前記遅延回路の遅延時間を実質的に最小に設定することを特徴とする請求項１または２に記載の特徴とするＤＬＬ回路。
【請求項４】
前記位相比較回路に前記出力信号を前記入力信号より先に入力されるよう制御する回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のＤＬＬ回路。
【請求項５】
入力信号が初期化信号の解除後に印加され、印加された前記入力信号へ制御信号に応じて時間遅れを発生させた出力信号を出力する遅延回路と、
初期化入力信号及び初期化出力信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記入力信号と前記出力信号が予め定められ状態になったときにそれぞれを通過出力させる初期化回路と、
前記遅延回路の初期値若しくは内包された初期化回路により遅相信号と進相信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記入力信号と前記出力信号の位相関係を前記遅相信号及び前記進相信号として出力させる位相比較回路と、
前記制御信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記遅相信号及び前記進相信号に従い前記制御信号を出力させるチャージポンプ回路及びローパスフィルター回路と、
を備えることを特徴とするＤＬＬ回路。
【請求項６】
前記初期化信号は初期値がＨ値であり、初期化状態解除後にＬ値に変化し、前記初期化入力信号及び初期化出力信号の初期値は何れもＬ値であり、前記遅相信号及び進相信号の初期値は何れもＬ値であり、前記制御信号の初期値がＨ値であることを特徴とする請求項５に記載のＤＬＬ回路。
【請求項７】
前記遅延回路は印加された前記入力信号に対して前記制御信号に応じた時間遅れを生じさせた前記出力信号を出力することを特徴とする請求項５に記載のＤＬＬ回路。
【請求項８】
前記遅延回路は前記制御信号が上昇するほど前記入力信号と前記出力信号の時間遅れが小さくなることを特徴とする請求項５に記載のＤＬＬ回路。
【請求項９】
前記初期化回路は前記入力信号がＬ値であり、かつ前記出力信号がＨ値と初めてなった時に前記入力信号をそのまま前記初期化入力信号として、前記出力信号をそのまま前記初期化出力信号としてそれぞれ伝達することを特徴とする請求項５に記載のＤＬＬ回路。
【請求項１０】
前記位相比較回路は前記初期化入力信号より前記初期化出力信号の位相の進みが大きいほど前記遅相信号より前記進相信号の長さが長くなることを特徴する請求項５に記載のＤＬＬ回路。
【請求項１１】
前記チャージポンプ回路及びローパスフィルター回路は前記進相信号より前記遅相信号の長さが長い時間に比例して前記制御信号が上昇することを特徴とする請求項５に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関し、とくにＤＬＬ回路に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop：遅延同期ループ）回路はディジタル電子回路一般で広く用いられる。ＤＬＬ回路とは入力信号に対して予め設計された位相差としての時間遅れが発生させられた出力信号を出力し、また内部信号として制御信号が出力される。ＤＬＬ回路は入力信号に対して任意の位相差のディジタル信号を出力したり、遅延回路内から入力信号と出力信号の間の任意の位相の内部信号を取り出したり、制御信号を別の遅延回路に印加することによりレプリカ（複製）方式と呼ばれる別の入出力信号を制御したり、別の動作仕様をもつ遅延回路を実現することが出来る。
【０００３】
こうした動作を行うため、ＤＬＬ回路はディジタル信号処理回路に広く用いられる。実現方法としては小面積、低消費電力等の特徴があるＬＳＩ（Large Scale IC）回路で製造されることが多い。
【０００４】
従来のＤＬＬ回路の構成例を図１に示す。外部から入力信号が印加され、印加された前記入力信号へ制御信号に応じて時間遅れを発生させた出力信号を出力する遅延回路１と、前記入力信号と前記出力信号の位相関係を遅相信号及び進相信号として出力させる位相比較回路２と、前記遅相信号及び前記進相信号に従い前記制御信号を出力させるチャージポンプ回路３及びＬＰＦ（Low Pass Filter）回路４と、で構成されている。
【０００５】
次に、図５を参照しながらＤＬＬ回路の正常な動作例を説明する。ＤＬＬ回路の入力信号として、一般的には繰り返しディジタル周期波形、例えばディジタル回路で多用されるクロック信号が遅延回路へ印加される。図５の入力信号が初期には正常な方形波ではないのは、例えばＬＳＩ回路に搭載するクロック発生回路として多用されるリング発振回路が、ＬＳＩ回路への電源が投入された直後の起動途中の状態を現している。印加された入力信号は遅延回路を通過する際に時間遅れを発生させて、それを出力信号として遅延回路より出力する。遅延回路の時間遅れはＤＬＬ回路の内部信号である制御信号によって制御される。
【０００６】
位相比較回路は遅延回路の入力信号及び出力信号が印加される。印加された入力信号及び出力信号の位相を比較し、入力信号よりも出力信号が相対的に遅れていれば遅相信号を進相信号よりも長い時間出力する。反対に、入力信号よりも出力信号が相対的に進んでいれば進相信号を遅相信号よりも長い時間出力する。何れの場合においても、遅相信号の長さと進相信号の長さの差は入力信号と出力信号の位相差と一致する。よって、もし入力信号と出力信号の位相が完全に一致している場合には遅相信号と進相信号の長さの差は零となる。
【０００７】
チャージポンプ回路は位相比較回路の遅相信号及び進相信号が印加される。遅相信号の長さよりも進相信号の長さが長い場合はその長さの差の間だけ制御信号が低下させられる。反対に、遅相信号の長さよりも進相信号の長さが短い場合にはその長さの差だけ制御信号が上昇させられる。制御信号が低下した場合には遅延回路で発生される時間遅れはより大きくなる。反対に、制御信号が上昇した場合には遅延回路で発生される時間遅れはより小さくなる。以上の負帰還制御が繰り返され、入力信号と出力信号の位相差が零になるように自動的に動作する。
【０００８】
図１の更に詳細な構成例を図２から図４に示す。図２は遅延回路の詳細な構成例である。Ｐｃｈ型ＭＯＳＦＥＴ１１、１２、…、１ｎがそれぞれＮｃｈ型ＭＯＳＦＥＴ２１、２２、…、２ｎと組み合わさりインバーター回路を構成している。入力信号はまずＰｃｈ型ＭＯＳＦＥＴ１１とＮｃｈ型ＭＯＳＦＥＴ２１で構成される第一段目のインバーター回路に印加され、それが第二段目と続き、第ｎ段目まで従属接続されている。第ｎ段目の出力が遅延回路の出力信号となる。本構成例においては位相比較回路の動作例に依存して、ｎは偶数でなければならない。Ｎｃｈ型ＭＯＳＦＥＴのソース側にはそれぞれ別のＮｃｈ型ＭＯＳＦＥＴ３１、３２、…、３ｎが接続され、それらのゲートは共通に接続され制御信号が印加されている。制御信号が上昇すればＮｃｈ型ＭＯＳＦＥＴ３１、３２、…、３ｎ何れもドレイン電流が増加するため、各インバーター回路の動作電流も増加し遅延時間は短くなる。反対に、制御信号が低下すればＮｃｈ型ＭＯＳＦＥＴ３１、３２、…、３ｎ何れもドレイン電流が減少するため、各インバーター回路の動作電流も減少し遅延時間は長くなる。
【０００９】
図３は位相比較回路の詳細な構成例である。基準信号より比較信号の位相が遅れている場合は、その位相角に応じて遅相信号の方が進相信号より長い時間分出力される。基準信号より比較信号の位相が進んでいる場合は、その逆の動作を行う。図２の例の場合、入力信号は基準信号へ、出力信号は比較信号へそれぞれ接続される。この回路はＰＬＬ（Phase Locked Loop）回路やＤＬＬ回路で従来より多用されている回路である。
【００１０】
図４はチャージポンプ回路とＬＰＦ回路の詳細な構成例である。抵抗６２とＮｃｈ型ＭＯＳＦＥＴ６３により、（電源電圧＝ＶＤＤ−Ｎｃｈ型ＭＯＳＦＥＴの閾値電圧）／抵抗値となる擬似的定電流回路を構成している。そして、Ｎｃｈ型ＭＯＳＦＥＴ６３が入力側、６４及び６９が出力側となるカレントミラー回路を構成している。Ｎｃｈ型ＭＯＳＦＥＴ６４により発生された定電流出力はＰｃｈ型ＭＯＳＦＥＴ６５が入力側、６６が出力側となるカレントミラー回路に入力される。これらの回路の定数値を適切設計すればＮｃｈ型ＭＯＳＦＥＴ６９、Ｐｃｈ型ＭＯＳＦＥＴ６６それぞれから出力される定電流値は同じとなる。それぞれをＮｃｈ型ＭＯＳＦＥＴ６８、Ｐｃｈ型ＭＯＳＦＥＴ６７をスイッチ手段として用いてそれぞれを進相信号、遅相信号がＨ値となった場合にチャージポンプ回路から出力される。
【００１１】
チャージポンプ回路からの電流出力は図５に示す通りパルス状であるため、これを抵抗７１、容量７２から構成される簡単なＬＰＦ回路を通過させることにより直流の制御信号として出力し、これが遅延回路へ印加される。
【非特許文献１】kyoon Jeong et al., "Design of PLL-Based Clock Genaration Ciruits", IEEE J. Solid-State Circ., vol. SC-22, pp. 255-261, April 1987
【非特許文献２】. Young el al., "A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors", IEEE J. Solid-State Circ., vol. SC-27, pp. 1599-1607, Nov. 1992.
【非特許文献３】F. Bitting, "A 30-128 MHz Frequency Synthesizer Standard Cell", Proc. CICC, pp. 24.1.1 - 24.1.6, May 1992.
【非特許文献４】Mijuskovic, "Cell-Based Fully Integrated CMOS Frequency Synthesizers", IEEE J. Solid-State Circ., vol. SC-29, pp. 271-279, March 1994
【非特許文献５】Novof et al., "Fully Integrated CMOS Phase-Locked Loop with 15 to 240 MHz Locking Range and +/- 50ps Jitter", ISSCC Dig. Tech. Papers, pp. 112-113, Feb. 1995
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＤＬＬ回路には回路が動作する初期状態が必ずしも一意に特定されないため、制御信号が発散して遅延回路が正常な動作を行わない状態になる問題があった。この動作状態を図６を参照しながら説明する。
【００１３】
従来の遅延回路には入力信号が例えば、回路系全体に電源が投入された直後の不定かつ不安定な起動状態のままに印加される。すると、出力信号も場合によってはこれに準じた不定かつ不安定なものとなる可能性がある。つまり、これら不定かつ不安定な信号が従来の位相比較回路へ印加される。さらに、従来の位相比較回路は回路の初期起動状態が必ずしも一意に特定せず、遅相信号及び進相信号も不定かつ不安定になる可能性があった。本来は遅延回路の入力信号が小さいものであっても必ず時間遅れを発生して出力信号となるはずのものが、位相比較回路の不定かつ不安定な状態が原因となりそれを誤って検出して、回路の起動状態からあたかも入力信号より出力信号が位相が進んでいる場合と同等の処理結果、即ち進相信号の方が遅相信号より長い時間分出力される可能性があった。
【００１４】
これではＤＬＬ回路全体の帰還制御が本来の動作原理である負帰還ではなくて正帰還として構成されることになる。よって、ＤＬＬ回路全体は正常な状態に収束することなく、制御信号が上昇し過ぎる、或いは降下し過ぎることになり、回路全体は正常な動作を行わない。図６はこうした状態への変化を表している。
【００１５】
またさらに正常な動作を行わない状態になる原因がある。遅延回路と位相比較回路が以上の誤った状態とならず、本来望ましい値になった場合であっても、制御信号の初期値も原理的に必ずしも一意に特定されない。すると、本来は入力信号から出力信号が丁度１周期だけ遅れている状態としてＤＬＬ回路全体を設計した場合でも、制御信号の初期値によっては入力信号から出力信号が丁度２周期だけ、或いは丁度３周期だけ遅れている状態としてＤＬＬ回路全体の帰還制御が開始される可能性がある。この場合、帰還制御が本来の負帰還の状態となっても、例えば遅延回路が丁度１周期だけ位相を遅らせる特性であると想定して、途中に１／４周期毎にずれた箇所から出力端子を取り出したとしても、実際には２／４周期毎にずれて、或いは３／４周期毎にずれた出力が現れて、やはり正常な動作を行っていないことになる。
【００１６】
そこで本発明は、このような従来の問題を解決することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するためには、本発明のある態様は、ＤＬＬ回路である。このＤＬＬ回路は、入力信号へ時間遅れを発生させた出力信号を、負帰還制御に応じて出力する遅延回路と、入力信号と前記出力信号の位相を比較し、その位相差を出力する位相比較回路と、位相差をなくすよう、負帰還制御を行う回路と、遅延回路、位相比較回路、および負帰還制御を行う回路の少なくともいずれかに、その回路の初期状態の設定を行う初期化回路と、を備える。
【００１８】
初期化回路は、入力信号の位相が出力信号の位相より相対的に進んでいる状態に、位相比較回路の出力を設定するとよい。また、遅延回路の遅延時間を実質的に最小に設定してもよい。
【００１９】
位相比較回路に出力信号を入力信号より先に入力されるよう制御する回路をさらに備ええもよい。
【００２０】
本発明の別の態様もＤＬＬ回路である。このＤＬＬ回路は、入力信号が初期化信号の解除後に印加され、印加された前記入力信号へ制御信号に応じて時間遅れを発生させた出力信号を出力する遅延回路と、初期化入力信号及び初期化出力信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記入力信号と前記出力信号が予め定められ状態になったときにそれぞれを通過出力させる初期化回路と、前記遅延回路の初期値若しくは内包された初期化回路により遅相信号と進相信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記入力信号と前記出力信号の位相関係を前記遅相信号及び前記進相信号として出力させる位相比較回路と、前記制御信号が前記初期化信号により予め定められた初期値として出力され、前記初期化信号の解除後に前記遅相信号及び前記進相信号に従い前記制御信号を出力させるチャージポンプ回路及びローパスフィルター回路と、を備える。
【００２１】
このＤＬＬ回路において、動作初期化を行う回路は遅延回路を最小遅延時間とするように制御信号を設定し、位相比較回路が遅相信号より進相信号の長さをより長く出力する状態から動作を開始するように初期化入力信号及び初期化出力信号を制御しかつ位相比較回路の初期状態を設定する。
【００２２】
初期化信号は初期値がＨ値であり、初期化状態解除後にＬ値に変化し、初期化入力信号及び初期化出力信号の初期値は何れもＬ値であり、遅相信号及び進相信号の初期値は何れもＬ値であり、制御信号の初期値がＨ値であってもよい。
【００２３】
遅延回路は印加された入力信号に対して制御信号に応じた時間遅れを生じさせた出力信号を出力してもよい。
【００２４】
遅延回路は制御信号が上昇するほど入力信号と出力信号の時間遅れが小さくなってもよい。
【００２５】
初期化回路は入力信号がＬ値であり、かつ出力信号がＨ値と初めてなった時に入力信号をそのまま初期化入力信号として、出力信号をそのまま初期化出力信号としてそれぞれ伝達してもよい。
【００２６】
位相比較回路は初期化入力信号より初期化出力信号の位相の進みが大きいほど遅相信号より進相信号の長さが長くなってもよい。
【００２７】
チャージポンプ回路及びローパスフィルター回路は進相信号より遅相信号の長さが長い時間に比例して制御信号が上昇してもよい。
【発明の効果】
【００２８】
本発明によれば、異常な動作を回避することができるＤＬＬ回路を提供できる。
【発明を実施するための最良の形態】
【００２９】
図７から図１４に本発明の具体的実施例を示す。図７は本発明の動作初期化ＤＬＬ回路の構成例を示す図である。図８から図１４には図７で示した各構成部分の更に詳細な実施例を示している。
【００３０】
本発明のＤＬＬ回路においては初期化信号、例えば、パワーオンリセットと呼ばれる信号の入力を必要とする。初期化信号とは入力信号を発生させる例えばクロック発生回路を含めて回路系全体に電源が投入された直後の不定かつ不安定な起動状態が終了した後の安定な初期状態を他の回路等に伝達する信号のことである。具体的には回路系全体への電源投入後、一定時間経過後、あるいは一定状態になったことを検出して回路全体が安定な状態になったことを示す信号を出力する。本実施例においてはこの初期化信号が当初はＨ値であり、回路全体が安定な状態になり初期化を解除する時になればＬ値へと変化する論理であるとする。
【００３１】
図８に本発明のＤＬＬ回路の初期化機能付き遅延回路の詳細な構成例を示す。遅延回路は従来のＤＬＬ回路で用いられるもので構わず、特に制限はなく回路の動作仕様や設計の自由度を妨げない。初期化信号の論理を反転してＡＮＤ回路を通過した入力信号が印加される。これにより、遅延回路には十分安定した入力信号が印加されるとともに、初期化回路へ印加される入力信号及び出力信号はいずれもＬ値に特定されることになる。
【００３２】
図９に本発明のＤＬＬ回路の初期化回路の詳細な構成例を示す。回路の動作開始後は初期化信号がＨ値であるため、Ｒ−Ｓフリップフロップ９１の出力ＱはＬ値となり、初期化入力信号及び初期化出力信号ともにＬ値となる。さらに、ＡＮＤ回路９４とインバーター回路９５から構成される論理回路により、出力信号がＨ値でありかつ入力信号がＬ値となった時点になり初めて出力ＱがＨ値となり、入力信号及び出力信号何れもがそのまま初期化回路を通過してそれぞれ初期入力信号、初期出力信号となる。初期化信号が一旦Ｌ値になった後にはもう値の変化はないため、Ｒ−Ｓフリップフロップ９１の出力Ｑは永続的にＨ値が保たれたままとなる。
【００３３】
図１０に本発明のＤＬＬ回路の位相比較回路の詳細な構成例を示す。初期化入力信号が基準信号へ、初期化出力信号が比較信号へそれぞれ接続される。本発明の構成となる位相比較回路は図１０の例に限らず、基準信号及び比較信号の初期値がＬであることと初期化信号により、遅相信号及び進相信号の初期値が何れもＬ値となるものであれば良い。ここでは図１０に示す位相比較回路における具体的な初期化機能の実施例を示す。図１０の回路図は図３に示す回路図と構成は同じあり、初期化の状態を示す“Ｈ”若しくは“Ｌ”の値の記入のみを追加したものである。論理回路の動作により、基準信号及び比較信号が共にＬ値であれば、節点ｎ３及びｎ８が何れもＬ値となり、回路全体が図１０に示される初期値に収束する。
【００３４】
節点ｎ３を出力とするＮＡＮＤ回路４３、節点ｎ８を出力とするＮＡＮＤ回路４８何れにもおいて、初期化信号がＨ値の間にその出力がＬ値となり、初期化信号がＬ値となれば一般的な２入力ＮＡＮＤ回路となるような回路の具体的な実施例を図１１に示す。一般的な２入力ＮＡＮＤ回路を構成するＰｃｈ型ＭＯＳＦＥＴ１０３、１０４、Ｎｃｈ型ＭＯＳＦＥＴ１０５、１０６に対し、初期値を設定するためのＰｃｈ型ＭＯＳＦＥＴ１０１及びＮｃｈ型ＭＯＳＦＥＴ１０２が追加されている。この構成により前述の動作を成す。
【００３５】
以上の初期化機能により、位相比較回路が遅相信号より進相信号の長さをより長く出力する状態から動作を開始するように初期化入力信号及び初期化出力信号を制御しかつ位相比較回路の初期状態が設定されたことになる。
【００３６】
図１２に本発明の動作初期化機能付きチャージポンプ回路及びＬＰＦ回路の詳細な実施例を示す。本実施例では従来のチャージポンプ回路及びＬＰＦ回路にＬＰＦ回路にインバーター１１１、Ｐｃｈ型ＭＯＳＦＥＴ１２３を追加することで初期化機能を実施している。初期化信号が初めＨ値であるため、Ｐｃｈ型ＭＯＳＦＥＴ１２３のゲート入力がＬ値となり、ドレイン・ソース間がオンとなる。これにより、制御信号の値がＨ値となる。初期化信号がＬ値になればＰｃｈ型ＭＯＳＦＥＴ１２３のゲート入力がＨ値となり、動作に関係なくなる。
【００３７】
初期化時の制御信号の値がＨ値となる時、初期化機能の除いた遅延回路、即ち図２を参照すると、Ｎｃｈ型ＭＯＳＦＥＴ３１、３２、…、３ｎのゲート入力がＨ値（＝ＶＤＤ）となるため、Ｎｃｈ型ＭＯＳＦＥＴ３１、３２、…、３ｎのドレイン電流は最大であり、各インバーター回路の動作電流も最大であり遅延時間は最小となる。つまり、遅延回路を最小遅延時間とするように制御信号が設定されたことになる。
【００３８】
図１３に本発明のＤＬＬ回路の初期化機能付き遅延回路５及び初期化回路６を合わせたさらに好適な別の詳細な構成例を示す。初期化信号の初期値が当初はＨ値であるから、入力信号が印加されると節点ｍ２、ｍ３、ｍ４は何れもＬ値、ｍ５はＨ値となる。すると、節点ｍ６もＬ値となり、さらに節点ｍ７もＬ値となる。これにより、節点ｍ８及びｍ９もＬ値となり、よって、初期化機能付き位相比較回路７への入力は何れも条件を満たす。
【００３９】
次に、初期化信号は初期化を解除するＬ値へと変化するから、節点ｍ２がＨ値となり、入力信号が遅延回路１へ入力される。一方、節点ｍ５がＬ値となり、遅延回路５からの出力信号により節点ｍ４が初めてＨ値を取る瞬間があり、これにより節点ｍ６がＨ値となる。これにより、節点ｍ９へ出力信号が現れる。節点ｍ６がＨ値となった後に初めて入力信号がＬ値→Ｈ値と立ち上がる瞬間に初めて節点ｍ７がＨ値となるから、それにより節点ｍ８に入力信号が現れる。
【００４０】
以上の順に回路が動作するため、初期化機能付き位相比較回路７への入力は必ず出力信号、入力信号の順に行われることになり、これら２種類の信号に対する初期化機能付き位相比較回路７の動作条件を満たすことになる。図１３の回路を用いることにより、動作初期化時、動作開始時の何れの段階においても、回路の動作順序が保証されるので、ＤＬＬ回路全体の動作も保証される。
【００４１】
図１４は本発明のＤＬＬ回路のチャージポンプ回路３のさらに好適な構成例である。この回路は図１２に示す初期化機能付きチャージポンプ回路８びＬＰＦ９において、チャージポンプ回路部分のみをそのまま入れ替えて用いることが出来る。ＤＬＬ回路を構成するチャージポンプ回路においては、入力信号である進相信号及び遅相信号の時間関係はそのまま出力信号である電流の積分値関係と一致する、すなわち両者は線形比例関係となる必要がある。ところが、図１２に示す回路は進相信号のオン／オフ切り替えにＮｃｈ型ＭＯＳＦＥＴ１１９を、遅相信号のオン／オフ切り替えにＰｃｈ型ＭＯＳＦＥＴ１１８をそれぞれ用いているため、この理想関係が成立しない場合がある。これは、Ｎｃｈ型ＭＯＳＦＥＴとＰｃｈ型ＭＯＳＦＥＴのオン／オフ切り替えによる入力電圧と出力電流の特性を恒常的に一致させることが不可能なためである。
【００４２】
図１４の回路は進相信号、遅相信号どちらのオン／オフ切り替えにも等価な回路を用いている。さらに、進相信号オン時の出力電流、遅相信号オン時の出力電流のどちらを決定する回路にも等価なＮｃｈ型ＭＯＳＦＥＴによるカレントミラー回路出力段が用いられており、この特性も恒常的に一致させることが出来る。
【００４３】
なお、図１４の回路では進相信号、遅相信号のオン／オフ制御何れもＮｃｈ型ＭＯＳＦＥＴ１５０、１５１とＰｃｈ型ＭＯＳＦＥＴ１５６、１５７をおのおのを並列にしたアナログスイッチ回路を用いているが、この制御はＮｃｈ型ＭＯＳＦＥＴによるカレントミラー回路の中で行われているため、Ｎｃｈ型ＭＯＳＦＥＴ１５０及び１５１のみで構成しても良い。
【００４４】
以上で開示した実施例は具体的な技術を開示するための詳細な例に過ぎず、本発明の範囲はこの実施の範囲に制限されない。例えば、実施例における各初期化値や初期化信号のＨ値とＬ値を全て反転させ、ＤＬＬ回路を構成する全てのＰｃｈ型ＭＯＳＦＥＴとＮｃｈ型ＭＯＳＦＥＴを電源（ＶＤＤ及びＶＳＳ）に対して対称に反転させた回路も同様の動作を成す。遅延回路、初期化回路、位相比較回路、チャージポンプ回路及びＬＰＦ回路の具体的な構成も本実施例の限りではなく、同等の機能を持つ他の回路も本発明の手段が適用可能であるため、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】従来のＤＬＬ回路の構成例を示す図である。
【図２】図１に示すＤＬＬ回路を構成する遅延回路の詳細な構成例を示す図である。
【図３】図１に示すＤＬＬ回路を構成する位相比較回路の詳細な構成例を示す図である。
【図４】図１に示すＤＬＬ回路を構成するチャージポンプ回路及びＬＰＦの詳細な構成例を示す図である。
【図５】図１に示すＤＬＬ回路の正常な動作例を示す図である。
【図６】図１に示すＤＬＬ回路の正常ではない動作例を示す図である。
【図７】本発明のＤＬＬ回路の構成例を示す図である。
【図８】図７に示す本発明のＤＬＬ回路を構成する初期化機能付き遅延回路の詳細な構成例を示す図である。
【図９】図７に示す本発明のＤＬＬ回路を構成する初期化回路の詳細な構成例を示す図である。
【図１０】図７に示す本発明のＤＬＬ回路を構成する初期化機能付き位相比較回路の詳細な構成例を示す図である。
【図１１】図７に示す本発明のＤＬＬ回路を構成する初期化機能付き位相比較回路のさらに詳細な構成例を示す図である。
【図１２】図７に示す本発明のＤＬＬ回路を構成する初期化機能付きチャージポンプ回路及びＬＰＦの詳細な構成例を示す図である。
【図１３】図７に示す本発明のＤＬＬ回路を構成する初期化機能付き遅延回路及び初期化回路を合わせた別の詳細な構成例を示す図である。
【図１４】図７に示す本発明のＤＬＬ回路を構成するチャージポンプ回路の別の構成例を示す図である。
【符号の説明】
【００４６】
１  遅延回路
２  位相比較回路
３  チャージポンプ回路
４  ＬＰＦ回路
５  初期化機能付き遅延回路
６  初期化回路
７  初期化機能付き位相比較回路
８  初期化機能付きチャージポンプ回路
９  初期化機能付きＬＰＦ回路
１１、１２、…、１ｎ、６５、６６、６７、１０１、１０３、１０４、１１６、１１７、１１８、１２３、１５２、１５３、１５４、１５５、１５６、１５７  Ｐｃｈ型ＭＯＳＦＥＴ
２１、２２、…、２ｎ、３１、３２、…、３ｎ、６３、６４、６８、６９、１０２、１０５、１０６、１１４、１１５、１１９、１１Ａ、１４４、１４５、１４６、１４７、１４８、１４９、１５０、１５１  Ｎｃｈ型ＭＯＳＦＥＴ
４１、４２、５０、５１、５４、５５、６１、８２、９５、１１１、１１２、１３０、１５８、１５９  インバーター回路
４３、４４、…、４８、４９、５２、５３  ＮＡＮＤ回路
６２、７１、１１３、１２１、１４１、１４２、１４３  抵抗
７２、１２２  容量
８１、９２、９３、９４、１３１、１３２、１３３  ＡＮＤ回路
９１、１３６  ＲＳフリップフロップ回路
１３４、１３５  Ｄフリップフロップ回路
【図１】
2005039808.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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