(57)【要約】【課題】  液晶表示パネルの低消費電力化を実現する。【解決手段】  各走査線に対応する単位出力回路が、高電位側電位ＶＧＨと低電位側電位ＶＧＬとの間に２つのスイッチング素子Ｍ３１，Ｍ３２を直列に接続してなるインバータと、スイッチング素子Ｍ３３およびＭ３４からなり一方の端子がインバータの出力ノードＮに接続され他方の端子（Ｃａ）が内蔵容量に接続されたトランスファゲートとを備え、インバータの出力をＶＧＨからＶＧＬに切り替える際に、一旦インバータのスイッチング素子Ｍ３１，Ｍ３２の両方をオフにした後でインバータから低電位側電位を出力させ、スイッチング素子Ｍ３１，Ｍ３２の両方をオフにしている期間、トランスファゲートをオンさせることによりスイッチング時の電荷を内蔵容量に蓄積し、次段の単位出力回路のインバータのスイッチングに蓄積された電荷を再利用することにより消費電力を低減する。【選択図】  図３
2005099539.tif 000002
【特許請求の範囲】
【請求項１】
順次選択される複数の走査線を有する液晶表示パネルの前記走査線の各々に対応して設けられ、各々対応する前記走査線に電位を供給する複数の単位出力回路を備えた液晶表示パネル走査線ドライバであって、
各々の前記単位出力回路は、高電位側電位を供給するノードと低電位側電位を供給するノードとの間にｐチャネル型トランジスタとｎチャネル型トランジスタとを直列に接続してなるインバータと、前記インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの接続部につながり前記走査線に電位を与える出力ノードと、一方の端子が前記出力ノードに接続されたトランスファゲートと、対応する前記走査線が選択される期間に前記高電位側電位を前記出力ノードに出力するように前記インバータを制御するとともに、すくなくとも前記インバータから高電位側電位を出力させる間および低電位側電位を出力させる間は前記トランスファゲートをオフに制御する制御手段とを備え、
各々の前記単位出力回路の前記トランスファゲートの他方の端子に接続された内蔵容量を設けたことを特徴とする液晶表示パネル走査線ドライバ。
【請求項２】
対応する前記走査線が選択状態から非選択状態に切り替わるとき、前記単位出力回路の前記制御手段は、前記インバータの出力を前記高電位側電位から前記低電位側電位に切り替え、その際に、一旦前記インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、前記インバータから前記低電位側電位を出力させるように制御し、前記ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、前記トランスファゲートをオンさせる制御をすることを特徴とする請求項１記載の液晶表示パネル走査線ドライバ。
【請求項３】
対応する前記走査線が非選択状態から選択状態に切り替わるとき、前記単位出力回路の前記制御手段は、前記インバータの出力を前記低電位側電位から前記高電位側電位に切り替え、その際に、一旦前記インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、前記インバータから前記高電位側電位を出力させるように制御し、前記ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、前記トランスファゲートをオンさせる制御をすることを特徴とする請求項２記載の液晶表示パネル走査線ドライバ。
【請求項４】
順次選択される複数の走査線を有する液晶表示パネルの前記走査線の各々に対応して設けられ、各々対応する前記走査線に電位を供給する複数の単位出力回路を備えた液晶表示パネル走査線ドライバであって、
各々の前記単位出力回路は、高電位側電位を供給するノードと低電位側電位を供給するノードとの間にｐチャネル型トランジスタとｎチャネル型トランジスタとを直列に接続してなるインバータと、前記インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの接続部につながり前記走査線に電位を与える出力ノードと、一方の端子が前記出力ノードに接続されたトランスファゲートと、対応する前記走査線が選択される期間に前記高電位側電位を前記出力ノードに出力するように前記インバータを制御するとともに、すくなくとも前記インバータから高電位側電位を出力させる間および低電位側電位を出力させる間は前記トランスファゲートをオフに制御する制御手段とを備え、
各々の前記単位出力回路の前記トランスファゲートの他方の端子は次に選択される前記走査線に対応する前記単位出力回路の出力ノードに接続したことを特徴とする液晶表示パネル走査線ドライバ。
【請求項５】
対応する前記走査線が選択状態から非選択状態に切り替わるとき、前記単位出力回路の前記制御手段は、前記インバータの出力を前記高電位側電位から前記低電位側電位に切り替え、その際に、一旦前記インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、前記インバータから前記低電位側電位を出力させるように制御し、前記ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、前記トランスファゲートをオンさせる制御をすることを特徴とする請求項４記載の液晶表示パネル走査線ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶を駆動させるための液晶表示パネル走査線ドライバに関するものである。
【背景技術】
【０００２】
従来より、液晶表示パネル走査線ドライバは、通常、複数の走査電極ラインに対応して設けられた複数のフリップフロップからなるシフトレジスタと、出力回路で構成されている。液晶表示パネル走査線ドライバの動作時には、シフトレジスタの出力シフト動作により、複数の走査電極ラインを順次にアクティブにして、液晶表示パネルの表示画面を垂直方向にスキャンしていく。
【０００３】
図９は従来の液晶表示パネル走査線ドライバの出力回路中の１つのユニットの構成を概略的に示す回路図である。同図に示すように、従来の液晶表示パネル走査線ドライバの出力回路は、制御回路１００と、ｐチャネル型トランジスタＭ１０１及びｎチャネル型トランジスタＭ１０２からなる出力バッファ（インバータ）と、出力端子１０５とを備えている。この構成により、入力信号Ｓ１が“Ｈ”（ハイレベル）のときに、制御回路１００から出力バッファに信号"Ｈ"が供給され、出力バッファ（インバータ）からの出力信号Ｙgは“Ｌ”（ローレベル）となる。そして、出力信号Ｙgにより液晶表示パネルの薄膜トランジスタ（図示せず）がスイッチング動作を行う。
【０００４】
図２は、液晶表示パネル中の液晶素子部の一部を示す電気回路図（等価回路図）である。同図に示すように、液晶素子は、液晶容量ＣＬを有する容量素子として表される。そして一つの液晶素子に対して表示電極電圧を与えるための薄膜トランジスタＴＦＴ（ＴＦＴ１、ＴＦＴ２等）が配置され、各液晶素子及び薄膜トランジスタＴＦＴは、マトリクス状に配置されている。各薄膜トランジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖgを供給するゲート配線に接続され、薄膜トランジスタＴＦＴのソース電極Ｓはソース電圧Ｖsを供給するソース配線に接続されている。また、液晶素子の表示電極Ａは薄膜トランジスタＴＦＴのドレイン電極Ｄに接続されている。各薄膜トランジスタＴＦＴはゲート容量Ｃgaを有し、ゲート電極Ｇ・ドレイン電極Ｄ間には寄生容量Ｃgd、更にゲート電極Ｇ・ソース電極Ｓ間には寄生容量Ｃgsが存在している（ＴＦＴ２のＣgd、Ｃgsは図示していない）。
【０００５】
液晶表示パネル走査線ドライバの出力信号Ｙgは、薄膜トランジスタＴＦＴのゲート配線からゲート電圧Ｖgとして供給され、薄膜トランジスタＴＦＴのソース電極Ｓには、液晶データドライバの出力が入力される。そして、薄膜トランジスタＴＦＴのゲート電圧ＶgがＨレベルの時に薄膜トランジスタＴＦＴがオンになり、そのソース電極Ｓの電圧が液晶素子の表示電極Ａに伝達され、共通電極Ｂの共通電圧Ｖcoとの電位差に応じて液晶素子中の液晶の状態が制御される。
【特許文献１】特開２０００−９８９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
携帯電話のように長時間の連続使用を求められる電子機器においては、消費電力を低減することが大きな課題である。本発明が解決しようとする課題は、特に携帯電話向けの液晶表示パネル駆動の低消費電力化である。
【０００７】
下記に液晶表示パネル走査線ドライバの動作時に発生する消費電力について説明する。
【０００８】
図２の液晶表示パネル中の液晶素子部の一部を示す電気回路図を参考にしながら、従来の液晶表示パネル走査線ドライバのスイッチング時に発生する薄膜トランジスタＴＦＴへの充放電電流（Ｉgate）を求める。
【０００９】
充放電電流の計算式より、
Ｉgate＝Ｃgate×Ｖ×ｆ
ここで、
ｆ＝１フレーム周期＝６０Ｈｚ（フレーム周波数）
Ｃgate＝１００ｐＦ（走査線１ラインあたりの薄膜トランジスタＴＦＴのゲート容量および寄生容量）
Ｖ＝ＶＧＨ−ＶＧＬ＝３０Ｖ
有効ライン数＝２４０ライン
とすると、
Ｉgate＝１００×１０-12×３０×６０×２４０
＝４３.２μＡ
ここで、薄膜トランジスタＴＦＴのオン電圧，オフ電圧である液晶素子駆動用電圧ＶＧＨ，ＶＧＬは内蔵のＤＣ/ＤＣ電源（図示せず）により、システム電源（Ｖcc＝３.０Ｖ）の５倍昇圧回路で作られたとすると、Ｉgateはシステム電源に対して５倍の電流が流れることになるので、薄膜トランジスタＴＦＴへの充放電電流Ｉccは、
Ｉcc＝Ｉgate×５
＝２１６μＡ
となる。
【００１０】
本発明の目的は、上記薄膜トランジスタへの充放電電流を低減し、液晶表示パネルの低消費電力化を実現することができる液晶表示パネル走査線ドライバを提供することである。
【課題を解決するための手段】
【００１１】
本発明の請求項１記載の液晶表示パネル走査線ドライバは、順次選択される複数の走査線を有する液晶表示パネルの走査線の各々に対応して設けられ、各々対応する走査線に電位を供給する複数の単位出力回路を備えた液晶表示パネル走査線ドライバであって、各々の単位出力回路は、高電位側電位を供給するノードと低電位側電位を供給するノードとの間にｐチャネル型トランジスタとｎチャネル型トランジスタとを直列に接続してなるインバータと、インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの接続部につながり走査線に電位を与える出力ノードと、一方の端子が出力ノードに接続されたトランスファゲートと、対応する走査線が選択される期間に高電位側電位を出力ノードに出力するようにインバータを制御するとともに、すくなくともインバータから高電位側電位を出力させる間および低電位側電位を出力させる間はトランスファゲートをオフに制御する制御手段とを備え、各々の単位出力回路のトランスファゲートの他方の端子に接続された内蔵容量を設けたことを特徴とする。
【００１２】
また、請求項２記載の液晶表示パネル走査線ドライバは、請求項１記載の液晶表示パネル走査線ドライバにおいて、対応する走査線が選択状態から非選択状態に切り替わるとき、単位出力回路の制御手段は、インバータの出力を高電位側電位から低電位側電位に切り替え、その際に、一旦インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、インバータから低電位側電位を出力させるように制御し、ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、トランスファゲートをオンさせる制御をすることを特徴とする。
【００１３】
また、請求項３記載の液晶表示パネル走査線ドライバは、請求項２記載の液晶表示パネル走査線ドライバにおいて、対応する走査線が非選択状態から選択状態に切り替わるとき、単位出力回路の制御手段は、インバータの出力を低電位側電位から高電位側電位に切り替え、その際に、一旦インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、インバータから高電位側電位を出力させるように制御し、ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、トランスファゲートをオンさせる制御をすることを特徴とする。
【００１４】
上記発明の構成によれば、各走査線に接続された複数の薄膜トランジスタのスイッチング時に発生した電荷を放電せずに、１度、内蔵容量に蓄積する（請求項２の制御による）ことにより、蓄積された電荷を次段の走査線に接続された薄膜トランジスタのスイッチングに再利用する（請求項３の制御による）ことで、充放電電流を低減させ、液晶表示パネルの低消費電力化を実現することができる。この場合、内蔵容量の容量値を変えることにより、再利用可能な電荷量を調整することが出来る。
【００１５】
本発明の請求項４記載の液晶表示パネル走査線ドライバは、順次選択される複数の走査線を有する液晶表示パネルの走査線の各々に対応して設けられ、各々対応する走査線に電位を供給する複数の単位出力回路を備えた液晶表示パネル走査線ドライバであって、各々の単位出力回路は、高電位側電位を供給するノードと低電位側電位を供給するノードとの間にｐチャネル型トランジスタとｎチャネル型トランジスタとを直列に接続してなるインバータと、インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの接続部につながり走査線に電位を与える出力ノードと、一方の端子が出力ノードに接続されたトランスファゲートと、対応する走査線が選択される期間に高電位側電位を出力ノードに出力するようにインバータを制御するとともに、すくなくともインバータから高電位側電位を出力させる間および低電位側電位を出力させる間はトランスファゲートをオフに制御する制御手段とを備え、各々の単位出力回路のトランスファゲートの他方の端子は次に選択される走査線に対応する単位出力回路（次段の単位出力回路）の出力ノードに接続したことを特徴とする。
【００１６】
また、請求項５記載の液晶表示パネル走査線ドライバは、請求項４記載の液晶表示パネル走査線ドライバにおいて、対応する走査線が選択状態から非選択状態に切り替わるとき、単位出力回路の制御手段は、インバータの出力を高電位側電位から低電位側電位に切り替え、その際に、一旦インバータのｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにした後、インバータから低電位側電位を出力させるように制御し、ｐチャネル型トランジスタとｎチャネル型トランジスタとの両方をオフにしている期間、トランスファゲートをオンさせる制御をすることを特徴とする。
【００１７】
上記発明の構成によれば、各走査線に接続された複数の薄膜トランジスタのスイッチング時に発生した電荷を放電せずに、次段の単位出力回路に受け渡す（請求項５の制御による）ことにより、蓄積された電荷を次段の走査線に接続された薄膜トランジスタのスイッチングに再利用することで、充放電電流を低減させ、液晶表示パネルの低消費電力化を実現することができる。
【発明の効果】
【００１８】
本発明の液晶表示パネル走査線ドライバによれば、薄膜トランジスタＴＦＴのスイッチング時の電荷を再利用し、充放電電流を減少し、液晶表示パネルの低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００１９】
本発明にかかわる液晶表示パネル走査線ドライバは、複数の液晶表示パネル走査線ドライバ出力全てにおいて、薄膜トランジスタＴＦＴのスイッチング時に発生する電荷を放電せずに再利用できるように構成したものである。
【００２０】
以下、本発明にかかわる液晶表示パネル走査線ドライバの具体的な実施の形態を図面に基づいて詳細に説明する。
【００２１】
図１は本発明の第１の実施形態における液晶表示パネル走査線ドライバの回路構成を示す図である。また、本実施形態における液晶表示パネル中の液晶素子部の構成は図２に示すとおりである。
【００２２】
図１に示すように、本実施形態の液晶表示パネル走査線ドライバ１は、多数のＤフリップフロップＦＦ0 〜ＦＦn により構成されるシフトレジスタ１０と、多数の単位出力回路ＢＦ0 〜ＢＦn により構成される出力回路３０とを備えている。シフトレジスタ１０の外部には、各フリップフロップＦＦ0 〜ＦＦn のデータ端子Ｄにデータを供給するためのドライブ信号入力端子１１と、各フリップフロップＦＦ0 〜ＦＦn のクロック端子ＣＫにクロックを供給するためのクロック信号入力端子１２とが設けられている。出力回路３０の外部には、各単位出力回路ＢＦ0 〜ＢＦn に入力信号Ｓ３２を供給するための入力信号端子２２と、薄膜トランジスタＴＦＴ（図２のＴＦＴ１、ＴＦＴ２等）のゲート電極に供給される出力信号Ｙg0 〜Ｙgn （図２のＹg等）を出力するための出力端子Ｏt0 〜Ｏtn と、内蔵容量Ｃgに接続するための端子Ｃaが設けられている。さらに、出力回路３０の各単位出力回路ＢＦ0 〜ＢＦn には、薄膜トランジスタＴＦＴのオン電圧ＶＧＨと、薄膜トランジスタＴＦＴのオフ電圧ＶＧＬとが供給されている。
【００２３】
ここで、本実施形態の液晶表示パネル走査線ドライバ１において使用する電圧レベルの一例をあげると、システム電源電圧Ｖccは３.０Ｖ、ＶＳＳは０Ｖ（グランドＧＮＤ）、薄膜トランジスタＴＦＴのオン電圧ＶＧＨは１５Ｖ、薄膜トランジスタＴＦＴのオフ電圧ＶＧＬは−１５Ｖである。
【００２４】
シフトレジスタ１０においては、初段のＤフリップフロップＦＦ0 のデータ入力端子Ｄがドライブ信号入力端子１１に接続され、各段について、前段のＤフリップフロップＦＦj （ｊ＝０〜ｎ−１）のＱ出力の出力端子Ｑが次段のＤフリッププフロップＦＦj+1 のデータ入力端子Ｄに接続されている。また、各ＤフリップフロップＦＦ0 〜ＦＦn の出力端子Ｙからの出力がそれぞれ対応する単位出力回路ＢＦ0 〜ＢＦn に入力される。全てのＤフリップフロップＦＦ0 〜ＦＦn のアクティブロウ型のクロック入力端子ＣＫは、１つのクロック信号入力端子１２に共通に接続されて、同じクロック信号が各ＤフリップフロップＦＦ0 〜ＦＦn に供給されている。なお、シフトレジスタ１０の各ＤフリップフロップＦＦ0 〜ＦＦn の出力端子ＹとＱは、外部信号用と内部信号用であり、出力端子Ｙには出力端子Ｑと同じ信号が出力される。
【００２５】
出力回路３０の単位出力回路ＢＦ0 〜ＢＦn は、それぞれ図示しない液晶表示パネルの複数の走査電極ライン（図２のゲート配線）のそれぞれに対応する出力信号Ｙg0 〜Ｙgn を供給する。すなわち、後述する図３に示すように、出力回路３０において、シフトレジスタ１０の各フリップフロップＦＦ0 〜ＦＦn からの出力信号Ｙf（Ｙf0〜Ｙfn）に応じて、高電位側の液晶駆動用電源電圧ＶＧＨと、低電位側の液晶駆動用電源電圧ＶＧＬの振幅にレベルシフトして出力する。なお、各々の走査電極ライン（図２のゲート配線）には、画素のスイッチング素子である薄膜トランジスタＴＦＴが複数接続されている。
【００２６】
図３は本実施形態における液晶表示パネル走査線ドライバの出力回路３０中の１つの単位出力回路ＢＦ（ＢＦ0 〜ＢＦn ）の構成を示す回路図である。単位出力回路ＢＦは、シフトレジスタ１０からの出力信号Ｙfを受ける制御回路３５と、制御回路３５の出力を受ける第１、第２、第３のレベルシフタ３１〜３３と、直列に配置された第１、第２のスイッチング素子Ｍ３１、Ｍ３２とレベルシフタ３３の出力を受ける第３、第４のスイッチング素子Ｍ３３、Ｍ３４とを備えている。
【００２７】
第１のスイッチング素子Ｍ３１はエンハンスメント型のｐチャネル型ＭＯＳＦＥＴからなる。第２のスイッチング素子Ｍ３２はエンハンスメント型のｎチャネル型ＭＯＳＦＥＴからなる。第３のスイッチング素子Ｍ３３はエンハンスメント型のｐチャネル型ＭＯＳＦＥＴからなり、第４のスイッチング素子Ｍ３４はエンハンスメント型のｎチャネル型ＭＯＳＦＥＴからなり、第３、第４のスイッチング素子Ｍ３３、Ｍ３４はトランスファゲートを構成している。そして、第１のスイッチング素子Ｍ３１のソースは高電位側の液晶駆動用電源電圧（オン電圧）ＶＧＨを供給するノードに接続され、第２のスイッチング素子Ｍ３２のドレインは第１のスイッチング素子Ｍ３１のドレインに接続され、第２のスイッチング素子Ｍ３２のソースは低電位側の液晶駆動用電源電圧（オフ電圧）ＶＧＬを供給するノードに接続されている。
【００２８】
また、第１のスイッチング素子Ｍ３１のゲートは第１のレベルシフタ回路３１の出力に接続され、第２のスイッチング素子Ｍ３２のゲートは第２のレベルシフタ回路３２の出力に接続され、第１のスイッチング素子Ｍ３１のドレインと第２のスイッチング素子Ｍ３２のドレインにつながる出力ノードＮは第３のスイッチング素子Ｍ３３および第４のスイッチング素子Ｍ３４とからなるトランスファゲートの一方の端子に接続され、そのトランスファゲートの他方の端子（Ｃa）は図１に記載されている内蔵容量Ｃgに接続され、第３のスイッチング素子Ｍ３３および第４のスイッチング素子Ｍ３４のゲートは第３のレベルシフタ回路３３の出力に接続され、出力端子Ｏtは出力ノードＮに接続されている。
【００２９】
つまり、第１のスイッチング素子Ｍ３１と第２のスイッチング素子Ｍ３２とからなるインバータ（図９に示す従来の単位出力回路と同じ構造）の出力ノードＮに、第３のスイッチング素子Ｍ３３と第４のスイッチング素子Ｍ３４とからなるトランスファゲートの一方の端子を接続し、トランスファゲートの他方の端子は図１に記載されている内蔵容量Ｃgに接続する。
【００３０】
また、第１のレベルシフタ回路３１、第２のレベルシフタ回路３２、第３のレベルシフタ回路３３の入力側は、それぞれ制御回路３５の出力信号端子Ｏ３１、Ｏ３２、Ｏ３３に接続され、制御回路３５の入力信号Ｉ３１にはシフトレジスタ１０を構成するＤフリップフロップの出力端子Ｙの出力信号Ｙfが入力され、入力信号端子Ｉ３２には外部からの入力信号Ｓ３２が入力される。
【００３１】
本実施形態における液晶表示パネル中の液晶素子部の構成は図２に示すように、液晶素子は、液晶容量ＣＬを有する容量素子として表される。そして、１つの液晶素子に対して表示電極電圧を与えるための１つの薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２等）が配置され、各液晶素子および薄膜トランジスタＴＦＴは、マトリクス状に配置されている。各薄膜トランジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖgを供給するゲート配線に接続され、薄膜トランジスタＴＦＴのソース電極Ｓはソース電圧Ｖsを供給するソース配線に接続されている。また、液晶素子の表示電極Ａには薄膜トランジスタＴＦＴのドレイン電極Ｄが接続され、液晶素子の共通電極Ｂは共通電圧Ｖcoを供給するための共通電極配線に接続されている。各薄膜トランジスタＴＦＴはゲート容量Ｃgaを有し、ゲート電極Ｇ・ドレイン電極Ｄ間には寄生容量Ｃgd、更にゲート電極Ｇ・ソース電極Ｓ間には寄生容量Ｃgsが存在している（ＴＦＴ２のＣgd、Ｃgsは図示していない）。
【００３２】
図５は上記単位出力回路ＢＦ及び液晶素子部における各信号の時間変化を示すタイミングチャートである。
【００３３】
以下、以上のように構成された液晶表示パネル走査線ドライバの出力回路３０や液晶素子部の動作について、図２〜図５を参照しながら説明する。
【００３４】
制御回路３５は、例えば図４のような論理回路構成であり、シフトレジスタ１０の出力信号Ｙfと外部制御信号Ｓ３２を受け、図５に示すようなタイミング波形信号Ｏ３１、Ｏ３２、Ｏ３３を生成し、レベルシフタ回路３１、３２、３３に入力する。レベルシフタ回路３１は、入力信号Ｏ３１が“Ｈ”のとき第１のスイッチング素子Ｍ３１をオフ状態にする“Ｈ”を出力し、入力信号Ｏ３１が“Ｌ”のとき第１のスイッチング素子Ｍ３１をオン状態にする“Ｌ”を出力する。レベルシフタ回路３２は、入力信号Ｏ３２が“Ｈ”のとき第２のスイッチング素子Ｍ３２をオン状態にする“Ｈ”を出力し、入力信号Ｏ３２が“Ｌ”のとき第２のスイッチング素子Ｍ３２をオフ状態にする“Ｌ”を出力する。レベルシフタ回路３３は、入力信号Ｏ３３が“Ｈ”のとき、第３のスイッチング素子Ｍ３３へそれをオン状態にする“Ｌ”を出力するとともに第４のスイッチング素子Ｍ３４へそれをオン状態にする“Ｈ”を出力し、第３のスイッチング素子Ｍ３３及び第４のスイッチング素子Ｍ３４からなるトランスファゲートをオンさせる。また、レベルシフタ回路３３は、入力信号Ｏ３３が“Ｌ”のとき、第３のスイッチング素子Ｍ３３へそれをオフ状態にする“Ｈ”を出力するとともに第４のスイッチング素子Ｍ３４へそれをオフ状態にする“Ｌ”を出力し、第３のスイッチング素子Ｍ３３及び第４のスイッチング素子Ｍ３４からなるトランスファゲートをオフさせる。
【００３５】
初期状態において、Ｏ３１＝“Ｈ”、Ｏ３２＝“Ｈ”、Ｏ３３＝“Ｌ”で薄膜トランジスタのゲート電極に供給される出力信号Ｙgは“Ｌ”を出力している。
【００３６】
まず、時刻t１ではＯ３１＝“Ｈ”、Ｏ３２＝“Ｌ”、Ｏ３３＝“Ｈ”となり、第３のスイッチング素子Ｍ３３と第４のスイッチング素子Ｍ３４とからなるトランスファゲートがオンして、内蔵容量Ｃgに蓄えられた電荷を利用して出力信号ＹgをＶＧＬからＶＧＨに近づける。ここで、内蔵容量Ｃgの電荷は前段の走査線に接続された薄膜トランジスタＴＦＴ駆動時に蓄えられたものである。また、ここではＣgの容量は、走査線１ラインあたりの薄膜トランジスタＴＦＴのゲート容量および寄生容量と同一にしている為、蓄えられた電荷は（ＶＧＨ−ＶＧＬ）/２Ｖ分に相当する。従って、出力信号Ｙgは（ＶＧＨ−ＶＧＬ）/２Ｖ付近まで上昇する。なお、内蔵容量Ｃgの容量値を変えることにより、再利用可能な電荷量を調整することが出来る。
【００３７】
続いて時刻t２ではＯ３１＝“Ｌ”、Ｏ３２＝“Ｌ”、Ｏ３３＝“Ｌ”となり、第１のスイッチング素子Ｍ３１がオンして、出力信号ＹgはＶＧＨに到達する。
【００３８】
続いて時刻t３ではＯ３１＝“Ｈ”、Ｏ３２＝“Ｌ”、Ｏ３３＝“Ｈ”となり、第３のスイッチング素子Ｍ３３と第４のスイッチング素子Ｍ３４とからなるトランスファゲートがオンして、内蔵容量Ｃgに再び電荷を充電する。出力信号Ｙgは（ＶＧＨ−ＶＧＬ）/２Ｖ付近に到達する。
【００３９】
続いて時刻t４ではＯ３１＝“Ｈ”、Ｏ３２＝“Ｈ”、Ｏ３３＝“Ｌ”となり、第２のスイッチング素子Ｍ３２がオンして、出力信号ＹgはＶＧＬとなる。
【００４０】
時刻t５〜t８では、次段の走査線をt１〜t４と同じタイミングで駆動し、その後も順次、走査線を駆動していく。
【００４１】
このように、薄膜トランジスタＴＦＴのスイッチング時に発生する電荷を捨てるのではなく、内蔵容量Ｃgに一時的に蓄え、次段の走査線に接続された薄膜トランジスタＴＦＴのスイッチングに再利用することにより、薄膜トランジスタＴＦＴのスイッチング時の充放電電流を減少し、液晶駆動の低消費電力化を図ることが出来る。
【００４２】
ここで、本発明により得られる電力削減効果を試算する。
【００４３】
充放電電流の計算式より、薄膜トランジスタＴＦＴのスイッチング時の充放電電流Ｉgateは、
Ｉgate＝Ｃgate×Ｖ×ｆ
ここで、
ｆ＝１フレーム周期＝６０Ｈｚ（フレーム周波数）
Ｃgate＝１００ｐＦ（走査線１ラインあたりの薄膜トランジスタＴＦＴのゲート容量および寄生容量）
内蔵容量Ｃg＝１００ｐＦとすると、
再利用できる電荷は、電荷分配則により、
１/２×Ｃg×Ｖ
Ｖ＝ＶＧＨ−ＶＧＬ＝３０Ｖ（液晶素子駆動用電圧）
有効ライン数＝２４０ラインとすると、
Ｉgate＝１/２×１００×１０-12×３０×６０×２４０
＝２１.６μＡ
ここで、液晶素子駆動用電圧ＶＧＨ，ＶＧＬは内蔵のＤＣ/ＤＣ電源（図示せず）により、システム電源（Ｖcc＝３.０Ｖ）の５倍昇圧回路で作られたとすると、Ｉgateはシステム電源に対して５倍の電流が流れることになるので、薄膜トランジスタＴＦＴへの充放電電流Ｉccは、
Ｉcc＝Ｉgate×５
＝１０８μＡ
となる。従来の手法と比較して１０８μＡ（＝２１６μＡ−１０８μＡ）消費電流を削減することが出来る。
【００４４】
上記の第１の実施形態では、単位出力回路につきトランスファゲート１つと、ＬＳＩ全体で１つの内蔵容量Ｃgを追加するだけで、薄膜トランジスタＴＦＴのスイッチング時の電荷を再利用し、充放電電流を減少し、液晶表示パネルの低消費電力化を実現することができる。さらに、内蔵容量Ｃgがなくても、本発明の基本的な効果を得ることは可能である。これを第２の実施形態として以下に説明する。
【００４５】
図６に内蔵容量Ｃgを設けない第２の実施形態における単位出力回路ＢＦ’（ＢＦ１’，ＢＦ２’等）の回路図である。なお、図６において、Ｙg0を出力する最初段の単位出力回路（ＢＦ０’）は、ＢＦ１’，ＢＦ２’と同様に、制御回路３５やインバータや３つのレベルシフタ回路は存在するが、図示を省略している。
【００４６】
この場合、図１において、内蔵容量Ｃgが無い。また、第３のスイッチング素子Ｍｎ３３と第４のスイッチング素子Ｍｎ３４とからなるトランスファゲートの一方の端子はその単位出力回路の出力ノードＮj(ｊ＝０〜ｎ−１)に接続されている（第１の実施形態と同じ構成）が、他方の端子は次段の単位出力回路の出力ノードＮj+1 に接続されている（第１の実施形態とは異なる構成）。すなわち、本実施形態では、内蔵容量Ｃgが無く、トランスファゲートの他方の端子が次段の単位出力回路の出力ノードＮj+1 に接続され、かつ制御回路３５の内部構成が異なる以外は、第１の実施形態と同様である。なお、Ｙgnを出力する最終段の単位出力回路（ＢＦｎ’）のトランスファゲートの他方の端子は、最初段の単位出力回路（ＢＦ０’）の出力ノードに接続されている。
【００４７】
この構造を採用した場合、タイミングチャートは図７のようになる。すなわち、電荷の受け渡しを内蔵容量Ｃgを介さずに、直接次段の単位出力回路に短絡させて行う。動作の詳細については省略するが、この場合、制御回路３５は、シフトレジスタ１０の各フリップフロップＦＦの出力信号Ｙfと入力信号Ｓ３２とから、図７に示すような出力信号（Ｏ１３１、Ｏ１３２、Ｏ１３３／Ｏ２３１、Ｏ２３２、Ｏ２３３／等）を生成するように構成されている。制御回路３５の構成例を図８に示す。図７、図８のＶf1、Ｖf2・・・は、シフトレジスタ１０の出力信号Ｙf1，Ｙf2・・・のそれぞれから、制御回路３５内の図示しない回路によって生成される信号である。
【００４８】
この第２の実施形態の構成は、走査線２ラインに同時に中間電位を出力しても液晶表示パネルの特性に影響を及ぼさない場合、有効な手法である。この場合、第１の実施形態の構成に比べ、内蔵容量が不要になるため、チップサイズを小さくし、コストの増大を抑制しつつ、液晶表示パネルの低消費電力化を実現することが出来る。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態にかかわる液晶表示パネル走査線ドライバの回路構成図
【図２】液晶画素の等価回路図
【図３】本発明の第１の実施の形態にかかわる単位出力回路の回路図
【図４】本発明の第１の実施の形態にかかわる単位出力回路内の制御回路の論理回路図
【図５】本発明の第１の実施の形態にかかわる液晶駆動波形のタイミングチャート
【図６】本発明の第２の実施の形態にかかわる出力回路の回路図
【図７】本発明の第２の実施の形態にかかわる液晶駆動波形のタイミングチャート
【図８】本発明の第２の実施の形態にかかわる単位出力回路内の制御回路の論理回路図
【図９】従来の液晶表示パネル走査線ドライバの出力回路の回路図
【符号の説明】
【００５０】
１  液晶表示パネル走査線ドライバ
１０  シフトレジスタ
１１  ドライブ信号入力端子
１２  クロック信号入力端子
ＢＦ  単位出力回路
ＦＦ  フリップフロップ
Ｓ３２  入力信号
Ｃｇ  内蔵容量
３０  出力回路
ＴＦＴ  薄膜トランジスタ
３１  第１のレベルシフタ回路
３２  第２のレベルシフタ回路
３３  第３のレベルシフタ回路
３５  制御回路
Ｍ３１  第１のスイッチング素子
Ｍ３２  第２のスイッチング素子
Ｍ３３  第３のスイッチング素子
Ｍ３４  第４のスイッチング素子
ＢＦ１’  単位出力回路
ＢＦ２’  単位出力回路
０３３  第３のレベルシフタ回路
１３１  第１のレベルシフタ回路
１３２  第２のレベルシフタ回路
１３３  第３のレベルシフタ回路
Ｍ１３１  第１のスイッチング素子
Ｍ１３２  第２のスイッチング素子
Ｍ１３３  第３のスイッチング素子
Ｍ１３４  第４のスイッチング素子
２３１  第１のレベルシフタ回路
２３２  第２のレベルシフタ回路
２３３  第３のレベルシフタ回路
Ｍ２３１  第１のスイッチング素子
Ｍ２３２  第２のスイッチング素子
Ｍ２３３  第３のスイッチング素子
Ｍ２３４  第４のスイッチング素子
ＶＳＳ  ロジック用グランド
ＶＧＨ  薄膜トランジスタオン電圧
ＶＧＬ  薄膜トランジスタオフ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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