(57)【要約】【課題】  ８Ｂ１０Ｂという方法を用いることなく、定期的なＤＬＬ回路の調整を実施し、装置稼動中のデータ同期保持を実現可能なデータ転送システムを提供する。【解決手段】  送信側装置１において、制御部１１はカウンタ１２が再調整間隔時間を示せば、セレクタ１４を切替えて受信側装置２のＤＬＬ回路２１の再調整を開始する。このＤＬＬ回路２１の再調整を行う場合、パターン発生器１３は信号波形を定常波にさせるようなパターンをセレクタ１４を通して一定期間送出し、波形が定常化されると、再調整用パターンをＤＬＬ回路２１に送る。ＤＬＬ回路２１はこの再調整用パターンを基にサンプリングタイミングを設定し直す。セレクタ１４は通常データＡと、再調整用のパターンとを切替えてＤＬＬ回路２１に送出する。【選択図】      図１                                                  
2005039638.tif 000002
【特許請求の範囲】
【請求項１】
送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムであって、前記ＤＬＬ回路の再調整を定期的に行うことを特徴とするデータ転送システム。
【請求項２】
前記ＤＬＬ回路の再調整用のパターンを発生するパターン発生器と、前記パターン発生器からの再調整用のパターンを前記ＤＬＬ回路に定期的に送出するよう制御する制御手段とを含み、
前記ＤＬＬ回路は、前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことを特徴とする請求項１記載のデータ転送システム。
【請求項３】
前記ＤＬＬ回路の再調整間隔を計数するカウンタと、通常データと前記再調整用のパターンとを切替えて前記受信側装置へ送信するセレクタとを含み、
前記制御手段は、前記カウンタから前記再調整間隔が示される毎に前記セレクタの切替制御を行って前記再調整用のパターンを定期的に前記ＤＬＬ回路に送出することを特徴とする請求項２記載のデータ転送システム。
【請求項４】
前記ＤＬＬ回路の再調整中の間、前記通常データをホールドすることを特徴とする請求項３記載のデータ転送システム。
【請求項５】
前記ＤＬＬ回路の再調整の結果を検出するチェック手段を前記受信側装置に含み、
前記制御手段は、前記チェック手段の検出結果が前記ＤＬＬ回路の再調整の成功であれば通常動作に戻し、前記ＤＬＬ回路の再調整の失敗であれば前記ＤＬＬ回路の再調整のリトライを指示することを特徴とする請求項２から請求項４のいずれか記載のデータ転送システム。
【請求項６】
前記ＤＬＬ回路の再調整のリトライの回数を計数する手段を前記送信側装置に含み、
前記リトライの回数を計数する手段の計数値が予め設定された設定値以上となった時に前記送信側装置と前記受信側装置とを停止させることを特徴とする請求項５記載のデータ転送システム。
【請求項７】
前記制御手段は、前記送信側装置と前記受信側装置とを制御自在としたことを特徴とする請求項２から請求項６のいずれか記載のデータ転送システム。
【請求項８】
前記チェック手段の検出結果を受信するまでの時間を監視するタイマを前記送信側装置に含み、
前記制御手段は、前記タイマの時間が予め設定された設定時間を超えた時に前記リトライを指示することを特徴とする請求項５から請求項７のいずれか記載のデータ転送システム。
【請求項９】
前記ＤＬＬ回路の再調整を禁止するモードを設定自在としたことを特徴とする請求項１から請求項８のいずれか記載のデータ転送システム。
【請求項１０】
外部指示に応じて前記ＤＬＬ回路の再調整を任意のタイミングで実施することを特徴とする請求項１から請求項９のいずれか記載のデータ転送システム。
【請求項１１】
前記受信側装置の電源投入時を少なくとも含む初期設定において前記ＤＬＬ回路を調整自在としたことを特徴とする請求項１から請求項１０のいずれか記載のデータ転送システム。
【請求項１２】
前記通常データの転送時に当該データのＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ）によるエラーチェックを行い、前記再調整用のパターンの転送時に当該パターンの前記ＥＣＣによるエラーチェックを抑止することを特徴とする請求項３から請求項１１のいずれか記載のデータ転送システム。
【請求項１３】
一つの前記送信側装置に対して複数の受信側ポートが接続されたことを特徴とする請求項１から請求項１２のいずれか記載のデータ転送システム。
【請求項１４】
一つの前記受信側装置に対して複数の送信側ポートが接続されたことを特徴とする請求項１から請求項１２のいずれか記載のデータ転送システム。
【請求項１５】
複数の送信側ポートと複数の受信側ポートとが接続されたことを特徴とする請求項１から請求項１２のいずれか記載のデータ転送システム。
【請求項１６】
互いにデータの送受信を行う双方向転送を行う第１及び第２の装置において、前記第１及び第２の装置の前記ＤＬＬ回路の再調整を同時に行うことを特徴とする請求項１から請求項１２のいずれか記載のデータ転送システム。
【請求項１７】
互いにデータの送受信を行う双方向転送を行う第１及び第２の装置において、前記第１及び第２の装置の前記ＤＬＬ回路の再調整を交互に行うことを特徴とする請求項１から請求項１２のいずれか記載のデータ転送システム。
【請求項１８】
送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムの再調整制御方法であって、前記ＤＬＬ回路の再調整を定期的に行うことを特徴とする再調整制御方法。
【請求項１９】
前記送信側装置側に、前記ＤＬＬ回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記ＤＬＬ回路に定期的に送出するステップを含み、前記ＤＬＬ回路が前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことを特徴とする請求項１８記載の再調整制御方法。
【請求項２０】
前記再調整用のパターンを前記ＤＬＬ回路に定期的に送出するステップは、前記ＤＬＬ回路の再調整間隔を計数するカウンタから前記再調整間隔が示される毎に、通常データと前記再調整用のパターンとを切替えて前記受信側装置へ送信するセレクタの切替制御を行って前記再調整用のパターンを定期的に前記ＤＬＬ回路に送出することを特徴とする請求項１９記載の再調整制御方法。
【請求項２１】
前記ＤＬＬ回路の再調整中の間、前記通常データをホールドすることを特徴とする請求項２０記載の再調整制御方法。
【請求項２２】
前記再調整用のパターンを前記ＤＬＬ回路に定期的に送出するステップは、前記受信側装置に設けられかつ前記ＤＬＬ回路の再調整の結果を検出するチェック手段の検出結果が前記ＤＬＬ回路の再調整の成功であれば通常動作に戻し、前記ＤＬＬ回路の再調整の失敗であれば前記ＤＬＬ回路の再調整のリトライを指示することを特徴とする請求項１８から請求項２１のいずれか記載の再調整制御方法。
【請求項２３】
前記送信側装置に設けられかつ前記ＤＬＬ回路の再調整のリトライの回数を計数する手段の計数値が予め設定された設定値以上となった時に前記送信側装置と前記受信側装置とを停止させることを特徴とする請求項１８から請求項２２記載の再調整制御方法。
【請求項２４】
前記再調整用のパターンを前記ＤＬＬ回路に定期的に送出するステップは、前記送信側装置と前記受信側装置とを制御自在としたことを特徴とする請求項１９から請求項２３のいずれか記載の再調整制御方法。
【請求項２５】
前記再調整用のパターンを前記ＤＬＬ回路に定期的に送出するステップは、前記送信側装置に設けられかつ前記チェック手段の検出結果を受信するまでの時間を監視するタイマの時間が予め設定された設定時間を超えた時に前記リトライを指示することを特徴とする請求項２２から請求項２４のいずれか記載の再調整制御方法。
【請求項２６】
前記ＤＬＬ回路の再調整を禁止するモードを設定自在としたことを特徴とする請求項１８から請求項２５のいずれか記載の再調整制御方法。
【請求項２７】
外部指示に応じて前記ＤＬＬ回路の再調整を任意のタイミングで実施することを特徴とする請求項１８から請求項２６のいずれか記載の再調整制御方法。
【請求項２８】
前記受信側装置の電源投入時を少なくとも含む初期設定において前記ＤＬＬ回路を調整自在としたことを特徴とする請求項１８から請求項２７のいずれか記載の再調整制御方法。
【請求項２９】
前記通常データの転送時に当該データのＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ）によるエラーチェックを行い、前記再調整用のパターンの転送時に当該パターンの前記ＥＣＣによるエラーチェックを抑止することを特徴とする請求項２０から請求項２８のいずれか記載の再調整制御方法。
【請求項３０】
前記データ転送システムは、一つの前記送信側装置に対して複数の受信側ポートが接続されたことを特徴とする請求項１８から請求項２９のいずれか記載の再調整制御方法。
【請求項３１】
前記データ転送システムは、一つの前記受信側装置に対して複数の送信側ポートが接続されたことを特徴とする請求項１８から請求項２９のいずれか記載の再調整制御方法。
【請求項３２】
前記データ転送システムは、複数の送信側ポートと複数の受信側ポートとが接続されたことを特徴とする請求項１８から請求項２９のいずれか記載の再調整制御方法。
【請求項３３】
前記データ転送システムは、互いにデータの送受信を行う双方向転送を行う第１及び第２の装置からなり、前記第１及び第２の装置の前記ＤＬＬ回路の再調整を同時に行うことを特徴とする請求項１８から請求項２９のいずれか記載の再調整制御方法。
【請求項３４】
前記データ転送システムは、双方向転送を行って互いにデータの送受信を行う第１及び第２の装置からなり、前記第１及び第２の装置の前記ＤＬＬ回路の再調整を交互に行うことを特徴とする請求項１８から請求項２９のいずれか記載の再調整制御方法。
【請求項３５】
送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムの再調整制御方法のプログラムであって、コンピュータに、前記ＤＬＬ回路の再調整を定期的に行う処理を実行させるためのプログラム。
【請求項３６】
前記ＤＬＬ回路の再調整を定期的に行う処理として、前記ＤＬＬ回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記ＤＬＬ回路に定期的に送出する処理を実行させるための請求項３５記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ転送システム及びそれに用いる再調整制御方法並びにそのプログラムに関し、特にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路のサンプリングタイミングの再調整に関する。
【背景技術】
【０００２】
近年、データの同期保持のためにＤＬＬ回路が組込まれるようになってきている。従来、電源投入時やパワーダウン動作からの復帰時に、ＤＬＬ回路の位相調整が整わない間に、誤ったタイミングで入力信号が取込まれ、内部回路が誤動作を起こすことがある。
【０００３】
この問題を解決する方法としては、外部クロックと位相調整された入力取込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、セルフタイミング制御回路が位相調整中の期間、入力回路において外部から供給されるコマンド入力信号、アドレス入力信号、データ入力信号等の入力信号が内部に取込まれるのを禁止する方法が提案されている（例えば、特許文献１参照）。
【０００４】
この場合には、セルフタイミング制御回路の位相調整がある程度まで終了した段階で、入力回路における入力取込みタイミング信号を利用した入力信号の取込み動作を許可する。この動作を行うために、入力回路は、例えばＤＬＬ回路のロックオン信号やアジャスト信号、あるいは入力停止信号を利用して入力取込み制御信号を生成している。
【０００５】
【特許文献１】特開２０００−１６３９６３号公報（第６，７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来のＤＬＬ回路では、電源投入時やパワーダウン動作からの復帰時に、ＤＬＬ回路の位相調整が整わない間に、誤ったタイミングで入力信号が取込まれ、内部回路が誤動作を起こすのを防ぐために、上記の特許文献１の場合、セルフタイミング制御回路が位相調整中の期間、入力回路において外部から供給される入力信号が内部に取込まれるのを禁止している。
【０００７】
しかしながら、従来のＤＬＬ回路では、データ転送の高速化に伴って温度や電圧変動が大きくなるにつれて、装置稼動中にサンプリングタイミングがずれてしまい、誤動作してしまう可能性がある。つまり、データ転送においては、データ同期保持が保証されないこととなる。
【０００８】
また、同じ値（例えば、“００・・・・００”等）が続く場合にも、ＤＬＬ回路内で誤差を検出することができず、サンプリングタイミングがずれてしまう。従来の８Ｂ１０Ｂという方法ではこれを防ぐことができるが、冗長なデータを付加して転送するため、転送効率が悪くなる（転送データの２０％が余分なデータである）。
【０００９】
そこで、本発明の目的は上記の問題点を解消し、８Ｂ１０Ｂという方法を用いることなく、装置稼動中のデータ同期保持を実現することができるデータ転送システム及びそれに用いる再調整制御方法並びにそのプログラムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明によるデータ転送システムは、送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムであって、前記ＤＬＬ回路の再調整を定期的に行っている。
【００１１】
本発明による再調整制御方法は、送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムの再調整制御方法であって、前記ＤＬＬ回路の再調整を定期的に行っている。
【００１２】
本発明による再調整制御方法のプログラムは、送信側装置と、前記送信側装置からのデータをＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いて同期保持する受信側装置とからなるデータ転送システムの再調整制御方法のプログラムであって、コンピュータに、前記ＤＬＬ回路の再調整を定期的に行う処理を実行させている。
【００１３】
すなわち、本発明のデータ転送システムは、受信側装置のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路におけるサンプリングタイムの再調整を定期的に実施することで、データの同期保持を実現させている。本発明のデータ転送システムでは、その動作概要として、定期的な再調整間隔を示すカウンタによって通常データと再調整用のパターンとを切替えることを特徴としている。よって、本発明のデータ転送システムでは、受信側のＤＬＬ回路がこの定期的に送信される再調整用パターンでサンプリングタイミングを再度調整し直すことが可能となる。
【００１４】
現在、ＤＬＬ回路では、様々なインタフェースでのデータ転送がますます高速になり、温度や電圧変動が大きくなってきているため、データ同期保持のためのサンプリングタイミングがずれてしまい、内部回路が誤動作を起こしてしまう場合がある。本発明のデータ転送システムでは、上記の動作を行うことで、この問題を解決することが可能となる。
【００１５】
また、本発明のＤＬＬ回路の再調整制御方法では、ＤＬＬ回路に、再調整中に通常データをホールドする機能や、再調整後のＤＬＬ回路の出力をチェックする機能をも持たせる。このチェック結果が成功ならば通常動作に戻り、失敗の場合には再調整をリトライすることとなる。
【００１６】
これによって、本発明のデータ転送システムでは、定期的なＤＬＬ回路の調整を実施し、装置稼動中のデータ同期保持を実現することが可能となる。但し、本発明のデータ転送システムでは、ＤＬＬ回路の再調整を定期的に行うため、それが性能低下につながってしまうが、再調整間隔、パターン送出期間、ホールド期間、監視タイマ間隔を任意に指定することで、その性能低下を極力抑えることが可能となる。
【発明の効果】
【００１７】
本発明は、以下のような構成及び動作とすることで、８Ｂ１０Ｂという方法を用いることなく、定期的なＤＬＬ回路の調整を実施し、装置稼動中のデータ同期保持を実現することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態によるデータ転送システムの構成例を示すブロック図である。図１において、本発明の実施の形態によるデータ転送システムは送信側装置１と、受信側装置２とから構成されている。
【００１９】
受信側装置２はデータの同期保持のためのＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２１を備えており、送信側装置１は再調整間隔時間を示すカウンタ１２を備えた制御部１１と、ＤＬＬ回路２１の再調整用のパターンを生成するパターン発生器１３と、通常データＡとパターン発生器１３からのＤＬＬ回路２１の再調整用のパターンとを切替えるセレクタ１４と、各部の動作を実現するためのプログラム（コンピュータで実行可能なプログラム）を格納する記録媒体１５とを備えている。
【００２０】
尚、パターン発生器１３によるＤＬＬ回路２１の再調整用のパターン生成処理とセレクタ１４による切替処理とは制御部１１による指示制御で行われているが、パターン発生器１３がＤＬＬ回路２１の再調整用のパターンを常に同じタイミングで生成しているのであれば、制御部１１による指示制御を不要とすることも可能である。その場合、制御部１１はパターン発生器１３での生成タイミングに合わせてセレクタ１４を切替えればよい。また、ＤＬＬ回路２１の再調整の方法としては、特開平７−８４９４６号公報に開示された技術等を用いることが可能である。
【００２１】
これによって、本発明の実施の形態では、定期的なＤＬＬ回路２１の調整を実施して、装置稼動中のデータ同期保持を実現することができる。但し、本発明の実施の形態では、ＤＬＬ回路２１の調整を定期的に行うため、それが性能低下につながってしまうが、再調整間隔、パターン送出期間、ホールド期間、監視タイマ間隔を任意に指定することで、性能低下を極力抑えることが可能となる。
【実施例１】
【００２２】
図２は本発明の第１の実施例による送信側装置内の制御部の構成を示すブロック図である。尚、本発明の第１の実施例によるデータ転送システムは上記の図１に示す本発明の実施の形態によるデータ転送システムと同様の構成となっており、送信側装置１及び受信側装置２の構成も上記の本発明の実施の形態と同様である。
【００２３】
図２において、制御部１１は再調整間隔カウンタ１１１と、セレクタ切替指示部１１２とから構成されている。再調整間隔カウンタ１１１（図１のカウンタ１２に対応）は予め設定された再調整間隔を計数し、その計数値をセレクタ切替指示部１１２に通知する。セレクタ切替指示部１１２は再調整間隔カウンタ１１１からの計数値を基にセレクタ１４へのセレクタ切替信号を生成する。
【００２４】
図３は本発明の第１の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図１〜図３を参照して本発明の第１の実施例によるサンプリングタイムの再調整処理について説明する。
【００２５】
ＤＬＬ回路２１の再調整を行わない場合には（図３のステップＳ１）、通常データＡが受信側装置２のＤＬＬ回路２１に送信され（図３のステップＳ２）、同期保持されたデータ（受信データＢ）を受信側装置２で受取ることとなる。
【００２６】
しかしながら、ＤＬＬ回路２１のサンプリングタイムがずれないで、常に正常動作をするとは限らないため、本実施例では再調整間隔カウンタ１１１（図１のカウンタ１２）で指定した一定間隔毎に、ＤＬＬ回路２１のサンプリングタイムの再調整を実施する。
【００２７】
具体的なサンプリングタイムの再調整方法であるが、パターン発生器１３は信号波形を定常波にさせるようなパターンを定常化に必要な期間送出する（図３のステップＳ３）。パターン発生器１３は波形が定常化されるのに必要な期間が経過すると（図３のステップＳ４）、再調整用パターンをＤＬＬ回路２１に送ることで、ＤＬＬ回路２１においてサンプリングタイミングを設定し直す（図３のステップＳ５）。ここで、この定常化させるパターンや再調整用パターンは任意に変更可能としている。また、定常化させるパターンの送出期間も変更可能とする。
【００２８】
上記のＤＬＬ回路２１の再調整の際に必要な動作としては、結局、通常データＡと再調整用のパターンとをセレクタ１４で切替えて受信側装置２のＤＬＬ回路２１に送出するのみである。したがって、制御部１１内のカウンタ１２が再調整間隔時間を示せば、セレクタ１４を切替えてＤＬＬ回路２１の再調整を開始する。但し、カウンタ１２で指定する再調整間隔は任意に設定変更可能としてある。ＤＬＬ回路２１の再調整が終了すれば、セレクタ１４は通常データＡ側に切替えられ、カウンタ１２はリセットされてカウントアップを再開する。
【実施例２】
【００２９】
図４は本発明の第２の実施例によるデータ転送システムの構成例を示すブロック図である。図４において、本発明の第２の実施例は送信側装置３の制御部１１からホールド信号１３１を送出することで、通常データＡの送信を止め、通常データＡのホールド後、パターン発生器１３からの再調整用のパターンへと送信を切替える構成とした以外は図１に示す本発明の実施の形態と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の実施の形態と同様である。
【００３０】
図５は本発明の第２の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図４及び図５を参照して本発明の第２の実施例によるサンプリングタイムの再調整処理について説明する。但し、図５のステップＳ１１，Ｓ１２，Ｓ１４〜Ｓ１６の処理は図３のステップＳ１〜Ｓ５の処理と同様であるので、それらの処理についての説明は省略する。また、制御部１１の構成は図２に示す本発明の第１の実施例による制御部１１の構成と同様である。
【００３１】
セレクタ１４からの送信がパターン発生器１３からの再調整用のパターンへｓ切替わっている間にも、通常データＡは送信側装置３内部から送出されている場合、その通常データＡは受信側装置２で受信することができない。
【００３２】
そこで、制御部１１はＤＬＬ回路２１の再調整の間（セレクタ１４がパターン発生器１３の出力を選択している間）、送信側装置３内部の通常データＡの送出をホールドさせるホールド信号１３１を送出する（図５のステップＳ１３）。
【００３３】
もともと、通常データＡと再調整用のパターンとの衝突はセレクタ１４によって起こらないが、この機能によって、ＤＬＬ回路２１の再調整中に送信側装置３内部から通常データＡを流してしまうという動作を防止する。また、ホールド信号１３１によるホールド期間はＤＬＬ回路２１への再調整パターン送出が終了するまでであるが（図５のステップＳ１４〜Ｓ１７）、任意に設定することも可能とする。
【実施例３】
【００３４】
図６は本発明の第３の実施例によるデータ転送システムの構成例を示すブロック図である。図６において、本発明の第３の実施例は送信側装置４の制御部４１にリトライ回数カウンタ４２を設け、受信側装置５にチェック部５１を設けた以外は図１に示す本発明の実施の形態と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の実施の形態と同様である。
【００３５】
チェック部５１はＤＬＬ回路２１の再調整時のエラーを検出しており、その結果を送信側装置４の制御部４１に報告している。制御部４１はその報告やその報告に基づいたリトライ回数カウンタ４２のカウント値を基に、通常データＡを送信するか、ＤＬＬ回路２１の再調整用のパターンを送信するかを判断する。
【００３６】
図７は本発明の第３の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図６及び図７を参照して本発明の第３の実施例によるサンプリングタイムの再調整処理について説明する。但し、図７のステップＳ２１〜Ｓ２５の処理は図３のステップＳ１〜Ｓ５の処理と同様であるので、それらの処理についての説明は省略する。また、制御部４１の構成は図２に示す本発明の第１の実施例による制御部１１の構成と同様である。
【００３７】
受信側装置５のチェック部５１は再調整中、あるいは再調整直後のＤＬＬ回路２１の出力データをチェックすることによって、ＤＬＬ回路２１の再調整の成功、失敗を検出する。チェック部５１は検出結果を制御部４１に報告するので、送信側装置４では通常動作を再開するか、再調整をリトライするかを判断し、通常動作の再開または再調整のリトライを実行する（図７のステップＳ２６）。
【００３８】
送信側装置４の制御部４１はチェック部５１からの検出結果によってＤＬＬ回路２１の再調整の失敗が報告され、再調整をリトライすると判断すると、再調整のリトライが予め設定された規定数以上かを判断する（図７のステップＳ２７）。制御部４１は再調整のリトライ回数が規定数以上であると判断すると、装置停止信号を送出して送信側装置４及び受信側装置５を停止させる（図７のステップＳ２８）。制御部４１は再調整のリトライ回数が規定数以上でないと判断すると、ＤＬＬ回路２１の再調整のリトライを実行する。
【００３９】
尚、装置停止信号を送出して送信側装置４及び受信側装置５を停止させるのは、送信側装置４及び受信側装置５のどちらに障害が発生しているのかを特定することができないためである。基本的には送信側装置４を停止させることで、受信側装置５はデータを何も受取らなくなるため、受信側装置５も動作しなくなる。
【００４０】
本実施例では、これらの機能を追加することで、ＤＬＬ回路２１の再調整用のパターンを送出した後、ＤＬＬ回路２１の再調整は終了したものとして通常データＡの送出に復帰していた本発明の第１の実施例とは異なり、確実にＤＬＬ回路２１の再調整を実施することとなる。つまり、本発明の第３の実施例では信頼性の向上を図ることができる。
【００４１】
また、ＤＬＬ回路２１の再調整のリトライ実行回数は設定することができ、この設定回数を越えてもＤＬＬ回路２１の再調整が終了しない場合には、装置自体に何らかの故障があるとみなせるため、装置（送信側装置４及び受信側装置５）を停止する動作も可能にする。そのため、本実施例ではリトライ回数カウンタ４２を制御部４１内に設けている。
【実施例４】
【００４２】
図８は本発明の第４の実施例によるデータ転送システムの構成例を示すブロック図である。図８において、本発明の第４の実施例は制御部６１内に監視用タイマ６２を設置し、指定した時間内に受信側装置５から結果報告を受取らなければ、もう一度再調整パターンを送出する機構を設けた以外は上記の図６の本発明の第３の実施例と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の第３の実施例と同様である。
【００４３】
上述した本発明の第３の実施例では、チェック部５１の結果報告を受けてからセレクタ１４の切替えを行っているので、その結果報告を受けることができなければ、延々と何もしない状態が続いてしまうこととなる。
【００４４】
このような状況を回避するために、本発明の第４の実施例では監視用タイマ６２を制御部６１内に設けている。この監視用タイマ６２はＤＬＬ回路２１の再調整中、カウントアップし続ける。ＤＬＬ回路２１の再調整はパターン送出によって実施しているため、結果報告を受取るタイミングは予想がつく。
【００４５】
この予想タイミングを越えて、監視用タイマ６２がカウントアップし続ける場合には、ＤＬＬ回路２１の再調整が失敗しているものと考えることができるため、ＤＬＬ回路２１の再調整をリトライする。但し、指定しなければならない予想タイミングは設定変更可能としてある。
【００４６】
図９は本発明の第４の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図８及び図９を参照して本発明の第４の実施例によるサンプリングタイムの再調整処理について説明する。但し、図９のステップＳ３１〜Ｓ３５，Ｓ３７の処理は図７のステップＳ２１〜Ｓ２６の処理と同様であるので、それらの処理についての説明は省略する。また、制御部６１の構成は図２に示す本発明の第１の実施例による制御部１１の構成と同様である。
【００４７】
制御部６１は監視用タイマ６２が予想タイミングを越えてカウントアップし続けると、ＤＬＬ回路２１の再調整が失敗しているものと考え（図９ステップＳ３６）、ＤＬＬ回路２１の再調整をリトライする（図９ステップＳ３３）。
【００４８】
本実施例では、監視用タイマ６２でチェック部５１からの結果報告のタイムオーバを検出する機能を追加することで、チェック部５１のチェックを簡素化することができる。つまり、監視用タイマ６２を導入することで、チェック部５１の論理が簡単になるというメリットもある。
【実施例５】
【００４９】
図１０は本発明の第５の実施例によるデータ転送システムの構成例を示すブロック図である。図１０において、本発明の第５の実施例は外部指示Ｃによっても通常データＡ、パターン発生器１３の出力をセレクタ１４で切替え可能とした以外は上記の図６の本発明の第３の実施例と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の第３の実施例と同様である。但し、制御部１１は本発明の第３の実施例とは異なり、内部にリトライ回数カウンタ４２を備えていない。
【００５０】
つまり、本実施例では、外部指示Ｃによって任意のタイミングで、ＤＬＬ回路２１の再調整を実施することや、ＤＬＬ回路２１の再調整を禁止することもできる構成としている。
【００５１】
ＤＬＬ回路２１の再調整は通常動作を中断し、性能を低下させてしまう作業なので、極力実施したくない動作である。そこで、本実施例では、再調整を禁止させるモードも付加させておく。これはカウンタに関わらず、セレクタ１４を常に通常データＡ側に向けておくことで実現することができる。
【００５２】
図１１は本発明の第５の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図１０及び図１１を参照して本発明の第５の実施例によるサンプリングタイムの再調整処理について説明する。但し、図１１のステップＳ４２，Ｓ４４〜Ｓ４８の処理は図７のステップＳ２１〜Ｓ２６の処理と同様であるので、それらの処理についての説明は省略する。
【００５３】
本実施例では再調整禁止モードでない場合（図１１ステップＳ４１）、ＤＬＬ回路２１の再調整間隔時間になるか（図１１ステップＳ４２）、あるいは外部指示Ｃが入力されると（図１１ステップＳ４３）、パターン発生器１３が信号波形を定常波にさせるようなパターンを定常化に必要な期間送出することで、サンプリングタイムの再調整を行う（図１１ステップＳ４５）。
【００５４】
このように、本実施例では外部指示Ｃによって再調整を実行できる機能を設けることで、上記の再調整禁止時にも実施することができるようにしておく。また、本実施例では、電源投入等の初期調整命令を受付けた場合にも、サンプリングタイミング調整を開始することができる。
【実施例６】
【００５５】
図１２は本発明の第６の実施例によるデータ転送システムの構成例を示すブロック図である。図１２において、本発明の第６の実施例は送信側装置７にＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ）生成部７２を設け、受信側装置８にＥＣＣ部８１を設けた以外は上記の図６の本発明の第３の実施例と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の第３の実施例と同様である。但し、制御部７１は本発明の第３の実施例とは異なり、内部にリトライ回数カウンタ４２を備えていない。
【００５６】
本発明の第６の実施例ではＥＣＣによってデータ転送時のビットエラーを訂正し、データ転送の信頼性をさらに高めることを実現した構成を示している。つまり、本実施例では、送信側装置７にＥＣＣ生成部７２を、受信側装置８にＥＣＣ部８１をそれぞれ設けている。
【００５７】
上記の構成では再調整エラーとビットエラーとをそれぞれ独立に検出しているが、ＤＬＬ回路２１の再調整中は受信データが不定で良いため、わざわざＥＣＣチェックをする必要はない。むしろ、ＤＬＬ再調整を実施するために、ＥＣＣのパリティチャネルも、パリティでなく、データと同じ調整パターンを受取り、ビットエラーを検出してしまうため、ＥＣＣチェックを抑止しなければならない。
【００５８】
そのため、制御部７１はＥＣＣ制御信号７０１をＥＣＣ部８１に出力することで、ＥＣＣチェックの有無を制御する構成としている。このＥＣＣ制御信号７０１を追加することの利点は、ＤＬＬ回路２１の再調整中に訂正不能エラーが起きても、ＤＬＬ回路２１の再調整に影響を与えないことが多いので、無駄なエラー検出をすることを抑止することができる。
【００５９】
図１３は本発明の第６の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図１２及び図１３を参照して本発明の第６の実施例によるサンプリングタイムの再調整処理について説明する。但し、図１３のステップＳ５２，Ｓ５３，Ｓ５５〜Ｓ５８の処理は図７のステップＳ２１〜Ｓ２６の処理と同様であるので、それらの処理についての説明は省略する。
【００６０】
本実施例ではまずＥＣＣ生成部７２でＥＣＣを生成し、パリティを付加する（図１３ステップＳ５１）。その後、本実施例では、ＤＬＬ回路２１の再調整を行わない場合（図１３ステップＳ５２）、通常データＡを受信側装置８のＤＬＬ回路２１に送信する（図１３ステップＳ５３）。
【００６１】
これに対し、本実施例では、ＤＬＬ回路２１の再調整を行う場合（図１３ステップＳ５２）、ＥＣＣ制御信号７０１にてＥＣＣ部８１のＥＣＣチェックを抑止し（図１３ステップＳ５４）、パターン発生器１３が信号波形を定常波にさせるようなパターンを定常化に必要な期間送出することで、サンプリングタイムの再調整を行う（図１３ステップＳ５５）。
【００６２】
また、本実施例ではＤＬＬ回路２１の再調整に成功すると（図１３ステップＳ５８）、ＥＣＣ制御信号７０１にてＥＣＣ部８１に対するＥＣＣチェックの抑止を解除する（図１３ステップＳ５９）。
【００６３】
このように、本実施例では、ＤＬＬ回路２１の再調整中以外の時にのみ、通常データＡにＥＣＣを付加して送信することで、ＤＬＬ回路２１の再調整中の無駄なＥＣＣチェックを行うことなく、データ転送の信頼性をさらに高めることができる。
【実施例７】
【００６４】
図１４は本発明の第７の実施例によるデータ転送システムの構成例を示すブロック図である。図１４において、本発明の第７の実施例は制御部９１から受信側装置１０に制御信号９０１を送ることで、ＤＬＬ回路２１やチェック部５１の制御をも行える構成とした以外は上記の図１０の本発明の第５の実施例と同様の構成となっており、同一構成要素には同一符号を付してある。また、同一構成要素の動作は本発明の第３の実施例と同様である。
【００６５】
図１４は図１０とは異なり、外部指示Ｃを図示していない。また、本実施例では、制御信号９０１専用のインタフェースを設けることで、通常データＡ、再調整用のパターンのインタフェース共有をも実現することができる。
【００６６】
図１４では、制御部９１から受信側装置１０に制御信号９０１を送ることによって、受信側装置１０のＤＬＬ回路２１、チェック部５１をも制御することを実現している構成を示している。この制御信号９０１によって、受信側装置１０は送信側装置９から送られてくるデータが通常データＡなのか、再調整用のパターンなのかが判別しやすくなる。しかも、チェック部５１のチェック方法を変更させたり、チェック禁止とさせたりすることで、結果報告を受取る時間を省略させ、性能改善にも寄与する。
【００６７】
ここで、制御信号９０１用にインタフェースを追加する場合、そのチャネルには信頼性の高い別のインタフェースを使用することによって、そのチャネル自体の再調整を不用とすることも可能である。また、制御信号９０１の追加によって、他のインタフェースを共有化することもできる。
【００６８】
図１５は本発明の第７の実施例による送信側装置内の制御部の構成を示すブロック図である。図１５において、制御部９１は再調整間隔カウンタ１１１と、セレクタ切替指示部１１２と、ホールド信号生成部１１３と、監視用タイマ１１４と、リトライ指示部１１５と、リトライ回数カウンタ１１６と、装置停止指示部１１７とから構成されている。
【００６９】
再調整間隔カウンタ１１１（図１４のカウンタ１２に対応）は予め設定された再調整間隔を計数し、その計数値をセレクタ切替指示部１１２及びホールド信号生成部１１３に通知する。セレクタ切替指示部１１２は再調整間隔カウンタ１１１からの計数値と受信側装置２からの結果報告とを基に、セレクタ１４へのセレクタ切替信号を生成する。
【００７０】
ホールド信号生成部１１３は再調整間隔カウンタ１１１からの計数値を基にホールド信号を生成する。リトライ指示部１１５は監視用タイマ１１４からの時間情報と受信側装置２からの結果報告とを基に、リトライ信号を生成する。リトライ回数カウンタ１１６は受信側装置２からの結果報告を基に、リトライ回数を計数する。装置停止指示部１１７はリトライ回数カウンタ１１６からのリトライ回数を基に、装置停止信号を生成する。
【００７１】
本実施例では、制御部９１を上記のような構成とし、各回路からセレクタ１４へのセレクタ切替信号、ホールド信号、リトライ信号、装置停止信号をそれぞれ出力することで、上述した本発明の第１〜第６の実施例の動作を実現することができる。
【実施例８】
【００７２】
図１６は本発明の第８の実施例によるデータ転送システムの構成例を示すブロック図である。図１６においては、共有メモリのような受信側が多くのポートに分岐している装置におけるＤＬＬ回路の再調整を行うための構成を示している。
【００７３】
本実施例では、制御部１１、カウンタ１２は送信側装置１に一つしか設けていないが、受信側ポート２０１〜２０ｎのポート数分のパターン発生器１３−１〜１３−ｎと、受信側ポート２０１〜２０ｎのポート数分のチェック部５１−１〜５１−ｎを備えている。
【００７４】
図１６に示す構成では、それぞれの受信側ポート２０１〜２０ｎに対応した通常データＡ１〜Ａｎのインタフェース、パターン発生器１３−１〜１３−ｎを有しているが、一つのカウンタ１２で全ての受信側ポート２０１〜２０ｎのパターン発生器１３−１〜１３−ｎの出力へセレクタ１４−１〜１４−ｎを切替えている。
【００７５】
受信側ポート２０１〜２０ｎ各々では、チェック自体もポート毎に実施され、個別に結果報告（ポート＃１結果報告〜ポート＃ｎ結果報告）を返信する。そして、ＤＬＬ回路２１−１〜２１−ｎの再調整が正常終了した受信側ポート２０１〜２０ｎ毎に通常動作に復帰する（全ての受信側ポート２０１〜２０ｎが正常にＤＬＬ回路２１−１〜２１−ｎの再調整を終えるまで、待つ必要はない）。
【００７６】
全ての受信側ポート２０１〜２０ｎがＤＬＬ回路２１−１〜２１−ｎの再調整を終了した時点で、カウンタ１２はリセットされ、カウントアップを開始する。よって、ＤＬＬ回路２１−１〜２１−ｎの再調整の開始は全ての受信側ポート２０１〜２０ｎで一斉実行しているが、その終了は受信側ポート２０１〜２０ｎ毎にすることで性能低下を抑えている。
【００７７】
図１７は本発明の第８の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。これら図１６及び図１７を参照して本発明の第８の実施例によるサンプリングタイムの再調整処理について説明する。但し、図１７のステップＳ６１〜Ｓ６５，Ｓ６７〜Ｓ６９の処理は図３のステップＳ１〜Ｓ５の処理と同様であるので、それらの処理についての説明は省略する。
【００７８】
本実施例では送信側装置１が通常動作を再開するか、再調整をリトライするかを判断し、受信側ポート２０１〜２０ｎ各々において通常動作の再開または再調整のリトライを実行する（図１７のステップＳ６６，Ｓ７０）。これによって、本実施例では、ＤＬＬ回路２１−１〜２１−ｎの再調整の開始を全ての受信側ポート２０１〜２０ｎで一斉に実行しているが、その終了を受信側ポート２０１〜２０ｎ毎にすることができる。
【００７９】
図１６に示す構成では一つの送信側装置１に対して複数の受信側ポート２０１〜２０ｎが存在しているが、逆に、複数の送信側に対して一つの受信側しかない場合も、ＤＬＬ回路の再調整は可能である。その際、制御部１１は受信側に一つ存在すれば、上記と同様に制御することができる。
【００８０】
すなわち、受信側には複数の送信側に対応して複数のＤＬＬ回路が配設されており、それら複数の送信側から対応するＤＬＬ回路に再調整用のパターンを送信することで、各ＤＬＬ回路の再調整は可能である。その場合には、制御部１１を受信側に配置することで、制御部１１内のカウンタが所定期間をの経過を通知する毎に複数の送信側に対して再調整の開始を指示することができる。但し、複数の送信側各々に制御部１１を配置することも可能である。
【実施例９】
【００８１】
図１８は本発明の第９の実施例によるデータ転送システムの構成例を示すブロック図である。図１８においては、ＣＰＵ−メモリ間双方向転送のような、双方向に対してＤＬＬ回路３０７，４０６の再調整可能な構成を示している。つまり、装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０双方でそれぞれＤＬＬ回路３０７，４０６の再調整パターンを送受信し、サンプリングタイムを再調整している。
【００８２】
装置（＃１）３０は装置＃１内部回路３０１と、制御部３０２と、チェック部３０３と、ＩＯ（入出力）マクロ回路３０４とからなり、ＩＯマクロ回路３０４にはＴＸ（トランスミッタ）３０５と、ＤＬＬ回路３０７を持つＲＸ（レシーバ）３０６とを備えている。装置（＃２）４０は装置＃２内部回路４０１と、チェック部４０２と、ＩＯマクロ回路４０３とからなり、ＩＯマクロ回路４０３にはＴＸ４０４と、ＤＬＬ回路４０６を持つＲＸ４０５とを備えている。
【００８３】
上記のように、本実施例によるデータ転送システムでは、装置（＃１）３０のみに制御部３０２があり、チェック部３０３，４０２は装置（＃１，＃２）３０，４０それぞれで保持している。ＤＬＬ回路３０７，４０６はＲＸ３０６，４０５内にあるものとしている。尚、制御部３０２の構成は図１５に示す制御部９１と同様の構成となっている。
【００８４】
図１８を参照して本実施例によるデータ転送システムの双方向転送時におけるＤＬＬ回路３０７，４０６の再調整について説明する。一定時間になると、装置（＃１）３０の制御部３０２から装置（＃２）４０へＤＬＬ回路３０７，４０６の再調整開始指示を送出する。その後に、本実施例では装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０の方向へそれぞれ再調整パターン送出を開始する。
【００８５】
本実施例ではチェック部３０３，４０２でエラーを検出し、その検出結果を制御部３０２へ送出する。本実施例では装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０のどちらのＤＬＬ回路３０７，４０６の再調整も終了すれば、通常データ送出動作に戻る。本実施例ではＤＬＬ回路３０７，４０６の再調整が失敗すれば、制御部３０２はもう一度再調整パターン送出を指示し、成功するまでリトライする。
【００８６】
図１９は本発明の第９の実施例によるデータ転送システムの動作例を示すシーケンスチャートであり、図２０は本発明の第９の実施例によるデータ転送システムの他の動作例を示すシーケンスチャートである。これら図１８〜図２０を参照して本発明の第９の実施例によるデータ転送システムの動作について説明する。尚、本実施例では制御チャネル３１１，４１１を持つことによって、通常データ、再調整パターン、結果報告のインタフェースを共有化している。
【００８７】
本実施例によるデータ転送システムの動作例のケース＃１では、図１９に示すように、まず装置（＃１）３０→装置（＃２）４０の方向でのＤＬＬ回路４０６の再調整が終了してから（図１９のａ１〜ａ５）、装置（＃２）４０→装置（＃１）３０の方向でのＤＬＬ回路３０７の再調整を行っている（図１９のａ６〜ａ８）。
【００８８】
装置（＃１）３０→装置（＃２）４０への再調整中は、装置（＃２）４０→装置（＃１）３０の転送は通常データ転送可能なため、結果報告を正常に受取ることができる。したがって、一方向ずつＤＬＬ回路３０７，４０６を再調整するケースでは片方の転送は通常動作を行うことができるため、信頼性の高いＤＬＬ回路３０７，４０６の再調整を実施することができる。しかしながら、ＤＬＬ回路３０７，４０６の再調整が一方ずつ実行されるので、時間がかかってしまい、性能が低下してしまう。
【００８９】
これに対し、本実施例によるデータ転送システムの動作例のケース＃２では、図２０に示すように、装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０の方向でのＤＬＬ回路３０７，４０６の再調整を同時に行うことで、性能を向上させている。図２０においては、装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０の方向での定常波パターンの送出を同時に行っているが（図２０のｂ３）、再調整パターンの送出は定常波パターンの送出に比べて短時間で済むため、装置（＃１）３０→装置（＃２）４０、装置（＃２）４０→装置（＃１）３０の方向で別々に行っており、また、装置（＃２）４０のエラー結果を装置（＃１）３０に知らせるためにも別々に行っている（図２０のｂ４，ｂ５）。
【００９０】
但し、このケース＃２ではそれぞれの結果報告転送も再調整インタフェースを用いるため、再調整が正常に終了しなければ報告を受取ることができない。そのため、図２０に示すように、装置（＃２）４０内でチェック結果から動作を判断する機構が必要になる。また、装置（＃２）４０からの応答を省略することで、さらに高速化を見込むことができるが、信頼性は低下してしまう。
【００９１】
このように、本発明では、定期的なＤＬＬ回路２１，２１−１〜２１−ｎ，３０７，４０６の再調整を実施し、装置稼動中のデータ同期保持を実現することができる。但し、ＤＬＬ回路２１，２１−１〜２１−ｎ，３０７，４０６の再調整を定期的に行うため、性能低下につながってしまうが、再調整間隔、パターン送出期間、ホールド期間、監視タイマ間隔を任意に指定することで、性能低下を極力抑えることが可能である。尚、上述した各実施例は相互に適用することも可能である。
【産業上の利用可能性】
【００９２】
この再調整制御は双方向転送や多ポート転送の装置にも適用可能であるため、様々な装置に対して実施可能な発明である。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態によるデータ転送システムの構成例を示すブロック図である。
【図２】本発明の第１の実施例による送信側装置内の制御部の構成を示すブロック図である。
【図３】本発明の第１の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図４】本発明の第２の実施例によるデータ転送システムの構成例を示すブロック図である。
【図５】本発明の第２の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図６】本発明の第３の実施例によるデータ転送システムの構成例を示すブロック図である。
【図７】本発明の第３の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図８】本発明の第４の実施例によるデータ転送システムの構成例を示すブロック図である。
【図９】本発明の第４の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図１０】本発明の第５の実施例によるデータ転送システムの構成例を示すブロック図である。
【図１１】本発明の第５の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図１２】本発明の第６の実施例によるデータ転送システムの構成例を示すブロック図である。
【図１３】本発明の第６の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図１４】本発明の第７の実施例によるデータ転送システムの構成例を示すブロック図である。
【図１５】本発明の第７の実施例による送信側装置内の制御部の構成を示すブロック図である。
【図１６】本発明の第８の実施例によるデータ転送システムの構成例を示すブロック図である。
【図１７】本発明の第８の実施例によるサンプリングタイムの再調整処理を示すフローチャートである。
【図１８】本発明の第９の実施例によるデータ転送システムの構成例を示すブロック図である。
【図１９】本発明の第９の実施例によるデータ転送システムの動作例を示すシーケンスチャートである。
【図２０】本発明の第９の実施例によるデータ転送システムの他の動作例を示すシーケンスチャートである。
【符号の説明】
【００９４】
１，３，４，６，７，９  送信側装置
２，５，８，１０  受信側装置
１１，４１，６１，７１，
９１，３０２  制御部
１２  カウンタ
１３，１３−１〜１３−ｎ  パターン発生器
１４，１４−１〜１４−ｎ  セレクタ
１５  記録媒体
２１，２１−１〜２１−ｎ，
３０７，４０６  ＤＬＬ回路
３０  装置（＃１）
４０  装置（＃２）
４２，１１６  リトライ回数カウンタ
５１，５１−１〜５１−ｎ，
３０３，４０２  チェック部
６２，１１４  監視用タイマ
７２  ＥＣＣ生成部
８１  ＥＣＣ部
１１１  再調整間隔カウンタ
１１２  セレクタ切替指示部
１１３  ホールド信号生成部
１１５  リトライ指示部
１１７  装置停止指示部
２０１〜２０ｎ  受信側ポート
３０１  装置＃１内部回路
３０４，４０３  ＩＯマクロ回路
３０５，４０４  ＴＸ
３０６，４０５  ＲＸ
４０１  装置＃２内部回路
【図１】
2005039638.tif 000003
【図２】
2005039638.tif 000004
【図３】
2005039638.tif 000005
【図４】
2005039638.tif 000006
【図５】
2005039638.tif 000007
【図６】
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【図７】
2005039638.tif 000009
【図８】
2005039638.tif 000010
【図９】
2005039638.tif 000011
【図１０】
2005039638.tif 000012
【図１１】
2005039638.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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