(57)【要約】【課題】２つの磁気抵抗効果素子を用いて１つの磁気記憶セルを構成することで読み出し出力の同相雑音を除去し、かつ、情報書き込み時の電流磁界の損失を低減して磁化反転を効率的に行う。しかも、磁気記憶セルの占有面積を抑えて大記憶容量化を図るとともに、構造を簡単にして製造を容易にする。【解決手段】記憶セル１は、２つのＴＭＲ素子２ａ，２ｂと、ＴＭＲ素子２ａ，２ｂに共通に設けられた１つの環状磁性層４とを備える。ＴＭＲ素子２ａ，２ｂは、互いに対して積層面に沿った方向に配置される。書込ビット線５及び書込ワード線６が、２つのＴＭＲ素子２ａ，２ｂに対して共通に設けられる。環状磁性層４は、積層面に沿った方向を軸方向とするように配設されるとともに、前記複数の導線によって貫かれるように構成される。【選択図】        図４
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【特許請求の範囲】
【請求項１】
それぞれ積層体で構成され互いに対して積層面に沿った方向に配置された第１及び第２の磁気抵抗効果素子と、
前記第１及び第２の磁気抵抗効果素子に対して共通にするように前記第１及び第２の磁気抵抗効果素子をそれぞれ構成する前記積層体の一方の面側に配設されて、前記第１及び第２の磁気抵抗効果素子に対して共通に設けられた複数の導線が発生する電流磁界の磁路を形成する第１の磁性層と、
を備え、
前記第１の磁性層を通過する前記電流磁界に基づいて、前記第１及び第２の磁気抵抗効果素子の電気抵抗の高低の状態が同時に変化することを特徴とする磁気記憶セル。
【請求項２】
前記第１の磁性層は、前記積層面に沿った方向を軸方向とするように配設されるとともに前記複数の導線によって貫かれるように構成された環状磁性層であることを特徴とする請求項１記載の磁気記憶セル。
【請求項３】
前記第１及び第２の磁気抵抗効果素子がそれぞれ前記第１の磁性層に電気的に接続されていることを特徴とする請求項１又は２記載の磁気記憶セル。
【請求項４】
前記複数の導線は、前記環状磁性層を貫く領域において互いに平行に延びていることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶セル。
【請求項５】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、前記積層面に垂直な方向に電流が流れるように構成されたことを特徴とする１乃至４のいずれかに記載の磁気記憶セル。
【請求項６】
前記第１の磁気抵抗効果素子の電気抵抗が相対的に低くかつ前記第２の磁気抵抗効果素子の電気抵抗が相対的に高い第１の状態と、前記第１の磁気抵抗効果素子の電気抵抗が相対的に高くかつ前記第２の磁気抵抗効果素子の電気抵抗が相対的に低い第２の状態の、いずれかをとり、前記第１及び第２の状態に対応して情報が記憶されることを特徴とする請求項１乃至５のいずれかに記載の磁気記憶セル。
【請求項７】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、磁化方向が固定された第２の磁性層、及び、外部磁界によって磁化方向が変化する第３の磁性層を、互いに同じ積層順序で含み、
前記第１及び第２の磁気抵抗効果素子の各々の電気抵抗の高低の状態が、当該磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向の相対関係に応じて定まり、
前記電流磁界に基づいて、前記第１及び第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向の向きが同時に変化することを特徴とする請求項１乃至６のいずれかに記載の磁気記憶セル。
【請求項８】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、前記第２及び第３の磁性層間にトンネルバリア層を有することを特徴とする請求項７記載の磁気記憶セル。
【請求項９】
前記第１の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に平行となりかつ前記第２の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に反平行となる第１の状態と、前記第１の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に反平行となりかつ前記第２の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に平行となる第２の状態の、いずれかをとり、前記第１及び第２の状態に対応して情報が記憶されることを特徴とする請求項７又は８記載の磁気記憶セル。
【請求項１０】
前記第１及び第２の磁気抵抗効果素子のうちの少なくとも一方の磁気抵抗効果素子の前記第３の磁性層が、前記第１の磁性層の一部を構成することを特徴とする請求項７乃至９のいずれかに記載の磁気記憶セル。
【請求項１１】
前記第１の磁気抵抗効果素子の前記第２の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の第２の磁性層の磁化方向が、互いに実質的に反平行となるように設定され、
前記第１の磁気抵抗効果素子の前記第３の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向は、前記電流磁界に基づいて、互いに実質的に平行となるように変化することを特徴とする請求項７乃至１０のいずれかに記載の磁気記憶セル。
【請求項１２】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側に積層された反強磁性層を含み、
前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記反強磁性層は、当該磁気抵抗効果素子の前記第２の磁性層の面上に積層されて当該第２の磁性層と交換結合し、
前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第２の磁性層と前記反強磁性層との間に順次積層された１つ以上の２層膜を含み、
前記他方の磁気抵抗効果素子の前記１つ以上の２層膜はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層側の非磁性導電層及びその反対側の強磁性層からなり、
前記他方の磁気抵抗効果素子の前記反強磁性層は、当該磁気抵抗効果素子の前記１つ以上の２層膜を構成する前記強磁性層のうち当該磁気抵抗効果素子の前記反強磁性層と積層方向に隣接する強磁性層と交換結合し、
前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記他方の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数が奇数である、
ことを特徴とする請求項１１記載の磁気記憶セル。
【請求項１３】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側に積層された反強磁性層を含み、
前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層と前記反強磁性層との間に順次積層された１つ以上の２層膜を含み、
前記第１及び第２の磁気抵抗効果素子の前記１つ以上の２層膜はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層側の非磁性導電層及びその反対側の強磁性層からなり、
前記第１及び第２の磁気抵抗効果素子の前記反強磁性層はそれぞれ、当該磁気抵抗効果素子の前記１つ以上の２層膜を構成する前記強磁性層のうち当該磁気抵抗効果素子の前記反強磁性層と積層方向に隣接する強磁性層と交換結合し、
前記第１の磁気抵抗効果素子の前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記第２の磁気抵抗効果素子の前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記第１の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数、及び、前記第２の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数のうち、一方の回数が奇数で他方の回数が偶数である、
ことを特徴とする請求項１１記載の磁気記憶セル。
【請求項１４】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側の面上に積層され当該磁気抵抗効果素子の前記第２の磁性層と交換結合した反強磁性層を含み、
前記第１の磁気抵抗効果素子の前記反強磁性層、及び、前記第２の磁気抵抗効果素子の前記反強磁性層が、互いにブロッキング温度の異なる反強磁性材料で構成されたことを特徴とする請求項１１記載の磁気記憶セル。
【請求項１５】
前記第１の磁気抵抗効果素子の前記第２の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第２の磁化方向が、互いに実質的に平行となるように設定され、
前記第１の磁気抵抗効果素子の前記第３の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向は、前記電流磁界に基づいて、互いに実質的に反平行となるように変化することを特徴とする請求項７乃至１０のいずれかに記載の磁気記憶セル。
【請求項１６】
前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記第３の磁性層は、前記第１の磁性層の一部を構成するかあるいは前記第１の磁性層と直接に接し、
前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層されそれらの間を反強磁性結合させる非磁性導電層を含むことを特徴とする請求項１５記載の磁気記憶セル。
【請求項１７】
前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記第３の磁性層は、前記第１の磁性層の一部を構成するかあるいは前記第１の磁性層と直接に接し、
前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層された２層以上の非磁性導電層及び１層以上の強磁性層を含み、
前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、
前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記他方の磁気抵抗効果素子における前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数が奇数である、
ことを特徴とする請求項１５記載の磁気記憶セル。
【請求項１８】
前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層された２層以上の非磁性導電層及び１層以上の強磁性層を含み、
前記第１の磁気抵抗効果素子において、前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、
前記第２の磁気抵抗効果素子において、前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、
前記第１の磁気抵抗効果素子において、前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記第２の磁気抵抗効果素子において、前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、
前記第１の磁気抵抗効果素子おける前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数、及び、前記第２の磁気抵抗効果素子における前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数のうち、一方の回数が奇数で他方の回数が偶数である、
ことを特徴とする請求項１５記載の磁気記憶セル。
【請求項１９】
前記第１及び第２の磁気抵抗効果素子に流れる電流に基づいて情報が読み出されることを特徴とする請求項１乃至１８のいずれかに記載の磁気記憶セル。
【請求項２０】
情報を記憶する複数の磁気記憶セルを備え、前記各磁気記憶セルが請求項１乃至１９のいずれかに記載の磁気記憶セルであることを特徴とする磁気メモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶セル及びこれを用いた磁気メモリデバイスに関するものである。
【０００２】
【従来の技術】
従来から、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の磁気メモリデバイスでは、磁気記憶セルとして、ＴＭＲ素子（トンネル磁気抵抗効果素子）等の磁気抵抗効果素子が用いられている（特許文献１，２等）。
【０００３】
このような磁気メモリデバイスとして、特許文献１，２には、磁気記憶セル（メモリセル）を一対のＴＭＲ素子で構成し、対をなす２つのＴＭＲ素子からの出力を差動増幅して読み出し出力を得る磁気メモリデバイスが、複数種類開示されている。これらの磁気メモリデバイスでは、常に、いずれか一方のＴＭＲ素子ではフリー層（外部磁界によって磁化方向が変化する磁性層）とピンド層（磁化方向が固定された磁性層）の磁化方向が互いに平行（すなわち、当該ＴＭＲ素子の電気抵抗が低い状態）となるとともに、他方のＴＭＲ素子ではフリー層とピンド層の磁化方向が反平行（すなわち、当該ＴＭＲ素子の電気抵抗が高い状態）となるように、相補的に書き込みがなされる。そして、２つのＴＭＲ素子の出力を差動増幅して読み出すことで、読み出し出力の同相雑音が除去されてＳ／Ｎが向上する。
【０００４】
特許文献１の図６に開示された磁気メモリデバイス（以下、「第１の従来例」と呼ぶ。）では、磁気記憶セルを構成する一対のＴＭＲ素子は、互いに対して積層面に沿った方向に配置されている。この第１の従来例では、前記一対のＴＭＲ素子のピンド層の磁化方向は互いに平行（同じ向き）となるように設定されている。また、この第１の従来例では、前記一対のＴＭＲ素子におけるフリー層とピンド層の積層順序は互いに同じである。さらに、前記一対のＴＭＲ素子のうちの一方のＴＭＲ素子に対して２本の書き込み線が設けられ、これらの２本の書き込み線が生ずる電流磁界（電流を流すことにより誘導される磁界）によって当該一方のＴＭＲ素子のフリー層の磁化方向が変化されるように、構成されている。これらの２本の書き込み線は、前記一方のＴＭＲ素子に対してその積層方向の両側に配置されて、前記一方のＴＭＲ素子を挟んでいる。また、前記一対のＴＭＲ素子のうちの他方のＴＭＲ素子に対して、前記２本の書き込み線とは別の２本の書き込み線が設けられ、これらの２本の書き込み線が生ずる電流磁界によって当該他方のＴＭＲ素子のフリー層の磁化方向が変化されるように、構成されている。これらの２本の書き込み線は、前記他方のＴＭＲ素子に対してその積層方向の両側に配置されて、前記一方のＴＭＲ素子を挟んでいる。そして、この第１の従来例では、一方のＴＭＲ素子に対して設けられた２本の書き込み線と他方のＴＭＲ素子に対して設けられた２本の書き込み線の、合計４本の書き込み線の電流の方向をそれぞれ設定することで、一対のＴＭＲ素子のフリー層の磁化方向を独立に制御することにより、１つの磁気記憶セルに対して前述した相補的な書き込みを実現している。
【０００５】
また、特許文献１の図１０に開示された磁気メモリデバイス（以下、「第２の従来例」と呼ぶ。）では、磁気記憶セルを構成する一対のＴＭＲ素子は、互いに対して積層方向に配置されている。この第２の従来例においても、前記第１の従来例と同様に、前記一対のＴＭＲ素子のピンド層の磁化方向は互いに平行（同じ向き）となるように設定されている。また、この第２の従来例においても、前記第１の従来例と同様に、前記一対のＴＭＲ素子におけるフリー層とピンド層の積層順序は互いに同じである。さらに、この第２の従来例では、前記一対のＴＭＲ素子の両方に対して共通して１本の書き込み線が設けられ、前記一対のＴＭＲ素子のうちの一方のＴＭＲ素子に対して別の１本の書き込み線が設けられ、前記一対のＴＭＲ素子のうちの他方のＴＭＲ素子に対して更に別の１本の書き込み線が設けられている。そして、前記一対のＴＭＲ素子の両方に共通して設けられた１本の書き込み線と前記一方のＴＭＲ素子に対して設けられた１本の書き込み線が生ずる電流磁界によって、当該一方のＴＭＲ素子のフリー層の磁化方向が変化されるように、構成されている。前記一対のＴＭＲ素子の両方に共通して設けられた１本の書き込み線と前記他方のＴＭＲ素子に対して設けられた１本の書き込み線が生ずる電流磁界によって、当該他方のＴＭＲ素子のフリー層の磁化方向が変化されるように、構成されている。前記一対のＴＭＲ素子の両方に共通して設けられた１本の書き込み線は、前記一対のＴＭＲ素子の間に配置され、前記一方のＴＭＲ素子に対して設けられた１本の書き込み線は当該一方のＴＭＲ素子の前記他方のＴＭＲ素子とは反対側に配置され、前記他方のＴＭＲ素子に対して設けられた１本の書き込み線は当該他方のＴＭＲ素子の前記一方のＴＭＲ素子とは反対側に配置されている。そして、この第２の従来例では、前述した合計３本の書き込み線の電流の方向をそれぞれ設定することで、一対のＴＭＲ素子のフリー層の磁化方向を独立に制御することにより、１つの磁気記憶セルに対して前述した相補的な書き込みを実現している。
【０００６】
また、特許文献２の図２に開示された磁気メモリデバイス（以下、「第３の従来例」と呼ぶ。）では、磁気記憶セルを構成する一対のＴＭＲ素子は、前記第２の従来例と同様に、互いに対して積層方向に配置されている。この第３の従来例においても、前記第１の従来例と同様に、前記一対のＴＭＲ素子のピンド層の磁化方向は互いに平行（同じ向き）となるように設定されている。また、この第３の従来例では、前記一対のＴＭＲ素子におけるフリー層とピンド層の積層順序は互いに逆であり、前記一対のＴＭＲ素子のフリー層が互いに近づくように積層され、これらのフリー層同士がそれらの間に積層された非磁性導電層により反強磁性結合されている。さらに、この第３の従来例では、前記一対のＴＭＲ素子の両方に対して共通して２本の書き込み線が設けられ、これらの２本の書き込み線によって前記一対のＴＭＲ素子の全体が積層方向の両側から挟まれ、これらの２本の書き込み線が生ずる電流磁界によって一対のＴＭＲ素子のフリー層の磁化方向が変化されるように構成されている。そして、この第３の従来例では、合計２本の書き込み線の電流の方向を設定することで、一対のＴＭＲ素子のフリー層の磁化方向を一括して制御することにより、１つの磁気記憶セルに対して前述した相補的な書き込みを実現している。
【０００７】
【特許文献１】
特開２００１−２３６７８１号公報
【特許文献２】
特開２００１−２６６５６７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、前記第１乃至第３の従来例では、複数の書き込み線が発生する電流磁界によって、１つの磁気記憶セルを構成する一対のＴＭＲ素子のフリー層の磁化方向を変化させ、これにより当該磁気記憶セルに情報を記憶させているが、この電流磁界を効率良く案内するような磁路が形成されていなかった。したがって、前記第１乃至第３の従来例のような、磁気記憶セルが一対のＴＭＲ素子で構成された従来の磁気メモリデバイスでは、電流磁界の損失が大きく、各フリー層の磁化反転を効率的に行うことができなかった。
【０００９】
また、磁気メモリデバイスにおいては、一般的に、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができることや、構造が簡単で製造が容易であることなどが、基本的に要請されている。
【００１０】
本発明は、このような事情に鑑みてなされたもので、２つの磁気抵抗効果素子を用いて１つの磁気記憶セルを構成することで読み出し出力の同相雑音を除去することができるとともに、情報書き込み時の電流磁界の損失を低減して磁化反転を効率的に行うことができ、しかも、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができるとともに構造が簡単で製造が容易である、磁気記憶セル及びこれを用いた磁気メモリデバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による磁気記憶セルは、それぞれ積層体で構成され互いに対して積層面に沿った方向に配置された第１及び第２の磁気抵抗効果素子と、前記第１及び第２の磁気抵抗効果素子に対して共通にするように前記第１及び第２の磁気抵抗効果素子をそれぞれ構成する前記積層体の一方の面側に配設されて、前記第１及び第２の磁気抵抗効果素子に対して共通に設けられた複数の導線が発生する電流磁界の磁路を形成する第１の磁性層と、を備え、前記第１の磁性層を通過する前記電流磁界に基づいて、前記第１及び第２の磁気抵抗効果素子の電気抵抗の高低の状態が同時に変化するものである。
【００１２】
この第１の態様によれば、前記第１乃至第３の従来例と同様に、２つの磁気抵抗効果素子で磁気記憶セルが構成されているので、２つの磁気抵抗効果素子の出力を差動増幅して読み出すことで、読み出し出力の同相雑音が除去されてＳ／Ｎが向上する。
【００１３】
また、前記第１の態様では、前記複数の導線が発生する電流磁界の磁路を形成する第１の磁性層を備え、この第１の磁性層を通過する電流磁界に基づいて２つの磁気抵抗効果素子の電気抵抗の高低の状態が変化するので、第１の磁性層によって前記電流磁界の損失を低減することができ、これにより、情報書き込み時の磁化反転を効率的に行うことができる。
【００１４】
さらに、前記第１の態様では、前記電流磁界を発生する前記複数の導線が２つの磁気抵抗効果素子に対して共通に設けられ、前記電流磁界に基づいて２つの磁気抵抗効果素子の電気抵抗の高低の状態が同時に変化するので、１つの磁気記憶セルに対する当該導線の本数が減る。したがって、構造が簡単となりその製造プロセスが容易となるとともに、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができる。
【００１５】
さらにまた、前記第１の態様では、２つの磁気抵抗効果素子が互いに対して積層面に沿った方向に配置され、第１の磁性層が２つの磁気抵抗効果素子に対して共通するようにこれらの磁気抵抗効果素子を構成する積層体に対して同じ側に配設されているので、第１の磁性層を２つの磁気抵抗効果素子に対してそれぞれ別々に設ける場合に比べて、前記第１の磁性層の構造が簡単となりその製造プロセスが容易となるとともに、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができる。
【００１６】
本発明の第２の態様による磁気記憶セルは、前記第１の態様において、前記第１の磁性層は、前記積層面に沿った方向を軸方向とするように配設されるとともに前記複数の導線によって貫かれるように構成された環状磁性層であるものである。ここで、「環状磁性層」の「環状」とは、内部を貫く導線からみたとき、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、複数の導線を横切る方向の断面が閉じている状態を示す。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、環状磁性層は、例えば、製造工程において発生する程度の酸化膜は含んでいてもよい。また、「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫く複数の導線の延在方向を示す。
【００１７】
この第２の態様によれば、前記第１の磁性層が前記環状磁性層であるので、前記第１の磁性層によって、前記複数の導線が発生する電流磁界の閉磁路が形成される。したがって、前記電流磁界の損失をより低減することができ、これにより、情報書き込み時の磁化反転をより効率的に行うことができる。また、前記第１の磁性層によって、前記複数の導線が発生する電流磁界の閉磁路が形成されるので、当該磁気記憶セルに対して設けられた複数の導線が発生する電流磁界が隣接した磁気記憶セルへ与える影響が低減され、これにより、情報の誤った書き込みが防止される。もっとも、前記第１の態様では、前記第１の磁性層は、必ずしも環状磁性層である必要はなく、前記複数の導線が発生する電流磁界に関して例えば閉磁路の一部が欠落したような磁路を形成するように構成してもよい。
【００１８】
本発明の第３の態様による磁気記憶セルは、前記第１又は第２の態様において、前記第１及び第２の磁気抵抗効果素子がそれぞれ前記第１の磁性層に電気的に接続されているものである。
【００１９】
この第３の態様によれば、前記第１の磁性層が配線層として兼用されるので、配線構造を簡単にすることができる。
【００２０】
本発明の第４の態様による磁気記憶セルは、前記第１乃至第３のいずれかの態様において、前記複数の導線は、前記環状磁性層を貫く領域において互いに平行に延びているものである。
【００２１】
この第４の態様によれば、前記複数の導線に電流を流すことによって生ずる合成磁界を、複数の導線が前記環状磁性層を貫く領域において互いに交差する場合よりも大きくすることができ、情報書き込み時の磁化反転をより効率的に行うことができる。
【００２２】
本発明の第５の態様による磁気記憶セルは、前記第１乃至第４のいずれかの態様において、前記第１及び第２の磁気抵抗効果素子はそれぞれ、前記積層面に垂直な方向に電流が流れるように構成されたものである。
【００２３】
この第５の態様は、第１及び第２の磁気抵抗効果素子の構造として、いわゆるＣＰＰ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  Ｐｌａｎｅ）構造（膜面に対して垂直にセンス電流を流す構造）を採用した例であるが、前記第１乃至第４の態様では、いわゆるＣＩＰ（Ｃｕｒｒｅｎｔ  Ｉｎ  Ｐｌａｎｅ）構造（膜面に対して平行にセンス電流を流す構造）を採用してもよい。
【００２４】
本発明の第６の態様による磁気記憶セルは、前記第１乃至第５のいずれかの態様において、前記第１の磁気抵抗効果素子の電気抵抗が相対的に低くかつ前記第２の磁気抵抗効果素子の電気抵抗が相対的に高い第１の状態と、前記第１の磁気抵抗効果素子の電気抵抗が相対的に高くかつ前記第２の磁気抵抗効果素子の電気抵抗が相対的に低い第２の状態の、いずれかをとり、前記第１及び第２の状態に対応して情報が記憶されるものである。
【００２５】
この第６の態様のように、第１及び第２の磁気抵抗効果素子の電気抵抗の高低状態の相補的な関係によって、情報（例えば「１」と「０」のような２値情報）が記憶されることが好ましい。
【００２６】
本発明の第７の態様による磁気記憶セルは、前記第１乃至第６のいずれかの態様において、（ａ）前記第１及び第２の磁気抵抗効果素子はそれぞれ、磁化方向が固定された第２の磁性層、及び、外部磁界によって磁化方向が変化する第３の磁性層を、互いに同じ積層順序で含み、（ｂ）前記第１及び第２の磁気抵抗効果素子の各々の電気抵抗の高低の状態が、当該磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向の相対関係に応じて定まり、（ｃ）前記電流磁界に基づいて、前記第１及び第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向の向きが同時に変化するものである。
【００２７】
この第７の態様は、第１及び第２の磁気抵抗効果素子の主要な構成の例を挙げたものである。
【００２８】
本発明の第８の態様による磁気記憶セルは、前記第７の態様において、前記第１及び第２の磁気抵抗効果素子はそれぞれ、前記第２及び第３の磁性層間にトンネルバリア層を有するものである。
【００２９】
この第８の態様は、第１及び第２の磁気抵抗効果素子としてＴＭＲ素子を採用した例を挙げたものである。もっとも、前記第１乃至第７の態様では、例えば、前記第２及び第３の磁性層間に非磁性金属層を設け、第１及び第２の磁気抵抗効果素子としてＣＰＰ構造を持つＧＭＲ素子を採用してもよい。
【００３０】
本発明の第９の態様による磁気記憶セルは、前記第７又は第８の態様において、前記第１の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に平行となりかつ前記第２の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に反平行となる第１の状態と、前記第１の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に反平行となりかつ前記第２の磁気抵抗効果素子の前記第２及び第３の磁性層の磁化方向が互いに実質的に平行となる第２の状態の、いずれかをとり、前記第１及び第２の状態に対応して情報が記憶されるものである。
【００３１】
この第９の態様のように、第１及び第２の磁気抵抗効果素子における第２及び第３の磁性層の磁化方向の平行・反平行の相補的な関係によって、情報（例えば「１」と「０」のような２値情報）が記憶されることが好ましい。
【００３２】
本発明の第１０の態様による磁気記憶セルは、前記第７乃至第９のいずれかの態様において、前記第１及び第２の磁気抵抗効果素子のうちの少なくとも一方の磁気抵抗効果素子の前記第３の磁性層が、前記第１の磁性層の一部を構成するものである。この第１０の態様によれば、層構造が簡略化されるので、好ましい。
【００３３】
本発明の第１１の態様による磁気記憶セルは、前記第７乃至第１０のいずれかの態様において、（ａ）前記第１の磁気抵抗効果素子の前記第２の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の第２の磁性層の磁化方向が、互いに実質的に反平行となるように設定され、（ｂ）前記第１の磁気抵抗効果素子の前記第３の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向は、前記電流磁界に基づいて、互いに実質的に平行となるように変化するものである。
【００３４】
この第１１の態様は、第１及び第２の磁気抵抗効果素子の第２及び第３の磁性層の平行・反平行の磁化方向の相補的な関係を、第１及び第２の磁気抵抗効果素子の第２の磁性層の磁化方向を実質的に逆向き（反平行）にすることで、実現する例である。
【００３５】
本発明の第１２の態様による磁気記憶セルは、前記第１１の態様において、（ａ）前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側に積層された反強磁性層を含み、（ｂ）前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記反強磁性層は、当該磁気抵抗効果素子の前記第２の磁性層の面上に積層されて当該第２の磁性層と交換結合し、（ｃ）前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第２の磁性層と前記反強磁性層との間に順次積層された１つ以上の２層膜を含み、（ｄ）前記他方の磁気抵抗効果素子の前記１つ以上の２層膜はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層側の非磁性導電層及びその反対側の強磁性層からなり、（ｅ）前記他方の磁気抵抗効果素子の前記反強磁性層は、当該磁気抵抗効果素子の前記１つ以上の２層膜を構成する前記強磁性層のうち当該磁気抵抗効果素子の前記反強磁性層と積層方向に隣接する強磁性層と交換結合し、（ｆ）前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｇ）前記他方の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数が奇数であるものである。
【００３６】
本発明の第１３の態様による磁気記憶セルは、前記第１１の態様において、（ａ）前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側に積層された反強磁性層を含み、（ｂ）前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層と前記反強磁性層との間に順次積層された１つ以上の２層膜を含み、（ｃ）前記第１及び第２の磁気抵抗効果素子の前記１つ以上の２層膜はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層側の非磁性導電層及びその反対側の強磁性層からなり、（ｄ）前記第１及び第２の磁気抵抗効果素子の前記反強磁性層はそれぞれ、当該磁気抵抗効果素子の前記１つ以上の２層膜を構成する前記強磁性層のうち当該磁気抵抗効果素子の前記反強磁性層と積層方向に隣接する強磁性層と交換結合し、（ｅ）前記第１の磁気抵抗効果素子の前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｆ）前記第２の磁気抵抗効果素子の前記１つ以上の２層膜のうちの少なくとも１つの２層膜の前記非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｇ）前記第１の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数、及び、前記第２の磁気抵抗効果素子における前記第２の磁性層と前記反強磁性層との間で生ずる前記反強磁性結合の回数のうち、一方の回数が奇数で他方の回数が偶数であるものである。
【００３７】
本発明の第１４の態様による磁気記憶セルは、前記第１１の態様において、前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第２の磁性層の前記第３の磁性層とは反対側の面上に積層され当該磁気抵抗効果素子の前記第２の磁性層と交換結合した反強磁性層を含み、前記第１の磁気抵抗効果素子の前記反強磁性層、及び、前記第２の磁気抵抗効果素子の前記反強磁性層が、互いにブロッキング温度の異なる反強磁性材料で構成されたものである。
【００３８】
前記第１２乃至第１４の態様は、前記第１１の態様の具体例をそれぞれ挙げたものであるが、前記第１１の態様は、前記第１２乃至第１４の態様に限定されるものではない。
【００３９】
本発明の第１５の態様による磁気記憶セルは、前記第７乃至第１０のいずれかの態様において、（ａ）前記第１の磁気抵抗効果素子の前記第２の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第２の磁化方向が、互いに実質的に平行となるように設定され、（ｂ）前記第１の磁気抵抗効果素子の前記第３の磁性層の磁化方向及び前記第２の磁気抵抗効果素子の前記第３の磁性層の磁化方向は、前記電流磁界に基づいて、互いに実質的に反平行となるように変化するものである。
【００４０】
この第１５の態様は、第１及び第２の磁気抵抗効果素子の第２及び第３の磁性層の平行・反平行の磁化方向の相補的な関係を、第１及び第２の磁気抵抗効果素子の第３の磁性層の磁化方向を実質的に逆向き（反平行）にすることで、実現する例である。
【００４１】
本発明の第１６の態様による磁気記憶セルは、前記第１５の態様において、（ａ）前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記第３の磁性層は、前記第１の磁性層の一部を構成するかあるいは前記第１の磁性層と直接に接し、（ｂ）前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層されそれらの間を反強磁性結合させる非磁性導電層を含むものである。
【００４２】
本発明の第１７の態様による磁気記憶セルは、前記第１５の態様において、（ａ）前記第１及び第２の磁気抵抗効果素子のうちの一方の磁気抵抗効果素子の前記第３の磁性層は、前記第１の磁性層の一部を構成するかあるいは前記第１の磁性層と直接に接し、（ｂ）前記第１及び第２の磁気抵抗効果素子のうちの他方の磁気抵抗効果素子は、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層された２層以上の非磁性導電層及び１層以上の強磁性層を含み、（ｃ）前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、（ｄ）前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｅ）前記他方の磁気抵抗効果素子における前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数が奇数であるものである。
【００４３】
本発明の第１８の態様による磁気記憶セルは、前記第１５の態様において、（ａ）前記第１及び第２の磁気抵抗効果素子はそれぞれ、当該磁気抵抗効果素子の前記第３の磁性層と前記第１の磁性層との間に積層された２層以上の非磁性導電層及び１層以上の強磁性層を含み、（ｂ）前記第１の磁気抵抗効果素子において、前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、（ｃ）前記第２の磁気抵抗効果素子において、前記２層以上の非磁性導電層の層数は前記１層以上の強磁性層の層数より１つ多く、かつ、前記２層以上の非磁性導電層の各々の層と前記１層以上の強磁性層の各々の層とが交互に積層され、（ｄ）前記第１の磁気抵抗効果素子において、前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｅ）前記第２の磁気抵抗効果素子において、前記２層以上の非磁性導電層のうちの少なくとも１層の非磁性導電層は、当該非磁性導電層に対して積層方向の両側に隣接する２つの層間を反強磁性結合させ、（ｆ）前記第１の磁気抵抗効果素子おける前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数、及び、前記第２の磁気抵抗効果素子における前記第３の磁性層と前記第１の磁性層との間で生ずる前記反強磁性結合の回数のうち、一方の回数が奇数で他方の回数が偶数であるものである。
【００４４】
前記第１６乃至第１８の態様は、前記第１５の態様の具体例をそれぞれ挙げたものであるが、前記第１５の態様は、前記第１６乃至第１８の態様に限定されるものではない。
【００４５】
本発明の第１９の態様による磁気記憶セルは、前記第１乃至第１８のいずれかの態様において、前記第１及び第２の磁気抵抗効果素子に流れる電流に基づいて情報が読み出されるものである。
【００４６】
本発明の第２０の態様による磁気メモリデバイスは、情報を記憶する複数の磁気記憶セルを備え、前記各磁気記憶セルが前記第１乃至第１９のいずれかの態様による磁気記憶セルであるものである。
【００４７】
この第２０の態様による磁気メモリデバイスによれば、前記第１乃至１９のいずれかの態様による磁気記憶セルが用いられているので、２つの磁気抵抗効果素子を用いて１つの磁気記憶セルを構成することで読み出し出力の同相雑音を除去することができるとともに、情報書き込み時の電流磁界の損失を低減して磁化反転を効率的に行うことができ、しかも、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができるとともに構造が簡単で製造が容易となる。
【００４８】
【発明の実施の形態】
以下、本発明による磁気記憶セル及びこれを用いた磁気メモリデバイスについて、図面を参照して説明する。
【００４９】
［第１の実施の形態］
【００５０】
図１は、本発明の第１の実施の形態による磁気メモリデバイスの全体構成を示す概略構成図である。本実施の形態による磁気メモリデバイスは、図１に示す構成要素等が半導体チップ上に搭載された磁気メモリデバイスとして構成され、ＭＲＡＭとして構成されている。
【００５１】
本実施の形態による磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００５２】
記憶セル群５４は、２つのＴＭＲ素子（トンネル磁気抵抗効果素子）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）及びビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいて情報（データ）を記憶する最小単位であって、本発明の一実施の形態による磁気記憶セルである。記憶セル１については後に詳述する。
【００５３】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂ及びカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂ及びカレントドライブ回路５８Ｃを有するものである。
【００５４】
アドレスデコーダ回路５６Ａ，５８Ｂは、入力されたアドレス信号に応じた後述のワードデコード線７２及びビットデコード線７１を選択するものである。センスアンプ回路５６Ｂ及び定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００５５】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１（後述）によって接続されている。同様に、定電流回路５８Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２（後述）によって接続されている。
【００５６】
カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後述）を介して接続されている。同様にカレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６を介して接続されている。
【００５７】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えるとともに、Ｙ方向アドレス線５７、Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ、第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ、Ｘ方向アドレスデコーダ回路５８Ａにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力するとともに、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００５８】
データバッファ５２は、入力バッファ５２Ａ及び出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えるとともに制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向及びＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ、第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅した後、Ｘ方向書込用データバス６０及びＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ、Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅した後、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００５９】
制御ロジック部５３は、チップセレクト端子ＣＳ及びライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出及び書込対称とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００６０】
次に、本実施の形態による磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００６１】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示すように、本実施の形態による磁気メモリデバイスは、複数の書込ビット線（導線）５と、これらの複数の書込ビット線（導線）５とそれぞれ交差するように複数の書込ワード線６とを含んでいる。書込ビット線５及び書込ワード線６の交差する各領域に、これらの書込ビット線５及び書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示すように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５は直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち下がり部分が、書込ビット線５と共に複数の平行部分１０を形成している。記憶セル１は、各平行部分１０の付近にそれぞれ設けられている。
【００６２】
各記憶セル１は、２つのＴＭＲ素子２ａ，２ｂと、環状磁性層４とを有している。１つの記憶セル１における２つのＴＭＲ素子２ａ，２ｂは、それぞれ積層体で構成され、互いに対して積層面に沿った方向（本実施の形態では、Ｘ方向）に配置されている。１本の書込ビット線５及び１本の書込ワード線６の合計２本の導線（特に、その平行部分１０）が、１つの記憶セル１における２つのＴＭＲ素子２ａ，２ｂに対して共通に設けられている。環状磁性層４は、２つのＴＭＲ素子２ａ，２ｂをそれぞれ構成する積層体の一方の面側（本実施の形態では、下面側（−Ｚ方向側））に配設されている。本実施の形態では、環状磁性層４が、１つの記憶セル１における２つのＴＭＲ素子２ａ，２ｂに対して共通に設けられた１本の書込ビット線５及び１本の書込ワード線６が発生する電流磁界の磁路を形成する第１の磁性層を、構成している。もっとも、本発明では、このような磁性層は、環状磁性層４に限定されるものではなく、例えば、閉磁路の一部が欠落したような磁路を形成するように構成してもよい。
【００６３】
書込ビット線５及び書込ワード線６には、それぞれＹ方向カレントドライブ回路５６Ｃ、Ｘ方向カレントドライブ回路５８Ｃからの電流が流れるようになっている。書込ビット線５及び書込ワード線６に流れる電流方向の例を、図２中の矢印で示している。
【００６４】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３において、図１中の要素と同一要素には同一符号を付している。記憶セル１は、前述したように、書込ビット線５と書込ワード線６との平行部分１０の付近に配置されている。平行部分１０における書込ビット線５と書込ワード線６の双方を流れる電流により生ずる磁界（電流磁界）が環状磁性層４を通過し、この電流磁界によって環状磁性層４の磁化方向が変化するようになっている。この場合、平行部分１０における書込ビット線５と書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００６５】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４２が設けられている。各書込ビット線引出電極４２は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられている。各書込ワード線引出電極４１は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００６６】
図４は、図３に示した記憶セル１の、同図中のＡ−Ａ’切断線の矢視方向における断面構成を表すものである。図４（ａ）は、書込ビット線５及び書込ワード線６に−Ｙ方向へ書込電流が流れた場合の各部の磁化方向も示している。図４（ｂ）は、書込ビット線５及び書込ワード線６に＋Ｙ方向へ書込電流が流れた場合の各部の磁化方向も示している。
【００６７】
図４に示すように、記憶セル１は、２つのＴＭＲ素子２ａ，２ｂと、これらのＴＭＲ素子２ａ，２ｂに対して共通するように設けられた環状磁性層４と、を有している。本実施の形態では、ＴＭＲ素子２ａは、環状磁性層４の上面（＋Ｚ方向の面）に積層された積層部分２０ａからなる積層体で構成されている。ＴＭＲ素子２ｂは、環状磁性層４の上面（＋Ｚ方向の面）に積層された積層部分２０ｂからなる積層体で構成されている。このように、環状磁性層４は、ＴＭＲ素子２ａ，２ｂに対して共通するように、ＴＭＲ素子２ａ，２ｂをそれぞれ構成する積層体の下面側（−Ｚ方向側）に配設されている。環状磁性層４は、積層面に沿った方向を軸方向（本実施の形態では、Ｙ方向）とするように配設されるとともに、２つのＴＭＲ素子２ａ，２ｂに共通に設けられた１本の書込ビット線５及び１本の書込ワード線６の合計２本の導線（本実施の形態では、書込線）によって貫かれるように構成されている。これにより、環状磁性層４は、書込ビット線５及び書込ワード線６が発生する電流磁界の磁路を形成している。ＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態は、環状磁性層４を通過する電流磁界に基づいて同時に変化する。なお、環状磁性層４、書込ビット線５及び書込ワード線６の間は、絶縁層７により電気的に絶縁されている。なお、図４では、積層部分２０ａ，２０ｂの膜構成を明らかにするため、積層部分２０ａ，２０ｂの寸法を周囲よりも相対的に大きく誇張して表している。
【００６８】
ＴＭＲ素子２ａ，２ｂをそれぞれ構成する、積層部分２０ａ，２０ｂからなる積層体は、互いに対して積層面に沿った方向（本実施の形態では、Ｘ方向）に配置され、それぞれ積層面に垂直な方向に電流が流れるように構成されている。
【００６９】
本実施の形態では、積層部分２０ａは、環状磁性層４の側から順に積層された、外部磁場によって磁化方向が変化する磁性層（第３の磁性層）２１ａと、トンネルバリア層２２ａと、磁化方向が＋Ｘ方向に固定された磁性層（第２の磁性層）２２ａと、交換結合バイアス磁界によってその直下の磁性層２２ａの磁化方向を＋Ｘ方向に固定する反強磁性層２４ａと、から構成されている。磁性層２１ａ，２３ａとして、それぞれ強磁性層が用いられている。ＴＭＲ素子２ａの電気抵抗は、図４（ａ）に示すように磁性層２１ａ，２３ａの磁化方向が互いに反平行である場合には高い状態となり、図４（ｂ）に示すように磁性層２１ａ，２３ａの磁化方向が互いに平行である場合には低い状態となる。
【００７０】
積層部分２０ｂは、環状磁性層４の側から順に積層された、外部磁場によって磁化方向が変化する磁性層（第３の磁性層）２１ｂと、トンネルバリア層２２ｂと、磁化方向が−Ｘ方向に固定された磁性層（第２の磁性層）２３ｂと、下側の非磁性導電層２４ｂと上側の強磁性層２５ｂとからなる２層膜と、交換結合バイアス磁界によってその直下の強磁性層２５ｂの磁化方向を＋Ｘ方向に固定する反強磁性層２６ｂと、から構成されている。磁性層２１ｂ，２３ｂとして、それぞれ強磁性層が用いられている。ＴＭＲ素子２ｂの電気抵抗は、図４（ａ）に示すように磁性層２１ｂ，２３ｂの磁化方向が互いに平行である場合には低い状態となり、図４（ｂ）に示すように磁性層２１ｂ，２３ｂの磁化方向が互いに反平行である場合には高い状態となる。非磁性導電層２４ｂは、その材料や膜厚等が選択されて、その積層方向両側の層２３ｂ，２５ｂ間を反強磁性結合させるようになっている。したがって、反強磁性層２６ｂがその直下の強磁性層２５ｂを＋Ｘ方向（反強磁性層２４ａがその直下の磁性層２３ａの磁化方向を固定させる方向と同じ方向）に固定させるにも拘わらず、磁性層２３ｂと反強磁性層２６ｂとの間に層２４ｂ，２５ｂからなる２層に介在させて、その間で奇数回（本例では、１回）反強磁性結合を行わせることで、磁性層２３ｂの磁化方向が−Ｘ方向に設定されている。
【００７１】
本実施の形態では、このような層構造を採用することで、ＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態にそれぞれ影響を与える磁性層２３ａ，２３ｂの磁化方向が、互いに反平行（逆向き）に固定されている。
【００７２】
磁性層２１ａ，２１ｂは、それらがそれぞれ直接に接している環状磁性層４の一部である接続部分４ａ，４ｂとそれぞれ磁気的に交換結合している。したがって、磁性層２１ａ，２１ｂの磁化方向は、環状磁性層４の接続部分４ａ，４ｂの磁化方向と同じになる。このため、磁性層２１ａ，２１ｂの磁化方向は、図４（ａ）（ｂ）に示すように書込ビット線５及び書込ワード線６の電流の向きにより定まる接続部分４ａ，４ｂを通過する磁界の向きに応じて、互いに平行（同じ向き）となるように変化する。
【００７３】
環状磁性層４は、例えば、ＮｉＦｅ等の材料で構成される。磁性層２１ａ，２３ａ，２１ｂ，２３ｂ，２５ｂは、例えば、Ｆｅ、Ｃｏ、Ｎｉ、ＦｅＣｏ、ＮｉＦｅ、ＣｏＺｒＮｂ又はＦｅＣｏＮｉなどの材料で構成される。トンネルバリア層は、例えば、例えば、Ａｌ２Ｏ３、ＮｉＯ、ＧｄＯ、ＭｇＯ、Ｔａ２Ｏ５、ＭｏＯ２、ＴｉＯ２又はＷＯ２などの材料で構成される。反強磁性層２４ａ，２６ｂは、例えば、ＰｔＭｎ、ＩｒＭｎ、ＲｕＲｈＭｎ、ＦｅＭｎ、ＮｉＭｎ、ＰｄＰｔＭｎ、ＲｈＭｎ又はＣｒＭｎＰｔなどの材料で構成される。非磁性導電層は、例えば、Ｒｕ又はＣｕなどの材料で構成される。また、磁性層２１ａ，２１ｂ及び磁性層２３ａ，２３ｂの磁化容易軸は、磁性層２１ａ，２１ｂと磁性層２３ａ，２３ｂとの磁化方向が互いに平行又は反平行となる状態で安定するようにするため、平行であることが好ましい。
【００７４】
図４（ａ）に示すように、書込ビット線５及び書込ワード線６に共に−Ｙ方向に書込電流が流れると、書込ビット線５及び書込ワード線６による電流磁界が、環状磁性層４の内部に反時計回りに生じ、これにより、磁性層２１ａ，２１ｂの磁化方向が共に−Ｘ方向となる。したがって、磁性層２３ａ，２３ｂの磁化方向がそれぞれ＋Ｘ方向及び−Ｘ方向に固定されていることから、ＴＭＲ素子２ａの磁性層２１ａ，２３ａの磁化方向が互いに反平行となってＴＭＲ素子２ａの電気抵抗が高くなるとともに、ＴＭＲ素子２ｂの磁性層２１ｂ，２３ｂの磁化方向が互いに平行となってＴＭＲ素子２ｂの電気抵抗が低くなる。
【００７５】
また、図４（ｂ）に示すように、書込ビット線５及び書込ワード線６に共に＋Ｙ方向に書込電流が流れると、書込ビット線５及び書込ワード線６による電流磁界が、環状磁性層４の内部に時計回りに生じ、これにより、磁性層２１ａ，２１ｂの磁化方向が共に＋Ｘ方向となる。したがって、磁性層２３ａ，２３ｂの磁化方向がそれぞれ＋Ｘ方向及び−Ｘ方向に固定されていることから、ＴＭＲ素子２ａの磁性層２１ａ，２３ａの磁化方向が互いに平行となってＴＭＲ素子２ａの電気抵抗が低くなるとともに、ＴＭＲ素子２ｂの磁性層２１ｂ，２３ｂの磁化方向が互いに反平行となってＴＭＲ素子２ｂの電気抵抗が高くなる。
【００７６】
このようなＴＭＲ素子２ａ，２ｂの電気抵抗の高低状態の相補的な関係によって、情報（例えば「１」と「０」のような２値情報）を記憶することができる。例えば、図４（ａ）の状態を「１」に対応させ、図４（ｂ）の状態を「０」対応させることにより、情報を記憶セル１に記憶させることができる。
【００７７】
なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には、各磁性層２１ａ，２１ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【００７８】
次に、本実施の形態による磁気メモリデバイスにおける情報読出動作に係わる構成について説明する。
【００７９】
図５は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。各記憶セル１に対して、ＸＹ平面において図５に示すような位置関係で、複数の読出ワード線１２と複数の読出ビット線１３が配設されている。ここで、記憶セル１のＴＭＲ素子２ａ，２ｂの積層部分２０ａ，２０ｂの上面側（＋Ｚ方向側）が一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線１３ａ，１３ｂと電気的に接続され、ＴＭＲ素子２ａ，２ｂの積層部分２０ａ，２０ｂの下面側（−Ｚ方向側）が環状磁性層４を介して読出ワード線１２と電気的に接続されている。読出ビット線１３ａ，１３ｂは、各記憶セル１における２つのＴＭＲ素子２ａ，２ｂの各々に読出電流を供給するものであり、一方の読出ワード線１２は、ＴＭＲ素子２ａ，２ｂの各々に流れた読出電流を接地へと導くものである。各ビット線１３の両端には、それぞれ読出ビット線引出電極４４が設けられている。一方、各読出ワード線１２の両端には、それぞれ読出ワード線引出電極４３が設けられている。
【００８０】
図６（ａ）は、図５に示したＢ−Ｂ’切断線の矢視方向における断面構成を表すものである。図６（ｂ）は、図５に示したＣ−Ｃ’切断線の矢視方向における断面構成を表すものである。図６（ａ）（ｂ）に示すように、本実施の形態による磁気メモリデバイスは、記憶セル１付近の領域において、整流素子として機能する一対のショットキーダイオード７５ａ，７５ｂ（以下、単に「ダイオード７５ａ，７５ｂ」という。）が設けられた基体１１の上に、環状磁性層４と、２つの積層部分２０ａ，２０ｂとが順に形成されるように構成されている。
【００８１】
一対のダイオード７５ａ，７５ｂは、環状磁性層４側から順に導電層１２４ａ，１２４ｂとエピタキシャル層１２５と基板１２６とを有し、これらの導電層１２４ａ，１２４ｂとエピタキシャル層１２５との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、層間接続層１８Ｔ及び接続層１８ａ，１８ｂ及び積層部分２０ａ，２０ｂを経由して環状磁性層４と接続している他は、互いに電気的な接続を持たないように構成されている。基板１２６はｎ型シリコンウエハである。一般に、ｎ型シリコンウエハには燐（Ｐ）の不純物拡散が施されており、基板１２６としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層１２５は、燐が低濃度拡散されてｎ−型となるようにする。このｎ−型半導体であるエピタキシャル層１２５と金属からなる導電層２４ａ，２４ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ層間接続層１３Ｔを介して読出ビット線１３ａ，１３ｂと接続されている。なお、図６（ａ）（ｂ）において、１４〜１７は絶縁層である。
【００８２】
次に、図７を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００８３】
図７は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が２つのＴＭＲ素子２ａ，２ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子２ａ，２ｂそれぞれに流す読出電流（読出ビット線１３ａ，１３ｂからＴＭＲ素子２ａ，２ｂのそれぞれに流入し、共通の読出ワード線１２から流出する電流）の差分値を出力として行うようになっている。
【００８４】
図７において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用エー例えば、バス６２を介して接続されている。
【００８５】
記憶セル群５４には、Ｘ方向に配列される読出ワード線１２（…，１２ｍ，１２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線１３ａ，１３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線１３ａ，１３ｂに挟まれた領域のうちの読出ワード線１２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子２ａ，２ｂのそれぞれ一端が、一対のダイオード７５ａ，７５ｂを介して読出ビット線１３ａ，１３ｂに接続され、そのぞれの他端が共通の読出ワード線１２に接続される。
【００８６】
各読出ワード線１２の一旦は、それぞれ読出ワード線引出電極４３を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線１２を流れる電流を一定とする機能を有するものである。
【００８７】
各ビット線１３ａ，１３ｂの一端は、読出ビット線引出電極４４を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線１３ａ，１３ｂ間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線（…，８２ｎ，８２ｎ＋１，…）に接続されるようになっている。
【００８８】
次に、図１、図７及び図８を参照して、本実施の形態による磁気メモリデバイスにおける読出動作について説明する。
【００８９】
まず、第１の駆動制御回路部５６におけるＹ方向アドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線１３ａ，１３ｂに読出電流が流れ、ＴＭＲ素子２ａ，２ｂの＋Ｚ方向側に正の電位が与えられる。同様に、第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線１２に読出電流が流れ、ＴＭＲ素子２ａ，２ｂの−Ｚ方向側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６Ａ及びＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、磁性層２１ａ，２１ｂの磁化方向を検出し、記憶された情報を読み出すことができる。ここで、読出ビット線１３ａ，１３ｂからの読出電流がダイオード７５ａ，７５ｂを通過した後、記憶セル１に流入するようにする。これにより、２つのＴＭＲ素子２ａ，２ｂに供給された読出電流の各電流経路上における、一対の読出ビット線１３ａ，１３ｂと一対のＴＭＲ素子２ａ，２ｂとの間の一対のダイオード７５ａ，７５ｂによって、読出対象ではない記憶セル１からの不要な電流の回り込みが遮断される。各ショットキーダイオード７５ａ，７５ｂに代えて、ＰＮ接合型ダイオード、バイポーラトランジスタ、又はＭＯＳトランジスタなどの他の整流素子を用いても、同様の利点が得られる。もっとも、本発明では、必ずしもこのような整流素子を設ける必要はない。
【００９０】
図８（ａ）（ｂ）は、記憶セル１の周辺部を回路図で表したものである。ＴＭＲ素子２ａ，２ｂのそれぞれの磁性層２１ａ，２１ｂの磁化方向を白矢印で示し、磁性層２３ａ，２３ｂの磁化方向を黒矢印で示している。図８（ａ）及び図８（ｂ）のいずれの状態においても、磁性層２３ａの磁化方向は右方向に固定されるとともに、磁性層２３ｂの磁化方向は左方向に固定されている。図８（ａ）では、ＴＭＲ素子２ａにおいて磁性層２１ａ，２３ａの磁化方向が互いに反平行となっており、ＴＭＲ素子２ｂにおいて磁性層２１ｂ，２３ｂの磁化方向が互いに平行となっている。この場合、ＴＭＲ素子２ａが高抵抗状態となり、ＴＭＲ素子２ｂが低抵抗状態となり、例えば、情報「１」に対応している。一方、図８（ｂ）の場合には、図８（ａ）の場合とは反対に、ＴＭＲ素子２ａが低抵抗状態となり、ＴＭＲ素子２ｂが高抵抗状態となり、例えば、情報「０」に対応している。このような２値情報は、ＴＭＲ素子２ａとＴＭＲ素子２ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。
【００９１】
次に、本実施の形態による磁気メモリデバイスのうちの、主に、記憶セル１の製造方法の一例について、図９乃至図３６を参照して説明する。図９乃至図３６は、その形成過程を示す断面図である。図９（ａ）、図１０（ａ）及び図１１乃至図３６は図６（ａ）に対応し、図９（ｂ）及び図１０（ｂ）は図６（ｂ）に対応している。ただし、図２７乃至図３５は要部を拡大している。図９（ｃ）は、図９（ａ）中のＤ−Ｄ’線に沿った断面図である。図１０（ｃ）は、図１０（ａ）中のＥ−Ｅ’線に沿った断面図であり、図９（ｃ）に対応している。
【００９２】
なお、以下の説明では、図６中の層間接続層１３Ｔ，１８Ｔや読出ビット線１３ａ，１３ｂ等の形成工程については、省略する。
【００９３】
まず、ショットキーダイオード７５ａ，７５ｂを埋設した基体１１を用意する（図９）。次に、この基体１１上に、読出ワード線１２を選択的に形成するとともに、その周囲に絶縁層１５を形成する（図１０）。具体的には、Ｔｉ等からなる金属層をリフトオフ法等により選択的に形成することで、読出ワード線１２を形成する。次いで、ＣＶＤ装置を用いて、その全体を覆うようにＳｉＯ２等の絶縁層１５を形成する。その後、ＣＭＰ装置により、その表面を研磨して平坦化を行い、読出ワード線１２の表面を露出させる。
【００９４】
次に、図１０に示す状態の基体１１上に、下部磁性層４Ｂを選択的に形成する（図１１）。この場合、フォトリソグラフィ等を用いて選択的にレジストフレーム（図示せず）を形成した後、下部磁性層４Ｂとなるべき例えばＮｉＦｅ層を未保護領域に形成し、さらに、レジストフレームを除去する。下部磁性層４Ｂの形成後、ＣＶＤ装置を用いて全体を多うように、例えば、ＳｉＯ２からなる絶縁層７Ａを形成する（図１２）。
【００９５】
続いて、スパッタ等により絶縁層７Ａの上に、例えば、Ｔｉからなる金属層を形成する。その後、この金属層上に、選択的に書込ビット線５を形成する（図１３）。具体的には、絶縁層７Ａの上に所定形状のレジストパターン（図示せず）を形成した後、めっき槽に浸漬して金属層を電極として利用しためっき処理を行い、例えば、Ｃｕめっきを形成する。レジストパターンを除去した後、イオンミリングにより不要な金属層を除去する。
【００９６】
次いで、ＣＶＤ装置を用いて全体を覆うように、例えば、ＳｉＯ２からなる絶縁膜７Ｂを形成する（図１４）。その後、ＣＭＰ装置により、絶縁膜７Ｂの平坦化を行う。
【００９７】
続いて、スパッタ等により絶縁膜７Ｂ上に、例えばＴｉからなる金属層を形成する。その後、この金属層の書込ビット線５に対応する領域を覆うように選択的に書込ワード線６を形成する（図１５）。具体的には、絶縁膜７Ｂ上所定形状のレジストパターン（図示せず）を形成した後、めっき槽に浸漬して金属層を電極としためっき処理を行い、例えばＣｕめっきを形成する。レジストパターンを除去した後、イオンミリングにより不要な金属層を除去する。
【００９８】
次に、この書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成する（図１６）。具体的には、反応ガスとしてＣ４Ｆ８を用いたＲＩＥ及びイオンミリングにより、書込ワード線６によって保護されていない領域の絶縁膜７Ｂ、絶縁層７Ａ及び書込ビット線５を除去することにより、積層パターン１９を形成する。ここで、下部磁性層４Ｂが露出するまで絶縁層７Ａを除去する。
【００９９】
このように、書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成することにより、書込ワード線６と同じ幅を有する書込ビット線５を高精度に形成することができる。さらに、レジストパターンの形成工程及びその除去工程を省略することができ、製造工程の簡略化を図ることができる。
【０１００】
書込ビット線５及び書込ワード線６の平行部分１０における積層パターン１９を形成した後、ＣＶＤ装置等により全体を覆うように、例えばＳｉＯ２からなる絶縁層７Ｃを形成する。
【０１０１】
次いで、イオンミリング等により、積層パターン１９の側面部分に形成された絶縁層７Ｃ以外の絶縁層７Ｃを完全に除去した（図１８）後、全面に亘って、例えばＮｉＦｅからなる金属層を、スパッタ等により薄く形成する。その後、下部磁性層４Ｂが形成されていない領域の金属層上に、フォトリソグラフィ等により、フォトレジスト層３１Ａを形成する（図１９）。
【０１０２】
フォトレジスト層３１を形成した後、めっき槽に浸漬して金属層を電極として利用しためっき処理を行い、例えばＮｉＦｅからなる中間磁性層４Ｓを形成する（図２０）。その後、ＣＶＤ装置等により、全体を覆うように例えばＳｉＯ２からなる絶縁層１６を形成する（図２１）。
【０１０３】
次に、ＣＶＤ装置を用いて、最終的に書込ワード線６が露出するまで研磨を行う（図２２）。その後、フォトリソグラフィ等により、書込ワード線６の露出面を覆うように選択的に絶縁層７Ｄを形成する（図２３）。さらに、例えばＮｉＦｅからなる金属層を、スパッタ等により薄く形成する。次いで、絶縁層１６に対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３１Ｂを形成する。その後、めっき槽に浸漬して金属層を電極として利用しためっき処理を行い、例えばＮｉＦｅからなる上部磁性層４Ｕを形成する（図２４）。これにより、下部磁性層４Ｂと中間磁性層４Ｓと上部磁性層４Ｕとからなる環状磁性層４の形成が完了する。次いで、フォトレジスト層３１Ｂを除去する（図２５）。これにより、上部磁性層４Ｕが露出する。
【０１０４】
続いて、ＴＭＲ素子２ａ，２ｂを構成する積層部分２０ａ，２０ｂを形成し、さらにその周囲に絶縁層１７を形成する（図２６）。この工程について、図２７乃至図３４を参照して説明する。
【０１０５】
まず、積層部分２０ａの形成予定領域を含むが積層部分２０ｂの形成予定領域を含まない領域に、フォトリソグラフィ等により、フォトレジスト層３１Ｃを選択的に形成する。次に、全面に亘って、積層部分２０ｂとなるべき各層２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５ｂ，２６ｂを順次形成する（図２７）。具体的には、まず、スパッタ等により、例えばＣｏＦｅ層からなる磁性層２１ｂとＡｌ層とを順次に形成する。このＡｌ層を酸化処理することによりトンネルバリア層２２ｂを得る。その後、このトンネルバリア層２２ｂの上に、例えばＣｏＦｅ層からなる磁性層２３ｂ、例えばＲｕ層からなる非磁性導電層２４ｂ、例えばＣｏＦｅ層からなる強磁性層２５ｂ、及び、例えばＰｔＭｎ層からなる反強磁性層２６ｂを、スパッタ等により順次形成する。さらに、これらの層の加工中における劣化を防止するために、Ｔａ等からなるキャップ層（保護層）を設けてもよい。
【０１０６】
次に、リフトオフによって、積層部分２０ａの形成予定領域を含む領域からフォトレジスト層３１Ｃ及び層２１ｂ〜２６ｂを除去する（図２８）。
【０１０７】
続いて、層２１ｂ〜２６ｂ上に、フォトリソグラフィ等により、フォトレジスト層３１Ｄを形成する。次に、全面に亘って、積層部分２０ａとなるべき各層２１ａ，２２ａ，２３ａ，２４ａを順次形成する（図２９）。具体的には、まず、スパッタ等により、例えばＣｏＦｅ層からなる磁性層２１ａとＡｌ層とを順次に形成する。このＡｌ層を酸化処理することによりトンネルバリア層２２ａを得る。その後、このトンネルバリア層２２ａの上に、例えばＣｏＦｅ層からなる磁性層２３ａ、及び、例えばＰｔＭｎ層からなる反強磁性層２４ａを、スパッタ等により順次形成する。さらに、これらの層の加工中における劣化を防止するために、Ｔａ等からなるキャップ層（保護層）を設けてもよい。
【０１０８】
次いで、リフトオフによって、層２１ｂ〜２６ｂ上からフォトレジスト層３１Ｄ及び層２１ａ〜２４ａを除去する（図３０）。その後、所定磁界中で反強磁性層２４ａ，２６ｂの材料のブロッキング温度を超える所定温度でアニールすることで、層２３ａ，２５ｂの磁化方向を前述した方向に固定させる。
【０１０９】
その後、積層部分２０ａ，２０ｂに対応する領域に、フォトリソグラフィ等により、フォトレジスト層３１Ｅを選択的に形成する（図３１）。次に、フォトレジスト層３１Ｅをマスクとしてイオンミリングを行い、層２１ａ〜２４ａ及び層２１ｂ〜２６ｂをパターニングしてそれぞれ積層部分２０ａ，２０ｂにする（図３２）。
【０１１０】
次に、イオンビームデポジション等により、全体を覆うように例えばＳｉＯ２からなる絶縁層１７を形成する（図３３）。次いで、リフトオフによって、積層部分２０ａ，２０ｂ上からフォトレジスト層３１Ｅ及び絶縁層１７を除去する（図３４）。図３４は図２６と同じ状態を示している。
【０１１１】
その後、接続層１８ａ，１８ｂとなるべき例えばＡｌ層をスパッタ等により形成し、フォトリソエッチング法等により接続層１８ａ，１８ｂの形状にパターニングする（図３５）。
【０１１２】
続いて、ＣＶＤ装置等によりＳｉＯ２等からなる絶縁層１６Ａを全面に亘って形成した後、ＣＭＰ装置等による絶縁層１６Ａの表面の研磨を行い、平坦化を図る。
【０１１３】
次に、書込ワード線６の各両端末に書込ワード線引出電極４１を形成し、書込ビット線５の各両端末に読出ワード線引出電極４３を形成し、さらに読出ビット線１３の各両端末に読出ビット線引出電極４４を形成する。
【０１１４】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完成する。
【０１１５】
その後、さらに、スパッタ装置やＣＶＤ装置等によりＳｉＯ２又はＡｌ２Ｏ３等の保護膜を形成する工程と、その保護膜を研磨して各引出電極４１〜４４を露出させる工程とを経ることにより、本実施の形態による磁気メモリデバイスの製造が完了する。
【０１１６】
本実施の形態による磁気メモリデバイスでは、２つのＴＭＲ素子２ａ，２ｂで記憶セル１が構成されているので、ＴＭＲ素子２ａ，２ｂの出力を差動増幅して読み出すことで、読み出し出力の同相雑音が除去されてＳ／Ｎが向上する。
【０１１７】
また、本実施の形態では、書込ビット線５及び書込ワード線６が発生する電流磁界の磁路を形成する環状磁性層４を備え、この環状磁性層４を通過する電流磁界に基づいて２つのＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態が変化するので、環状磁性層４によって前記電流磁界の損失を低減することができ、これにより、情報書き込み時の磁化反転を効率的に行うことができる。
【０１１８】
さらに、本実施の形態では、電流磁界を発生する書込ビット線５及び書込ワード線６が２つのＴＭＲ素子２ａ，２ｂに対して共通に設けられ、前記電流磁界に基づいて２つのＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態が同時に変化するので、１つの記憶セルに対する書込線の本数が減る。したがって、構造が簡単となりその製造プロセスが容易となるとともに、記憶セル１の占有面積を抑えて大記憶容量化を図ることができる。
【０１１９】
さらにまた、本実施の形態では、２つのＴＭＲ素子２ａ，２ｂが互いに対して積層面に沿った方向に配置され、環状磁性層４が２つのＴＭＲ素子２ａ，２ｂに対して共通するようにこれらのＴＭＲ素子２ａ，２ｂに対して同じ側（本実施の形態では、−Ｚ方向側）配設されているので、環状磁性層４を２つのＴＭＲ素子２ａ，２ｂに対してそれぞれ別々に設ける場合に比べて、環状磁性層４の構造が簡単となりその製造プロセスが容易となるとともに、記憶セル１の占有面積を抑えて大記憶容量化を図ることができる。
【０１２０】
ここで、本実施の形態を比較例と対比する。図５３及び図５４は、それぞれ各比較例による磁気メモリデバイスの構成要素である記憶セル２０１，３０１を示す概略断面図であり、図４に対応している。図５３及び図５４において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１２１】
図５３に示す記憶セル２０１では、２つのＴＭＲ素子２０２ａ，２０２ｂは互いに全く同一の構成を有している。すなわち、ＴＭＲ素子２０２ａは図４中のＴＭＲ素子２ａと同一構成を有し、ＴＭＲ素子２０２ｂは、図４中のＴＭＲ素子２ｂから非磁性導電層２３ｂ及び強磁性層２４ｂを除去したものとして構成されている。図５３中の７ａ，２０３は絶縁層（非磁性層）である。
【０１２２】
記憶セル２０１では、各ＴＭＲ素子２０２ａ，２０２ｂに対して書込線が別々に２本ずつ設けられている。すなわち、ＴＭＲ素子２０２ａに対して書込ビット線５ａ及び書込ワード線６ａが設けられ、ＴＭＲ素子２０２ｂに対して書込ビット線５ｂ及び書込ワード線６ｂが設けられている。書込ビット線５ａ，５ｂは電気的にも分離されているが、書込ワード線６ａ，６ｂは図中の紙面の奥側等で連続して一本の線を形成している。また、記憶セル２０１では、書込線５ａ，５ｂ，６ａ，６ｂの磁路を形成する環状磁性層は設けられていない。
【０１２３】
この記憶セル２０１では、前述した第１乃至第３の従来例のように図４中の環状磁性層に相当するものが設けられていないので、書込線５ａ，５ｂ，６ａ，６ｂで発生した電流磁界の損失が大きく、磁性層２１ａ，２１ｂの磁化反転を効率良く行うことができない。また、記憶セル２０１では、書込線５ａ，５ｂ，６ａ，６ｂで発生した磁界が、隣接する記憶セルへ影響を与えるおそれがあり、したがって、情報の誤った書込が生ずるおそれがある。さらに、記憶セル２０１では、各ＴＭＲ素子２０２ａ，２０２ｂに対して２本の書込線が別々に設けられているので、書込線の数が増大し、大記憶容量化を図るべく図５３中の左右方向の密度を上げようとすると、書込線の形成プロセスが困難となる。
【０１２４】
これに対し、記憶セル１が環状磁性層４を有する本実施の形態による磁気メモリデバイスでは、磁性層２１ａ，２１ｂの磁化反転を効率良く行うことができるとともに、書込線から発生した電流磁界が環状磁性層４により磁気シールドされることから隣接する記憶セルへ影響を与えるおそれがなくなる。また、本実施の形態では、２つのＴＭＲ素子２ａ，２ｂに対して書込ビット線５及び書込ワード線６が共通して設けられているので、書込線の本数が減る。よって、本実施の形態によれば、大記録容量化を図ることができるとともに製造プロセスが容易となる。
【０１２５】
図５４に示す記憶セル３０１では、２つのＴＭＲ素子３０２ａ，３０２ｂは互いに全く同一の構成を有している。すなわち、ＴＭＲ素子３０２ａは図４中のＴＭＲ素子２ａと同一構成を有し、ＴＭＲ素子３０２ｂは、図４中のＴＭＲ素子２ｂから非磁性導電層２３ｂ及び強磁性層２４ｂを除去したものとして構成されている。図５４中の７ａ，３０３は絶縁層（非磁性層）である。
【０１２６】
記憶セル３０１では、各ＴＭＲ素子３０２ａ，３０２ｂに対して書込線が別々に２本ずつ設けられ、各ＴＭＲ素子３０２ａ，３０２ｂに対して１つずつ環状磁性層３０４ａ，３０４ｂが設けられている。すなわち、ＴＭＲ素子３０２ａに対して書込ビット線５ａ及び書込ワード線６ａ並びにこれらを取り囲む環状磁性層３０４ａが設けられ、ＴＭＲ素子３０２ｂに対して書込ビット線５ｂ及び書込ワード線６ｂ並びにこれらを取り囲む環状磁性層３０４ｂが設けられている。書込ビット線５ａ，５ｂは電気的にも分離されているが、書込ワード線６ａ，６ｂは図中の紙面の奥側等で連続して一本の線を形成している。
【０１２７】
この記憶セル３０１では、各ＴＭＲ素子２０２ａ，２０２ｂに対して２本の書込線及び１つの環状磁性層の組が別々に設けられているので、書込線の数及び環状磁性層の数が増大し、大記憶容量化を図るべく図５３中の左右方向の密度を上げようとすると、書込線の形成プロセスや環状磁性層の形成プロセスが困難となる。
【０１２８】
これに対し、本実施の形態では、２つのＴＭＲ素子２ａ，２ｂに対して書込ビット線５及び書込ワード線６が並びに環状磁性層４が共通して設けられているので、書込線の本数及び環状磁性層の数が減る。よって、本実施の形態によれば、大記録容量化を図ることができるとともに製造プロセスが容易となる。
【０１２９】
［第２の実施の形態］
【０１３０】
図３７は、本発明の第２の実施の形態による磁気メモリデバイスの記憶セル４０１を模式的に示す概略断面図であり、図４に対応している。図３７において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。この点は、後述する図３８〜図４１についても同様である。
【０１３１】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図３７に示す記憶セル４０１が用いられている点のみである。
【０１３２】
記憶セル４０１が記憶セル１と異なる所は、積層部分２０ａ，２０ｂからそれぞれ磁性層２１ａ，２１ｂが除去され、環状磁性層４の一部である接続部分４ａ，４ｂが、磁性層２１ａ，２１ｂに相当するもの（いわゆる実効的なフリー層）として用いられている点のみである。すなわち、本実施の形態では、ＴＭＲ素子２ａは接続部分４ａ及び積層部分２０ａからなる積層体で構成され、ＴＭＲ素子２ｂは接続部分４ｂ及び積層部分２０ｂからなる積層体で構成されている。
【０１３３】
本実施の形態による磁気メモリデバイスも第１の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１３４】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。また、本実施の形態によれば、磁性層２１ａ，２１ｂがないため、第１の実施の形態に比べて層構造が簡単になるという利点も得られる。
【０１３５】
［第３の実施の形態］
【０１３６】
図３８は、本発明の第３の実施の形態による磁気メモリデバイスの記憶セル４１１を模式的に示す概略断面図であり、図４に対応している。
【０１３７】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図３８に示す記憶セル４１１が用いられている点のみである。
【０１３８】
記憶セル４１１が記憶セル１と異なる所は、ＴＭＲ素子２ｂにおいて、強磁性層２５ｂと反強磁性層２６ｂとの間に、下側の非磁性導電層４１２ｂと上側の強磁性層４１３ｂとからなる２層膜が追加されている点のみである。非磁性導電層４１２ｂは非磁性導電層２４ｂと同様の材料で構成することができ、強磁性層４１３ｂは強磁性層２３ｂと同様の材料で構成することができる。本実施の形態では、非磁性導電層２４ｂは、その積層方向両側の層２３ｂ，２５ｂ間を反強磁性結合させるように膜厚や材料等が選択されているが、非磁性導電層４１２ｂは、その積層方向両側の層２５ｂ，４１３ｂ間を反強磁性結合させずに強磁性結合させるように、膜厚や材料等が選択されている。
【０１３９】
したがって、本実施の形態では、磁性層２３ｂと反強磁性層２６ｂとの間に２つの２層膜（下側の非磁性導電層と上側の強磁性層とからなる２層膜）が形成されているが、磁性層２３ｂと反強磁性層２６ｂとの間に生ずる反強磁性結合の回数は奇数（本例では１回）である。よって、本実施の形態においても、第１の実施の形態と同じく、磁性層２３ｂの磁化方向が−Ｘ方向に設定されている。
【０１４０】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。なお、本実施の形態による磁気メモリデバイスも第１の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１４１】
［第４の実施の形態］
【０１４２】
図３９は、本発明の第４の実施の形態による磁気メモリデバイスの記憶セル４２１を模式的に示す概略断面図であり、図４に対応している。
【０１４３】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図３９に示す記憶セル４２１が用いられている点のみである。
【０１４４】
記憶セル４２１が記憶セル１と異なる所は、ＴＭＲ素子２ａにおいて、磁性層２３ａと反強磁性層２４ａとの間に、下側の非磁性導電層４２２ａと上側の強磁性層４２３ａとからなる２層膜、及び、下側の非磁性導電層４２４ａと上側の強磁性層４２５ａとからなる２層膜が、追加されている点のみである。非磁性導電層４２２ａ，４２４ａは非磁性導電層２４ｂと同様の材料で構成することができ、強磁性層４２３ａ，４２５ａは強磁性層２３ｂと同様の材料で構成することができる。本実施の形態では、非磁性導電層４２２ａ，４２４ａは、その積層方向両側の層間を反強磁性結合させるように膜厚や材料等が選択されている。
【０１４５】
したがって、本実施の形態では、磁性層２３ａと反強磁性層２４ａとの間に２つの２層膜（下側の非磁性導電層と上側の強磁性層とからなる２層膜）が形成されているが、磁性層２３ａと反強磁性層２２４ａとの間に生ずる反強磁性結合の回数は偶数（本例では２回）である。よって、本実施の形態においても、第１の実施の形態と同じく、磁性層２３ａの磁化方向が＋Ｘ方向に設定されている。
【０１４６】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。なお、本実施の形態による磁気メモリデバイスも第１の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１４７】
［第５の実施の形態］
【０１４８】
図４０は、本発明の第５の実施の形態による磁気メモリデバイスの記憶セル４３１を模式的に示す概略断面図であり、図４に対応している。
【０１４９】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図４０に示す記憶セル４３１が用いられている点のみである。
【０１５０】
記憶セル４３１が記憶セル１と異なる所は、ＴＭＲ素子２ｂにおいて、強磁性層２３ｂと反強磁性層２６ｂとの間の非磁性導電層２４ｂ及び強磁性層２５ｂが除去され、ＴＭＲ素子２ａとＴＭＲ素子２ｂとで層数及び各層の種類が同一とされている点と、反強磁性層２４ａ，２６ｂが互いにブロッキング温度の異なる反強磁性材料で構成されている点と、反強磁性層２４ａ，２６ｂによる磁性層２３ａ，２３ｂの磁化方向の設定のためのアニールを２段階に分けて行うことで、これらの磁性層２３ａ，２３ｂの磁化方向を互いに反平行となるように設定している点のみである。例えば、反強磁性層２４ａ，２６ｂのうちの一方がＰｔＭｎで構成され、他方がＩｒＭｎで構成される。ＰｔＭｎのブロッキング温度はＩｒＭｎのブロッキング温度より高い。
【０１５１】
本実施の形態による磁気メモリデバイスは、基本的に、第１の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。ただし、図３０に示す工程に相当する工程の後のアニール工程を２回に分けておこなう。すなわち、例えば反強磁性層２４ａの材料のブロッキング温度がＴ１で反強磁性層２６ｂの材料のブロッキング温度がＴ２であり、Ｔ１＞Ｔ２であるものとすると、まず、磁性層２３ａの磁化方向を＋Ｘ方向に設定するための磁界中においてＴ１より高い温度で第１のアニールを行う。次に、磁性層２３ｂの磁化方向を−Ｘ方向に設定するための磁界中においてＴ１より低くかつＴ２より高い温度で第２のアニールを行う。こうすることで、磁性層２３ａの磁化方向を＋Ｘ方向に固定するとともに、磁性層２３ｂの磁化方向を−Ｘ方向に固定することができる。
【０１５２】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。
【０１５３】
［第６の実施の形態］
【０１５４】
図４１は、本発明の第６の実施の形態による磁気メモリデバイスの記憶セル４４１を模式的に示す概略断面図であり、図４に対応している。
【０１５５】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図４１に示す記憶セル４４１が用いられている点のみである。
【０１５６】
記憶セル４４１が記憶セル１と異なる所は、ＴＭＲ素子２ｂにおいて、強磁性層２３ｂと反強磁性層２６ｂとの間の非磁性導電層２４ｂ及び強磁性層２５ｂが除去されている点と、磁性層２１ｂと環状磁性層４との間に非磁性導電層４４２ｂが追加されている点のみである。非磁性導電層４４２ｂは、その積層方向両側の層２１ｂ，４ｂ間を反強磁性結合させるように膜厚や材料等が選択されている。
【０１５７】
本実施の形態では、ＴＭＲ素子２ｂにおける層２１ｂ〜層２６ｂまでの積層部分２０ｂ’は、ＴＭＲ素子２ｂの積層部分２０ａと層の数、種類及び材料が同一となっている。もっとも、前記第１の実施の形態による磁気メモリデバイスの製造方法と同様の製造方法で製造する場合には、必ずしも、積層部分２０ｂ’と積層部分２０ａのとの対応層の材料が同一である必要はない。
【０１５８】
前記第１乃至第５の実施の形態の記憶セル１，４０１，４１１，４２１，４３１は、ＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態にそれぞれ影響を与える磁性層（磁化が固定された層：ピンド層）２３ａ，２３ｂの磁化方向を互いに反平行（逆向き）に設定され、ＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態にそれぞれ影響を与える磁性層（磁化が変化し得る層：フリー層）２１ａ，２１ｂの磁化方向が互いに平行となるように変化する構造を持つ記憶セルの例であった。
【０１５９】
これに対し、本実施の形態及び後述する第７乃至第９実施の形態による記憶セル４４１，４５１，４６１，４７１は、磁性層（磁化が固定された層：ピンド層）２３ａ，２３ｂの磁化方向を互いに平行（同じ向き）に設定され、ＴＭＲ素子２ａ，２ｂの電気抵抗の高低の状態にそれぞれ影響を与える磁性層（磁化が変化し得る層：フリー層）２１ａ，２１ｂの磁化方向が互いに反平行（逆向き）となるように変化する構造を持つ記憶セルの例である。
【０１６０】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。
【０１６１】
ここで、本実施の形態による磁気メモリデバイスのうちの、主に、記憶セル４４１の製造方法の一例について、図４２乃至図４８を参照して説明する。図４２乃至図４８は、その形成過程を示す断面図であり、図６（ａ）に対応している。ただし、図４２乃至図４８は、図２７乃至図３５と同様に、要部を拡大している。
【０１６２】
まず、第１の実施の形態関して説明した図９から図２５までの工程を行う。
【０１６３】
次に、積層部分２０ａの形成予定領域を含むが積層部分２０ｂの形成予定領域を含まない領域に、フォトリソグラフィ等により、フォトレジスト層１３１Ａを選択的に形成する。次いで、全面に亘って、例えばＲｕ層からなる非磁性導電層４４２ｂをスパッタ等により形成する（図４２）。
【０１６４】
次いで、リフトオフによって、積層部分２０ａの形成予定領域を含む領域からフォトレジスト層１３１Ａ及び非磁性導電層４４２ｂを除去する（図４３）。
【０１６５】
続いて、全面に亘って、積層部分２０ａ及び２０ｂ’となるべき磁性層５０１（最終的に層２１ａ，２１ｂとなる層）、トンネルバリア層５０２（最終的に層２２ａ，２２ｂとなる層）、磁性層５０３（最終的に層２３ａ，２３ｂとなる層）及び反強磁性層５０４（最終的に層２４ａ，２６ｂとなる層）を順次形成する（図４４）。具体的には、まず、スパッタ等により、例えばＣｏＦｅ層からなる磁性層５０１とＡｌ層とを順次に形成する。このＡｌ層を酸化処理することによりトンネルバリア層５０２を得る。その後、このトンネルバリア層５０２の上に、例えばＣｏＦｅ層からなる磁性層５０３、及び、例えばＰｔＭｎ層からなる反強磁性層５０４を、スパッタ等により順次形成する。さらに、これらの層の加工中における劣化を防止するために、Ｔａ等からなるキャップ層（保護層）を設けてもよい。
【０１６６】
その後、積層部分２０ａ，２０ｂに対応する領域に、フォトリソグラフィ等により、フォトレジスト層１３１Ｂを選択的に形成する（図４５）。次いで、フォトレジスト層１３１Ｂをマスクとしてイオンミリングを行い、層５０１〜５０４及び非磁性導電層４４２ｂをパターニングして、それぞれ積層部分２０ａ，２０ｂにする（図４６）。このイオンミリングは、非磁性導電層４４２ｂが残る程度までで止め、最終的に非磁性導電層４４２ｂが残るようにしてもよい。
【０１６７】
次に、ＣＶＤ装置等により、全体を覆うように例えばＳｉＯ２からなる絶縁層１７を形成する（図４７）。次いで、リフトオフによって、積層部分２０ａ，２０ｂ上からフォトレジスト層１３１Ｂ及び絶縁層１７を除去する（図４８）。図４７は図２６と同様の状態を示している。
【０１６８】
その後、前述した第１の実施の形態に関して説明した製造方法と同様の工程を行うことで、本実施の形態による磁気メモリデバイスの製造が完了する。
【０１６９】
この製造方法によれば、ＴＭＲ素子２ａ，２ｂの積層体を構成する大部分（前述した例では、積層部分２０ａと積層部分２０ｂ’）を同一プロセスで成膜した層５０１〜５０４で構成することができるので、１つの記憶セル４４１のＴＭＲ素子２ａとＴＭＲ素子２ｂの特性の差がほとんどなくなる。したがって、２つのＴＭＲ素子２ａ，２ｂの出力を差動増幅して読み出す場合、非常に好ましい。
【０１７０】
［第７の実施の形態］
【０１７１】
図４９は、本発明の第７の実施の形態による磁気メモリデバイスの記憶セル４５１を模式的に示す概略断面図であり、図４及び図４１に対応している。図４９において、図４及び図４１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。この点は、後述する図５０及び図５１についても同様である。
【０１７２】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図４９に示す記憶セル４５１が用いられている点のみである。
【０１７３】
記憶セル４５１が図４１に示す記憶セル４４１と異なる所は、積層部分２０ａ，から磁性層２１ａが除去され、環状磁性層４の一部である接続部分４ａが、磁性層２１ａに相当するもの（いわゆる実効的なフリー層）として用いられている点のみである。すなわち、本実施の形態では、ＴＭＲ素子２ａは接続部分４ａ及び積層部分２０ａからなる積層体で構成されている。
【０１７４】
本実施の形態による磁気メモリデバイスも第６の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１７５】
本実施の形態によれば、前記第６の実施の形態と同様の利点が得られる。また、本実施の形態によれば、磁性層２１ａがないため、第６の実施の形態に比べて層構造が簡単になるという利点も得られる。
【０１７６】
［第８の実施の形態］
【０１７７】
図５０は、本発明の第８の実施の形態による磁気メモリデバイスの記憶セル４６１を模式的に示す概略断面図であり、図４及び図４１に対応している。
【０１７８】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図５０に示す記憶セル４６１が用いられている点のみである。
【０１７９】
記憶セル４６１が図４１に示す記憶セル４４１と異なる所は、ＴＭＲ素子２ｂにおいて、非磁性導電層４４２ｂと磁性層２１ｂとの間に、下側の強磁性層４６２ｂと上側の非磁性導電層４６３ｂが追加されている点のみである。非磁性導電層４６３ｂは図４中の非磁性導電層２４ｂと同様の材料で構成することができ、強磁性層４６３ｂは強磁性層２３ｂと同様の材料で構成することができる。本実施の形態では、非磁性導電層４４２ｂは、その積層方向両側の層４ｂ，４６２ｂ間を反強磁性結合させるように膜厚や材料等が選択されているが、非磁性導電層４６３ｂは、その積層方向両側の層４６２ｂ，２１ｂ間を反強磁性結合させずにＲＫＫＹ作用による交換結合をさせるように、膜厚や材料等が選択されている。
【０１８０】
したがって、本実施の形態では、環状磁性層４の接続部分４ｂと磁性層２１ｂとの間に２層の非磁性導電層４４２ｂ，４６３ｂが形成されているが、接続部分４ｂと磁性層２１ｂとの間に生ずる反強磁性結合の回数は奇数（本例では１回）である。よって、本実施の形態においても、第６の実施の形態と同じく、磁性層２１ａ，２１ｂの磁化方向は互いに反平行（逆向き）となるように変化する。
【０１８１】
本実施の形態によれば、前記第６の実施の形態と同様の利点が得られる。なお、本実施の形態による磁気メモリデバイスも第６の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１８２】
［第９の実施の形態］
【０１８３】
図５１は、本発明の第９の実施の形態による磁気メモリデバイスの記憶セル４７１を模式的に示す概略断面図であり、図４及び図４１に対応している。
【０１８４】
本実施の形態による磁気メモリデバイスが前記第１の実施の形態による磁気メモリデバイスと異なる所は、図４に示す記憶セル１に代えて、図５１に示す記憶セル４７１が用いられている点のみである。
【０１８５】
記憶セル４７１が図４１に示す記憶セル４４１と異なる所は、以下に説明する点のみである。記憶セル４７１では、ＴＭＲ素子２ａにおいて、環状磁性層４の接続部分４ａと磁性層２１ａとの間に、下側から順に、非磁性導電層４７２ａ、強磁性層４７３ａ及び非磁性導電層４７４ａが追加されている。また、記憶セル４７１では、ＴＭＲ素子２ｂにおいて、環状磁性層４の接続部分４ｂと非磁性導電層４４２ｂとの間に、下側から順に、非磁性導電層４７２ｂ、強磁性層４７３ｂ、非磁性導電層４７４ｂ及び強磁性層４７５ｂが追加されている。非磁性導電層４７２ａ，４７４ａ，４７２ｂ，４７４ｂ，４４２ｂはいずれも、その積層方向両側の層間を反強磁性結合させるように、膜厚や材料等が選択されている。
【０１８６】
したがって、ＴＭＲ素子２ａにおいて磁性層２１ａと環状磁性層４との間に生ずる反強磁性結合の回数は偶数（本例では２回）である一方、ＴＭＲ素子２ｂにおいて磁性層２１ｂと環状磁性層４との間に生ずる反強磁性結合の回数は奇数（本例では３回）である。よって、本実施の形態においても、第６の実施の形態と同じく、磁性層２１ａ，２１ｂの磁化方向は互いに反平行（逆向き）となるように変化する。
【０１８７】
本実施の形態によれば、前記第６の実施の形態と同様の利点が得られる。なお、本実施の形態による磁気メモリデバイスも第６の実施の形態による磁気メモリデバイスと同様の製造方法により製造することができる。
【０１８８】
前述した第１乃至第９の実施の形態による磁気メモリデバイスでは、記憶セルは、ＴＭＲ素子２ａ，２ｂ（したがって、積層部分２０ａ，２０ｂ）が環状磁性層４の基板１２６とは反対側（上側）に配設されていた。しかしながら、本発明では、これらの実施の形態を、ＴＭＲ素子２ａ，２ｂが環状磁性層４の基板１２６側（下側）に配設するように変形してもよい。
【０１８９】
その変形例を図５２に示す。図５２は、本発明の変形例に係る磁気メモリデバイスの要部を模式的に示す概略断面図であり、図６（ａ）に対応している。図５２において、図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。本例では、読出ワード線１２が環状磁性層４の上側に配置され、層間接続層１８Ｔ及び接続層１８ａ，１８ｂが除去されて積層部分２０ａ，２０ｂが直接に導電層１２４ａ，１２４ｂにそれぞれ接続され、配線構造が簡単になっている。なお、積層部分２０ａ，２０ｂにおける各層の積層順序は、前述した各実施の形態の場合と逆にされる。
【０１９０】
以上、本発明の各実施の形態及び変形例について説明したが、本発明はこれらの実施の形態や変形例に限定されるものではない。
【０１９１】
例えば、前述した各実施の形態では、ＴＭＲ素子２ａ，２ｂにおいて、磁性層２３ａ，２３ｂの磁化方向を固定するために反強磁性層２４ａ，２６ｂが用いられており、交換バイアス型と呼ばれる構造が採用されている。しかしながら、本発明は、交換バイアス型に限定されるものではなく、フリー層よりも大きな保磁力を有するピンド層を備えた保磁力差型と呼ばれる構造を採用してもよい。この場合、例えば、前記第６乃至第９の実施の形態において、反強磁性層２４ａ，２４ｂを除去し、磁性層２３ａ，２３ｂを、磁性層２１ａ，２１ｂの材料よりも大きい保磁力を有する材料で構成すればよい。
【０１９２】
また、前述した各実施の形態では、磁気抵抗効果素子としてＴＭＲ素子が用いられていたが、本発明では、磁気抵抗効果素子としてＣＰＰ−ＧＭＲなどのＣＰＰ構造を持つ磁気抵抗効果素子や、その他の磁気抵抗効果素子を採用してもよい。
【０１９３】
【発明の効果】
以上説明したように、本発明によれば、２つの磁気抵抗効果素子を用いて１つの磁気記憶セルを構成することで読み出し出力の同相雑音を除去することができるとともに、情報書き込み時の電流磁界の損失を低減して磁化反転を効率的に行うことができ、しかも、磁気記憶セルの占有面積を抑えて大記憶容量化を図ることができるとともに構造が簡単で製造が容易である、磁気記憶セル及びこれを用いた磁気メモリデバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による磁気メモリデバイスの全体構成を模式的に示す概略構成図である。
【図２】図１に示す磁気メモリデバイスの書込線と記憶セルとの関係を模式的に示す図である。
【図３】図１に示す磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図３中のＡ−Ａ’矢視概略断面図である。
【図５】図１に示す磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図６】図１に示す磁気メモリデバイスの記憶セルを示す概略断面図である。
【図７】図１に示す磁気メモリデバイスの回路構成を示す回路図である。
【図８】図７に示す回路構成における部分拡大図である。
【図９】図１に示す磁気メモリデバイスの製造方法における一工程を示す部分拡大図である。
【図１０】図９に続く一工程を示す部分拡大図である。
【図１１】図１０に続く一工程を示す部分拡大図である。
【図１２】図１１に続く一工程を示す部分拡大図である。
【図１３】図１２に続く一工程を示す部分拡大図である。
【図１４】図１３に続く一工程を示す部分拡大図である。
【図１５】図１４に続く一工程を示す部分拡大図である。
【図１６】図１５に続く一工程を示す部分拡大図である。
【図１７】図１６に続く一工程を示す部分拡大図である。
【図１８】図１７に続く一工程を示す部分拡大図である。
【図１９】図１８に続く一工程を示す部分拡大図である。
【図２０】図１９に続く一工程を示す部分拡大図である。
【図２１】図２０に続く一工程を示す部分拡大図である。
【図２２】図２１に続く一工程を示す部分拡大図である。
【図２３】図２２に続く一工程を示す部分拡大図である。
【図２４】図２３に続く一工程を示す部分拡大図である。
【図２５】図２４に続く一工程を示す部分拡大図である。
【図２６】図３４と同じ工程を示す他の部分拡大図である。
【図２７】図２５に続く一工程を示す部分拡大図である。
【図２８】図２７に続く一工程を示す部分拡大図である。
【図２９】図２８に続く一工程を示す部分拡大図である。
【図３０】図２９に続く一工程を示す部分拡大図である。
【図３１】図３０に続く一工程を示す部分拡大図である。
【図３２】図３１に続く一工程を示す部分拡大図である。
【図３３】図３２に続く一工程を示す部分拡大図である。
【図３４】図３３に続く一工程を示す部分拡大図である。
【図３５】図３４に続く一工程を示す部分拡大図である。
【図３６】図３５に続く一工程を示す部分拡大図である。
【図３７】本発明の第２の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図３８】本発明の第３の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図３９】本発明の第４の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図４０】本発明の第５の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図４１】本発明の第６の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図４２】本発明の第６の実施の形態による磁気メモリデバイスの製造方法における一工程を示す部分拡大図である。
【図４３】図４２に続く一工程を示す部分拡大図である。
【図４４】図４３に続く一工程を示す部分拡大図である。
【図４５】図４４に続く一工程を示す部分拡大図である。
【図４６】図４５に続く一工程を示す部分拡大図である。
【図４７】図４６に続く一工程を示す部分拡大図である。
【図４８】図４７に続く一工程を示す部分拡大図である。
【図４９】本発明の第７の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図５０】本発明の第８の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図５１】本発明の第９の実施の形態による磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図５２】本発明の変形例に係る磁気メモリデバイスの要部を模式的に示す概略断面図である。
【図５３】比較例に係る磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【図５４】他の比較例に係る磁気メモリデバイスの記憶セルを模式的に示す概略断面図である。
【符号の説明】
１，４０１，４１１，４２１，４３１  記憶セル
２ａ，２ｂ  ＴＭＲ素子
４  環状磁性層（第１の磁性層）
５  書込ビット線
６  書込ワード線
２１ａ，２１ｂ  第２の磁性層
２３ａ，２３ｂ  第３の磁性層
４４１，４５１，４６１，４７１  記憶セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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