(57)【要約】【課題】  低抵抗で閾値電圧の低い半導体装置およびその製造方法を提供する。【解決手段】  ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置において、ＮＭＯＳ領域のゲート電極１１は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とからなり、ＰＭＯＳ領域のゲート電極１０は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とからなる。また、ＮＭＯＳ領域のソース・ドレイン領域１７は、真性シリコンより小さい仕事関数を有する物質のシリサイド層を有し、ＰＭＯＳ領域のソース・ドレイン領域１６は、真性シリコンより大きい仕事関数を有する物質のシリサイド層を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置において、
前記ＮＭＯＳ領域のゲート電極は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とからなり、
前記ＰＭＯＳ領域のゲート電極は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とからなることを特徴とする半導体装置。
【請求項２】
前記ＮＭＯＳ領域のソース・ドレイン領域は、真性シリコンより小さい仕事関数を有する物質のシリサイド層を有し、
前記ＰＭＯＳ領域のソース・ドレイン領域は、真性シリコンより大きい仕事関数を有する物質のシリサイド層を有する請求項１に記載の半導体装置。
【請求項３】
前記真性シリコンより小さい仕事関数を有する物質は、チタン、ハフニウム、ジルコニウム、アルミニウム、ニオブ、タンタル、バナジウムおよび窒化タンタルよりなる群から選ばれるいずれか１の物質である請求項１または２に記載の半導体装置。
【請求項４】
前記真性シリコンより大きい仕事関数を有する物質は、ニッケル、白金、イリジウム、レニウムおよび二酸化ルテニウムよりなる群から選ばれるいずれか１の物質である請求項１〜３に記載の半導体装置。
【請求項５】
シリコン基板に素子分離領域を形成して、ＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、
前記シリコン基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方からなる第１の物質膜を形成する工程と、
前記第１の物質膜をゲート電極パターンにエッチングする工程と、
少なくとも前記ＮＭＯＳ領域にある前記第１の物質膜の上に、真性シリコンより小さい仕事関数を有する物質からなる第２の物質膜を形成する工程と、
加熱処理によって前記第２の物質膜を前記第１の物質膜と選択的に反応させて、前記第１の物質膜と前記第２の物質膜との反応膜からなるＮＭＯＳのゲート電極を形成する工程と、
未反応の前記第２の物質膜を除去する工程と、
少なくとも前記ＰＭＯＳ領域にある前記第１の物質膜の上に、真性シリコンより大きい仕事関数を有する物質からなる第３の物質膜を形成する工程と、
加熱処理によって前記第３の物質膜を前記第１の物質膜と選択的に反応させて、前記第１の物質膜と前記第３の物質膜との反応膜からなるＰＭＯＳのゲート電極を形成する工程と、
未反応の前記第３の物質膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の物質膜を形成する工程は、ＮＭＯＳのソース・ドレイン領域の上にも前記第２の物質膜を形成する工程であり、
前記ＮＭＯＳのゲート電極を形成する工程は、加熱処理によって前記第２の物質膜を前記ＮＭＯＳのソース・ドレイン領域を構成するシリコンとも反応させて、前記ＮＭＯＳのソース・ドレイン領域にシリサイド層を形成する工程でもあり、
前記第３の物質膜を形成する工程は、ＰＭＯＳのソース・ドレイン領域の上にも前記第３の物質膜を形成する工程であり、
前記ＰＭＯＳのゲート電極を形成する工程は、加熱処理によって前記第３の物質膜を前記ＰＭＯＳのソース・ドレイン領域を構成するシリコンとも反応させて、前記ＰＭＯＳのソース・ドレイン領域にシリサイド層を形成する工程でもある請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳細には、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）およびＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、ゲート電極材料として多結晶シリコンを用いることが一般的であった。そして、デュアルゲート構造のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ＮＭＯＳにはＮ型の多結晶シリコンが用いられ、ＰＭＯＳにはＰ型の多結晶シリコンが用いられていた。
【０００３】
一方、近年、半導体集積回路装置における高集積化が大きく進展しており、これに伴ってトランジスタなどの素子の高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。ゲート絶縁膜を薄膜化するとシリコン基板中に形成される空乏層の制御が容易となるので、ＭＯＳＦＥＴの短チャネル効果を抑制できるようになる。
【０００４】
しかしながら、ゲート電極中で十分なキャリア濃度が得られない場合には、ゲート絶縁膜の薄膜化によって相対的にゲート電極側にかかる電場が強くなると、ゲート電極中に空乏層が形成されるという問題があった。ここで、多結晶シリコン中への不純物の注入量には限界があることから、多結晶シリコンを用いてゲート電極を構成した場合、上記のようなゲート電極の空乏化の問題が生じる。
【０００５】
ゲート電極の空乏化は、実効的なゲート絶縁膜の膜厚を大きくして電流駆動力の減少を引き起こす。このため、ゲート絶縁膜を薄膜化するに際しては、空乏層分を考慮した上で予めゲート絶縁膜を数Å程度薄くしておくことが必要となる。しかしながら、ゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになるという問題があった。また、Ｐ型の多結晶シリコン中に含まれる不純物としてのＢ（ボロン）がゲート絶縁膜を突き抜けて半導体基板のチャネル層に到達し、トランジスタの閾値電圧をばらつかせるという問題もあった。
【０００６】
そこで、多結晶シリコンに代えて、高融点の金属をゲート電極材料として使用することが考えられている。これにより、ゲート電極の低抵抗化を図ることができるとともに、上述したゲート電極の空乏化の問題やＢの突き抜けの問題も解消することができる。
【０００７】
しかしながら、高融点の金属をゲート電極材料として用いた場合には、ＣＭＯＳトランジスタの閾値電圧が高くなるという問題があった。
【０００８】
例えば、Ｗ（タングステン）、Ｃｓ（セシウム）、Ｃｏ（コバルト）およびＴｉＮ（窒化チタン）などの仕事関数は、シリコンの禁制帯のミッドギャップ（ｍｉｄｇａｐ）付近に位置する（すなわち、真性シリコンと同程度の仕事関数を有している）。この場合、ＮＭＯＳとＰＭＯＳとは０．５ｅＶ程度の仕事関数差を有するので、閾値電圧をこの値以下にするのは困難である。
【０００９】
そこで、ＮＭＯＳとＰＭＯＳに対して、それぞれ仕事関数の異なる金属をゲート電極材料として用いることも提案されている。例えば、ＮＭＯＳには仕事関数が４．０ｅＶ付近にあるＨｆ（ハフニウム）またはＺｒ（ジルコニウム）などを用い、ＰＭＯＳには仕事関数が５．２ｅＶ付近にあるＩｒ（イリジウム）またはＰｔ（白金）などを用いるというものである。
【００１０】
しかしながら、上記のような構造を実現するためには、従来同時に行われていたＮＭＯＳとＰＭＯＳの形成工程を別々に行わなければならないという問題があった。具体的には、まず、ＰＭＯＳ用のゲート絶縁膜を多結晶シリコン膜などのダミー膜で覆った状態で、ＮＭＯＳ用のゲート電極材料を全面に成膜する。次に、ＮＭＯＳ以外の部分にあるＮＭＯＳ用ゲート電極材料を除去した後、ＰＭＯＳ用のダミー膜を除去する。その後、全面にＰＭＯＳ用のゲート電極材料を成膜する。最後に、ＰＭＯＳ以外の部分にあるＰＭＯＳ用ゲート電極材料を除去する。以上により、ＮＭＯＳとＰＭＯＳのそれぞれに異なる金属を用いたゲート電極を形成することができる。しかし、こうした工程は非常に複雑となるために、歩留まりやスループットの低下、コストの上昇などを招くといった問題があった。
【００１１】
また、ゲート電極材料としてタングステン膜を用い、ＰＭＯＳ領域をレジスト膜で覆った状態でＮＭＯＳ領域のタングステン膜にトリウムをイオン注入し、ＰＭＯＳとＮＭＯＳで異なる仕事関数を有するゲート電極を形成する方法も提案されている（例えば、特許文献１参照。）。しかしながら、この方法では、ソース・ドレイン領域の低抵抗化の際に次のような問題があった。
【００１２】
半導体デバイスの微細化とともに、ソース・ドレインとなる拡散層の接合深さは浅くなる傾向にある。しかし、拡散層が浅くなると拡散層抵抗が増大し、デバイス特性に与える寄生抵抗の影響が無視できなくなる。そこで、このような拡散層の極浅化に伴う抵抗の増大に対処するために、Ｔｉ（チタン）、Ｃｏ（コバルト）またはＮｉ（ニッケル）などの金属のシリサイド層を形成することが行われている。
【００１３】
従来は、ソース・ドレイン領域およびゲート電極の上に、金属シリサイド層を同時に形成していた。しかしながら、ゲート電極材料として金属を用いる場合には、ソース・ドレイン領域にのみシリサイド層を形成する必要がある。このため、シリサイド層形成工程が複雑になるという問題があった。
【００１４】
【特許文献１】特開２００２−２３７５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上述した問題点に鑑みてなされたものである。すなわち、本発明の目的は、低抵抗で閾値電圧の低い半導体装置を提供することにある。
【００１６】
また、本発明の目的は、低抵抗で閾値電圧の低い半導体装置を簡便に製造することのできる方法を提供することにある。
【００１７】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１８】
本発明は、ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置において、ＮＭＯＳ領域のゲート電極は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とからなり、ＰＭＯＳ領域のゲート電極は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とからなることを特徴とするものである。
【００１９】
本発明の半導体装置において、ＮＭＯＳ領域のソース・ドレイン領域は、真性シリコンより小さい仕事関数を有する物質のシリサイド層を有し、ＰＭＯＳ領域のソース・ドレイン領域は、真性シリコンより大きい仕事関数を有する物質のシリサイド層を有することができる。
【００２０】
本発明の半導体装置において、真性シリコンより小さい仕事関数を有する物質は、チタン、ハフニウム、ジルコニウム、アルミニウム、ニオブ、タンタル、バナジウムおよび窒化タンタルよりなる群から選ばれるいずれか１の物質とすることができる。
【００２１】
本発明の半導体装置において、真性シリコンより大きい仕事関数を有する物質は、ニッケル、白金、イリジウム、レニウムおよび二酸化ルテニウムよりなる群から選ばれるいずれか１の物質とすることができる。
【００２２】
また、本発明の半導体装置の製造方法は、シリコン基板に素子分離領域を形成して、ＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、このシリコン基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方からなる第１の物質膜を形成する工程と、この第１の物質膜をゲート電極パターンにエッチングする工程と、少なくともＮＭＯＳ領域にある第１の物質膜の上に、真性シリコンより小さい仕事関数を有する物質からなる第２の物質膜を形成する工程と、加熱処理によって第２の物質膜を第１の物質膜と選択的に反応させて、第１の物質膜と第２の物質膜との反応膜からなるＮＭＯＳのゲート電極を形成する工程と、未反応の第２の物質膜を除去する工程と、少なくともＰＭＯＳ領域にある第１の物質膜の上に、真性シリコンより大きい仕事関数を有する物質からなる第３の物質膜を形成する工程と、加熱処理によって第３の物質膜を第１の物質膜と選択的に反応させて、第１の物質膜と第３の物質膜との反応膜からなるＰＭＯＳのゲート電極を形成する工程と、未反応の第３の物質膜を除去する工程とを有することを特徴とするものである。
【００２３】
本発明の半導体装置において、第２の物質膜を形成する工程は、ＮＭＯＳのソース・ドレイン領域の上にも第２の物質膜を形成する工程であり、ＮＭＯＳのゲート電極を形成する工程は、加熱処理によって第２の物質膜をＮＭＯＳのソース・ドレイン領域を構成するシリコンとも反応させて、ＮＭＯＳのソース・ドレイン領域にシリサイド層を形成する工程でもあり、第３の物質膜を形成する工程は、ＰＭＯＳのソース・ドレイン領域の上にも第３の物質膜を形成する工程であり、ＰＭＯＳのゲート電極を形成する工程は、加熱処理によって第３の物質膜をＰＭＯＳのソース・ドレイン領域を構成するシリコンとも反応させて、ＰＭＯＳのソース・ドレイン領域にシリサイド層を形成する工程でもあるとすることができる。
【発明の効果】
【００２４】
この発明は以上説明したように、ＮＭＯＳ領域のゲート電極を、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とから構成し、ＰＭＯＳ領域のゲート電極を、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とから構成することによって、ＮＭＯＳのゲート電極の仕事関数を４．０ｅＶ〜４．５ｅＶとし、ＰＭＯＳのゲート電極の仕事関数を４．５ｅＶ〜５．２ｅＶとすることができる。これにより、ＮＭＯＳ、ＰＭＯＳともに、閾値電圧を０．５Ｖ以下の値にすることが可能となる。
【００２５】
また、本実施の形態によれば、ＮＭＯＳおよびＰＭＯＳのソース・ドレイン領域にシリサイド層を形成することによって、ソース・ドレイン領域の低抵抗化を図り、トランジスタの電流駆動力を向上させることができる。
【００２６】
また、本実施の形態によれば、ＮＭＯＳとＰＭＯＳのゲート電極をそれぞれ別々に形成する従来の方法に比較して、少ない工程で半導体装置を製造することができる。したがって、歩留まりやスループットの向上とともにコストダウンを図ることが可能となる。
【００２７】
さらに、本実施の形態によれば、ゲート電極を形成する際に併せてソース・ドレイン領域にシリサイド層を形成することができ、簡便に半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２９】
図１は、本実施の形態にかかる半導体装置の断面図の一例である。
【００３０】
図１に示すように、シリコン基板１には、素子分離領域２によって区画されたＮウェル３およびＰウェル４が形成されている。Ｎウェル３はＰＭＯＳ領域に対応し、Ｐウェル４はＮＭＯＳ領域に対応する。シリコン基板１の上には、ゲート絶縁膜５を介してゲート電極１０，１１が形成されている。ここで、ＰＭＯＳ領域のゲート電極１０は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とからなる。一方、ＮＭＯＳのゲート電極１１は、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とからなる。
【００３１】
また、シリコン基板１内のソース・ドレイン領域１６，１７にはシリサイド層が形成されていて、ＰＭＯＳのソース・ドレイン領域１６は、真性シリコンより大きい仕事関数を有する物質のシリサイド層を有する。一方、ＮＭＯＳのソース・ドレイン領域１７は、真性シリコンより小さい仕事関数を有する物質のシリサイド層を有する。
【００３２】
図２〜図１７は、本発明にかかる半導体装置の製造方法の一例を示したものである。尚、これらの図において、図１と同じ符号を付した部分は同じ部分であることを示している。
【００３３】
まず、図２に示すように、シリコン基板１の表面の所定領域に素子分離領域２を形成してＮＭＯＳ領域とＰＭＯＳ領域とに区画する。その後、ＰＭＯＳ領域にＮウェル３を、ＮＭＯＳ領域にＰウェル４をそれぞれ形成する。
【００３４】
次に、Ｎウェル３およびＰウェル４に、それぞれ閾値電圧調整用の不純物を注入した後、シリコン基板１の上にゲート絶縁膜５を形成する（図３）。
【００３５】
ゲート絶縁膜５としては、例えば、８５０℃程度の温度の酸化性ガス雰囲気中でシリコン基板１の表面を酸化して膜厚２．０ｎｍ程度のＳｉＯ２膜（シリコン酸化膜）を形成した後、ＮＯ（一酸化窒素）ガス雰囲気中でこのＳｉＯ２膜の表面を窒化することによって得られた膜を用いることができる。また、Ａｌ２Ｏ３（アルミナ）、ＨｆＯ２（酸化ハフニウム）若しくはＺｒＯ２（酸化ジルコニウム）またはこれらの混合物を３．０ｎｍ〜５．０ｎｍ程度の膜厚で成膜したものをゲート絶縁膜５として用いてもよい。
【００３６】
次に、ゲート絶縁膜５の上に、第１の物質膜としての多結晶シリコン膜６を形成する。ここで、第１の物質膜は多結晶シリコン膜に限られるものではなく、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方からなる膜であればよい。
【００３７】
多結晶シリコン膜６の形成は、例えば、ＳｉＨ４（シラン）またはＳｉＤ４などを原料とするＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって行うことができる。また、多結晶シリコン膜６の膜厚は、例えば２０ｎｍ程度とすることができる。
【００３８】
多結晶シリコン膜６を形成した後は、この上にハードマスク材料としてのＳｉＯ２膜７を形成する（図２）。例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ、テトラエトキシシラン）を原料とするＬＰＣＶＤ法によって、膜厚１００ｎｍ程度のＳｉＯ２膜７を形成することができる。
【００３９】
ＳｉＯ２膜７を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００４０】
次に、ＳｉＯ２膜７の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン８を形成し、図４の構造とする。ここで、レジストパターン８はゲート電極パターンに対応している。
【００４１】
次に、レジストパターン８をマスクとしてＳｉＯ２膜７をドライエッチングする。その後、不要となったレジストパターン８を除去することによって、図５に示すように、ハードマスクとしてのＳｉＯ２膜パターン９を形成することができる。
【００４２】
次に、ＳｉＯ２膜パターン９をマスクとして、多結晶シリコン膜６をゲート電極パターンにドライエッチングする。エッチングガスとしては、例えば、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いることができる。
【００４３】
図６は、多結晶シリコン膜６をドライエッチングした後の状態を示したものである。図に示すように、ゲート電極パターンにエッチングされた多結晶シリコン膜６が、ＮＭＯＳ領域およびＰＭＯＳ領域に設けられている。
【００４４】
ここで、多結晶シリコン膜６は、完成品としての半導体装置におけるゲート電極そのものではなく、目的としているゲート電極に至る前段階の状態に相当する。換言すると、本実施の形態においては、多結晶シリコン膜６からなるゲート電極パターンをＮＭＯＳ領域とＰＭＯＳ領域に同時に形成した後、後述する工程によって、これらの領域にそれぞれ仕事関数の異なる物質からなるゲート電極を形成することを特徴としている。このようにすることによって、ＮＭＯＳ領域とＰＭＯＳ領域とに別々に仕事関数の異なるゲート電極を形成する従来法に比べて、全体の工程数を少なくすることが可能となる。
【００４５】
次に、多結晶シリコン膜６およびＳｉＯ２膜パターン９の側壁にＳｉＯ２膜１２を形成し、図７に示す構造とする。ＳｉＯ２膜１２の膜厚は、例えば２．０ｎｍ程度とすることができる。また、ＳｉＯ２膜１２の形成は、例えば、８５０℃程度の温度の酸化性ガス雰囲気中で酸化することによって行うことができる。他に、ＴＥＯＳを原料とするＬＰＣＶＤ法によってＳｉＯ２膜１２を形成してもよい。
【００４６】
ＳｉＯ２膜１２を形成した後は、低ドープの浅いドレイン層であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。具体的には、ＳｉＯ２膜１２の形成された多結晶シリコン膜６およびＳｉＯ２膜パターン９をマスクとして、シリコン基板１内にＰ型またはＮ型の不純物を注入する。これにより、ＰＭＯＳ領域とＮＭＯＳ領域のそれぞれにＬＤＤ領域１３，１４を形成することができる（図８）。
【００４７】
次に、ＬＰＣＶＤ法などによって全面にＳｉＮ膜（シリコン窒化膜）などを形成した後、エッチバックすることによって、多結晶シリコン膜６およびＳｉＯ２膜パターン９の側壁にＳｉＯ２膜１２を介してサイドウォールスペーサ１５を形成する（図９）。
【００４８】
次に、サイドウォールスペーサ１５の形成までを終えた多結晶シリコン膜６およびＳｉＯ２膜パターン９をマスクとして、シリコン基板１内に不純物をイオン注入する。具体的には、ＰＭＯＳ領域にあるシリコン基板１内にＰ型の不純物を注入することによって、ＰＭＯＳのソース・ドレイン領域１６を形成することができる。また、ＮＭＯＳ領域にあるシリコン基板１内にＮ型の不純物を注入することによって、ＮＭＯＳのソース・ドレイン領域１７を形成することができる（図１０）。その後は、加熱処理を行い、Ｎウェル３、Ｐウェル４、ＬＤＤ領域１３，１４およびソース・ドレイン領域１６，１７の不純物を活性化する。
【００４９】
次に、ＮＭＯＳ領域にあるＳｉＯ２膜パターン９と、ＮＭＯＳ領域のソース・ドレイン領域１７上にあるゲート絶縁膜５とを除去する。これにより、ＮＭＯＳ領域において、多結晶シリコン膜６と、ソース・ドレイン領域１７を構成するシリコンとが露出した構造が得られる（図１１）。
【００５０】
例えば、ＮＭＯＳ領域のＳｉＯ２膜パターン９の部分およびソース・ドレイン領域１７に開口部を有するレジストパターンを形成した後、基板をＨＦ（フッ化水素）を含有するエッチング液に浸漬する。このようにすることによって、開口部から露出したＳｉＯ２膜パターン９およびゲート絶縁膜５を除去することができる。その後、不要となったレジストパターンを剥離すると、図１１に示す構造が得られる。尚、ＨＦを用いたウェットエッチングに限らず、ドライエッチングによってＳｉＯ２膜パターン９およびゲート絶縁膜５を除去してもよい。
【００５１】
次に、少なくともＮＭＯＳ領域にある多結晶シリコン膜６とソース・ドレイン領域１７の上に、第２の物質膜としてのＴｉ（チタン）膜を形成する。図１２の例では、Ｔｉ膜１８を全面に形成している。ここで、Ｔｉ膜の膜厚は、例えば１０ｎｍ程度とすることができる。
【００５２】
第２の物質膜は、真性シリコンより小さい仕事関数を有する物質からなる膜であればよく、Ｔｉ膜以外の他の膜であってもよい。例えば、Ｔｉ膜の代わりに、Ｈｆ（ハフニウム）膜、Ｚｒ（ジルコニウム）膜、Ａｌ（アルミニウム）膜、Ｎｂ（ニオブ）膜、Ｔａ（タンタル）膜、Ｖ（バナジウム）膜またはＴａＮ（窒化タンタル）膜などを用いてもよい。
【００５３】
本実施の形態においては、図１２において、Ｔｉ膜１８の上にさらにＴｉＮ（窒化チタン）膜を形成してもよい。
【００５４】
Ｔｉ膜１８を形成した後は加熱処理を行い、ＮＭＯＳ領域にある多結晶シリコン膜６とソース・ドレイン領域１７を構成するシリコンの一部とをＴｉ膜１８と選択的に反応させる。加熱処理の条件は、例えば、窒素雰囲気中で６５０℃・３０秒間とすることができる。図１２の例では、ＰＭＯＳ領域の多結晶シリコン膜６およびソース・ドレイン領域１６は、ＳｉＯ２膜パターン９またはゲート絶縁膜５によって被覆されている。したがって、ＰＭＯＳ領域にある多結晶シリコン膜６およびソース・ドレイン領域１６のシリコンがＴｉ膜１８と反応することはない。
【００５５】
加熱処理を終えた後は、未反応のＴｉ膜１８を除去し、図１３に示す構造とする。具体的には、Ｈ２ＳＯ４（硫酸）にＨ２Ｏ２（過酸化水素）を加えた溶液中に基板を浸漬することによって、未反応のＴｉ膜１８を除去することができる。尚、この際、Ｔｉ膜１８の上にＴｉＮ膜が形成されている場合には、Ｔｉ膜１８と一緒にＴｉＮ膜も除去することができる。
【００５６】
以上の工程によって、ＮＭＯＳ領域に、多結晶シリコン膜６とＴｉ膜１８との反応膜であるＴｉＳｉｘ（チタンシリサイド）膜１９からなるゲート電極を形成することができる。また、同時に、ＮＭＯＳ領域のソース・ドレイン領域１７にもＴｉＳｉｘ膜１９を形成することができる。すなわち、ソース・ドレイン領域１７にシリサイド層を形成して、ソース・ドレイン領域１７を低抵抗化し、トランジスタの電流駆動力を向上させることができる。その後、例えば、窒素雰囲気中で８００℃・３０秒間の加熱処理を行うことによって、ＴｉＳｉｘ膜１９の低抵抗化を図ることができる。
【００５７】
次に、図１４に示すように、ＳｉＯ２膜２０を全面に形成する。ＳｉＯ２膜２０の形成は、例えばＴＥＯＳを原料とするＬＰＣＶＤ法によって形成することができる。
【００５８】
次に、ＰＭＯＳ領域にあるＳｉＯ２膜２０、多結晶シリコン膜パターン９およびソース・ドレイン領域１６上のゲート絶縁膜５を除去する。その後、少なくともＰＭＯＳ領域にある多結晶シリコン膜６とソース・ドレイン領域１６の上に、第３の物質膜としてのＮｉ（ニッケル）膜を形成する。図１５の例では、Ｎｉ膜２１を全面に形成している。ここで、Ｎｉ膜２１の膜厚は、例えば１０ｎｍ程度とすることができる。
【００５９】
第３の物質膜は、真性シリコンより大きい仕事関数を有する物質からなる膜であればよく、Ｎｉ膜以外の他の膜であってもよい。例えば、Ｎｉ膜の代わりに、Ｐｔ（白金）膜、Ｉｒ（イリジウム）膜、Ｒｅ（レニウム）膜またはＲｕＯ２（酸化ルテニウム）膜などを用いてもよい。
【００６０】
本実施の形態においては、図１５において、Ｎｉ膜２１の上にさらにＴｉＮ膜を形成してもよい。
【００６１】
Ｎｉ膜２１を形成した後は加熱処理を行い、ＰＭＯＳ領域にある多結晶シリコン膜６とソース・ドレイン領域１６を構成するシリコンの一部とをＮｉ膜２１と選択的に反応させる。加熱処理の条件は、例えば、窒素雰囲気中で５００℃・３０秒間とすることができる。
【００６２】
図１５の例では、ＮＭＯＳ領域はＳｉＯ２膜２０によって被覆されている。したがって、ＰＭＯＳ領域にある多結晶シリコン膜６とソース・ドレイン領域１６を構成するシリコンとをＮｉ膜２１と選択的に反応させることができる。
【００６３】
加熱処理を終えた後は、未反応のＮｉ膜２１を除去することによって図１６に示す構造とする。具体的には、ＨＮＯ３（硝酸）またはＨ２ＳＯ４（硫酸）にＨ２Ｏ２（過酸化水素）を加えた溶液中に基板を浸漬することによって、未反応のＮｉ膜２１を除去することができる。尚、この際、Ｎｉ膜２１の上にＴｉＮ膜が形成されている場合には、Ｎｉ膜２１と一緒にＴｉＮ膜も除去することができる。
【００６４】
以上の工程によって、ＰＭＯＳ領域に、多結晶シリコン膜６とＮｉ膜２１との反応膜であるＮｉＳｉｘ（ニッケルシリサイド）膜２２からなるゲート電極を形成することができる。また、同時に、ＰＭＯＳ領域のソース・ドレイン領域１６にもＮｉＳｉｘ膜２２を形成することができる。すなわち、ソース・ドレイン領域１６にシリサイド層を形成して、ソース・ドレイン領域１６を低抵抗化し、トランジスタの電流駆動力を向上させることができる。
【００６５】
ＳｉＮｉ膜２２を形成した後は、全面にＳｉＯ２膜２３を形成して図１７の構造とする。
【００６６】
以上の工程によって、ＣＭＯＳトランジスタを形成することができる。
【００６７】
本実施の形態によれば、ＮＭＯＳ領域に、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより小さい仕事関数を有する物質とからなるゲート電極を形成する。また、ＰＭＯＳ領域に、真性シリコンおよび真性シリコンと同等の仕事関数を有する物質のいずれか一方と、真性シリコンより大きい仕事関数を有する物質とからなるゲート電極を形成する。これにより、ＮＭＯＳのゲート電極の仕事関数を４．０ｅＶ〜４．５ｅＶとし、ＰＭＯＳのゲート電極の仕事関数を４．５ｅＶ〜５．２ｅＶとすることができる。したがって、ＮＭＯＳ、ＰＭＯＳともに、閾値電圧を０．５Ｖ以下の値にすることが可能となる。
【００６８】
また、本実施の形態によれば、ゲート電極を形成する際に併せてソース・ドレイン領域にシリサイド層を形成することができる。したがって、ゲート電極形成工程とシリサイド層形成工程とを別々に行い、且つ、ゲート電極上にシリサイド層が形成されないようにしてソース・ドレイン領域をシリサイド化する従来法と比較して、簡便に半導体装置を製造することが可能となる。
【００６９】
さらに、本実施の形態によれば、ＮＭＯＳとＰＭＯＳのゲート電極をそれぞれ別々に形成する従来の方法に比較して、少ない工程で半導体装置を製造することができる。したがって、歩留まりやスループットの向上とともにコストダウンを図ることが可能となる。
【００７０】
尚、本実施の形態においては、ソース・ドレイン領域にシリサイド層を形成する例について示したが、本発明においては必ずしもシリサイド層を形成しなくてもよい。例えば、図１１において、ソース・ドレイン領域１７上のゲート絶縁膜５を除去しない場合には、ソース・ドレイン領域１７のシリコンがＴｉ膜１８と反応するのを防止することができるので、ソース・ドレイン領域１７にシリサイド層を形成しない構造とすることができる。同様に、図１５において、ソース・ドレイン領域１６上のゲート絶縁膜５を除去しない場合には、ソース・ドレイン領域１６のシリコンがＮｉ膜２１と反応するのを防止することができる。したがって、ソース・ドレイン領域１６にシリサイド層を形成しない構造とすることができる。
【図面の簡単な説明】
【００７１】
【図１】本実施の形態にかかる半導体装置の断面図である。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１２】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１６】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１７】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７２】
１  シリコン基板
２  素子分離領域
３  Ｎウェル
４  Ｐウェル
５  ゲート絶縁膜
６  多結晶シリコン膜
７，１２，２０，２３  ＳｉＯ２膜
８  レジストパターン
９  ＳｉＯ２膜パターン
１０，１１  ゲート電極
１３，１４  ＬＤＤ領域
１５  サイドウォール
１６，１７  ソース・ドレイン領域
１８  Ｔｉ膜
１９  ＴｉＳｉｘ膜
２１  Ｎｉ膜
２２  ＮｉＳｉｘ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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