(57)【要約】  【課題】  短チャネル効果の抑制等を維持しつつ、フィン型ＦＥＴにおける特性、例えば駆動電流や閾値電圧、の再現性を改善する。  【解決手段】  半導体基板９と半導体層２との間の少なくとも一部に、エアギャップ３を含む絶縁層を介在させる。基板の半導体領域１０に、第１半導体層および第２半導体層を順次エピタキシャル成長させ、ゲート絶縁膜８等を適宜形成し、第１半導体層に対するエッチングレートが第２半導体層に対するエッチングレートよりも高いエッチャントを用い、第１半導体層を選択的にエッチングして除去する。こうして、エピタキシャル成長により再現性よく形成した半導体層２を、半導体基板９から電気的に分離する。【選択図】  図１
2005228781.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の上方に配置された半導体層と、前記半導体層の表面の一部に形成されたゲート絶縁膜と、前記半導体層内に互いに離間して形成されたソース領域およびドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域との間の前記半導体層の側面上において前記ゲート絶縁膜上に配置されたゲート電極とを含み、
前記半導体基板と前記半導体層との間の少なくとも一部に、空間を含む絶縁層が介在している半導体装置。
【請求項２】
前記半導体基板の表面と平行となるように設定した前記半導体層内部の面、および前記半導体層の表面から選ばれる少なくとも一部の面が、前記半導体基板の表面と同一の結晶面である請求項１に記載の半導体装置。
【請求項３】
前記半導体層が単結晶からなる請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の表面の少なくとも一部が（１００）面であり、前記（１００）面の上方に前記半導体層が配置された請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記側面の少なくとも一部が（１１１）面または（１１３）面である請求項４に記載の半導体装置。
【請求項６】
前記側面が、前記半導体基板の表面に対して傾斜している請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ソース領域と前記ドレイン領域とを結ぶ方向と直交する方向に沿った断面において、前記半導体層が、台形または三角形である請求項６に記載の半導体装置。
【請求項８】
前記ソース領域と前記ドレイン領域とを結ぶ方向と直交する方向に沿った断面において、前記半導体層が、底辺の両端部の少なくとも一方を側辺に沿って下方へと延伸して形成した脚部を備えた台形または三角形である請求項６に記載の半導体装置。
【請求項９】
前記半導体基板の表面が絶縁領域と半導体領域とを有し、前記半導体領域の上方に前記半導体層が配置された請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート電極が前記絶縁領域上に張り出して配置され、前記絶縁領域上において導体と接している請求項９に記載の半導体装置。
【請求項１１】
前記ソース領域と前記ドレイン領域とを結ぶ方向と直交する方向に沿った断面において、前記絶縁領域が前記半導体領域を挟み込むように配置された請求項９または１０に記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜および前記ゲート電極が、前記側面とともに、前記半導体層の上面に配置された請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体基板がバルク半導体基板である請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
半導体基板上に第１半導体層および第２半導体層をこの順にエピタキシャル成長させる工程と、
少なくとも前記第２半導体層上に絶縁膜を形成する工程と、
少なくとも前記第２半導体層の側面上において前記絶縁膜上にゲート電極を形成する工程と、
前記第２半導体層内の互いに離間した２つの領域をソース領域およびドレイン領域とするために、前記２つの領域に不純物をドープする工程と、
前記第２半導体層に対するエッチングレートよりも前記第１半導体層に対するエッチングレートが高いエッチャントを用いて前記第１半導体層の少なくとも一部を除去する工程と、を含む半導体装置の製造方法。
【請求項１５】
半導体基板の表面の一部に絶縁領域を形成する工程をさらに含み、前記一部を除く半導体領域上に前記第１半導体層および前記第２半導体層を成長させる請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１半導体層の材料と前記第２半導体層の材料とが互いに相違し、かつともに４Ｂ族元素からなる請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１半導体層および前記第２半導体層がともにＳｉを含み、前記第２半導体層がさらにＧｅを含む請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板をバルク半導体基板とする請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板の（１００）面上に前記第１半導体層および前記第２半導体層をエピタキシャル成長させる請求項１４〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記エッチャントが、前記第２半導体層に対するエッチングレートと比較して、１０倍以上の前記第１半導体層に対するエッチングレートを有する請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に電界効果トランジスタ（ＦＥＴ）、より詳しくはいわゆるマルチゲート型のＦＥＴに関する。
【背景技術】
【０００２】
素子の微細化と駆動電流の増大を容易にする技術として、非プレーナ型のＦＥＴが注目されている。その１種であるフィン型ＦＥＴ（Fin FET）では、基板上にひれ（fin）状に突出した凸型半導体の両側面にゲート絶縁膜およびゲート電極が形成される。このＦＥＴでは、チャネルが２面となるため（ダブルゲートＦＥＴ）、チャネルの面積が増加する。チャネルを３面構成としたトライゲートＦＥＴも提案されている（例えば非特許文献１）。
【０００３】
図１３に示すように、トライゲートＦＥＴでは、フィン状の半導体層５２の両側面と上面とにゲート絶縁膜５８およびゲート電極５６が配置される。半導体層５２は、所定の高さを有する半導体膜を所定の幅に加工することにより形成される。ゲート電極５６で覆われていない半導体層５２の内部には、不純物をドーピングして活性化したソース領域６５およびドレイン領域６７が形成され、これらの領域はそれぞれソース電極５５およびドレイン電極５７に接している。ソース領域６５とドレイン領域６７の間のチャネル領域６８にゲート電極５６を用いて電界効果を及ぼすことにより、ＦＥＴが動作する。半導体層５２と半導体基板５１とは、基板表面の絶縁膜５３、具体的には酸化珪素膜により電気的に分離されている。
【０００４】
フィン型ＦＥＴは、プレーナ型ＦＥＴに比べてチャネル面積が大きいため、高い電流駆動力を得ることができる。チャネル面積はフィンの高さにより容易に制御できる。さらにフィンの幅を調整すればチャネルをゲート電極で完全に制御することもできる。このため、ゲートの長さが微小なデバイスでも短チャネル効果を抑制しやすい。
【非特許文献１】ドイル他（B.S. Doyle et al.），「高機能完全空乏型トライゲートＣＭＯＳトランジスタ」（High Performance Fully-Depleted Tri-Gate CMOS Transistors），アイトリプルイー・エレクトロン・デバイス・レターズ（IEEE Electron Device Letters），アイトリプルイー（IEEE），平成１５年４月，第２４巻，第４号，ｐ２６３−２６５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フィン型ＦＥＴでは、駆動電流や閾値電圧がフィン状の半導体層の高さや幅に依存する。このため、製造に際しては、フィン状の半導体層の形状を正確に制御する必要がある。しかし、上記構造（図１３参照）を有するフィン型ＦＥＴを製造するためにＳＯＩ（Silicon on Insulator）基板を用いると、ＳＯＩ層の膜厚を薄くするために、酸化、ウェットエッチングを行わなければならない。このプロセスでは、半導体層の形状、特に高さ、について良好な制御性が得られない。
【０００６】
半導体基板の表面で半導体層をエピタキシャル成長させれば、半導体層の高さの再現性は向上する。しかし、半導体基板の表面に直接形成した半導体層をそのままＦＥＴに用いたのでは、キャリアが半導体基板を通過するため、短チャネル効果を抑制できない。また、寄生容量や基板バイアス効果を十分に抑制できず、ＦＥＴの高速動作や消費電力の削減も実現しがたい。
【０００７】
本発明の目的は、フィン型ＦＥＴが潜在的に有する高いパフォーマンスを十分に引き出しうる半導体装置の新たな構造と製造方法とを提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板と、この半導体基板の上方に配置された半導体層と、この半導体層の表面の一部に形成されたゲート絶縁膜と、上記半導体層内に互いに離間して形成されたソース領域およびドレイン領域と、このソース領域とドレイン領域との間の少なくとも上記半導体層の側面上において上記ゲート絶縁膜上に配置されたゲート電極とを含み、上記半導体基板と上記半導体層との間の少なくとも一部に、空間を含む絶縁層が介在している半導体装置を提供する。
【０００９】
本発明は、その別の側面から、半導体基板上に第１半導体層および第２半導体層をこの順にエピタキシャル成長させる工程と、少なくとも第２半導体層上に絶縁膜を形成する工程と、少なくとも第２半導体層の側面上において上記絶縁膜上にゲート電極を形成する工程と、第２半導体層内の互いに離間した２つの領域をソース領域およびドレイン領域とするために、これら２つの領域に不純物をドープする工程と、第２半導体層に対するエッチングレートよりも第１半導体層に対するエッチングレートが高いエッチャントを用いて第１半導体層の少なくとも一部を除去する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明の製造方法では、半導体基板上にエピタキシャル成長させた第２半導体層を用いてＦＥＴを構成することとした。この半導体層はエピタキシャル成長により形成されるため、その形状を制御しやすい。このため、従来のフィン型ＦＥＴよりも駆動電流や閾値電圧の再現性を改善できる。第１半導体層は、第２半導体層を形成した後、エッチングによりその少なくとも一部が除去される。本発明の半導体装置における絶縁層の空間（エアギャップ）は、こうして除去された第１半導体層に由来するものであってもよい。このエアギャップは優れた絶縁性を発揮する。
【発明を実施するための最良の形態】
【００１１】
本発明の半導体装置では、エピタキシャル成長により形成した半導体層を使用できる。この半導体層は、単結晶であってもよい。エピタキシャル成長による半導体層では、半導体基板の表面と平行となるように設定した当該半導体層内部の面、および半導体層の表面から選ばれる少なくとも一部の面が、半導体基板の表面と同一の結晶面となり得る。例えば、（１００）面からエピタキシャル成長した半導体層は、その一部が除去されて見かけ上（１００）面と非連続となっていても、当該（１００）面に平行に内部の面または表面として、（１００）面が現れる。結晶面の同一性の確認は、例えば透過型電子顕微鏡（ＴＥＭ）により行えばよい。
【００１２】
本発明の半導体装置では、半導体基板の表面の少なくとも一部が（１００）面であり、この（１００）面の上方に半導体層を配置することが好ましい。この場合、半導体層の側面の少なくとも一部、好ましくは実質的にその全体、を（１１１）面または（１１３）面とするとよい。（１００）面と（１１１）面および（１１３）面との角度は、それぞれ５４．７°および７２．５°となる。半導体層は、この角度を基底角とする断面台形状に成長させることができる。ただし、本発明における結晶面の組み合わせが上記に限られるわけではない。
【００１３】
このように半導体基板の表面に対して傾斜した側面は、基板表面に垂直に立ち上がった側面よりも単位高さあたりの面積が広くなる。これを利用すると、フィン型ＦＥＴにおいて、所定のゲート面積を得るために必要な半導体層の高さを低減できる。層を低背化すると、次工程においてコントラストが容易になる等といった素子形成上の利点が得られる。
【００１４】
より具体的には、本発明の半導体装置では、ソース領域とドレイン領域とを結ぶ方向（半導体層の伸長方向）と直交する方向に沿った断面（横断面）において、半導体層が、台形または三角形であってもよい。別の好ましい例では、上記横断面において、半導体層が、底辺の両端部の少なくとも一方を側辺に沿って下方へと延伸して形成した脚部を備えた台形または三角形であってもよい。ただし、これらは半導体層の断面形状の例示に過ぎない。
【００１５】
本発明の半導体装置では、半導体基板の表面に絶縁領域と半導体領域とが形成されていてもよく、この場合には半導体領域の上方に半導体層が配置される。絶縁領域は、素子分離のためにも有用であるが、この領域により半導体領域の周縁を画すると、半導体層がエピタキシャル成長する領域の外縁が定まる。周縁を画された所定範囲において所定の基底角で半導体層を成長させると、半導体層の高さを自己整合的に定めることもできる。絶縁領域は、上記横断面において半導体領域を挟み込むように配置するとよい。
【００１６】
絶縁領域を配置する場合には、ゲート電極を絶縁領域上にまで張り出して配置し、この絶縁領域上において導体と接することとしてもよい。この導体は、例えば外部電源と接続される。
【００１７】
本発明の半導体装置のゲート数に制限はない。この半導体装置は、半導体層の両側面をゲートとするダブルゲートＦＥＴとしてもよく、ゲート絶縁膜およびゲート電極が、側面とともに半導体層の上面にも配置されたトライゲートＦＥＴとしてもよい。
【００１８】
半導体基板としては、いわゆるバルク半導体基板、例えばバルクＳｉ半導体基板、を用いればよく、ＳＯＩ基板を準備する必要はない。このため、従来のフィン型ＦＥＴと比較し、少なくとも原料コストを大幅に削減できる。バルク半導体基板の使用は、設備面でも量産に有利である。
【００１９】
本発明の製造方法では、特にバルク半導体基板を使用する場合には、半導体基板の表面の一部に絶縁領域を形成する工程をさらに実施し、この一部（絶縁領域）を除く半導体領域上、好ましくは（１００）面上に、半導体層、即ち第１半導体層および第２半導体層を順次成長させるとよい。
【００２０】
本発明の目的が達成される限り、第１半導体層および第２半導体層の材料に制限はないが、これらの層は、エッチングレートの相違が生じるように異なる材料で形成すべきである。さらに、この互いに異なる材料は半導体基板上に連続してエピタキシャル成長できるように選択する必要がある。これらの条件を考慮すると、両半導体層の材料は、ともに４Ｂ族元素（新ＩＵＰＡＣでは１４族元素）、特にＣ，ＳｉおよびＧｅから選ばれる少なくとも１種、からなることが好ましい。
【００２１】
この材料がＳｉを必須元素とする場合、第１半導体層をＳｉ1-x-yＧｅxＣyと表記し、第２半導体層をＳｉ1-a-bＧｅaＣbと表記することができる（ただし、ｘ＋ｙ＜１、ａ＋ｂ＜１）。この場合、第１半導体層のエッチングが終了した際に第２半導体層を残しておくためには、少なくともｘ＞ａであることが必要である。なぜなら、Ｇｅの濃度が高いほどエッチングが速く進行するためである。ｘとａとが近似した値である場合には、第１半導体層のエッチングが終了した際に大部分の第２半導体層までもがエッチングされてしまう可能性がある。そのため、ｘ−ａ≧０．２０が望ましく、ｘ−ａ≧０．２５がより望ましく、ｘ−ａ≧０．３０がさらに望ましい。これを考慮すると、ｘの値は０．２０以上、ａの値は０以上が好ましい。ａの値が０である場合とは、第１半導体層をＳｉＧｅ（Ｃ）により構成し（Ｃは任意成分）、第２半導体層をＳｉ（Ｃ）により構成することを意味するが（Ｃは任意成分）、この組み合わせが最も好ましい。
【００２２】
ｘ，ａの上限は、第１半導体層および第２半導体層が単結晶である範囲とするとよく、Ｇｅの濃度が高すぎると多数の転移が生じて単結晶半導体層として機能しなくなることを考慮すると、ともに０．８以下が好ましい。この観点から、ｘ，ａの値は、０．２０≦ｘ≦０．８０、０≦ａ≦０．６０である。一般的な装置によって作成されるＧｅの濃度の上限が５０％であることを考慮すると、０．２０≦ｘ≦０．５０、０≦ａ≦０．３０がより好ましい。
【００２３】
なお、Ｃ（炭素）の存在は、Ｇｅの濃度が高いほどエッチングが速く進行することに影響を与えないため、第１半導体層および第２半導体層を単結晶とする範囲から適宜選択するとよく、ｙ、ｂの値はそれぞれ独立して０以上であればよい。
【００２４】
エッチャント（エッチング液）は、第１半導体層と第２半導体層との材料に応じて適宜選択すればよいが、第２半導体層に対するエッチングレートよりも第１半導体層に対するエッチングレートが１０倍以上であるエッチャントの使用が望ましい。好ましいエッチャントとしては、フッ化水素酸（フッ酸）を含む酸性エッチャントを例示できる。
【００２５】
以下、図面を参照しつつ、本発明の好ましい形態について説明する。
（第１の実施形態）
図１に示した半導体装置では、半導体基板９の半導体領域１０上に、フィン型の凸部が形成され、この凸部の上方には半導体層２が、凸部の下部にはエアギャップ３が形成されている。エアギャップ３により半導体層２と半導体基板９とは絶縁されている。図１（ｃ）の部分拡大図である図２に示すように、半導体層２の内部には、互いに離間してソース領域１５およびドレイン領域１７が形成され、これら領域１５，１７はそれぞれソース電極５およびドレイン電極７に接している。ソース領域１５およびドレイン領域１７の間のチャネル領域１８では、半導体層２上にゲート絶縁膜８が形成され、ゲート絶縁膜８上にゲート電極６が配置されている。
【００２６】
ソース領域１５とドレイン領域１７とを結ぶ半導体層２の伸長方向（II−II方向）と直交する幅方向（Ｉ−Ｉ方向）に沿った横断面（図１（ｂ））に示すように、ゲート絶縁膜８は、凸部の外縁に沿って半導体層２およびエアギャップ３とゲート電極６との間に介在している。この半導体装置は、半導体層２の両側面および上面にゲート絶縁膜８およびゲート電極６が配置されたトライゲートＦＥＴである。
【００２７】
ゲート電極６は、ゲート絶縁膜８から半導体基板９の表面の絶縁領域１上にまで広がり、絶縁領域１の少なくとも一部でゲート絶縁膜８上よりも幅広に形成される。この拡張された領域はコンタクトホールの形成に利用される。ソース電極５およびドレイン電極７も、平面視（図１（ａ））で同様に形成される。コンタクトホールを形成する領域を図１（ａ）に符号２５〜２７で例示する。
【００２８】
図１（ｂ）（ｃ）に示されているように、この半導体装置は、ＳＯＩ構造に代えてＳＯＮ構造（Silicon on Nothing）を備えており、これにより短チャネル効果を抑制し、さらに寄生容量や基板バイアス効果を低減している。こうして、ＳＯＩ基板を用いなくとも、高速かつ低消費電力のＦＥＴ動作が得られる。
【００２９】
この半導体装置の製造方法の一例を図３〜図９を参照して説明する。各図において（ａ）は平面図、（ｂ）は断面図である。以下の例示は、図１の例示と同様、ｎ型チャネルトランジスタの作製例についての説明である。
【００３０】
まず、ｐ型バルクシリコン基板である半導体基板９の表面の一部に絶縁領域１を形成する（図３）。この絶縁領域１は、シャロートレンチ分離（ＳＴＩ）を形成するために従来から知られている方法により形成するとよい。この絶縁領域１に狭持された半導体領域１０の幅Ｗはリソグラフィーにより５０ｎｍ程度にまで微細化できる。特に制限されないが、この幅Ｗは２００ｎｍ以下が好適である。
【００３１】
次いで、半導体領域１０上に、第１半導体層４および第２半導体層２を順次エピタキシャル成長させる（図４）。ここでは、（１００）面にＳｉＧｅ層およびＳｉ層を順次堆積したときの状態を図示した。第２半導体層２の上面は（１００）面、側面は（１１１）面である。エピタキシャル成長の条件、例えばガス流量比，成長温度を制御することにより、（１００）面上でのこれらの層の成長速度を（１１１）面上での成長速度の３〜２０倍程度に制御できる。こうして、リッジ状の第１半導体層４と、これをブリッジ状に覆う第２半導体層２とからなる２層構成の半導体層が形成される。
【００３２】
さらに、第１および第２半導体層４，２の表面を熱酸化することにより、ゲート酸化膜８を形成する（図５）。ゲート酸化膜８の膜厚は１ｎｍ〜８ｎｍが好適である。熱酸化の後の状態で、半導体層２，４全体の高さＨは１００ｎｍ〜４００ｎｍ、第１半導体層４の高さｈは１００ｎｍ〜３００ｎｍが好適である。
【００３３】
引き続き、ソース、ドレイン領域を形成するために、これらを形成すべき領域からゲート絶縁膜８を除去する（図６）。ゲート絶縁膜８の部分的な除去は、例えばリソグラフィー技術によりパターニングしたレジストと、フッ酸系溶液を用いたウェットエッチングとにより行えばよい。ソース、ドレイン領域には、ゲート絶縁膜８を除去する前に、レジストをマスクとしてリンをドープしても構わない。
【００３４】
次いで、減圧ＣＶＤ（ＬＰＣＶＤ）法により、電極となる多結晶シリコン膜１６を全面に堆積させる（図７）。この膜１６の膜厚は１００ｎｍ〜３００ｎｍが好適である。電極の材料は多結晶シリコンに限らず、例えばタングステン等の金属材料、多結晶ＳｉＧｅに代表される他の材料としても構わない。
【００３５】
さらに、リソグラフィーおよびＲＩＥ（Reactive Ion Etching）により、多結晶シリコン膜１６をエッチングして、ソース電極５、ゲート電極６およびドレイン電極７を形成する。多結晶シリコン膜１６には高濃度にリンをドープ（in-situドープ）してもよい。引き続き、露出しているゲート絶縁膜８をレジストおよびフッ酸系溶液を用いたウェットエッチングにより除去する（図８）。ゲート絶縁膜８は、ゲート電極６で覆われた領域のみに残存することになる。ソース、ドレイン領域およびゲート電極にリンをまだドープしていない場合には、この段階で、ソース、ドレイン領域とゲート電極６とにリンのドープを行うとよい。この場合、ソース、ドレイン領域のドーピングにはゲート電極６をマスクとするとよい。注入したリンは熱処理により活性化する。
【００３６】
次いで、第１半導体層４を選択的にエッチングし、少なくともその一部、好ましくは全部を除去することにより、エアギャップ３を形成する（図９）。この選択的なエッチングは、第２半導体層２のエッチングレートに対する第１半導体層４のエッチングレートが高いエッチャントを用いたウェットエッチングによることが好ましい。例えばＳｉ層に対してＳｉＧｅ層を選択的に除去するには、硝酸およびフッ酸を含むエッチャントが好適である。このエッチャントの好ましい混合比は、ＨＦに対するモル比で表示して、ＨＮＯ3が５〜１０、Ｈ2Ｏが１〜１０、好ましくは同じくモル比でＨＮＯ3：Ｈ2Ｏ：ＨＦ＝８：４：１程度である。このエッチャントを用いると、Ｓｉ層へのエッチングレートに対するＳｉＧｅ層へのエッチングレートの比（選択比）が１００以上となるため、精度よくエアギャップ３を形成できる。
【００３７】
こうして、半導体基板９の（１００）面からエピタキシャル成長させたにもかかわらず、エアギャップ３により半導体基板９から絶縁された半導体層２を用いたＦＥＴを得ることができる。上記のようなエピタキシャル成長によれば、半導体層２は、リソグラフィーにより規定された半導体領域１０の幅よりもさらに狭い幅を有しうる。この微細化効果はチャネルの制御性を向上させる。さらに、半導体層２の側面および上面は、エッチングに曝されることなく形成された面であり、好ましくはいわゆる単結晶のファセット面となる。これらの面はエッチングにより形成した面よりも欠陥が少ないため、これらの面に薄く形成されるゲート絶縁膜の信頼性を向上させる。
【００３８】
エッチングに続き、半導体装置について必要とされる工程を適宜追加して行うとよい。例えば、上記で形成したＦＥＴ全体を覆うように層間絶縁膜２０が堆積され、この層間絶縁膜２０に設けられたコンタクトホール２５〜２７にコンタクトプラグが形成される（図１０）。層間絶縁膜２０としては、例えばＢＰＳＧ膜が用いられる。コンタクトプラグは例えばタングステンにより、コンタクトプラグに接する配線は例えばアルミニウムを主成分とする金属により、それぞれ形成される。層間絶縁膜の膜厚は、例えば３００ｎｍ〜１０００ｎｍ程度である。
【００３９】
層間絶縁膜のような絶縁性の膜（誘電体膜）の堆積に伴ってエアギャップ３に絶縁性材料が侵入することはあるが、ＦＥＴ動作に支障はない。通常の方法で絶縁性の膜を堆積させる限り、半導体層２を「天井」とするエアギャップ３の全部が絶縁性材料で埋められることはない。上記に例示した製造方法によれば、半導体基板９と半導体層２との間の少なくとも一部には、エアギャップ３を含む絶縁層、例えばエアギャップ３と誘電体とからなる絶縁層が介在する。
（第２の実施形態）
上記では半導体層２と半導体基板９とがエアギャップ３により完全に分離された形態を示したが、図１１に示すように、半導体層２は部分的に半導体基板９と接していてもよい。この形態では、半導体層２がブリッジ状にエアギャップ３を覆っている。半導体層２は、図示した横断面において、底辺の両端部近傍を部分的に側辺に沿って下方へと延伸して形成した脚部２ａを備えた台形となっており、その脚部２ａもチャネル領域として用いられる。このため、両側面のチャネル幅を相対的に広く取ることができる。
【００４０】
半導体層２は部分的に半導体基板９と接触しているが、図示した横断面において、脚部２ａと半導体基板９とが接触している領域の幅を１０ｎｍ以下に制限すれば、ＦＥＴの動作に対する影響を実質的に回避できる。この半導体装置の平面図、縦断面は、それぞれ図１（ａ）、（ｂ）と同じである。
【００４１】
この半導体装置も、上記で説明した一連の工程により得ることができる。ただし、熱酸化の工程（図５）において第１半導体層４の側面に堆積した第２半導体層２を完全に熱酸化することなく残存させるか、あるいは半導体層成長の工程（図４）において熱酸化の後にも第２半導体層２の一部が側面に残存する程度に厚く第２半導体層２を予め形成することが求められる。
（第３の実施形態）
上記では半導体層２の頂部が平坦である形態を示したが、図１２に示すように、半導体層２はその横断面が三角形であってもよい。この半導体装置は、ダブルゲートＦＥＴとなる。この半導体装置の平面図、縦断面も、それぞれ図１（ａ）、（ｂ）と同じである。半導体層２は、図１１と同様の脚部を有していてもよい。この半導体装置は、半導体層をエピタキシャル成長させる工程（図４）において、両側の側面が出会うまで第２半導体層２を成長させる以外は、上記で説明した一連の工程により、得ることができる。
【００４２】
上記で図面を参照しつつ説明した各形態は、本発明を適用した一例に過ぎない。例えば、半導体層のエピタキシャル成長は、規制された表面からではなく、非選択的に行ってもよい。従来から知られている各部材への改善を適宜施してもよく、例えばゲート電極等各電極の比抵抗を低下させる必要があれば、電極の表面をシリサイド化すればよい。ｐ型チャネルトランジスタも上記と同様に作製できる。
【産業上の利用可能性】
【００４３】
本発明によれば、従来よりも特性の再現性に優れたフィン型ＦＥＴを実現できる。このＦＥＴは、高速かつ低消費電力での動作が可能で、かつ駆動電流や閾値電圧のバラツキが抑制されたものとなる。本発明は、例えば、従来よりも優れた特性を有する完全空乏型のフィン型ＦＥＴを提供するものとして大きな利用価値を有し、より具体的にはシステムＬＳＩ等のロジックＩＣ、高周波用のアナログＩＣ等の分野で特に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置の一例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＩ−Ｉ断面図、（ｃ）は（ａ）のII―II断面図
【図２】図１に示した半導体装置の部分拡大図
【図３】本発明の半導体装置の製造方法の一例における第１工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図４】本発明の半導体装置の製造方法の一例における第２工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図５】本発明の半導体装置の製造方法の一例における第３工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図６】本発明の半導体装置の製造方法の一例における第４工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図７】本発明の半導体装置の製造方法の一例における第５工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図８】本発明の半導体装置の製造方法の一例における第６工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図９】本発明の半導体装置の製造方法の一例における第７工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図１０】本発明の半導体装置の製造方法の一例における第８工程を示す図であり、（ａ）は平面図、（ｂ）は断面図
【図１１】本発明の半導体装置の別の一例を示す断面図
【図１２】本発明の半導体装置のまた別の一例を示す断面図
【図１３】従来のフィン型ＦＥＴ（トライゲートＦＥＴ）を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＩ−Ｉ断面図、（ｃ）は（ａ）のII―II断面図
【符号の説明】
【００４５】
１  絶縁領域
２  半導体層（第２半導体層）
３  空間（エアギャップ）
４  第１半導体層
５  ソース電極
６  ゲート電極
７  ドレイン電極
８  ゲート絶縁膜
９  半導体基板
１０  半導体領域
１５  ソース領域
１６  多結晶シリコン膜
１７  ドレイン領域
１８  チャネル領域
２０  層間絶縁膜
２５〜２７  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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