(57)【要約】【課題】トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑える。【解決手段】素子分離領域１２と、半導体領域１３と、この素子分離領域及び半導体領域の一部を覆うゲート絶縁膜１４と、このゲート絶縁膜上に形成されたゲート電極１５と、半導体領域に形成されたソース１６・ドレイン１７とを有する。そして、ゲート電極は、素子分離領域と前記半導体領域の境界近傍にある部分１５ａが第１の導体で、それ以外の部分で半導体領域上の部分が１５ｂを第２の導体でそれぞれ構成される。ここで、電界効果トランジスタがＮチャネルの場合、第１の導体の仕事関数Φ１は、第２の導体の仕事関数Φ２よりも大きい。一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数は、第２の導体の仕事関数よりも小さい。【選択図】        図１
2005044943.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と、半導体領域と、この素子分離領域及び半導体領域の一部を覆うゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記半導体領域に形成されたソース・ドレインとを有する電界効果トランジスタであって、
前記ゲート電極は、前記素子分離領域と前記半導体領域の境界近傍にある部分が第１の導体で、その部分以外で前記半導体領域上にある部分が第２の導体でそれぞれ構成され、
前記電界効果トランジスタがＮチャネルの場合、前記第１の導体の仕事関数は、前記第２の導体の仕事関数よりも大きく、
前記電界効果トランジスタがＰチャネルの場合、前記第１の導体の仕事関数は、前記第２の導体の仕事関数よりも小さいことを特徴とする電界効果トランジスタ。
【請求項２】
前記ゲート電極は、前記ゲート絶縁膜との界面近傍の部分で、かつ前記境界から前記素子分離領域の方向に前記ゲート絶縁膜の厚さの２倍以上離れた部分が前記第１の導体で構成されることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜との界面近傍の部分で、かつ前記境界から前記半導体領域の方向に前記ゲート電極のゲート幅の２０分の１以上離れた部分が前記第２の導体で構成されることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
半導体領域と、この半導体領域の上面及び側面の一部を覆うゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記半導体領域に形成されたソース・ドレインとを有する電界効果トランジスタであって、
前記ゲート電極は、前記半導体領域の角部の近傍にある部分が第１の導体で、その部分以外の前記半導体領域上にある部分が第２の導体でそれぞれ構成され、
前記電界効果トランジスタがＮチャネルの場合、前記第１の導体の仕事関数は、前記第２の導体の仕事関数よりも大きく、
前記電界効果トランジスタがＰチャネルの場合、前記第１の導体の仕事関数は、前記第２の導体の仕事関数よりも小さいことを特徴とする電界効果トランジスタ。
【請求項５】
前記ゲート電極は、前記ゲート絶縁膜との界面近傍の部分で、かつ前記角部から前記ゲート電極のゲート長の半分以上離れた部分が前記第２の導体で構成されることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
前記ゲート電極は、前記ゲート絶縁膜との界面近傍の部分で、かつ前記角部から前記ゲート電極のゲート幅の２０分の１以上離れた部分が前記第２の導体で構成されることを特徴とする請求項４記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴに関し、特にトランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑え、消費電力の少ない電界効果トランジスタに関する。
【０００２】
【従来の技術】
図２５は、従来の電界効果トランジスタの斜視図である。この電界効果トランジスタは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を有するＭＩＳＦＥＴ構造であり、半導体基板１０１の表面に形成された素子分離領域１０２及び半導体領域１０３と、この素子分離領域１０２及び半導体領域１０３の一部を覆うゲート絶縁膜１０４と、このゲート絶縁膜１０４上に形成されたゲート電極１０５と、半導体領域１０２に形成されたソース・ドレイン１０６，１０７とを有する。
【０００３】
図２６（ａ）は、図２５の電界効果トランジスタの断面図であり、図２６（ｂ）は、素子分離領域と半導体領域の境界近傍の拡大図である。この図２６（ｂ）に示すように、素子分離領域１０２と半導体領域１０３の境界近傍において、半導体領域１０３の上面から、ゲート絶縁膜１０４を介して、ゲート電極１０５の半導体領域１０３上にある部分へ電場ＥＯＸが作用する。一方、半導体領域１０３の側面から、素子分離領域１０２及びゲート絶縁膜１０４を介して、ゲート電極１０５の素子分離領域１０２上の部分へ電場Ｅ´ＯＸが作用する。
【０００４】
ＥＯＸは境界から離れた場所でも作用するが、Ｅ´ＯＸは境界近傍でしか作用しない。よって、境界近傍では境界から離れた場所より電界が集中する。そして、Ｅ´ＯＸによりキャリアが誘起され、境界近傍のゲート閾値電圧が局所的に減少して、ゲート電圧ＶＧが０の時のドレイン電流ＩＤであるオフ電流Ｉｏｆｆが増加する。ここで、境界が半導体領域１０３中に占める割合はゲート幅ＷＧが小さいほど大きいため、Ｉｏｆｆの増加はＷＧが小さいほど顕著となる。
【０００５】
また、境界近傍でのゲート閾値電圧の低下を反映してトランジスタ全体のゲート閾値電圧Ｖｔｈも低下する。このＶｔｈの低下はＷＧが小さいほど顕著である。この現象は逆狭チャネル効果と呼ばれている。
【０００６】
ところで、素子分離領域を有するトランジスタは、ゲート中心部のトランジスタＴ０と境界近傍のトランジスタＴ１が合成されたものとみなせる。Ｔ０のドレイン電流をＩ０、Ｔ１のドレイン電流をＩ１とすると、ドレイン電流ＩＤは、
【数１】
2005044943.tif 000003
のように分解される。
【０００７】
このトランジスタＴ０とＴ１は、普通のトランジスタと同じようにゲート閾値電圧やｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇが定義できる。そこで、Ｔ０の閾値電圧をＶ０、ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇをＳ０とし、Ｔ１の閾値電圧をＶ１、ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇをＳ１とする。すると、逆狭チャネル効果が現れるトランジスタでは、
【数２】
2005044943.tif 000004
という関係がある。
【０００８】
また、トランジスタ全体のｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇＳと、Ｓ０、Ｓ１には、
【数３】
2005044943.tif 000005
という関係がある。
【０００９】
そして、単位ゲート幅当たりの電流をｉ０とすると、Ｉ０は、
【数４】
2005044943.tif 000006
と表され、ＷＧに比例する。一方、Ｉ１はＷＧに依存しない。
【００１０】
ところで、逆狭チャネル効果の大きさやＷＧによって、ＩＤへ及ぼすＩ０とＩ１の影響度が異なる。例えば、逆狭チャネル効果が小さい、又は、ＷＧが大きいときはＩ１は無視でき、ＩＤ≒Ｉ０となる。一方、逆狭チャネル効果が大きく、ＷＧが小さいときはＩ１の影響でＩｏｆｆも、ゲート電圧ＶＧが電源電圧ＶＤＤのときのドレイン電流ＩＤであるオン電流Ｉｏｎも増加する。
【００１１】
図２７に図２５の電界効果トランジスタのＩＤ−ＶＧ特性を示す。ただし、トランジスタはＮチャネルＭＯＳＦＥＴであって、半導体領域の材質はシリコン、ゲート電極の材質はＮ＋ポリシリコン、ゲート絶縁膜の材質はＳｉＯ２、ゲート絶縁膜の膜厚ｔｏｘ＝２．５ｎｍ、ゲート長ＬＧ＝１２０ｎｍ、ＷＧ＝２μｍ、シリコン中のアクセブター濃度ＮＡ＝１０１８ｃｍ−３、ソース領域とドレイン領域の深さＸｊ＝６５ｎｍ、ドレイン電圧ＶＤ＝５０ｍＶ、バックバイアスＶＢ＝−１．２Ｖである。この図において、実線はＩＤであり、点線は数式１のようにＩＤを分解したときのＩ０である。両者を比較すると、境界の影響でＩｏｆｆが増加していることがわかる。
【００１２】
図２８にゲート閾値電圧Ｖｔｈとゲート幅ＷＧの関係を示す。ＷＧ以外の条件は図２７と同じである。また、ＶｔｈをＩＤが１２［ｎｍ／μｍ］・ＷＧの時のＶＧと定義している。この図から、ＷＧが小さくなるほどＶｔｈが低下し、逆狭チャネル効果が現れていることが分かる。
【００１３】
図２９にｉｏｎとＷＧの関係、図３０にｉｏｆｆとＷＧの関係をそれぞれ示す。ただし、ｉｏｎ＝Ｉｏｎ／ＷＧ、ｉｏｆｆ＝Ｉｏｆｆ／ＷＧである。これらの図から、ｉｏｎ、ｉｏｆｆともＷＧが小さくなるに従い増大することが分かる。
【００１４】
【発明が解決しようとする課題】
上記のような逆狭チャネル効果があると、ＷＧによってゲート閾値電圧が変わり、回路設計が困難になる。また、Ｉｏｆｆが増大すると回路の消費電力が増大してしまう。これに対して、逆狭チャネル効果対策として、半導体領域の角部を丸めることや、境界近傍の半導体領域中の不純物濃度を上げることなどが行われている。しかし、これらの方法は、Ｉｏｆｆを小さくして逆狭チャネル効果を小さくできるが、同時に、数式１のＩ１が小さくなってＩｏｎも減少するという問題がある。
【００１５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑え、消費電力の少ない電界効果トランジスタを得るものである。
【００１６】
【課題を解決するための手段】
本発明に係る電界効果トランジスタは、素子分離領域と、半導体領域と、この素子分離領域及び半導体領域の一部を覆うゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、半導体領域に形成されたソース・ドレインとを有する。そして、ゲート電極は、素子分離領域と半導体領域の境界近傍にある部分を第１の導体で、その部分以外で半導体領域上にある部分が第２の導体でそれぞれ構成される。また、電界効果トランジスタがＮチャネルの場合、第１の導体の仕事関数は、第２の導体の仕事関数よりも大きい。一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数は、第２の導体の仕事関数よりも小さい。本発明のその他の特徴は以下に明らかにする。
【００１７】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１における電界効果トランジスタの斜視図である。この電界効果トランジスタは、ＳＴＩを有するＮチャネルＭＩＳＦＥＴ構造であり、シリコンからなる半導体基板１１の表面に形成された素子分離領域１２及び半導体領域１３と、この素子分離領域１２及び半導体領域１３の一部を覆うＳｉＯ２からなるゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたゲート電極１５と、半導体領域１０２に形成されたソース１６・ドレイン１７とを有する。
【００１８】
そして、ゲート電極１５は、素子分離領域１２と半導体領域１３の境界近傍にある部分１５ａを第１の導体で、その部分１５ａ以外で半導体領域１３上にある部分１５ｂを第２の導体でそれぞれ構成している。ここでは、ゲート絶縁膜１４との境界近傍の部分で、素子分離領域１２上にある部分が第１の導体、半導体領域１３上にある部分が第２の導体でそれぞれ構成されている。
【００１９】
ここで、電界効果トランジスタがＮチャネルの場合、第１の導電体をＰ＋ポリシリコン、第２の導電体をＮ＋ポリシリコンで構成し、第１の導体の仕事関数Φ１を第２の導体の仕事関数Φ２よりも大きくする。即ち、Φ１とΦ２が、
【数５】
2005044943.tif 000007
の関係を有するようにする。
【００２０】
一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数Φ１を第２の導体の仕事関数Φ２よりも小さくする。即ち、Φ１とΦ２が、
【数６】
2005044943.tif 000008
の関係を有するようにする。
【００２１】
半導体領域１３とゲート電極１５の間の電場の強さは、ゲート電圧ＶＧ、半導体領域１３とゲート電極１５の間の距離、半導体領域１３とゲート電極１５の材料の仕事関数差で決まる。これに対し、図１のように素子分離領域１２上のゲート電極に第１の導体を用いることにより、この部分の電界（図２６（ｂ）のＥ´ＯＸ）を弱めることができ、境界での電界集中を緩和して、逆狭チャネル効果を抑えることができる。
【００２２】
ここで、図１の電界効果トランジスタを数式１のようにゲート中心部のトランジスタＴ０と境界近傍のトランジスタＴ１に分離して考えると、Ｔ０のゲート電極を第２の導体で構成し、Ｔ１のゲート電極を第１の導体で構成していることになる。このように、第１の導体で構成することでＴ１のゲート閾値電圧Ｖ１は上がる。しかし、ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇＳ１は変わらない。そのため、数式３より、ＶＧ＝０ではＩ１≪Ｉ０となりＩｏｆｆを減少させることができる。一方、ＶＧ＝ＶＤＤではＩ１が無視できない大きさになってＩｏｎを増大させることができる。即ち、トランジスタの駆動力Ｉｏｎの減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００２３】
ところで、この第１の導電体による境界近傍の電界集中の緩和は、第１の導電体が境界の真上にある場合が最も効果が高く、そのときの境界と第１の導体との距離はゲート絶縁膜の膜厚ｔｏｘである。Ｅ´ＯＸは、境界からの距離に反比例して小さくなり、境界からの距離が２ｔｏｘ以上になると半減する。そこで、第２の導体が素子分離領域１２上にはみ出して良いのは、境界からの距離が２ｔｏｘの範囲までとする。即ち、ゲート電極１５は、ゲート絶縁膜１４との界面近傍の部分で、境界から素子分離領域１２の方向に２ｔｏｘ以上離れた部分を第１の導体で構成する。なお、ゲート絶縁膜１４を材料の違う複数の膜を積み重ねて作っている場合は、それらの膜厚ｔ１，ｔ２，…に対し、ｔｏｘ＝ｔ１＋ｔ２＋…となる。
【００２４】
また、半導体領域１３上において、ゲート電極１５に占める第１の導体の割合が多くなるとＩｏｎが減少し望ましくない。しかし、その第１の導体の割合が１割以下ならば、Ｉｏｎの減少は１割以下で許容できる。そこで、第１の導体が半導体領域上にはみ出して良いのは、境界から距離ＷＧ／２０の範囲までとする。即ち、ゲート電極１５は、ゲート絶縁膜１４との界面近傍の部分で、かつ境界から半導体領域１３の方向にゲート電極１５のゲート幅の２０分の１以上離れた部分を第２の導体で構成する。
【００２５】
図２は、図１の電界効果トランジスタのＶＧ―ＩＤ特性を示す図である。図中で、図１の電界効果トランジスタの特性を実線で示し、比較のために、図２５の従来の電界効果トランジスタの特性を点線で示す。ゲート電極の構造を変えたこと以外は、図２７と同じ条件である。また、図３は、図２の縦軸をリニアスケールにした図である。これらの図から、図１の電界効果トランジスタは、従来の電界効果トランジスタと比べて、Ｉｏｆｆは減少するが、Ｉｏｎはほとんど変わらないことが分かる。
【００２６】
図４に図１の電界効果トランジスタのＷＧ―Ｖｔｈ特性を、図５にＷＧ―ｉｏｎ特性を、図６にＷＧ―ｉｏｆｆ特性をそれぞれ示す。ＷＧ以外の条件は図２と同じである。これらの図で、ＷＧが小さくなってもＶｔｈは小さくならず、逆狭チャネル効果は見られない。むしろ、Ｖｔｈが微増し、狭チャネル効果が僅かに見えている。しかし、これによるＶｔｈの変化は約１５ｍＶと小さく、ＩｏｎはＷＧが小さくなるとむしろ増加しているので問題にはならない。
【００２７】
以上のように、本実施の形態１の電界効果トランジスタでは、ゲート電極１５全てに第２の導体を使った場合と比べて、素子分離領域１２と半導体領域１３の境界近傍で電場が弱まり、電界集中が緩和される。よって、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００２８】
実施の形態２．
図７は本発明の実施の形態２における電界効果トランジスタの斜視図である。図１と同じ構成要素には同じ番号を付し説明を省略する。図７に示すように、素子分離領域１２が半導体領域２０より落ち込んでいる。ただし、ゲート長をＬＧとすると、素子分離領域と半導体領域との段差はＬＧ／２以下である。そして、ゲート絶縁膜１４が、この半導体領域２０の上面及び側面の一部を覆っている。また、半導体領域２０の上面と側面との間の角部もゲート絶縁膜１４に覆われている。そして、このゲート絶縁膜１４上にゲート電極２１が形成されている。
【００２９】
ゲート電極２１は、半導体領域２０の角部の近傍にある部分２１ａが第１の導体で、その他の部分２１ｂが第２の導体でそれぞれ構成されている。ここでは、ゲート電極２１の半導体領域２０の側面に沿った部分が第１の導体で構成され、ゲート電極２１の半導体領域２０の上面に沿った部分が第２の導体で構成されている。即ち、角部より下にある部分が第１の導体で、角部より上にある部分が第２の導体でそれぞれ構成されている。
【００３０】
ここで、電界効果トランジスタがＮチャネルの場合、第１の導電体をＰ＋ポリシリコン、第２の導電体をＮ＋ポリシリコンで構成し、第１の導体の仕事関数Φ１を第２の導体の仕事関数Φ２よりも大きくする。即ち、Φ１とΦ２が数式５の関係を有するようにする。
【００３１】
一方、電界効果トランジスタがＰチャネルの場合、第１の導体の仕事関数Φ１を第２の導体の仕事関数Φ２よりも小さくする。即ち、Φ１とΦ２が数式６の関係を有するようにする。
【００３２】
ところで、実施の形態１と同様の理由から、第１の導体が半導体領域２０の上面の上にはみ出して良いのは、角部から距離ＷＧ／２０の範囲までとする。即ち、ゲート電極２１は、ゲート絶縁膜１４との界面近傍の部分で、かつ角部からゲート電極１５のゲート幅の２０分の１以上離れた部分が第２の導体で構成される。
【００３３】
また、ゲート電極２１の半導体領域２０の側面に沿った部分も逆狭チャネル効果に影響する。よって、図７に示すように、この部分も第１の導体で構成すれば、電界集中を緩和し、逆狭チャネル効果を抑制することができる。しかし、角部から離れた部分を第１の導体で構成で構成しても意味が無い。ここで、ゲート絶縁膜１４と半導体領域２０の界面から半導体領域２０内部に伸びる空乏層の幅をＷＤとすると、逆狭チャネル効果の抑制に影響するのは、せいぜい角部から距離ＷＤまでにあるゲート電極２１の部分のみである。
【００３４】
また、半導体領域１３上において、ゲート絶縁膜１４との界面近傍の部分で、ゲート電極２１に占める第１の導体の割合が多くなるとＩｏｎが減少し望ましくない。そこで、第１の導体で構成する部分は角部から距離ＷＤ以内の限られた領域にする。また、短チャネル効果を抑制するためにＬＧ＞２ＷＤでなくてはならない。よって、素子分離領域１２と半導体領域２０との段差がＬＧ／２以上の場合は、図８に示すように、半導体領域２０の側面において、ゲート電極２１は、ゲート絶縁膜１４との界面近傍の部分で、かつ角部からＬＧ／２以上離れた部分を第２の導体で構成する。
【００３５】
図９は、図７の電界効果トランジスタのＶＧ―ＩＤ特性を示す図である。図中で、図７の電界効果トランジスタの特性を実線で示し、比較のために図２５の従来の電界効果トランジスタの特性を点線で示す。ただし、ＷＧ＝２００ｎｍ、素子分離領域と半導体領域との段差は２０ｎｍとする。また、半導体領域の側面に沿ったゲート電極には全て第１の導体を使用している。その他の条件は図２７，図２と同じである。また、図１０は、図９の縦軸をリニアスケールにした図である。これらの図から、図７の電界効果トランジスタは、従来の電界効果トランジスタに比べて、Ｉｏｆｆは減少するがＩｏｎはほとんど変わらないことが分かる。また、図２と比較すると、実施の形態１よりも良い性能を示していることがわかる。
【００３６】
図１１に図７の電界効果トランジスタのＷＧ―Ｖｔｈ特性を、図１２にＷＧ―ｉｏｎ特性を、図１３にＷＧ―ｉｏｆｆ特性をそれぞれ示す。ＷＧ以外の条件は図２と同じである。これらの図から分かるように、ＷＧに拠らずＶｔｈは一定であり、逆狭チャネル効果は見られない。即ち、逆狭チャネル効果も狭チャネル効果も見られない。
【００３７】
以上のように、本実施の形態２の電界効果トランジスタでは、ゲート電極２１全てに第２の導体を使った場合と比べて、半導体領域２０の角部の近傍で電場が弱まり、電界集中が緩和される。よって、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【００３８】
実施の形態３．
図１４は、本発明の実施の形態３における電界効果トランジスタの斜視図である。また、図１５は、図１４の電界効果トランジスタの断面図である。図１と同じ構成要素には同じ番号を付し説明を省略する。この図１４，１５に示すように、素子分離領域２５は、半導体領域１３との境界近傍で半導体領域１３の上面より落ち込み、その他の部分では半導体領域１３の上面より盛上っている。そして、この素子分離領域２５を覆うようにゲート絶縁膜１４が形成され、その上にゲート電極２６が形成されている。
【００３９】
この電界効果トランジスタのゲート電極２６は、素子分離領域２５が落ち込んだ所にある部分を第１の導体で構成し、その他の部分を第２の導体で構成している。即ち、実施の形態１と同様に、素子分離領域２５と半導体領域１３の境界近傍にある部分が第１の導体で、その部分以外で半導体領域２５上にある部分が第２の導体でそれぞれ構成されている。
【００４０】
ここで、この電界効果トランジスタは、ＳＴＩを有するＰチャネルＭＩＳＦＥＴ構造であり、第１の導体はＰ＋ゲルマニウム、第２の導体はＰ＋ポリシリコンである。ゲルマニウムの価電子帯の上端のエネルギーはシリコンのものより約０．５ｅＶ高い。よって、Φ１＜Φ２が成り立ち、基本的な原理は実施の形態１と同じである。なお、ＮチャンネルＭＩＳＦＥＴ構造を採用した場合は、実施の形態１で説明したように、Φ１＞Φ２となるようにする。
【００４１】
以下、この構造の製造プロセスを説明する。まず、図１６に示すように、ボロンを４×１０１５ｃｍ３ドープした半導体基板１１の表面を熱酸化して、厚さ１０ｎｍのシリコンからなる酸化膜３１を形成し、その上にＣＶＤで厚さ１２０ｎｍの窒化膜３２を堆積させる。
【００４２】
次に、図１７に示すように、レジストマスクを使ったドライエッチングで、フィールド領域を形成する部分の半導体基板１１を深さ３５０ｎｍ掘り、半導体領域１３を形成する。
【００４３】
そして、図１８に示すように、ＣＶＤで酸化膜３３を厚さ５００ｎｍ堆積させる。
【００４４】
次に、図１９に示すように、ＣＭＰで酸化膜３３と窒化膜３２を研磨し、平坦化する。ただし、この際に、窒化膜３２が所定膜厚だけ残るようにする。
【００４５】
そして、窒化膜３２を熱燐酸で除去し、その下の酸化膜３１をフツ酸で除去する。次に、熱酸化により表面に厚さ１０ｎｍの酸化膜を形成し、インプラスルー膜（不図示）とする。そして、リンをエネルギー３００ｋｅＶ、ドーズ２×１０１３ｃｍ−２でイオン打ち込みし、半導体領域１３にＮウェル（不図示）を形成する。次に、Ｖｔｈを調整するため、半導体領域１３にリンをエネルギー１００ｋｅＶ、ドーズ５×１０１２ｃｍ―２でイオン打ち込みする。そして、フツ酸でインプラスルー膜を除去し、洗浄を行う。次に、熱酸化により表面に厚さ０．５ｎｍの酸化膜を形成し、更にその上に厚さ４ｎｍのＺｒＯ２をＣＶＤで蒸着し、図２０に示すように、酸化膜とＺｒＯ２の２層からなるゲート絶縁膜１４を形成する。
【００４６】
この場合、ゲート絶縁膜１４の厚さは酸化膜とＺｒＯ２の膜厚を足したものになる。つまりｔｏｘは、ｔｏｘ＝０．５ｎｍ＋４．０ｎｍ＝４．５ｎｍとなる。また、酸化膜３１を除去するためのフツ酸洗浄により、半導体領域１３と素子分離領域２５との境界で素子分離領域２５が窪んでいる。
【００４７】
次に、図２１に示すように、ＣＶＤにより厚さ４０ｎｍのゲルマニウム３５を堆積する。そして、このゲルマニウム３５を４０ｎｍエッチングすると、図２２に示すように、窪みのみにゲルマニウム３５が残る。
【００４８】
次に、図２３に示すように、ＣＶＤにより厚さ１５０ｍｍのポリシリコン３６を堆積する。そして、ポリシリコン３６にリンをエネルギー２５ｋｅＶ、ドーズ５×１０１５ｃｍ―２で打ち込む。さらに、レジストマスクを使ったドライエッチングでゲート電極をバターニングすれば、図１５の電界効果トランジスタが形成される。
【００４９】
以上のように、本実施の形態３の電界効果トランジスタは、基本的な構成は実施の形態１と同じであるため、実施の形態１と同様の効果を有する。
【００５０】
実施の形態４．
図２４は本発明の実施の形態４における電界効果トランジスタの斜視図である。図２４に示すように、半導体領域４０を上下左右から囲むように、ゲート絶縁膜４１、ゲート電極４２、ソース４３・ドレイン４４が形成されている。
【００５１】
このゲート電極４２は、半導体領域４０の角部の近傍にある部分４２ａを第１の導体で、その他の部分４２ｂを第２の導体でそれぞれ構成している。そして、電界効果トランジスタがＮチャネルの場合は、Φ１＞Φ２となるようにし、電界効果トランジスタがＰチャネルの場合は、Φ１＜Φ２となるようにする。
【００５２】
以上のように、本実施の形態４の電界効果トランジスタは、基本的な構成は実施の形態２と同じであるため、実施の形態２と同様の効果を有する。
【００５３】
【発明の効果】
本発明は以上説明したように、トランジスタの駆動力の減少を抑えつつ、逆狭チャネル効果を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電界効果トランジスタの斜視図である。
【図２】図１の電界効果トランジスタのＶＧ―ＩＤ特性を示す図である。
【図３】図２の縦軸をリニアスケールにした図である。
【図４】図１の電界効果トランジスタのＷＧ―Ｖｔｈ特性を示す図である。
【図５】図１の電界効果トランジスタのＷＧ―ｉｏｎ特性を示す図である。
【図６】図１の電界効果トランジスタのＷＧ―ｉｏｆｆ特性を示す図である。
【図７】本発明の実施の形態２における電界効果トランジスタ（段差がＬＧ／２以下の場合）の斜視図である。
【図８】本発明の実施の形態２における電界効果トランジスタ（段差がＬＧ／２以上の場合）の斜視図である。
【図９】図７の電界効果トランジスタのＶＧ―ＩＤ特性を示す図である。
【図１０】図９の縦軸をリニアスケールにした図である。
【図１１】図７の電界効果トランジスタのＷＧ―Ｖｔｈ特性を示す図である。
【図１２】図７の電界効果トランジスタのＷＧ―ｉｏｎ特性を示す図である。
【図１３】図７の電界効果トランジスタのＷＧ―ｉｏｆｆ特性を示す図である。
【図１４】本発明の実施の形態３における電界効果トランジスタの斜視図である。
【図１５】図１４の電界効果トランジスタの断面図である。
【図１６】図１４の電界効果トランジスタの製造プロセスを示す図である（その１）。
【図１７】図１４の電界効果トランジスタの製造プロセスを示す図である（その２）。
【図１８】図１４の電界効果トランジスタの製造プロセスを示す図である（その３）。
【図１９】図１４の電界効果トランジスタの製造プロセスを示す図である（その４）。
【図２０】図１４の電界効果トランジスタの製造プロセスを示す図である（その５）。
【図２１】図１４の電界効果トランジスタの製造プロセスを示す図である（その６）。
【図２２】図１４の電界効果トランジスタの製造プロセスを示す図である（その７）。
【図２３】図１４の電界効果トランジスタの製造プロセスを示す図である（その８）。
【図２４】本発明の実施の形態４における電界効果トランジスタの斜視図である。
【図２５】従来の電界効果トランジスタの斜視図である。
【図２６】図２５の電界効果トランジスタの断面図と、素子分離領域と半導体領域の境界近傍の拡大図である。
【図２７】図２５の電界効果トランジスタのＩＤ−ＶＧ特性を示す図である。
【図２８】図２５の電界効果トランジスタのゲート閾値電圧Ｖｔｈとゲート幅ＷＧの関係を示す図である。
【図２９】図２５の電界効果トランジスタのｉｏｎとＷＧの関係を示す図である。
【図３０】図２５の電界効果トランジスタのｉｏｆｆとＷＧの関係を示す図である。
【符号の説明】
１２  素子分離領域
１３  半導体領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  ソース
１７  ドレイン
２０  半導体領域
２１  ゲート電極
２５  素子分離領域
２６  ゲート電極
４０  半導体領域
４１  ゲート絶縁膜
４２  ゲート電極
４３  ソース
４４  ドレイン
【図１】
2005044943.tif 000009
【図２】
2005044943.tif 000010
【図３】
2005044943.tif 000011
【図４】
2005044943.tif 000012
【図５】
2005044943.tif 000013
【図６】
2005044943.tif 000014
【図７】
2005044943.tif 000015
【図８】
2005044943.tif 000016
【図９】
2005044943.tif 000017
【図１０】
2005044943.tif 000018
【図１１】
2005044943.tif 000019
【図１２】
2005044943.tif 000020
【図１３】
2005044943.tif 000021
【図１４】
2005044943.tif 000022
【図１５】
2005044943.tif 000023
【図１６】
2005044943.tif 000024
【図１７】
2005044943.tif 000025
【図１８】
2005044943.tif 000026
【図１９】
2005044943.tif 000027
【図２０】
2005044943.tif 000028
【図２１】
2005044943.tif 000029
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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