(57)【要約】【課題】  炭化珪素基板を用いつつ、チャネル層の上面が平滑化されたキャリアの移動度の高い半導体装置及びその製造方法を提供する。【解決手段】  二重注入型ＭＩＳＦＥＴは、ＳｉＣ基板１上に設けられた高抵抗ＳｉＣ層２と、ｐウェル領域３と、ｐ+ コンタクト領域４と、ソース領域６と、ソース領域６，ｐウェル領域３及び高抵抗ＳｉＣ層２に跨って形成されたチャネル層５ｘと、ゲート絶縁膜７と、ゲート電極１０と、ソース電極８と、ドレイン電極９とを備えている。高抵抗ＳｉＣ層２とｐウェル領域３とソース領域６の表面は、カーボン膜を堆積した状態での不純物の活性化アニールやＭＣＰによって平滑な状態にあり、その後エピタキシャル成長されたチャネル層５ｘの表面はさらに平滑化されている。【選択図】    図１
2005039257.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面上に設けられた炭化珪素層と、
上記炭化珪素層の一部に設けられ、第１導電型不純物を含む高濃度不純物拡散領域と、
上記高濃度不純物拡散領域の少なくとも一部の上と上記炭化珪素層の上とに、エピタキシャル成長によって形成されたエピタキシャル成長層と、
上記エピタキシャル成長層の一部に設けられ、上面が上記炭化珪素層の上面よりも平滑化され上記高濃度不純物拡散領域に跨るチャネル層と
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記エピタキシャル成長層を貫通して上記高濃度不純物領域に到達する電極をさらに備えている半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記炭化珪素層の上面は、研磨により平滑化されている，半導体装置。
【請求項４】
請求項１又は２記載の半導体装置において、
上記炭化珪素層の上面は、炭素膜を被覆した状態で不純物活性化処理が行われている，半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記チャネル層と上記高濃度不純物拡散領域とを含む断面において、上記チャネル層と上記高濃度不純物拡散領域とのオーバーラップ領域の横方向寸法が、上記チャネル層の厚さよりも大きい，半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層の上記チャネル層と接触する面の平均表面粗さが２ｎｍ以下である，半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記チャネル層の上面の平均表面粗さが１ｎｍ以下である，半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記チャネル層は、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く上記第１の半導体層へのキャリアの供給が可能な少なくとも１つの第２の半導体層とを交互に積層して構成されている積層ドープ層構造を含む，半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層の一部に上記高濃度不純物拡散領域を囲むように形成された第２導電型不純物を含むウェル領域と、
上記チャネル層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記炭化珪素基板の裏面に設けられたオーミック電極とをさらに備え、
上記高濃度不純物拡散領域は、ソース領域として機能し、
上記炭化珪素層は、第１導電型不純物を含んでおり、
上記チャネル層は、上記高濃度不純物拡散領域及び上記ウェル領域に跨っており、
上記炭化珪素基板は、ドレイン領域として機能し、
縦型ＭＩＳＦＥＴとして機能する，半導体装置。
【請求項１０】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層の他部に設けられた第１導電型不純物を含む他の高濃度不純物拡散領域と、
上記チャネル層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極とをさらに備え、
上記高濃度不純物拡散領域及び他の高濃度不純物拡散領域は、ソース・ドレイン領域として機能し、
上記チャネル層は、上記高濃度不純物拡散領域及び上記他の高濃度不純物拡散領域に跨っていて、
横型ＭＩＳＦＥＴとして機能する，半導体装置。
【請求項１１】
請求項９又は１０記載の半導体装置において、
上記チャネル層は、第１導電型不純物を含んでおり、
蓄積型ＭＩＳＦＥＴとして機能する，半導体装置。
【請求項１２】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層の他部に設けられた第１導電型不純物を含む他の高濃度不純物拡散領域と、
上記チャネル層にショットキー接触するゲート電極とをさらに備え、
上記高濃度不純物拡散領域及び他の高濃度不純物拡散領域は、ソース・ドレイン領域として機能し、
上記チャネル層は、上記高濃度不純物拡散領域及び上記他の高濃度不純物拡散領域に跨っていて、
ＭＥＳＦＥＴとして機能する，半導体装置。
【請求項１３】
基板の炭化珪素層の一部に、第１導電型不純物のイオン注入を行なって、高濃度不純物拡散領域を形成する工程（ａ）と、
上記高濃度不純物拡散領域に注入された不純物を活性化するためのアニールを行なう工程（ｂ）と、
上記工程（ｂ）の後で、上記炭化珪素層の上に、上記高濃度不純物拡散領域の一部に跨るチャネル層を含むエピタキシャル成長層を形成する工程（ｃ）と
を含む半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
上記工程（ｂ）は、上記炭化珪素層を炭素膜で被覆した状態で行なわれ、
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記炭素膜を除去する工程をさらに含む，半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記炭化珪素層の上面を平滑化処理する工程をさらに含む，半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
上記炭化珪素層の上面を平滑化処理する工程では、メカノケミカル研磨を行なう，半導体装置の製造方法。
【請求項１７】
請求項１３〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）の後で、上記エピタキシャル成長層の上記高濃度不純物拡散領域の上方に位置する領域の上に金属膜を形成する工程と、
熱処理により、上記金属膜と上記エピタキシャル成長層とを反応させて、上記高濃度不純物拡散領域に達する合金膜からなる電極を形成する工程と
をさらに含む，半導体装置の製造方法。
【請求項１８】
請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記炭化珪素層の一部の上方に位置する領域を開口した注入マスクを用いて、第２導電型不純物のイオン注入を行なって、上記高濃度不純物拡散領域を囲むウェル領域を形成する工程（ｅ）と、
上記注入マスクの上記開口部の側面を覆うサイドウォールを形成する工程（ｆ）とをさらに含み、
上記工程（ａ）では、上記注入マスク及びサイドウォールを用いて、上記第１導電型不純物のイオン注入を行なう，半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧，大電流用に使用される炭化珪素基板（ＳｉＣ基板）を利用したパワーデバイスに関する。
【背景技術】
【０００２】
従来より、パワーデバイスは高耐圧で大電流を流す半導体素子であることから、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワーデバイスが主流であったが、近年、ＳｉとＣとが１：１の成分比で結合してなる半導体材料であるＳｉＣ（炭化珪素）基板を用いたパワーデバイスが注目され、開発が進められている。ＳｉＣはシリコンに比べ材料自体の絶縁破壊電界が１桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても高い逆耐圧を維持することができる。そこで、ＳｉＣ基板を用いると、デバイスの厚さを薄く、また、ドーピング濃度を高めることができるために、ＳｉＣ基板は、オン抵抗が低く、高耐圧低損失のパワーデバイスを形成するための基板材料として期待されている。ここで、ＳｉＣ基板には、ＳｉＣとは異なる材料からなる基板上に、ＳｉＣ結晶層をエピタキシャル成長させたものをも含むものとする。なお、「ＳｉＣ」で表わされる炭化珪素は、「Ｓi:Ｃ」で表されるＣを微量（数％以下）含んだシリコンとは、物理的，化学的性質が異なる材料である。
【０００３】
ところが、ＳｉＣ基板を用いたＭＩＳＦＥＴは、シリコン基板を用いたＭＩＳＦＥＴに比べ、チャネル領域におけるキャリアの移動度が低いという欠点がある。これはシリコンの熱酸化膜が純粋な酸化シリコンであるのに対し、ＳｉＣ基板上の熱酸化膜は、その内部に炭素が残留していて、熱酸化膜とＳｉＣ層（半導体層）との界面における界面準位が多いためである。
【０００４】
そこで、最近では、この欠点を克服するために、ＳｉＣ基板を用いたＭＩＳＦＥＴとして、通常の反転型ＭＩＳＦＥＴでなく、蓄積型ＭＩＳＦＥＴが提案されている。たとえば、特許文献１には、このようなＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴとして、表面部のチャネル層をエピタキシャル成長させた二重注入ＭＩＳＦＥＴが開示されている。
【０００５】
図１４は、従来のＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴ，かつ，二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【０００６】
図１４に示すように、この二重注入型ＭＩＳＦＥＴは、ＳｉＣ基板１３１と、ＳｉＣ基板１３１上に設けられた高抵抗ＳｉＣ層１３２と、高抵抗ＳｉＣ層１３２の表面部の一部にｐ型不純物イオンを注入して形成されたｐウェル領域１３３と、ｐウェル領域１３３及び高抵抗ＳｉＣ層１３２の上面上に形成されたｎ型不純物を含むチャネル層１３５と、チャネル層１３５及びｐウェル領域１３３の一部にｎ型不純物イオンを注入して形成されたソース領域１３６と、チャネル層１３５の表面上に設けられた熱酸化膜からなるゲート絶縁膜１３７と、ゲート絶縁膜１３７の上に設けられたゲート電極１１０と、ソース領域１３６を貫通してｐウェル領域１３３に到達する溝の壁面上に設けられ、ｐウェル領域１３３及びソース領域１３７に接触するように設けられたソース電極１３８と、ＳｉＣ基板１３１の裏面上にオーミック接触するように形成されたドレイン電極１３９とを備えている。
【０００７】
各々ｎ型半導体層であるソース領域１３６と高抵抗ＳｉＣ層１３２とは、ｎ型半導体層であるチャネル層１３５を介して電気的に接続された状態となっている。また、チャネル層１３５のうち、ソース領域上方に位置する部分の一部は除去されている。ソース電極１３８とソース領域１３６およびｐウェル領域１３３とは、互いにオーミック接触するように熱処理されている。ＳｉＣ基板１３１とドレイン電極１３９とは互いにオーミック接触している。
【０００８】
図１５（ａ）〜（ｅ）及び図１６（ａ）〜（ｅ）は、従来の二重注入型ＭＩＳＦＥＴの製造工程を示す図である。
【０００９】
まず、図１５（ａ）に示す工程で、低抵抗のＳｉＣ基板１３１上に、ＳｉＣ基板１３１より高抵抗の（ドーパント濃度が低い）高抵抗ＳｉＣ層１３２をエピタキシャル成長させる。
【００１０】
次に、図１５（ｂ）に示す工程で、高抵抗ＳｉＣ層１３２の表面部の一部に選択的なｐ型不純物のイオン注入を行なって、ｐウェル領域１３３を形成する。
【００１１】
次に、図１５（ｃ）に示す工程で、それまでに注入された不純物を活性化するためのアニールを行なう。このとき、ｐウェル領域１３３の表面が荒れる。
【００１２】
次に、図１５（ｄ）に示す工程で、ｐウェル領域１３３及び高抵抗ＳｉＣ層１３２の表面上に、ｎ型不純物を含むチャネル層１３５をエピタキシャル成長させる。
【００１３】
次に、図１５（ｅ）に示す工程で、チャネル層１３５及びｐウェル領域１３３の一部に高濃度のｎ型不純物のイオン注入を行なうことにより、チャネル層１３５を貫通して、ｐウェル領域１３３の内部まで達するソース領域１３６を形成する。このとき、各々ｎ型半導体層であるソース領域１３６と高抵抗ＳｉＣ層１３２とは、ｎ型半導体層であるチャネル層１３５を介して電気的に接続された状態となっている。
【００１４】
次に、図１６（ａ）に示す工程で、ソース領域１３６に注入された不純物を活性化するためのアニールを行なう。このとき、チャネル層１３５及びソース領域１３６の表面が荒れる。
【００１５】
次に、図１６（ｂ）に示す工程で、ソース領域１３６を貫通してｐウェル領域１３３の上部に到達する溝１３４を形成した後、チャネル層１３５，ソース領域１３６及びｐウェル領域１３３の露出している表面部を熱酸化して、熱酸化膜からなるゲート絶縁膜１３７を形成する。
【００１６】
次に、図１６（ｃ）に示す工程で、ゲート絶縁膜１３７のうち溝１３４の壁面上の部分と、溝１３４の周囲の部分とを除去する。
【００１７】
次に、図１６（ｄ）に示す工程で、ソース領域１３６のうちゲート絶縁膜１３７が除去されて露出している部分の上にソース電極１３８を形成する。また、ＳｉＣ基板１３１の裏面上にドレイン電極１３９を形成する。
【００１８】
次に、図１６（ｅ）に示す工程で、ゲート絶縁膜１３７の上にゲート電極１１０を形成する。なお、ソース電極１３８とソース領域１３７及びｐウェル領域１３３とがオーミック接触し、ＳｉＣ基板１３１とドレイン電極１３９とがオーミック接触するように熱処理が行われる。
【００１９】
この従来のＳｉＣ基板を用いたＭＩＳＦＥＴは、チャネル層１３５がソース領域１３６，高抵抗ＳｉＣ層１３２と同じｎ型半導体層であるので、チャネル層の反転を利用した反転型ＭＩＳＦＥＴ（一般的なＭＩＳＦＥＴ）ではなく、チャネル層の蓄積状態を利用した蓄積型ＭＩＳＦＥＴである。チャネル層を有する蓄積型ＭＩＳＦＥＴは、反転型ＭＩＳＦＥＴに比べ、ＭＩＳ界面から離れた深い領域まで電流が流れることから、界面準位が多いＭＩＳ界面付近の領域の影響を受けにくいので、チャネル移動度（キャリアの移動度）が向上する。
【００２０】
また、通常、このような半導体装置のために用いるＳｉＣ基板としては、主面が公称されている結晶面（たとえば（０００１）面など）からずれて傾いているオフ基板を用いる。その理由は、高抵抗ＳｉＣ層３２をエピタキシャル成長させる際に、オフ基板を用いると高抵抗ＳｉＣ層がステップフロー成長するので、高抵抗ＳｉＣ層３２の結晶性が向上するからである。
【特許文献１】特開２００１−１４４２８８号公報（第３−７頁、第５図−第１０図）
【非特許文献１】マテリアルズ・サイエンス・フォーラム第389-393巻、831頁−834頁  （Materials Science Forum Vols.389-393,pp831-834）
【非特許文献２】マテリアルズ・サイエンス・フォーラム第389-393巻、1211頁−1214頁  （Materials Science Forum Vols.389-393,pp1211-1214）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、特許文献１によれば、このようなオフ基板を用いた場合、ＭＩＳＦＥＴのチャネル層を基板の主面に平行になるように設けると、チャネル層におけるキャリアの移動度が低くなり、主面にオフ方向に垂直になるように設けると、チャネル層におけるキャリアの移動度が向上する。その原因は、オフ基板の表面にはステップが存在しており、このステップを横切る方向にチャネルを設定すると電流が流れにくくなると記載されている。すなわち、表面の凹凸によって移動度が低下する。
【００２２】
さらには、ＳｉＣ層の表面の凹凸は、イオン注入後の高温の活性化のためのアニールにより、さらに大きくなることが知られている。十分に活性化されて高いキャリア密度とキャリアの移動度を得るためには、活性化温度を１７００℃以上の高温にする必要があるが、高温にするほどＳｉＣ層の表面粗さは大きくなり、また、アニール時間が長いほど大きくなる。例えば、アニール前の平均表面粗さＲａは１ｎｍ以下であるが、１７００℃，３０分の活性化アニールによって平均表面粗さＲａは１０ｎｍ程度となり、活性化アニール前の１桁以上大きい表面粗さになる（例えば非特許文献１参照）。マクロステップの段差は５０ｎｍ以上と大きくなり、このため最大表面粗さＲmax も５０ｎｍ以上となる。
【００２３】
たとえば、図１５（ｄ）に示すウェル領域１３３へのイオン注入後の活性化アニールにより、ウェル領域１３３の露出している表面にステップバンチングが起こったり、ヒロックが形成され、表面粗さは大きくなる。そして、図１５（ｅ）に示す工程で、この表面粗さの大きい，平滑性の悪いウェル領域１３３の表面上にチャネル層１３５がエピタキシャル成長されるので、チャネル層１３５の表面もまた表面粗さが大きく、平滑性が悪い。チャネル層表面の平均表面粗さＲａも１０ｎｍ程度、最大表面粗さＲmax では５０ｎｍ以上になる。さらに、チャネル層１３５の堆積後に、図１５（ｆ）に示す工程でソース領域１３６のイオン注入を行ない、図１６（ａ）に示す工程で活性化アニールを行なうので、チャネル層１３５の表面粗さはさらに大きくなり、平滑性がさらに悪化する。このように、表面粗さが大きくなるにつれ、ＭＩＳＦＥＴのチャネル層におけるキャリアの移動度はさらに低下する。
【００２４】
また、本発明の発明者達は、このような蓄積型のＭＩＳＦＥＴのチャネル層として、意図的にドーピングしない第１の半導体層と、高濃度にドーピングした極めて薄い第２の半導体層（δドープ層）とを交互に積層した構造（積層ドープ層構造構造）を提案し、このような積層ドープ層構造構造からなるチャネル層を有するＭＩＳＦＥＴは、極めて高いキャリア移動度を示すことを実証している（非特許文献２）。このような積層ドープ層構造構造においては、第２の半導体層（δドープ層）の厚さを１０ｎｍ程度と極めて薄くする必要があるので、さらに、チャネル層表面の平均表面粗さもそれに応じて極めて小さくする必要がある。すなわち、チャネル層の表面粗さは、少なくとも第２の半導体層の厚み以下である必要があり、少なくとも１０ｎｍ以下でなければならない。しかも、現実にワイドギャップ半導体を用いた高機能性を発揮するためには、チャネル層の表面粗さは１ｎｍ以下であることが望ましい。
【００２５】
ここで、平均表面粗さＲａとは中心線平均粗さのことであり、ＪＩＳ規格には、以下のように定義されている。
【００２６】
「粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部分の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直）をＹ軸とし、粗さ曲線を
Ｙ＝Ｆ（Ｘ）
とおいたとき、
Ｒａ＝（１／Ｌ）・∫(X=0〜L)｛│F(X)│dX｝
で与えられる値」である。
【００２７】
また、本発明者は、チャネル層の表面にステップバンチング等の大きな段差がある場合、ＭＩＳＦＥＴのゲート絶縁膜である熱酸化膜が段差部分で薄くなり、この部分で酸化膜の絶縁耐圧が低下することを見出した。
【００２８】
図１７は、非特許文献２に開示されているものとほぼ同じ構造の蓄積型二重注入ＭＩＳＦＥＴのチャネル層付近の構造を示すＳＥＭ写真である。
【００２９】
図１７において、チャネル層であるｎ−エピ層（ＳｉＣ）においては、意図的なドーピングを行なっていない厚み１０ｎｍのアンドープ層と、ｎ型ド−ピング濃度５×１０17ｃｍ-3で厚み４０ｎｍのド−プ層が交互に３層ずつ積層されており、最表面部は、厚み４０ｎｍのアンドープ層である。熱酸化膜は、１１８０℃で３時間のドライ酸化によって形成されている。図１７には現れていないが、ｎ−エピ層の下方に設けられているｐウェル領域は、Ａｌのイオン注入により、濃度１×１０18ｃｍ-3の不純物を含む，厚み約８００ｎｍを有しており、イオン注入後に、１７５０℃，３０分の条件で活性化アニールが行なわれている。ｐウェルの表面には、この活性化アニールで高さ５０ｎｍ以上の段差ができている。ＡＦＭで評価すると、平均表面粗さＲａは１０ｎｍ以上、最大表面粗さＲmax は５０ｎｍ以上であった。このため、チャネル層の表面にも同程度の段差ができている。段差は垂直に切り立っているのでなく、なだらかなスロ−プとなっている。熱酸化膜の厚みは、チャネル層の平らな部分の上においては約５６ｎｍであるが、段差のスロ−プ部分の上においては約３０ｎｍであり、平らな部分の上における厚さの半分しかない。これは、平らな部分と段差の部分とでは露出している面の結晶学的面方位が異なることから、熱酸化膜の成長速度が異なるためと思われる。そして、この段差のスロ−プ部分の熱酸化膜の薄い部分でリ−ク電流が流れるため、このＭＩＳＦＥＴはゲート絶縁耐圧が１０Ｖ以下であり、ゲートに十分な電圧が印加できないために、十分な電流が得られなかった。
【００３０】
以上、縦型ＭＩＳＦＥＴを例にとって従来のパワーデバイスの課題を説明したが、同様の不具合は、横型ＭＩＳＦＥＴ，ＭＥＳＦＥＴ，横型ショットキーダイオードについても存在する。これらのパワーデバイスは、ＳｉＣ基板の主面に平行な方向にキャリアが流れる構造を有しているからである。
【００３１】
本発明の目的は、ＳｉＣ基板を用いつつ、チャネル層におけるキャリアの移動度が高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明の半導体装置は、高濃度不純物拡散領域を含む炭化珪素層の上に、エピタキシャル成長層を設け、エピタキシャル成長層の一部に上面が上記炭化珪素層の上面よりも平滑化されたチャネル層を設けたものである。
【００３３】
これにより、チャネル層の上面が平滑になるので、チャネル層におけるキャリアの移動度が高く保持される。また、炭化珪素層にステップバンチングによるマクロステップなどがあったとしても、チャネル層の上面は平滑化されているので、リーク電流が少なく、耐圧も高く保持されることになる。
【００３４】
エピタキシャル成長層を貫通して高濃度不純物領域に到達する電極をさらに設けることにより、高い駆動力を有する半導体装置が容易に得られる。
【００３５】
炭化珪素層の上面は、研磨により平滑化されていることにより、エピタキシャル成長層の上面，つまりチャネル層の上面も平滑になる。
【００３６】
炭化珪素層の上面は、炭素膜を被覆した熱処理により平滑化されていることにより、研磨などの処理が不要になり、実用化が容易になる。
【００３７】
チャネル層と高濃度不純物拡散領域とのオーバーラップ領域の横方向寸法はチャネル層の厚さよりも大きいことにより、高濃度不純物拡散領域からチャネル層へのキャリアの供給能力が確保される。
【００３８】
炭化珪素層のチャネル層と接触する面の平均表面粗さが２ｎｍ以下であることが好ましい。
【００３９】
チャネル層の上面の平均表面粗さが１ｎｍ以下であることがより好ましい。
【００４０】
チャネル層が、多重δドープを有していることにより、キャリア移動度が極めて高い半導体装置が得られる。
【００４１】
本構造を適用した縦型ＭＩＳＦＥＴ，横型ＭＩＳＦＥＴ，横型ＭＥＳＦＥＴは、高い電流駆動力を発揮することができる。
【００４２】
本発明の半導体装置の製造方法は、基板の炭化珪素層の一部に形成された高濃度不純物拡散領域に注入された不純物を活性化するためのアニールを行なった後、ＣＭＰ，メカノケミカル研磨、ドライエッチングなどによって、高濃度不純物拡散層を含む炭化珪素層の露出している面を平滑化してから、高濃度不純物拡散領域を含む炭化珪素層の上に、チャネル層を形成する方法である。
【００４３】
この方法により、イオン注入，活性化のためのアニールを経て、高濃度不純物拡散領域を含む炭化珪素層の表面が荒れるが、その後の処理で平滑化された表面の上にチャネル層が形成されるので、チャネル層の表面も平滑になる。したがって、チャネル層におけるキャリアの移動度の高い半導体装置が得られることになる。
【発明の効果】
【００４４】
本発明によると、ＳｉＣ基板を用いたＭＩＳＦＥＴ，ＭＥＳＦＥＴ等の半導体装置において、表面が平滑化されたチャネル層を設けたので、キャリアの移動度が高い半導体装置及びその製造方法の提供を図ることができる。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
本実施形態においては、バルクのＳｉＣ基板を用いた蓄積型の二重注入ＭＩＳＦＥＴに関する第１の実施形態について説明する。図１は、本発明の第１の実施形態である二重注入型ＭＩＳＦＥＴの構造を示す断面図である。図１には、部分的な断面構造しか開示されていないが、ＭＩＳＦＥＴの平面構造は、たとえば国際出願ＰＣＴ／ＪＰ０１／０７８１０号の図２又は図１０に開示されるような構造となっている。
【００４６】
図１に示すように、この二重注入型ＭＩＳＦＥＴは、濃度が１×１０18ｃｍ-3以上のｎ型不純物（ドーパント）を含む低抵抗のＳｉＣ基板１と、ＳｉＣ基板１の主面上に設けられ、濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度のｎ型不純物がドープされている高抵抗ＳｉＣ層２と、高抵抗ＳｉＣ層２の表面部の一部に濃度が１×１０16ｃｍ-3から１×１０18ｃｍ-3のｐ型不純物をドープして形成されたｐウェル領域３と、ｐウェル領域３の一部に濃度が約５×１０19ｃｍ-3のｐ型不純物をドープして形成されたｐ+ コンタクト領域４と、ｐウェル領域３の一部に濃度が約１×１０19ｃｍ-3のｎ型不純物をドープして形成されたソース領域６と、ソース領域６，ｐウェル領域３及び高抵抗ＳｉＣ層２に跨って形成されたエピタキシャル成長層５の一部に設けられ積層ドープ層構造を含むチャネル層５ｘと、チャネル層５ｘの表面上に設けられた熱酸化膜からなるゲート絶縁膜７と、ゲート絶縁膜７の上に設けられたＡｌ合金膜からなるゲート電極１０と、チャネル層５ｘの側面，ソース領域６およびｐ+ コンタクト領域４の上面に接触するように設けられたＮｉ合金膜からなるソース電極８と、ＳｉＣ基板１の裏面上にオーミック接触するように形成されたＮｉ合金膜からなるドレイン電極９とを備えている。ここで、本実施形態及び後述する各実施形態において、チャネル層とは、ＭＩＳＦＥＴにおいてはエピタキシャル成長層のうちゲート電極の下方に位置する領域をいい、ＭＥＳＦＥＴにおいてはソース領域−ドレイン領域間に位置する領域をいう。
【００４７】
ＭＩＳＦＥＴの動作時には、ソース電極８−ドレイン電極９間に所定の電圧が印加された状態で、ゲート電極１０にしきい値電圧以上のバイアス電圧が印加されると、ソース電極８からソース領域６を経てチャネル層５ｘにキャリアが注入され、チャネル層５ｘから高抵抗ＳｉＣ層２，ＳｉＣ基板１を経てドレイン電極８までキャリアが走行する。
【００４８】
高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面は平滑化処理されており、この上にチャネル層５ｘがエピタキシャル成長されている。チャネル層５ｘは、キャリア走行領域として機能する第１の半導体層５ａと、第１の半導体層５ａよりも膜厚が薄く、第１の半導体層５ａへのキャリアの供給が可能な高濃度のｎ型不純物を含む第２の半導体層５ｂとを交互に積層してなる積層ドープ層構造を有している。例えば、第１の半導体層５ａにおける不純物の濃度が１×１０16ｃｍ-3以下でその厚みが４０ｎｍ程度であり、第２の半導体層５ｂにおける不純物の濃度が１×１０17〜１×１０18ｃｍ-3程度でその厚みが１０ｎｍ程度である。例えば、チャネル層５ｘの最下層を第１の半導体層５ａとして、第１の半導体層５ａと第２の半導体層５ｂを交互に三周期堆積し、最表層にさらに第１の半導体層５ａを積層した構造である。この場合、第１の半導体層５ａの厚みを４０ｎｍ、第２の半導体層５ｂの厚みを１０ｎｍにすると、チャネル層５ｘの厚さは１９０ｎｍである。
【００４９】
なお、積層ドープ層構造として、意図的なドーピングを行なわない第１の半導体層と、高濃度にドーピングされた極めて薄い第２の半導体層（δドープ層）とを交互に席創始ｔ構造（多重δドープ層構造）を用いてもかまわない。
【００５０】
各々ｎ型半導体層であるソース領域６と高抵抗ＳｉＣ層２とは、ｎ型半導体層であるチャネル層５ｘを介して電気的に導通した状態となっている。また、チャネル層５ｘのうち、ソース領域６の一部及びｐ+ コンタクト領域４の上方に位置する部分は、熱処理によってＮｉ合金化されてソース電極８に変化している。ソース電極８はソース領域７及びｐ+ コンタクト領域４にオーミック接触しており、ドレイン電極９はＳｉＣ基板１にオーミック接触している。
【００５１】
図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）は、第１の実施形態の二重注入型ＭＩＳＦＥＴの製造工程を示す図である。
【００５２】
まず、図２（ａ）に示す工程で、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板であるＳｉＣ基板１の主面上に、熱ＣＶＤ等により、ＳｉＣ基板１よりも低濃度のｎ型不純物を含む高抵抗ＳｉＣ層２をエピタキシャル成長させる。このとき、例えば、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）を、ドーパントガスとして窒素（Ｎ2 ）をそれぞれ用いる。例えば６００Ｖ耐圧のＭＩＳＦＥＴを製造する場合には、高抵抗ＳｉＣ層２の不純物濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3であることが望ましく、その厚さは１０μｍ以上であることが望ましい。
【００５３】
次に、図２（ｂ）に示す工程で、エピタキシャル成長された高抵抗ＳｉＣ層２の一部に、ｐ型不純物（アルミニウム，ホウ素など）をイオン注入によりドープして、ｐウェル領域３を形成する。ｐウェル領域３の形成の際には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜を高抵抗ＳｉＣ層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域３を形成する部分のみに開口を設ける。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ｐウェル領域３におけるｐ型不純物の濃度は、通常１×１０17ｃｍ-3前後から１×１０18ｃｍ-3であり、ｐウェル領域３の深さはピンチオフしないように１μｍ前後とする。
【００５４】
次に、図２（ｃ）に示す工程で、ｐウェル領域３と後に形成されるソース電極とのコンタクトをとるために、ｐウェル領域３の表面部の一部に高濃度のｐ型不純物をイオン注入によってドープして、ｐ+ コンタクト領域４を形成する。ｐ+ コンタクト領域４の厚みは３００ｎｍ前後で、不純物の濃度は約５×１０19ｃｍ-3以上である。このとき、イオン注入の方法は、ｐウェル領域３の形成と同じである。活性化アニールは、この後のソース領域のイオン注入後に一括して行なうので、図２（ｃ）に示す工程と図２（ｄ）に示す工程との間では行なわない。
【００５５】
次に、図２（ｄ）に示す工程で、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、ソース領域６を形成する。その際、基板上に、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちソース領域６を形成する部分のみに開口を設ける。そして、注入欠陥を低減するために、基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ソース領域６における不純物の濃度は１×１０19ｃｍ-3程度であり、ｐ+ コンタクト領域４の不純物濃度よりは低い。なお、ソース領域６における不純物濃度がｐ+ コンタクト領域４の不純物濃度と同程度の場合には、ソース領域６形成のための注入マスクがｐ+ コンタクト領域４を覆っている必要がある。また、ソース領域６の深さは、ｐ+ コンタクト領域４の深さよりは浅く、例えば３００ｎｍ程度である。
【００５６】
次に、図２（ｅ）に示す工程で、図２（ｂ）〜（ｄ）に示す工程において注入された不純物を活性化するために、アルゴンなどの不活性ガスの雰囲気中で、１７００℃，３０分の活性化アニールを施す。このとき、高抵抗ＳｉＣ層２，ｐウェル領域３，ｐ+ コンタクト領域４及びソース領域６の露出している表面には、高さ１０ｎｍ〜１００ｎｍ程度のマクロステップや、ヒロックが生じ、表面粗さが大きくなり、表面の平滑性が悪化する。
【００５７】
次に、図２（ｆ）に示す工程で、例えばメカノケミカル研磨（ＭＣＰ）によって、高抵抗ＳｉＣ層２，ｐウェル領域３，ｐ+ コンタクト領域４及びソース領域６の露出している表面を平滑化する。このとき、表面の平均表面粗さＲａが２ｎｍ以下、好ましくは１ｎｍ以下になるまで平滑化処理を行なう。ＭＣＰを行なう際、例えば酸化クロムを砥粒として用いる。なお、研磨のダメ−ジによって表面部に生じる改質層を除去するために反応性イオンエッチングや犠牲酸化処理を行なう。あるいは、反応性イオンエッチングと犠牲酸化処理とを併用してもよい。反応性イオンエッチングは例えばＣＦ4 とＯ2 の混合ガスを用い、イオン衝撃によるダメージがないように、試料バイアスをできるだけ低い電圧で行う。例えば誘導結合型プラズマを用いるＩＣＰ−ＲＩＥを用いれば試料バイアス電位を１Ｖ以下に抑えることも可能である。エッチングの深さとしては、ドーピングプロファイルを損なわない程度で、表面のごく浅く、例えば深さ０．１μｍ以下の領域までエッチングを行う。犠牲酸化は、例えば基板を石英チューブ内に置き、乾燥酸素を流量１（ｌ／ｍｉｎ）程度で流しながら、１１８０℃で９０分間保持することで厚さ約４０ｎｍ程度の熱酸化膜を表面に形成することができる。その後、ふっ酸によって形成された熱酸化膜を除去する。この工程で表面の数十ｎｍ程度の深さまでＳｉＣ層が除去される。熱酸化の条件を変えることにより、除去されるＳｉＣ層の深さを制御することができる。
【００５８】
次に、図３（ａ）に示す工程で、たとえば熱ＣＶＤにより、高抵抗ＳｉＣ層２，ｐウェル領域３，ソース領域６及びｐ+ コンタクト領域４の上にチャネル層５ｘを含むエピタキシャル成長層５をエピタキシャル成長させる。エピタキシャル成長層５（チャネル層５ｘ）中の第２の半導体層５ｂ（図１参照）の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ４ ）とプロパン（Ｃ３ Ｈ８ ）を、キャリアガスとして水素（Ｈ２ ）を、ドーパントガスとして窒素（Ｎ２ ）をそれぞれ用いる。また、エピタキシャル成長層５（チャネル層５ｘ）中の第１の半導体層５ａ（図１参照）の形成の際には、ドーパントガスを供給せずに、原料ガスとしてシラン（ＳｉＨ４ ）とプロパン（Ｃ３ Ｈ８ ）を、キャリアガスとして水素（Ｈ２ ）をそれぞれ供給する。この熱ＣＶＤを交互に繰り返すことにより、図１に示す積層ドープ層構造の構造を実現することができる。
【００５９】
次に、図３（ｂ）に示す工程で、エピタキシャル成長層５（チャネル層５ｘ）（積層ドープ層構造）の表面を熱酸化することにより、シリコン酸化膜を形成する。その際、例えば石英管内にＳｉＣ基板を設置し、バブリングした酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１８０℃に保った状態で２．５時間熱酸化を行なうことにより、厚み約６０ｎｍの熱酸化膜であるシリコン酸化膜が形成される。
【００６０】
次に、ＳｉＣ基板１の裏面に、蒸着法により、厚み２００ｎｍのニッケル膜からなるドレイン電極９を形成する。ドレイン電極９の熱処理は、後にソース電極を形成した後に行なう。
【００６１】
次に、フォトリソグラフィーにより、シリコン酸化膜の上にソース電極を形成しようとする領域を開口したレジスト膜Ｒｅを形成した後、フッ酸エッチングにより、シリコン酸化膜をパターニングして、ソース電極を形成しようとする領域を囲むゲート絶縁膜７を形成する。
【００６２】
次に、図３（ｃ）に示す工程で、レジスト膜Ｒｅを残したままで、真空蒸着などにより、基板上に厚み２００ｎｍのニッケル膜（Ｎｉ膜）を堆積した後、リフトオフにより、ソース電極となるニッケル膜８ｘを残す。
【００６３】
次に、図３（ｄ）に示す工程で、Ｎｉ膜８ｘに、例えば窒素などの不活性ガス雰囲気中で温度１０００℃，２分間の条件で熱処理を施す。この熱処理の際に、ニッケル（Ｎｉ）及び炭化珪素（ＳｉＣ）の相互拡散と反応とが生じ、エピタキシャル成長層５を貫通して、ソース領域６及びｐ+ コンタクト領域４に到達する，主としてニッケルシリサイドからなるソース電極８が形成される。また、この熱処理によって、ドレイン電極９はＳｉＣ基板１にオーミック接触する。ソース電極８及びドレイン電極９のオーミック接触のための熱処理は、同時に行なってもよいし、個別に行なってもよい。
【００６４】
次に、図３（ｅ）に示す工程で、ゲート絶縁膜７の上でソース電極８とは離間した位置にゲート電極１０を形成する。その際、真空蒸着などにより、厚さ２００ｎｍ程度のアルミニウム膜などを堆積した後、通常のフォトリソグラフィーとエッチングにより、アルミニウム膜をパタ−ニングして、ゲート電極１０を形成する。
【００６５】
その後の工程は図示しないが、ソース電極８及びゲート電極１０を覆う層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ＲＩＥ等により、層間絶縁膜を貫通してソース電極８およびゲート電極１０に達するヴィアホールを形成した後に、厚さ２μｍ程度のアルミニウム膜を真空蒸着等で堆積し、通常のフォトリソグラフィー，エッチングによってパタ−ニングすることにより、電極パッドや配線を形成する。
【００６６】
このようにして、二重注入型ＭＩＳＦＥＴが完成する。このＭＩＳＦＥＴのチャネル部の断面をＴＥＭで評価したところ、チャネル層の下面および表面には平均表面粗さＲａが１ｎｍ以下の凹凸しか見られず、良好な平滑性を実現することができた。また、ゲート絶縁膜７の膜厚は５０ｎｍ〜６５ｎｍと１０％程度の範囲で均一であり、ゲート絶縁膜７の耐圧は４０Ｖ以上を維持していた。このＭＩＳＦＥＴのチャネル移動度は１００ｃｍ2 ／Ｖsec 以上と高く、オフ耐圧６００Ｖでオン抵抗は１０ｍΩ・ｃｍ2 以下であった。
【００６７】
したがって、本実施形態によると、チャネル層５ｘを含むエピタキシャル成長層５を形成する前に、その下地層（本実施形態では、高抵抗ＳｉＣ層２及びｐウェル領域３）の表面を平滑化しておいて、エピタキシャル成長層５をエピタキシャル成長させるので、チャネル層５ｘにおけるキャリアの走行を妨げる凹凸を低減することができ、キャリアの移動度を高く維持することができる。特に、チャネル層５ｘの上面および下面が平坦であるため、キャリアが走行するときに散乱されず、チャネル移動度が高く、もってオン抵抗を低くできる。
【００６８】
また、表面にマクロステップなどがあることに起因するゲート絶縁膜７を介したリークの増大を抑制し、ゲート耐圧を高く維持することも可能となる。
【００６９】
特に、チャネル層５ｘがδドープ構造を有するものである場合、チャネル層５ｘの凹凸がδドープ層（図１に示す第２の半導体層５ｂ）の厚さよりも大きくなると、キャリアの走行に悪影響を及ぼすことがわかっている。本実施形態では、δドープ層（第２の半導体層）の厚さ１０ｎｍよりも凹凸（表面粗さ）の小さいチャネル層５ｘが容易に得られるので、積層ドープ層構造を有していることによる高駆動力，高耐圧性という効果を確実に発揮することができる。
【００７０】
また、ソース領域６をチャネル層５ｘの下方に配置したので、チャネル層５ｘの堆積後の活性化アニールがなくなり、堆積後の表面平滑性を維持できる。
【００７１】
また、従来チャネル層を堆積してからソース領域を形成していたため、エピタキシャル成長させる工程の前後に１回ずつの活性化アニールが必要であった。本発明ではチャネル層５ｘの下方にソース領域６を形成しているため、イオン注入領域の活性化アニールを一括して一回で行なうことができる。すなわち、製造工程を簡略化できるという利点もある。
【００７２】
また、従来のように、チャネル層５ｘを含むエピタキシャル成長層５の堆積後にソース領域６をイオン注入で形成している手順に比べて、本実施形態の製造工程により、ソース領域６とチャネル層５ｘとをオーバーラップさせる構造を採用することにより、両者の接触面積を大きくすることができるので、コンタクト抵抗を低減することができる。
【００７３】
図４（ａ），（ｂ）は、それぞれ順に、ＳｉＣ基板を用いた従来のＭＩＳＦＥＴと、本発明のＭＩＳＦＥＴにおけるソース領域とチャネル層の重なりの違いを示す断面図である。
【００７４】
図４（ａ）に示すように、従来のＭＩＳＦＥＴでは、ソース領域１３６がチャネル層１３５を貫通しているために、この断面におけるソース領域１３６とチャネル層１３５との接触長さはチャネル層１３５の厚さｔ（２００ｎｍ程度）以上にすることができない。それに対し、図４（ｂ）に示すように、本実施形態においては、ソース領域６の上面とチャネル層５ｘの下面とが接触しているため、この断面におけるチャネル層５ｘとソース領域６との接触長さＡは比較的自由に設定できる。ＭＩＳＦＥＴの動作時には、キャリアがソース電極８からソース領域６を通ってチャネル層５ｘに流れるので、チャネル層５ｘとソース領域６との接触面積が大きいほど、キャリアを効率的に注入することができる。したがって、この断面における接触長さＡはチャネル層５ｘの厚さ以上であることが好ましい。例えば、接触長さＡが１μｍ以上であることが好ましい。
【００７５】
本実施形態では、チャネル層５ｘを濃度の異なる第１の半導体層５ａと第２の半導体層５ｂを積層した積層ドープ層構造を有する構造にしたが、チャネル層全体がほぼ均一な濃度のｎ型不純物を含んでいてもよい。その場合、ｎ型不純物の濃度は１×１０16ｃｍ-3〜５×１０17ｃｍ-3程度であり、その厚みは２００ｎｍ前後であることが好ましい。また、積層ドープ層構造を設けずに、深さ方向にｎ型不純物の濃度が変化するような濃度分布を有するチャネル層を設けてもよい。
【００７６】
また、エピタキシャル成長層５をエッチングすることなく、エピタキシャル成長層５の表面上に堆積した金属膜（本実施形態では、Ｎｉ膜）とＳｉＣとの化学反応によりエピタキシャル成長層５を貫通してソース領域６に到達するソース電極８を形成しているので、製造工程が大幅に簡略化され、製造コストの低減を図ることができ、実用化が容易となる。
【００７７】
なお、本実施形態では、イオン注入後のアニールによって生じた表面の凹凸を平滑化するための処理として、メカノケミカル研磨（ＭＣＰ）を用いたが、例えばフッ素などのハロゲン元素を含むガスによるプラズマ雰囲気中で行なう等方性のドライエッチングを行なってもよい。また、ＭＣＰは砥粒が直接表面に接触するし、薬液を用いたりするので、不純物汚染が起こりやすく、洗浄が必要となる。それに対し、ラジカルを用いたドライエッチングの場合、ドライプロセスであるので、不純物汚染が生じにくいという利点がある。等方性のドライエッチングとしては、例えばプラズマ発生室から試料を離し、中性活性種（ラジカル）のみを試料に輸送し、活性種と試料表面の化学反応でエッチングを行う、いわゆるダウンフローエッチングを行えばよい。あるいは、プラズマ室に試料を置くエッチングであっても、ＩＣＰのようにプラズマ発生用バイアスと独立に試料バイアスを設定できるようなエッチング方式で、試料バイアスをなるべく低く設定し、イオンエネルギーをできるだけ低くすれば、不純物汚染を生じにくくすることができる。プラズマとしてはＣＦ4とＯ2の混合ガスなど、ハロゲン元素を含むガスを用いる。
【００７８】
なお、本発明においては、ゲート絶縁膜は必ずしも熱酸化膜である必要はなく、ＣＶＤ等によって堆積されたシリコン酸化膜でもよい。あるいは、ゲート絶縁膜が熱酸化膜と堆積膜との積層構造を有していてもよい。また、ゲート絶縁膜がシリコン酸化膜である必要はなく、シリコン窒化膜、シリコン酸窒化膜や酸化タンタル膜、酸化ハフニウム膜などの金属酸化物膜でもよい。
【００７９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、第１の実施形態における図１に示す二重注入型ＭＩＳＦＥＴと見かけ上は同じ構造を有しているので、ＭＩＳＦＥＴの構造の図示は省略する。本実施形態のＭＩＳＦＥＴにおいては、高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面は平滑化処理されておらず、カーボン膜を被覆した状態での活性化アニールにより、表面の平滑さが維持されている点で、第１の実施形態とは大きく異なる。そして、高抵抗ＳｉＣ層２とウェル領域３とソース領域６との上にチャネル層５ｘを含むエピタキシャル成長層５がエピタキシャル成長されている。チャネル層５ｘ（エピタキシャル成長層５）の内部構造は、第１の実施形態の図１に示すとおりであり、第１の実施形態において説明したとおりの積層ドープ層構造を有している。
【００８０】
図５（ａ）〜（ｆ）は、第２の実施形態に係る二重注入型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００８１】
まず、図５（ａ）〜（ｄ）に示す工程で、第１の実施形態における図２（ａ）〜（ｄ）と同じ工程を行なって、ＳｉＣ基板１の主面上に、高抵抗ＳｉＣ層２をエピタキシャル成長させた後、ハードマスクであるイオン注入マスクを個別に用いて、エピタキシャル成長された高抵抗ＳｉＣ層２の一部に、ｐ型不純物（アルミニウム，ホウ素など）をイオン注入によりドープして、ｐウェル領域３を形成し、さらに、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、ソース領域６を形成する。
【００８２】
次に、図５（ｅ）に示す工程で、イオン注入マスクを除去した後、高抵抗ＳｉＣ層２とウェル領域３とソース領域６との上に、カーボン膜９を堆積する。カーボン膜９の堆積は以下の手順による。まず、ＳｉＣ基板をスパッタ蒸着装置（図示せず）の基板取り付け部に設置して、チャンバ内をガス排気系によって真空引きを行なう。このときの真空度はおよそ１０-4Ｐａ程度である。チャンバー内をガス排気系で真空引きを行なった後に、Ａｒガスを導入して１０-2Ｐａ程度の圧力で、炭素板のターゲットに１３．５６ＭＨｚ，１００Ｗの高周波電力を印加して、スパッタ蒸着を行なう。約２０分の蒸着により、膜厚が５０ｎｍのカーボン膜９が形成される。このとき、カーボン膜９７中に含まれる水素等の炭素以外の成分は少なく、カーボン膜９の成分の９９％以上は炭素であることが確認されている。
【００８３】
次に、カーボン膜９により被覆されたＳｉＣ基板をアニール装置（図示せず）に設置し、ガス供給系からアニール雰囲気用ガスを供給する。アニール雰囲気用ガスとしてはアルゴンガスを選択している。アルゴンガスの流量を０．５リットル／分とした。チャンバー内の圧力は、９１ｋＰａで一定としている。その後、基板温度を１７５０℃まで昇温し、この温度を保ったままで、高抵抗ＳｉＣ層２とウェル領域３とソース領域６とに注入された不純物の活性化アニールを３０分間行なう。次に、アルゴンガスを供給したままで、コイルへの高周波電力の印加を停止して加熱を終了し、基板を冷却する。
【００８４】
次に、図５（ｆ）に示す工程で、硫酸と過酸化水素水の３：１混合液による処理により、カーボン膜９を一様に溶融させて除去する。この場合、上記混合水溶液はＳｉＣ層をほとんど溶融することがなく、カーボン膜のみが除去される。
【００８５】
続いて、カーボン膜９を完全に除去するために熱酸化チャンバ内にＳｉＣ基板を設置し、流量５リットル／分の酸素を供給して８００℃まで加熱する。３０分間加熱することによって、表面のカーボン膜９はほぼ完全に除去されるが、本実施形態では６０分間の加熱を行なう。その結果、本実施形態では、アルミニウムの活性化率は９０％以上であり、十分な活性化率が得られている。
【００８６】
ここで、本実施形態においては、カーボン膜９の除去後の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との平均表面粗さＲａは、約２ｎｍ以下であり、例えば約０．９ｎｍ〜１．３ｎｍというデータが得られている。つまり、活性化アニールに伴う表面の荒れは抑制されている。
【００８７】
このように、スパッタ法で形成されたカーボン膜９によってイオンが注入された領域が覆われているので、イオンが注入された領域からの物質の昇華に起因する表面荒れが抑制される。すなわち、スパッタ法で形成されたカーボン膜は、緻密であるとともに、１６００℃以上の高温において安定であるので、カーボン膜の組成・構造・膜厚の変化はほとんど生じないからである。したがって、アニール前のイオン注入層の表面が平滑な場合には、アニール後のイオン注入層の表面もその平滑さを維持することができる。
【００８８】
次に、カーボン膜９の除去後の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との上に、チャネル層５ｘを含むエピタキシャル成長層５をエピタキシャル成長させる。このときの条件は、第１の実施形態における図３（ａ）に示す工程で説明したとおりである。
【００８９】
ここで、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは、例えば約０．０８ｎｍ〜０．８ｎｍという値が得られている。このように、発明者達は、エピタキシャル成長層の表面粗さは、下地層の表面粗さよりも小さくなっていることを見いだした。言い換えると、エピタキシャル成長における平滑化現象が生じていることがわかった。
【００９０】
図１８は、エピタキシャル成長前の下地層の平均表面粗さＲａと、その上にエピタキシャル成長されたエピタキシャル成長層の平均表面粗さＲａとの相関関係を示す図である。同図から、下地層の平均表面粗さＲａが７ｎｍ以上の場合には、その上にエピタキシャル成長されたエピタキシャル成長層の表面粗さＲａは下地層の平均表面粗さＲａよりも増大している。それに対し、下地層の平均表面粗さＲａが２ｎｍ以下の場合には、その上にエピタキシャル成長されたエピタキシャル成長層の平均表面粗さＲａは１ｎｍ以下にまで平滑化されていることがわかる。
【００９１】
具体的には、エピタキシャル成長前（カーボン膜を被覆したアニール後）の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面粗さＲａが１．３ｎｍのときには、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは０．７８ｎｍであり、エピタキシャル成長前（カーボン膜を被覆したアニール後）の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面粗さＲａが０．９ｎｍのときには、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは０．０８ｎｍであるというデータが得られている。
【００９２】
このように、チャネル層形成のためのエピタキシャル成長の下地層に、ソース領域（横型ＭＩＳＦＥＴ及びＭＥＳＦＥＴにおいては、ソース・ドレイン領域）を有し、下地層の表面粗さよりもエピタキシャル成長後のチャネル層の表面粗さの方が小さくなっている，つまりより平滑化されている点が、本発明の縦型ＭＩＳＦＥＴと、後述する各実施形態のＭＥＳＦＥＴ及び横型ＭＩＳＦＥＴとの構造上の特徴である。
【００９３】
その後の工程は、第１の実施形態における図３（ｂ）〜（ｅ）に示すとおりであるので、図示及び説明を省略する。
【００９４】
本実施形態の製造方法によると、第１の実施形態の効果に加えて、以下の効果を発揮することができる。カーボン膜を堆積した状態での不純物活性化処理によってエピタキシャル成長の下地層（本実施形態では、高抵抗ＳｉＣ層２，ウェル領域３及びソース領域６）の平均表面粗さＲａを２ｎｍ以下にすることにより、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａをさらに小さくすることができる。このようなエピタキシャル成長中の平滑化現象は、下地層の平均表面粗さが約１．５ｎｍ以下のときに顕著である。ただし、必ずしも下地層の平均表面粗さＲａが１．５ｎｍ以下である必要はない。その結果、本実施形態のＭＩＳＦＥＴにおいては、特に高い電流駆動力を発揮しうることがわかった。
【００９５】
図１１（ａ），（ｂ）は、それぞれ順に、参考例の縦型ＭＩＳＦＥＴ及び本実施形態の縦型ＭＩＳＦＥＴのＩ−Ｖ特性を示す図である。ただし、図１１（ａ）に示すデータは、図１４に示す従来のＭＩＳＦＥＴの構造ではなく、基本的な形状は図１４に示す構造とほとんど同じであるが、ソース領域１３６形成のためのイオン注入後にカーボン膜を被覆して不純物活性化アニールを施したものであり、チャネル層１３５の平均表面粗さＲａは約１ｎｍである。一方、図１１（ｂ）に示す本実施形態のＭＩＳＦＥＴにおけるチャネル層５ｘの平均表面粗さＲａは、約０．１ｎｍである。各ＭＩＳＦＥＴにおいて、ゲート長は３μｍでウェルスペーシングは３μｍである。図１１（ａ），（ｂ）に示すように、共通のゲートバイアスで比較すると、参考例の縦型ＭＩＳＦＥＴに比べて、本実施形態の縦型ＭＩＳＦＥＴの電流駆動力が向上していることがわかる。なお、参考例の縦型ＭＩＳＦＥＴの電流駆動力は、図１４に示す従来の縦型ＭＩＳＦＥＴの電流駆動力よりもさらに高い電流駆動力を有しているので、本実施形態の縦型ＭＩＳＦＥＴは、従来の縦型ＭＩＳＦＥＴよりも極めて高い電流駆動力を有していることになる。
【００９６】
また、図１２は、本実施形態の縦型ＭＩＳＦＥＴのＩ−Ｖ特性を示す図である。同図に示すデータは、９セルを含む縦型ＭＩＳＦＥＴ（実際の縦型ＭＩＳＦＥＴは１０００セル程度を含むものが多い）についてのデータである。セルの構造は、図１１（ａ），（ｂ）に示すデータを得たサンプルと同じである。図１２に示すＩ−Ｖ特性からオン抵抗を計算すると、１２ｍΩ・ｃｍ2 という値が得られている。Ｓｉ基板を用いた縦型ＭＩＳＦＥＴにおけるオン抵抗が１００ｍΩ・ｃｍ2 程度であるので、本実施形態の縦型ＭＩＳＦＥＴは、高い電流駆動力と、小さなオン抵抗とを示すことがわかる。
【００９７】
さらに、後述する横型ＭＩＳＦＥＴについてのデータによって示すように、本実施形態の縦型ＭＩＳＦＥＴは、高いキャリア移動度７０ｃｍ2 ／Ｖｓ）と、小さな閾値電圧のばらつきとを示すこともわかっている。
【００９８】
なお、第１の実施形態における図２（ｆ）に示す工程のように、高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面を、ＭＣＰによって平滑化してからエピタキシャル成長を行なうことによっても、エピタキシャル成長直後のチャネル層５ｘの表面をさらに平滑化することができる。ただし、ＭＣＰによる平滑化処理は、長時間の処理と深いエッチング量とを必要とするので、第１の実施形態の製造方法よりも本実施形態の製造方法の方が、製造コストを低減しうる点で利点がある。
【００９９】
（第３の実施形態）
図６（ａ）〜（ｆ）は、第３の実施形態の二重注入型ＭＩＳＦＥＴの製造工程を示す図である。
【０１００】
まず、図６（ａ）に示す工程で、第１の実施形態における図２（ａ）に示す工程と同じ処理を行なって、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板であるＳｉＣ基板１の主面上に、高抵抗ＳｉＣ層２をエピタキシャル成長させる。
【０１０１】
次に、図６（ｂ）に示す工程で、第１の実施形態における図２（ｃ）に示す工程と同じ処理を行なって、後に形成されるｐウェル領域とソース電極とのコンタクトをとるために、高抵抗ＳｉＣ層２の表面部の一部に高濃度のｐ型不純物をイオン注入によってドープして、ｐ+ コンタクト領域４を形成する。ｐ+ コンタクト領域４の不純物濃度は、約５×１０19ｃｍ-3である。
【０１０２】
次に、図６（ｃ）に示す工程で、ｐウェル領域３の一部に、ｐ型不純物（アルミニウム，ホウ素など）をイオン注入によりドープして、ｐウェル領域３を形成する。ｐウェル領域３の形成の際には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜２１を高抵抗ＳｉＣ層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域３を形成する部分のみに開口を設ける。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウム（Ａｌ）またはボロン（Ｂ）のイオン注入を行なう。ｐウェル領域３におけるｐ型不純物の濃度は、通常１×１０17ｃｍ-3前後から１×１０18ｃｍ-3であり、ｐウェル領域３の深さはピンチオフしないように１μｍ前後とする。
【０１０３】
次に、図６（ｄ）に示す工程で、注入マスクとして用いたシリコン酸化膜２１，ｐウェル領域３及びｐ+ コンタクト領域４を覆うポリシリコン膜を堆積し、ポリシリコン膜の選択的，異方性エッチングを行なって、シリコン酸化膜２１の側面上にサイドウォール２２を形成する。このサイドウォール２２の形成の際には、フォトリソグラフィー工程は不要であり、フォトマスクを用いる必要がないので、ソース領域６はｐウェル領域３に対してセルフアラインに形成されることになる。
【０１０４】
そして、シリコン酸化膜２１及びサイドウォール２２をマスクとして、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、ソース領域６を形成する。その際、注入欠陥を低減するために、基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行なう。
【０１０５】
次に、図６（ｅ）に示す工程で、マスクとして用いたシリコン酸化膜２１及びサイドウォール２２を、選択的ドライエッチング及びふっ酸処理によって除去する。ソース領域６における不純物の濃度は１×１０19ｃｍ-3程度であり、ｐ+ コンタクト領域４の不純物濃度よりは低い。また、ソース領域６の深さは、ｐ+ コンタクト領域４の深さよりは浅く、例えば３００ｎｍ程度である。
【０１０６】
さらに、高抵抗ＳｉＣ層２とウェル領域３とソース領域６との上に、カーボン膜９を堆積する。カーボン膜９の堆積は以下の手順による。まず、ＳｉＣ基板をスパッタ蒸着装置（図示せず）の基板取り付け部に設置して、チャンバ内をガス排気系によって真空引きを行なう。このときの真空度はおよそ１０-4Ｐａ程度である。チャンバー内をガス排気系で真空引きを行なった後に、Ａｒガスを導入して１０-2Ｐａ程度の圧力で、炭素板のターゲットに１３．５６ＭＨｚ，１００Ｗの高周波電力を印加して、スパッタ蒸着を行なう。約２０分の蒸着により、膜厚が５０ｎｍのカーボン膜９が形成される。このとき、カーボン膜９７中に含まれる水素等の炭素以外の成分は少なく、カーボン膜９の成分の９９％以上は炭素であることが確認されている。
【０１０７】
次に、カーボン膜９により被覆されたＳｉＣ基板をアニール装置（図示せず）に設置し、ガス供給系からアニール雰囲気用ガスを供給する。アニール雰囲気用ガスとしてはアルゴンガスを選択している。アルゴンガスの流量を０．５リットル／分とした。チャンバー内の圧力は、９１ｋＰａで一定としている。その後、基板温度を１７５０℃まで昇温し、この温度を保ったままで、高抵抗ＳｉＣ層２とウェル領域３とソース領域６とに注入された不純物の活性化アニールを３０分間行なう。次に、アルゴンガスを供給したままで、コイルへの高周波電力の印加を停止して加熱を終了し、基板を冷却する。
【０１０８】
次に、図６（ｆ）に示す工程で、硫酸と過酸化水素水の３：１混合液による処理により、カーボン膜９を一様に溶融させて除去する。この場合、上記混合水溶液はＳｉＣ層をほとんど溶融することがなく、カーボン膜のみが除去される。
【０１０９】
続いて、カーボン膜９を完全に除去するために熱酸化チャンバ内にＳｉＣ基板を設置し、流量５リットル／分の酸素を供給して８００℃まで加熱する。３０分間加熱することによって、表面のカーボン膜９はほぼ完全に除去されるが、本実施形態では６０分間の加熱を行なう。その結果、本実施形態では、アルミニウムの活性化率は９０％以上であり、十分な活性化率が得られている。
【０１１０】
ここで、本実施形態においても、第２の実施形態と同様に、カーボン膜９の除去後の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との平均表面粗さＲａは、約２ｎｍ以下であり、例えば約０．９ｎｍ〜１．３ｎｍというデータが得られている。つまり、活性化アニールに伴う表面の荒れは発生していない。
【０１１１】
次に、カーボン膜９の除去後の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との上に、チャネル層５ｘを含むエピタキシャル成長層５をエピタキシャル成長させる。このときの条件は、第１の実施形態における図３（ａ）に示す工程で説明したとおりである。
【０１１２】
本実施形態においても、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは、例えば約０．０８ｎｍ〜０．８ｎｍという値が得られている。つまり、エピタキシャル成長の下地層の表面粗さよりもさらに小さな表面粗さになっており、エピタキシャル成長における平滑化現象が生じていることがわかった。具体的には、エピタキシャル成長前（カーボン膜を被覆したアニール後）の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面粗さＲａが１．３ｎｍのときには、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは０．７８ｎｍであり、エピタキシャル成長前（カーボン膜を被覆したアニール後）の高抵抗ＳｉＣ層２とウェル領域３とソース領域６との表面粗さＲａが０．９ｎｍのときには、エピタキシャル成長直後のチャネル層５ｘの平均表面粗さＲａは０．０８ｎｍであるというデータが得られている。
【０１１３】
その後の工程は、第１の実施形態における図３（ｂ）〜（ｅ）に示すとおりであるので、図示及び説明を省略する。
【０１１４】
本実施形態によると、第２の実施形態の効果に加えて、以下の効果を得ることができる。本実施形態では、図６（ｃ）に示す工程で、ｐウェル領域３の形成のための注入マスクであるシリコン酸化膜２１の側面上に、サイドウォール２２を形成し、シリコン酸化膜２１及びサイドウォール２２を注入マスクとして、ソース領域６の形成のためのイオン注入を行なっている。したがって、ソース領域６がｐウェル領域３に対してセルフアラインに形成されるので、図６（ｅ）に示される断面におけるｐウェル領域３の幅（ソース領域６から高抵抗ＳｉＣ層２に至る間での距離）がほぼ一定となり、これによってチャネル長がほぼ均一になる。つまり、ＳｉＣ基板を用いたＭＩＳＦＥＴの電気的特性が安定することになる。
【０１１５】
（第４の実施形態）
図７は、第４の実施形態における横型トランジスタであるＭＥＳＦＥＴの構造を示す断面図である。
【０１１６】
同図に示すように、本実施形態のＭＥＳＦＥＴは、絶縁性基板であるイントリンシックのＳｉＣ基板４１と、ＳｉＣ基板４１の上にエピタキシャル成長により形成されたアンドープの高抵抗ＳｉＣ層４２と、高抵抗ＳｉＣ層４２内における互いに離間した２つの領域にそれぞれｎ型不純物をドープして形成されたソース領域４４及びドレイン領域４５と、高抵抗ＳｉＣ層４２の上にエピタキシャル成長により形成されたチャネル層４６ｘを含むエピタキシャル成長層４６と、チャネル層４６ｘのうちソース領域４４の上方に位置する部分を貫通してソース領域４４に到達するＮｉ合金膜からなるソース電極４９と、チャネル層４６ｘのうちドレイン領域４５の上方に位置する部分を貫通してドレイン領域４５に到達するＮｉ合金膜からなるドレイン電極５０と、チャネル層４６ｘのうちソース電極４９とドレイン電極５０との間に位置する領域上に形成されたショットキーゲート電極５１とを備えている。
【０１１７】
チャネル層４６ｘは、キャリア走行領域として機能する第１の半導体層４６ａと、第１の半導体層４６ａよりも膜厚が薄く、第１の半導体層４６ａへのキャリアの供給が可能な高濃度のｎ型不純物を含む第２の半導体層４６ｂとを交互に積層してなる積層ドープ層構造を有している。例えば、第１の半導体層４６ａにおける不純物の濃度が１×１０16ｃｍ-3以下でその厚みが４０ｎｍ程度であり、第２の半導体層４６ｂにおける不純物の濃度が１×１０17〜１×１０18ｃｍ-3程度でその厚みが１０ｎｍ程度である。例えば、チャネル層４６ｘの最下層を第１の半導体層４６ａとして、第１の半導体層４６ａと第２の半導体層４６ｂを交互に三周期堆積し、最表層にさらに第１の半導体層４６ａを積層した構造である。この場合、第１の半導体層４６ａの厚みを４０ｎｍ、第２の半導体層４６ｂの厚みを１０ｎｍにすると、チャネル層４６ｘの厚さは１９０ｎｍである。
【０１１８】
図８（ａ）〜（ｅ）及び図９（ａ）〜（ｃ）は、本実施形態のＭＥＳＦＥＴの製造工程を示す断面図である。
【０１１９】
まず、図８（ａ）に示す工程で、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板であるＳｉＣ基板４１の主面上に、熱ＣＶＤ等により、アンドープの高抵抗ＳｉＣ層４２をエピタキシャル成長させる。このとき、例えば、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）をそれぞれ用いる。高抵抗ＳｉＣ層４２の厚さとしては例えば数μｍが好ましい。
【０１２０】
次に、図８（ｂ）に示す工程で、高抵抗ＳｉＣ層４２の互いに離間した部位にｎ型不純物である窒素またはリンをイオン注入して、ソース領域４４およびドレイン領域４５を形成する。ソース領域４４，ドレイン領域４５の形成の際には、ＣＶＤ法により、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜４３を高抵抗ＳｉＣ層４２の上に堆積した後、フォトリソグラフィーおよびドライエッチングにより、シリコン酸化膜４３のうちソース領域４４およびドレイン領域４５の上方に位置する部分に開口を形成する。そして、注入欠陥を低減するために基板温度を５００℃以上の高温に保って、窒素またはリンをイオン注入し、イオン注入後、シリコン酸化膜４３はふっ酸によって除去する。
【０１２１】
このとき、ソース領域４４およびドレイン領域４５のｎ型不純物の濃度は、通常１×１０18ｃｍ-3以上であり、その深さは０．３μｍ前後である。
【０１２２】
次に、図８（ｃ）に示す工程で、図８（ｂ）に示す工程において注入された不純物を活性化するために、カーボン膜５５を基板上に堆積した状態で、アルゴンなどの不活性ガスの雰囲気中で、１７５０℃，３０分の活性化アニールを施す。カーボン膜５５の堆積方法やアニールの方法は、第２の実施形態における図５（ｅ）に示す工程と同じである。
【０１２３】
次に、図８（ｄ）に示す工程で、カーボン膜５５を除去する。このとき、カーボン膜５５を除去するために、硫酸と過酸化水素水の３：１混合液による処理と、熱酸化チャンバ内における加熱処理を行なうこと、及びそれらの処理の条件は、第２の実施形態における図５（ｆ）に示す工程と同じである。
【０１２４】
次に、図８（ｅ）に示す工程で、たとえば熱ＣＶＤにより、チャネル層４６ｘを含むエピタキシャル成長層４６をエピタキシャル成長させる。チャネル層４６ｘ中の第２の半導体層４６ｂ（図７参照）の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）を、ドーパントガスとして窒素（Ｎ2 ）をそれぞれ用いる。また、チャネル層４６ｘ中の第１の半導体層４６ａ（図７参照）の形成の際には、ドーパントガスを供給せずに、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）をそれぞれ供給する。この熱ＣＶＤを交互に繰り返すことにより、図７に示す積層ドープ層構造の構造を実現することができる。
【０１２５】
次に、図９（ａ）に示す工程で、エピタキシャル成長層４６のうちソース領域４４，ドレイン領域４６の上方に位置する部分の上に、第１の実施形態における図３（ｃ）に示す工程と同じ処理を行なう。すなわち、レジスト膜Ｒｅ（図示せず）を用いたリフトオフ法により、基板上に、ソース電極，ドレイン電極となる，厚み２００ｎｍのＮｉ膜４９ｘ，５０ｘを残す。
【０１２６】
次に、図９（ｂ）に示す工程で、Ｎｉ膜４９ｘ，５０ｘに、例えば窒素などの不活性ガス雰囲気中で温度１０００℃，２分間の条件で熱処理を施す。この熱処理の際に、ニッケル（Ｎｉ）及び炭化珪素（ＳｉＣ）の相互拡散と反応とが生じ、チャネル層４６ｘを貫通して、ソース領域４４及びドレイン領域４５にぞれぞれ到達する，主としてニッケルシリサイドからなるソース電極４９及びドレイン電極５０が形成される。
【０１２７】
次に、図９（ｃ）に示す工程で、チャネル層４６ｘの上でソース電極４４とドレイン電極４６との間に位置する部位に、ショットキーゲート電極５１を形成する。ショットキーゲート電極５１としては、例えばニッケル膜などをリフトオフする方法を利用することができる。ショットキーゲート電極５１の厚みは、例えば２００ｎｍ前後が好ましい。
【０１２８】
その後の工程は図示しないが、ソース電極４４，ドレイン電極４６，ショットキーゲート電極５１及びチャネル層４６ｘを覆う層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ＲＩＥ等により、層間絶縁膜を貫通してソース電極４４，ドレイン電極４６およびショットキーゲート電極５１に達するヴィアホールを形成した後に、厚さ２μｍ程度のアルミニウム膜を真空蒸着等で堆積し、通常のフォトリソグラフィー，エッチングによってパタ−ニングすることにより、電極パッドや配線を形成する。
【０１２９】
本実施形態においても、第２の実施形態と同様に、チャネル層４６ｘの表面が平滑化されていることにより、キャリア移動度の高い，電流能力の大きいＭＥＳＦＥＴが得られる。特に、本実施形態のＭＥＳＦＥＴにおいては、チャネル層４６ｘが積層ドープ層構造を有しているので、耐圧の高い，電流能力の大きいＭＥＳＦＥＴが得られることになる。
【０１３０】
本実施形態の製造工程を利用して形成されたＭＥＳＦＥＴのチャネル層４６ｘの断面をＴＥＭで評価したところ、チャネル層４６ｘの下面および表面には、最大表面粗さRmax が１ｎｍ程度であり、平均表面粗さＲａを求めると１ｎｍ以下である凹凸しか観察されず、良好な平滑性が実現されていた。
【０１３１】
本実施形態においては、半導体装置はゲート絶縁膜を有しないＭＥＳＦＥＴであるが、チャネル層４６ｘとの上にゲート絶縁膜が設けられ、ゲート絶縁膜の上にゲート電極が設けられた横型ＭＩＳＦＥＴの場合にも、上記第１の実施形態と同様の効果を発揮することができる。
【０１３２】
なお、本実施形態のＭＥＳＦＥＴや横型のＭＩＳＦＥＴは、バルクのＳｉＣ基板だけでなく、各種酸化物基板等の上にＳｉＣ層をエピタキシャル成長させてなるＳｉＣ基板を用いて形成することもできる。
【０１３３】
（第５の実施形態）
図１０は、第５の実施形態における横型トランジスタであるＭＩＳＦＥＴの構造を示す断面図である。
【０１３４】
同図に示すように、本実施形態のＭＩＳＦＥＴは、低抵抗のＰ型のＳｉＣ基板６１と、ＳｉＣ基板６１の上にエピタキシャル成長により形成された，１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度のＰ型不純物を含む高抵抗ＳｉＣ層６２と、高抵抗ＳｉＣ層６２内における互いに離間した２つの領域にそれぞれｎ型不純物をドープして形成されたソース領域６４及びドレイン領域６５と、高抵抗ＳｉＣ層６２の上にエピタキシャル成長により形成されたチャネル層６６ｘを含むエピタキシャル成長層６６と、エピタキシャル成長層６６のうちソース領域６４の上方に位置する部分を貫通してソース領域６４に到達するＮｉ合金膜からなるソース電極６９と、エピタキシャル成長層６６のうちドレイン領域６５の上方に位置する部分を貫通してドレイン領域６５に到達するＮｉ合金膜からなるドレイン電極７０と、チャネル層６６ｘのうちソース電極６９とドレイン電極７０との間に位置する領域上に形成されたゲート電極７１と、ゲート電極７１とチャネル層６６ｘとの間に介在するゲート絶縁膜７２とを備えている。ゲート絶縁膜７２の厚さは約８０ｎｍであり、ゲート長は１０μｍであり、ゲート幅は５００μｍである。ＳｉＣ基板６１の裏面上には、Ａｌからなるベース電極７３が設けられている。
【０１３５】
チャネル層６６ｘは、キャリア走行領域として機能する第１の半導体層６６ａと、第１の半導体層６６ａよりも膜厚が薄く、第１の半導体層６６ａへのキャリアの供給が可能な高濃度のｎ型不純物を含む第２の半導体層６６ｂとを交互に積層してなる積層ドープ層構造を有している。例えば、第１の半導体層６６ａにおける不純物の濃度が１×１０16ｃｍ-3以下でその厚みが４０ｎｍ程度であり、第２の半導体層６６ｂにおける不純物の濃度が１×１０17〜１×１０18ｃｍ-3程度でその厚みが１０ｎｍ程度である。例えば、チャネル層６６ｘの最下層を第１の半導体層６６ａとして、第１の半導体層６６ａと第２の半導体層６６ｂを交互に三周期堆積し、最表層にさらに第１の半導体層６６ａを積層した構造である。この場合、第１の半導体層６６ａの厚みを４０ｎｍ、第２の半導体層６６ｂの厚みを１０ｎｍにすると、チャネル層６６ｘの厚さは１９０ｎｍである。
【０１３６】
本実施形態の製造方法は、基本的には第４の実施形態の製造方法において、ゲート絶縁膜７２を形成する工程を追加するだけであるので、図示及び説明を省略する。
【０１３７】
本実施形態の横型ＭＩＳＦＥＴによると、チャネル層６６ｘの表面が平滑化されているので、第２の実施形態の縦型ＭＩＳＦＥＴと同様に、高い電流駆動力や高いキャリア移動度を発揮する横型ＭＩＳＦＥＴが得られることになる。また、ＭＩＳＦＥＴのロットやウエハ内位置による閾値電圧のばらつきが低減される。
【０１３８】
図１３（ａ），（ｂ）は、それぞれ順に、参考例の横型ＭＩＳＦＥＴ及び本実施形態の横型ＭＩＳＦＥＴのしきい値電圧の分布状態を示す図である。参考例の横型ＭＩＳＦＥＴは、チャネル層を含むエピタキシャル成長層をエピタキシャル成長させた後、エピタキシャル成長層の上方からソース・ドレイン領域形成のためのイオン注入を行ない、さらに、カーボン膜を堆積してから不純物活性化アニールを行なったものである。図１３（ａ），（ｂ）を比較すると、参考例の横型ＭＩＳＦＥＴのしきい値電圧が−７．５Ｖ〜５．０Ｖの広い範囲にばらついているのに対し、本実施形態の横型ＭＩＳＦＥＴのしきい値電圧は２．０Ｖ〜４．５Ｖの範囲に集中しており、本実施形態により、しきい値電圧のばらつきの小さい横型ＭＩＳＦＥＴが得られることがわかる。また、参考例の横型ＭＩＳＦＥＴのキャリア移動度が２０ｃｍ2 ／Ｖｓであるのに対し、本実施形態の横型ＭＩＳＦＥＴのキャリア移動度は７０ｃｍ2 ／Ｖｓであり、キャリア移動度も顕著に向上していることがわかる。
【０１３９】
なお、図１３（ｂ）に示すデータは、横型ＭＩＳＦＥＴについてのデータであるが、縦型ＭＩＳＦＥＴについても同様のデータが得られている。したがって、縦型ＭＩＳＦＥＴ及びＭＥＳＦＥＴにおいてはソース領域形成のためのイオン注入を行なってから、横型ＭＩＳＦＥＴにおいてはソース・ドレイン領域形成のためのイオン注入を行なってから、カーボン膜を堆積した状態で不純物活性化のためのアニールを行ない、その後、カーボン膜を除去して、チャネル層形成のためのアニールを行なうことにより、エピタキシャル形成のための下地層よりもさらに表面粗さの小さいチャネル層を得ることができる。その結果、電流駆動力の大きい縦型ＭＩＳＦＥＴ，横型ＭＩＳＦＥＴ，ＭＥＳＦＥＴなどを得ることができる。
【０１４０】
また、これらのデバイスのキャリア移動度の向上も得ることができ、しきい値電圧のばらつきの小さいＭＩＳＦＥＴ（縦型ＭＩＳＦＥＴ及び横型ＭＩＳＦＥＴを含む）を得ることができる。
【産業上の利用可能性】
【０１４１】
本発明の半導体装置及びその製造方法は、パワーデバイス，高周波デバイスに特に適している，ＳｉＣ基板を用いたＭＩＳＦＥＴ，ＭＥＳＦＥＴ等に利用することができる。
【図面の簡単な説明】
【０１４２】
【図１】本発明の第１の実施形態である二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｆ）は、第１の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの前半部分を示す図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの後半部分を示す図である。
【図４】（ａ），（ｂ）は、それぞれ順に、ＳｉＣ基板を用いた従来のＭＩＳＦＥＴと、本発明のＭＩＳＦＥＴにおけるソース領域とチャネル層の重なりの違いを示す断面図である。
【図５】（ａ）〜（ｆ）は、第２の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの前半部分を示す図である。
【図６】（ａ）〜（ｅ）は、第３の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの前半部分を示す図である。
【図７】第４の実施形態における横型トランジスタであるＭＥＳＦＥＴの構造を示す断面図である。
【図８】（ａ）〜（ｅ）は、第４の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの前半部分を示す図である。
【図９】（ａ）〜（ｃ）は、第４の実施形態の二重注入型ＭＩＳＦＥＴの製造工程のうちの後半部分を示す図である。
【図１０】第５の実施形態における横型トランジスタであるＭＥＳＦＥＴの構造を示す断面図である。
【図１１】（ａ），（ｂ）は、それぞれ順に、参考例の縦型ＭＩＳＦＥＴ及び本実施形態の縦型ＭＩＳＦＥＴのＩ−Ｖ特性を示す図である。
【図１２】本実施形態の縦型ＭＩＳＦＥＴのＩ−Ｖ特性を示す図である。
【図１３】（ａ），（ｂ）は、それぞれ順に、参考例の横型ＭＩＳＦＥＴ及び本実施形態の横型ＭＩＳＦＥＴのしきい値電圧の分布状態を示す図である。
【図１４】従来のＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴ，かつ，二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【図１５】（ａ）〜（ｅ）は、従来の二重注入型ＭＩＳＦＥＴの製造工程のうちの前半部分を示す図である。
【図１６】（ａ）〜（ｅ）は、従来の二重注入型ＭＩＳＦＥＴの製造工程のうちの後半部分を示す図である。
【図１７】非特許文献２に開示されているものとほぼ同じ構造の蓄積型二重注入ＭＩＳＦＥＴのチャネル層付近の構造を示すＳＥＭ写真図である。
【図１８】第２の実施形態の二重注入型ＭＩＳＦＥＴの製造工程においてエピタキシャル成長前の下地層の平均表面粗さＲａと、エピタキシャル成長層の平均表面粗さＲａとの相関関係を示す図である。
【符号の説明】
【０１４３】
１  ＳｉＣ基板
２  高抵抗ＳｉＣ層
３  ｐウェル領域
４  ｐ+ コンタクト領域
５  エピタキシャル成長層
５ｘ  チャネル層
５ａ  第１の半導体層
５ｂ  第２の半導体層
６  ソース領域
７  ゲート絶縁膜
８  ソース電極
９  ドレイン電極
１０  ゲート電極
２０  コンタクトホール
２１  シリコン酸化膜
２２  サイドウォール
４１  ＳｉＣ基板
４２  高抵抗ＳｉＣ層
４３  シリコン酸化膜
４４  ソース領域
４５  ドレイン領域
４６  エピタキシャル成長層
４６ｘ  チャネル層
４６ａ  第１の半導体層
４６ｂ  第２の半導体層
４７  コンタクトホール
４８  金属薄膜
４９  ソース電極
５０  ドレイン電極
５１  ショットキーゲート電極
【図１】
2005039257.tif 000003
【図２】
2005039257.tif 000004
【図３】
2005039257.tif 000005
【図４】
2005039257.tif 000006
【図５】
2005039257.tif 000007
【図６】
2005039257.tif 000008
【図７】
2005039257.tif 000009
【図８】
2005039257.tif 000010
【図９】
2005039257.tif 000011
【図１０】
2005039257.tif 000012
【図１１】
2005039257.tif 000013
【図１２】
2005039257.tif 000014
【図１３】
2005039257.tif 000015
【図１４】
2005039257.tif 000016
【図１５】
2005039257.tif 000017
【図１６】
2005039257.tif 000018
【図１８】
2005039257.tif 000019
【図１７】
2005039257.tif 000020