(57)【要約】【課題】  記憶されたデータを保持しつつ、新たなコンデータを書込める不揮発性半導体記憶素子を提供する。【解決手段】  データを記憶する強誘電体キャパシタ１０４ａ、１０４ｂと、強誘電体キャパシタ１０４ａ、１０４ｂと接続され、強誘電体キャパシタ１０４ａ、１０４ｂに書込まれるデータを通過又は遮断する第２のスイッチ１０３ａ、１０３ｂと、強誘電体キャパシタ１０４ａ、１０４ｂと接続され、強誘電体キャパシタ１０４ａ、１０４ｂから読み出されるデータを通過又は遮断する第１のスイッチ１０２ａ、１０２ｂと、第１のスイッチ１０２ａ、１０２ｂと接続され、強誘電体キャパシタ１０４ａ、１０４ｂから第１のスイッチ１０２ａ、１０２ｂを介して読み出されたデータを記憶するラッチ部１０１とを備える。【選択図】        図１
2005228439.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する不揮発性記憶部と、
前記不揮発性記憶部と接続され、前記不揮発性記憶部に書込まれるデータを通過又は遮断する書き込みスイッチと、
前記不揮発性記憶部と接続され、前記不揮発性記憶部から読み出されるデータを通過又は遮断する読み出しスイッチと、
前記読み出しスイッチと接続され、前記不揮発性記憶部から前記読み出しスイッチを介して読み出されたデータを記憶する揮発性記憶部とを備える
ことを特徴とする不揮発性半導体記憶素子。
【請求項２】
前記不揮発性記憶部は、複数の不揮発性セルからなり、
前記書き込みスイッチは、前記複数の不揮発性セルの第１の不揮発性セル群へのデータを同時に通過させ、
前記読み出しスイッチは、前記複数の不揮発性セルの第２の不揮発性セル群からのデータを同時に通過させ、
前記第１の不揮発性セル群と前記第２の不揮発性セル群とは、異なる不揮発性セル群である
ことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記不揮発性半導体記憶素子は、前記複数の不揮発性セルがマトリクス状に配置されてなるメモリセルアレイを有する
ことを特徴とする請求項２に記載の不揮発性半導体記憶素子。
【請求項４】
前記第１の不揮発性セル群は、同一行の不揮発性セル群であり、
前記第２の不揮発性セル群は、同一列の不揮発性セル群である
ことを特徴とする請求項３に記載の不揮発性半導体記憶素子。
【請求項５】
前記不揮発性記憶部は、データを記憶する強誘電体容量を有する
ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項６】
前記揮発性記憶部は、データを記憶するラッチ回路を有する
ことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項７】
前記書き込みスイッチは、第１のスイッチと第２のスイッチとを有し、
前記読み出しスイッチは、第３のスイッチと第４のスイッチとを有し、
前記不揮発性記憶部は、第１の強誘電体容量と第２の強誘電体容量とを有し、
前記揮発性記憶部は、データを記憶するラッチ回路を有し、
前記第１の強誘電体容量は、一方の電極が第１のデータ線と接続され、他方の電極が前記第１のスイッチを介して前記第１のデータ線と相補の第２のデータ線、および前記第３のスイッチを介して前記ラッチ回路の一端と接続され、
前記第２の強誘電体容量は、一方の電極が前記第２のスイッチを介して前記第１のデータ線、および前記第４のスイッチを介して前記ラッチ回路の他端と接続され、他方の電極が前記第２のデータ線と接続される
ことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
【請求項８】
前記不揮発性記憶部は、負荷容量として強誘電体容量を有する
ことを特徴とする請求項１〜７のいずれか１項に記載の不揮発性半導体記憶素子。
【請求項９】
不揮発性記憶部と揮発性記憶部とを備えた不揮発性半導体記憶素子の駆動方法であって、
前記不揮発性記憶部と前記揮発性記憶部とを電気的に分離した後、データを前記不揮発性記憶部に書き込む書き込みステップを含む
ことを特徴とする不揮発性半導体記憶素子の駆動方法。
【請求項１０】
前記不揮発性半導体記憶素子の駆動方法は、さらに、
前記不揮発性記憶部と前記揮発性記憶部とを電気的に接続した後、前記不揮発性記憶部に書き込まれたデータを前記揮発性記憶部に転送する転送ステップを含む
ことを特徴とする請求項９に記載の不揮発性半導体記憶素子の駆動方法。
【請求項１１】
前記転送ステップにおける前記不揮発性記憶部に書き込まれたデータの前記揮発性記憶部への転送は、前記不揮発性記憶部に所定の電圧を印加することにより行われる
ことを特徴とする請求項１０に記載の不揮発性半導体記憶素子の駆動方法。
【請求項１２】
前記不揮発性記憶部は、複数の不揮発性セルからなり、
前記書き込みステップにおいて、前記複数の不揮発性セルの第１の不揮発性セル群にデータを同時に書き込み、
前記転送ステップにおいて、前記複数の不揮発性セルの第２の不揮発性セル群からのデータを同時に転送し、
前記第１の不揮発性セル群と前記第２の不揮発性セル群とは、異なる不揮発性セル群である
ことを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶素子。
【請求項１３】
前記不揮発性半導体記憶素子は、前記複数の不揮発性セルがマトリクス状に配置されてなるメモリセルアレイを有し、
前記第１の不揮発性セル群は、同一行の不揮発性セル群であり、
前記第２の不揮発性セル群は、同一列の不揮発性セル群である
ことを特徴とする請求項１２に記載の不揮発性半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶素子に関し、特にプログラマブルロジックデバイスのコンフィグレーションメモリとして利用される不揮発性メモリに関するものである。
【背景技術】
【０００２】
近年、ソフトウェアでの論理回路の構成設定が可能なプログラマブルロジックデバイスが広く利用されている。そして、このプログラマブルロジックデバイスにおいては、デバイスの製作後に回路情報を記したコンフィグレーションデータを書込む必要がある。また動作内容の切り替え等のために記憶内容、つまり書込まれたコンフィグレーションデータを書き換える必要がある。
【０００３】
このようなプログラマブルロジックデバイスのコンフィグレーションメモリに関する技術としては、例えば特許文献１、２および３に記載の技術がある。図９、１０および１１は、それぞれ上記特許文献１、２および３に記載のコンフィグレーションメモリの構成を示す図である。
【０００４】
図９に示すように、特許文献１に記載のコンフィグレーションメモリは、２つのインバータ９０１ａ、９０１ｂからなるラッチ回路と、このラッチ回路の両端とビット線ＢＬおよび反転ビット線／ＢＬとを接続し、ワード線ＷＬによりオンオフされるトランジスタ９０２ａ、９０２ｂと、一端がトランジスタ９０２ａ、９０２ｂと接続され、他端が制御線ＰＬと接続された強誘電体キャパシタ９０４ａ、９０４ｂとから構成される。
【０００５】
また、図１０に示すように、特許文献２に記載のコンフィグレーションメモリは、２つのインバータ１００１ａ、１００１ｂからなるラッチ回路と、このラッチ回路の両端とビット線ＢＬおよび反転ビット線／ＢＬとを接続し、ワード線ＷＬによりオンオフされるトランジスタ１００２ａ、１００２ｂと、一端がトランジスタ１００３ａ、１００３ｂと接続され、他端が制御線ＰＬと接続された強誘電体キャパシタ１００４ａ、１００４ｂと、ラッチ回路の両端と強誘電体キャパシタ１００４ａ、１００４ｂとを接続し、リードライト線ＲＷによりオンオフされるトランジスタ１００３ａ、１００３ｂとから構成される。
【０００６】
更に、図１１に示すように、特許文献３に記載のコンフィグレーションメモリは、２つのインバータ１１０１ａ、１１０１ｂからなるラッチ回路と、このラッチ回路の両端とビット線ＢＬおよび反転ビット線／ＢＬとを接続し、ワード線ＷＬによりオンオフされるトランジスタ１１０２ａ、１１０２ｂと、一端がトランジスタ１１０３ａ、１１０３ｂと接続され、他端が制御線ＰＬと接続された強誘電体キャパシタ１１０４ａ、１１０４ｂと、ラッチ回路の両端と強誘電体キャパシタ１１０４ａ、１１０４ｂとを接続し、リードライト線ＲＷによりオンオフされるトランジスタ１１０３ａ、１１０３ｂと、強誘電体キャパシタ１１０４ａ、１１０４ｂに並列に接続され、リードライト線ＲＷによりオンオフされるトランジスタ１１０７ａ、１１０７ｂと、一端がラッチ回路の両端と接続され、他端が基板電位と接続されたキャパシタ１１０８ａ、１１０８ｂとから構成される。
【０００７】
上記従来のコンフィグレーションメモリにおいては、不揮発性メモリである強誘電体メモリと、揮発性メモリであるラッチ回路とを組み合わせてコンフィグレーションメモリが構成され、不揮発性メモリにコンフィグレーションデータが書込まれるため、電源切断後のコンフィグレーションデータの保持が可能となる。
【特許文献１】特開２０００−２９３９８９号公報（第７頁、第１図）
【特許文献２】特開平４−３６７１２０号公報（第３頁、第４図）
【特許文献３】特開２００１−３０７４７７号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、プログラマブルロジックデバイスでは、デバイス動作中の機能切り換えに要するタイムラグを無くすため、記憶されたコンフィグレーションデータを保持したまま、新たなコンフィグレーションデータを書込めることが望ましい。
しかしながら、従来の強誘電体メモリとラッチ回路とが直接接合した構成では、新たなコンフィグレーションデータを強誘電体メモリに書込む際に、強誘電体メモリの記憶内容だけでなくラッチ回路の記憶内容も変わるため、ラッチ回路に記憶されたコンフィグレーションデータを保持したまま、新たなコンフィグレーションデータを書込むことができず、動作中の機能の切り換えに要するタイムラグを無くすことができないという問題がある。
【０００９】
そこで、本発明は、かかる問題点に鑑み、記憶されたデータを保持しつつ、新たなデータを書込める不揮発性半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の不揮発性半導体記憶素子は、データを記憶する不揮発性記憶部と、前記不揮発性記憶部と接続され、前記不揮発性記憶部に書込まれるデータを通過又は遮断する書き込みスイッチと、前記不揮発性記憶部と接続され、前記不揮発性記憶部から読み出されるデータを通過又は遮断する読み出しスイッチと、前記読み出しスイッチと接続され、前記不揮発性記憶部から前記読み出しスイッチを介して読み出されたデータを記憶する揮発性記憶部とを備えることを特徴とする。ここで、前記不揮発性記憶部は、データを記憶する強誘電体容量を有してもよいし、前記揮発性記憶部は、データを記憶するラッチ回路を有してもよい。また、前記書き込みスイッチは、第１のスイッチと第２のスイッチとを有し、前記読み出しスイッチは、第３のスイッチと第４のスイッチとを有し、前記不揮発性記憶部は、第１の強誘電体容量と第２の強誘電体容量とを有し、前記揮発性記憶部は、データを記憶するラッチ回路を有し、前記第１の強誘電体容量は、一方の電極が第１のデータ線と接続され、他方の電極が前記第１のスイッチを介して前記第１のデータ線と相補の第２のデータ線、および前記第３のスイッチを介して前記ラッチ回路の一端と接続され、前記第２の強誘電体容量は、一方の電極が前記第２のスイッチを介して前記第１のデータ線、および前記第４のスイッチを介して前記ラッチ回路の他端と接続され、他方の電極が前記第２のデータ線と接続されてもよい。
【００１１】
これによって、読み出しスイッチをオフにすることにより、不揮発性記憶部と揮発性記憶部とを電気的に分離することができるので、記憶されたデータを保持しつつ、新たなデータを書込める不揮発性半導体記憶素子を実現することができる。また、不揮発性記憶部と揮発性記憶部とを組み合わせてメモリが構成され、外部から入力されたデータはまず不揮発性記憶部に書込まれるので、電源切断後のデータの保持が可能な不揮発性半導体記憶素子を実現することができる。
【００１２】
ここで、前記不揮発性記憶部は、複数の不揮発性セルからなり、前記書き込みスイッチは、前記複数の不揮発性セルの第１の不揮発性セル群へのデータを同時に通過させ、前記読み出しスイッチは、前記複数の不揮発性セルの第２の不揮発性セル群からのデータを同時に通過させ、前記第１の不揮発性セル群と前記第２の不揮発性セル群とは、異なる不揮発性セル群であってもよいし、前記不揮発性半導体記憶素子は、前記複数の不揮発性セルがマトリクス状に配置されてなるメモリセルアレイを有してもよいし、前記第１の不揮発性セル群は、同一行の不揮発性セル群であり、前記第２の不揮発性セル群は、同一列の不揮発性セル群であってもよい。
【００１３】
これによって、１回の書込みで複数のデータを書込むことができるので、少ない書込み回数で多くのデータを書込むことが可能な不揮発性半導体記憶素子を実現することができる。
【００１４】
また、前記不揮発性記憶部は、負荷容量として強誘電体容量を有してもよい。
これによって、負荷容量として常誘電体容量を用いる場合と比べて不揮発性半導体記憶素子の面積を削減することができるので、小型の不揮発性半導体記憶素子を実現することができる。
【００１５】
また、本発明は、不揮発性記憶部と揮発性記憶部とを備えた不揮発性半導体記憶素子の駆動方法であって、前記不揮発性記憶部と前記揮発性記憶部とを電気的に分離した後、データを前記不揮発性記憶部に書き込む書き込みステップを含むことを特徴とする不揮発性半導体記憶素子の駆動方法とすることもできる。ここで、前記不揮発性半導体記憶素子の駆動方法は、さらに、前記不揮発性記憶部と前記揮発性記憶部とを電気的に接続した後、前記不揮発性記憶部に書き込まれたデータを前記揮発性記憶部に転送する転送ステップを含んでもよいし、前記転送ステップにおける前記不揮発性記憶部に書き込まれたデータの前記揮発性記憶部への転送は、前記不揮発性記憶部に所定の電圧を印加することにより行われてもよいし、前記不揮発性記憶部は、複数の不揮発性セルからなり、前記書き込みステップにおいて、前記複数の不揮発性セルの第１の不揮発性セル群にデータを同時に書き込み、前記転送ステップにおいて、前記複数の不揮発性セルの第２の不揮発性セル群からのデータを同時に転送し、前記第１の不揮発性セル群と前記第２の不揮発性セル群とは、異なる不揮発性セル群であってもよいし、前記不揮発性半導体記憶素子は、前記複数の不揮発性セルがマトリクス状に配置されてなるメモリセルアレイを有し、前記第１の不揮発性セル群は、同一行の不揮発性セル群であり、前記第２の不揮発性セル群は、同一列の不揮発性セル群であってもよい。
【００１６】
これによって、データの書込みに際して不揮発性記憶部と揮発性記憶部とを電気的に分離するので、記憶されたデータを保持しつつ、新たなデータを書込める不揮発性半導体記憶素子の駆動方法を実現することができる。
【発明の効果】
【００１７】
本発明に係る不揮発性半導体記憶素子によれば、記憶されたデータを保持しつつ、新たなデータを書込める不揮発性半導体記憶素子を実現できる。また、電源切断後のデータの保持が可能な不揮発性半導体記憶素子を実現できる。また、小型の不揮発性半導体記憶素子を実現できる。
【００１８】
よって、本発明により、記憶されたデータを保持しつつ、新たなデータを書込める不揮発性半導体記憶素子を提供することが可能となり、デバイス動作中の機能切り換えに要するタイムラグを無くすコンフィグレーションメモリを実現することができ、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態における不揮発性半導体記憶素子について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態のコンフィグレーションメモリの構成を示す図である。
本実施の形態のコンフィグレーションメモリは、不揮発性メモリであって、入力と出力とが互いに接続された２つのインバータ１０１ａ、１０１ｂ、および負荷容量である常誘電体キャパシタ１１２ａ、１１２ｂからなるラッチ部１０１と、第１のスイッチ１０２ａ、１０２ｂ、第２のスイッチ１０３ａ、１０３ｂ、および強誘電体キャパシタ１０４ａ、１０４ｂからなる強誘電体メモリ部１０５と、短絡スイッチ１１１ａ、１１１ｂとから構成される。
【００２０】
第１のスイッチ１０２ａ、１０２ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、制御線ＲＷＬにより制御される。
第２のスイッチ１０３ａ、１０３ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、ワード線WWLにより制御される。
強誘電体キャパシタ１０４ａは、そのノードＦＡが第１のスイッチ１０２ａを介してラッチ部１０１の記憶ノードＱａと接続され、第２のスイッチ１０３ａを介してデータ線ＤＬＢと接続され、ノード／ＦＡがデータ線ＤＬと直接接続される。
【００２１】
強誘電体キャパシタ１０４ｂは、そのノードＦＢが第１のスイッチ１０２ｂを介してラッチ部１０１の記憶ノードＱｂと接続され、第２のスイッチ１０３ｂを介してデータ線ＤＬと接続され、ノード／ＦＢがデータ線ＤＬＢと直接接続される。
【００２２】
ここで、強誘電体キャパシタ１０４ａ、１０４ｂは、誘電層として強誘電体が使用されたキャパシタであり、強誘電体としてはタンタル酸ストロンチウムビスマス（ＳＢＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）等が用いられる。強誘電体キャパシタ１０４ａ、１０４ｂは、電圧印加により誘電分極が生じ、電圧印加の中止後も分極が継続し、不揮発性記憶部としてデータを保持する。
【００２３】
短絡スイッチ１１１ａ、１１１ｂは、例えばＮＭＯＳトランジスタであり、制御線ＥＮにより制御される。
【００２４】
次に、上記図１の構成を有するコンフィグレーションメモリの動作の一例を、コンフィグレーションメモリにコンフィグレーションデータを書込む、プログラミング時の動作（１）と、コンフィグレーションデータを強誘電体メモリ部１０５からラッチ部１０１に読み出す、読み出し時の動作（２）とに分けて説明する。
【００２５】
（１）プログラミング時の動作
図２は、プログラミング時のコンフィグレーションメモリの動作を示すタイミング図である。
【００２６】
まず、制御線ＲＷＬを”Ｌ”とし、強誘電体メモリ部１０５とラッチ部１０１とを電気的に分離する。これによって、ラッチ部１０１に記憶されている内容を保持したまま、強誘電体メモリ部１０５にコンフィグレーションデータを書込むことができる。
次に、ワード線WWLを”Ｈ”とし、データ線ＤＬ、ＤＬＢにより、書込みデータ”１”に応じた相補な電圧１．８Ｖおよび０Ｖ、またデータ”０”に応じた相補な電圧０Ｖおよび１．８Ｖを強誘電体キャパシタ１０４ａ、１０４ｂに印加し、強誘電体キャパシタ１０４ａ、１０４ｂを相補な方向に分極させる。
【００２７】
（２）読み出し時の動作
図３は、読み出し時のコンフィグレーションメモリの動作を示すタイミング図である。
【００２８】
まず、ラッチ部１０１の電源電圧をオフにし、制御線ＥＮを”Ｈ”とし、短絡スイッチ１１１ａ、１１１ｂをオンにする。
【００２９】
次に、制御線ＲＷＬを”Ｈ”とし、強誘電体メモリ部１０５とラッチ部１０１とを電気的に接続する。
次に、制御線ＥＮを”Ｌ”とし、短絡スイッチ１１１ａ、１１１ｂをオフにし、強誘電体キャパシタ１０４ａ、１０４ｂを短絡状態から開放させる。
【００３０】
次に、データ線ＤＬ、ＤＬＢを”Ｌ”から”Ｈ”に切替える。これによって、ヒステリシス特性に従った電荷の移動が強誘電体キャパシタ１０４ａ、１０４ｂに生じ、その電荷が常誘電体キャパシタ１１２ａ、１１２ｂに移動する。強誘電体キャパシタ１０４ａ、１０４ｂは、相互に極性が逆の分極状態に保持されているので、ラッチ部１０１の記憶ノードＱａ、Ｑｂに発生する電圧は異なり、ラッチ部１０１の記憶ノードＱａ、Ｑｂ間には、プログラミング時に書込んだものと同じ大小関係の電位差が発生する。
【００３１】
次に、ラッチ部１０１の電源をオンにする。これによって、ラッチ部１０１の記憶ノードＱａ、Ｑｂ間の電位差は、インバータ１０１ａ、１０１ｂによるラッチで増幅され、記憶ノードＱａ、Ｑｂは、それぞれ”Ｈ”、”Ｌ"となる。
次に、ライトバック動作する。すなわち、データ線ＤＬ、ＤＬＢを”Ｈ”から”Ｌ”に切替える。これによって、強誘電体キャパシタ１０４ａ、１０４ｂの分極状態が書込まれ、元の情報が保持される。
【００３２】
次に、制御線ＲＷＬを”Ｌ”とし、強誘電体メモリ部１０５とラッチ部１０１とを電気的に分離する。
なお、コンフィグレーションメモリは、読み出し時において、図４に示すタイミング図に従って動作してもよい。
すなわち、まず、ラッチ部１０１の電源電圧をオフにし、制御線ＥＮを”Ｈ”とし、短絡スイッチ１１１ａ、１１１ｂをオンにする。そして、データ線ＤＬ、ＤＬＢを”Ｌ”とする。
【００３３】
次に、制御線ＲＷＬを”Ｈ”とし、強誘電体メモリ部１０５とラッチ部１０１とを電気的に接続する。
次に、制御線ＥＮを”Ｌ”とし、短絡スイッチ１１１ａ、１１１ｂをオフにし、強誘電体キャパシタ１０４ａ、１０４ｂを短絡状態から開放させる。
次に、ラッチ部１０１の電源をオンにする。ラッチ部１０１の電源電圧が上昇を始めると、記憶ノードＱａ、Ｑｂの電位がラッチ部１０１を構成するＭＯＳトランジスタのカップリングにより上昇する。すなわち、強誘電体キャパシタ１０４ａ、１０４ｂにかかる電圧は０から正側に大きくなっていき、ラッチ部１０１の記憶ノードＱａ、Ｑｂ間には、プログラミング時に書込んだものと同じ大小関係の電位差が発生する。このとき、強誘電体キャパシタ１０４ａ、１０４ｂは、相互に極性が逆の分極状態に保持されているので、容量の違いを用いる。より小さい容量の強誘電体キャパシタと接続された記憶ノードの電圧の上昇速度は他方の記憶ノードにおけるものより速い。
【００３４】
そして、更に電源電圧が上昇を続け、ラッチ部１０１の記憶ノードＱａ、Ｑｂ間の電位差は、インバータ１０１ａ、１０１ｂによるラッチで増幅され、記憶ノードＱａ、Ｑｂは、それぞれ”Ｈ”、”Ｌ"となる。
【００３５】
次に、ライトバック動作する。すなわち、データ線ＤＬ、ＤＬＢを”Ｌ”から”Ｈ”に切替える。これによって、強誘電体キャパシタ１０４ａ、１０４ｂの分極状態が書込まれ、元の情報が保持される。
【００３６】
次に、制御線ＲＷＬを”Ｌ”とし、強誘電体メモリ部１０５とラッチ部１０１とを電気的に分離する。
【００３７】
以上のように本実施の形態のコンフィグレーションメモリによれば、ラッチ部１０１は、第１のスイッチ１０２ａ、１０２ｂを介して強誘電体キャパシタ１０４ａ、１０４ｂと接続される。よって、第１のスイッチ１０２ａ、１０２ｂをオフにすることにより、ラッチ部１０１と強誘電体キャパシタ１０４ａ、１０４ｂとを電気的に分離することができるので、本実施の形態のコンフィグレーションメモリは、記憶されたコンフィグレーションデータを保持したまま、新たなコンフィグレーションデータを書込めるコンフィグレーションメモリを実現することができる。すなわち、デバイス動作中の機能切り換えに要するタイムラグを無くすコンフィグレーションメモリを実現することができる。
【００３８】
また、本実施の形態のコンフィグレーションメモリによれば、不揮発性メモリである強誘電体キャパシタ１０４ａ、１０４ｂと、揮発性メモリであるラッチ部１０１とを組み合わせてコンフィグレーションメモリが構成され、コンフィグレーションメモリに書込まれたコンフィグレーションデータはまず強誘電体キャパシタ１０４ａ、１０４ｂに書込まれる。よって、本実施の形態のコンフィグレーションメモリは、電源切断後のコンフィグレーションデータの保持が可能なコンフィグレーションメモリを実現することができる。
【００３９】
（実施の形態２）
図５は、第２の実施の形態のコンフィグレーションメモリの構成を示す図である。
本実施の形態のコンフィグレーションメモリは、不揮発性メモリであって、入力と出力とが互いに接続された２つのインバータ５０１ａ、５０１ｂからなるラッチ部５０１と、第１のスイッチ５０２ａ、５０２ｂ、第２のスイッチ５０３ａ、５０３ｂ、および強誘電体キャパシタ５０４ａ、５０４ｂからなる強誘電体メモリ部５０５と、第３のスイッチ５０６ａ、５０６ｂ、第４のスイッチ５０７ａ、５０７ｂ、および強誘電体キャパシタ５０８ａ、５０８ｂからなる強誘電体負荷容量部５１０と、短絡スイッチ５１１ａ、５１１ｂとから構成される。
【００４０】
第１のスイッチ５０２ａ、５０２ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、制御線ＲＷＬにより制御される。
第２のスイッチ５０３ａ、５０３ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、ワード線WWLにより制御される。
強誘電体キャパシタ５０４ａは、そのノードＦＡが第１のスイッチ５０２ａを介してラッチ部５０１の記憶ノードＱａと接続され、第２のスイッチ５０３ａを介してデータ線ＤＬＢと接続され、ノード／ＦＡがデータ線ＤＬと直接接続される。
【００４１】
強誘電体キャパシタ５０４ｂは、そのノードＦＢが第１のスイッチ５０２ｂを介してラッチ部５０１の記憶ノードＱｂと接続され、第２のスイッチ５０３ｂを介してデータ線ＤＬと接続され、ノード／ＦＢがデータ線ＤＬＢと直接接続される。
ここで、強誘電体キャパシタ５０４ａ、５０４ｂは、誘電層として強誘電体が使用されたキャパシタであり、強誘電体としてはＳＢＴ、ＰＺＴ等が用いられる。強誘電体キャパシタ５０４ａ、５０４ｂは、電圧印加により誘電分極が生じ、電圧印加の中止後も分極が継続し、データを保持する。
【００４２】
第３のスイッチ５０６ａ、５０６ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、制御線Ｒｅｆにより制御される。
第４のスイッチ５０７ａ、５０７ｂは、例えばＮＭＯＳトランジスタであり、夫々トランスファゲートとして機能し、第２のスイッチ５０３ａ、５０３ｂの制御線と共通のワード線WWLにより制御される。
【００４３】
強誘電体キャパシタ５０８ａは、そのノードＦＣが第３のスイッチ５０６ａを介してラッチ部５０１の記憶ノードＱａと接続され、第４のスイッチ５０７ａを介してデータ線ＷＲｅｆと接続され、ノード／ＦＣがグラウンドと接続される。
強誘電体キャパシタ５０８ｂは、そのノードＦＤが第３のスイッチ５０６ｂを介してラッチ部５０１の記憶ノードＱｂと接続され、第４のスイッチ５０７ｂを介してデータ線ＷＲｅｆと接続され、ノード／ＦＤがグラウンドと接続される。
【００４４】
短絡スイッチ５１１ａ、５１１ｂは、例えばＮＭＯＳトランジスタであり、制御線ＥＮにより制御される。
【００４５】
次に、上記図５の構成を有するコンフィグレーションメモリの動作の一例を、プログラミング時の動作（１）と、読み出し時の動作（２）とに分けて説明する。
【００４６】
（１）プログラミング時の動作
図６は、プログラミング時のコンフィグレーションメモリの動作を示すタイミング図である。
【００４７】
まず、制御線ＲＷＬ、Ｒｅｆを”Ｌ”とし、強誘電体メモリ部５０５と強誘電体負荷容量部５１０とラッチ部５０１とを電気的に分離する。これによって、ラッチ部５０１に記憶されている内容を保持したまま、強誘電体メモリ部５０５にコンフィグレーションデータを書込むことができる。
次に、ワード線WWLを”Ｈ”とし、データ線ＤＬ、ＤＬＢにより、書込みデータ”１”に応じた相補な電圧１．８Ｖおよび０Ｖ、またデータ”０”に応じた相補な電圧０Ｖおよび１．８Ｖを強誘電体キャパシタ５０４ａ、５０４ｂに印加し、強誘電体キャパシタ５０４ａ、５０４ｂを相補な方向に分極させる。また同時に、データ線ＷＲｅｆを”Ｈ”とし、強誘電体負荷容量部５１０の強誘電体キャパシタ５０８ａ、５０８ｂを同じ方向に分極させる。
【００４８】
（２）読み出し時の動作
図７は、読み出し時のコンフィグレーションメモリの動作を示すタイミング図である。
【００４９】
まず、ラッチ部５０１の電源電圧をオフにし、制御線ＥＮを”Ｈ”とし、短絡スイッチ５１１ａ、５１１ｂをオンにする。
次に、制御線ＲＷＬ、Ｒｅｆを”Ｈ”とし、強誘電体メモリ部５０５と強誘電体負荷容量部５１０とラッチ部５０１とを電気的に接続する。
次に、制御線ＥＮを”Ｌ”とし、短絡スイッチ５１１ａ、５１１ｂをオフにし、強誘電体メモリ部５０５の強誘電体キャパシタ５０４ａ、５０４ｂ、および強誘電体負荷容量部５１０の強誘電体キャパシタ５０８ａ、５０８ｂを短絡状態から開放させる。
【００５０】
次に、データ線ＤＬ、ＤＬＢを”Ｌ”から”Ｈ”に切替える。これによって、ヒステリシス特性に従った電荷の移動が強誘電体キャパシタ５０４ａ、５０４ｂおよび強誘電体キャパシタ５０８ａ、５０８ｂに生じる。強誘電体キャパシタ５０４ａ、５０４ｂは、相互に極性が逆の分極状態に保持されているので、ラッチ部５０１の記憶ノードＱａ、Ｑｂに発生する電圧は異なり、ラッチ部５０１の記憶ノードＱａ、Ｑｂ間には、プログラミング時に書込んだものと同じ大小関係の電位差が発生する。
【００５１】
次に、ラッチ部５０１の電源をオンにする。これによって、ラッチ部５０１の記憶ノードＱａ、Ｑｂ間の電位差は、インバータ５０１ａ、５０１ｂによるラッチで増幅され、記憶ノードＱａ、Ｑｂは、それぞれ”Ｈ”、”Ｌ"となる。
次に、ライトバック動作する。すなわち、データ線ＤＬ、ＤＬＢを”Ｈ”から”Ｌ”に切替える。これによって、強誘電体キャパシタ５０４ａ、５０４ｂの分極状態が書込まれ、元の情報が保持される。
【００５２】
次に、制御線ＲＷＬ、Ｒｅｆを”Ｌ”とし、強誘電体メモリ部５０５と強誘電体負荷容量部５１０とラッチ部５０１とを電気的に分離する。
【００５３】
以上のように本実施の形態のコンフィグレーションメモリによれば、負荷容量として強誘電体キャパシタ５０８ａ、５０８ｂを備える。よって、負荷容量として常誘電体キャパシタを用いる場合と比べてコンフィグレーションメモリの面積を削減することができるので、本実施の形態のコンフィグレーションメモリは、小型のコンフィグレーションメモリを実現することができる。
【００５４】
以下、本発明の実施の形態におけるコンフィグレーションメモリを利用したＬＵＴ（Look Up Table）について、図面を参照しながら説明する。
【００５５】
（実施の形態３）
図８は、第３の実施の形態のＬＵＴの構成を示す図である。
本実施の形態のＬＵＴは、２入力１出力ＬＵＴであって、合計２種類のコンテキストを記録する。同ＬＵＴは、入力信号ＩＮ１、ＩＮ２が入力され、出力信号ＯＵＴが出力されるマルチプレクサ８００と、複数の不揮発性メモリセルがマトリクス状に配置されてなるメモリセルアレイを有するコンフィグレーションメモリ８０４とから構成される。
【００５６】
コンフィグレーションメモリ８０４は、動作中のＬＵＴの内容を保存するラッチ部８０１と、それぞれ同一列の４つの不揮発性メモリセル８０５からなり、コンテキストを記憶する強誘電体メモリ部８０２、８０３とから構成される。
ここで、制御線ＷＥＮ０およびＷＥＮ１は、強誘電体メモリ部８０２、８０３への、コンフィグレーションデータの同時書き込み、すなわち各コンテキストの単独書き込みを制御する。
【００５７】
また、制御線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２およびＷＷＬ３は、制御線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２あるいはＷＷＬ３を共通する、同一行の２つの不揮発性メモリセル８０５への、コンフィグレーションデータの同時書き込みを制御する。
更に、制御線ＲＷＬ０およびＲＷＬ１は、制御線ＲＷＬ０あるいはＲＷＬ１を共通する、強誘電体メモリ部８０２、８０３からラッチ部８０１への、コンフィグレーションデータの同時読み出し、すなわち各コンテキストの単独読み出しを制御する。
【００５８】
以上のように本実施の形態のＬＵＴによれば、動作中のＬＵＴの内容はラッチ部８０１に保存され、新たに書込まれたコンテキストは強誘電体メモリ部８０２、８０３に記憶され、強誘電体メモリ部８０２、８０３からラッチ部８０１へのコンテキストの読み出しは、制御線ＲＷＬ０およびＲＷＬ１により制御される。よって、動作中のＬＵＴの内容を保持しつつ、新たなコンテキストを書込むことができるので、本実施の形態のＬＵＴは、ＬＵＴ動作中の機能切り換えに要するタイムラグを無くすＬＵＴを実現することができる。
【００５９】
例えば、強誘電体メモリ部８０２にそれぞれ上段からデータ「１」、「０」、「０」、「０」を、強誘電体メモリ部８０３にそれぞれ上段からデータ「１」、「１」、「１」、「０」を書き込んでおき、強誘電体メモリ部８０２あるいは強誘電体メモリ部８０３からコンテキストを読み出してラッチ部８０１にラッチさせることで、論理ゲートＡＮＤから論理ゲートＯＲへの機能切り換えに要するタイムラグを無くすことができる。
【００６０】
また、本実施の形態のＬＵＴによれば、制御線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２およびＷＷＬ３は、同一行の２つの不揮発性メモリセル８０５への、コンフィグレーションデータの同時書き込みを制御する。よって、１回の書込みで複数のデータを書込むことができるので、本実施の形態のＬＵＴは、少ない書込み回数で多くのデータを書込むことが可能なＬＵＴを実現することができる。
【００６１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。例えば、次の（１）、（２）のようなものがある。
（１）本発明におけるデータ記憶部は強誘電体メモリに限るものではない。
（２）負荷容量は、ビット線に対する配線容量を利用することにより、省略することが可能である。
【産業上の利用可能性】
【００６２】
本発明は、不揮発性半導体記憶素子に利用でき、特にプログラマブルロジックデバイスのコンフィギュレーションメモリ等に利用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態のコンフィギュレーションメモリの構成を示す図である。
【図２】同実施の形態のコンフィギュレーションメモリのプログラミング時の動作を示すタイミング図である。
【図３】同実施の形態のコンフィギュレーションメモリの読み出し時の動作を示すタイミング図である。
【図４】同実施の形態のコンフィギュレーションメモリの読み出し時の動作の変形例を示すタイミング図である。
【図５】本発明の第２の実施の形態のコンフィギュレーションメモリの構成を示す図である。
【図６】同実施の形態のコンフィギュレーションメモリのプログラミング時の動作を示すタイミング図である。
【図７】同実施の形態のコンフィギュレーションメモリの読み出し時の動作を示すタイミング図である。
【図８】本発明の第３の実施の形態のＬＵＴの構成を示す図である。
【図９】特許文献１に記載の従来のコンフィギュレーションメモリの構成を示す図である。
【図１０】特許文献２に記載の従来のコンフィギュレーションメモリの構成を示す図である。
【図１１】特許文献３に記載の従来のコンフィギュレーションメモリの構成を示す図である。
【符号の説明】
【００６４】
１０１ａ、１０１ｂ、５０１ａ、５０１ｂ、９０１ａ、９０１ｂ、１００１ａ、１００１ｂ、１１０１ａ、１１０１ｂ    インバータ
１０１、５０１、８０１    ラッチ部
１０２ａ、１０２ｂ、５０２ａ、５０２ｂ    第１のスイッチ
１０３ａ、１０３ｂ、５０３ａ、５０３ｂ    第２のスイッチ
１０４ａ、１０４ｂ、５０４ａ、５０４ｂ、５０８ａ、５０８ｂ、９０４ａ、９０４ｂ、１００４ａ、１００４ｂ、１１０４ａ、１１０４ｂ    強誘電体キャパシタ
１０５、５０５、８０２、８０３    強誘電体メモリ部
１１１ａ、１１１ｂ、５１１ａ、５１１ｂ    短絡スイッチ
１１２ａ、１１２ｂ    常誘電体キャパシタ
５０６ａ、５０６ｂ    第３のスイッチ
５０７ａ、５０７ｂ    第４のスイッチ
５１０    強誘電体負荷容量部
８００    マルチプレクサ
８０４    コンフィグレーションメモリ
８０５    不揮発性メモリセル
９０２ａ、９０２ｂ、１００２ａ、１００２ｂ、１００３ａ、１００３ｂ、１１０２ａ、１１０２ｂ、１１０３ａ、１１０３ｂ、１１０７ａ、１１０７ｂ    トランジスタ
１１０８ａ、１１０８ｂ    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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