(57)【要約】  【課題】  ノイズ等により有意な状態のウェイト信号が誤発生したような場合にも、誤動作を生じさせない電子回路及びそのような電子回路を備えたコンピュータシステム、更にそのようなウェイト信号の生成方法の提供を目的とする。  【解決手段】  ＭＰＵが出力するアドレス信号をデコードして生成したチップセレクト信号（／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３）と、これらにより選択されるべきチップが出力するウェイト信号（／ＩＯ＿ＷＡＩＴ０〜／ＩＯ＿ＷＡＩＴ３）とを入力し、両入力信号が共に有意である場合に有意なゲートウェイト信号（／Ｇ＿ＷＡＩＴ０〜／Ｇ＿ＷＡＩＴ３）を各チップ別に出力するＡＮＤゲート２２０〜２２３と、ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０〜／Ｇ＿ＷＡＩＴ３）を入力し、いずれかが有意である場合に有意なＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）を出力してＭＰＵにウェイト信号として与えるＯＲゲート２３０とを備える。【選択図】        図３
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【特許請求の範囲】
【請求項１】
プロセッサと、該プロセッサにより選択的にアクセスされる複数のデバイスとを備えたコンピュータシステムの前記プロセッサが選択したデバイスが応答不可能な場合に前記プロセッサに与えられるべきウェイト信号を生成するコンピュータシステムのウェイト信号生成方法であって、
前記プロセッサが前記複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、前記プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力した場合に、前記ウェイト信号が生成されることを特徴とするコンピュータシステムのウェイト信号生成方法。
【請求項２】
プロセッサと、該プロセッサにより選択的にアクセスされる複数のデバイスとを備えたコンピュータシステムの前記プロセッサが選択したデバイスが応答不可能な場合に前記プロセッサに与えられるべきウェイト信号を生成するコンピュータシステムのウェイト信号生成方法であって、
前記プロセッサが前記複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、前記プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力したか否かを各デバイス別に検出するステップと、
各デバイス別に前記両信号が共に出力されていることが検出された場合に、前記プロセッサに与えるべき前記ウェイト信号を発生するステップと
を含むことを特徴とするコンピュータシステムのウェイト信号生成方法。
【請求項３】
プロセッサと、該プロセッサが出力する選択信号により選択的にアクセスされる複数のデバイスとを備え、前記プロセッサが出力した選択信号により選択されたデバイスが応答不可能な場合に当該デバイスが有意なウェイト信号を出力して前記プロセッサに与えるようにしたコンピュータシステムにおいて、
前記プロセッサが選択信号を出力した際に、出力された選択信号により選択されるべきデバイスに応じて有意になる信号と、出力された選択信号により選択されるべきデバイスが出力するウェイト信号とを入力し、両入力信号が共に有意である場合に有意な信号を各デバイス別に発生する第１の信号発生手段と、
各デバイス別の前記第１の信号発生手段のいずれかが有意な信号を発生した場合に、前記プロセッサに有意なウェイト信号を与える第２の信号発生手段と
を備えたことを特徴とするコンピュータシステム。
【請求項４】
プロセッサと、該プロセッサが出力するアドレス信号により選択される複数のチップとを備え、前記プロセッサが出力したアドレス信号により選択されたチップが応答不可能な場合に有意なウェイト信号を出力するコンピュータシステムの電子回路であって、
前記プロセッサが出力するアドレス信号をデコードしてチップセレクト信号を生成するアドレスデコーダと、
該アドレスデコーダが生成したチップセレクト信号と、該チップセレクト信号により選択されるべきチップが出力するウェイト信号とを入力し、両入力信号が共に有意である場合に有意な第１の信号を各チップ別に出力する第１の論理回路と、
各チップ別の第１の論理回路の出力信号を入力し、いずれかの入力信号が有意である場合に有意な第２の信号を出力する第２の論理回路と
を備え、
該第２の論理回路の出力信号を前記プロセッサにウェイト信号として与えるようにしてあることを特徴とするコンピュータシステムの電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータシステムのウェイト信号生成方法、コンピュータシステム及びその電子回路に関し、より具体的には、コンピュータシステム内のウェイト信号の誤発生を防止して、システムそのものの誤動作を防止し得るようにしたコンピュータシステムのウェイト信号生成方法、コンピュータシステム及びその電子回路に関する。
【背景技術】
【０００２】
コンピュータシステムは、プロセッサ（ＭＰＵ）を中心として種々のデバイス、具体的にはデバイスが構成されているチップをバスで接続して構成されている。このため、プロセッサがあるデバイスにアクセスした際にそのデバイスが何らかの処理を行なっていて応答できない場合には有意なウェイト信号を出力する。このウェイト信号はプロセッサのウェイト入力端子へ入力されるので、プロセッサでは有意なウェイト信号の入力によって処理が中断され、ウェイト信号が有意で無くなるまでの間は待ち状態（ウェイト状態）になる。
【０００３】
ところで、一般的にプロセッサのウェイト入力端子は一つであるため、複数のデバイスからのウェイト信号は論理和されてプロセッサのウェイト入力端子に入力される構成が従来は一般的であった（たとえば特許文献１参照）。
【特許文献１】特開平７−１８２２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、従来のコンピュータシステムでは、複数のデバイスのいずれもが有意なウェイト信号を出力していないにも拘わらず、いずれかのデバイスのウェイト信号がノイズ等により誤って有意な状態になってしまうと、プロセッサの処理が一時中断されるので、コンピュータシステムの能力が低下する可能性があった。
【０００５】
本発明は以上のような事情に鑑みてなされたものであり、ノイズ等により有意な状態のウェイト信号が誤発生したような場合にも、コンピュータシステムが誤動作しないようにした電子回路及びそのような電子回路を備えたコンピュータシステム、更にはそのようなウェイト信号の生成方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
第１の発明に係るコンピュータシステムのウェイト信号の生成方法は、プロセッサと、該プロセッサにより選択的にアクセスされる複数のデバイスとを備えたコンピュータシステムの前記プロセッサが選択したデバイスが応答不可能な場合に前記プロセッサに与えられるべきウェイト信号を生成するコンピュータシステムのウェイト信号生成方法であって、前記プロセッサが前記複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、前記プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力した場合に、前記ウェイト信号が生成されることを特徴とする。
【０００７】
このような第１の発明のコンピュータシステムのウェイト信号生成方法では、プロセッサがいずれかのデバイスを選択している間に、選択されているデバイスが応答不可能である旨を示す信号を出力した場合にのみ、ウェイト信号が生成されてプロセッサに与えられる。
【０００８】
また第２の発明に係るコンピュータシステムのウェイト信号の生成方法は、プロセッサと、該プロセッサにより選択的にアクセスされる複数のデバイスとを備えたコンピュータシステムの前記プロセッサが選択したデバイスが応答不可能な場合に前記プロセッサに与えられるべきウェイト信号を生成するコンピュータシステムのウェイト信号生成方法であって、前記プロセッサが前記複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、前記プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力したか否かを各デバイス別に検出するステップと、各デバイス別に前記両信号が共に出力されていることが検出された場合に、前記プロセッサに与えるべき前記ウェイト信号を発生するステップとを含むことを特徴とする。
【０００９】
このような第２の発明のコンピュータシステムのウェイト信号生成方法では、プロセッサが複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力したか否かを各デバイス別に検出するステップが実行され、各デバイス別に両信号が共に出力されていることが検出された場合に、プロセッサに与えるべきウェイト信号を発生するステップが実行される。
【００１０】
また第３の発明に係るコンピュータシステムは、プロセッサと、該プロセッサが出力する選択信号により選択的にアクセスされる複数のデバイスとを備え、前記プロセッサが出力した選択信号により選択されたデバイスが応答不可能な場合に当該デバイスが有意なウェイト信号を出力して前記プロセッサに与えるようにしたコンピュータシステムにおいて、前記プロセッサが選択信号を出力した際に、出力された選択信号により選択されるべきデバイスに応じて有意になる信号と、出力された選択信号により選択されるべきデバイスが出力するウェイト信号とを入力し、両入力信号が共に有意である場合に有意な信号を各デバイス別に発生する第１の信号発生手段と、各デバイス別の前記第１の信号発生手段のいずれかが有意な信号を発生した場合に、前記プロセッサに有意なウェイト信号を与える第２の信号発生手段とを備えたことを特徴とする。
【００１１】
このような第３の発明のコンピュータシステムでは、プロセッサが選択信号を出力した際に、出力された選択信号により選択されるべきデバイスに応じて有意になる信号と、出力された選択信号により選択されるべきデバイスが出力するウェイト信号とが共に有意である場合にのみ、有意な信号が各デバイス別の第１の信号発生手段が発生し、各デバイス別に第１の信号発生手段が発生した信号の内のいずれかが有意であれば第２の信号発生手段が有意な信号を発生してウェイト信号としてプロセッサに与える。
【００１２】
更に第４の発明のコンピュータシステムの電子回路は、プロセッサと、該プロセッサが出力するアドレス信号により選択される複数のチップとを備え、前記プロセッサが出力したアドレス信号により選択されたチップが応答不可能な場合に有意なウェイト信号を出力するコンピュータシステムの電子回路であって、前記プロセッサが出力するアドレス信号をデコードしてチップセレクト信号を生成するアドレスデコーダと、該アドレスデコーダが生成したチップセレクト信号と、該チップセレクト信号により選択されるべきチップが出力するウェイト信号とを入力し、両入力信号が共に有意である場合に有意な第１の信号を各チップ別に出力する第１の論理回路と、各チップ別の第１の論理回路の出力信号を入力し、いずれかの入力信号が有意である場合に有意な第２の信号を出力する第２の論理回路とを備え、該第２の論理回路の出力信号を前記プロセッサにウェイト信号として与えるようにしてあることを特徴とする。
【００１３】
このような第４の発明に係るコンピュータシステムの電子回路では、プロセッサが出力するアドレス信号をアドレスデコーダがデコードしてチップセレクト信号を生成し、アドレスデコーダが生成したチップセレクト信号と、このチップセレクト信号により選択されるべきチップが出力するウェイト信号とが共に有意である場合にのみ、有意な第１の信号を第１の論理回路が各チップ別に出力し、第２の論理回路が各チップ別の第１の論理回路の出力信号を入力していずれかの入力信号が有意である場合に有意な第２の信号を出力し、この第２の信号がプロセッサにウェイト信号として与えられる。
【発明の効果】
【００１４】
以上のような第１の発明のコンピュータシステムのウェイト信号生成方法によれば、プロセッサがいずれかのデバイスを選択している間に、選択されているデバイスが応答不可能である旨を示す信号を出力した場合にのみ、ウェイト信号が生成されてプロセッサに与えられる。このため、プロセッサが選択していないデバイスが応答不可能である旨を示す信号をたとえばノイズの影響等によって誤って出力した場合には、ウェイト信号がプロセッサに与えられることはなく、誤動作を防止することができるという効果を奏する。
【００１５】
また第２の発明のコンピュータシステムのウェイト信号生成方法によれば、プロセッサが複数のデバイスのいずれかを選択している旨を示す信号を出力している間に、プロセッサが選択しているデバイスが応答不可能である旨を示す信号を出力したか否かを各デバイス別に検出するステップが実行され、各デバイス別に両信号が共に出力されていることが検出された場合に、プロセッサに与えるべきウェイト信号を発生するステップが実行される。従って、ソフトウェア的に上述の第１の発明と同様の結果を得ることができ、また同様の効果を奏することができる。
【００１６】
また第３の発明のコンピュータシステムによれば、プロセッサが選択信号を出力した際に、出力された選択信号により選択されるべきデバイスに応じて有意になる信号と、出力された選択信号により選択されるべきデバイスが出力するウェイト信号とが共に有意である場合にのみ、有意な信号を各デバイス別の第１の信号発生手段が発生し、各デバイス別に第１の信号発生手段が発生した信号の内のいずれかが有意であれば第２の信号発生手段が有意な信号を発生してウェイト信号としてプロセッサに与える。このため、プロセッサが出力した選択信号により選択されていないデバイスが応答不可能である場合に出力するウェイト信号がたとえばノイズの影響等によって誤って有意になったとしても、そのデバイスに関しては有意な信号は発生されないため、ウェイト信号がプロセッサに与えられることはなく、誤動作を防止することができるという効果を奏する。
【００１７】
更に第４の発明に係るコンピュータシステムの電子回路によれば、プロセッサが出力するアドレス信号をアドレスデコーダがデコードしてチップセレクト信号を生成し、アドレスデコーダが生成したチップセレクト信号と、このチップセレクト信号により選択されるべきチップが出力するウェイト信号とが共に有意である場合にのみ、有意な第１の信号を第１の論理回路が各チップ別に出力し、第２の論理回路が各チップ別の第１の論理回路の出力信号を入力していずれかの入力信号が有意である場合に有意な第２の信号を出力し、この第２の信号がプロセッサにウェイト信号として与えられる。このため、プロセッサが出力したアドレスから生成されたチップセレクト信号により選択されていないチップが応答不可能である場合に有意になるウェイト信号がたとえばノイズの影響等によって誤って有意になったとしても、そのチップに関しては第１の論理回路は有意なウェイト信号を発生しないため、第２の論理回路から有意なウェイト信号がプロセッサに与えられることはなく、誤動作を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。図１は、本発明のコンピュータシステムの一実施の形態としての複合機の内部構成例を示すブロック図である。
【００１９】
本発明のコンピュータシステムとしての複合機は、原稿画像の読み取り、そのコピー出力（プリントアウト）及びファクシミリ通信による送信、ファクシミリ通信により受信したデータのプリントアウト等の機能を有しており、ＭＰＵ１１がＲＯＭ１２に格納されているコンピュータプログラムに従って上述のような種々の機能を実現する。
【００２０】
なお、図１に示す本発明のコンピュータシステムとしての複合機の内部構成は、制御中枢としてのプロセッサであるＭＰＵ１１が直接接続するシステムバス２０と、ＭＰＵ１１が直接には接続していないローカルバス３０及びパネルバス５０との複数のバスを有し、各バス２０，３０，５０間をゲートアレイ２１で接続して各バス間のデータ転送を切り換えるようにしている。
【００２１】
ＭＰＵ１１は、システムバス２０を介して上述のＲＯＭ１２，各種情報保持メモリとして使用されるＳＲＡＭ１４に接続されている。またＭＰＵ１１はシステムバス２０を介して本発明の電子回路であるゲートアレイ２１とも接続されている。
【００２２】
ゲートアレイ２１には画像メモリとして使用されるＳＤＲＡＭ２２が接続されている他、上述のシステムバス２０，パネルバス５０，及びローカルバス３０が接続されている。
【００２３】
システムバス２０には更に、モデム２３，ＮＣＵ２４及び読取用画像処理回路３６等が、パネルバス５０には操作パネル５１が、ローカルバス３０にはプリント用画像処理回路３１，プリント用のメモリコントローラ３３，プリント用コーデック３４，読取用のメモリコントローラ３８，読取用コーデック３９等が接続されている。
【００２４】
操作パネル５１は、本発明のコンピュータシステムである複合機を操作するために必要な文字キー、テンキー、短縮ダイヤルキー、ワンタッチダイヤルキー，各種のファンクションキー及びたとえばＬＣＤを利用した表示装置等を備えている。
【００２５】
ローカルバス３０に接続されているプリント用画像処理回路３１にはプリンタエンジン３２及び前述のメモリコントローラ３３が接続されている。メモリコントローラ３３はローカルバス３０と直接接続している他、プリント用のワークエリアとして使用されるＳＤＲＡＭ３５とも接続されている。
【００２６】
プリンタエンジン３２は図示しないプリント部（プリンタ）に備えられている。符号化されている画像データはローカルバス３０からプリント用コーデック３４へ送られてプリントデータにデコーディング（復号）され、その後にメモリコントローラ３３経由でプリント用画像処理回路３１からプリンタエンジン３２へ与えられる。
【００２７】
システムバス２０に接続されている読取用画像処理回路３６にはＣＣＤ３７及び前述のメモリコントローラ３８が接続されている。メモリコントローラ３８はローカルバス３０と直接接続している他、読取用のワークエリアとして使用されるＳＤＲＡＭ４０とも接続されている。
【００２８】
ＣＣＤ３７は図示しない読取部（スキャナ）に備えられている。ＣＣＤ３７が原稿を読み取った信号は読取用画像処理回路３６で処理されてたとえば白黒２値の画像データに変換される。この変換後の画像データはメモリコントローラ３８から読取用コーデック３９へ送られてコーディング（符号化）され、その後にローカルバス３０へ出力される。
【００２９】
モデム２３及びＮＣＵ２４はシステムバス２０を介してゲートアレイ２１に接続されているが、それぞれも相互に接続されている。モデム２３はファクシミリ通信が可能なファクシミリモデムで構成されている。ＮＣＵ２４は、公衆電話交換網（ＰＳＴＮ）とのアナログ回線の閉結及び開放の動作を行なうハードウェアであり、必要に応じてモデム２３を公衆電話交換網に接続し、他のファクシミリ装置との間のファクシミリ通信を制御する。
【００３０】
以上のような構成の本発明のコンピュータシステムである複合機の代表的な動作は以下の通りである。
【００３１】
公衆電話交換網経由で他のファクシミリ装置からファクシミリ通信によりＮＣＵ２４経由でモデム２３が受信したファクシミリ画像データはシステムバス２０へ出力され、ゲートアレイ２１を経由してＳＤＲＡＭ２２に記憶される。また、読取部のＣＣＤ３７で読み取られて読取用画像処理回路３６で変換された画像データはメモリコントローラ３８から読取用コーデック３９に与えられて符号化された後にローカルバス３０へ出力され、ゲートアレイ２１経由でＳＤＲＡＭ２２に記憶される。
【００３２】
ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをファクシミリ送信する場合は、ファクシミリ画像データはゲートアレイ２１経由でシステムバス２０へ出力されてモデム２３，ＮＣＵ２４経由で公衆電話交換網へファクシミリ送信される。また、ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをプリントアウトする場合は、ファクシミリ画像データはゲートアレイ２１経由でローカルバス３０へ出力されてプリント用コーデック３４で復号されてプリント用画像処理回路３１からプリンタエンジン３２へ出力されてプリントアウトされる。
【００３３】
以上のようなＳＤＲＡＭ２２に対するデータの入出力は、ゲートアレイ２１内に備えられている（図２参照）ＤＭＡコントローラ（ＤＭＡＣ）２１５によるＤＭＡ転送によりＭＰＵ１１の介在無しに行なわれる。
【００３４】
一方、ＭＰＵ１１は、各バスに接続された各デバイスに対して、ゲートアレイ２１経由でリード・ライトのアクセスを行なうことが可能である。このＭＰＵ１１によるアクセスは、ＭＰＵ１１及びゲートアレイ２１から入出力される制御信号により制御されるが、以下にそれぞれの制御信号について説明する。なお、信号名の先頭に「／」が付加されている信号はローアクティブ（ローレベルである場合に有意）であることを意味している。
【００３５】
ＭＰＵ１１からゲートアレイ２１へは、ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ），ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ），ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）の各信号が与えられる。逆にゲートアレイ２１からＭＰＵ１１へはＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）が与えられる。なお、詳細は後述するが、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）はＭＰＵ１１がゲートアレイ２１を選択するための信号であり、同時に個々のチップを指定するためのアドレス信号をシステムバス２０を介してゲートアレイ２１に与えることにより、ゲートアレイ２１がアドレス信号をデコードして個別のチップセレクト信号を発生する。また、ＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）はＭＰＵ１１にウェイトをかける（待ち状態にする）ための信号である。
【００３６】
操作パネル５１にはゲートアレイ２１から、ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ），第０チップセレクト信号（／ＩＯ＿ＣＳ０）の各信号が与えられる。また操作パネル５１からゲートアレイ２１へは第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）が与えらる。
【００３７】
ゲートアレイ２１からモデム２３へは第１チップセレクト信号（／ＩＯ＿ＣＳ１）が、逆にモデム２３からゲートアレイ２１へは第１ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ１）が与えられる。
【００３８】
ゲートアレイ２１からプリント用コーデック３４へは第２チップセレクト信号（／ＩＯ＿ＣＳ２），ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の各信号が、逆にプリント用コーデック３４からゲートアレイ２１へは第２ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ２）が与えられる。
【００３９】
ゲートアレイ２１から読取用コーデック３９へは第３チップセレクト信号（／ＩＯ＿ＣＳ３），ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の各信号が、逆に読取用コーデック３９からゲートアレイ２１へは第３ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ３）が与えられる。
【００４０】
従って、ゲートアレイ２１はＭＰＵ１１から与えられるＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）及びチップを指定するアドレスに応じて、操作パネル５１を選択する第０チップセレクト信号（／ＩＯ＿ＣＳ０）、モデム２３を選択する第１チップセレクト信号（／ＩＯ＿ＣＳ１）、プリント用コーデック３４を選択する第２チップセレクト信号（／ＩＯ＿ＣＳ２）、読取用コーデック３９を選択する第３チップセレクト信号（／ＩＯ＿ＣＳ３）のいずれかをアクティブ（ローレベル）にすることにより選択する。そして、ゲートアレイ２１は同時に、ＭＰＵ１１から出力されているＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）又はＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）に応じてＩＯ読出信号（／ＩＯ＿ＲＤ）又はＩＯ書込信号（／ＩＯ＿ＷＲ）を出力して、チップセレクト信号で選択しているチップ（デバイス）にデータの読み取り又は書き込みを行なわせることにより、前述したような動作を行なうことが可能になる。
【００４１】
ところで、操作パネル５１からは第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）が、モデム２３からは第１ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ１）が、プリント用コーデック３４からは第２ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ２）が、読取用コーデック３９からは第３ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ３）がそれぞれゲートアレイ２１に与えられている。これらの各ウェイト信号はそれぞれを出力しているチップ（デバイス）が直接的にはゲートアレイ２１から出力されるチップセレクト信号によって選択された場合に応答できないことをアクティブ（ローレベル）になって知らせるための信号である。
【００４２】
次に、本発明の電子回路であるゲートアレイ２１の構成について、その一例を示す図２のブロック図を参照して説明する。
【００４３】
ゲートアレイ２１内には、内部バス２１０に、システムバスインタフェイス（Ｉ／Ｆ）２１１，ＳＤＲＡＭインタフェイス（Ｉ／Ｆ）２１３，ローカルバスインタフェイス（Ｉ／Ｆ）２１４，ＤＭＡＣ（ダイナミックメモリアクセスコントローラ）２１５，アドレスデコーダ２１６等が接続されている。また、アドレスデコーダ２１６にはレジスタ２１７がバス接続されている。なお、ゲートアレイ２１内にはＭＰＵウェイト信号生成回路２１８が備えられており、アドレスデコーダ２１６とは信号線によって接続されている。
【００４４】
システムバスＩ／Ｆ２１１はパネルバス５０及びシステムバス２０とゲートアレイ２１との間インタフェイスであるが、ＭＰＵ１１から出力されているＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ），ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ），ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）の各信号も入力されている。
【００４５】
アドレスデコーダ２１６はＭＰＵ１１から出力されてシステムバスＩ／Ｆ２１１を経由して内部バス２１０から入力されるチップ選択のためのアドレス信号及びＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）を受信してデコードすることにより、前述の第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３）のいずれか一つをアクティブ（ローレベル）にする。これらの各チップセレクト信号はそれぞれ前述した如く操作パネル５１，モデム２３，プリント用コーデック３４及び読取用コーデック３９に与えられていることは勿論であるが、ＭＰＵウェイト信号生成回路２１８にも与えられている。
【００４６】
ＭＰＵウェイト信号生成回路２１８には上述の第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３）の他に、これらのチップセレクト信号が与えられている各チップ（デバイス）から出力されているウェイト信号が入力されている。具体的には、ＭＰＵウェイト信号生成回路２１８には、操作パネル５１が出力している第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０），モデム２３が出力している第１ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ１），プリント用コーデック３４が出力している第２ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ２），読取用コーデック３９が出力している第３ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ３）が入力されている。そして、ＭＰＵウェイト信号生成回路２１８はこれらの入力信号からＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）を生成してＭＰＵ１１へ出力する。
【００４７】
図３はＭＰＵウェイト信号生成回路２１８の具体的な内部構成例を示す回路図である。ＭＰＵウェイト信号生成回路２１８内には、２入力端子が共に負論理であり、出力端子も負論理であるＡＮＤゲート２２０〜２２３及び４入力端子がいずれも負論理であり、出力端子も負論理であるＯＲゲート２３０が備えられている。
【００４８】
ＡＮＤゲート２２０の両負論理入力端子にはアドレスデコーダ２１６がデコードした操作パネル５１を選択するための第０チップセレクト信号（／ＩＯ＿ＣＳ０）と操作パネル５１から出力されている第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）とがそれぞれ入力されている。従って、ＡＮＤゲート２２０は両負論理入力端子への入力信号が共にローレベルである場合に負論理の出力端子からローレベルの信号を出力する。即ち、ＡＮＤゲート２２０は第０チップセレクト信号（／ＩＯ＿ＣＳ０）と第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）とが共にアクティブ（ローレベル）である場合にのみローレベル（アクティブ）の／Ｇ＿ＷＡＩＴ０信号（以下、第０ゲートウェイト信号という）を出力し、他の場合は第０ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０）をハイレベル（ノンアクティブ）にする。
【００４９】
具体的には、ＡＮＤゲート２２０はＭＰＵ１１が操作パネル５１を選択しており、且つ操作パネル５１が応答不可能である場合にのみ第０ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０）をアクティブ（ローレベル）にする。
【００５０】
また、ＡＮＤゲート２２１の両負論理入力端子にはアドレスデコーダ２１６がデコードしたモデム２３を選択するための第１チップセレクト信号（／ＩＯ＿ＣＳ１）とモデム２３から出力されている第１ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ１）とがそれぞれ入力されている。従って、ＡＮＤゲート２２１は両負論理入力端子への入力信号が共にローレベルである場合に負論理の出力端子からローレベルの信号を出力する。即ち、ＡＮＤゲート２２１は第１チップセレクト信号（／ＩＯ＿ＣＳ１）と第１ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ１）とが共にアクティブ（ローレベル）である場合にのみローレベル（アクティブ）の／Ｇ＿ＷＡＩＴ１信号（以下、第１ゲートウェイト信号という）を出力し、他の場合は第１ゲートウェイト信号（／Ｇ＿ＷＡＩＴ１）をハイレベル（ノンアクティブ）にする。
【００５１】
具体的には、ＡＮＤゲート２２１はＭＰＵ１１がモデム２３を選択しており、且つモデム２３が応答不可能である場合にのみ第１ゲートウェイト信号（／Ｇ＿ＷＡＩＴ１）をアクティブ（ローレベル）にする。
【００５２】
また、ＡＮＤゲート２２２の両負論理入力端子にはアドレスデコーダ２１６がデコードしたプリント用コーデック３４を選択するための第２チップセレクト信号（／ＩＯ＿ＣＳ２）とプリント用コーデック３４から出力されている第２ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ２）とがそれぞれ入力されている。従って、ＡＮＤゲート２２２は両負論理入力端子への入力信号が共にローレベルである場合に負論理の出力端子からローレベルの信号を出力する。即ち、ＡＮＤゲート２２２は第２チップセレクト信号（／ＩＯ＿ＣＳ２）と第２ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ２）とが共にアクティブ（ローレベル）である場合にのみローレベル（アクティブ）の／Ｇ＿ＷＡＩＴ２信号（以下、第２ゲートウェイト信号という）を出力し、他の場合は第２ゲートウェイト信号（／Ｇ＿ＷＡＩＴ２）をハイレベル（ノンアクティブ）にする。
【００５３】
具体的には、ＡＮＤゲート２２２はＭＰＵ１１がプリント用コーデック３４を選択しており、且つプリント用コーデック３４が応答不可能である場合にのみ第２ゲートウェイト（／Ｇ＿ＷＡＩＴ２）信号をアクティブ（ローレベル）にする。
【００５４】
また、ＡＮＤゲート２２３の両負論理入力端子にはアドレスデコーダ２１６がデコードした読取用コーデック３９を選択するための第３チップセレクト信号（／ＩＯ＿ＣＳ３）と読取用コーデック３９から出力されている第３ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ３）とがそれぞれ入力されている。従って、ＡＮＤゲート２２３は両負論理入力端子への入力信号が共にローレベルである場合に負論理の出力端子からローレベルの信号を出力する。即ち、ＡＮＤゲート２２３は第３チップセレクト信号（／ＩＯ＿ＣＳ３）と第３ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ３）とが共にアクティブ（ローレベル）である場合にのみローレベル（アクティブ）の／Ｇ＿ＷＡＩＴ３信号（以下、第３ゲートウェイト信号という）を出力し、他の場合は第３ゲートウェイト信号（／Ｇ＿ＷＡＩＴ３）をハイレベル（ノンアクティブ）にする。
【００５５】
具体的には、ＡＮＤゲート２２３はＭＰＵ１１が読取用コーデック３９を選択しており、且つ読取用コーデック３９が応答不可能である場合にのみ第３ゲートウェイト信号（／Ｇ＿ＷＡＩＴ３）をアクティブ（ローレベル）にする。
【００５６】
各ＡＮＤゲート２２０〜２２３の負論理の出力端子からの出力信号、即ち第０〜第３ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０〜／Ｇ＿ＷＡＩＴ３）はＯＲゲート２３０のいずれも負論理である４入力端子にそれぞれ入力されている。従って、ＯＲゲート２３０は全負論理入力端子への入力信号の少なくともいずれか一つがローレベルである場合に負論理の出力端子からローレベルの信号を出力する。即ち、ＯＲゲート２３０は第０〜第３ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０〜／Ｇ＿ＷＡＩＴ３）の内のいずれか一つでもがローレベル（アクティブ）である場合にローレベル（アクティブ）の／ＭＰＵ＿ＷＡＩＴ信号（以下、ＭＰＵウェイト信号という）を出力し、他の場合はＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）をハイレベル（ノンアクティブ）にする。
【００５７】
具体的には、ＯＲゲート２３０は第０〜第３ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０〜／Ｇ＿ＷＡＩＴ３）の内の少なくともいずれか一つがローレベルである場合、換言すれば操作パネル５１、モデム２３、プリント用コーデック３４又は読取用コーデック３９の内の少なくともいずれか一つが選択されていて且つ応答不可能な場合にＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）をアクティブにする。
【００５８】
図４は上述のＭＰＵウェイト信号生成回路２１８の動作を説明するための各信号のタイミングチャートである。なおこの図４に示す例では、操作パネル５１がウェイト信号をアクティブにした場合を示しており、他のチップ（モデム２３，プリント用コーデック３４，読取用コーデック３９）のウェイト信号はアクティブにはならないものとする。
【００５９】
まず、ＭＰＵ１１がＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）を有意（ローレベル）にすると共にチップを選択するためのアドレスを出力すると、ゲートアレイ２１のアドレスデコーダ２１６がＭＰＵ１１から与えられているアドレスをデコードし、図４(a) に示すように、時刻ｔ１において操作パネル５１を選択する第０チップセレクト信号（／ＩＯ＿ＣＳ０）をアクティブ（ローレベル）にする。そして、図４(b) に示すように、この時刻ｔ１よりやや遅れた時刻ｔ２においてＭＰＵ１１はＩＯ読出信号，ＩＯ書込信号（／ＩＯ＿ＲＤ，／ＩＯ＿ＷＲ）をアクティブ（ローレベル）にする。これにより、ＭＰＵ１１は操作パネル５１にアクセスすることができる。
【００６０】
ところで、操作パネル５１がこの時点でＭＰＵ１１からのアクセスに応答不可能であった場合、図４(c) に実線にて示すように、時刻ｔ２からやや遅れた時刻ｔ３において操作パネル５１は第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）をアクティブ（ローレベル）にする。これにより、ＭＰＵウェイト信号生成回路２１８のＡＮＤゲート２２０の両負論理入力端子への入力が共にローレベルになるので、図４(d),図４(e) に実線にて示すように、第０ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０）及びＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）も時刻ｔ３においてローレベルに転じる。これにより、ＭＰＵ１１は待ち状態（ウェイト状態）になる。
【００６１】
なお、所定のクロックサイクルの時間が経過した時刻ｔ４において第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）はノンアクティブ（ハイレベル）に復帰し、同時に第０ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０）及びＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）もノンアクティブ（ハイレベル）に復帰し、その後に次のクロックサイクルの処理が行なわれる。
【００６２】
これに対して、ＭＰＵ１１がアクセスしているチップがウェイト信号をアクティブにしない場合、たとえば操作パネル５１の第０ＩＯウェイト信号（／ＩＯ＿ＷＡＩＴ０）を例にとると、図４(c) に一点鎖線にて示すようにハイレベルを維持するので、第０ゲートウェイト信号（／Ｇ＿ＷＡＩＴ０）及びＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）も図(d),(e) にそれぞれ一点鎖線にて示すようにハイレベルを維持する。従って、ＭＰＵ１１が処理を中断することはない。
【００６３】
なお、上述の実施の形態では、ＭＰＵ１１が選択可能なデバイス（チップ）は操作パネル５１，モデム２３，プリント用コーデック３４及び読取用コーデック３９の４個であるが、これはあくまでも一例であり、より多数または少数のデバイス（チップ）をＭＰＵ１１が選択可能な場合にも、選択可能なデバイス（チップ）の数に応じてＭＰＵウェイト信号生成回路２１８を構成することにより対応可能であることは言うまでもない。
【００６４】
また、上述の実施の形態では、各信号はローアクティブ（ローレベルである場合に有意）であるが、各信号がハイアクティブ（ハイレベルである場合に有意）であってもよいし、また全ての信号がローアクティブ又はハイアクティブのいずれかに統一されている必要もない。各信号がローアクティブであるかまたはハイアクティブであるかに応じてＭＰＵウェイト信号生成回路２１８内のＡＮＤゲート及びＯＲゲートの入力端子を負論理又は正論理として対応することが可能である。
【００６５】
ところで、上述の実施の形態においてはＭＰＵウェイト信号生成回路２１８は第１の論理回路としてのＡＮＤゲート２２０〜２２３と第２の論理回路としてのＯＲゲート２３０とを備えたハードウェア回路として構成されている。
【００６６】
しかし、ＭＰＵウェイト信号生成回路２１８への各入力信号のレベルを判断し、ソフトウェア的に処理することによってＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）を発生させることも可能である。具体的には、ＭＰＵ１１がいずれかのデバイス、即ち操作パネル５１, モデム２３, プリント用コーデック３４及び読取用コーデック３９のいずれかを選択した際に、デバイスを選択するためのチップセレクト信号（／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３）とそれぞれに対応するウェイト信号（／ＩＯ＿ＷＡＩＴ０〜／ＩＯ＿ＷＡＩＴ３）とのレベルを検出し、対応する両信号が共にローレベルであることが検出された場合に、ローレベルの信号を発生してＭＰＵ１１にＭＰＵウェイト信号（／ＭＰＵ＿ＷＡＩＴ）として与えるような構成としてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明のコンピュータシステムの一実施の形態としての複合機の内部構成例を示すブロック図である。
【図２】本発明のコンピュータシステムの電子回路であるゲートアレイ構成例を示すブロック図である。
【図３】本発明のコンピュータシステムの電子回路のＭＰＵウェイト信号生成回路の具体的な内部構成例を示す回路図である。
【図４】ＭＰＵウェイト信号生成回路の動作を説明するための各信号のタイミングチャートである。
【符号の説明】
【００６８】
１１  ＭＰＵ
２１  ゲートアレイ
２３  モデム（デバイス，チップ）
３４  プリント用コーデック（デバイス，チップ）
３９  読取用コーデック（デバイス，チップ）
５１  操作パネル（デバイス，チップ）
２１６  アドレスデコーダ
２１８  ＭＰＵウェイト信号生成回路
２２０〜２２３  ＡＮＤゲート
２３０  ＯＲゲート
／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３  チップセレクト信号
／ＩＯ＿ＷＡＩＴ０〜／ＩＯ＿ＷＡＩＴ３  ウェイト信号
／ＭＰＵ＿ＷＡＩＴ  ＭＰＵウェイト信号
【図１】
2005099928.tif 000003
【図２】
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【図３】
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【図４】
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