(57)【要約】【課題】  互いに異なる複数のアクセスサイクルでアクセスを要求する場合において、データの正確な書き込みまたは読み出しを確保しながら、中央演算回路の動作速度を速めることにより、その動作性能を向上させることができるデータ通信装置を提供する。【解決手段】  複数のメモリ領域が設定されたデバイス２〜４と、デバイスとの間でデータ通信を行うための中央演算回路５，６と、を備え、中央演算回路５，６は、デバイスの複数のメモリ領域に関するメモリ領域情報と、複数のメモリ領域に対応して互いに異なる値に設定された所定のアクセスサイクルに関するアクセス情報とを記憶する記憶手段を有し、デバイスとの間でデータ通信を行う際に、メモリ領域情報およびアクセスサイクル情報に基づいて、複数のメモリ領域に、所定のアクセスサイクルでそれぞれアクセスする。【選択図】  図４
2005301897.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ領域が設定されたデバイスと、
当該デバイスとの間でデータ通信を行うための中央演算回路と、を備え、
当該中央演算回路は、
前記デバイスの前記複数のメモリ領域に関するメモリ領域情報と、前記複数のメモリ領域に対応して互いに異なる値に設定された所定のアクセスサイクルに関するアクセス情報とを記憶する記憶手段を有し、
前記デバイスとの間でデータ通信を行う際に、前記メモリ領域情報および前記アクセスサイクル情報に基づいて、前記複数のメモリ領域に、前記所定のアクセスサイクルでそれぞれアクセスすることを特徴とするデータ通信装置。
【請求項２】
前記中央演算回路は、前記アクセスサイクル情報に基づいて、前記複数のメモリ領域へのアクセスを要求するための複数のリクエスト信号を出力するように構成され、
前記中央演算回路から出力された複数のリクエスト信号から１つのリクエスト信号を選択し、前記デバイスに出力する制御回路をさらに備えることを特徴とする、請求項１に記載のデータ通信装置。
【請求項３】
前記中央演算回路は、前記複数のリクエスト信号をそれぞれ出力する複数の出力端子を有し、
前記制御回路は、前記複数の出力端子から出力された前記複数のリクエスト信号がそれぞれ入力される複数の入力端子を有し、当該複数の入力端子に入力された前記複数のリクエスト信号から、前記デバイスへのアクセスを要求しているリクエスト信号を選択し、前記デバイスに出力するように構成されていることを特徴とする、請求項２に記載のデータ通信装置。
【請求項４】
前記制御回路は、前記入力された前記複数のリクエスト信号の論理和または否定論理和を前記デバイスに出力することを特徴とする、請求項３に記載のデータ通信装置。
【請求項５】
前記デバイスは、複数のデバイスで構成され、
前記記憶手段は、前記メモリ領域情報および前記アクセスサイクル情報を前記複数のデバイスごとに記憶し、
前記中央演算回路は、前記複数のリクエスト信号とともに、前記複数のデバイスから所定のデバイスを選択するための選択信号を出力するように構成され、
前記制御回路は、
前記中央演算回路から出力された前記選択信号に応じて、前記複数のデバイスから前記所定のデバイスを選択するデバイス選択回路をさらに有し、
当該選択された前記所定のデバイスに対して、前記選択したリクエスト信号を出力することを特徴とする、請求項２または３に記載のデータ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスと中央演算回路の間で、複数のアクセスサイクルでデータ通信を行うデータ通信装置に関する。
【背景技術】
【０００２】
従来のこの種のデータ通信装置として、例えばデュアルポートメモリやシングルポートメモリを有する複数のデバイスと、これらのデバイスとデータ通信を行う複数の中央演算回路（以下「ＣＰＵ」という）などを備えたものが知られている。このようなデータ通信装置では、ＣＰＵは、アクセスすべきデバイスを選択し、そのデバイスに、アドレスデータを出力するとともに、アクセスサイクルを設定するためのリクエスト信号を出力する。
【０００３】
例えば、シングルポートメモリにアクセスする場合には、ＣＰＵは、アクセスを要求するシングルポートメモリに対して、あらかじめ記憶されたアクセスサイクルのうち、そのシングルポートメモリに対応するアクセスサイクルでリクエスト信号を出力する。そして、このリクエスト信号に基づいて、ＣＰＵからシングルポートメモリへのデータの書き込み、またはシングルポートメモリからのデータの読み出しが行われる。
【０００４】
一方、デュアルポートメモリにアクセスする場合には、ＣＰＵは、シングルポートメモリにアクセスする場合と同様、そのデュアルポートメモリに対応するアクセスサイクルでリクエスト信号を出力する。また、複数のＣＰＵがデュアルポートメモリにアクセス要求するため、これらのアクセス要求が、同一のアドレスに対して同時になされる（アクセスが競合する）と、データの正確な書き込みまたは読み出しができないおそれがある。このため、アクセス要求が競合しているか否かを検出する必要があり、デュアルポートメモリへのアクセスサイクルには、通常、検出期間を確保するための余剰サイクルが挿入されている。このような余剰サイクルの挿入によって、複数のＣＰＵからのアクセス要求が競合した場合には、その中から１つのアクセス要求が選択され、アクセスが許可されるとともに、それ以外のアクセス要求は一時的に待機状態とされる。このように、デュアルポートメモリへのアクセスの競合を防止することによって、デュアルポートメモリに対するデータの正確な書き込みまたは読み出しが確保される。
【０００５】
しかし、デュアルポートメモリのアドレス空間には、複数のＣＰＵがアクセスする共有用のアドレス空間と、１つのＣＰＵのみがアクセスする単独用のアドレス空間とがある。このため、上述したデータ通信装置において、余剰サイクルが実際に必要になるのは、デュアルポートメモリへのアクセスが共有用のアドレス空間に対して行われたときだけである。このため、単独用のアドレス空間にアクセスする場合にも、本来不要な余剰サイクルが挿入されたリクエスト信号が出力されることによって、余剰サイクルに相当する期間が無駄に使用されることになり、その分、ＣＰＵの動作速度が遅くなるという問題がある。
【０００６】
また、アクセスが競合した場合に、デュアルポートメモリに対するデータの正確な書き込みまたは読み出しを確保するようにした従来の他のデータ通信装置として、例えば特許文献１に開示されたものが知られている。このデータ通信装置は、同一のアドレスへのアクセス要求が競合しているか否かを検出する同一アドレス検出回路と、デュアルポートメモリから出力された複数の出力のいずれかを選択するセレクタと、を備えている。このデータ通信装置では、同一アドレス検出回路によって、アクセス要求が競合していると検出されたときに、セレクタによって、デュアルポートメモリから出力された複数の出力の１つを有効にする。これにより、デュアルポートメモリに対するデータの正確な書き込みまたは読み出しを確保するようにしている。
【０００７】
しかし、このデータ通信装置においても、アクセス要求が競合しているか否かを検出する必要があるため、それを検出する検出期間が必要となり、単独用のアドレス空間へのアクセスの要求があった場合には、最初に述べた従来のデータ通信装置と同様、ＣＰＵの動作速度が遅くなるという問題が生じる。
【０００８】
本発明は、このような課題を解決するためになされたものであり、中央演算回路からデバイスに対して、互いに異なる複数のアクセスサイクルでアクセスを要求する場合において、データの正確な書き込みまたは読み出しを確保しながら、中央演算回路の動作速度を速めることにより、その動作性能を向上させることができるデータ通信装置を提供することを目的とする。
【０００９】
【特許文献１】特開２００２−２３０９７７号公報
【発明の開示】
【課題を解決するための手段】
【００１０】
この目的を達成するために、請求項１に係る発明は、複数のメモリ領域（実施形態における（以下、本項において同じ）共有用のアドレス空間、単独用のアドレス空間）が設定されたデバイス（第１〜第３のＤＰＲＡＭ２〜４）と、デバイスとの間でデータ通信を行うための中央演算回路５，６と、を備え、中央演算回路５，６は、デバイスの複数のメモリ領域に関するメモリ領域情報と、複数のメモリ領域に対応して互いに異なる値に設定された所定のアクセスサイクルに関するアクセス情報とを記憶する記憶手段（ＲＯＭおよびアドレスマップ）を有し、デバイスとの間でデータ通信を行う際に、メモリ領域情報およびアクセスサイクル情報に基づいて、複数のメモリ領域に、所定のアクセスサイクルでそれぞれアクセスすることを特徴とする。
【００１１】
この構成によれば、中央演算回路は、メモリ領域情報およびアクセスサイクル情報に基づいて、デバイスに設定される複数のメモリ領域のそれぞれに、互いに異なるアクセスサイクルでアクセスし、デバイスとデータ通信を行う。したがって、前述したように、例えば、デバイスに、共有用のアドレス空間に対応したメモリ領域と単独用のアドレス空間に対応したメモリ領域が設定されている場合には、メモリ領域に応じて、異なるアクセスサイクルでアクセスすることが可能になる。このため、単独用のアドレス空間に対応したメモリ領域にアクセスするときには、本来不要な余剰サイクルを省略したアクセスサイクルでアクセスを要求することができる。それにより、データの正確な書き込みまたは読み出しを確保しながら、中央演算回路の動作速度を速めることにより、その動作性能を向上させることができる。
【００１２】
請求項２に係る発明は、請求項１に記載のデータ通信装置であって、中央演算回路５，６は、アクセスサイクル情報に基づいて、複数のメモリ領域へのアクセスを要求するための複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４を出力するように構成され、中央演算回路５，６から出力された複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４から１つのリクエスト信号を選択し、デバイスに出力する制御回路７，８をさらに備えることを特徴とする。
【００１３】
この構成によれば、中央演算回路は、アクセスサイクル情報に基づいて、複数のメモリ領域へのアクセスを要求するための複数のリクエスト信号を出力する。また、制御回路は、中央演算回路から出力された複数のリクエスト信号から１つのリクエスト信号を選択して、デバイスに出力する。それにより、選択されたリクエスト信号に対応するメモリ領域へのアクセスが許可され、設定された所定のアクセスサイクルでアクセスを行うことができる。その結果、各メモリ領域に対するアクセスを、互いに異なるそれぞれのアクセスサイクルで行うことができる。
【００１４】
請求項３に係る発明は、請求項２に記載のデータ通信装置であって、中央演算回路５，６は、複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４をそれぞれ出力する複数の出力端子（リクエスト端子）を有し、制御回路７，８は、複数の出力端子から出力された複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４がそれぞれ入力される複数の入力端子を有し、複数の入力端子に入力された複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４から、デバイスへのアクセスを要求しているリクエスト信号を選択し、デバイスに出力するように構成されていることを特徴とする。
【００１５】
この構成によれば、デバイスへのアクセスを複数のアクセスサイクルで要求する複数のリクエスト信号が、中央演算回路からそれぞれの出力端子を介して出力され、制御回路の対応する入力端子に入力される。制御回路は、入力された複数のリクエスト信号から、デバイスへのアクセスを要求しているリクエスト信号を選択し、デバイスに出力する。したがって、実際にアクセスを要求しているメモリ領域にアクセスすることができる。
【００１６】
請求項４に係る発明は、請求項３に記載のデータ通信装置であって、制御回路７，８，３５，３６，４５，４６は、入力された複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４の論理和または否定論理和をデバイス（ＤＰＲＡＭ３２，４２）に出力することを特徴とする。
【００１７】
この構成によれば、制御回路は、中央演算回路から出力された複数のリクエスト信号の論理和または否定論理和をデバイスに出力するので、例えば、複数のリクエスト信号のうち、アクセスを要求しているリクエスト信号以外のリクエスト信号を「０」に固定することにより、アクセスを要求しているリクエスト信号のみを取り出すことができる。したがって、簡単な回路構成で、複数のリクエスト信号から、アクセスを要求しているリクエスト信号をデバイスに出力することができる。
【００１８】
請求項５に係る発明は、請求項２または３に記載のデータ通信装置であって、デバイスは、複数のデバイスで構成され、記憶手段は、メモリ領域情報およびアクセスサイクル情報を複数のデバイスごとに記憶し、中央演算回路５，６は、複数のリクエスト信号ＲＥＱ１〜ＲＥＱ４とともに、複数のデバイスから所定のデバイスを選択するための選択信号ＳＬ１，ＳＬ２を出力するように構成され、制御回路７，８は、中央演算回路５，６から出力された選択信号ＳＬ１，ＳＬ２に応じて、複数のデバイスから所定のデバイスを選択するデバイス選択回路（アドレスデコーダ９，１０）をさらに有し、選択された所定のデバイスに対して、選択したリクエスト信号を出力することを特徴とする。
【００１９】
この構成によれば、制御回路は、デバイス選択回路によって、複数のデバイスから所定のデバイスを選択するとともに、選択されたデバイスに対して、選択したリクエスト信号を出力するので、デバイスが複数のデバイスで構成されている場合においても、各デバイスに対して、それぞれ所定のアクセスサイクルでアクセスすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態によるデータ通信装置のブロック図である。
【図２】第１および２のリクエスト信号と第１のアドレスデータの一例を示す図である。
【図３】第１および２のリクエスト信号の一例を示す図である。
【図４】第１のＣＰＵのアドレス空間のアドレスマップと、第１のＤＰＲＡＭのアドレス空間のアドレスマップとの対応関係の一例を示す図である。
【図５】図１の第１の選択回路の回路構成図を示す図である。
【図６】図１のデータ通信装置の動作例を示すタイミングチャートである。
【図７】本発明の第２実施形態によるデータ通信装置を示す図である。
【図８】図７のデータ通信装置の動作例を示すタイミングチャートである。
【図９】本発明の第３実施形態によるデータ通信装置を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施形態を、図面を参照しながら説明する。図１は、本発明の第１実施形態を示しており、同図に示すデータ通信装置１は、第１〜第３のデュアルポートＲＡＭ（以下「ＤＰＲＡＭ」という）２〜４と、これらの第１〜第３のＤＰＲＡＭ２〜４との間でデータ通信を行う第１および第２の中央演算回路（以下「ＣＰＵ」という）５，６と、第１〜第３のＤＰＲＡＭ２〜４と第１のＣＰＵ５との間に接続された第１の制御回路７と、第１〜第３のＤＰＲＡＭ２〜４と第２のＣＰＵ６との間に接続された第２の制御回路８と、を備えている。このデータ通信装置１では、第１のＣＰＵ５と第２のＣＰＵ６、および第１の制御回路７と第２の制御回路８がそれぞれ、互いに同一の構成を有し、第１〜第３のＤＰＲＡＭ２〜４に対して左右対称に接続されているので、以下、これらを代表して、第１のＣＰＵ５および第１の制御回路７を中心として説明するものとする。
【００２２】
第１〜第３のＤＰＲＡＭ２〜４はそれぞれ、データを記憶するメモリ本体２ａ〜４ａと、メモリ本体２ａ〜４ａへのアクセスを調停する調停回路２ｂ〜４ｂなどで構成されており、メモリ本体２ａ〜４ａはそれぞれ、複数のメモリセル（図示せず）を有している。第１〜第３のＤＰＲＡＭ２〜４はそれぞれ、第１および第２のＣＰＵ５，６からそれぞれ出力される後述する第１および第２のアドレスデータＡＤ１，ＡＤ２が入力される２つのアドレス端子と、第１および第２のＣＰＵ５，６との間で第１および第２のデータＤＴ１，ＤＴ２の入出力をそれぞれ行う２つのデータ端子と、第１および第２の制御回路７，８からそれぞれ出力される後述する第１〜第３および第４〜第６のチップセレクト信号ＣＳ１〜ＣＳ６が入力される２つのチップセレクト端子と、を備えている。具体的には、第１〜第３のＤＰＲＡＭ２〜４の２つのチップセレクト端子には、それぞれ第１および第４のチップセレクト信号ＣＳ１，ＣＳ４、第２および第５のチップセレクト信号ＣＳ２，ＣＳ５、および第３および第６のチップセレクト信号ＣＳ３，ＣＳ６が入力される。これらの第１〜第３のＤＰＲＡＭ２〜４は、いずれも、チップセレクト端子に入力された第１〜第６のチップセレクト信号ＣＳ１〜ＣＳ６が「０」に立ち下げられている期間にのみ、第１および第２のＣＰＵ５，６からのアクセスを許可するように構成されている。
【００２３】
第１〜第３のＤＰＲＡＭ２〜４のメモリ本体２ａ〜４ａの各データ記憶領域には、例えば０００００〜ＦＦＦＦＦのアドレスが割り当てられ、これにより、第１〜第３のＤＰＲＡＭ２〜４に、０００００〜ＦＦＦＦＦのアドレスによって指定されるアドレス空間が構成されている。また、調停回路２ｂ〜４ｂの各々は、第１および第２のアドレスデータＡＤ１，ＡＤ２を受けるように構成されており、これらの第１および第２のアドレスデータＡＤ１，ＡＤ２を監視し、第１〜第３のＤＰＲＡＭ２〜４へのアクセス要求が競合しているか否かを検出する。
【００２４】
第１のＣＰＵ５は、マイクロプロセッサやレジスタ（ともに図示せず）を内蔵するとともに、第１のアドレスデータＡＤ１を出力するアドレス端子と、第１のデータＤＴ１の入出力を行うデータ端子と、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２をそれぞれ出力する２つのリクエスト端子と、を備えている。
【００２５】
図２は、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２と、第１のアドレスデータＡＤ１を示している。第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、図３に示すように、Ａ２３，Ａ２２の２ビットのデータを、第１のＣＰＵ５内のデコーダ（図示せず）で、デコードすることによって得られる４ビットのデータＸ０〜Ｘ３のうちの上位２ビット目と３ビット目の値で構成される。これらはいずれも、第１〜第３のＤＰＲＡＭ２〜４へアクセスする際のアクセスサイクルを設定するための信号であり、「０，１」，「１，０」，「１，１」のいずれかの値に設定される。
【００２６】
第１のアドレスデータＡＤ１は、Ａ２１〜Ａ０からなる２２ビットのデータで構成され、このうち、上位２ビットＡ２１，Ａ２０に、第１の選択信号ＳＬ１が割り当てられている。第１の選択信号ＳＬ１は、第１〜第３のＤＰＲＡＭ２〜４のうち、第１のＣＰＵ５がアクセス要求するＤＰＲＡＭを選択するための信号であり、「０，０」，「０，１」，「１，０」のいずれかの値に設定される。一方、残りの２０ビットＡ１９〜Ａ０には、第１〜第３のＤＰＲＡＭ２〜４のアドレスを指定するためのデータが割り当てられており、これらの２０ビットＡ１９〜Ａ０は、第１〜第３のＤＰＲＡＭ２〜４に構成されるアドレス空間に対応して、０００００〜ＦＦＦＦＦの値をとる。
【００２７】
第１のＣＰＵ５には、これらの第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２と第１のアドレスデータＡＤ１によって、４０００００〜ＢＦＦＦＦＦで表されるアドレス空間が構成されている。図４は、これらの第１のＣＰＵ５のアドレス空間のアドレスマップと、第１のＤＰＲＡＭ２のアドレス空間のアドレスマップとの対応関係を示している。同図に示すように、上述した４０００００〜ＢＦＦＦＦＦで構成される第１のＣＰＵ５のアドレス空間のうち、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「０，１」となる前半の４０００００〜６ＦＦＦＦＦが、第１〜第３のＤＰＲＡＭ２〜４の共有用のアドレス空間（メモリ領域）にアクセスするときのアドレス空間として用いられる。また、この前半のアドレス空間は、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２に続く２ビットに第１の選択信号ＳＬ１が割り当てられることにより、１ＭＢｙｔｅごとに区切られ、これらの１ＭＢｙｔｅごとのアドレス空間が、第１〜第３のＤＰＲＡＭ２〜４に、それぞれ対応している。このため、例えば、第１のＤＰＲＡＭ２の共有用のアドレス空間にアクセス要求する場合には、４０００００〜４ＦＦＦＦＦのアドレス空間から、所定の２４ビットのデータが選択され、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２および第１のアドレスデータＡＤ１として出力される。
【００２８】
一方、第１のＣＰＵ５のアドレス空間のうち、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「１，０」となる後半の８０００００〜ＡＦＦＦＦＦＦは、第１〜第３のＤＰＲＡＭ２〜４の単独用のアドレス空間（メモリ領域）にアクセスするときのアドレス空間として用いられる。この後半のアドレス空間においても、共有用のアドレス空間と同様、アドレス空間が１ＭＢｙｔｅごとに区切られ、各アドレス空間が、第１〜第３のＤＰＲＡＭ２〜４に、それぞれ対応している。このように２４ビットのデータで構成されるアドレス空間は、第１のＣＰＵ５内のＲＯＭ（図示せず）に記憶されたプログラムによって定義されている。そして、第１のＣＰＵ５が第１〜第３のＤＰＲＡＭ２〜４にアクセスを要求するときには、プログラムに従って、所定のアドレスデータが２４ビットのレジスタに格納され、その後、Ａ２３，Ａ２２のデータがデコーダに出力されるとともに、Ａ２１〜Ａ０のデータが第１のアドレスデータＡＤ１として出力される。
【００２９】
第１の制御回路７は、アドレスデコーダ９および選択回路１１で構成されている。アドレスデコーダ９は、第１のアドレスデータＡＤ１に含まれる第１の選択信号ＳＬ１を受けるように構成され、第１の選択信号ＳＬ１をデコードして、３ビットのデータに変換し、メモリ選択信号ＭＳ１〜ＭＳ３として出力する。これらのメモリ選択信号ＭＳ１〜ＭＳ３は、第１〜第３のＤＰＲＡＭ２〜４に対応付けられており、例えば、第１のＣＰＵ５が第１のＤＰＲＡＭ２にアクセス要求する場合には、メモリ選択信号ＭＳ１は「０」に立ち下げられ、メモリ選択信号ＭＳ２，ＭＳ３は「１」に立ち上げられる。
【００３０】
選択回路１１は、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２がそれぞれ入力される２つの入力端子と、メモリ選択信号ＭＳ１〜ＭＳ３がそれぞれ入力される３つの入力端子と、第１〜第３のチップセレクト信号ＣＳ１〜ＣＳ３をそれぞれ出力する３つの出力端子と、を備えている。この選択回路１１は、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２とメモリ選択信号ＭＳ１〜ＭＳ３に応じて、第１〜第３のチップセレクト信号ＣＳ１〜ＣＳ３を生成し、それぞれ第１〜第３のＤＰＲＡＭ２〜４に出力する。
【００３１】
図５は、第１の制御回路７の回路構成図を示している。同図に示すように、選択回路１１は、６つのＯＲ回路２０〜２５と、３つのＡＮＤ回路２６〜２８で構成されている。ＯＲ回路２０〜２５のうち、ＯＲ回路２０，２１の第１の入力端子にはメモリ選択信号ＭＳ１が、ＯＲ回路２２，２３の第１の入力端子にはメモリ選択信号ＭＳ２が、ＯＲ回路２４，２５の第１の入力端子にはメモリ選択信号ＭＳ３が、それぞれ入力される。また、ＯＲ回路２１，２３，２５の第２の入力端子には第１のリクエスト信号ＲＥＱ１が、ＯＲ回路２０，２２，２４の第２の入力端子には第２のリクエスト信号ＲＥＱ２が、それぞれ入力される。さらに、ＡＮＤ回路２６〜２８のうち、ＡＮＤ回路２６にはＯＲ回路２０，２１の出力信号が、ＡＮＤ回路２７にはＯＲ回路２２，２３の出力信号が、ＡＮＤ回路２８にはＯＲ回路２４，２５の出力信号が、それぞれ入力される。そして、これらのＡＮＤ回路２６〜２８の各出力が、第１〜第３のチップセレクト信号ＣＳ１〜ＣＳ３として、第１〜第３のＤＰＲＡＭ２〜４に、それぞれ出力される。
【００３２】
図６は、これまでに説明したデータ通信装置１の動作例を示すタイミングチャートである。なお、同図は、第１のＣＰＵ５が、第１のＤＰＲＡＭ２の共有用のアドレス空間にアクセスした後、単独用のアドレス空間にアクセスしたときの例を示している。また、以下の説明において、説明の便宜上、回路間の遅延、および第１のアドレスデータＡＤ１の出力に対する第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２の立ち下がりマージンは、無視するものとする。まず、第１のＣＰＵ５が第１のＤＰＲＡＭ２の共有用のアドレス空間にアクセス要求する場合には、第１のＣＰＵ５内で使用される基準クロックＣＫの立ち上がりに同期して、第１のアドレスデータＡＤ１が出力される（タイミングｔ０）。この第１のアドレスデータＡＤ１のうち、第１の選択信号ＳＬ１は、第１の制御回路７に出力され、下位２０ビットのデータは、第１〜第３のＤＰＲＡＭ２〜４にそれぞれ出力される。このとき、第１の選択信号ＳＬ１は、第１のＤＰＲＡＭ２を選択すべく、その値が「０，０」に設定されており、アドレスデコーダ９によって、「０，１，１」となる３ビットのデータに変換された後、メモリ選択信号ＭＳ１〜ＭＳ３として、選択回路１１に出力される。
【００３３】
このように、メモリ選択信号ＭＳ１〜ＭＳ３が「０，１，１」に設定されると、ＯＲ回路２０，２１の第１の入力端子に「０」が、ＯＲ回路２２〜２５の第１の入力端子に「１」が、それぞれ入力される。これにより、ＯＲ回路２２〜２５の出力が「１」に立ち上げられ、ＡＮＤ回路２７，２８の出力が「１」に立ち上げられる。これらのＡＮＤ回路２７，２８の各出力は、第２および第３のチップセレクト信号ＣＳ２，ＣＳ３として、第２および第３のＤＰＲＡＭ３，４に、それぞれ出力される。これにより、第２および第３のＤＰＲＡＭ３，４へのアクセスが無効とされる。
【００３４】
また、第１のアドレスデータＡＤ１が出力されるのと同時に、共有用のアドレス空間にアクセスすべく、Ａ２３，Ａ２２が「０，１」に設定される。これらのデータは、デコーダによって「１，０，１，１」となる４ビットのデータＸ０〜Ｘ３に変換され、このうちのＸ１，Ｘ２が取り出され、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２として出力される。本実施形態では、第１のリクエスト信号ＲＥＱ１が「０」に設定されたときには、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２の値は、所定のサイクル（例えば４サイクル）の期間にわたって保持される（ｔ０〜ｔ４）。
【００３５】
また、上記のように第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「０，１」に設定されると、ＯＲ回路２０の第２の入力端子に「１」が、ＯＲ回路２１の入力端子に「０」が、それぞれ入力されることにより、ＯＲ回路２０の出力が「１」に立ち上げられるとともに、ＯＲ回路２１の出力が「０」に立ち下げられる。これらのＯＲ回路２０，２１の各出力が、ＡＮＤ回路２６の各入力端子に出力されることによって、ＡＮＤ回路２６の出力が「０」に立ち下げられる。このＡＮＤ回路２６の出力は、第１のチップセレクト信号ＣＳ１として、第１のＤＰＲＡＭ２に出力される。これにより、第１〜第３のＤＰＲＡＭ２〜４から第１のＤＰＲＡＭ２が選択され、第１のＤＰＲＡＭ２の共有用のアドレス空間に、４サイクルのアクセスサイクルでアクセスが要求される。
【００３６】
第１のＤＰＲＡＭ２にアクセスが要求されると、第１のアドレスデータＡＤ１のうちのＡ１９〜Ａ０で示されるアドレスのデータが、第１のＤＰＲＡＭ２に読み込まれる。この後、調停回路２ｂによって、第１のＣＰＵ５からのアクセス要求と第２のＣＰＵ６からのアクセス要求が競合するか否かが検出されるとともに、第１のＤＰＲＡＭ２から第１および第２のＣＰＵ５，６のいずれか一方に、ＢＵＳＹ信号（図示せず）が出力される（ｔ１）。ＢＵＳＹ信号を受けた第１および第２のＣＰＵ５，６の当該一方のアクセス要求は、一時的に待機状態とされる。このとき、第１および第２のＣＰＵ５，６からのアクセス要求が競合する場合には、続くｔ２のタイミング以降も、ＢＵＳＹ信号が出力され続ける。ＢＵＳＹ信号を受けている第１および第２のＣＰＵ５，６の一方は、ｔ２のタイミングで、ＢＵＳＹ信号の出力を検出し、さらに１サイクル（図示せず）を追加する。
【００３７】
アクセス要求の競合の有無が確認されると、第１のＤＰＲＡＭ２の共有用のアドレス空間にアクセスされ、指定されたアドレスに従い、第１のＤＰＲＡＭ２へのデータの書き込み、または第１のＤＰＲＡＭ２からのデータの読み出しが行われる（ｔ３〜ｔ４）。
【００３８】
その後、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「１，１」に設定され、ＯＲ回路２０の出力が「１」に、ＯＲ回路２１の出力が「１」に、それぞれ立ち上げられ、第１のチップセレクト信号ＣＳ１が「１」に立ち上げられる。これにより、第１のＤＰＲＡＭ２へのアクセスが終了する（ｔ４）。
【００３９】
さらにその後、第１のＣＰＵ５が第１のＤＰＲＡＭ２の単独用のアドレス空間にアクセス要求する場合には、基準クロックＣＫの立ち上がりに同期して、第１のアドレスデータＡＤ１が出力される（ｔ５）。このとき、第１の選択信号ＳＬ１は、共有用のアドレス空間にアクセスする場合と同様に、「０，０」に設定されており、これにより、第２および第３のチップセレクト信号ＣＳ２，ＣＳ３が「１」に立ち上げられ、第２および第３のＤＰＲＡＭ３，４へのアクセスが無効とされる。これに伴い、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、単独用のアドレス空間にアクセスすべく、「１，０」に設定される。第２のリクエスト信号ＲＥＱ２が「０」に設定されたときには、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２の値は、前記共有用のアドレス空間へアクセスする際のアクセスサイクルよりも短い所定のサイクル（例えば２サイクル）の期間（ｔ５〜ｔ７）にわたって保持される。
【００４０】
また、上記のように第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が選択回路１１に出力されると、ＯＲ回路２０の出力が「０」に立ち下げられるとともに、ＯＲ回路２１の出力が「１」に立ち上げられ、第１のチップセレクト信号ＣＳ１が「０」に立ち下げられる。これにより、第１〜第３のＤＰＲＡＭ２〜４から第１のＤＰＲＡＭ２が選択され、第１のＤＰＲＡＭ２の単独用のアドレス空間に、２サイクルのアクセスサイクルでアクセスが要求される。
【００４１】
第１のＤＰＲＡＭ２にアクセスが要求されると、第１のアドレスデータＡＤ１のうちのＡ１９〜Ａ０で示されるアドレスのデータが、第１のＤＰＲＡＭ２に読み込まれる（ｔ５〜ｔ６）。続く１サイクルで、第１のＤＰＲＡＭ２の単独用のアドレス空間にアクセスされ、指定されたアドレスに従い、第１のＤＰＲＡＭ２に対するデータの書き込みまたはデータの読み出しが行われる（ｔ６〜ｔ７）。
【００４２】
以上のように、本実施形態によれば、第１のＣＰＵ５は、第１のＤＰＲＡＭ２との間でデータ通信を行う際に、第１および第２のＣＰＵ５，６の双方がアクセスする第１のＤＰＲＡＭ２の共有用のアドレス空間には４サイクルのアクセスサイクルで、第１のＤＰＲＡＭ２の単独用のアドレス空間にはより短い２サイクルのアクセスサイクルで、それぞれアクセスすることができる。
【００４３】
したがって、共有用のアドレス空間にアクセスするときには、アクセスの競合の有無を検出するための期間を挿入したより長い４サイクルのアクセスサイクルでアクセスを要求する一方で、単独用のアドレス空間にアクセスするときには、本来不要な余剰サイクルを省略したより短い２サイクルのアクセスサイクルでアクセスを要求することができる。それにより、データの正確な書き込みまたは読み出しを確保しながら、第１および第２のＣＰＵ５，６の動作速度を速めることにより、その動作性能を向上させることができる。
【００４４】
また、第１および第２のＣＰＵ５，６は、共有用のアドレス空間と単独用のアドレス空間へのアクセスを４サイクルおよび２サイクルでそれぞれ要求するための第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２ならびに第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４を、それぞれのリクエスト端子から出力する。第１の制御回路７は、入力端子を介して入力された第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２から１つのリクエスト信号ＲＥＱを選択し、第１のＤＰＲＡＭ２に出力し、第２の制御回路８は、入力端子を介して入力された第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から１つのリクエスト信号ＲＥＱを選択して、第１のＤＰＲＡＭ２に出力する。それにより、選択されたリクエスト信号ＲＥＱに対応するアドレス空間へのアクセスが許可され、所定のアクセスサイクルでアクセスを行うことができる。その結果、第１および第２のＣＰＵ５，６の双方がアクセスする共有用のアドレス空間と、第１のＣＰＵ５または第２のＣＰＵ６の一方がアクセスする単独用のアドレス空間に対するアクセスを、４サイクルおよび２サイクルでそれぞれ行うことができる。なお、共有用のアドレス空間へのアクセス要求が競合する場合には、前述したように、第１および第２のＣＰＵ５，６のいずれか一方のアクセス要求が一時的に待機状態とされる。
【００４５】
第１および第２の制御回路７，８は、リクエスト信号ＲＥＱを選択する際には、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２、ならびに第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から、第１のＤＰＲＡＭ２へのアクセスを要求しているものをそれぞれ選択し、チップセレクト信号ＣＳとして、第１のＤＰＲＡＭ２に出力する。したがって、実際にアクセスを要求しているアドレス空間にアクセスすることができる。第２および第３のＤＰＲＡＭ３，４についても上述した第１のＤＰＲＡＭ２の場合と同様にしてアクセスが行われる。
【００４６】
さらに、第１のＣＰＵ５は、第１〜第３のＤＰＲＡＭ２〜４からアクセスを要求するＤＰＲＡＭを選択するための第１の選択信号ＳＬ１を出力し、第１の制御回路７のアドレスデコーダ９は、第１の選択信号ＳＬ１をデコードし、メモリ選択信号ＭＳ１〜ＭＳ３として選択回路１１に出力する。そして、選択回路１１は、これらのメモリ選択信号ＭＳ１〜ＭＳ３に応じて、アクセスを要求するＤＰＲＡＭを選択するとともに、選択したＤＰＲＡＭに対して、アドレス空間に応じたアクセスサイクルのチップセレクト信号ＣＳを出力する。したがって、本実施形態のように、第１〜第３のＤＰＲＡＭ２〜４との間でデータの通信を行うように構成されている場合においても、第１〜第３のＤＰＲＡＭ２〜４のそれぞれの共有用のアドレス空間および単独用のアドレス空間に対して、それぞれ所定のアクセスサイクルでアクセスを要求することができる。これにより、第１のＣＰＵ５が利用することが可能なアドレス空間を拡大することができ、その汎用性を広げることができる。
【００４７】
図７は、本発明の第２実施形態によるデータ通信装置３１を示している。このデータ通信装置３１は、第１実施形態と異なり、第１および第２のＣＰＵ３３，３４が、１つのＤＰＲＡＭ３２との間でデータ通信を行うように構成されている。同図に示すように、このデータ通信装置３１は、ＤＰＲＡＭ３２と、第１および第２のＣＰＵ３３，３４と、第１のＣＰＵ３３とＤＰＲＡＭ３２との間に接続された第１の制御回路３５と、第２のＣＰＵ３４とＤＰＲＡＭ３２との間に接続された第２の制御回路３６と、を備えている。
【００４８】
ＤＰＲＡＭ３２は、第１実施形態と同様、メモリ本体３２ａと、メモリ本体３２ａへのアクセスを調停する調停回路３２ｂなどで構成されており、第１および第２のアドレスデータＡＤ１，ＡＤ２がそれぞれ入力される２つのアドレス端子と、第１および第２のデータＤＴ１，ＤＴ２の入出力をそれぞれ行う２つのデータ端子と、第１および第２のチップセレクト信号ＣＳ１，ＣＳ２がそれぞれ入力される２つのチップセレクト端子と、を備えている。このＤＰＲＡＭ３２は、チップセレクト端子に入力された第１および第２のチップセレクト信号ＣＳ１，ＣＳ２が「１」に立ち上げられている期間にのみ、第１および第２のＣＰＵ３３，３４からのアクセスを許可するように構成されている。
【００４９】
第１のＣＰＵ３３は、第１実施形態と同様、マイクロプロセッサやレジスタ（ともに図示せず）などを内蔵しており、第１のアドレスデータＡＤ１を出力するアドレス端子と、第１のデータＤＴ１の入出力を行うデータ端子と、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２をそれぞれ出力する２つのリクエスト端子と、を備えている。
【００５０】
第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２と第１のアドレスデータＡＤ１は、第１のＣＰＵ３３のレジスタの２２ビットのデータで構成され、このうち、上位２ビットのデータによって、第１実施形態と同様、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が生成される。本実施形態においては、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、「０，０」，「０，１」，「１，０」のいずれかの値に設定される。また、２２ビットのデータのうちの残りの２０ビットには、ＤＰＲＡＭ３２のアドレスを指定するためのデータが割り当てられている。第１のＣＰＵ３２には、これらの第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２と、第１のアドレスデータＡＤ１によって、第１実施形態と同様、共有用のアドレス空間と、単独用のアドレス空間が構成されている。第２のＣＰＵ３４は、第１のＣＰＵ３３と同様に構成されており、第２のアドレスデータＡＤ２を出力し、第２のデータＤＴ２の入出力を行うとともに、第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４を出力する。
【００５１】
第１および第２の制御回路３５，３６は、それぞれＯＲ回路３５ａ，３６ａで構成されており、第１の制御回路３５のＯＲ回路３５ａの第１および第２の入力端子には、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が、それぞれ入力される。そして、このＯＲ回路３５ａの出力が、第１のチップセレクト信号ＣＳ１として、ＤＰＲＡＭ３２に出力される。同様に、第２の制御回路３６のＯＲ回路３６ａの第１および第２の入力端子には、第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４が、それぞれ入力される。そして、このＯＲ回路３６ａの出力が、第２のチップセレクト信号ＣＳ２として、ＤＰＲＡＭ３２に出力される。
【００５２】
図８は、これまでに説明したデータ通信装置３１の動作例を示すタイミングチャートである。なお、同図は、第１実施形態と同様、第１のＣＰＵ３３が、ＤＰＲＡＭ３２の共有用のアドレス空間にアクセスした後、単独用のアドレス空間にアクセスしたときの例を示す。また、以下の説明において、説明の便宜上、回路間の遅延などは無視するものとする。まず、第１のＣＰＵ３３がＤＰＲＡＭ３２の共有用のアドレス空間にアクセス要求する場合には、第１のＣＰＵ３３の基準クロックＣＫの立ち上がりに同期して、第１のアドレスデータＡＤ１がＤＰＲＡＭ３２に出力される（タイミングｔ０）。
【００５３】
また、第１のアドレスデータＡＤ１が出力されるのと同時に、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、共有用のアドレス空間にアクセスすべく、４サイクルの期間（ｔ０〜ｔ４）にわたって「１，０」に設定される。このように、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「１，０」に設定されると、ＯＲ回路３５ａの出力が「１」に立ち上げられ、第１のチップセレクト信号ＣＳ１として、ＤＰＲＡＭ３２に出力される。これにより、ＤＰＲＡＭ３２の共有用のアドレス空間に、４サイクルのアクセスサイクルでアクセスが要求される。ＤＰＲＡＭ３２にアクセスが要求されると、第１実施形態と同様、第１のアドレスデータＡＤ１が、ＤＰＲＡＭ３２に読み込まれ（ｔ０〜ｔ１）、第１のＣＰＵ３３からのアクセス要求と第２のＣＰＵ３４からのアクセス要求が競合するか否かが検出される（ｔ１〜ｔ３）。アクセス要求の競合の有無が確認されると、ＤＰＲＡＭ３２の共有用のアドレス空間にアクセスされ、指定されたアドレスに従い、ＤＰＲＡＭ３２へのデータの書き込み、またはＤＰＲＡＭ３２からのデータの読み出しが行われる（ｔ３〜ｔ４）。
【００５４】
その後、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が「０，０」に設定され、第１のチップセレクト信号ＣＳ１が「０」に立ち下げられる。これにより、ＤＰＲＡＭ３２へのアクセスが終了する（ｔ４）。
【００５５】
さらにその後、第１のＣＰＵ３３がＤＰＲＡＭ３２の単独用のアドレス空間にアクセス要求する場合には、基準クロックＣＫの立ち上がりに同期して、第１のアドレスデータＡＤ１が出力される（ｔ５）。また、第１のアドレスデータＡＤ１が出力されるのと同時に、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、単独用のアドレス空間にアクセスすべく２サイクルの期間（ｔ５〜ｔ７）にわたって「０，１」に設定される。これにより、第１のチップセレクト信号ＣＳ１が「１」に立ち上げられ、ＤＰＲＡＭ３２の単独用のアドレス空間に、２サイクルのアクセスサイクルでアクセスが要求される。
【００５６】
以上のように、本実施形態によれば、第１の制御回路３５は、ＯＲ回路３５ａによって、第１のＣＰＵ３３から出力された第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２の論理和を取得し、取得した出力をＤＰＲＡＭ３２に出力する。このため、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２のうち、いずれか一方のリクエスト信号ＲＥＱを「０」に固定することにより、他方のリクエスト信号ＲＥＱを取り出すことができる。また、第２の制御回路３６も同様にして、第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から１つのリクエスト信号ＲＥＱを取り出すことができる。したがって、簡単な回路構成で、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２または第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から、アクセスを要求するアドレス空間に応じたリクエスト信号ＲＥＱを取り出し、第１および第２のチップセレクト信号ＣＳ１，ＣＳ２として出力することができる。
【００５７】
図９は、本発明の第３実施形態によるデータ通信装置４１を示している。本実施形態では、ＤＰＲＡＭ４２が、第１および第２のチップセレクト信号ＣＳ１，ＣＳ２が「０」に立ち下げられている期間にのみ、アクセスを許可するように構成されている点、および第１および第２の制御回路４５，４６の構成が異なる点を除き、上述した第２実施形態と同様に構成されている。
【００５８】
同図に示すように、第１および第２の制御回路４５，４６は、第２実施形態のＯＲ回路に代えて、ＮＯＲ回路４５ａ，４６ａで構成されている。ＮＯＲ回路４５ａの第１および第２の入力端子には、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２が、それぞれ入力され、ＮＯＲ回路４６ａの第１および第２の入力端子には、第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４が、それぞれ入力される。また、ＮＯＲ回路４５ａの出力が、第１のチップセレクト信号ＣＳ１として、ＤＰＲＡＭ４２に出力される。
【００５９】
以上の構成により、ＤＰＲＡＭ４２の共有用のアドレス空間および単独用のアドレス空間に、それぞれアクセス要求がされる場合には、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２は、アクセスを要求するアドレス空間に応じて、４サイクルまたは２サイクルの期間にわたって「１，０」または「０，１」に設定される。これにより、ＤＰＲＡＭ４２の共有用のアドレス空間にアクセスする場合には、４サイクルの期間にわたって第１のチップセレクト信号ＣＳ１が「０」に立ち下げられ、４サイクルのアクセスサイクルでアクセスが要求される。一方、ＤＰＲＡＭ４２の単独用のアドレス空間にアクセスする場合には、２サイクルの期間にわたって第１のチップセレクト信号ＣＳ１が「０」に立ち下げられ、２サイクルのアクセスサイクルでアクセスが要求される。
【００６０】
以上のように、本実施形態によれば、第１の制御回路４５は、ＮＯＲ回路４５ａによって、第１のＣＰＵ４３から出力された第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２の否定論理和を取得し、取得した出力をＤＰＲＡＭ４２に出力する。このため、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２のうち、いずれか一方の出力を「０」に固定することにより、他方のリクエスト信号ＲＥＱを取り出すことができる。また、第２の制御回路４６も同様にして、第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から１つのリクエスト信号ＲＥＱを取り出すことができる。したがって、第２実施形態と同様、簡単な回路構成で、第１および第２のリクエスト信号ＲＥＱ１，ＲＥＱ２または第３および第４のリクエスト信号ＲＥＱ３，ＲＥＱ４から、アクセスを要求するアドレス空間に応じたリクエスト信号ＲＥＱを取り出し、第１および第２のチップセレクト信号ＣＳ１，ＣＳ２として出力することができる。
【００６１】
なお、本発明は、説明した実施形態に限定されることなく種々の態様で実施することができる。例えば、説明した実施形態では、第１〜第３のＤＰＲＡＭ２〜４の共有用のアドレス空間へアクセスする際、アクセス要求の競合の有無を検出するための期間として２サイクルを設定しているが、これに限らないことは言うまでもなく、アクセス要求の競合の有無を検出できる範囲内で、サイクル数を任意に変更してもよい。また、単独用のアドレス空間へアクセスする際のアクセスサイクルも、例示した２サイクルに限られるものではなく、データ通信が可能な範囲内で、サイクル数を任意に変更してもよい。
【００６２】
さらに、第１実施形態では、第１および第２のＣＰＵ５，６は、いずれも第１〜第３のＤＰＲＡＭ２〜４の３つのＤＰＲＡＭとの間でデータ通信を行っているが、ＤＰＲＡＭの数は、これに限らず２つ以上の任意の数であることは言うまでもない。その場合、選択信号ＳＬおよびメモリ選択信号ＭＳのビット数や、メモリ選択信号ＭＳを受けるＯＲ回路の数を、ＤＰＲＡＭの数に応じて増減すればよい。その他、本発明の趣旨の範囲内で、細部の構成を適宜、変更することができる。
【符号の説明】
【００６３】
１  データ通信装置
２  第１のＤＰＲＡＭ（デバイス）
３  第２のＤＰＲＡＭ（デバイス）
４  第の３ＤＰＲＡＭ（デバイス）
５  第１のＣＰＵ（中央演算回路）
６  第２のＣＰＵ（中央演算回路）
７  第１の制御回路
８  第２の制御回路
９  アドレスデコーダ（デバイス選択回路）
１０  アドレスデコーダ（デバイス選択回路）
３１  データ通信装置
３２  ＤＰＲＡＭ（デバイス）
３３  第１のＣＰＵ（中央演算回路）
３４  第２のＣＰＵ（中央演算回路）
３５  第１の制御回路
３６  第２の制御回路
４１  データ通信装置
４２  ＤＰＲＡＭ（デバイス）
４３  第１のＣＰＵ（中央演算回路）
４４  第２のＣＰＵ（中央演算回路）
４５  第１の制御回路
４６  第２の制御回路
ＲＥＱ１  第１のリクエスト信号
ＲＥＱ２  第２のリクエスト信号
ＲＥＱ３  第３のリクエスト信号
ＲＥＱ４  第４のリクエスト信号
ＳＬ１  第１の選択信号
ＳＬ２  第２の選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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