(57)【要約】【課題】広帯域、高増幅率特性を有し、かつ出力飽和や半導体素子の耐圧に対する設計が容易な増幅回路を提供する。【解決手段】ゲートを入力端子に接続し、ソースを接地した第１のトランジスタ１１１と、ソースを上記第１のトランジスタ１１１のドレインに接続し、ゲートを第２の電源端子７に接続した第２のトランジスタ１２１と、上記第２のトランジスタ１２１のドレインと第１の電源端子６との間に接続された負荷抵抗２を備えた増幅回路において、上記第２のトランジスタ１２１のゲート接地状態の入力抵抗値を、上記増幅器の出力に接続される外部インピーダンス５１と上記負荷抵抗２の合成抵抗値の約半分となるように選択した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲートまたはべースを入力端子に接続し、ソースまたはエミッタを接地した第１のトランジスタと、ソースまたはエミッタを上記第１のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第２の電源端子に接続した第２のトランジスタと、上記第２のトランジスタのドレインまたはコレクタと第１の電源端子との間に接続された負荷抵抗を備えた増幅回路において、
上記第２のトランジスタのゲート接地またはべース接地状態の入力抵抗値を、上記増幅器の出力に接続される外部インピーダンスと上記負荷抵抗の合成抵抗値の約半分の値としたことを特徴とする増幅回路。
【請求項２】
ゲートまたはべースを入力端子に接続し、ソースまたはエミッタを直列帰還抵抗を介して接地した第１のトランジスタと、ソースまたはエミッタを上記第１のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第２の電源端子に接続した第２のトランジスタと、上記第２のトランジスタのドレインまたはコレクタと第１の電源端子との間に接続された負荷抵抗を備えた増幅回路において、
上記第２のトランジスタのゲート接地またはべース接地状態の入力抵抗値を、上記増幅器の出力に接続される外部インピーダンスと上記負荷抵抗の合成抵抗値から直列帰還抵抗値を差し引いた値の約半分の値としたことを特徴とする増幅回路。
【請求項３】
請求項２記載の増幅回路において、前記直列帰還抵抗と並列にピーキング容量が接続されていることを特徴とする増幅回路。
【請求項４】
請求項１ないし３のいずれか一項に記載の増幅回路において、上記第１のトランジスタと第２のトランジスタの接続部に接続する定電流源回路を備えたことを特徴とする増幅回路。
【請求項５】
請求項４記載の増幅回路において、上記定電流源回路の電源は、前記負荷抵抗と前記第２のトランジスタとの間に接続されていることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域で、かつ、出力飽和や半導体素子の耐圧に対する設計の必要となる高入出力電圧を扱う半導体増幅回路に関する。
【背景技術】
【０００２】
従来の半導体増幅回路には、例えば非特許文献１に開示されているような抵抗負荷形エミッタ接地増幅回路がある。この抵抗負荷形エミッタ接地増幅回路は、図９に示したように、エミッタ接地されたトランジスタ１のベースに入力端子４が接続され、トランジスタ１のコレクタに負荷抵抗２を介して電源端子６が接続され、負荷抵抗２とトランジスタ１のコレクタとの間に出力端子５が接続されている。
【０００３】
図１０は、電源端子６にＶＣＣ１の電源電圧を与えた条件のもとで、出力端子５の電位を、接地電位から電源端子６に与えられた電位まで仮想的に変化させた場合に、トランジスタ１を流れる電流値と、負荷抵抗２を流れる電流値を、出力端子５の電位の関数として同時に示したものである。
【０００４】
この従来の増幅回路のバイアス点は、出力端子５から流出する電流値が充分小さい場合、バイアスのみで入力が変化しないときにトランジスタ１を流れる電流値と、負荷抵抗２を流れる電流値が一致する条件によって決まる。このときの出力端子５の電位は、バイアスのみで入力が変化しない場合のトランジスタ１の電流−電圧特性と負荷抵抗４の電流一電圧特性の交点から求められる。
【０００５】
同様に入力値が最大あるいは最小となった場合の出力値も、その場合のトランジスタ１の電流−電圧特性と負荷抵抗２の電流−電圧特性の交点から求められる。図１０から明らかなように、出力の最大値はＶｍａｘ１となり、最小値はＶｍｉｎ１となる。
【非特許文献１】「超ＬＳＩのためのアナログ集積回路設計技術（上）」  Ｐ．Ｒ．グレイ・Ｒ．Ｇ．メイヤー著、永田  穣監訳  １９９０年  培風館刊行  Ｐ．１５８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した従来の増幅器の動作原理によれば、高い増幅率を得るために、負荷抵抗２の値を大きくすると、出力飽和やトランジスタ１の耐圧超過を引き起こしやすい。たとえば、出力の最小値Ｖｍｉｎ１がトランジスタ１の電流−電圧特性の、電流値が出力電圧に対して依存性を持つ領域に入って出力飽和が生じたり、出力の最大値Ｖｍａｘ１がトランジスタ１の耐圧範囲を逸脱してしまったりする。これを防ぐためには、負荷抵抗２の値を小さくし、電源電圧をＶＣＣ２のように下げて、点線で示したような電流−電圧特性にすればよいが、増幅率を下げねばならないこと、また広帯域増幅器としては、出力側の特性インピーダンスに整合させる条件に合わせることができなくなるなどの問題点があった。
【０００７】
本発明は、かかる従来の増幅器の問題に鑑みてなされたもので、広帯域、高増幅率特性を有し、かつ出力飽和や半導体素子の耐圧に対する設計が容易な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このために第１の発明による増幅回路は、ゲートまたはべースを入力端子に接続し、ソースまたはエミッタを接地した第１のトランジスタと、ソースまたはエミッタを上記第１のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第２の電源端子に接続した第２のトランジスタと、上記第２のトランジスタのドレインまたはコレクタと第１の電源端子との間に接続した負荷抵抗を備え、上記第２のトランジスタを、そのゲート接地またはべース接地状態の入力抵抗値が、上記増幅器の駆動するべき外部インピーダンスと上記負荷抵抗の合成抵抗値の約半分の値となるようなトランジスタとしたことに特徴を有する。
【０００９】
第２の発明による増幅回路は、ゲートまたはしべースを入力端子に接続し、ソースまたはエミッタを直列帰還抵抗を介して接地した第１のトランジスタと、ソースまたはエミッタを上記第１のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第２の電源端子に接続した第２のトランジスタと、上記第２のトランジスタのドレインまたはコレクタと第１の電源端子との間に接続した負荷抵抗を備え、上記第２のトランジスタを、そのゲート接地またはべース接地状態の入力抵抗値が、上記増幅器の駆動するべき外部インピーダンスと上記負荷抵抗の合成抵抗値から直列帰還抵抗値を差し引いた値の約半分の値となるようなトランジスタとしたことに特徴を有する。
【００１０】
前記直列帰還抵抗と並列にピーキング容量を接続してもよい。
【００１１】
第３の発明による増幅回路は、第１の発明または第２の発明による増幅回路において、第１のトランジスタと第２のトランジスタの接続部に接続する定電流源回路を備えたことに特徴を有する。
【００１２】
定電流源回路の電源を、前記負荷抵抗と第２のトランジスタとの間に接続してもよい。
【発明の効果】
【００１３】
本発明によれば、直列に接続される第１のトランジスタと第２のトランジスタに均一に電圧がかかるように設定できるため、高出力を得る場合にも、出力飽和を抑制し、耐圧超過を緩和することが簡単な回路構成で実現できる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の増幅回路の第１実施形態の実施例１を示す回路図である。実施例１はトランジスタとしてＦＥＴを使用してある。この実施例１では、第１のトランジスタ１１１（１１）のソースが接地され、ゲートに入力端子４が接続され、第２のトランジスタ１２１（１２）のソースが上記第１のトランジスタ１１１のドレインに接続され、ゲートが第２の電源端子７に接続され、上記第２のトランジスタ１２１のドレインに負荷抵抗２を介して第１の電源端子６が接続されている。第２のトランジスタ１２１と負荷抵抗２との間に出力端子５が接続され、出力端子５に、外部回路５０の外部インピーダンス５１が接続されている。
【００１５】
図２は、第１実施形態をバイポーラトランジスタで実現した実施例２を示している。この実施例２では、第１のトランジスタ１１２（１１）のエミッタが接地され、ベースに入力端子４が接続され、第２のトランジスタ１２２（１２）のエミッタが上記第１のトランジスタ１１２のコレクタに接続され、ベースが第２の電源端子７に接続され、上記第２のトランジスタ１２２のコレクタに負荷抵抗２を介して第１の電源端子６が接続されている。第２のトランジスタ１２２と負荷抵抗２との間に出力端子５が接続され、出力端子５に、外部回路５０の外部インピーダンス５１が接続されている。
【００１６】
図３は、本発明による第２実施形態の実施例１を示す回路図である。第２実施形態の実施例１は、第１実施形態の実施例１同様の回路において、第１のトランジスタ１１１のソースを帰還抵抗３を介して接地してある。この構成以外の回路構成は、図１に示した第１実施形態の実施例１と同様である。
【００１７】
図４は、本発明による第２実施形態の実施例２を示す回路図である。第２実施形態の実施例２は、第１実施形態の実施例２同様の回路において、第１のトランジスタ１１２のエミッタを帰還抵抗３を介して接地してある。この構成以外の回路構成は、図２に示した第１実施形態の実施例２と同様である。
【００１８】
図８は第１実施形態と第２実施形態の動作を併せて説明する図である。第１実施形態は、第２実施形態において帰還抵抗３の抵抗値を０とおいた特殊な場合に相当するため、第２実施形態について詳細に説明する。帰還抵抗３の抵抗値を０とした場合、帯域は下がるが、利得が上がるという効果がある。
【００１９】
まず直流的なバイアスの設定の方法を説明する。入力のバイアス電圧がＶＩＮのときに第１のトランジスタＱ１（１１）を流れる電流値をＩとする。第２のトランジスタＱ２（１２）にも電流Ｉが流れるため、第１のトランジスタＱ１と第２のトランジスタＱ２のゲート−ソース間電位は等しくなる。このため、第１のトランジスタＱ１のドレイン−ソース間にかかる電圧ＶＤＳ１は第２の電源端子７の電圧ＶＧＧによって定まり、ＶＧＧ＝ＶＤＳ１＋ＶＩＮとなる。
【００２０】
また、第２のトランジスタＱ２にかかる電圧は第１の電源端子６の電圧ＶＤＤで定まり、ＶＤＤ＝ＶＤＳ１＋ＶＤＳ２＋（ＲＬ＋ＲＦ）Ｉとなる。ここで、ＶＤＳ２は第２のトランジスタＱ２のドレイン−ソース間にかかる電圧、ＲＬは負荷抵抗２の抵抗値、ＲＦは帰還抵抗３の抵抗値である。このため、ＶＤＤ＝２ＶＤＳ１＋（ＲＬ＋ＲＦ）Ｉとなるように第１の電源端子６の電圧ＶＤＤを選べば、第１のトランジスタＱ１と第２のトランジスタＱ２のドレイン−ソース間にかかる電圧ＶＤＳ１、ＶＤＳ２を等しくすることができる。
【００２１】
次に、入力端子４に信号が入力された場合を説明する。入力端子４にｖｉｎの信号が入力されて、ｉの電流の変化があったとする。帰還抵抗３にかかる電圧の変化はＲＦｉ、第１のトランジスタＱ１のドレイン−ソース間にかかる電圧の変化は−ＺＩＮ２ｉ−ＲＦｉ、負荷抵抗２にかかる電圧の変化は−ＲＦＺｅｘｔｉ／（ＲＦ＋Ｚｅｘｔ）となる。ここで、ＺＩＮ２は、第２のトランジスタＱ２のゲート接地状態の入力抵抗値である。
【００２２】
これらの値から、第２のトランジスタＱ２のドレイン−ソース間にかかる電圧ｖｄｓ２の変化は、−ＲＦＺｅｘｔｉ／（ＲＦ＋Ｚｅｘｔ）＋ＺＩＮ２ｉとなる。この値が、第１のトランジスタＱ１のドレイン−ソース間にかかる電圧の変化と等しければ電圧の変化は第１のトランジスタＱ１と第２のトランジスタＱ２で均等に生じることとなる。そうなるための条件は、ＺＩＮ２＝｛ＲＦＺｅｘｔ／（ＲＦ＋Ｚｅｘｔ）−ＲＦ｝／２である。すなわち、第２のトランジスタＱ２のゲート接地状態の入力抵抗値ＺＩＮ２を、外部インピーダンス５１と上記負荷抵抗２の合成抵抗値ＲＦＺｅｘｔ／（ＲＦ＋Ｚｅｘｔ）から直列帰還抵抗値ＲＦを差し引いた値の半分の値に設定することである。
【００２３】
これは、第１実施形態のようにＲＦ＝０（負荷抵抗３の抵抗値が０）の場合であれば、ＺＩＮ２＝ＲＦＺｅｘｔ／（２ＲＦ＋２Ｚｅｘｔ）となり、第２のトランジスタＱ２のゲート接地状態の入力抵抗値ＺＩＮ２が外部インピーダンス５１と上記負荷抵抗３の合成抵抗値の半分の値となる。この条件が成り立つように第２のトランジスタＱ２のゲート接地状態の入力抵抗値ＺＩＮ２を設定すると、第１のトランジスタＱ１と第２のトランジスタＱ２のドレイン−ソース間電圧は、バイアスも入力信号による変化分も第１のトランジスタＱ１と第２のトランジスタＱ２に均等に分配され、単独のトランジスタで同じ増幅率を得る場合と異なり、出力飽和や耐圧超過に関する制約が電圧にして倍に緩和される。図８ではＦＥＴ増幅回路の実施例について説明したが、バイポーラトランジスタ増幅回路の実施例でも全く同じ説明が成立する。
【００２４】
本発明では、第２のトランジスタ１２（１２１、１２２）のゲート接地またはべース接地状態の入力抵抗値を、外部インピーダンス５１と負荷抵抗２の合成抵抗値の半分の値に選ぶことに特徴があるが、デバイスの特性にはばらつきがあるため、厳密に半分にする必要はない。実際のデバイスの特性を勘案して、厳密に半分の値から一定の設定余裕を得ることができる。
【００２５】
図１〜４に示した第１実施形態の実施例１、２、第２実施形態の実施例１、２の増幅回路はカスコード接続という高利得と広帯域を両立する回路構成と同様の構成となっている。カスコード接続は、第１のトランジスタ１１の増幅率を下げ、第２のトランジスタ１２の増幅率を非常に大きくすることによって、ミラー効果を抑制し、高利得と広帯域を両立している。これを実現するためには、第２のトランジスタ１２のゲート接地ないしべース接地状態の入力抵抗値は、外部インピーダンス５１と負荷抵抗２の合成抵抗値の半分よりもはるかに小さい値である必要がある。
【００２６】
このため、通常用いられているカスコード接続を用いた増幅器には、本発明のような効果はない。本発明では、第２のトランジスタ１２のゲート接地ないしべース接地状態の入力抵抗値を、外部インピーダンス５１と負荷抵抗２の合成抵抗値の半分の値に選んであるので、通常のカスコード接続のようなミラー効果抑制の効果はないが、出力飽和や耐圧超過を容易に抑制できるという効果がある。
【００２７】
図５は、図３に示した第２実施形態の実施例１の増幅回路において、帰還抵抗３に対して並列にピーキング容量３１を配した実施例３を示したものである。この実施例３においても、前述した説明が成り立つため、図１〜４に示した増幅回路と同様に出力飽和・耐圧超過を抑制する効果がある。
【００２８】
図６および図７は本発明による第３実施形態の実施例１および実施例２を示す図である。第３実施例形態の実施例１は、第１実施形態の実施例１において、第１のトランジスタ１１１と第２のトランジスタ１２１の接続部（ドレインとソース間）に定電流源回路８を接続したことに特徴を有する。第３実施形態の実施例２は、実施例１において、第１のトランジスタ１１１と第２のトランジスタ１２１の接続部に接続した定電流源回路８を、その電源端子を出力端子５に接続して第２のトランジスタ１２と並列に接続したことに特徴を有する。
【００２９】
第３実施形態によれば、定電流源回路８を第１のトランジスタ１１１と第２のトランジスタ１２２の接続部に接続することによって、第１のトランジスタ１１１と第２のトランジスタ１２２のゲート幅もしくはエミッタ面積を同一にする必要がなくなり、設計の自由度をより大きくすることができるという利点が生じる。ただし、第１実施形態および第２実施形態は、第３実施形態と比較して回路構成は簡単である。
【００３０】
例えば、第１のトランジスタ１１１の方が第２のトランジスタ１２１よりもゲート幅もしくはエミッタ面積が大きければ、第２のトランジスタ１２１で過剰となるバイアス電流を定電流源回路８によって吸収する。また、その逆であれば、他の端子８１を電源端子として電源端子から定電流源回路８を介して電流を供給する。
【００３１】
例えば、第２のトランジスタ１２１のゲート幅が第１のトランジスタ１１１のゲート幅の６０％である場合には、バイアス電流Ｉの４０％を定電流源回路８で吸収する。そうすることによって、第１のトランジスタ１１１と第２のトランジスタ１２１のゲート−ソース間電圧もしくはべース−エミッタ間電圧が第１のトランジスタ１１１と第２のトランジスタ１２２とで等しくすることができ、図８の説明と同様の直流的なバイアス条件を設定することができる。
【００３２】
入力端子４に信号が入力された場合についても、定電流源回路８のインピーダンスは非常に大きいため、図８に対する説明がそのまま成立し、出力飽和・耐圧超過を緩和する効果を得ることができる。定電流源回路８の他の端子８１は、電流の入出力方向に応じて高電位か低電位の一定電位に設定することができ、第１の電源端子６や接地と共通にしてもよい。また、定電流源回路８は、図１、図２、図５に示した実施例の第１のトランジスタ１１と第２のトランジスタ１２との間に接続してもよい。
【産業上の利用可能性】
【００３３】
本発明は、電子産業分野で広く利用されるトランジスタの増幅回路に関するものであり、増幅回路の駆動可能な電圧範囲を拡張するために、従来の回路構成に対して、トランジスタをタンデム構成としたことを特徴とする。本発明により、出力飽和耐性や耐圧に優れた増幅回路を実現できるという大きな効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】本発明の増幅回路の第１実施形態の実施例１を示す図である。
【図２】本発明の増幅回路の第１実施形態の実施例２を示す図である。
【図３】本発明の増幅回路の第２実施形態の実施例１を示す図である。
【図４】本発明の増幅回路の第２実施形態の実施例２を示す図である。
【図５】本発明の増幅回路の第２実施形態の実施例３を示す図である。
【図６】本発明の増幅回路の第３実施形態の実施例１を示す図である。
【図７】本発明の増幅回路の第３実施形態の実施例２を示す図である。
【図８】本発明の効果を説明する図である。
【図９】従来の増幅回路の例を示す図である。
【図１０】従来の増幅回路の動作を示す図である。
【符号の説明】
【００３５】
１    トランジスタ
１１  １１１  １１２  第１のトランジスタ
１２  １２１  １２２  第２のトランジスタ
２    負荷抵抗
３    帰還抵抗
３１    ピーキング容量
４    入力端子
５    出力端子
５０    外部回路
５１    外部インピーダンス
６    第１の電源端子
７    第２の電源端子
８    定電流源回路
８１    定電流源回路用電源端子
【図１】
2005130160.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005130160.tif 000010
【図９】
2005130160.tif 000011
【図１０】
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