(57)【要約】【課題】フェイスダウン実装における接続信頼性の高い半導体パッケージを提供し、またフェイスダウン実装における配線基板と半導体チップとのアライメントの簡略化が可能な半導体パッケージの製造方法を提供する。【解決手段】大径チップ（半導体チップ）３上に、複数の配線基板４と小径チップ（他の半導体チップ）３とがフェイスダウン実装された半導体パッケージ１である。大径チップ３上には放熱板を搭載しても良く、配線基板にはスリットを設けても良い。このような半導体パッケージ１の製造においては、大径チップ３毎に分割する前のウェハに対して、配線基板４や小径チップ３をフェイスダウン接続し、その後ウェハを大径チップ３毎に分割する。【選択図】図１
2005044989.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップ上にフェイスダウン実装された配線基板とを備え、
前記配線基板が複数に分割されている
ことを特徴とする半導体パッケージ。
【請求項２】
請求項１記載の半導体パッケージにおいて、
前記配線基板にスリットが設けられている
ことを特徴とする半導体パッケージ。
【請求項３】
請求項１記載の半導体パッケージにおいて、
前記半導体チップ上には、前記配線基板と共に他の半導体チップおよび放熱板の少なくとも一方が搭載されている
ことを特徴とする半導体パッケージ。
【請求項４】
半導体チップと、
前記半導体チップ上にフェイスダウン実装された配線基板とを備え、
前記配線基板にスリットが設けられている
ことを特徴とする半導体パッケージ。
【請求項５】
請求項４記載の半導体パッケージにおいて、
前記半導体チップ上には、前記配線基板と共に他の半導体チップおよび放熱板の少なくとも一方が搭載されている
ことを特徴とする半導体パッケージ。
【請求項６】
複数の半導体チップ部分が形成されたウェハ上に配線基板をフェイスダウンで実装する工程と、
前記ウェハを前記半導体チップ毎に分割する工程とを行う
ことを特徴とする半導体パッケージの製造方法。
【請求項７】
請求項６記載の半導体パッケージの製造方法において、
前記ウェハ上に配線基板を実装する工程では、予め前記半導体チップ部分毎に分割された各配線基板を当該ウェハ上に実装する
ことを特徴とする半導体パッケージの製造方法。
【請求項８】
請求項７記載の半導体パッケージの製造方法において、
前記ウェハ上に配線基板を実装する工程では、前記各半導体チップ部分に対してさらに複数に分割された配線基板を実装する
ことを特徴とする半導体パッケージの製造方法。
【請求項９】
請求項６記載の半導体パッケージの製造方法において、
前記ウェハを分割する工程で前記配線基板も同時に分割する
ことを特徴とする半導体パッケージの製造方法。
【請求項１０】
請求項６記載の半導体パッケージの製造方法において、
前記ウェハ上に配線基板を実装した後、前記ウェハを前記半導体チップ毎に分割する前に、前記配線基板をダイシングすることによって、当該配線基板を複数に分割するかまたは当該配線基板にスリットを設ける
ことを特徴とする半導体パッケージの製造方法。
【請求項１１】
請求項６記載の半導体パッケージの製造方法において、
前記ウェハを前記半導体チップ毎に分割する前に、前記ウェハの各半導体チップ上に他の半導体チップおよび放熱板の少なくとも一方を実装する工程を行う
ことを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関し、特には半導体チップと配線基板とをフェイスダウン実装してなる半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
半導体パッケージの小型化、および高密度化を目的として、配線基板に対して半導体チップをフェイスダウンで実装する実装方式（いわゆるフリップチップ実装）が行われている。また、１つのパッケージ内に複数の半導体チップを組み込むことで、実質的な多機能化を実現したもの半導体パッケージも知られている。
【０００３】
図１１には、このような構成の半導体パッケージのうち、パッケージサイズの小型化を図ることを目的として提案された半導体パッケージの一構成を示す。この半導体パッケージ３０１は、大径の半導体チップ３０２がフェイスダウン実装された配線基板３０３に開口部３０４を設け、この開口部３０４内に小径の半導体チップ３０５をはめ込み、大径の半導体チップ３０２に対して小径の半導体チップ３０５をフェイスダウン実装してなる構成となっている。このような半導体パッケージ３０１においては、配線基板３０３における小径の半導体チップ３０５の実装面側に、当該半導体パッケージ３０１をマザーボードに実装するためのランド３０６が配置されている。
【０００４】
このような構成の半導体パッケージ３０１を製造する場合には、開口部３０４を有する配線基板３０３に対して大径の半導体チップ３０２を実装した後、配線基板３０３の開口部３０４内にはめ込む状態で小径の半導体チップ３０５を大径の半導体チップ３０２に対してフェイスダウンで実装する。またこのような手順の他にも、予め大径の半導体チップ３０２に小径の半導体チップ３０５をフェイスダウンで実装し、その後、小径のチップ３０５を配線基板３０３の開口部３０４内にはめ込む状態で、配線基板３０３に対して大径の半導体チップ３０２をフェイスダウンで実装する手順であっても良い（以上、下記特許文献１参照）。
【０００５】
【特許文献１】特開２００１−３０８２５３号公報（図１、段落００１４〜００２１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、配線基板に対して半導体チップをフェイスダウンで実装してなる半導体パッケージにおいては、半導体チップと配線基板との間の線膨張率の違いによる応力がこれらの接合部に加わり、半導体チップの機能面側にクラックが発生する恐れがある。このため、実装状態での接続信頼性を確保することが困難である。また、上述した応力によって、配線基板と大径の半導体チップとが重なる分部で、半導体パッケージに反りが生じる場合もある。
【０００７】
特に、図１１を用いて説明した構成の半導体パッケージ３０１は、配線基板３０３を大径の半導体チップ３０２と同程度の大きさにまで縮小することにより最も小型化された状態となる。しかしながら、このような状態においては、半導体パッケージ３０１をマザーボードに実装するためのランド３０６が、大径の半導体チップ３０２と重なる位置に配置されることになる。このため、ランド３０６が形成された配線基板３０３部分も、上述した応力によって大きな反りが生じることになり、マザーボード上への半導体パッケージ３０１の実装が困難となる。また、なんとか実装できたとしても、ヒートサイクル試験においての、半導体パッケージ３０１の反りや変形、さらにはマザーボード−配線基板３０３−大径の半導体チップ３０２間の線膨張率の違いによるせん断方向の応力により、実装状態での接続信頼性を確保することが難しくなる。したがって、図１１を用いて説明した構成の半導体パッケージ３０１では、配線基板３０３を大径の半導体チップ３０２と同程度の大きさにまで縮小することは、事実上、困難であった。
【０００８】
また、上述した半導体パッケージの製造方法においては、配線基板に対して半導体チップのフェイスダウン実装が行われている。しかしながら、通常、配線基板に設けられるアライメントマークには、配線基板の製造プロセス上、半導体チップやこれらを分割する前のウェハに設けられるアライメントマーク程の高精度が要求されることはない。このため、分割前の配線基板に対して半導体チップの実装を行う場合、各半導体チップをフェイスダウン実装する毎に、その半導体チップがフェイスダウン実装される配線基板エリアのアライメントマークを用いた位置合わせを行う必要があり、非常に手間が掛かっていた。
【０００９】
そこで本発明は、フェイスダウン実装における接続信頼性が高く、かつ実装面積が半導体チップと同程度にまで縮小可能な半導体パッケージを提供すること、およびフェイスダウン実装における配線基板と半導体チップとのアライメントの簡略化が可能な半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するため本発明の第１の半導体パッケージは、半導体チップ上に配線基板をフェイスダウン実装してなるもので、配線基板が複数に分割されていることを特徴としている。
【００１１】
このような構成の第１の半導体パッケージでは、配線基板と半導体チップとの間の線膨張係数の違いによって生じる応力が、分割された各配線基板部分に分散される。このため、半導体チップと各配線基板との接合部に加わる応力を小さくすることができ、さらに接続に伴う上記線膨張係数の差による半導体パッケージの反りが低減される。
【００１２】
また本発明の第２の半導体パッケージは、半導体チップ上に配線基板をフェイスダウン実装してなるもので、配線基板にスリットが設けられていることを特徴としている。
【００１３】
このような構成の第２の半導体パッケージでは、配線基板と半導体チップとの間の線膨張係数の違いによって生じる応力が、配線基板のスリット部で吸収される。すなわち、応力が発生した場合に、このスリット部において応力が吸収され、半導体チップと配線基板との接合部に加わる応力が分散される。このため、この接合部に加わる応力を小さくすることができ、さらに接続に伴う上記線膨張係数の差による半導体パッケージの反りが低減される。
【００１４】
また、本発明の半導体パッケージの製造方法は、先ず、複数の半導体チップ部分が形成されたウェハ上に配線基板をフェイスダウン実装した後、ウェハを半導体チップ毎に分割することを特徴としている。
【００１５】
このような製造方法では、半導体チップ毎に分割する前のウェハに対して配線基板をフェイスダウン実装するため、ウェハに設けられた精度の高いアライメントマークを用いてウェハと配線基板との位置合わせ（アライメント）が行われる。したがって、半導体チップ部分毎のアライメントマークの検出を行う必要はなく、ウェハ上の２点のアライメントマークを検出するのみでウェハ上の全てのマウント位置を算出する事が可能となりアライメントの簡略化が図られる。この際、配線基板が、各半導体チップ部分に対応して分割されたものであっても、各配線基板の実装毎に、対応する半導体チップ部分のアライメントマークを確認する手順を行う必要はない。一方、配線基板が分割前のものであれば、ウェハに対して正確に位置合わせした状態で配線基板を実装した後に、ウェハと配線基板とを同時に分割することもでき、分割の工程を１工程省くこともできる。
【発明の効果】
【００１６】
以上説明したように本発明の半導体パッケージによれば、フェイスダウン実装された配線基板と半導体チップとの間の線膨張係数の違いによって生じる応力を分散することができ、これにより半導体チップと配線基板との接合部に加わる応力を小さく抑えて接合部にクラックが発生することを防止できる。この結果、フェイスダウン実装における接続信頼性を確保することが可能である。
【００１７】
またさらに、上記応力が分散されることにより、半導体パッケージの反りが防止される。このため、この半導体パッケージをマザーボードに実装した場合にも、上記応力が分散されることによって配線基板とマザーボードとの接合部に加わる応力を小さくすることができ、半導体パッケージをマザーボード上へ実装してなる半導体装置の信頼性の向上をも図ることが可能になる。また、半導体パッケージをマザーボードに実装するためのランドを、半導体チップと重なるような配線基板部分に設けた場合であってもランドの配置位置を平坦に保つことができ、この半導体パッケージのマザーボード上への実装が容易になる。この結果、半導体チップと同程度の大きさの領域のみに配線基板を配置した構成が実質的に可能となり、半導体パッケージの小型化を達成することができ、実装面積を半導体チップと同程度にまで縮小することが可能となる。
【００１８】
しかも、
【００１９】
また本発明の半導体パッケージの製造方法によれば、半導体チップ毎に分割する前のウェハに対して配線基板を実装することで、フェイスダウン実装におけるアライメント精度の向上と簡略化を図ることができ、これによって半導体パッケージの生産性の向上を達成することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の半導体パッケージ及びその製造方法を図面に基づいて詳細に説明する。尚、各図を用いて説明する各実施の形態において、共通の部材には同一の符号を付し、重複する説明は省略することとする。
【００２１】
＜半導体パッケージの構造−１＞
図１は、本発明の半導体パッケージの第１例を示す断面図および平面図であり、図１（１）は図１（２）の平面図におけるＡ−Ａ’断面に相当する。これらの図に示す半導体パッケージ１は、大径の半導体チップ（以下、大径チップと記す）２上に、これよりも小径の半導体チップ（以下、小径チップと記す）３および複数枚に分割された配線基板４を、バンプ５を介してフェイスダウンで実装してなるものである。
【００２２】
このうち、大径チップ２は、例えばロジック系の半導体素子からなり、その表面には電極パッド２ａが設けられている。そして、電極パッド２ａ上に設けられたバンプ５によって、小径チップ３および配線基板４との接続が図られている。
【００２３】
一方、小径チップ３は、例えばメモリ系の半導体素子からなり、その表面には電極パッド３ａが設けられている。そして、電極パッド３ａ上に設けられたバンプ５によって、大径チップ２との接続が図られている。尚、この小径チップ３は、図示したように大径チップ２の中央部に実装されていることが好ましいが、このような実装位置に限定されることはない。
【００２４】
そして、配線基板４は、通常のプリント基板、セラミック基板、ポリイミド樹脂などからなるフィルム状の配線基板であり、特にここでは複数に分割された（図面においては４分割された）状態で大径チップ２上に実装されている。分割された各配線基板４は、大径チップ２に対する実装面に配線４ａが設けられており、この配線４ａの一部からなる電極パッド上に設けられたバンプ５によって大径チップ２との接続が図られている。また、配線基板４において、配線４ａが設けられている実装面と反対側の面（裏面）に複数の電極パッド（いわゆるランド）４ｂが配列形成されている。このランド４ｂは、図示した半導体パッケージ１を外部の実装基板上に搭載する際の接続部として用いられるものであり、ここでの図示を省略した接続孔を介して実装面側の配線４ａと接続されている。
【００２５】
尚、図示したように、配線基板４の表面にランド４ｂが露出している場合、この半導体パッケージ１はＬＧＡ(land Grid Array)構成の半導体パッケージとなる。一方、ランド４ｂにさらにバンプが形成されている場合、この半導体パッケージはＢＧＡ(Ball Grid Array)構成の半導体パッケージとなる。そして、本発明は、ランド４ｂ上にバンプを設けたＢＧＡであっても良い。
【００２６】
また、配線基板４は、配線４ａが形成されている実装面の裏面にランド４ｂが引き出されていれば、特にその構成が限定されることはない。
【００２７】
そして、上述した構成の配線基板４は、ここでの図示を省略した外部の実装基板上に半導体パッケージ１を搭載する場合の安定性を確保することを目的として、図示したように小径チップ３を囲むように大径チップ２上に配置されているか、少なくとも小径チップ３を挟むように大径チップ２上に配置されていることが好ましい。
【００２８】
尚、図面においては、大径チップ２の外径内に配線基板４および小径チップ３が納まっている状態を示した。しかしながら、大径チップ２の外側に配線基板４の一部がはみ出した状態となっていても良い。また、上述したように、外部のマザーボードに搭載した場合の安定性が確保されるのであれば、小径チップ３の一部が、大径チップ２の外側にはみ出した配置状態となっても良い。
【００２９】
以上のようなマザーボードへの実装状態において、大径チップ２と小径チップ３および各配線基板４との間は、ここでの図示を省略した樹脂（接着剤も含む）６によって封止されていることとする。この封止用の樹脂６は、大径チップ２の表面全体を覆う状態で設けられても良く、これにより大径チップ２と小径チップ３との間の樹脂６と大径チップ２と各配線基板４との間の樹脂６とが連続していても良い。
【００３０】
また、図２に示すように、封止用の樹脂６は、例えば大径チップ２と小径チップ３との間と、大径チップ２と各配線基板４との間とで分断された状態で設けられていても良い。
【００３１】
さらに、ここでの図示は省略したが、メモリ（小径チップ）３から発生するノイズのシールドや、外部からメモリに影響を与えるノイズのシールドとして、大径チップ２と小径チップ３との間に導電層を設けることで、メモリ（小径チップ３）やロジック（大径チップ２）の誤動作を防止する構成としても良い。この導電層は、例えば小径チップ３の表面に絶縁膜（図示省略）を介して設けられ、大径チップ２に対しても絶縁状態を保って設けられることとし、例えばグランドまたは電源ラインに接続させても良い。この場合、導電層と大径チップ２との間に樹脂が充填されることになる。
【００３２】
図３には、上述した構成の半導体パッケージ１を外部のマザーボード１０上に搭載した状態を示す。この図に示すように、半導体パッケージ１は、マザーボード１０上の配線パターン１０ａ形成面に対して、配線基板４が配置された面を対向させ、配線基板４のランド４ｂとマザーボード１０の配線パターン１０ａとの間をバンプ１２によって接続させた状態でマザーボード１０上に搭載される。また、小径チップ３も、導電性ペースト１４などを用いてマザーボード１０表面の配線パターン１０ａに接着させることで、電源の安定性と小径チップ３の放熱を確保することが好ましい。この導電性ペースト１４には、銀（Ａｇ）やＣｕを混入させた樹脂を好適に用いることができる。
【００３３】
尚、ここでの図示は省略したが、マザーボード１０と小径チップ３との間に、放熱板を設けても良い。この放熱板は、好ましくは小径チップ３を構成する半導体基体と同様の熱膨張率を有する材料を用いることで、小径チップ３の反りを防止することができる。例えば小径チップ３がシリコンからなる場合には、放熱板としてシリコン（Ｓｉ）やインコネル等を好適に用いることができる。
【００３４】
以上説明したように、図１および図２を用いて説明した第１例の半導体パッケージ１によれば、大径チップ２上に、複数に分割された配線基板４を実装する構成としたことにより、配線基板４と大径チップ２との間の線膨張係数の違いによって生じる応力が、各配線基板４に分散される。このため、配線基板４が一枚の板状で有る場合と比較して、大径チップ（半導体チップ）３と各配線基板４との接合部に加わる応力を小さくすることができる。この結果、線膨張係数が異なる大径チップ３とこれにフェイスダウンで実装された配線基板４との間の接合部に信頼性試験でクラックが発生することを防止でき、フェイスダウン実装における接続信頼性を確保することが可能である。
【００３５】
そして、特に図２に示したように、大径チップ２上の樹脂６が不連続である場合、樹脂６を介して伝わる応力が分断されることになり、応力を緩和する効果が高い。ただし、大径チップ２の表面の封止を目的とした場合、大径チップ２の表面全体が樹脂で覆われていることが好ましい。
【００３６】
またさらに、上記応力が分散されることにより、半導体パッケージ１自体の反りが防止される。このため、この半導体パッケージ１をマザーボード１０に実装した状態においても、上記応力が分散されることによって配線基板４とマザーボード１０との接合部に加わる応力を小さくすることができ、半導体パッケージ１をマザーボード１０上へ実装してなる半導体装置が信頼性試験で破壊されることもなく、当該半導体装置の信頼性の向上をも図ることが可能になる。しかも、半導体パッケージ１をマザーボードに実装するためのランド４ｂを、大径チップ２と重なるような配線基板４部分に設けた場合であってもランド４ｂの配置位置を平坦に保つことができる。したがって、図３に示すように、この半導体パッケージ１のマザーボード１０上への実装が容易になる。この結果、半導体チップ１と同程度の大きさの領域のみに配線基板４を配置した構成が実質的に可能となり、半導体パッケージ１の小型化を達成することができ、実装面積を半導体チップと同程度にまで縮小することが可能となる。
【００３７】
また、通常、パッケージ厚を薄くするために半導体チップを薄型化する場合があるが、薄膜化した半導体チップを基板１上に接合した場合には、半導体パッケージの反りが大きくなるため、マザーボード上への半導体チップの搭載が困難になる。しかし、本実施形態においては、小径チップ３と大径チップ２とが対向して重ね合わされるためチップ厚が確保され、半導体パッケージ１の反りが小さく抑えられる。このため、図３を用いて説明したマザーボード１０上への搭載もさらに容易になる。
【００３８】
尚、以上の第１例においては、１つの大径チップ２に対して１つの小径チップ３を実装した半導体パッケージ１を説明した。しかし、本発明の半導体パッケージはこれに限定されることはなく、１つの大径チップ２に対して複数の小径チップ３を実装しても良い。この場合、大径チップ２の表面側に対して、各小径チップ３の表面側をそれぞれ対向させた状態でこれらの小径チップ３が配置されることとする。またこの場合、大径チップ２上に実装される複数の配線基板４のうちの幾つかは、これらの小径チップ３間に配置されても良い。このような構成にすることにより、大径チップ２の各部に対しての基板４および小径チップ３の置状態の自由度の向上を図ることができる。ただし、配線基板４は、大径チップ３の外周側に均等に配置されることが好ましく、これによって外部のマザーボード上に当該半導体パッケージを搭載する場合の安定性が確保される。
【００３９】
また、第１例においては、大径チップ２に対して小径チップ３と複数の配線基板４を実装した半導体パッケージ１を説明した。しかし、本発明の半導体パッケージはこれに限定されることはなく、小径チップ３に換えて放熱板を大径チップ２の実装面側に設けたり、大径チップ２の実装面側に小径チップ３を実装すると共に放熱板を設けた構成であっても良い。この場合、放熱板と大径チップ２とが電気的に接続されることはなく、樹脂６によって大径チップ２に対して放熱板が固定された状態となる。
【００４０】
＜半導体パッケージの構成−２＞
図４は、本発明の半導体パッケージの第２例を示す断面図および平面図であり、図４（１）は図４（２）の平面図におけるＡ−Ａ’断面に相当する。これらの図に示す半導体パッケージ１’と、図１を用いて説明した第１例の半導体パッケージとの異なるところは、配線基板４’の平面形状にあり他の構成は同様であることとする。
【００４１】
すなわち、これらの図に示す半導体パッケージ１’における配線基板４’は、例えばドーナツ形状に成形された1枚の板状である。この配線基板４’は、大径チップ２上に実装された小径チップ３が収納される程度の内径の開口部４ｃを有し、小径チップ３を囲む状態で大径チップ２上に実装されている。そして特に、この配線基板４’には、実装面から裏面に貫通するスリットＳが複数箇所に設けられている。これらのスリットＳは、例えば図示したように配線基板４’の外周から内周側に向かって設けられている。
【００４２】
尚、このような構成の配線基板４’は、ここでの図示を省略した外部のマザーボード上に半導体パッケージ１を搭載する場合の安定性を確保することを目的として、図示したように小径チップ３を囲むように大径チップ２上に配置されているか、少なくとも小径チップ３を３方向から囲むように大径チップ２上に配置されていることが好ましい。また、図面においては、大径チップ２の外径内に配線基板４’および小径チップ３が納まっている状態を示した。しかしながら、大径チップ２の外側に配線基板４’の一部、場合によっては小径チップ３の一部がはみ出した状態となっていても良い。
【００４３】
また、スリットＳも、図示したような外周から内周側に向かって設けられている構成に限定されることはなく、配線基板４’に対して均等に設けられていることが好ましい。スリットＳの他の構成としては、例えば、図５の平面図に示すように、配線基板４’の裏面（すなわちランド４ｂが露出する面）に、その深さ方向に設けられた溝状のものであっても良い。尚、この溝状のスリットＳは、大径チップ２に対向する実装面側に設けられても良く、さらに実装面と裏面の両側に設けられても良い。ただし、図示したように、裏面側のみに設けることにより、配線基板４’の実装面側における配線４ａの配置状態の自由度を確保することができる。
【００４４】
そして、このような構成の配線基板４’を有する半導体パッケージ１’を外部のマザーボード上に搭載した状態は、第１例において図３を用いて説明したと同様である。
【００４５】
以上説明したように、図４および図５を用いて説明した第２例の構成の半導体パッケージ１’によれば、大径チップ２上に実装された配線基板４’にスリットＳを設けた構成としたことにより、配線基板４’と大径チップ２との間の線膨張係数の違いによって生じる応力が、配線基板４’のスリットＳで吸収される。すなわち、応力が発生した場合に、このスリットＳにおいて応力が吸収され、大径チップ２と配線基板４’との接合部に加わる応力が分散される。このため、大径チップ（半導体チップ）３と各配線基板４との接合部に加わる応力を小さくすることができ、線膨張係数が異なる大径チップ３とこれにフェイスダウンで実装された配線基板４との間の接合部に信頼性試験でクラックが発生することを防止できるため、フェイスダウン実装におけるパッケージの実装接続信頼性を確保することが可能である。
【００４６】
またさらに、上記応力が分散されることにより半導体パッケージ１’自体の反りが防止されるため、第１例と同様にして、この半導体パッケージ１’のマザーボード上への搭載も容易になり、さらに半導体パッケージ１’とマザーボード上に搭載してなる半導体装置の信頼性の向上をも図ることが可能であり、さらにこの結果として、半導体パッケージ１’の小型化を達成し、実装面積の縮小を図ることが可能となる。
【００４７】
尚、第２例の半導体パッケージは、大径チップ２に対して複数の小径チップ３を接続させた構成や、小径チップ３に変えて放熱板を設けた構成、さらには小径チップとともに放熱板を設けた構成にも適用可能であることは、第１例と同様である。ただしこの場合、配線基板４’に複数の開口部４ｃを形成し、各開口部にそれぞれ各小径チップ３をはめ込んだ構成にしても良い。このようにした場合、各開口部間の配線基板４’部分において、大径チップ２との接続を図ることも可能になり、配線基板４’上における配線４の引き回しの自由度が向上する。
【００４８】
また、本第２例は、第１例と組み合わせることが可能であり、第１例で示した複数の配線基板４のそれぞれにスリットを設けた構成とすることで、第１例の場合よりもさらにストレス緩和の効果を向上させることができる。
【００４９】
＜製造方法−１＞
図６は、本発明の半導体パッケージの製造方法に係る第１例を示す断面工程図であり、以下、この図に基づいて製造方法の第１例を説明する。尚、本第１例では、特に図１および図２に示した構成（第１例）の半導体パッケージの製造に好適な製造方法を説明する。
【００５０】
先ず、図６（１）に示すように、大径チップ２を個々に分割する前のウェハ２０を用意する。そして、ウェハ２０に形成された各大径チップ２の電極パッド（図示省略）上に、後に詳しく説明する手順によってバンプ５を形成する。
【００５１】
また、ダイシングによって個々に分割された小径チップ３を用意する。この小径チップ３は、ウェハ状態において電極パッド（図示省略）上にバンプ５を形成し、その後裏面研磨（バックグラインディング）により薄型化し、次いでダイシングによって分割されたものであることとする。尚、バンプ５は、大径チップ２および小径チップ３の少なくとも一方に形成されていれば良いこととする。
【００５２】
次に、図６（２）に示すように、ウェハ２０上の各大径チップ２部分に、順次、小径チップ３をフェイスダウンで実装する。
【００５３】
ここでは、先ず、先ず、ウェハ２０上における小径チップ３の実装面上に、液状の樹脂６として塗布する。そして、ウェハ２０に設けられたアライメントマークを読み込むことにより、ウェハ２０の配置状態を正確に検出し、検出されたウェハ２０の配置状態に基づいて、各大径チップ２部分に対して所定状態となるように小径チップ３の位置合わせを精度良く行う。この状態で、各大径チップ２上に形成されたバンプ５と小径チップ３上のバンプ５とを接合させる状態で、順次、各各大径チップ２上に小径チップ３をフェイスダウンで実装していく。これによってバンプ５同士を介して各大径チップ２と小径チップ３とを電気的に接続させる。
【００５４】
バンプ５の接合においては、例えば、小径チップ３を１５０℃から３５０℃に加熱し、さらに大径チップ２を常温〜２００℃の範囲に加熱した状態で、１つのバンプ５あたり０．０１ｇ〜２００ｇの加圧を加える。特に、大径チップ２と小径チップ３のバンプが、それぞれの半田バンプからなる場合には、大径チップ２と小径チップ３の加熱温度を半田融点付近に設定する。またバンプ５の接合の際には、加熱、加圧と同時に超音波を加えても良い。
【００５５】
以上により、大径チップ２と小径チップ３とが、バンプ５によって電気的に接続されると共に、樹脂６が接合時の熱によって硬化し機械的に接着される。この際、樹脂に含まれる硬化剤がフラックスとしての機能をはたすことで、十分な接合が得られる。液状の樹脂６は一般的にエポキシ樹脂等が使われる。樹脂６内に積極的にフラックス成分を入れた樹脂を用いても良い。
【００５６】
以上の後、図６（３）に示すように、ウェハ２０の各大径チップ２に対応して分割された複数の配線基板４を用意する。この配線基板４は、後に詳しく説明する手順によって形成された配線基板を、各大径チップ２に対応する部分に分割したもので、１つの大径チップ２に対してさらに複数に分割されている。バンプは配線基板側に形成しても良いし、ウェハ２０側に形成しても良い。またどちらか一方に形成しても良い。尚、本図６（３）においては、ウェハ２０にバンプ５を形成し、配線基板４にはバンプを形成しない場合を図示した。
【００５７】
そして、ウェハ２０の上の大径チップ２０部分に、順次、各配線基板４を実装していく。ここでは、先ず、ウェハ２０上における配線基板４の実装面上に、液状の樹脂６として塗布する。そして、ウェハ２０に設けられたアライメントマークを読み込むことにより、ウェハ２０の配置状態を正確に検出し、検出されたウェハ２０の配置状態に基づいて、各大径チップ２部分に対して所定状態となるように配線基板４の位置合わせを精度良く行う。この状態で、各大径チップ２上に形成されたバンプ５と配線基板４の配線とを接合させる状態で、順次、各大径チップ２上に配線基板４をフェイスダウンで実装していく。これによってバンプ５を介して各大径チップ２と配線基板４とを電気的に接続させる。
【００５８】
この際、例えばフリップチップボンダーを用い、上述した位置合わせを行った後、ウェハ２０を常温〜１５０℃に加熱し、基板１を１００℃〜２５０℃程度の範囲に加熱した状態で、１つのバンプ５あたり０．１ｇ〜２００ｇの加圧を加えることにより加熱加圧接合する。また、フリップチップボンダーを用いて、位置合わせを行った後、ウェハ２０に対して配線基板４の仮止めを行い、プレスマシーン等で加圧・加熱接合を行っても良い。
【００５９】
以上のようにして、ウェハ２０と小径チップ３および配線基板４との電気的な接合と、これらの間の封止とを同時に行った後、図６(４)に示すように、ウェハ２０を各大径チップ２部分に分割する。この際、ダイシングによってウェハ２０と共に樹脂６の連続部分も分割することで、複数の半導体パッケージ１を得る。
【００６０】
以上のようにして得られた各半導体パッケージ１は、図１および図２を用いて説明したように、大径チップ２上に、小径チップ３と複数の配線基板４がフェイスダウン実装されたものとなる。
【００６１】
このような製造方法によれば、複数の大径チップ２が形成されたウェハに対して小径チップ３や配線基板４を実装するため、ウェハ２０に設けられた精度の高いアライメントマークを用いてウェハ２０と小径チップ３および配線基板４との位置合わせ（アライメント）が行われる。このため、ウェハ２０の配置状態を検出するためのアライメントマークのみを検出することで、各大径チップ２の配置状態も高精度に検知される。したがって、分割された配線基板４を各大径チップ２部分に実装する毎に、各大径チップ２部分におけるアライメントマークの検出を行う必要はなく、アライメントの簡略化が図られる。この結果、半導体パッケージの生産性の向上を図ることが可能になる。
【００６２】
尚、以上の第１例の製造方法においては、図６(２)を用いて説明したようにウェハ２０上に小径チップ３を実装した後に、図６(３)を用いて説明したように配線基板４を実装する手順を説明した。しかしながら、本発明の製造方法は、ウェハ２０上に配線基板４を実装した後に小径チップ３を実装する手順であっても良い。
【００６３】
また、第１例の製造方法においては、図６(２)を用いて説明したようにウェハ２０上に小径チップ３を実装する際、および図６(３)を用いて説明したように配線基板４を実装する際に、予めウェハ２０上に樹脂６を塗布しておくことで、ウェハ２０−小径チップ３間およびウェハ２０−配線基板４間のバンプ５を介しての電気的な接合と同時に、これらの間の樹脂６による封止を行う構成とした。しかしながら、本発明の製造方法は、バンプ５を介して、ウェハ２０−小径チップ３間を接合した後またはウェハ２０−配線基板４間を接合した後に、これらの間に樹脂（アンダーフィル）を充填して硬化させても良い。
また、配線基板４−ウェハ２０間については、予め配線基板４側に接着シートを貼り合わせた状態で、バンプ５を介してウェハ２０上に配線基板４を実装することで、バンプ５を介しての電気的な接合と同時に接着シートからなる樹脂６による配線基板４−ウェハ２０間の封止を行っても良い。
【００６４】
またこの他にも、導電フィラー入りの樹脂（接着剤）を用いて、大径チップ２上のバンプ５と配線基板４の配線とを電気的に接続すると同時に、大径チップ２と配線基板４との間を樹脂（接着剤）にて封止するようにしても良い。これは、大径チップ２−小径チップ３間にも同様に適用できる。
【００６５】
さらに、生産性を考えた場合、ウェハ２０上に樹脂６を塗布し、ついでウェハ２０の各大径チップ２０部分に配線基板４をフェイスダウン実装した後、配線基板４が搭載されたウェハ２０をリフロー炉に通す事で、これらの間の封止と接合とを行う方法であっても良い。さらに  樹脂６の中に接合性を十分保つ為フラックス成分を入れておいても良い
【００６６】
＜製造方法−２＞
図７は、本発明の半導体パッケージの製造方法に係る第２例を示す断面工程図であり、以下、この図に基づいて製造方法の第２例を説明する。尚、本第２例では、特に図４および図５に示した構成（第２例）の半導体パッケージの製造に好適な製造方法を説明する。
【００６７】
先ず図７（１)および図７（２）に示す工程は、先の第１例において図６（１）および図６（２）を用いて説明したと同様に行い、複数の大径チップ２が形成されたウェハ２０上に、順次、小径チップ３を実装する。
【００６８】
その後、図７（３）に示すように、ウェハ２０の大径チップ２毎に、分割された配線基板４’を用意する。この配線基板４’は、後に詳しく説明する手順によって形成された配線基板を、各大径チップ２に対応する部分に分割し、さらに溝状のスリットＳを形成したもので、小径チップ３が収納できる大きさの開口部４ｃを備えている。このスリットＳは、例えば図示したように、配線基板４’における裏面側から深さ方向に溝状に形成されたものでもよく、また、半導体基板４’の裏面から実装面側に貫通するように形成されたものであっても良い。また、この配線基板４’には、第１例と同様にここでの図示を省略したバンプが実装面側の配線で構成された電極パッド上に設けられていても良い。
【００６９】
そして、ウェハ２０の上の大径チップ２部分に、順次、各配線基板４’を実装していく。この実装手順は、開口部４ｃ内に小径チップ３を収納する状態とすること以外は、第１例で説明した各手順と同様に行って良い。
【００７０】
以上の後、図７(４)に示すように、ウェハ２０を各大径チップ２の部分毎に分割して複数の半導体パッケージ１’を得る。この工程は、第１例において図６(４)を用いて説明したと同様に行う。
【００７１】
以上のようにして得られた各半導体パッケージ１’は、図４よび図５を用いて説明したように、大径チップ２上に、小径チップ３とスリットＳが設けられた配線基板４’がフェイスダウン実装されたものとなる。
【００７２】
このような第２例の製造方法であっても、複数の大径チップ２が形成されたウェハに対して小径チップ３や配線基板４’を実装するため、第１例と同様に、アライメントの簡略化が図られ、半導体パッケージの生産性の向上を図ることが可能になる。
【００７３】
尚、上述した第２例は、第１例と組み合わせることも可能である。すなわち、図７（３）に示す工程では、さらに複数に分割され、それぞれにスリットＳが設けられた複数の配線基板４’を、各大径チップ２部分に実装するようにしても良い。また、配線基板４’には、実装前にスリットＳが設けられていることとして説明したが、配線基板４’を実装した後でウェハ２０を分割する前に、ダイシングによってウェハ２０上の配線基板４’に対してスリットＳを設ける工程を行っても良い。
【００７４】
＜製造方法−３＞
図８は、本発明の半導体パッケージの製造方法に係る第３例を示す断面工程図であり、以下、この図に基づいて製造方法の第３例を説明する。尚、本第３例では、特に図４および図５に示した構成（第２例）の半導体パッケージの製造に好適な製造方法の他の例を説明する。
【００７５】
先ず図８（１)および図８（２）に示す工程は、先の第１例において図６（１）および図６（２）を用いて説明したと同様に行い、複数の大径チップ２が形成されたウェハ２０上に、順次、小径チップ３を実装する。
【００７６】
その後、図８（３）に示すように、大径チップ２に対応する配線基板４’部分毎に分割される前の基板４０を用意する。この基板４０は、各配線基板４’の部分に、小径チップ３が収納できる大きさの開口部４ｃと、溝状のスリットＳとが設けられている。このスリットＳは、例えば図示したように、配線基板４’における実装面の裏面側から深さ方向に溝状に形成されたものでもよく、また、半導体基板４’の実装面側から裏面側に貫通するように形成されたものであっても良い。また、この配線基板４’には、第１例と同様にここでの図示を省略したバンプが実装面における配線で構成された電極パッド上に設けられていても良い。
【００７７】
そして、図８（４）に示すように、このような複数の開口部４ｃとスリットＳが設けられた基板４０を、ウェハ２０上に実装する。この場合、ウェハ２０に設けられたアライメントマークを読み込むことにより、ウェハ２０の配置状態を正確に検出し、検出されたウェハ２０の配置状態に基づいて、ウェハ２０の各大径チップ２に対して基板４０の各配線基板４’部分を精度良く位置合わせした状態で、各大径チップ２に対して各配線基板４’を一度にフェイスダウン実装する。尚、この際の実装の手順は、第１例で説明した各手順と同様に行って良い。
【００７８】
以上の後、図８（５）に示すように、ウェハ２０および基板４０を、各大径チップ２の部分毎に分割する。この際、ダイシングを行うことによって、ウェハ２０と共に樹脂６の連続部分および基板４０も分割し、これによって、大径チップ２上に小径チップ３と複数の配線基板４’がフェイスダウン実装された各半導体パッケージ１’を得る。
【００７９】
このような第３例の製造方法であっても、複数の大径チップ２が形成されたウェハに対して小径チップ３や配線基板４’が形成された基板４０を実装するため、第１例と同様に、アライメントの簡略化が図られ、半導体パッケージの生産性の向上を図ることが可能になる。また特に、本第３例では、図８（５）を用いて説明したように、ウェハ２０と基板４０とを同時に分割するため、分割の工程を１工程省くこともでき、第１例および第２例と比較して、さらに工程の簡略化による生産性の向上が顕著にえら得る。
【００８０】
尚、配線基板４’に分割する前の基板４０には、スリットＳが設けられていることとして説明したが、基板４０を実装した後でウェハ２０を分割する前に、ダイシングによってウェハ２０上の基板４０の各配線基板４’部分に対してスリットＳを設ける工程を行っても良い。
【００８１】
また、配線基板４’に分割する前の基板は、各大径チップ２の内の２チップにまたがる形状であっても良い。この場合、たとえば、隣接して配置された右側の大径チップ２の左辺と左側の大径チップ２の右辺を覆う形状で、これらの２チップにまたがる形状の基板をウェハ２０上にフェイスダウン接合し、その後ダイシングにより基板を各配線基板４’部分に分割する。このような基板の形状とすることにより、基板の形状を矩形とすることができる。このため、開口部４ｃを設けた基板４０を用いる場合と比較して、配線基板４’の使用面積を少なくすることが可能になり、配線基板および半導体パッケージのコストを削減することができる。
【００８２】
＜バンプの形成方法＞
次に、上述した第１例〜第３例において行われる、大径チップ２に分割する前のウェハ２０および小径チップ３に分割する前のウェハに対するバンプ５の形成について説明する。
【００８３】
先ず、各小径チップ３や大径チップ２を切り出す前のウェハ状態において、このウェハの全面にスパッタリングにて、チタン（Ｔｉ）層と銅(Ｃｕ)層とを順次形成する。その後、バンプ形成部分である電極パッド上に開口部を設けたレジストパターンを形成し、電解メッキを行うことによって開口部内に金（Ａｕ）または半田またはすず（Ｓｎ）からなるバンプを形成する。次に、レジストパターン除去し、バンプをマスクにしてＴｉ／Ｃｕ層をエッチング除去する。
【００８４】
尚、バンプの下地となるＴｉ／Ｃｕ層は、メモリによって発生するノイズや外部からメモリに影響を与えるノイズをシールドするための導電層として用いることも可能である。この場合、バンプ形成後にＴｉ／Ｃｕ層のエッチング除去を行わず、新たなレジストパターンを形成し、このレジストパターンをマスクにしたエッチングによってＴｉ／Ｃｕ層を外部電極（グランドや電源ライン）に繋げるようにパターニングすることで、上記導電層とする。
【００８５】
以上の他にも次のようなバンプの形成方法がある。先ず、電極パッド（アルミニウムパッド）の表面にニッケル（Ｎｉ）無電解メッキを施し、さらに無電解Ａｕメッキを行った後、メッキ部を半田もしくはＳｎの溶融液に当て、これにより、メッキ部上に半田もしくはＳｎからなるバンプを形成する。また、Ｎｉ無電解メッキとその後の無電解Ａｕメッキを行うのみでバンプ形成を行っても良く、Ｎｉ無電解メッキの後、無電解Ｓｎメッキを行うのみでバンプの形成を行っても良い。さらに、無電解メッキ後、半田をデッピングで付けることによってバンプの形成を行っても良い。
【００８６】
以上の方法において、不要な電極パッド上にバンプが形成されないようにするには、マスキングを行ってから、先のバンプを形成する工程を行うようにする。
【００８７】
また、さらに他のバンプ形成方法として、ワイヤーボンディング技術を応用しても良く、これにより電極パッド上にスタックドバンプ（いわゆるボールバンプ）を形成しても良い。あるいはｍ電極パッド上に無電解ＮｉメッキとＡｕメッキを行った後、半田ペーストを印刷してバンプを形成しても良い。また、先に上げたバンプ形成方法と組み合わせても良い。
【００８８】
尚、大径チップのウェハに対するバンプの形成方法と小径チップのウェハとに対するバンプの形成方法とは、異なる方法で有って良い。また、配線基板との接続部と小径チップとの接続部のバンプが異なる方法でもよい。
【００８９】
また、上述したシールド用の導電層は、両側に接着剤層が形成された導電膜をウェハ上面に接着させたものでも良い。この場合の接着剤としては、熱可塑性のポリイミド樹脂もしくは、熱硬化性のエポキシ樹脂等を用いることができる。また、この際用いる導電膜は、銅（Ｃｕ）などの金属箔以外に樹脂系の導電性ポリマーからなるものであっても良い。
【００９０】
次に、複数の配線基板が形成された基板上にバンプを形成する場合には、ワイヤーボンディング技術を応用して電極パッド上にスタックドバンプ（いわゆるボールバンプ）を形成する。この際、基板（各配線基板）の電極パッド表面は、Ａｕメッキ層またはパラジウム（Ｐｄ）メッキ層であることとする。表面がＡｕメッキ層である場合には、下地としてニッケル（Ｎｉ）メッキ層やＰｄメッキ層が設けられていることとする。
【００９１】
＜配線基板の作製方法＞
次に、複数の配線基板が形成された基板の作製方法を説明する。尚、ここでは、分割前の配線基板が複数設けられた基板の作製までを説明する。
【００９２】
第１の方法では、先ず図９(１)に示すように、例えばポリイミド樹脂からなるフィルム１０１を用意し、図９(２)に示すようにこのフィルム１０１の一主面上に銅（Ｃｕ）層１０２をフラッシュメッキにて形成する。その後、図９（３）に示すように、Ｃｕ層１０２上にレジストパターン１０３を形成し、図９（４）に示すように、レジストパターン１０３をマスクにしたＣｕメッキによって、Ｃｕ層１０２上に配線４ａを形成する。次いで、図９（５）に示すようにレジストパターン（１０３）を除去し、さらに図９（６）に示すようにＣｕを軽くエッチングして配線４ａから露出しているＣｕ層（１０２）を除去する。その後、図９（７）に示すように、配線４ａが形成された実装面の全面をレジスト膜１０５で覆い、裏面側にレジストパターン１０６を形成する。次いで、レジストパターン１０６をマスクにしたエッチングにより、配線４ａに達する接続孔１０１ａをフィルム１０１に形成する。またこれと共に、必要に応じて、上述した小径チップが収納される開口部４ｃを形成する。次に、図９（９）に示すように、接続孔１０１ａの底部に露出する配線４ａ上にＣｕメッキを施してランド４ｂを形成した後、図９（１０）に示すように、レジスト膜（１０５）およびレジストパターン（１０６）を除去する。ついで、図９（１１）に示すように、Ｃｕからなる配線４ａおよびランド４ｂ上にニッケルメッキ、Ａｕメッキ２０７をこの順に施す。これにより、後に大径チップに対する実装面に配線４ａが設けられ、その裏面側に配線４ａに接続されたランド４ｂが引き出された複数の配線基板４，４’が形成された基板２０が得られる。
【００９３】
第２の方法では、先ず図１０（１）に示すようにプリント基板等の基板２０１の両面にＣｕ膜２０２が形成された両面基板を用意する。そして、図１０（２）に示すように、基板２０１の両面の対応する部分にレジストパターン２０３を形成し、次に図１０（３）に示すようにレジストパターン（２０３）をマスクにしたエッチングによりＣｕ膜２０２を除去し、残ったＣｕ膜２０２部分を配線４ａおよびランド４ｂとする。しかる後、レジストパターン（２０３）を除去する。次いで、図１０（４）に示すように、配線４ａ、基板２０１およびランド４ｂを貫通する接続孔２０４を開口する。次に、図１０（５）に示すように、接続孔２０４内にＣｕメッキ２０５を施し、配線４ａとランド４ｂとを接続する。この際、接続孔２０４内は、Ｃｕメッキ２０５で埋まっていても良いし、内壁に沿ってＣｕメッキが施されているのみでも良い。また、他の材料で穴を埋めても良い。その後、図１０（６）に示すように、配線４ａおよびランド４ｂの周縁を覆う状態でソルダーレジスト２０６を形成する。次いで、図１０（７）に示すようにソルダーレジスト２０６から露出している配線４ａおよびランド４ｂの中央部にＡｕ金メッキ２０７を施す。その後、必要に応じて図１０（８）に示すように、上述した小径チップが収納される開口部４ｃをパンチもしくはルーターで形成する。これにより、後に大径チップに実装される面に配線４ａが設けられ、その裏面側に配線４ａに接続されたランド４ｂが引き出された複数の配線基板４，４’が形成された基板２０が得られる。
【００９４】
尚、配線基板４，４’側に、予め接着シートを貼り合わせておく場合には、図８（７）を用いて説明した工程までを行った後、基板２０１の配線４ａの形成面（大径チップ２に対する実装面）に、配線４ａの電極パッド部分を開口させた接着シートを貼り付けることとする。そして、開口部４ｃが必要である場合には、この接着シートを貼り付けた後に、接着シートと基板２０１とに合わせて開口部４ｃを形成する工程を行う。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体パッケージの第１例の構成を示す図である。
【図２】半導体パッケージの第１例における変形例を示す断面図である。
【図３】本発明の半導体パッケージをマザーボード上に搭載した一例を示す断面図である。
【図４】本発明の半導体パッケージの第２例の構成を示す図である。
【図５】半導体パッケージの第２例における変形例を示す平面図である。
【図６】本発明の半導体パッケージの製造方法の第１例を示す断面工程図である。
【図７】本発明の半導体パッケージの製造方法の第２例を示す断面工程図である。
【図８】本発明の半導体パッケージの製造方法の第３例を示す断面工程図である。
【図９】半導体パッケージの製造に用いる基板の第１の作製方法を示す断面工程図である。
【図１０】半導体パッケージの製造に用いる基板の第２の作製方法を示す断面工程図である。
【図１１】従来の半導体パッケージの断面図である。
【符号の説明】
【００９６】
１，１’…半導体パッケージ、２…大径チップ（半導体チップ）、３…小径チップ（他の半導体チップ）、４，４’…配線基板、２０…ウェハ、４０…基板（配線基板に分割前の）、Ｓ…スリット、１０…マザーボード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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