(57)【要約】【課題】デジタル駆動を行う際に、回路規模が増大するのを防止する。【解決手段】ゲートドライバのシフトレジスタ５０１の出力をイネーブルするイネーブル回路５０２は３ライン毎に同じイネーブル制御線Ｅ１〜Ｅ３のいずれか一つに接続され、同時刻におけるシフトレジスタの複数の同じ出力を時分割で異なる時刻にイネーブルする。また、３つに時分割された第１、第２、第３の期間に、データ線には、第１のデータ、第２のデータ、第３のデータを供給する。【選択図】図５
2005331891.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、を有する表示装置において、
前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、
前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続されていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記表示アレイと、前記データドライバと、前記選択ドライバが一つのガラス基板上に形成されることを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記シフトレジスタの行選択信号が保持されている期間をｎ分割し、ｎ個のそれぞれの期間において、前記ｎ本のイネーブル制御線のうち未だイネーブルされていないいずれか一つを選択して、対応する選択線をアクティブにすることを特徴とする表示装置。
【請求項４】
請求項１に記載の表示装置において、
前記シフトレジスタに入力するｎ本以下の選択線をアクティブにする行選択信号は、前記行選択信号が存在するシフトレジスタのアドレスをｎで割った余りがすべて異なるように入力することを特徴とする表示装置。
【請求項５】
請求項１に記載の表示装置において、
前記データドライバは、
各画素のデータがデジタルデータとして送られてくるデータバスと、
データバス上のデータ転送を制御するパルスを順次転送するシフトレジスタと、
前記データバス上のデータを前記シフトレジスタのパルスによって、１ライン分取り込み、１ビットデータを１ライン分蓄積可能な容量を持つ第１のラッチと、
前記第１のラッチに取り込まれた１ライン分のデータを蓄積する、１ビットデータを１ライン蓄積可能な容量を持つ第２のラッチと、
を有し、
前記ｎ分割されたそれぞれの期間において、第ｎの期間に、前記第ｎの期間に選択される選択線に対応する第ｎのデータを出力することを特徴とする表示装置。
【請求項６】
請求項１に記載の表示装置において、
前記電気光学素子を制御する薄膜トランジスタは、前記選択ドライバとデータドライバにより、１フレーム期間に複数回アクセスされ、一度アクセスされてから、再びアクセスされるまでの期間の比が、ｎを自然数として、１：２：２2：２3：・・・：２nとなるように前記選択ドライバとデータドライバを制御することを特徴とする表示装置。
【請求項７】
請求項１に記載の表示装置において、
前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、
前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルすることを特徴とする表示装置。
【請求項８】
請求項７に記載の表示装置において、
前記画素回路はＲ、Ｇ、Ｂ、Ｘの４つで任意の色を生成し、ＸはＲ、Ｇ、Ｂのいずれかであるか、もしくは白色であることを特徴とする表示装置。
【請求項９】
電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、を有する表示装置において、
前記選択ドライバは、
行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、
前記イネーブル回路を制御する２本のイネーブル制御線と、
を有しており、
前記イネーブル回路は、奇数水平ラインと偶数水平ラインの別により、前記２本のイネーブル制御線のいずれか一つの同じ線に接続することを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置において、
前記シフトレジスタの行選択信号が保持されている期間を２分割し、第１の期間で、前記２本のイネーブル制御線のうち、いずれか一つを選択し、対応する選択線をアクティブとし、第２の期間で、残りの一つを選択して、対応する選択線をアクティブにすることを特徴とする表示装置。
【請求項１１】
請求項９に記載の表示装置において、
前記シフトレジスタに入力する２本以下の選択線をアクティブにする行選択信号は、前記行選択信号が存在するシフトレジスタのアドレスが互いに奇数、偶数で異なるように入力することを特徴とする表示装置。
【請求項１２】
請求項１０に記載の表示装置において、
前記データドライバは、
各画素のデータがデジタルデータとして送られてくるデータバスと、
データバス上のデータ転送を制御するパルスを順次転送するシフトレジスタと、
前記データバス上のデータを前記シフトレジスタのパルスによって、１ライン分取り込み、１ビットデータを１ライン分蓄積可能な容量を持つ第１のラッチと、
前記第１のラッチに取り込まれた１ライン分のデータを蓄積する、１ビットデータを１ライン蓄積可能な容量を持つ第２のラッチと、
を有し、
前記２分割された第１の期間において、前記第１の期間に選択される選択線に対して、第１のデータを出力し、第２の期間において、前記第２の期間に選択される選択線に対して、消灯データを出力することを特徴とする表示装置。
【請求項１３】
請求項９に記載の表示装置において、
前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、
前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルすることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学素子と、この電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、これをマトリクス状に配置したアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
近年、情報化が進展し、携帯情報端末にも、かつてのパーソナルコンピューターに匹敵する処理能力が要求されるようになってきた。これに伴い、映像表示装置にも高精細化、高品質化が要求され、薄型、軽量、高視野角、低消費電力なものが望まれている。
【０００３】
この要求に応えるべく、ガラス基板上にマトリクス状に薄膜能動素子（薄膜トランジスタ、Thin Film Transistor、または単にTFT）を形成し、その上に電気光学素子を形成した表示装置（ディスプレイ）の開発がさかんに行われている。
【０００４】
能動素子を形成する基板は、アモルファスシリコンやポリシリコンなどの半導体膜を成膜後、パターニングし、メタルで配線接続した形態が主流である。能動素子の電気的特性の違いから、前者は駆動用のＩＣ（Integrated Circuit）を必要とし、後者は駆動用の回路を基板上に形成できるという特徴がある。
【０００５】
現在、広く用いられている液晶ディスプレイ（Liquid Crystal Display、または単にLCD）では、大型なものに関しては、前者のアモルファスシリコンタイプが普及しているが、中・小型では後者のポリシリコンタイプが主流になりつつある。
【０００６】
自己発光型で、薄型、軽量、高視野角といった特長を有するエレクトロルミネッセンス型（有機ＥＬ）ディスプレイは、ポリシリコンタイプのみ量産されている。
【０００７】
一般に、有機ＥＬ素子は、ＴＦＴと組み合わせることによって、その電圧電流制御作用を利用し、電流が制御される。ここで言う電流電圧制御作用とは、ＴＦＴのゲート端子に電圧を印加して、ソース・ドレイン間の電流を制御する作用のことを言う。そうすることで、発光強度を調整することができ、所望の階調を表示することが可能となる。
【０００８】
しかし、このような構成を採用しているため、有機ＥＬ素子の発光強度はＴＦＴの特性に非常に敏感に影響を受ける。特に、ポリシリコンＴＦＴ、中でも低温ポリシリコンと呼ばれる低温プロセスで形成されるポリシリコンＴＦＴは、隣接画素間においても比較的大きな電気的特性の違いが生じることが確認されており、有機ＥＬディスプレイの表示品質、特に画面内の表示均一性を劣化させる大きな要因の一つとなっている。
【０００９】
それを改善する従来技術が特許文献１に開示されている。この特許文献１では、有機ＥＬ素子を駆動するポリシリコンＴＦＴを点灯、消灯の二つの状態でのみ動作させる（デジタル駆動する）ことでその特性のばらつきを抑え、その点灯期間を制御することで多階調化している。すなわち、有機ＥＬの点灯期間を制御するために、複数のスキャンを可能とする複数のドライバ回路を付加している。
【００１０】
【特許文献１】特開２００２−２９７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、従来技術は、デジタル駆動するために、例えばポリシリコンＴＦＴで構成する複数のドライバ回路を追加しているため、ポリシリコンＴＦＴの回路数が増え、それに伴って回路の故障率が増加する。特に、高精細ディスプレイパネルでは画素数と駆動回路数が非常に多くなるため、歩留まりの低下を引き起こし、コストが上昇する。
【００１２】
本発明の目的は、デジタル駆動を、回路数を少なく抑え、かつ表示均一性の高い、高品質な有機ＥＬディスプレイを実現することにある。
【課題を解決するための手段】
【００１３】
本発明は、電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、を有する表示装置において、前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続されていることを特徴とする。
【００１４】
また、前記表示アレイと、前記データドライバと、前記選択ドライバが一つのガラス基板上に形成されることが好適である。
【００１５】
また、前記シフトレジスタの行選択信号が保持されている期間をｎ分割し、ｎ個のそれぞれの期間において、前記ｎ本のイネーブル制御線のうち未だイネーブルされていないいずれか一つを選択して、対応する選択線をアクティブにすることが好適である。
【００１６】
また、前記シフトレジスタに入力するｎ本以下の選択線をアクティブにする行選択信号は、前記行選択信号が存在するシフトレジスタのアドレスをｎで割った余りがすべて異なるように入力することが好適である。
【００１７】
また、前記データドライバは、各画素のデータがデジタルデータとして送られてくるデータバスと、データバス上のデータ転送を制御するパルスを順次転送するシフトレジスタと、前記データバス上のデータを前記シフトレジスタのパルスによって、１ライン分取り込み、１ビットデータを１ライン分蓄積可能な容量を持つ第１のラッチと、前記第１のラッチに取り込まれた１ライン分のデータを蓄積する、１ビットデータを１ライン蓄積可能な容量を持つ第２のラッチと、を有し、前記ｎ分割されたそれぞれの期間において、第ｎの期間に、前記第ｎの期間に選択される選択線に対応する第ｎのデータを出力することが好適である。
【００１８】
また、前記電気光学素子を制御する薄膜トランジスタは、前記選択ドライバとデータドライバにより、１フレーム期間に複数回アクセスされ、一度アクセスされてから、再びアクセスされるまでの期間の比が、ｎを自然数として、１：２：２2：２3：・・・：２nとなるように前記選択ドライバとデータドライバを制御することが好適である。
【００１９】
また、前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルすることが好適である。
【００２０】
また、前記画素回路はＲ、Ｇ、Ｂ、Ｘの４つで任意の色を生成し、ＸはＲ、Ｇ、Ｂのいずれかであるか、もしくは白色であることが好適である。
【００２１】
また、本発明は、電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、を有する表示装置において、前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御する２本のイネーブル制御線と、を有しており、前記イネーブル回路は、奇数水平ラインと偶数水平ラインの別により、前記２本のイネーブル制御線のいずれか一つの同じ線に接続することが好適である。
【００２２】
また、前記シフトレジスタの行選択信号が保持されている期間を２分割し、第１の期間で、前記２本のイネーブル制御線のうち、いずれか一つを選択し、対応する選択線をアクティブとし、第２の期間で、残りの一つを選択して、対応する選択線をアクティブにすることが好適である。
【００２３】
また、前記シフトレジスタに入力する２本以下の選択線をアクティブにする行選択信号は、前記行選択信号が存在するシフトレジスタのアドレスが互いに奇数、偶数で異なるように入力することが好適である。
【００２４】
また、前記データドライバは、各画素のデータがデジタルデータとして送られてくるデータバスと、データバス上のデータ転送を制御するパルスを順次転送するシフトレジスタと、前記データバス上のデータを前記シフトレジスタのパルスによって、１ライン分取り込み、１ビットデータを１ライン分蓄積可能な容量を持つ第１のラッチと、前記第１のラッチに取り込まれた１ライン分のデータを蓄積する、１ビットデータを１ライン蓄積可能な容量を持つ第２のラッチと、を有し、前記２分割された第１の期間において、前記第１の期間に選択される選択線に対して、第１のデータを出力し、第２の期間において、前記第２の期間に選択される選択線に対して、消灯データを出力することが好適である。
【００２５】
また、前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルすることが好適である。
【発明の効果】
【００２６】
本発明によれば、回路規模を増大させることなく、デジタル駆動を行うことを可能とし、表示均一性のよい有機ＥＬディスプレイを実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を用いて本発明の実施の形態を詳細に説明する。
【００２８】
「実施形態１」
まず、本発明における第１実施形態について、その全体構成について図１を用いて説明する。
【００２９】
図１は本発明の有機ＥＬ表示装置の全体構成図を示す。１０１は、各画素がマトリクス状に配置されているアクティブマトリクス型表示アレイ、１０２は表示アレイ１０１のデータ線１０７（水平走査方向に画素数に応じて配置されているが、ここでは１ラインのみ図示）を駆動するデータドライバ、１０３は表示アレイの選択線（以下ゲート線）１０８（垂直走査方向に画素数に応じて配置されているが、ここでは１ラインのみ図示）を駆動する選択ドライバ（以下ゲートドライバ）で、ポリシリコンＴＦＴで構成されている場合、１０１〜１０３の回路は、すべてガラス基板上に形成され、表示デバイス１０４を構成する。
【００３０】
１０５は、表示デバイス１０４内のデータドライバ１０２及びゲートドライバ１０３に制御信号やデータを供給する制御回路で、データ信号バス１１３及びゲート信号バス１１４を介して制御信号やデータを表示デバイス１０４に供給する。なお、制御回路１０５は、必要に応じてレベルシフタ１０９を介して所定のレベル変換を行い、データ信号バス１１３、ゲート信号バス１１４に信号を供給する。
【００３１】
１０６は、デジタル駆動を実現するために用いるフレームメモリで、メモリバス１１２を介して制御回路１０５とデータをやりとりする。フレームメモリ１０６には、基本的に１フレーム分のデータが記憶される。１１１は外部からの映像データ及び同期信号を伝送する入力信号バスである。
【００３２】
制御回路１０５とフレームメモリ１０６はそれぞれ単体のＩＣで構成してもよいが、メモリバス１１２のバス幅がある程度必要となるため、制御回路１０５のピン数が増え、実装面積が増大し、またコスト、消費電力が上昇する。そこで、SoC（System On Chip）として制御回路１０５内にフレームメモリ１０６を内蔵し、一つのICとして用いてもよい。あるいはSiP（System In Package）として、制御回路１０５とフレームメモリ１０６（さらに１０９）を一つのパッケージ内に封止し、メモリバス１１２をパッケージ内に収めて、実装面積を縮小し、外部ピンの増加と消費電力を低減してもよい。
【００３３】
現在、液晶ディスプレイ用のＩＣにはＲＡＭ内蔵ドライバと呼ばれるＲＡＭ（フレームメモリ）をデータドライバ内に組み込まれたＩＣが提供されている。これに倣い、フレームメモリ１０６をデータドライバ１０２内に含めてもよい。
【００３４】
次に、図２を用いてマトリクス状に配置される画素回路について説明する。図２に表示アレイ１０１に配置されている画素回路を示す。２０１は有機EL素子で、アノード端子はＴＦＴ側へ接続されている。有機ＥＬ素子２０１はＲＧＢ塗り分け方式、白色発光素子をカラーフィルターで分光する方式などのフルカラー化する方法や発光をアノード側から取り出すボトムエミッションタイプや、あるいはカソード側から取り出すトップエミッションタイプなど様々有るが、本発明では特に断らない限り限定しない。２０２は有機EL素子２０１に流れる電流をデジタル制御するドライブＴＦＴで、図２では２つ並列に配置している。
【００３５】
図２において、ドライブＴＦＴ２０１について、ＴＦＴを２つ並列に配置している理由は、製造上の不良により片方が極端に電気的特性が変化する場合、例えばオン電流が低下した場合等を想定して、もう片方のＴＦＴで、ある程度動作することができるように冗長な構成としている。もちろん、２つ以上としてもよい。ただし、製造不良でリーク電流が増える場合が多ければ、１つの構成の方が望ましいであろうし、高精細なディスプレイの場合に開口率を大きくする目的であれば、ＴＦＴの数は少ないほうが好ましいであろう。
【００３６】
ＴＦＴ２０２のソース端子は電流供給線２１１に接続され、ＴＦＴ２０２のドレイン端子は有機ＥＬ素子のアノード端子に接続されている。ＴＦＴ２０２のゲート端子は保持容量２０４の片方の端子に接続されており、保持容量２０４のもう片方の端子が基準電位線２１２に接続されているため、保持容量２０４に書き込まれた電圧レベルにより、ＴＦＴ２０２のスイッチ動作が決定される。
【００３７】
２０３はデータ書き込み用のゲートＴＦＴで、そのゲート端子はゲート線１０８へ、ドレイン端子はデータ線１０７へ、ソース端子は保持容量２０４と、ＴＦＴ２０２のゲート端子に接続されている。
電流供給線２１１、有機EL素子のカソード端子、基準電位線２１２はそれぞれ全画素で共有している。
【００３８】
なお、図２に示したＴＦＴはすべてｐチャネルで示したが、一部または全部にｎチャネルＴＦＴを用いてもよい。
【００３９】
次に、図４を用いて本発明におけるデータドライバ１０２の内部構成及び動作を説明する。４０１はデータバス、４０２はシフトレジスタ、４０３はデータバス上の１ビットのデータをラッチする第１データラッチ、４０４は第１データラッチのデータを１ライン一括でラッチする第２データラッチ、４０５は第２データラッチのデータでデータ線１０７を駆動するためのバッファである。また、４０６は、第１データラッチのデータを第２データラッチに一括転送するための制御信号線である。
【００４０】
デジタル駆動を行う場合、各データ線１０７は２つの電圧レベルのみで駆動されるため、データバス４０１の１本で１画素のデータを伝送する。例えば、データバスが２４本とすると、フルカラーディスプレイでは、ＲＧＢの３色で１画素とすれば、８画素分を１度に転送することができることになる。
【００４１】
データバス４０１上のデータは、シフトレジスタにおいて順次シフトされるクロックで第１データラッチ４０３に順次転送され、１ライン分のデータを保持する。すなわち、シフトレジスタ４０２において、選択信号を順次転送することで、データライン４０１上のデータを第１データラッチ４０３の対応する箇所にラッチさせる。この間、第１データラッチ４０３のデータは第２データラッチ４０４に反映されない。１ライン分のデータラッチ動作が完了した時点でデータ転送信号線４０６をアクティブにすることで、第１データラッチ４０３のデータを第２データラッチ４０４にロードし、第１データラッチを開放する。そして、バッファ４０５が第２データラッチ４０４の１ライン分のデータでデータ線１０７を駆動する。
【００４２】
その間、開放された第１データラッチ４０３は再度シフトレジスタのクロックにより、次のラインデータを順次保持し、第２データラッチ４０４へデータを転送する。これらの動作を垂直走査方向の全表示水平ラインについて繰り返して１画面の表示動作を終える。
【００４３】
次に、図５を用いて本発明におけるゲートドライバ１０３の内部構成及び動作を説明する。５０１はシフトレジスタ、５０２はイネーブル回路、５０３はレベルシフタ、５０４はバッファである。Ｖ１〜Ｖｎはシフトレジスタ５０１の出力、Ｅ１〜３はイネーブル制御線である。
【００４４】
イネーブル回路５０２の１入力はシフトレジスタの出力が入力され、もう1入力は３本のイネーブル制御線Ｅ１〜Ｅ３のいずれかに接続されている。つまり、図５に示すように、シフトレジスタの出力Ｖ１、Ｖ４、・・・、Ｖ３＊ｉ−２（ｉは自然数）に接続するイネーブル回路はイネーブル制御線Ｅ１へ、Ｖ２、Ｖ５、・・・、Ｖ３＊ｉ−１に接続するイネーブル回路はイネーブル制御線Ｅ２へ、Ｖ３、Ｖ６、・・・、Ｖ３＊ｉに接続するイネーブル回路はイネーブル制御線Ｅ３へ接続されている。
【００４５】
シフトレジスタ５０１は入力パルスをクロックによってシフトし、出力Ｖｉにシフトパルスを出力する。この出力されたシフトパルスは、イネーブル制御線Ｅ１〜Ｅ３のいずれかで制御されるイネーブル回路５０２によって有効化され、次のレベルシフタ５０３へ反映する。
【００４６】
レベルシフタ５０３はシフトレジスタ５０１の信号レベルを、ゲート線を駆動する適切な信号レベルに変換する。バッファ５０４はレベルシフタ５０３の信号レベルをバッファしてゲート線に出力ことでゲート線をアクティブにし、画素へのデータ書き込みを制御する。
【００４７】
本実施形態ではイネーブル制御線はＥ１〜Ｅ３の３本としたが、それに限定されることはなく、４本以上でもよい。
【００４８】
図６を用いてデジタル駆動の階調生成過程を説明する。図６はアクティブマトリクス型ディスプレイにおけるデジタル駆動の駆動シーケンスを、横軸を時間、縦軸を水平走査ラインとして示している。図６は説明を簡単にするため、４ビット１６階調のデジタル駆動の例である。
【００４９】
デジタル駆動では１フレーム期間を複数のサブフレームＳＦ０〜ＳＦｎに分割し、各サブフレーム期間はビットデータに相当する重み付けされた表示期間が割り当てられている。図６に示すＴ０〜Ｔ３は各サブフレーム期間を示し、それぞれがビットデータＤ０〜Ｄ３に対応している。Ｄ０〜Ｄ３のビットが“１”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間点灯し、ビットが“０”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間消灯する。
【００５０】
点灯及び消灯期間は概ねＴ０：Ｔ１：Ｔ２：Ｔ３＝１：２：４：８となるように制御する。このように制御することで４ビット１６階調表示が可能となる。さらに６ビットや８ビットといった多階調化を実現する場合も同様な考え方が適用できることは言うまでもない。
【００５１】
本発明のデジタル駆動では、図６のＸ−Ｘ’、Ｙ−Ｙ’に代表されるように、２ライン以上を選択する区間が存在する。具体的な説明は、後述するが、図５のゲートドライバを用いて駆動可能とするため、ディスプレイの解像度および階調数に応じて適切なサブフレーム構成を適用する。
【００５２】
図７は、図６の区間ＸＸ’の部分拡大図である。ここでは、説明を簡単にするため、１０ラインの表示を考える。
７０１はゲートドライバ１０３のシフトレジスタに入力する入力パルスで、７０２はシフトレジスタのデータをシフトするクロックである。図７では入力パルス７０１をクロック７０２の立ち上りエッジでシフトレジスタに取り込む場合を示している。７０３は初段のシフトレジスタの出力Ｖ１で、このパルスがシフトクロック７０２によって各シフトレジスタに順次シフトされ、各出力Ｖｉ（ｉは１〜１０）にパルスを出力する。
【００５３】
入力パルス７０１は、パルス間隔をＰ０＝２＊Ｔｃｋｖ、Ｐ１＝５＊Ｔｃｋｖ、Ｐ２＝８＊Ｔｃｋｖ、Ｐ３＝１６＊Ｔｃｋｖとしている。ただし、Ｔｃｋｖは７０２のクロック周期である。区間ＸＸ’に着目すると、この期間、シフトレジスタ出力Ｖ２、Ｖ７、Ｖ９が“Ｈｉｇｈ”となっているが、図５のゲートドライバの構成で示したように、Ｖ２はＥ２、Ｖ７はＥ１、Ｖ９はＥ３のイネーブル制御線でイネーブルされるため、第２ライン、第７ライン、第９ラインのゲート線は時分割で選択することができる。
【００５４】
図８は、図７の区間ＸＸ’をさらに部分的に拡大したタイミングチャートである。
８０１はシフトレジスタ出力で、Ｖ２、Ｖ７、Ｖ９の出力パルスである。８０２はＶ３、Ｖ８、Ｖ１０の出力パルスである。８０３はＥ１のパルス、８０４はＥ２のパルス、８０５はＥ３のパルスである。８０６はデータドライバ１０２のシフトレジスタ４０２に入力するデータ転送開始パルスで、データバス４０１上のデータを第１データラッチ４０３へ順次ラッチするために用いられる。８０７は第１データラッチ４０３のデータ、８０８は第１データラッチ４０３のデータを第２データラッチ４０４へ転送するクロック、８０９は第２データラッチ４０４のデータである。
【００５５】
ＸＸ’の3分割された最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ２の出力がイネーブル回路により有効となり、第２ラインのゲート線がアクティブになる。このタイミングで第２データラッチ４０４のデータが第２ラインのビット２データであるため、第２ラインの画素にはこのデータが書き込まれ、サブフレーム１の表示が終了し、サブフレーム２の表示を開始する。
第２番目の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９の出力がイネーブル回路により有効となり、第９ラインのゲート線がアクティブになる。このタイミングで第２データラッチ４０４のデータが第９ラインのビット０データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレーム３の表示が終了し、サブフレーム０の表示を開始する。
【００５６】
最後の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ７の出力がイネーブル回路により有効となり、第７ラインのゲート線がアクティブになる。このタイミングで第２データラッチ４０４のデータが第７ラインのビット１データであるため、第７ラインの画素にはこのデータが書き込まれ、サブフレーム０の表示が終了し、サブフレーム１の表示を開始する。
【００５７】
図９は図７のＹＹ’区間の部分拡大図で、９０１はＶ１、Ｖ９の出力パルス、９０２はＶ２、Ｖ１０の出力パルス、９０３、９０４、９０５はそれぞれＥ１、Ｅ２、Ｅ３のイネーブル信号、９０７は第１データラッチ４０３、９０９は第２データラッチ４０４のデータである。
【００５８】
ＹＹ’間の３分割された最初の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９の出力がイネーブル回路により有効となり、第９ラインのゲート線がアクティブになる。このタイミングで第２データラッチ４０４のデータが第９ラインのビット２データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレーム１の表示が終了し、サブフレーム２の表示を開始する。
【００５９】
次の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ１の出力がイネーブル回路により有効となり、第１ラインのゲート線がアクティブになる。このタイミングで第２データラッチ４０４のデータが第１ラインのビット３データであるため、第１ラインの画素にはこのデータが書き込まれ、サブフレーム２の表示が終了し、サブフレーム３の表示を開始する。
次の区間では、Ｅ１〜Ｅ３いずれも“Ｈｉｇｈ”でないため、どのゲート線もアクティブにならない。
【００６０】
以上述べたパルス間隔Ｐ０〜Ｐ３、及び３分割区間でのデータ書き込み順序を図１０に示す。もちろん、パルス間隔Ｐ０〜Ｐ３、データ書き込み順序は図１０に示すものに限定する必要はない。
【００６１】
ただし、Ｔ０〜Ｔ３の比率が目標値に近いほど連続性がよいのでその考慮は必要である。例えば、図１０を参照して、パルス間隔Ｐ０を“２”、Ｐ１を“５”と決めた場合、Ｔ０：Ｔ１＝１：２のバランスが保てない。そこでＳＦ１をできる限り遅く開始し、ＳＦ１をできる限り早く終了させるように順序を決定すればよい。
【００６２】
つまり、ＳＦ０〜ＳＦ２を書き込む３分割期間、例えばＸＸ’において、ＳＦ１のビット１データを最後に、そしてＳＦ２のビット２データを最初に書き込むように決定し、残りのＳＦ０を２番目に書き込むように決めればよい。これによって、Ｔ１（ＳＦ０）は３分割期間の最後に表示を開始して、次のサブフレームの最初（ＳＦ２の開始のとき）に表示を終えることから、Ｔ１＝（Ｐ１−１＋１／３）＊Ｔｃｋｖとなる。
【００６３】
こうして決めた結果、サブフレーム期間とその比率は図１０のようになり、図１０のサブフレーム期間で１６階調表示を行うと、図１１に示すような入力階調と出力階調の関係が得られる。
【００６４】
次に図１２を用いて、図８、９で示したタイミングで第２データラッチにデータを保持するため、フレームメモリ１０６をコントロールし、データ制御回路１０５が処理するデータ処理タイミングについて説明する。図１２は、例えば水平解像度が３２０のディスプレイを４ビット階調表示で駆動する際のデータ処理タイミングである。
【００６５】
１２０１は入力バス１１１より入力される４ビットの入力階調データ、１２０２は制御回路１０５により生成され、フレームメモリ１０６に書き込むデジタル駆動フォーマットデータ、１２０３はフレームメモリ１０６から読み出すデジタル駆動フォーマットデータである。
【００６６】
入力バス１１１より入力される映像データはフルカラーディスプレイの場合、ＲＧＢの３チャンネル存在するが、ＲＧＢいずれも同じ操作であるため、図１２ではそのうちの１つのみ示してある。
【００６７】
４ビット入力データ１２０１はデータ処理回路１０５により、連続する４画素を一つのブロックとし、ビット０からビット３までを順に転送するデジタル駆動フォーマットに変換される。すなわち、画素１から画素４の４ビット入力データは画素１から画素４のビット０のみで構成される４ビットのデータ、ビット１のみで構成されるデータ、ビット２のみで構成されるデータ、ビット３のみで構成されるデータ１２０２に変換され、フレームメモリ１０６に書き込まれる。
【００６８】
この場合、１ラインを３２０画素としているため、３２０クロックで１ラインのデータがフレームメモリに書き込まれる。
【００６９】
一旦データがフレームメモリに書き込まれると、フレームメモリのアドレスを指定することで、すべてのラインデータにアクセスすることが可能となるため、図８、９に示すように第２ラインのデータをアクセスした後、第９ラインのデータ、第７ラインのデータ、という具合に任意にスキップ読み出しすることができる。
【００７０】
もちろん、読み出しを行っている際、次のフレームの映像データを同様な形式に変換して書き込みを行う必要があるため、フレームメモリは２系統備えてある。
読み出しデータ１２０３は、まず第２ラインのビット２から３２０画素を８０クロックで読み出すことで生成され、次に第９ラインのビット０、第７ラインのビット１と言う具合に、順に同様に読み出される。したがって、この場合Ｔｃｋｖは２４０クロックとなる。
【００７１】
図８のタイミングチャートに示すように、データ転送開始パルス８０６がシフトレジスタ４０２の初段に入力されると、それと同時に読み出しデータ１２０３の第２ラインビット２データから、この場合例えば４本のデータバス４０１上に転送される。シフトレジスタのシフトパルスに応じて、そのパルスがデータ転送制御する第１データラッチにデータバス４０２上の第２ラインビット２データが順次転送される。
【００７２】
最終段までシフトパルスが行き渡り、第１データラッチへ第２ラインビット２データの１ライン分のデータを転送し終えると、データ転送信号線４０６にデータ転送クロック８０８を入力し、一括で第１データラッチ４０３のデータを第２データラッチ４０４へ転送する。バッファ４０５は第２データラッチ４０４のデータでデータ線１０７を次のデータが第２データラッチへ転送されるまで駆動し続ける。その間、シフトレジスタにはデータ転送開始パルス８０６が再び入力され、第１データラッチ４０３に第９ラインビット０データがシフトパルスで順に転送される。シフトパルスが最終段のシフトレジスタまで行き渡り、第１データラッチに第９ラインビット０データを転送し終えると、再びデータ転送信号線４０６にデータ転送クロック８０８が入力され、第２データラッチに第１データラッチ上の第９ラインビット０データが第２データラッチへ転送される。第７ラインビット１データも同様な手続きでこれを繰り返すことでデータ線にビットデータを供給していく。
【００７３】
入力データが４ビットであっても、データバス４０１を４本とする必要は必ずしもなく、任意でよい。例えば８本とすると１クロックで８画素分転送できるため、４０クロックで１ライン分を転送でき、転送期間を短縮できる。
【００７４】
また、フレームメモリ３０５に書き込むクロックと読み出すクロックの周期を異ならしめてもよい。例えば読み出しクロックを高速化すると、さらに転送期間を短縮できる。
【００７５】
以上、例として４ビット１６階調表示例を示したが、実際、携帯情報端末等で用いられているディスプレイでは６〜８ビット、すなわち６４〜２５６階調表示が求められている。このような多階調表示時でも前述の駆動方法を適用できる。そこで、データドライバ１０２とゲートドライバ１０３の構成が同じであるものとして８ビット２５６階調駆動を例に説明する。
【００７６】
８ビット２５６階調表示では、Ｔ０：Ｔ１・・・：Ｔ７＝１：２・・・：１２８として設定され、発光期間の短いサブフレームから発光期間の長いサブフレームまで必要となる。図６で示したように、ＳＦ０からＳＦ７まで順にサブフレームを表示すると、短いサブフレームはゲートドライバのシフトレジスタに入力する入力パルス７０１のパルス間隔が密になり、時分割でゲート線を選択するにはより多くのイネーブル制御線を必要とする。また、長いサブフレームは点灯期間が低周波となるため、フリッカの要因となりやすい。
【００７７】
そこで、パルス間隔Ｐ０〜Ｐ７を図１３のように設定した。ここでＳＦ７−１、ＳＦ７−２は３本のイネーブル制御線でデジタル駆動するためにＳＦ７のパルス区間を例えば均等に分割したそれぞれのパルス区間Ｐ７−１、Ｐ７−２である。
２つのＰ７のパルス区間はビットデータ７に対応しているため、Ｐ７−１とＰ７−２のデータは一致している。
【００７８】
図１４には、横軸に時間、縦軸にラインをとり、サブフレーム７を２つに分割した８ビット２５６階調駆動シーケンスを示している。
【００７９】
例えば、ゲート線が１〜２４０ラインあるパネルを考えると、サブフレーム０のデータを書き込んでいるゲート線が第１００ラインである図１４の時刻ＸＸ’において、図１３より、サブフレーム１の書き込みゲート線はパルス４個分前の第９６ライン、サブフレーム７−１の書き込みゲート線はパルス４＋７＝１１個分前の８９ラインにあり、それ以降の書き込みゲート線は４＋７＋２５６＝２６７＞２４０となり、画面内に存在していないことになる。すなわち、画面内に存在する書き込みゲート線数は３本以下に制御されている。
【００８０】
図１５に区間ＸＸ’の部分拡大図を示したので、これを用いて図１４の第１００ラインの区間ＸＸ’における時分割選択シーケンスを説明する。
【００８１】
１５０１はシフトレジスタ出力Ｖ８９、Ｖ９６、Ｖ１００の出力パルス、１５０２はシフトレジスタ出力Ｖ９０、Ｖ９７、Ｖ１０１の出力パルス、１５０３、１５０４、１５０５はそれぞれイネーブル制御線Ｅ１、Ｅ２、Ｅ３のイネーブルパルス、１５０６は第１データラッチ４０３へのデータ転送開始パルス、１５０７は第１データラッチ４０３のデータ、１５０８は第１データラッチ４０３のデータを第２データラッチ４０４に転送するクロック、１５０９は第２データラッチ４０４のデータである。
【００８２】
シフトレジスタの出力パルスＶ８９、Ｖ９６、Ｖ１００の“Ｈｉｇｈ”期間を３分割した最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｅ３に接続されているイネーブル回路により、Ｖ９６の信号が有効化され、第９６ラインのゲート線がアクティブになる。そのタイミングで第２データラッチ４０４にはライン９６のビット１データが保持されているため、第９６ラインの画素にそのデータが書き込まれ、Ｔ１の期間その表示を行う。
【００８３】
２番目の期間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ１に接続されているイネーブル回路により、Ｖ１００の信号が有効化され、第１００ラインのゲート線がアクティブになる。そのタイミングで第２データラッチ４０４にはライン１００のビット０データが格納されているため、第１００ラインの画素にそのデータが書き込まれ、Ｔ０の期間その表示を行う。
【００８４】
最後の期間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ２に接続されているイネーブル回路により、Ｖ８９の信号が有効化され、第８９ラインのゲート線がアクティブになる。そのタイミングで第２データラッチ４０４にはライン８９のビット７データが格納されているため、第８９ラインの画素にそのデータが書き込まれ、Ｔ７−１の期間その表示を行う。
【００８５】
図１３によれば、連続する３つのサブフレームのパルス間隔の和が常に２４０ラインを越えているため、Ｘ−Ｘ’区間以外で時分割選択する場合でも同様に制御可能である。パルス間隔、３分割期間における書き込み順序は図１３に限定する必要はないが、Ｔ０〜Ｔ７の比が目標値にできる限り近い方が望ましい。図１３は４ビット１６階調表示例で示したように、３分割区間の書き込み順序を調整している。図１３のサブフレーム期間で２５６階調表示を行うと、図１６のような入力階調と出力階調の特性が得られる。
【００８６】
このようにパルス間隔と３分割期間の書き込み順序を設定することで、回路規模を増大させることなく、８ビット２５６階調のデジタル駆動が実現できる。このことは、より高精細な有機ＥＬディスプレイを実現するのに非常に有利である。
【００８７】
また、この方法を応用して、図１７や図１８に示すような制御方法も可能である。図１７は６ビット６４階調表示の際の、サブフレーム５を２分割して本発明に基づくデジタル駆動を行った例である。図１７に示すように８ビットの場合と比較して、走査回数を減らすことができるため、低消費電力アプリケーションに有利である。
【００８８】
また、図１８は８ビット駆動時のビット７データを常に“０”とし、このサブフレーム期間有機ＥＬ素子を消灯させた駆動例を示している。このようにすると、ブラウン管のような発光特性が得られるため、動画視認性が向上する。この場合、点灯期間が減少するため発光輝度が低下するが、有機ＥＬ素子の駆動電圧を高めることで、発光強度を増加させることができるため、輝度の低下分を補うことができる。このような駆動は、ＴＶなどの動画アプリケーションで非常に有利である。
【００８９】
「実施形態２」
図１９、図２０は実施形態２で用いる画素回路の例である。１９０１、２００１はデータ線、１９０２、２００２は電源線である。画素内のＴＦＴ回路は機能上図２とほぼ同じ構成であるため、説明は省略するが、データ線１９０１、２００１と、電源線１９０２、２００２を隣接画素間で共有している点が異なる。
【００９０】
図１９は画素としてＲＧＢの三原色と、アプリケーション等でよく使われる色をさらに追加する画素で４サブピクセルの構成例を示している。白色の有機ＥＬ素子とカラーフィルターでフルカラー化する場合、カラーフィルターを付加せず、白色そのものをサブピクセルとする構成も考えられる。この場合の白色はアプリケーション等で用いられる色座標であることが望ましい。
【００９１】
図２０は、図１９の４サブピクセル構成と異なり、通常の３サブピクセル構成であるが、データ線の共有の仕方がＲとＧ、ＢとＲ、ＧとＢの３通り存在する。つまり、奇数のＲＧＢと偶数ＲＧＢとで画素の構成が異なる例である。
【００９２】
図１９、図２０のどちらの例でもデータ線を隣接画素と共有しているため、ゲート線が１ラインに２本必要となる。１９０３、１９０４は、図１９の画素に必要な第ｎラインのゲート線Ａ、ゲート線Ｂで、２００３、２００４は、図２０の画素に必要な第ｎラインのゲート線Ａ、ゲート線Ｂである。
【００９３】
図２１は図１９、図２０の画素のゲート線を駆動するゲートドライバの内部構成図で、２１０１はシフトレジスタ、２１０２はイネーブル回路、２１０３はレベルシフタ、２１０４はバッファである。
【００９４】
このように、１ラインにゲート線が２本あるため、ゲートドライバの出力は図５の場合の２倍必要となる。また、イネーブル回路２１０２に接続するイネーブル制御線も２倍必要となり、図２１に示すように、シフトレジスタ出力Ｖ１、Ｖ４、・・・Ｖ（３＊ｉ−２）（ｉは自然数）に対し、Ｅ１ＡとＥ１Ｂ、Ｖ２、Ｖ５、・・・Ｖ（３＊ｉ−１）に対し、Ｅ２ＡとＥ２Ｂを設け、一方Ｖ３、Ｖ６、Ｖ３＊ｉに対し、Ｅ３ＡとＥ３Ｂを設け、これらのイネーブル制御線によってイネーブル回路を制御する。
【００９５】
図２２は、図１９、図２０の画素と図２１のゲートドライバを用いた際の、図７の区間ＸＸ’における制御タイミングを示している。２２０１はシフトレジスタ出力Ｖ２、Ｖ７、Ｖ９の出力パルス、２２０２は１クロック後のＶ３、Ｖ８、Ｖ１０における出力パルス、２２０３、２２０４はＥ１Ａ、Ｅ１Ｂの入力パルス、２２０５、２２０６はＥ２Ａ、Ｅ２Ｂの入力パルス、２２０７、２２０８はＥ３Ａ、Ｅ３Ｂの入力パルスである。
【００９６】
２２０９はデータラッチ１へデータを転送するための転送開始パルス、２２１０はパルス２２０９により転送されたデータラッチ１のデータ、２２１１は第１データラッチ４０３のデータを第２データラッチ４０４へ転送するクロック、２２１２はクロック２２１１により転送された第２データラッチのデータである。
【００９７】
時分割シーケンスは図８とほとんど同じであるため、詳細な説明は省略するが、図２２の例では、シフトレジスタＶ２、Ｖ７、Ｖ９のＨｉｇｈ期間を６分割してデータを書き込んでいる。
【００９８】
最初の２つの期間で第２ラインのビット２データを書き込むが、まず、第２ラインのゲート線Ａを、Ｅ２ＡをＨｉｇｈにすることで、次いで、第２ラインのゲート線Ｂを、Ｅ２ＢをＨｉｇｈにすることで順に選択する。この間、第２データラッチには、第２ラインのゲート線Ａに接続されている画素へ書き込むビット２データ、第２ラインのゲート線Ｂに接続されている画素へ書き込むビット２データがそれぞれ順に転送され、データ線に出力されているため、第２ラインのゲート線Ａ、Ｂの画素にそれぞれのデータが書き込まれる。
【００９９】
次の２つの期間で、第９ラインのゲート線Ａ、Ｂを、Ｅ３Ａ、Ｅ３Ｂを順にＨｉｇｈにし第２データラッチに第９ラインのゲート線Ａ、Ｂに接続される画素のビット０データを順に転送することで第９ラインの書き込みを終え、最後の２期間で、同様に第７ラインのビット１データを書き込む。
【０１００】
図２１のゲートドライバを用いてこのように制御することで、図１９、図２０の画素を用いて本発明のデジタル駆動を行うことができる。
【０１０１】
データ線を隣接画素間で共有する本実施形態では、パネルに必要なデータ線が、共有しない場合の半分で済む。そのため各データ線を駆動する回路も半分でよいし、データバスも少なくて済むため、データドライバ１０２の回路数を大幅に削減できる。また、電源配線も半分にできるため、配線間隔が共有しない場合と比べると十分確保でき、製造上の配線ショート欠陥等を抑制することができる。特に水平方向の精細度が要求される仕様のパネルには有利である。
【０１０２】
一方、ゲートドライバの回路数は増加するが、データ線数と電源線が半分に削減され、交差容量が少なくなっているため、バッファ回路の面積を小さくすることができ、回路面積を抑制することができる。
「実施形態３」
【０１０３】
図２３は、実施形態３のゲートドライバの内部基本構成である。２３０１はシフトレジスタ、２３０２はイネーブル回路、２３０３はレベルシフタ、２３０４は出力バッファである。
【０１０４】
シフトレジスタ２３０１は入力パルスをクロックに応じてシフトし、シフトレジスタ出力Ｖｉ（ｉは自然数）にシフトパルスを出力する。イネーブル回路２３０２は、イネーブル信号Ｅ１及びＥ２により、シフトレジスタ出力Ｖｉを反映させるか否かを制御する。奇数ラインのイネーブル回路はイネーブル信号Ｅ１へ、偶数ラインのイネーブル回路はイネーブル信号Ｅ２へ接続されている。
【０１０５】
図２４は、横軸に時間、縦軸に表示ラインをとり、本実施形態の８ビット２５６階調表示駆動シーケンスを示す。Ｔ０〜Ｔ７はサブフレーム期間で、概ねＴ０：Ｔ１：Ｔ２：Ｔ３：Ｔ４：Ｔ５：Ｔ６：Ｔ７＝１：２：４：８：１６：３２：６４：１２８となるように制御される。
【０１０６】
Ｔ０〜Ｔ４では、点灯期間が短いため、点灯期間の比を維持する必要から、消灯期間を挿入している。Ｔ５〜Ｔ７ではその必要がないため、全期間点灯期間としている。図２４は一例を示したのみで、消灯期間を挿入するサブフレームをさらに増やすことも、減らすことももちろん可能である。
【０１０７】
図２５は、図２４の区間ＸＸ’の部分拡大図である。図２５では説明を簡単にするため１０ラインのディスプレイを例としている。２５０１、２５０２はそれぞれシフトレジスタ２３０１に入力する入力パルスとシフトクロックである。２５０３はシフトレジスタ出力Ｖ１の出力パルスであり、このパルスがクロック２５０２により順次、時間Ｔｃｋｖだけシフトされ、各Ｖｉに出力される。
【０１０８】
入力パルス２５０１はパルス間隔Ｐ０〜Ｐ７でパルスを入力する。このパルス間隔Ｐ０〜Ｐ７を適切に設定することでサブフレーム間隔Ｔ０〜Ｔ７を前述の比に制御する。
【０１０９】
図２６は、ＸＸ’間の部分拡大図である。２６０１はシフトレジスタ出力Ｖ６、Ｖ９の出力パルス、２６０２はシフトレジスタ出力Ｖ７、Ｖ１０の出力パルス、２６０３、２６０４はイネーブル信号Ｅ１、Ｅ２のパルス、２６０５は第１データラッチ４０３へのデータ転送開始パルス、２６０６は第１データラッチ４０３の保持データ、２６０７は第１データラッチの保持データ２６０６を第２データラッチ４０４へ転送する転送クロック、２６０８は第２データラッチ４０４の保持データである。
【０１１０】
区間ＸＸ’の前半は、Ｖ６、Ｖ９の出力パルス２６０１が“Ｈｉｇｈ”で、Ｅ１のイネーブルパルス２６０３が“Ｈｉｇｈ”、Ｅ２のイネーブルパルス２６０４が“Ｌｏｗ”であるから、奇数ラインであるＶ９のゲート線がアクティブになり、第２データラッチに保持されている第９ラインのビット０データが画素に書き込まれる。
【０１１１】
後半は、Ｖ６、Ｖ９の出力パルス２６０１が“Ｈｉｇｈ”で、Ｅ１のイネーブルパルス２６０３が“Ｌｏｗ”、Ｅ２のイネーブルパルス２６０４が“Ｈｉｇｈ”であるから、偶数ラインのＶ６のゲート線がアクティブになり、第２データラッチに保持されている第６ラインの消去データが画素に書き込まれる。
【０１１２】
第６ラインはすでにビット０のデータが書き込まれているため、ここでサブフレーム期間Ｔ０はＰ０＋０．５＊Ｔｃｋｖである。ただし、Ｐ０＝（２＊ｋ０−１）＊Ｔｃｋｖ（ｋ０は自然数）でなければならない。
【０１１３】
図２４の駆動シーケンスに示すように、残りＴ１〜Ｔ４も同様にパルス間隔Ｐ１〜Ｐ４から算出される。Ｔ５以降は第１ラインから全ラインを走査する時間以上にサブフレーム期間が長いため、Ｔ０〜Ｔ４で行っていた消灯用の走査を行う必要がない。したがって、サブフレーム期間Ｔ５〜Ｔ７はＰ５〜Ｐ７と一致する。
【０１１４】
図２７に本実施形態の駆動例として、各サブフレームＳＦ０〜ＳＦ７のパルス間隔Ｐ０〜Ｐ７とサブフレーム期間Ｔ０〜Ｔ７、そしてその比率を示した。
【０１１５】
本実施形態の方法によれば図２７から分かる通り、サブフレームの比率を比較的精度良く設定することができるため、入力階調と出力階調の連続性が良く、滑らかな映像が得られる。
【０１１６】
「実施形態４」
実施形態４では、図１９、図２０に示す画素を用い、実施形態３の駆動方法を用いて駆動する方法について説明する。
【０１１７】
図２８は本実施形態のゲートドライバの基本構成である。２８０１はシフトレジスタ、２８０２はイネーブル回路、２８０３はレベルシフタ、２８０４はバッファである。
イネーブル回路２８０２は１ラインにつき２つ用意されており、１つはゲート線Ａを、もう１つはゲート線Ｂを制御するために用いられる。
Ｅ１Ａ、Ｅ１Ｂ、Ｅ２Ａ、Ｅ２Ｂはイネーブル制御線で、Ｅ１Ａ、Ｅ１Ｂはそれぞれ奇数ラインのイネーブル回路、Ｅ２Ａ、Ｅ２Ｂはそれぞれ偶数ラインのイネーブル回路に接続されている。
【０１１８】
図２９は、図２５における区間ＸＸ’の部分拡大図で、図２９（１）は４分割型、図２９（２）は３分割型の例を示す。２９０１はシフトレジスタ出力Ｖ６、Ｖ９の出力パルス、２９０２はＶ７、Ｖ１０の出力パルス、２９０３、２９０４、２９０５、２９０６はそれぞれ４分割型のＥ１Ａ、Ｅ１Ｂ、Ｅ２Ａ、Ｅ２Ｂのイネーブルパルス、２９０７は第１データラッチ４０３へデータバス上のデータを順次転送する４分割型のデータ転送開始パルス、２９０８は４分割型の第１データラッチ４０３のデータ、２９０９は第１データラッチ４０３のデータを第２データラッチ４０４へ転送する４分割型の転送クロック、２９１０は４分割型の第２データラッチ４０４のデータである。
【０１１９】
２９１１、２９１２、２９１３、２９１４は３分割型のＥ１Ａ、Ｅ１Ｂ、Ｅ２Ａ、Ｅ２Ｂのイネーブルパルスで、２９１５は３分割型のデータ転送開始パルス、２９１６は３分割型の第１データラッチ４０３のデータ、２９１７は３分割型のデータ転送クロック、２９１８は３分割型の第２データラッチ４０４のデータである。
【０１２０】
４分割型の図２９（１）では、前半の２期間で第９ラインのゲート線Ａとゲート線ＢをそれぞれＥ１Ａ、Ｅ１Ｂの順にアクティブにし、ライン９Ａ、９Ｂのビット０データを書き込む。後半の２期間では第６ラインのゲート線Ａとゲート線ＢをＥ１Ａ、Ｅ１Ｂの順にそれぞれアクティブにし、ライン６Ａ、６Ｂのデータを消去する。
【０１２１】
３分割型の図２９（２）では、最初と２番目の期間で第９ラインのゲート線Ａ、ＢをＥ１Ａ、Ｅ１Ｂの順にアクティブにし、ライン９Ａ、９Ｂのビット０データを書き込む。最後の期間では第６ラインのゲート線Ａ、Ｂを、Ｅ１Ａ、Ｅ１Ｂを同時に制御してアクティブにし、ライン６のデータを同時に消去する。
【０１２２】
図２９（１）の４分割型は制御が複雑になるものの、ゲート線Ａ、Ｂが均等に制御でき、表示品質が維持できる。一方、図２９（２）の３分割型は消去動作をゲート線Ａ，Ｂで同時に行うため、制御期間を短縮できる利点があるが、ゲート線Ａとゲート線Ｂで制御周期が異なるため、表示品質に多少影響する可能性がある。
【０１２３】
本実施形態の方法はデータ線を隣接画素と共有することで、データ線の本数を削減することができ、そのためデータドライバの回路規模も半分に低減できる。
【０１２４】
「実施形態５」
実施形態１〜４では、ポリシリコンＴＦＴなどで回路をガラス基板上に構成する例を示したが、アモルファスシリコンＴＦＴ基板を用いても同様な駆動が可能である。
【０１２５】
図３を用いて、アモルファスシリコンＴＦＴ基板を用いて本実施形態のデジタル駆動を実現する全体構成を説明する。３０１はアクティブマトリクス型アモルファスシリコンＴＦＴアレイ、３０２はデータドライバ、３０３はゲートドライバ、３０４は制御回路、３０５はフレームメモリである。
【０１２６】
データドライバ３０２、ゲートドライバ３０３はＬＣＤ等で用いられているような複数のドライバＩＣから成り、ＴＣＰ（Tape Carrier Package）で３０１のガラス基板に接続されるか、ＣＯＧ（Chip On Glass）でガラス基板に直接実装されている。
【０１２７】
例えば画素数がＸＧＡ（RGB1024×768）のアモルファスシリコンＴＦＴアレイの場合、データドライバ３０２には、３８４出力のデータドライバＩＣが８個、ゲートドライバ３０３には、２５６出力のゲートドライバＩＣが３個搭載されている。
【０１２８】
３０６はデータ線、３０７はゲート線であり、データ線３０６はデータドライバ３０２の出力と、ゲート線３０７はゲートドライバ３０３の出力と接続されている。
３１３は制御回路３０４からデータドライバ３０２に供給される信号を伝送する信号バス、３１４はゲートドライバ３０３に供給される信号を伝送する信号バス、３１２はフレームメモリとの信号バスで、３１１は入力信号バスである。
制御回路３０４がフレームメモリへ書き込むデータの形式は実施形態１と同じであるため説明は省略する。
【０１２９】
図３０にアモルファスシリコンＴＦＴアレイ３０１上の画素回路を示す。アモルファスシリコンでＴＦＴを形成する場合には、通常Ｎ型を用いる。そのため、図３０の画素回路はすべてＮ型で構成している。
【０１３０】
３００１は有機ＥＬ素子、３００２は有機ＥＬ素子３００１に電流を流すか否かを制御するドライブＴＦＴ、３００３はＴＦＴ３００２のオンオフ電圧の書き込み制御を行うゲートＴＦＴ、３００４は３００３によって書き込まれたオンオフ電圧を保持する保持容量である。
【０１３１】
３０１１は有機ＥＬ素子３００１に電流を供給する電源線、３０１４は基準電圧線である。
【０１３２】
ドライブＴＦＴ３００２のドレイン端子は電源線３０１１へ接続され、ソース端子は有機ＥＬ素子３００１のアノード端子に接続されている。ドライブＴＦＴ３００２のゲート端子は保持容量３００４とゲートＴＦＴ３００３のソース端子に、ゲートＴＦＴ３００３のゲート端子はゲート線３０７に接続され、ドレイン端子はデータ線３０６に接続されている。
【０１３３】
ドライブＴＦＴ３００２はＴＦＴが並列に２つ並んだ冗長な構成としているのは実施形態１で述べた理由と同じである。
【０１３４】
駆動ＩＣとして提供されているデータドライバ３０２、ゲートドライバ３０３の構成は、例えばＣＱ出版社トランジスタ技術２００４年２月号Ｐ１３９に掲載してあるため説明は省略するが、図４と図５の構成と類似する。
【０１３５】
データドライバ３０２に関しては、６ビットあるいは８ビットのデジタル入力階調データをアナログの階調電圧に変換するＤＡ変換器を内蔵しており、データ線３０６には変換されたアナログ階調電圧が出力される。デジタル駆動では２値の電圧レベルでよいため、データドライバＩＣを図４のような構成とした方がコスト的に有利である。
【０１３６】
ゲートドライバ３０３は図５と構成が非常に類似しており、大抵のゲートドライバＩＣはイネーブル制御線を３本有している。
【０１３７】
したがって、データドライバＩＣ、ゲートドライバＩＣを用いれば、あるいはこれまで述べてきた機能を有するＩＣを用いれば、大型のＴＦＴアレイを低コストで製造可能なアモルファスシリコンを用いて、大画面でも高い表示均一性を可能とするデジタル駆動を行うことができ、有機ＥＬ素子を用いて大型ＴＶや大型モニターを比較的低コストで実現することができる。
【図面の簡単な説明】
【０１３８】
【図１】実施形態１の全体構成図である。
【図２】ポリシリコンＴＦＴ画素回路を示す図である。
【図３】実施形態５の全体構成図である。
【図４】データドライバの構成図である。
【図５】実施形態１のゲートドライバ構成図である。
【図６】実施形態１の４ビットデジタル駆動走査シーケンスを示す図である。
【図７】実施形態１の４ビットデジタル駆動タイミングチャートを示す図である。
【図８】実施形態１の４ビットデジタル駆動イネーブルタイミングチャート１を示す図である。
【図９】実施形態１の４ビットデジタル駆動イネーブルタイミングチャート２を示す図である。
【図１０】実施形態１の４ビットデジタル駆動タイミング設定テーブルを示す図である。
【図１１】実施形態１の４ビットデジタル駆動入出力階調特性を示す図である。
【図１２】制御回路データ処理説明図である。
【図１３】実施形態１の８ビットデジタル駆動タイミング設定テーブルを示す図である。
【図１４】実施形態１の８ビットデジタル駆動走査シーケンスを示す図である。
【図１５】実施形態１の８ビットデジタル駆動イネーブルタイミングチャートを示す図である。
【図１６】実施形態１の８ビットデジタル駆動入出力特性を示す図である。
【図１７】実施形態１の６ビットデジタル駆動走査シーケンスを示す図である。
【図１８】実施形態１の７ビットデジタル駆動走査シーケンスを示す図である。
【図１９】実施形態２のポリシリコンＴＦＴ画素回路１を示す図である。
【図２０】実施形態２のポリシリコンＴＦＴ画素回路２を示す図である。
【図２１】実施形態２のゲートドライバ構成図である。
【図２２】実施形態２のデジタル駆動イネーブルタイミングチャートを示す図である。
【図２３】実施形態３のゲートドライバ構成図である。
【図２４】実施形態３の８ビットデジタル駆動走査シーケンスを示す図である。
【図２５】実施形態３のデジタル駆動タイミングチャートを示す図である。
【図２６】実施形態３のデジタル駆動イネーブルタイミングチャートを示す図である。
【図２７】実施形態３の８ビットデジタル駆動タイミング設定テーブルを示す図である。
【図２８】実施形態４のゲートドライバ構成図である。
【図２９】実施形態４のデジタル駆動イネーブルタイミングチャートを示す図である。
【図３０】実施形態５のアモルファスシリコンＴＦＴ画素回路を示す図である。
【符号の説明】
【０１３９】
１０１，３０１  表示アレイ、１０２，３０２  データドライバ、１０３，３０３  ゲートドライバ、１０４  表示デバイス、１０５，３０４  制御回路、１０６，３０５  フレームメモリ、１０７，３０６  データ線、１０８，３０７  ゲート線、１０９  レベルシフタ、１１１，３１１  入力バス、１１２，３１２  メモリバス、１１３，３１３  データ信号バス、１１４，３１４  ゲート信号バス、２０１，３００１  有機ＥＬ素子、２０２，３００２  駆動制御ＴＦＴ、２０３，３００３  書き込み制御ＴＦＴ、２０４，３００４  保持容量、２１１，３０１１  電流供給線、２１２，３０１４  基準電位線、４０１  データバス、４０２  シフトレジスタ、４０３  第１データラッチ、４０４  第２データラッチ、４０５  バッファ、４０６  データ転送制御線、５０１，２１０１，２３０１，２８０１  シフトレジスタ、５０２，２１０２，２３０２，２８０２  イネーブル回路、５０３，２１０３，２３０３，２８０３  レベルシフタ、５０４，２１０４，２３０４，２８０４  バッファ、１９０２，２００２  電流供給線、１９０３，２００３  ゲート線Ａ、１９０４，２００４  ゲート線Ｂ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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