(57)【要約】【課題】  記録データ転送のためのＤＭＡ処理は、他の処理のためのＤＭＡ処理の占有時間が長くなり、記録データ転送が決められた時間内に実行できず、正しい記録が行えない。【解決手段】  許可信号と所定の周期信号を出力する信号生成手段と、許可信号が出力している間、複数回のＤＭＡ要求信号を出力する第１ＤＭＡ要求手段と、前記許可信号の出力の有無に係らず、ＤＭＡ要求信号を出力可能な第２ＤＭＡ要求手段と、データをデータ転送するＤＭＡ手段と、ＤＭＡ要求信号をうけて、前記ＤＭＡ手段を実行させるＤＭＡ制御手段と有し、許可信号が出力されている場合、第２のＤＭＡ要求手段のＤＭＡ要求信号を受けて、所定の周期期間内において所定回数のＤＭＡ転送を行う。【選択図】  図４
2005231125.tif 000002
【特許請求の範囲】
【請求項１】
許可信号と所定の周期信号を出力する信号生成手段と、
前記信号生成手段が許可信号を出力している間、前記所定の周期信号に同期して複数回のＤＭＡ要求信号を出力する第１ＤＭＡ要求手段と、
ＤＭＡ要求の要因に応じてＤＭＡ要求信号を出力する第２ＤＭＡ要求手段と、
メモリ手段へのデータの格納と読出しをＤＭＡ転送により行うＤＭＡ手段と、
前記第１ＤＭＡ要求手段、前記第２ＤＭＡ要求手段のうちいずれかのＤＭＡ要求信号をうけて、前記ＤＭＡ手段を実行させるＤＭＡ制御手段とを備え、
前記第２ＤＭＡ手段は、前記許可信号が出力されている場合には、前記所定の周期期間においてＤＭＡ要求信号の出力する回数を制限することを特徴とするＤＭＡ制御回路。
【請求項２】
許可信号と所定の周期信号を出力する信号生成手段と、
前記信号生成手段が許可信号を出力している間、前記所定の周期信号に同期して複数回のＤＭＡ要求信号を出力する第１ＤＭＡ要求手段と、
前記許可信号の出力の有無に係らず、ＤＭＡ要求信号を出力可能な第２ＤＭＡ要求手段と
メモリ手段へのデータの格納と読出しをＤＭＡ転送により行うＤＭＡ手段と、
前記第１ＤＭＡ要求手段、前記第２ＤＭＡ要求手段のうちいずれかのＤＭＡ要求信号をうけて、前記ＤＭＡ手段を実行させるＤＭＡ制御手段とを備え、
前記許可信号が出力されている場合、前記第２のＤＭＡ要求手段のＤＭＡ要求信号を受けて、前記所定の周期期間において所定回数までＤＭＡ転送を許可することを特徴とするＤＭＡ制御回路。
【請求項３】
前記第１ＤＭＡ要求手段、前記第２ＤＭＡ要求手段は、前記ＤＭＡ要求信号を発生する回数を保持するレジスタを備えることを特徴とする請求項１、２に記載のＤＭＡ制御回路。
【請求項４】
記録ヘッドからインクを吐出して記録を行う記録装置であって、
ＤＭＡ転送によりメモリ手段へのデータの書き込みとデータの読出しを行うＤＭＡ手段と、
前記インクの吐出を許可する許可信号を出力する信号生成手段と、
外部装置から受信したデータを前記メモリ手段に書き込む受信手段と、
前記メモリ手段から読み出してデータ変換した後、前記メモリ手段に書き込む変換手段と、
前記許可信号の出力期間中、前記記録ヘッドへの変換されたデータを転送する転送手段と、
前記受信手段、前記変換手段、前記転送手段から前記ＤＭＡ手段の使用要求を受けて、前記ＤＭＡ手段の実行を許可するＤＭＡ制御手段とを備え、
前記ＤＭＡ制御手段は、前記許可信号の状態に応じて、前記受信手段、前記変換手段から使用要求を受けて実行されるＤＭＡ転送の単位時間あたりの実行可能回数を変更することを特徴とする記録装置。
【請求項５】
前記ＤＭＡ制御手段は、前記許可信号が出力状態であれば実行可能回数を所定の値とし、前記許可信号が停止状態であれば、所定の値より大きい値とすることを特徴とする請求項４に記載の記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータをＤＭＡ転送するＤＭＡ手段を制御するＤＭＡ制御回路（ＤＭＡ制御装置）に関するもので、ＤＭＡ制御回路を備えた記録装置に関するものである。
【背景技術】
【０００２】
近年プリンタでは処理速度の向上を目的に、従来ソフトウェアで行っていた処理をハード化することで高速化に対応している。例として印字動作（記録動作）時のＤＭＡ処理が挙げられる。これは外部メモリに対してＣＰＵを介さずに直接ＡＳＩＣ等でアクセスすることにより、ソフトウェアの負担を軽減し処理速度を向上させる方法である。この印字におけるＤＭＡ処理の一例として図５を挙げ、図５を参照してＤＭＡ処理の一般的制御の説明を行う。
【０００３】
プリンタの印字処理において、複数回のＤＭＡ処理によって実際の印字データの生成が行われる。まず受信データ制御部５０３はインターフェース（以下Ｉ／Ｆ）を介してホストコンピュータにより送信されたデータの受信を行い、ＤＭＡＣ５０６を介してＤＲＡＭ５０５にデータの書き込みを行う。次に受信データ制御部５０３が受信したデータはデータ圧縮が行われているので、バッファオペレーション回路５０４はＤＲＡＭ５０５からデータを読み出し、解凍処理を行った後、記録ヘッドの並び順、ノズル数に最適な形式に変換を行う。そして変換したデータを再びＤＲＡＭ５０５に格納する。これらの処理によりプリントデータ（記録データ）が生成される。
【０００４】
位置検出手段（エンコーダー）から入力された位置情報に基づいて、印字タイミング生成手段５０１が生成した印字開始タイミングに応じて、印字（記録）データ転送回路５０２は、ＤＭＡＣ５０６を介してＤＲＡＭ５０５よりプリントデータを読み出し、記録ヘッドにデータの転送を行う。記録ヘッドはヒートパルスにより、プリントデータに応じた吐出を行う事で画像を形成する。この様な動作を繰り返すことで１行の印字が行われる。
【０００５】
この例では、受信データ制御回路、バッファオペレーション回路、印字データ転送回路に関してＤＭＡ制御の例を挙げたが、メモリとしてＤＲＡＭを使用した場合のリフレッシュ動作、ＣＰＵ制御などでもＤＭＡを使用する。この様に複数のＤＭＡ機能を有する装置では、ＤＭＡに優先順位を設け、優先順位の高いＤＭＡ要求から順に処理することが一般とされる（特許文献１）。
【０００６】
この様な従来の優先順位の決定について一例を次に挙げる。例えば受信データ制御と印字データ転送とをＤＭＡで行うような印字装置においては、一般に印字データ転送のＤＭＡ制御の優先順位が高く、受信データ制御の優先順位を低くするのが通常である。
【０００７】
これは、仮に印字データ転送のＤＭＡ制御よりも受信データ制御の優先順位を高くしてしまうと、高速なホストと印字装置が接続された場合、ＤＭＡ手段が受信データ制御に独占（占有）されてしまい、印字データ転送によるプリントデータの読み出しが間に合わなくなってしまい、正しいインク吐出が行われず、画像が正しく形成できないからである。
【０００８】
従って、印字データ転送のＤＭＡの優先順位を高く、受信データ制御の優先順位を低くして印字データ転送のＤＭＡが込み合っている場合には、受信データ制御回路は、インターフェースを介してホストとネゴシエーションを行い、ホストにデータ転送を待ってもらう様に制御を行っていた。
【特許文献１】特開平５−１５８８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、図６と図７を用いて、ＤＭＡ転送の処理の説明を行う。ここでは、ＤＲＥＱ１を印字データ転送用のＤＭＡリクエスト信号、ＤＲＥＱ２を受信データ制御用のＤＭＡリクエスト信号とする。ＤＲＥＱ１とＤＲＥＱ２が同時にリクエストをアクティブにした場合には優先順位の高い印字データ転送がＤＭＡの所有権を得ることになる。
【００１０】
図６に示すように、ＤＲＥＱ１の処理が終了するＤＭＡ＿ＤＴ＿ＡＣＫＸが出力されるまで、ＤＲＥＱ２に対するＤＭＡ許可信号ＤＭＡ＿ＡＣＫＸ２は出力されず、ＤＲＥＱ２は待たされる状態となる。
【００１１】
しかし、図７に示すように、ＤＲＥＱ２が先にリクエストして、ＤＭＡ＿ＡＣＫ２ＸによりＤＭＡの使用する権利（所有権）を受信データ制御用回路が得て、ＤＭＡを許可された場合には、ＤＭＡ処理が終了するまで、ＤＲＥＱ１は待たされることとなる。
【００１２】
又、近年は複数のデータを連続してリード／ライト処理を行うバーストモードが使用されることが多くなっている。その結果バーストモードの場合には、複数のデータが連続してリード／ライトの処理が実行される為、ＤＲＥＱが待たされる期間は数ＣＬＫ（数クロック信号）分に及んでいる。
【００１３】
又、印字データ転送用回路は印字タイミング毎に、ノズル数分×色数の印字データをＤＲＡＭから読み出し、記録ヘッドに転送しなければならない。その為、ノズル数分×色数の印字データの読み出し時間ｔ１と、他のＤＭＡ処理により待たされる時間ｔ２を合計した時間ａｄｄ＿ｔが印字タイミング周期Ｔｔｒｇよりも短い時間である必要がある。
【００１４】
しかし、実際には各ＤＭＡリクエスト信号（ＤＭＡ要求）はランダムに発生する為、他のＤＭＡとの調停で発生する待ち時間を正確に把握することは難しい。
【００１５】
その為、他のＤＭＡ処理により待たされる時間ｔ２のマージンを多く考慮した設計を行っている為、印字タイミング周期Ｔｔｒｉｇを短くすることが難しくなっている。
【課題を解決するための手段】
【００１６】
上述した課題を解決するために、本発明のＤＭＡ制御回路は、許可信号と所定の周期信号を出力する信号生成手段と、前記信号生成手段が許可信号を出力している間、前記所定の周期信号に同期して複数回のＤＭＡ要求信号を出力する第１ＤＭＡ要求手段と、ＤＭＡ要求の要因に応じてＤＭＡ要求信号を出力する第２ＤＭＡ要求手段と、メモリ手段へのデータの格納と読出しをＤＭＡ転送により行うＤＭＡ手段と、前記第１ＤＭＡ要求手段、前記第２ＤＭＡ要求手段のうちいずれかのＤＭＡ要求信号をうけて、前記ＤＭＡ手段を実行させるＤＭＡ制御手段とを備え、前記第２ＤＭＡ手段は、前記許可信号が出力されている場合には、前記所定の周期期間においてＤＭＡ要求信号の出力する回数を制限することを特徴とする。
【００１７】
また、本発明の記録装置は、記録ヘッドからインクを吐出して記録を行う記録装置であって、ＤＭＡ転送によりメモリ手段へのデータの書き込みとデータの読出しを行うＤＭＡ手段と、前記インクの吐出を許可する許可信号を出力する信号生成手段と、外部装置から受信したデータを前記メモリ手段に書き込む受信手段と、前記メモリ手段から読み出してデータ変換した後、前記メモリ手段に書き込む変換手段と、前記許可信号の出力期間中、前記記録ヘッドへの変換されたデータを転送する転送手段と、前記受信手段、前記変換手段、前記転送手段から前記ＤＭＡ手段の使用要求を受けて、前記ＤＭＡ手段の実行を許可するＤＭＡ制御手段とを備え、前記ＤＭＡ制御手段は、前記許可信号の状態に応じて、前記受信手段、前記変換手段から使用要求を受けて実行されるＤＭＡ転送の単位時間あたりの実行可能回数を変更することを特徴とする。
【発明の効果】
【００１８】
以上本発明により、所定のＤＭＡ転送手段が転送を行っている場合には、他のＤＭＡ転送手段の実行を予め決めた回数だけ許可することで、所定のＤＭＡ転送手段のデータ処理を確実に行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係る実施の形態について添付図面を参照して詳細に説明する。尚、以下に説明する実施の形態では、本発明の記録装置としてインクジェットプリンタに適用した例について説明する。
【００２０】
＜第１実施形態＞
図２は記録装置の斜視図である。記録ヘッド１はインクジェット記録方式の中でも特にエネルギー発生手段として発熱抵抗体を有する発熱素子等の電気熱変換体を用いて、インクを加熱して熱エネルギーによってインク滴を吐出させる。
【００２１】
記録ヘッド１にはシアンインクタンク１Ｃ、マゼンタインクタンク１Ｍ、イエローインクタンク１Ｙおよびブラックインクタンク１Ｋの４色のインクタンクを有し、記録ヘッド１及び各インクタンク１Ｃ、１Ｍ、１Ｙ、１Ｋはガイド軸３の長さ方向に沿って配列された状態すなわちキャリッジ２の移動方向に沿った状態でキャリッジ２に搭載されている。
【００２２】
図２において記録ヘッド１は図示下向きにインクを吐出する姿勢でキャリッジ２に搭載されており、キャリッジ２の軸受け部２ａがガイド軸３に沿って移動しながらインク液滴を吐出して、記録用紙等の記録媒体４上に１走査分の画像を形成していく。なお、キャリッジ２のガイド軸３に沿った往復運動は、キャリッジモータ５の駆動力が伝達されたプーリ６の回転により、タイミングベルト７を介して行われる。
【００２３】
記録ヘッド１による１走査分の記録が終了すると、記録ヘッド１は記録を中断し搬送モータ９が駆動されて、プラテン８上に位置する記録媒体４がキャリッジ２の移動方向に対して直行する方向に所定量だけ搬送される。次いで再びキャリッジ２をガイド軸３に沿って移動させながら次の１走査分の画像形成を行う。これらの動作を繰り返すことにより、被記録媒体（例えば記録用紙）４の全体に記録される。
【００２４】
図の右側には記録ヘッド１のインク吐出状態を良好に保つための回復動作を行う回復機器１０が配設されている。回復機器１０には記録ヘッド１をキャップするキャップ１１、記録ヘッド１のインク吐出面を拭うワイパ１２、および記録ヘッド１のインク吐出ノズルからインクを吸引するための吸引ポンプ（不図示）等が設けられている。
【００２５】
また、記録装置はエンコーダスケール１３およびエンコーダー１４を備えており、キャリッジ２の移動速度の検出を行い、キャリッジモータ５の駆動時にそのフィードバック制御を行うように構成されている。またエンコーダスケール１３の位置情報をエンコーダー１４により読み取ることで、記録ヘッド１のインク印字タイミングがとられている。
【００２６】
図１は本実施例の回路構成を示すブロック図である。エンコーダー１４から出力された周期信号（位置情報）から、印字（記録）タイミング生成回路は印字領域を示す印字領域イネーブル信号と、印字タイミングを示す印字トリガ信号を生成する。
【００２７】
図１において、印字領域イネーブル信号と印字トリガ信号は、印字データ転送回路１０２、受信データ制御回路１０３、バッファオペレーション回路１０４それぞれのブロックに接続されている。バッファオペレーション回路１０４は、受信データを解凍する解凍回路や、ラスタデータをカラムデータに変換する変換回路を含んでいる。
【００２８】
図３は、記録ヘッドを搭載したキャリッジの１回の走査記録動作を示している。この図において、加速制御（Ｔ１領域）して、一定の速度に到達してから、周期的に発生する印字トリガ信号に同期して記録ヘッドが駆動して、インクが吐出口から吐出されている。そして、減速制御（Ｔ３領域）が始まる前に記録は終了する。
【００２９】
モータが加速制御中のＴ１領域と、モータが減速制御中のＴ３領域では印字領域イネーブル信号は‘Ｌ’（ロウ状態、非イネーブル状態）となっており、印字トリガ信号も出力していない。
【００３０】
一方、Ｔ２領域はモータの定速制御領域であり印字領域イネーブル信号は‘Ｈ’（ハイ状態、イネーブル状態）であり、印字トリガ信号の出力もなされている。
【００３１】
図４（ａ）はモータの加速制御から定速制御への切り替わるタイミング、（ｂ）定速制御から減速制御への切り替わるタイミングにおける各ＤＭＡ制御のタイミング図である。
【００３２】
ＤＲＥＱ１は印字データ転送回路１０２から出力されるＤＭＡリクエスト信号（ＤＭＡ要求信号）である。このＤＲＥＱ１は、記録ヘッドに記録データを転送するタイミングで出力される。
【００３３】
ＤＲＥＱ２は受信データ制御回路１０３から出力されるＤＭＡリクエスト信号（ＤＭＡ要求信号）である。このＤＲＥＱ２は、ホスト装置からのコマンドやデータを受信したことを検知した場合、その受信したデータをメモリに格納するために出力される。
【００３４】
ＤＲＥＱ３はバッファオペレーション回路１０４から出力されるＤＭＡリクエスト信号（ＤＭＡ要求信号）である。このＤＲＥＱ３は、データの解凍処理や変換処理を行う指示をＣＰＵから受けたタイミングで出力される。
【００３５】
モータの制御がＴ１領域、印字領域イネーブルが‘Ｌ’の状態では、ＤＲＥＱ２、ＤＲＥＱ３はそれぞれ個別のタイミングで、ＤＭＡ要求の要因に応じて、ＤＭＡリクエスト信号を出力している。図４（ａ）では、モータの制御領域がＴ１領域の場合、後述する印字トリガ間隔の期間に相当する期間（単位時間）に、ＤＲＥＱ２、ＤＲＥＱ３はそれぞれ４回程度出力している。
【００３６】
そして、これらのリクエスト信号にそれぞれ対応して、ＤＭＡ許可信号ＤＭＡ＿ＡＣＫ２、ＤＭＡ＿ＡＣＫ３が出力されている。
【００３７】
次にＴ２の領域では印字領域イネーブルが‘Ｈ’となり印字（インクの吐出）が開始される為、ＤＲＥＱ１の要求が開始されている。印字トリガの間隔Ｔｔｒｇで発生するＤＲＥＱ１の要求は８回となる。一方、ＤＲＥＱ２とＤＲＥＱ３について、印字トリガ間隔Ｔｔｒｇで発生するリクエスト回数は各２回となっている。
【００３８】
なお、このＤＲＥＱ１の回数である８は、ＤＲＡＭのデータバス幅を１６ｂｉｔ、シアン、マゼンタ、イエロー、ブラック各色の記録のノズル数（３２）に基づいている。
【００３９】
なお、このリクエスト回数の値を保持するために、印字データ転送制御回路、受信データ制御回路、バッファオペレーション回路に、ＤＭＡリクエスト信号を出力する回数を保持するレジスタを備えている。また、ＤＭＡリクエスト信号を出力した回数をカウントするカウンタもそれぞれ備えている。
【００４０】
これにより、例えば、受信データ制御回路は、ＤＲＥＱ２を出力した後、カウンタをカウントアップし、カウンタの値が２となれば、次のＤＲＥＱ２の出力をやめる。このカウンタは、印字トリガ信号が生成されるたびに、ゼロにクリアされる。
【００４１】
次に、モータの制御がＴ３領域に移行すると、印字領域イネーブルが‘Ｌ’の状態では、ＤＲＥＱ２、ＤＲＥＱ３はそれぞれ個別のタイミングで回数制限なくＤＭＡリクエスト信号を出力している。
【００４２】
このような構成により、従来ならば、印字トリガ間隔（印字トリガの周期）において、印字データ転送のために必要とするＤＲＥＱ１の８回の転送に対して、他のＤＭＡの実行により待たされる可能性は最大で８回であった。
【００４３】
しかし、本実施形態では、印字データ転送制御以外のＤＭＡリクエストの回数を単位時間（所定の単位期間）あたり最大２回と制限している。このような制御を行うことで、他のＤＭＡ処理により待たされる回数は最大でも４回となり、そのための待ち時間を削減することができる。これにより、確実に記録データを記録ヘッドに転送することができる。
【００４４】
本実施例では説明を簡単にするために、記録ヘッドのノズル数を３２ノズル、ＤＲＡＭのデータバス幅を１６ｂｉｔとしたが、ノズル数を２５６ノズルや５１２ノズルとしても構わないし、データバス幅を３２ｂｉｔや６４ｂｉｔとしても構わない。
【００４５】
＜第２実施形態＞
図８は第２実施形態のブロック図である。図８において図１と異なる点について説明し、図１と同じ内容については、説明を省略する。
【００４６】
図８において、印字（記録）領域イネーブル信号、印字（記録）トリガ信号がＤＭＡＣ回路８０６に入力されている点が図１と異なっている。そして、このＤＭＡＣ回路８０６には、各回路８０２、８０３、８０４のＤＭＡリクエスト信号の応答する回数を保持するレジスタを備えている。また、ＤＭＡリクエスト信号に応答した回数をカウントするカウンタもそれぞれ備えている。
【００４７】
図９（ａ）はモータの加速制御から定速制御への切り替わるタイミングを説明する図である。図９（ｂ）は、定速制御から減速制御への切り替わるタイミングを説明する図である。これらは、それぞれ図４（ａ）、図４（ｂ）に対応しており、信号の説明については省略する。
【００４８】
例えば、図９（ａ）において、ＤＲＥＱ２、ＤＲＥＱ３の信号の波形に着目すると、印字トリガＰ１が発生してから、期間Ｔｔｒｇにおいて３回目の信号の‘Ｈ’の状態が長くなっている。そして、次の印字トリガＰ２が発生してから、この３回目の信号は立下っている（Ｅｇ１）。
【００４９】
これは、ＤＭＡ許可信号ＤＭＡ＿ＡＣＫ２、ＤＭＡ＿ＡＣＫ３が、期間Ｔｔｒｇにおいては２回しか発生していないからである。そして、次の印字トリガＰ２が発生してから、ＤＭＡ＿ＡＣＫ２、ＤＭＡ＿ＡＣＫ３は出力されており、このＤＭＡ＿ＡＣＫ２、ＤＭＡ＿ＡＣＫ３信号を検知して、ＤＲＥＱ２、ＤＲＥＱ３は‘Ｌ’状態に移行している（Ｅｇ１）。このように、ＤＭＡ転送を制御する制御部は、ＤＭＡ転送を許可する回数を制限している。
【００５０】
以上、述べたような構成により、第１の実施形態と同様に、印字データ転送制御以外の、単位時間あたりのＤＭＡリクエストの回数を最大２回と限定（制限）することで、他のＤＭＡ処理により待たされる回数は最大でも４回となる。これにより、確実に記録データを記録ヘッドに転送することができる。
【００５１】
＜その他の実施形態＞
以上、第１、第２実施形態で述べてきたが、上述した構成に限定するものではない。
【００５２】
例えば、印字領域イネーブル信号が‘Ｈ’状態になるのは、加速制御領域の途中であっても構わない。即ち、加速制御領域において、記録ヘッドからインク吐出を開始する場合にも適用できる。この場合、印字トリガ信号も加速制御領域の途中から出力される。これと同様に、減速制御領域の途中から印字領域イネーブル信号が‘Ｈ’から‘Ｌ’に遷移しても構わない。
【００５３】
また、ＤＲＥＱ２信号、ＤＲＥＱ３信号は、ＤＭＡリクエスト信号を出力する回数を保持するレジスタの値を参照して行っていたが、このレジスタとは別に、モードを示すモードフラグを保持するレジスタを設け、印字領域イネーブル信号が‘Ｌ’状態にある場合にモードフラグをセットし、印字領域イネーブル信号が‘Ｈ’状態にある場合にモードフラグをリセットする構成にしても構わない。この構成により、モードフラグを参照して、図１の受信データ制御回路１０３、バッファオペレーション回路１０４、図８のＤＭＡＣは、ＤＭＡリクエスト信号の出力の制御を行っても構わない。
【図面の簡単な説明】
【００５４】
【図１】実施形態１におけるＤＭＡ制御を説明するブロック図
【図２】実施形態１、２におけるインクジェットプリンタの外観斜視図
【図３】インクジェットプリンタの印字時における動作遷移を示す図
【図４】実施形態１におけるＤＭＡ制御のタイミングチャート図
【図５】従来例におけるＤＭＡ制御を説明するブロック図
【図６】ＤＭＡ調停タイミングを説明するタイミングチャート１
【図７】ＤＭＡ調停タイミングを説明するタイミングチャート２
【図８】実施形態１におけるＤＭＡ制御を説明するブロック図
【図９】実施形態１におけるＤＭＡ制御のタイミングチャート図
【符号の説明】
【００５５】
１  記録ヘッド
２  キヤリッジ
１０１、５０１、８０１  印字タイミング生成回路
１０２、５０２、８０２  印字データ転送回路
１０３、５０３、８０３  受信データ制御回路
１０４、５０４、８０４  バッファオペレーション回路
１０５、５０５、８０５  ＤＲＡＭ
１０６、５０６、８０６  ＤＭＡＣ
１０７、５０７、８０７  ＣＰＵ
ＤＲＥＱ１、ＤＲＥＱ２、ＤＲＥＱ３  ＤＭＡリクエスト信号
ＤＲＥＱ＿ＡＣＫ１、ＤＲＥＱ＿ＡＣＫ２、ＤＲＥＱ＿ＡＣＫ３  ＤＭＡ許可信号
【図１】
2005231125.tif 000003
【図２】
2005231125.tif 000004
【図３】
2005231125.tif 000005
【図４】
2005231125.tif 000006
【図５】
2005231125.tif 000007
【図６】
2005231125.tif 000008
【図７】
2005231125.tif 000009
【図８】
2005231125.tif 000010
【図９】
2005231125.tif 000011