(57)【要約】【課題】  従来の耐圧１５００ＶＤＣ級半導体リレーと比較し、高耐圧ＤＭＯＳＦＥＴ素子面積、電圧出力型フォトダイオードアレイのチップ面積を極力増加させることなしに、また、小型にパッケージされた３０００ＶＤＣ級の半導体リレーを提供する。【解決手段】  発光ダイオードとフォトダイオードアレイよりなるフォトカプラと、ソース同士が互いに接続されるとともに該接続点には前記フォトダイオードアレイのカソードが接続され、各ゲートには前記フォトダイオードアレイのアノードが接続された２個のＦＥＴと、前記発光ダイオードのアノード及びカソードにそれぞれ接続された第１，第２の外部端子を有する半導体リレーにおいて、前記ＦＥＴよりも耐圧の低いＦＥＴを複数個直列に接続すると共に、該直列接続したＦＥＴの合計の耐圧・オン抵抗が前記２個のＦＥＴの耐圧・オン抵抗と同等以上になるように構成した。【選択図】                    図１
2005065150.tif 000002
【特許請求の範囲】
【請求項１】
発光ダイオードとフォトダイオードアレイよりなるフォトカプラと、ソース同士が互いに接続されるとともに該接続点には前記フォトダイオードアレイのカソードが接続され、各ゲートには前記フォトダイオードアレイのアノードが接続された２個のＦＥＴと、前記発光ダイオードのアノード及びカソードにそれぞれ接続された第１，第２の外部端子を有する半導体リレーにおいて、前記ＦＥＴよりも耐圧の低いＦＥＴを複数個直列に接続すると共に、該直列接続したＦＥＴの合計の耐圧・オン抵抗が前記２個のＦＥＴの耐圧・オン抵抗と同等以上になるように構成したことを特徴とする半導体リレー。
【請求項２】
発光ダイオードの周りに複数のフォトダイオードアレイを配置して前記発光ダイオードで発生する光エネルギーを前記複数のフォトダイオードアレイで等分に受光するように構成したことを特徴とする請求項１記載の半導体リレー。
【請求項３】
前記複数のフォトダイオードアレイとして複数のＰＮ接合からなる電圧出力型フォトダイオードアレイを用いたことを特徴とする請求項１または２記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レコーダ等の入力マルチプレクサスイッチの高電圧化に関するものである。
【背景技術】
【０００２】
図５は現在一般的にレコーダ等で使用されている半導体リレーの構成図である。
図において、１０１は発光素子（ＬＥＤ）であり、入力端子１０２，１０３間に接続されている。１０４はＬＥＤ１０１に近接して配置された受光素子（電圧出力型フォトダイオードアレイ）である。
【０００３】
１０５は受光素子の両端に接続された制御回路であり、受光素子１０４の両端及び制御回路１０５の両端には第１、第２高耐圧ＤＭＯＳＦＥＴ１０６，１０７のゲート端子及びソース端子が接続されている。この第１、第２高耐圧ＤＭＯＳＦＥＴのドレイン端子が第１、第２出力端子１０８，１０９となる。
【０００４】
上述の構成において、ＬＥＤ１０１に電流を流し、ＬＥＤ１０１が発光すると受光素子である電圧出力型フォトダイオードアレイ１０４から発生した光電流が、高耐圧２重拡散電界効果型トランジスタ(以下高耐圧ＤＭＯＳＦＥＴと略す)のゲートを充電する。このゲート電圧が、高耐圧ＤＭＯＳＦＥＴのしきい値以上の電圧に達すると高耐圧ＤＭＯＳＦＥＴ１０６，１０７はオフ状態からオン状態へ遷移する。
【０００５】
ＬＥＤ１０１への通電を止めれば、ゲートに蓄積された電荷は高耐圧ＤＭＯＳＦＥＴのゲート・ソース間に挿入された制御回路１０５により放電し、高耐圧ＤＭＯＳＦＥＴ１０６，１０７のゲート電圧が閾値電圧以下になるとオンからオフ状態へ遷移する。半導体リレーでは両極性の信号を扱うため高耐圧ＭＯＳＦＥＴを２個直列に接続する。
【０００６】
図６（ａ）は横型高耐圧ＭＯＳＦＥＴ素子の１個分の平面図、図（ｂ）は図（ａ）のＡ−Ａ’断面図である。図６（ａ）において、２０１はソース領域、２０２はゲート電極、２０３はＮ＋からなるドレイン領域、２０４はＮ−からなるドリフトチャネル領域である。
【０００７】
また、図６（ｂ）において、２０５はＰ−基板、２０６はドレイン電極、２０７はゲート電極、２０８はソース電極、２０９はフローティングフィールドプレート、２１０は中間絶縁膜、２１１はＬＯＣＯＳ、２１２はソースフィールドプレート、２０４はドリフトチャネル層である。
【０００８】
一般に高耐圧ＭＯＳＦＥＴでは耐圧１５００Ｖを実現するためにドレインとソースの間に電界緩和を行う。そのため、ドレイン（Ｎ＋）より低濃度（Ｎ−）なドリフトチャネル層２０４を設ける。
【０００９】
（実際にはドリフトチャネル領域２０４内でＮ型不純物濃度が異なり、ドレインに近い側の濃度が高くなっている。ドリフトチャネル層２０４の不純物ドーズ量は、低濃度Ｎ−部でドーズ量が６．８×１０１１ｃｍ−２程度であり、ドレイン周辺の２Ｎ−部では１．３６×１０１２ｃｍ−２程度である。ドリフト層の拡散深さは５μｍ程度）
【００１０】
電圧がドレインに印加された場合、このドレイン層が空乏化しソースへ直接電圧が伝わらないように機能する。レコーダ用高耐圧ＤＭＯＳＦＥＴの場合、ドリフトチャネル層の長さは例えばＬＤ＝２２０μｍで設計されている。高耐圧化を実現するためＰ型基板比抵抗はρ＝３００Ω・ｃｍと低濃度とされる。
【００１１】
なお、従来の半導体リレーに関連する先行技術文献としては次のようなものがある。
【００１２】
【特許文献１】特開平０９−２１３９２６号公報
【特許文献２】特開平１０−１１７０１１号公報
【特許文献３】特開平１０−１２６２３９号公報
【００１３】
このうち、特開平０９−２１３９２６号公報に記載された技術は、出力用ＭＯＳ ＦＥＴを横型の高耐圧ＤＭＯＳ ＦＥＴにし、この高耐圧ＤＭＯＳ ＦＥＴのゲート・ソース間に並列的に接続する抵抗体を薄膜抵抗体にして同一チップ上に形成することにより、ドレイン端子との間に寄生トランジスタによる制限をうけることなく電流を流すようにしたものである。
【００１４】
また、特開平１０−１１７０１１号公報に記載された技術は、オフセットのない半導体リレーを実現したもので、ＬＥＤとフォトダイオードと一対の高耐圧ＤＭＯＳＦＥＴからなり、一対の高耐圧ＤＭＯＳＦＥＴのゲートとソースが夫々一つのワイヤーボンディングパッドで形成された半導体リレーにおいて、ゲートとソース間にシャント抵抗を設けたものである。
【００１５】
また、特開平１０−１２６２３９号公報に記載された技術は、ＬＥＤとフォトダイオードと一対の高耐圧ＤＭＯＳＦＥＴからなる半導体リレーにおいて、半導体リレーに発生するオフセット電圧を抑制するようにＬＥＤと一対の高耐圧ＤＭＯＳＦＥＴを配置したものである。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、図７に示すように半導体リレーをレコーダ３０１に適用し、電源電圧にのった熱電対３０２からの信号を記録する場合、従来の安全規格(IEC、JISなど)では２５０ＶＡＣラインでは、レコーダの入力スイッチの耐圧は１０００Ｖｒｍｓであった。このため、レコーダ向け半導体リレーの耐圧は１５００ＶＤＣで設計されている。
【００１７】
しかし、昨今安全規格の改定により半導体リレーの耐圧が１５００ＶＤＣでは１２５ＶＡＣラインまでしか利用できなくなってしまっている。従来の２５０ＶＡＣラインで利用するためには、半導体リレーの耐圧として３０００ＶＤＣの耐圧が要求されている。
【００１８】
図８は従来の半導体リレーで使用されている誘電体分離型の電圧出力型フォトダイオードアレイの断面構造図を示すものである。電圧出力型フォトダイオードアレイでは、ダイオード１個１個が直列接続された形でなければならないため、誘電体分離リレーでは大幅なコスト増につながるという問題があった。
【００１９】
本発明は従来の耐圧１５００ＶＤＣ級半導体リレーと比較し、高耐圧ＤＭＯＳＦＥＴ素子面積、電圧出力型フォトダイオードアレイのチップ面積を極力増加させることなしに、また、小型にパッケージされた３０００ＶＤＣ級の半導体リレーを提供することにある。
【課題を解決するための手段】
【００２０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
発光ダイオードとフォトダイオードアレイよりなるフォトカプラと、ソース同士が互いに接続されるとともに該接続点には前記フォトダイオードアレイのカソードが接続され、各ゲートには前記フォトダイオードアレイのアノードが接続された２個のＦＥＴと、前記発光ダイオードのアノード及びカソードにそれぞれ接続された第１，第２の外部端子を有する半導体リレーにおいて、前記ＦＥＴよりも耐圧の低いＦＥＴを複数個直列に接続すると共に、該直列接続したＦＥＴの合計の耐圧・オン抵抗が前記２個のＦＥＴの耐圧・オン抵抗と同等以上になるように構成した。ＦＥＴの耐圧を低くすることによりチップサイズを従来と同等にすることが可能となり製作も容易となる。
【００２１】
請求項２記載の発明は、請求項１記載の発明である半導体リレーにおいて、
発光ダイオードの周りに複数のフォトダイオードアレイを配置して前記発光ダイオードで発生する光エネルギーを前記複数のフォトダイオードアレイで等分に受光することによりチップサイズを従来と同等にすることが可能となる。
【００２２】
請求項３記載の発明は、請求項１または請求項２記載の発明である半導体リレーにおいて、
前記複数のフォトダイオードアレイとして複数のＰＮ接合からなる電圧出力型フォトダイオードアレイを用いたことにより構造が簡単になり製作が容易となる。
【発明の効果】
【００２３】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１〜３の発明によれば、
（１）耐圧の低いＤＭＯＳＦＥＴ（例えば耐圧７５０Ｖ）を複数個直列に接続することにより高耐圧のＤＭＯＳＦＥＴ（例えば耐圧３０００Ｖ）を実現する。例えば耐圧７５０Ｖの横型ＤＭＯＳＦＥＴのドリフトチャネル長ＬＤはＬＤ＝５０〜５５μｍ程度のため、従来の１５００Ｖ級ＤＭＯＳＦＥＴ（ドリフトチャネル長ＬＤ＝２２０μｍ）と比較してチップサイズはほぼ同等となる。
（２）（１）に関連し、耐電圧が１５００Ｖから３０００Ｖに性能が上がっても従来製品と同等のオン抵抗を実現できる。
（３）従来製品で採用していた、ドリフトチャネル層の濃度に濃淡をつける工程が省略できるため、高耐圧ＤＭＯＳＦＥＴの工程を簡略化することができる。
【発明を実施するための最良の形態】
【００２４】
以下本発明を図面を用いて詳細に説明する。
はじめに図９を用いてドリフトチャネル長（ＬＤ）と耐圧の関係について説明する。図において、横軸はドリフトチャネル長（ＬＤμｍ）、縦軸は接点破壊電圧ＶＢＤ（Ｖ）を示している。一般に耐圧１５００Ｖ級のＤＭＯＳＦＥＴではドリフトチャネル長（ＬＤ）は２２０〜３００μｍに設定し設計されている。図によれば、１個のトランジスタで３０００Ｖの耐圧を実現するためには（ＬＤ）＝３００μｍでも足りないことが分かる。また基板比抵抗ρ＝３００Ω・ｃｍでは、そもそものＰＮ接合耐圧が３０００Ｖに達しない。
【００２５】
図１は本発明の実施形態の一例を示す構成図、図２は本発明で使用する耐圧７５０Ｖ級のＤＭＯＳＦＥＴの素子断面構成図である。本発明では、ＤＭＯＳＦＥＴとしてドリフトチャネル長ＬＤ＝６５μｍ、耐圧７５０Ｖ級のものを４段直列に接続して３０００Ｖの耐電圧を実現する場合について説明する。
【００２６】
図１において、図５の従来例で説明した半導体リレーと同一要素には同一符号を付している。２０１a〜２０１ｈは７５０Ｖ級ＤＭＯＳＦＥＴであり、２０１ａと２０１ｂ、２０１ｃと２０１ｄ、２０１ｅと２０１ｆ、２０１ｇと２０１ｈを一対としてそれぞれドレインとソースが接続され４組の７５０Ｖ級ＤＭＯＳＦＥＴが直列に接続されている。２０２はゲート保護ダイオード、１０４ａは電圧出力型フォトダイオードである。この場合、ＤＭＯＳＦＥＴ２０１aのドレインが第１出力端子１０８となり、２０１ｈのＤＭＯＳＦＥＴのドレインが第２出力端子１０９となる。
【００２７】
このような構成においては、Ｐ型基板の比抵抗ρはρ＝１００Ω・ｃｍ程度まで基板濃度を上げることができ、ドリフトチャネル層の濃度も、従来と比較し２５％程度上げることが可能であり、ＤＭＯＳＦＥＴのオン抵抗が低減される。
【００２８】
図２は本発明で使用するＤＭＯＳＦＥＴの断面構成図である。図６に示す従来例との違いはドリフトチャネル層２０４が単層で形成できる点である。（単層にした場合のドリフトチャネル層への不純物ドーズ量は１．４×１０１２ｃｍ−２）即ち、耐圧を１５００Ｖから３０００Ｖに変更したにも関わらず、オン抵抗は従来とほぼ同じ(厳密には１０％程度小さくなる)にすることができる。また、従来の１５００Ｖ級ＤＭＯＳＦＥＴのチップ２個分のサイズと本発明による７５０Ｖ級ＤＭＯＳＦＥＴを８個用いた場合のサイズがほぼ同等なり大幅なコスト上昇はない。
【００２９】
図３は図１に示す３０００Ｖ級半導体リレーの実装図であり、配線が施されたセラミック基板４０１上にＬＥＤ１０１ａ、電圧出力型フォトダイオード１０４ａ、高耐圧ＤＭＯＳＦＥＴ２０１ａ〜２０１ｈを図１の回路と同等に機能するように接続する。
【００３０】
即ち図３においては、ＬＥＤ１０１ａの周囲を取り囲むように電圧出力型フォトダイオード２０３を配置し、この部分に透明シリコンゴム４０２を半球状にポッティングして、ＬＥＤ１０１ａからの光エネルギーが半球の天井で反射して等分にフォトダイオードを照射するようにフォトカプラ部を形成する。この場合、従来と比べ高耐圧ＤＭＯＳＦＥＴを駆動する電圧出力型フォトダイオードアレイの使用数が増加する。
【００３１】
図４は本発明で用いるダイオードアレイの構成を示すものである。図に示すようにセラミック基板２０５ａなどの絶縁性の高い基板に実装する。ダイオードはウェーハにＮ型とＰ型のＳｉ層を５０μｍ程度エピタキシャル装置で成長させてＰＮ接合が８〜１２個程度できるように堆積させ、取り出し電極(メタル層)２３２を形成した後、必要な光電流（所定のＬＥＤ電流でＤＭＯＳＦＥＴが所定の時間内にオンできるということ）が得られる受光面積となるように切り出す。
【００３２】
このような構成によれば、誘電体分離工程を利用しないので安価にフォトダイオードアレイを製造することができる。なお、ＤＭＯＳＦＥＴは縦型，横型いずれであっても良い。また、フォトダイオードアレイは従来タイプの誘電体分離型のものを用いても良い。さらに、本実施例では高耐圧ＤＭＯＳＦＥＴとして７５０Ｖ級を４個直列に接続したが３７５Ｖ級を８個直列に接続しても良い。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る半導体リレーの一実施例を示す平面図である。
【図２】本発明で使用するＤＭＯＳＦＥＴの断面構成図である。
【図３】本発明に係る半導体リレーの実装例を示す断面図である。
【図４】本発明で用いるダイオードアレイの構成を示す説明図である。
【図５】従来の半導体リレーの一例を示す平面図である。
【図６】従来の横型高耐圧ＭＯＳＦＥＴ素子の１個分の平面図および断面図である。
【図７】半導体リレーをレコーダに適用した例を示す説明図である。
【図８】従来の半導体リレーで使用されている誘電体分離型の電圧出力型フォトダイオードアレイの断面構造図である。
【図９】ドリフトチャネル長（ＬＤ）と耐圧の関係についての説明図である。
【符号の説明】
【００３４】
１０１  発光素子（ＬＥＤ）
１０２  第１入力端子
１０３  第２入力端子
１０４  受光素子（電圧出力型フォトダイオードアレイ）
１０５  制御回路
１０６，１０７  高耐圧ＤＭＯＳＦＥＴ
１０８  第１出力端子
１０９  第２出力端子
２０１  ７５０Ｖ級ＤＭＯＳＦＥＴ
２０４  ドリフトチャネル
２０５  基板
２０６  ドレイン電極
２０７  ゲート電極
２０８  ソース電極
２０９  フローティングフィールドプレート
２１０  中間絶縁膜
２１１  ＬＯＣＯＳ
２１２  ソースフィールドプレート
４０１  セラミック基板
４０２  透明シリコーンゴム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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