(57)【要約】【課題】ソース領域へのリーク電流経路となるジャンクショントランジスタが構成されることを防止する。【解決手段】  一方導電型の基板上に形成された他方導電型の第１の拡散層２１と、前記基板上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子ＰＤと、前記第１の拡散層２１上に形成され前記光発生電荷を蓄積する一方導電型の蓄積ウェル４と、前記蓄積ウェル４から転送された前記光発生電荷を保持する一方導電型の変調用ウェル５を有し、前記変調用ウェル５に保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタＴＭと、前記変調用ウェル５と前記第１の拡散層２１との間に形成される一方導電型の第２の拡散層９１とを具備したことを特徴とする。【選択図】      図１
2005117018.tif 000002
【特許請求の範囲】
【請求項１】
一方導電型の基板上に形成された他方導電型の第１の拡散層と、
前記基板上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、  前記第１の拡散層上に形成され前記光発生電荷を蓄積する一方導電型の蓄積ウェルと、  前記蓄積ウェルから転送された前記光発生電荷を保持する一方導電型の変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、
前記変調用ウェルと前記第１の拡散層との間に形成される一方導電型の第２の拡散層とを具備したことを特徴とする固体撮像装置。
【請求項２】
前記第２の拡散層は、前記変調トランジスタのソース領域に対応した部分に、前記変調用ウェルと前記第１の拡散層とに接して形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記変調用ウェル内に前記変調用ウェルよりも高濃度の一方導電型のキャリアポケットを更に具備し、
前記第２の拡散層は、前記キャリアポケットと前記第１の拡散層との間に形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第２の拡散層は、前記キャリアポケットの濃度よりも低く、前記変調用ウェルの濃度よりも高い濃度で形成されることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、
前記基板上に形成する光電変換素子によって発生する光発生電荷を蓄積するための一方導電型の蓄積ウェル及び前記蓄積ウェルから転送される前記光発生電荷を保持するための一方導電型の変調用ウェルを形成する工程と、
前記変調用ウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御されて前記光発生電荷に応じた画素信号を出力する変調トランジスタのソース領域に対応する部分の下方であって、前記第１の拡散層と前記変調用ウェルとの間に一方導電型の第２の拡散層を形成する工程とを具備したことを特徴とする固体撮像装置の製造方法。
【請求項６】
前記第２の拡散層は、前記キャリアポケットの濃度よりも低く、前記変調用ウェルの濃度よりも高い濃度で形成することを特徴とする請求項５に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うためのフォトダイオードと、読み出しを行うための変調トランジスタと、初期化を行うためのオーバーフロードレインゲートとを有している。
【０００４】
図９は、特許文献１に開示されているイメージセンサの変調トランジスタ部分を示す模式的断面図である。
【０００５】
図９のイメージセンサは、基板１００上において、各単位画素毎に、図示しないフォトダイオードと変調トランジスタ１０１とが隣接配置されている。変調トランジスタ１０１のゲート１０２はリング状に形成されており、リングゲート１０２の中央の開口部分には、ソース領域１０３が形成されている。リングゲート１０２の周辺にはドレイン領域１０４が形成されている。
【０００６】
フォトダイオードの開口領域から入射した光によって発生した電荷（光発生電荷）は、リングゲート１０２下方のＰ型ウェル１０５の領域に転送されて、この部分に形成されたキャリアポケット１０６に蓄積される。キャリアポケット１０６に蓄積された光発生電荷によって変調トランジスタ１０１の閾値電圧が変化する。これにより、変調トランジスタ１０１のソース領域１０３から入射光に対応した信号（画素信号）を取り出すことができるようになっている。
【特許文献１】特開２００２−１３４７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０は横軸にゲート電圧ＶＧをとり縦軸にソース電圧ＶＳをとって、閾値電圧が高い（入射光量が少ない）場合と低い（入射光量が多い）場合とにおける変調トランジスタ１０１の特性を夫々示すグラフである。特性Ａは入射光が通常レベルの場合の特性を示し、特性Ｂは入射光が極めて明るい場合の特性を示している。入射光量に応じて閾値電圧が変化することで、変調トランジスタのＶＧ−ＶＳ特性は変化する。ゲート電圧ＶＧを十分に高くすると、変調トランジスタのソース電圧ＶＳは飽和して略ドレイン電圧に一致する。
変調トランジスタが飽和しないようにゲート電圧ＶＧを固定（例えば、破線のレベル）した場合には、ソース電圧は変調トランジスタの閾値電圧に応じて変化する。これにより、光発生電荷に応じたソース電圧を取得することができる。
【０００８】
しかしながら、図９のセンサセルにおいては、Ｐ型ウェル１０５の領域下のＮ型拡散層１０７、Ｐ型ウェル１０５、及びソース領域１０３を構成するＮ型拡散層によって、ジャンクショントランジスタが形成されて、ソース領域１０３にリーク電流が流れてしまう。
【０００９】
図１１はこの場合の等価回路を示す回路図である。リングゲート１０２周辺のドレイン領域１０４（図１１のＤ）とＮ型拡散層１０７とは電気的に接続されており、図１１では、ドレイン領域１０４からＮ型拡散層１０７にいたるリーク経路は抵抗Ｒｌによって示してある。Ｎ型拡散層１０７とソース領域１０３（図１１のＳ）との間にはジャンクショントランジスタＴｊのコレクタ・エミッタ路が形成されている。変調トランジスタ１０１のチャネルを介してドレイン領域１０４からソース領域１０３に対して電流が流れるだけでなく、ドレイン領域１０４から抵抗Ｒｌ及びジャックショントランジスタＴｊを経由してソース領域１０３にリーク電流が流れる。
【００１０】
また、図９のセンサセルにおいて、微細化に伴い、変調トランジスタの短チャネル効果が起こり、ドレイン−ソース間にリーク電流が流れてしまう。
【００１１】
図１２はリーク電流の影響によるＶＧ−ＶＳ特性の変化を示している。図１２の破線はリーク電流がない場合の特性を示し、実線はリーク電流がある場合の特性を示している。
図１２に示すように、特にゲート電圧ＶＧが比較的低いレベル（一点鎖線にて示すゲート電圧）の領域では、リーク電流の影響が大きくなって、入射光に応じた光発生電荷を正確に検出することができない。例えば、ゲートに通常のレベル（破線にて示すゲート電圧）と一点鎖線に示す比較的低いレベルの２種類のゲート電圧を印加して読み出しを行う場合には、リーク電流の影響による特性の変化によって、正確な受光量を検出することはできず、設定によっては、黒スミアが発生することもあるという問題点があった。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、ソース領域下にジャンクショントランジスタが形成されることを防止して、高画質化を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る固体撮像装置は、一方導電型の基板上に形成された他方導電型の第１の拡散層と、前記基板上に形成され入射した光に応じた光発生電荷を発生させる光電変換素子と、前記第１の拡散層上に形成され前記光発生電荷を蓄積する一方導電型の蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する一方導電型の変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記変調用ウェルと前記第１の拡散層との間に形成される一方導電型の第２の拡散層とを具備したことを特徴とする。
【００１４】
このような構成によれば、光電変換素子によって発生した光発生電荷は蓄積ウェルに蓄積される。蓄積ウェルに蓄積された光発生電荷は、変調用ウェルに転送される。変調用ウェルに保持された光発生電荷によって変調トランジスタのチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号が変調トランジスタから出力される。変調トランジスタのソース領域は他方導電型で構成され、変調トランジスタの形成領域には、一方導電型の変調用ウェル及び他方導電型の第１の拡散層が形成される。しかし、ソース領域の下方には、変調用ウェルと第１の拡散層との間に一方導電型の第２の拡散層が形成されている。従って、例えば、ソース領域の下方にジャンクショントランジスタによるリーク電流の経路が形成されることを防止することができる。また、ドレイン−ソース間に一方導電型の第２の拡散層が形成されているため、変調トランジスタの短チャネル効果を押さえることかできる。これらにより、高画質化を図ることができ、例えば、黒スミア等の発生を防止することができる。
【００１５】
また、前記第２の拡散層は、前記変調トランジスタのソース領域に対応した部分に、前記変調用ウェルと前記第１の拡散層とに接して形成されることを特徴とする。
【００１６】
このような構成によれば、ソース領域の下方にジャンクショントランジスタによるリーク電流の経路が形成されることを確実に防止することができる。更に、変調トランジスタの短チャネル効果も抑えることができる。
【００１７】
また、前記変調用ウェル内に前記変調用ウェルよりも高濃度の一方導電型のキャリアポケットを更に具備し、前記第２の拡散層は、前記キャリアポケットと前記第１の拡散層との間に形成されることを特徴とする。
【００１８】
このような構成によれば、光発生電荷は、キャリアポケットに蓄積される。このキャリアポケットと第１の拡散層との間に第２の拡散層が形成されるので、ソース領域下方のジャンクショントランジスタによるリーク電流の経路が形成されることを確実に防止することができる。更に、変調トランジスタの短チャネル効果も抑えることができる。
【００１９】
また、前記第２の拡散層は、前記キャリアポケットの濃度よりも低く、前記変調用ウェルの濃度よりも高い濃度で形成される。
【００２０】
このような構成によれば、ソース領域下方において、他方導電型、一方導電型及び他方導電型によるジャンクショントランジスタが形成されることを確実に防止することができる。
【００２１】
本実施の形態に係る固体撮像装置の製造方法は、一方導電型の基板上に他方導電型の第１の拡散層を形成する工程と、前記基板上に形成する光電変換素子によって発生する光発生電荷を蓄積するための一方導電型の蓄積ウェル及び前記蓄積ウェルから転送される前記光発生電荷を保持するための一方導電型の変調用ウェルを形成する工程と、前記変調用ウェルに保持される前記光発生電荷によってチャネルの閾値電圧が制御されて前記光発生電荷に応じた画素信号を出力する変調トランジスタのソース領域に対応する部分の下方であって、前記第１の拡散層と前記変調用ウェルとの間に一方導電型の第２の拡散層を形成する工程とを具備したことを特徴とする。
【００２２】
このような構成によれば、基板上には他方導電型の第１の拡散層が形成され、この第１の拡散層上に、一方導電型の変調用ウェルが形成される。変調ウェル上には変調トランジスタの他方導電型のソース領域が形成される。しかし、ソース領域の下方において、第１の拡散層と変調用ウェルとの間に一方導電型の第２の拡散層を形成するので、ソース領域へのリーク電流の経路となるジャンクショントランジスタが形成されることを防止することができ、変調トランジスタの短チャネル効果も抑えることができる。
【００２３】
また、前記第２の拡散層は、前記キャリアポケットの濃度よりも低く、前記変調用ウェルの濃度よりも高い濃度で形成することを特徴とする。
【００２４】
このような構成によれば、ソース領域下方に、リーク電流の経路となるジャンクショントランジスタが形成されることを確実に防止することができ、変調トランジスタの短チャネル効果も抑えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図８は本発明の第１の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の断面形状を示す断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図、図３は素子の全体構造を示すブロック図、図４はセンサセルの等価回路図である。図５は固体撮像装置中の変調トランジスタの特性を示すグラフである。図６乃至図８は素子の製造方法を説明するための工程図である。
【００２６】
本実施の形態はフォトダイオード等の光電変換素子と光電変換素子において発生した電荷（光発生電荷）に基づく画素信号を出力する変調トランジスタとを有する固体撮像装置において、変調トランジスタ形成領域中のソース領域と他方導電型拡散層との間のジャンクショントランジスタ形成部分に、高濃度の一方導電型不純物層を形成することにより、ソース領域へのリーク電流の経路となるジャンクショントランジスタが形成されないように且つ、変調トランジスタの短チャネル効果により、リーク電流の経路となる領域を一方導電型不純物を導入することにより、リーク電流を流れにくくしたものである。
【００２７】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２８】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００２９】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
【００３０】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図１のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を蓄積するウェル（以下、蓄積ウェルという）４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図１のＦＰＷ）にＰ型のウェルであり、蓄積ウェル４に蓄積された光発生電荷が転送されて変調トランジスタを制御するためのウェル（以下、変調用ウェルという）５が形成されている。
【００３１】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域９が形成される。
【００３２】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。
変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図１）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００３３】
フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述する第１の拡散層としてのＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。
【００３４】
蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３５】
蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要な電荷（以下、不要電荷という）を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。
【００３６】
不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。
【００３７】
本実施の形態においては、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。
【００３８】
また、本実施の形態においては、変調用ウェル５近傍の基板表面には、変調用ウェルに残留した電荷（以下、残留電荷という）を排出するための残留電荷排出用のコンタクト領域（以下、排出コンタクト領域という）１５が高濃度Ｐ型拡散層によって形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するための残留電荷排出制御素子としてのクリアトランジスタＴＣのクリアゲート１４が形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。
【００３９】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。なお、図１中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。
【００４０】
図１は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。
【００４１】
基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ--層２３が形成されている。
【００４２】
フォトダイオードＰＤ形成領域におけるＰ--層２３が蓄積ウェル４として機能する。変調トランジスタＴＭ形成領域におけるＰ--層２３は変調用ウェル５として機能し、この変調用ウェル５内には、Ｐ-拡散によるキャリアポケット１０が形成されている。
【００４３】
セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。
転送トランジスタＴＴは、基板表面にチャネルを構成するＰ---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。
【００４４】
変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ++拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ+拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ--拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４５】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ++拡散層を形成することで得られる。
【００４６】
そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。
【００４７】
フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。
【００４８】
なお、フォトダイオードＰＤ形成領域の基板表面側にはピニング層としてのＮ+拡散層３２が形成されている。
【００４９】
基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。
【００５０】
更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。
【００５１】
更に、本実施の形態においては、変調トランジスタＴＭ形成領域のソース領域７下方において、Ｎ型ウェル２１とキャリアポケット１０との間に第２の拡散層としてのＰ型拡散層９１が形成されている。Ｐ型拡散層９１は、下端がＮ型ウェル２１に接し、上端がキャリアポケット１０に接すると共に、ソース領域７の平面形状と同様の平面形状を有して、Ｐ--層２３の変調用ウェル５内に埋め込まれるように形成される。Ｐ型拡散層９１の濃度は、キャリアポケット１０よりも低く、且つＰ--層２３よりも高い。
【００５２】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００５３】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５４】
＜センサセルの等価回路＞
図４は図３中の各センサセルの具体的な回路構成を示している。図４（Ａ）はセンサセルの等価回路を示し、図４（Ｂ）はセンサセルと各信号線との接続を示している。
【００５５】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図４では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図４では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。
【００５６】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５７】
変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。
【００５８】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。
【００５９】
図４（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。
【００６０】
複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。
【００６１】
本実施の形態においては、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。
【００６２】
また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。
ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。
【００６３】
＜作用＞
（従来例との対比）
上述した特許文献１の装置においても、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位（Ｖｇ）を高く設定し、非選択行のゲート電極の電位（Ｖｇ）を接地電位とする。
【００６４】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、特許文献１の装置では、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。
【００６５】
この処理を上述した図１２を用いて説明する。図１２において、ポイントａ，ｂは夫々通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベル及びその初期化後のノイズ成分による画素信号のレベルＶｓａ，Ｖｎｂを示している。また、ポイントｃ，ｄは夫々極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベル及びその初期化後のノイズ成分による画素信号のレベルＶｓｃ，Ｖｎｄを示している。
【００６６】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の１つに極めて明るい入射光が入射するものとする。初期化前の信号成分の読み出し時には、選択行の画素に基づく画素信号のレベルはＶｓａとなる。これに対し、低いゲート電圧が印加されている非選択行については、特性が実線の特性Ｂに示すように変化していることから、極めて明るい入射光が入射した非選択行の画素については、画素信号のレベルＶｓｃが選択行の画素に基づく画素信号のレベルＶｓａよりも高くなっている。同一列ではソース領域は共通接続されていることから、同一列の全ての画素の初期化前の読み出しにおいて、出力画素信号のレベルはＶｓｃとなる。
【００６７】
同様に、初期化後のノイズ成分の読み出し時においても、極めて明るい入射光が入射した非選択行の画素については、画素信号のレベルＶｎｄが選択行の画素に基づく画素信号のレベルＶｎｂよりも高くなっている。従って、同一列の全ての画素の初期化後の読み出しにおいて、出力画素信号のレベルはＶｎｄとなる。ＶｓｃとＶｎｄとの差は比較的小さく、同一列の全ての画素の出力（Ｖｓｃ−Ｖｎｄ）は低いレベルとなって、画面表示は垂直方向の黒スミアとなる。
【００６８】
これに対し、本実施の形態においては、Ｐ型拡散層９１によって、Ｎ型ウェル２１とソース領域７との間にはジャンクショントランジスタによるリーク電流経路は形成されない。従って、変調トランジスタＴＭのＶＧ−ＶＳ特性はリニアとなり、黒スミアの発生等を防止することができる。
【００６９】
図５は横軸にゲート電圧ＶＧをとり縦軸にソース電圧ＶＳをとって、閾値電圧が高い（入射光量が少ない）場合と低い（入射光量が多い）場合とにおける変調トランジスタの特性を夫々示すグラフである。特性Ａは入射光が通常レベルの場合の特性を示し、特性Ｂは入射光が極めて明るい場合の特性を示している。
【００７０】
図５に示すように、本実施の形態においては、Ｎ型ウェル２１とソース領域７との間に、ソース領域７へのリーク電流の経路となるジャンクショントランジスタが形成されないこととドレインとソース間のＰ型不純物濃度を高くしているため、パンチスルーを発生しにくくしていることから、変調トランジスタＴＭのＶＧ−ＶＳ特性は略リニアであり、各画素の出力レベルは、閾値電圧（入射光量）に応じて変化すると共に、ゲート電圧ＶＧに応じてリニアに変化する。
【００７１】
図５において、ポイントａ，ｂは夫々通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベル及びその初期化後のノイズ成分による画素信号のレベルＶｓａ，Ｖｎｂを示している。また、ポイントｃ，ｄは夫々極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベル及びその初期化後のノイズ成分による画素信号のレベルＶｓｃ，Ｖｎｄを示している。
【００７２】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の１つに極めて明るい入射光が入射するものとする。初期化前の信号成分の読み出し時には、選択行の画素に基づく画素信号のレベルはＶｓａとなる。これに対し、低いゲート電圧が印加されている非選択行については、ＶＧ−ＶＳ特性が略リニアであることから、極めて明るい入射光が入射した非選択行の画素についても、画素信号のレベルＶｓｃは選択行の画素に基づく画素信号のレベルＶｓａよりも低い。同一列でソース領域が共通接続されている場合でも、選択行画素の初期化前の読み出しにおいては、出力画素信号のレベルはＶｓａとなる。
【００７３】
同様に、初期化後のノイズ成分の読み出し時においても、極めて明るい入射光が入射した非選択行の画素については、画素信号のレベルＶｎｄが選択行の画素に基づく画素信号のレベルＶｎｂよりも低くなっている。従って、選択行の画素の初期化後の読み出しにおいて、出力画素信号のレベルはＶｎｂとなる。即ち、本実施の形態においては、選択行の画素については、同一列に極めて入射光量が高い画素が存在する場合でも、出力画素信号はその画素値を示す（Ｖｓａ−Ｖｎｂ）となる。これにより、同一列に極めて入射光量が高い画素が存在する場合でも、垂直方向の黒スミアが生じることを防止することができる。
【００７４】
また、上述した特許文献１の装置においては、短チャネル効果によるパンチスルー現象によってリーク電流が流れる。なお、リングゲート６に変調トランジスタＴＭをオフにする電圧が印加される場合には、変調トランジスタのゲート下の表面近傍では、チャネルが開かず（空乏層ができず）、リーク電流は流れない。しかし、少し深い領域は、Ｐ型不純物濃度が低くドレインから空乏層がソースに向かって伸びる。これにより、ドレイン−ソース間のパンチスルーが起こり易くなる。
【００７５】
そこで、本実施の形態においては、リークについては、基板表面ではなく、少し深い部分で流れる電流を考慮する。即ち、本実施の形態においては、ソース下からドレイン側に向けてＰ--層２３よりもＰ型不純物濃度が高いＰ型拡散層９１を設ける。そうすると、ドレインから伸びてくる空乏層を抑えることができる。このとき、基板表面は上述したように変調トランジスタがオフ状態となるような電圧が印加されるため、変調トランジスタのゲート下の表面近傍ではチャネルが開かず（空乏層ができず）、リーク電流は流れない。
即ち、本実施の形態によって変調トランジスタの短チャネル化によるパンチスルーを防止することができる。
【００７６】
なお、キャリアポケット１０が有る場合においては、ドレイン−ソース間のＰ型不純物濃度は一層高いことから、変調トランジスタの短チャネル化によるパンチスルーはより発生し難い構造となる。
【００７７】
＜プロセス＞
次に、素子の製造方法について図６乃至図８の工程図を参照して説明する。図６乃至図８は図２のＡ−Ａ’切断線の位置における断面を示している。図６乃至図８において、基板上の矢印はイオン打ち込みを行うことを示し、黒丸は打ち込み材料を示し、枠はマスクを示している。また、図中、ＬＯＤ  Ｔｒ、Ｃｌｒ  Ｔｒ、Ｒ．Ｇ  Ｔｒ、Ｔｘ  Ｔｒは、夫々ＬＯＤトランジスタＴＬ形成領域、クリアトランジスタＴＣ形成領域、変調トランジスタＴＭ形成領域及び転送トランジスタＴＴ形成領域を示している。
【００７８】
図６（Ａ）に示すように、用意したＰ基板１の表面に２０ｎｍの犠牲酸化膜８１を形成する。次に、燐（Ｐ３１＋）イオンをピーク位置約１．５μｍ、ピーク不純物濃度８×１０16ｃｍ-3となるように注入する。これにより、図６（Ａ）に示すように、比較的深い位置にＮ-のＮ型ウェル２１が形成される。
【００７９】
次に、図６（Ｂ）に示すように、Ｎ型ウェル２１上の素子全体にＰ--層２３を形成する。例えば、ボロン（Ｂ１１＋）イオンを、まずピーク位置約０．６μｍ、ピーク不純物濃度３×１０16ｃｍ-3、次いでピーク位置約０．４μｍ、ピーク不純物濃度３×１０16ｃｍ-3となるように注入することによって、基板上の全面にＰ--層２３が形成される。
【００８０】
次に、図６（Ｃ）に示すように、素子分離用のアイソレーション領域２２（Ｎ-層）を形成して、Ｐ--層２３を蓄積ウェル４と変調用ウェル５とに分ける。即ち、アイソレーション領域２２は、自セル内及び隣接するセル同士の蓄積ウェル４と変調用ウェル５との間の全ての領域に形成される。このアイソレーション領域２２は、レジストを介して、例えば、燐（Ｐ３１＋）イオンを、まずピーク位置約０．４５μｍ、ピーク不純物濃度２×１０17ｃｍ-3次いで、ピーク位置約０．２μｍ、ピーク不純物濃度１．５×１０16ｃｍ-3となるように注入を行うことで形成する。
【００８１】
更に、形成したアイソレーション領域２２の表面に、変調トランジスタＴＭ、ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣのチャネルドープとなるＰ---層２４，８２を形成する。このチャネルドープはボロン（Ｂ１１＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度４．５×１０17ｃｍ-3となるように注入することにより形成され、この時点では、アイソレーション領域２２表面の全域に形成される。
【００８２】
次に、基板表面の犠牲酸化膜８１を除去した後、図７（Ａ）に示すように、基板表面に厚さが約３０ｎｍのゲート酸化膜８５を熱酸化によって形成する。次いで、クリアトランジスタＴＣのチャネルドープとしてボロンを追加注入する。このチャネルドープ（Ｐ---拡散層２８）は、ボロン（Ｂ１１＋）イオンをピーク位置約０．０３μｍ、ピーク不純物濃度４．５×１０17ｃｍ-3となるように注入することによって形成される。
これにより、クリアトランジスタＴＣの閾値電圧Ｖｔｈを他のトランジスタのＶｔｈよりも低下させる。つまり、クリアゲート１４下のポテンシャルを比較的低下させて、変調用ウェル５内の残留電荷の排出を容易にしている。特に、変調用ウェル５のポテンシャルは元々低いので、クリアトランジスタＴＣのチャネルの閾値電圧Ｖｔｈは充分に低くしておく必要がある。
【００８３】
次に、図７（Ｂ）に示すように、リングゲート６下方のＰ--層２３（変調用ウェル５）内に、濃いＰ-拡散層によるキャリアポケット１０を形成する。このキャリアポケット１０は、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１３μｍ、ピーク不純物濃度５×１０17ｃｍ-3となるように注入することによって形成される。更に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ--層８４を形成する。このＮ--層８４は、例えば、ヒ素（Ａｓ７５＋）イオンをピーク位置約０．０５μｍ、ピーク不純物濃度２×１０17ｃｍ-3となるように注入することによって形成される。
【００８４】
次に、図７（Ｃ）に示すように、変調トランジスタＴＭ形成領域のソース領域７に相当する平面位置において開口部を有するレジストを形成して、ソース領域７の下方に、キャリアポケット１０の下端に接しＮ型ウェル２１の上端に接するＰ型拡散層９１を形成する。このＰ型拡散層９１の濃度は、キャリアポケット１０よりも低く、且つＰ--層２３よりも高い。例えば、Ｐ型拡散層９１は、ボロン（Ｂ１１＋）イオンをピーク位置約０．２〜０．３μｍ、ピーク不純物濃度３．５×１０16〜５．５×１０16ｃｍ-3となるように注入を行うことで形成する。
【００８５】
次に、図７（Ｄ）に示すように、ゲート酸化膜８５上の変調トランジスタＴＭ形成領域、転送トランジスタＴＴ形成領域、ＬＯＤトランジスタＴＬ形成領域及びクリアトランジスタＴＣ形成領域に、夫々、リングゲート６、転送ゲート１３、ＬＯＤゲート１２及びクリアゲート１４を形成する。
【００８６】
次に、図８（Ａ）に示すように、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上に、夫々、酸化膜を形成した後、クリアゲート１４に隣接した位置に、クリアトランジスタＴＣのチャネル領域に接続される排出コンタクト領域１５及びＯＤコンタクト領域１１を形成するために、基板表面に濃いＰ++層８３を形成する。なお、本実施の形態においては、排出コンタクト領域１５とＯＤコンタクト領域１１とは兼用されており、Ｐ++層８３の一方側にクリアトランジスタＴＣのチャネルとしての拡散層２８を構成し、他方側にＬＯＤトランジスタＴＬのチャネルとしての拡散層３０を構成する。なお、排出コンタクト領域１５とＯＤコンタクト領域１１とを、別個に設けてもよい。
【００８７】
Ｐ++層８３は、例えば、ボロン（Ｂ１１＋）イオンをピーク位置約０．１μｍ、ピーク不純物濃度１×１０18ｃｍ-3となるように注入することによって形成される。次に、リングゲート６上、ＬＯＤゲート１２上及びクリアゲート１４上の酸化膜を覆うように、各ゲートに夫々サイドウォールを形成する。
【００８８】
次に、図８（Ｂ）に示すように、レジストを介して、フォトダイオードＰＤ形成領域内の基板表面、リングゲート６と転送ゲート１３との間の基板表面及びリングゲート６とクリアゲート１４との間の基板表面に、Ｎ+層３２を形成する。このＮ+層３２は、基板表面のＰ---層にヒ素（Ａｓ７５＋）イオンをピーク位置約０．０２μｍ、ピーク不純物濃度２×１０18ｃｍ-3となるように注入を行うことで形成される。
【００８９】
次に、図８（Ｃ）に示すように、基板表面に層間絶縁膜４１を形成し、この層間絶縁膜４１のＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソースの領域及び転送ゲート１３並びに図示しないドレイン領域８上にコンタクトホール５１を開孔する。次に、開孔したコンタクトホール５１を介してＬＯＤゲート１２、ソースの領域及び転送ゲート１３並びにドレイン領域８にＮ++の不純物注入を行って、各ゲートコンタクト及びソース領域７並びにドレインコンタクト領域９を形成する。次に、開孔したコンタクトホール５１を介して排出及びＯＤコンタクトの形成領域にＰ++の不純物注入を行って、排出及びＯＤコンタクト領域１５，１１を形成する。
【００９０】
次に、各コンタクトホール５１に配線材料となる例えばアルミニウムを埋め込むことで、ＬＯＤゲート１２、排出及びＯＤコンタクト領域１５，１１、ソース領域７及び転送ゲート１３並びにドレインコンタクト領域９と下層配線層４５の各配線５２とを接続する。
【００９１】
更に、これらの配線５２を含む下層の配線層４５上に層間絶縁膜４３を介して上層の配線層４６を形成し、コンタクトホール５４を介して下層の配線層４５の各配線５２と接続する。更に、上層の配線層４６上に層間絶縁膜４３を介して遮光膜５６を形成し、上層の配線層４６の一部と遮光膜５６とを接続する。最後に、遮光層４７上にパシベーション膜４４を形成する。
【００９２】
排出及びＯＤコンタクト領域１５，１１は、層間絶縁膜４１に開孔したコンタクトホール５１及び層間絶縁膜４２を開孔したコンタクトホール５４を介して遮光膜５６に接続されている。イメージセンサにとって遮光膜は必須の構成であり、この必須の構成を利用して残留電荷及び不要電荷の排出を容易にしている。
【００９３】
＜実施の形態の効果＞
このように本実施の形態においては、ソース領域７の下方にＰ型拡散層９１を形成することによって、Ｐ型基板１ａ上のＮ型ウェル２１とソース領域７との間にリーク電流の経路が形成されることを防止することができ、且つ、ドレイン−ソース間のリーク経路となりうる領域のＰ型不純物濃度を高くすることによってリーク電流を発生しにくくすることができる。これらにより、黒スミア等の発生を防止することができ、画質を向上させることができる。
【００９４】
なお、本実施の形態においては、変調用ウェル内にキャリアポケットを設けた場合の例について説明したが、キャリアポケットを備えていないイメージセンサにも適用可能である。
【００９５】
この場合には、Ｐ型拡散層は、変調トランジスタＴＭ形成領域のソース領域７下方において、Ｎ型ウェル２１とソース領域７近傍との間に、下端がＮ型ウェル２１に接し、上端がソース領域７の近傍に位置するように、ソース領域７の平面形状と同様の平面形状を有して形成される。このＰ型拡散層は、Ｐ--層２３の変調用ウェル５内に埋め込まれるように形成すると共に、濃度を、Ｐ--層２３よりも高く設定する。
【図面の簡単な説明】
【００９６】
【図１】本実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図３】素子の全体構造を示すブロック図。
【図４】センサセルの等価回路図。
【図５】固体撮像装置中の変調トランジスタの特性を示すグラフ。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】素子の製造方法を説明するための工程図。
【図９】特許文献１に開示されているイメージセンサの変調トランジスタ部分を示す模式的断面図。
【図１０】変調トランジスタの特性を説明するためのグラフ。
【図１１】従来例における等価回路を示す回路図。
【図１２】リーク電流の影響による変調トランジスタのＶＧ−ＶＳ特性の変化を示すグラフ。
【符号の説明】
【００９７】
１…基板、４…蓄積ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１１…ＯＤコンタクト領域、１５…排出コンタクト領域、９１…Ｐ型拡散層、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＴ…転送トランジスタ、ＴＬ…ＬＯＤトランジスタ、ＴＣ…クリアトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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