(57)【要約】【課題】フリップフロップのホールド違反を解消するとともに、ホールド違反が確認されたフリップフロップ回路以外において別の信号タイミングの問題が発生することを防止する。【解決手段】Ｄ型フリップフロップ回路の出力回路を構成するインバータ４１は、２のＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２を有している。２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２のドレインＤＰ１，ＤＰ２は、ホールド違反対策のためのマスク設計変更前にはメタル配線８２を介して出力端子ｏｕｔにつながっているが、マスク設計変更後には、ドレインＤＰ１，ＤＰ２の間にあったメタル配線８２が切り離されるようにマスク設計変更がなされ、Ｐチャネル型のＭＯＳトランジスタＭＰ１のドレインＤＰ１だけが出力端子ｏｕｔに接続される。【選択図】図２
2005341284.tif 000002
【特許請求の範囲】
【請求項１】
クロック入力端子を有し、このクロック入力端子から入力されるクロックに同期してデータ信号が入力される同期式のフリップフロップ回路において、
ソースが電源ライン又は接地ラインに共通に接続され、ゲートを共通にする第１及び第２のＭＯＳトランジスタを設け、前記第１及び第２のＭＯＳトランジスタのうち、一方のＭＯＳトランジスタのドレインを出力端子に接続、若しくは非接続に切り換え可能にしたことを特徴とするフリップフロップ回路。
【請求項２】
前記第１及び第２のＭＯＳトランジスタの一方のＭＯＳトランジスタのドレインと前記出力端子とを接続するメタル配線を切り離すようにマスク設計変更することで前記ドレインを前記出力端子に非接続にすることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記出力端子に非接続されたドレインを、メタル配線を介して前記電源ライン又は前記接地ラインに接続することを特徴とする請求項２に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路に関し、特にクロック入力端子を有し、このクロック入力端子から入力されるクロックに同期してデータ信号が入力される同期式のフリップフロップ回路に関する。
【背景技術】
【０００２】
同期式のフリップフロップ回路はシフトレジスタやカウンタ等の回路に用いられる。図３はＤ型フリップフロップ回路の回路図である。このＤ型フリップフロップ回路１は、マスターラッチ２とスレーブラッチ３を備えている。マスターラッチ２は、データ信号Ｄをクロック信号ＣＬＫに応じて取り込むためのトランスファーゲート２１と、クロック信号ＣＬＫに応じて、もう１つのトランスファーゲート２２が導通すると保持ループを構成してこのデータ信号Ｄを保持する２つのインバータ２３，２４とを備えている。スレーブラッチ３も、同様に２つのトランスファーゲート３１，３２と、２つのインバータ３３，３４を備えている。マスターラッチ２のデータ取り込み用のトランスファーゲート２１とスレーブラッチ３のデータ取り込み用のトランスファーゲート３１はクロック信号ＣＬＫに応じて相補的に導通するように構成されている。
【０００３】
スレーブラッチ３のインバータ３４の出力はインバータ４１に入力され、インバータ４１の出力端子Ｑからデータ信号が出力される。また、スレーブラッチ３のインバータ３３の出力はインバータ４２に入力され、インバータ４２の出力端子＊Ｑから反転されたデータ信号が出力される。これらのインバータ４１，４２は出力回路を構成している。
【０００４】
図４は、上述のＤ型フリップフロップ回路を用いた２ビットのシフトレジスタを示す回路図である。このシフトレジスタでは第１のＤ型フリップフロップ回路１Ａの出力端子Ｑから出力されるデータ信号Ｄ１は第２のＤ型フリップフロップ回路１Ｂの入力端子Ｄに入力される。第１及び第２のＤ型フリップフロップ回路１Ａ，１Ｂのクロック入力端子ＣＫには外部からクロック信号ＣＬＫが入力される。
【０００５】
図５はこのシフトレジスタの動作タイミング図である。図５（ａ）に示すように、Ｄ型フリップフロップ（例えば、第２のＤ型フリップフロップ回路１Ｂ）はクロック信号ＣＬＫの立ち上がりから規定されるホールド時間（データ信号Ｄ１を取り込むために必要な時間）を有している。図５（ｂ）に示すように、データ信号Ｄ１の変化がホールド時間経過後に生じれば、データ信号Ｄ１は正しくＤ型フリップフロップ回路に取り込まれ、ホールド違反はない。しかしながら、図５（ｃ）に示すように、データ信号Ｄ１の変化がホールド時間経過前に生じれば、データ信号Ｄ１は正しくＤ型フリップフロップ回路に取り込まれず、ホールド違反となる。上述のＤ型フリップフロップ回路については、特許文献１に開示されている。
【０００６】
スタンダードセル方式のＬＳＩにおいて、上述のようなデータ信号のホールド違反が確認された場合にはそれを解決する手法として、図６（ａ）に示すように、データ信号経路の第１及び第２のＤ型フリップフロップ１Ａ，１Ｂの間に遅延セル５１を挿入するか、図６（ｂ）のように第１及び第２のＤ型フリップフロップ回路１Ａ，１Ｂの間に容量セル５２を挿入してデータ信号の伝播遅延時間を増加させる手法が知られている。
【特許文献１】特開平５−３２５５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、データ信号の伝播遅延時間を増加させるための遅延セル５１や容量セル５２は、図７に示すように予め未使用のスタンダードセルとしてＬＳＩ内部に配置しておく必要がある。また、シフトレジスタを構成する第１及び第２のＤ型フリップフロップ回路１Ａ，１Ｂの間は、多層のメタル配線６１，６２を用いて接続される。ここで、メタル配線６１は例えば２層メタルであり、６２は３層メタルである。遅延セル５１上及びメタル配線６１上には、３層メタルで形成され、他のセル間を結線する信号ライン７０が通過している。
【０００８】
そして、データ信号のホールド違反が確認された場合には、そのホールド違反を解消するために第１及び第２のＤ型フリップフロップ回路１Ａ，１Ｂの間に遅延セル５１を接続することになるが、そのためには図８に示すように、配線間のショートを防止するためにセル間を結線する配線を組み替えなければならない。ホールド違反が発生したフリップフロップ回路の配置場所によっては何層もの配線を変更する必要が生じるとともに、その変更に伴って配線による信号の伝播遅延時間も変化するため、ホールド違反が確認されたＤ型フリップフロップ回路以外において別の信号タイミングの問題を生じるおそれがある。
【課題を解決するための手段】
【０００９】
そこで、本発明は、クロック入力端子を有し、このクロック入力端子から入力されるクロックに同期してデータ信号が入力される同期式のフリップフロップ回路において、ソースが電源ライン又は接地ラインに共通に接続され、ゲートを共通にする第１及び第２のＭＯＳトランジスタを設け、前記第１及び第２のＭＯＳトランジスタのうち、一方のＭＯＳトランジスタのドレインを出力端子に接続、若しくは非接続に切り換え可能にしたことを特徴とするものである。
【００１０】
また、上記構成に加えて、前記第１及び第２のＭＯＳトランジスタの一方のＭＯＳトランジスタのドレインと前記出力端子とを接続するメタル配線を切り離すようにマスク設計変更することで前記ドレインを前記出力端子に非接続にすることを特徴とするものである。
【００１１】
さらに、上記構成に加えて、前記出力端子に非接続されたドレインを、メタル配線を介して前記電源ライン又は前記接地ラインに接続することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、フリップフロップ回路の出力回路を構成する２つのＭＯＳトランジスタのうち、一方のＭＯＳトランジスタのドレインを出力端子と非接続にしてその駆動能力を低減することで、フリップフロップ回路から出力されるデータ信号の伝播遅延時間を増加させ、ホールド違反を解決するものである。これにより、ホールド違反対策のためのマスク設計変更は最小限で済む（例えば、メタル配線、１層だけの変更）とともに、ホールド違反が確認されたフリップフロップ回路以外において別の信号タイミングの問題を生じるおそれがなくなる。
【００１３】
さらに、前記出力端子に非接続されたドレインを、メタル配線を介して前記電源ライン又は前記接地ラインに接続することで、上記マスク設計変更をした場合に出力トランジスタのゲート入力容量の変化しないようにした。これにより、フリップフロップ回路自体のセットアップ時間及びホールド時間が変化することを防止できる。
【発明を実施するための最良の形態】
【００１４】
次に本発明の一実施形態について、図面を参照しながら説明する。図１は図３のＤ型フリップフロップ回路の出力回路を構成するインバータ４１を示す図であり、図１（ａ）はその等価回路図、図１（ｂ）はそのパターン図である。また、図２はホールド違反対策のためのマスク設計変更後のインバータ４１を示す図であり、図２（ａ）はその等価回路図、図２（ｂ）はそのパターン図である。Ｄ型フリップフロップ回路の他の構成は、図３に示したものと同じである。なお、インバータ４２はインバータ４１と同じ構成である。
【００１５】
このＤ型フリップフロップ回路の出力回路を構成するインバータ４１は、ＣＭＯＳインバータの構成を有しているが、Ｐチャネル側については、２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２が設けられ、Ｎチャネル側については、２つのＮチャネル型のＭＯＳトランジスタＭＮ１，ＭＮ２を設けられている。Ｐチャネル側の２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２は、ソースドレイン方向を共通にして隣接して配置され、それぞれのソースＳＰ１，ＳＰ２は電源電位Ｖｄｄを供給する電源ライン８０に共通に接続されている。
【００１６】
また、２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２のドレインＤＰ１，ＤＰ２は、ホールド違反対策のためのマスク設計変更前にはメタル配線８２を介して出力端子ｏｕｔにつながっている。同様に、Ｎチャネル側の２つのＮチャネル型のＭＯＳトランジスタＭＮ１，ＭＮ２は、ソースドレイン方向を共通にして隣接して配置され、それぞれのソースＳＮ１，ＳＮ２は接地電位Ｖｓｓを供給する接地ライン８１に共通に接続されている。
【００１７】
また、２つのＮチャネル型のＭＯＳトランジスタＭＮ１，ＭＮ２のドレインＤＮ１，ＤＮ２は、ホールド違反対策のためのマスク設計変更前にはメタル配線８２を介して出力端子ｏｕｔにつながっている。また、上述の２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２のゲート、２つのＮチャネル型のＭＯＳトランジスタＭＮ１，ＭＮ２には共通のゲートラインＧが配置され、これらのＭＯＳトランジスタに共通のゲート信号が入力されるように構成されている。
【００１８】
そして、ホールド違反対策のためのマスク設計変更後には、図２に示すように、２つのＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２のドレインＤＰ１，ＤＰ２の間にあったメタル配線８２が切り離されるようにマスク設計変更がなされ、Ｐチャネル型のＭＯＳトランジスタＭＰ１のドレインＤＰ１だけが出力端子ｏｕｔに接続される。これにより、出力回路のＰチャネル側の出力トランジスタの駆動能力が低減される。もう１つのＰチャネル型のＭＯＳトランジスタＭＰ２のドレインＤＰ２はメタル配線で電源ライン８０に接続されることで、上述のメタルマスクの設計変更をした場合に出力トランジスタのゲート入力容量の変化しないようにし、フリップフロップ回路自体のセットアップ時間及びホールド時間が変化することを防止している。
【００１９】
同様に、２つのＮチャネル型のＭＯＳトランジスタＭＮ１，ＭＮ２のドレインＤＮ１，ＤＮ２の間にあったメタル配線８２が切り離されるようにメタルマスクの設計変更がなされ、Ｎチャネル型のＭＯＳトランジスタＭＮ１のドレインＤＮ１だけが出力端子ｏｕｔに接続される。これにより、出力回路のＮチャネル側の出力トランジスタの駆動能力も同様に低減される。また、もう１つのＮチャネル型のＭＯＳトランジスタＭＮ２のドレインＤＮ２はメタル配線で接地ライン８１に接続されることで、同様にしてフリップフロップ回路自体のセットアップ時間及びホールド時間が変化することを防止している。
【００２０】
このように、本実施形態によれば、１層のメタルマスクの設計変更を行うだけで、Ｄ型フリップフロップの出力回路の駆動能力を低減して、出力回路から出力されるデータ信号の伝播遅延時間を増大させ、ホールド違反を解消することができる。したがって、従来のようにホールド違反対策のために、セル間を結線する配線を組み替える必要がなくなることから、ホールド違反が確認されたＤ型フリップフロップ回路以外において別の信号タイミングの問題を生じるおそれがなくなる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るＤ型フリップフロップ回路の出力回路を構成するインバータを示す図である。
【図２】ホールド違反対策のためのマスク設計変更後におけるＤ型フリップフロップ回路の出力回路を構成するインバータを示す図である。
【図３】Ｄ型フリップフロップ回路の回路図である。
【図４】Ｄ型フリップフロップ回路を用いた２ビットのシフトレジスタを示す回路図である。
【図５】シフトレジスタの動作タイミング図である。
【図６】ホールド違反対策を説明する回路図である。
【図７】ホールド違反対策前のシフトレジスタのパターン図である。
【図８】ホールド違反対策後のシフトレジスタのパターン図である。
【符号の説明】
【００２２】
ＭＰ１，ＭＰ２  Ｐチャネル型ＭＯＳトランジスタ
ＭＮ１，ＭＮ３  Ｎチャネル型ＭＯＳトランジスタ
８０  電源ライン    ８１  接地ライン    ８２  メタル配線
【図１】
2005341284.tif 000003
【図２】
2005341284.tif 000004
【図３】
2005341284.tif 000005
【図４】
2005341284.tif 000006
【図５】
2005341284.tif 000007
【図６】
2005341284.tif 000008
【図７】
2005341284.tif 000009
【図８】
2005341284.tif 000010