(57)【要約】  【課題】  基準電位を細かく制御し、高精度のスクリーニングを可能にしたリファレンスメモリセル方式の強誘電体メモリ装置を提供する。  【解決手段】  通常動作時における第１の動作モードと、動作マージン試験時における第２の動作モードとで、基準電位を異ならせる手段を設けた。リファレンスセル（ＲＭＣ１〜ＲＭＣ５）は同一のビット線（／ＢＬ）に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ（ＲＣＦ１〜ＲＣＦ５）の容量は本体メモリセル（ＭＣ１）の強誘電体キャパシタ（ＣＦ１）の容量の２n倍（ｎは整数倍）の値を有するように設定される。基準電位の発生は、複数個のリファレンスセルの組み合わせと分極非反転読み出しによって行なう。【選択図】  図１
2005044451.tif 000002
【特許請求の範囲】
【請求項１】
本体メモリセルと基準電位発生用のリファレンスセルを有するリファレンスメモリセル方式の強誘電体メモリ装置であって、
通常動作時における第１の動作モードと、動作マージン試験時における第２の動作モードとを有し、前記基準電位を前記第１の動作モード１と前記第２の動作モードとで異ならせる手段を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記リファレンスセルは、同一のビット線に複数個接続され、前記複数個のリファレンスセルの各強誘電体キャパシタ容量は、前記本体メモリセルの強誘電体キャパシタ容量の２n倍（ｎは整数倍）の値を有するように設定されていることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記複数個のリファレンスセルの強誘電体キャパシタ容量は全て同じ容量に設定されていることを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項４】
前記複数個のリファレンスセルの強誘電体キャパシタ容量はそれぞれ異なる容量に設定されていることを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項５】
前記複数個のリファレンスセルのうち１個使用するかまたは複数個併用して使用することによって前記基準電位を発生させることを特徴とする請求項３または４記載の強誘電体メモリ装置。
【請求項６】
前記リファレンスセルの選択個数および組み合わせを任意に制御して、前記基準電位を任意に変化させることができる機能を有することを特徴とする請求項３または４記載の強誘電体メモリ装置。
【請求項７】
前記複数個のリファレンスセルからの前記基準電位の発生は、前記リファレンスセルの強誘電体キャパシタから常に分極非反転読み出しで行なうことを特徴とする請求項２から６のいずれか一項記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、特に、基準電位を変化させてスクリーニングを行なうリファレンスメモリセル方式の強誘電体メモリ装置に関する。
【背景技術】
【０００２】
リファレンスメモリセル方式の強誘電体メモリ装置において、強誘電体キャパシタの加工精度の問題や微細加工に伴って、残留分極量のばらつきが大きくなり、本体メモリセルからビット線に読み出される電位は、実際には図６に示すようにばらつくことになり、初期良品であっても本体メモリセルからビット線に読み出される電位が小さいために、読み出し動作マージンの低い製品が存在する。
【０００３】
このような信頼性の低い製品をスクリーニングする方法として、従来のスクリーニング方法について以下に説明する（例えば、特許文献１参照）。
【０００４】
図７は、従来の強誘電体メモリ装置におけるメモリセルアレイの一部の等価回路図である。この強誘電体メモリ装置においては、本体メモリセルおよびリファレンスセルが行列状に配列されてメモリセルアレイが構成され、この本体メモリセルＭＣ１およびリファレンスセルＲＭＣ１は、それぞれ１個の強誘電体キャパシタＣＦ１と１個のトランジスタＴＣ１とが直列に接続されてなる１Ｔ１Ｃ型強誘電体メモリセルである。
【０００５】
リファレンスセルＲＭＣ１は、本体メモリセルＭＣ１と同じ回路構成を有するが、その強誘電体キャパシタの容量が、本体メモリセルの強誘電体キャパシタの容量とは異なり、複数個のリファレンスセルＲＭＣ１の強誘電体キャパシタの容量はそれぞれ異なり、本体メモリセルＭＣ１の分極非反転時のΔＰの何倍（整数倍に限らない）かの値を有するように設定されている。
【０００６】
ビット線ＢＬ、／ＢＬは、強誘電体メモリセルアレイにおける同一列の本体メモリセルＭＣ１、リファレンスセルＲＭＣ１のトランジスタＴＣ１の一端に共通に接続された対をなすビット線であり、代表的にビット線対一対のみを示している。各ビット線ＢＬ、／ＢＬには、それぞれ複数個の本体メモリセルの各トランジスタＴＣ１の一端および複数個のリファレンスセルＲＭＣ１のトランジスタＴＣ１の一端が接続されている。
【０００７】
ワード線ＷＬ１、ＷＬ２、…は、強誘電体メモリセルアレイにおける同一行の本体メモリセルＭＣ１の各トランジスタＴＣ１のゲートに共通に接続されているワード線である。ワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ４、ＲＷＬ５、ＲＷＬ６は、強誘電体メモリセルアレイにおける同一行のリファレンスセルＲＭＣ１の各トランジスタＴＣ１のゲートに共通に接続されているリファレンス用ワード線である。セルプレート線ＣＰ１は、強誘電体メモリセルにおける同一行の本体メモリセルＭＣ１の各強誘電体キャパシタＣＦ１のセルプレートに共通に接続されており、隣り合う二行で共通に使用されている。リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２、ＲＣＰ３は、強誘電体メモリセルにおける同一行のリファレンスセルＲＭＣ１の各強誘電体キャパシタＣＦ１のセルプレートに共通に接続されており、隣り合う二行で共通に使用されている。
【０００８】
ワード線ＷＬ１、ＷＬ２、…およびセルプレート線ＣＰ１は平行に配設されており、リファレンス用ワード線ＲＷＬ１〜ＲＷＬ６およびリファレンス用セルプレート線ＲＣＰ１〜ＲＣＰ３は平行に配設されている。
【０００９】
ワード線選択回路は、ワード線ＷＬ１、ＷＬ２、…の一部およびリファレンス用ワード線ＲＷＬ１〜ＲＷＬ６の一部を選択してワード線信号を供給するための回路であり、セルプレート線選択回路は、セルプレート線ＣＰ１の一部およびリファレンス用セルプレート線ＲＣＰ１〜ＲＣＰ３の一部を選択してセルプレート線電圧を供給するための回路である。
【００１０】
また、ビット線対ＢＬ、／ＢＬには、両ビット線の電位差を増幅してデータを検出するセンスアンプＳＡＰが接続されている。
【００１１】
この強誘電体メモリ装置は、通常動作および強誘電体メモリセルの読み出し動作マージンを試験するテストモードを有し、ワード線選択回路およびセルプレート線選択回路は、テストモードでの読み出し動作時に、リファレンスセルＲＭＣ１の選択個数を任意に制御することにより、リファレンスセルの容量を任意に変化させることが可能になるリファレンスセル容量可変制御機能を有する。
【００１２】
図８に、リファレンスセルＲＭＣ１の選択個数を変えた場合に得られる分極変化量ΔＰと、選択された本体メモリセルＭＣ１のデータが“１”、“０”の場合に得られる分極変化量ΔＰとの大小関係の一例を示す。図８から、２個のリファレンスセルＲＭＣ１を選択すれば、リファレンスセルＲＭＣ１のデータの読み出しレベルが本体メモリセルＭＣ１のデータ読み出しレベルの“Ｈ”と“Ｌ”とのほぼ中間となるように設定できることがわかる。
【００１３】
つまり、２個のリファレンスセルＲＭＣ１を選択すれば、選択されたリファレンスセルＲＭＣ１の全体のキャパシタ容量を、選択された本体メモリセルのキャパシタの分極反転時／分極非反転時の両者のΔＰのほぼ中間のΔＰを有するように設定でき、選択された本体メモリセルＭＣ１のキャパシタの分極反転時／分極非反転時の両者を区別することが可能になる。これに対して、１個のリファレンスセルを選択すれば、この選択されたリファレンスセルＲＭＣ１のキャパシタ容量を、２個のリファレンスセルＲＭＣ１を選択した場合の中間レベルよりも“Ｌ”レベル寄りになるように設定できることがわかる。また、３個のリファレンスセルＲＭＣ１を選択すれば、この選択されたリファレンスセルＲＭＣ１のキャパシタ容量を、２個のリファレンスセルＲＭＣ１を選択した場合の中間レベルよりも“Ｈ”レベル寄りになるように設定できる。
【００１４】
従って、通常動作での読み出し動作時には、２個のリファレンスセルＲＭＣ１を選択し、テストモードでの読み出し動作時には、リファレンスセルＲＭＣ１の選択個数を任意に制御することにより、リファレンスセルＲＭＣ１のキャパシタ容量を任意に変化させ、強制的にマージンの低い状態でテストすることが可能となる。これにより、初期良品であっても読み出し動作マージンの低い製品をスクリーニングすることが可能となる。
【特許文献１】特開平８−２２６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記したように、従来の強誘電体メモリ装置においては、同一のビット線に接続された複数個のリファレンスセルＲＭＣ１のキャパシタ容量は、本体メモリセルＭＣ１の分極非反転時のΔＰの何倍（ｎは整数倍に限らない）かの値を有するように設定され、キャパシタ容量は全て同じ容量である。従って、基準電位の発生は、１個のリファレンスセルＲＭＣ１から発生させる基準電位のｎ倍にしか設定できず、ビット線ＢＬ、／ＢＬに生じる電位差を細かく制御できない。この基準電位を細かく制御するためには、リファレンスセルの強誘電体キャパシタ容量の値を小さく設定すればよいが、この場合には、リファレンスキャパシタが多数個必要となり、チップ面積を増大させてしまうことになる。このように、従来技術では基準電位を細かく制御できず、精度の高いスクリーニングが困難であるという問題があった。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、その目的とするところは、リファレンスメモリセル方式の強誘電体メモリ装置において、精度の高いスクリーニングを実現するため、ビット線ＢＬ、／ＢＬに生じる電位差を細かく制御できる強誘電体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明に係る強誘電体メモリ装置は、本体メモリセルと基準電位発生用のリファレンスセルを有するリファレンスメモリセル方式の強誘電体メモリ装置であって、通常動作時における第１の動作モードと、動作マージン試験時における第２の動作モードとを有し、基準電位を第１の動作モードと第２の動作モードとで異ならせる手段を有する。
【００１８】
また、本発明に係る強誘電体メモリ装置において、リファレンスセルは同一のビット線に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ容量は、本体メモリセルの強誘電体キャパシタ容量の２n倍（ｎは整数倍）の値を有するように設定されていることが好ましい。
【００１９】
また、本発明に係る強誘電体メモリ装置において、複数個のリファレンスセルの強誘電体キャパシタ容量は全て同じ容量に設定されていることが好ましい。
【００２０】
または、本発明に係る強誘電体メモリ装置において、複数個のリファレンスセルの強誘電体キャパシタ容量はそれぞれ異なる容量に設定されていることが好ましい。
【００２１】
また、本発明に係る強誘電体メモリ装置において、複数個のリファレンスセルのうち１個使用するかまたは複数個併用して使用することによって基準電位を発生させることが好ましい。
【００２２】
また、本発明に係る強誘電体メモリ装置において、リファレンスセルの選択個数および組み合わせを任意に制御して、基準電位を任意に変化させることができる機能を有することが好ましい。
【００２３】
以上のような構成とすることで、リファレンスセルの組み合わせによって発生させる基準電位は、従来よりもさらに細かく制御でき、初期良品であっても読み出し動作のマージンの低い製品に対して、従来よりもさらに精度の高いスクリーニングが可能となり、信頼性をより向上させることができる。
【００２４】
また、本発明に係る強誘電体メモリ装置において、複数個のリファレンスセルからの基準電位の発生は、リファレンスセルの強誘電体キャパシタから常に分極非反転読み出しで行なうことが好ましい。
【００２５】
このような構成とすることで、リファレンスセルを多数回使用しても、リファレンスセルの強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題を回避できる。
【発明の効果】
【００２６】
本発明の強誘電体メモリ装置によれば、基準電位発生用の複数個のリファレンスセルを構成する強誘電体キャパシタ容量は、本体メモリセルの強誘電体キャパシタ容量の２n倍で、好ましくは、それぞれ異なる値を有するように設定し、基準電位の発生は、複数個のリファレンスセルから１個のリファレンスセル、または複数個のリファレンスセルの組み合わせによって行なう。
【００２７】
これによって、ビット線ＢＬとビット線／ＢＬとに生じる電位差をより細かく制御できるため、初期良品であっても読み出し動作マージンの低い製品に対して、精度の高いスクリーニングが可能となり、信頼性をさらに向上させることができる。
【００２８】
また、基準電位を任意に制御できるため、読み出し動作マージンの実力を容易に測定することができる。
【００２９】
さらに、これらリファレンスセルからの読み出しは、常に強誘電体キャパシタの分極非反転で行なうため、強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルとのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も併せて回避できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体メモリ装置におけるメモリセルアレイの一部の基本的構成を示す等価回路図である。図１において、ビット線ＢＬ、／ＢＬは、強誘電体メモリセルアレイにおける同一列の本体メモリセルＭＣ１とリファレンスセルのトランジスタＴＣ１のソース・ドレイン端子の一端に共通に接続されており、代表として、ビット線対の一対のみを示している。各ビット線ＢＬ、／ＢＬには、それぞれ本体メモリセルＭＣ１のトランジスタＴＣ１のソース・ドレイン端子の一端および５個のリファレンスセルＲＭＣ１〜ＲＭＣ５のトランジスタＴＣ１のソース・ドレイン端子の一端が接続されている。
【００３２】
ワード線ＷＬ１、ＷＬ２は、強誘電体メモリセルアレイにおける同一行の本体メモリセルＭＣ１の各トランジスタＴＣ１のゲートに共通に接続されている。リファレンスワード線ＲＷＬ１〜ＲＷＬ１０は、強誘電体メモリセルアレイにおける同一行のリファレンスセルＲＭＣ１〜ＲＭＣ５の各トランジスタＴＣ１のゲートに共通に接続されているリファレンスセル用のワード線である。
【００３３】
セルプレート線ＣＰ１は、強誘電体メモリセルにおける同一行の本体メモリセルＭＣ１の各キャパシタＣＦ１のセルプレートに共通に接続されており、隣り合う二行で共通に使用されている。リファレンスセルプレート線ＲＣＰ１〜ＲＣＰ５は、強誘電体メモリセルにおける同一行のリファレンスセルＲＭＣ１〜ＲＭＣ５の各キャパシタＣＦ１〜ＣＦ５のセルプレートに共通に接続されており、隣り合う二行で共通に使用されている。
【００３４】
ワード線ＷＬ１、ＷＬ２およびセルプレート線ＣＰ１は平行に配設されており、リファレンスワード線ＲＷＬ１〜ＲＷＬ１０およびリファレンスセルプレート線ＲＣＰ１〜ＲＣＰ５も平行に配設されている。
【００３５】
ワード線ＷＬ１、ＷＬ２およびリファレンスワード線ＲＷＬ１〜ＲＷＬ１０には、これらのワード線の一部を選択してワード線信号を供給するためのワード線駆動回路（図示せず）が接続される。
【００３６】
セルプレート線ＣＰ１およびリファレンスセルプレート線ＲＣＰ１〜ＲＣＰ６には、これらのセルプレート線の一部を選択してセルプレート線電圧を供給するためのセルプレート線駆動回路（図示せず）が接続される。
【００３７】
また、ビット線対ＢＬ、／ＢＬには、両ビット線の電位差を増幅してデータを検出するセンスアンプＳＡＰが接続されている。
【００３８】
上記５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１のキャパシタ容量の２n倍（ｎは整数倍）の値を有するように設定されており、キャパシタ容量は全て同じである。
【００３９】
次に、以上のように構成された強誘電体メモリ装置の動作について説明する。
【００４０】
図３は、本発明の第１の実施形態に係る強誘電体メモリ装置の通常動作時における第１の動作モードと動作マージン試験時における第２の動作モードにおいて、ビット線ＢＬ、／ＢＬに読み出されるビット線電位の一例を示すグラフである。
【００４１】
図３において、ビット線ＢＬに接続されている本体メモリセルＭＣ１のデータを読み出す際には、ワード線ＷＬ１およびセルプレート線ＣＰ１を共にハイレベルに遷移させて、本体メモリセルＭＣ１に書き込まれているデータを読み出す。このときのビット線ＢＬの電位は、本体メモリセルＭＣ１の状態によって、図３に示す曲線１で表わされるデータ“１”、または曲線２で表わされるデータ“０”となる。
【００４２】
まず、第１の動作モードにおける基準電位の発生方法について説明する。基準電位は、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されているリファレンスセルから読み出される。この場合、リファレンスセルからビット線／ＢＬに読み出されるデータが、図３に示す曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”とのほぼ中間になるように、ワード線制御回路（図示せず）からワード線選択信号が出力され、ワード線駆動回路を動作させる。
【００４３】
そして、ワード線駆動回路によって、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２、ＲＣＰ３をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、リファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３の３個を選択し、同時に読み出す。
【００４４】
その結果、ビット線／ＢＬに読み出される基準電位は、図３の曲線３に示すように、ビット線／ＢＬに生じる電位が、曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”との中間になる。このときのリファレンスワード線ＲＷＬ２、ＲＷＬ４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ４、ＲＣＰ５とはロウレベルのままである。
【００４５】
この場合のリファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３からの読み出しは、常に分極非反転で行われる。このため、５個のリファレンスセルＲＭＣ１〜ＲＭＣ５を構成する強誘電体キャパシタの分極方向を予めデータ“０”にしておく。
【００４６】
次に、この読み出しの状態について、強誘電体キャパシタのヒステリシス特性を用いて説明する。図５は、強誘電体キャパシタのヒステリシス特性を示す図である。図５において、ＢＣはビット線容量を示す。リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２、ＲＣＰ３とリファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５が選択されると、リファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３の強誘電体キャパシタの状態がＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図３に示す曲線３に相当する。
【００４７】
次に、第２の動作モードにおける基準電位の発生方法について説明する。基準電位を任意に変化させるために、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されている５個のリファレンスセルのうち、予め設定された１個あるいは数個を選択することによって基準電位が発生される。
【００４８】
データ読み出し対象の本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、ワード線駆動回路によって、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５、ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ１〜ＲＣＰ４をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、４個のリファレンスセルＲＭＣ１〜ＲＭＣ４を選択し、同時に読み出す。
【００４９】
その結果、ビット線／ＢＬに生じる電位は、図３に示す曲線４のようになる。このときのリファレンスワード線ＲＷＬ２、ＲＷＬ４、ＲＷＬ６、ＲＷＬ８、ＲＷＬ９、ＲＷＬ１０とリファレンスプレート線ＲＣＰ５はロウレベルのままである。
【００５０】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、ワード線駆動回路によって、リファレンスワード線ＲＷＬ１、ＲＷＬ２をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、リファレンスセルＲＭＣ１、ＲＭＣ２を選択し、同時に読み出す。
【００５１】
その結果、ビット線／ＢＬに生じる電位は、図３に示す曲線５のようになる。このときのリファレンスワード線ＲＷＬ２〜４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ２、ＲＣＰ４、ＲＣＰ５〜ＲＣＰ１０はロウレベルのままである。
【００５２】
このように、第２の動作モードでは、第１の動作モードと比べて、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差を小さくできるため、読み出し動作マージンの低い製品に対してスクリーニングを行なえることがわかる。
【００５３】
また、この第２の動作モードにおけるリファレンスセルからの読み出しも、第１の動作モードと同様に、常に分極非反転で読み出すため、５個のリファレンスセルの強誘電体キャパシタの分極方向を予めデータ“０”にしておく。
【００５４】
この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。
【００５５】
本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５、ＲＷＬ７がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１〜ＲＣＰ４がハイレベルに遷移されると、リファレンスセルＲＭＣ１〜ＲＭＣ４の強誘電体キャパシタの状態がそれぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図３に示す曲線４に相当する。
【００５６】
また、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ２がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２がハイレベルに遷移されると、リファレンスセルＲＭＣ１、ＲＭＣ２の強誘電体キャパシタの状態がそれぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図３に示す曲線５に相当する。
【００５７】
このように、リファレンスセルからの読み出しは、常に分極非反転で行なうため、強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も併せて回避できる。
【００５８】
なお、本実施形態では、リファレンスセルが５個の場合について説明したが、リファレンスセルの個数はこの限りではない。また、リファレンスセルの選択個数についても、本実施形態の限りではない。
【００５９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る強誘電体メモリ装置におけるメモリセルアレイの一部の基本的構成を示す等価回路図である。図２において、図１と同じ構成および機能を有する部分については、同一のシンボルを付して説明を省略する。
【００６０】
ワード線ＷＬ１、ＷＬ２およびリファレンスワード線ＲＷＬ１〜ＲＷＬ１０には、これらのワード線の一部を選択してワード線信号を供給するためのワード線駆動回路２１が接続され、ワード線駆動回路２１によって選択されるワード線を任意に制御するワード線制御回路２２がワード線駆動回路２１に接続される。
【００６１】
また、セルプレート線ＣＰ１およびリファレンスセルプレート線ＲＣＰ１〜ＲＣＰ６には、これらのセルプレート線の一部を選択してセルプレート線電圧を供給するためのセルプレート線駆動回路２３が接続され、セルプレート線駆動回路２３によって選択されるセルプレート線を任意に制御するためのセルプレート線制御回路２４がセルプレート線駆動回路２３に接続される。
【００６２】
これらのワード線制御回路２２およびセルプレート線制御回路２４は、動作マージン試験時の第２の動作モードにおいて、選択するリファレンスセルの個数を任意に制御することにより、基準電位を任意に変化させる機能を有する。
【００６３】
また、上記５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の２n倍（ｎは整数倍）の値を有するように設定されており、キャパシタ容量は全て同じである。
【００６４】
次に、以上のように構成された強誘電体メモリ装置の動作について説明する。
【００６５】
図４は、本発明の第２の実施形態に係る強誘電体メモリ装置の通常動作時における第１の動作モードと動作マージン試験時における第２の動作モードにおいて、ビット線ＢＬ、／ＢＬに読み出されるビット線電位の一例を示すグラフである。
【００６６】
図４において、ビット線ＢＬに接続している本体メモリセルＭＣ１のデータを読み出す際には、ワード線ＷＬ１およびセルプレート線ＣＰ１を共にハイレベルに遷移させて、本体メモリセルＭＣ１に書き込まれているデータを読み出す。このときのビット線ＢＬの電位は、本体メモリセルＭＣ１の状態によって、図４に示す曲線１で表わされるデータ“１”、または曲線２で表わされるデータ“０”となる。
【００６７】
まず、第１の動作モードにおける基準電位の発生方法について説明する。基準電位は、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されているリファレンスセルから読み出される。この場合、リファレンスセルからビット線／ＢＬに読み出されるデータが、図４に示す曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”とのほぼ中間になるように、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。
【００６８】
そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２、ＲＣＰ３をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、リファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３の３個を選択し、同時に読み出す。
【００６９】
その結果、ビット線／ＢＬに読み出される基準電位は、図４の曲線３に示すように、ビット線／ＢＬに生じる電位が、曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”との中間になる。このときのリファレンスワード線ＲＷＬ２、ＲＷＬ４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ４、ＲＣＰ５とはロウレベルのままである。
【００７０】
この場合のリファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３からの読み出しは、常に分極非反転で行われる。このため、５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタの分極方向を予めデータ“０”にしておく。
【００７１】
次に、この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。
【００７２】
リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２、ＲＣＰ３とリファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５が選択されると、リファレンスセルＲＭＣ１、ＲＭＣ２、ＲＭＣ３の強誘電体キャパシタの状態が、ＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４に示す曲線３に相当する。
【００７３】
次に、第２の動作モードにおける基準電位の発生方法について説明する。基準電位を任意に変化させるために、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されている５個のリファレンスセルのうち、１個あるいは数個のリファレンスセルを選択することによって基準電位が発生される。
【００７４】
データ読み出し対象の本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５、ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線制御回路２４からセルプレート線選択信号が出力され、セルプレート線制御回路２３を動作させる。そして、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ１〜ＲＣＰ４をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、４個のリファレンスセルＲＭＣ１〜ＲＭＣ４を選択し、同時に読み出す。
【００７５】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線４のようになる。このときのリファレンスワード線ＲＷＬ２、ＲＷＬ４、ＲＷＬ６、ＲＷＬ８、ＲＷＬ９、ＲＷＬ１０とリファレンスプレート線ＲＣＰ５はロウレベルのままである。さらに、ワード線制御回路２２とセルプレート線制御回路２４によって、リファレンスセルの選択個数を任意に変えて、ビット線／ＢＬに生じる電位を任意に変化させ、ビット線ＢＬ、／ＢＬに生じる電位差をより小さくなるように制御する。
【００７６】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ１、ＲＷＬ２をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線制御回路２４からセルプレート線選択信号が出力され、セルプレート線駆動回路２３を動作させる。そして、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、リファレンスセルＲＭＣ１、ＲＭＣ２を選択し、同時に読み出す。
【００７７】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線５のようになる。このときのリファレンスワード線ＲＷＬ２〜４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ２、ＲＣＰ４、ＲＣＰ５〜ＲＣＰ１０はロウレベルのままである。さらに、ワード線制御回路２２とセルプレート線制御回路２４によって、リファレンスセルの選択個数を変えて、ビット線／ＢＬに生じる電位を任意に変化させ、ビット線ＢＬ、／ＢＬに生じる電位差をより小さくなるように制御する。
【００７８】
このように、第２の動作モードでは、第１の動作モードと比べて、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差を小さくできるため、読み出し動作のマージンの低い製品に対してスクリーニングを行なえることがわかる。
【００７９】
さらに、本実施形態では、基準電位のレベルを任意に制御できるため、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差をさらに小さくできるため、より精度の高いスクリーニングを行なえると共に、読み出し動作マージンの実力も容易に測定できる。
【００８０】
また、この第２の動作モードにおけるリファレンスセルからの読み出しも、第１の動作モードと同様に、常に分極非反転で読み出す。このため、５個のリファレンスセルの強誘電体キャパシタの分極方向を予めデータ“０”にしておく。
【００８１】
この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ５、ＲＷＬ７がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１〜ＲＣＰ４がハイレベルに遷移されると、リファレンスセルＲＭＣ１〜ＲＭＣ４の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４に示す曲線４に相当する。
【００８２】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ２がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ２がハイレベルに遷移されると、リファレンスセルＲＭＣ１、ＲＭＣ２の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４に示す曲線５に相当する。
【００８３】
このように、リファレンスセルからの読み出しは、常に分極非反転で行なうため、強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も併せて回避できる。
【００８４】
なお、本実施形態では、リファレンスセルが５個の場合について説明したが、リファレンスセルの個数はこの限りではない。また、リファレンスセルの選択個数についても、本実施形態の限りではない。
【００８５】
（第３の実施形態）
本発明の第３の実施形態は、第１の実施形態におけるリファレンスセルのキャパシタ容量が異なるだけで、回路構成等は同じであるため、図１を用いて主に第１の実施形態との相違点について説明する。
【００８６】
５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、それぞれ異なり、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の２n倍（ｎは整数倍）の値を有するように設定されている。
【００８７】
具体的には、リファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、それぞれ本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１のキャパシタ容量の０．２５（＝２-2）、０．５（＝２-1）、１（＝２0）、２（＝２1）、４（＝２2）倍の値を有するようにそれぞれ設定してある。
【００８８】
次に、以上のように構成された強誘電体メモリ装置の動作について、図４を用いて説明する。
【００８９】
図４において、ビット線ＢＬに接続している本体メモリセルＭＣ１のデータを読み出す際には、ワード線ＷＬ１およびセルプレート線ＣＰ１を共にハイレベルに遷移させて読み出す。このときのビット線ＢＬの電位は、本体メモリセルＭＣ１の状態によって、図４に示す曲線１で表わされるデータ“１”、または曲線２で表わされるデータ“０”となる。
【００９０】
まず、第１の動作モードにおける基準電位の発生方法について説明する。基準電位は、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されているリファレンスセルから読み出される。この場合、本体メモリセルＭＣ１からビット線ＢＬに読み出されたデータが、図４に示す曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”とのほぼ中間になるように、ワード線駆動回路２１によってリファレンスワード線ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ4をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の２倍の値の誘電体キャパシタＲＣＦ４を有するリファレンスセルＲＭＣ４を選択し、読み出す。
【００９１】
その結果、ビット線／ＢＬに読み出される基準電位は、図４の曲線３に示すように、ビット線／ＢＬに生じる電位が曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”との中間になる。このときのリファレンスワード線ＲＷＬ１〜ＲＷＬ６、ＲＷＬ８〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ１〜ＲＣＰ３、ＲＣＰ５とはロウレベルのままである。
【００９２】
この場合のリファレンスセルＲＭＣ４からの読み出しは、常に分極非反転で読み出すため、５個のリファレンスセルの強誘電体キャパシタの分極方向は、予めデータ“０”にしておく。
【００９３】
次に、この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。リファレンスワード線ＲＷＬ７とリファレンスセルプレート線ＲＣＰ４が選択されると、本体メモリセルＭＣ１の強誘電体キャパシタの状態がＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４の第１の動作モードにおける曲線３に相当する。
【００９４】
次に、第２の動作モードにおける基準電位の発生方法について説明する。基準電位を変化させるために、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されている５個のリファレンスセルのうち、予め設定された１個あるいは数個の組み合わせによって行なう。
【００９５】
データ読み出し対象の本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、ワード線駆動回路によって、リファレンスワード線ＲＷＬ３、ＲＷＬ５、ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ２、ＲＣＰ３、ＲＣＰ４をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の０．５、１、２倍の値の強誘電体キャパシタＲＣＦ２、ＲＣＦ３、ＲＣＦ４を有するリファレンスセルＲＭＣ２、ＲＭＣ３、ＲＭＣ４を選択し、同時に読み出す。
【００９６】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線４のようになる。このときのリファレンスワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ４〜ＲＷＬ６、ＲＷＬ８〜ＲＷＬ１０とリファレンスワード線ＲＣＰ１、ＲＣＰ５はロウレベルのままである。
【００９７】
また、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、ワード線駆動回路によって、リファレンスワード線ＲＷＬ１、ＲＷＬ５をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線駆動回路によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ３をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の０．２５、１倍の値の強誘電体キャパシタＲＣＦ１、ＲＣＦ３を有するリファレンスセルＲＭＣ１、ＲＭＣ３を選択し、同時に読み出す。
【００９８】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線５のようになる。このときのリファレンスワード線ＲＷＬ２〜４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ２、ＲＣＰ４、ＲＣＰ５はロウレベルのままである。
【００９９】
このように、第２の動作モードでは基準電位を変化させることで、第１の動作モードの時と比べて、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差を細かく制御することができるため、読み出し動作のマージンの低い製品に対してスクリーニングを行なえることがわかる。
【０１００】
さらに、５個のリファレンスセルのキャパシタ容量は、２n倍でそれぞれ異なるように設定されているため、従来技術よりもビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差を細かく制御することができるため、より精度の高いスクリーニングが可能である。
【０１０１】
この第２の動作モードにおけるリファレンスセルからの読み出しも、第１の動作モードの時と同様に、常に分極非反転で読み出すため、強誘電体キャパシタでの分極方向を予めデータ“０”にしておく。
【０１０２】
この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。なお、説明の都合上、５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量はそれぞれ異なるが、各リファレンスセルの強誘電体キャパシタにおける読み出しの状態は全て同じであることから、代表的に、図５に示す強誘電体キャパシタのヒステリシス特性を用いて、各リファレンスセルの強誘電体キャパシタにおける読み出し時の状態を説明する。
【０１０３】
本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、リファレンスワード線ＲＷＬ３、ＲＷＬ５、ＲＷＬ７がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ２、ＲＣＰ３、ＲＣＰ４がハイレベルに遷移されると、リファレンスセルＲＭＣ２、ＲＭＣ３、ＲＭＣ４の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４に示す曲線４に相当する。
【０１０４】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ５がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ３がハイレベルに遷移されると、リファレンスセルＲＭＣ１、ＲＭＣ３の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４に示す曲線５に相当する。
【０１０５】
このように、リファレンスセルからの読み出しは、常に分極非反転で行われるため、強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も回避できる。
【０１０６】
なお、本実施形態では、リファレンスセルが５個の場合について説明したが、リファレンスセルの個数はこの限りではない。また、リファレンスセルの組み合わせについても、本実施形態の限りではない。
【０１０７】
以上、説明したように、５個のリファレンスセルの強誘電体キャパシタの容量は、本体メモリセルＭＣ１のキャパシタ容量の２n倍の値を有するように設定され、キャパシタ容量はそれぞれ異なるため、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差をより、細かく制御することができ、精度の高いスクリーニングが実現できる。
【０１０８】
これによって、初期良品から読み出し動作マージンの低い製品をスクリーニングすることで、信頼性をさらに向上させることができる。さらに、リファレンスセルからの読み出しは、常に分極非反転で行なうため、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も併せて回避できる。
【０１０９】
（第４の実施形態）
本発明の第４の実施形態は、第２の実施形態におけるリファレンスセルのキャパシタ容量が異なるだけで、回路構成等は同じであるため、図２を用いて主に第２の実施形態との相違点について説明する。
【０１１０】
５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、それぞれ異なり、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１のキャパシタ容量の２n倍（ｎは整数倍）の値を有するように設定されている。
【０１１１】
具体的には、リファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量は、それぞれ本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の０．２５（＝２-2）、０．５（＝２-1）、１（＝２0）、２（＝２1）、４（＝２2）倍の値を有するようにそれぞれ設定してある。
【０１１２】
次に、以上のように構成された強誘電体メモリ装置の動作について、図４を用いて説明する。
【０１１３】
図４において、ビット線ＢＬに接続している本体メモリセルＭＣ１のデータを読み出す際には、ワード線ＷＬ１およびセルプレート線ＣＰ１を共にハイレベルに遷移させて読み出す。このときのビット線ＢＬの電位は、本体メモリセルＭＣ１の状態によって、図４に示す曲線１で表わされるデータ“１”、または曲線２で表わされるデータ“０”となる。
【０１１４】
まず、第１の動作モードにおける基準電位の発生方法について説明する。基準電位は、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されているリファレンスセルから読み出される。この場合、本体メモリセルＭＣ１からビット線ＢＬに読み出されたデータが、図４に示す曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”とのほぼ中間になるように、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。
【０１１５】
そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線制御回路２４からセルプレート線選択信号が出力され、セルプレート線駆動回路２３を動作させる。そして、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ4をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の２倍の強誘電体キャパシタＲＣＦ４を有するリファレンスセルＲＭＣ４を選択し、データを読み出す。
【０１１６】
その結果、ビット線／ＢＬに読み出される基準電位は、図４の曲線３に示すように、ビット線／ＢＬに生じる電位が曲線１で表わされるデータ“１”と曲線２で表わされるデータ“０”との中間になる。このときのリファレンスワード線ＲＷＬ１〜ＲＷＬ６、ＲＷＬ８〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ１〜ＲＣＰ３、ＲＣＰ５とはロウレベルのままである。
【０１１７】
この場合のリファレンスセルＲＭＣ４からの読み出しは、常に分極非反転で行われるため、強誘電体キャパシタでの分極方向を予めデータ“０”にしておく。
【０１１８】
次に、この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。リファレンスセルプレート線ＲＣＰ４とリファレンスワード線ＲＷＬ７が選択されると、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の状態がＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図４の曲線３に相当する。
【０１１９】
次に、第２の動作モードにおける基準電位の発生方法について説明する。基準電位を変化させるために、データ読み出し対象の本体メモリセルＭＣ１が接続されているビット線ＢＬと対をなすビット線／ＢＬに接続されている５個のリファレンスセルのうち、１個あるいは数個のリファレンスセルを選択して行なう。
【０１２０】
データ読み出し対象の本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ３、ＲＷＬ５、ＲＷＬ７をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線制御回路２４からセルプレート線選択信号が出力され、セルプレート線駆動回路２３を動作させる。そして、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ２、ＲＣＰ３、ＲＣＰ４をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の０．５、１、２倍の値の強誘電体キャパシタＲＣＦ２、ＲＣＦ３、ＲＣＦ４を有するリファレンスセルＲＭＣ２、ＲＭＣ３、ＲＭＣ４を選択し、同時に読み出す。
【０１２１】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線４のようになる。このときのリファレンスワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ４〜ＲＷＬ６、ＲＷＬ８〜ＲＷＬ１０とリファレンスプレート線ＲＣＰ１，ＲＣＰ５はロウレベルのままである。さらに、ワード線制御回路２２とセルプレート線制御回路２４によって、リファレンスセルの選択個数を任意に変えて、ビット線／ＢＬに生じる電位を任意に変化させ、ビット線ＢＬ、／ＢＬに生じる電位差をより小さくなるように制御する。
【０１２２】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、ワード線制御回路２２からワード線選択信号が出力され、ワード線駆動回路２１を動作させる。そして、ワード線駆動回路２１によって、リファレンスワード線ＲＷＬ１、ＲＷＬ５をワード線ＷＬ１と同時にハイレベルに遷移させると共に、セルプレート線制御回路２４からセルプレート線選択信号が出力され、セルプレート線駆動回路２３を動作させる。そして、セルプレート線駆動回路２３によって、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ３をセルプレート線ＣＰ１と同時にハイレベルに遷移させ、本体メモリセルＭＣ１の強誘電体キャパシタＣＦ１の容量の０．２５、１倍の値の強誘電体キャパシタＲＣＦ１、ＲＣＦ３を有するリファレンスセルＲＭＣ１、ＲＭＣ３を選択し、同時に読み出す。
【０１２３】
その結果、ビット線／ＢＬに生じる電位は、図４に示す曲線５のようになる。このときのリファレンスワード線ＲＷＬ２〜４、ＲＷＬ６〜ＲＷＬ１０とリファレンスセルプレート線ＲＣＰ２、ＲＣＰ４、ＲＣＰ５はロウレベルのままである。さらに、ワード線制御回路２２とセルプレート線制御回路２４によって、リファレンスセルの選択個数を任意に変えて、ビット線／ＢＬに生じる電位を任意に変化させ、ビット線ＢＬ、／ＢＬに生じる電位差をより小さくなるように制御する。
【０１２４】
このように、第２の動作モードでは、第１の動作モードと比べて、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差を小さくできるため、読み出し動作マージンの低い製品に対してスクリーニングを行なえることがわかる。
【０１２５】
さらに、本実施形態では、基準電位のレベルを任意に制御できるため、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差をより小さくできるため、より精度の高いスクリーニングを行なえると共に、読み出し動作マージンの実力も容易に測定できる。
【０１２６】
また、本実施形態では、リファレンスセルの強誘電体キャパシタの容量がそれぞれ異なるため、ビット線対をなすビット線ＢＬとビット線／ＢＬとに生じる電位差をさらに細かく制御できる。従って、第２の実施形態に比べて読み出し動作マージンの低い製品に対して、より精度の高いスクリーニングが可能になることがわかる。
【０１２７】
また、この第２の動作モードにおけるリファレンスセルからの読み出しも、第１の動作モードと同様に、常に分極非反転で行われるため、強誘電体キャパシタでの分極方向を予めデータ“０”にしておく。
【０１２８】
この読み出しの状態について、図５に示す強誘電体キャパシタのヒステリシス特性を用いて説明する。なお、説明の都合上、５個のリファレンスセルＲＭＣ１〜ＲＭＣ５の強誘電体キャパシタＲＣＦ１〜ＲＣＦ５の容量はそれぞれ異なるが、各リファレンスセルの強誘電体キャパシタにおける読み出し状態は全て同じであることから、代表的に、図５の強誘電体キャパシタのヒステリシス特性を用いて、各リファレンスセルの強誘電体キャパシタにおける読み出し時の状態を説明する。
【０１２９】
本体メモリセルＭＣ１に書き込まれているデータが“１”の場合には、リファレンスワード線ＲＷＬ３、ＲＷＬ５、ＲＷＬ７がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ２、ＲＣＰ３、ＲＣＰ４がハイレベルに遷移されると、リファレンスセルＲＭＣ２、ＲＭＣ３、ＲＭＣ４の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図５に示す曲線４に相当する。
【０１３０】
一方、本体メモリセルＭＣ１に書き込まれているデータが“０”の場合には、リファレンスワード線ＲＷＬ１、ＲＷＬ５がハイレベルに遷移されると共に、リファレンスセルプレート線ＲＣＰ１、ＲＣＰ３がハイレベルに遷移されると、リファレンスセルＲＭＣ１、ＲＭＣ３の強誘電体キャパシタの状態が、それぞれＨＤ１、ＨＤ２、ＨＤ３の順に示される。この時、ビット線／ＢＬに発生する電位が基準電位Ｂであり、図５に示す曲線５に相当する。
【０１３１】
このように、リファレンスセルからの読み出しは、常に分極非反転で行なうため、強誘電体キャパシタの分極反転疲労は非常に小さく、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も回避できる。
【０１３２】
なお、本実施形態では、リファレンスセルが５個の場合について説明したが、リファレンスセルの個数はこの限りではない。また、リファレンスセルの組み合わせについても、本実施形態の限りではない。
【０１３３】
以上、説明したように、５個あるリファレンスセルのキャパシタ容量は、本体メモリセルＭＣ１のキャパシタ容量の２n倍で、キャパシタ容量はそれぞれ異なる値を有するように設定されているため、ビット線ＢＬとビット線／ＢＬとに生じる電位差をより細かく制御でき、従来技術に比べて精度の高いスクリーニングが実現できる。
【０１３４】
さらに、基準電位のレベルを任意に制御できるため、読み出し動作マージンの実力を容易に測定できる。また、リファレンスセルからの読み出しは、常に分極非反転で行なわれるため、本体メモリセルとリファレンスセルのアクセス頻度の違いに起因して正確な基準電位が発生できなくなるという問題も併せて回避できる。
【産業上の利用可能性】
【０１３５】
本発明の強誘電体メモリ装置は、リファレンスセルの組み合わせによって発生させる基準電位を従来よりもさらに細かく制御でき、初期良品であっても読み出し動作のマージンの低い製品に対して、従来よりもさらに精度の高いスクリーニングが可能となり、信頼性をより向上させることができるという効果を有し、ＤＲＡＭ並みのデータ処理速度と電源オフ時におけるデータ保存とが必要な用途に有用である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１および第３の実施形態に係る強誘電体メモリ装置におけるメモリセルアレイの一部の基本的構成を示す等価回路図
【図２】本発明の第２および第４の実施形態に係る強誘電体メモリ装置におけるメモリセルアレイの一部の基本的構成を示す等価回路図
【図３】本発明の第１の実施形態に係る強誘電体メモリ装置の第１の動作モードと第２の動作モードにおけるビット線の電位を表わす図
【図４】本発明の第２から第４の実施形態に係る強誘電体メモリ装置の第１の動作モードと第２の動作モードにおけるビット線の電位を表わす図
【図５】強誘電体キャパシタのヒステリシス特性を示す図
【図６】本体メモリセルからデータ“１”およびデータ“０”を読み出した場合におけるビット線電位のばらつきの分布を示す図
【図７】従来の強誘電体メモリ装置におけるメモリセルアレイの一部の等価回路図
【図８】従来の強誘電体メモリ装置の通常動作モードとテストモードにおける分極率変化量を表わす図
【符号の説明】
【０１３７】
ＭＣ１  本体メモリセル
ＲＭＣ１〜ＲＭＣ５  リファレンスセル
ＣＦ１  本体メモリセルの強誘電体キャパシタ
ＲＣＦ１〜ＲＣＦ５  リファレンスセルの強誘電体キャパシタ
ＢＬ、／ＢＬ  ビット線
ＴＣ１  セルトランジスタ
ＷＬ１〜ＷＬ２  ワード線
ＲＷＬ〜ＲＷＬ１０  リファレンスワード線
ＣＰ１  セルプレート線
ＲＣＰ１〜ＲＣＰ５  リファレンスセルプレート線
ＳＡＰ  センスアンプ
ＢＣ  ビット線容量
２１  ワード線駆動回路
２２  ワード線制御回路
２３  セルプレート線駆動回路
２４  セルプレート線制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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