(57)【要約】【課題】  自己のメインメモリ手段だけでなく他のメモリ装置のメインメモリ手段をも救済し、高速に動作することができるメモリ装置を提供する。【解決手段】  メインメモリセル２７と、メインメモリセル２７に存在する欠陥を救済する冗長行メモリセル２８および冗長列メモリセル２９と、メインメモリセル２７に対応する認識番号を記憶する認識番号指定端子２６と、認識番号が入力されるアドレス端子２１と、メインメモリセル２７の欠陥が生じたメモリ空間を冗長メモリセル２８，２９のメモリ空間に置き換えるように割当てる冗長行セレクタ回路３０および冗長列セレクタ回路３１であって、アドレス端子２１から入力される認識番号が、認識番号指定端子２６の認識番号に一致する場合、メインメモリセル２７の欠陥に対応するメモリ空間を冗長メモリセル２８，２９に割当てる冗長セレクタ回路３０，３１とを含むことを特徴とするメモリ装置。【選択図】      図１
2005100517.tif 000002
【特許請求の範囲】
【請求項１】
メインメモリ手段と、
メインメモリ手段に存在する欠陥を救済する冗長メモリ手段と、
メインメモリセルに対応する認識番号を記憶する認識番号記憶手段と、
認識番号を含む救済命令が入力される救済命令入力手段と、
メインメモリ手段の欠陥に対応するメモリ空間をメインメモリ手段から切離して動作させないようにするメモリ空間切離手段と、
メインメモリ手段の欠陥が生じたメモリ空間を冗長メモリ手段のメモリ空間に置き換えるように割当てる割当手段であって、
救済命令に含まれる認識番号が、認識番号記憶手段に記憶されている認識番号に一致する場合、救済命令入力手段から入力される救済命令によって指定されたメインメモリ手段の欠陥に対応するメモリ空間をメインメモリ手段から切離して動作させないようにし、
救済命令に含まれる認識番号が、認識番号記憶手段に記憶されている認識番号に一致する場合、救済命令入力手段から入力される救済命令によって指定されたメインメモリ手段の欠陥に対応するメモリ空間を冗長メモリ手段に割当て、
救済命令に含まれる認識番号から入力される認識番号が、認識番号記憶手段に記憶されている認識番号に一致しない場合、救済命令入力手段から入力される救済命令によって指定された他のメモリ装置のメインメモリ手段の欠陥に対応するメモリ空間を、自己の冗長メモリ手段に割当てることを特徴とするメモリ装置。
【請求項２】
メインメモリ手段および冗長メモリ手段に欠陥が存在するか否かを診断する自己診断手段と、
メインメモリ手段における欠陥の位置を記憶する欠陥位置記憶手段と、
冗長メモリ手段のメインメモリ手段への救済状態を表す救済情報を記憶する救済情報記憶手段と、
自己の冗長メモリ手段による自己のメインメモリ手段の救済が不可能な場合、電気的に接続される他のメモリ装置に対して、自己のメインメモリ手段の救済を要求する冗長救済要求手段とをさらに含むことを特徴とする請求項１記載のメモリ装置。
【請求項３】
他のメモリ装置の冗長救済要求手段からの救済の要求を受信する冗長救済受信手段をさらに含み、
割当手段は、他のメモリ装置の冗長救済要求手段から救済の要求があると、前記他のメモリ装置のメインメモリ手段の欠陥が生じたメモリ空間を自己の冗長メモリ手段のメモリ空間に置き換えるように割当てることを特徴とする請求項２記載のメモリ装置。
【請求項４】
冗長救済受信手段は、他の全てのメモリ装置の冗長救済要求手段からの救済の要求を受信可能であることをを特徴とする請求項３記載のメモリ装置。
【請求項５】
メモリ装置は、他のメモリ装置と厚み方向に積層されて配置され、各メモリ装置の冗長救済要求手段と冗長救済受信手段とは、各メモリ装置を厚み方向に貫通して設けられる電極に電気的に共通に接続されることを特徴とする請求項４記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの不良部分を救済するメモリチップ、前記メモリチップを含むメモリシステムに関する。
【背景技術】
【０００２】
メモリチップには、プロセスにおける不具合などによって、正常な記憶動作を行なえない部分であるエラービットが生じることがある。メモリチップにエラービットが１つでも存在すると、メモリチップは不良品として廃棄されることになり、生産の歩留まりを低下させる。
【０００３】
図１７は、従来のメモリチップ１の構成を示すブロック図である。図１７に示されるような典型的な従来技術は、特許文献１に記載されている。特許文献１に記載されているメモリチップ１は、メモリチップ１に本来必要とされる記憶容量を越える記憶素子として冗長行メモリセル２および冗長列メモリセル３を有し、メインメモリセル４のエラービットを前記冗長行メモリセル２および前記冗長列メモリセル３に置き換えて、メモリチップ１を良品にする。
【０００４】
メモリチップ１は、メインメモリセル４、冗長行メモリセル２、冗長列メモリセル３、第１デマルチプレクサ５、第１ヒューズ回路６、第２デマルチプレクサ７、第２ヒューズ回路８、冗長行セレクタ９、冗長列セレクタ１０、リードライト制御部１１および冗長実行信号用端子１２を含む。メインメモリセル４は、データを記憶させるためのメモリセルである。メインメモリセル４は、直交する２つの線であるデータ線およびワード線が交差する箇所でデータを保持する。第１デマルチプレクサ５および第２デマルチプレクサ７は、メインメモリセル４におけるデータ線およびワード線を選択する回路である。冗長行メモリセル２および冗長列メモリセル３は、メインメモリセル４のデータ線およびワード線が断線するなどの不良が生じた場合に、代替用のメモリセルとなる。
【０００５】
メモリチップ製造プロセスにおける検査・リペア工程で、メインメモリセル４のデータ線およびワード線の不良が見つかると、冗長実行信号用端子１２に冗長実行信号を与えて、置き換えるデータ線およびワード線に対応するアドレスをアドレス線に指定して、冗長行セレクタ９および冗長列セレクタ１０の判定値として対応する値を記憶させる。さらに置き換えるデータ線およびワード線に対応する第１および第２デマルチプレクサ５，７の出力を、第１および第２ヒューズ回路６，８を用いて無効化させて、対応する値が指定されるとメインメモリセル４の対応する部分であるエラービットは動作しないよう設定する。このようにして、メインメモリセル４のエラービットを冗長行メモリセル２および冗長列メモリセル３に置き換えて、メインメモリ４を良品として動作させる。
【０００６】
【特許文献１】特開平１１−２５０６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリチップ１のメインメモリセル４に発生するエラービットは、統計的な乱雑さを持って発生する。メモリチップ毎のエラービットの数は、統計的確率を持って分布するので、冗長救済するために必要な冗長行メモリセル２および冗長列メモリセル３の記憶容量は、冗長救済によって向上できる歩留まりと、冗長行メモリセル２および冗長列メモリセル３によって増大するメモリチップ１のサイズとの兼ね合いによって決定される。このために、ある確率をもって冗長救済できないメモリチップ、すなわち不良品として廃棄せざるを得ないメモリチップが生じる。
【０００８】
本発明の目的は、自己のメインメモリ手段だけでなく他のメモリ装置のメインメモリ手段をも救済し、高い歩留まりを得られるメモリ装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、メインメモリ手段と、
メインメモリ手段に存在する欠陥を救済する冗長メモリ手段と、
メインメモリセルに対応する認識番号を記憶する認識番号記憶手段と、
認識番号を含む救済命令が入力される救済命令入力手段と、
メインメモリ手段の欠陥に対応するメモリ空間をメインメモリ手段から切離して動作させないようにするメモリ空間切離手段と、
メインメモリ手段の欠陥が生じたメモリ空間を冗長メモリ手段のメモリ空間に置き換えるように割当てる割当手段であって、
救済命令に含まれる認識番号が、認識番号記憶手段に記憶されている認識番号に一致する場合、救済命令入力手段から入力される救済命令によって指定されたメインメモリ手段の欠陥に対応するメモリ空間をメインメモリ手段から切離して動作させないようにし、
救済命令に含まれる認識番号が、認識番号記憶手段に記憶されている認識番号に一致する場合、救済命令入力手段から入力される救済命令によって指定されたメインメモリ手段の欠陥に対応するメモリ空間を冗長メモリ手段に割当て、
救済命令に含まれる認識番号から入力される認識番号が、認識番号記憶手段に記憶されている認識番号に一致しない場合、救済命令入力手段から入力される救済命令によって指定された他のメモリ装置のメインメモリ手段の欠陥に対応するメモリ空間を、自己の冗長メモリ手段に割当てることを特徴とするメモリ装置である。
【００１０】
また本発明は、メインメモリ手段および冗長メモリ手段に欠陥が存在するか否かを診断する自己診断手段と、
メインメモリ手段における欠陥の位置を記憶する欠陥位置記憶手段と、
冗長メモリ手段のメインメモリ手段への救済状態を表す救済情報を記憶する救済情報記憶手段と、
自己の冗長メモリ手段による自己のメインメモリ手段の救済が不可能な場合、電気的に接続される他のメモリ装置に対して、自己のメインメモリ手段の救済を要求する冗長救済要求手段とをさらに含むことを特徴とする。
【００１１】
また本発明は、他のメモリ装置の冗長救済要求手段からの救済の要求を受信する冗長救済受信手段をさらに含み、
割当手段は、他のメモリ装置の冗長救済要求手段から救済の要求があると、前記他のメモリ装置のメインメモリ手段の欠陥が生じたメモリ空間を自己の冗長メモリ手段のメモリ空間に置き換えるように割当てることを特徴とする。
【００１２】
また本発明は、冗長救済受信手段は、他の全てのメモリ装置の冗長救済要求手段からの救済の要求を受信可能であることをを特徴とする。
【００１３】
また本発明は、メモリ装置は、他のメモリ装置と厚み方向に積層されて配置され、各メモリ装置の冗長救済要求手段と冗長救済受信手段とは、各メモリ装置を厚み方向に貫通して設けられる電極に電気的に共通に接続されることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、認識番号を含む救済命令が入力される救済命令入力手段から入力される認識番号が、認識番号記憶手段に記憶されている認識番号に一致する場合、救済命令によって指定されるメインメモリ手段の欠陥に対応するメモリ空間をメモリ空間切離手段によって切離し、自己の冗長メモリ手段もしくは他のメモリ装置の冗長メモリ手段によって救済する準備をし、さらに救済命令によって、割当手段によって、メインメモリ手段の欠陥に対応するメモリ空間が冗長メモリ手段に割当てられる。さらに、認識番号を含む救済命令が入力される救済命令入力手段から入力される認識番号が、認識番号記憶手段に記憶されている認識番号に一致しない場合、救済命令によって指定される他のメモリ装置のメインメモリ手段の欠陥を救済するために割当てられるので、メモリ装置の製造プロセスにおいてメインメモリ手段に欠陥が生じても、メモリ装置が欠陥とはならないので、製造の歩留まりを向上させることができる。
【００１５】
また本発明によれば、自己診断手段は、メインメモリ手段および冗長メモリ手段に欠陥が存在するか否かを診断する。欠陥位置記憶手段は、メインメモリ手段における欠陥の位置を記憶する。これによってメインメモリ手段のどこに欠陥があるかを把握することができる。救済情報記憶手段は、冗長メモリ手段のメインメモリ手段への救済状態を表す救済情報を記憶する。冗長救済要求手段は、自己の冗長メモリ手段による自己のメインメモリ手段の救済が不可能な場合、他のメモリ装置に対して、自己のメインメモリ手段の救済を要求する。これによってメモリ装置のメインメモリ手段が自己で救済できなくても、他のメモリ装置によって自己のメインメモリ手段を救済することが可能になる。
【００１６】
また本発明によれば、冗長救済受信手段は、他のメモリ装置の冗長救済要求手段からの救済の要求を受信する。割当手段は、他のメモリ装置の冗長救済要求手段から救済の要求があると、前記他のメモリ装置のメインメモリ手段の欠陥が生じたメモリ空間を自己の冗長メモリ手段のメモリ空間に置き換えるように割当てる。このようにメモリ装置のメインメモリ手段が自己で救済できなくても、他のメモリ装置によって自己のメインメモリ手段を救済することができる。これによってメモリ装置の製造プロセスにおいてメインメモリ手段に欠陥が生じても、メモリ装置が欠陥とはならないので、製造の歩留まりをさらに向上させることができる。
【００１７】
また本発明によれば、冗長救済受信手段は、他の全てのメモリ装置の冗長救済要求手段からの救済の要求を受信可能であるので、各メモリ装置は、他の全てのメモリ装置のメインメモリ手段の救済をすることが可能となる。
【００１８】
また本発明によれば、メモリ装置は、他のメモリ装置と厚み方向に積層されて配置され、各メモリ装置の冗長救済要求手段と冗長救済受信手段とは、各メモリ装置を厚み方向に貫通して設けられる電極に電気的に共通に接続される。これによってメモリ装置が、他のメモリ装置と平面的に配置されて電気的に接続される場合に比べて、メモリ装置間の信号の伝達時間を少なくすることができるので、メモリ装置の動作を高速にすることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の第１の実施形態のメモリチップ２０を模式的に示す回路図である。本実施の形態では、メモリ装置であるメモリチップ２０は、記憶容量が６４ビットであり、４個のメモリチップ２０で２５６ビットの記憶容量を実現する。ここでは１ビットが１ワードであるとする。
【００２０】
メモリチップ２０は、１個で１ビットのアドレス端子２１を８個有し、さらに１ビットのデータ端子２２と、読出し書込み指定端子２３と、出力許可端子２４と、冗長実行端子２５と、図示しないチップセレクト端子とを有する。アドレス端子２１のうち第７番目および第８番目の端子は、救済命令入力手段である。チップセレクト端子は、チップ全体の動作許可および禁止を指定する。またメモリチップ２０は、４つのメモリチップ２０を個別に識別するための認識番号記憶手段である識別番号指定端子２６を有する。
【００２１】
メモリチップ２０は、メインメモリセル２７、冗長行メモリセル２８、冗長列メモリセル２９、冗長行セレクタ回路３０、冗長列セレクタ回路３１、第１デマルチプレクサ３２、第２デマルチプレクサ３３、第１ヒューズ回路３４および第２ヒューズ回路３５を有する。メインメモリ手段であるメインメモリセル２７は、互いに直交する複数のデータ線およびワード線が交差する箇所でデータを保持する。第１および第２デマルチプレクサ３２，３３は、３ビットで構成されるアドレスで、８本の線から１つを指定するための回路である。たとえば、メインメモリセル２７の行方向に延びるデータ線にアドレスの１ビット目から３ビット目を与え、メインメモリセル２７の前記行方向に垂直な列方向に延びるワード線にアドレスの４ビット目から６ビット目を与える。このようにして６４ビットメモリとなるメインメモリセル２７が構成される。
【００２２】
メインメモリセル２７のデータ線およびワード線が断線すると、メインメモリセル２７の該当する箇所が欠陥となってしまう。割当手段である冗長行セレクタ回路３０および冗長列セレクタ回路３１は、メインメモリセル２７における欠陥となったデータ線およびワード線を選ぶために、冗長行メモリセル２８のデータ線および冗長列メモリセル２９のワード線を選択する。本実施の形態では、冗長行メモリセル２８はデータ線を１行有し、冗長列メモリセル２９はワード線を１列有する。冗長行メモリセル２８および冗長列メモリセル２９は、メインメモリセル２７の複数のデータ線およびワード線の断線に対応するために、それぞれ複数のデータ線およびワード線を有する構成であってもよい。
【００２３】
第１および第２ヒューズ回路３４，３５は、欠陥となったメインメモリセル２７のデータ線およびワード線を切り離す。第１および第２ヒューズ回路３４，３５は、冗長行セレクタ回路３０および冗長列セレクタ回路３１から与えられる冗長実行信号および切断線選択信号に基づいて、メインメモリセル２７のデータ線およびワード線を切り離す。また第１および第２ヒューズ回路３４，３５は、メインメモリセル２７から読み出しの動作が行われたことを表す信号を出力する端子を有し（図示せず）、この出力は第１および第２ヒューズ回路３４，３５の全出力の論理和となっている。
【００２４】
メモリチップ２０は、一致判定部３６を有する。一致判定部３６は、メインメモリセル２７を、２５６ビットのメモリ空間のうち予め定める６４ビットのメモリ空間に対応付けする。たとえばアドレスの７番目および８番目のビットとメモリチップ２０の識別番号が一致する場合にだけ、そのメモリチップ２０に６４ビットのメモリ空間を対応付けする。
【００２５】
図２は、第１ヒューズ回路３４の第１の例を示す回路図である。第１ヒューズ回路３４と第２ヒューズ回路３５とは同様の構成であるので、第２ヒューズ回路３５の説明は省略する。第１ヒューズ回路３４は、第１端子５０、第２端子５１、ヒューズ５２、トランジスタ５３、第３端子５４および第４端子５５を有する。第１端子５０は、第１デマルチプレクサ３２に電気的に接続される端子である。第２端子５１は、冗長行セレクタ回路３０に電気的に接続される端子であり、冗長行セレクタ回路３０を介して冗長実行端子２５から冗長実行信号が与えられる。ヒューズ５２は、ポリシリコンおよびアルミニウムなどの薄膜で構成され、予め定める値以上の電流で溶断する。トランジスタ５３は、ヒューズ５２を切断するためのスイッチング素子である。第３端子５４は、メインメモリセル２７のデータ線に電気的に接続される。第４端子５５は、予め定めるＬレベルの電圧が常に印加されている。
【００２６】
第１端子５０は、第１デマルチプレクサ３２に電気的に接続される端子であり、ヒューズ５２と電気的に接続される。第３端子５４は、ヒューズ５２に電気的に接続される。第２端子５１は、トランジスタ５３のゲートＧ１に電気的に接続される。ヒューズ５２および第３端子５４は、トランジスタ５３のドレインに電気的に接続される。第４端子５５はＬレベルを与える端子であり、トランジスタ５３のソースおよびトランジスタ５３のサブストレートＧ２とに電気的に接続される。
【００２７】
第１端子５０にＬレベルよりも高い予め定めるＨレベルの電圧を印加することで、データ線が選択される状態となる。メインメモリセル２７のデータ線を切り離すには、まず、
第１端子５０にＬレベルよりも高い予め定めるＨレベルの電圧を印加し、冗長実行信号として、第２端子５１にＬレベルよりも高い予め定めるＨレベルの電圧を印加する。これによってトランジスタ５３のソースとドレインが導通状態となり、ヒューズ５２のトランジスタ５３側がＬレベルとなって、ヒューズ５２の両端に電位差が生じてヒューズ５２に電流が流れて、ヒューズ５２が断線する。
【００２８】
図３は、第１ヒューズ回路３４の第２の例を示す回路図である。第１ヒューズ回路３４と第２ヒューズ回路３５とは同様の構成であるので、第２ヒューズ回路３５の説明は省略する。第１ヒューズ回路３４は、第１端子５６、第２端子５７、第１トランジスタ５８、第２トランジスタ５９、アンチヒューズ６０、第３端子６１、第４端子６２および第５端子６３を有する。第１端子５６は、第１デマルチプレクサ３２に電気的に接続される端子である。第２端子５７は、冗長行セレクタ回路３０に電気的に接続される端子であり、冗長行セレクタ回路３０を介して冗長実行端子２５から冗長実行信号が与えられる。
【００２９】
第１トランジスタ５８は、アンチヒューズ６０を短絡させるためのスイッチング素子である。第２トランジスタ５９は、第１端子５６と第３端子６１との電気的接続を切換えるスイッチング素子である。アンチヒューズ６０は、ポリシリコンで構成され、初期状態では高いインピーダンス状態になっており、予め定める電流を流すことによってポリシリコンが溶融してアモルファス化することで短絡状態となる。第３端子６１は、メインメモリセル２７のデータ線に電気的に接続される。第４端子６２は、予め定めるＬレベルの電圧が常に印加されている。第５端子６３には、アンチヒューズ６０を短絡させるための電圧が常に印加されている。
【００３０】
第１端子５６は、第２トランジスタ５９のソースに電気的に接続される。第２端子５７は、第１トランジスタ５８のゲートＧａ１に電気的に接続される。アンチヒューズ６０の一方側は、第１トランジスタ５８のドレインと、第２トランジスタ５９のゲートＧｂ１とに電気的に接続される。アンチヒューズ６０の他方側は、Ｌレベルを与える第４端子６２に電気的に接続される。第３端子６１は、第２トランジスタ５９のドレインに電気的に接続される。第２トランジスタ５９のサブストレートＧｂ２はＬレベルを与える第４端子６２に電気的に接続される。Ｈレベルを与える第５端子６３は、第１トランジスタ５８のソースと、第１トランジスタ５８のサブストレートＧａ２とに電気的に接続される。なお、第２のトランジスタ５９のソース、ドレインは構造上等価であり区別できないものであるので、説明の便宜上、第１端子５６に接続される側をソース、第３端子６１に接続される側をドレインと称している。
【００３１】
冗長実行信号が第２端子５１に与えられていない場合、第１トランジスタ５８は、わずかな漏れ電流が流れる状態となっており、アンチヒューズ６０が非導通であるため、第２トランジスタ５９のゲートＧｂ１にはＨレベルとなり、第２トランジスタ５９のソースとドレインとが導通状態となり、第１端子５６と第３端子６１とが導通してデータ線が選択される状態となる。
【００３２】
メインメモリセル２７のデータ線を切り離すには、まず、冗長実行信号としてＨレベルを第２端子５７に与える。これによって第１トランジスタ５８のソースとドレインが導通状態となり、Ｌレベルが与えられる第４端子６２とＨレベルを与える第５端子６３とがアンチヒューズ６０を介して導通して、第５端子６３からに、アンチヒューズ６０を短絡させる電流が与えられる。このようにアンチヒューズ６０が短絡すると、第２トランジスタ５９のゲートＧｂ１にはＬレベルが与えられる第４端子６２からのＬレベルの電圧が印加されるので、第２トランジスタ５９のソースとドレインとが非導通状態となる。
【００３３】
図４は、第１ヒューズ回路３４の第３の例を示す回路図である。第１ヒューズ回路３４と第２ヒューズ回路３５とは同様の構成であるので、第２ヒューズ回路３５の説明は省略する。第１ヒューズ回路３４は、第１端子６４、第２端子６５、第３端子６６、第１トランジスタ６７、第２トランジスタ６８、第３トランジスタ６９、第４端子７０、第５端子７１および第６端子７２を有する。第１端子６４は、第１デマルチプレクサ３２に電気的に接続される端子である。第２端子６５は、冗長行セレクタ回路３０に電気的に接続される端子であり、冗長行セレクタ回路３０を介して冗長実行端子２５から予め定めるＬレベルの冗長実行信号が与えられる。第３端子６６は、冗長行セレクタ回路３０に電気的に接続される端子であり、冗長行セレクタ回路３０を介して冗長実行端子２５から予め定めるＨレベルの冗長実行信号が与えられる。
【００３４】
第１トランジスタ６７は、第１端子６４と第４端子７０との電気的接続を切換えるスイッチング素子である。第２トランジスタ６８は、フローティングゲート付きＭＯＳトランジスタで実現される。第３トランジスタ６９は、第２トランジスタ６８にホットエレクトロンを注入するためのスイッチング素子である。第４端子７０は、メインメモリセル２７のデータ線に電気的に接続される。第５端子７１は、第２トランジスタ６８に注入するためのホットエレクトロンの供給源に電気的に接続され、Ｈレベルの電圧が常に印加されている。第６端子７２は、Ｈレベルの電圧が常に印加されている。
【００３５】
第１端子６４は、第１トランジスタ６７のソースに電気的に接続される。第２端子６５は、第２トランジスタ６８のゲートＧｂ１に電気的に接続される。第３端子６６は、第３トランジスタ６９のゲートＧｃ１に電気的に接続される。第４端子７０は、第１トランジスタ６７のドレインに電気的に接続される。Ｌレベルが与えられる第５端子７１は、第３トランジスタ６９のソースと、第３トランジスタ６９のサブストレートＧｃ２とに電気的に接続される。フローティングゲートにホットエレクトロンを注入するための高い電圧レベルを与える第６端子７２は、第１トランジスタ６７のサブストレートＧａ２と、第２トランジスタ６８のソースと、第２トランジスタ６８のサブストレートＧｂ２とに電気的に接続される。第１トランジスタ６７のゲートＧａ１は、第２トランジスタ６８のドレインと、第３トランジスタ６９のドレインとに電気的に接続される。なお、第１のトランジスタ６７のソース、ドレインは構造上等価であり区別できないものであるが、説明の便宜上、第１端子６４に接続される側をソース、第４端子７０に接続される側をドレインと称している。
【００３６】
第２トランジスタ６８は、ホットエレクトロンが注入されるまでは、ドレインとソースとの間が高インピーダンス状態である。Ｈレベルの冗長実行信号が第２端子５１に与えられていない場合、第３トランジスタ６９は、わずかな漏れ電流が流れる状態となっており、第１のトランジスタのゲートＧａ１はＬレベルになっている。これによって第１トランジスタ６７のソースとドレインとが導通状態となる。
【００３７】
メインメモリセル２７のデータ線を切り離すには、まず、Ｈレベルの冗長実行信号を第３端子６６に与えて、第３端子６６の印加電圧をＨレベルにする。これによって第３トランジスタ６９のソースとドレインとが導通状態となり、第５端子７１からのホットエレクトロンが、第２トランジスタ６８のソース、ドレインチャンネルからフローティングゲートに注入される。このように第２トランジスタ６８のフローティングゲートにホットエレクトロンが注入されると、第２トランジスタ６８のソースとドレインとの間は短絡状態となる。このように第２トランジスタ６８のソースとドレインとの間が短絡すると、第１トランジスタ６７のゲートＧａ１がＨレベルとなり、ソースとドレインとが非導通状態となる。
【００３８】
図５は、冗長実行端子２５に与えられる冗長救済信号を模式的に示す図である。アドレス線を用いたパラレルデータとした場合の一例である。冗長救済命令ＲＤＥＮがＨレベルのとき、図５（１）に示すように、冗長救済信号の１番目から３番目のビットは、冗長行（列）レジスタ値を表し、４番目のビットは、行または列を表し、５番目および６番目のビットは、命令番号を表し、７番目および８番目のビットは、識別番号を表す。Ｈレベルの冗長救済信号の３番目のビットが行を表すとき、メインメモリセル２７の行、換言すればデータ線の冗長救済となる。このとき５番目のビットが１で、６番目のビットが０である場合、後述する冗長命令１を表す。またＨレベルの冗長救済信号の３番目のビットが列を表すとき、メインメモリセル２７の列、換言すればワード線の冗長救済となる。このとき５番目のビットが０で、６番目のビットが１である場合、後述する冗長命令２を表す。
【００３９】
冗長救済命令ＲＤＥＮがＬレベルのときは、通常のメモリとして動作する状態であり、図５（２）に示すように、１番目から６番目のビットは、アドレスを表し、７番目および８番目のビットは、識別番号を表す。
【００４０】
図５では、冗長救済信号をアドレス線を使ったパラレルデータとして扱うとしているけれども、より少ない入力線を割当て、シリアルデータとして扱ってもよい。
【００４１】
たとえば、メモリチップなどのＩ／Ｏ回路間の接続状態などの動作テストするための機能であるＪＴＡＧ（Joint Test Action Group ）機能を用いて冗長救済命令を与える場合について記述する。ＪＴＡＧの命令などの与え方は、ＴＣＫ端子をクロックとするタイミングで、全てのＪＴＡＧ機能を有する装置に共通して繋がっているＴＭＳ端子を用いて、ＪＴＡＧ命令を与え、ＴＤＩ入力端子からシリアルデータとして詳細データを与える。データを与えるＴＤＩ端子は、内部でシフトレジスタを構成しており、ＴＤＯ出力から内部レジスタ長を越えるデータは再送出される。通常、ＴＤＯ出力は、次のＪＴＡＧ機能を有する装置のＴＤＩ端子に接続（デイジーチェーン接続）され、全てのＪＴＡＧ機能を有する装置にはそれぞれ別個のデータを与えることが可能となっている。ＪＴＡＧ命令には、ユーザに開放された未定義命令が存在するので、未定義命令の一部に、冗長救済命令をデータとして与えるように定義し、ＪＴＡＧのデータレジスタより、救済命令入力手段に与えられるようにすればよい。
【００４２】
また、同様にして、未定義命令の一部を識別番号をデータとして与えるように定義すると、メモリ装置の識別番号をデータとして与えることも可能である。
【００４３】
図６は、冗長行セレクタ回路３０を模式的に示す回路図である。冗長列セレクタ回路３１は、冗長行セレクタ回路３０と同様の構成であるので、詳細な説明は省略する。冗長行セレクタ回路３０は、第１入力端子８０、第２入力端子８１、第３入力端子８２、第４入力端子８３、第５入力端子８４、冗長救済命令デコード回路８５、記憶回路８６、第６入力端子８７、２ビット一致判定部８８、デマルチプレクサ８９、第１出力端子９０、３ビット一致判定部９１、論理積回路９２および第２出力端子９３を有する。第１〜第５入力端子８０〜８４は、冗長救済命令デコード回路８５に電気的に接続される。第２入力端子８１は、３ビット一致判定部９１にも電気的に接続される。第４入力端子８３は、２ビット一致判定部８８にも電気的に接続される。第１出力端子９０は、第１ヒューズ回路３４に電気的に接続される。第２出力端子９３は、冗長行メモリセル２８に電気的に接続される。
【００４４】
冗長救済命令デコード回路８５のＦＵＳＥ−ＳＥＴ端子は、デマルチプレクサ８９に電気的に接続され、ＬＡＴＣＨ端子は、記憶回路８６のＬ−ＥＮ端子に電気的に接続され、Ｙ０〜Ｙ２端子は、記憶回路８６のＬ０〜Ｌ２端子およびデマルチプレクサ８９に電気的に接続され、Ｙ６，Ｙ７端子は、記憶回路８６のＬ６，Ｌ７端子に電気的に接続される。第６入力端子８７は、予め定めるＨレベルの電圧に常に印加されていて、記憶回路８６のＬ３端子に電気的に接続される。記憶回路８６のＱ０〜Ｑ２端子は、３ビット一致判定部９１に電気的に接続され、Ｑ３端子は、論理積回路９２に電気的に接続され、Ｑ６，Ｑ７端子は、２ビット一致判定部８８に電気的に接続される。２ビット一致判定部８８は、論理積回路９２に電気的に接続される。デマルチプレクサ８９は、第１出力端子９０に電気的に接続される。３ビット一致判定部９１は、論理積回路９２に電気的に接続される。論理積回路９２は、第２出力端子９３に電気的に接続される。
【００４５】
図７は、冗長救済命令デコード回路８５を模式的に示す回路図である。冗長救済命令デコード回路８５は、第１入力端子１００、第２入力端子１０１、第３入力端子１０２、第４入力端子１０３、第５入力端子１０４、第６入力端子１０５、第７入力端子１０６、インバータゲート１０７、第１論理積回路１０９、第２論理積回路１１０、論理和回路１１１、２ビット一致判定部１１２、第３論理積回路１１３、第４論理積回路１１４、第１出力端子１１５、第２出力端子１１６、第３出力端子１１７および第４出力端子１１８を有する。
【００４６】
冗長救済命令デコード回路８５において第１入力端子１００は、冗長行セレクタ３０の第１入力端子８０に電気的に接続され、第２入力端子１０１は、冗長行セレクタ３０の第２入力端子８１に電気的に接続され、第３〜第５入力端子１０２〜１０４は、冗長行セレクタ３０の第３入力端子８２に電気的に接続され、第６入力端子１０５は、冗長行セレクタ３０の第４入力端子８３に電気的に接続され、第７入力端子１０６は、冗長行セレクタ３０の第５入力端子８４に電気的に接続される。冗長救済命令デコード回路８５において、第１入力端子１００および第６入力端子１０５は、２ビット一致判定部１１２に電気的に接続される。第２入力端子１０１は、第１出力端子（Ｙ０〜Ｙ２端子）１１５に電気的に接続される。第１出力端子１０２は、インバータゲート１０７のネガティブロジック１０７ａに電気的に接続される。前記ネガティブロジック１０７ａは、１を真、０を疑として扱うものである。インバータゲート１０７は、第３論理積回路１１３と第４論理積回路１１４とに電気的に接続される。
【００４７】
第４入力端子１０３は、第１論理積回路１０９のポジティブロジック１０９ａと、第２論理積回路１１０のネガティブロジック１１０ｂとに電気的に接続される。第５入力端子１０４は、第２論理積回路１１０のポジティブロジック１１０ａと、第１論理積回路１０９のネガティブロジック１０９ｂとに電気的に接続される。第１および第２論理積回路１０９，１１０のポジティブロジック１０９ａ，１１０ａは、０を真、１を疑として扱い、第１および第２論理積回路１０９，１１０のネガティブロジック１０９ｂ，１１０ｂは、１を真、０を疑として扱うものである。第１論理積回路１０９および第２論理席回路１１０は、論理和回路１１１に電気的に接続される。論理和回路１１１は、第３論理積回路１１３に電気的に接続される。
【００４８】
第６入力端子１０５は、２ビット一致判定部１１２と第２出力端子（Ｙ６，Ｙ７端子）１１６とに電気的に接続される。第７入力端子１０６は、第３論理積回路１１３と第４論理積回路１１４とに電気的に接続される。第３論理積回路１１３は、第４出力端子（ＦＵＳＥ−ＳＥＴ端子）１１８に電気的に接続される。第４論理積回路１１４は、第３出力端子（ＬＡＴＣＨ端子）１１７に電気的に接続される。
【００４９】
第１出力端子１１５は、冗長行セレクタ３０の記憶回路８６のＬ０〜Ｌ２端子に電気的に接続される。第２出力端子１１６は、冗長行セレクタ３０の記憶回路８６のＬ６，Ｌ７端子に電気的に接続される。第３出力端子１１７は、冗長行セレクタ３０の記憶回路８６のＬ−ＥＮ端子に電気的に接続される。第４出力端子１１８は、冗長行セレクタ３０のデマルチプレクサ８９に電気的に接続される。
【００５０】
切断のトリガとなるＦＵＳＥ−ＳＥＴ命令は、第１入力端子１００からの識別番号と、冗長救済命令の７番目および８番目のビットで表される第６入力端子１０５からの識別番号（図５参照）とが一致すると２ビット一致判定部１１２によって判定された場合、冗長救済命令の５番目および６番目のビットで表される第４入力端子１０３および第５入力端子１０４から命令番号（図５参照）で指定される冗長命令と、冗長救済命令の４番目のビットで表される第３入力端子１０２からの行または列（図５参照）とに基づいて設定されて、第７入力端子１０７からの冗長実行命令ＲＤＥＮがＨレベルのときに、第４出力端子１１８から冗長行セレクタ３０のデマルチプレクサ８９に出力される。
【００５１】
冗長アドレスの記憶信号となるＬＡＴＣＨは、冗長救済命令の５番目および６番目のビットで表される第４入力端子１０３および第５入力端子１０４から命令番号（図５参照）で指定される冗長命令が、第１論理積回路１０９でＨレベルとなり、冗長救済命令の４番目のビットで表される第３入力端子１０２からの行または列（図５参照）が一致し、第７入力端子１０７からの冗長実行命令ＲＤＥＮがＨレベルのときに、第３出力端子１１７から冗長行セレクタ３０の記憶回路８６のＬ−ＥＮ端子に出力される。救済アドレスパターンは、図５に示す冗長救済命令では、１番目から３番目のビットと、７番目および８番目のビットとをそのままアドレスパターンとして、冗長行セレクタ３０の記憶回路８６に記憶される。
【００５２】
また冗長列セレクタ３１の冗長救済命令デコード回路は、冗長行セレクタ３０の冗長救済命令デコード回路８５において、インバータゲート１０７と第３および第４論理積回路１１３，１１４との間に、図７の参照符号１０８の破線に示すように前記インバータゲート１０７と同様のインバータゲートをさらに１つ追加することによって実現される。
【００５３】
再び図６を参照して、欠陥位置記憶手段および救済情報記憶手段である記憶回路８６のＱ０〜Ｑ２端子は、３ビット一致判定部９１に電気的に接続される。記憶回路８６のＱ３端子は、論理積回路９２に電気的に接続される。記憶回路８６のＱ６，Ｑ７端子は、２ビット一致判定部８８に電気的に接続される。記憶回路８６は、６ビットの記憶容量であり、Ｌ−ＥＮ端子がＨレベルとなったときのＬ０〜Ｌ２端子、Ｌ３端子、およびＬ６，Ｌ７端子の状態を記憶して、Ｑ０〜Ｑ２端子，Ｑ３端子およびＱ６，Ｑ７端子から出力する。初期状態として、Ｑ３端子はＬレベルであり、Ｌ３端子は第６入力端子８７によってＨレベルとなる。これによってＬ−ＥＮ端子がＨレベルになるまではＱ３端子はＬレベルを保ち、冗長行メモリセル２８が選択されない。またＱ３端子の状態で、冗長行メモリセルが利用されているか否かを判断できる。
【００５４】
再び図１を参照して、メモリチップ２０のアドレス端子２１のうち１番目〜３番目のビットが入力される端子は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、第１デマルチプレクサ３２とに電気的に接続される。メモリチップ２０のアドレス端子２１のうち冗長救済受信手段である４番目〜６番目のビットが入力される端子は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、第２デマルチプレクサ３３とに電気的に接続される。メモリチップ２０のアドレス端子２１のうち識別番号指定端子となる７番目〜８番目のビットが入力される端子は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、一致判定部３６とに電気的に接続される。データ端子２２は、後述する双方向データ制御部３９に電気的に接続される。読出し書込み指定端子２３は、後述するリードライト制御部３７と、双方向データ制御部３９とに電気的に接続される。出力許可端子２４は、双方向データ制御部３９に電気的に接続される。冗長実行端子２５は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１とに電気的に接続される。識別番号指定端子２６は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、一致判定部３６とに電気的に接続される。
【００５５】
冗長行セレクタ回路３０は、冗長行メモリセル２８と、第１ヒューズ回路３４と、後述するＡＮＤ−ＯＲゲート３８の一方の論理和回路とに電気的に接続される。冗長列セレクタ回路３１は、冗長列メモリセル２９と、第２ヒューズ回路２５と、ＡＮＤ−ＯＲゲート３８の他方の論理和回路とに電気的に接続される。第１デマルチプレクサ３２は、第１ヒューズ回路３４に電気的に接続される。第２デマルチプレクサ３４は、第２ヒューズ回路３５に電気的に接続される。第１ヒューズ回路３４は、メインメモリセル２７と、ＡＮＤ−ＯＲゲート３８の一方の論理和回路とに電気的に接続される。第２ヒューズ回路３５は、メインメモリセル２７と、ＡＮＤ−ＯＲゲート３８の他方の論理和回路とに電気的に接続される。
【００５６】
一致判定部３６は、第１デマルチプレクサ３２と第２デマルチプレクサ３３とに電気的に接続される。リードライト制御部３７は、冗長行メモリセル２８と、冗長列メモリセル２９と、双方向データ制御部３９とに電気的に接続される。ＡＮＤ−ＯＲ回路３８の２つの論理和回路に電気的に接続されている論理積回路は、リードライト制御部３７と、双方向データ制御部３９とに電気的に接続される。
【００５７】
図１、図５、図６および図７を参照して、メモリチップ２０の冗長実行端子２５に入力される冗長救済命令ＲＤＥＮ（図５（１）参照）がＨレベルになると、冗長救済信号の５番目のビット＝１、６番目のビット＝０で指定される救済命令１に対しては、冗長救済信号の６番目および７番目のビットで指定される識別番号が、識別番号指定端子２６の識別番号に一致する場合、冗長行セレクタ回路３０（図６参照）または冗長列セレクタ３１の３ビット一致判定部９１に与える一方の値として、冗長救済信号の１番目から３番目のビットを記憶回路８６に記憶する。このとき識別番号が一致していると、自己のメインメモリセル２７の救済を表すので、冗長行セレクタ回路３０または冗長列セレクタ回路３１の第１出力端子１１５から欠陥のワード線またはデータ線を切断する切断実行信号を第１ヒューズ回路３４または第２ヒューズ回路３５に与える。また冗長救済信号の６番目および７番目のビットで指定される識別番号が、識別番号指定端子２６の識別番号に一致しない場合、冗長行セレクタ３０または冗長列セレクタ３１の３ビット一致判定部９１に与える一方の値として、冗長救済信号の１番目から３番目のビットを記憶回路８６に記憶するけれども、他のメモリチップ２０の救済であるので、切断実行信号は第１ヒューズ回路３４または第２ヒューズ回路３５に与えられない。
【００５８】
またメモリチップ２０の冗長実行端子２５に入力される冗長救済命令ＲＤＥＮがＨレベルになると、冗長救済信号の５番目のビット＝０、６番目のビット＝１で指定される救済命令２に対しては、冗長救済信号の６番目および７番目のビットで指定される識別番号が、識別番号指定端子２６の識別番号に一致する場合、他のメモリチップ２０による自己のメインメモリセル２７の救済を表すので、冗長行セレクタ３０または冗長列セレクタ３１の第１出力端子１１５から欠陥のワード線を切断する切断実行信号を第１ヒューズ回路３４または第２ヒューズ回路３５に与える。このとき冗長行セレクタ回路３０の記憶回路８６には記憶されない。
【００５９】
自己のメインメモリセル２７が自己の冗長行メモリセル２８および冗長列メモリセル２９によって救済された場合、メインメモリセル２７における欠陥のワード線およびデータ線が選択されないようにするとともに、欠陥のワード線およびデータ線に対応するメモリ空間のアドレスを、冗長行セレクタ回路３０および冗長列セレクタ回路３１の各記憶回路８６に記憶して、前記メモリ空間を冗長行メモリセル２８および冗長列メモリセル２９に置換えて割当てるようにする。メインメモリセルの欠陥となる箇所へのアクセスは、メモリセル２０のリードライト制御部３７によって、選択されている冗長行メモリセル２８および冗長列メモリセル２９に対して行われる。
【００６０】
自己の冗長行メモリセル２８および冗長列メモリセル２９によって他のメモリチップ２０の欠陥を救済した場合、自己のメインメモリセル２７に対してはワード線およびデータ線の切断は行わない。このとき欠陥のあるメインメモリセル２７を有するメモリチップ２０の欠陥のメモリ空間のアドレスと、当該メモリチップ２０の識別番号とが冗長行セレクタ回路３０および冗長列セレクタ回路３１の記憶回路８６に記憶される。冗長行セレクタ回路３０および冗長列セレクタ回路３１には、冗長救済信号に含まれる識別番号も与えられている。識別番号に対応するメモリ空間におけるアドレスと、メインメモリセル２７のメモリ空間における欠陥のアドレスとが設定された場合、冗長行セレクタ回路３０および冗長列セレクタ回路３１は冗長行メモリセル２８および冗長列メモリセル２９を選択する。このとき冗長行セレクタ回路３０および冗長列セレクタ回路３１が冗長行メモリセル２８および冗長列メモリセル２９を選択していることを表す信号が、メモリチップ２０のＡＮＤ−ＯＲゲート３８を介してリードライト制御部３７および双方向データ制御部３９に与えられる。これによってメモリチップ２０は、通常の動作として、冗長行メモリセル２８および冗長列メモリセル２９にアクセスする。ここでは他のメモリチップ２０の欠陥を救済しているので、認識番号が異なっており、メインメモリセル２７は動作せず、データアクセスにおいて不具合が生じることはない。
【００６１】
自己のメインメモリセル２７の欠陥が他のメモリチップ２０によって救済された場合、メインメモリセル２７の欠陥のあるワード線およびデータ線が選択されないようにするけれども、冗長行セレクタ回路３０の記憶回路８６への記憶は行わない。これによって欠陥のあるメモリ空間のアドレスが選択された場合、第１ヒューズ回路３４および第２ヒューズ回路３５によって選択されないようになっているので、ＡＮＤ−ＯＲゲート３８はアクティブにならず、リードライト制御部３７および双方向データ制御部３９は動作しない。したがって救済したメモリチップ２０の動作を妨げることがない。
【００６２】
図８は、メモリチップ２０を４個用いたメモリシステム１２０を模式的に示す回路図である。メモリシステム１２０は、前述のメモリチップ２０と同様の構成の第１メモリチップ２０ａ、第２メモリチップ２０ｂ、第３メモリチップ２０ｃおよび第４メモリチップ２０ｄを有する。またメモリシステム１２０は、チップセレクト端子１２１、読出し書込み指定端子１２２、出力許可端子１２３、アドレス端子１２４、データ端子１２５、第１救済要求端子１２６、第２救済要求端子１２７、第３救済要求端子１２８および第４救済要求端子１２９を有する。
【００６３】
メモリシステム１２０のチップセレクト端子１２１は、第１〜第４メモリチップ２０ａ〜２０ｄのチップセレクト端子に電気的に接続される。メモリシステム１２０の読出し書込み指定端子１２２は、第１〜第４メモリチップ２０ａ〜２０ｄの読出し書込み指定端子２３（図１参照）に電気的に接続される。メモリシステム１２０の出力許可端子１２３は、第１〜第４メモリチップ２０ａ〜２０ｄの出力許可端子２４（図１参照）に電気的に接続される。メモリシステム１２０のアドレス端子１２４は、第１〜第４メモリチップ２０ａ〜２０ｄの読出し書込みアドレス端子２１（図１参照）に電気的に接続される。メモリシステム１２０のデータ端子１２５は、第１〜第４メモリチップ２０ａ〜２０ｄのデータ端子２２（図１参照）に電気的に接続される。
【００６４】
第１救済要求端子１２６は、第１メモリチップ２０ａの冗長実行端子２５に電気的に接続される。第２救済要求端子１２７は、第２メモリチップ２０ｂの冗長実行端子２５に電気的に接続される。第３救済要求端子１２８は、第３メモリチップ２０ｃの冗長実行端子２５に電気的に接続される。第４救済要求端子１２９は、第４メモリチップ２０ｄの冗長実行端子２５に電気的に接続される。第１〜第４メモリチップ２０ａ〜２０ｄの識別番号は、予め固定的に定められ、たとえば第１メモリチップ２０ａの識別番号は（０，０）、第２メモリチップ２０ｂの識別番号は（０，１）、第３メモリチップ２０ｃの識別番号は（１，０）、第４メモリチップ２０ｄの識別番号は（１，１）であってもよく、各メモリチップ２０ａ〜２０ｄの識別番号指定端子２６に記憶させてもよい。
【００６５】
メモリチップ２０のＩ／Ｏ回路および他のチップとの接続状態などの動作テストするための機能であるＪＴＡＧ（Joint Test Action Group ）機能を用いる場合、メモリチップ２０の識別番号の指定および冗長救済命令をＪＴＡＧ機能の一部として組み込むこともできる。
【００６６】
図９は、本発明の第２の実施形態のメモリチップ２００を模式的に示す回路図である。本実施の形態では、メモリ装置であるメモリチップ２００は、記憶容量が６４ビットであり、４個のメモリチップ２０で２５６ビットの記憶容量を実現する。ここでは１ビットが１ワードであるとする。
【００６７】
メモリチップ２００は、１個で１ビットのアドレス端子２１を８個有し、さらに１ビットのデータ端子２２と、読出し書込み指定端子２３と、出力許可端子２４と、冗長実行端子２５と、図示しないチップセレクト端子とを有する。チップセレクト端子は、チップ全体の動作許可および禁止を指定する。またメモリチップ２００は、４つのメモリチップ２００を個別に識別するための認識番号記憶手段である識別番号指定端子２６を有する。
【００６８】
メモリチップ２００は、メインメモリセル２７、冗長行メモリセル２８、冗長列メモリセル２９、冗長行セレクタ回路３０、冗長列セレクタ回路３１、第１デマルチプレクサ３２、第２デマルチプレクサ３３、第１ヒューズ回路３４および第２ヒューズ回路３５を有する。メインメモリセル２７は、互いに直交する複数のデータ線およびワード線が交差する箇所でデータを保持する。第１および第２デマルチプレクサ３２，３３は、３ビットで構成されるアドレスで、８本の線から１つを指定するための回路である。たとえば、メインメモリセル２７の行方向に延びるデータ線にアドレスの１ビット目から３ビット目を与え、メインメモリセル２７の前記行方向に垂直な列方向に延びるワード線にアドレスの４ビット目から６ビット目を与える。このようにして６４ビットメモリとなるメインメモリセル２７が構成される。
【００６９】
メインメモリセル２７のデータ線およびワード線が断線すると、メインメモリセル２７の該当する箇所が欠陥となってしまう。冗長行セレクタ回路３０および冗長列セレクタ回路３１は、メインメモリセル２７における欠陥となったデータ線およびワード線を選ぶために、冗長行メモリセル２８のデータ線および冗長列メモリセル２９のワード線を選択する。本実施の形態では、冗長行メモリセル２８はデータ線を１行有し、冗長列メモリセル２９はワード線を１列有する。冗長行メモリセル２８および冗長列メモリセル２９は、メインメモリセル２７の複数のデータ線およびワード線の断線に対応するために、それぞれ複数のデータ線およびワード線を有する構成であってもよい。
【００７０】
第１および第２ヒューズ回路３４，３５は、欠陥となったメインメモリセル２７のデータ線およびワード線を切り離す。第１および第２ヒューズ回路３４，３５は、冗長行セレクタ回路３０および冗長列セレクタ回路３１から与えられる冗長実行信号および切断線選択信号に基づいて、メインメモリセル２７のデータ線およびワード線を切り離す。また第１および第２ヒューズ回路３４，３５は、メインメモリセル２７から読み出しの動作が行われたことを表す信号を出力する端子を有し（図示せず）、この出力は第１および第２ヒューズ回路３４，３５の全出力の論理和となっている。第１および第２ヒューズ回路３４，３５の詳細な説明は、前述の第１の実施形態における図２〜図４と同様であるので省略する。冗長行セレクタ回路３０および冗長列セレクタ回路３１の詳細な説明は、前述の第１の実施形態における図６と同様であるので省略する。
【００７１】
メモリチップ２００は、一致判定部３６を有する。一致判定部３６は、メインメモリセル２７を、２５６ビットのメモリ空間のうち予め定める６４ビットのメモリ空間に対応付けする。たとえばアドレスの７番目および８番目のビットとメモリチップ２００の識別番号が一致する場合にだけ、そのメモリチップ２００に６４ビットのメモリ空間を対応付けする。
【００７２】
メモリチップ２００は、ＢＩＳＴロジック４０、ＢＩＳＴインターフェース４１および冗長制御ロジック４２を有する。メモリチップ２００は、自己診断手段であるＢＩＳＴロジック４０によって、自己のメインメモリセル２７に欠陥があるか否かを診断することができる。冗長制御ロジック４２は、ＢＩＳＴロジック４０の診断結果に基づいて、自己のメインメモリセルの欠陥を冗長行メモリセル２８および冗長列メモリセル２９によって救済するとともに、他のメモリチップ２００からの冗長救済信号を受信する。また冗長制御ロジック４２は、自己の冗長行メモリセル２９および冗長列メモリセル３０を使い切った場合、冗長救済要求手段である救済要求端子４３を介して他のメモリチップ２００に対して冗長救済信号を出力する。
【００７３】
アドレス端子２１のうち１番目〜３番目のビットが入力される端子は、第１デマルチプレクサ３２と、冗長制御ロジック４２とに電気的に接続される。アドレス端子２１のうち４番目〜６番目のビットが入力される端子は、第２デマルチプレクサ３３と、冗長制御ロジック４２とに電気的に接続される。アドレス端子２１のうち７番目〜８番目のビットが入力される端子は、一致判定部３６と、冗長制御ロジック４２とに電気的に接続される。データ端子２２は、双方向データ制御部３９に電気的に接続される。読出し書込み指定端子２３は、リードライト制御部３７と、双方向データ制御部３９とに電気的に接続される。出力許可端子２４は、双方向データ制御部３９に電気的に接続される。冗長実行端子２５は、冗長制御ロジック４２に電気的に接続される。識別番号指定端子２６は、一致判定部３６と、冗長制御ロジック４２に電気的に接続される。
【００７４】
冗長行セレクタ回路３０は、第１ヒューズ回路３４と、ＡＮＤ−ＯＲゲート３８の一方の論理和回路と、ＢＩＳＴインターフェース４１を介して冗長行メモリセル２８とに電気的に接続される。冗長列セレクタ回路３１は、第２ヒューズ回路２５と、ＡＮＤ−ＯＲゲート３８の他方の論理和回路と、ＢＩＳＴインターフェース４１を介して冗長列メモリセル２９とに電気的に接続される。第１デマルチプレクサ３２は、第１ヒューズ回路３４に電気的に接続される。第２デマルチプレクサ３４は、第２ヒューズ回路３５に電気的に接続される。第１ヒューズ回路３４は、メインメモリセル２７と、ＡＮＤ−ＯＲゲート３８の一方の論理和回路とに電気的に接続される。第２ヒューズ回路３５は、メインメモリセル２７と、ＡＮＤ−ＯＲゲート３８の他方の論理和回路とに電気的に接続される。
【００７５】
一致判定部３６は、第１デマルチプレクサ３２と第２デマルチプレクサ３３とに電気的に接続される。リードライト制御部３７は、ＢＩＳＴインターフェース４１を介して、冗長行メモリセル２８と、冗長列メモリセル２９とに電気的に接続されるとともに、双方向データ制御部３９に電気的に接続される。ＡＮＤ−ＯＲ回路３８の２つの論理和回路に電気的に接続されている論理積回路は、リードライト制御部３７と、双方向データ制御部３９とに電気的に接続される。ＢＩＳＴロジック４０は、ＢＩＳＴインターフェース４１と、冗長制御ロジック４２とに電気的に接続される。ＢＩＳＴインターフェース４１は、メインメモリセル２７と、冗長行メモリセル２８と、冗長列メモリセル２９とに電気的に接続される。冗長制御ロジック４２は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、救済要求端子４３とに電気的に接続される。診断救済端子４４は、ＢＩＳＴロジック４０と、冗長制御ロジック４２とに電気的に接続される。
【００７６】
図１０は、冗長実行端子２５に与えられる冗長救済信号を模式的に示す図である。冗長救済命令ＲＤＥＮがＨレベルのとき、図１０（１）に示すように、冗長救済信号の１番目から３番目のビットは、冗長行（列）レジスタ値を表し、４番目のビットは、行または列を表し、５番目および６番目のビットは、発信者番号を表し、７番目および８番目のビットは、識別番号を表す。Ｈレベルの冗長救済信号の３番目のビットが行を表すとき、メインメモリセル２７の行、換言すればデータ線の冗長救済となる。またＨレベルの冗長救済信号の３番目のビットが列を表すとき、メインメモリセル２７の列、換言すればワード線の冗長救済となる。冗長救済命令ＲＤＥＮがＬレベルのとき、図１０（２）に示すように、冗長救済信号の１番目から６番目のビットは、アドレスを表し、７番目および８番目のビットは、識別番号を表す。図１０では、冗長救済信号をパラレルデータとして扱っているけれども、シリアルデータとして扱ってもよい。５番目および６番目のビットによって表される発信者番号は、冗長救済信号を発信した他のメモリチップ２００を表す。
【００７７】
図１１は、ＢＩＳＴロジック４０によるメインメモリセル２７の診断手順を示すフローチャートである。ステップｓ０で手順が開始されて、ステップｓ１に進む。
【００７８】
ステップｓ１では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＬレベルの信号を書込んで、ステップｓ２に進む。
【００７９】
ステップｓ２では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで記憶されているＬレベルの信号が読出すことができることを確認して、その後、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＨレベルの信号を書込んで、ステップｓ３に進む。
【００８０】
ステップｓ３では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで記憶されているＨレベルの信号が読出すことができることを確認して、その後、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＬレベルの信号を書込んで、ステップｓ４に進む。
【００８１】
ステップｓ４では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレスの最上位の番地からアドレスの０番地まで記憶されているＬレベルの信号が読出すことができることを確認して、その後、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＨレベルの信号を書込んで、ステップｓ５に進む。
【００８２】
ステップｓ５では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレスの最上位の番地からアドレスの０番地まで記憶されているＨレベルの信号が読出すことができることを確認して、その後、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＬレベルの信号を書込んで、ステップｓ６に進む。
【００８３】
ステップｓ６では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで記憶されているＬレベルの信号が読出すことができることを確認して、その後、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで順番にＨレベルの信号を書込んで、ステップｓ７に進む。
【００８４】
ステップｓ７では、ＢＩＳＴロジック４０は、メインメモリセル２７のメモリ空間のアドレス０番地からアドレスの最上位の番地まで記憶されているＨレベルの信号が読出すことができることを確認して、ステップｓ８に進み、全ての手順を終了する。
【００８５】
ＢＩＳＴロジック回路４０は、前述の図１１に示すフローチャートの診断手順が実行可能なカウンタおよびシーケンス回路の組合せで構成されてもよい。このときメインメモリ２７において、データ線が指定されたときに、全てのワード線に対して並列で読込みおよび書込みの処理ができるので、ＢＩＳＴロジック回路４０のカウンタは、ワード線に対して並列に処理するようにしてもよい。ＢＩＳＴインターフェース４１は、前述の図１１に示すフローチャートの診断手順が実行されている間は、ＢＩＳＴロジック４０以外からのメインメモリ２７へのアクセスをしないようにするとともに、メインメモリ２７へはＢＩＳＴロジック４０からの信号だけを入れるように、冗長行セレクタ３０、冗長列セレクタ３１および双方向データ制御部３９によって制御される。
【００８６】
前述の図１１に示すフローチャートの診断手順において、期待された信号が読出されない場合、自己のメインメモリセル２７に欠陥があるとして冗長救済を要求する。全てのワード線が並列で動作するため、データ線に欠陥があれば、連続したワード線の値が異常となるので、メインメモリセル２７における物理的に隣接する箇所に欠陥が連続しているか否かを判断できる。また、ワード線が欠陥があれば、連続するシーケンスで期待された信号が読出されないので、ワード線の欠陥を判断できる。欠陥の発生パターンに基づいて、冗長行メモリセル２８に対して救済を要求するか、冗長列メモリセル２９に対して救済を要求するかを選択する。
【００８７】
図１２は、冗長救済ロジック４２の動作の手順を示すフローチャートである。ステップｔ０で手順が開始されて、ステップｔ１に進む。
【００８８】
ステップｔ１では、冗長救済ロジック４２は、冗長行セレクタ回路３０および冗長列セレクタ回路３１における冗長救済命令デコード回路８５（図６参照）の利用状態、換言すれば記憶回路８６のＱ３ビットに記憶されている情報を消去して、ステップｔ２に進む。
【００８９】
ステップｔ２では、冗長救済ロジック４２は、ＢＩＳＴロジック４０を制御して、メインメモリセル２７に欠陥があるか否かの診断を行わせるとともに、欠陥がある場合に冗長救済要求をさせて、ステップｔ３に進む。
【００９０】
ステップｔ３では、冗長救済ロジック４２は、ステップｔ２の結果に基づいて、メインメモリセル２７に欠陥があるか否かを判断し、欠陥が無いと判断するとステップｔ４に進み、メインメモリセル２７に欠陥が無い、すなわち正常であるとして、全ての手順を終了し、欠陥があると判断すると、ステップｔ５に進む。
【００９１】
ステップｔ３において、メインメモリセル２７に欠陥があると判断されてステップｔ５に進むと、ステップｔ５では、冗長救済ロジック４２は、冗長行セレクタ回路３０および冗長列セレクタ回路３１における記憶回路８６に記憶されている情報に基づいて、冗長行メモリセル２８および冗長行メモリセル２９が利用されているか否かを判断し、利用されていないと判断するとステップｔ６に進み、利用されていると判断するとステップｔ７に進む。またステップｔ３では、冗長行メモリセル２８および冗長列メモリセル２９がそれぞれ複数ある場合、冗長救済ロジック４２は、全ての冗長行メモリセル２８および冗長列メモリセル２９が利用されているか否かを判断し、全ては利用されていないと判断するとステップｔ６に進み、全てが利用されていると判断するとステップｔ７に進む。
【００９２】
ステップｔ５において、冗長行メモリセル２８および冗長列メモリセル２９が利用されていない、または冗長行メモリセル２８および冗長列メモリセル２９の全ては利用されていないと判断されてステップｔ６に進むと、ステップｔ６では、冗長救済ロジック４２は、冗長行セレクタ回路３０および冗長列セレクタ回路３１に対して、利用されていない冗長行メモリセル２８および冗長列メモリセル２９に対応するメモリ空間のアドレスを、記憶回路８６のＱ０〜Ｑ２，Ｑ５，Ｑ６に書込むとともに、記憶回路８６のＱ３をＨレベルとして、ステップｔ２に戻る。またステップｔ６では、冗長救済ロジック４２は、メモリチップ２００の識別番号と、冗長救済信号に含まれる識別番号とが一致している場合、すなわち自己の欠陥を救済する場合、冗長行セレクタ回路３０および冗長列セレクタ回路３１の冗長救済命令デコード回路８５のＦＵＳＥ−ＳＥＴ端子から信号が出力され、第１及び第２ヒューズ回路３４，３５によってメインメモリセル２７における欠陥のワード線およびデータ線を切断して無効化する。
【００９３】
ステップｔ５において、冗長行メモリセル２８および冗長列メモリセル２９が利用されている、または冗長行メモリセル２８および冗長列メモリセル２９の全てが利用されていると判断されてステップｔ７に進むと、ステップｔ７では、冗長救済ロジック４２は、自己のメインメモリセル２７が欠陥であるか否かを判断して、自己のメインメモリセル２７の欠陥であると判断するとステップｔ８に進み、自己のメインメモリセル２７の欠陥で無い、すなわち他のメモリチップ２００のメインメモリセル２７の欠陥であると判断するとステップｔ１０に進む。
【００９４】
ステップｔ７において、自己のメインメモリセル２７の欠陥であると判断されてステップｔ８に進むと、ステップｔ８では、冗長制御ロジック４２は、自己のメインメモリセル２７を第１および第２ヒューズ回路３４，３５によって欠陥のワード線およびデータ線を切断して無効化して、ステップｔ９に進む。
【００９５】
ステップｔ９では、冗長制御ロジック４２は、他のメモリチップに対して冗長救済信号を出力して、ステップｔ２に戻る。
【００９６】
ステップｔ７において、他のメインメモリセル２７の欠陥であると判断されてステップｔ１０に進むと、ステップｔ１０では、冗長制御ロジック４２は、自己の欠陥に関する要求と外部からの要求とを比較して、一致するか否かを判断し、一致すると判断するとステップｔ１１に進み、一致しないと判断するとステップｔ９に進む。
【００９７】
ステップｔ１１では、冗長制御ロジック４２は、自己のメインメモリセル２７が自己で救済できない、かつ他のメモリチップ２００によっても救済できないと判断して、冗長救済不可信号を出力して、ステップｔ１２に進み、メモリチップ２００は異常であるとして全ての手順を終了する。
【００９８】
図１３は、メモリチップ２００を４個用いたメモリシステム１２０Ａを模式的に示す回路図である。メモリシステム１２０Ａは、前述のメモリチップ２００と同様の構成の第１メモリチップ２００ａ、第２メモリチップ２００ｂ、第３メモリチップ２００ｃおよび第４メモリチップ２００ｄを有する。またメモリシステム１２０Ａは、チップセレクト端子１２１、読出し書込み指定端子１２２、出力許可端子１２３、アドレス端子１２４、データ端子１２５および診断救済端子１３０を有する。
【００９９】
メモリシステム１２０Ａのチップセレクト端子１２１は、第１〜第４メモリチップ２００ａ〜２００ｄのチップセレクト端子に電気的に接続される。メモリシステム１２０Ａの読出し書込み指定端子１２２は、第１〜第４メモリチップ２００ａ〜２００ｄの読出し書込み指定端子２３（図９参照）に電気的に接続される。メモリシステム１２０Ａの出力許可端子１２３は、第１〜第４メモリチップ２００ａ〜２００ｄの出力許可端子２４（図９参照）に電気的に接続される。メモリシステム１２０Ａのアドレス端子１２４は、第１〜第４メモリチップ２００ａ〜２００ｄの読出し書込みアドレス端子２１（図９参照）に電気的に接続される。メモリシステム１２０Ａのデータ端子１２５は、第１〜第４メモリチップ２００ａ〜２００ｄのデータ端子２２（図９参照）に電気的に接続される。第１〜第４メモリチップ２００ａ〜２００ｄの識別番号は、予め固定的に定められ、たとえば第１メモリチップ２００ａの識別番号は（０，０）、第２メモリチップ２００ｂの識別番号は（０，１）、第３メモリチップ２００ｃの識別番号は（１，０）、第４メモリチップ２００ｄの識別番号は（１，１）であってもよく、各メモリチップ２００ａ〜２００ｄの識別番号指定端子２６に記憶させてもよい。
【０１００】
各メモリチップ２００ａ〜２００ｄからの冗長救済要求の出力と、各メモリチップ２００ａ〜２００ｄへの冗長救済要求の入力は、メモリチップのデイジーチェーンで構成されるメモリシステム１２０Ａにおいて、各メモリチップ２００ａ〜２００ｄを一巡するように接続される。またＪＴＡＧ機能を用いる場合、メモリチップ２００の識別番号の指定および冗長救済命令をＪＴＡＧ機能の一部として組み込むこともできる。メモリチップ２００ａ〜２００ｄを識別する方法としては、データを用いてもよいし、チップセレクトを用いてもよい。
【０１０１】
図１４は、本発明の第３の実施形態のメモリチップ２００Ａを模式的に示す回路図である。本実施の形態では、メモリ装置であるメモリチップ２００Ａは、記憶容量が６４ビットであり、４個のメモリチップ２０で２５６ビットの記憶容量を実現する。ここでは４ビットが１ワードであるとする。
【０１０２】
メモリチップ２００Ａは、１個で１ビットのアドレス端子２１を６個有し、さらに１ビットのデータ端子を４個（２２，２２ａ，２２ｂ，２２ｃ）と、読出し書込み指定端子２３と、出力許可端子２４と、冗長実行端子２５と、図示しないチップセレクト端子とを有する。チップセレクト端子は、チップ全体の動作許可および禁止を指定する。またメモリチップ２００Ａは、４つのメモリチップ２００Ａを個別に識別するための認識番号記憶手段である識別番号指定端子２６を有する。
【０１０３】
メモリチップ２００Ａは、メインメモリセル２７、冗長行メモリセル２８、冗長列メモリセル２９、冗長行セレクタ回路３０、冗長列セレクタ回路３１、第１デマルチプレクサ３２、第２デマルチプレクサ３３、第１ヒューズ回路３４および第２ヒューズ回路３５を有する。メインメモリセル２７は、互いに直交する複数のデータ線およびワード線が交差する箇所でデータを保持する。第１および第２デマルチプレクサ３２，３３は、３ビットで構成されるアドレスで、８本の線から１つを指定するための回路である。たとえば、メインメモリセル２７の行方向に延びるデータ線にアドレスの１ビット目から３ビット目を与え、メインメモリセル２７の前記行方向に垂直な列方向に延びるワード線にアドレスの４ビット目から６ビット目を与える。このようにして６４ビットメモリとなるメインメモリセル２７が構成される。
【０１０４】
メインメモリセル２７のデータ線およびワード線が断線すると、メインメモリセル２７の該当する箇所が欠陥となってしまう。冗長行セレクタ回路３０および冗長列セレクタ回路３１は、メインメモリセル２７における欠陥となったデータ線およびワード線を選ぶために、冗長行メモリセル２８のデータ線および冗長列メモリセル２９のワード線を選択する。本実施の形態では、冗長行メモリセル２８はデータ線を１行有し、冗長列メモリセル２９はワード線を１列有する。冗長行メモリセル２８および冗長列メモリセル２９は、メインメモリセル２７の複数のデータ線およびワード線の断線に対応するために、それぞれ複数のデータ線およびワード線を有する構成であってもよい。
【０１０５】
第１および第２ヒューズ回路３４，３５は、欠陥となったメインメモリセル２７のデータ線およびワード線を切り離す。第１および第２ヒューズ回路３４，３５は、冗長行セレクタ回路３０および冗長列セレクタ回路３１から与えられる冗長実行信号および切断線選択信号に基づいて、メインメモリセル２７のデータ線およびワード線を切り離す。また第１および第２ヒューズ回路３４，３５は、メインメモリセル２７から読み出しの動作が行われたことを表す信号を出力する端子を有し（図示せず）、この出力は第１および第２ヒューズ回路３４，３５の全出力の論理和となっている。第１および第２ヒューズ回路３４，３５の詳細な説明は、前述の第１の実施形態における図２〜図４と同様であるので省略する。冗長行セレクタ回路３０および冗長列セレクタ回路３１の詳細な説明は、前述の第１の実施形態における図６と同様であるので省略する。
【０１０６】
アドレス端子２１のうち１番目〜３番目のビットが入力される端子は、冗長行セレクタ３０と、冗長列セレクタ３１と、第１デマルチプレクサ３２とに電気的に接続される。アドレス端子２１のうち４番目〜６番目のビットが入力される端子は、冗長行セレクタ３０と、冗長列セレクタ３１と、第２デマルチプレクサ３３とに電気的に接続される。第１データ端子２２は、冗長行セレクタ回路３０と、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ｃとに電気的に接続される。第２データ端子２２ａは、冗長行セレクタ回路３０と、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ｃとに電気的に接続される。第３データ端子２２ｂは、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ｃとに電気的に接続される。第４データ端子２２ｃは、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ｃとに電気的に接続される。
【０１０７】
読出し書込み指定端子２３は、第１リードライト制御部３７ａと、第２リードライト制御部３７ｂと、第３リードライト制御部３７ｃと、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ｃとに電気的に接続される。出力許可端子２４は、第１双方向データ制御部３９ａと、第２双方向データ制御部３９ｂと、第３双方向データ制御部３９ａｃに電気的に接続される。冗長実行端子２５は、冗長制御ロジック４２に電気的に接続される。識別番号指定端子２６は、冗長行セレクタ回路３０と、冗長列セレクタ回路３１と、第１双方向データ制御部３９ａとに電気的に接続される。
【０１０８】
冗長行セレクタ回路３０は、冗長行メモリセル２８と、第１ヒューズ回路３４と、ＡＮＤ−ＯＲゲート３８の一方および他方の論理積回路と、第３双方向データ制御部３９ｃとに電気的に接続される。冗長列セレクタ回路３１は、第２ヒューズ回路２５と、ＡＮＤ−ＯＲゲート３８の一方の論理積回路と、論理積回路から成る第１ＡＮＤゲート４５とに電気的に接続される。第１デマルチプレクサ３２は、第１ヒューズ回路３４に電気的に接続される。第２デマルチプレクサ３４は、第２ヒューズ回路３５に電気的に接続される。第１ヒューズ回路３４は、メインメモリセル２７と、第１ＡＮＤゲート４５と、論理積回路から成る第２ＡＮＤゲート４６とに電気的に接続される。第２ヒューズ回路３５は、メインメモリセル２７と、ＡＮＤ−ＯＲゲート３８の他方の論理積回路と、第２ＡＮＤゲート４６とに電気的に接続される。
【０１０９】
第１リードライト制御部３７ａは、冗長列メモリセル２９と、第２双方向データ制御部３９ｂとに電気的に接続される。第２リードライト制御部３７ｂは、メインメモリセル２７と、冗長列メモリセル２９と、第１双方向データ制御部３９ａとに電気的に接続される。第３リードライト制御部３７ｃは、冗長列メモリセル２９と、冗長列メモリセル２９を介して冗長行メモリセル２８と、第３双方向データ制御部３９ｃとに電気的に接続される。
【０１１０】
２つの論理積回路と１つの論理和回路とから成るＡＮＤ−ＯＲゲート３８は、第３リードライト制御部３７ｃと、第３双方向データ制御部３９ｃとに電気的に接続される。第１ＡＮＤゲート４５は、第１リードライト制御部３７ａと、第２双方向データ制御部３９ｂとに電気的に接続される。第２ＡＮＤゲート４６は、第２リードライト制御部３９ｂと、第１双方向データ制御部３９ａとに電気的に接続される。第１双方向データ制御部３９ａによって、メインメモリセル２７を６４ワードのメモリ空間のうちの特定のデータビット空間に対応付けする。たとえば認識番号が一致するデータビット空間に６４ビット空間が対応するようにしてもよい。
【０１１１】
メインメモリセル２７の救済を行うとき、第１リードライト制御部３７ａと、第２リードライト制御部３７ｂと、第３リードライト制御部３７ｃとそれぞれ独立させる。冗長行セレクタ回路３０および冗長列セレクタ回路３１には、冗長救済信号のうち、識別番号に対応する記憶回路８６を有しており、冗長行メモリセル２８に電気的に接続される第３リードライト制御部３７ｃおよび冗長列メモリセル２９に電気的に接続される第１リードライト制御部３７ａからのデータとともに、救済されたデータに対する識別番号が第２双方向データ制御部３９ｂおよび第３双方向データ制御部３９ｃに与えられ、救済された識別番号に対応するデータ端子２２，２２ａ，２２ｂ，２２ｃに出力される。
【０１１２】
自己のメインメモリセル２７の欠陥を救済する場合、メインメモリセル２７に対する第１双方向データ制御部３９ａは動作せず、救済した双方向データ制御部がデータに対する入出力を行う。また他のメモリチップ２００Ａのメインメモリセル２７の欠陥を救済する場合、識別番号が異なっているので、メモリチップ２００Ａ内では異なるデータビットへの入出力となる。また欠陥となるメインメモリセル２７を有するメモリチップ２００Ａは、データの入出力を行わない。
【０１１３】
図１５は、積層形メモリシステム１２０Ａを示す斜視図である。積層形メモリシステム１２０Ａは、前述の第１〜第３の実施形態のメモリチップ２０，２００，２００Ａが４個厚み方向に積層されて構成される。積層形メモリシステム１２０Ａにおいて、各メモリチップ２０の各端子２２〜２６は、各メモリチップ２０を厚み方向に貫通して設けられる電極に、図８および図１３に示すように電気的に共通に接続される。
【０１１４】
図１６（１）は、複数のメモリチップ２０を平面的に接続したメモリシステムに対して外部から信号を与えた場合の各メモリチップ２０の入力端子の電圧の時間変化をシミュレーションした結果を示すグラフであり、図１６（２）は、積層形メモリシステム１２０Ａに対して外部から信号を与えた場合の各メモリチップ２０の入力端子の電圧の時間変化をシミュレーションした結果を示すグラフである。図１６の横軸は時間を表し、縦軸は電圧を表す。メモリチップ２０を平面的に接続したメモリシステムでは、図１６（１）に示すように、メモリチップ２０の延在方向の寸法分（１０ミリメートル四方と仮定）ずつ信号が遅れて伝わっている。積層形メモリシステム１２０Ａでは、図１６（２）に示すように、メモリチップ２０の厚み（５０マイクロメートルと仮定）分ずつ信号がわずかに遅れるけれども、各メモリチップが信号を受け取る時間差はほとんどない。
【０１１５】
したがってメモリチップ２０を厚み方向に積層した積層形メモリシステム１２０Ａでは、全てのメモリチップ２０が受け取る信号の時間差が最小化される。これによって積層形メモリシステム１２０Ａでは、全てのメモリチップ２０があたかも１つのメモリチップであるかのように動作する。したがって積層形メモリシステム１２０Ａにおいて、メモリチップ２０相互で冗長救済を行う場合、メモリシステム１２０Ａの動作速度に影響しないので、高速動作をさせることができる。
【０１１６】
最も望ましいメモリシステム１２０Ａは、ＪＴＡＧ機能を有し、ＪＴＡＧ機能によって識別番号が指定されるメモリチップであって、第２の実施形態のメモリチップ２００を用いた積層形メモリシステムである。このようなメモリシステムでは、製造工程における一括ボンディング工程においては、端子数が増加しても生産性の低下がない。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態のメモリチップ２０を模式的に示す回路図である。
【図２】第１ヒューズ回路３４の第１の例を示す回路図である。
【図３】第１ヒューズ回路３４の第２の例を示す回路図である。
【図４】第１ヒューズ回路３４の第３の例を示す回路図である。
【図５】冗長実行端子２５に与えられる冗長救済信号を模式的に示す図である。
【図６】冗長行セレクタ回路３０を模式的に示す回路図である。
【図７】冗長救済命令デコード回路８５を模式的に示す回路図である。
【図８】メモリチップ２０を４個用いたメモリシステム１２０を模式的に示す回路図である。
【図９】本発明の第２の実施形態のメモリチップ２００を模式的に示す回路図である。
【図１０】冗長実行端子２５に与えられる冗長救済信号を模式的に示す図である。
【図１１】ＢＩＳＴロジック４０によるメインメモリセル２７の診断手順を示すフローチャートである。
【図１２】冗長救済ロジック４２の動作の手順を示すフローチャートである。
【図１３】メモリチップ２００を４個用いたメモリシステム１２０Ａを模式的に示す回路図である。
【図１４】本発明の第３の実施形態のメモリチップ２００Ａを模式的に示す回路図である。
【図１５】積層形メモリシステム１２０Ａを示す斜視図である。
【図１６】（１）は、複数のメモリチップ２０を平面的に接続したメモリシステムに対して外部から信号を与えた場合の各メモリチップ２０の入力端子の電圧の時間変化をシミュレーションした結果を示すグラフであり、（２）は、積層形メモリシステム１２０Ａに対して外部から信号を与えた場合の各メモリチップ２０の入力端子の電圧の時間変化をシミュレーションした結果を示すグラフである。
【図１７】従来のメモリチップ１の構成を示すブロック図である。
【符号の説明】
【０１１８】
２０，２００，２００Ａ  メモリチップ
２６  識別番号指定端子
２７  メインメモリセル
２８  冗長行メモリセル
２９  冗長列メモリセル
３０  冗長行セレクタ回路
３１  冗長列セレクタ回路
３６  一致判定部
４３  救済要求端子
８６  記憶回路
【図１】
2005100517.tif 000003
【図２】
2005100517.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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