(57)【要約】  【課題】製造歩留まりを大幅に向上できるアレイ基板を提供する。  【解決手段】ガラス基板３の表面に設けたダミーポリシリコン半導体層25をポリシリコン半導体層21から絶縁する。ポリシリコン半導体層21およびダミーポリシリコン半導体層25を含むガラス基板３上に設けたゲート絶縁膜上にゲート電極配線11を設ける。ゲート電極配線11をポリシリコン半導体層21およびダミーポリシリコン半導体層25に重ねる。ゲート電極配線11との間の容量がダミーポリシリコン半導体層25にて大きくなる。ゲート電極配線11を形成した後の工程で発生する静電気によるゲート絶縁膜の電圧上昇を抑制できる。ゲート絶縁膜の静電気破壊を抑制でき、点欠陥発生を抑制できる。  【選択図】図１
2005064338.tif 000002
【特許請求の範囲】
【請求項１】
透光性基板と、
第１の半導体層、ゲート絶縁膜およびゲート電極配線を備え、前記透光性基板の一主面に設けられた薄膜トランジスタと、
前記透光性基板の一主面に設けられ、前記第１の半導体層から絶縁された第２の半導体層とを具備し、
前記ゲート電極配線は、前記ゲート絶縁膜を介して前記第１の半導体層および第２の半導体層のそれぞれに重なっている
ことを特徴としたアレイ基板。
【請求項２】
第１の半導体層および第２の半導体層は、同一工程で形成されている
ことを特徴とした請求項１記載のアレイ基板。
【請求項３】
ゲート絶縁膜は、第１の半導体層を含む透光性基板の一主面に設けられ、
ゲート電極配線は、前記ゲート絶縁膜の一主面に設けられている
ことを特徴とした請求項１または２記載のアレイ基板。
【請求項４】
ゲート電極配線を含むゲート絶縁膜の一主面に、プラズマ化学蒸着法にて設けられた絶縁膜を具備し、
透光性基板は、ガラス基板であり、
第１の半導体層および第２の半導体層のそれぞれは、ポリシリコン膜である
ことを特徴とした請求項３記載のアレイ基板。
【請求項５】
第２の半導体層を介した絶縁膜の一主面に設けられた画像信号配線を具備した
ことを特徴とした請求項４記載のアレイ基板。
【請求項６】
画像信号配線を含む絶縁膜の一主面に設けられた保護膜と、
この保護膜の一主面に設けられた複数の色層とを具備し、
第２の半導体層は、前記色層ごとに設けられている
ことを特徴とした請求項５記載のアレイ基板。
【請求項７】
前記透光性基板を介した第１の半導体層との間の容量をＣａとし、
ゲート絶縁膜を介した前記第１の半導体層とゲート電極配線との間の容量をＣｂとし、
前記透光性基板を介した前記第２の半導体層との間の容量をＣｃとし、
前記ゲート絶縁膜を介した前記第２の半導体層と前記ゲート電極配線との間の容量をＣｄとした場合に、
Ｃａ／（Ｃａ＋Ｃｂ）＜Ｃｃ／（Ｃｃ＋Ｃｄ）である
ことを特徴とした請求項１ないし６いずれか記載のアレイ基板。
【請求項８】
請求項１ないし７いずれか記載のアレイ基板と、
このアレイ基板の一主面に対向して設けられた光変調層と
を具備したことを特徴とした平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備えたアレイ基板および平面表示装置に関する。
【背景技術】
【０００２】
近年、この種の平面表示装置としての液晶表示装置は、薄膜トランジスタ基板としてのアレイ基板を備えている。このアレイ基板は、絶縁性の基板を備えており、この基板上には、複数の画素がマトリクス状に形成されている。これら複数の画素のそれぞれには、画素電極、蓄積容量および薄膜トランジスタのそれぞれが配置されている。
【０００３】
そして、アレイ基板の基板上には、ポリシリコン膜が島状に積層されている。このポリシリコン膜を含む基板上には、ゲート絶縁膜が積層されている。また、このポリシリコン膜を介したゲート絶縁膜上には、ゲート電極配線としての走査線が積層されている。さらに、この走査線から離間されたゲート絶縁膜上には、共通容量配線としての補助容量線が積層されている。
【０００４】
また、これら走査線および補助容量線を含むゲート絶縁膜上には、層間絶縁膜が積層されている。この層間絶縁膜上には、ポリシリコン膜にコンタクトホールを介して電気的に接続された画像信号配線としての信号線が積層されている。
【０００５】
さらに、このアレイ基板の信号線側には、絶縁性の基板上に設けられた色層としてのカラーフィルタを備えた対向基板が対向して配設されている。また、これらアレイ基板と対向基板との間には液晶が介挿されて封止されて液晶表示装置とされた構成が知られている(例えば、特許文献１参照。)。
【特許文献１】特開２０００−１８７２４８号公報（第４−６頁、図１−図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した液晶表示装置では、大量のデータを表示するために非常に多くの画素を必要とする。特に、この液晶表示装置をパーソナルコンピュータに用いる代表的な画面とし、ＲＧＢ３色をそれぞれ３つの画素で構成した場合には、数百万の画素をアレイ基板の基板上に作り込む必要がある。
【０００７】
近年では、液晶表示装置の表示に対する要求は年々高度なものになり、この液晶表示装置の画素の不良による点欠陥をできるだけ無くしたものが要求されている。ところが、製造現場では点欠陥の全く無い液晶表示装置を歩留まり良く作ることは非常に難しく、点欠陥の少ない構造や製造方法を提供することが非常に重要である。
【０００８】
そして、液晶表示装置の画素の点欠陥を発生する大きな原因の一つには、この液晶表示装置のアレイ基板を作成する際の静電気破壊が存在する。この静電気破壊は、アレイ基板の基板上に、薄膜トランジスタ用としてパターン化されたポリシリコン膜、走査線および補助容量線のそれぞれを形成した段階で、これらポリシリコン膜と走査線との間にゲート絶縁膜が介在されている。
【０００９】
この後、この走査線を含むゲート絶縁膜上にプラズマＣＶＤ装置などによるプラズマＣＶＤ法にて層間絶縁膜を積層させて成膜させる。すとと、しばしば、この層間絶縁膜の成膜中や成膜後の移載時に静電気破壊による薄膜トランジスタの特性異常が発生するという問題を有している。
【００１０】
本発明は、このような点に鑑みなされたもので、静電気による点欠陥発生を抑制でき、歩留まりを向上できるアレイ基板および平面表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、透光性基板と、第１の半導体層、ゲート絶縁膜およびゲート電極配線を備え、前記透光性基板の一主面に設けられた薄膜トランジスタと、前記透光性基板の一主面に設けられ、前記第１の半導体層から絶縁された第２の半導体層とを具備し、前記ゲート電極配線は、前記ゲート絶縁膜を介して前記第１の半導体層および第２の半導体層のそれぞれに重なっているものである。
【００１２】
そして、透光性基板の一主面に薄膜トランジスタを設けるとともに、この薄膜トランジスタの第１の半導体層から絶縁させて第２の半導体層を透光性基板の一主面に設ける。さらに、この薄膜トランジスタのゲート絶縁膜を介して第１の半導体層および第２の半導体層のそれぞれに、薄膜トランジスタのゲート電極配線を重ねる。この結果、このゲート電極配線との間の容量が第１の半導体層から絶縁された第２の半導体層によって大きくなるから、このゲート電極配線を設けた後の工程で発生し得る静電気によるゲート絶縁膜の電圧上昇を抑制できる。よって、ゲート電極配線を設けた後の工程で発生し得る静電気によるゲート絶縁膜の静電気破壊が抑制されて、点欠陥発生が抑制されるから、歩留まりを向上できる。
【発明の効果】
【００１３】
本発明によれば、ゲート電極配線との間の容量が第２の半導体層によって大きくなるから、このゲート電極配線を設けた後の工程で発生し得る静電気によるゲート絶縁膜の電圧上昇を抑制でき、このゲート絶縁膜の静電気破壊を抑制できるため、点欠陥発生を抑制でき、歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図４を参照して説明する。
【００１５】
図１ないし図４において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、トップゲートタイプの薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式である。そして、この液晶表示装置１は、薄膜トランジスタ基板としての略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁性製基板としての透光性基板であるガラス基板３を有している。なお、このガラス基板３としては、例えば♯１７３７ガラス基板(コーニング社製)などが用いられる。
【００１６】
さらに、このガラス基板３の一主面である表面上の中央部には、画面部４が形成されている。そして、このガラス基板３上の画面部４には、表示ドットとしての複数の画素５がマトリクス状に設けられて配置されている。これら画素５のそれぞれには、画素電極６、蓄積容量７および薄膜トランジスタ８が配置されている。
【００１７】
さらに、ガラス基板３の表面には、走査線としての複数のゲート電極配線11が、このガラス基板３の幅方向に沿って配設されている。これら複数のゲート電極配線11は、モリブデン(Ｍｏ)合金にて構成されており、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら複数のゲート電極配線11は、薄膜トランジスタ８に電気的に接続されている。
【００１８】
また、これら複数のゲート電極配線11間のそれぞれには、補助容量線としての複数の共通容量配線12が、ガラス基板３の横方向に沿って配設されている。これら複数の共通容量配線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら複数の共通容量配線12は、蓄積容量７に電気的に接続されている。また、これら複数の共通容量配線12は、薄膜トランジスタ８に電気的に接続されている。
【００１９】
さらに、ガラス基板３の表面には、信号線である複数の画像信号配線13が、このガラス基板３の縦方向に沿って配設されている。これら複数の画像信号配線13は、アルミニウム(Ａｌ)と高融点金属との積層膜にて構成されており、ガラス基板３の縦方向に向けて等間隔に離間されている。
【００２０】
一方、このガラス基板３の周縁には、このガラス基板３の横方向に沿った一側縁に設けられた周辺駆動回路としての細長矩形平板状のＹドライバ回路(ゲートドライバ回路)14が配設されている。このＹドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上のゲート電極配線11それぞれの一端部が電気的に接続されている。
【００２１】
また、このガラス基板３の縦方向に沿った一端には、周辺駆動回路としての細長矩形平板状のＸドライバ回路(画像信号回路)15が配設されている。このＸドライバ回路15は、ガラス基板３の横方向に沿って設けられており、このガラス基板３上の画像信号配線13それぞれの一端部が電気的に接続されている。
【００２２】
さらに、先出の共通容量配線12は、ひとまとめにされてドライバ回路16にそれぞれが電気的に接続されている。
【００２３】
一方、このガラス基板３の表面には、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層上には、スイッチング素子としての画素トランジスタである薄膜トランジスタ８が１画素構成要素として配設されている。そして、これら薄膜トランジスタ８は、アンダーコート層上に形成された第１の半導体層としての多結晶半導体層であるポリシリコン半導体層21を備えている。
【００２４】
このポリシリコン半導体層21は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザ溶解結晶化であるアニールにて作成されたポリシリコン(ｐ−Ｓｉ)薄膜である。また、このポリシリコン半導体層21は、薄膜トランジスタ８用の半導体層パターンであり、このポリシリコン半導体層21の中央部に設けられた活性層としてのチャネル領域22を有している。このチャネル領域22の両側には、ソース領域23およびドレイン領域24のそれぞれが設けられている。
【００２５】
さらに、このポリシリコン半導体層21から離間されたアンダーコート層上には、第２の半導体層としての多結晶半導体層である細長略矩形状のダミーポリシリコン半導体層25が積層されて成膜されている。このダミーポリシリコン半導体層25は、実際には薄膜トランジスタ８として使用しないダミーの半導体層パターンであり、ポリシリコン半導体層21と同様にポリシリコン薄膜にて構成されている。さらに、このダミーポリシリコン半導体層25は、ポリシリコン半導体層21と同一工程で同一材料にて形成されている。
【００２６】
また、このダミーポリシリコン半導体層25は、アレイ基板２の各画素５ごとに設けられており、これら各画素５のポリシリコン半導体層21に対して電気的に絶縁されている。さらに、このダミーポリシリコン半導体層25は、画像信号配線13の幅寸法より小さな幅寸法を有している。すなわち、このダミーポリシリコン半導体層25は、図１に示すように、画像信号配線13の下方に、この画像信号配線13に沿って設けられている。
【００２７】
よって、このダミーポリシリコン半導体層25は、画像信号配線13にて幅方向である横方向および長手方向である縦方向のそれぞれにおいて覆われて隠れている。
【００２８】
また、このダミーポリシリコン半導体層25の縦方向に沿った一端である先端側の一側部には、先端側に向けて先細状に傾斜した傾斜部26が形成されている。この傾斜部26は、薄膜トランジスタ８のポリシリコン半導体層21に対向した一側縁に設けられている。そして、この傾斜部26の先端部は、ゲート電極配線11と画像信号配線13との交点に対向しており、これらゲート電極配線11および画像信号配線13のそれぞれに重なり合っている。
【００２９】
そして、各薄膜トランジスタ８のチャネル領域22、ソース領域23およびドレイン領域24のそれぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜であるゲート絶縁膜31が積層されて成膜されている。このゲート絶縁膜31は、プラズマ化学蒸着(Chemical Vapor Deposition:ＣＶＤ)法による膜厚１５０ｎｍの酸化ケイ素膜にて構成されている。また、このゲート絶縁膜31は、ポリシリコン半導体層21上に配置されている。
【００３０】
さらに、各薄膜トランジスタ８のチャネル領域22に対向したゲート絶縁膜31上には、一対の細長矩形状のゲート電極32が積層されて成膜されている。これらゲート電極32は、チャネル領域22の長手方向に向けて離間されて配設されている。また、これらゲート電極32のそれぞれは、ゲート絶縁膜31を介して各薄膜トランジスタ８のチャネル領域22に対向している。さらに、これらゲート電極32は、図１に示すように、ゲート電極配線11の一側縁に一体的に接続されて、このゲート電極配線11の一部を構成する。すなわち、これらゲート電極32は、各ゲート電極配線11の一側縁から垂直に突出した細長矩形平板状に形成されている。
【００３１】
ここで、これら各ゲート電極配線11のそれぞれは、ゲート絶縁膜31を介して、すなわちこのゲート絶縁膜31を挟んでポリシリコン半導体層21およびダミーポリシリコン半導体層25のそれぞれに対して傾斜部26の一部が重なっている。よって、これら各ゲート電極配線11は、ダミーポリシリコン半導体層25の幅方向に沿った長手方向を有している。さらに、これら各ゲート電極配線11は、ダミーポリシリコン半導体層25の傾斜部26の先端近傍において、このダミーポリシリコン半導体層25上に重なっている。また、これら各ゲート電極配線11は、ゲート絶縁膜31上に設けられている。
【００３２】
このとき、図２に示すように、アレイ基板２のガラス基板３における薄膜トランジスタ８の作成面である表面を上側に向けて、このガラス基板３を導体であるテーブル33に置いて接地(Ground:ＧＮＤ)させる。この状態で、このガラス基板３を介したポリシリコン半導体層21とテーブル33との間で形成される容量をＣａとし、ゲート絶縁膜31を介したポリシリコン半導体層21とゲート電極配線11との間で形成される容量をＣｂとする。また、ガラス基板３を介したダミーポリシリコン半導体層25とテーブル33との間で形成される容量をＣｃとし、ゲート絶縁膜31を介したダミーポリシリコン半導体層25とゲート電極配線11との間で形成される容量をＣｄとする。この状態で、ダミーポリシリコン半導体層25は、Ｃａ／（Ｃａ＋Ｃｂ）＜Ｃｃ／（Ｃｃ＋Ｃｄ）なる関係を満たすように構成されている。
【００３３】
さらに、ゲート電極32から離間されたゲート絶縁膜31上には、補助容量を蓄積させる画素補助容量としての蓄積容量７が積層されている。この蓄積容量７は、ゲート絶縁膜31上に積層されて成膜された共通容量配線12を備えている。この共通容量配線12は、薄膜トランジスタ８のゲート電極32に対して電気的に絶縁されており、各ゲート電極配線11に直交している。ここで、これら共通容量配線12は、ゲート電極配線11と同一工程で同一材料にて形成されている。
【００３４】
そして、この共通容量配線12およびゲート電極32を含むゲート絶縁膜31上には、層間絶縁膜35が積層されて成膜されている。この層間絶縁膜35は、プラズマＣＶＤ法による膜厚３５０ｎｍの窒化ケイ素と膜厚４５０ｎｍの酸化ケイ素との積層膜にて構成されている。さらに、これら層間絶縁膜35およびゲート絶縁膜31には、これら層間絶縁膜35およびゲート絶縁膜31のそれぞれを貫通した導通部としての複数のコンタクトホール36,37が開口されて設けられている。
【００３５】
ここで、これらコンタクトホール36,37は、薄膜トランジスタ８のゲート電極32の両側に位置する、この薄膜トランジスタ８のソース領域23およびドレイン領域24上に設けられている。そして、コンタクトホール36は、薄膜トランジスタ８のソース領域23に連通して開口している。また、コンタクトホール37は、薄膜トランジスタ８のドレイン領域24に連通して開口している。
【００３６】
そして、この薄膜トランジスタ８のソース領域23に連通したコンタクトホール36を含む層間絶縁膜35上には、この薄膜トランジスタ８のソース電極として機能する画像信号配線13が積層されて設けられている。この画像信号配線13は、コンタクトホール36を介して薄膜トランジスタ８のソース領域23に電気的に接続されて導通されている。
【００３７】
また、この薄膜トランジスタ８のドレイン領域24に連通したコンタクトホール37を含む層間絶縁膜35上には、信号線としてのドレイン電極39が積層されて設けられている。このドレイン電極39は、蓄積容量７の共通容量配線12に対向しており、層間絶縁膜35を介した共通容量配線12との間で補助容量を蓄積させる。また、このドレイン電極39は、コンタクトホール37を介して薄膜トランジスタ８のドレイン領域24に電気的に接続されて導通されている。さらに、このドレイン電極39は、画像信号配線13と同一工程で同一材料にて形成されている。
【００３８】
ここで、これら画像信号配線13、ドレイン電極39、ポリシリコン半導体層21、ゲート電極配線11、ゲート絶縁膜31および層間絶縁膜35によって各薄膜トランジスタ８が構成されている。
【００３９】
一方、これら画像信号配線13およびドレイン電極39を含む層間絶縁膜35上には、保護膜としての平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、薄膜トランジスタ８のドレイン電極39に連通して開口している。
【００４０】
そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極６が積層されて成膜されている。この画素電極６は、コンタクトホール42を介してドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極６は、いずれかの薄膜トランジスタ８にて制御される。さらに、この画素電極６を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。
【００４１】
一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である複数のカラーフィルタ53が積層されている。これらカラーフィルタ53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５ごと、すなわちこれら各画素５のダミーポリシリコン半導体層25のそれぞれに対向するように設けられている。
【００４２】
また、これらカラーフィルタ53の表面には、矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の電極である。さらに、この対向電極54上には配向膜55が積層されて成膜されている。
【００４３】
そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極６は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、光変調層としての液晶層として液晶56が挟み込まれて介挿されて封止されている。
【００４４】
次に、上記第１の実施の形態のアレイ基板の製造方法を説明する。
【００４５】
まず、ガラス基板３上にアンダーコート層を積層させた後、このアンダーコート層上にプラズマＣＶＤ法にて図示しないアモルファスシリコン膜を成膜する。
【００４６】
この後、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜をエキシマレーザ溶解結晶化してポリシリコン薄膜にする。
【００４７】
次いで、このポリシリコン薄膜をドープしてからフォトリソ工程にて島状にして、ポリシリコン半導体層21パターンおよびダミーポリシリコン半導体層25パターンのそれぞれを同一工程かつ同一材料で形成する。
【００４８】
さらに、プラズマＣＶＤ法にて、各島状のポリシリコン半導体層21パターンおよびダミーポリシリコン半導体層25パターンのそれぞれを含むアンダーコート層に、膜厚１５０ｎｍの酸化ケイ素膜を成膜してゲート絶縁膜31を形成する。
【００４９】
次いで、このゲート絶縁膜31上に、モリブデン(Ｍｏ)合金にて構成された図示しない導電層を成膜した後、この導電層をエッチングして各薄膜トランジスタ８のゲート電極32となるゲート電極配線11および共通容量配線12のそれぞれを形成する。
【００５０】
この状態で、ゲート電極32をマスクとして、ポリシリコン半導体層21における薄膜トランジスタ８のソース領域23およびドレイン領域24となる部分のそれぞれをドープしてＰ型あるいはＮ型にする。
【００５１】
この後、各薄膜トランジスタ８のゲート電極配線11および蓄積容量７の共通容量配線12を含むゲート絶縁膜31上に、プラズマＣＶＤ法にて膜厚３５０ｎｍの窒化ケイ素と膜厚４５０ｎｍの酸化ケイ素との積層膜を成膜して層間絶縁膜35を形成する。
【００５２】
続いて、フォトリソ工程にて、各薄膜トランジスタ８のソース領域23およびドレイン領域24のそれぞれに連通するコンタクトホール36,37を形成する。
【００５３】
この後、これらコンタクトホール36,37それぞれを含む層間絶縁膜35上に、アルミニウム(Ａｌ)と高融点金属との積層膜を成膜して(積層構造は図示していない)導電層を形成した後、この導電層をフォトリソ工程にてエッチングして、ソース電極として機能する画像信号配線13およびドレイン電極39のそれぞれを形成する。
【００５４】
さらに、これら画像信号配線13およびドレイン電極39を含む層間絶縁膜35上の全面に平坦化膜41を成膜する。
【００５５】
続いて、フォトリソ工程にて、この平坦化膜41をエッチングして、この平坦化膜41にドレイン電極39に導通するコンタクトホール42を形成する。
【００５６】
この後、このコンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタして画素電極６を形成した後、フォトリソ工程およびエッチング工程をして、この画素電極６を画素形状にパターニングする。
【００５７】
次いで、この各画素電極６を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造した後、このアレイ基板２のガラス基板３上である画面部４の周縁にＹドライバ回路14、Ｘドライバ回路15およびドライバ回路16を作り込む。
【００５８】
この後、このアレイ基板２の配向膜43側に対向基板51の配向膜55側を対向させて、このアレイ基板２を対向基板51に取り付けた後、これらアレイ基板２と対向基板51との間に液晶56を介挿させて封止する。
【００５９】
さらに、これらアレイ基板２および対向基板51に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶表示装置１とする。
【００６０】
上述したように、上記第１の実施の形態によれば、静電気破壊の原因となる帯電発生工程、特にプラズマＣＶＤやスパッタなどのゲート電極配線11を形成した後のプラズマ工程では、薄膜トランジスタ８のゲート電極32とポリシリコン半導体層21との間に電荷が溜まる。このとき、ゲート電極配線11とテーブル33との間でも容量が溜まるが、図２に示すように、このテーブル33とゲート電極配線11とポリシリコン半導体層21とそれぞれの間で複数の容量が溜まる結合状態となっている。
【００６１】
このとき、ゲート電極配線11とテーブル33との間の容量を単に大きくするだけなら、このゲート電極配線11そのものの面積を大きくすれば良いが、この場合には、このゲート電極配線11への電荷流入量自体が増大してしまうから、静電気破壊を抑制する効果がない。
【００６２】
そこで、アレイ基板２のアンダーコート層上にダミーポリシリコン半導体層25を形成して、このダミーポリシリコン半導体層25をポリシリコン半導体層21から絶縁させるとともに、このダミーポリシリコン半導体層25をゲート電極配線11と画像信号配線13との交点に対向させて、これらゲート電極配線11および画像信号配線13のそれぞれに重ねた。
【００６３】
この結果、このダミーポリシリコン半導体層25によってゲート電極配線11とテーブル33との間に蓄積される容量が大きくなる。したがって、同じ量の電荷がゲート電極32に蓄積した場合でも、Ｖ＝Ｑ／Ｃの関係から容量が大きいほうが、従来、このゲート電極32を含むゲート電極配線11を設けた後の工程で発生していた静電気に起因したゲート絶縁膜31の電圧上昇を抑制できる。
【００６４】
このため、結果的にゲート絶縁膜31への電圧上昇を抑制できるから、ゲート電極配線11を形成した後の工程で発生し得る静電気によるこのゲート絶縁膜31の静電気破壊を抑制できる。したがって、ゲート電極配線11を形成した後の工程、特に層間絶縁膜35を形成する工程で発生していた静電気に起因するアレイ基板２の各画素５における点欠陥発生、すなわちトランジスタダメージを減少できる。よって、このアレイ基板２を備えた液晶表示装置１の製造歩留まりを大幅に向上できる。
【００６５】
さらに、アレイ基板２の表面を上にして、このアレイ基板２をテーブル33上に置いた状態で、ポリシリコン半導体層21とテーブル33との間の容量をＣａとし、ポリシリコン半導体層21とゲート電極配線11との間の容量をＣｂとし、ダミーポリシリコン半導体層25とテーブル33との間の容量をＣｃとし、ダミーポリシリコン半導体層25とゲート電極配線11との間の容量をＣｄとした場合に、Ｃａ／（Ｃａ＋Ｃｂ）＜Ｃｃ／（Ｃｃ＋Ｃｄ）なる関係を満たすように、ダミーポリシリコン半導体層25の面積、およびこのダミーポリシリコン半導体層25とゲート電極配線11との重なり面積を決定した。
【００６６】
この結果、アレイ基板２の各画素５の薄膜トランジスタ８のポリシリコン半導体層21とゲート電極配線11との間のゲート絶縁膜31に掛かる電圧よりも、これら各画素５のダミーポリシリコン半導体層25とゲート電極配線11との間のゲート絶縁膜31に掛かる電圧が大きくなる。このため、仮に静電気破壊が起こるほどの電荷が、これらポリシリコン半導体層21およびダミーポリシリコン半導体層25とゲート電極配線11との間のゲート絶縁膜31に蓄積された場合であっても、このポリシリコン半導体層21とゲート電極配線11との間のゲート絶縁膜31よりも先に、ダミーポリシリコン半導体層25とゲート電極配線11との間のゲート絶縁膜31が優先的に破壊されて、これらダミーポリシリコン半導体層25とゲート電極配線11との間の電荷が分散する。したがって、液晶表示装置１として必要な薄膜トランジスタ８を構成するポリシリコン半導体層21が保護される確率が高くなる。
【００６７】
また、これら薄膜トランジスタ８を構成するポリシリコン半導体層21とダミーポリシリコン半導体層25とを同一工程で同一材料にて形成した。このため、このダミーポリシリコン半導体層25をアレイ基板２に形成しても、このアレイ基板２を製造する際の製造工程が増加しない。この結果、このダミーポリシリコン半導体層25を効率良くかつ安価にアレイ基板２に作り込むことができるから、このダミーポリシリコン半導体層25が形成されたアレイ基板２の製造性を向上できる。
【００６８】
さらに、このダミーポリシリコン半導体層25が、このダミーポリシリコン半導体層25が形成された後に形成される画像信号配線13によって覆われる構成した。この結果、このダミーポリシリコン半導体層25によって画素電極６の一部が覆われなくなる。よって、このダミーポリシリコン半導体層25が画素電極６の光利用効率に影響を与えることはない。このため、このダミーポリシリコン半導体層25を形成したことによるアレイ基板２の各画素５の開口率の低下を簡単な構成で確実に防止できる。
【００６９】
なお、上記第１の実施の形態では、各ダミーポリシリコン半導体層25のそれぞれを画像信号配線13にて覆ったが、図５に示す第２の実施の形態にように、これらダミーポリシリコン半導体層25を画素信号配線13から突出させてはみ出させて、これらダミーポリシリコン半導体層25の面積を大きくすることもできる。この結果、これらダミーポリシリコン半導体層25とテーブル33との間に蓄積される容量をより大きくなる。したがって、ゲート電極配線11を形成した後の工程で発生し得る静電気に起因したアレイ基板２の各画素５の点欠陥をより減少できる。よって、このアレイ基板２を備えた液晶表示装置１の製造歩留をより大幅に向上できる。
【００７０】
このとき、ダミーポリシリコン半導体層25は、アレイ基板２のＲＧＢの各画素５で同じ形状にする必要はない。このため、図５に示すように、１組の色単位、すなわちＲＧＢの各画素５のうちＢ(青)の画素５の領域に、ダミーポリシリコン半導体層25を突出させてはみ出させて、これらＲＧＢの各画素５を１つの単位として最適化してもよい。
【００７１】
さらに、上記各実施の形態では、アレイ基板２と対向基板51との間に光変調層として液晶56を封止させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(ElectroLuminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【００７２】
また、アレイ基板２のガラス基板３の画面部４の周縁にＹドライバ回路14、Ｘドライバ回路15およびドライバ回路16などの周辺駆動回路を作り込んだが、これらＹドライバ回路14、Ｘドライバ回路15およびドライバ回路16などの周辺駆動回路をアレイ基板２と別個に形成して、このアレイ基板２に接続させてもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の平面表示装置の第１の実施の形態を示す説明平面図である。
【図２】同上平面表示装置をテーブルに接地させた際の説明図である。
【図３】図１のａ−ａ断面図である。
【図４】同上平面表示装置を示す説明回路図である。
【図５】本発明の第２の実施の形態の平面表示装置を示す説明平面図である。
【符号の説明】
【００７４】
１    平面表示装置としての液晶表示装置
２    アレイ基板
３    透光性基板としてのガラス基板
８    薄膜トランジスタ
11    ゲート電極配線
13    画像信号配線
21    第１の半導体層としてのポリシリコン半導体層
25    第２の半導体層としてのダミーポリシリコン半導体層
31    ゲート絶縁膜
35    絶縁膜としての層間絶縁膜
41    保護膜としての平坦化膜
53    色層としてのカラーフィルタ
56    光変調層としての液晶
【図１】
2005064338.tif 000003
【図２】
2005064338.tif 000004
【図３】
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【図４】
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【図５】
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