(57)【要約】【課題】フラッシュメモリパイプラインバースト読み出し動作回路、方法およびシステムを提供する。【解決手段】読み出しイネーブル信号の印加に応答してデータ出力信号を提供する出力バッファと、前記読み出しイネーブル信号の印加に応答して出力フラッグ信号を印加し、前記読み出しイネーブル信号が少なくともホールドタイムの間の状態である時は前記出力フラッグ信号を遮断する判断回路と、前記データ出力信号と出力イネーブル信号に連結され、前記出力イネーブル信号が印加された時は、出力ノードを前記データ出力信号で駆動し、その他の時は、前記出力ノードを高インピーダンス状態にするトライステート出力ドライバとを含む。少なくとも一つの読み出しモードにおいて、前記出力イネーブル信号が前記出力フラッグ信号に応答する。【選択図】図４
2005044499.tif 000002
【特許請求の範囲】
【請求項１】
読み出しイネーブル信号の印加に応答してデータ出力信号を提供する出力バッファと、
前記読み出しイネーブル信号の印加に応答して出力フラッグ信号を印加し、前記読み出しイネーブル信号が少なくともホールドタイムの間の状態である時は前記出力フラッグ信号を遮断する判断回路と、
前記データ出力信号と出力イネーブル信号に連結され、前記出力イネーブル信号が印加された時は、出力ノードを前記データ出力信号で駆動し、その他の時は、前記出力ノードを高インピーダンス状態にするトライステート出力ドライバとを含み、
少なくとも一つの読み出しモードにおいて、前記出力イネーブル信号が前記出力フラッグ信号に応答することを特徴とするフラッシュメモリ装置。
【請求項２】
前記フラッシュメモリ装置はマルチプレクサをさらに含み、
前記マルチプレクサは、前記出力フラッグ信号と連結された第１信号入力と前記読み出しイネーブル信号と連結された第２信号入力から、読み出しモード入力信号に基づいて選択することができるマルチプレクサ出力を有し、前記出力イネーブル信号は、前記マルチプレクサ出力に応答することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記マルチプレクサは、
前記第１信号入力と連結された入力、前記マルチプレクサ出力と連結された出力、および読み出しモード入力信号が第１論理状態である時に、第１伝送ゲートがターンオンされるように連結された制御ゲートを有する第１伝送ゲートと、
前記第２信号入力と連結された入力、前記マルチプレクサ出力と連結された出力、および前記読み出しモード入力信号が第２論理状態である時に、第２伝送ゲートがターンオンされるように連結された制御ゲートを有する第２伝送ゲートとを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記フラッシュメモリ装置は、前記読み出し入力信号を生成するためのプログラム可能なモードレジスタをさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項５】
前記プログラム可能なモードレジスタは、
前記フラッシュメモリ装置が動作中に受けたモードレジスタコマンドに応答してプログラム可能であり、前記フラッシュメモリ装置のパワーアップに従って前記レジスタを調整するためのリセット論理を有することを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記マルチプレクサ出力を受け入れ、前記出力イネーブル信号を生成するためのデータ出力制御回路をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項７】
前記フラッシュメモリ装置は、レジスタ読み出し動作とデータアレイ読み出し動作を実行する機能を有し、前記データ出力制御回路は、レジスタ読み出しが要求された時と、アレイ読み出しが要求されアレイデータが前記データ出力信号として出力されるように準備された時の双方において、前記マルチプレクサ出力に応答して前記出力イネーブル信号を許容することを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記フラッシュメモリ装置は、外部チップイネーブル信号と外部読み出しイネーブル信号が共に印加された時に、前記読み出しイネーブル信号を印加する読み出しイネーブルバッファをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項９】
読み出しイネーブル信号の印加に応答してデータ出力信号を提供する出力バッファと、
パイプライン読み出しモードと、非パイプライン読み出しモードとを含む少なくとも二つの読み出しモードを有することができる読み出しモード入力信号を生成するプログラム可能なモード回路と、
前記読み出しモード入力信号と前記読み出しイネーブル信号に基づいて出力イネーブル信号を生成し、前記非パイプライン読み出しモードでは、前記出力イネーブル信号の遮断が前記読み出しイネーブル信号の遮断に応答してトリガされ、前記パイプライン読み出しモードでは、前記出力イネーブル信号の遮断がホールドタイムの間遮断されたまま残っている前記出力イネーブル信号によってトリガされる制御回路と、
前記データ出力信号と前記出力イネーブル信号に連結され、前記出力イネーブル信号が印加された時は、出力ノードを前記データ出力信号で駆動し、それ以外の時は、前記出力ノードを高インピーダンス状態にするトライステート出力ドライバとを含むことを特徴とするフラッシュメモリ装置。
【請求項１０】
前記プログラム可能なモード回路は、前記フラッシュメモリ装置が動作中に受けるモードレジスタセットコマンドを通じてプログラム可能であることを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１１】
前記プログラム可能なモード回路は、前記フラッシュメモリ装置のパワーアップに従って前記非パイプライン読み出しモードを示す読み出しモード入力信号をデフォルトで生成することを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１２】
前記プログラム可能なモード回路は、前記フラッシュメモリ装置のパワーアップに従って前記パイプライン読み出しモードを示す読み出しモード入力信号をデフォルトで生成することを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１３】
装置がメモリコントローラに読み出しデータを伝送するように前記装置に印加される読み出しイネーブル出力を有するメモリコントローラと、
前記メモリコントローラからのアドレス、コマンド、および書き込みデータを伝送し、前記メモリコントローラに読み出しデータを伝送するための多重化されたメモリバスと、
前記多重化されたメモリバスと前記読み出しイネーブル出力信号と連結され、パイプラインバースト読み出しモードを有するフラッシュメモリ装置とを備え、
前記フラッシュメモリ装置は、前記読み出しイネーブル出力のｎ＋１番目の印加を受けた後、設定時間が経過するまで前記メモリコントローラにｎ番目の読み出しデータを伝送し、その後、前記フラッシュメモリ装置は、前記メモリコントローラにｎ＋１番目の読み出しデータを伝送し始め、
前記フラッシュメモリ装置は、前記読み出しイネーブル出力のｎ番目の印加の遮断の後、ホールド時間内に前記読み出しイネーブル出力のｎ＋１番目の印加が入力されない場合に、前記メモリコントローラへのｎ番目の読み出しデータの伝送を止めて前記多重化されたメモリバスを解除することを特徴とするメモリシステム。
【請求項１４】
前記フラッシュメモリ装置は、ＮＡＮＤストレージノードアレイ構造を有するメモリアレイを有することを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記フラッシュメモリ装置は、非パイプラインバースト読み出しモードも有し、前記パイプラインまたは前記非パイプラインバースト読み出しモードのうちのいずれか一つで動作する能力を有することを特徴とする請求項１３に記載のメモリシステム。
【請求項１６】
前記メモリコントローラは、前記パイプラインまたは前記非パイプラインバースト読み出しモードのうちのいずれか一つを選択するように前記フラッシュメモリ装置にコマンドを伝達する機能を有することを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
前記フラッシュメモリ装置は、パワーアップ時に前記非パイプラインバースト読み出しモードをデフォルトで実行することを特徴とする請求項１５に記載のメモリシステム。
【請求項１８】
前記フラッシュメモリ装置は、パワーアップ時に前記パイプラインバースト読み出しモードをデフォルトで実行することを特徴とする請求項１５に記載のメモリシステム。
【請求項１９】
第１読み出しイネーブルの印加に応答して、フラッシュメモリ装置出力を要求されたデータワードで駆動し、この駆動を、
第２読み出しイネーブルの印加によってフラッシュメモリ装置が次に要求されたデータワードで前記フラッシュメモリ装置出力を駆動するまで、
または、
前記フラッシュメモリ装置出力が高インピーダンス状態になる、前記第１読み出しイネーブルの印加の遮断の後のホールド時間の経過まで、
継続することを特徴とするフラッシュメモリ装置の動作方法。
【請求項２０】
前記第１読み出しイネーブルの印加に対する前記応答は、第１読み出しモードで実行され、前記フラッシュメモリ装置は、第２読み出しモードを有し、前記第２読み出しモードは、前記第１読み出しイネーブルの印加に応答して、前記第１読み出しイネーブルが遮断されるまでフラッシュメモリ装置出力を要求されたデータワードで駆動することを含むことを特徴とする請求項１９に記載のフラッシュメモリ装置の動作方法。
【請求項２１】
モードレジスタセット命令に応答して前記第１または第２読み出しモードを選択する段階をさらに含むことを特徴とする請求項２０に記載のフラッシュメモリ装置の動作方法。
【請求項２２】
前記フラッシュメモリ装置のパワーアップ時に、デフォルトモードとして前記第２読み出しモードを選択する段階をさらに含むことを特徴とする請求項２０に記載のフラッシュメモリ装置の動作方法。
【請求項２３】
フラッシュメモリ装置、メモリコントローラ、および前記フラッシュメモリ装置と前記メモリコントローラを連結するバスを含むフラッシュメモリシステムの動作方法において、
前記メモリコントローラが前記フラッシュメモリ装置にｎ番目の読み出しイネーブル信号を印加する段階と、
前記メモリコントローラがｎ番目の前記読み出しイネーブル信号を遮断する段階と、
前記メモリ装置がｎ番目の前記読み出しイネーブル信号の印加に応答して前記バス上にｎ番目の読み出しデータを出力する段階と、
前記メモリコントローラが前記フラッシュメモリ装置にｎ＋１番目の前記読み出しイネーブル信号を印加し、前記バス上のｎ番目の読み出しデータを読み出す段階と、
前記メモリコントローラがｎ＋１番目の前記読み出しイネーブル信号を遮断する段階と、
前記フラッシュメモリ装置がｎ＋１番目の前記読み出しイネーブル信号の印加に応答してバス上のｎ番目の読み出しデータｎをｎ＋１番目の読み出しデータに変更する段階と、
前記メモリコントローラが前記バス上のｎ＋１番目の読み出しデータを読み出す段階と、
前記メモリ装置が前記バスからｎ＋１番目の読み出しデータを消し、ｎ＋１番目の読み出しイネーブル信号の遮断を受けてからホールド時間の経過後に前記バスを高インピーダンス状態にする段階とを含むことを特徴とするフラッシュメモリシステムの動作方法。
【請求項２４】
コマンドバースト読み出し動作において、ｎ番目とｎ＋１番目の前記読み出しイネーブル信号の印加と遮断に対して前記読み出しイネーブル信号の追加的な印加と遮断をさらに含むことを特徴とする請求項２３に記載のフラッシュメモリシステムの動作方法。
【請求項２５】
パイプライン読み出し動作モードを要求するため、ｎ番目の前記読み出しイネーブル信号の印加の前に前記メモリコントローラで命令を開始する段階と、
前記命令に応答して請求項２０による動作を実行するように前記メモリ装置を構成する段階とをさらに含むことを特徴とする請求項２３に記載のフラッシュメモリシステムの動作方法。
【請求項２６】
トライステート出力ドライバと、
パイプライン読み出し動作モードと非パイプラインバースト読み出し動作モードのうちの一つを選択する手段と、
前記選択されたバースト読み出し動作モードに応答する前記トライステート出力ドライバの動作を制御するための制御手段とを含むことを特徴とする不揮発性メモリ装置。
【請求項２７】
前記選択手段は、外部装置によって発行された命令に応じて設定されるレジスタを含むことを特徴とする請求項２６に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置等の不揮発性メモリ装置、その動作方法、およびこのような装置を含むシステムに関するものであって、さらに詳細には、このような装置、方法、およびシステムのためのパイプラインバースト読み出し機能に関するものである。
【背景技術】
【０００２】
フラッシュメモリは、不揮発性の再書き込み可能なメモリのうちの一つとして、一時的なデータ書き込み、再書き込み、不揮発性記憶装置、および相対的に高い速度の読み出し能力を要するデジタルデータ装置等に有用である。読み出し速度能力を増加させるため、いくらかのフラッシュメモリ装置は、“バースト読み出し”や“ページ読み出し”動作を提供する。このような能力を有するフラッシュメモリ装置は、読み出し要求に応答してオンチップバッファ上の一つの“ページ”メモリを読み出し、一つのグループの連続的な読み出しパルスに応答してこのバッファから連続するデータ要素を出力する。
【０００３】
バースト読み出し動作は、図１と図２を参照して容易に理解可能である。図１に示した基礎的なフラッシュメモリシステム２０は、メモリコントローラ１００とＮＡＮＤフラッシュメモリ装置２００とを含む。メモリコントローラ１００は、制御信号ＣＥ＃、ＲＥ＃、ＷＥ＃、ＣＬＥおよびＡＬＥをメモリ装置２００に提供する。図１に示したように、メモリコントローラ１００及びメモリ装置２００は、８個の信号ラインＩ／Ｏ０〜Ｉ／Ｏ７で１グループが構成された両方向入力／出力Ｉ／Ｏバスを共有する。メモリ装置２００は、メモリコントローラ１００に提供されるＲ／Ｂ＃信号を駆動する。もちろん、他の信号ライン、バス幅、そして／または統合された複数個のフラッシュメモリ装置を有することができるが、図１は、フラッシュメモリシステムの基礎概念を図示する。メモリコントローラ１００は、単独で提供される回路であってもよいし、デジタルプロセッサのような追加的機能を有するさらに大きい回路に統合されてもよい。
【０００４】
図１に示した制御信号は以下のように動作する。ここで、“＃”は、それが付された信号がアサートされる論理レベルが論理ローレベルであることを意味する。チップイネーブル信号ＣＥ＃は選択制御を提供され、他の信号は複数個のメモリ装置に提供される。メモリコントローラ１００が信号ＣＥ＃をアサートすると、それに対して１つの装置のみが応答する。読み出しイネーブル信号ＲＥ＃は、メモリ装置２００に読み出しデータを実際にＩ／Ｏバスに駆動させる機能をする。書き込みイネーブル信号ＷＥ＃は、プラス遷移時に、メモリ装置２００にＩ／Ｏバスのアドレス、コマンド、または書き込みデータからラッチさせる機能をする。コマンドラッチイネーブル信号ＣＬＥは、印加時に、メモリ装置のＩ／Ｏポートにラッチされたデータをコマンドとして解釈させる機能をする。同様に、アドレスラッチイネーブル信号ＡＬＥは、印加時に、メモリ装置のＩ／Ｏポートにラッチされたデータをアドレスデータとして解釈させる機能をする。
【０００５】
入力／出力信号Ｉ／Ｏ０〜Ｉ／Ｏ７は、メモリコントローラによってコマンド、アドレス、および書き込みデータをメモリ装置２００に伝達するように駆動される。読み出し動作において、ＩＯ０〜ＩＯ７は、メモリ装置２００によって読み出しデータをメモリコントローラ１００に伝達するように駆動される。メモリコントローラ１００とフラッシュメモリ装置２００がＩ／Ｏバスを駆動しない時、それらは各々それらのドライバを高インピーダンス（ハイ−ｚ）状態に維持する。
【０００６】
最後に、フラッシュメモリ装置２００は、レディー／ビジー信号Ｒ／Ｂ＃でメモリコントローラ１００を駆動する機能を有する。メモリ装置２００は、メモリアレイへのデータのプログラム、データの削除、またはデータの読み出し時に、この信号をローとする。
【０００７】
図２は、システム２０のデータ読み出し動作におけるデータ伝達部分のタイミングダイアグラムである。図２に示した時間の周期に先行して、メモリコントローラ１００は、メモリ装置２００がそのメモリの特定ページのデータを読み出すようにメモリ装置２００に命令する。メモリアレイからアクセス要求された特定ページがビジーであることを示している間、フラッシュメモリ装置２００は信号Ｒ／Ｂ＃をローとする。Ｒ／Ｂ＃がハイ状態に戻ると、メモリコントローラ１００は、ＲＥ＃をロー（同時にＣＥ＃もロー）とすることが許可される。これによりメモリ装置２００がＩ／Ｏバスに第１データ要素Ｄｏｕｔ  Ｎを駆動する。以後、メモリコントローラ１００は、Ｉ／Ｏバスから出力データＤｏｕｔ  ＮをラッチしてＲＥ＃をハイとする。以後、メモリ装置２００は、Ｉ／Ｏバスをハイ−ｚ状態に戻し、新しい読み出しサイクルを待つ。
【０００８】
いくらかの時間パラメータは、バーストでどのぐらい速く連続的な読み出しが可能であるかを示す。時間パラメータｔＲＥＡは、最悪の場合、ＲＥ＃アクセス時間（ＲＥ＃  ａｃｅｅｓｓ  ｔｉｍｅ）、すなわち、メモリコントローラ１００がＲＥ＃をローとする時と、メモリ装置２００がＩ／Ｏバスに出力データＤｏｕｔ  Ｎを駆動し始める時との間の遅延を示す。時間パラメータｔＲＣは、装置によって提供されうる最も短い読み出しサイクル時間、すなわち、バーストにおける連続する読み出しの間の時間を示す。パラメータｔＲＣは、図示したように、一般的に二つのサブパラメータｔＲＰ、ｔＲＥＨを有する。時間パラメータｔＲＰは、最小読み出しパルス幅すなわち、ＲＥ＃の印加とデータラッチとの間の時間を示す。時間パラメータｔＲＥＨは、ＲＥ＃ハイホールド時間、すなわち、メモリコントローラ１００が連続する読み出しパルスの間でＲＥ＃をハイに維持させるべき最小時間を示す。
【０００９】
一般的に、メモリコントローラは、ＮＡＮＤフラッシュメモリ、特に、低電圧フラッシュメモリによって提供される速度より高いバス動作速度を提供することができる。短い読み出しサイクル時間を有するＮＡＮＤフラッシュメモリは、全体的なシステム性能の高速化において有利である。従来技術では、パルス幅ｔＲＰをアクセス時間ｔＲＥＡ以下に減少させることができないか、或いは、メモリ装置が要求されたデータをメモリコントローラのために駆動する前に、メモリコントローラが間違ったデータをラッチしてしまう、という問題点があった。
【特許文献１】韓国公開特許第２００４−５０２２７号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、読み出しイネーブル信号のサイクル時間を短縮可能にするＮＡＮＤフラッシュメモリ装置を提供することである。
【００１１】
本発明の他の目的は、変更可能なデータ出力モードを有するＮＡＮＤフラッシュメモリ装置を提供することである。
【００１２】
本発明の他の目的は、変更可能なデータ出力モードを有するＮＡＮＤフラッシュメモリ装置を含むメモリシステムを提供することである。
【課題を解決するための手段】
【００１３】
本発明の第１の側面は、フラッシュメモリ装置に係り、該装置は、読み出しイネーブル信号の印加に応答してデータ出力信号を提供する出力バッファと、前記読み出しイネーブル信号の印加に応答して出力フラッグ信号を印加し、前記読み出しイネーブル信号が少なくともホールドタイムの間の状態である時は前記出力フラッグ信号を遮断する判断回路と、
前記データ出力信号と出力イネーブル信号に連結され、前記出力イネーブル信号が印加された時は、出力ノードを前記データ出力信号で駆動し、その他の時は、前記出力ノードを高インピーダンス状態にするトライステート出力ドライバとを含み、少なくとも一つの読み出しモードにおいて、前記出力イネーブル信号が前記出力フラッグ信号に応答する。
【００１４】
本発明の第２の側面は、フラッシュメモリ装置に係り、該装置は、読み出しイネーブル信号の印加に応答してデータ出力信号を提供する出力バッファと、パイプライン読み出しモードと、非パイプライン読み出しモードとを含む少なくとも二つの読み出しモードを有することができる読み出しモード入力信号を生成するプログラム可能なモード回路と、前記読み出しモード入力信号と前記読み出しイネーブル信号に基づいて出力イネーブル信号を生成し、前記非パイプライン読み出しモードでは、前記出力イネーブル信号の遮断が前記読み出しイネーブル信号の遮断に応答してトリガされ、前記パイプライン読み出しモードでは、前記出力イネーブル信号の遮断がホールドタイムの間遮断されたまま残っている前記出力イネーブル信号によってトリガされる制御回路と、前記データ出力信号と前記出力イネーブル信号に連結され、前記出力イネーブル信号が印加された時は、出力ノードを前記データ出力信号で駆動し、それ以外の時は、前記出力ノードを高インピーダンス状態にするトライステート出力ドライバとを含む。
【００１５】
本発明の第３の側面は、メモリシステムに係り、該システムは、装置がメモリコントローラに読み出しデータを伝送するように前記装置に印加される読み出しイネーブル出力を有するメモリコントローラと、前記メモリコントローラからのアドレス、コマンド、および書き込みデータを伝送し、前記メモリコントローラに読み出しデータを伝送するための多重化されたメモリバスと、前記多重化されたメモリバスと前記読み出しイネーブル出力信号と連結され、パイプラインバースト読み出しモードを有するフラッシュメモリ装置とを備え、前記フラッシュメモリ装置は、前記読み出しイネーブル出力のｎ＋１番目の印加を受けた後、設定時間が経過するまで前記メモリコントローラにｎ番目の読み出しデータを伝送し、その後、前記フラッシュメモリ装置は、前記メモリコントローラにｎ＋１番目の読み出しデータを伝送し始め、前記フラッシュメモリ装置は、前記読み出しイネーブル出力のｎ番目の印加の遮断の後、ホールド時間内に前記読み出しイネーブル出力のｎ＋１番目の印加が入力されない場合に、前記メモリコントローラへのｎ番目の読み出しデータの伝送を止めて前記多重化されたメモリバスを解除する。
【００１６】
本発明の第４の側面は、フラッシュメモリ装置の動作方法に係り、該方法は、第１読み出しイネーブルの印加に応答して、フラッシュメモリ装置出力を要求されたデータワードで駆動する。この駆動は、第２読み出しイネーブルの印加によってフラッシュメモリ装置が次に要求されたデータワードで前記フラッシュメモリ装置出力を駆動するまで、または、前記フラッシュメモリ装置出力が高インピーダンス状態になる、前記第１読み出しイネーブルの印加の遮断の後のホールド時間の経過まで継続される。
【００１７】
本発明の第５の側面は、フラッシュメモリシステムの動作方法に係り、該方法は、フラッシュメモリ装置、メモリコントローラ、および前記フラッシュメモリ装置と前記メモリコントローラを連結するバスを含むフラッシュメモリシステムの動作方法において、前記メモリコントローラが前記フラッシュメモリ装置にｎ番目の読み出しイネーブル信号を印加する段階と、前記メモリコントローラがｎ番目の前記読み出しイネーブル信号を遮断する段階と、前記メモリ装置がｎ番目の前記読み出しイネーブル信号の印加に応答して前記バス上にｎ番目の読み出しデータを出力する段階と、前記メモリコントローラが前記フラッシュメモリ装置にｎ＋１番目の前記読み出しイネーブル信号を印加し、前記バス上のｎ番目の読み出しデータを読み出す段階と、前記メモリコントローラがｎ＋１番目の前記読み出しイネーブル信号を遮断する段階と、前記フラッシュメモリ装置がｎ＋１番目の前記読み出しイネーブル信号の印加に応答してバス上のｎ番目の読み出しデータｎをｎ＋１番目の読み出しデータに変更する段階と、前記メモリコントローラが前記バス上のｎ＋１番目の読み出しデータを読み出す段階と、前記メモリ装置が前記バスからｎ＋１番目の読み出しデータを消し、ｎ＋１番目の読み出しイネーブル信号の遮断を受けてからホールド時間の経過後に前記バスを高インピーダンス状態にする段階とを含む。
【００１８】
本発明の第６の側面は、不揮発性メモリ装置に係り、該装置は、トライステート出力ドライバと、パイプライン読み出し動作モードと非パイプラインバースト読み出し動作モードのうちの一つを選択する手段と、前記選択されたバースト読み出し動作モードに応答する前記トライステート出力ドライバの動作を制御するための制御手段とを含む。
【発明の効果】
【００１９】
本発明によれば、読み出しイネーブル信号のサイクル時間を短縮させることができる。
【発明を実施するための最良の形態】
【００２０】
この実施形態は、パイプラインバースト読み出しに関する機能を提供するフラッシュメモリ装置、システム、及びそれらの動作方法の説明を含む。パイプラインバースト読み出しにおいて、メモリコントローラでは、メモリセルを読み出すため二つの読み出しイネーブルの印加が必要である。読み出しイネーブルの１つ目の印加は、フラッシュメモリに要求されたデータワードでデータバスを駆動させる。なお、ワードはバス幅によって定義される。メモリコントローラは、２つ目の読み出しイネーブルの印加までは、データワードをラッチしない。フラッシュメモリが２つ目の読み出しイネーブルを受けた時に、データバスを次のデータワードで駆動し始めることが許容される。したがって、完全な読み出しサイクルは、図２で要求された半分の読み出しサイクルｔＲＰとは対照的に、データワードが要求された時とデータワードが有効であると期待される時との間に許容される。同一のバスドライバ特性において、ＲＥ＃アクセス時間（ＲＥ＃  ａｃｅｅｓｓ  ｔｉｍｅ）は、非パイプラインバースト読み出しに比べて、パイプラインバースト読み出しでは何ら重大ではなく、メモリ装置が非パイプラインバースト読み出しの速度の倍以上のバースト速度を提供することが可能である。他の長所として、好ましい実施形態は、メモリコントローラによって知られたように、同一の信号ラインを使用して、非パイプラインとパイプライン読み出し動作をともに提供することができる。
【００２１】
図３は、本発明の好ましい実施形態として提供された基礎的なパイプラインバースト読み出しを示している。図２のように、メモリアレイからの一つのページ読み出しが完了した後に、メモリ装置は、Ｒ／Ｂ＃がハイ状態に戻るようにする。以後、メモリコントローラは、ＲＥ＃をローに駆動し、メモリ装置がｔＲＥＡアクセス時間の後にＩ／Ｏバスを出力データＤｏｕｔ  Ｎで駆動するようにする。図２のように、メモリコントローラは、読み出しパルスｔＲＰ時間の後（この時、ＲＥ＃はハイに駆動される）には、出力データＤｏｕｔ  Ｎが有効ものとして期待されない。代わりに、メモリコントローラは、ＲＥ＃の２つ目の印加（ＲＥ＃の第１印加から時間ｔＲＣの後）の時に出力データＮをラッチする。
【００２２】
フラッシュメモリ装置がＲＥ＃の第２印加を受ける時、出力データＮ＋１のための第２アクセスサイクルを始める。期待されるパイプライン動作モードでは、メモリ装置の出力ドライバは、バースト動作の間はハイ−ｚ状態に移行することができないが、連続的なＲＥ＃印加によって一つのデータワードから次のワードにすぐ遷移する。このように、出力データＤｏｕｔ  Ｎ＋１は、第３ＲＥ＃印加までメモリコントローラにラッチされない。このような状態は、各々の連続的なデータワードの読み出しにも続く。
【００２３】
続いて、ＲＥ＃パルスを受け入れる間はメモリ装置が各々のデータワードでＩ／Ｏバスを駆動する場合において、バースト動作を終了させるためには、一般的にいくらかの規定が求められる。好ましい実施形態では、このような条件は、特定の最大ＲＥ＃ハイホールド時間ｔＲＥＨＳが超過すれば、メモリ装置の出力ドライバがハイ−ｚ状態に戻ることによって実現される。すなわち、図３において、出力データＤｏｕｔ Ｍは、ＲＥ＃がｔＲＥＨＳ秒より長くハイに戻っている場合に有効と見なさない。メモリコントローラは、例えば、ａ）最終ＲＥ＃印加からｔＲＣ秒の後であるか、最終ＲＥ＃遮断の後のｔＲＥＨＳ秒の経過以前に、追加的なＲＥ＃パルスの伝送なしに、出力データＤｏｕｔ  Ｍをラッチすること、又は、ｂ）出力データＭをラッチするように追加的なＲＥ＃を発生し、追加的なＲＥ＃パルスによってデータバスに置かれる出力データＭ＋１を無視すること、のいずれかの条件で動作することができる。
【００２４】
次に、パイプラインバースト読み出しに有用な回路実施形態を説明する。図４は、本発明の一実施形態のフラッシュメモリ装置２００＿１を示す。フラッシュメモリ装置２００＿１は、フラッシュメモリアレイ２１０、アドレスバッフア／ラッチ２２０、列デコーダ２３０、行デコーダ２４０、データレジスタ／感知増幅器２５０、Ｉ／Ｏバッファ／ラッチ２６０、グローバルバッファ２８０、制御回路３００、および出力ドライバ４００を含む。
【００２５】
フラッシュメモリ装置２００＿１の多くのブロックは、従来技術による装置と類似な機能を有する。制御回路３００と出力ドライバ４００の動作は、パイプラインバースト読み出し動作を提供するために修正される。好ましい実施形態において、他のブロックもパイプラインバースト読み出し動作を提供するために修正される。本発明の完全な理解のため、影響を受けないブロックの図示とともに、本発明の多様な実施形態によって影響を受ける特定ブロックがさらに詳細に図示される。この分野の通常の知識を有する者において、例えば、フラッシュメモリセル、ブロック、列デコーダ、行デコーダ、感知増幅器などは自明であり、このような要素の細部動作を理解することは、本発明において重要ではない。
【００２６】
フラッシュメモリ装置２００＿１のためのパイプラインバースト読み出し装置を図５のタイミングダイアグラムを参照して説明する。
【００２７】
制御回路３００は、ＣＥ＃がローである場合に、ＷＥ＃がローからハイへ遷移する瞬間において、Ｉ／Ｏポート上の現在値をグローバルバッファ２８０の方にラッチさせる。したがって、書き込みパルスWE＃の”１”のエッジで、００ｈ値（ここで、ｈは１６進法の表示を示す）が、グローバルバッファ２８０にラッチされる。このデータがラッチされる時、ＣＬＥにハイが印加されるので、データはコマンドとして解釈され、グローバルバッファ２８０からコマンドレジスタ２９０に伝達される。
【００２８】
書き込みパルスＷＥ＃の”２”、”３”、”４”、”５”、および”６”のエッジにおいて、ＣＥ＃はローであり、ＡＬＥはハイであり、Ｉ／Ｏバスに伝達されているデータはアドレスデータを示す。この実施形態の装置のためのアドレス規則によると、二つのサイクルの列アドレス索引語（address descriptors）ＣＡ１、ＣＡ２が々読み出しパルス２、３で受け取られ、三つのサイクルの行アドレス索引語（address descriptors）ＲＡ１、ＲＡ２、ＲＡ３が各々読み出しパルス４、５、６で受け取られる。ＡＬＥにハイが印加されると、このような索引語は、アドレス索引語として適切に解釈され、グローバルバッファ２８０からアドレスバッファとラッチ２２０に伝達される。アドレスフォーマットは、Ｉ／Ｏバス幅、メモリアレイ行、列、ページのサイズなどによって、装置ごとに変更されうる。
【００２９】
一旦、アドレス索引語がアドレスバッファとラッチ２２０にロードされれば、データ動作が実行され得る。図５において、書き込みイネーブルパルスＷＥ＃の”７”は、ＣＬＥの二番目の印加とともに、コマンドレジスタ２９０に読み出しコマンド３０ｈを伝達するために使用される。読み出しコマンドに応答して、メモリ装置２００＿１は、ビジーであることを示すためにＲ／Ｂ＃をローとし、以後に提供された行アドレスＲＡと列アドレスＣＡを使用してフラッシュメモリアレイ２１０からページ読み出しを開始する。要求されたページは、Ｉ／Ｏバッファ／ラッチ２６０に伝達され、Ｉ／Ｏバッファ／ラッチ２６０内のワードポインタは第１要求アドレスに設定される。この時、要求されたデータは、メモリコントローラに伝達されるように準備される。したがって、Ｒ／Ｂ＃はハイ値に戻る。
【００３０】
メモリコントローラは、Ｒ／Ｂ＃がハイであることを感知したある時間に、ＣＥ＃がローの間、ｎ番目の読み出しイネーブルパルスとともにＲＥ＃パルスを作る。制御回路３００は、要求の通りに、読み出しイネーブルパルスＲＥ＃のの下降エッジ”ｎ”を下解釈してＩ／Ｏバッファとラッチ２６０内の現在ポイントされたデータワード（内部データ出力バス上に示したＤｏｕｔ  Ｎ）でＩ／Ｏバスを駆動する。制御回路３００は、出力ドライバ４００にパイプライン出力イネーブル信号ＰＯＥを印加することによって応答する。出力ドライバ４００は、データ出力バスからの値Ｄｏｕｔ  ＮでＩ／Ｏバスを駆動することによって応答する。データは、ＲＥ＃のｎ番目の印加の後のｔＲＥＡ秒に現れる。この例で、ｔＲＥＡはｔＲＰより大きいように示されているが、データは、ＲＥ＃の印加の後に少なくともｔＲＣ秒の間は読み出されないので、タイミング上の厳格さは用供されない。ただし、パラメータｔＲＥＡは、適切な動作を維持するために、ｔＲＣより少なければならない。
【００３１】
少なくもｔＲＰ秒の間だけローのＲＥ＃パルスが生成され、少なくともｔＲＥＨ秒の間ＲＥ＃がハイに維持された後、メモリコントローラは、読み出しイネーブルパルスＲＥ＃の”ｎ”の下降エッジから少なくともｔＲＣ秒が経過したことを条件として、ＲＥ＃を再びローに駆動することができる。メモリコントローラは、Ｉ／ＯバスからデータＤｏｕｔ  Ｎをラッチする間に、読み出しイネーブルパルスｎ＋１を開始する。
【００３２】
制御回路３００は、読み出しイネーブルパルスＲＥ＃の”ｎ＋１”の下降エッジを探し、Ｉ／Ｏバッファ／ラッチ２６０に、出力データＤｏｕｔ  Ｎ＋１に内部ポインタを増加させる信号を送り、データ出力バスに出力データＤｏｕｔ  Ｎ＋１を出力させる。内部パイプライン出力イネーブル信号ＰＯＥは、この動作の間印加されたままであり、これによりトライステート出力ドライバ４００は、ハイ−ｚ状態に移行することなく出力データＮ＋１を駆動する状態に遷移する。
【００３３】
読み出しイネーブルパルスＲＥ＃＝”ｎ＋１”が図示された有効な読み出しイネーブルパルスＲＥ＃＝”ｎ”の状態と同じであると仮定すれば、メモリコントローラは、メモリ装置に対して、新しい読み出しイネーブルパルスＲＥ＃＝”ｎ＋２”を駆動することができる。メモリコントローラは、読み出しイネーブルパルスＲＥ＃＝”ｎ＋２”を開始しながら、Ｉ／Ｏバスから出力データＤｏｕｔ  Ｎ＋１をラッチすることができる。
【００３４】
パイプラインバースト読み出し動作は、メモリメモリコントローラが必要な最終データ値（出力データＤｏｕｔ  Ｍまたは出力データＤｏｕｔ  Ｍ＋１）を受け取るまで、このような状態を維持することができる。以下では、パイプラインバースト読み出し動作を終了するための方法を説明する。
【００３５】
ｍ＋１番目の読み出しイネーブルパルスＲＥ＃の下降エッジとほぼ同時に、メモリコントローラは、Ｉ／Ｏバスから出力データＤｏｕｔ  Ｍをラッチする。Ｉ／Ｏバスを出力データＤｏｕｔ Ｍ＋１で駆動するように、メモリ装置は、要求の通りにｍ＋１番目の読み出しイネーブルパルスを解釈する。メモリ装置はＩ／Ｏバスを出力データＤｏｕｔ  Ｍ＋１で駆動し、準備されないｍ＋２番目の読み出しイネーブルパルスＲＥ＃を待つ。
【００３６】
メモリコントローラは、ｍ＋２番目の読み出しイネーブルパルスＲＥ＃を開始しないデータ有効周期の間、出力データＤｏｕｔ  Ｍ＋１を無視するか、出力データＭ＋１をラッチするかを選択されることができる。同時に、制御回路３００は、ｍ＋１番目の読み出しイネーブルパルスＲＥ＃の上昇エッジを探して時間の経過を評価する。時間周期ｔＲＥＨＳがｍ＋２番目の読み出しイネーブルパルスＲＥ＃の下降エッジなしに経過すれば、制御回路３００はＰＯＥを遮断し、トライステート出力ドライバ４００をハイ−ｚ状態にさせる。メモリコントローラは、メモリ装置がＩ／Ｏバスを解除するように、ｔＲＥＨＳ秒の間ＲＥ＃をハイに維持することが必要であり、その後、メモリコントローラは、新しいコマンドを開始することができる。
【００３７】
図６は、制御回路３００内の回路の一部を示している。制御回路３００は、出力ドライバ４００に対する出力イネーブル信号ＰＯＥを生成するのに使用される。制御回路３００は、ＣＥ＃とＲＥ＃に基づいて内部読み出しイネーブル信号ＩＲＥを生成するためのｎＲＥバッファ３１０、入力としてＩＲＥを受ける判断回路３２０、マルチプレクサ選択信号ＥＤＯ＿ＥＮに基づいて判断回路３２０の出力とＩＲＥとのうちの一つを選択するための２：１マルチプレクサ３３０、および、少なくともマルチプレクサ３３０の出力に基づいて出力イネーブル信号ＰＯＥを生成するための出力データ制御回路３４０を含む。このブロックの各々の機能を順に説明する。
【００３８】
図７は、ｎＲＥバッファ３１０の一構成例を示していて、この構成例では、二つの入力ＮＯＲゲートＧ１、インバータＩ１で構成されている。外部信号ＣＥ＃、ＲＥ＃は各々ＮＯＲゲートＧ１の二つの入力に各々連結される。ＮＯＲゲートＧ１の出力はインバータＩ１の入力に提供され、インバータＩ１の出力は内部読み出しイネーブル信号ＩＲＥに提供される。
【００３９】
この動作を説明すると、ＩＲＥは、ＣＥ＃とＲＥ＃がともにローに度にローに遷移する。ＣＥ＃がＲＥ＃パルスの間メモリコントローラによってローに維持されると仮定すれば、ＩＲＥはＲＥ＃に従う。
【００４０】
図８は、判断回路３２０の一構成例を示していて、この構成例では、遅延要素３２２と二つの入力ＮＡＮＤゲートＧ２で構成される。内部読み出しイネーブル信号ＩＲＥは、遅延要素３２２の入力とＮＡＮＤゲートＧ２の一つの入力として提供される。遅延要素３２２の出力は、信号“Ｂ”として図示されていて、ＮＡＮＤゲートＧ２の二番目の入力として提供される。ＮＡＮＤゲートＧ２は信号ＤＯＵＴ＿ＦＬＡＧを生成する。
【００４１】
動作を説明すると、ＤＯＵＴ＿ＦＬＡＧは、ＩＲＥとＢのうちの少なくとも一つがローである時、その期間だけハイになる。ＩＲＥが遅延周期より長いハイを維持すると仮定すれば、回路３２０は、ＩＲＥがローになることに対してＤＯＵＴ＿ＦＬＡＧをハイに駆動することによって応答する。遅延要素３２２がＩＲＥのローパルスより短いと仮定すれば、信号Ｂは、ＩＲＥがハイに戻る前にローに遷移し、これによって、ＤＯＵＴ＿ＦＬＡＧはハイに維持される。このような状態下で、ＤＯＵＴ＿ＦＬＡＧは、ＩＲＥがトグルされているだけハイに止まっており、一方、信号ＩＲＥがハイに戻り、遅延要素３２２の周期より長くハイに止まったら、ローに戻る。
【００４２】
判断回路３２０の他の構成例も可能である。機能上、判断回路は、第１読み出しイネーブルパルスを受けてデータ出力をイネーブルさせ、そして、周期ｔＲＥＨＳの間に読み出しイネーブル信号が少なくとも１回トグルする期間だけデータ出力をイネーブルさせるべきである。新しい読み出しイネーブル信号が現れることなく周期ｔＲＥＨＳが経過すると、判断回路の出力状態がローに変わる。周期ｔＲＥＨＳの長さは、設計上のパラメータであり、読み出しサイクル時間の好ましい範囲内の正しい動作を提供するため調整され得る。
【００４３】
図９は、マルチプレクサ３３０の一構成例を示していて、この構成例は、インバータＩ２、Ｉ３と、伝送ゲートＴＧ１、ＴＧ２を含む。Ｉ２は。入力信号ＩＲＥを反転させ、伝送ゲートＴＧ１の入力に対して、その反転された信号を提供する。入力信号ＤＯＵＴ＿ＦＬＡＧは、伝送ゲートＴＧ２の入力として提供される。伝送ゲートＴＧ１、ＴＧ２の出力は出力Ａに共通に連結される。
【００４４】
Ｉ３は、制御信号ＥＤＯ＿ＥＮを反転させる。ＥＤＯ＿ＥＮとインバータＩ３の出力は、伝送ゲートＴＧ１、ＴＧ２を制御する。ＥＤＯ＿ＥＮがローである時は、ＴＧ１は、その入力を出力Ａに伝達し、ＥＤＯ＿ＥＮがハイである時は、ＴＧ２は、その入力を出力Ａに伝達する。したがって、ＥＤＯ＿ＥＮは、ＩＲＥ（反転された）またはＤＯＵＴ＿ＦＬＡＧのうちの一つを選択的に出力Ａに伝送させるために使用される。
【００４５】
ＥＤＯ＿ＥＮは、二つのバースト読み出し動作モードを切り替えるために便利である。ＥＤＯ＿ＥＮがローである時は、バースト読み出し動作は従来の技術と類似に実行されうる。ＥＤＯ＿ＥＮがハイである時は、パイプラインバースト読み出し動作が実行されうる。
【００４６】
種々の方法がＥＤＯ＿ＥＮを制御するため使用され得る。簡単な方法を挙げると、外部メモリ装置ピンは、ＶｃｃまたはＶｓｓで接続され得るか、スイッチ可能な入力に接続され得る。好ましくは、ＥＤＯ＿ＥＮは、現在の信号ラインを使用してメモリコントローラから制御され得る。図１０に示したように、コマンドレジスタ２９０は、コマンドデコーダ２９２、ＥＤＯ＿ＥＮモードレジスタ２９４、およびパワーアップ探知器２９６を含む。パワーアップ探知器２９６は、パワーアップ周期の間ＰＯＲ信号を生成する。ＰＯＲ信号は、論理ロー状態にＥＤＯ＿ＥＮモードレジスタ２９４を設定して（または特別な応用例では、論理ハイ状態）、装置は特定のバースト読み出しモード状態になる。
【００４７】
次に、コマンドデコーダ２９２は、メモリコントローラが第１バースト読み出し動作タイプの使用を要求するコマンド信号ＣＭＤを受ければ、コマンドデコーダ２９２は、ＥＤＯ＿ＥＮモードレジスタ２９４を論理ロー状態に調整する。また、コマンドデコーダ２９２は、メモリコントローラが第２バースト読み出し動作タイプの使用を要求するコマンド信号ＣＭＤを受ければ、コマンドデコーダ２９２は、ＥＤＯ＿ＥＮモードレジスタ２９４を論理ハイ状態に調整する。コマンドシグナルＣＭＤは、モードセッティングコマンドであり得る。選択的に、二つの異なる読み出しコマンドタイプが使用され得る。メモリコントローラが第１読み出しコマンドタイプを示す時、ＥＤＯ＿ＥＮモードレジスタ２９４は論理ロー状態に調整され、メモリコントローラが第２読み出しコマンドタイプを示す時、ＥＤＯ＿ＥＮモードレジスタ２９４は論理ハイ状態に調節される。
【００４８】
図１１は、図６に示した出力データ制御回路３４０の一構成例を示す。この構成例では、出力データ制御回路３４０は二つの直列インバータＩ４、Ｉ５で構成され、マルチプレクサ３３０のバッファ出力Ａによって出力イネーブル信号ＰＯＥが提供される。マルチプレクサ３３０が反転されたＩＲＥを選択する時、ＣＥ＃とＲＥ＃はローであれば、出力イネーブルＰＯＥはハイであり、他の場合には、出力イネーブルＰＯＥはローである。出力ドライバは、ＤＡＴＡ状態を有する図３に従って制御され、この時、ＲＥ＃はローであり（そしてチップは選択されている）、他の場合はハイ−ｚ状態である。マルチプレクサ３３０がＤＯＵＴ＿ＦＬＡＧを選択する時、出力イネーブルＰＯＥは、ＣＥ＃とＲＥ＃が共にローである時、ハイに遷移し、出力ドライバはＤＡＴＡ状態に置かれる。ＰＯＥは、時間ｔＲＥＨＳ内にＲＥ＃がトグル（チップが選択される間）される長さだけハイ状態に維持される。ＰＯＥは、最終ＲＥ＃のプラス遷移の後ｔＲＥＨＳ秒の間ハイ状態に維持され、以後ロー状態に遷移する（出力ドライバはハイ−ｚ状態）。
図１２は、出力ドライバ４００の一つのビットラインｉの一構成例を示し、他のビットラインは同一の方法で実施される。ビットラインｉ出力ドライバは、二つの入力ＮＡＮＤゲートＧ３、インバータＩ６、二つの入力ＮＯＲゲートＧ４、ｐチャンネルドライバトランジスタＭ２、およびｎチャンネルドライバトランジスタＭ３で構成される。Ｉ／Ｏバッファとラッチ２６０からのデータ出力ビットライン値Ｄｏｕｔ  ｉは、ゲートＧ３、Ｇ４の一つの入力として提供される。制御回路３００から、出力イネーブルＰＯＥは、ＮＡＮＤゲートＧ３の他の入力とインバータＩ６の入力として提供される。インバータＩ６の出力は、ＮＯＲゲートＧ４の二番目の入力として提供される。
【００４９】
ＮＡＮＤゲートＧ３の出力は、ｐチャンネルドライブトランジスタＭ２のゲートを駆動する。そして、ＮＯＲゲートＧ４の出力は、ｎチャンネルドライブトランジスタＭ３のゲートを駆動する。ｐチャンネルドライブトランジスタＭ２のソースはＶｃｃに、ドレインは入力／出力バスラインＩ／Ｏ  ｉに連結される。ＮチャンネルドライブトランジスタＭ３のソースはＶｓｓに、ドレインは入力／出力バスラインＩ／Ｏ  ｉに連結される。したがって、Ｍ２がオンである時、Ｉ／Ｏ  ｉはハイであり、Ｍ３がオンである時、Ｉ／Ｏはローである。そして、Ｍ２とＭ３が共にオフである時、出力ドライバはハイ−ｚ状態である。
【００５０】
出力ドライバ回路は以下のように動作する。ＰＯＥがローである時、ＮＡＮＤゲートＧ３は出力データｉの状態と関係なしにハイ出力を有し、ｐチャンネルドライブトランジスタＭ２はオフである。ＰＯＥがローである時、ＮＯＲゲートＧ４は出力データｉＮＯ状態と関係なしにロー出力を有し、ｎチャンネルドライブトランジスタＭ３はオフであり、出力ドライバはハイ−ｚ状態である。
【００５１】
ＰＯＥがハイである時、ドライバ出力は出力データｉに従って決められる。出力データｉがハイである時、ＮＡＮＤゲートＧ３はロー出力を生成し、ドライブトランジスタＭ２を駆動してＩ／Ｏ  ｉはハイになる。そして、出力データｉがローである時、ＮＯＲゲートＧ４はハイ出力を生成し、ドライブトランジスタＭ３を駆動してＩ／Ｏ  ｉはローになる。パイプラインまたは非パイプラインバーストモードのうちの一つによって制御され得るＰＯＥによって、出力ドライバ４００は二つのモードが提供され得る。
【００５２】
上記の多くの機能上のブロックは他の機能性と統合することができる。例えば、図６に示した出力データ制御３４０は、マルチプレクサ３３０の出力ＡでＰＯＥを制御するために他の状態情報を使用することができる。図１３は、このような構成例を図示していて、３−入力ＯＲゲートＧ５、３−入力ＮＯＲゲートＧ６、二つの入力ＮＡＮＤゲートＧ７、Ｇ８、および二つのインバータＩ７、Ｉ８で構成されている。
【００５３】
図１３では、ＰＯＥは、出力データが準備されるまでディセーブルされている。フラッシュメモリアレイ２１０からの通常の読み出し時は、読み出しコントロール回路４５０は、データが信号ＳＥＮＳＥ＿ＥＮＤの印加によって有効にすることができることを示す。メモリコントローラは、状態情報、すなわち、最終プログラムまたは削除機能完了を要求するために７０ｈコマンドを発行することができる。このようなデータは、メモリアレイから読み出されないので、コマンドレジスタ２９０は、状態情報がＩ／Ｏバス上に駆動されて準備されたことを知らせるための７０ｈフラッグを印加することができる。メモリコントローラは、メーカーコード、装置コード、チップ番号、セルタイプ、ページサイズ、余裕空間サイズ、およびデータ構造のような装置ＩＤ情報を要求するため９０ｈコマンドを発行することができる。このようなデータは、メモリアレイから読み出されないので、コマンドレジスタ２９０はＩＤ情報がＩ／Ｏバス上に駆動されて準備されたことを知らせるための９０ｈフラッグを印加することができる。
【００５４】
ＯＲゲートＧ５の入力は、７０ｈフラッグ、９０ｈフラッグ、およびＳＥＮＳＥ＿ＥＮ信号である。ＯＲゲートＧ５の出力は、ＮＡＮＤゲートＧ８と直列であるインバータＩ８を経てＰＯＥを生成し、ＰＯＥ信号は、７０ｈフラッグ、９０ｈフラッグ、およびＳＥＮＳＥ＿ＥＮ信号のうちのいずれか一つでも印加されなければ生成されない。データが伝達のために準備されていない時にメモリコントローラが読み出し動作を要求すれば、出力ドライバはハイ−ｚ状態を維持する。
【００５５】
図１３の出力データ制御３４０は、メモリコントローラがＩ／Ｏバス上へのデータ駆動を試みる時、ＰＯＥをディセーブルする回路図を含む。ＮＯＲゲートＧ６は、内部アドレスラッチイネーブル信号ＩＡＬＥ、内部コマンドラッチイネーブル信号ＩＣＬＥ、および内部書き込みイネーブル信号ＩＷＥを入力とし、それの出力をＮＡＮＤゲートＧ７と直列のインバータＩ７の一つの入力として提供する。マルチプレクサ３３０出力信号Ａは、ＮＡＮＤゲートＧ７の他の入力として提供される。したがって、ＰＯＥは、メモリコントローラがＩ／Ｏバスにデータを駆動するように試みる時は、ディセーブルされる。
【００５６】
以上の実施形態は例示に過ぎない。また、ここで説明しなかった他のフラッシュメモリの構成は、前記の実施形態に結合されうる。また、例えば、マルチプレクサ３３０とそれが属する回路は、フラッシュメモリ装置が非パイプライン読み出し動作の提供しない場合には不要である。また、前記の回路機能の部分的分割は、一つの例に過ぎず、他の構造的配列も可能である。
【００５７】
ここに示した好ましい構成のための他の選択的な実施形式も多く存在する。重要ではない変形と細部的実施は本発明の実施の範囲内であり、特許請求の範囲内に属する。
【図面の簡単な説明】
【００５８】
【図１】本発明が適用されうるメモリコントローラとＮＡＮＤフラッシュメモリを含むフラッシュメモリシステムを示す図である。
【図２】従来技術によるフラッシュメモリ非パイプラインバースト読み出し動作を示す図である。
【図３】本発明の好ましい実施形態のフラッシュメモリ非パイプラインバースト読み出し動作を示す図である。
【図４】本発明の好ましい実施形態のフラッシュメモリ装置のブロック図である。
【図５】本発明の好ましい実施形態のパイプラインバースト読み出し動作のタイミング図である。
【図６】図４の制御回路の一構成例を示す図である。
【図７】図６のｎＲＥバッファの一構成例を示す図である。
【図８】図６の判断回路の一構成例を示す図である。
【図９】図６のマルチプレクサの一構成例の回路図である。
【図１０】本発明の好ましい実施形態のバーストリード動作モードをセッティングするためのブロックダイアグラム形態の回路図である。
【図１１】図６の出力データ制御回路の一構成例を示す図である。
【図１２】図４の出力ドライバの一つのビットラインの好ましい回路図である。
【図１３】図６の出力データ制御回路の他の実施形態の回路図である。
【図１】
2005044499.tif 000003
【図２】
2005044499.tif 000004
【図３】
2005044499.tif 000005
【図４】
2005044499.tif 000006
【図５】
2005044499.tif 000007
【図６】
2005044499.tif 000008
【図７】
2005044499.tif 000009
【図８】
2005044499.tif 000010
【図９】
2005044499.tif 000011
【図１０】
2005044499.tif 000012
【図１１】
2005044499.tif 000013
【図１２】
2005044499.tif 000014
【図１３】
2005044499.tif 000015