(57)【要約】【課題】単一のドライバでアドレス指定可能なメモリモジュールの数を増し、所望の数のメモリモジュールをアドレス指定するためのドライバが占める面積を減らす。【解決手段】メモリモジュールアドレスバス用回路は、分岐点（３１５）を有しドライバ（３０５）と該分岐点との間に減衰インピーダンス（３５０）を有する伝送線（３２０）と、前記減衰インピーダンスと前記分岐点との間で前記伝送線に接続された一端を有する終端インピーダンス（３７０）とを備える。前記伝送線は前記分岐点から複数の分岐（３２０ｃ、３２０ｄ）を有し、それらの分岐は、少なくとも１つのメモリモジュールインタフェース（３３０）に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
分岐点を有し、ドライバと該分岐点との間に減衰インピーダンスを有する伝送線と、
前記減衰インピーダンスと前記分岐点との間で前記伝送線に接続された一端を有する終端インピーダンスと、
を備え、
前記伝送線は前記分岐点から複数の分岐を有し、
前記分岐は、少なくとも１つのメモリモジュールインタフェースに接続されることを特徴とする、メモリモジュールアドレスバス用回路。
【請求項２】
前記伝送線は単方向であることを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項３】
前記分岐は２つのメモリモジュールインタフェースに接続されることを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項４】
前記分岐は３つのメモリモジュールインタフェースに接続されることを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項５】
前記分岐は４つのメモリモジュールインタフェースに接続されることを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項６】
前記分岐点から前記終端インピーダンスの前記一端までの距離は、前記分岐の長さよりも長いことを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項７】
前記終端インピーダンスの前記一端は前記減衰インピーダンスに接続されることを特徴とする、請求項１記載のメモリモジュールアドレスバス用回路。
【請求項８】
メモリモジュールをアドレス指定するためのシステムにおいて、
バスコントローラと、
分岐点を有し、ドライバと該分岐点との間に直列インピーダンスを有する伝送線と、
前記直列インピーダンスと前記分岐点との間で前記伝送線に接続された第１端、および終端電圧端子に接続された第２端を有する並列インピーダンスと、
を備え、
前記伝送線は前記分岐点からの複数の分岐を有し、前記分岐は少なくとも１つのメモリモジュールインタフェースに接続されることを特徴とする、メモリモジュールをアドレス指定するためのシステム。
【請求項９】
前記分岐の２つは前記分岐点からほぼ同じ長さを有することを特徴とする、請求項８記載のメモリモジュールをアドレス指定するためのシステム。
【請求項１０】
前記分岐は２つのメモリモジュールインタフェースに接続されることを特徴とする、請求項８記載のメモリモジュールをアドレス指定するためのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータシステムの分野に関する。特に、本発明の実施形態は、正確なタイミングを維持しながら、同じバス上の複数のコンピュータメモリモジュールをアドレス指定するための回路およびシステムに関する。
【背景技術】
【０００２】
図１は、いくつかのメモリモジュール１１０をアドレス指定する従来の回路１００を示す。たとえば、図１の構成は、ダブルデータレート（ＤＤＲ）シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）に使用することができる。通常、該構成は、図１に示すように一緒にデイジーチェイン接続された２つから４つのデュアルインラインメモリモジュール（ＤＩＭＭ）からなる。
【０００３】
問題となる反射を回避し、アドレス信号を適切に終端させるために抵抗器が使用される。ドライバ１２５とメモリモジュール１１０の間の直列抵抗器１２０が、メモリモジュール１１０から戻ってくる反射信号を減衰させる役割を果たす。終端電圧（Vterm）１４０に接続された並列抵抗器１３０は、信号を適切に終端させる役割を果たし、通常、伝送線１５０のインピーダンスに整合するインピーダンスを有する。
【０００４】
このような従来のシステムは、メモリモジュール１１０の数が４個以下のメモリモジュール１１０に制限される場合にうまく機能する。しかし、常により多くのメモリに対する要望があり、単一ドライバによりすべてアドレス指定可能なメモリモジュールを５個以上一緒に設置したいという要望が生まれている。残念なことに、５個以上のモジュールが図１の構成でデイジーチェイン接続されると、メモリモジュール１１０間の距離により許容できないスキューが発生する。すなわち、与えられたタイミング計画では、アドレス信号が最初のメモリモジュールから５番目以降のメモリモジュールまで伝搬するための時間が長すぎる。
【０００５】
システム全体でのメモリモジュールの数を増大させる従来の一技法は、タイミング計画内でさらに数個のメモリモジュールをアドレス指定することができるように、システムにさらなるドライバを追加するというものである。しかしこの解決策は、追加のドライバ用に、多くのコンピュータシステムでは限られているスペースがさらに必要であることから望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、コンピュータシステムにおいてメモリをアドレス指定する従来の方法に伴う１つの問題は、タイミングスキューにより、単一のドライバを使用してアドレス指定することが可能なメモリモジュールの数が制限されることである。従来の技法に伴う別の問題は、所望の数のメモリモジュールをアドレス指定するために必要な数のドライバに必要なスペースが大きすぎるということである。本発明は、それらの問題を解決あるいは軽減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、重負荷のメモリモジュールアドレスバス用回路およびメモリモジュールをアドレス指定するシステムに関する。１実施形態では、該回路は、分岐点を有し、ドライバと分岐点との間に減衰インピーダンスを有する伝送線を備える。該回路はまた、減衰インピーダンスと分岐点との間で伝送線に接続された一端を有する終端インピーダンスを有する。伝送線は分岐点からの分岐を有する。各分岐は、少なくとも１つのメモリモジュールインタフェースに接続される。
【０００８】
本明細書に組み込まれ、本明細書の一部をなす添付図面は、本発明の実施形態を示し、説明と併せて本発明の原理を説明する役割を果たす。
【発明を実施するための最良の形態】
【０００９】
正確なタイミングを維持しながら、同じバス上の複数のコンピュータメモリモジュールをアドレス指定するための回路およびシステムである本発明の実施形態についての以下の詳細な説明では、本発明の完全なる理解を可能にするためにいくつかの特定の詳細が述べられている。しかし、本発明の実施形態は、こういった特定の詳細なしで、または代替の要素もしくは方法を使用することによって実施することも可能である。一方で、既知の方法、手順、構成要素、および回路については、本発明の態様を不必要に曖昧にしないために詳細に説明していない。
【００１０】
本発明の実施形態は、従来の解決策と比較して、正確なタイミングを維持しながら、同じバス上の複数のコンピュータメモリモジュールをアドレス指定する際のスキューを低減する。本発明の実施形態は、単一のドライバを使用して５個以上のメモリモジュールをアドレス指定する。本発明の実施形態では、終端抵抗器をアドレス指定されているメモリモジュールから比較的離して設置することができる。したがって、本発明の実施形態は、終端抵抗器の位置を選択する際により多くの自由度を提供する。
【００１１】
図２は、本発明の一実施形態による、メモリモジュール３４０（個別に３４０ａ〜３４０ｈと付番）にアクセスするための回路２００である。回路２００は、タイミングスキューを増大させることなく、図１の従来の回路と比較して、アドレス指定されるメモリモジュールの数を２倍にすることができる。さらに、減衰インピーダンスおよび終端インピーダンスの構成により、メモリモジュール３４０をアドレス指定するのに十分な信号の完全性を有する信号伝送が可能である。
【００１２】
回路２００は、一端でドライバ３０５に接続される伝送線３２０（個別に３２０ａ〜３２０ｄと付番）を有し、メモリモジュール３４０を受け取ることが可能なインタフェース３３０に接続される。伝送線３２０は、本発明の実施形態では単方向である。伝送線３２０は分岐点３１５を有し、分岐点３１５から伝送線の２つの分岐３２０ｃ、３２０ｄが延びる。第１の分岐３２０ｃは分岐点３１５からメモリモジュールコネクタ３４０ａに延びる。第２の分岐３２０ｄは分岐点３１５からメモリモジュールコネクタ３４０ｈに延びる。第１の分岐３２０ｃはメモリモジュールコネクタ３４０ａ、３４０ｂ、３４０ｃ、および３４０ｄに電気的に接続する。第２の分岐３２０ｄは、メモリモジュールコネクタ３４０ｅ、３４０ｆ、３４０ｇ、および３４０ｈに電気的に接続する。したがって、分岐３２０ｃおよび３２０ｄのそれぞれが４個のメモリモジュールをアドレス指定するのに使用することで、単一のドライバ３０５を使用して８個のメモリモジュール３４０をアドレス指定する。したがって、単一のドライバ３０５によりアドレス指定することができるメモリモジュール３４０の数は、依然として正確なタイミングを維持しながら、図１の従来の回路の２倍である。伝送線の２つの分岐３２０ｃ、３２０ｄは、本明細書ではアドレス線とも呼ばれる。本発明の実施形態は、２つのみの分岐を有する伝送線に限定されない。
【００１３】
引き続き図２を参照すると、伝送線３２０は直列減衰インピーダンス３５０を備える。減衰インピーダンス３５０は、ドライバ３０５に接続された伝送線区間３２０ａと、減衰インピーダンス３５０と分岐点３１５の間にある伝送線区間３２０ｂとの間にある。回路２００は、減衰インピーダンス３５０と分岐点３１５との間にある伝送線３２０上の節点３６５に接続された一端を有する並列終端インピーダンス３６０も有する。終端インピーダンス３６０は、本発明の一実施形態では減衰インピーダンス３５０に接続される。しかし、介在する要素が全くない状態で減衰インピーダンス３５０および終端インピーダンス３６０を接続する必要はない。終端インピーダンス３６０の他端は終端電圧３７０に接続される。
【００１４】
手短に図１を参照すると、プルアップ並列終端抵抗器１３０の目的は、伝送線１１５の終わりで信号を終端させることである。したがって、メモリモジュールのドライバと同じ側に並列終端抵抗器を設置することを直ぐに思いつくとは考えられない。ここで図２を参照すると、終端インピーダンス３６０は、メモリモジュール３４０のドライバ３０５と同じ側に設置されている。指摘したように、直列減衰インピーダンス３５０および並列終端インピーダンス３６０の組合せにより、メモリモジュール３４０からの反射が、並列終端抵抗器３６０とドライバ３０５との間にある伝送線区間３２０ａのドライバ３０５に戻ることを回避する、または少なくとも低減する。並列終端抵抗器３６０と分岐点３１５の間にある伝送線３２０ｂの領域、ならびに伝送線の分岐３２０ｃおよび３２０ｄ上には、いくらかの反射が存在する場合がある。
【００１５】
しかし、本発明の実施形態は、並列終端抵抗器３６０とメモリモジュール３４０との
間の反射が信号の完全性についての大きな問題を生じないように構成される。たとえば、メモリモジュール３４０は、代表的な信号の波長に比べて互いに非常に接近して設置される。
【００１６】
伝送線３２０は、本発明による実施形態では、伝送線３２０の様々な分岐において対称の構成を実現するように分岐点において分岐する。したがって、対称なことにより、メモリモジュールをアドレス指定する際にスキューが低減されるのみならず、設計段階およびテスト段階においてシステムを解析する複雑さが低減される。
【００１７】
図１の従来の回路では、抵抗器１２０、１３０はメモリモジュール１１０の近くにあるべきである。しかし、システム設計によっては、減衰インピーダンスおよび終端インピーダンスをメモリモジュール付近に設置することは実際的ではない、または可能でさえない場合がある。本発明の実施形態では、減衰インピーダンスおよび終端インピーダンスはメモリモジュールから離れた距離のところにあってもよい。本発明の一実施形態では、終端インピーダンス３６０が伝送線３２０に接続する節点３６５から分岐点３１５までの距離は、伝送線の分岐３２０ｃ、３２０ｄの長さよりも長い。
【００１８】
さらに、本発明の実施形態では、直列減衰インピーダンス３５０および並列終端インピーダンス３６０の構成が、図１の従来の回路では提供されない伝送線３２０上の信号の大きさを制御するにあたり柔軟性を提供する。直列減衰インピーダンス３５０および並列終端インピーダンス３６０は分圧器を形成する。本発明の一実施形態によれば、直列減衰インピーダンス３５０および並列終端インピーダンス３６０に適当なインピーダンス値を選択することにより、伝送線３２０上の信号の大きさが制御される。
【００１９】
分かりやすくするために、図２には１組の構成要素しか示していない。本発明の実施形態は、各メモリモジュールインタフェース３３０の別個のピンにアドレスデータをそれぞれ送るためのいく組かの構成要素を有する。
【００２０】
図２に示すよりも多数または少数のメモリモジュールコネクタ３３０が存在してもよい。さらに、すべてのメモリモジュールコネクタ３３０がメモリモジュール３４０を収容する必要もない。
【００２１】
さらに、減衰インピーダンスおよび終端インピーダンスは、メモリモジュールの端ではなくメモリモジュールコネクタの側に設置することもできる。たとえば、図１の従来の回路を参照すると、直列減衰抵抗器１２０はメモリモジュール１１０のチェインの一端に隣接し、並列終端抵抗器１３０はメモリモジュール１１０のチェインの他端にある。図３Ａを参照すると、直列減衰インピーダンス３５０および並列終端インピーダンス３６０は、メモリモジュール３４０のチェインの側に隣接して設置されている。
【００２２】
図３Ａでは、直列減衰インピーダンス３５０および並列終端インピーダンス３６０は、メモリモジュール３４０のチェインの中央付近にある。しかし、インピーダンスは最初から最後のメモリモジュール３４０の端に沿っていずれの場所に設置してもよい。図３Ｂでは、直列減衰インピーダンス３５０および並列終端インピーダンス３６０は、チェイン中の１番目と２番目のメモリモジュール３４０の間の点で、メモリモジュール３４０のチェインの側に隣接して設置されている。減衰インピーダンス３５０および並列終端インピーダンス３６０を分岐点３１５付近に設置する必要はなく、本発明の実施形態は、図１の従来の回路よりもインピーダンスを設置するにあたり、より大きな自由を提供する。したがって、図３Ａおよび図３Ｂの実施形態は、直列減衰インピーダンス３５０および並列終端インピーダンス３６０（および終端電圧Ｖt）が採り得る多くの位置の例である。
【００２３】
本発明の実施形態では、伝送線３２０上で伝送される波形は、データ信号として使用される方形波である。すなわち、波形の上昇エッジまたは下降エッジはクロック制御のために使用されない。したがって、波形の上昇エッジおよび下降エッジは重要ではない。しかし、波形の頂部および底部は、データ値が正確に登録されるのに重要である。波形のエッジにいくらかの変形がある場合であっても、波形の頂部および底部が重大な歪みを受けていない場合、データ値は引き続き正確に解釈される。たとえば、波形の頂部および底部が回路３００中のメモリモジュール３４０の仕様内である場合、データ値は引き続き正確に解釈される。本発明は、波形の上部および底部が、不正確な値の登録を引き起こさないように十分小さな歪みを有する波形を提供する。
【００２４】
図４は、本発明の一実施形態による、メモリモジュールにアクセスするためのシステム５００の側面図である。図４は、プリント回路基板に対する減衰インピーダンスおよび終端インピーダンスの考えられる１つの設置例を示している。システム５００は、減衰インピーダンス３５０および終端インピーダンス３６０が両側に取り付けられるプリント回路基板（ＰＣ基板）５１０を備える。ＰＣ基板５１０には、コントローラ５１５およびメモリモジュールコネクタ３４０も取り付けられる。
【００２５】
減衰インピーダンス３５０および終端インピーダンス３６０は、ＰＣ基板５１０のバイア５４５を通して伝送線により電気的に接続される。減衰インピーダンス３５０および終端インピーダンス３６０をＰＣ基板５１０の両側に設置することで、インピーダンス３５０、３６０が両方ともＰＣ基板５１０の同じ側に設置された場合よりもＰＣ基板５１０をよりコンパクトにすることができる。しかし、これらインピーダンスをＰＣ基板５１０の両側に設置する必要はかならずしもない。
【００２６】
システム５００は、コントローラ５１５をメモリモジュールコネクタ３４０に接続する伝送線３２０を備える。伝送線の一部３２０ａが、コントローラ５１５と減衰インピーダンス３５０との間に接続される。減衰インピーダンス３５０は直列インピーダンスと呼ぶこともできる。伝送線の別の部分３２０ｂが、減衰インピーダンス３５０とメモリモジュールコネクタ３４０の間に接続される。伝送線のこの部分３２０ｂは部分的にバイア５４５を通る。終端インピーダンス３６０の第１端は、終端インピーダンス線５５５により伝送線３２０ｂに電気的に接続される。終端インピーダンス３６０の第２端は、終端電圧端子５７０に電気的に接続される。
【００２７】
伝送線の第２の部分３２０ｂは伝送線３２０の分岐点３１５に接続し、２つの別個の部分３２０ｃおよび３２０ｄに分岐する。伝送線の各分岐３２０ｃ、３２０ｄは、この実施形態ではメモリモジュールインタフェースとしても機能する４個のメモリモジュールコネクタ３４０に接続する。しかし、本発明は４個のメモリモジュールコネクタに接続された分岐に限定されない。さらに、本発明は２つのみの分岐に限定されない。図４の実施形態では、コントローラ５１５が、タイミング計画内で８個のメモリモジュールをアドレス指定する単一のドライバを備えることが可能である。メモリモジュールは図４には示されていない。本発明による一実施形態では、メモリモジュールはデュアルインラインメモリモジュール（ＤＩＭＭ）である。本発明の一実施形態によれば、メモリ自体はダブルデータレート（ＤＤＲ）シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。
【００２８】
本発明について特定の実施形態において説明したが、本発明がこのような実施形態に限定されると解釈すべきではなく、添付の特許請求の範囲に従って解釈されるべきであることを理解されたい。
【図面の簡単な説明】
【００２９】
【図１】メモリモジュールをアドレス指定する従来の構成を示す図である。
【図２】本発明の実施形態による、正確なタイミングを維持しながら同じバス上の複数のコンピュータメモリモジュールをアドレス指定するための回路の図である。
【図３Ａ】本発明の実施形態による、正確なタイミングを維持しながら同じバス上の複数のコンピュータメモリモジュールをアドレス指定するインピーダンスの位置を示す図である。
【図３Ｂ】本発明の実施形態による、正確なタイミングを維持しながら同じバス上の複数のコンピュータメモリモジュールをアドレス指定するインピーダンスの代替位置を示す図である。
【図４】本発明の一実施形態による、正確なタイミングを維持しながら同じバス上の複数のコンピュータメモリモジュールをアドレス指定するシステムの側面図である。
【符号の説明】
【００３０】
２００  回路
３０５  ドライバ
３１５  分岐点
３２０（３２０ａ、３２０ｂ）  伝送線（区間）
３２０ｃ、３２０ｄ  （伝送線の）分岐
３３０  メモリモジュールインタフェース
３４０（３４０ａ〜３４０ｈ）  メモリモジュール（メモリモジュールコネクタ）
３５０  直列減衰インピーダンス（抵抗器）、直列インピーダンス
３６０  並列終端インピーダンス（抵抗器）、並列インピーダンス
３７０、５７０  終端電圧
５００  システム
５１０  ＰＣ基板
５１５  コントローラ
５４５  バイア
５５５  終端インピーダンス線
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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