(57)【要約】【課題】  複数の閾値レベルに対応することが要求される半導体回路において、各々の閾値電圧に対応するバッファ回路を個別に構成することなく、各々の閾値電圧に対応可能なバッファ回路を提供する。【解決手段】  それぞれ異なる閾値で入力信号を反転させて出力信号を生成する複数のインバータをバッファ回路に備える。さらに、前記複数のインバータの各々に接続される選択回路と、出力制御信号が入力され、前記出力制御信号に応答して前記出力信号の出力を禁止をする出力制御回路とを上述のバッファ回路に備える。  前記選択回路には、制御信号と前記入力信号とが入力されるように回路を構成する。そのうえで、その選択回路は、前記制御信号に応答して、前記複数のインバータから少なくとも一つの動作インバータを特定し、前記動作インバータに前記入力信号を供給するバッファ回路を半導体集積回路の入力バッファとして用いる。【選択図】        図２
2005341066.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータと、前記複数のインバータの各々は、それぞれ異なる閾値で入力信号を反転させて出力信号を生成し、
前記複数のインバータの各々に接続される選択回路と、
出力制御信号が入力され、前記出力制御信号に応答して前記出力信号の出力を禁止をする出力制御回路と
を具備し、
前記選択回路は、制御信号と前記入力信号とが入力され、前記制御信号に応答して、前記複数のインバータから少なくとも一つの動作インバータを特定し、前記動作インバータに前記入力信号を供給する
バッファ回路。
【請求項２】
請求項１に記載のバッファ回路において、
前記選択回路は、前記制御信号に応答して、前記複数のインバータから少なくとも一つの動作インバータを特定し、他のインバータの動作を禁止する
バッファ回路。
【請求項３】
請求項２に記載のバッファ回路において、
前記出力制御回路は、電源端と出力端との間に接続される出力制御トランジスタを含み、
前記出力制御トランジスタは、前記出力制御信号に応答して、電源電位に対応する信号を前記出力端に供給する
バッファ回路。
【請求項４】
請求項２に記載のバッファ回路において、
前記出力制御回路は、接地端と出力端との間に接続される出力制御トランジスタを含み、
前記出力制御トランジスタは、前記出力制御信号に応答して、接地電位に対応する信号を前記出力端に供給する
バッファ回路。
【請求項５】
請求項３または４に記載のバッファ回路において、
前記複数のインバータの各々は、
接地端に接続されるＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタに接続され、各々のソースが電源端に接続される複数のＰチャネルＭＯＳトランジスタと
を含み、
前記複数のＰチャネルＭＯＳトランジスタの各々は、それぞれ異なる閾値電圧で動作し、
前記選択回路は、前記複数のＰチャネルＭＯＳトランジスタに接続され、前記複数のＰチャネルＭＯＳトランジスタから一のＰチャネルＭＯＳトランジスタを選択して前記動作インバータを特定し、前記選択された動作インバータに前記入力信号を供給する
バッファ回路。
【請求項６】
請求項３または４に記載のバッファ回路において、
前記複数のインバータの各々は、
電源端に接続されるＰチャネルＭＯＳトランジスタと、
前記ＰチャネルＭＯＳトランジスタに接続され、各々のソースが接地端に接続される複数のＮチャネルＭＯＳトランジスタと
を含み、
前記複数のＮチャネルＭＯＳトランジスタの各々は、それぞれ異なる閾値電圧で動作し、
前記選択回路は、前記複数のＮチャネルトランジスタに接続され、前記複数のＮチャネルＭＯＳトランジスタから一のＮチャネルＭＯＳトランジスタを選択して前記動作インバータを特定し、前記選択された動作インバータに前記入力信号を供給する
バッファ回路。
【請求項７】
請求項３または４に記載のバッファ回路において、
各々のソースが電源端に接続される複数のＰチャネルＭＯＳトランジスタと、
前記複数のＰチャネルＭＯＳトランジスタの各々に対応して接続され、各々のソースが接地端に接続される複数のＮチャネルＭＯＳトランジスタとを含み、
前記選択回路は、
前記複数のＰチャネルＭＯＳトランジスタのゲートと、前記複数のＮチャネルＭＯＳトランジスタのゲートとに接続され、前記制御信号に応答して前記動作インバータを特定し、前記動作インバータに対応するトランジスタのゲートに前記入力信号を供給する
バッファ回路。
【請求項８】
電源端に接続される複数のＰチャネルＭＯＳトランジスタと、
前記複数のＰチャネルＭＯＳトランジスタにそれぞれに対応して接続され、接地端に接続される複数のＮチャネルＭＯＳトランジスタと、
出力制御信号が入力され、前記出力制御信号に応答して前記出力信号の出力を禁止をする出力制御回路と、前記出力制御回路は、電源端と出力端との間に接続される第１出力制御トランジスタと、前記複数のＮチャネルＭＯＳトランジスタと前記出力端との間に接続されるの間に介設される第２出力制御トランジスタを含み、
制御信号と入力信号とが入力され、前記複数のＰチャネルＭＯＳトランジスタのゲートに接続される第１制御回路と、
制御信号と入力信号とが入力され、前記複数のＮチャネルＭＯＳトランジスタのゲートに接続される第２制御回路と、
を具備し、
前記第１制御回路は、前記制御信号に応答して複数のＰチャネルＭＯＳトランジスタから一のＰチャネルＭＯＳトランジスタを選択して前記入力信号を供給し、
前記第２制御回路は、前記制御信号に応答して前記複数のＮチャネルＭＯＳトランジスタから一のＮチャネルＭＯＳトランジスタを選択して前記入力信号を供給し、
前記出力制御回路は、前記出力制御信号に応答して、電源電位に対応する信号を前記出力端に供給する
バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にその半導体集積回路に搭載されるバッファ回路に関する。
【背景技術】
【０００２】
デジタル回路は、論理レベルが“１”であるか“０”であるかの二通りの信号が回路内部に供給されることで動作する。一般に、デジタル回路に供給される信号は電気信号であり、上述の論理レベル“１”に対応する信号電圧（以下、“Ｈｉｇｈレベル”と呼ぶ。）と、上述の論理レベル“０”に対応する信号電圧（以下、“Ｌｏｗレベル”と呼ぶ。）とが供給される。デジタル回路では、入力される信号電圧が“Ｈｉｇｈレベル”であるのか“Ｌｏｗレベル”であるのかを区別するための境目が規定されており、その境目は閾値電圧と呼ばれている。デジタル回路は、閾値電圧以上の信号電圧が供給されると、その信号が“Ｈｉｇｈレベル”であると認識し、閾値電圧以下の信号電圧が供給されると、その信号が“Ｌｏｗレベル”であると認識している。
【０００３】
デジタル回路は、その回路を構成するトランジスタによってＴＴＬ（Transistor-Transistor Logic）や、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）など、異なるロジックの回路で構成される。デジタル回路、特に半導体集積回路を構成する場合、このような複数のロジックで構成される回路を混在させることがある。
【０００４】
例えば、ＴＴＬ構造の回路とＣＭＯＳ構造の回路を混在させる場合、ＴＴＬ構造の回路は、ＴＴＬレベルと呼ばれる閾値電圧で動作し、ＣＭＯＳ構造の回路は、ＣＭＯＳレベルと呼ばれる閾値電圧で動作している。通常、ＣＭＯＳ構造の回路はＴＴＬ構造の回路と比較して高い閾値電圧で駆動している。各々の閾値電圧が異なるため、ＣＭＯＳ構造の回路とＴＴＬ構造の回路とを直接接続すると、回路が適切に動作しなくなってしまう。そのような構成の回路に対応するために、半導体集積回路にバッファ回路を備え、異なる閾値電圧に対応する技術が知られている（例えば、特許文献１参照。）。
【０００５】
図１は、上記特許文献１に記載の従来技術の構成を示す回路図である。図１に示されているように、従来の入力バッファ回路１２１は、複数のＣＭＯＳインバータが並列に接続されている。そのＣＭＯＳインバータ回路は、回路を構成する各ＭＯＳトランジスタについてチャネル長Ｌを固定値にして、チャネル幅Ｗを一定の比率で変更して配置されている。複数のＮチャネルＭＯＳトランジスタ（１０３、１０５、１０９、１１３）の各ソース端子は低電位側電源ＶＳＳに接続されている。ＮチャネルＭＯＳトランジスタ１０３の後段に接続されているＮチャネルＭＯＳトランジスタ（１０６、１１０、１１４）のドレイン端子は、出力端子１０２に接続されている。同様に、ＮチャネルＭＯＳトランジスタ（１０６、１１０、１１４）のソース端子は、ＮチャネルＭＯＳトランジスタ（１０５、１０９、１１３）のドレイン端子と接続されている。またＮチャネルＭＯＳトランジスタ１０３のドレイン端子も出力端子１０２に接続されている。
【０００６】
複数のＰチャネルＭＯＳトランジスタ（１０４、１０８、１１２、１１６）の各ソース端子には高電位側電源ＶＤＤが接続されている。ＰチャネルＭＯＳトランジスタ１０４ぼ後段に接続されているＰチャネルＭＯＳトランジスタ（１０７、１１１、１１５）のドレイン端子は、出力端子１０２に接続されている。同様に、ＰチャネルＭＯＳトランジスタ（１０７、１１１、１１５）のソース端子は、ＰチャネルＭＯＳトランジスタ（１０８、１１２、１１６）のドレイン端子と接続されている。またＰチャネルＭＯＳトランジスタ１０４のドレイン端子も出力端子１０２に接続されている。
【０００７】
入力端子１０１は、ＮチャネルＭＯＳトランジスタ（１０４、１０８、１１２、１１６）のゲート端子と、ＰチャネルＭＯＳトランジスタ（１０３、１０５、１０９、１１３）のゲート端子に共通接続されている。
【０００８】
この入力バッファ回路１２１において、ＮチャネルＭＯＳトランジスタ（１０６、１１０、１１４）と、ＰチャネルＭＯＳトランジスタ（１０７、１１１、１１５）は、各々のソース端子に接続されているＭＯＳトランジスタの動作制御用のスイッチとして動作をする。入力バッファ回路１２１は、そのＭＯＳトランジスタ動作制御用のスイッチの動作制御用の制御信号を出力するエンコーダ（Ｅｎｃｏｄｅｒ）回路１１７を備えている。
【０００９】
このエンコーダ回路１１７は、上記のＭＯＳトランジスタ動作制御用のスイッチのオン／オフを制御する制御機能ブロックである。エンコーダ回路１１７から出力される制御信号は、ＮチャネルＭＯＳトランジスタ（１０６、１１０、１１４）と、ＰチャネルＭＯＳトランジスタ（１０７、１１１、１１５）のゲート端子に印加される。入力バッファ回路１２１は、エンコーダ回路１１７からの命令に応答して、駆動できるトランジスタの数を適宜変更することにより閾値を変更する構成である。
【００１０】
上述の特許文献１に記載の技術は、複数のインバータを多段に備えることで入力バッファ回路を構成する場合において、有効である。さらに、上述の特許文献１に記載の技術は、制御回路（エンコーダ１１７）を備え、制御回路から適切な制御信号の出力が可能な場合に有効である。
【００１１】
複数の閾値レベルに対応し、且つ、インバータ型の入力バッファに制限されないバッファ回路が望まれている。また、複数の閾値レベルに対応し、且つ、入力イネーブル制御に対応可能なＮＡＮＤ型（または、ＮＯＲ型）入力バッファ回路が望まれている。
【００１２】
【特許文献１】特開平１０−３３６０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、複数の閾値レベルに対応することが要求される半導体回路において、各々の閾値電圧に対応するバッファ回路を個別に構成することなく、各々の閾値電圧に対応可能なバッファ回路を提供することにある。
【００１４】
さらに、本発明が解決しようとする他の課題は、上記のような複数の閾値電圧に対応可能なバッファ回路において、インバータ型の入力バッファに制限されないバッファ回路を提供することにある。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
それぞれ異なる閾値で入力信号（Ｄｉｎ）を反転させて出力信号を生成する複数のインバータ（３０、４０）をバッファ回路に備える。さらに、前記複数のインバータ（３０、４０）の各々に接続される選択回路（２０）と、出力制御信号（Ｅｉｎ）が入力され、前記出力制御信号（Ｅｉｎ）に応答して前記出力信号の出力を禁止をする出力制御回路（Ｐ１，Ｎ１）とを上述のバッファ回路に備える。
前記選択回路（２０）には、制御信号（ＳＥＬ）と前記入力信号（Ｄｉｎ）とが入力されるように回路を構成する。そのうえで、その選択回路（２０）は、前記制御信号（ＳＥＬ）に応答して、前記複数のインバータ（３０、４０）から少なくとも一つの動作インバータを特定し、前記動作インバータに前記入力信号（Ｄｉｎ）を供給するバッファ回路を半導体集積回路の入力バッファとして用いる。これによって、複数の閾値に対応可能なバッファ回路を構成することができ、ＴＴＬレベルやＣＭＯＳレベルなど異なる閾値レベルが混在する回路を適切に動作させることが可能になる。
【００１７】
そのバッファ回路において、前記選択回路（２０）は、前記制御信号（ＳＥＬ）に応答して、前記複数のインバータ（３０、４０）から少なくとも一つの動作インバータを特定し、その動作インバータ以外の他のインバータの動作を禁止するバッファ回路を半導体集積回路の入力バッファに用いる。
【００１８】
さらにそのバッファ回路において、前記出力制御回路（Ｐ１，Ｎ１）は、電源端と出力端（７）との間に接続される出力制御トランジスタ（Ｐ１）を含むように構成する。
前記出力制御トランジスタ（Ｐ１）は、前記出力制御信号（Ｅｉｎ）に応答して、電源電位に対応する信号を前記出力端（７）に供給するバッファ回路を半導体集積回路の入力バッファに用いる。これによって、イネーブル信号に対応する、ＮＡＮＤ型バッファ回路を実現することができる
【００１９】
そのバッファ回路において、前記出力制御回路（Ｐ１，Ｎ１）は、接地端と出力端（７）との間に接続される出力制御トランジスタ（Ｎ１）を含むように構成する。
前記出力制御トランジスタ（Ｎ１）は、前記出力制御信号（Ｅｉｎ）に応答して、接地電位に対応する信号を前記出力端（７）に供給するバッファ回路を半導体集積回路の入力バッファに用いる。これによって、イネーブル信号に対応する、ＮＯＲ型バッファ回路を実現することができる。
【００２０】
そのバッファ回路において、前記複数のインバータ（３０、４０）の各々は、接地端に接続されるＮチャネルＭＯＳトランジスタ（Ｎ２またはＮ３）と、前記ＮチャネルＭＯＳトランジスタに接続され、各々のソースが電源端に接続される複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）との組み合わせによって構成が可変になるようにバッファ回路を構成する。また、前記複数のＰチャネルＭＯＳトランジスタの各々は、それぞれ異なる閾値電圧で動作するもので構成する。
前記選択回路（２０）は、前記複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）に接続されるようにし、前記複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）から一のＰチャネルＭＯＳトランジスタを選択して前記動作インバータを特定し、前記選択された動作インバータに前記入力信号（Ｄｉｎ）を供給するバッファ回路を半導体集積回路の入力バッファに用いる。これにより、二つ以上のトランジスタで構成されるインバータにおいて、一方のトランジスタを可変的に変更することで複数の閾値に対応可能なバッファ回路を構成することができる。
【００２１】
そのバッファ回路において、前記複数のインバータ（３０、４０）の各々は、電源端に接続されるＰチャネルＭＯＳトランジスタ（Ｐ２またはＰ３）と、前記ＰチャネルＭＯＳトランジスタ（Ｐ２またはＰ３）に接続され、各々のソースが接地端に接続される複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）との組み合わせによってインバータの構成が可変になるようにバッファ回路を構成する。また、前記複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）の各々は、それぞれ異なる閾値電圧で動作するもので構成する。
前記選択回路（２０）は、前記複数のＮチャネルトランジスタ（Ｎ２，Ｎ３）に接続されるようにし、前記複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）から一のＮチャネルＭＯＳトランジスタを選択して前記動作インバータを特定し、前記選択された動作インバータに前記入力信号（Ｄｉｎ）を供給するバッファ回路を半導体集積回路の入力バッファに用いる。
【００２２】
そのバッファ回路において、各々のソースが電源端に接続される複数のＰチャネルＭＯＳトランジスタ（Ｐ２、Ｐ３）と、前記複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）の各々に対応して接続され、各々のソースが接地端に接続される複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）とを備えるバッファ回路を構成する。前述の複数のインバータの各々は、上記のＰチャネルトランジスタとＮチャネルトランジスタとが接続されることで構成される。そのうえで、前記選択回路（２０）は、そのインバータの前記複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）のゲートと、前記複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）のゲートとに接続され、前記制御信号（ＳＥＬ）に応答して前記動作インバータを特定し、その特定された動作インバータに対応するトランジスタのゲートに前記入力信号（Ｄｉｎ）を供給するバッファ回路を半導体集積回路の入力バッファに用いる。
【００２３】
上記のバッファ回路が複数のトランジスタによって構成されるものである場合、そのバッファ回路において、電源端に接続される複数のＰチャネルＭＯＳトランジスタと、前記複数のＰチャネルＭＯＳトランジスタにそれぞれに対応して接続され、且つ、接地端に接続される複数のＮチャネルＭＯＳトランジスタとを用いて上記バッファ回路を構成する。
さらにそのバッファ回路は、出力制御信号が入力され、前記出力制御信号（Ｅｉｎ）に応答して前記出力信号の出力を禁止をする出力制御回路（Ｐ１，Ｎ２）を備える。ここで、前記出力制御回路（Ｐ１，Ｎ２）は、電源端と出力端（７）との間に接続される第１出力制御トランジスタ（Ｐ１）と、前記複数のＮチャネルＭＯＳトランジスタと前記出力端（７）との間に接続されるの間に介設される第２出力制御トランジスタ（Ｎ１）を含むように構成されることが好ましい。
さらにそのバッファ回路を、制御信号（ＳＥＬ）と入力信号（Ｄｉｎ）とが入力され、前記複数のＰチャネルＭＯＳトランジスタのゲートに接続される第１制御回路（１）と、制御信号（ＳＥＬ）と入力信号（Ｄｉｎ）とが入力され、前記複数のＮチャネルＭＯＳトランジスタのゲートに接続される第２制御回路（２）と、
を備えるように構成する。
前記第１制御回路（１）は、前記制御信号（ＳＥＬ）に応答して複数のＰチャネルＭＯＳトランジスタ（Ｐ２，Ｐ３）から一のＰチャネルＭＯＳトランジスタを選択して前記入力信号（Ｄｉｎ）を供給し、前記第２制御回路（２）は、前記制御信号（ＳＥＬ）に応答して前記複数のＮチャネルＭＯＳトランジスタ（Ｎ２，Ｎ３）から一のＮチャネルＭＯＳトランジスタを選択して前記入力信号（Ｄｉｎ）を供給し、さらに、前記出力制御回路（Ｐ１，Ｎ２）は、前記出力制御信号（Ｅｉｎ）に応答して、電源電位に対応する信号を前記出力端（７）に供給するバッファ回路を半導体集積回路の入力バッファに用いる。
【００２４】
上記課題を解決するための回路の構成を、別の表現で述べるならば、
バッファ出力と接地側とに接続される第1ＮチャネルＭＯＳトランジスタ（Ｎ２）と、前記第1ＮチャネルＭＯＳトランジスタ（Ｎ２）のドレインと前記接地側と間に接続される第２ＮチャネルＭＯＳトランジスタ（Ｎ３）と、前記バッファ出力と電源側とに接続される第１ＰチャネルＭＯＳトランジスタ（Ｐ２）と、前記第１ＰチャネルＭＯＳトランジスタ（Ｐ２）のドレインと前記電源側と間に接続される第2ＰチャネルＭＯＳトランジスタ（Ｐ３）とによってバッファ回路を構成する。そしてさらに、制御信号（ＳＥＬ）と入力信号（Ｄｉｎ）とが入力され、前記制御信号（ＳＥＬ）に応答して前記第1ＮチャネルＭＯＳトランジスタ（Ｎ２）と前記第２ＮチャネルＭＯＳトランジスタ（Ｎ３）のどちらか一方を選択し、前記選択されたトランジスタに前記入力信号（Ｄｉｎ）を入力する第１制御回路（１）と、前記制御信号（ＳＥＬ）と前記入力信号（Ｄｉｎ）とが入力され、前記制御信号（ＳＥＬ）に応答して前記第１ＰチャネルＭＯＳトランジスタ（Ｐ２）と前記第2ＰチャネルＭＯＳトランジスタ（Ｐ３）のどちらか一方を選択し、前記選択されたトランジスタに前記入力信号（Ｄｉｎ）を入力する第２制御回路（２）とを備えるようなバッファ回路を構成する。ここで、前記第1ＮチャネルＭＯＳトランジスタ（Ｎ２）と、前記第２ＮチャネルＭＯＳトランジスタ（Ｎ３）とは、異なる閾値で動作するトランジスタを使用し、前記第１ＰチャネルＭＯＳトランジスタ（Ｐ２）と、前記第2ＰチャネルＭＯＳトランジスタ（Ｐ３）とは、異なる閾値で動作するトランジスタを使用してそのバッファ回路を構成する。
【発明の効果】
【００２５】
本発明によると、複数の閾値レベルに対応することが要求される半導体回路において、各々の閾値電圧に対応するバッファ回路を個別に構成することなく、各々の閾値電圧に対応可能なバッファ回路を実現することが可能になる。
さらに、本発明によると、上記のような複数の閾値電圧に対応可能なバッファ回路において、インバータ型の入力バッファに制限されずにバッファ回路を構成することができる。
【発明を実施するための最良の形態】
【００２６】
以下に、添付図面を参照しながら本発明を実施するための最良の形態について述べる。図２は、本実施の形態におけるバッファ回路１０の構成を示す回路図である。図２に示されているように、本実施の形態のバッファ回路１０は、制御信号ＳＥＬと、入力信号Ｄｉｎとが入力される選択回路２０を備えている。さらにバッファ回路１０は、第１インバータ３０と、第２インバータ４０とを備えている。第１インバータ３０には、その選択回路２０から出力される信号が供給され、第１インバータ３０と同様に、第２インバータ４０にも選択回路２０からの信号が供給される。また、バッファ回路１０は、第１ＰチャネルＭＯＳトランジスタＰ１および第１ＮチャネルＭＯＳトランジスタＮ１を備えており、第１ＰチャネルＭＯＳトランジスタＰ１および第１ＮチャネルＭＯＳトランジスタＮ１の各々には出力制御信号Ｅｉｎが供給される。
【００２７】
さらにバッファ回路１０は、第３インバータ３を有している。バッファ回路１０は複数の入力端（第１入力端子４、第２入力端子５および第３入力端子６）を備えている。また、第３インバータ３から出力される信号は、出力端子７を介して後段の回路に出力される。第１インバータ３０と、第２インバータ４０の各々は、ＣＭＯＳ構造のインバータを構成している。第１インバータ３０は、論理閾値Ｖｔ１をその閾値電圧とするインバータである。また、第２インバータ４０は、第１インバータ３０の論理閾値Ｖｔ１とは異なる論理閾値Ｖｔ２をその閾値電圧とするインバータである。
【００２８】
図１に示されているように、選択回路２０は、さらに第１選択回路１と、第２選択回路２とを備えている。第１選択回路１は、第１入力端子４から入力される制御信号ＳＥＬに応答して出力信号を生成する信号生成回路である。第１選択回路１に入力される制御信号ＳＥＬは第１入力端子４から供給され、ノード５１を介して入力される。また、第１選択回路１に入力される入力信号Ｄｉｎは、第２入力端子５から供給され、ノード５２を介して入力される。第１選択回路１は、第１出力端子Ｄ１Ｐと、第２出力端子Ｄ０Ｐとを備えている。第１出力端子Ｄ１Ｐから出力される信号は第１インバータ３０に供給され、第２出力端子Ｄ０Ｐから出力される信号は、第２インバータ４０に供給される。
【００２９】
第２選択回路２は、第１入力端子４から入力される制御信号ＳＥＬに応答して出力信号を生成する信号生成回路である。第２選択回路２は、第１選択回路１と同様の構成を有している。第２選択回路２に入力される制御信号ＳＥＬは、第１入力端子４から供給され、ノード５１を介して入力される。また、第２選択回路２に入力される入力信号Ｄｉｎは第２入力端子５から供給され、ノード５２を介して入力される。第２選択回路２は、第３出力端子Ｄ１Ｎと、第４出力端子Ｄ０Ｎとを備えている。第３出力端子Ｄ１Ｎから出力される信号は、第１インバータ３０に供給され、第４出力端子Ｄ０Ｎから出力される信号は、第２インバータ４０に供給される。
【００３０】
第１インバータ３０は、さらに第２ＰチャネルＭＯＳトランジスタＰ３と、第２ＮチャネルＭＯＳトランジスタＮ３とによって構成されている。図１に示されているように、第２ＰチャネルＭＯＳトランジスタＰ３と第２ＮチャネルＭＯＳトランジスタＮ３は、互いに接続されてＣＭＯＳインバータを構成している。第２ＰチャネルＭＯＳトランジスタＰ３のゲートは第１出力端子Ｄ１Ｐに接続され、第２ＮチャネルＭＯＳトランジスタＮ３のゲートは第３出力端子Ｄ１Ｎに接続されている。第２ＰチャネルＭＯＳトランジスタＰ３と第２ＮチャネルＭＯＳトランジスタＮ３との間には第１ＮチャネルＭＯＳトランジスタＮ１が介設され、第１ＮチャネルＭＯＳトランジスタＮ１のゲートは、ノード５３を介して第３入力端子６に接続されている。また、第１ＮチャネルＭＯＳトランジスタＮ１のドレインはノード５４を介して第３インバータ３の入力に接続されている。第１ＰチャネルＭＯＳトランジスタＰ１のゲートは前述のノード５３を介して第３入力端子６に接続され、第１ＰチャネルＭＯＳトランジスタＰ１のドレインは、ノード５７を介して第３インバータ３の入力に接続されている。
【００３１】
第２インバータ４０は、さらに第３ＰチャネルＭＯＳトランジスタＰ２と、第３ＮチャネルＭＯＳトランジスタＮ２とによって構成されている。第３ＰチャネルＭＯＳトランジスタＰ２は、上述の第２ＰチャネルＭＯＳトランジスタＰ３の動作閾値電圧と異なる閾値電圧で動作するＰチャネルＭＯＳトランジスタである。また、第３ＮチャネルＭＯＳトランジスタＮ２は、上述の第２ＮチャネルＭＯＳトランジスタＮ３の動作閾値電圧と異なる閾値電圧で動作するＮチャネルＭＯＳトランジスタである。図１に示されているように、第３ＰチャネルＭＯＳトランジスタＰ２と第３ＮチャネルＭＯＳトランジスタＮ２は、互いに接続されてＣＭＯＳインバータを構成している。第３ＰチャネルＭＯＳトランジスタＰ２のゲートは第２出力端子Ｄ０Ｐに接続され、第３ＮチャネルＭＯＳトランジスタＮ２のゲートは、第４出力端子Ｄ０Ｎに接続されている。第２ＰチャネルＭＯＳトランジスタＰ３と第２ＮチャネルＭＯＳトランジスタＮ３との間には第１ＮチャネルＭＯＳトランジスタＮ１が介設され、第３ＰチャネルＭＯＳトランジスタＰ２のドレインはノード５６を介して第１ＮチャネルＭＯＳトランジスタＮ１のドレインに接続されている。また、第３ＰチャネルＭＯＳトランジスタＰ２のドレインはノード５６を介して第３インバータ３の入力に接続されている。第３ＮチャネルＭＯＳトランジスタＮ２のドレインは、ノード５５を介して第１ＮチャネルＭＯＳトランジスタＮ１に接続されている。
【００３２】
上述のバッファ回路１０は、閾値の異なる複数のＣＭＯＳインバータで構成されているが、本発明におけるバッファ回路１０は、第１インバータ３０や第２インバータ４０をＣＭＯＳインバータで構成することに限定されない。またバッファ回路１０の構成において、第１選択回路１（または第２選択回路２のどちらか一方）を備える構成にしても上述の課題を解決することが可能である。第１選択回路１に特定して回路を構成する場合、閾値（トランジスタの動作閾値）が異なる複数のＰチャネルＭＯＳトランジスタを備え、その複数のＰチャネルＭＯＳトランジスタの各々を制御信号ＳＥＬに応答して変更することで、複数の閾値電圧に対応可能なバッファ回路を構成することが可能になる。
【００３３】
図３は、第１選択回路１の構成を示す回路図である。図３に示されているように、第１選択回路１は、第１論理回路１１と第２論理回路１２とを備えている。第１論理回路１１と第２論理回路１２との各々は、二つの入力端子を備え、そのいずれか一つの入力の論理が“１”のときに論理“１”を出力し、それ以外の場合はLレベルを出力するゲート回路である。第１論理回路１１には、ノード１３を介して入力信号Ｄｉｎが供給され、ノード１４を介して制御信号ＳＥＬが供給される。第１論理回路１１に入力される制御信号ＳＥＬは、第１論理回路１１に備えられた反転回路によって、論理が反転された信号が入力される。第１論理回路１１は、入力される各々の信号に応答して論理演算を実行して所定の出力信号を生成する。生成された出力信号は、第１出力端子Ｄ１Ｐから出力されて第２ＰチャネルＭＯＳトランジスタＰ３のゲートに供給される。同様に第２論理回路１２には、ノード１３を介して入力信号Ｄｉｎが供給され、ノード１４を介して制御信号ＳＥＬが供給される。第２論理回路１２は、入力される信号に応答して論理演算を実行して所定の信号を生成する。その生成された信号は、第２出力端子Ｄ０Ｐから出力されて第３ＰチャネルＭＯＳトランジスタＰ２のゲートに供給される。
【００３４】
図４は、第２選択回路２の構成を示す回路図である。図４に示されているように、第２選択回路２は、第３論理回路２１と第４論理回路２２とを備えている。第３論理回路２１と第４論理回路２２との各々は、二つの入力端子を備え、その各々の入力端子の論理入力が論理“１”のときに、論理“１”を出力し、それ以外の場合には論理が“０”の信号を出力するゲート回路である。第３論理回路２１には、ノード２３を介して入力信号Ｄｉｎが供給され、ノード２４を介して制御信号ＳＥＬが供給される。第４論理回路２２に入力される制御信号ＳＥＬは、第４論理回路２２に備えられた反転回路によって、論理が反転された信号が入力される。第３論理回路２１は、入力される各々の信号に応答して論理演算を実行して所定の出力信号を生成する。生成された出力信号は、第３出力端子Ｄ１Ｎから出力されて第２ＮチャネルＭＯＳトランジスタＮ３のゲートに供給される。同様に第４論理回路２２には、ノード２３を介して入力信号Ｄｉｎが供給され、ノード２４を介して制御信号ＳＥＬが供給される。第４論理回路２２は、入力される信号に応答して論理演算を実行して所定の信号を生成する。その生成された信号は、第４出力端子Ｄ０Ｎから出力されて第３ＮチャネルＭＯＳトランジスタＮ２のゲートに供給される。
【００３５】
図５は、第１選択回路１に制御信号ＳＥＬおよび入力信号Ｄｉｎが入力される場合の、出力信号を示す第１真理値表６０である。第１真理値表６０に示されているように、第１選択回路１に、制御信号ＳＥＬとして“０”が供給されるとき（制御信号ＳＥＬがＬｏｗレベルの信号であるとき）第１出力端子Ｄ１Ｐからは“１”（Ｈｉｇｈレベルの出力信号）が出力される。またこのとき、第２出力端子Ｄ０Ｐからは、入力信号Ｄｉｎと同じ信号が出力される。第１選択回路１に、制御信号ＳＥＬとして“１”が供給されるとき（制御信号ＳＥＬがＨｉｇｈレベルの信号であるとき）第２出力端子Ｄ０Ｐからは“１”（Ｈｉｇｈレベルの出力信号）が出力される。またこのとき、第１出力端子Ｄ１Ｐからは、入力信号Ｄｉｎと同じ信号が出力される。
【００３６】
図６は、第２選択回路２に制御信号ＳＥＬおよび入力信号Ｄｉｎが入力される場合の、出力信号を示す第２真理値表７０である。第２真理値表７０に示されているように、第２選択回路２に、制御信号ＳＥＬとして“０”が供給されるとき（制御信号ＳＥＬがＬｏｗレベルの信号であるとき）第３出力端子Ｄ１Ｎからは“０”（Ｌｏｗレベルの出力信号）が出力される。またこのとき、第４出力端子Ｄ０Ｎからは、入力信号Ｄｉｎと同じ信号が出力される。第２選択回路２に、制御信号ＳＥＬとして“１”が供給されるとき（制御信号ＳＥＬがＨｉｇｈレベルの信号であるとき）第４出力端子Ｄ０Ｎからは“０”（Ｌｏｗレベルの出力信号）が出力される。またこのとき、第３出力端子Ｄ１Ｎからは、入力信号Ｄｉｎと同じ信号が出力される。
【００３７】
以下に、制御信号ＳＥＬが切り替わった場合のバッファ回路１０の動作について説明を行う。図７は、制御信号ＳＥＬとして信号“０”がバッファ回路１０に供給されるとき（制御信号ＳＥＬがＬｏｗレベルの信号であるとき）のバッファ回路１０の実行動作に対応する回路図である。上述の第１真理値表６０で示されているように、制御信号ＳＥＬに信号“０”が供給されるときには、第１出力端子Ｄ１Ｐから常に信号“１”（Ｈｉｇｈレベルの出力信号）が出力される。第１出力端子Ｄ１Ｐから出力されるＨｉｇｈレベルの出力信号は、第２ＰチャネルＭＯＳトランジスタＰ３のゲートに印加される。そのため第２ＰチャネルＭＯＳトランジスタＰ３は、Ｌｏｗレベルの制御信号ＳＥＬに応答してＯＦＦ状態になる。
【００３８】
同様に、第２真理値表７０に示されているように、制御信号ＳＥＬに信号“０”が供給されるときには、第３出力端子Ｄ１Ｎから常に信号“０”（Ｌｏｗレベルの出力信号）が出力される。第３出力端子Ｄ１Ｎから出力されるＬｏｗレベルの出力信号は、第２ＮチャネルＭＯＳトランジスタＮ３のゲートに印加される。そのため第２ＮチャネルＭＯＳトランジスタＮ３はＬｏｗレベルの制御信号ＳＥＬに応答してＯＦＦ状態になる。したがって、図７に示されているように、制御信号ＳＥＬとして信号“０”が供給されるとき、本実施の形態に述べるバッファ回路１０は、第１選択回路１と第２選択回路２を備えるＮＡＮＤ型バッファ回路として動作する。そのＮＡＮＤ型バッファ回路は、第３ＰチャネルＭＯＳトランジスタＰ２と第３ＮチャネルＭＯＳトランジスタＮ２で構成されるＣＭＯＳインバータと、第１ＰチャネルＭＯＳトランジスタＰ１、第１ＮチャネルＭＯＳトランジスタＮ１とを備える構成である。
【００３９】
ここで、上述の第１真理値表６０に示されているように、制御信号ＳＥＬとして信号“０”が第１選択回路１に供給されるとき、第１選択回路１の第２出力端子Ｄ０Ｐからは入力信号Ｄｉｎと同じ信号が出力される。同様に、上述の第２真理値表７０に示されているように、第２選択回路２の第４出力端子Ｄ０Ｎからは入力信号Ｄｉｎと同じ信号が出力される。したがって、制御信号ＳＥＬとして信号“０”が供給されるときの実行回路は図８に示されているようなＮＡＮＤ型バッファ回路となる。
【００４０】
図９は、制御信号ＳＥＬとして信号“１”がバッファ回路１０に供給されるとき（制御信号ＳＥＬがＨｉｇｈレベルの信号であるとき）のバッファ回路１０の実行動作に対応する回路図である。上述の第１真理値表６０で示されているように、制御信号ＳＥＬに信号“１”が供給されるときには、第２出力端子Ｄ０Ｐから常に信号“１”（Ｈｉｇｈレベルの出力信号）が出力される。第２出力端子Ｄ０Ｐから出力されるＨｉｇｈレベルの出力信号は、第３ＰチャネルＭＯＳトランジスタＰ２のゲートに印加される。そのため第３ＰチャネルＭＯＳトランジスタＰ２は、Ｈｉｇｈレベルの制御信号ＳＥＬに応答してＯＦＦ状態になる。
【００４１】
同様に、第２真理値表７０に示されているように、制御信号ＳＥＬに信号“１”が供給されるときには、第４出力端子Ｄ０Ｎから常に信号“０”（Ｌｏｗレベルの出力信号）が出力される。第４出力端子Ｄ０Ｎから出力されるＬｏｗレベルの出力信号は、第３ＮチャネルＭＯＳトランジスタＮ２のゲートに印加される。そのため第３ＮチャネルＭＯＳトランジスタＮ２は、Ｈｉｇｈレベルの制御信号ＳＥＬに応答してＯＦＦ状態になる。
【００４２】
したがって、図９に示されているように、制御信号ＳＥＬとして信号“１”が供給されるとき、本実施の形態に述べるバッファ回路１０は、第１選択回路１と第２選択回路２を備えるＮＡＮＤ型バッファ回路として動作する。そのＮＡＮＤ型バッファ回路は、第２ＰチャネルＭＯＳトランジスタＰ３と第２ＮチャネルＭＯＳトランジスタＮ３で構成されるＣＭＯＳインバータと、第１ＰチャネルＭＯＳトランジスタＰ１と、第１ＮチャネルＭＯＳトランジスタＮ１とを備える構成である。
【００４３】
ここで、制御信号ＳＥＬとして信号“１”が第１選択回路１に供給されるとき、上述の第１真理値表６０に示されているように、第１選択回路１の第１出力端子Ｄ１Ｐからは入力信号Ｄｉｎと同じ信号が出力される。同様に、上述の第２真理値表７０に示されているように、第２選択回路２の第３出力端子Ｄ１Ｎからは入力信号Ｄｉｎと同じ信号が出力される。したがって、制御信号ＳＥＬとして信号“１”が供給されるときの実行回路は図１０に示されているようなＮＡＮＤ型バッファ回路となる。
【００４４】
本発明のバッファ回路において、制御信号ＳＥＬを切り替えた場合の具体的な動作を図１１に示されている動作波形を用いて説明する。図１１は、バッファ回路１０の第２入力端子５における入力信号Ｄｉｎの信号電圧、およびノード５７における出力電圧の時間変化を示す波形である。図１１のグラフの横軸は時間（ナノセカンド［nsec］）を表し、縦軸は電圧（ボルト［Ｖ］）を表している。また、図１１の波形６１に示されている波形が、バッファ回路１０のノード５７における出力電圧の時間変化の時間変化を示し、図１１の波形６２に示されている波形は、バッファ回路１０の入力信号Ｄｉｎにおける信号電圧の時間変化を示している。
【００４５】
ここで、バッファ回路１０の第１入力端子４に論理レベル“０”に対応する制御信号ＳＥＬが供給されている期間を第１期間とし、バッファ回路１０の第１入力端子４に論理レベル“１”に対応する制御信号ＳＥＬが供給されている期間を第２期間とする。図１１を参照すると、時刻０．００［nsec］から時刻５０．００［nsec］までが第１期間であり、時刻５０．００［nsec］から時刻１００．００［nsec］までが第２期間であることが示されている。
【００４６】
その第１期間おける波形６１及び波形６２は、上述のように、バッファ回路１０の第１入力端子４に論理レベル“０”に対応する制御信号ＳＥＬが供給されている場合の、上記の各ノードの電圧変化を示している。制御信号ＳＥＬが論理レベル“０”の信号であるため、バッファ回路１０の実行回路は、前述の図８に示されているような構成のバッファ回路と等価になる。図８に示されているバッファ回路は、第３ＰチャネルＭＯＳトランジスタＰ２および第３ＮチャネルＭＯＳトランジスタＮ２を含む第２インバータ４０と、出力制御信号Ｅｉｎが入力される第１ＰチャネルＭＯＳトランジスタＰ１と第１ＮチャネルＭＯＳトランジスタＮ１とによって、ＮＡＮＤ型バッファ回路を構成している。図１１の動作波形（６１、６２）に示されているように、第１期間において、バッファ回路１０の入力信号Ｄｉｎが“Ｌｏｗレベル”から“Ｈｉｇｈレベル”に遷移する場合に、バッファ回路１０が、その入力信号Ｄｉｎに応答して 出力信号を生成する閾値電圧が２．７００［Ｖ］である。また、図１１の動作波形（６１、６２）に示されているように、バッファ回路１０の入力信号Ｄｉｎが“Ｈｉｇｈレベル”から“Ｌｏｗレベル”に遷移する場合に、バッファ回路１０が、その入力信号Ｄｉｎに応答して 出力信号を生成する閾値電圧は１．７００［Ｖ］である。
【００４７】
時刻５０．００［nsec］から時刻１００．００［nsec］において、バッファ回路１０の第１入力端子４に論理レベル“１”に対応する制御信号ＳＥＬが供給されて、第２期間となっている。その第２期間における波形６１及び波形６２は、上述のように、バッファ回路１０の第１入力端子４に論理レベル“１”に対応する制御信号ＳＥＬが供給されている場合の、上記の各ノードの電圧変化を示している。制御信号ＳＥＬが論理レベル“１”の信号であるため、バッファ回路１０の実行回路は、前述の図１０に示されているような構成のバッファ回路と等価になる。図８に示されているバッファ回路は、第２ＰチャネルＭＯＳトランジスタＰ３および第２ＮチャネルＭＯＳトランジスタＮ３を含む第１インバータ３０と、出力制御信号Ｅｉｎが入力される第１ＰチャネルＭＯＳトランジスタＰ１と第１ＮチャネルＭＯＳトランジスタＮ１とによって、ＮＡＮＤ型バッファ回路を構成している。図１１の動作波形（６１、６２）に示されているように、第２期間において、バッファ回路１０の入力信号Ｄｉｎが“Ｌｏｗレベル”から“Ｈｉｇｈレベル”に遷移する場合に、バッファ回路１０が、その入力信号Ｄｉｎに応答して 出力信号を生成する閾値電圧が１．７５０［Ｖ］である。また、図１１の動作波形（６１、６２）に示されているように、バッファ回路１０の入力信号Ｄｉｎが“Ｈｉｇｈレベル”から“Ｌｏｗレベル”に遷移する場合に、バッファ回路１０が、その入力信号Ｄｉｎに応答して 出力信号を生成する閾値電圧は１．１００［Ｖ］である。
【００４８】
図１１の波形６１および波形６２から明らかなように、本発明のバッファ回路は、制御信号ＳＥＬに応答して、バッファ回路を駆動する閾値電圧を変更することが可能である。上記の実施の形態に述べてきたバッファ回路は、異なる二つの閾値電圧に対応するバッファ回路として構成されているが、第１インバータ３０、第２インバータ４０と異なる閾値で駆動する他のインバータを備えることで、さらに多くの閾値電圧に対応可能である。また、以上述べてきた本実施の形態におけるバッファ回路１０は、制御信号ＳＥＬに応答して異なる閾値電圧に対応可能なＮＡＮＤ型バッファ回路であるが、第１ＰチャネルＭＯＳトランジスタＰ１と第１ＮチャネルＭＯＳトランジスタＮ１との接続を変更することで、バッファ回路１０をＮＯＲ型バッファにすることも可能である。
【００４９】
さらに、本発明のバッファ回路は、ＴＴＬレベルやＣＭＯＳレベルに対応する閾値レベルに限定されない。本発明の回路構成を応用することで、ＬＶＤＳやＧＴＬ＋などの新しい電圧の規格にも対応可能であり、さらに、超高速のデジタル信号であるＥＣＬにも対応させることが可能である。
【図面の簡単な説明】
【００５０】
【図１】図１は、従来のバッファ回路を示す回路図である。
【図２】図２は、本実施の形態のバッファ回路の構成を示す回路図である。
【図３】図３は、第１選択回路の構成を示す回路図である。
【図４】図４は、第２選択回路の構成を示す回路図である。
【図５】図５は、第１選択回路の動作を示す真理値表である。
【図６】図６は、第２選択回路の動作を示す真理値表である。
【図７】図７は、バッファ回路が制御信号“０”に応答して動作するときの構成を示す図である。
【図８】図８は、バッファ回路が制御信号“０”に応答して動作するときの構成を示す図である。
【図９】図９は、バッファ回路が制御信号“１”に応答して動作するときの構成を示す図である。
【図１０】図１０は、バッファ回路が制御信号“１”に応答して動作するときの構成を示す図である。
【図１１】図１１は、本実施の形態のバッファ回路の動作時の動作波形を示す図である。
【符号の説明】
【００５１】
１０…バッファ回路
２０…選択回路
１…第１選択回路、  ２…第２選択回路
１１…第１論理回路、  １２…第２論理回路
１３、１４…ノード
２１…第３論理回路、  ２２…第４論理回路
２３、２４…ノード
３０…第１インバータ
４０…第２インバータ
４…第１入力端子、５…第２入力端子、６…第３入力端子
７…出力端子
Ｐ１、Ｐ２、Ｐ３…ＰチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３…ＮチャネルＭＯＳトランジスタ
５１〜５７…ノード
６０…第１真理値表、７０…第２真理値表
６１、６２…波形
１０１…入力バッファ回路の入力端子
１０２…入力バッファ回路の出力端子
１０３、１０５、１０６、１０９、…ＮチャネルＭＯＳトランジスタ
１１０、１１３、１１４…ＮチャネルＭＯＳトランジスタ
１０４、１０７、１０８、１１１…ＰチャネルＭＯＳトランジスタ
１１２、１１５、１１６、…ＰチャネルＭＯＳトランジスタ
１１７…エンコーダ
１２１…入力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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