(57)【要約】      （修正有）【課題】ナノパーティクル銅粒子を含有した溶液または銅前駆体を用いたスピンオンフォースフィル方法で銅を埋め込んでインダクターを形成する。【解決手段】所定の構造が形成される半導体基板２１上に第１感光膜２２を形成した後、前記第１感光膜をパターニングする段階と、ナノパーティクル銅粒子を含有した溶液を用いたスピンオン法で銅を蒸着・ベーキング工程後、アニーリング工程によって、前記パターニングされた第１感光膜に第１銅層２３を形成する段階と、全体構造上部に第２感光膜２４を形成した後、前記第１感光膜及び前記第１銅層の一部が露出されるようにパターニングする段階と、前記ナノパーティクル銅粒子を含有した溶液を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第２感光膜の間に第２銅層２５を形成する段階と、前記第１及び第２感光膜を除去する段階とを含んでなる。【選択図】図２
2005039186.tif 000002
【特許請求の範囲】
【請求項１】
所定の構造が形成された半導体基板上に第１感光膜を形成した後、前記半導体基板の 所定の領域が露出されるように、前記第１感光膜をパターニングする段階と、
ナノパーティクル銅粒子を含む溶液を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１銅層を形成する段階と、
全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１銅層の一部が露出されるようにパターニングする段階と、
前記ナノパーティクル銅粒子を含む溶液を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第２感光膜の間に第２銅層を形成する段階と、
前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする半導体素子のインダクター形成方法。
【請求項２】
前記ナノパーティクル銅粒子は１〜２０ｎｍの大きさにすることを特徴とする請求項１記載の半導体素子のインダクター形成方法。
【請求項３】
前記ナノパーティクル銅粒子を含む溶液は−１０〜１００℃の温度で１００〜５０００ｒｐｍの速度で蒸着することを特徴とする請求項１記載の半導体素子のインダクター形成方法。
【請求項４】
前記ベーキング工程は温度２００〜５００℃の範囲と水素雰囲気中で単一ステップ又は多段階ステップで行うことを特徴とする請求項１記載の半導体素子のインダクター形成方法。
【請求項５】
前記多段階ステップのベーキング工程は温度２００〜５００℃の範囲のいずれかで１秒〜１０分間ベーキングを行うことを特徴とする請求項４記載の半導体素子のインダクター形成方法。
【請求項６】
前記多段階ステップのベーキング工程は温度２００〜５００℃の範囲中の様々な温度で１秒〜１０分間ベーキングを行うことを特徴とする請求項４記載の半導体素子のインダクター形成方法。
【請求項７】
前記ベーキング工程時の水素雰囲気は、水素のみを適用する場合、水素とアルゴン（０〜９５％）、水素と窒素（０〜９５％）などの水素混合気体を用いる場合を含むことを特徴とする請求項４記載の半導体素子のインダクター形成方法。
【請求項８】
前記アニーリング工程は２００〜５００℃の温度と水素雰囲気中で１秒〜１０分間行いながら０.１〜１００ＭＰａの圧力を加えることを特徴とする請求項１記載の半導体素子のインダクター形成方法。
【請求項９】
前記圧力は単一ステップ、多段階ステップ又はサインカーブ(sin curve)型で１〜１０回繰り返し行うことを特徴とする請求項８記載の半導体素子のインダクター形成方法。
【請求項１０】
前記単一ステップ及び多段階ステップを用いて圧力を加える場合、単一ガス及び混合ガスを用いることを特徴とする請求項９記載の半導体素子のインダクター形成方法。
【請求項１１】
前記多段階ステップを用いて圧力を加える場合、水素単一ガス、或いは水素、アルゴン、ヘリウムなどの混合ガスを用いて処理した後、水素ガスを用いて最終処理する過程を１〜１０回繰り返し行うことを特徴とする請求項９記載の半導体素子のインダクター形成方法。
【請求項１２】
前記第１及び第２感光膜を除去する前にアニーリング工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子のインダクター形成方法。
【請求項１３】
前記アニーリング工程は５０〜５００℃の温度で水素、アルゴン、窒素又はフォーミングガス雰囲気中で１分〜５時間行うことを特徴とする請求項１２記載の半導体素子のインダクター形成方法。
【請求項１４】
所定の構造が形成された半導体基板の上部に第１感光膜を形成した後、前記半導体基板の所定の領域が露出されるように、前記第１感光膜をパターニングする段階と、
銅前駆体を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１銅層を形成する段階と、
全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１銅層の一部が露出されるようにパターニングする段階と、
前記銅前駆体を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、パターニングされた第２感光膜の間に第２銅層を形成する段階と、
前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする半導体素子のインダクター形成方法。
【請求項１５】
所定の構造が形成された半導体基板の上部に第１感光膜を形成した後、前記半導体基板の所定の領域が露出されるように、前記第１感光膜をパターニングする段階と、
ナノパーティクルアルミニウム粒子又はアルミニウム前駆体を用いたスピンオン法でアルミニウムを蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１アルミニウム層を形成する段階と、
全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１アルミニウム層の一部が露出されるようにパターニングする段階と、
前記ナノパーティクルアルミニウム粒子又はアルミニウム前駆体を用いたスピンオン法でアルミニウムを蒸着し、ベーキング工程を行った後、アニーリング工程によって、パターニングされた第２感光膜の間に第２アルミニウム層を形成する段階と、
前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする半導体素子のインダクター形成方法。
【請求項１６】
所定の構造が形成された半導体基板の上部に第１金属層を形成した後、前記半導体基板の所定の領域が露出されるようにパターニングする段階と、
全体構造上部に第１銅層を形成した後研磨する段階と、
全体構造上部に第２金属層を形成した後、前記第１金属層及び前記第１銅層の所定の領域が露出されるようにパターニングする段階と、
全体構造上部に第２銅層を形成した後研磨する段階と、
前記第１及び第２金属層を除去する段階とを含んでなることを特徴とする半導体素子のインダクター形成方法。
【請求項１７】
前記第１及び第２金属層がニッケルＮｉ、コバルトＣｏ、チタニウムＴｉ、アルミニウムＡｌ、タングステンＷ及びタンタリウムＴａのいずれか一つからなることを特徴とする請求項１６記載の半導体素子のインダクター形成方法。
【請求項１８】
前記第１及び第２銅層は電気メッキ法又は無電解メッキ法を用いて形成することを特徴とする請求項１６記載の半導体素子のインダクター形成方法。
【請求項１９】
前記第１及び第２銅層はサプレッサ(suppressor)、アクセラレーター(accelerator)及びレベラー(leveler)などのポリマー成分の添加剤を必要としないメッキ溶液を用いたメッキ工程で形成することを特徴とする請求項１６記載の半導体素子のインダクター形成方法。
【請求項２０】
前記電気メッキ法はＨ2ＳＯ4とＣｕＳＯ4が１：９９〜９９：１の割合で混合された溶液に添加剤が添加されていないメッキ溶液を用いて行うことを特徴とする請求項１８記載の半導体素子のインダクター形成方法。
【請求項２１】
前記電気メッキ法はＨＣｌを１〜１０００ｐｐｍの濃度に維持して行うことを特徴とする請求項１８記載の半導体素子のインダクター形成方法。
【請求項２２】
前記添加剤が添加されていない溶液を用いた電気メッキ法はフォワード(forward)ＤＣメッキ、パルスリバース(pulse-reverse)メッキ、パルス(pulse)メッキを用いるか、或いはこれらの方法を混合した多段階メッキ方法を用いて行うことを特徴とする請求項２０記載の半導体素子のインダクター形成方法。
【請求項２３】
前記無電解メッキ法は表面クリーニング及び活性剤(activation agent)を添加する工程をさらに含んで行うことを特徴とする請求項１８記載の半導体素子のインダクター形成方法。
【請求項２４】
前記第１及び第２感光膜を除去する前にアニーリング工程を行う段階をさらに含むことを特徴とする請求項１６記載の半導体素子のインダクター形成方法。
【請求項２５】
前記アニーリング工程は温度５０〜５００℃の範囲で水素、アルゴン、窒素又はフォーミングガス雰囲気中で１分〜５時間行うことを特徴とする請求項２４記載の半導体素子のインダクター形成方法。
【請求項２６】
所定の構造が形成された半導体基板の上部に第１金属層を形成した後、前記半導体基板の所定の領域が露出されるようにパターニングする段階と、
全体構造上部に第１アルミニウム層を形成した後研磨する段階と、
全体構造上部に第２金属層を形成した後、前記第１金属層及び前記第１アルミニウム層の所定の領域が露出されるようにパターニングする段階と、
全体構造上部に第２アルミニウム層を形成した後研磨する段階と、
前記第１及び第２金属層を除去する段階とを含んでなることを特徴とする半導体素子のインダクター形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のインダクター形成方法に係り、特に、ナノパーティクル(nano particle)銅粒子を含有した溶液又は銅前駆体を用いたスピンオンフォースフィル(spin-on force fill)方法で銅を埋め込んでインダクターを形成し、或いは所定の第１金属層パターンを形成した後、銅層をメッキしてエアギャップブリッジを形成し、その上部に所定の第２金属層パターンを形成した後、銅層をメッキして銅層にインダクターを形成し、第１及び第２金属層パターンを除去して３次元インダクターを形成する方法に関する。
【背景技術】
【０００２】
全世界的に加速化される国際技術競争が、国家間の提携が強化されるにつれて、国家間のビジネスの中心に立つ競争力になるということは周知の事実であって、パラダイムの変化によって、技術先進国では技術競争力の独歩的な存在として浮彫りになるため、技術開発をさらに加速化している実情である。半導体が２０世紀の革命を呼び起こしたように、ＭＥＭＳ(Micro Electro Mechanical System)技術は２１世紀情報通信及び生命工学／医学分野の革命を呼び起こす技術などとして台頭している。ＭＥＭＳはマイクロシステム、マイクロマシン、マイクロメカトロニックスなどに混用され、超小型システム又は超小型精密機械を意味し、小さい電気／機械素子を通称する用語として定義される。ＭＥＭＳ素子が作動する領域では既存のマクロ(macro)な世界で作動する設計規則又は動作原理がそのまま適用されない、既存の常識を打ち破る新しい概念又は原理が可能である。
【０００３】
周知の如く、２０世紀には技術のみの革命と独立した分野の発展が行われたが、２１世紀に入っては各産業分野の技術の固有領域を破壊し、他の分野の協調が不可避になった。言い換えれば、技術同士がビュージョン(fusion)されて新しい技術を誕生させ、さらに技術のみの発展ではなく人間と環境を考慮したヒューマニズム的な技術発展を要求することになった。このような要求はＭＥＭＳ技術の特性である電子電気分野（半導体、ディスプレイ分野）、機械分野、小型化分野及びバイオ分野の技術が一塊になった人間親和的な技術なので、２１世紀の産業的な要求を充足させる。このようにＭＥＭＳを研究する分野は、複合的に、制御計測工学、医工学、航空工学、精密工学、生物工学、機械設計工学、材料工学技術が組み合わせられて開発されている。そして、ＭＥＭＳは一般に機械的特性と電気／電磁的特性を有するシステムを意味したが、現在には光学的／化学的／流体的／生物学的特性を持つこともある。また、ＭＥＭＳは半導体及びディスプレイ工程に基づいて実現化した技術であって、その大きさがｍｍ以下、最高ｎｍ以下の構造品である。マイクロ加工では、マイクロ単位を重要視する機械的要素と極小型機械装置の製作技術は、マイクロエレクトロニックスデバイス製造技術に機械装置内の物体の移動又は振動のための空間が必要であり、３次元的な空間を実現するための動静が非常に重要である。その加工法としてはバルク加工工法(bulk micro machining)、表面加工法(surface micro machining)、構造的な多様性と３次元構造のためのＬＩＧＡ(Lithographic Galvanotoming, Adtorming)（写真、印刷術、電気メッキ、鋳型法）などがある。ＭＥＭＳ技術は複合技術であり、これによるシステムオンチップ(System on Chip)ＳｏＣの登場は、製造製品を作って市場を形成するのではなく、クライアントが必要なアプリケーションを設定し、それに合わせてシステムを具現してその構成要素の技術を複合させていくことになり、様々な技術を混合させることもでき、ライフサイクル(life cycle)が段々短くなる未来の市場流れに迅速に対応できることになった。このような技術開発は知的財産権が必須的であり、ＩＰ波及効果は一層増加する。米国の場合、ＩＢＭが最も多く出願をしており、Univ. of CaliforniaとTexas Instrumentがその後ろを追っている。大部分の源泉特許は米国、日本、ドイツが７０％以上を占めている。
【０００４】
ＭＥＭＳ技術は様々な技術の統合から由来する技術であり、ＩＰが必須的な産業なので、国家的な次元の研究と督励が必須的である。日本通産部は１９９１年から１０年間２５０億円を投資して産業化学技術プロンティアプログラムを始めた。一方、米国では最近１０余年前から米国化学財団ＮＳＦで持続的にＭＥＭＳ研究を行ってきた。ヨーロッパではヨーロッパ共同体の共同投資を計画し、毎年米貨５０００万弗〜２億弗の経費をＭＥＭＳ技術開発に投資している。様々なＭＥＭＳ分野のＲＦ−ＭＥＭＳ３次元インダクター形成技術はＭＥＭＳ技術を用いた半導体デバイスの適用に最も先に商用化される分野として関心が集中している。
【０００５】
情報通信分野のパラダイムの変化に伴い、時間と場所に拘らない通信方式の要求が増加しつつあり、無線移動通信分野は、かかる要求に最も適した分野への急速な発展が行われている。無線通信の発展に伴って高周波資源が必要になり、高周波で動作する材料、素子及び回路の要求が増大しており、このようなものは周波数の高い領域で使用されるので、ＲＦ(Radio Frequency)部品及びＩＣとして分類されている。
【０００６】
ＣＭＯＳは、シリコン材料を用いた相補性金属酸化膜半導体であって、微細加工技術の発展に伴って良い周波数特性を得ている素子である。シリコンを基盤とするので、よく開発された工程技術をそのまま用いて、低価格化されたチップを製作することができるうえ、ＳｏＣの場合にシステムの中間周波数バンド、デジタル部まで集積化することができるため、単一チップ化には最も適した技術として浮彫りになっている。ＢｉＣＭＯＳはバイポーラ(Bipolar)素子とＣＭＯＳ素子をシリコン基板上に同時に具現したもので、バイポーラ素子材料をシリコンでＳｉＧｅ材料として使用すると、バイポーラとＣＭＯＳ素子の利点のみを取ることが可能な素子技術であって、よく定立されたシリコン半導体技術にＳｉＧｅ技術を加えて高機能化及び低価格化を図ることができる。
【０００７】
ＲＦ ＩＣにシリコンＣＭＯＳ技術を具現するための必須的な素子がインダクターである。ところが、スタンダードロジック(Standard logic)工程を用いてはＲＦ ＩＣから要求されるＱ(Quality Factor:充実度)を得ることができず、高い充実度を確保するためには金属配線から発生する寄生抵抗成分を減らすとともに、シリコン基板に流れる渦電流(eddy current)及び変位電流(displacement current)の損失を減らさなければならない。一方、インダクターとして用いられる金属の厚さを標準工程で適用する厚さより大きくして抵抗を低めるか、或いは銅のような低抵抗金属を用いて充実度を高めることができる。また、構造的に四角形よりは円形構造が有利であり、金属配線間隔は狭い方が有利であり、インダクターの中心を空にすることが有利である。大略的にインダクターの中心部を空ける直径は、全体インダクター直径の１／３程度が適切であると知られている。ところで、インダクターを形成するための金属の厚さが厚くなると、厚さ増加による寄生キャパシタンスの増加は小さくなるが、寄生抵抗成分が大幅小さくなることに起因し、金属の厚さによるインダクタンスの変化は殆どない。また、インダクターのターン(turn)数が多くなるにつれて、インダクタンスは増加するが、充実度はある以上のターン数（普通５.５）以上ではむしろ減少する。すなわち、ターン数の増加によるインダクタンスの増加分より寄生抵抗と寄生キャパシタンスが増加して充実度が減少する。また、５層以上のＣＭＯＳ工程で金属層を積層してインダクターの抵抗を減らして充実度を増加させることもできる。この技術を用いると、ＲＦ回路で用いられる大部分のインダクタンス（〜１０ｎＨ未満）をボンドパッド(bond pad)の大きさ未満に具現することができる。ところが、この場合、金属層間のキャパシタンスの増加によって共振周波数が低くなるという欠点がある。インダクターの充実度を高める他の方法は、シリコン基板との寄生成分を減らすことであるが、インダクターの磁場が変わることにより基板に誘導される渦電流、及びインダクターと基板との間に存在する寄生キャパシタを介してシリコン基板に流れる変位電流が充実度の主な損失である。化合物半導体で使用されるＧａＡｓ基板は、基板自体の抵抗率が高い半絶縁性(semi-insulating)基板なので、基板との寄生成分に対しては殆ど問題にならないが、シリコン基板では激しい問題点に該当する。これはシリコン基板を介した信号伝達によって同一のチップでデジタル回路とＲＦ回路とが共存し難い状況が発生することもできる。シリコン基板との影響を減らす方案としては、高抵抗のシリコン基板又はＳＯＩ(Silicon-On-Insulator)構造の基板を用いる方法と、ガードリングを用いる方法がある。ＳＯＩウェーハは低周波で効果が大きいが、１ＧＨｚ以上における高周波帯域では殆ど効果がないものと現れたが、これはＳＯＩウェーハでは埋め込み酸化膜の厚さが一般に２０００〜５０００Åなので、高周波帯域まで隔離させるために必要な酸化膜の厚さより小さいことに起因する。ディップＮウェルを用いたガードリングが効果的であるが、システムレベルの要求を満足させていない。そして、インダクターを上位金属層として用いてシリコン基板との距離を増やして寄生キャパシタンスを減らすか、或いは��ンダクターをフィールド酸化膜上に形成させると、フィールド酸化膜の下にＮウェルを形成させて逆バイアスを加える方法などがある。また、インダクターの下にグラウンド層(ground layer)を形成して基板とのカップリングを遮断する方法もあるが、グラウンド層によるインダクタンスの減少を防止するためにいろいろの切れにパターニングすることをＰＳＧ(patterned ground shield)とする。ＰＳＧを用いたインダクターは、グラウンド層との寄生キャパシタンス成分の増加による共振周波数が減少し、充実度値も減少するという欠点をもつ。
【０００８】
インダクター設計のガイドラインは、次の通りである。
【０００９】
一つ目、金属配線の間のスペースを最小化しなければならない。これにより、インダクターの空間を最小化し、相互誘導(mutual inductance)を最大化して充実度を高めなければならない。
【００１０】
二つ目、インダクターは上部金属層で具現されなければならない。これは基板への寄生キャパシタンスを最小化することができるためである。
【００１１】
三つ目、できる限り広くて厚い金属配線を具現しなければならない。すなわち、低い直列抵抗を確保しなければならない。ところが、幅が広過ぎると、インダクター面積の増加を誘発し、これは寄生キャパシタンスを増加させかつ基板損傷を増大させるため、適正の条件が導出されるべきである。
【００１２】
四つ目、空洞(hollow)のインダクターが具現されなければならない。これにより、渦電流効果（ネガティブ相互結合）を減少させることができるため、内径(inner diameter)が金属幅の５倍以上にならなければならない。
【００１３】
五つ目、ターン数が増加するほど、インダクターの面積が増加しかつ抵抗効果が増加して寄生キャパシタンス増加の原因になって充実度を低下させる原因になるので、ターン数に対する適正の条件が導出されるべきである。
【００１４】
このような要求以外にもデカップリング(decoupling)問題のためにインダクターの下部にトレンチを挿入し、絶縁層の厚さを増加させるか或いは接地板を挿入する研究も行われている。
【００１５】
以上、インダクターに対する一般的な事項について記述した。次に、現在銅配線に適用しようとするインダクター形成方法を図１（ａ）ないし図１（ｃ）に基づいて説明する。
【００１６】
図１（ａ）ないし図１（ｃ）は従来の半導体素子のインダクター製造方法を説明するために順次示した素子の断面図である。
【００１７】
図１（ａ）を参照すると、所定の構造が形成された半導体基板１１の上部に層間絶縁膜１２を形成する。層間絶縁膜１２の所定の領域をエッチングして半導体基板１１の所定の領域を露出させるトレンチを形成する。
【００１８】
図１（ｂ）を参照すると、全体構造上に拡散防止膜１３及びシード層１４を形成した後、トレンチが埋め込まれるように電気メッキ法を用いて銅層１５を形成する。この際、電気メッキ法は化学触媒を用いて行うことができる。
【００１９】
図１（ｃ）は、ＣＭＰ工程を行って銅層１５、シード層１４及び拡散防止膜１３を研磨することによりインダクターが形成された状態の断面図である。
【００２０】
このような工程でインダクターを形成すると、次の問題点を発生させることにある。
【００２１】
一つ目、層間絶縁膜は２〜３μｍ以上の厚さに形成されるが、このように厚く形成された絶縁膜をエッチングすることは現実的に大きい難しさが伴い、またウェーハ一枚当りエッチング時間が非常に長くてコストが非常に高くかかる。
【００２２】
二つ目、現在の銅配線工程に適用している電気メッキ工程を用いる場合、工程コストが非常に高くかかり、等角充填(conformal filling)によるインダクターの中央部に芯またはボイドが発生する可能性が高くなって工程の安全性が低下する。また、過量の添加剤が添加されることも回避すべき先決課題である。
【００２３】
三つ目、３〜５μｍ以上の銅メッキ膜をＣＭＰすることはさらに大きい難題である。すなわち、非常に大きい段差と厚さを有する銅膜を研磨する時間があまり長くかかって収率及びコストに激しい影響を及ぼしてデバイス単価に大きい上昇をもたらすという結果を生む。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、ナノパーティクル銅粒子を含有した溶液または銅前駆体を用いたスピンオンフォースフィル(spin-on force fill)方法で銅を埋め込んでインダクターを形成することにより、項定数を減少させ、電気メッキ時に発生しうる欠陥可能性を除去してナノテクノロジー(nano technology)とＭＥＭＳ技術との融合によるＲＦ−ＣＭＯＳ素子を開発することが可能な半導体素子のインダクター形成方法を提供することにある。
【００２５】
本発明の他の目的は、所定の第１金属層パターンを形成した後、メッキ工程を用いた銅層でエアギャップブリッジを形成し、その上部に所定の第２金属層パターンを形成した後、メッキ工程を用いた銅層でインダクターを形成し、その後第１及び第２金属層パターンを除去してＲＥ−ＭＥＭＳを用いた３次元インダクターを形成することにより、ダマシン工程を用いたインダクター形成工程におけるエッチングの難しさを克服し、大きい段差によるＣＭＰ工程の難しさを克服することが可能な半導体素子のインダクター形成方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明の第１実施例に係る半導体素子のインダクター形成方法は、所定の構造が形成される半導体基板上に第１感光膜を形成した後、前記半導体基板の予定の領域が露出されるように、前記第１感光膜をパターニングする段階と、ナノパーティクル銅粒子を含有した溶液を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１銅層を形成する段階と、全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１銅層の一部が露出されるようにパターニングする段階と、前記ナノパーティクル銅粒子を含有した溶液を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第２感光膜の間に第２銅層を形成する段階と、前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする。
【００２７】
本発明の第２実施例に係る半導体素子のインダクター形成方法は、所定の構造が形成された半導体基板の上部に第１感光膜を形成した後、前記半導体基板の所定の領域が露出されるように、前記第１感光膜をパターニングする段階と、銅前駆体を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１銅層を形成する段階と、全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１銅層の一部が露出されるようにパターニングする段階と、前記銅前駆体を用いたスピンオン法で銅を蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第２感光膜の間に第２銅層を形成する段階と、前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする。
【００２８】
本発明の第３実施例に係る半導体素子のインダクター形成方法は、所定の構造が形成された半導体基板の上部に第１感光膜を形成した後、前記半導体基板の所定の領域が露出されるように、前記第１感光膜をパターニングする段階と、ナノパーティクルアルミニウム粒子又はアルミニウム前駆体を用いたスピンオン法でアルミニウムを蒸着し、ベーキング工程を行った後、アニーリング工程によって、前記パターニングされた第１感光膜に第１アルミニウム層を形成する段階と、全体構造上部に第２感光膜を形成した後、前記第１感光膜及び前記第１アルミニウム層の一部が露出されるようにパターニングする段階と、前記ナノパーティクルアルミニウム粒子又はアルミニウム前駆体を用いたスピンオン法でアルミニウムを蒸着し、ベーキング工程を行った後、アニーリング工程によって、パターニングされた第２感光膜の間に第２アルミニウム層を形成する段階と、前記第１及び第２感光膜を除去する段階とを含んでなることを特徴とする。
【００２９】
本発明の第４実施例に係る半導体素子のインダクター形成方法は、所定の構造が形成された半導体基板の上部に第１金属層を形成した後、前記半導体基板の所定の領域が露出されるようにパターニングする段階と、全体構造上部に第１銅層を形成した後研磨する段階と、全体構造上部に第２金属層を形成した後、前記第１金属層及び前記第１銅層の所定の領域が露出されるようにパターニングする段階と、全体構造上部に第２銅層を形成した後研磨する段階と、前記第１及び第２金属層を除去する段階とを含んでなることを特徴とする。
【００３０】
本発明の第５実施例に係る半導体素子のインダクター形成方法は、所定の構造が形成された半導体基板の上部に第１金属層を形成した後、前記半導体基板の所定の領域が露出されるようにパターニングする段階と、全体構造上部に第１アルミニウム層を形成した後研磨する段階と、全体構造上部に第２金属層を形成した後、前記第１金属層及び前記第１アルミニウム層の所定の領域が露出されるようにパターニングする段階と、全体構造上部に第２アルミニウム層を形成した後研磨する段階と、前記第１及び第２金属層を除去する段階とを含んでなることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、ナノ銅パーティクル(nano Cu particle)又は銅前駆体を用いたスピノンフォースフィル方法で銅を埋め込んでインダクターを形成することにより、電気メッキ法で銅を埋め込むときに必要な拡散防止膜及びシード層形成工程が不要なので、工程数を画期的に減らすことができるため、簡単な設備及び低廉な費用で銅配線埋込み工程を可能にする。また、エッチングの難しさ及び大きい段差によるＣＭＰ工程の難しさを克服することができ、ＣＭＰ工程時間を短縮してインダクター形成費用を画期的に減らすことができる。そして、工程集積度を減らし且つ単純化することにより、３次元インダクターを容易に実現することにより、通信機器などから要求される充実度を有する高性能素子の開発が可能である。
【００３２】
また、所定の第１金属層パターンを形成した後、メッキ工程を用いた銅層としてエアギャップブリッジを形成し、その上部に所定の第２金属層パターンを形成した後、メッキ工程を用いて銅層としてインダクターを形成し、その後第１及び第２金属層パターンを除去してＲＦ−ＭＥＭＳを用いた３次元インダクターを形成することにより、拡散防止膜及びシード層形成工程を必要とないため工程を単純化させることができ、ダマシン工程を用いたインダクター形成工程におけるエッチングの難しさを克服し、大きい段差によるＣＭＰ工程の難しさを克服することができ、添加剤を添加しないメッキ溶液を用いて銅能動素子の性能をさらに向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００３４】
図２（ａ）ないし図２（ｅ）は本発明の一実施例に係るＲＦ−ＭＥＭＳを用いた３次元インダクター形成方法を説明するために順次示した素子の断面図である。
【００３５】
図２（ａ）を参照すると、所定の構造、例えばＣＭＯＳ素子が形成された半導体基板２１の上部に第１感光膜２２を形成する。この際、第１感光膜２２は下部の素子と上部に形成されるべきインダクターとの間隔だけの高さにするが、下部素子とインダクターとの間隔が１００Å〜５００μｍの範囲を有するため、第１感光膜２２もこの程度の厚さにする。そして、写真及び現像工程を行い、半導体基板２１の所定の領域が露出されるように第１感光膜２２をパターニングする。
【００３６】
図２（ｂ）を参照すると、ナノパーティクル銅粒子を含有した溶液又は銅前駆体を用いたスピンオンフォースフィル(spin-on force fill)方法でパターニングされた第１感光膜２２の間に第１銅層２３を形成する。ここで、スピンオンフォースフィル法はスピンオン法で銅を蒸着し、ベーキング工程を行った後、水素雰囲気中でアニーリング工程を行ってフォースフィル及びリフローさせて第１銅層２３を埋め込む方法である。こうして素子とインダクターとの間にエアギャップブリッジを形成する。
【００３７】
ここで、ナノパーティクル銅粒子は１〜２０ｎｍの大きさにする。ナノパーティクル銅粒子を含有した溶液又は銅前駆体は−１０〜１００℃の温度で１００〜５０００ｒｐｍの速度で蒸着するが、蒸着初期（１〜１０ｓｅｃ）では５０００ｒｐｍ程度の高速で蒸着する。
【００３８】
ベーキング工程は２００〜５００℃の温度と水素雰囲気で行うが、単一ステップ又は多段階ステップで行うことができる。単一ステップのベーキング工程は温度２００〜５００℃の範囲のいずれかで１秒〜１０分間ベーキングを行う方法であり、多段階ステップのベーキング工程は温度２００〜５００℃の範囲の様々な温度で１秒〜１０分間ベーキングを行う方法である。一方、ベーキング工程の際、水素雰囲気は、水素のみを適用することと、水素とアルゴン（０〜９５％）、水素と窒素（０〜９５％）などの水素混合気体を用いることを含む。
【００３９】
そして、ベーキング工程を行った後、連続的に２００〜５００℃の温度と水素雰囲気中で１秒〜１０分間アニーリング工程を行うと同時に、０.１〜１００ＭＰａの圧力でフォースフィリングを行って緻密な銅層を形成する。この際、フォースフィリング方法は単一ステップ、多段階ステップ又はサインカーブ(sin curve)型圧力を利用することができ、１〜１０回反復する。単一ステップ及び多段階ステップを用いて圧力を加えるとき、単一ガス及び混合ガスの使用が可能であり、多段階ステップを用いる場合は水素単一ガス、或いは水素、アルゴン、ヘリウムなどの混合ガスを用いて処理した後、水素ガスを用いて最終処理を行う過程を１〜１０回繰り返す。
【００４０】
図２（ｃ）を参照すると、全体構造上部に第２感光膜２４を形成する。そして、所望のインダクターのターン数によって下部の第１感光膜２２及び第１銅層２３の一部が露出されるようにパターニングする。
【００４１】
図２（ｄ）を参照すると、ナノパーティクル銅粒子を含有した溶液又は銅前駆体を用いたスピンオンフォースフィル方法でパターニングされた第２感光膜２４の間に第２銅層２５を形成する。ここで、スピンオンフォースフィル方法は前述した過程で行う。
【００４２】
図２（ｅ）を参照すると、エアブリッジとインダクターに形成されている第１及び第２感光膜２２及び２４を除去してＲＦ−ＭＥＭＳ３次元構造のインダクターを形成する。この際、第１及び第２感光膜２２及び２４を除去する前にアニーリング工程を行うが、アニーリング工程は５０〜５００℃の温度で水素、アルゴン、窒素又はフォーミングガス雰囲気中で１分〜５時間行う。
【００４３】
前記において、ブリッジ又はインダクターを形成する金属物質として銅を用いたが、アルミニウムを用いることもできる。また、本実施例ではＲＦ−ＭＥＭＳを用いて３次元インダクターを形成する方法を提示したが、３次元ではない他のインダクター構造が適用されるＲＦ−ＣＭＯＳ素子にも適用される。その方法は３次元インダクター構造でエアブリッジを形成する方法がＲＦ−ＣＭＯＳ素子のインダクターの実現にも適用される。
【００４４】
図３（ａ）〜図３（ｅ）は、本発明の他の実施例に係るＲＦ−ＭＥＭＳを用いた３次元インダクター形成方法を説明するために順次示した素子の断面図である。
【００４５】
図３（ａ）を参照すると、所定の構造、例えばＣＭＯＳ素子が形成された半導体基板３１の上部に第１金属層３２を形成する。そして、半導体基板３１の所定の領域が露出されるように第１金属層３２をパターニングする。ここで、第１金属層３２は以後に形成される銅層との選択的エッチング特性を示し、銅をメッキ工程で形成することが可能な全ての金属を用いることができるが、例えばニッケルＮｉ、コバルトＣｏ、チタニウムＴｉ、アルミニウムＡｌ、タングステンＷ及びタンタリウムＴａを用いることができる。一方、第１金属層３２は、蒸着又はメッキ方法を用いて形成するが、ＣＭＯＳ素子とインダクターとの間隔だけの厚さ、例えば１００Å〜５００μｍの厚さにする。
【００４６】
図３（ｂ）を参照すると、全体構造上部に電気メッキ法又は無電解メッキ法を用いて第１銅層３３を形成した後、ＣＭＰ工程で第１銅層３３を研磨する。これにより、ＣＭＯＳ素子とインダクターとの間にエアギャップブリッジが形成される。ここで、第１銅層３３を形成するためのメッキ工程はサプレッサ(suppressor)、アクセラレーター(accelerator)及びレベラー(leveler)などのポリマー成分の添加剤を必要としないメッキ溶液を用いる。また、電気メッキ法はＨ2ＳＯ4とＣｕＳＯ4が１：９９〜９９：１の割合で混合された溶液に添加剤が添加されていないメッキ溶液を用いて行う。一方、この際にＨＣｌも用いられるが、ＨＣｌの濃度は１〜１０００ｐｐｍに維持する。そして、添加剤が添加されていないメッキ溶液を用いた電気メッキ法はフォワード(forward)ＤＣメッキ、パルスリバース(pulse-reverse)メッキ、パルス(pulse)メッキなどを用いることができ、これらの方法を混合した多段階メッキ方法も用いることができる。また、無電解メッキ法を用いて第１銅層３３を形成する場合、表面クリーニング及び活性剤(activation agent)を添加する工程をさらに追加することもできる。
【００４７】
図３（ｃ）を参照すると、全体構造上部に第２金属層３４を形成する。ここで、第２金属層３４はインダクターの厚さを考慮して形成し、第１金属層３２と同様に銅層との選択的エッチング特性を示し、銅をメッキ工程で形成することが可能な全ての金属、例えばニッケルＮｉ、コバルトＣｏ、チタニウムＴｉ、アルミニウムＡｌ、タングステンＷ及びタンタリウムＴａを用いて形成する。そして、所望のインダクターのターン数に応じて下部の第１金属層３２及び第１銅層３３の一部が露出されるように第２金属層３４をパターニングする。
【００４８】
図３（ｄ）を参照すると、全体構造上部に電気メッキ法又は無電解メッキ法を用いて第２銅層３５を形成した後、ＣＭＰ工程で第２銅層３５を研磨する。第２銅層３５は第１銅層３３を形成する時と同様の方法で形成する。
【００４９】
図３（ｅ）を参照すると、第１及び第２金属層３２及び３４を除去してＲＦ−ＭＥＭＳ３次元構造のインダクターを形成する。この際、第１及び第２金属層３２及び３４を除去する前にアニーリング工程を行うが、アニーリング工程は温度５０〜５００℃の範囲で水素、アルゴン、窒素又はフォーミングガス雰囲気中で１分〜５時間行う。
【００５０】
前記において、ブリッジ又はインダクターを形成する金属物質で銅を用いたが、アルミニウムを用いることもできる。また、本実施例ではＲＦ−ＭＥＭＳを用いて３次元インダクターを形成する方法を提示したが、３次元ではない他のインダクター構造が適用されるＲＦ−ＣＭＯＳ素子にも適用される。その方法は３次元インダクター構造でエアブリッジを形成する方法がＲＦ−ＣＭＯＳ素子のインダクターの実現にも適用される。
【図面の簡単な説明】
【００５１】
【図１】従来の半導体素子のインダクター形成方法を説明するために順次示した素子の断面図である。
【図２】本発明の一実施例に係る半導体素子のインダクター形成方法を説明するために順次示した素子の断面図である。
【図３】本発明の他の実施例に係る半導体素子のインダクター形成方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００５２】
２１及び３１    半導体基板
２２    第１感光膜
２３及び３２    第１銅層
２４    第２感光膜
２５及び３５    第２銅層
３２    第１金属層
３４    第２金属層
【図１】
2005039186.tif 000003
【図２】
2005039186.tif 000004
【図３】
2005039186.tif 000005