(57)【要約】    【課題】  ＣＰＵのリソースを用いて描画処理を行う場合において、アクセススピードの遅い外部メモリへのアクセス回数を低減可能にし、ＣＰＵのパフォーマンスを向上させたデータ処理装置を提供する。    【解決手段】  ホスト装置からのデータを解釈し、その解釈されたデータを展開する描画処理を行うＣＰＵと、ＣＰＵの描画処理時に、該ＣＰＵからの展開データを蓄積する内部メモリと、内部メモリに蓄積されたデータを、外部メモリに保存するために転送する転送手段とを１つのチップ内に設ける。【選択図】      図２
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【特許請求の範囲】
【請求項１】
処理用データを解釈し、その解釈されたデータの展開処理を行う演算手段と、該演算手段が展開した描画データを蓄積する第１のメモリと、前記第１のメモリに前記描画データが所定の単位分蓄積された場合、当該描画データを、前記内部メモリとは異なる第２のメモリに保存するために転送処理を行う転送手段と、を１つの集積回路チップに設けたデータ処理装置であって、
前記第２のメモリは前記集積回路チップの外部に存在することを特徴とするデータ処理装置。
【請求項２】
前記第１のメモリは前記集積回路チップ内に複数個設けられ、前記演算手段によりバンド単位で展開された描画データを前記各第１のメモリに当該バンド単位で蓄積することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記第１のメモリに描画データが所定の単位分蓄積された場合、当該描画データを圧縮する圧縮手段を有し、前記転送手段は前記圧縮手段で圧縮されたデータを第２のメモリに転送することを特徴とする請求項１に記載のデータ処理装置。
【請求項４】
前記第２のメモリに蓄積された圧縮データを伸長する伸長手段を有し、前記転送手段は前記伸長手段で伸長された描画データを前記集積回路チップに接続されたビデオ出力インタフェースに転送することを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
単一の集積回路チップで実行されるデータ処理方法であって、
入力されたデータを解釈し、描画データに展開処理する展開工程と、
前記展開工程で展開された前記描画データを記憶する記憶工程と、
前記記憶工程で前記描画データが所定の単位分記憶された場合、前記集積回路チップ外に設けられた記憶部に当該データを転送する転送工程と、
を実行するデータ処理方法。
【請求項６】
前記記憶工程で前記描画データが所定の単位分記憶された場合、当該データを圧縮処理する圧縮工程をさらに有し、前記転送工程では前記圧縮工程で圧縮されたデータを前記集積回路チップ外に設けられた前記記憶部に転送することを特徴とする請求項５に記載のデータ処理方法。
【請求項７】
前記集積回路チップ外に設けられた前記圧縮データを取得し、当該データに伸長処理を施す伸長工程をさらに有し、前記転送工程では、前記伸長工程で伸長された描画データを前記集積回路チップに接続されたビデオ出力インタフェースに転送することを特徴とする請求項６に記載のデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央演算装置（集積回路チップ）を利用して描画を行うデータ処理装置及びデータ処理方法に関するものである。
【背景技術】
【０００２】
レーザビームプリンタで代表される電子写真方式のプリンタに於いては、ホストコンピュータ等の外部装置から印字データ（コードデータやイメージデータ等）を受信して、その受信した印字データに基づいたビットマップデータを展開し、その展開が終了した後、展開されたビットマップデータをビデオデータとしてプリンタエンジンに出力している。
【０００３】
この種の描画処理は負荷が重いため、従来ではＣＰＵ（中央演算装置）とは独立した専用のハードウェアで描画回路を構成していた（例えば、特許文献１参照）。
【特許文献１】特開平９−１１５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、専用のハードウェア回路で描画ロジックを組むと、そのバージョンアップの度にハードウェアを作り直す必要があり、多大な開発費がかかるというデメリットがあった。
【０００５】
そこで、性能向上の著しい最近のＣＰＵを用いて描画処理を行うことが考えられる。最近ではＣＰＵの性能が向上したため、ＣＰＵを用いた描画処理を行っても、専用の描画回路による処理時間と遜色ないようになってきている。
【０００６】
しかし、ＣＰＵが高速になっても周辺のメモリが低速であるために、メモリに対するアクセス頻度が増すとＣＰＵの待ち時間が増大し、ＣＰＵのパフォーマンスが充分発揮できないという問題点があった。
【０００７】
そこで、本発明は、中央演算装置のリソースを用いて描画処理を行う場合において、アクセススピードの遅いメモリへのアクセス回数を低減可能にし、中央演算装置のパフォーマンスを向上させたデータ処理装置及びデータ処理方法を提供することを目的とする。
【０００８】
また、本発明は、中央演算装置のリソースを用いて描画処理を行う場合において、描画処理の高速化を可能にし、更なるパフォーマンスの向上を可能にしたデータ処理装置及びデータ処理方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のデータ処理装置は、処理用データを解釈し、その解釈されたデータの展開処理を行う演算手段と、該演算手段が展開した描画データを蓄積する第１のメモリと、前記第１のメモリに前記描画データが所定の単位分蓄積された場合、当該描画データを、前記内部メモリとは異なる第２のメモリに保存するために転送処理を行う転送手段と、を１つの集積回路チップに設けたデータ処理装置であって、前記第２のメモリは前記集積回路チップの外部に存在することを特徴とする。
【００１０】
また、前記第１のメモリは前記集積回路チップ内に複数個設けられ、前記演算手段によりバンド単位で展開された描画データを前記各第１のメモリに当該バンド単位で蓄積することを特徴とする。
【００１１】
また、前記第１のメモリに描画データが所定の単位分蓄積された場合、当該描画データを圧縮する圧縮手段を有し、前記転送手段は前記圧縮手段で圧縮されたデータを第２のメモリに転送することを特徴とする。
【００１２】
また、前記第２のメモリに蓄積された圧縮データを伸長する伸長手段を有し、前記転送手段は前記伸長手段で伸長された描画データを前記集積回路チップに接続されたビデオ出力インタフェースに転送することを特徴とする。
【００１３】
本発明のデータ処理方法は、単一の集積回路チップで実行されるデータ処理方法であって、入力されたデータを解釈し、描画データに展開処理する展開工程と、前記展開工程で展開された前記描画データを記憶する記憶工程と、前記記憶工程で前記描画データが所定の単位分記憶された場合、前記集積回路チップ外に設けられた記憶部に当該データを転送する転送工程とを実行する。
【００１４】
また、前記記憶工程で前記描画データが所定の単位分記憶された場合、当該データを圧縮処理する圧縮工程をさらに有し、前記転送工程では前記圧縮工程で圧縮されたデータを前記集積回路チップ外に設けられた前記記憶部に転送することを特徴とする。
【００１５】
また、前記集積回路チップ外に設けられた前記圧縮データを取得し、当該データに伸長処理を施す伸長工程をさらに有し、前記転送工程では、前記伸長工程で伸長された描画データを前記集積回路チップに接続されたビデオ出力インタフェースに転送することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、演算手段のリソースを用いて描画処理を行う場合において、アクセススピードの遅い集積回路チップ外のメモリへのアクセス回数を低減でき、演算手段のパフォーマンスを向上させることが可能になる。さらに、演算手段と同一チップ内の第１のメモリに描画するため、第１のメモリへのアクセスを素早く行うことができるので、描画処理を高速に行うことができ、更なるパフォーマンスアップが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明のデータ処理装置及びデータ処理方法の実施の形態について、図面を参照しながら説明する。本実施形態のデータ処理装置及びデータ処理方法は、印刷装置に適用される。
【００１８】
［第１実施形態］
＜印刷装置の概略構成＞
図１は、本発明の第１実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００１９】
この印刷装置は、ＣＰＵと描画用バンドメモリとが同一チップ（後述のＡＳＩＣチップ１０）内に組み込まれた特徴的な構成を有するＰＤＬコントローラ部１と、プリンタエンジン部２とから構成されている。ＰＤＬコントローラ部１は、該ＰＤＬコントローラ部１の全ての制御を司る特別仕様のＩＣチップ（以下、ＡＳＩＣチップと略す）１０と、このＡＳＩＣチップ１０の外部に配置されたメモリ（外部メモリ）であるＤＲＡＭ１０６及びＲＯＭ１０８と、表示パネル１１０とを備えている。
【００２０】
ＡＳＩＣチップ１０において、図中の１０１は１次キャッシュメモリ１０２を内蔵したＣＰＵであり、１０３はＣＰＵ１０１とのインターフェースを司るＩ／Ｆ回路であり、１０４は色々なバスを切り替えるバススイッチ回路である。１０５は、外部メモリであるＤＲＡＭ１０６とデータをやり取りするＤＲＡＭコントローラであり、１０７は外部メモリであるＲＯＭ１０８とデータのやり取りをするＲＯＭコントローラである。１０９は表示パネル１１０とのインターフェースを司るＩ／Ｆ回路１０９であり、１１１は外部のホストコンピュータとデータのやり取りを行うＩ／Ｆ回路である。
【００２１】
また１１２は、ＣＰＵ１０１が描画用ＲＡＭ１１３にアクセスする際にデータのやり取りを制御するＲＡＭコントローラであり、１１４も描画用ＲＡＭ１１５へのアクセスを制御するＲＡＭコントローラであり、描画用ＲＡＭ１１３、１１５は、それぞれ１バンド分の展開データを格納できるだけのサイズを有している。１１６は、描画用ＲＡＭ１１３、１１５からの展開データをＤＲＡＭ１０６へ転送するＤＭＡコントローラであり、１１７はＤＲＡＭ１０６に蓄えられたデータを読み出した後、展開データをビデオＩ／Ｆ回路１１８へ転送するＤＭＡコントローラである。ビデオＩ／Ｆ回路１１８は、展開データをプリンタエンジン２へ送るためのインターフェース回路であり、プリンタエンジン２は、展開データを受け取り、用紙に印字する機構を備えたものである。
【００２２】
＜第１実施形態の動作＞
次に、図１に示した本実施形態のＰＤＬコントローラ部１の動作について、図２及び図３を参照しつつ説明する。図２は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図であり、図３は、印字データを複数バンドに区切った場合の動作を説明する図である。
【００２３】
図２において、ＰＤＬコントローラ１は、ホストＩ／Ｆ１１１を介して外部ホストコンピュータからＰＤＬコードを受信すると、ＤＲＡＭ１０６に一旦格納する。格納されたＰＤＬコードは、ＤＲＡＭコントローラ１０５及びＣＰＵ−Ｉ／Ｆ回路１０３を介してＣＰＵ１０１によって読み出され（図２のＴ１）、解釈され、更には展開され、図３で示す１バンド目の展開データが、ＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３に格納される（Ｔ２）。
【００２４】
１バンド目の展開データを描画用ＲＡＭ１１３に格納し終わると、ＤＭＡコントローラ１１６は、その展開データをＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３から読み出し（Ｔ３）、ＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納する（Ｔ４）。そのとき、ＣＰＵ１０１は、２バンド目のＰＤＬコードを解釈し、更には展開し（Ｔ５）、２バンド目の展開データを、ＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１４を介して、描画用ＲＡＭ１１５に格納する（Ｔ６）。
【００２５】
同様にして、２バンド目の展開データが描画用ＲＡＭ１１５に格納し終わると、ＤＭＡコントローラ１１６は展開データをＲＡＭコントローラ１１４を介して描画用ＲＡＭ１１５から読み出し（Ｔ７）、ＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納する（Ｔ８）。そのとき、ＣＰＵ１０１は、３バンド目のＰＤＬコードを解釈、更には展開し、３バンド目の展開データをＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３に格納する。
【００２６】
以上のことを繰り返すことにより、１ページ分の描画データを展開してＤＲＡＭ１０６に格納する。
【００２７】
ＤＭＡコントローラ１１７は、１ページ分の描画データが格納し終わった時点で起動され、ＤＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納された描画データを読み出し（Ｔ９）、ビデオＩ／Ｆ回路１１８へ転送する（Ｔ１０）。ビデオＩ／Ｆ回路１１８は描画データをエンジンのＩ／Ｆ仕様に変換して、プリンタエンジン２へ転送する。
【００２８】
ここで、一度展開したフォントデータなどは１次キャッシュメモリ１０２に格納され、再度そのフォントデータを展開する必要がある場合には、１次キャッシュメモリ１０２に格納されているフォントデータを呼び出すことにより、パフォーマンスアップを図っている。また、バススイッチ１０４は、複数のバスマスタが衝突しないようにバスを切り替え制御している。
【００２９】
このように本実施形態では、ＣＰＵのリソースを用いて描画処理を行う場合において、ＣＰＵ１０１と同一チップ内に複数バンド分の描画用ＲＡＭ１１３，１１５を内蔵し、描画データの外部メモリ１０６へ転送は、描画処理時には行わず、描画処理を行った後に転送するので、外部メモリ１０６へのアクセス回数を格段に減らすことができる。さらに、ＣＰＵ１０１と同一チップ内の描画用ＲＡＭ１１３，１１５に展開データを描画するため、描画用ＲＡＭ１１３，１１５への書き込み／読み出しアクセスを素早く行える結果、描画処理を高速に行うことができる。
【００３０】
［第２実施形態］
図４は、本発明の第２実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００３１】
本実施形態では、ＡＳＩＣチップ１０上に描画用ＲＡＭを３個配置した例を示している。具体的には、図１に示した構成において、描画用ＲＡＭ１２１を３個目の描画用ＲＡＭとして追加し、さらに、描画用ＲＡＭ１２１を書き込み／読み出し制御するＲＡＭコントローラ１２０を配置している。
【００３２】
第１実施形態と同様に、ＣＰＵ１０１は、ＣＰＵ−Ｉ／Ｆ回路１０３とＲＡＭコントローラ１２０を介して、描画用ＲＡＭ１２１に対し書き込み／読み出しアクセスを行うことができる。また、ＤＭＡコントローラ１１６もＲＡＭコントローラ１２０を介して、描画用ＲＡＭ１２１に自由にアクセスすることができる。
【００３３】
＜第２実施形態の動作＞
図５は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【００３４】
ＤＲＡＭ１０６に一旦格納されたＰＤＬコードは、第１実施形態と同様に、ＣＰＵ１０１によって読み出されて（図５のＴ１１）解釈され、更には展開され、図３で示す１バンド目の展開データが描画用ＲＡＭ１１３に格納される（Ｔ１２）。
【００３５】
１バンド目の展開データが描画用ＲＡＭ１１３に格納し終わると、ＤＭＡコントローラ１１６は、展開データを描画用ＲＡＭ１１３から読み出し（Ｔ１３）、ＤＲＡＭ１０６に格納する（Ｔ１４）。そのとき、ＣＰＵ１０１は、２バンド目、３バンド目のＰＤＬコード（Ｔ２１，Ｔ３１）を解釈し、更には展開し、２バンド目、３バンド目の展開データをそれぞれ、ＲＡＭコントローラ１１４，１２０を介して描画用ＲＡＭ１１５、１２１に格納する（Ｔ２２，Ｔ３２）。
【００３６】
２バンド目の展開データが描画用ＲＡＭ１１５に格納し終わると、ＤＭＡコントローラ１１６は展開データを描画用ＲＡＭ１１５から読み出し（Ｔ２３）、ＤＲＡＭ１０６に格納する（Ｔ２４）。
【００３７】
次に、ＣＰＵ１０１は４バンド目のＰＤＬコード（Ｔ１１）の解釈を開始し、更には展開し、３バンド目、４バンド目の展開データをそれぞれ、ＣＰＵ−Ｉ／Ｆ回路１０３、ＲＡＭコントローラ１２０，１１２を介して、描画用ＲＡＭ１２１、１１３に格納する（Ｔ３２，Ｔ１２）。
【００３８】
３バンド目の展開データが描画用ＲＡＭ１２１に格納し終わると、ＤＭＡコントローラ１１６は展開データを描画用ＲＡＭ１２１から読み出し（Ｔ３３）、ＤＲＡＭ１０６に格納する（Ｔ３４）。
【００３９】
以上のことを繰り返すことにより、１ページ分の描画データを展開してＤＲＡＭ１０６に格納する。
【００４０】
ＤＭＡコントローラ１１７は、１ページ分の描画データが格納し終わった時点で起動され、ＤＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納された描画データを読み出し（Ｔ３５）、ビデオＩ／Ｆ回路１１８へ転送する（Ｔ３６）。ビデオＩ／Ｆ回路１１８は、転送された描画データをエンジンのＩ／Ｆ仕様に変換して、プリンタエンジン２へ転送する。
【００４１】
このように本実施形態では、描画用ＲＡＭが３バンドになることにより描画用のバッファメモリが増えるため、展開データの転送に時間がかかるシステムにおいても、ＣＰＵ１０１は描画用ＲＡＭへの待ち時間が減り、パフォーマンスを向上させることができる。
【００４２】
［第３実施形態］
図６は、本発明の第３実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００４３】
本実施形態では、ＡＳＩＣチップ１０上に描画用ＲＡＭを３個配置した構成であるが、展開データを外部メモリであるＤＲＡＭ１０６に蓄えずに、直接ビデオＩ／Ｆ回路１１８へ転送する点が特徴である。したがって、その構成としては、上記第２実施形態の構成において２台配置されていたＤＭＡコントローラが１台のみとなる。
【００４４】
＜第３実施形態の動作＞
図７は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【００４５】
ＰＤＬコントローラ１は、外部ホストコンピュータからＰＤＬコードを受信すると、ＤＲＡＭ１０６に一旦格納する。格納されたＰＤＬコードは（Ｔ４１，Ｔ５１，Ｔ６１）、ＣＰＵ１０１によって解釈され、更には展開され、図３で示す１バンド目の展開データはＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３に（Ｔ４２）、２バンド目の展開データはＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１４を介して描画用ＲＡＭ１１５に（Ｔ５２）、それぞれ格納される。
【００４６】
１バンド目及び２バンド目の展開データを描画用ＲＡＭ１１３、１１５に格納し終わると、ＤＭＡコントローラ１１６は、１バンド目の展開データを、ＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３から読み出し（Ｔ４３）、ビデオＩ／Ｆ回路１１８へ転送する（Ｔ４４）。ビデオＩ／Ｆ回路１１８は該展開データをプリンタエンジン２のＩ／Ｆ仕様に変換してプリンタエンジン２へ転送する。その際、３バンド目の展開データは、ＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１２０を介して描画用ＲＡＭ１２１に蓄えられる（Ｔ６２）。
【００４７】
これ以降は、同様の作業を繰り返して、描画用ＲＡＭ１１３，１１５，１２１から２バンド目〜Ｎバンド目の展開データを読み出し（Ｔ４３，Ｔ５３，Ｔ６３）、ビデオＩ／Ｆ回路１１８へ転送する（Ｔ４４，Ｔ５４，Ｔ６４）。
【００４８】
このように本実施形態では、ＤＭＡコントローラ１１６は、描画用ＲＡＭ１１３、１１５又は１２１に蓄えられた展開データをＲＡＭコントローラ１１２、１１４又は１２０を介して読み出すと、ＤＲＡＭ１０６へ転送せずに直接、ビデオＩ／Ｆ回路１１８へ転送するので、ＤＲＡＭ１０６へのアクセスがなくなる結果、ＲＡＭコントローラ１０５からＤＲＡＭ１０６へのデータ転送ネックが発生しなくなり、上記第１及び第２実施形態よりもパフォーマンスの向上を達成することができる。
【００４９】
［第４実施形態］
図８は、本発明の第４実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００５０】
本実施形態の印刷装置の構成は、前述した図１に示した第１実施形態の構成において、ＤＭＡコントローラ１１６，１１７に代えて、それぞれエンコーダ２１６、デコーダ２１７を設けたものである。エンコーダ２１６は、それぞれＲＡＭコントローラ１１２，１１４を介して描画用ＲＡＭ１１３、１１５から展開データを読み出して圧縮した後、外部メモリ１０６へ転送する機能を有し、デコーダ２１７は、圧縮データを外部メモリ１０６から読み出して伸長した後、ビデオＩ／Ｆ回路１１８へ転送する機能を有する。
【００５１】
＜第４実施形態の動作＞
図９は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【００５２】
上述した第１実施形態と同様の処理で、１バンド目の展開データを描画用ＲＡＭ１１３に格納し終わると（図９のＳ１，Ｓ２）、エンコーダ２１６は、展開データをＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３から読み出し（Ｓ３）、更には圧縮し、圧縮したデータを、ＲＡＭコントローラ１０５を介して外部メモリ１０６に格納する（Ｓ４）。そのとき、ＣＰＵ１０１は、２バンド目のＰＤＬコードを解釈し、更には展開し、２バンド目の展開データをＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１４を介して、描画用ＲＡＭ１１５に格納する（Ｓ５，Ｓ６）。
【００５３】
同様にして、２バンド目の展開データが描画用ＲＡＭ１１５に格納し終わると、エンコーダ２１６は、展開データをＲＡＭコントローラ１１４を介して描画用ＲＡＭ１１５から読み出し（Ｓ７）、更には圧縮し、圧縮したデータをＲＡＭコントローラ１０５を介して外部メモリ１０６に格納する（Ｓ８）。そのとき、ＣＰＵ１０１は、３バンド目のＰＤＬコード（Ｓ１）を解釈、更には展開し、３バンド目の展開データをＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３に格納する（Ｓ２）。
【００５４】
以上のことを繰り返すことにより、１ページ分の描画データを展開、更には圧縮して外部メモリ１０６に格納する。
【００５５】
このように本実施形態では、ＣＰＵのリソースを用いて描画処理を行う場合において、ＣＰＵ１０１と同一チップ内に複数バンド分の描画用ＲＡＭ１１３，１１５とエンコーダ（圧縮回路）２１６を内蔵し、描画データを展開・圧縮処理した後、外部メモリ１０６へ転送するようにしたので、アクセススピードの遅い外部メモリ１０６へのアクセス回数を格段に減らすことができる。
【００５６】
［第５実施形態］
図１０は、本発明の第５実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００５７】
本実施形態の印刷装置の構成は、前述の図４に示した、ＡＣＩＣチップ１０上に描画用ＲＡＭを３個配置した第２実施形態の構成において、ＤＭＡコントローラ１１６，１１７に代えて、それぞれエンコーダ２１６、デコーダ２１７を設けたものである。エンコーダ２１６及びデコーダ２１７は、前述したものと同様の機能を有する。
【００５８】
ＣＰＵ１０１は、第１実施形態と同様に、ＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１２０を介して描画用ＲＡＭ１２１に対して書き込み／読み出しアクセスを行うことができ、また、エンコーダ２１６もＲＡＭコントローラ１２０を介して、描画用ＲＡＭ１２１に対して自由にアクセスすることができる。
【００５９】
＜第５実施形態の動作＞
図１１は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【００６０】
上述した第２実施形態と同様の処理で１バンド目の展開データを描画用ＲＡＭ１１３に格納し終わると（図１１のＳ１１，Ｓ１２）、エンコーダ２１６は、展開データを描画用ＲＡＭ１１３から読み出し（Ｓ１３）、更には圧縮し、その圧縮したデータをＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納する（Ｓ１４）。そのとき、ＣＰＵ１０１は、２バンド目、３バンド目のＰＤＬコード（Ｓ２１，Ｓ３１）を解釈し、更には展開し、２バンド目、３バンド目の展開データをそれぞれ、ＲＡＭコントローラ１１４，１２０を介して描画用ＲＡＭ１１５、１２１に格納する（Ｓ２２，Ｓ３２）。
【００６１】
２バンド目の展開データが描画用ＲＡＭ１１５に格納し終わると、エンコーダ２１６は、展開データを描画用ＲＡＭ１１５から読み出し（Ｓ２３）、更には圧縮し、その圧縮したデータをＤＲＡＭ１０６に格納する（Ｓ２４）。
【００６２】
次に、ＣＰＵ１０１は、４バンド目のＰＤＬコード（Ｓ１１）の解釈を開始し、更には展開し、３バンド目、４バンド目の展開データをそれぞれ、ＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１２０，１１２を介して、描画用ＲＡＭ１２１、１１３に格納する（Ｓ３２，Ｓ１２）。
【００６３】
３バンド目の展開データが描画用ＲＡＭ１２１に格納し終わると、エンコーダ２１６は、展開データを描画用ＲＡＭ１２１から読み出し（Ｓ３３）、更には圧縮し、その圧縮したデータをＤＲＡＭ１０６に格納する（Ｓ３４）。
【００６４】
以上のことを繰り返すことにより、１ページ分の描画データを展開し、更には圧縮してＤＲＡＭ１０６に格納する。
【００６５】
デコーダ１１７は、１ページ分の描画データが格納し終わった時点で起動され、ＤＲＡＭコントローラ１０５を介してＤＲＡＭ１０６に格納された圧縮描画データを読み出し（Ｓ３５）、更には伸長してビデオＩ／Ｆ回路１１８へ転送する（Ｓ３６）。ビデオＩ／Ｆ回路１１８は、伸長された描画データをプリンタエンジン２のＩ／Ｆ仕様に変換して、プリンタエンジン２へ転送する。
【００６６】
このように本実施形態では、描画用ＲＡＭが３バンドになることにより、描画用のバッファメモリが増えるため、描画データの圧縮・転送に時間がかかるシステムにおいても、描画の待ち時間が減り、ＣＰＵ１０１のパフォーマンスの低下を回避することができる。
【００６７】
［第６実施形態］
図１２は、本発明の第６実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【００６８】
本実施形態では、同一チップ（ＡＳＩＣチップ１０）上に、描画用ＲＡＭを２個と圧縮データ格納用ＲＡＭを１個、配置した点に特徴がある。図中の１２３が圧縮データ格納用ＲＡＭであり、１２２は、圧縮データ格納用ＲＡＭ１２３へ書き込み／読み出し制御するＲＡＭコントローラである。
【００６９】
本実施形態では、エンコーダ２１６は、描画用ＲＡＭ１１３又は１１５から展開データを読み出すと、その展開データを圧縮し、ＲＡＭコントローラ１２２を介して圧縮データ格納用ＲＡＭ１２３に書き込む機能を有する。また、デコーダ２１７は、ＲＡＭコントローラ１２２を介して圧縮データ格納用ＲＡＭ１２３に自由にアクセスすることができ、圧縮データを圧縮データ格納用メモリ１２３より読み出すと、その圧縮データを伸長し、ビデオＩ／Ｆ回路１１７へ転送する機能を有する。
【００７０】
＜第６実施形態の動作＞
図１３は、本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【００７１】
上述した各実施形態と同様の処理で１バンド目の展開データを描画用ＲＡＭ１１３に格納し終わると（Ｓ４１，Ｓ４２）、エンコーダ２１６は、展開データをＲＡＭコントローラ１１２を介して描画用ＲＡＭ１１３から読み出し（Ｓ４３）、更には圧縮し、圧縮したデータをＲＡＭコントローラ１２２を介して圧縮データ格納用ＲＡＭ１２３に格納する（Ｓ４４）。そのとき、ＣＰＵ１０１は、２バンド目のＰＤＬコード（Ｓ５１）を解釈し、更には展開し、２バンド目の展開データをＣＰＵ−Ｉ／Ｆ回路１０３及びＲＡＭコントローラ１１４を介して、描画用ＲＡＭ１１５に格納する（Ｓ５２）。
【００７２】
２バンド目の展開データが描画用ＲＡＭ１１５に格納し終わると、エンコーダ２１６は、展開データをＲＡＭコントローラ１１４を介して描画用ＲＡＭ１１５から読み出し（Ｓ５３）、更には圧縮し、圧縮したデータをＲＡＭコントローラ１２２を介して圧縮データ格納用ＲＡＭ１２３に格納する（Ｓ５４）。
【００７３】
ある程度、圧縮データが圧縮データ格納用ＲＡＭ１２３に蓄えられると、デコーダ２１７が起動され、ＤＲＡＭコントローラ１２２を介して圧縮データ格納用ＲＡＭ１２３に格納されている圧縮データを読み出し（Ｓ５５）、更には伸長して、ビデオＩ／Ｆ回路１１８へ転送する（Ｓ５６）。ビデオＩ／Ｆ回路１１８は伸長された描画データをプリンタエンジン２のＩ／Ｆ仕様に変換して、プリンタエンジン２へ転送する。
【００７４】
このように本実施形態では、２個の描画用ＲＡＭ１１３，１１５のほかに、圧縮データ格納用ＲＡＭ１２３を１個配置することにより、エンコーダ２１６とデコーダ２１７は、外部メモリ１０６でなく内部の高速アクセス可能なメモリ１２３にアクセスすることができるので、圧縮・伸長を高速化できる。また、外部メモリ１０６へのアクセス回数が格段に少なくなり、ＲＡＭコントローラ１０５から外部メモリ１０６へのデータ転送ネックの発生を抑制することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図２】第１本実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【図３】印字データを複数バンドに区切った場合の動作を説明する図である。
【図４】本発明の第２実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図５】第２実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【図６】本発明の第３実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図７】第３実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【図８】本発明の第４実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図９】第４実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【図１０】本発明の第５実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図１１】第５実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【図１２】本発明の第６実施形態に係るデータ処理装置が搭載された印刷装置の電気的構成を示すブロック図である。
【図１３】第６実施形態のＰＤＬコントローラ部１の動作を示す模式図である。
【符号の説明】
【００７６】
１  ＰＤＬコントローラ部
２  プリンタエンジン部
１０  ＰＤＬコントローラ内のＡＳＩＣチップ
１０１  ＣＰＵ
１０２  １次キャッシュメモリ
１０３  ＣＰＵ−Ｉ／Ｆ
１０４  バススイッチ回路
１０５  ＤＲＡＭコントローラ
１０６  ＤＲＡＭ
１０７  ＲＯＭコントローラ
１０８  ＲＯＭ
１０９  パネルＩ／Ｆ
１１０  パネル
１１１  ホストＩ／Ｆ
１１２，１１４，１２０，１２２  ＲＡＭコントローラ
１１３，１１５，１２１  描画用ＲＡＭ
１１６，１１７  ＤＭＡコントローラ
１１８  ビデオＩ／Ｆ回路
１２３  圧縮データ格納用ＲＡＭ
２１６  エンコーダ
２１７  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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