(57)【要約】【課題】  ｎチャネル型ＭＯＳトランジスタで構成されたソースホロアをターンオフするとき、ターンオフ信号に対する出力電圧の変化の遅延時間を短くする。【解決手段】  出力電圧Ｖｏが電源電圧Ｖｃｃとほぼ同一のとき、ｎＭＯＳ３７は、ソースホロア３２をオン状態からオフ状態にするための制御信号ｃに基づいて同ソースホロア３２のゲートの電荷を放電する。この後、出力電圧Ｖｏが電源電圧Ｖｃｃよりも同ｎＭＯＳ３４ａ，３９Ｅのゲート閾値電圧ｈだけ低くなったとき、ｎＭＯＳ３４ａがオン状態となってｎＭＯＳ３７がオフ状態となり、また、ｎＭＯＳ３９Ｅがオン状態となってソースホロア３２のゲートの電荷をｎＭＯＳ３７よりも緩やかに放電する。このため、ソースホロア３２をターンオフさせるとき、ターンオフ信号に対する出力電圧Ｖｏの変化の遅れ時間が短縮されると共に、電源電圧Ｖｃｃにノイズが発生することが回避される。【選択図】図１
2005130245.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが電源に接続されると共にソースが出力端子に接続され、入力されたターンオン信号に基づいてゲートが充電されたときに該出力端子から出力電圧を負荷に印加するｎチャネル型ＭＯＳトランジスタ構成のソースホロアを有する半導体出力回路であって、
前記出力電圧が前記電源の電圧レベルとほぼ同一の第１の電圧レベルの状態にあるか又は該第１の電圧レベルよりも低い第２の電圧レベルの状態にあるかを検出する電圧検出部と、
前記出力電圧が前記第１の電圧レベルのとき、入力されたターンオフ信号に基づいて前記ソースホロアの前記ゲートの電荷を放電し、前記出力電圧が前記第１の電圧レベルから前記第２の電圧レベルに低下したとき、前記ゲートの電荷の放電を停止する第１の放電回路と、
前記出力電圧が前記第１の電圧レベルから前記第２の電圧レベルに低下したとき、前記ターンオフ信号に基づいて前記ゲートの電荷を前記第１の放電回路よりも緩やかに放電する第２の放電回路とが設けられていることを特徴とする半導体出力回路。
【請求項２】
前記第１の放電回路は、
前記ソースホロアの前記ゲートの電荷の放電を前記第２の放電回路よりも先に開始するブートストラップ回路で構成されていることを特徴とする請求項１記載の半導体出力回路。
【請求項３】
前記第１及び第２の放電回路は、
前記ソースホロアの前記ゲートと前記ソースとの間に接続されていることを特徴とする請求項１又は２記載の半導体出力回路。
【請求項４】
前記第２の放電回路は、
前記ソースホロアの前記ゲートの電荷を放電するときの電流を制限する電流制限素子を有することを特徴とする請求項１、２又は３記載の半導体出力回路。
【請求項５】
前記第２の放電回路は、
前記ターンオフ信号に基づいてオン状態となるデプレッション型のｎチャネル型ＭＯＳトランジスタを有することを特徴とする請求項４記載の半導体出力回路。
【請求項６】
前記電流制限素子は、
定電流素子で構成されていることを特徴とする請求項４又は５記載の半導体出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体出力回路に係り、特に、ｎチャネル型ＭＯＳトランジスタ（以下、「ｎＭＯＳ」という）で構成されたソースホロアの出力電圧を高速でオフ状態にする必要がある場合に用いて好適な半導体出力回路に関する。
【背景技術】
【０００２】
ｎＭＯＳで構成されたソースホロアがハイサイドスイッチとして用いられる半導体出力回路では、同ソースホロアをオン状態にするとき、ゲートにＶｃｃ（電源電圧）＋α（ゲート閾値電圧）以上の電圧を印加する必要がある。また、同ソースホロアをオフ状態にするときには、ゲートに蓄積された電荷を放電するが、高速でオフ状態とするためには、同電荷を高速で放電するための放電回路が必要である。また、同ソースホロアがたとえば自動車電装用のパワースイッチなどに用いられる場合、同パワースイッチの制御回路と負荷との距離が比較的長いため、同パワースイッチの制御回路のグランドレベルと負荷のグランドレベルとの間に電位差が生じることがある。このため、同ソースホロアを完全なオフ状態にするためには、同ソースホロアのゲートとソースとを短絡する構成の放電回路が必要となる。
【０００３】
この種の半導体出力回路は、従来では、たとえば図６に示すように、ゲート駆動回路１と、ソースホロア２と、放電回路３と、放電回路４とから構成されている。ゲート駆動回路１は、入力信号ｉｎに基づいて制御信号ａ，ｂを生成する。ソースホロア２は、エンハンスメント型のｎＭＯＳで構成され、ドレインに第１の電源電圧Ｖｃｃが印加された状態でゲートに印加される制御信号ｂに基づいてドレインとソースとの間のオン状態となり、ソースから出力電圧Ｖｏを図示しない負荷に印加する。
【０００４】
放電回路３は、電流制限素子５と、エンハンスメント型のｎＭＯＳ６から構成されている。ｎＭＯＳ６は、ドレインが電流制限素子５を介してソースホロア２のゲートに接続されると共にソースに第２の電源電圧Ｖｄｄが印加され、同ゲートに印加される制御信号ａに基づいて同ドレインと同ソースとの間がオン状態となる。電流制限素子５は、たとえば抵抗などで構成され、ｎＭＯＳ６の電流を制限する。放電回路４は、エンハンスメント型のｎＭＯＳで構成され、ドレインがソースホロア２のゲートに接続されると共にソースが同ソースホロア２のソースに接続され、ゲートに印加される制御信号ａに基づいて同ドレインと同ソースとの間がオン状態となる。
【０００５】
図７は、図６の動作を説明するタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照して、この半導体出力回路の動作について説明する。
時刻ｔ１において、入力信号ｉｎ及び制御信号ａが高レベル（たとえば、第１の電源電圧Ｖｃｃ）から低レベル（たとえば、第２の電源電圧Ｖｄｄ）に遷移し、制御信号ｂが低レベルから第１の電源電圧Ｖｃｃ＋α（α；たとえばソースホロア２のゲート閾値電圧であり、同ソースホロア２をオン状態とするための昇圧分）に遷移する。時刻ｔ２において、ソースホロア２のゲート電圧Ｇが低レベルから第１の電源電圧Ｖｃｃ＋αに遷移する。このとき、ソースホロア２がオン状態となり、同ソースホロア２のソースから第１の電源電圧Ｖｃｃ近傍の出力電圧Ｖｏが出力される。これにより、放電回路（ｎＭＯＳ）４はオフ状態となる。また、放電回路３のｎＭＯＳ６もオフ状態となっている。
【０００６】
時刻ｔ３において、入力信号ｉｎ及び制御信号ａが低レベルから高レベルに遷移すると共に、ゲート駆動回路１の制御信号ｂの出力側が高インピーダンスとなる。このとき、放電回路３のｎＭＯＳ６がオン状態となり、ソースホロア２のゲートの電荷は、電流制限素子５及び同ｎＭＯＳ６を介して放電され、時刻ｔ３から遅れ時間ｔｄ後の時刻ｔ４において、同ソースホロア２のゲート電圧Ｇが第１の電源電圧Ｖｃｃと同レベルまで低下したとき、出力電圧Ｖｏが低下し始める。時刻ｔ５において、出力電圧Ｖｏが第１の電源電圧Ｖｃｃよりも放電回路（ｎＭＯＳ）４のゲート閾値電圧ｈだけ低くなると、同放電回路４がオン状態となる。これにより、ソースホロア２のゲートの電荷は、放電回路４によっても放電され、時刻ｔ６において、放電が完了してゲート電圧Ｇが低レベルとなるため、出力電圧Ｖｏも低レベルとなる。また、出力電流Ｉｏも、出力電圧Ｖｏと同様に変化する。
【０００７】
また、従来の自動車電装用のパワースイッチは、図８に示すような構成が一般的であった。
このパワースイッチ１０は、入力端子１１と、ゲート駆動回路１２と、ソースホロア１３と、出力端子１４とから構成されている。このパワースイッチ１０では、第１の電源電圧Ｖｃｃ及び第２の電源電圧Ｖｄｄの２つの電位が印加され、積極的に同第２の電源電圧Ｖｄｄを使用する回路構成が可能であった。
【０００８】
ところが、近年では、パッケージの小型化の要求により、ピン数の少ないパッケージ中に半導体出力回路を構成しなければならない場合も多い。このとき、図９に示すような構成のパワースイッチが用いられる。このパワースイッチ１０Ａでは、第１の電源電圧Ｖｃｃのみが印加され、入力端子１１に外付け素子２０が接続されている。外付け素子２０は、制御端子２１と、ｎＭＯＳ２２とを有している。このパワースイッチ１０Ａでは、ソースホロア１３をオン状態にする場合、制御端子２１に制御信号が入力されてｎＭＯＳ２２がオン状態となり、入力端子１１が低レベル（第２の電源電圧Ｖｄｄ）となる。そして、同入力端子１１を介して第２の電源電圧Ｖｄｄが印加される。
【０００９】
上記の半導体出力回路の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載された半導体出力回路では、ソースホロアをオフ状態とする回路として、同ソースホロアのゲートとソースとの間を短絡するスイッチ回路が設けられている。このため、出力端子に負の電圧が印加されても、同ソースホロアがオン状態になることがない。
【特許文献１】特開平０３−１９８４２１号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の半導体出力回路では、次のような問題点があった。
すなわち、図６の半導体出力回路では、制御信号ａが低レベルから高レベルに遷移する時刻ｔ３から放電回路（ｎＭＯＳ）４がオン状態となる時刻ｔ５までの間、ソースホロア２のゲートは、放電回路３を介した放電が行われるため、同放電が遅く、図７に示すように、同時刻ｔ３から出力電圧Ｖｏが低下し始める時刻ｔ４までの遅れ時間ｔｄが長い。このため、ソースホロア２に対して高速なスイッチングが要求される場合には対応できないという問題点がある。ただし、あまりに高速なターンオフを行うと、第１の電源電圧Ｖｃｃにノイズが発生することがあるため、ソースホロア２がオン状態からオフ状態に遷移するまでのターンオフ期間中では、出力電圧Ｖｏが比較的緩やかな勾配で減少するようにターンオフさせる必要がある。また、放電回路３がグランドに接続されているため、パッケージのピン数が多くなり、図９に示すような構成のパワースイッチに対応できないという問題点がある。
【００１１】
また、何らかの原因で負荷がショートした場合、図１０に示すように、出力電圧ＶｏがＶｄｄレベル（第２の電源電圧）となるが、この場合、ソースホロア２に過大な電流が流れ、同ソースホロア２が破壊する危惧があるため、遅れ時間ｔｄを短くすることが望ましい。
【００１２】
また、図９のパワースイッチ１０Ａでは、外付け素子２０のｎＭＯＳ２２がオフ状態になったとき、同パワースイッチ１０Ａに第２の電源電圧Ｖｄｄが印加されない。このため、ソースホロア２のターンオフ時には第２の電源電圧Ｖｄｄを必要としない回路構成にする必要がある。
【００１３】
また、特許文献１に記載された半導体出力回路では、ソースホロアが高速でターンオフされ、電源電圧にノイズが発生することがあるという問題点がある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、請求項１記載の発明は、ドレインが電源に接続されると共にソースが出力端子に接続され、入力されたターンオン信号に基づいてゲートが充電されたときに該出力端子から出力電圧を負荷に印加するｎチャネル型ＭＯＳトランジスタ構成のソースホロアを有する半導体出力回路に係り、前記出力電圧が前記電源の電圧レベルとほぼ同一の第１の電圧レベルの状態にあるか又は該第１の電圧レベルよりも低い第２の電圧レベルの状態にあるかを検出する電圧検出部と、前記出力電圧が前記第１の電圧レベルのとき、入力されたターンオフ信号に基づいて前記ソースホロアの前記ゲートの電荷を放電し、前記出力電圧が前記第１の電圧レベルから前記第２の電圧レベルに低下したとき、前記ゲートの電荷の放電を停止する第１の放電回路と、前記出力電圧が前記第１の電圧レベルから前記第２の電圧レベルに低下したとき、前記ターンオフ信号に基づいて前記ゲートの電荷を前記第１の放電回路よりも緩やかに放電する第２の放電回路とが設けられていることを特徴としている。
【００１５】
請求項２記載の発明は、請求項１記載の半導体出力回路に係り、前記第１の放電回路は、前記ソースホロアの前記ゲートの電荷の放電を前記第２の放電回路よりも先に開始するブートストラップ回路で構成されていることを特徴としている。
【００１６】
請求項３記載の発明は、請求項１又は２記載の半導体出力回路に係り、前記第１及び第２の放電回路は、前記ソースホロアの前記ゲートと前記ソースとの間に接続されていることを特徴としている。
【００１７】
請求項４記載の発明は、請求項１、２又は３記載の半導体出力回路に係り、前記第２の放電回路は、前記ソースホロアの前記ゲートの電荷を放電するときの電流を制限する電流制限素子を有することを特徴としている。
【００１８】
請求項５記載の発明は、請求項４記載の半導体出力回路に係り、前記第２の放電回路は、前記ターンオフ信号に基づいてオン状態となるデプレッション型のｎＭＯＳを有することを特徴としている。
【００１９】
請求項６記載の発明は、請求項４又は５記載の半導体出力回路に係り、前記電流制限素子は、定電流素子で構成されていることを特徴としている。
【発明の効果】
【００２０】
この発明の構成によれば、出力電圧が電源電圧とほぼ同一の第１の電圧レベルのとき、第１の放電回路は、ターンオフ信号に基づいてソースホロアのゲートの電荷を放電する。この後、出力電圧が前記第１の電圧レベルよりも低い第２の電圧レベルに変化したとき、第２の放電回路がソースホロアのゲートの電荷を第１の放電回路よりも緩やかに放電する。このため、ソースホロアをオフさせるとき、ターンオフ信号に対する出力電圧の変化の遅れ時間を短縮できると共に、同出力電圧が急峻に立ち下がることがなく、電源電圧にノイズが発生することを回避できる。また、第１及び第２の放電回路は、ソースホロアのゲートとソースとの間に接続されているので、同ソースホロアのゲートの電荷を放電するときにグランドレベルなどの他の電源電圧を必要としない。このため、この発明の半導体出力回路は、他の電源電圧が印加されない構成のパワースイッチに適用できる。また、第２の放電回路は、ターンオフ信号に基づいてオン状態となるデプレッション型のｎＭＯＳを有しているので、ソースホロアのゲートの放電が停止する瞬間が発生することを回避できる。また、ソースホロアのゲートの放電が定電流素子により常に定電流で行われ、出力電圧が比較的緩やかな勾配で減少するので、出力電圧が急峻に立ち下がることがなく、電源電圧にノイズが発生することを回避できる。
【発明を実施するための最良の形態】
【００２１】
ｎＭＯＳで構成されたソースホロアをオフ状態にするとき、ターンオフ信号に対する出力電圧の変化の遅れ時間を短縮する。
【実施例１】
【００２２】
図１は、この発明の第１の実施例である半導体出力回路の電気的構成を示す回路図である。
この例の半導体出力回路は、同図に示すように、ゲート駆動回路３１と、ソースホロア３２と、放電回路３３と、電圧検出部３４と、放電回路３５とから構成されている。ゲート駆動回路３１は、複数のトランジスタや論理回路などで構成され、入力信号ｉｎに基づいて制御信号ａ，ｂを生成する。ソースホロア３２は、エンハンスメント型のｎＭＯＳで構成され、ドレインが電源（電源電圧Ｖｃｃ）に接続されると共にソースが出力端子Ｔｏに接続され、制御信号ｂによってゲートが充電されたときに同出力端子Ｔｏから出力電圧Ｖｏを図示しない負荷に印加する。電圧検出部３４は、エンハンスメント型のｎＭＯＳ３４ａで構成され、出力電圧Ｖｏが電源の電圧レベル（電源電圧Ｖｃｃ）とほぼ同一の第１の電圧レベルの状態にあるか又は同第１の電圧レベルよりも低い第２の電圧レベルの状態にあるかを検出する。特に、この実施例では、電圧検出部３４は、出力電圧Ｖｏが電源電圧ＶｃｃよりもｎＭＯＳ３４ａのゲート閾値電圧以上低い上記第２の電圧レベルになったとき、同ｎＭＯＳ３４ａがオン状態となって放電回路３３の動作を停止する。
【００２３】
放電回路３３は、コンデンサ３６と、エンハンスメント型のｎＭＯＳ３７とから構成され、出力電圧Ｖｏが上記第１の電圧レベルのとき、ターンオフ信号（制御信号ａ）に基づいてソースホロア３２のゲートの電荷を放電し、同出力電圧Ｖｏが同第１の電圧レベルから上記第２の電圧レベルに低下したとき、同ソースホロア３２のゲートの電荷の放電を停止する。特に、この実施例では、コンデンサ３６は、制御信号ａが低レベルでかつソースホロア３２から出力電圧Ｖｏが出力されるとき、ｎＭＯＳ３４ａのソースからドレインに向かう図示しない寄生ダイオード（ドレイン側がカソード）を介して同出力電圧Ｖｏにより充電される。そして、コンデンサ３６は、制御信号ａに出力電圧Ｖｏを重畳して制御信号ｃを生成する。このため、コンデンサ３６は、ｎＭＯＳ３７のゲートに接続されることにより、ソースホロア３２のゲートの電荷の放電を放電回路３５よりも先に開始するブートストラップ回路を構成している。ｎＭＯＳ３７は、ゲートに印加される制御信号ｃに基づいて同ドレインと同ソースとの間のオン／オフ状態が制御される。特に、この実施例では、ｎＭＯＳ３７は、出力電圧Ｖｏが電源電圧Ｖｃｃとほぼ同一のとき、ソースホロア３２をオン状態からオフ状態にするためのターンオフ信号（制御信号ｃ）に基づいて同ソースホロア３２のゲートの電荷を放電する。
【００２４】
放電回路３５は、電流制限素子３８と、エンハンスメント型のｎＭＯＳ３９Ｅとから構成されている。ｎＭＯＳ３９Ｅは、ドレインが電流制限素子３８を介してソースホロア３２のゲートに接続されると共にソースが同ソースホロア３２のソースに接続され、ゲートに印加される制御信号ａに基づいて同ドレインと同ソースとの間のオン／オフ状態が制御される。電流制限素子３８は、たとえば抵抗などで構成され、ｎＭＯＳ３９Ｅの電流を制限する。このため、ｎＭＯＳ３９Ｅは、出力電圧Ｖｏが電源電圧Ｖｃｃよりも同ｎＭＯＳ３９Ｅのゲート閾値電圧分低くなったとき、ターンオフ信号（制御信号ａ）に基づいてソースホロア３２のゲートの電荷をｎＭＯＳ３７よりも緩やかに放電する。このため、放電回路３５は、出力電圧Ｖｏが上記第１の電圧レベルから上記第２の電圧レベルに低下したとき、ターンオフ信号（制御信号ａ）に基づいてソースホロア３２のゲートの電荷を放電回路３３よりも緩やかに放電する。また、この実施例では、ｎＭＯＳ３９Ｅのゲート閾値電圧は、ｎＭＯＳ３４ａのゲート閾値電圧以下（たとえば、同一）に設定されている。
【００２５】
図２は、図１の半導体出力回路の動作を説明するための各部の信号のタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照して、この例の半導体出力回路の動作について説明する。
時刻ｔ１において、入力信号ｉｎ及び制御信号ａが高レベル（たとえば、電源電圧Ｖｃｃ）から低レベル（たとえば、グランドレベル）に遷移し、制御信号ｂが低レベルから電源電圧Ｖｃｃ＋α（α；たとえばソースホロア３２のゲート閾値電圧であり、同ソースホロア３２をオン状態とするための昇圧分）に遷移する。時刻ｔ２において、ソースホロア３２のゲート電圧Ｇが低レベルから電源電圧Ｖｃｃ＋αに遷移する。このとき、ソースホロア３２がオン状態となり、同ソースホロア３２のソースから電源電圧Ｖｃｃ近傍の出力電圧Ｖｏが出力される。このとき、コンデンサ３６は、ｎＭＯＳ３４ａの寄生ダイオードを介して出力電圧Ｖｏにより充電され、制御信号ｃが出力電圧Ｖｏのレベルになり、また、ｎＭＯＳ３７はオフ状態になっている。
【００２６】
時刻ｔ３において、入力信号ｉｎ及び制御信号ａが低レベルから高レベル（電源電圧Ｖｃｃ）に遷移すると共に、ゲート駆動回路３１の制御信号ｂの出力側が高インピーダンスとなる。また、制御信号ｃが制御信号ａに出力電圧Ｖｏを重畳したレベルとなる。このため、ｎＭＯＳ３７がオン状態となり、ソースホロア３２のゲートの電荷が同ｎＭＯＳ３７を介して放電され、遅れ時間ｔｄ後の時刻ｔ４において、ゲート電圧Ｇが電源電圧Ｖｃｃと同レベルまで低下したとき、出力電圧Ｖｏが低下し始める。時刻ｔ５において、出力電圧Ｖｏが電源電圧ＶｃｃよりもｎＭＯＳ３４ａのゲート閾値電圧ｈだけ低くなると、同ｎＭＯＳ３４ａがオン状態となる。これにより、ｎＭＯＳ３７がオフ状態となり、同ｎＭＯＳ３７を介した放電が停止する。また、これと同時に、出力電圧Ｖｏが制御信号ａよりもｎＭＯＳ３９Ｅのゲート閾値電圧ｈだけ低くなると、同ｎＭＯＳ３９Ｅがオン状態となり、ソースホロア３２のゲートの電荷が電流制限素子３８及び同ｎＭＯＳ３９Ｅを介して放電される。この放電は、ｎＭＯＳ３７を介した放電よりも緩やかに行われる。時刻ｔ６において、放電が完了してゲート電圧Ｇが低レベルとなるため、出力電圧Ｖｏが低レベルとなる。また、出力電流Ｉｏも、出力電圧Ｖｏと同様に変化する。
【００２７】
以上のように、この第１の実施例では、出力電圧Ｖｏが電源電圧Ｖｃｃとほぼ同一のとき、ｎＭＯＳ３７は、ソースホロア３２をオン状態からオフ状態にするためのターンオフ信号（制御信号ｃ）に基づいて同ソースホロア３２のゲートの電荷を放電する。この後、出力電圧Ｖｏが電源電圧Ｖｃｃよりも同ｎＭＯＳ３４ａ，３９Ｅのゲート閾値電圧ｈだけ低くなったとき、ｎＭＯＳ３４ａがオン状態となってｎＭＯＳ３７がオフ状態となり、また、ｎＭＯＳ３９Ｅがオン状態となってソースホロア３２のゲートの電荷を同ｎＭＯＳ３７よりも緩やかに放電する。このため、ソースホロア３２をターンオフさせるとき、ターンオフ信号（制御信号ａ）に対する出力電圧Ｖｏの変化の遅れ時間ｔｄが短縮される。また、ｎＭＯＳ３７，３９Ｅの各ソースがソースホロア３２のソースに接続されているので、同ソースホロア３２のゲートの電荷を放電するときにグランドレベル（第２の電源電圧）を必要としない。このため、この実施例の半導体出力回路は、図９に示すような構成のパワースイッチに適用できる。
【００２８】
上記第１の実施例では、ｎＭＯＳ３９Ｅのゲート閾値電圧がｎＭＯＳ３４ａのゲート閾値電圧以下に設定されているが、この設定がない場合、時刻ｔ５においてｎＭＯＳ３７がオフ状態になったとき、ｎＭＯＳ３９Ｅもオフ状態になっているため、ソースホロア３２のゲートの放電が停止する瞬間が発生するという問題点が残っているが、次の第２の実施例に示すように、ｎＭＯＳ３９Ｅに代えて、デプレッション型のｎＭＯＳを設けることにより、この問題点が改善される。
【実施例２】
【００２９】
図３は、この発明の第２の実施例である半導体出力回路の電気的構成を示す回路図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
この例の半導体出力回路では、同図３に示すように、図１中の放電回路３５に代えて、異なる構成の放電回路３５Ａが設けられている。放電回路３５Ａでは、図１中のｎＭＯＳ３９Ｅに代えて、ｎＭＯＳ３９Ｄが設けられている。ｎＭＯＳ３９Ｄは、デプレッション型であり、ターンオフ信号（制御信号ａ）がアクティブモード（高レベル）のときにオン状態となる。他は、図１と同様の構成である。
【００３０】
この例の半導体出力回路の動作では、次の点が第１の実施例と異なっている。
すなわち、図２中の時刻ｔ３において、制御信号ａが低レベルから高レベルに遷移したとき、ｎＭＯＳ３９Ｄがオン状態となる。このため、時刻ｔ５において、ｎＭＯＳ３７がオフ状態となっても、ソースホロア３２のゲートの放電が既にｎＭＯＳ３９Ｄを介して始まっているため、この放電が停止する瞬間が発生することはない。
【００３１】
以上のように、この第２の実施例では、時刻ｔ３において、ｎＭＯＳ３９Ｄがオン状態となるため、第１の実施例の利点に加え、ソースホロア３２のゲートの放電が停止する瞬間が発生することが回避される。
【００３２】
上記第１及び第２の実施例では、時刻ｔ５以降において、図１中のｎＭＯＳ３９Ｅ又は図３中のｎＭＯＳ３９Ｄのゲートとソースとの間の電圧が大きくなり、出力電圧Ｖｏが急峻に立ち下がって電源電圧Ｖｃｃにノイズが発生することがあるという問題点が残っているが、次の第３の実施例に示すように、出力電圧Ｖｏを比較的緩やかな勾配で減少させることにより、この問題点が改善される。
【実施例３】
【００３３】
図４は、この発明の第３の実施例である半導体出力回路の電気的構成を示す回路図であり、第２の実施例を示す図３中の要素と共通の要素には共通の符号が付されている。
この例の半導体出力回路では、同図４に示すように、図３中の放電回路３５Ａに代えて、異なる構成の放電回路３５Ｂが設けられている。放電回路３５Ｂでは、図３中のｎＭＯＳ３９Ｄのソースとソースホロア３２のソースとの間にｎＭＯＳ４０が設けられている。ｎＭＯＳ４０は、デプレッション型であり、ゲートとソースとが接続されることにより、定電流素子として構成されている。他は、図３と同様の構成である。
【００３４】
この例の半導体出力回路の動作では、次の点が第２の実施例と異なっている。
すなわち、図５に示すように、時刻ｔ５以降において、ｎＭＯＳ３９Ｄのゲートとソースとの間の電圧が大きくなっても、ソースホロア３２のゲートの放電がｎＭＯＳ４０により常に定電流で行われ、出力電圧Ｖｏが比較的緩やかな勾配で直線的に減少する。このため、出力電圧Ｖｏが急峻に立ち下がることはなく、電源電圧Ｖｃｃにノイズが発生することはない。
【００３５】
以上のように、この第３の実施例では、ソースホロア３２のゲートの放電がｎＭＯＳ４０により常に定電流で行われ、出力電圧Ｖｏが比較的緩やかな勾配で減少するので、第１及び第２の実施例の利点に加え、出力電圧Ｖｏが急峻に立ち下がることがなく、電源電圧にノイズが発生することが回避される。
【産業上の利用可能性】
【００３６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、図１中のｎＭＯＳ３９Ｅのゲート閾値電圧は、ｎＭＯＳ３４ａのゲート閾値電圧と同一に設定されているが、必ずしも同一である必要はなく、同ＭＯＳ３９Ｅのゲート閾値電圧が同ｎＭＯＳ３４ａのゲート閾値電圧以下に設定されていれば、ソースホロア３２のゲートの放電が停止する瞬間は発生しない。また、電流制限素子３８は、抵抗の他、たとえば、デプレッション型のｎＭＯＳのゲートとソースとを接続した定電流素子を用いても良い。また、第３の実施例を示す図４では、ｎＭＯＳ４０による定電流素子が設けられているため、電流制限素子３８を削除しても良い。また、上記各実施例では、半導体出力回路が１つになっているが、複数（たとえば、４つ）組み合わせてブリッジ回路を構成しても、上記各実施例とほぼ同様の効果が得られる。また、図１、図３又は図４では、ゲート駆動回路３１の制御信号ｂの出力側に電流制限素子３８を介してソースホロア３２のゲートが接続されているが、同出力側は、図示しない他の抵抗などを介してソースホロア３２のゲートに接続しても良い。なお、この抵抗は、ソースホロア３２のゲートの静電容量との組合わせにより、同ゲートの充電時における適切な時定数を設定するものである。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１の実施例である半導体出力回路の電気的構成を示す回路図である。
【図２】図１の動作を説明するためのタイムチャートである。
【図３】この発明の第２の実施例である半導体出力回路の電気的構成を示す回路図である。
【図４】この発明の第３の実施例である半導体出力回路の電気的構成を示す回路図である。
【図５】図４の動作を説明するためのタイムチャートである。
【図６】従来の半導体出力回路の電気的構成を示す回路図である。
【図７】図６の動作を説明するためのタイムチャートである。
【図８】従来の自動車電装用のパワースイッチの構成図である。
【図９】従来の自動車電装用の他のパワースイッチの構成図である。
【図１０】図６の動作を説明するための他のタイムチャートである。
【符号の説明】
【００３８】
３１      ゲート駆動回路
３２      ソースホロア
３３      放電回路（第１の放電回路）
３４      電圧検出部
３４ａ      ｎＭＯＳ（電圧検出部）
３５，３５Ａ，３５Ｂ      放電回路（第２の放電回路）
３６      コンデンサ（第１の放電回路の一部、ブートストラップ回路）
３７      ｎＭＯＳ（第１の放電回路の一部）
３８      電流制限素子
３９Ｅ      ｎＭＯＳ（第２の放電回路の一部）
３９Ｄ      ｎＭＯＳ（第２の放電回路の一部）
４０      ｎＭＯＳ（定電流素子、第２の放電回路の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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