(57)【要約】【目的】  高電圧とアース線との間の経路を完全に遮断し、アナログ回路の電力消費を減少させるとともに、回路配置面積を縮小する電圧レベルシフターを提供する。【解決手段】  第１制御信号および入力信号を演算して、同期記号を発生させるものであって、第１制御信号を周期性信号とするアンドゲートと、ドレインにより直列接続されるアース線に接続された第１トランジスターおよび電圧源に接続された第２トランジスターを含むものであって、同期信号が第１トランジスターのゲートに接続され、第１制御信号が第２トランジスターのゲートに接続されるトランジスター装置と、出力信号を発生するものであって、入力端を第１トランジスターおよび第２トランジスターのドレインに接続し、入力端が第１ノードである出力バッファーと、第１ノードの記号レベルを保存するために用いられ、その別な一端がアースされるキャパシターとを含むものである。【選択図】  図3
2005130431.tif 000002
【特許請求の範囲】
【請求項１】
第１制御信号および入力信号を演算して、同期記号を発生させるものであって、前記第１制御信号を周期性信号とするアンドゲートと、
ドレインにより直列接続されるアース線に接続された第１トランジスターおよび電圧源に接続された第２トランジスターを含むものであって、前記同期信号が前記第１トランジスターのゲートに接続され、前記第１制御信号が第２トランジスターのゲートに接続されるトランジスター装置と、
出力信号を発生するものであって、入力端を前記第１トランジスターおよび第２トランジスターのドレインに接続し、前記入力端が第１ノードである出力バッファーと、
前記第１ノードの記号レベルを保存するために用いられ、その別な一端がアースされるキャパシターと
を含む電圧レベルシフター。
【請求項２】
上記第１トランジスターが、Ｎ型金属酸化物半導体（ＮＭＯＳ）であり、上記第２トランジスターが、Ｐ型金属酸化物半導体（ＰＭＯＳ）である請求項１記載の電圧レベルシフター。
【請求項３】
上記電圧レベルシフターが、さらに、スイッチを有して、上記第１制御信号により操作されるものであって、一端が上記第１ノードに接続され、他端が上記第１トランジスターのドレインするとともに、前記スイッチをＮ型金属酸化物半導体とするものである請求項１記載の電圧レベルシフター。
【請求項４】
上記アンドゲートおよび上記トランジスター装置が、さらに、合併して直列接続の装置とすることができ、上記電圧源に接続された第３トランジスター、第４トランジスターおよびアース線に接続された第５トランジスターを含むものであって、前記第３トランジスターがＰＭＯＳであり、前記第４および第５トランジスターがＮＭＯＳであり、前記第３トランジスターのゲートが上記第１制御信号に接続され、前記第４トランジスターのゲートが前記第１制御信号に接続され、前記第５トランジスターが上記入力信号に接続され、前記第４トランジスターのソースが上記スイッチに接続されるものである請求項１または３記載の電圧レベルシフター。
【請求項５】
上記出力バッファーが、Ｐ，ＮＭＯＳ構造のインバーターである請求項１記載の電圧レベルシフター。
【請求項６】
上記キャパシターが、第６トランジスターに接続され、そのドレインが上記第１ノードに接続され、ゲートが上記出力バッファーの出力端に接続され、そのソースが第７トランジスターに接続され、そのゲートが第２制御信号に接続されるものであって、前記第６トランジスターおよび前記第７トランジスターがＰＭＯＳである請求項１記載の電圧レベルシフター。
【請求項７】
上記アンドゲートが、低圧トランジスター装置であり、上記トランジスター装置・上記出力バッファーおよび上記キャパシターが高圧電界効果型トランジスター装置である請求項１記載の電圧レベルシフター。
【請求項８】
上記アンドゲートに入力される上記第１制御信号が、低圧信号であり、上記第２トランジスターに入力される上記第１制御信号と同一で、高圧信号である請求項１記載の電圧レベルシフター。
【請求項９】
上記した第３・第４・第５・第６・第７トランジスターが、高圧電界効果型トランジスター装置である請求項６記載の電圧レベルシフター。
【請求項１０】
電圧源に接続された第１トランジスター・第２トランジスター・アース線に接続された第３トランジスターを含む装置に直列接続されるとともに、前記第１トランジスターがＰＭＯＳであり、前記第２・第３トランジスターがＮＭＯＳであって、前記第１トランジスターのゲートが第１制御信号に接続され、前記第２トランジスターのゲートが前記第１制御信号に接続され、前記第３トランジスターが入力信号に接続され、前記第２トランジスターのソースがスイッチに接続され、かつ前記第２トランジスターおよび前記第３トランジスターが第１ノードに接続されるものである入力トランジスター装置と、
前記第１制御信号によって操作されるものであって、一端が前記第１ノードに接続されるスイッチと、
前記スイッチの他端、つまり第２ノードに接続されるキャパシター装置と、
前記第２ノードに接続される出力バッファー装置と
を少なくとも含むものである電圧レベルシフター。
【請求項１１】
上記キャパシターが、トランジスターの漂遊キャパシターである請求項１または１０記載の電圧レベルシフター。
【請求項１２】
上記キャパシターが、第４トランジスターに接続され、そのドレインが上記第２ノードに接続され、ゲートが上記出力バッファーの出力端に接続され、そのソースが第５トランジスターに接続され、そのゲートが第２制御信号に接続されるものであって、前記第４トランジスターおよび前記第５トランジスターがＰＭＯＳである請求項１０記載の電圧レベルシフター。
【請求項１３】
上記第１制御信号が、周期性のマイナスパルスであり、上記第２制御信号が、周期性のプラスパルスであり、前記第１制御信号と前記第２制御信号とが同期し、かつ前記マイナスパルスのパルス幅が前記プラスパルスのパルス幅より狭いものである請求項１または１０記載の電圧レベルシフター。
【請求項１４】
上記第１・第２・第３・第４・第５トランジスターおよび出力バッファーが、高圧電界効果型トランジスター装置である請求項１０または１２記載の電圧レベルシフター。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧レベルシフターの電気回路に関し、特に、液晶ディスプレイ駆動回路に応用されるものであって、直流経路を遮断する概念を提出して、ＰＭＯＳおよびＮＭＯＳが同一時点で導通して、不必要な直流電力を消費することを回避し、また、回路配置面積を縮小する電圧レベルシフターの電気回路に関する。
【背景技術】
【０００２】
通常、ＭＯＳ技術により電圧レベルシフターを設計する時、その出力レベルに少なくも１つのインバーターを含んで、緩衝用に用いるが、通常は１組のＰＭＯＳ，ＮＭＯＳから構成する。そして、従来の設計において、電圧を低圧および高圧間で切り替える時、複数のトランジスターを切り替える時機を制御して、切り替え過程でＰＭＯＳおよびＮＭＯＳが同時に導通する時間を最短化できるよう希望するが、それは、直流電力の消費を最小化したいという意味である。しかし、半導体製造過程においては、不安定状況の発生を避けることができず、たとえＭＯＳチャネルの長さと幅との比率を詳細に検討しても、やはり、かなりの直流電力が消費されてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図４において、従来技術にかかる電圧レベルシフターを示すと、差動方式によりＮＭＯＳトランジスター４１１，４１５のゲートにそれぞれ入力し、出力レベルは、ＰＭＯＳトランジスター４０３およびＮＭＯＳトランジスター４１３により構成され、図４に示したインバーター４３１、例えば、高圧インバーターとなっている。インバーター４３３は、インバーター４３１と較べて必要とする駆動能力が弱く、通常、低圧インバーターにより実施するが、クロックＴＴＬ電圧信号ＶＩＮを入力する時、差動入力用に転換する。クロック信号を入力し、図９に示すように、クロックＴＴＬ電圧信号ＶＩＮが低レベルから高レベルに転換される時、インバーター４３３の関係で反転入力信号をＮＭＯＳ４１１のゲートへ出力し、かつＶＩＮ信号と較べて少し遅れるので、ＮＭＯＳトランジスター４１５が導通しＮＭＯＳトランジスター４１１がまだオフとなる前に、極めて短い時間距離だけＰＭＯＳトランジスター４０５のゲートが低レベル（ＧＮＤＡ）となるから、ＰＭＯＳトランジスター４０５が導通状態に留まったままとなり、Ｐ，ＮＭＯＳ（４０５，４１５）が同時に導通し、その信号シーケンス図は、図９に示すように、Ｉ（４１５）が時間距離のプラスエッジ部分で激変電流を発生させるものとなる。そして、ここの差動入力対は、ＮＭＯＳがＰＭＯＳのゲートを迅速に制御できるようにし、ＰＭＯＳが極めて短い時間でオンオフ転換できるようにするために、特にトランジスターのチャネルの長さおよび幅の比率（Ｗ／Ｌの比率）に対して考慮する必要があり、従って、ＮＭＯＳを比較的小さい導通抵抗を有するものに設計する、つまり、チャネルの幅が大きく、長さが小さいものとし、ＰＭＯＳが比較的大きい導通抵抗を有し、幅が最小で、長さが大きい設計とする必要がある。
【０００４】
同様に、クロック信号を入力する際、図４と図９とに示すように、高レベルから低レベルに転換する時、ＮＭＯＳトランジスター４１５がオフとされ、ＮＭＯＳトランジスター４１１のゲートが時間遅延の結果、まだ未導通で高抵抗状態であるのに、ＰＭＯＳトランジスター４０１のゲートの前状態が低レベルであるので、ＰＭＯＳトランジスター４０１は、まだオフとなっていない。ＮＭＯＳトランジスター４１１のゲートが低レベルから高レベルに上昇する時、ずっと導通状態にあるＰＭＯＳトランジスター４０１が別な導通経路となって、Ｉ（４１１）がＶＩＮの時間距離のプラスエッジ部分で比較的大きな激変電流を発生させるものとなる。
【０００５】
Ｐ，ＮＭＯＳが同時に導通することによる電力消費をさらに低減するために、高電圧とアース線との間の経路を完全に遮断して、アナログ回路の電力消費を減少させる必要がある。
【０００６】
また、液晶表示ドライバーに応用される電圧レベルシフターは、相当に大きな配置面積を必要とするので、もしもＭＯＳチャネルの長さと幅の比率を考慮する必要がないのであれば、回路配置時にさらに大きな弾力性を得ることができ、重複性の高い電圧レベルシフターにつき、配置面積を容易に減少させることができ、製品コストを低減させ、さらに高い利潤を獲得することができる。
【０００７】
そこで、この発明の第１の目的は、高電圧とアース線との間の経路を完全に遮断する電圧レベルシフターを提供することにある。また、この発明の第２の目的は、トランジスター・チャネルの長さおよび幅の比率を考慮する必要のない電圧レベルシフターを提供することにある。さらに、この発明の第３の目的は、液晶ディスプレイの駆動回路に応用され、回路中の重複性が高く回路配置面積を大幅に減少させることのできる電圧レベルシフターを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決し、所望の目的を達成するために、この発明にかかる電圧レベルシフターは、第１制御信号および入力信号を演算して、同期記号を発生させるものであって、第１制御信号を周期性信号とするアンドゲートと、ドレインにより直列接続されるアース線に接続された第１トランジスターおよび電圧源に接続された第２トランジスターを含むものであって、同期信号が第１トランジスターのゲートに接続され、第１制御信号が第２トランジスターのゲートに接続されるトランジスター装置と、出力信号を発生するものであって、入力端を第１トランジスターおよび第２トランジスターのドレインに接続し、入力端が第１ノードである出力バッファーと、第１ノードの記号レベルを保存するために用いられ、その別な一端がアースされるキャパシターとを含むものである。
【０００９】
また、この発明にかかる電圧レベルシフターは、電圧源に接続された第１トランジスター・第２トランジスター・アース線に接続された第３トランジスターを含む装置に直列接続されるとともに、第１トランジスターがＰＭＯＳであり、第２・第３トランジスターがＮＭＯＳであって、第１トランジスターのゲートが第１制御信号に接続され、第２トランジスターのゲートが第１制御信号に接続され、第３トランジスターが入力信号に接続され、第２トランジスターのソースがスイッチに接続され、第２トランジスターおよび第３トランジスターが第１ノードに接続されるものである入力トランジスター装置と、第１制御信号によって操作されるものであって、一端が第１ノードに接続されるスイッチと、スイッチの他端、つまり第２ノードに接続されるキャパシター装置と、第２ノードに接続される出力バッファー装置とから構成される。
【００１０】
その電気回路の基本概念として、電流経路を遮断して直列接続されたＰＭＯＳおよびＮＭＯＳを異なる時点で導通させるように構成するものである。そのために、その入力／出力の制御シーケンスを定めるものである。この場では、数種類の入力／出力信号状態を考慮して、この発明にかかる電圧レベルシフター回路を説明するが、この発明の範囲を制限するものではない。
【００１１】
もしも開始時に入力信号が低レベル、出力レベルがインバーターであれば、出力信号の電位もまた低レベルである。入力信号が低レベルから高レベルに転換する時、ＰＭＯＳトランジスターは、ＮＭＯＳトランジスターがオンとなる前にオフとならなければならないので、制御信号を提供して、入力信号に先がけて１つの時間距離を与えなければならない。入力信号および制御信号を先ずノアゲートロジック演算して、制御信号の上昇エッジと入力信号の上昇エッジとの間の期間にＰＭＯＳを高抵抗状態とし、この時の出力レベルの前ノード電圧は、回路中のキャパシターにより元の高レベル状態に保たれるので、出力レベルは、低レベル状態を出力する。出力レベルが高レベルに切り替えられる時、ＮＭＯＳトランジスターがオンとなり、キャパシターに保存されていた電圧がＮＭＯＳトランジスターのオンにより急速に低レベルとなり、出力端レベルは、インバーターにより高レベル状態となる。同様に、入力信号が高レベルから低レベルに転換される時、ＮＭＯＳトランジスターを先にオフとし、ＰＭＯＳトランジスターがオンとなる前に別な時間距離を有して高抵抗状態とさせ、キャパシター上のレベルは、キャパシターによりアースレベルに保たれており、ＰＭＯＳを再びオンとすると、先のレベルから急速に高レベルへと充電され、出力レベルは、低レベル状態を出力する。従って、制御信号の設計が回路操作に直接的な影響を及ぼすものとなる。
【００１２】
制御信号を所定の周期で入力し、入力信号が高レベルである時、Ｐ型トランジスターがオンとなると、キャパシター・ノードのレベルがアースレベルから急速に高レベルへ充電され、出力エラーが発生する。この時、もしもＮ型トランジスターとキャパシターとの間にスイッチング・トランジスターを直列接続し、制御信号により制御すれば、上述の充電経路を遮断することで、キャパシターレベルを保持することができる。制御信号が低レベルに変わった時、キャパシターレベルは、前の状態を保持するものとなる。
【００１３】
この発明の電気回路において、入力端のアンドゲートとＰ型トランジスターとＮ型トランジスターは、機能上、直列接続方式で簡略化された３つの直列トランジスターとすることができ、高圧レベルからアースレベルまで順番に第１Ｐ型トランジスター・第１Ｎ型トランジスター・第２Ｎ型トランジスターを接続し、第２Ｎ型トランジスターのゲートに入力信号を接続し、第１Ｐ型トランジスターおよび第１Ｎ型トランジスターのゲートに第１制御信号を入力する。また、出力レベルバッファー（例えば、上述したインバーター）が次のレベルを駆動できるようにするために、トランジスターが適切な大きさに設計されることを除いて、その他のＭＯＳは、工程基準にあった任意の単位値に設計することで、上述したキャパシターが出力緩衝および信号維持を行う。例えば、２つの直列Ｐ型トランジスターを含み、そのうち、第２Ｐ型トランジスターが高圧レベルに接続され、かつ、そのゲートが第２制御信号に接続され、第３Ｐ型トランジスターと出力レベルのバッファー（例えばインバーターとする）をラッチ接続法として接続する。また、上述したスイッチング・トランジスターを第３Ｎ型トランジスターとし、電気回路中の各Ｐ型トランジスターを任意サイズの電界効果型トランジスター、例えば高圧電界効果型トランジスターとして設計して、工程漂遊という不確定性を排除し、回路設計の信頼性を向上させる。
【００１４】
クロック信号を入力し、低レベルから高レベルへ転換する時、第１制御信号は、極小パルス幅でマイナスパルスを入力するが、このマイナスパルス期間において、第２Ｎ型トランジスターはオン状態であり、第１制御信号が低レベルに転換して第１Ｎ型トランジスターおよび第３Ｎ型トランジスターが迅速にオフとなって、第１Ｐ型トランジスターが導通し、キャパシター上のノードが元のレベルを保持する。この時、第２制御信号が同一時点でプラスパルスを入力するが、パルス幅が第１制御信号と較べて広く、このプラスパルス期間において、第２Ｐ型トランジスターがオフ状態となるので、第２Ｐ型トランジスターが第３Ｐ型トランジスターと高抵抗経路を構成する。第１制御信号がマイナスパルスを終了する時、第１Ｎ型トランジスターおよび第３Ｎ型トランジスターが導通し、第１Ｐ型トランジスターがオフとなり、キャパシター上のノードが低レベルへと放電し、出力信号が高レベル状態に転換される。出力が高レベル状態なので、第３Ｐ型トランジスターがオフとなり、第２制御信号がプラスパルスを終了する時、第２Ｐ型トランジスターが導通し、第３Ｐ型トランジスターがオフであるから、第２・第３Ｐ型トランジスターがまた高抵抗経路を構成して、キャパシター上のノードが低レベルを維持する。
【００１５】
入力クロック信号が高レベルを維持する時、第１・第２制御信号がプラスパルスを同時に入力して、第１Ｐ型トランジスターを導通させ、第１Ｎ型トランジスターおよび第３Ｎ型トランジスターがオフとなり、キャパシター上の電圧が前の状態を保持する。
【００１６】
同様に、入力クロック信号が高レベルから低レベルへ変換する時、第１制御電位信号がまた極小時間遅延によりマイナスパルスを入力して、第１Ｎ型トランジスターおよび第３Ｎ型トランジスターを迅速にオフとし、第１Ｐ型トランジスターが導通し、キャパシター上の電位が前の低レベル状態を保持する。第１制御信号がマイナスパルスを終了する時、第１Ｎ型トランジスターおよび第３Ｎ型トランジスターを導通させ、第１Ｐ型トランジスターがオフとなり、元の入力信号が低レベルであるので、第２Ｎ型トランジスターおよび第３Ｎ型トランジスターがオフ状態となり、第２制御信号がプラスパルスを終了する前に、１つの時間距離だけ高抵抗状態となって、第２Ｐ型トランジスターを接合キャパシターとし、この時、出力信号が低レベルとなる。第２制御信号がプラスパルスを終了した後、第２Ｐ型トランジスターが迅速に導通して、第２・第３Ｐ型トランジスターが導通経路を構成し、キャパシター上のノード電位が導通経路により高圧レベルに引き上げられる。
【００１７】
入力クロック信号が低レベルを維持し、第１・第２制御信号がマイナスパルスを同時に入力する時、第１Ｐ型トランジスターを導通させ、第１・第３Ｎ型トランジスターをオフとして、キャパシター上のノード電圧が高レベル状態を維持する。その後、１つの時間距離（Ｔｄ）だけ高抵抗状態があって、第３Ｐ型トランジスターを接合キャパシターとして高レベルを維持する。
【００１８】
この発明にかかる電圧レベルシフターに基づき、入力する２つの第１・第２制御電位信号は、例えば高圧制御電位信号であり、いずれもプラス・マイナスパルスを電圧レベルシフターの制御信号として、入力信号に変換が発生した時、マイナスパルス（第１制御信号）とプラスパルス（第２制御信号）を入力するが、マイナスパルス幅は、エッジ出力遅延に関係するので、パルス幅の小さい信号を入力しなければならない。プラス・マイナスパルス時間距離（Ｔｄ）が高抵抗を発生させるので、マイナスパルス幅より大きいプラスパルス信号を入力しなければならず、また、入力信号が高レベルである時、第２・第３Ｐ型トランジスターと第１・第２・第３Ｎ型トランジスターとが瞬間的に導通経路を発生させることを回避することができる。
【００１９】
入力信号が高レベルに転換した時、この発明にかかる電圧レベルシフターの可能性のある導通経路は、第１Ｐ型トランジスターと第１Ｎ型トランジスターおよび第３Ｎ型トランジスターとが転換時に発生させる経路であるが、図３に示すように、第１Ｐ型トランジスターと第１Ｎ型トランジスターとが任意の設計単位であるので、第１Ｎ型トランジスターを通過する激変電流は、従来技術において発生していた激変電流に比較すると、はるかに小さいものである。
【００２０】
同様に、入力クロック信号が高レベルから低レベルへ変換する時、この発明にかかる電圧レベルシフター回路は、この入力クロック信号のマイナスエッジに時間距離が存在し、出力レベルのバッファーをＰ・ＮＭＯＳ構造のインバーターとしているので、比較的小さい激変電流しか発生させない。
【００２１】
以上に述べた電圧レベルシフター回路の説明に基づき、Ｐ・ＮＭＯＳが同時に導通する電力消費を低減させ、２つの制御信号でＰＭＯＳおよびＮＭＯＳをオンまたはオフとして、高電圧およびアース線間の経路を完全に遮断し、アナログ回路の電力消費を減少させるものである。
【発明の効果】
【００２２】
上記構成により、この発明にかかる電圧レベルシフターは、ＰＭＯＳトランジスターおよびＮＭＯＳトランジスターが同時に導通することによる無駄な電力消費を低減するために、２つの制御信号によってＰＭＯＳトランジスターおよびＮＭＯＳトランジスターをオンまたはオフとして、高電圧とアース線との間の経路を完全に遮断し、アナログ回路の電力消費を減少させるものである。また、トランジスター・チャネルの長さおよび幅の比率を考慮する必要がなく、液晶ディスプレイの駆動回路に応用され、回路中の重複性が高く回路配置面積を大幅に減少させることができ、製品コストを低減させ、さらに高い利潤を獲得することができる。従って、産業上の利用価値が高い。
【発明を実施するための最良の形態】
【００２３】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
図１において、Ｐ型トランジスター（ＰＭＯＳ）１０１とＮ型トランジスター（ＮＭＯＳ）１１１とがインバーターの基本構成となっており、電流経路を遮断するために、ＰＭＯＳとＮＭＯＳとが異なる時点で導通する必要がある。その入力／出力制御シーケンス図を図５に示しており、クロックＴＴＬ電圧信号ＶＩＮを入力して低レベルから高レベルへ変換する時、トランジスター１０１は、トランジスター１１１がオンとなる前にオフとならなければならないから、ＶＩＮに１つの時間距離Ｔｄｉｓだけ先行する電位制御信号ＶＡ、例えば高圧電位制御信号を入力する。そして、ＶＯＵＴ１Ｂの前の状態はアナログ高圧高レベル（ＶＤＤＡ）であり、Ｔｄｉｓ期間に高抵抗状態となっており、従って、この時、電圧はキャパシター１２１により元の高レベル状態を保持し、出力レベルは、アナログ高圧低レベル状態（ＧＮＤＡ）を出力する。ＶＩＮが高レベルを入力する時、トランジスター１１１がオンとなり、ＶＯＵＴ１Ｂは、迅速に低レベル状態（ＧＮＤＡ）に引き下げられ、出力レベルは、アナログ高圧高レベル（ＶＤＤＡ）を出力する。同様に、ＶＩＮが高レベルから低レベルへ変換する時、トランジスター１１１が先にオフとなり、トランジスター１０１がオンとなる時間距離Ｔｋだけ高抵抗状態を保持しならなければならず、ＶＯＵＴ１Ｂのレベルがキャパシター１２１によりアースレベルを保持してから、トランジスター１０１をオンとして、先のレベルを急速に充電してＶＤＤＡとし、出力レベルは、アナログ高圧低レベル状態（ＧＮＤＡ）となる。従って、この制御信号ＶＡの設計は、回路操作に対して直接的な影響を及ぼす。
【００２４】
図６において、固定周期信号をインバーターに入力する時のシーケンス図を示すと、制御電位信号ＶＡが固定周期により入力されるが、図６に示すように、ＴＴＬ電位信号ＶＩＮを入力して高レベルとする時、Ｐ型トランジスターがオンとなり、ＶＯＵＴ１Ｂのレベルがアースレベル（ＧＮＤＡ）となって、急速に充電してＶＤＤＡとなるので、出力エラーを発生させる。この時、図２に示したように、もしもスイッチング・トランジスター、例えば図中のＮＭＯＳ２５１を直列接続すれば、充電経路を遮断して、ＶＯＵＴ１Ｂのレベルがキャパシター２２１によりアースレベルを保持する。そのシーケンスを図７に示すが、電位信号ＶＡが低レベルに変わった時、ＶＯＵＴ２Ｂのレベルがキャパシター２２１により前の状態を保持する。
【００２５】
図３において、この発明の電圧レベルシフターにかかる別な実施形態を示すと、出力レベル・バッファー３３１が次のレベルを駆動できるよう適切な大きさに設計されることを除いて、その他のＭＯＳは、工程規模の任意の単位値に設計して、図２に示したキャパシター２２１のように、出力バッファーおよび信号維持を行うが、回路中の各ＰＭＯＳは、任意サイズの電界効果型トランジスター、例えば高圧電界効果型トランジスターとして設計して、工程の漂遊という不確定性を排除し、回路設計の信頼性を向上させる。図８に示すように、クロック信号を入力し、クロックＴＴＬ電圧信号が低レベルから高レベルへ変換する時、電位制御信号ＶＡが極小パルス幅とするＴｗａ時間だけマイナスパルスを入力するが、このマイナスパルス期間において、図３に示すように、ＮＭＯＳトランジスター３１１がオン状態となり、ＶＡが低レベルに転換してＮＭＯＳトランジスター３１３およびスイッチング・トランジスター３５１が迅速にオフとなって、ＰＭＯＳトランジスター３０１が導通し、ＶＯＵＴ３Ｂが元のレベルを保持し、電位制御信号ＶＢが同一時点でプラスパルスを入力するが、パルス幅をＴｗｂとし、このプラスパルス期間において、ＰＭＯＳトランジスター３０３がオフ状態となって、ＰＭＯＳトランジスター３０３とＰＭＯＳトランジスター３０５とが高抵抗経路を構成する。ＶＡがマイナスパルスを終了する時、ＮＭＯＳトランジスター３１３およびスイッチング・トランジスター３５１が導通し、ＰＭＯＳトランジスター３０１がオフとなって、ＶＯＵＴ３Ｂが急速に低レベル（ＧＮＤＡ）まで放電し、ＶＯＵＴ３がアナログ高圧高レベル状態（ＶＤＤＡ）となる。ＶＯＵＴ３がアナログ高圧高レベル状態（ＶＤＤＡ）となるので、ＰＭＯＳトランジスター３０５がオフとなり、ＶＢがプラスパルスを終了する時、ＰＭＯＳトランジスター３０３を導通させるが、ＰＭＯＳトランジスター３０５がオフとなるので、ＰＭＯＳトランジスター３０３とＰＭＯＳトランジスター３０５ともまた高抵抗経路を構成し、ＶＯＵＴ３Ｂが低レベル（ＧＮＤＡ）を維持する。
【００２６】
クロックＴＴＬ電圧信号が高レベルを維持し、電位制御信号ＶＡ・ＶＢがマイナスパルスを同時に入力する時、ＰＭＯＳトランジスター３０１が導通し、ＰＭＯＳトランジスター３０３がオフ状態となって、図８に示すように、ＶＯＵＴ３Ｂが前の状態を保持する。
【００２７】
同様に、クロックＴＴＬ電圧信号（ＶＩＮ）が高レベルから低レベルへと変換する時、電位制御信号ＶＡもまた極小時間遅延によりマイナスパルスを入力して、ＮＭＯＳトランジスター３１３およびスイッチング・トランジスター３５１をオフとし、ＰＭＯＳトランジスター３０１が導通して、ＶＯＵＴ３Ｂが元の低レベル状態（ＧＮＤＡ）を保持する。ＶＡがマイナスパルスを終了する時、ＮＭＯＳトランジスター３１３およびスイッチング・トランジスター３５１が導通し、ＰＭＯＳトランジスター３０１がオフとなるが、元のＶＩＮが低レベルなので、ＮＭＯＳトランジスター３１１がオフ状態となり、電位制御信号ＶＢがマイナスパルスを終了する前に、１つの時間距離Ｔｄだけ高抵抗状態があり、時間距離Ｔｄ＝Ｔｗｂ−Ｔｗａとなり、ＰＭＯＳトランジスター３０５が接合キャパシター、例えば図２に示すキャパシターのようになるが、この時、出力ＶＯＵＴ３は低レベル（ＧＮＤＡ）となる。ＶＢがプラスパルスを終了した後、ＰＭＯＳトランジスター３０３が迅速に導通するので、ＰＭＯＳトランジスター３０３，３０５が導通経路を構成して、ＶＯＵＴ３Ｂが導通経路によりＶＤＤＡと同レベルになる。
【００２８】
クロックＴＴＬ電圧信号が低レベルを維持し、電位制御信号ＶＡ，ＶＢが同時にマイナスパルスを入力する時、ＰＭＯＳトランジスター３０１が導通し、ＮＭＯＳトランジスター３１３およびスイッチング・トランジスター３５１がオフとなって、図８に示すように、ＶＯＵＴ３Ｂがアナログ高圧高レベル状態（ＶＤＤＡ）を維持する。その後、１つの時間距離Ｔｄだけ高抵抗状態となり、ＰＭＯＳトランジスター３０５が接合キャパシターとなってアナログ高圧高レベル状態（ＶＤＤＡ）を維持する。
【００２９】
この発明の好適な実施形態にかかる電圧レベルシフターに基づけば、入力する２つの電位制御信号ＶＡ，ＶＢは、例えば電位制御信号であり、いずれもプラス・マイナスパルスを電圧レベルシフターの制御信号としており、入力ＴＴＬ信号ＶＩＮが転換を発生させた時、マイナスパルス（ＶＡ）とプラスパルス（ＶＢ）とを入力するが、ＶＡのパルス幅であるＴｗａがプラスエッジ出力遅延に関係しており、パルス幅比較的小さい信号を入力しなければならない。Ｔｄ時間距離が高抵抗となるので、Ｔｗａより少し大きいプラスパルス（ＶＢ）を入力しなければならず、また、ＶＩＮが高レベルにある時、ＰＭＯＳ３０３，３０５とＮＭＯＳ３１１，３１３，３５１とが瞬間的に導通経路となることを回避することができる。
【００３０】
ＶＩＮが高レベルに変換する時、この発明の好適な実施形態にかかる電圧レベルシフター回路の可能性のある導通経路は、図３に示すように、ＰＭＯＳトランジスター３０１とＮＭＯＳトランジスター３１３とスイッチング・トランジスター３５１とが転換時に発生させる経路であり、ＮＭＯＳ３０１，３１３が任意の設計単位であるので、Ｉ（３１３）の激変電流は、この時にＩ（４１５）発生する激変電流よりも遙かに小さいものとなる（図９を参照）。
【００３１】
同様に、図９に示すように、クロック信号を入力して、高レベルから低レベルへ転換する時、の発明の好適な実施形態にかかる電圧レベルシフター回路は、このクロック信号のマイナスエッジ時間距離を入力する場合において、インバーターがＰ・ＮＭＯＳ構成のインバーターであるため、比較的小さい激変電流しか発生しない。
【００３２】
Ｐ・ＮＭＯＳ同時導通の電力消費を低減させるために、２つの制御信号によりＰＭＯＳおよびＮＭＯＳをオンまたはオフとし、高電圧とアース線との間の経路を完全に遮断して、アナログ回路の電力消費を減少させるものである。
【００３３】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適切な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３４】
【図１】この発明の好適な実施形態にかかる電圧レベルシフターの回路構成図である。
【図２】この発明にかかる別な実施形態にかかる電圧レベルシフターの回路構成図である。
【図３】この発明にかかる他の実施形態にかかる電圧レベルシフターの回路構成図である。
【図４】従来技術にかかる電圧レベルシフターの回路構成図である。
【図５】この発明にかかる図１のタイミング制御を示すシーケンス図である。
【図６】この発明にかかる図１の別なタイミング制御を示すシーケンス図である。
【図７】この発明にかかる図２のタイミング制御を示すシーケンス図である。
【図８】この発明にかかる図３のタイミング制御を示すシーケンス図である。
【図９】従来技術にかかるタイミング制御を示すシーケンス図である。
【符号の説明】
【００３５】
１０１  高圧ＰＭＯＳトランジスター
１１１  高圧ＮＭＯＳトランジスター
１２１  キャパシター
１３１  高圧インバーター
１４１  低圧アンドゲート
２０１  高圧ＰＭＯＳトランジスター
２１１  高圧ＮＭＯＳトランジスター
２２１  キャパシター
２３１  高圧インバーター
２４１  低圧アンドゲート
２５１  スイッチング・トランジスター
３０１  高圧ＰＭＯＳトランジスター
３０３  高圧ＰＭＯＳトランジスター
３０５  高圧ＰＭＯＳトランジスター
３１１  高圧ＮＭＯＳトランジスター
３１３  高圧ＮＭＯＳトランジスター
３３１  高圧インバーター
３５１  スイッチング・トランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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