(57)【要約】  【課題】  グリッチの低減等を可能とする。  【解決手段】  このＤ／Ａ変換回路は、ディジタル信号に応じて所定の電流を出力する電流セルＣ1〜Ｃnと、抵抗Ｒ１、Ｒ２とを具備し、電流セルＣ1〜Ｃnと抵抗Ｒ１、Ｒ２との接続点の電位を出力する回路であって、電流セルＣ1〜Ｃnの各々が、差動信号出力回路１１と、定電流出力回路１２と、定電流出力回路１２にそれぞれ接続された抵抗Ｒ３、Ｒ４と、ソース〜ドレイン経路が抵抗Ｒ３と抵抗Ｒ１との間に接続され、ゲートに差動信号の一方が供給されるトランジスタＱＰ１と、ソース〜ドレイン経路が抵抗Ｒ４と抵抗Ｒ２との間に接続され、ゲートに差動信号の他方が供給されるトランジスタＱＰ２とを具備する。【選択図】  図２
2005065084.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、前記複数の回路と所定の第１の電位との間に接続された第１の抵抗性負荷回路とを具備し、前記複数の回路と前記第１の抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、
前記複数の回路の各々が、
前記ディジタル信号の複数のビットの内の１つのビットに応じた一対の差動信号を出力する差動信号出力回路と、
一端が所定の第２の電位に接続された定電流出力回路と、
一端が前記定電流出力回路の他端にそれぞれ接続された第２及び第３の抵抗性負荷回路と、
ソース〜ドレイン経路が前記第２の抵抗性負荷回路と前記第１の抵抗性負荷回路との間に接続され、ゲートに前記一対の差動信号の内の一方の信号が供給される第１のトランジスタと、
ソースが前記第３の抵抗性負荷回路に接続され、ゲートに前記一対の差動信号の内の他方の信号が供給される第２のトランジスタとを具備する、Ｄ／Ａ変換回路。
【請求項２】
ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、前記複数の回路と所定の第１の電位との間に接続された第１の抵抗性負荷回路とを具備し、前記複数の回路と前記第１の抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、
前記複数の回路の各々が、
前記ディジタル信号の複数のビットの内の１つのビットに応じた一対の差動信号を出力する差動信号出力回路と、
一端が所定の第２の電位にそれぞれ接続された第１及び第２の定電流出力回路と、
一端が前記第１の定電流出力回路の他端に接続され、他端が前記第２の定電流出力回路の他端に接続された第２の抵抗性負荷回路と、
ソース〜ドレイン経路が前記第１の定電流出力回路の他端及び前記第２の抵抗性負荷回路の一端と前記第１の抵抗性負荷回路との間に接続され、ゲートに前記一対の差動信号の内の一方の信号が供給される第１のトランジスタと、
ソースが前記第２の定電流出力回路の他端及び前記第２の抵抗性負荷回路の他端に接続され、ゲートに前記一対の差動信号の内の他方の信号が供給される第２のトランジスタとを具備する、Ｄ／Ａ変換回路。
【請求項３】
請求項１又は２記載のＤ／Ａ変換回路を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号に応じた電位を出力するＤ／Ａ変換回路に関し、特に、電流加算型Ｄ／Ａ変換回路に関する。さらに、本発明は、そのようなＤ／Ａ変換回路を用いた半導体集積回路に関する。
【背景技術】
【０００２】
従来の電流加算型Ｄ／Ａ変換回路について、図６〜図８を参照しながら説明する。
図６に示すように、Ｄ／Ａ変換回路３０は、電流セルＦn〜Ｆ1と、抵抗Ｒ８、Ｒ９とを具備する。電流セルＦn〜Ｆ1の各々は、差動信号出力回路３１と、定電流出力回路３２と、スイッチ回路３３とをそれぞれ具備する。
電流セルＦn〜Ｆ1にはｎビットのディジタル信号Ｇn〜Ｇ1が供給され、電流セルＦn〜Ｆ1は、ｎビットのディジタル信号Ｇn〜Ｇ1に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ８又はＲ９にそれぞれ出力する。
【０００３】
抵抗Ｒ８は、電流セルＦn〜Ｆ1内のスイッチ回路３３の第１の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＦn〜Ｆ1内のスイッチ回路３３の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。
同様に、抵抗Ｒ９は、電流セルＦn〜Ｆ1内のスイッチ回路３３の第２の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＦn〜Ｆ1内のスイッチ回路３３の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。
【０００４】
図７は、電流セルＦnの内部の回路構成を示す図である。図７に示すように、電流セルＦn内の差動信号出力回路３１は、Ｄ型のフリップフロップＦＦ３を具備しており、フリップフロップＦＦ３には、ディジタル信号Ｇnが供給される。フリップフロップＦＦ３の非反転出力信号は第１のインバータＩＮＶ５に供給され、フリップフロップＦＦ３の反転出力信号は第２のインバータＩＮＶ６に供給される。インバータＩＮＶ５、ＩＮＶ６は、所定の第１の電源電位（ここでは、接地電位ＶSS）と所定の第２の電源電位（ここでは、ＶDD2）とから電力の供給を受けており、第１の電源電位（ここでは、接地電位ＶSS）と第２の電源電位（ここでは、ＶDD2）との電位差に応じたレベルの信号であって、フリップフロップＦＦ３の非反転出力信号及び反転出力信号をそれぞれ反転した信号を一対の差動信号としてスイッチ回路３３に供給する。
【０００５】
定電流出力回路３２は、ＰチャネルトランジスタＱＰ８を具備しており、トランジスタＱＰ８のソースは、所定の第３の電源電位（ここでは、ＶDD）に接続されており、ゲートは、所定のバイアス電位ＶBIASに接続されている。トランジスタＱＰ８は、バイアス電位ＶBIASに応じた電流をスイッチ回路３３に供給する。
【０００６】
スイッチ回路３３は、ＰチャネルトランジスタＱＰ９、ＱＰ１０を具備する。
トランジスタＱＰ９、ＱＰ１０のソースは、定電流出力回路３２内のトランジスタＱＰ８のドレインに接続されている。
トランジスタＱＰ９のドレインは、抵抗Ｒ８（図６参照）に接続されており、ゲートには、差動信号出力回路３１内のインバータＩＮＶ６の出力信号が供給される。
トランジスタＱＰ１０のドレインは抵抗Ｒ９（図６参照）に接続されており、ゲートには、差動信号出力回路３１内のインバータＩＮＶ５の出力信号が供給される。
【０００７】
図７に示す電流セルＦnにおいて、トランジスタＱＰ８のドレインとトランジスタＱＰ９、ＱＰ１０のソースとの接続点（ノードＮ２）の電位が一定とならないため、抵抗Ｒ８、Ｒ９に供給される電流が不規則に変化し、Ｄ／Ａ変換回路３０の出力信号にグリッチが生じていた。ノードＮ２の電位が一定とならない原因として、次の２点が考えられる。
【０００８】
（１）差動信号出力回路３１が生成する差動信号は、直線的に変化する。このような直線的に変化する差動信号がトランジスタＱＰ９、ＱＰ１０のゲートに供給されると、トランジスタＱＰ９、ＱＰ１０のドレイン電流は、直線的に変化せずに不規則に変化する。これにより、Ｄ／Ａ変換回路３０の出力信号にグリッチが生ずる。図８は、スイッチ回路３３内のトランジスタＱＰ９のドレイン電流Ｉd（ＱＰ９）及びトランジスタＱＰ１０のドレイン電流Ｉd（ＱＰ１０）をそれぞれ直線的に変化させるためにトランジスタＱＰ９、ＱＰ１０のゲート〜ソース間に印加すべきゲート〜ソース間電圧Ｖgs（ＱＰ９）及びＶgs（ＱＰ１０）を表した図である。
図８に示すように、トランジスタＱＰ９のドレイン電流Ｉd（ＱＰ９）及びトランジスタＱＰ１０のドレイン電流Ｉd（ＱＰ１０）をそれぞれ直線的に変化させるためには、ゲート〜ソース間電圧Ｖgs（ＱＰ９）及びＶgs（ＱＰ１０）を曲線的に変化させる必要がある。
しかしながら、図８に示すような、曲線的に変化する差動信号を生成することは容易ではない。
【０００９】
（２）トランジスタＱＰ８が有する寄生容量にチャージされていた電荷がディスチャージされ、電流としてノードＮ２に流れ、これによりＤ／Ａ変換回路３０の出力信号にグリッチが生ずる。
【００１０】
上記のような原因で生ずるグリッチを低減するＤ／Ａ変換回路が提案されている（例えば、非特許文献１、２参照）。
非特許文献１には、直線的に変化する信号の立ち上がりエッジを遅延させることにより、図８に示すゲート〜ソース間電圧に近似する電圧をスイッチ回路内のトランジスタのゲート〜ソース間に供給するＤ／Ａ変換回路が掲載されている。
しかしながら、非特許文献１に掲載されているＤ／Ａ変換回路は、直線的に変化する信号を用いて理想的なゲート〜ソース間電圧に近似する電圧をトランジスタのゲート〜ソース間に供給するものであり、グリッチをある程度少なくするにとどまるものである。また、インバータの個体差によって、グリッチの大きさが変わってしまうものである。
【００１１】
また、非特許文献２には、差動増幅回路を用いて、図８に示す理想的なゲート〜ソース間電圧に近似する電圧をスイッチ回路内のトランジスタのゲート〜ソース間に供給するＤ／Ａ変換回路が掲載されている。
しかしながら、非特許文献２に掲載されているＤ／Ａ変換回路は、直線的に変化する信号を用いて図８に示すゲート〜ソース間電圧に近似する電圧をトランジスタのゲート〜ソース間に供給するものであり、グリッチをある程度少なくするにとどまるものである。また、非特許文献２に掲載されているＤ／Ａ変換回路は、差動増幅回路を用いることにより、消費電力の増大を招くものである。
【００１２】
【非特許文献１】H.Khono,et al,"A 350-MS/s 3.3-V 8-bit CMOS D/A Converter Using a Delayed Driving Sheme",Proc. Of CICC,1995.
【非特許文献２】L.Sumanen,et al,"A 10-bit High-Speed Low-Power CMOS D/A Converter in 0.2mm2",Proc. Of ICECS,1998
【００１３】
ところで、図７に示すトランジスタＱＰ９、ＱＰ１０の飽和領域において、
【数１】
2005065084.tif 000003
が成立する。ここで、ＶgiはトランジスタＱＰ９、ＱＰ１０のスイッチングのために必要且つ理想的なゲート〜ソース間電圧であり、ＶtはトランジスタＱＰ９、ＱＰ１０のスレッショルド電圧であり、ＩdはトランジスタＱＰ９、ＱＰ１０のドレイン電流であり、μはトランジスタＱＰ９、ＱＰ１０の正孔易動度であり、Ｃｏｘは、トランジスタＱＰ９、ＱＰ１０の単位面積当たりのゲート容量であり、ＷはトランジスタＱＰ９、ＱＰ１０のゲート幅であり、ＬはトランジスタＱＰ９、ＱＰ１０のゲート長である。
トランジスタＱＰ９、ＱＰ１０のゲート〜ソース間に現実に印加されるゲート〜ソース間電圧Ｖgoは、インバータＩＮＶ５、ＩＮＶ６の電源電圧（ＶDD2−ＶSS）によって定まる。
【００１４】
理想的には、Ｖgo＝Ｖgiとすることが望ましいが、インバータＩＮＶ５、ＩＮＶ６の電源電圧（ＶDD2−ＶSS）を所望の電圧とすることは容易ではないため、Ｖgo＞Ｖgi又はＶgo＞＞Ｖgiとなるのが一般的である。
Ｖgo＞＞Ｖgiとなると、ノードＮ２（図７参照）の電位が変動し、グリッチが生ずる。そのため、ＶgiがＶgoにできるだけ近くなるようにするために、Ｗ（ゲート幅）／Ｌ（ゲート長）を小さくすることが考えられる。
【００１５】
Ｗ（ゲート幅）／Ｌ（ゲート長）を小さくするためには、（ａ）Ｗ（ゲート幅）を小さくする、（ｂ）Ｌ（ゲート長）を大きくする、のいずれか又は両方が必要である。しかしながら、Ｗ（ゲート幅）には、設計ルール、製造プロセスの限界があるため、所定値以下とすることはできない。一方、Ｌ（ゲート長）を大きくすると、Ｗ（ゲート幅）とＬ（ゲート長）の積に比例するトランジスタＱＰ９、ＱＰ１０のゲート容量が大きくなってしまい、このゲート容量に電荷がチャージ及びディスチャージされ、ノードＮ２（図７参照）の電位の変動が大きくなり、グリッチが生ずることとなる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、上記の点に鑑み、本発明は、グリッチを低減することが可能なＤ／Ａ変換回路を提供することを目的とする。さらに、本発明は、そのようなＤ／Ａ変換回路を具備する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
以上の課題を解決するため、本発明の第１の観点に係るＤ／Ａ変換回路は、ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、複数の回路と所定の第１の電位との間に接続された第１の抵抗性負荷回路とを具備し、複数の回路と第１の抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、複数の回路の各々が、ディジタル信号の複数のビットの内の１つのビットに応じた一対の差動信号を出力する差動信号出力回路と、一端が所定の第２の電位に接続された定電流出力回路と、一端が定電流出力回路の他端にそれぞれ接続された第２及び第３の抵抗性負荷回路と、ソース〜ドレイン経路が第２の抵抗性負荷回路と第１の抵抗性負荷回路との間に接続され、ゲートに一対の差動信号の内の一方の信号が供給される第１のトランジスタと、ソースが第３の抵抗性負荷回路に接続され、ゲートに一対の差動信号の内の他方の信号が供給される第２のトランジスタとを具備する。
【００１８】
また、本発明の第２の観点に係るＤ／Ａ変換回路は、ディジタル信号の複数のビットに応じて所定の電流をそれぞれ出力する複数の回路と、複数の回路と所定の第１の電位との間に接続された第１の抵抗性負荷回路とを具備し、複数の回路と第１の抵抗性負荷回路との接続点の電位を出力信号として出力するＤ／Ａ変換回路であって、複数の回路の各々が、ディジタル信号の複数のビットの内の１つのビットに応じた一対の差動信号を出力する差動信号出力回路と、一端が所定の第２の電位にそれぞれ接続された第１及び第２の定電流出力回路と、一端が第１の定電流出力回路の他端に接続され、他端が第２の定電流出力回路の他端に接続された第２の抵抗性負荷回路と、ソース〜ドレイン経路が第１の定電流出力回路の他端及び第２の抵抗性負荷回路の一端と第１の抵抗性負荷回路との間に接続され、ゲートに一対の差動信号の内の一方の信号が供給される第１のトランジスタと、ソースが第２の定電流出力回路の他端及び第２の抵抗性負荷回路の他端に接続され、ゲートに一対の差動信号の内の他方の信号が供給される第２のトランジスタとを具備する。
【００１９】
さらに、本発明に係る半導体集積回路は、上記Ｄ／Ａ変換回路を具備する。
【発明の効果】
【００２０】
本発明によれば、グリッチを低減することができる。これにより、Ｓ／Ｎ比を向上させることが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
【００２２】
図１は、本発明の第１の実施形態に係るＤ／Ａ変換回路の概要を示す図である。図１に示すように、このＤ／Ａ変換回路１０は、ｎ個（ｎは、自然数）の電流セルＣn〜Ｃ1と、抵抗Ｒ１、Ｒ２とを具備する。電流セルＣn〜Ｃ1の各々は、差動信号出力回路１１と、定電流出力回路１２と、スイッチ回路１３とを具備する。
電流セルＣn〜Ｃ1にはｎビットのディジタル信号Ｄn〜Ｄ1が供給され、電流セルＣn〜Ｃ1は、ディジタル信号Ｄn〜Ｄ1に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ１又はＲ２にそれぞれ出力する。
【００２３】
抵抗Ｒ１は、電流セルＣn〜Ｃ1内のスイッチ回路１３の第１の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＣn〜Ｃ1内のスイッチ回路１３の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。
同様に、抵抗Ｒ２は、電流セルＣn〜Ｃ1内のスイッチ回路１３の第２の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＣn〜Ｃ1内のスイッチ回路１３の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。
なお、本実施形態においては、２つの抵抗Ｒ１、Ｒ２を設けて第１及び第２の出力信号を出力することとしているが、抵抗Ｒ１、Ｒ２のいずれか一方のみを設け、１つの出力信号を出力することとしても良い。
【００２４】
図２は、電流セルＣnの内部の回路構成を示す図である。図２に示すように、電流セルＣn内の差動信号出力回路１１は、Ｄ型のフリップフロップＦＦ１を具備しており、フリップフロップＦＦ１には、ディジタル信号Ｄnが供給される。フリップフロップＦＦ１の非反転出力信号は第１のインバータＩＮＶ１に供給され、フリップフロップＦＦ１の反転出力信号は第２のインバータＩＮＶ２に供給される。インバータＩＮＶ１、ＩＮＶ２は、所定の第１の電源電位（ここでは、接地電位ＶSS）と所定の第２の電源電位（ここでは、ＶDD2）とから電力の供給を受けており、第１の電源電位（ここでは、接地電位ＶSS）と第２の電源電位（ここでは、ＶDD2）との電位差に応じたレベルの信号であって、フリップフロップＦＦ１の非反転出力信号及び反転出力信号をそれぞれ反転した信号を一対の差動信号としてスイッチ回路１３に供給する。
【００２５】
定電流出力回路１２は、ＰチャネルトランジスタＱＰ３を具備しており、トランジスタＱＰ３のソースは、所定の第３の電源電位（ここでは、ＶDD）に接続されており、ゲートは、所定のバイアス電位ＶBIASに接続されている。トランジスタＱＰ３は、バイアス電位ＶBIASに応じた電流をスイッチ回路１３に供給する。
【００２６】
スイッチ回路１３は、抵抗Ｒ３、Ｒ４と、ＰチャネルトランジスタＱＰ１、ＱＰ２とを具備する。抵抗Ｒ３、Ｒ４の一端は、定電流出力回路１２内のトランジスタＱＰ３のドレインに接続されている。
トランジスタＱＰ１のソースは、抵抗Ｒ３の他端に接続されており、ドレインは抵抗Ｒ１（図１参照）に接続されており、ゲートには、差動信号出力回路１１内のインバータＩＮＶ２の出力信号が入力される。
トランジスタＱＰ２のソースは、抵抗Ｒ４の他端に接続されており、ドレインは抵抗Ｒ２（図１参照）に接続されており、ゲートには、差動信号出力回路１１内のインバータＩＮＶ１の出力信号が入力される。
なお、電流セルＣn-1〜Ｃ1も、図２に示す電流セルＣnと同様の構成を有する。
【００２７】
図３は、スイッチ回路１３内のトランジスタＱＰ１のドレイン電流Ｉd（ＱＰ１）及びトランジスタＱＰ２のドレイン電流Ｉd（ＱＰ２）をそれぞれ直線的に変化させるためにトランジスタＱＰ１、ＱＰ２のゲート〜ソース間に印加すべきゲート〜ソース間電圧Ｖgs（ＱＰ１）及びＶgs（ＱＰ２）を表した図である。
図３に示すように、トランジスタＱＰ１のドレイン電流Ｉd（ＱＰ１）及びトランジスタＱＰ２のドレイン電流Ｉd（ＱＰ２）をそれぞれ直線的に変化させるためには、ゲート〜ソース間電圧Ｖgs（ＱＰ１）及びＶgs（ＱＰ２）をほぼ直線的に変化させれば良い。すなわち、差動信号出力回路１１が出力する一対の差動信号が直線的に変化するようにすれば良い。
ここで、トランジスタＱＰ１、ＱＰ２のスイッチングのために必要且つ理想的なゲート〜ソース間電圧Ｖｇｉは、
【数２】
2005065084.tif 000004
で表すことができる。ここで、Ｒは、抵抗Ｒ３、Ｒ４（図２参照）の抵抗値である。（２）式において、右辺第３項（Ｒ・Ｉd）を除くと、（１）式と等しくなる。Ｒの値を変化させることは、他のパラメータを変化させることに比べて、設計ルールやプロセス製造の限界による制約を受けにくい。トランジスタＱＰ１、ＱＰ２のゲート〜ソース間に現実に印加されるゲート〜ソース間電圧Ｖgoと理想的なゲート〜ソース間電圧Ｖgiとの関係はＶgo＝Ｖgiとなることが望ましいので、Ｖgo≒ＶgiとなるようにＲの値を調整し、Ｖgsの特性を従来技術図８の曲線から、図３では直線に近いラインに改善させた。
このような直線的に変化する差動信号は、図２に示すように、フリップフロップＦＦ１及びインバータＩＮＶ１、ＩＮＶ２を用いて生成可能であり、他の回路構成を用いても容易に生成可能である。
【００２８】
このように、電流セルＣn〜Ｃ1がそれぞれ出力する電流が直線的に変化するため、抵抗Ｒ１、Ｒ２（図１参照）に流れる電流も直線的に変化することとなり、Ｄ／Ａ変換回路１０の出力信号のグリッチを低減することが可能である。
また、トランジスタＱＰ３が有する寄生容量にチャージされた電荷がディスチャージされ、電流としてトランジスタＱＰ３のドレインと抵抗Ｒ３、Ｒ４との接続点（ノードＮ１）に流れた場合に、抵抗Ｒ３、Ｒ４により、ノードＮ１の電位の変動を小さくすることができ、Ｄ／Ａ変換回路１０の出力信号のグリッチを低減することが可能である。
さらに、トランジスタＱＰ１、ＱＰ２のゲート幅、ゲート長の設計の自由度を高くすることができる。
【００２９】
なお、本実施形態においては、スイッチ回路１３が抵抗Ｒ３、Ｒ４を具備することとしているが、抵抗Ｒ３、Ｒ４に代えて他の抵抗性負荷（例えば、常時オン状態としたアナログスイッチ等）を具備することとしても良い。
【００３０】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るＤ／Ａ変換回路の概要を示す図である。図４に示すように、このＤ／Ａ変換回路２０は、ｎ個（ｎは、自然数）の電流セルＥn〜Ｅ1と、抵抗Ｒ５、Ｒ６とを具備する。電流セルＥn〜Ｅ1の各々は、差動信号出力回路２１と、定電流出力回路２２、２３と、スイッチ回路２４とを具備する。
電流セルＥn〜Ｅ1にはｎビットのディジタル信号Ｄn〜Ｄ1が供給され、電流セルＥn〜Ｅ1は、ディジタル信号Ｄn〜Ｄ1に応じて、第１又は第２の出力端子から所定の電流を抵抗Ｒ５又はＲ６にそれぞれ出力する。
【００３１】
抵抗Ｒ５は、電流セルＥn〜Ｅ1内のスイッチ回路２４の第１の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＥn〜Ｅ1内のスイッチ回路２４の第１の出力端子から供給される電流の総和と抵抗値との積で表される電位を第１の出力信号（アナログ信号）として出力する。
同様に、抵抗Ｒ６は、電流セルＥn〜Ｅ1内のスイッチ回路２４の第２の出力端子と所定の第１の電源電位（ここでは、接地電位ＶSS）との間に接続されており、電流セルＥn〜Ｅ1内のスイッチ回路２４の第２の出力端子から供給される電流の総和と抵抗値との積で表される電位を第２の出力信号（アナログ信号）として出力する。
なお、本実施形態においては、２つの抵抗Ｒ５、Ｒ６を設けて第１及び第２の出力信号を出力することとしているが、抵抗Ｒ５、Ｒ６のいずれか一方のみを設け、１つの出力信号を出力することとしても良い。
【００３２】
図５は、電流セルＥnの内部の回路構成を示す図である。図５に示すように、電流セルＥn内の差動信号出力回路２１は、Ｄ型のフリップフロップＦＦ２を具備しており、フリップフロップＦＦ２には、ディジタル信号Ｄnが供給される。フリップフロップＦＦ２の非反転出力信号は第１のインバータＩＮＶ３に供給され、フリップフロップＦＦ２の反転出力信号は第２のインバータＩＮＶ４に供給される。インバータＩＮＶ３、ＩＮＶ４は、所定の第１の電源電位（ここでは、接地電位ＶSS）と所定の第２の電源電位（ここでは、ＶDD2）とから電力の供給を受けており、第１の電源電位（ここでは、接地電位ＶSS）と第２の電源電位（ここでは、ＶDD2）との電位差に応じたレベルの信号であって、フリップフロップＦＦ２の非反転出力信号及び反転出力信号をそれぞれ反転した信号を一対の差動信号としてスイッチ回路２４に供給する。
【００３３】
定電流出力回路２２は、ＰチャネルトランジスタＱＰ４を具備しており、トランジスタＱＰ４のソースは、所定の第３の電源電位（ここでは、ＶDD）に接続されており、ゲートは、所定のバイアス電位ＶBIASに接続されている。トランジスタＱＰ４は、バイアス電位ＶBIASに応じた電流をスイッチ回路２４に供給する。
同様に、定電流出力回路２３は、ＰチャネルトランジスタＱＰ５を具備しており、トランジスタＱＰ５のソースは、所定の第３の電源電位（ここでは、ＶDD）に接続されており、ゲートは、所定のバイアス電位ＶBIASに接続されている。トランジスタＱＰ５は、バイアス電位ＶBIASに応じた電流をスイッチ回路２４に供給する。
【００３４】
スイッチ回路２４は、抵抗Ｒ７と、ＰチャネルトランジスタＱＰ６、ＱＰ７とを具備する。抵抗Ｒ７の両端は、定電流出力回路２２内のトランジスタＱＰ４のドレインと定電流出力回路２３内のトランジスタＱＰ５のドレインとにそれぞれ接続されている。
トランジスタＱＰ６のソースは、定電流出力回路２２内のトランジスタＱＰ４のドレイン及び抵抗Ｒ７の一端に接続されており、ドレインは抵抗Ｒ５（図４参照）に接続されており、ゲートには、差動信号出力回路２１内のインバータＩＮＶ４の出力信号が入力される。
トランジスタＱＰ７のソースは、定電流出力回路２３内のトランジスタＱＰ５のドレイン及び抵抗Ｒ７の他端に接続されており、ドレインは抵抗Ｒ６（図４参照）に接続されており、ゲートには、差動信号出力回路２１内のインバータＩＮＶ３の出力信号が入力される。
なお、電流セルＥn-1〜Ｅ1も、図５に示す電流セルＥnと同様の構成を有する。
【００３５】
先に説明した電流セルＣn（図２参照）と同様に、図５に示す電流セルＥn内のトランジスタＱＰ６のドレイン電流及びトランジスタＱＰ７のドレイン電流をそれぞれ直線的に変化させるためには、トランジスタＱＰ６、ＱＰ７のゲート〜ソース間電圧をほぼ直線的に変化させれば良い。すなわち、差動信号出力回路２１が出力する一対の差動信号が直線的に変化するようにすれば良い。このような直線的に変化する差動信号は、図５に示すように、フリップフロップＦＦ２及びインバータＩＮＶ３、ＩＮＶ４を用いて生成可能であり、他の回路構成を用いても生成可能である。
【００３６】
このように、電流セルＥn〜Ｅ1がそれぞれ出力する電流が直線的に変化するため、抵抗Ｒ５、Ｒ６（図４参照）に流れる電流も直線的に変化することとなり、Ｄ／Ａ変換回路２０の出力信号のグリッチを低減することが可能である。
【産業上の利用可能性】
【００３７】
本発明は、電流加算型Ｄ／Ａ変換回路において利用可能である。さらに、本発明は、そのようなＤ／Ａ変換回路を用いた半導体集積回路において利用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係るＤ／Ａ変換回路の概要を示す図である。
【図２】図１の電流セルＣnの内部の回路構成を示す図である。
【図３】トランジスタＱＰ１、ＱＰ２のゲート〜ソース間電圧とドレイン電流の図。
【図４】本発明の第２の実施形態に係るＤ／Ａ変換回路の概要を示す図である。
【図５】図４の電流セルＥnの内部の回路構成を示す図である。
【図６】従来のＤ／Ａ変換回路の概要を示す図である。
【図７】図６の電流セルＦnの内部の回路構成を示す図である。
【図８】トランジスタＱＰ９、ＱＰ１０のゲート〜ソース間電圧とドレイン電流の図。
【符号の説明】
【００３９】
１０、２０、３０  Ｄ／Ａ変換回路、１１、２１、３１  差動信号出力回路、１２、２２、２３、３２  定電流出力回路、  １３、２４、３３  スイッチ回路、Ｃn〜Ｃ1、Ｅn〜Ｅ1、Ｆn〜Ｆ1  電流セル、ＦＦ１〜ＦＦ３  フリップフロップ、ＩＮＶ１〜ＩＮＶ６  インバータ、Ｒ１〜Ｒ９  抵抗、ＱＰ１〜ＱＰ１０  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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