(57)【要約】【課題】  アクティブマトリクス型液晶表示装置において、横方向のクロストークを低減する。【解決手段】  アクティブマトリクス型液晶パネル1と、データドライバ2と、走査ドライバ3と、表示制御手段とを備えるアクティブマトリクス型液晶表示装置において、データドライバ2は、行・列極性制御信号を出力する極性制御手段24と、表示データと行・列極性制御信号から極性付き表示データを出力する極性情報付加手段221と、第ｎ列補正前表示データを出力する第ｎ列表示データ保持手段222と、第ｎ−１列表示データを保持してとして出力する第ｎ−１列表示データ保持手段223と、第ｎ列補正前表示データと第ｎ−１列表示データから第ｎ列表示データの補正値を算出して第ｎ列補正前表示データに加算し、第ｎ列補正済表示データを出力する補正値算出手段とを備える。【選択図】      図１０
2005301310.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置された複数のデータバスライン（１２）と、該複数のデータバスライン（１２）に垂直に配置された複数の走査バスライン（１３）と、前記複数のデータバスライン（１２）と前記走査バスライン（１３）の交点に対応して配置され、それぞれが、画素電極（１７）と、該画素電極（１７）と対応する前記データバスライン（１２）の間に接続され、対応する前記走査バスライン（１３）に印加される走査パルス信号によって導通状態が制御されるスイッチング手段（ＴＦＴ）とを有する複数の液晶画素とを有する液晶パネル（１）と、
前記複数のデータバスライン（１２）のそれぞれに、各液晶画素に書き込むデータ信号を印加するデータドライバ（２）と、
前記複数の走査バスライン（１３）に前記走査パルス信号を順次印加する走査ドライバ（３）と、
前記データドライバ（２）に表示データと水平同期信号とラッチ制御信号を出力し、前記走査ドライバ（３）に垂直同期信号を出力する表示制御手段とを備えるアクティブマトリクス型液晶表示装置において、
前記データドライバ（２）は、
前記水平同期信号が入力され、行・列極性制御信号と極性制御信号を出力する極性制御手段（２４）と、
前記表示データと前記行・列極性制御信号が入力され、極性付き表示データを出力する極性情報付加手段（２２１）と、
前記ラッチ制御信号に同期して前記極性付き表示データをラッチして保持し、第ｎ列補正前表示データとして出力する第ｎ列表示データ保持手段（２２２）と、
前記ラッチ制御信号に同期して第ｎ−１列補正済表示データをラッチして保持し、第ｎ−１列表示データとして出力する第ｎ−１列表示データ保持手段（２２３）と、
前記第ｎ列補正前表示データと前記第ｎ−１列表示データから第ｎ列表示データの補正値を算出して前記第ｎ列補正前表示データに加算し、第ｎ列補正済表示データを出力する補正値算出手段とを備えることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
前記補正値算出手段は、
第ｎ列表示データ保持手段（２２２）が出力する前記第ｎ列補正前表示データに補正値を加算した補正データを出力する補正値加算手段（２２４）と、前記補正データを印加した時の変動分を算出して前記補正値加算手段（２２４）に出力する第１減衰部（２２５）とで構成されるループと、
前記第ｎ−１列表示データ保持手段（２２３）が出力する前記第ｎ−１列表示データによる第ｎ列での変動分を算出する第２減衰手段（２２６）と、
前記ループでの演算を所定回数繰り返した後の前記補正値加算手段（２２４）の出力と前記第２減衰手段（２２６）の出力とを加算して第ｎ列補正済表示データを算出する隣接表示データ加算手段（２２７）とを備える請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項３】
前記補正値算出手段は、
前記第ｎ列表示データ保持手段（２２２）が出力する前記第ｎ列補正前表示データを印加した時の変動分を算出する第１乗算器（２７１）と、
前記第ｎ−１列表示データ保持手段（２２３）が出力する前記第ｎ−１列表示データによる第ｎ列での変動分を算出する第２乗算器（２７２）と、
前記第１乗算器（２７１）と前記第２乗算器（２７２）の出力を加算し最初の補正値を算出する第１加算器（２７３）と、
該第１加算器（２７３）の出力と補正値を加算する第２加算器（２７４）と、該第２加算器（２７４）の出力による補正を行った時の変動分を算出する第３乗算器（２７５）とで構成されるループと、
ループでの演算を所定回数繰り返した後の前記第２加算器（２７４）の出力と前記第ｎ列表示データ保持手段（２２２）の出力とを加算して第ｎ列補正済表示データを算出する第３加算器（２７６）とを備える請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項４】
液晶画素と当該液晶画素に対応するデータバスラインとの結合容量をα、当該液晶画素と容量結合している前の列のデータバスラインとの結合容量をβとすると、
前記補正値算出手段は、
前記第ｎ列表示データ保持手段（２２２）が出力する前記第ｎ列補正前表示データに、αを乗ずる第１乗算器（２３１）と、
前記第ｎ−１列表示データ保持手段（２２３）が出力する前記第ｎ−１列表示データに、βを乗ずる第２乗算器（２３２）と、
前記第１乗算器（２３１）と前記第２乗算器（２３２）の出力を加算する加算器（２３３）とを備える請求項１に記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス型液晶表示装置（ＬＣＤ）に関し、特にクロストーク等を低減することにより表示データに対応した正確な輝度表示の可能なアクティブマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
近年、表示品質の良好なアクティブマトリクス型液晶表示装置が広く使用されるようになってきた。
図４５は、アクティブマトリクス型液晶表示装置の基本的な構成を示す図である。なお、以下に示す図においては、同一の機能部分には同一の参照番号を付して表し、説明の一部を省略する。
【０００３】
図４５において、参照番号１は液晶パネルであり、２はデータドライバであり、３は走査ドライバであり、４は制御部である。液晶パネル１は、２枚の対向する基板を有し、一方の基板には複数の信号線（データバスライン）１２と複数の走査線（走査バスライン）１３が交差するように設けられ、交差点に対応させて薄膜トランジスタＴＦＴと画素電極を設け、もう一方の基板には対向電極を設け、２枚の基板の間に液晶材料を保持させる。画素電極と対向電極、及びその間に保持された液晶材料により液晶セルが形成される。この液晶セルは、電気的には容量素子と等価である。
【０００４】
図４６は、従来のアクティブマトリクス型液晶表示装置の１画素分の上面図である。
図４６において、参照番号１１は液晶パネル１のＴＦＴ等が形成される基板であり、ここではＴＦＴ基板と称する。ＴＦＴ基板１１上には、データバスライン１２と走査バスライン１３を垂直に交差するように設けると共に、データバスライン１２に接続する多結晶シリコン或いはアモルファスシリコンからなる半導体層及び走査線に接続するゲート電極１４を設けてゲート電極１４をスイッチングするＴＦＴを構成し、このＴＦＴのソース１６に接続する画素電極１７を設ける。１５はドレインである。
【０００５】
対向基板側には、破線で示したブラックマトリクス（ＢＭ）等の遮光膜を設けて、遮光膜の境界３８で囲まれた領域を表示用の開口部としている。
図４７はアクティブマトリクス型液晶表示装置の動作を説明する図であり、（１）は各画素の等価回路を示す図であり、画素とそれに隣接するデータバスラインとの寄生容量も含めて示してある。（２）はデータバスライン１２と走査バスライン１３に印加される信号の波形と、液晶に印加される液晶電圧を示す図である。
【０００６】
図４７の（１）に示すように、各液晶画素は、等価的に両端をコモン電圧ＶｃｏｍとＴＦＴにそれぞれ接続された容量素子で表すことができ、その容量をＣ１ｎで表すこととする。この他に、画素電極１７と隣接するデータバスラインや走査バスラインとの間に寄生容量が存在する。ｎ列目の画素電極１７がｎ番目とｎ＋１番目のデータバスラインの間に形成される時には、画素電極１７とｎ番目のデータバスラインとの間の寄生容量をＣ１ｎ１、画素電極１７とｎ＋１番目のデータバスラインとの間の寄生容量をＣ１ｎ２で表すこととする。実際には、走査バスラインとの間の寄生容量についても問題であるが、本発明には直接関係しないので、ここでは省略する。
【０００７】
ＴＦＴがｎチャンネル型の場合には、データドライバ２とスキャンドライバ３から、各データバスライン１２と走査バスライン１３に、図４７の（２）に示すようなデータ電圧と走査パルスがそれぞれ印加される。データドライバ２は、各データバスラインに印加するデータ電圧を指示する信号を受け、それぞれのデータバスに割り当てて印加する機能を備えている。走査ドライバ３は、各行の走査バスライン１３に走査パルスを順次印加する。走査バスライン１３に正のパルスが印加されると、その走査バスライン１３に接続された１行分のＴＦＴがすべて導通（オン）状態になり、その行の画素電極がそれぞれデータバスライン１２に接続された状態になる。これにより、各液晶セルにはデータバスライン１２に印加されたデータ電圧が印加され、この電圧に充電された状態になる。走査バスライン１３への走査パルスの印加が終了すると、ＴＦＴは非導通（オフ）状態になり、各液晶セルはその時点の電圧を再び走査パルスが印加されるまで保持する。１画面分の表示データの書き込みを行うのに要する時間を１フレームと称しており、同一の走査バスラインには、１フレームサイクル毎に走査パルスが印加される。これにより、各行の液晶画素は１フレームサイクル毎に１回書換えられる。
【０００８】
液晶表示装置は、各液晶画素に保持された電圧（電荷）で液晶分子の配向を制御するため、スキャンパルスで選択してデータ電圧を印加してから、再びスキャンパルスを印加して選択するまでの間、液晶画素の保持電圧をどれだけ正確に保持し続けるかによって表示品質が左右される。そのために、例えば、ＴＦＴのオフ電流等による保持電圧の変動をできるだけ抑制するように、等価的に液晶画素と並列な蓄積容量を設けることが多い。蓄積容量は、画素電極を走査バスライン１３や専用の蓄積容量電極に重ねて形成するのであるが、蓄積容量だけでは様々な種類の保持電圧の変動を完全に無くすことはできないため、他にも電圧保持に有効な駆動方式やＬＣＤ構造が強く求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図４７の（２）には、データバスラインを介して液晶画素に印加され保持されたデータ電圧が、走査パルスの印加が終了した時点でΔＶｇｓの変化を生じ、次の行に印加するデータ電圧への切り換え時点でΔＶｐの変化を生じる様子が示されている。ＬＣＤにおける液晶画素の保持電圧の変動により引き起こす問題には、ΔＶｇｓのような走査パルスに起因する問題もあるが、走査パルスの電圧変動は一定であるためΔＶｇｓは一定であり、対向電極の電圧を調整するか、その分だけデータ電圧を補正することにより打ち消すことが可能である。本発明は、隣接するデータバスラインに印加されるデータ電圧の変動に起因する問題を主として解決することを目的とするため、これを中心に説明する。隣接するデータバスラインに印加されるデータ電圧の変動が影響するということは、他の画素の表示が影響するということであり、このような変動をクロストークと称する。
【００１０】
図４８は、図４７に示したように配置されたアクティブマトリクス型ＬＣＤにおいてクロストークを生じる原因を説明するための図であり、各液晶画素に保持させたい電圧を極性付きで示している。一般にフリッカと呼ばれる問題を防止するため、液晶画素に印加する電圧の極性を、列方向に、又は行方向に、又は両方向に交互に変えることが行われている。各液晶画素に印加する電圧の極性は、各フレーム毎に変えられる。ここで説明する例では、列毎に交互に極性を変えている。
【００１１】
図４９の（１）はｎ列目とｎ＋１列目のデータバスラインに印加されるデータ電圧と、走査パルスを示し、（２）はｎ列目の液晶画素の保持電圧Ｖｃ１ｎを示す。図示のように、データ電圧の絶対値は、ｎ列目においては、１行目の方が２行目より大きく、ｎ＋１列目においては、１行目の方が２行目より小さい。
図４９の（１）に示すように、走査パルスが印加されるとＴＦＴがオン状態になり、Ｖｃ１ｎは、ｎ列目のデータバスラインに印加されるデータ電圧＋Ｖ１ｎになる。図４７の（２）に示すように、走査パルスの印加が終了するとΔＶｇｓの変化が生じるが、ここでは無視して説明する。データバスラインに印加されるデータ電圧は、走査パルスの印加終了後、２行目の液晶画素に印加するデータ電圧に変化する。すなわち、ｎ列目のデータバスラインに印加するデータ電圧は＋Ｖ１ｎから＋Ｖ２ｎに、ｎ＋１列目のデータバスラインに印加するデータ電圧は−Ｖ１（ｎ＋１）から−Ｖ２（ｎ＋１）に変化する。図４５の（ａ）に示すように、ｎ列の液晶画素は、ｎ列目とｎ＋１列目のデータバスラインとの間に寄生容量があるから、この変化に応じて、Ｖｃ１ｎは、数１の式で表されるΔＶ１ｎの変化を生じる。
【００１２】
【数１】
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【００１３】
数１の式で明らかなように、ΔＶ１ｎは、ｎ列目とｎ＋１列目のデータバスラインにおけるデータ電圧の変化量と、液晶画素の容量と寄生容量の比に依存することがわかる。
次に、ΔＶ１ｎが実際の表示においてどのような表示品質の低下をもたらすかについて説明する。
【００１４】
図５０は、表示パターンにおけるクロストークの影響を説明する図であり、（１）はノーマリホワイトの表示における表示例を示し、（２）はｎ列目、ｎ＋１列目、ｎ＋２列目、ｎ＋３列目のデータバスラインに印加されるデータ電圧の変化と、１行ｎ列目の液晶画素の保持電圧Ｖｃ１ｎの変化を示す。ｎ列目の１行目の液晶画素に書き込むデータ電圧をＶ０で表す。
【００１５】
図５０の（１）のような表示パターンであるため、（２）に示すように、ｎ列目のデータ電圧はＶ０から徐々に増加し、ｎ＋１列目とｎ＋２列のデータ電圧の絶対値はＶ０で一定であり、ｎ＋３列目のデータ電圧はｎ列目のデータ電圧を逆極性にした電圧である。データ電圧がこのように変化すると、Ｖｃ１ｎは、１行目の走査パルスが印加される走査選択期間においてＶ０になる。ｎ＋１列目のデータバスラインに印加されるデータ電圧は変化しないか、上記の数１の式の２項目はゼロであるが、ｎ列目のデータバスラインに印加されるデータ電圧が変化するため、数１の式の第１項の係数をα１とすると、Ｖｃ１ｎは図示のようにデータ電圧にα１を乗じた分だけ変化することになる。これに対して、ｎ＋１列目の液晶画素にはｎ列１行目の液晶画素と同じ強度で逆極性のデータ電圧−Ｖ０が書き込まれるが、ｎ＋１列目とｎ＋２列目のデータバスラインに印加されるデータ電圧は変化しないから、ｎ＋１列１行目の液晶画素の保持電圧Ｖｃ１（ｎ＋１）は書き込まれた電圧−Ｖ０のままで変化しない。従って、同じ絶対値のデータ電圧が書き込まれたにもかかわらず、Ｖｃ１ｎは変化するが、Ｖｃ１（ｎ＋１）は一定である。このように、ｎ列１行目の液晶画素の保持電圧Ｖｃ１ｎは、その列の液晶画素に続けて書き込まれるデータ電圧のために変化することになる。すなわち、縦方向にクロストークが発生したことになる。
【００１６】
図５０の（１）においては、ｎ＋１列目とｎ＋２列目には、同一のデータ電圧Ｖ０が書き込まれる。ｎ＋１列目の液晶画素の保持電圧は、ｎ＋１列目とｎ＋２列目のデータバスラインに印加されるデータ電圧が変化しないから一定であるが、ｎ＋２列目の液晶画素の保持電圧はｎ＋３行目のデータバスラインに印加されるデータ電圧が変化するため、上記の数１の式の１項目はゼロであるが、ｎ＋３列目のデータバスラインに印加されるデータ電圧が変化するため、数１の式の第２項の係数をα２とすると、Ｖｃ１（ｎ＋３）は図示のようにデータ電圧にα２を乗じた分だけ変化することになる。すなわち、横方向にクロストークが発生したことになる。
【００１７】
数１の式に示すように、クロストークの大きさには、画素の全容量に対するデータバスラインとの寄生容量の比が影響する。そのため、データバスラインとの寄生容量を低減すればクロストークを低減できる。そのため、専用の蓄積容量用電極を設けて画素の容量を増加させ、クロストークを低減することも行われているが、そのためには蓄積容量用電極を設けるスペースが必要であり、必然的に画素の開口部の面積を削減してそのようなスペースを確保する必要があり、画素の開口率が低下して表示輝度が低下するか、それを補うように照明光量を増加させる必要があり、消費電力の大きな高輝度光源が必要になるという問題が生じる。
【００１８】
特に、携帯用機器の低消費電力化の必要性が高まっており、携帯用機器に使用されるＬＣＤでは低消費電力で且つ高輝度の表示が行えることが求められている。そのための方策の１つが画素開口率を向上させることである。図４６に示した従来のアクティブマトリクス型ＬＣＤでは、ブラックマトリクス（ＢＭ）等の遮光膜を設けて、遮光膜の境界３８で囲まれた領域を表示用の開口部としているが、画素電極は一方の基板に設けられ、遮光膜はもう一方の基板に設けられるため、画素電極と遮光膜の位置が合うように２枚の基板を配置しなければならない。現状の製造工程では、図４６でａで示したフォトリソグラフィ工程における位置合わせに必要なマージンは３〜５μｍであり、ｂで示した基板同士の位置合わせに必要なマージンは７μｍである。そのため、ＬＣＤを高精細化するに従って画素ピッチも微細化されるため、画素ピッチに対するマージンの比率が大きくなり、画素開口率を大きくすることが困難であった。
【００１９】
このような問題を解決するため、図５１に示すような高画素開口率型液晶表示装置が提案されている。図５１の（１）は１画素の上面図であり、（２）は（１）においてＡ−Ａ’で示す部分の断面図である。
図示のように、画素電極１７をデータバスライン１２に重ねて形成し、データバスライン１２を遮光膜として利用する。対向基板に設ける遮光膜は縦方向幅のみを規定する。これにより、画素開口率を大幅に向上させた明るいＬＣＤが実現できる。
【００２０】
しかし、図５１の高画素開口率型液晶表示装置においては、画素電極１７が隣接するデータバスライン１２と重なるように設けられているため、図４７の隣接するデータバスラインとの間の寄生容量が、図４６の従来のアクティブマトリクス型ＬＣＤに比べて大きくなる。そのため、高画素開口率型液晶表示装置においては、クロストークが増大し、大きな問題になる。
【００２１】
本発明の目的は、たとえ画素電極と隣接するデータバスラインとの間の容量が大きくてもクロストークを生じないアクティブマトリクス型ＬＣＤの実現を目的とし、特に、高画素開口率型液晶表示装置を使用してもクロストークのない表示輝度の高い優れた表示品質で表示可能にすることを目的とする。
【課題を解決するための手段】
【００２２】
本発明の第１の態様のアクティブマトリクス型液晶表示装置（ＬＣＤ）は、平行に配置された複数のデータバスラインと、この複数のデータバスラインに垂直に配置された複数の走査バスラインと、複数のデータバスラインと走査バスラインの交点に対応して配置され、それぞれが、画素電極と対応するデータバスラインの間に接続され、対応する走査バスラインに印加される走査パルス信号によって導通状態が制御されるスイッチング手段とを有する複数の液晶画素とを有する液晶パネルと、複数のデータバスラインのそれぞれに、各液晶画素に書き込むデータ電圧を印加するデータドライバと、複数の走査バスラインに走査パルス信号を順次印加する走査ドライバとを備える装置であり、上記目的を達成するため、データドライバは、走査パルス信号の印加サイクルの１周期内に、基準レベルに対して反転した正負両極性の信号を複数のデータバスラインのそれぞれに印加することを特徴とする。
【００２３】
図１は、本発明の第１の態様のＬＣＤの原理を説明する図である。
図１に示すように、極性制御信号に従って、データドライバは、走査パルス信号の印加サイクルの１周期内、すなわち、１水平走査期間（１Ｈ）内に、正負両極性の信号を複数のデータバスラインのそれぞれに印加する。例えば、図においては、１Ｈ内に正負の電圧をそれぞれ１回出力するとして、その１Ｈで書き込まれるデータ電圧と、このデータ電圧の強度の逆極性の電圧が出力される。ここでは対向電極の電位が０Ｖに固定されるものとして、正負逆極性に変化させている。コモン反転と呼ばれる対向電極の電位を変化させる場合には、対向電極の電位に対して、同じ強度の反転した電圧を出力するようにするが、以下の記載においては、説明を簡単にするために、図示のように対向電極の電位が０Ｖに固定され、１Ｈ内で正負逆極性の電圧を印加するものとして説明する。図では、書き込むデータ電圧は正であり、正のデータ電圧が出力されるのに合わせて走査信号が出力される。図中の保持電圧波形は、最初のサイクルで画素に書き込まれ保持された電圧の変化を示す。２番目のサイクルからデータバスラインに印加されるデータ電圧は増加するため、保持電圧はデータバスラインに印加される電圧の変化に応じて変化するが、各１Ｈ内で同一強度の反転した信号が出力されるため、最初のサイクルで保持された電圧を中心に変動することになる。このように、データバスラインに印加する電圧を１Ｈ内で反転することにより、各データバスラインに印加される電圧は実効的に０Ｖになり一定となるため、０Ｖに固定されたのと同様になり、図４８で説明した、既に書き込まれた画素の保持電圧が、その画素の接続されるデータバスライン及びその画素に容量結合されるデータバスラインに順次印加される電圧により変化する問題は生じなくなる。
【００２４】
上記のように、この問題を解決するためには、各データバスラインに印加される電圧を実効的に０Ｖにすればよく、図１に示したように、正負逆極性の電圧を等しい期間印加するのではなく、正負のそれぞれの極性で印加する電圧強度と印加する時間の積が等しくすれば、実効的に０Ｖにできる。例えば、書き込むデータ電圧の逆極性の電圧を大きくして印加期間を短くしてもよく、極性の反転を複数回おこなってもよい。
【００２５】
更に、図１では、各１Ｈ内の前半に極性を反転した電圧を出力し、後半に書き込むデータ電圧を出力しており、走査パルスはデータ電圧が出力される後半に出力され、走査パルスの印加が終了する時点のデータ電圧が各画素に保持される。しかし、１Ｈ内の前半にデータ電圧を出力し、後半に極性を反転した電圧を出力するようにしてもよく、その場合には前半に走査パルスが印加される。
【００２６】
上記のように、各データバスラインに印加される電圧を実効的に０Ｖにすることにより、各画素に一旦書き込まれた保持電圧が容量結合されるデータバスラインに順次印加される電圧により変化する問題は解決されるが、図４７、図４９及び数１式で説明した、走査パルスの印加終了及び書き込み時に容量結合されるデータバスラインへのデータ電圧の印加終了に起因するデータバスラインへの印加電圧と保持電圧に差を生じる問題については解決できない。
【００２７】
図２は、本発明の第１の態様のＬＣＤにおける補正原理を説明する図であり、（１）は液晶画素の隣接するデータバスライン及び走査バスラインとの間の寄生容量を示し、（２）は補正量を説明する図である。ここでは、隣接するデータバスライン及び走査バスラインとの間の寄生容量についてのみ問題にするが、それ以外のデータバスライン及び走査バスラインとの間の寄生容量も無視できない程大きければそれらを考慮することが望ましいが、ここでは説明を簡単にするために、隣接するデータバスライン及び走査バスラインとの間の寄生容量についてのみ問題にする。
【００２８】
既に説明したように、印加電圧と保持電圧の差は、数１の式で表される。図２の（２）に示すように、走査パルスの印加終了に伴う差は、走査パルスの最大及び最小電圧が一定であるため、常に一定である。上記のように、走査パルスに起因する差は対向電極の電位を調整することにより打ち消すことができるので、ここでは走査パルスに起因する差は無視することとする。容量結合されたデータバスラインに印加される電圧の変化に伴う保持電圧の変動は、数１の式の第１項と第２項で表されるが、上記のように、本発明の第１の態様のＬＣＤでは、データバスラインに印加される電圧は実効的に０Ｖになるため、数１の式のＶ２ｎとＶ２（ｎ＋１）は０Ｖであり、図２の（２）に示すように、データバスラインの印加電圧が０Ｖに変化するとして、それに伴う変動を考慮すればよい。従って、数１の式は、次のようになる。
【００２９】
【数２】
2005301310.tif 000004
【００３０】
数２の式において、ΔＶＳは一定であり、関係するデータバスラインの印加電圧ＶｎとＶ（ｎ−１）は、書き込み時に判明しているので、それに基づいて変動値が算出でき、変動値分だけ補正した電圧をデータバスラインに印加することで、各画素に所望のデータ電圧を保持させることが可能になる。
ここで、例えば、ｎ列目の画素がｎ−１列目のデータバスラインと容量結合しており、１列目の画素は１列目のデータバスラインと容量結合している場合、ｎ−１列目のデータバスラインに印加するデータ電圧を補正すると、ｎ列目のデータバスラインに印加する電圧が影響される。そのため、補正電圧を算出する場合には、１列目の画素は１列目のデータバスラインとのみ容量結合しているので、まず１列目のデータバスラインの補正電圧を算出し、２列目のデータバスライン以降は前の列の補正済の印加電圧に基づいて補正電圧を算出する。これをすべてのデータバスラインの印加電圧について順次行うことにより、１水平ライン分の補正電圧が得られる。もし、ｎ列目の画素がｎ＋１列目のデータバスラインと容量結合している場合には、逆方向から補正電圧を順次算出する。
【００３１】
また、数２の式において、各項の係数は装置に応じてあらかじめ判明しているが、数２の式に従って算出したΔＶｎの分だけデータバスラインの印加電圧を補正すると、その補正分に対して数２の式の第１項の分の変動が生じる。そのため、正確な補正量を算出するには、補正分に対する更なる補正値を算出する処理を収束するまで繰り返す必要がある。
【００３２】
上記のように、正確な補正量を算出するために収束するまで処理を繰り返すのは処理時間が長くなるため、補正量をΔＶｎとして次の方程式をたて、それを解いてΔＶｎを直接算出してもよい。
【００３３】
【数３】
2005301310.tif 000005
【００３４】
その場合の補正電圧の算出式は次のようになる。
【００３５】
【数４】
2005301310.tif 000006
【００３６】
図３と図４は、本発明の第２の態様のＬＣＤの動作原理を示す図である。
本発明の第２の態様のＬＣＤでは、データバスラインにデータ電圧を出力する期間Ｔｏｎ−ｄａｔａを１Ｈより短くし、１Ｈ内にデータバスラインに印加される電圧が所定の電圧値になるＴｏｆｆ−ｄａｔａ期間を設けることを特徴とする。各走査バスラインに対する走査パルスの印加は、Ｔｏｎ−ｄａｔａ中に終了する。Ｔｏｆｆ−ｄａｔａ期間にデータバスラインに印加される電圧は、図３のようにデータバスラインに印加される電圧の最大値と最小値の平均値であっても、図４のように走査パルスのオフ電位に近い電圧であってもよい。
【００３７】
本発明の第２の態様のＬＣＤでは、各データバスラインに印加される電圧が一定値である期間が存在するため、データバスラインに印加される電圧の時間平均値が表示データに依存して変動する度合いを低減でき、その分補正が容易になる。従って、Ｔｏｆｆ−ｄａｔａ期間を長くするほど、データバスラインに印加される電圧の時間平均値はＴｏｆｆ−ｄａｔａ期間にデータバスラインに印加される電圧に近づくため、Ｔｏｆｆ−ｄａｔａ期間中にデータバスラインに印加される電圧に関係する表示パターンによる影響が低減され、クロストークも低減される。
【００３８】
図５は、ＴＦＴのゲート電圧ＶＧに対する電流ＩＤ特性を示す図である。（１）は電圧・電流の条件を示し、（２）は特性を示す。
ＮチャンネルＴＦＴの場合、ソース電圧として０Ｖを、ドレイン電圧として０Ｖより高い定電圧を与え、ゲート電圧ＶＧを変化させた時の電流特性を示し、ＰチャンネルＴＦＴの場合、ソース電圧として０Ｖを、ドレイン電圧として０Ｖより低い定電圧を与え、ゲート電圧ＶＧを変化させた時の電流特性を示す。いずれの場合も、ドレインとソース間に流れる電流量に極小値が存在し、図５の例では、約０Ｖ付近になっている。例えば、ＮチャンネルＴＦＴを使用した従来例では、図４７の（２）に示すように、ＴＦＴをオフ状態にする時、走査パルスは画素電圧より十分に下がった電圧であり、データバスラインに印加される電圧と画素電圧のいずれがソース電圧になってもＴＦＴのゲート電圧は大幅に低くなった状態であり、大きな電流が流れることになり、画素に保持される電圧の保持特性を悪くしていた。
【００３９】
Ｔｏｆｆ−ｄａｔａ期間にデータバスラインに印加される電圧を図４のように走査パルスのオフ電位に近い電圧にすれば、Ｔｏｆｆ−ｄａｔａ期間中にＴＦＴに流れる電流を非常に小さくできるため、画素に保持される電圧の保持特性が改善され、表示精度を向上させることができる。
【発明の効果】
【００４０】
以上説明したように、本発明の第１の態様によれば、画素電極とデータバスラインとの間が容量結合された構造であっても、クロストークを生じることがなく、所望の輝度で正確に表示でき、しかも表示輝度の高い優れた表示品質のＬＣＤを提供することができる。更に、点順次型データドライバが使用できるため、コストの低減を図ることができる。
【００４１】
更に、本発明の第２の態様によれば、画素ＴＦＴのオフ電流を低減でき、画素電圧の保持特性がよくなるため、表示品質の向上が図れる。また、データバスラインの時間平均電圧（実効電圧）の画像データに依存する度合いが低減されるため、従来必要としたフレームメモリや補正量演算回路等を必要とせずに、クロストークのない表示が可能になる。
【発明を実施するための最良の形態】
【００４２】
図６は本発明の第１実施例のアクティブマトリクス型液晶表示装置（ＬＣＤ）の構成を示す図である。
図６において、参照番号１０１は液晶表示装置であり、１０２は液晶表示装置１０１で表示する表示データを生成する表示データ生成装置であり、例えば、パーソナルコンピュータやテレビジョン受像機である。１は液晶パネル、２は液晶パネル２のデータバスラインに印加するデータ信号を出力するデータドライバ、３は液晶パネル１の走査バスラインに順次印加する走査パルスを出力する走査ドライバ、４は表示データ生成装置４から表示信号を受け取って表示データを抽出すると共に垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣ及びクロック信号を生成する制御部である。データドライバ２は、ドライバ２１と、制御部４から表示データを受け取って正確な表示を行うための補正値を算出する補正値算出部２２と、補正値算出部２２で算出した１ライン分の補正値を保持する補正データ保持部２３と、制御部４からＨＳＹＮＣとクロック信号を受け取り各画素に書き込むデータ信号の極性を制御すると共に１Ｈ内でデータ信号を反転するための制御を行う極性制御部２４とを備える。
【００４３】
図７は第１実施例の液晶パネル１における画素配置を示す図である。図示のように、液晶パネル１にはＮ本のデータバスライン１２があり、液晶画素がＮ列配置されている。第１列目の画素は１本目のデータバスラインの左側に配置され、１本目のデータバスラインとの間の寄生容量は大きいが、それ以外のデータバスラインとの間の寄生容量は無視できるほど小さい。第２列目以降のｎ（２≦ｎ≦Ｎ）列の画素は、ｎ−１本目とｎ本目のデータバスラインとの間に同程度の大きな寄生容量を有しており、それ以外のデータバスラインとの間の寄生容量は無視できるほど小さい。従って、図２で説明した隣接するデータバスラインの印加電圧の変化によるデータ電圧と保持電圧の差の補正は、第１列目の画素については１本目のデータバスラインとの間の寄生容量を対象として、第２列目以降の画素については両側のデータバスラインとの間の寄生容量を対象として行う。
【００４４】
図８は第１実施例のＬＣＤにおける動作を示すタイムチャートである。図示のように、１水平表示期間（１Ｈ）内を前半と後半に分け、データドライバ２は各行に書き込むデータ電圧を前半に出力し、後半は前半に出力されたデータ電圧を反転して出力する。走査ドライバ３は、前半に走査パルスを出力する。各行の画素に書き込むためにデータドライバ２がデータバスラインに出力するデータ電圧は、図２で説明した補正された電圧である。補正値算出部２２は、１Ｈ内に次の行に書き込むデータ電圧の補正値を算出して補正データ電圧を出力し、補正データ保持部２３は補正値算出部２２が出力する１行分の補正データ電圧を順次保持し、１行分の補正データ電圧が揃った時点で内部のラッチ回路に移して保持し、次の１Ｈが開始されると同時にドライバ２１に出力する。更に、１Ｈの後半部では、ラッチ回路に保持した１行分の補正データ電圧を反転させてドライバ２１に出力する。この時、補正データ保持部２３は補正値算出部２２が出力する次の行の補正データ電圧を順次保持する動作を平行して行う。データドライバ２が前半部で出力するデータ電圧と後半部で出力する電圧は強度の絶対値が等しく、極性が反転されているため、図１で説明したように、データバスラインに印加される電圧の実効値は０Ｖになる。
【００４５】
図８には、ｍ行目の画素の保持電圧の変化を示してある。各画素に保持される電圧は、Ｖｓｙｎｃで規定される１画面表示（１フレームサイクル）毎に反転する必要があるため、図示のように、ｍ行目の画素の保持電圧は、それまで保持している電圧と逆極性の電圧が書き込まれる。保持電圧は隣接するデータバスラインに印加される電圧の変化に応じて変動するが、上記のように、データバスラインに印加される電圧の実効値は０Ｖであるから、１フレームサイクル時間での変動は生じない。
【００４６】
次に、第１実施例における補正値算出部２２について詳しく説明する。
既に説明したように、数２の式に従って、データバスラインに印加するデータ電圧と保持電圧の差を算出し、その差の分だけデータ電圧を補正すると、補正した分に対して更に差が生じる。そのため、この差が収束するように差の算出計算を繰り返す必要がある。
【００４７】
図９は、第１実施例における補正値の算出方法を説明する図である。
既に決定されたｎ−１列目の印加電圧をＶ（ｎ−１）、ｎ列目の印加電圧をＶｎとし、ｎ列目の画素に生じるデータ電圧と保持電圧の差が数２の式に従って算出されるとする。ｎ列目のデータバスラインにＶｎを印加したとすると、目標とする電圧Ｖｎに対して、数２の式で表されるΔＶｎ（＝α１Ｖｎ＋α２Ｖ（ｎ−１））の差が生じる。この差が生じても保持電圧が、所望の電圧Ｖｎになるように補正する。補正値の算出はＶｎ自体の影響による補正を行ない、その後Ｖ（ｎ−１）のＶｎへの影響を補正する２段階で行なう。Ｖ（ｎ−１）の影響がないものとすると、印加電圧をＶｎとすると−α１・Ｖｎのずれが生じ、保持される電圧はＶｎ−α１・Ｖｎになる。このようなずれを補正するため、印加電圧をＶｎ＋α１・Ｖｎとすると、−α１Ｖｎ−α１2Ｖｎのずれが生じ、保持される電圧はＶｎ−α１2Ｖｎになる。このような補正をｍ回繰り返すと、保持される電圧のＶｎとの差はα１m+1・Ｖｎとなる。α１は１より小さいので補正を適当な回数繰り返すと、その差は無視できる程小さくなる。差が充分に小さくなった時にＶｎ自体の影響による補正を終了し、次にＶ（ｎ−１）の影響の補正を行なう。Ｖ（ｎ−１）の影響の補正では、Ｖｎ自体の影響を補正する値にα２・Ｖ（ｎ−１）／（１−α１）を加える。これにより補正値が得られる。図ではＶｎ自体の影響を補正する上記の補正を２回繰り返した例を示してある。いずれにしろＶｎ自体の影響を補正する処理をｍ回繰り返し、Ｖ（ｎ−１）の影響を補正すると、所望の電圧Ｖｎと実際に保持される電圧の差はα１m+1・Ｖｎになる。
【００４８】
図１０は、上記のような補正データ電圧の算出を行うための補正値算出部２２の構成を示す図である。
図１０において、参照番号２２１は制御部４から表示データを受け取り、極性制御部２４からの信号に従って、表示データに極性情報を付加する極性情報付加部であり、２２２は制御部から出力される表示データの出力タイミングに対応したラッチ信号に従って極性情報付加部２２１の出力をラッチして保持する第ｎ列データ保持部であり、２２３は第ｎ列の補正済データを上記のラッチ信号に従って保持する第ｎ−１列データ保持部であり、２２４は第ｎ列データ保持部２２２の出力に補正値を加算してＶｎ自体による補正を行った補正電圧を生成する補正値加算部であり、２２５は補正値加算部２２４からの出力にα１を乗じてＶｎ自体による補正値を出力する第１減衰部であり、２２６は第ｎ−１列データ保持部２２３の出力にα２／（１−α１）を乗じてＶ（ｎ−１）に対する補正値を出力する第２減衰部であり、２２７はＶｎ自体によるずれが充分に小さくなるように補正された補正値加算部２２４の出力にＶ（ｎ−１）の補正分である第２減衰部２２６の出力を加える隣接表示データ加算部であり、２２８は極性制御信号に従って最終的な補正済データに必要に応じて極性反転処理を施す極性反転部である。
【００４９】
補正値加算部２２４と第１減衰部２２５のループは、Ｖｎ自体の影響を補正する補正データを算出する。ループを繰返回数が多いほど誤差は小さくなるが、演算時間等を考慮してループでの繰返回数を決定する。
印加電圧がアナログ信号であれば、図１０の補正値を算出する回路は、オペアンプ等を使用して容易に構成可能であり、上記のループでの繰り返しも短時間で行なわれるため、簡単な回路で高精度の補正値が得られる。
【００５０】
第ｎ−１列データ保持部２２３は補正済のデータを保持し、保持されたデータが前のデータバスラインに印加されるデータ電圧Ｖ（ｎ−１）として使用される。第１列の補正データを算出する時には、容量結合されるデータバスラインは第１本目のデータバスラインだけであるから、第ｎ−１列データ保持部２２３のデータをゼロに設定して演算を行う。２列目以降については、第ｎ−１列データ保持部２２３に保持された前の列の補正済のデータと、第ｎ列データ保持部２２２に保持されたデータに基づいて補正データを算出する。
【００５１】
図５２は、第１実施例において補正値を算出する別の方法を説明する図である。ここでは、ＶｎのＶ（ｎ−１）の影響を別々に算出するのでなく、まとめて補正値を算出する。Ｖ（ｎ−１）が既に決定されており、ｎ列目にＶｎの電圧を保持させようとしてＶｎを印加するとそのずれΔＶｎは数２の式で表わされる。このずれ分だけ補正する処理を繰り返すと、保持される電圧は図のように変化し、上記のようにこのような補正をｍ回繰り返すとそのずれはα１m・ΔＶとなり、ある程度以上補正を繰り返すとずれは充分に小さくなる。この時の印加電圧は、図示のようになる。
【００５２】
図５３は、図５２の補正方法を実行する回路を示す図である。加算器２７４とα１乗算器２７５で構成されるループを繰り返すことにより補正データが得られる。ここではこれ以上の詳しい説明は省略する。
第１実施例においては、図８に示すように、１Ｈ内でデータ電圧が出力される期間とその反転された電圧が出力される期間は等しく、反転された電圧は絶対値がデータ電圧に等しく逆極性である。これによりデータ電圧の実効電圧は０Ｖになるが、他の方法でもデータ電圧の実効電圧を０Ｖにすることが可能である。その例を第２実施例で説明する。
【００５３】
第２実施例のＬＣＤは、第１実施例のＬＣＤと同じ構成を有し、データ電圧の印加波形のみが異なるので、ここではデータ電圧の印加波形についてのみ説明し、他の部分の説明は省略する。
図１１は、第２実施例のＬＣＤにおけるデータ電圧の印加波形を示す図である。本実施例では、書き込み期間の時間を補正期間（２ｔ0）の２倍（４ｔ0）にすると共に、補正期間を更に正負の２つの期間に分割する。書き込み期間４ｔ0の間に印加するデータ電圧をＶ１ｎとすると、正の補正期間には２Ｖ１ｎを印加し、負の補正期間には−６Ｖ１ｎを印加する。これにより、１Ｈ内にデータバスラインに印加される実効電圧は０Ｖになる。このように、補正期間に印加する電圧とその印加期間を適当に設定することにより、１Ｈ内にデータバスラインに印加される実効電圧を０Ｖにすることが可能である。この場合、書き込み期間に印加するデータ電圧Ｖ１ｎは、補正されたデータ電圧である。
【００５４】
このようにすることにより、一旦画素に書き込まれ保持された電圧は、非選択期間においても保持され、表示パターンに依存して乱れることがなくなるのはもちろんのこと、書き込み期間を長くすることができるため、ＴＦＴの書き込み性能に対する要求を緩和することができる。従って、デバイス性能があまり高くない場合等にも本発明を適用することができ、クロストークのないＬＣＤを実現することができる。
【００５５】
第２実施例では、補正期間にデータ電圧と同じ極性の電圧を印加する期間を設けたが、かならずしもこのような期間を設ける必要はなく、例えば、この期間を無くして、逆極性の電圧を−４Ｖ１ｎにしてもよいのはいうまでもない。
図１２は、第３実施例のＬＣＤにおけるデータ電圧の印加波形を示す図である。第３実施例のＬＣＤは、第２実施例と同様に、第１実施例のＬＣＤと同じ構成を有し、データ電圧の印加波形のみが異なる。
【００５６】
第３実施例では、画素に書き込んで保持するデータ電圧の極性を、行毎に変化させる「１Ｈ反転」と呼ばれる方式を使用する。そのため、画素に書き込んで保持するデータ電圧の極性を示す行・列極性制御信号は１Ｈ毎に変化する。データバスラインに印加される電圧の極性を示す極性制御信号も同様に１Ｈ毎に変化するが、行・列極性制御信号に対して１Ｈ／２だけシフトした信号になる。この実施例では、１Ｈ内の前半を反転したデータ電圧を印加する補正期間とし、後半を画素に書き込むデータ電圧を印加する書き込み期間とし、図示していないが、後半に走査パルスが印加される。図示の例では、データ電圧の絶対値は徐々に大きくなるため、１Ｈの期間が終了して次の１Ｈの期間に移る時、データバスラインに印加される電圧は多少変化するが、同じ極性であるため、データバスラインに印加される電圧の変化周期はほぼ２Ｈになる。図１や図８のデータバスライン電圧波形ではデータバスラインに印加される電圧は１Ｈの周期で変化していたのに比べて、本実施例ではデータバスラインに印加する電圧の周波数を半分にできるため、データドライバ２やＴＦＴ等の動作性能に対する要求を緩和することができる。これにより、デバイス性能があまり高くない場合等にも本発明を適用することができるほか、消費電力を低く抑えることが可能になる。もちろん、各画素に所望の電圧が維持されクロストークがなくなるため、高精度の表示が可能である点は第１実施例と同じである。
【００５７】
第１実施例におけるデータ電圧の補正については図９及び図１０で説明したが、他の補正方法も可能であり、次の実施例でそれを説明する。
第４実施例のＬＣＤは、第１実施例のＬＣＤと同じ構成を有し、補正値算出部２２の構成のみが異なる。従って、補正値算出部についてのみ説明し、他の部分の説明は省略する。
【００５８】
図１３は、第４実施例のＬＣＤの補正値算出部の構成を示す図である。
既に説明したように、数４の式を使用することにより、繰り返し計算を行わなくても補正データ電圧を直接算出することが可能である。第４実施例のＬＣＤの補正値算出部は、数４の式を使用して補正データを算出する。図１３において、参照番号２３１は制御部から入力される表示データＶｎをα倍するα乗算器であり、２３２は補正済の表示データをβ倍するβ乗算器であり、２３３はα乗算器２３１の出力とβ乗算器２３２の出力を加算する加算器であり、２３４はクロック信号を反転するインバータである。
【００５９】
図１４は図１３に示した第４実施例の補正値算出部の動作を示す図である。クロック信号は制御部からデータドライバに表示データを転送する速度に同期した信号であり、クロック信号の立ち上がりに同期して表示データＶｎが送り込まれる。動作開始時には、加算器２３３の出力はリセットされゼロとされる。１列目の表示データが入力されると、α乗算器２３１の出力はαＶ1'となり、β乗算器２３２の出力はゼロになる。クロック信号の立ち下がりに同期して加算器２３３が入力されているデータを加算すると、その出力はαＶ1になる。これが第１列目の補正データＶ1'になる。この補正データはβ乗算器２３２にフィードバックされるので、次のクロックの立ち上がりに同期して、α乗算器２３１の出力はαＶ2となり、β乗算器２３２の出力はＶ1'になる。同様に、クロック信号の立ち下がりに同期して加算器２３３が入力されているデータを加算すると、その出力はαＶ2＋βＶ1'になる。これが第１列目の補正データＶ2'になる。このようにして、第４実施例の補正値算出部では、１クロック周期の遅れで、次々に補正データ電圧を算出して出力する。
【００６０】
第４実施例では、１クロックの半周期でＶｎとＶn-1'をそれぞれα倍とβ倍し、残りの半周期で加算を行っている。そのため、それぞれの演算を１クロックの半周期で終了させる必要があり、ある程度高速の素子を使用する必要がある。そこで、演算の速度を低下させて低速の素子でも使用できるようにしたのが第５実施例である。
【００６１】
図１５は第５実施例における補正値算出部の構成を示す図であり、他の部分は第４実施例と同じである。また、図１６は、第５実施例の補正値算出部の動作を示す図である。
数４の式を更に展開すると、数５の式になる。
【００６２】
【数５】
2005301310.tif 000007
【００６３】
図１５の回路において、すべての素子はクロック信号の立ち上がりに同期して動作する。データラッチ２４３は、αβ乗算器２４２でαβ倍された表示データを１クロック周期分遅延させるので、αβＶ（ｎ−１）を出力することになる。また、β2乗算器２４２は補正された表示データを１クロック周期分遅延させた上でβ2倍し、その出力はデータラッチ２４５で更に１クロック周期分遅延されるため、データラッチ２４５はβ2Ｖ（ｎ−２）を出力することになる。従って、図１５の回路の各部の出力は図１６のようになる。図１６では、各部の演算は１クロック周期で行われており、第４実施例に比べて演算速度の遅い素子を使用でき、使用するタイミングもクロック信号の立ち上がりタイミングのみであるから、集積回路化が容易である。
【００６４】
第１、第４及び第５実施例では演算を行うことにより補正データ電圧を算出したが、数４の式によれば、ｎ列目の補正電圧Ｖｎ’は、ＶｎとＶ（ｎ−１）’から算出することができるので、ＶｎとＶ（ｎ−１）’を変数とする２次元のルックアップテーブルに対応する補正電圧を記憶しておけば、ＶｎとＶ（ｎ−１）’を与えるだけで、補正データ電圧を得ることが可能である。第６実施例は、ルックアップテーブルを利用して補正データ電圧を得るようにした例である。
【００６５】
図１７は第６実施例の補正値算出部の構成を示す図である。
図１７において、２６１と２６３はデータラッチであり、２６２はルックアップテーブルを形成する読み出し専用メモリ（ＲＯＭ）である。メモリ内にはＶ（ｎ−１）’を下位アドレスとし、Ｖｎを上位アドレスとして数４の式に従って演算した結果をあらかじめ書き込んでおく。補正済データをデータラッチ２６３で保持し、制御部から入力されたＶｎをデータラッチ２６１で保持し、それらの出力をアドレス入力としてＲＯＭ２６２をアクセスすれば補正データＶｎ’が出力される。
【００６６】
なお、数４の補正式に加えて、階調・輝度特性を補正するγ特性の補正を合わせて行った補正データをＲＯＭに記憶させることにより、それらの補正を同時に行うことも可能である。
既に説明したように、従来のＬＣＤは、図４６に示すような画素構成を有しているが、これでは開口率を十分に大きくできないという問題があり、図５１に示すようなデータバスラインや走査バスライン等の信号線が遮光膜を兼用するようにした高画素開口率型の液晶表示装置が提案されている。しかし、図５１に示すような高画素開口率型の画素の場合、画素と隣接するデータバスラインとの間の寄生容量が大きくなり、クロストークが大きくなるという問題があった。図５１の画素構成であれば、図４６の画素構成に比べて対向基板に設けた遮光膜（ＢＭ）領域が少ないため、開口率を大きくできる。ＴＦＴやバスラインが設けられる基板（以下、ＴＦＴ基板）上でのプロセスマージンは３μｍ以下であるのに対して、ＢＭのプロセスマージンは７μｍ程度であり、ＢＭ領域をいかに少なくするかが開口率向上のポイントである。しかし、図５１に示した画素構成は、ＩＴＯ薄膜とデータバスライン間に絶縁膜を挟み込んである立体構成であるため、画素電極とデータバスラインに大きな容量が形成され、これが寄生容量になってクロストークを大きくしていた。
【００６７】
しかし、第１実施例から第６実施例で説明したように、１Ｈ内でデータ電圧を反転させ、データバスラインに加えられる電圧を実効的に０Ｖにすることにより、クロストークの問題は解決できる。また、データバスラインに印加される電圧と実際に画素に保持される電圧に差が生じる問題は、走査パルスの印加終了に伴う走査バスラインの電圧変化と、データバスラインに印加される電圧変化の両方が影響する。走査バスラインの電圧変化により生じる差は、走査パルスが一定であるためそれにより生じる差は一定であり、データ電圧をその差に対応する分だけ補正することにより解決できる。更に、上記のようにデータバスラインに加えられる電圧を実効的に０Ｖにする場合には、データバスラインに印加するデータ電圧の変化により生じる差は、書き込み時に印加されるデータ電圧が０Ｖに変化するとして補正することによって解消できる。従って、上記の実施例で説明したような、１Ｈ内でデータ電圧を反転させてデータバスラインに加えられる電圧を実効的に０Ｖにすると共に、書き込みのためにデータバスラインに印加するデータ電圧を補正する構成であれば、図５１に示すような高画素開口率型の液晶表示装置を使用してもクロストークを生じさせずに強度を正確に表示できる。すなわち、本発明の第１の態様は、図５１に示すような高画素開口率型の液晶表示装置に適用した時に特に効果的である。
【００６８】
しかし、図４６及び図５１に示した画素構成は、いずれもＢＭを必要としているため、開口率を更に向上させることは難しかった。しかし、バスラインとの寄生容量は増加しても、本発明によりクロストーク等の問題は解決できるので、寄生容量の増加を考慮せずに開口率を更に向上させた画素構成の実施例を説明する。
【００６９】
基本的には、ＢＭで遮光していた領域を半導体や金属、例えば、データバスラインと同種類の材料を用いて遮光し、その一端を画素電極が接続されているＴＦＴのドレインかデータバスラインに接続する。この新たに設けた遮光膜と画素電極の重なりにより、寄生容量が形成されるが、本発明を適用することにより問題は生じない。このように構成することにより、例えば、開口率を３０％から４０％に約１０％程度改善することができる。
【００７０】
次の実施例は、ポリシリコンを活性層としたＴＦＴを有するＬＣＤであり、まずポリシリコンＴＦＴを用いた画素構成について説明する。図１８は、ポリシリコンを活性層としたＴＦＴを有するＬＣＤの画素構成を示す図であり、（１）は平面図を、（２）はＴＦＴ部分の断面図である。このような画素構成のプロセス工程を説明する。
【００７１】
ポリシリコンＴＦＴを用いた場合の層構成は、図１８の（２）に示すように、ガラス（サファイア）基板１１、ポリシリコン１４、１５、１６、酸化膜２０、走査バスライン（ゲートアルミ）１３、第１絶縁膜１８、データバスライン（データアルミ）１２、第２絶縁膜１９、及び画素電極１７となっている。ここで、図１８の（１）に示した第１コンタクト３１は、データバスライン１２とポリシリコン１５を接続するために設けてあり、第２コンタクト３２は、画素電極１７とポリシリコン１６を接続するために設けてある。次の実施例では、このポリシリコンを遮光膜として使用する。
【００７２】
図１９は第７実施例の画素構成を示す図である。
第７実施例においては、画素電極１７に接続されるポリシリコン、すなわち、ＴＦＴ１４のソースに相当するポリシリコン１６を図１９のように延ばし、隣接するデータバスライン１２’に接続されるポリシリコン、すなわち、ＴＦＴのドレインに相当するポリシリコン１５’を図１９のように延ばす。但し、これらのポリシリコンの間には接触しないようにある程度の間隔、例えば３μｍ程度の間隔にする。この部分を遮光するために、ＢＭ３５を設ける。
【００７３】
また、ポリシリコンはドーピングすればシート抵抗は画素電極と同等になるためポリシリコン電極がフローティングになることはない。更に、ポリシリコン膜は半透明のデバイスであるがプロセスの工夫、例えば膜厚を厚くする、結晶性を悪くする等すれば不透明になるので問題は生じない。また、図１９中で、画素電極１７に接続されたポリシリコンを隣接するデータバスライン１２’に接触しないように延ばせば、そのポリシリコンは画素電位と同等になり、液晶へある程度電圧をかけられるため、不透明でもよい。
【００７４】
更に、電圧を印加しない状態で白表示になるノーマリホワイト表示方式では、前述したポリシリコンの透明度が問題になるが、電圧を印加しない状態で黒表示になるノーマリブラック表示方式であれば全く問題を生じない。
更に、ＢＭの替わりに近隣の走査バスライン１３を延ばしてもよい。
図２０は第８実施例の画素構成を示し、図２１は第９実施例の画素構成を示す。
【００７５】
第８実施例と第９実施例では、データバスライン１２を形成するデータアルミを用いて遮光する。第８実施例では、当該画素にデータ電圧を供給するデータバスライン１２から図示のように画素電極１７に沿って画面上で水平方向にデータアルミ１２１を延ばして遮光する。第９実施例では、画素に隣接するデータバスライン１２’から図示のように画素電極１７に沿って画面上で水平方向にデータアルミ１２１’を延ばして遮光する。いずれの場合も、データバスライン同士が電気的に接触することはできないため、図示の位置にＢＭ３５を設ける。データバスラインを形成するデータアルミは、不透明なデバイスであるため、ノーマリホワイト表示方式、ノーマリブラック表示方式のいずれの場合でも問題は生じない。
【００７６】
以上、ポリシリコン又はデータアルミを利用して遮光する実施例を説明したが、走査バスラインのアルミ層を利用することも可能である。更に、それらを組み合わせて遮光を行うことも可能である。その例を第１０実施例に示す。
図２２は、第１０実施例の画素構成を示す図である。第１０実施例においては、図１９に示した隣接画素のＴＦＴを構成するポリシリコンの延長部１５’と、当該画素のデータバスライン１２から延びるデータアルミ１２１を重なるように形成して遮光を行う。重なるように形成されるため、ＢＭは必要ない。
【００７７】
第７から第１０実施例で説明した画素構成を使用すれば開口率を高くすることが可能である。このような画素構成では隣接するデータバスライン及び走査バスラインとの結合容量が増大するため、従来のＬＣＤではクロストークが増大し、各画素が正確な電圧を保持するのが難しかったため使用できなかった。しかし、１Ｈ内でデータ電圧を反転させてデータバスラインに加えられる電圧を実効的に０Ｖにすると共に、書き込みのためにデータバスラインに印加するデータ電圧を補正する本発明の構成を使用すれば、このような問題を解決することができるため、このような高開口率の画素構成を使用することが可能である。
【００７８】
従来のデータドライバは、液晶パネルのデータバスラインのすべてに同時にデータ電圧を印加していた。これに対して、データバスラインを順次選択（アドレシング）しながら選択したデータバスラインに順次データ電圧を印加する点順次型データドライバが提案されている。
図２３は、第７乃至第１０実施例及び図５１に示した隣接するデータバスラインとの結合容量が大きい液晶パネルに点順次型データドライバ２を適用した従来例の構成を示す図である。図においては、走査バスラインと走査ドライバは省略してあり、第１行の走査バスラインが選択され、それに接続される画素ＴＦＴがオンとなり、他の行の走査バスラインは非選択となっている場合を示している。ここでは、シフトレジスタを用いた点順次型データドライバの例を示してあるが、デコーダ型等も可能である。
【００７９】
図２３の点順次型データドライバ２は、カスケード接続されたフィリップフロップの各出力が入力バスとデータバスラインの間のスイッチング素子を制御する。スイッチング素子が接続されると、データバスラインの容量（寄生容量や意図的に設けた保持容量等の合計容量）にデータ電圧が書き込まれ、更にオンになっているＴＦＴを通して画素容量に書き込み・保持が行われる。なお、この例では同時に書き込まれるデータバスラインは１本であるが、この他にすべてが同時に書き込まれるのではないが、複数のデータバスラインに同時にデータ電圧を書き込むように構成したものもある。
【００８０】
図２４は図２３のＬＣＤの動作を説明する図である。図２４に示すように、クロック信号に同期してパルスＳ１、Ｓ２、…がシフトしてスイッチ素子４２を順次オン状態にする。これに同期して、データ電圧ＶＤが供給され、各データバスラインの容量にデータ電圧ＶＤが保持される。シフトパルスが通過すると、スイッチ素子４２はオフ状態になり、データバスラインはフローティング状態になり、書き込まれたデータ電圧ＶＤが保持される。すべてのデータバスラインに１行分のデータ電圧が保持された時点で、その行の走査バスラインに対する走査パルスの印加が停止され、次に走査パルスが印加されるまで書き込まれた電圧が維持される。
【００８１】
図２３のＬＣＤは、上記のように各画素と隣接するデータバスラインとの結合容量が大きいため、クロストークの問題が発生する。クロストークの第１の現れ方は、図５０で説明したようなデータバスラインに印加されるデータ電圧が順次変化するために生じる縦方向のクロストークである。第２の現れ方は、印加されるデータ電圧が隣接するデータバスラインに印加される電圧に影響されるという横方向のクロストークである。図４９で説明したように、従来のデータドライバを使用する場合には、横方向のクロストークには隣接するデータバスの電位変化が影響するが、点順次型データドライバを使用する場合には、近傍の多数のデータバスラインの電位の変化が影響することになる。これは、従来のデータドライバを使用する場合には、書き込み時に各データバスラインにはそれぞれデータドライバの駆動回路が接続され、それぞれを特定の電位に保つ機能があったのに対して、点順次型データドライバでは、書き込まれるデータバスライン以外はフローティング状態になるため、非選択状態のデータバスラインは直列に容量結合された状態にあり、１本のデータバスラインでの電圧変化は次々に伝搬するためである。各画素と隣接するデータバスラインとの結合容量が大きなＬＣＤにおいても点順次型データドライバを使用できることが望まれているが、これまではクロストークの問題のために使用が難しかった。次に、このようなＬＣＤにおいて点順次型データドライバを使用してもクロストークの問題が生じないようにした実施例を説明する。
【００８２】
図２５は、第１０実施例のＬＣＤの構成を示す図である。図２５においても図２３と同様に、走査バスラインと走査ドライバは省略してあり、第１行の走査バスラインが選択され、それに接続される画素ＴＦＴがオンとなり、他の行の走査バスラインは非選択となっている場合を示している。
本実施例では、まず点順次型に特有のデータバスラインの電圧変化が多数のデータバスラインに影響する現象を、従来のデータドライバを使用したのと同様に隣接するデータバスラインだけに影響するように押さえ込み、その上で、これまでの実施例で説明したように、データ電圧を補正して印加すると共に１Ｈ内でデータバスラインに印加する電圧を反転させて実効的に０Ｖにする。従って、本実施例においても、印加するデータ電圧の補正と１Ｈ内でデータバスラインに印加する電圧を反転させて実効的に０Ｖにすることを行っているが、これはこれまで説明した実施例と同様に行われるので、ここでは説明を省略する。１Ｈ内でデータバスラインに印加する電圧を反転させる場合、図１、図８及び図１１等のように、書き込み期間と補正期間を設け、書き込み期間には選択する走査バスラインに走査パルスを印加してＴＦＴをオンさせた上でデータバスラインに順次データ電圧を印加し、補正期間には走査バスラインへの走査パルスの印加を停止してＴＦＴをオフさせた上でデータバスラインに順次反転したデータ電圧を印加する。従って、ここでは、データバスラインにデータ電圧を順次印加する部分についてのみ説明する。
【００８３】
データバスラインの電圧変化が多数のデータバスラインに影響する現象を隣接するデータバスラインだけに影響するように押さえ込むため、本実施例では、次に選択するデータバスラインにもデータ電圧を印加しながら、選択するデータバスラインを１本ずつシフトしながらデータ電圧を印加して保持させる。そのために、図示のように、入力バスを２本設け、スイッチ素子４２を介して交互にデータバスラインに接続する。
【００８４】
図２６は、第１０実施例の点順次型データドライバの動作を示す図である。
図示のように、シフトパルスは２クロック周期の幅を有し、１クロック周期づつシフトする。これにより、１個目のスイッチ素子がオン状態になってから１クロック周期後に２個目のスイッチ素子がオン状態になり、更に１クロック周期後に１個目のスイッチ素子がオフ状態になると同時に３個目のスイッチ素子がオン状態になる。奇数番目のデータバスラインは対応するスイッチ素子を介して第１の入力バスに接続され、偶数番目のデータバスラインは対応するスイッチ素子を介して第２の入力バスに接続され、それぞれの入力バスには接続されるスイッチ素子に供給されるシフトパルスに同期してデータ電圧が供給される。これにより、１個目のスイッチ素子がオン状態になって、第１の入力バスのデータ電圧が１本目のデータバスラインに印加され１列目の画素もこのデータ電圧になる。その１クロック周期後、２個目のスイッチ素子がオン状態になって、第２の入力バスのデータ電圧が２本目のデータバスラインに印加される。この電圧変化があっても、１本目のデータバスラインは第１の入力バスに接続されているため、そのデータ電圧は影響されない。更に１クロック周期後、シフトパルスＳ１がオフ状態になると１個目のスイッチ素子がオフ状態になってその時点で１本目のデータバスラインに印加されている電圧が保持されることになる。この時、２個目のスイッチ素子がオン状態になって、第２の入力バスのデータ電圧が２本目のデータバスラインに印加されている。そのため、更に１クロック周期後に２個目のスイッチ素子がオフ状態になって、２本目のデータバスラインの電圧が保持される時には、２本目のデータバスラインでは電圧変化を生じないため１本目のデータバスラインに保持された電圧は変化しないことになる。同様に、３個目のスイッチ素子がオフ状態になる時にも、３本目のデータバスラインでは電圧変化を生じないため２本目のデータバスラインに保持された電圧は変化しない。３個目のスイッチ素子がオン状態になると、３本目のデータバスラインの電圧が変化するが、その時点では、２本目のデータバスラインは第２の入力バスに接続されており、２本目のデータバスラインの電圧が変化することはないため、１本目のデータバスラインの電圧は変化しない。このように、書き込み順において後方にあるデータバスラインの電圧変化は、すでにデータバスラインに書き込まれて保持された電圧には影響しない。データバスラインに印加されるデータ電圧は、もちろん補正された電圧である。
【００８５】
書き込み順において後方にあるデータバスラインに保持されている電圧は、前方のデータバスラインで生じる電圧変化の影響を受けるが、その影響を受ける期間は最長でも１Ｈであり、書き込みのためのデータバスラインでの電圧変化は書き込みの終了した前方のデータバスラインには影響しないため、１行分の書き込みを行った時点ではすべてのデータバスラインは所望のデータ電圧になっており、その時点で走査パルスの印加を停止すれば、各画素に所望のデータ電圧を保持させることができる。
【００８６】
従って、本実施例の構成を使用すれば、画素電極とデータバスラインの間で容量結合された構造に点順次型データドライバを組み合わせた構成であっても、クロストークを生じることがない良好な表示品質のＬＣＤが提供できる。
なお、既に説明したように、本実施例ではデータドライバ内のアドレッシング手段としてシフトレジスタを使用したが、この他にデコーダ等を使用することも可能である。
【００８７】
図２７は、第１１実施例のデータドライバの構成を示す図であり、第２８図はその動作を示す図である。第１１実施例は、第１０実施例と同様に点順次型データドライバを使用し、第１０実施例とはデータドライバの構成のみが異なる。従って、ここではデータドライバについてのみ説明し、他の部分の説明は省略する。
【００８８】
図示のように、第１１実施例のデータドライバでは、入力バスを４並列２組とし、シフトレジスタのシフトを半クロック周期で行わせるように、図２９に示す半クロックＤ型フリップフロップ（ＦＦ）で構成した点が特徴である。
図２９は、２個の半クロックＤ−ＦＦで構成される通常の全クロックＤ−ＦＦの構成と動作を示す図である。図示のように、それぞれの半クロックＤ−ＦＦが入力データを１／２クロック周期遅延させ、全体として１クロック周期遅延させて出力する。本実施例においては、シフトパルスは、図２８に示すように、シフトパルスの半周期づつシフトする必要があり、入力データを１／２クロック周期遅延させて出力する半クロックＤ−ＦＦを使用する。
【００８９】
図２７に戻って、データバスラインは一方から順に４本を１組とする組に分けられ、奇数番目の組のデータバスラインは第１の入力バスの組の各線に、偶数番目の組のデータバスラインは第２の入力バスの組の各線にそれぞれスイッチ素子を介して接続される。シフトパルスＳ１、Ｓ２、…は各組の４個のスイッチ素子を同時にオン状態にする。従って、１組のデータバスラインを第１０実施例のデータバスラインに対応させれば、第１１実施例の動作は第１０実施例の動作とほぼ同様である。従って、書き込み順において後方にある組のデータバスラインの電圧変化は、すでにデータバスラインに書き込まれて保持された電圧には影響しない。また、入力バスを４並列としてことで、書き込み時間や水平方向の走査クロック信号の周期を第１０実施例の場合より長くすることができる。更に、図２９のような半クロックＤ−ＦＦを使用するため、回路を簡単にできる。
【００９０】
もちろん、第１０実施例で行われる印加するデータ電圧の補正と１Ｈ内でデータバスラインに印加する電圧を反転させて実効的に０Ｖにすることを行っており、クロストークの問題は発生しない。
図３０は第１２実施例のデータドライバの基本構成を説明する図である。ここにおいても、データドライバの一部と液晶パネルの一部のみを示し、他の部分は省略する。なお、第１２実施例のデータドライバは、図３に示したような信号をデータバスラインに印加する。
【００９１】
図３０に示すように、データドライバ２は、３本並列に設けられたデータ電圧を供給するバスライン４０２と、バスライン４０２とデータバスライン１２の間に設けられたスイッチと、このスイッチの制御信号を発生するスイッチ制御回路４０１と、各データバスラインに定電圧を供給するためのスイッチを設け、このスイッチを外部からの入力信号により制御する構成のオフ期間電圧切り換え部４０４とを有する。
【００９２】
図３１と図３２は第１２実施例のデータドライバの構成を詳細に示す図である。ここに示したのは、６４０×４８０ドットのＶＧＡ対応のデータドライバの回路であり、液晶パネルが形成されるのと同一の基板上にポリシリコンＴＦＴにより形成される。図において、ＳＩはシフトレジスタのシフトデータのディジタル信号であり、ＣＬＫ１とＣＬＫ２はシフトクロックで１８０°位相がずれた２相クロックのディジタル信号であり、ＤＡＴＡ１〜ＤＡＴＡ４は画像データに対応したデータバス駆動電圧でアナログ信号であり、ＲＥＳＥＴと／ＲＥＳＥＴはデータバスライン電位をＴｏｆｆ−ｄａｔａの期間中のデータバスライン駆動電圧Ｖｏｆｆ−ｄａｔａに接続するスイッチの制御信号でディジタル信号である。シフトレジスタの動作とＤＡＴＡ１〜４（Ｖｄｍａｘ＝１５Ｖ，Ｖｄｍｉｎ＝５Ｖ）の動作を示した駆動波形のタイミングチャートを図３３に示す。対向電極の電圧は画素毎に設けたＴＦＴの走査バスラインとの寄生容量による保持電圧低下を考慮して９Ｖ程度に調整した。画素電極と対向電極に挟持された液晶には＋５Ｖ，−５Ｖが最大で印加される。シフトレジスタは奇数番目のレジスタがＣＬＫ１の高電圧（２０Ｖ）時に、偶数番目のレジスタがＣＬＫ２の高電圧時にＳＩ又は信号ｑｍ（ｍは正の整数）を取り込む。よって、図示のように、ｑ１，ｑ２，…はＣＬＫ１，２の半周期分重なってシフトされる。信号Ｑｍはｑｍとｑｍ＋１のＮＡＮＤをとった波形であり、図に示すようなシフト波形になる。この信号をインバータを奇数回又は偶数回通して２つの信号を作り、これによりＤＡＴＡ１〜ＤＡＴＡ４の入力端子とデータバスラインとの間び設けたトランスミッションゲート構成のスイッチを制御し、Ｑｍが低電圧の時に各データバスラインとＤＡＴＡ１〜４の間を導通状態にして次々にＤＡＴＡ１〜ＤＡＴＡ４の電圧をデータバスラインに書き込む構成になっている。図３４にデータバスライン電圧とＲＥＳＥＴ信号の駆動波形を示す。図に示すように、図３１のシフトレジスタの駆動方法による全データバスラインへの書き込み期間とその後のＲＥＳＥＴ信号により０Ｖ（Ｖｏｆｆ−ｄａｔａ）になるまでの間保持された期間を１／２Ｈ以内にするように駆動する。次に、データドライバの全データバスラインへの書き込みが終了し、その後保持されている期間中に走査パルスを立ち下げて導通状態から非導通状態にする。これにより、データバスラインの電圧の時間平均（実効電圧）に依存する度合いを軽減することができる。ここで、Ｖｏｆｆ−ｄａｔａを０Ｖ（＝Ｖｇｏｆｆ）としたのは画素毎のＴＦＴがＮチャンネル型を使用しているためである。もしＰチャンネル型を使用する場合には、走査パルスの極性を反転し、Ｖｏｆｆ−ｄａｔａも２０Ｖにする。また、ここではＲＥＳＥＴ信号を外部からの入力信号としたが、シフトレジスタの個数を増加させてＱｍ’（ｍ’＞１６０）以上の信号により、ＲＥＳＥＴ信号を発生させてもよい。また、ここではＴｏｆｆ−ｄａｔａ期間の電圧をＶｏｆｆ−ｄａｔａだけの１入力のみにしたが、例えば、ＤＡＴＡ入力数と同じように、Ｖｏｆｆ−ｄａｔａ１〜Ｖｏｆｆ−ｄａｔａ４の４つの電圧を並行して入力し、ＤＡＴＡ１が接続されるＤ１，Ｄ５��Ｄ９…にはＶｏｆｆ−ｄａｔａ１を、ＤＡＴＡ２が接続されるＤ２，Ｄ６，Ｄ１０…にはＶｏｆｆ−ｄａｔａ２を、ＤＡＴＡ３が接続されるＤ３，Ｄ７，Ｄ１１…にはＶｏｆｆ−ｄａｔａ３を、ＤＡＴＡ４が接続されるＤ４，Ｄ８，Ｄ１２…にはＶｏｆｆ−ｄａｔａ４を、それぞれＴｏｆｆ−ｄａｔａ期間の電圧としてもよい。
【００９３】
図３５と図３６は第１３実施例のデータドライバの構成を詳細に示す図である。第１３実施例は、第１２実施例とほぼ同様の構成を有するが、ＤＡＴＡ１〜４の電圧をＣｓ１〜Ｎの容量素子に書き込む点と、シフトレジスタのＣｓ１〜Ｎへの書き込み動作速度が第１２実施例と異なる。図３７にＣｓ１〜Ｎへの書き込みと、ＲＥＳＥＴ信号と、ＥＮＡＢＬＥ信号と、データバスライン電圧Ｄ１…と、走査バスラインｎの電圧波形を示す。図示のように、Ｃｓ１〜Ｎまでの書き込み保持動作は１／２Ｈ以上であるが、Ｃｓ１〜Ｎに保持された電圧を各データバスラインＤ１〜Ｎに書き込む期間は、ＥＮＡＢＬＥ信号により書き込まれた期間のみであり、時間としては３μｓ程度である。Ｃｓ１〜Ｎの各容量値は各データバスラインのバス容量と同じ値（１０ｐＦ程度）にした。このためＤＡＴＡ１〜４で入力したＶｄｍａｘ＝２０Ｖ，Ｖｄｍｉｎ＝０Ｖの電圧はデータバスライン容量に充電されたＴｏｆｆ−ｄａｔａ期間の電圧１０Ｖ（Ｖｏｆｆ−ｄａｔａ）との間で容量分割され、５Ｖ〜１５Ｖの電圧が各データバスラインに書き込まれる。また、ここでは画素のＴＦＴにＮチャンネル型を使用したので図示のような走査パルスにしたが、Ｐチャンネル型を使用する場合には走査パルスの極性を反転する。第１３実施例でも第１２実施例で説明した変形例が可能である。
【００９４】
図３８は第１４実施例の液晶パネルの画素構成を示す図であり、図３９は第１４実施例の動作を説明する図であり、図４０は第１４実施例の駆動波形を示す図である。
第１４実施例においては、図３８に示すように、Ｃｓバスを設けて画素電極の保持容量を形成する。そして、図３９に示すように、ＴＦＴとしてＮチャンネル型を使用した場合には、Ｔｏｆｆ−ｄａｔａ期間におけるＣｓバスの電圧の直流成分を、Ｔｏｎ−ｄａｔａ期間における走査バスラインの電圧がＶｇｏｎからＶｇｏｆｆへ変化する直前のＣｓバス電圧以上の高い電圧にする。Ｔｏｎ−ｄａｔａ期間とＴｏｆｆ−ｄａｔａ期間におけるＣｓバス電圧を調整し、Ｃｓ容量と画素電極のその他の容量との容量分割を利用してＴｏｆｆ−ｄａｔａ期間の画素電極の電圧レベルを細かく調整することが可能になる。Ｐチャンネル型を使用する場合には、図３９の走査バスラインの極性が反転した状態にし、Ｔｏｆｆ−ｄａｔａ期間におけるＣｓバスの電圧の直流成分を、Ｔｏｎ−ｄａｔａ期間における走査バスラインの電圧がＶｇｏｎからＶｇｏｆｆへ変化する直前のＣｓバス電圧以下の低い電圧にする。
【００９５】
第１４実施例においては、データドライバの構成は、図３５と図３６に示した第１３実施例と同じであるが、図４０に示すように、電源電圧は２５Ｖに変更してある。ＤＡＴＡ１〜４の端子には５Ｖ〜２５Ｖまでの画像データに対応する信号が入力され、サンプリングホールド回路でサンプリングする。データバスラインには前回のＲＥＳＥＴ信号によりＶｏｆｆ−ｄａｔａの５Ｖが充電されており、ＥＮＡＢＬＥ信号によりサンプリングホールド回路のサンプリング容量１０ｐＦとデータバスラインの容量１０ｐＦの間で容量分割が生じ、サンプリングされた５Ｖ〜２５Ｖの画像データに対応した電圧は５Ｖ〜１５Ｖの電圧になる。走査バスラインはＥＮＡＢＬＥ信号によりデータバスラインに画像データに対応した電圧が書き込まれた後、ＲＥＳＥＴ信号が入る前にＶｇｏｎからＶｇｏｆｆにし、データバスラインの電圧を画素に保持する。Ｃｓバス電圧は画素に画像データに対応した電圧を保持した後、０Ｖから５Ｖに変化するため画素に保持されていた電圧はＶｏｆｆ−ｄａｔａの５Ｖ以上まで上昇する。このため、Ｔｏｆｆ−ｄａｔａ期間においては、画素のＴＦＴにＮチャンネル型を用いて、画素電極よりもデータバスラインの電圧が低い電圧になるため、データバスラインの電圧がソース電圧とになり、画素のＴＦＴのゲート電圧とソース電圧の電圧差が調整可能となる。これを利用して、Ｔｏｆｆ−ｄａｔａ期間の画素電極の電圧レベルを細かく調整することが可能になる。
【００９６】
図４１は第１５実施例の液晶パネルの画素構成を示す図であり、図４２は第１５実施例の動作を説明する図であり、図４３は第１５実施例の駆動波形を示す図である。
第１５実施例においては、図４１に示すように、隣接する走査バスラインを画素電極の補助容量の対向電極とするＣｓオンゲートの構成で、ＴＦＴとしてＮチャンネル型を使用した場合には、Ｔｏｆｆ−ｄａｔａ期間における隣接走査バスラインの電圧の直流成分を、Ｔｏｎ−ｄａｔａ期間における走査バスラインの電圧がＶｇｏｎからＶｇｏｆｆへ変化する直前の前記隣接走査バスラインの直流電圧成分以上の高い電圧にする。Ｔｏｎ−ｄａｔａ期間とＴｏｆｆ−ｄａｔａ期間における隣接走査バスライン電圧を調整し、Ｃｓ容量と画素電極のその他の容量との容量分割を利用してＴｏｆｆ−ｄａｔａ期間の画素電極の電圧レベルを細かく調整することが可能になる。Ｐチャンネル型を使用する場合には、図４２の走査バスラインの極性が反転した状態にし、Ｔｏｆｆ−ｄａｔａ期間における前記隣接走査バスラインの電圧の直流成分を、Ｔｏｎ−ｄａｔａ期間における走査バスラインの電圧がＶｇｏｎからＶｇｏｆｆへ変化する直前の隣接走査バスライン電圧以下の低い電圧にする。
【００９７】
第１５実施例においては、データドライバの構成は、図３５と図３６に示した第１３実施例と同じであるが、図４３に示すように、電源電圧は２５Ｖに変更してある。ＤＡＴＡ１〜４の端子には５Ｖ〜２５Ｖまでの画像データに対応する信号が入力され、サンプリングホールド回路でサンプリングする。データバスラインには前回のＲＥＳＥＴ信号によりＶｏｆｆ−ｄａｔａの５Ｖが充電されており、ＥＮＡＢＬＥ信号によりサンプリングホールド回路のサンプリング容量１０ｐＦとデータバスラインの容量１０ｐＦの間で容量分割が生じ、サンプリングされた５Ｖ〜２５Ｖの画像データに対応した電圧は５Ｖ〜１５Ｖの電圧になる。走査バスラインはＥＮＡＢＬＥ信号によりデータバスラインに画像データに対応した電圧が書き込まれた後、ＲＥＳＥＴ信号が入る前にＶｇｏｎからＶｇｏｆｆにし、データバスラインの電圧を画素に保持する。走査バスのＶｇｏｆｆ電圧は画素に画像データに対応した電圧を保持した後、−５Ｖから０Ｖに変化するため画素に保持されていた電圧はＶｏｆｆ−ｄａｔａの５Ｖ以上まで上昇する。このため、Ｔｏｆｆ−ｄａｔａ期間においては、画素のＴＦＴにＮチャンネル型を用いて、画素電極よりもデータバスラインの電圧が低い電圧になるため、データバスラインの電圧がソース電圧とになり、画素のＴＦＴのゲート電圧とソース電圧の電圧差が調整可能となる。
【００９８】
図４４に、第１６実施例のデータドライバの構成を示す。図示したのは、ＩＣにより構成したＶＧＡ対応のデータドライバを示している。データバスラインと同じ数のサンプリングホールド回路を持つアナログラッチ回路を２段持ち、１段目はＤＡＴＡ１〜４（Ｖｄｍａｘ＝１５Ｖ，Ｖｄｍｉｎ＝５Ｖ）に順次入力される画像データに対応したデータバスライン駆動電圧を順次サンプリングホールドし、ＬＡＴＣＨ信号により１段目に一走査ライン分のデータバスライン駆動電圧を移す。２段目の出力バッファはＥＮＡＢＬＥ信号がディスエーブルの間は出力端子がハイインピーダンスになる。よって、ＥＮＡＢＬＥ信号がディスエーブルの間、ＲＥＳＥＴ信号により各データバスラインの電圧をＶｏｆｆ−ｄａｔａ（１０Ｖ）にした。ＥＮＡＢＬＥ信号で２段目のバッファがイネーブルになる期間は１／２Ｈ以下の１０μｓ程度であり、液晶パネルにはアモルファスシリコンＴＦＴを使用した。
【００９９】
上記の第１３及び１６実施例においても、Ｖｏｆｆ−ｄａｔａを画素のＴＦＴのオフ電流が最小となるように調整して、時間平均的に画素ＴＦＴのオフ電流を抑えるようにしてもよい。例えば、図５に示すＶＧ−ＩＤ特性のＮチャンネル型ＴＦＴを画素のＴＦＴとして使用した場合には、Ｖｏｆｆ−ｄａｔａの電圧を走査バスラインのＶｇｏｆｆ＝０Ｖにして、Ｔｏｆｆ−ｄａｔａ期間に画素ＴＦＴにかかるバイアスを小さくし、オフ電流が低い動作点にすることで、時間平均的にオフ電流を小さくする。当然画素ＴＦＴのオフ電流が低い動作点のバイアスがＶＧ≠０Ｖの場合には、Ｖｏｆｆ−ｄａｔａ又はＶｇｏｆｆを調整してオフ電流が低い動作点に調整してもよい。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の態様の原理説明図である。
【図２】本発明における補正原理の説明図である。
【図３】本発明の第２の態様の原理説明図（その１）である。
【図４】本発明の第２の態様の原理説明図（その２）である。
【図５】ＴＦＴの印加電圧に対する電流の特性を示す図である。
【図６】第１実施例のＬＣＤの構成を示す図である。
【図７】第１実施例における画素配置を示す図である。
【図８】第１実施例における動作を示す図である。
【図９】第１実施例における補正値演算方法の説明図である。
【図１０】第１実施例における補正値演算部の構成を示す図である。
【図１１】第２実施例におけるデータ電圧波形を示す図である。
【図１２】第３実施例におけるデータ電圧波形を示す図である。
【図１３】第４実施例における補正値演算部の構成を示す図である。
【図１４】第４実施例における補正値演算部の動作を示す図である。
【図１５】第５実施例における補正値演算部の構成を示す図である。
【図１６】第５実施例における補正値演算部の動作を示す図である。
【図１７】第６実施例における補正値演算部の構成を示す図である。
【図１８】ポリシリコンを活性層としたＴＦＴ−ＬＣＤを示す図である。
【図１９】第７実施例の画素構成を示す図である。
【図２０】第８実施例の画素構成を示す図である。
【図２１】第９実施例の画素構成の変形例を示す図である。
【図２２】第１０実施例の画素構成を示す図である。
【図２３】点順次型データドライバの従来例を示す図である。
【図２４】従来の点順次型データドライバの動作を示す図である。
【図２５】第１０実施例のデータドライバと液晶パネルの一部の構成を示す図である。
【図２６】第１０実施例のデータドライバの動作を示す図である。
【図２７】第１１実施例のデータドライバの構成を示す図である。
【図２８】第１１実施例のデータドライバの動作を示す図である。
【図２９】第１１実施例で使用する半クロックフリップフロップ回路を示す図である。
【図３０】第１２実施例のデータドライバと液晶パネルの一部の構成を示す図である。
【図３１】第１２実施例のデータドライバの詳細な構成を示す図である。
【図３２】第１２実施例のデータドライバの詳細な構成を示す図である。
【図３３】第１２実施例のデータドライバの動作を示す図である。
【図３４】第１２実施例の駆動波形を示す図である。
【図３５】第１３実施例のデータドライバの詳細な構成を示す図である。
【図３６】第１３実施例のデータドライバの詳細な構成を示す図である。
【図３７】第１３実施例の駆動波形を示す図である。
【図３８】第１４実施例の液晶パネル及び画素の構成を示す図である。
【図３９】第１４実施例の動作を説明する図である。
【図４０】第１４実施例の駆動波形を示す図である。
【図４１】第１５実施例の液晶パネル及び画素の構成を示す図である。
【図４２】第１５実施例の動作を説明する図である。
【図４３】第１５実施例の駆動波形を示す図である。
【図４４】第１６実施例のデータドライバの構成を示す図である。
【図４５】アクティブマトリクス型ＬＣＤの基本構成を示す図である。
【図４６】従来のＬＣＤの画素構成の上面図である。
【図４７】高画素開口率型ＬＣＤの動作を説明する図である。
【図４８】クロストークの発生を説明するための各画素のデータ電圧の例を示す図である。
【図４９】隣接する画素に書き込まれるデータ電圧による影響を示す図である。
【図５０】表示パターンにおけるクロストークの影響を示す図である。
【図５１】従来の高画素開口率型ＬＣＤの画素構成の上面図である。
【図５２】第１実施例における補正値算出方法の変形例。
【図５３】第１実施例における補正値算出部の変形例。
【符号の説明】
【０１０１】
１    液晶パネル
２    データドライバ
３    走査ドライバ
４    制御部
１１    ＴＦＴ基板
１２    データバスライン
１３    走査バスライン
１４    ＴＦＴ
１５    ソース（ポリシリコン）
１６    ドレイン（ポリシリコン）
１７    画素電極
２２    補正値算出部
１０１    アクティブマトリクス型液晶表示装置
１０２    表示データ生成装置（ＰＣ）
【図１】
2005301310.tif 000008
【図２】
2005301310.tif 000009
【図３】
2005301310.tif 000010
【図４】
2005301310.tif 000011
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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