(57)【要約】【課題】  負荷側において電流リークが発生する場合でも、電源回路の出力電圧が一定電圧に達するまでの時間を安定させることができる電圧出力調整装置を提供する。【解決手段】  昇圧電圧生成回路１４によって昇圧電圧Ｖppの出力が開始される場合に、カレントミラー回路２６を介してメモリセル３やレベルシフト回路１２側に供給される電圧を分圧回路２８により検出し、コンパレータ２９が、その検出電圧と基準電圧Ｖrefとを比較した結果に基づきＦＥＴ３２を必要に応じて導通させ、カレントミラー回路２６によって付与される電圧の上昇度合いを調整する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源回路によって電源電圧の出力が開始される場合、その電圧に所定の上昇度合いを付与して負荷側に供給する緩衝回路と、
この緩衝回路を介して前記負荷側に供給される電圧を検出する電圧検出手段と、
この電圧検出手段によって検出された電圧と基準電圧とを比較した結果に基づいて、前記緩衝回路によって付与される電圧の上昇度合いを調整するように動作する調整手段とを備えることを特徴とする電圧出力調整装置。
【請求項２】
前記緩衝回路は、定電流回路によって構成されていることを特徴とする請求項１記載の電圧出力調整装置。
【請求項３】
前記調整手段は、前記負荷側に供給される電圧が所定の電源電圧に上昇するまでの間に、電圧検出手段によって検出された電圧を複数段階の基準電圧と比較して前記電圧の上昇度合いを調整するように構成されていることを特徴とする請求項１又は２記載の電圧出力調整装置。
【請求項４】
前記緩衝回路は、ミラー対の一方側が直列抵抗回路を介してグランドに接続されると共に、ミラー対の他方側が前記負荷側に接続されるカレントミラー回路で構成されており、
前記電圧検出手段は、前記ミラー対の他方側とグランドとの間に接続される分圧回路で構成され、
前記調整手段は、
前記分圧回路により分圧された電位と複数段階の基準電位とを夫々比較するコンパレータ群と、
イネーブル信号が与えられると、前記コンパレータ群の出力信号を出力するように構成されるイネーブル回路群と、
これらイネーブル回路群の出力端子に制御端子が接続されると共に、出力端子が前記直列回路を構成する複数の抵抗素子の両端に夫々接続される複数のスイッチング素子群と、
前記イネーブル回路群に、夫々異なるタイミングでイネーブル信号を出力する制御手段とで構成されることを特徴とする請求項３記載の電圧出力調整装置。
【請求項５】
前記イネーブル回路群は、前記コンパレータ群の出力信号を、前記イネーブル信号のエッジでラッチして出力するフリップフロップで構成されていることを特徴とする請求項４記載の電圧出力調整装置。
【請求項６】
前記電源回路は、メモリセルにデータを書き込む時、又はメモリセルに書き込まれたデータを消去する時に必要な昇圧電圧を生成する昇圧電圧生成回路であることを特徴とする請求項１乃至５の何れかに記載の電圧出力調整装置。
【請求項７】
電源回路によって電源電圧の出力が開始される場合、緩衝回路により前記電圧に所定の上昇度合いを付与して負荷側に供給する電圧出力調整方法において、
前記緩衝回路を介して前記負荷側に供給される電圧を検出し、
検出した電圧と基準電圧とを比較した結果に基づいて、前記緩衝回路によって付与される電圧の上昇度合いを調整することを特徴とする電圧出力調整方法。
【請求項８】
前記緩衝回路に、定電流回路を用いることを特徴とする請求項７記載の電圧出力調整方法。
【請求項９】
前記負荷側に供給される電圧が所定の電源電圧に上昇するまでの間に、検出した電圧を複数段階の基準電圧と比較して前記電圧の上昇度合いを調整することを特徴とする請求項７又は８記載の電圧出力調整方法。
【請求項１０】
前記電源回路は、メモリセルにデータを書き込む時、又はメモリセルに書き込まれたデータを消去する時に必要な昇圧電圧を生成する昇圧電圧生成回路であることを特徴とする請求項７乃至９の何れかに記載の電圧出力調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路によって電源電圧の出力が開始される場合、その電圧に所定の上昇度合いを付与して負荷側に供給する際に、その上昇度合いを調整する電圧出力調整装置，及び電圧出力調整方法に関する。
【背景技術】
【０００２】
例えば、チャージポンプ回路は、メモリセルにデータを書き込む時、又はメモリセルに書き込まれたデータを消去する時に必要な昇圧電圧を生成する回路である。その従来技術の１つとして、例えば特許文献１に開示されているものがある。特許文献１は、チャージポンプ回路の電源電圧が変動した場合に、変換効率が変化したり出力電圧が一定の昇圧電圧に達するまでの時間が変化してしまう、という問題を解決するため、発振回路を用いて改善を図ったものである。
【特許文献１】特開平５−２９２７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、チャージポンプ回路やメモリセルを含んでなる半導体装置においては、チャージポンプ回路の外部に接続されるトランジスタやメモリセルなどにおいても電流のリークが発生する可能性が少なくない。電流リークが発生すると、チャージポンプ回路の出力電圧が一定の昇圧電圧に上昇するまでの時間が、予定していた時間よりも遅くなることがある。
昇圧電圧の上昇時間が遅くなると、例えばメモリセルに対する書込み動作が行われる場合、昇圧電圧の印加時間が短くなるため書き込み状態が不十分になるおそれがある。そのようなメモリＩＣは不良と判定せざるを得ないため、歩留まりを低下させる。という問題があった。
【０００４】
斯様な問題に対処する手段の１つとしては、予め昇圧電圧を高めに設定することが考えられる。しかしながら、昇圧電圧を高めに設定するとそれに応じてトランジスタの耐圧も高めに設定する必要があり、良好な解決手段とは言えない。そして、特許文献１の技術は、チャージポンプ回路の電源電圧変動に対してはその影響を抑制する効果を奏するが、上述のようにチャージポンプ回路の外部構成において電流リークが発生するケースについては、全く対処することができない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、負荷側において電流リークが発生する場合でも、電源回路の出力電圧が一定電圧に達するまでの時間を安定させることができる電圧出力調整装置，及び電圧出力調整方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の電圧出力調整装置によれば、電源回路によって電源電圧の出力が開始される場合に緩衝回路を介して負荷側に供給される電圧を検出し、調整手段が、その検出電圧と基準電圧とを比較した結果に基づいて、緩衝回路で付与される電圧の上昇度合いを調整する。従って、負荷側における電流のリーク状態が様々に変動する場合でも、緩衝回路による電圧の上昇度合いが所望の設定に近付くように調整することができる。
【０００７】
請求項２記載の電圧出力調整装置によれば、緩衝回路を定電流回路によって構成するので、例え、高いレベルの電源電圧が印加される場合でも、一定の電流を流しながら負荷に電源を供給することにより、供給電圧レベルが次第に上昇するように勾配を付与することができる。
【０００８】
請求項３記載の電圧出力調整装置によれば、調整手段は、負荷側に供給される電圧が所定の電源電圧に上昇するまでの間に、検出された電圧を複数段階の基準電圧と比較して電圧の上昇度合いを調整する。従って、調整をより精密に行なうことが可能となる。
【０００９】
請求項４記載の電圧出力調整装置によれば、電源回路によって電源電圧の出力が開始されると、カレントミラー回路を構成するミラー対の一方側におけるグランド側電位は、直列抵抗回路に流れる電流によって上昇する。すると、ミラー対の他方側、即ち負荷側に供給される電源電圧も連動して上昇するため、分圧回路における分圧電位も上昇する。
そして、コンパレータ群は、前記分圧電位と複数段階の基準電位とを夫々比較するが、コンパレータ群の出力信号は、制御手段が夫々イネーブル信号を出力するタイミングで複数のスイッチング素子群の制御端子に夫々出力される。この場合、基準電圧よりも分圧電位が低い場合には、スイッチング素子を導通させることで直列抵抗回路を構成する抵抗素子を短絡させて、カレントミラー回路の電流供給能力を向上させる。従って、カレントミラー回路の電流供給能力を調整することで、負荷側に供給される電圧の上昇度合いを調整することができる。
【００１０】
請求項５記載の電圧出力調整装置によれば、コンパレータ群の出力信号を、イネーブル信号のエッジでラッチして出力するフリップフロップによってイネーブル回路群を構成する。斯様に構成すれば、イネーブル信号が出力されるタイミングでコンパレータ群の出力信号レベルを保持して、分圧素子の短絡状態を維持することができる。
【００１１】
請求項６記載の電圧出力調整装置によれば、電源回路を、メモリＩＣに使用される昇圧電圧生成回路とするので、メモリセルに対して書込みや消去を行う場合に必要な昇圧電圧の上昇時間が略一定となるように調整し、書込みや消去を安定して行うことができるようになる。従って、昇圧電圧を高めに設定することなく、メモリＩＣの歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をＥＥＰＲＯＭに内蔵される昇圧電圧生成回路に適用した場合の一実施例について図面を参照して説明する。まず、ＥＥＰＲＯＭ（メモリＩＣ）１の概略的な電気的構成について図４を用いて説明する。メモリセルアレイ２は、複数のメモリセル３がマトリクス状に配列された構成となっている。各メモリセル３は、フローティングゲートを有するメモリトランジスタＱ１と選択トランジスタＱ２とから構成されている。行方向に並ぶ各選択トランジスタＱ２のゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、列方向に並ぶ各選択トランジスタＱ２のドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。
【００１３】
行方向に並ぶメモリトランジスタＱ１のゲート（コントロールゲート）は、各行ごとに共通に設けられたトランジスタＱ３のソースに接続されており、このトランジスタＱ３のゲートは、各ワード線ＷＬ０（またはＷＬ１、…）に接続されている。各メモリトランジスタＱ１のソースは共通に接続されており、その共通のソースはトランジスタＱ５を介してグランド線４に接続されている。
【００１４】
センスアンプ５は、ビット線の本数に等しい数の電流センスアンプ（図示せず）を備えており、データ読み出し時において当該ビット数のデータを出力するようになっている。センスアンプ５とメモリセルアレイ２との間のビット線ＢＬ０、ＢＬ１、…には、それぞれカラムセレクタ６を構成するトランジスタＱ４、Ｑ４、…が接続されている。
データの書き込み時、消去時および読み出し時において、ロウデコーダ７およびカラムデコーダ８には、それぞれ図示しないアドレスバッファからロウアドレスおよびカラムアドレスが与えられるようになっている。ロウデコーダ７は、ロウデコード信号ＲＤ０、ＲＤ１、…を出力し、ワード線駆動回路９は、ワード線ＷＬ０（またはＷＬ１、…）に対しロウデコード信号ＲＤ０（またはＲＤ１、…）に応じた電圧を出力するようになっている。
【００１５】
カラムデコーダ８は、カラムデコード信号ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１０は、ビット線ＢＬ０（またはＢＬ１、…）およびトランジスタＱ４のゲートに対しカラムデコード信号ＣＤ０（またはＣＤ１、…）に応じた電圧を出力するようになっている。また、カラムデコーダ８は、コントロールゲート駆動信号ＣＧを出力するようになっており、コントロールゲート駆動回路１１は、トランジスタＱ３のドレインに対しコントロールゲート駆動信号ＣＧに応じた電圧を出力するようになっている。
【００１６】
ＥＥＰＲＯＭ１は、メモリセル３にデータを書き込む時および書き込まれたデータを消去する時に高電圧（書き込み電圧）が必要となる。図１は、ワード線駆動回路９の内、高電圧を出力するためのレベルシフト回路１２、レベルシフト回路１２に電源線１３を介して昇圧電圧Ｖppを供給する昇圧電圧生成回路（電源回路）１４、その昇圧電圧Ｖppの供給が開始される場合において電圧上昇度合いを調整する電圧出力調整回路２１を中心とする構成を示すものである。
【００１７】
電源線１３とグランド線４との間には、トランジスタＱ６とＱ７及びトランジスタＱ８とＱ９が夫々直列に接続されており、トランジスタＱ６、Ｑ８のゲートは、夫々トランジスタＱ９、Ｑ７のドレインに接続されている。トランジスタＱ７のゲートには、ロウデコード信号ＲＤ０（またはＲＤ１、…）が与えられ、トランジスタＱ９のゲートには、インバータ１５によりロウデコード信号ＲＤ０（またはＲＤ１、…）を反転した信号が与えられるようになっている。
【００１８】
このレベルシフト回路１２は、電源線１３に昇圧電圧Ｖppが供給された状態で、ロウデコード信号ＲＤ０（ＲＤ１、…）がＨレベルの時に昇圧電圧Ｖppを出力し、ロウデコード信号ＲＤ０（ＲＤ１、…）がＬレベルの時に０Ｖを出力する。そして、電源線１３には、同様のレベルシフト回路１２及びメモリセル３が多数接続されている。尚、ビット線駆動回路１０およびコントロールゲート駆動回路１１も同様の構成となっている。
【００１９】
昇圧電圧生成回路１４は周知の構成であり、その詳細は、例えば特開２００３−１２３４９５号公報などに開示されているが、本実施例では、発振回路２２とチャージポンプ回路２３との組み合わせで表している。チャージポンプ回路２３の電圧出力端子には、一対のＰチャネルＭＯＳＦＥＴ２４，２５で構成されるカレントミラー回路（緩衝回路)２６が接続されている。即ち、ＦＥＴ２４，２５のソースは、前記電圧出力端子に共通に接続されており、ＦＥＴ２４のドレインは、直列抵抗回路２７を介してグランドに接続されている。直列抵抗回路２７は、複数の抵抗素子Ｒｒ１〜Ｒｒｎを直列接続して構成されている。一方、ＦＥＴ２５のドレインは電源線１３に接続されており、ＦＥＴ２４，２５のゲートは、ＦＥＴ２４側のドレインに共通に接続されている。
【００２０】
また、電源線１３は、分圧回路（電圧検出手段）２８を介してグランドに接続されている。分圧回路２８は、複数の抵抗素子Ｒ１〜Ｒｎを直列接続して構成されている。そして、分圧回路２８における抵抗素子Ｒｎ−１とＲｎとの共通接続点には、コンパレータ２９（１〜ｎ，コンパレータ群）の非反転入力端子が共通に接続されている。コンパレータ２９（１〜ｎ）の反転入力端子には、基準電圧Ｖref（１〜ｎ）が夫々接続されている。基準電圧Ｖref（１〜ｎ）は、例えば、コンパレータ２９の動作用電源５Ｖを段階的に抵抗分圧して生成したものであり、０＜Ｖref（１〜ｎ）≦５Ｖの範囲で設定される。
【００２１】
コンパレータ２９（１〜ｎ）の出力端子は、Ｄフリップフロップ３０（１〜ｎ，イネーブル回路群）のＤ入力端子に夫々接続されている。Ｄフリップフロップ３０（１〜ｎ）のＣ（クロック）入力端子には、イネーブル制御回路（制御手段)３１によって出力されるイネーブル信号ＥＮ（１〜ｎ）が夫々与えられている。
イネーブル制御回路３１は、カウンタ及びデコーダで構成されており、発振回路２２によって出力されるクロック信号ｆ（図２（ａ）参照）の入力数をカウントして、そのカウント値がデコーダに設定された値に等しくなった時点で、イネーブル信号ＥＮ（１〜ｎ）を順次アクティブ（ハイ)にするようになっている（図２（ｂ）〜（ｄ）参照）。
【００２２】
Ｄフリップフロップ３０（１〜ｎ）のＱ出力端子は、ＮチャネルＭＯＳＦＥＴ３２（１〜ｎ，スイッチング素子群）のゲートに夫々接続されており、ＦＥＴ３２（１〜ｎ）のドレイン，ソースは、分圧回路２７を構成する抵抗素子Ｒｒ１〜Ｒｒｎの両端に夫々接続されている。以上が、電圧出力調整回路（電圧出力調整装置)２１を構成している。また、直列抵抗回路２７、コンパレータ２９、Ｄフリップフロップ３０、イネーブル制御回路３１、ＦＥＴ３２は、調整手段３３を構成している。
【００２３】
次に、本実施例の作用について図２及び図３も参照して説明する。ＥＥＰＲＯＭ１がデータの書き込みまたはデータの消去を行っていない時、チャージポンプ回路２３は昇圧動作を停止している。これに対し、ＥＥＰＲＯＭ１に書き込み命令または消去命令が入力され、ロウデコーダ７およびカラムデコーダ８からアドレスデコード信号が出力されると、発振回路２２によって出力されるクロック信号ｆが供給されることでチャージポンプ回路２３は昇圧動作を開始する。
【００２４】
この昇圧動作において、昇圧電圧Ｖppが目標電圧よりも高くなると発振回路２２からチャージポンプ回路２３へのクロック信号ｆの供給が一時的に停止する。これにより、昇圧電圧Ｖppは、予め決められた目標電圧に等しくなるように制御される。そして、その昇圧電圧Ｖppは、カレントミラー回路２６を介して電源線１３に出力されるが、カレントミラー回路２６を構成するＦＥＴ２４のグランド側電位は、当該ＦＥＴ２４を介して直列抵抗回路２７に流れる電流によって直線的に上昇する。すると、ミラー対の他方側となる電源線１３の電位も連動して上昇する。
【００２５】
ここで、図３に示すように、チャージポンプ回路２３の電圧出力端子（Ａ）における波形に対して、カレントミラー回路２６の作用による電源線１３（Ｂ）における理想的な電圧上昇勾配が太線で示すものであるとする。しかし、メモリセル３やレベルシフト回路１２（負荷側）を構成するＦＥＴに電流リークがある場合には、実際の電圧上昇勾配は。図３に破線で示すように上昇勾配は緩くなり、結果として、電源線１３における昇圧電圧Ｖppが目標電圧に達するまでの時間が遅れてしまうことになる。斯様な場合には、前述したように、例えばメモリセル３に対する書込み動作が行われる場合に昇圧電圧Ｖppの印加時間が短くなり書き込み状態が不十分になるおそれがある。
【００２６】
そこで、上記のような時間遅れを解消するために、本実施例の電圧出力調整回路２１が以下のように作用する。即ち、電源線１３の電位が過渡的に上昇すると、分圧回路２８における分圧電位も上昇する。すると、コンパレータ２９（１〜ｎ）は、前記分圧電位と複数段階の基準電圧Ｖref（１〜ｎ）とを夫々比較し、コンパレータ２９の出力信号は、図２に示すように、イネーブル制御回路３１が夫々イネーブル信号ＥＮ（１〜ｎ）を出力するタイミング（立上がりエッジ）でＦＥＴ３２（１〜ｎ）のゲートに夫々出力される。
【００２７】
基準電圧Ｖrefよりも分圧電位が低い場合、図３に示すように、電源線１３の電位上昇勾配は、理想的な傾きよりも緩やかになってしまう。この時、コンパレータ２９はハイレベルの信号を出力し、フリップフロップ３０は、イネーブル信号ＥＮの立上がりエッジでＦＥＴ３２のゲートにハイレベルのゲート信号を出力する。すると、ＦＥＴ３２は導通し、直列抵抗回路２７を構成する対応する抵抗素子Ｒを短絡させるので、直列抵抗回路２７の直列抵抗値は見かけ上低下し、カレントミラー回路２６の電流供給能力は増加する。その結果、電源線１３の電位上昇勾配は急になるように変化する。一方、基準電圧Ｖrefよりも分圧電位が高い場合、コンパレータ２９はロウレベルの信号を出力するので、ＦＥＴ３２は導通しない。
【００２８】
即ち、コンパレータ２９（１〜ｎ）による比較結果は、イネーブル信号ＥＮ（１〜ｎ）の立上がりエッジが与えられる各時点で、フリップフロップ３０（１〜ｎ）を介してＦＥＴ３２のゲートに夫々出力される。その結果、電源線１３における昇圧電圧Ｖppの上昇勾配は、図３に一点鎖線で示すように、理想的な勾配直線に追従するように変化する。尚、フリップフロップ３０は、ＥＥＰＲＯＭ１の書込み又は消去動作が終了すると、リセットされるようになっている。
【００２９】
以上のように本実施例によれば、昇圧電圧生成回路１４によって昇圧電圧Ｖppの出力が開始される場合に、カレントミラー回路２６を介してメモリセル３やレベルシフト回路１２側に供給される電圧を分圧回路２８により検出し、調整手段３３が、その検出電圧と基準電圧Ｖrefとを比較した結果に基づいて、カレントミラー回路２６によって付与される電圧の上昇度合いを調整するようにした。
【００３０】
従って、負荷側における電流のリーク状態が様々に変動する場合でも、カレントミラー回路２６による電圧の上昇度合いが所望の設定に近付くように調整することができる。また、リーク電流の影響のみならず、電源電圧や、動作環境温度が変換することで電圧上昇度合いが変動することも抑止できる。そして、高いレベルの電圧が印加される場合でも、カレントミラー回路２６により一定の電流を流しながら負荷側に電源の供給を行うことができるので、電圧レベルが次第に上昇するように勾配を付与することができる。
【００３１】
また、調整手段３３は、負荷側に供給される電圧所定の電源電圧に上昇するまでの間に、分圧回路２８により検出された電圧を複数段階の基準電圧Ｖref（１〜ｎ）と比較して電圧の上昇度合いを調整するので、調整をより精密に行なうことが可能となる。そして、調整手段３３により、カレントミラー回路２６の電流供給能力を調整することで、負荷側に供給される電圧の上昇度合いを調整することができる。
【００３２】
更に、コンパレータ２９の出力信号を、イネーブル信号のエッジでラッチして出力するフリップフロップ３０を介してＦＥＴ３２に出力するので、イネーブル信号が出力されるタイミングでコンパレータ２９の出力信号レベルを保持して、抵抗素子６Ｒの短絡状態を簡単に維持することができる。
加えて、ＥＥＰＲＯＭ１に使用される昇圧電圧生成回路１４に適用したので、メモリセル３に対して書込みや消去を行う場合に必要な昇圧電圧Ｖppの上昇時間が略一定となるように調整し、書込みや消去を安定して行うことができるようになる。従って、昇圧電圧Ｖppを高めに設定することなしに、ＥＥＰＲＯＭ１の歩留まりを向上させることが可能となる。
【００３３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
直列抵抗回路を構成する素子数と、分圧回路を構成する素子数とは、必ずしも同じである必要はない。
分圧回路は、直列コンデンサ回路で構成しても良い。
【００３４】
調整手段は、負荷側の電圧上昇過程において、検出した電圧を単一の基準電圧と比較して調整を行っても良い。
緩衝回路は、カレントミラー回路２６に限ることなく、例えば、コンデンサなどを用いて構成しても良い。
イネーブル回路は、フリップフロップ３０に限ることなく、イネーブル信号が出力されたタイミングで、コンパレータ２９の比較結果をＦＥＴ３２のゲートに出力するものであれば良い。
【００３５】
直列抵抗回路２７と、分圧回路２８との素子接続数は必ずしも同じでなくとも良い。
スイッチング素子は、ＮチャネルＦＥＴ３２に限ることなく、ＰチャネルＦＥＴやバイポーラトランジスタ、ＩＧＢＴなどでも良い。
メモリＩＣの昇圧電圧生成回路に限ることなく、その他一般的な昇圧電圧生成回路に適用することができる。また、電源回路は、昇圧電圧生成回路に限ることなく、安定化電源回路などに適用しても良く、実施例に開示したアプリケーションよりも大きな電源電流が要求されるものについても適用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明をＥＥＰＲＯＭに内蔵される昇圧電圧生成回路に適用した場合の一実施例であり、昇圧電圧生成回路及び電圧出力調整回路を中心とする構成を示す図
【図２】（ａ）はクロック信号ｆ、（ｂ）〜（ｄ）はイネーブル制御回路によって出力されるイネーブル信号ＥＮ（１〜ｎ）のタイミングチャート
【図３】カレントミラー回路及び電圧出力調整回路の動作を説明するタイミングチャート
【図４】ＥＥＰＲＯＭ全体の概略的な電気的構成を示す図
【符号の説明】
【００３７】
図面中、１はＥＥＰＲＯＭ（メモリＩＣ）、３はメモリセル、１４は昇圧電圧生成回路（電源回路）、２１は電圧出力調整回路（電圧出力調整装置)、２３はチャージポンプ回路、２６はカレントミラー回路（緩衝回路)、２７は直列抵抗回路、２８は分圧回路（電圧検出手段）、２９はコンパレータ、３０はフリップフロップ（イネーブル回路）、３１はイネーブル制御回路（制御手段)、３２はＮチャネルＭＯＳＦＥＴ（スイッチング素子群）、３３は調整手段を示す。
【図１】
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【図２】
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【図３】
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【図４】
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