(57)【要約】【課題】  所望のドレイン・ソース間電圧の条件下で高精度にミスマッチを測定する。【解決手段】  ミスマッチ測定回路１を、切替回路９を具備した差動増幅回路２とその後段に位置する出力増幅回路３とから構成し、信号入力端子７に適当な電圧ＶINを印加する。切替信号ＶＰＴをＬ、ＶＰＴＮをＨに設定すると、トランジスタＱ１とＱ３のドレイン同士、トランジスタＱ２とＱ４のドレイン同士が接続され、トランジスタＱ１のゲートが出力端子１４に接続され、トランジスタＱ２のゲートに電圧ＶINが印加される。この状態で出力電圧ＶOUT1を測定する。次に、切替信号ＶＰＴをＨ、ＶＰＴＮをＬに設定すると、上記状態に対してトランジスタＱ１とＱ２をそっくり入れ替えた状態となる。この状態で出力電圧ＶOUT2を測定する。（ＶOUT1−ＶOUT2）／２によりミスマッチΔＶGSが求められる。【選択図】  図１
2005180969.tif 000002
【特許請求の範囲】
【請求項１】
特性差の測定対象であるトランジスタ対を、信号入力端子から入力信号が与えられる差動入力トランジスタ対として使用し、この差動入力トランジスタ対と電源線との間に負荷トランジスタ対を設けて構成される差動増幅回路であって、
この差動増幅回路において、前記負荷トランジスタおよび前記信号入力端子に対する接続状態を前記差動入力トランジスタ同士で入れ替える切替回路を備え、
前記差動増幅回路の出力電圧を測定可能に構成したトランジスタ対の特性差測定装置。
【請求項２】
前記切替回路は、
第１の差動入力トランジスタと第１、第２の負荷トランジスタとの間にそれぞれ設けられた第１、第２のスイッチ回路と、
第２の差動入力トランジスタと第１、第２の負荷トランジスタとの間にそれぞれ設けられた第３、第４のスイッチ回路と、
第１の差動入力トランジスタと第１、第２の信号入力端子との間にそれぞれ設けられた第５、第６のスイッチ回路と、
第２の差動入力トランジスタと第１、第２の信号入力端子との間にそれぞれ設けられた第７、第８のスイッチ回路と、
前記第１、第４、第６、第７のスイッチ回路が同一のオンオフ状態であり、前記第２、第３、第５、第８のスイッチ回路が同一のオンオフ状態であり、これら両スイッチ群のオンオフ状態が相反した動作となるように構成されていることを特徴とする請求項１記載のトランジスタ対の特性差測定装置。
【請求項３】
前記差動増幅回路は、
複数の差動入力トランジスタ対と、
共通に用いられる１つの負荷トランジスタ対と、
共通に用いられる１つの切替回路と、
前記複数の差動入力トランジスタ対から１つを選択して前記負荷トランジスタ対と前記切替回路に接続する選択回路とから構成されていることを特徴とする請求項１または２記載のトランジスタ対の特性差測定装置。
【請求項４】
信号入力端子から入力信号が与えられる差動入力トランジスタ対を備え、特性差の測定対象であるトランジスタ対を、前記差動入力トランジスタ対と電源線との間に設けられた負荷トランジスタ対として使用した差動増幅回路であって、
この差動増幅回路において、前記差動入力トランジスタに対する接続状態を前記負荷トランジスタ同士で入れ替える切替回路を備え、
前記差動増幅回路の出力電圧を測定可能に構成したトランジスタ対の特性差測定装置。
【請求項５】
前記切替回路は、
第１の負荷トランジスタと第１、第２の差動入力トランジスタとの間にそれぞれ設けられた第１、第２のスイッチ回路と、
第２の負荷トランジスタと第１、第２の差動入力トランジスタとの間にそれぞれ設けられた第３、第４のスイッチ回路と、
第１の負荷トランジスタのゲート・ドレイン間に設けられた第５のスイッチ回路と、
第２の負荷トランジスタのゲート・ドレイン間に設けられた第６のスイッチ回路とを備えており、
前記第１、第４、第６のスイッチ回路が同一のオンオフ状態であり、前記第２、第３、第５のスイッチ回路が同一のオンオフ状態であり、これら両スイッチ群のオンオフ状態が相反した動作となるように構成されていることを特徴とする請求項４記載のトランジスタ対の特性差測定装置。
【請求項６】
前記差動増幅回路は、
複数の負荷トランジスタ対と、
共通に用いられる１つの差動入力トランジスタ対と、
共通に用いられる１つの切替回路と、
前記複数の負荷トランジスタ対から１つを選択して前記差動入力トランジスタ対と前記切替回路に接続する選択回路とから構成されていることを特徴とする請求項４または５記載のトランジスタ対の特性差測定装置。
【請求項７】
前記差動増幅回路の後段に出力増幅回路を設けて構成した演算増幅回路において、前記信号入力端子を当該演算増幅回路の信号入力端子とし、当該演算増幅回路の出力電圧を測定可能に構成した請求項１ないし６の何れかに記載のトランジスタ対の特性差測定装置。
【請求項８】
前記演算増幅回路の出力電圧が第２の信号入力端子に与えられ、外部電圧が第１の信号入力端子に与えられるように構成されていることを特徴とする請求項７記載のトランジスタ対の特性差測定装置。
【請求項９】
前記測定対象であるトランジスタ対のゲート・ソース間電圧の差を測定することを特徴とする請求項１ないし８の何れかに記載のトランジスタ対の特性差測定装置。
【請求項１０】
特性差の測定対象であるトランジスタ対を、信号入力端子から入力信号が与えられる差動入力トランジスタ対として使用し、この差動入力トランジスタ対と電源線との間に負荷トランジスタ対を設けて構成される差動増幅回路に対し、
前記負荷トランジスタおよび前記信号入力端子に対する接続状態を差動入力トランジスタ同士で入れ替え、各接続状態における差動増幅回路の出力電圧を測定し、その測定した出力電圧に基づいて前記トランジスタ対の特性差を測定することを特徴とするトランジスタ対の特性差測定方法。
【請求項１１】
信号入力端子から入力信号が与えられる差動入力トランジスタ対を備え、特性差の測定対象であるトランジスタ対を、前記差動入力トランジスタ対と電源線との間に設けられた負荷トランジスタ対として使用した差動増幅回路に対し、
前記差動入力トランジスタに対する接続状態を前記負荷トランジスタ同士で入れ替え、各接続状態における差動増幅回路の出力電圧を測定し、その測定した出力電圧に基づいて前記トランジスタ対の特性差を測定することを特徴とするトランジスタ対の特性差測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ対のミスマッチを測定するトランジスタ対の特性差測定装置および特性差測定方法に関する。
【背景技術】
【０００２】
半導体ウェーハ上に形成されるＩＣチップ内の回路においては、同一サイズ、同一バイアス条件で動作するトランジスタ対がしばしば用いられる。こうしたトランジスタ対は全く同一の特性を示すことが期待され、このためにこれらのトランジスタは近接して配置され、あるいは対称性を向上するためにいわゆるたすきがけ配置とされる。しかしながら、実際には動作特性に微少な誤差が存在する。この特性の誤差をトランジスタのミスマッチという。特許文献１には、このミスマッチを測定する特性測定回路が開示されている
【０００３】
この特性測定回路は、ドレインとゲートがそれぞれ共通に接続され、かつ、ソース同士が共通に接続されたトランジスタ対の一方のドレイン（ゲート）を順次選択して電流源に接続し、そのときのゲート・ソース間電圧の測定値に基づいて両トランジスタのゲート・ソース間電圧ＶGSの違いを測定するようになっている。
【特許文献１】特開２００１−２４２２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記特許文献１記載の方法では、第１に、インピーダンスの高い被測定トランジスタ対のドレインがチップ外部に引き出されることになり、例えばＩＣテスタからウェーハへの接続線（プローブカード）へのノイズの侵入などにより外乱の影響を受け易いという問題がある。第２に、ゲートとドレインとを接続した条件でのみ測定可能であるため、オペアンプの差動増幅回路に前置して用いられるソースフォロア対などドレイン・ソース間電圧ＶDSが他の条件で用いられる場合のゲート・ソース間電圧ＶGSのミスマッチを測定できないという問題がある。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、所望のドレイン・ソース間電圧の条件下で高精度に特性差を測定できるトランジスタ対の特性差測定装置および特性差測定方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１、１０に記載した手段によれば、特性差の測定対象であるトランジスタ対を、差動増幅回路の中に差動入力トランジスタ対として組み入れ、その差動増幅回路において、負荷トランジスタおよび信号入力端子に対する差動入力トランジスタの接続状態を差動入力トランジスタ同士で入れ替え、それぞれの接続状態について差動増幅回路の出力電圧を測定することができる。
【０００７】
測定した２つの出力電圧には、上記トランジスタ対の特性の違いが差分量として含まれる一方、種々の測定誤差要因が同等に含まれている。従って、これら出力電圧に基づいて、種々の測定誤差要因をキャンセルしながら高精度且つ安定に特性差（ミスマッチ）を測定することができる。また、本手段によれば、測定に際し入力する差動信号の大きさを任意に設定することができるため、所望のバイアス電圧（ドレイン・ソース間電圧）を与えた状態で被測定トランジスタの特性差を測定することができる。
【０００８】
請求項２に記載した手段によれば、第１、第４、第６、第７のスイッチ回路からなるスイッチ群を全てオンとし、第２、第３、第５、第８のスイッチ回路からなるスイッチ群を全てオフとすると、第１の差動入力トランジスタは、第２の信号入力端子および第１の負荷トランジスタに接続され、第２の差動入力トランジスタは、第１の信号入力端子および第２の負荷トランジスタに接続される。
【０００９】
一方、第１、第４、第６、第７のスイッチ回路からなるスイッチ群を全てオフとし、第２、第３、第５、第８のスイッチ回路からなるスイッチ群を全てオンとすると、第１の差動入力トランジスタは、第１の信号入力端子および第２の負荷トランジスタに接続され、第２の差動入力トランジスタは、第２の信号入力端子および第１の負荷トランジスタに接続される。
【００１０】
請求項３に記載した手段によれば、選択回路が、複数存在する差動入力トランジスタ対のうちから１つを選択して負荷トランジスタ対と切替回路に接続する（または接続するように制御する）ので、回路の増大を抑えつつ多種多様の構成（レイアウト、サイズ等）を有する複数のトランジスタ対の特性差を容易に測定することができる。
【００１１】
請求項４、１１に記載した手段によれば、特性差の測定対象であるトランジスタ対を負荷トランジスタ対として組み入れ、その差動増幅回路において、差動入力トランジスタに対する負荷トランジスタの接続状態を負荷トランジスタ同士で入れ替え、それぞれの接続状態について差動増幅回路の出力電圧を測定することができる。
測定した２つの出力電圧には、上記トランジスタ対の特性の違いが差分量として含まれる一方、種々の測定誤差要因が同等に含まれている。従って、これら出力電圧に基づいて、種々の測定誤差要因をキャンセルしながら高精度且つ安定に特性差（ミスマッチ）を測定することができる。
【００１２】
請求項５に記載した手段によれば、第１、第４、第６のスイッチ回路からなるスイッチ群を全てオンとし、第２、第３、第５のスイッチ回路からなるスイッチ群を全てオフすると、第１の負荷トランジスタは第１の差動入力トランジスタに接続され、第２の負荷トランジスタは第２の差動入力トランジスタに接続される。一方、第１、第４、第６のスイッチ回路からなるスイッチ群を全てオフとし、第２、第３、第５のスイッチ回路からなるスイッチ群を全てオンとすると、第１の負荷トランジスタは第２の差動入力トランジスタに接続され、第２の負荷トランジスタは第１の差動入力トランジスタに接続される。
【００１３】
請求項６に記載した手段によれば、選択回路が、複数存在する負荷トランジスタ対のうちから１つを選択して負荷トランジスタ対と切替回路に接続する（または接続するように制御する）ので、回路の増大を抑えつつ多種多様の構成（レイアウト、サイズ等）を有するトランジスタ対の特性差を測定することができる。
【００１４】
請求項７に記載した手段によれば、差動増幅回路の後段に出力増幅回路を設けて演算増幅回路を構成し、その演算増幅回路において、差動入力トランジスタ同士または負荷トランジスタ同士で入れ替え、それぞれの接続状態について演算増幅回路の出力電圧を測定することができる。演算増幅回路の出力インピーダンスは低いため、トランジスタ対の特性差をより容易に高精度に測定できる。
【００１５】
請求項８に記載した手段によれば、演算増幅回路の出力電圧が第２の信号入力端子（反転入力端子）に与えられ、外部電圧が第１の信号入力端子（非反転入力端子）に与えられるボルテージフォロアの回路形態となる。この構成によれば、第１の信号入力端子に所望のバイアス条件に応じた外部電圧を与え、切替回路を切り替えながら演算増幅回路の出力電圧を測定し、２つの測定値の差分から直接的にミスマッチすなわちゲート・ソース間電圧の差を求めることができる。これにより、任意バイアス条件の下で、外乱の影響を受けることなく、トランジスタ対のゲート・ソース間電圧の差を容易且つ高精度に測定することが可能となる。
【００１６】
請求項９に記載した手段によれば、測定対象であるトランジスタ対のゲート・ソース間電圧の差を測定できる。このゲート・ソース間電圧の差は、利得係数βの差およびしきい値電圧Ｖthの差に応じた値となり、利得係数βおよびしきい値電圧Ｖthはドレイン・ソース間電圧に依存する。このため、任意のバイアス電圧（ドレイン・ソース間電圧）を与えた状態で測定できる本手段を用いれば、所望するバイアス条件の下で精度よくゲート・ソース間電圧の差を測定できる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１は、ＭＯＳ製造プロセスのプロセスパラメータ特にトランジスタ対のミスマッチ（特性差に相当）を測定するために用いられるミスマッチ測定回路である。ここでいうミスマッチとは、トランジスタ対のゲート・ソース間電圧ＶGSの差ΔＶGSをいう。このミスマッチ測定回路１は、半導体ウェーハのチップ間に設けられる約１００μｍ幅のスクライブ線の部分に、ＭＯＳ製造プロセスによって作られるダイシングラインＴＥＧ（Test Element Group）に組み込まれるものである。
【００１８】
ミスマッチ測定回路１は、ボルテージフォロアの接続形態を持つオペアンプ（演算増幅回路）の回路構成を有しており、差動増幅回路２とその後段に位置する出力増幅回路３とから構成されている。ミスマッチの測定対象であるトランジスタ対は、差動増幅回路２の第１、第２の差動入力トランジスタＱ１、Ｑ２として用いられており、ミスマッチ測定回路１の出力電圧（出力端子１４の電圧）は外部から測定することができるようになっている。
【００１９】
差動増幅回路２において、電圧ＶDDが供給される電源線４には、第１、第２の負荷トランジスタであるトランジスタＱ３、Ｑ４が接続されている。ここで、トランジスタＱ３のゲートとドレインは接続されており、トランジスタＱ４のドレインは差動増幅回路２の出力ノードＮａとなっている。また、共通に接続されたトランジスタＱ１、Ｑ２のソースは、定電流回路として動作するトランジスタＱ５を介して電源線５（グランド線）に接続されている。このトランジスタＱ５のゲートには、後述するバイアス回路６（図２参照）からバイアス電圧ＶTNLが与えられている。
【００２０】
この差動増幅回路２は、トランジスタＱ３、Ｑ４および信号入力端子７、８に対する接続状態をトランジスタＱ１、Ｑ２同士で入れ替えるための切替回路９を備えている。すなわち、トランジスタＱ１のドレインとトランジスタＱ３、Ｑ４の各ドレインとの間には、それぞれトランジスタＱ６、Ｑ７が接続されており、トランジスタＱ２のドレインとトランジスタＱ３、Ｑ４の各ドレインとの間には、それぞれトランジスタＱ８、Ｑ９が接続されている。
【００２１】
また、トランジスタＱ１のゲートと信号入力端子７、８との間には、それぞれトランジスタＱ１０とＱ１１からなるアナログスイッチ１０、トランジスタＱ１２とＱ１３からなるアナログスイッチ１１が接続されており、トランジスタＱ２のゲートと信号入力端子７、８との間には、それぞれトランジスタＱ１４とＱ１５からなるアナログスイッチ１２、トランジスタＱ１６とＱ１７からなるアナログスイッチ１３が接続されている。
【００２２】
トランジスタＱ６、Ｑ９、Ｑ１０、Ｑ１３、Ｑ１５、Ｑ１６の各ゲートには切替信号ＶＰＴが与えられ、トランジスタＱ７、Ｑ８、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１７の各ゲートには、切替信号ＶＰＴに対し反転した論理を持つ切替信号ＶＰＴＮが与えられている。その結果、トランジスタＱ６、Ｑ９とアナログスイッチ１１、１２は、全て同じオンオフ状態を持つ第１のスイッチ群を構成し、トランジスタＱ７、Ｑ８とアナログスイッチ１０、１３は、全て第１のスイッチ群とは逆のオンオフ状態を持つ第２のスイッチ群を構成している。
【００２３】
なお、トランジスタＱ６、Ｑ７、Ｑ８、Ｑ９は、それぞれ本発明でいう第１、第２、第３、第４のスイッチ回路に相当し、アナログスイッチ１０、１１、１２、１３は、それぞれ第５、第６、第７、第８のスイッチ回路に相当する。また、信号入力端子７、８は、それぞれ第１の信号入力端子（オペアンプの非反転入力端子）、第２の信号入力端子（オペアンプの反転入力端子）に相当する。
【００２４】
一方、出力増幅回路３において、電源線４と５との間には、トランジスタＱ１８とＱ１９とが出力端子１４を挟んで直列に接続されている。差動増幅回路２の出力ノードＮａは、トランジスタＱ１８のゲートに接続されており、出力ノードＮａと出力端子１４との間には位相補償用のコンデンサＣ１が接続されている。出力端子１４は、信号入力端子８に接続されており、トランジスタＱ１９のゲートには、バイアス回路６からバイアス電圧ＶTNLが与えられている。
【００２５】
図２は、バイアス回路６の電気的構成を示している。電源線４には、トランジスタＱ２０、Ｑ２１からなるカレントミラー回路１５が接続されている。トランジスタＱ２０のゲート・ドレイン間は接続されており、そのドレインと電源線５との間には、電流値を設定するための抵抗Ｒ１が接続されている。また、トランジスタＱ２１のドレインからバイアス電圧ＶTNLが出力されるようになっており、そのドレインと電源線５との間には、ゲート・ドレイン間が接続されたトランジスタＱ２２が接続されている。
【００２６】
次に、トランジスタ対Ｑ１、Ｑ２のミスマッチの測定方法について説明する。
ウェーハの検査工程においては、ＩＣテスタ等を用いて各チップの電気的特性や性能が測定される。このウェーハの検査工程あるいはその前の段階で、ダイシングラインＴＥＧに搭載されたミスマッチ測定回路１についての測定が、以下の手順によって行われる。
【００２７】
まず、電源線４、５間に適当な電源電圧ＶDDを印加するとともに、信号入力端子７に適当な電圧ＶINを印加する。この電圧ＶINは、トランジスタ対Ｑ１、Ｑ２のドレイン・ソース間電圧を決定するものである。続いて、切替信号ＶＰＴをＬレベル（０Ｖ）、切替信号ＶＰＴＮをＨレベル（ＶDD）に設定すると、トランジスタＱ６、Ｑ９とアナログスイッチ１１、１２とからなる第１のスイッチ群が全てオンとなり、トランジスタＱ７、Ｑ８とアナログスイッチ１０、１３とからなる第２のスイッチ群が全てオフとなる。
【００２８】
このとき、トランジスタＱ１とＱ３のドレイン同士、トランジスタＱ２とＱ４のドレイン同士が接続され、トランジスタＱ１のゲートが出力端子１４に接続され、トランジスタＱ２のゲートに電圧ＶINが印加される。この第１の接続状態で、出力電圧ＶOUT1を測定する。この場合、入力電圧ＶINと出力電圧ＶOUT1との差が当該第１の接続状態におけるオペアンプのオフセット電圧ＶOFFSET1であるが、このオフセット電圧ＶOFFSET1にはトランジスタＱ１、Ｑ２のミスマッチ以外にトランジスタＱ３、Ｑ４のミスマッチも含まれている。
【００２９】
続いて、電源電圧ＶDDと入力電圧ＶINを維持したままで、切替信号ＶＰＴをＨレベル（ＶDD）、切替信号ＶＰＴＮをＬレベル（０Ｖ）に設定すると、トランジスタＱ６、Ｑ９とアナログスイッチ１１、１２とからなる第１のスイッチ群が全てオフとなり、トランジスタＱ７、Ｑ８とアナログスイッチ１０、１３とからなる第２のスイッチ群が全てオンとなる。この第２の接続状態は、上記第１の接続状態に対し、トランジスタＱ１とＱ２のみをそっくり入れ替えた状態となっている。
【００３０】
すなわち、トランジスタＱ１とＱ４のドレイン同士、トランジスタＱ２とＱ３のドレイン同士が接続され、トランジスタＱ２のゲートが出力端子１４に接続され、トランジスタＱ１のゲートに電圧ＶINが印加される。この第２の接続状態で、出力電圧ＶOUT2を測定する。この場合、入力電圧ＶINと出力電圧ＶOUT2との差が当該第２の接続状態におけるオペアンプのオフセット電圧ＶOFFSET2であるが、上述したように、このオフセット電圧ＶOFFSET2にはトランジスタＱ１、Ｑ２のミスマッチ以外にトランジスタＱ３、Ｑ４のミスマッチも含まれている。
【００３１】
オフセット電圧ＶOFFSET1とＶOFFSET2との差電圧は、トランジスタＱ１とＱ２が入れ替わったことによる差であって、トランジスタＱ１、Ｑ２のミスマッチによる影響が差分量として含まれ、トランジスタＱ３、Ｑ４のミスマッチによる影響が同等に含まれている。そして、上記オフセット電圧ＶOFFSET1、ＶOFFSET2の測定において入力電圧ＶINは共通であるため、次の（１）式に示すように、出力電圧ＶOUT1と出力電圧ＶOUT2との差を２で除すことにより、トランジスタ対Ｑ１、Ｑ２のミスマッチすなわちゲート・ソース間電圧ＶGSの差ΔＶGSを求めることができる。このように、極めてシンプルな式でミスマッチを測定できる点が本発明の特徴である。
ΔＶGS＝（ＶOUT1−ＶOUT2）／２        …（１）
【００３２】
さらに、本発明では、入力電圧ＶINを任意に与えることができ、これによりトランジスタ対Ｑ１、Ｑ２に対し任意のドレイン・ソース間電圧ＶDSを与えたバイアス条件の下で、ミスマッチを測定することができる。この利点について以下に説明する。飽和領域で動作するトランジスタのドレイン電流Ｉｄは、次の（２）式で表すことができる。
Ｉｄ＝β・（ＶGS−Ｖth）2            …（２）
【００３３】
ここで利得係数βは、次の（３）式で表すことができる。
β＝（１／２）・μ・ＣOX・Ｗ／Ｌ      …（３）
μ：移動度、ＣOX：ゲート容量、Ｗ：ゲート幅、Ｌ：ゲート長
これをＶGSについて解くと（４）式が得られる。
ＶGS＝（Ｉｄ／β）1/2＋Ｖth          …（４）
【００３４】
この（４）式は、一定の電流Ｉｄを流すために必要なゲート・ソース間電圧ＶGSを表している。トランジスタＱ１、Ｑ２の利得係数およびしきい値電圧をそれぞれβ１、β２およびＶth1、Ｖth2とすれば、これら２つのトランジスタのミスマッチは、次の（５）式、（６）式で表すことができる。
ΔＶGS＝ＶGS1−ＶGS2
＝（Ｉｄ／β１）1/2−（Ｉｄ／β２）1/2＋ΔＶth      …（５）
ΔＶth＝Ｖth1−Ｖth2                …（６）
【００３５】
このように、ミスマッチは利得係数βおよびしきい値電圧Ｖthに依存して定まり、これら利得係数βおよびしきい値電圧Ｖthは、トランジスタＱ１、Ｑ２のドレイン・ソース間電圧ＶDSに依存するものである。従って、任意のドレイン・ソース間電圧ＶDSを与えてミスマッチを測定することができる本発明によれば、より正確なミスマッチを求めることができる。
【００３６】
以上説明した本実施形態によれば、ミスマッチの測定対象であるトランジスタ対Ｑ１、Ｑ２を、オペアンプとして構成したミスマッチ測定回路１の差動増幅回路２の中に差動入力トランジスタ対として組み入れ、トランジスタＱ１とＱ２を入れ替えながらミスマッチ測定回路１の出力電圧ＶOUT1、ＶOUT2を測定することにより、その測定値の差分から直接的にミスマッチすなわちゲート・ソース間電圧の差ΔＶGSを求めることができる。
【００３７】
この測定に際し、任意の入力電圧ＶINを与えて任意のドレイン・ソース間電圧ＶDSをバイアス条件として設定できるので、目的に応じたバイアス条件の下で高精度且つ容易にミスマッチを求めることができる。さらに、トランジスタＱ５のゲートに与えるバイアス電圧ＶTNLを適宜設定することにより、所望のドレイン電流Ｉｄを流した状態でのミスマッチ測定も可能となる。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について図３ないし図５を参照しながら説明する。
本実施形態は、複数のトランジスタ対のミスマッチを測定するためにダイシングラインＴＥＧに組み込まれたミスマッチ測定回路１６に係るもので、図３は、その全体的な電気的構成を示している。また、図４、図５は、それぞれ図３に示す回路ブロック１７、１８の具体的な回路構成を示している。これら図３ないし図５において、図１と同一部分には同一符号を付して説明を省略する。
【００３９】
ミスマッチ測定回路１６は、デコーダ１９（選択回路に相当）を備えており、２本の選択信号ＳＥＬ１、ＳＥＬ２に基づいて生成される４つのデコード信号ＳＥＬにより４つのトランジスタ対の中から１つを選択し、その選択したトランジスタ対についてのミスマッチを測定する回路である。１つのトランジスタ対が選択されたときの当該トランジスタ対に対する測定回路の構成は、図１に示すミスマッチ測定回路１と同じである。各トランジスタ対は、必要により種々のレイアウト構成、レイアウトサイズとすればよい。ここで特徴的なのは、各トランジスタ対の測定に際し共通化できる回路を共通化した点である。
【００４０】
すなわち、各トランジスタ対Ｑ１、Ｑ２とそれに付随して必要となる回路を回路ブロック１７として独立して４つ設け、共通化可能な負荷トランジスタＱ３、Ｑ４、切替回路（トランジスタＱ６〜Ｑ９）および出力増幅回路３を回路ブロック１８として１つのみ設けている。また、トランジスタＱ１、Ｑ２と信号入力端子７、８との間に介在する切替回路（アナログスイッチ１０〜１３）も１つのみ設けている。
【００４１】
図４において、回路ブロック１７の入力端子ＩＮＡ、ＩＮＢとトランジスタＱ１、Ｑ２の各ゲートとの間には、それぞれトランジスタＱ２３とＱ２４からなるアナログスイッチ２０、トランジスタＱ２５とＱ２６からなるアナログスイッチ２１が接続されている。また、トランジスタＱ１、Ｑ２の各ゲートと電源線５（グランド線）との間には、それぞれトランジスタＱ２７、Ｑ２８が接続されている。トランジスタＱ２３、Ｑ２５の各ゲートにはデコード信号ＳＥＬが直接与えられ、トランジスタＱ２４、Ｑ２６、Ｑ２７、Ｑ２８の各ゲートには、デコード信号ＳＥＬがインバータ２２を介して与えられるようになっている。これらの付随回路は、当該回路ブロック１７が非選択状態の時に、トランジスタ対Ｑ１、Ｑ２を電気的に切り離し、そのゲートをグランドに短絡して保護するように機能する。
【００４２】
次に、ミスマッチの測定方法について説明する。
まず、電源線４、５間（図５参照）に適当な電源電圧ＶDDを印加するとともに、信号入力端子７に適当な電圧ＶINを印加する。続いて、選択信号ＳＥＬ１、ＳＥＬ２をともにＬレベルとし、第１の回路ブロック１７をアナログスイッチ１０〜１３および回路ブロック１８に電気的に接続する。この場合、他の回路ブロック１８は電気的に切り離される。その後、第１の実施形態と同様に、切替信号ＶＰＴをＬレベル、切替信号ＶＰＴＮをＨレベルに設定して出力電圧ＶOUT1を測定し、さらに切替信号ＶＰＴをＨレベル、切替信号ＶＰＴＮをＬレベルに設定して出力電圧ＶOUT2を測定する。
【００４３】
続いて、選択信号ＳＥＬ１をＬレベル、ＳＥＬ２をＨレベルとし、第２の回路ブロック１７をアナログスイッチ１０〜１３および回路ブロック１８に電気的に接続し、上述したように出力電圧ＶOUT1、ＶOUT2を測定する。以下同様にして第３、第４の回路ブロック１７を順次電気的に接続して出力電圧ＶOUT1、ＶOUT2を測定する。各トランジスタ対Ｑ１、Ｑ２のミスマッチは、既述した（５）式を用いて算出すればよい。
【００４４】
本実施形態によれば、トランジスタＱ６〜Ｑ９とアナログスイッチ１０〜１３からなる切替回路９、負荷トランジスタＱ３、Ｑ４および出力増幅回路３を共通化してダイシングラインＴＥＧに搭載するので、回路規模を抑えつつ種々の構成（レイアウト、サイズ等）を有する複数のトランジスタ対Ｑ１、Ｑ２についてのミスマッチを容易に且つ精度よく測定することができる。
【００４５】
（第３の実施形態）
次に、本発明の第３の実施形態について図６を参照しながら説明する。
本実施形態は、ミスマッチの測定対象であるトランジスタ対を差動増幅回路の負荷トランジスタ対として組み入れたミスマッチ測定回路であって、図６に示す回路構成となっている。この図６において、図１と同一部分には同一符号を付して構成説明を省略する。
【００４６】
このミスマッチ測定回路２３は、ボルテージフォロアの接続形態を持つオペアンプ（演算増幅回路）の回路構成を有しており、差動増幅回路２４とその後段に位置する出力増幅回路３とから構成されている。差動増幅回路２４において、トランジスタＱ１、Ｑ２のゲートは、それぞれ信号入力端子７、８に接続されており、トランジスタＱ１のドレインは差動増幅回路２４の出力ノードＮａとなっている。
【００４７】
この差動増幅回路２４は、トランジスタＱ１、Ｑ２に対する接続状態を負荷トランジスタＱ３、Ｑ４同士で入れ替えるための切替回路２５を備えている。すなわち、トランジスタＱ３とトランジスタＱ１、Ｑ２との間には、それぞれトランジスタＱ２９、Ｑ３０が接続されており、負荷トランジスタＱ４とトランジスタＱ１、Ｑ２との間には、それぞれトランジスタＱ３１、Ｑ３２が接続されている。また、トランジスタＱ３、Ｑ４のゲート・ドレイン間には、それぞれトランジスタＱ３３、Ｑ３４が接続されている。
【００４８】
トランジスタＱ２９、Ｑ３２、Ｑ３４の各ゲートには切替信号ＶＰＴが与えられ、トランジスタＱ３０、Ｑ３１、Ｑ３３の各ゲートには、切替信号ＶＰＴに対し反転した論理を持つ切替信号ＶＰＴＮが与えられている。その結果、トランジスタＱ２９、Ｑ３２、Ｑ３４は、全て同じオンオフ状態を持つ第１のスイッチ群を構成し、トランジスタＱ３０、Ｑ３１、Ｑ３３は、全て第１のスイッチ群とは逆のオンオフ状態を持つ第２のスイッチ群を構成している。ここで、トランジスタＱ２９、Ｑ３０、Ｑ３１、Ｑ３２は、それぞれ本発明でいう第１、第２、第３、第４のスイッチ回路に相当し、トランジスタＱ３３、Ｑ３４は、それぞれ第５、第６のスイッチ回路に相当する。
【００４９】
次に、ミスマッチの測定方法について説明する。
まず、電源線４、５間に適当な電源電圧ＶDDを印加するとともに、信号入力端子７に適当な電圧ＶINを印加する。続いて、切替信号ＶＰＴをＬレベル（０Ｖ）、切替信号ＶＰＴＮをＨレベル（ＶDD）に設定すると、トランジスタＱ２９、Ｑ３２、Ｑ３４からなる第１のスイッチ群が全てオンとなり、トランジスタＱ３０、Ｑ３１、Ｑ３３からなる第２のスイッチ群が全てオフとなる。このとき、トランジスタＱ１とＱ３のドレイン同士、トランジスタＱ２とＱ４のドレイン同士が接続され、トランジスタＱ４のゲート・ドレイン間が接続される。この第１の接続状態で、出力電圧ＶOUT1を測定する。
【００５０】
続いて、電源電圧ＶDDと入力電圧ＶINを維持したままで、切替信号ＶＰＴをＨレベル（ＶDD）、切替信号ＶＰＴＮをＬレベル（０Ｖ）に設定すると、トランジスタＱ２９、Ｑ３２、Ｑ３４からなる第１のスイッチ群が全てオフとなり、トランジスタＱ３０、Ｑ３１、Ｑ３３からなる第２のスイッチ群が全てオンとなる。このとき、トランジスタＱ１とＱ４のドレイン同士、トランジスタＱ２とＱ３のドレイン同士が接続され、トランジスタＱ３のゲート・ドレイン間が接続される。この第２の接続状態は、上記第１の接続状態に対し、トランジスタＱ３とＱ４のみをそっくり入れ替えた状態となっている。この第２の接続状態で、出力電圧ＶOUT2を測定する。
【００５１】
これら出力電圧ＶOUT1、ＶOUT2の差電圧は、トランジスタＱ３とＱ４が入れ替わったことによる差であって、トランジスタＱ３、Ｑ４のミスマッチによる影響が差分量として含まれ、トランジスタＱ１、Ｑ２のミスマッチによる影響が同等に含まれている。従って、上記出力電圧ＶOUT1、ＶOUT2の差電圧に基づいても、測定対象であるトランジスタ対Ｑ３、Ｑ４のミスマッチすなわちゲート・ソース間電圧ＶGSの差ΔＶGSを容易に且つ高精度に求めることができる。
【００５２】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ミスマッチ測定回路１、１６、２３は、ダイシングラインＴＥＧ以外の種類のＴＥＧに設けてもよく、オペアンプやコンパレータに付随してＩＣチップ内に設けてもよい。ＩＣチップ内に設けた場合、ミスマッチの測定結果に応じて、ミスマッチに起因する誤差を補償する回路を設けてもよい。
【００５３】
ミスマッチ測定回路１、１６、２３において、出力増幅回路３は必ずしも必要ではない。
第２の実施形態と同様に、第３の実施形態に対してもデコーダ１９（選択手段）を設け、複数の負荷トランジスタ対を順次切り替えながら各トランジスタ対のミスマッチを測定できるように構成してもよい。
【００５４】
ＭＯＳトランジスタのみならずバイポーラトランジスタに対しても適用可能である。
上記第１、第２の実施形態では測定対象としてＮチャネル型トランジスタ対の場合を考えたが、Ｐチャネル型トランジスタ対であってもトランジスタＱ３からＱ９、Ｑ１８、Ｑ１９をそれぞれ逆タイプのトランジスタで置き替えることにより可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態を示すミスマッチ測定回路の電気的構成図
【図２】バイアス回路の電気的構成図
【図３】本発明の第２の実施形態を示す図１相当図
【図４】被測定トランジスタ対を含む回路ブロックの電気的構成図
【図５】共通化する回路ブロックの電気的構成図
【図６】本発明の第３の実施形態を示す図１相当図
【符号の説明】
【００５６】
１、１６、２３はミスマッチ測定回路（トランジスタ対の特性差測定装置）、２、２４は差動増幅回路、３は出力増幅回路、４、５は電源線、７は信号入力端子（第１の信号入力端子）、８は信号入力端子（第２の信号入力端子）、９、２５は切替回路、１０ないし１３はアナログスイッチ（第５ないし第８のスイッチ回路）、１９はデコーダ（選択回路）、Ｑ１はトランジスタ（第１の差動入力トランジスタ）、Ｑ２はトランジスタ（第２の差動入力トランジスタ）、Ｑ３はトランジスタ（第１の負荷トランジスタ）、Ｑ４はトランジスタ（第２の負荷トランジスタ）、Ｑ６ないしＱ９はトランジスタ（第１ないし第４のスイッチ回路）、Ｑ２９ないしＱ３４はトランジスタ（第１ないし第６のスイッチ回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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