(57)【要約】【課題】  消去セルや書込みセルを所定の閾値電圧に維持できるようにする。【解決手段】  書込み／消去の繰返しサイクルにおいて、閾値電圧を監視し、基準範囲内にあるかどうかを判定する。基準範囲外のときには、基準範囲内に収まるように、書込みパルスや消去パルスの電圧やパルス幅を調整する。たとえば、消去後のＶth＞基準電位上限の場合、消去パルスの電圧を下げる、またはパルス長を狭くする。消去後のＶth＜基準電位下限の場合、消去パルスの電圧を上げる、またはパルス長を広げる。書込み後のＶth＞基準電位上限の場合、書込み電圧を下げる、またはパルス長を狭くする。書込み後のＶth＜基準電位下限の場合、書込み電圧を上げる、またはパルス長を広げる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備えた半導体記憶装置における、前記メモリセルを駆動する方法であって、
前記メモリセルに対する駆動パルス印加後の閾値電圧が所定範囲内にあるか否かを判定し、所定範囲外にあるときには、所定範囲内に収まるように、前記メモリセルに対する前記駆動パルスの電圧およびパルス幅のうちの少なくとも一方を調整する
ことを特徴とする半導体記憶装置の駆動制御方法。
【請求項２】
前記調整は、予め設定されている調整幅に従って行なう
ことを特徴とする請求項１に記載の半導体記憶装置の駆動制御方法。
【請求項３】
前記調整後の前記駆動パルスの電圧およびパルス幅を示す情報を所定の記憶媒体に保持しておき、この記憶媒体から読み出した電圧およびパルス幅に基づく駆動パルスで、前記メモリセルを駆動する
ことを特徴とする請求項１に記載の駆動制御方法。
【請求項４】
前記調整幅を示す情報を所定の記憶媒体に保持しておき、この記憶媒体から読み出した前記調整幅を参照して前記調整を行なう
ことを特徴とする請求項１に記載の駆動制御方法。
【請求項５】
複数のメモリセルと、複数の選択メモリセルを駆動するための駆動制御部とを備えた半導体記憶装置であって、
前記駆動制御部は、前記メモリセルに対する駆動パルス印加後の閾値電圧が所定範囲内にあるか否かを判定する比較判定部と、
前記比較判定部の判定結果に基づいて、前記メモリセルに対する前記駆動パルスの電圧およびパルス幅のうちの少なくとも一方を調整する駆動パルス調整部と
を備えたことを特徴とする半導体記憶装置。
【請求項６】
前記駆動パルス調整部は、予め設定されている調整幅に従って前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記駆動制御部は、
前記メモリセルに対する駆動パルス印加後の閾値電圧の適正範囲を示す情報を保持するデータ保持部を備え、
前記比較判定部は、前記データ保持部に保持されている前記適正範囲を示す情報を参照して前記判定を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記駆動パルスの電圧、前記駆動パルスのパルス幅、および前記調整の幅の少なくとも１つを保持するデータ保持部を備え、
前記駆動パルス調整部は、前記データ保持部に保持されている情報を参照して前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記データ保持部は、前記適正範囲を示す情報として、駆動パルス印加後の閾値電圧の上限と下限の各基準閾値を示す情報を保持しており、
前記比較判定部は、前記メモリセルに対する駆動パルス印加後の閾値電圧と、前記上限の基準閾値および前記下限の基準閾値との関係を判定する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１０】
前記駆動パルス調整部は、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記上限の基準閾値より高いときには、前記駆動パルスの電圧を任意の幅で下げ、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記下限の基準閾値より低いときには、前記駆動パルスの電圧を任意の幅で上げるように、前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１１】
前記駆動パルス調整部は、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記上限の基準閾値より高いときには、前記駆動パルスの電圧を予め設定されている調整幅で下げ、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記下限の基準閾値より低いときには、前記駆動パルスの電圧を予め設定されている調整幅で上げるように、前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１２】
前記駆動パルスの電圧および前記駆動パルスのパルス幅の少なくとも一方、および前記調整の幅をそれぞれ保持するデータ保持部を備え、
前記駆動パルス調整部は、前記データ保持部に保持されている情報を参照して、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記上限の基準閾値より高いときには、前記駆動パルスの電圧を前記調整幅で下げる、またはパルス長を狭くする一方、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記下限の基準閾値より低いときには、前記駆動パルスの電圧を前記調整幅で上げる、またはパルス長を広げるように、前記調整を行なう
ことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記駆動パルス調整部は、今回の前記調整時に使用する前記駆動パルスに対する調整の幅を、前回の前記調整時に使用した前記調整の幅よりも小さくする
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１４】
前記駆動パルス調整部は、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記上限の基準閾値より高いときには、前記駆動パルスの幅を任意の調整幅または予め設定されている調整幅で狭くし、前記メモリセルに対する駆動パルス印加後の閾値電圧が前記下限の基準閾値より低いときには、前記駆動パルスの幅を任意の調整幅または予め設定されている調整幅で広げるように、前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１５】
前記駆動パルス調整部は、今回の前記調整時に使用する前記調整の幅を、前回の前記調整時に使用した前記調整の幅よりも小さくする
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１６】
前記駆動制御部は、前記所定範囲を、前記メモリセルに対する駆動パルス印加後の閾値電圧に応じて、収束方向に調整する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１７】
前記データ保持部は、保持している前記上限の基準閾値および前記下限の基準閾値を、前記メモリセルに対する駆動パルス印加後の閾値電圧に応じて、収束方向に調整し、更新する
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１８】
前記比較判定部は、前記メモリセルを異なる駆動条件で駆動して複数の駆動パラメータを取得し、この複数の駆動パラメータに基づいて当該メモリセルに対する駆動パルス印加後の閾値電圧を求め、この求めた閾値電圧が前記所定範囲内にあるか否かを判定する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１９】
前記比較判定部は、前記メモリセルの動作電流値を取得し、この動作電流値に対応する駆動条件が前記所定範囲内にあるか否かを判定する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項２０】
前記駆動パルス調整部は、前記メモリセルへのデータ書込み用の駆動パルス、および、前記メモリセルのデータ消去用の駆動パルス、のうちの何れか一方について、前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項２１】
前記駆動パルス調整部は、前記メモリセルへのデータ書込み用の駆動パルス、および、前記メモリセルのデータ消去用の駆動パルス、の双方について、前記調整を行なう
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項２２】
前記メモリセルは、絶縁膜の中にキャリア蓄積層が設けられている構造を有する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項２３】
前記メモリセルは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor ）構造を有する
ことを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２４】
前記メモリセルは、セル内で場所ごとに注入キャリアを制御することで複数ビットのデータ書込みが可能に構成されている
ことを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２５】
前記メモリセルは、絶縁膜の中に電荷トラップ層が設けられている高誘電体絶縁膜を有する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項２６】
前記メモリセルは、セル内で場所ごとに注入キャリアを制御することで複数ビットのデータ書込みが可能に構成されている
ことを特徴とする請求項２５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）やフラッシュメモリ（Flash Memory）などに代表される書換え可能な不揮発性半導体メモリなどの半導体記憶装置、およびこの半導体記憶装置を書込制御、読出制御、あるいは消去制御を行なう駆動制御方法に関する。特に、半導体記憶装置におけるEndurance特性を改善する技術に関する。
【背景技術】
【０００２】
不揮発性メモリセルにおいて、絶縁膜の中にキャリア蓄積層を設けて、不揮発性的に情報を記憶する半導体メモリの代表的なものにＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor ）構造のメモリがある。
【０００３】
ＦＧ（Floating Gate ：浮遊ゲート）構造では、小型化しようとすると欠陥が発生してこれ以上の微細化に対応できなかった。これに対して、キャリア蓄積層をＦＧから窒化膜に変更したＭＯＮＯＳ構造は、メモリセルの小型化や製造工程削減などの利点がある。
【０００４】
このため、近年、このＭＯＮＯＳ型のメモリセルの開発が急速におこなわれ、次世代不揮発性メモリとして注目されている。特に、ＣＨＥ（Channel Hot Electron）注入方式の提案が多数なされている。また、２０００年ＶＬＳＩでは、Ｈａｌｏ社から２層ゲート構造を持つメモリセルアレイが提案されている。
【０００５】
たとえば、特許文献１には、ＮＲＯＭ（Nitrided Read Only Memory ）セルが提案されている。ＮＲＯＭセルは、キャリア蓄積層をＦＧから窒化膜に変更し、新たな多値技術を導入したもので、同一の設計ルールで比べると低コスト化（たとえば、今日一般的なフラッシュＥＥＰＲＯＭの１／２〜１／４）できる利点がある。
【０００６】
【特許文献１】米国特許第５，７６８，１９２号明細書
【０００７】
これらＯＮＯ（Oxide Nitride Oxide ）膜を用いた不揮発性メモリは、書込みに、ＣＨＥ注入方式、または、ＳＳＩ（Source Side Injection ）注入方式を用い、消去にＢＴＢＴ（Band To Band Tunneling）注入方式を採っている。
【０００８】
これらの書込み消去方法としては、図８に示すように、低電圧のパルスを印可し、その後、所定の閾値に変化したかを調べるベリファイ動作を行ない、パルスの印加を停止する。
【０００９】
また、書込み消去方式としては、たとえば消去または書込みの際に、開始電圧から、序序に電圧を上げていき、反復して消去または書込みを行なう方法が提案されている（特許文献２，３参照）。
【００１０】
【特許文献２】特開平９−１８０４８１号公報
【特許文献３】韓国公開特許第９４−１８８７０号明細書
【００１１】
特許文献２，３に記載の方法は、図９に示すように、ある開始電圧から、電圧を印可し、所定の閾値に変化したかを調べる照合機能、いわゆるベリファイ動作を行ない、所定の閾値に達するまでパルス印加とベリファイ（Verify）動作を繰り返す。パルス印加の際、徐々に所定の電圧幅だけ、印加パルスを上昇させる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＯＮＯ膜を用いた不揮発性メモリで、ＣＨＢ書込みを行ない、ＢＴＢＴ消去を行なった場合、書込み／消去繰返し特性を測定すると、図１０に示すように、繰返回数が増加するに従って、閾値が変化していき、消去後の閾値と書込み後の閾値の差（window）であるΔＶthが小さくなるという不都合を生じる。
【００１３】
また、書込みおよび消去の各パルス印加とベリファイ動作を繰り返すので、そのための回路に充放電が必要なため、電力を消費し、また、書込み消去の動作に掛る時間も長くなるという不都合を生じる。
【００１４】
また、前記ＣＨＥ注入方式、ＳＳＩ注入方式、ＢＴＢＴ注入方式の何れも、書込み条件や消去条件によって、注入領域の分布が非常に敏感に変化する。このため、書込み条件や消去条件を微細に変化させないと、注入領域を同一に合わせることができない。
【００１５】
この点で、前記特許文献２，３に記載の方法では、電圧の増加幅が一定のため、正確に、書込み時と消去時の注入領域を同一に合わせることができない。
【００１６】
本発明は、上記事情に鑑みてなされたものであり、消去セルあるいはプログラムセルを所定の閾値電圧に維持することができる半導体記憶装置やこれを駆動する方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体記憶装置の駆動制御方法では、メモリセルに対する駆動パルス印加後の閾値電圧が所定範囲内にあるか否かを判定し、所定範囲外にあるときには、所定範囲内に収まるように、メモリセルに対する駆動パルスの電圧およびパルス幅のうちの少なくとも一方を調整することとした。
【００１８】
なお、調整後の駆動パルスの状態を次回の調整時にも参照できるように、これらを所定の記憶媒体に記憶しておき、これを読み出して随時使用するようにするとよい。駆動パルスの状態としては、パルス電圧とパルス幅の各状態があるが、その両者を記憶媒体に記憶して参照できるようにするのがよい。何れか一方では、必ずしも十分とは言えないからである。なお、許容される場合には、何れか一方でも構わない。
【００１９】
ここで、前記の「調整」に際しては、駆動パルスの電圧やパルス幅を任意の調整幅で調整する手法を採ってもよいし、予め定められている調整幅に従って調整する手法を採ってもよい。なお、この駆動パルスに対する調整の幅（調整幅）を次回の調整時にも参照できるように、所定の記憶媒体に記憶しておき、これを読み出して随時使用するようにするとよい。前者は、安定値に持って行くまでの調整に時間が掛かるものの、デバイスの特性が予め想定できない場合にも適用可能な万能な手法である。一方、後者は、デバイスの特性が予め想定される場合に調整時間を短縮できる有効な手法である。
【００２０】
本発明に係る半導体記憶装置は、上記本発明に係る駆動制御方法を実施するのに好適な構成とした。たとえば、駆動制御部として、メモリセルに対する駆動パルス印加後の閾値電圧が所定範囲内にあるか否かを判定する比較判定部と、比較判定部の判定結果に基づいてメモリセルに対する駆動パルスの電圧およびパルス幅のうちの少なくとも一方を調整する駆動パルス調整部とを設けるようにした。
【００２１】
また従属項に記載された発明は、本発明に係る半導体記憶装置やその駆動制御方法のさらなる有利な具体例を規定する。
【００２２】
たとえば、書込み／消去特性において、書込みの電荷分布と消去分布を一致させるために、書込み条件や消去条件を閾値電圧Ｖthの変化に従って、調整する。具体的には、１），２）の何れかの方法を採るとよい。
【００２３】
ここで、基準電位上限とは、動作する閾値の中心の閾値からの差が大きい判定閾値を示し、基準電位下限とは、動作する閾値の中心の閾値からの差が小さい判定閾値のことを示す。
【００２４】
１）消去後のＶth＞基準電位上限の場合、消去パルスの電圧を下げるまたはパルス長を狭くする。
消去後のＶth＜基準電位下限の場合、消去パルスの電圧を上げる、またはパルス長を広げる。
【００２５】
２）書込み後のＶth＞基準電位上限の場合、書込み電圧を下げる、またはパルス長を狭くする。
書込み後のＶth＜基準電位下限の場合、書込み電圧を上げる、またはパルス長を広げる。
【００２６】
また、前回に引き続き、同じ方向へのパルス電圧、または、パルス長（パルス幅）の変更があった際には、その変動ステップを前回分よりも小さくするとよい。たとえば半分に減らし、上記１），２）に従い、プログラムパルス（書込みパルス）や消去パルスの電圧またはパルス長を調整する。
【００２７】
なお、パルス電圧そのもので規定した場合は、書込駆動時と消去駆動時とで、調整方向が逆となる。すなわち、先ず、書込駆動時には、駆動パルス調整部は、メモリセルに対する駆動パルス印加後の閾値電圧が上限の基準閾値より高いときには、駆動パルスの電圧を所定の調整幅で下げ、メモリセルに対する駆動パルス印加後の閾値電圧が下限の基準閾値より低いときには、駆動パルスの電圧を調整幅で上げるように調整を行なう。
【００２８】
一方、消去駆動時には、駆動パルス調整部は、メモリセルに対する駆動パルス印加後の閾値電圧が上限の基準閾値より高いときには、駆動パルスの電圧を所定の調整幅で下げ、メモリセルに対する駆動パルス印加後の閾値電圧が下限の基準閾値より低いときには、駆動パルスの電圧を調整幅で上げるように調整を行なう。
【００２９】
ここで、駆動パルスの電圧および駆動パルスのパルス幅の少なくとも一方と調整の幅をそれぞれデータ保持部に保持・記憶させておき、その情報を調整時に参照するようにするとよい。なお、パルス電圧とパルス幅の両者をデータ保持部に記憶している場合には、パルス電圧とパルス幅の両者を同時に調整することも可能である。
【００３０】
これに対して、パルス電圧とパルス幅の何れか一方のみをデータ保持部に記憶する場合には、その記憶されている方の情報のみを参照して調整を行なうのは言うまでもない。たとえば、パルス電圧側をデータ保持部に記憶している場合には、駆動パルス調整部は、メモリセルに対する駆動パルス印加後の閾値電圧が上限の基準閾値より高いときには、駆動パルスの電圧を調整幅で下げる一方、メモリセルに対する駆動パルス印加後の閾値電圧が下限の基準閾値より低いときには、駆動パルスの電圧を調整幅で上げるように、調整を行なう。そして、パルス幅側をデータ保持部に記憶している場合には、駆動パルス調整部は、メモリセルに対する駆動パルス印加後の閾値電圧が上限の基準閾値より高いときには、駆動パルスのパルス長を狭くする一方、メモリセルに対する駆動パルス印加後の閾値電圧が下限の基準閾値より低いときには、駆動パルスのパルス長を広げるように、調整を行なう。
【発明の効果】
【００３１】
本発明に係る上記構成においては、書込み／消去の繰返しサイクルにおいて、消去セルあるいはプログラムセルが所定の閾値電圧にあるかどうかを監視し、基準範囲を超える状態のときには、基準範囲内に収まるように、書込みパルスや消去パルスの駆動状態を調整するようにした。
【００３２】
この結果、書込みの電荷分布と消去分布を一致させ、閾値電圧Ｖthがある値に収束するようにできる。その結果、Endurance特性において、△Ｖth閾値（window ）の劣化を改善することができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３４】
＜＜半導体記憶装置の構成＞＞
図１は、本発明に係る半導体記憶装置の一実施形態を示す回路ブロック図である。この半導体記憶装置１は、複数のメモリセルユニット（単にメモリセルともいう）を有するメモリセルアレイ部３と、選択したメモリセルをプログラムするすなわち所定のデータを記憶させたり、記憶されているデータを読み出したりするなどメモリセルアレイ部３を駆動するための駆動制御部５とを主構成要素として備えている。
【００３５】
図示しないが、メモリセルアレイ部３は、行（Row ；ロー）と列（Column；カラム）のマトリックス状に配列された多数のメモリセルを有している。メモリセルとしては、絶縁膜の中にキャリア蓄積層が設けられている構造の電荷蓄積層がよい。この電荷蓄積層としては、コントロールゲート分離型の場合はフローティングゲート（ＦＧ）または窒化膜を含む絶縁膜構造を使用するとよい。特に、ＭＯＮＯＳ（あるいはＭＮＯＳ）型のものを用いるとよい。書込み速度を考えると、注入電荷をソース側から注入するソースサイド注入型ＭＯＮＯＳ（ＮＭＯＳ）トランジスタを適用するとよい。
【００３６】
また、メモリセルとしては、絶縁膜の中に電荷トラップ層が設けられている電荷トラップを有する高誘電体絶縁膜を使用することもできる。高誘電体絶縁膜としては、たとえばＡｌ2Ｏ3（アルミナオキサド）やＨｆＯ2（ハフニュームオキサド）を使用できる。電荷保持機構は、キャリア蓄積層であるが、たとえば、ゲート酸化膜として用いるため、薄膜にし、キャリア蓄積効果がでない方向で、作成条件が作られる場合がある。この場合、キャリア蓄積は明確に分析されないことがある。この点で、高誘電体絶縁膜を使用するものは、キャリア蓄積層が設けられている構造の電荷蓄積層とは異なる概念のものと考えることもできる。ただし、このようなものであるか否かに拘らず、高誘電体絶縁膜を使用することで、チャンネル形成領域側や、ゲート電極側のバリアハイトが調整でき、書込みや消去の低電圧化並びに高速化や、データ保持特性の改善を期待することができる。
【００３７】
メモリセルのプログラムつまりデータ書込前には、駆動制御部５は、所定単位分のメモリセルの所定線やウェルに対して所定電圧（消去（Erase ）電圧）でかつ所定パルス幅の消去パルスを印加して消去処理を実施し、たとえば消去メモリセルにデータ“１”を記憶させる。
【００３８】
駆動制御部５は、消去が終わると今度は、書込み対象のワードラインを選択してこれに接続された多数のメモリセルのプログラム、すなわちデータ“０”の書込みを実施する。このプログラムでは、選択ワードラインに所定電圧（書込み（Write ）電圧あるいはプログラム（Program ）電圧）でかつ所定パルス幅の書込みパルスを印加して、データ“０”書込対象のメモリセルを駆動する。
【００３９】
このような消去や書込み（プログラム）時には、消去セルあるいはプログラムセルが所定の閾値電圧になければならない。本実施形態の半導体記憶装置１では、消去セルやプログラムセルを所定の閾値電圧に維持する機能をなすために、後述する駆動パルス適正化処理部９０が設けられる。
【００４０】
たとえば、メモリの大容量化に伴い、ゲート酸化膜や中間誘電膜の幅と厚さ、そしてチャネル寸法など、メモリセルのサイズも小さくなっているが、製造工程においてそのゲート酸化膜や中間誘電膜やチャネルサイズなどの均一性を保障し難くなっており、これに応じてメモリセルの閾値電圧もばらつき易くなっている。もし、プログラム対象のメモリセル中の１つでも所望の閾値電圧に達していなければエラーデータとなるので、閾値電圧を一定に管理することが重要である。
【００４１】
また、ＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタは、ＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積層のソース側とドレイン側に独立に２値情報を書き込むことが可能である。これにより、１メモリセルあたり２ビットを記録可能である。この場合、たとえばソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書込み、読出し時には、書込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことが可能である。２ビット情報の書込み／消去への対応のためには、閾値電圧の管理が一層重要になる。
【００４２】
なお、メモリセルアレイ部３を構成するメモリセルについては、適正な制御値が個々に、すなわちアドレスごとに違う可能性がある。このため、メモリセルアレイ部３において、同一書込み単位内から消去される１つのメモリセルを選ぶか、または、同一書込み単位内に、１つのダミーセルを配置する。これにより、制御値を設定するための代表値を得るメモリセルを決定する。ダミーセルを設ける場合、その分だけメモリサイズが大きくなるが、適正な制御値を決定するという点では、上記の何れを用いても、その精度には大差がないと考えてよい。
【００４３】
駆動制御部５は、ロウデコーダ部２０、カラムデコーダ部３０、入出力ＩＦ（インタフェース）部４０、および駆動制御部５０を備える。入出力ＩＦ部４０は、カラム選択回路ＣＳ、センスアンプＳＡ、書込部ＷＲ、入出力バッファＩ／ＯＢＵＦなど、書込みまたは読出しに必要なビット線側の回路全てを含んでいる。
【００４４】
駆動制御部５０は、半導体記憶装置１内の各部を制御し、選択したメモリセルをプログラムさせる。たとえば、読出し、書込み、または消去の許可信号を受けて動作モードを切り換えたり、クロックを基に動作タイミングを制御する。また、駆動制御部５０は、駆動パルス調整部としての機能を備えており、後述する駆動パルス適正化処理部９０との連携により、消去や書込み時に、消去セルやプログラムセルが所定の閾値電圧に維持されるように、書込みパルスや消去パルス（纏めて駆動パルスという）の電圧レベルやパルス幅を調整し、この調整された駆動パルスを用いてメモリセルアレイ部３を駆動させ、選択したメモリセルをプログラムしたり、プログラムされたデータを読み出させる。
【００４５】
また半導体記憶装置１の駆動制御部５は、アドレス設定部６０、データ入出力部７０、および電圧発生部８０を備える。
【００４６】
アドレス設定部６０は、アドレス信号ＡＤＲにてロウデコーダ部２０およびカラムデコーダ部３０にアドレスを設定する。データ入出力部７０は、外部からデータを取り込んで入出力ＩＦ部４０に渡したり、逆に入出力ＩＦ部４０から渡されたデータを外部に出力したりする。電圧発生部８０は、半導体記憶装置１内の各部に所定の電圧を供給する。
【００４７】
さらに、半導体記憶装置１は、本実施形態の特徴部分として、上述した従来構成と同様の機能部分に加えて、ベリファイ部９２およびレジスタ部９４を有する駆動パルス適正化処理部９０を備えている。レジスタ部９４は、駆動パルスの上限および下限の各基準閾値、駆動パルスの測定した閾値（測定閾値）、書込み電圧（プログラム電圧）や消去電圧、その調整幅値、およびアドレスを格納する。以下、書込み電圧（あるいはプログラム電圧）と消去電圧とを纏めてＷ／Ｅ電圧（あるいはＰ／Ｅ電圧）と記す。比較判定処理部一例であるベリファイ部９２は、基準閾値と測定閾値とを比較することで、駆動パルスの閾値電圧が適正範囲に維持されるようにする。
【００４８】
ロウデコーダ部２０は、アドレス設定部６０からアドレス信号ＡＤＲを受けて、それに応じてメモリセルアレイ部３内に配列された複数のワード線の何れかまたは全部を選択し、選択したワード線を、読出し、書込み、または消去に応じた電圧に変化させて活性化する。
【００４９】
カラムデコーダ部３０は、アドレス設定部６０からアドレス信号ＡＤＲを受けて、それに応じて入出力ＩＦ部４０内のカラム選択回路ＣＳを制御し、メモリセルアレイ部３内に配列された複数のビット線を、たとえば所定本数おきに選択する。カラム選択回路ＣＳは、読出し時に、選択されたビット線の全てをセンスアンプＳＡに接続し、書込み時に、選択されたビット線の全てを書込部ＷＲに接続する。
【００５０】
読出し時には、メモリセルアレイ部３内の記憶データが、選択されたビット線からカラム選択回路ＣＳを経てセンスアンプＳＡにより検出される。一括して読み出すデータが所定ビットおきに離散的とする場合、検出結果は、入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積される。複数回の読み出しを経て１行の記憶データが全て揃ったら、たとえば所定のワード単位で、読み出しデータＤout として外部のデータバスなどに出力される。あるいは、離散的に読み出されたデータは、バッファリングしないで、そのまま１行の記憶データとして扱い、外部のデータバスなどへ出力してもよい。
【００５１】
また、書込み時には、外部からの入力データＤinを入出力バッファＩ／ＯＢＵＦに一旦蓄積しておいて、カラム選択回路ＣＳにより離散的に選択された複数のビット線を単位として、複数回の書込み動作により、１行のデータをビット線電圧からメモリトランジスタの閾値電圧に変換しながら、メモリセルアレイ部３内に書き込む。あるいは、外部からの入力データＤinが離散的に書込む１行の記憶データとして送られてくる場合、入力データをバッファリングしないで、順次、メモリセルアレイ部３内に書き込んでもよい。
【００５２】
駆動制御部５０は、メモリセルアレイ部３のメモリトランジスタのコントロールゲートを駆動してデータの書込みや読出しを制御する。この際、駆動パルス適正化処理部９０にて得られている閾値電圧を適正に維持する条件を参照して、適正電圧かつ適正パルス幅で駆動を行なうようにする。
【００５３】
次に、上記構成の半導体記憶装置１における消去パルス電圧や書込みパルス電圧を適正化する手法について説明する。
【００５４】
＜＜第１実施形態＞＞
＜消去時の駆動制御における消去電圧の最適化手法＞
図２は、消去駆動制御時における消去パルス電圧を適正化する手順の一例を示すフローチャートである。概要を説明すれば、以下の通りである。
【００５５】
ここでは、消去時の駆動制御動作を詳述するものであり、駆動制御部５０は、事前に、消去後の閾値の上限と下限の基準閾値をレジスタ部９４に設定しておく（Ｓ１００）。この後、書込みパルスを印加するよう制御し（Ｓ１０２）、読出しなどの各種動作を行なう（Ｓ１０４）。
【００５６】
この後、駆動制御部５０は、消去パルスを印加するよう制御し（Ｓ１１０）、消去後の閾値を測定し（Ｓ１１２）、測定した閾値を測定閾値としてレジスタ部９４に記憶させる（Ｓ１１４）。そして、駆動制御部５０は、消去後の閾値と、レジスタ部９４に設定しておいた消去後の閾値の上限や下限と比較する。
【００５７】
たとえば駆動制御部５０は先ず、測定した消去後の閾値が、消去後の閾値の上限の基準閾値より高いか否かを判定する（Ｓ１２０）。そして、高いときには消去パルス電圧を任意の幅で減少させ、上記ステップＳ１００に戻る（Ｓ１２０−ＹＥＳ，Ｓ１２２）。
【００５８】
一方、測定した消去後の閾値が消去後の閾値の上限の基準閾値より低いときには、駆動制御部５０は、測定した消去後の閾値が、消去後の閾値の下限の基準閾値より低いか否かを判定する（Ｓ１２０−ＮＯ，Ｓ１２４）。そして、低いときには、消去電圧を任意の幅で上昇させ、上記ステップＳ１００に戻る（Ｓ１２４−ＹＥＳ，Ｓ１２６）。
【００５９】
一方、測定した消去後の閾値が消去後の閾値の下限の基準閾値より高いときには、すなわち、下限の基準閾値と上限の基準閾値の範囲内にあるときには、測定した消去パルス電圧を記憶値と同じ値に設定する（Ｓ１２４−ＮＯ，Ｓ１２８）。この後、駆動制御部５０は、読出しなどの各種動作を行ない、上記ステップＳ１００に戻る（Ｓ１３０）。
【００６０】
図３は、上記処理の効果を説明するための図であって、書込みおよび消去での電荷注入領域の関係を示した図である。上記方法が有効である原理としては、次のようである。  不揮発性半導体記憶装置において、書込み方式に、ＣＨＥ注入、または、ＳＳＩ注入を用い、消去にＢＴＢＴ注入を用いるのは、書込みと消去において、注入メカニズムが異なるため、注入領域が図３に示すように異なるのが、一般的である。
【００６１】
このため、書込みと消去とを繰り返すと、書込みの電荷分布２０４と消去の電荷分布２０５の重ならない注入領域で、電荷が蓄積していき、十分な書込みや消去が行なわれなくなる。このため、書込みおよび消去後の閾値幅△Ｖthが変動し、大きくなったり、逆に、狭くなったりする。
【００６２】
一方、上記方法を用いて消去パルス電圧の大きさを調整することで、注入領域を同一に合わせることができる。このため、書込みと消去とを繰り返しても、注入領域で、十分電荷が打ち消し合うため、電荷が蓄積することなく、十分な書込みや消去が行なわれる。このため、消去後の閾値幅△Ｖthを一定に保つことができる。
【００６３】
なお、ＣＨＥ注入方式、ＳＳＩ注入方式、ＢＴＢＴ注入方式は、書込み条件や消去条件によって注入領域の分布が非常に敏感に変化する。このため、書込み条件や消去条件を微細に変化させないと、注入領域を同一に合わせることができない。
【００６４】
このため、注入領域を同一に合わせるため、次の様な方法を採るとよい。すなわち、再度、消去後の閾値が消去後の閾値の上限の基準閾値より高くなった際、または、消去後の閾値が消去後の閾値の下限の基準閾値より低くなった際には、消去電圧の任意の幅（電圧調整幅）を、前回の設定した消去電圧の任意の幅より、小さく設定する。基準閾値の上限や下限を超えると、電圧調整幅を狭くしていくことを意味する。これにより、消去時の注入電荷の分布を書込み時の注入電荷分布に合うように、調整をすることができる。
【００６５】
なお、この場合、小さく設定する電圧の幅は、たとえば、前回設定した電圧調整幅の半分程度とするのが望ましい。また、上限の基準閾値や下限の基準閾値は、固定値とするのではなく、前回測定された閾値に、任意の幅の値を加えた値や引いた値に設定するとよい。
【００６６】
図４は、上記方法を適用して消去パルス電圧を最適化する場合の、書込み消去繰返し特性の概念図である。図４に示すように、予め消去後の閾値の上限と下限の基準閾値を設定しておき、消去後の閾値が消去後の閾値の上限の基準閾値より高いときには（Ｐ１点）、消去パルス電圧を所定の電圧調整幅ΔＶで下げる。また、消去後の閾値が消去後の閾値の下限の基準閾値より低いときには（Ｐ２点）、消去パルス電圧を所定の電圧調整幅ΔＶで上げる。
【００６７】
また、その際の消去パルス電圧の電圧調整幅については、再度、消去後の閾値が消去後の閾値の上限の基準閾値より高くなった際や消去後の閾値が消去後の閾値の下限の基準閾値より低くなった際には、前回設定した消去パルス電圧の電圧調整幅ΔＶより小さく設定する。典型例としては、図示するように、前回の電圧調整幅ΔＶに対して半分、すなわち１／２△Ｖに設定するとよい。こうすることで、消去時の注入電荷の分布を書込み時の注入電荷分布に合うように調整することができる。
【００６８】
＜書込み時の駆動制御における書込み電圧の最適化手法＞
図５は、書込み駆動制御時における書込みパルス電圧を適正化する手順の一例を示すフローチャートである。
【００６９】
ここでは、書込み時の駆動制御動作を詳述するものであり、駆動制御部５０は、事前に、書込み後の閾値の上限と下限の基準閾値をレジスタ部９４に設定しておく（Ｓ２００）。この後、消去パルスを印加するよう制御し（Ｓ２０２）、読出しなどの各種動作を行なう（Ｓ２０４）。
【００７０】
この後駆動制御部５０は、書込みパルスを印加するよう制御し（Ｓ２１０）、書込み後の閾値を測定し（Ｓ２１２）、測定した閾値を測定閾値としてレジスタ部９４に記憶させる（Ｓ２１４）。そして、駆動制御部５０は、書込み後の閾値と、レジスタ部９４に設定しておいた書込み後の閾値の上限や下限と比較する。
【００７１】
たとえば駆動制御部５０は先ず、測定した書込み後の閾値が、書込み後の閾値の上限の基準閾値より高いか否かを判定する（Ｓ２２０）。そして、高いときには書込みパルス電圧を任意の幅で減少させ、上記ステップＳ２００に戻る（Ｓ２２０−ＹＥＳ，Ｓ２２２）。
【００７２】
一方、測定した書込み後の閾値が書込み後の閾値の上限の基準閾値より低いときには、駆動制御部５０は、測定した書込み後の閾値が、書込み後の閾値の下限の基準閾値より低いか否かを判定する（Ｓ２２０−ＮＯ，Ｓ２２４）。そして、低いときには、書込み電圧を任意の幅で上昇させ、上記ステップＳ２００に戻る（Ｓ２２４−ＹＥＳ，Ｓ２２６）。
【００７３】
一方、測定した書込み後の閾値が書込み後の閾値の下限の基準閾値より高いときには、すなわち、下限の基準閾値と上限の基準閾値の範囲内にあるときには、測定した書込みパルス電圧を記憶値と同じ値に設定する（Ｓ２２４−ＮＯ，Ｓ２２８）。この後、駆動制御部５０は、読出しなどの各種動作を行ない、上記ステップＳ２００に戻る（Ｓ２３０）。
【００７４】
上記処理手順から分かるように、“消去”であるのか“書込み”であるのかの、動作モードの違いがあるだけで、基本的には、図２に示した消去パルス電圧の最適化手法と同様である。よって、書込みパルス電圧の最適化手法においても、上述のようにして書込みパルス電圧の大きさを調整することで、消去パルス電圧の最適化手法と同様に、注入領域を同一に合わせることができる。このため、書込みと消去とを繰り返ても、注入領域で、十分電荷が打ち消し合うため、電荷が蓄積することなく、十分な書込みや消去が行なわれる。よって、書込み後の閾値幅△Ｖthを一定に保つことができる。
【００７５】
また、消去時と同様に、再度、書込み後の閾値が書込み後の閾値の上限の基準閾値より高くなった際、または、書込み後の閾値が書込み後の閾値の下限の基準閾値より低くなった際には、書込み電圧の任意の幅を、前回設定した書込み電圧の電圧調整幅より、小さく設定する。これにより、書込み時の注入電荷の分布を消去時の注入電荷分布に合うように、調整をすることができる。
【００７６】
また、消去および書込みの双方について上記手法を適用すれば、すなわち両者を組み合わせて、書込みと消去の双方において、パルス電圧の大きさを調整することで、注入領域を同一に合わせ、書込みおよび消去後の閾値幅△Ｖthを一定に保つことができる。
【００７７】
たとえば、書込み／消去繰返し特性を測定すると、繰返回数が増加するに従って、閾値が変化していき、消去後の閾値と書込み後の閾値の差であるΔＶthが小さくなるという不都合を生じることがなく、性能向上に貢献することができる。
【００７８】
また、書込みパルス電圧や消去パルス電圧調整幅を、固定値ではなく段階的に任意に変化させることで、書込み時の電荷注入領域と消去時の電荷注入領域とを一致させることができ、書込み／消去繰返し特性において、安定した閾値幅が得られる。
【００７９】
加えて、書込み消去パルスが単一であるため、消費電力の消費が小さく、短時間での書込み消去が可能となる。
【００８０】
また、半導体記憶装置内部で自動調整する構成としているので、書込み条件や消去条件が、チップごとに、その書込み消去環境において、最適化されるため、チップごとの注入領域のばらつきや環境の変化（特に温度変化）に追従でき、閾値を安定化させることができ、信頼性の向上に貢献することができる。
【００８１】
上記図２や図５に示した処理手順は、従来のフローティングゲート（ＦＧ）型のメモリセルに対しても有効であるが、特に、１セル内で場所ごとに注入キャリアを制御することで複数ビット（たとえば２ビット）書込みが可能なＭＯＮＯＳ型メモリセルに適用すると効果が高い。複数ビット書込みが可能なＭＯＮＯＳ型メモリセルでは、書込み／消去において電荷残りが顕著に現れるようになってきており、それを同一の分布で書込み／消去を行なってやる手段として有効である。すなわち、複数ビット情報の書込み／消去への対応として、上記のようにして閾値電圧の適正化を図る手法は有効である。
【００８２】
＜＜第２実施形態＞＞
図６は、上記第１実施形態の手法の変形例（第２実施形態）を説明する図である。ここでは、変形例を適用して消去パルス電圧を最適化した場合の、書込み消去繰返し特性の実測値を示している。
【００８３】
この変形例は、上限の基準閾値または下限の基準閾値は、固定値とするのではなく、前回測定された閾値に、下限については任意の幅の値を加えた値に、また、上限については引いた値に設定することを特徴とする。レジスタ部９４は、保持している基準閾値を、変更後の上限または下限の値に更新する。こうすることで、基準範囲を順次狭くしていき、調整を収束方向に向かわせることができる。より狭い範囲で、閾値が任意の幅だけの変動を検知でき、より安定した特性を得られる。より早い段階で、閾値の変化を捉えることができ、より安定した書込み／消去の繰返し特性が得られる。
【００８４】
また、図６に示してある電圧に、消去電圧を変化させ、その変化幅を、段階的に小さく設定している。このため、消去時の注入電荷の分布を書込み時の注入電荷分布に合致させることができる。
【００８５】
なお、上記実施形態では、予め設定されている調整幅に従って駆動用パルス電圧の調整を行なうようにしていたが、このことは必ずしも必須ではなく、たとえば駆動パルスの電圧を任意の調整幅で調整する手法を採ってもよい。このことは、後述する駆動パルスのパルス幅を制御する場合にも同様である。
【００８６】
予め設定されている調整幅を利用すると調整時間の短縮化を図ることができる。すなわち、調整幅を任意に設定すると、調整の開始当初は、幅を大きく取らなければならず、たとえば図６に示した例では、最終的な調整幅では、０．１Ｖ刻みにならないと、安定した閾値幅を確保できる消去、書込み条件にならない。このため、製造条件が安定してきて、素子の特性が予め予想されるときは、調整幅を、たとえば０．２Ｖ程度に小さく設定することで、早く安定した閾値幅を確保することができる効果が期待できる。一方、予め設定されている調整幅を利用する場合、想定していた調整幅では対処できないケースも生じ得る。このような場合には、逆に、任意の調整幅で調整する手法を採ると、調整時間が掛かるものの、デバイスの特性が予め想定できない場合にも対処可能になる。
【００８７】
＜＜第３実施形態；パルス幅制御への展開＞＞
上記説明は、消去電圧パルスや書込み電圧パルスの大きさを調整することで実現する仕組みを説明していたが、パルス印加時間（パルス長）を調整する、すなわちパルス幅制御とすることでも、上述同様に、注入領域を同一に合わせることができる。このため、パルス印加時間を調整する仕組みであっても、書込み／消去の繰返しを行なっても、注入領域で、十分電荷が打ち消し合うため、電荷が蓄積することなく、十分な書込みおよび消去が行なわれる。このため、書込みおよび消去後の閾値幅△Ｖthを一定で保つことができる。
【００８８】
＜＜第４実施形態；電流値での管理の展開＞＞
図７は、消去パルス電圧や書込みパルス電圧を適正化する際の管理手法の変形例（第４実施形態）を説明する図である。
【００８９】
上記説明は、消去電圧パルスや書込み電圧パルスの大きさを調整する際に、消去後や書込み後の閾値を測定し、この測定した閾値と、レジスタ部９４に設定した閾値の上限や下限と比較するようにしていたが、この変形例では、閾値に代えて電流値を用いる。
【００９０】
上記説明では、閾値Ｖthを求める際の具体的手順については説明していなかったが、閾値Ｖthを求めるには、メモリセルトランジスタのゲート電圧を少しずつ変えて、何回かの測定を行ない、ゲート電圧Ｖｇの変化特性から判断しないと得難いものである。つまり閾値Ｖthを１回の測定で取得することは事実上不可能である。
【００９１】
これに対して、たとえば図７に示すようなＶｇ（ゲート電圧）−Ｉds（ドレイン・ソース間電流）の特性線から分かるように、メモリセルの動作電流すなわちドレイン・ソース間電流Ｉdsを１回測定し、その測定電流値が閾値Ｖthに対応する基準値よりも大きいか小さいかを判定することで、現在の駆動パルスが適正電圧であるのかを判定することができる。よって上記図２や図５の処理において、閾値電圧を判定指標値としたステップに代えて、メモリセルの動作電流を判定指標値とした処理ステップとすることで、処理の高速化を実現できる。
【００９２】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００９３】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００９４】
たとえば、半導体記憶装置を工場などから出荷する際に、上述した調整（チューニング）を出荷前にも行ない、その条件をメモリに保持しておくようにしてもよい。実使用時には、調整後の駆動パルスの電圧およびパルス幅を示す情報をメモリか読み出して、その条件で駆動すればよい。こうすることで、使用開始時から最適な状態で半導体記憶装置を駆動することができる。
【００９５】
また、書込み／消去サイクルの都度調整を行なうことに限らず、所定サイクルごとにチェックして調整することとしてもよい。また、基準閾値については、上限および下限の情報を保持することに代えて、中央値を保持し、それに対して適度な幅を持たせるようにしてもよい。すなわち、中央値のみ保持し、上限や下限は適宜決めるようにしてもよい。
【図面の簡単な説明】
【００９６】
【図１】本発明に係る半導体記憶装置の一実施形態を示す回路ブロック図である。
【図２】消去駆動制御時における消去パルス電圧を適正化する手順の一例を示すフローチャートである。
【図３】上記処理の効果を説明するための図であって、書込みおよび消去での電荷注入領域の関係を示した図である。
【図４】上記方法を適用して消去パルス電圧を最適化する場合の、書込み消去繰返し特性の概念図である。
【図５】書込み駆動制御時における書込みパルス電圧を適正化する手順の一例を示すフローチャートである。
【図６】第１実施形態の変形例（第２実施形態）を説明する図である。
【図７】消去パルス電圧や書込みパルス電圧を適正化する際の管理手法の変形例（第４実施形態）を説明する図である。
【図８】一般的なベリファイ動作を説明する図である。
【図９】特許文献２，３に記載のベリファイ動作を説明する図である。
【図１０】従来の書込み／消去繰返し特性を示す図である。
【符号の説明】
【００９７】
１…半導体記憶装置、３…メモリセルアレイ部、５…駆動制御部、２０…ロウデコーダ部、３０…カラムデコーダ部、４０…入出力ＩＦ部、５０…駆動制御部、６０…アドレス設定部、７０…データ入出力部、８０…電圧発生部、９０…駆動パルス適正化処理部、９２…ベリファイ部、９４…レジスタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005044454.tif 000009
【図８】
2005044454.tif 000010
【図９】
2005044454.tif 000011
【図１０】
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