(57)【要約】【課題】保持用コンデンサを外付けしたホールド回路のコンデンサにつながる入力端子部から入るサージ電圧から内部回路を保護すると共に、コンデンサの保持電圧が保護回路により影響を受けないようにする。【解決手段】コンデンサとつながる集積回路の入力端子（Ｎ１）と電源電位（Ｖcc）との間に第１のＰＭＯＳトランジスタ（Ｑ３）をソースとゲートを電源電位に、ドレインを入力端子に接続して取り付け、入力端子と接地電位（ＧＮＤ）との間に第１のＰＭＯＳトランジスタと同一構造、同一サイズの第２のＰＭＯＳトランジスタ（Ｑ４）をソースとゲートを入力端子に、ドレインを接地電位に接続して取り付ける。【選択図】図１
2005228866.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のＰＭＯＳトランジスタ（Ｑ３）をソースとゲートを電源電位に、ドレインを該入力端子に接続して取り付け、前記入力端子と接地電位（ＧＮＤ）との間には前記第１のＰＭＯＳトランジスタと同一構造、同一サイズの第２のＰＭＯＳトランジスタ（Ｑ４）をソースとゲートを入力端子に、ドレインを接地電位に接続して取り付けたことを特徴とするホールド回路。
【請求項２】
アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のＮＭＯＳトランジスタ（Ｑ５）をドレインを電源電位に、ソースとゲートを該入力端子に接続して取り付け、前記入力端子と接地電位（ＧＮＤ）との間には前記第１のＮＭＯＳトランジスタと同一構造、同一サイズの第２のＮＭＯＳトランジスタ（Ｑ６）をドレインを前記入力端子に、ソースとゲートを前記接地電位に接続して取り付けたことを特徴とするホールド回路。
【請求項３】
請求項１に記載のホールド回路において、前記第１のＰＭＯＳトランジスタ（Ｑ３）と同一構造、同一サイズの第３のＰＭＯＳトランジスタ（Ｑ７）をソースとゲートを前記電源電位に、ドレインを前記入力端子に接続して追加取り付けしたことを特徴とするホールド回路。
【請求項４】
請求項２に記載のホールド回路において、前記第１のＮＭＯＳトランジスタ（Ｑ５）と同一構造、同一サイズの第３のＮＭＯＳトランジスタ（Ｑ８）をドレインを前記電源電位に、ソースとゲートを前記入力端子に接続して追加取り付けしたことを特徴とするホールド回路。
【請求項５】
請求項１に記載のホールド回路において、前記第２のＰＭＯＳトランジスタ（Ｑ４）と同一構造、同一サイズの第４のＰＭＯＳトランジスタ（Ｑ９）をソースとゲートを前記入力端子に、ドレインを接地電位に接続して追加取り付けしたことを特徴とするホールド回路。
【請求項６】
請求項２に記載のホールド回路において、前記第２のＮＭＯＳトランジスタ（Ｑ６）と同一構造、同一サイズの第４のＮＭＯＳトランジスタ（Ｑ１０）をドレインを前記入力端子に、ソースとゲートを接地電位に接続して追加取り付けしたことを特徴とするホールド回路。
【請求項７】
アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のダイオード（Ｄ１）をカソードを電源電位側にして取り付け、前記入力端子と接地電位（ＧＮＤ）との間には該第１のダイオードと同一構造、同一サイズの第２のダイオード（Ｄ２）をカソードを前記入力端子側にして取り付けたことを特徴とするホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ信号電圧を保持するホールド回路に係り、特に保持用コンデンサを集積回路外に取り付ける場合において、その取り付け端子付近に設ける静電気対策用の保護回路のリーク電流が保持電圧に与える影響を軽減する回路技術に関する。
【背景技術】
【０００２】
アナログ信号を一定時間ごとにサンプリングするサンプリング回路やアナログ信号の波高値を検出するピーク検出回路には通常、ホールド回路が組み込まれる。図８は、従来のホールド回路の一例である。このホールド回路１は、アナログ信号電圧を長時間保持することを目的として容量の大きいコンデンサＣ１を使用している。このためコンデンサＣ１は集積回路２に外付けされている。
【０００３】
アナログ電圧である入力信号Ｖinは、演算増幅器ＯＰ１を用いた非反転バッファ回路でバッファされ、ＭＯＳトランジスタを使用したアナログスイッチＳＷ１を経由して外付けのコンデンサＣ１に導かれる。ホールド信号HOLDがＨ（“ High"）レベルの期間中には、アナログスイッチＳＷ１が導通してコンデンサＣ１は入力信号Ｖinに追随して充電される。ホールド信号HOLDがＬ（“ Low "）レベルとなるとアナログスイッチＳＷ１は非導通（ＯＦＦ）となり、コンデンサＣ１はＬレベルになる直前の入力信号Ｖinの電圧を保持する。
【０００４】
このようなホールド回路１では、保持期間中におけるコンデンサＣ１の保持電圧の変化を可能な限り少なく抑える必要がある。保持電圧変動はコンデンサＣ１に流入する、あるいはコンデンサＣ１から流出するリーク電流により生ずる。アナログスイッチＳＷ１のリーク電流は、スイッチにリーク電流の少ないＭＯＳトランジスタを用いることで問題のないレベルまで低減することができる。
【０００５】
しかし、図８に示したようにコンデンサＣ１を外付けする場合には、集積回路２上のＭＯＳトランジスタを静電気等の外来サージ電圧による破壊から防止するために、コンデンサＣ１につながる入力端子Ｎ１近くに保護回路３が設けられるのが普通である。図中に示した保護回路３はその一例で、電源電位Ｖccと入力端子Ｎ１との間にＰＭＯＳトランジスタＱ１が、入力端子Ｎ１と接地電位ＧＮＤ間にＮＭＯＳトランジスタＱ２が接続されている。
【０００６】
トランジスタＱ１は、ソースとゲートが電源電位Ｖccに、ドレインが入力端子Ｎ１に接続されて逆方向に接続されたダイオードとして機能する。また、トランジスタＱ２は、ソースとゲートが接地電位ＧＮＤに、ドレインが入力端子Ｎ１に接続されて逆方向に接続されたダイオードとして機能する。
このような保護回路３が設けられている状態で、入力端子Ｎ１に電源電位Ｖcc以上の電圧が加わった場合には、トランジスタＱ１が導通して電源電位Ｖccに電流が流れ入力端子Ｎ１の電位上昇が抑制される。逆に、入力端子Ｎ１に接地電位ＧＮＤ以下の電圧が加わった場合には、トランジスタＱ２が導通して接地電位ＧＮＤから電流が流れ入力端子Ｎ１の負の電位上昇が抑制される。このようにして入力端子Ｎ１の電位変動範囲が制限されることにより、集積回路２上のアナログスイッチＳＷ１等の回路部品は静電気破壊から保護される。
【０００７】
ところで、このような保護回路３に使用されるトランジスタＱ１、Ｑ２は、大きなサージ電流に耐える必要からセル面積が大きく形成される。セル面積が大きいとそれらトランジスタのＯＦＦ時のリーク電流が増加する。そのＯＦＦ時のリーク電流は温度上昇と共に増加する特性を持つ。
る。反対にトランジスタＱ２のリーク電流は、コンデンサＣ１を放電させてその保持電圧を低下させる。トランジスタＱ１、Ｑ２のリーク電流の値が等しければ、それらは打ち消し合ってコンデンサＣ１の保持電圧に変化は生じない。しかし、トランジスタＱ１はＰＭＯＳトランジスタでありトランジスタＱ２はＮＭＯＳトランジスタであるために、特性の違いからそれらのリーク電流は等しくならない。
【０００８】
その結果、図８に示した従来のホールド回路１ではリーク電流のバランスが取れないために、保持時間が長い場合にはコンデンサＣ１の保持電圧が変動してしまうという問題がある。
【特許文献１】特開２００２−３４４２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は、保持用コンデンサを集積回路に外付けした構成のホールド回路において、その取り付け端子付近に設ける静電気対策用の保護回路がコンデンサの保持電圧に影響を与えないようにすることにある。
【課題を解決するための手段】
【００１０】
前記課題を達成するための請求項１に記載の発明は、アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のＰＭＯＳトランジスタ（Ｑ３）をソースとゲートを電源電位に、ドレインを該入力端子に接続して取り付け、前記入力端子と接地電位（ＧＮＤ）との間には前記第１のＰＭＯＳトランジスタと同一構造、同一サイズの第２のＰＭＯＳトランジスタ（Ｑ４）をソースとゲートを入力端子に、ドレインを接地電位に接続して取り付けたことを特徴とするホールド回路である。
【００１１】
このような構成のホールド回路によれば、入力端子にサージ電圧が加わったとしても第１、第２のＰＭＯＳトランジスタによって入力端子の正負の電位上昇が制限されるために、集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の１／２付近である場合には、第１、第２のＰＭＯＳトランジスタのオフリーク電流が互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１２】
また、請求項２に記載の発明は、アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のＮＭＯＳトランジスタ（Ｑ５）をドレインを電源電位に、ソースとゲートを該入力端子に接続して取り付け、前記入力端子と接地電位（ＧＮＤ）との間には前記第１のＮＭＯＳトランジスタと同一構造、同一サイズの第２のＮＭＯＳトランジスタ（Ｑ６）をドレインを前記入力端子に、ソースとゲートを前記接地電位に接続して取り付けたことを特徴とするホールド回路である。
【００１３】
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２のＮＭＯＳトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の１／２付近である場合には、第１、第２のＮＭＯＳトランジスタのオフリーク電流が互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１４】
また、請求項３に記載の発明は、請求項１に記載のホールド回路において、前記第１のＰＭＯＳトランジスタ（Ｑ３）と同一構造、同一サイズの第３のＰＭＯＳトランジスタ（Ｑ７）をソースとゲートを前記電源電位に、ドレインを前記入力端子に接続して追加取り付けしたことを特徴とする。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２、第３のＰＭＯＳトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の２／３付近である場合には、第１、第３のＰＭＯＳトランジスタのオフリーク電流の和と、第２のＰＭＯＳトランジスタのオフリーク電流とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１５】
また、請求項４に記載の発明は、請求項２に記載のホールド回路において、前記第１のＮＭＯＳトランジスタ（Ｑ５）と同一構造、同一サイズの第３のＮＭＯＳトランジスタ（Ｑ８）をドレインを前記電源電位に、ソースとゲートを前記入力端子に接続して追加取り付けしたことを特徴とする。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２、第３のＮＭＯＳトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の２／３付近である場合には、第１、第３のＮＭＯＳトランジスタのオフリーク電流の和と、第２のＮＭＯＳトランジスタのオフリーク電流とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１６】
また、請求項５に記載の発明は、請求項１に記載のホールド回路において、前記第２のＰＭＯＳトランジスタ（Ｑ４）と同一構造、同一サイズの第４のＰＭＯＳトランジスタ（Ｑ９）をソースとゲートを前記入力端子に、ドレインを接地電位に接続して追加取り付けしたことを特徴とする。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２、第４のＰＭＯＳトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の１／３付近である場合には、第１のＰＭＯＳトランジスタのオフリーク電流と、第２、第４のＰＭＯＳトランジスタのオフリーク電流の和とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１７】
また、請求項６に記載の発明は、請求項２に記載のホールド回路において、前記第２のＮＭＯＳトランジスタ（Ｑ６）と同一構造、同一サイズの第４のＮＭＯＳトランジスタ（Ｑ１０）をドレインを前記入力端子に、ソースとゲートを接地電位に接続して追加取り付けしたことを特徴とする。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２、第４のＮＭＯＳトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の１／３付近である場合には、第１のＮＭＯＳトランジスタのオフリーク電流と、第２、第４のＮＭＯＳトランジスタのオフリーク電流の和とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【００１８】
また、請求項７に記載の発明は、アナログ信号をアナログスイッチ（ＳＷ１）で開閉し該アナログスイッチがＯＦＦする直前のアナログ信号電圧をコンデンサ（Ｃ１）にて保持するホールド回路であって、前記アナログスイッチは集積回路（２）上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子（Ｎ１）と電源電位（Ｖcc）との間には第１のダイオード（Ｄ１）をカソードを電源電位側にして取り付け、前記入力端子と接地電位（ＧＮＤ）との間には該第１のダイオードと同一構造、同一サイズの第２のダイオード（Ｄ２）をカソードを前記入力端子側にして取り付けたことを特徴とするホールド回路である。
【００１９】
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第１、第２のダイオードによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の１／２付近である場合には、第１、第２のダイオードのオフリーク電流が互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１に本発明に係る第１の実施形態のホールド回路１ａの回路構成を示す。なお、図中、前述した図８と同一又は相当部分には同一符号が付してある。ホールド回路１ａは、集積回路２上に構成された回路部分と外付けの保持用コンデンサＣ１とから構成される。集積回路２上に構成される回路部分は、演算増幅器ＯＰ１とアナログスイッチＳＷ１と保護回路３ａとから構成される。
【００２１】
アナログの入力電圧Ｖinは、演算増幅器ＯＰ１の非反転入力端子に入力される。演算増幅器ＯＰ１の出力は反転入力端子に接続されており、演算増幅器ＯＰ１は増幅率１のバッファ回路を構成している。なお、このバッファ回路は必ず必要とするものではなく、入力電圧Ｖinを出力する前段回路の出力インピーダンスが十分に低ければ省略することができる。
【００２２】
演算増幅器ＯＰ１の出力電圧は、アナログスイッチＳＷ１の入力端子４に入力される。アナログスイッチＳＷ１は、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２とを並列接続して構成されている。ＮＭＯＳトランジスタＱ１１のＰ型の基板又はチャネルは通常、接地電位ＧＮＤに接続される。ＰＭＯＳトランジスタＱ１２のＮ型の基板又はチャネルは通常、電源電位Ｖccに接続される。
【００２３】
アナログスイッチＳＷ１の導通（ＯＮ）、非導通（ＯＦＦ）は、ホールド信号HOLDにより制御される。ＮＭＯＳトランジスタＱ１１のゲートには、ホールド信号HOLDが直接印加される。ＰＭＯＳトランジスタＱ１２のゲートには、ホールド信号HOLDをインバータＩＮ１で反転した信号が印加される。
アナログスイッチＳＷ１の出力端子５は、入力端子Ｎ１を経て外付けのコンデンサＣ１に接続されている。ホールド信号HOLDがＨレベルとなるとアナログスイッチＳＷ１は導通し、コンデンサＣ１の充電電圧は入力電圧Ｖinに追随して変化する。ホールド信号HOLDがＬレベルになると、アナログスイッチＳＷ１は非導通状態となる。コンデンサＣ１には、アナログスイッチＳＷ１が非導通（ＯＦＦ）となる直前の入力電圧Ｖinが保持電圧として保持される。
【００２４】
入力端子Ｎ１には、集積回路２に侵入してくる静電気等のサージ電圧から内部回路を保護するための保護回路３ａが接続されている。保護回路３ａは、同一構造、同一サイズの第１、第２のＰＭＯＳトランジスタＱ３、Ｑ４により構成される。トランジスタＱ３のソースとゲートは電源電位Ｖccに、ドレインは入力端子Ｎ１に接続されている。また、トランジスタＱ４のソースとゲートは入力端子Ｎ１に、ドレインは接地電位ＧＮＤに接続されている。
【００２５】
このような回路構成の下で入力端子Ｎ１に正のサージ電圧が加わった場合にはトランジスタＱ３が導通状態となり、サージ電流はトランジスタＱ３を通って電源電位Ｖccに流れる。これにより入力端子Ｎ１の正方向への電位上昇が抑制される。反対に入力端子Ｎ１に負のサージ電圧が加わった場合にはトランジスタＱ４が導通状態となり、接地電位ＧＮＤからトランジスタＱ４を通って入力端子Ｎ１に電流が流れる。これにより入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ａがこのような動作をすることにより、入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００２６】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の保持電圧が、電源電圧Ｖccの１／２である場合を考える。その場合にはトランジスタＱ３、Ｑ４のソース−ドレイン間、ゲート−ドレイン間には電源電圧Ｖccの１／２に相当する同じ電圧が加わり、ゲートとソース間はゼロＶである。この状態ではトランジスタＱ３、Ｑ４は共に非導通状態となる。しかし、非導通であっても２つのトランジスタのドレインからは僅かではあるがオフリーク電流が流出する。
【００２７】
前述したようにトランジスタＱ３、Ｑ４は同一構造、同一サイズの。そして２つのトランジスタの各電極間の電圧は上述のように全く同一である。従って、オフリーク電流の値は２つのトランジスタで同じ値となる。トランジスタＱ３のオフリーク電流はコンデンサＣ１を充電する。反対にトランジスタＱ４のオフリーク電流はコンデンサＣ１を放電させる。両者のオフリーク電流が等しいためコンデンサＣ１は充電も放電もしない。トランジスタＱ３から流出したオフリーク電流は、そのままトランジスタＱ４のオフリーク電流となって接地電位ＧＮＤに流出する。即ち、２つのオフリーク電流は、互いに打ち消しあってコンデンサＣ１の保持電圧に何らの影響も与えないことになる。
【００２８】
このように本実施形態のホールド回路１ａによれば、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ａによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの１／２付近である場合には、保護回路３ａを構成するトランジスタＱ３、Ｑ４のオフリーク電流が互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００２９】
（第２の実施形態）
図２に本発明に係る第２の実施形態のホールド回路１ｂの回路構成を示す。なお、図中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。
図２に示すホールド回路１ｂが図１に示したホールド回路１ａと異なる点は、保護回路３ｂの構成のみである。本実施形態における保護回路３ｂは、同一構造、同一サイズの第１、第２のＮＭＯＳトランジスタＱ５、Ｑ６により構成される。トランジスタＱ５のソースとゲートは入力端子Ｎ１に、ドレインは電源電位Ｖccに接続されている。また、トランジスタＱ６のソースとゲートは接地電位ＧＮＤに、ドレインは入力端子Ｎ１に接続されている。
【００３０】
このような回路構成の下で入力端子Ｎ１に正のサージ電圧が加わった場合にはトランジスタＱ５が導通状態となり、サージ電流はトランジスタＱ５を通って電源電位Ｖccに流れる。これにより入力端子Ｎ１の正方向への電位上昇が抑制される。反対に入力端子Ｎ１に負のサージ電圧が加わった場合にはトランジスタＱ６が導通状態となり、接地電位ＧＮＤからトランジスタＱ６を通って入力端子Ｎ１に電流が流れる。これにより入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｂがこのような動作をすることにより、第１の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００３１】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の保持電圧が、電源電圧Ｖccの１／２である場合を考える。その場合にはトランジスタＱ５、Ｑ６のソース−ドレイン間、ゲート−ドレイン間には電源電圧Ｖccの１／２に相当する同じ電圧が加わり、ゲートとソース間はゼロＶである。この状態ではトランジスタＱ５、Ｑ６は共に非導通状態となる。しかし、非導通であっても２つのトランジスタのソースからは僅かではあるがオフリーク電流が流出する。
【００３２】
前述したようにトランジスタＱ５、Ｑ６は同一構造、同一サイズを有する。そして２つのトランジスタの各電極間の電圧は上述のように全く同一である。従って、オフリーク電流の値は２つのトランジスタで同じ値となる。トランジスタＱ５のオフリーク電流はコンデンサＣ１を充電する。反対にトランジスタＱ６のオフリーク電流はコンデンサＣ１を放電させる。両者のオフリーク電流が等しいためコンデンサＣ１は充電も放電もしない。トランジスタＱ５から流出したオフリーク電流は、そのままトランジスタＱ６のオフリーク電流となって接地電位ＧＮＤに流出する。即ち、２つのオフリーク電流は、互いに打ち消しあってコンデンサＣ１の保持電圧に何らの影響も与えないことになる。
【００３３】
このように本実施形態のホールド回路１ｂによれば、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｂによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの１／２付近である場合には、保護回路３ｂを構成するトランジスタＱ５、Ｑ６のオフリーク電流が互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００３４】
（第３の実施形態）
図３に本発明に係る第３の実施形態のホールド回路１ｃの回路構成を示す。なお、図中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。図３に示すホールド回路１ｃが図１に示したホールド回路１ａと異なる点は、保護回路３ｃの構成のみである。
【００３５】
本実施形態における保護回路３ｃは、図１中の保護回路３ａに対してトランジスタＱ３と同一構造、同一サイズの第３のＰＭＯＳトランジスタＱ７を追加した構成となっている。トランジスタＱ７のソースとゲートは電源電位Ｖccに、ドレインは入力端子Ｎ１に接続されている。従って、トランジスタＱ７はトランジスタＱ３と全く同じ動作を行なう。
入力端子Ｎ１に正のサージ電圧が加わった場合には、トランジスタＱ３、Ｑ７が導通して入力端子Ｎ１の正方向への電位上昇が抑制される。入力端子Ｎ１に負のサージ電圧が加わった場合には、トランジスタＱ４が導通して入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｃがこのような動作をすることにより、第１の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００３６】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の保持電圧が、電源電圧Ｖccの２／３である場合を考える。その場合、トランジスタＱ３、Ｑ７のソース−ドレイン間には電源電圧Ｖccの１／３に相当する電圧が加わり、トランジスタＱ４のソース−ドレイン間には電源電圧Ｖccの２／３に相当する電圧が加わる。ゲート−ソース間は３つのトランジスタともにゼロＶである。この状態ではトランジスタＱ３、Ｑ４、Ｑ７は非導通状態となる。しかし、非導通であっても各トランジスタのドレインからは僅かではあるがオフリーク電流が流出する。
【００３７】
オフリーク電流の大きさはソース−ドレイン間の電圧にほぼ比例するので、トランジスタＱ４のオフリーク電流の値は、トランジスタＱ３、Ｑ７の各オフリーク電流の２倍となる。トランジスタＱ３、Ｑ７のドレインより入力端子Ｎ１に流出したオフリーク電流は、全てトランジスタＱ４のオフリーク電流となって接地電位ＧＮＤに流出する。従って、コンデンサＣ１の保持電圧は、トランジスタＱ３、Ｑ４、Ｑ７のオフリーク電流の影響を受けないことになる。
【００３８】
このように本実施形態のホールド回路１ｃによれば、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｃによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの２／３付近である場合には、保護回路３ｃを構成するトランジスタＱ３、Ｑ７のオフリーク電流の和と、トランジスタＱ４のオフリーク電流とが互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００３９】
（第４の実施形態）
図４に本発明に係る第４の実施形態のホールド回路１ｄの回路構成を示す。なお、図中、図２と同一又は相当部分には同一符号を付してその説明を繰り返さない。図４に示すホールド回路１ｄが図２に示したホールド回路１ｂと異なる点は、保護回路３ｄの構成のみである。
【００４０】
本実施形態における保護回路３ｄは、図２中の保護回路３ｂに対してトランジスタＱ５と同一構造、同一サイズの第３のＮＭＯＳトランジスタＱ８を追加した構成となっている。トランジスタＱ８のソースとゲートは入力端子Ｎ１に、ドレインは電源電位Ｖccに接続されている。従って、トランジスタＱ８はトランジスタＱ５と全く同じ動作を行なう。
入力端子Ｎ１に正のサージ電圧が加わった場合には、トランジスタＱ５、Ｑ８が導通して入力端子Ｎ１の正方向への電位上昇が抑制される。入力端子Ｎ１に負のサージ電圧が加わった場合には、トランジスタＱ６が導通して入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｄがこのような動作をすることにより、第２の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００４１】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の保持電圧が、電源電圧Ｖccの２／３である場合を考える。その場合、トランジスタＱ５、Ｑ８のドレイン−ソース間には電源電圧Ｖccの１／３に相当する電圧が加わり、トランジスタＱ６のドレイン−ソース間には電源電圧Ｖccの２／３に相当する電圧が加わる。ゲート−ソース間は３つのトランジスタともにゼロＶである。この状態ではトランジスタＱ５、Ｑ６、Ｑ８は非導通状態となる。しかし、非導通であっても各トランジスタのソースからは僅かではあるがオフリーク電流が流出する。
【００４２】
オフリーク電流の大きさはソース−ドレイン間の電圧にほぼ比例するので、トランジスタＱ６のオフリーク電流の値は、トランジスタＱ５、Ｑ８の各オフリーク電流の２倍となる。トランジスタＱ５、Ｑ８のソースより入力端子Ｎ１に流出したオフリーク電流は、全てトランジスタＱ６のオフリーク電流となって接地電位ＧＮＤに流出する。従って、コンデンサＣ１の保持電圧は、トランジスタＱ５、Ｑ６、Ｑ８のオフリーク電流の影響を受けないことになる。
【００４３】
このように本実施形態のホールド回路１ｄの場合も、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｄによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの２／３付近である場合には、保護回路３ｄを構成するトランジスタＱ５、Ｑ８のオフリーク電流の和と、トランジスタＱ６のオフリーク電流とが互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００４４】
（第５の実施形態）
図５に本発明に係る第５の実施形態のホールド回路１ｅの回路構成を示す。なお、図中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。図５に示すホールド回路１ｅが図１に示したホールド回路１ａと異なる点は、保護回路３ｅの構成のみである。
【００４５】
本実施形態における保護回路３ｅは、図１中の保護回路３ａに対してトランジスタＱ４と同一構造、同一サイズの第４のＰＭＯＳトランジスタＱ９を追加した構成となっている。トランジスタＱ９のソースとゲートは入力端子Ｎ１に、ドレインは電源電位Ｖccに接続されている。従って、トランジスタＱ９はトランジスタＱ４と全く同じ動作を行なう。
入力端子Ｎ１に正のサージ電圧が加わった場合には、トランジスタＱ３が導通して入力端子Ｎ１の正方向への電位上昇が抑制される。入力端子Ｎ１に負のサージ電圧が加わった場合には、トランジスタＱ４、Ｑ９が導通して入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｅがこのような動作をすることにより、第１の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００４６】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の保持電圧が、電源電圧Ｖccの１／３である場合を考える。その場合、トランジスタＱ４、Ｑ９のソース−ドレイン間には電源電圧Ｖccの１／３に相当する電圧が加わり、トランジスタＱ３のソース−ドレイン間には電源電圧Ｖccの２／３に相当する電圧が加わる。ゲート−ソース間は３つのトランジスタともにゼロＶである。この状態ではトランジスタＱ３、Ｑ４、Ｑ９は非導通状態となる。しかし、非導通であっても各トランジスタのドレインからは僅かではあるがオフリーク電流が流出する。
【００４７】
オフリーク電流の大きさはソース−ドレイン間の電圧にほぼ比例するので、トランジスタＱ３のオフリーク電流の値は、トランジスタＱ４、Ｑ９の各オフリーク電流の２倍となる。トランジスタＱ３のドレインより入力端子Ｎ１に流出したオフリーク電流は、トランジスタＱ４、Ｑ９のオフリーク電流となって接地電位ＧＮＤに流出する。従って、コンデンサＣ１の保持電圧は、トランジスタＱ３、Ｑ４、Ｑ９のオフリーク電流の影響を受けないことになる。
【００４８】
このように本実施形態のホールド回路１ｅによれば、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｅによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの１／３付近である場合には、保護回路３ｅを構成するトランジスタＱ３のオフリーク電流と、トランジスタＱ４、Ｑ９のオフリーク電流の和とが互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００４９】
（第６の実施形態）
図６に本発明に係る第６の実施形態のホールド回路１ｆの回路構成を示す。なお、図中、図２と同一又は相当部分には同一符号を付してその説明を繰り返さない。図６に示すホールド回路１ｆが図２に示したホールド回路１ｂと異なる点は、保護回路３ｆの構成のみである。
【００５０】
本実施形態における保護回路３ｆは、図２中の保護回路３ｂに対してトランジスタＱ６と同一構造、同一サイズの第４のＮＭＯＳトランジスタＱ１０を追加した構成となっている。トランジスタＱ１０のソースとゲートは接地電位ＧＮＤに、ドレインは入力端子Ｎ１に接続されている。従って、トランジスタＱ１０はトランジスタＱ６と全く同じ動作を行なう。
【００５１】
入力端子Ｎ１に正のサージ電圧が加わった場合には、トランジスタＱ５が導通して入力端子Ｎ１の正方向への電位上昇が抑制される。入力端子Ｎ１に負のサージ電圧が加わった場合には、トランジスタＱ６、Ｑ１０が導通して入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｆがこのような動作をすることにより、第２の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００５２】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の充電電圧が、電源電圧Ｖccの１／３である場合を考える。その場合、トランジスタＱ６、Ｑ１０のドレイン−ソース間には電源電圧Ｖccの１／３に相当する電圧が加わり、トランジスタＱ５のドレイン−ソース間には電源電圧Ｖccの２／３に相当する電圧が加わる。ゲート−ソース間は３つのトランジスタともにゼロＶである。この状態ではトランジスタＱ５、Ｑ６、Ｑ１０は非導通状態となる。しかし、非導通であっても各トランジスタのソースからは僅かではあるがオフリーク電流が流出する。
【００５３】
オフリーク電流の大きさはソース−ドレイン間の電圧にほぼ比例するので、トランジスタＱ５のオフリーク電流の値は、トランジスタＱ６、Ｑ１０の各オフリーク電流の２倍となる。トランジスタＱ５のソースより入力端子Ｎ１に流出したオフリーク電流は、全てトランジスタＱ６、Ｑ１０のオフリーク電流となって接地電位ＧＮＤに流出する。従って、コンデンサＣ１の保持電圧は、トランジスタＱ５、Ｑ６、Ｑ１０のオフリーク電流の影響を受けないことになる。
【００５４】
このように本実施形態のホールド回路１ｆの場合も、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｆによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの１／３付近である場合には、保護回路３ｆを構成するトランジスタＱ５のオフリーク電流と、トランジスタＱ６、Ｑ１０のオフリーク電流の和とが互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【００５５】
（第７の実施形態）
図７に本発明に係る第７の実施形態のホールド回路１ｇの回路構成を示す。なお、図中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。
図７に示すホールド回路１ｇが図１に示したホールド回路１ａと異なる点は、保護回路３ｇの構成のみである。本実施形態における保護回路３ｇは、同一構造、同一サイズの第１、第２のダイオードＤ１、Ｄ２により構成される。ダイオードＤ１のアノードは入力端子Ｎ１に、カソードは電源電位Ｖccに接続されている。ダイオードＤ２のアノードは接地電位ＧＮＤに、カソードは入力端子Ｎ１に接続されている。
【００５６】
入力端子Ｎ１に正のサージ電圧が加わった場合には、ダイオードＤ１が導通して入力端子Ｎ１の正方向への電位上昇が抑制される。入力端子Ｎ１に負のサージ電圧が加わった場合には、ダイオードＤ２が導通して入力端子Ｎ１の負方向への電位上昇が抑制される。保護回路３ｇがこのような動作をすることにより、第１の実施形態の場合と同様に入力端子Ｎ１につながる集積回路２内の回路部品は、静電気等のサージ電圧による破壊から防止される。
【００５７】
次に、入力端子Ｎ１にサージ電圧が加わっていない通常の動作状態を説明する。コンデンサＣ１の充電電圧が、電源電圧Ｖccの１／２である場合を考える。この場合、ダイオードＤ１、Ｄ２には、逆方向に電源電圧Ｖccの１／２に相当する同じ電圧が加わる。ダイオードＤ１、Ｄ２には逆方向のリーク電流が流れる。そのリーク電流は、ダイオードＤ１、Ｄ２が同一構造、同一サイズのために等しい値となる。
【００５８】
ダイオードＤ１のリーク電流は、そのままダイオードＤ２のリーク電流となって接地電位ＧＮＤに流出する。従って、コンデンサＣ１の保持電圧は何らの影響も受けないことになる。
このように本実施形態のホールド回路１ｇによれば、入力端子Ｎ１にサージ電圧が加わったとしても保護回路３ｇによって集積回路２内の回路部品が破壊から防止される。更に、コンデンサＣ１の保持電圧が電源電圧Ｖccの１／２付近である場合には、保護回路３ｇを構成するダイオードＤ１、Ｄ２リーク電流が互いに打ち消しあってコンデンサＣ１の保持電圧に影響を与えないという効果を奏する。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係るホールド回路の構成図である。
【図２】第２の実施形態に係るホールド回路の構成図である。
【図３】第３の実施形態に係るホールド回路の構成図である。
【図４】第４の実施形態に係るホールド回路の構成図である。
【図５】第５の実施形態に係るホールド回路の構成図である。
【図６】第６の実施形態に係るホールド回路の構成図である。
【図７】第７の実施形態に係るホールド回路の構成図である。
【図８】従来技術に係るホールド回路の構成の一例である。
【符号の説明】
【００６０】
図面中、１、１ａ〜１ｇはホールド回路、２は集積回路、３、３ａ〜３ｇは保護回路、Ｃ１はコンデンサ、Ｄ１は第１のダイオード、Ｄ２は第２のダイオード、ＧＮＤは接地電位、Ｎ１は入力端子、ＯＰ１は演算増幅器、Ｑ３は第１のＰＭＯＳトランジスタ、Ｑ４は第２のＰＭＯＳトランジスタ、Ｑ５は第１のＮＭＯＳトランジスタ、Ｑ６は第２のＮＭＯＳトランジスタ、Ｑ７は第３のＰＭＯＳトランジスタ、Ｑ８は第３のＮＭＯＳトランジスタ、Ｑ９は第４のＰＭＯＳトランジスタ、Ｑ１０は第４のＮＭＯＳトランジスタ、ＳＷ１はアナログスイッチ、Ｖccは電源電位を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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