(57)【要約】【課題】高速、高感度、低消費電力で広ダイナミックレンジのアナログ・デジタル変換をＣＣＤと同一チップ上で実現する。【解決手段】  Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、N段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有することを特徴とするアナログ・デジタル変換手段を用いる。特に衝突イオン化を用いた信号電荷量の乗算演算と非破壊の検出アンプの組み合わせにより、一定閾値を越えるまでの演算段数を求めることによって、対数特性を持つアナログ・デジタル変換を高感度に行うことができる。【選択図】        図２２
2005064307.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備えるアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項２】
該アナログ加算素子は一定の電位井戸内に満たされた一定の電荷量を電荷結合素子に注入する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項３】
該アナログ減算素子は電荷結合素子から一定の電位井戸内に電荷量を排出する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項４】
該アナログ乗算素子は高電界による衝突イオン化によって電荷結合素子内の転送電荷を一定の比率で増大する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項５】
該電荷検出素子は非破壊読み出し型アンプで構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項６】
該アナログ演算素子は電荷結合素子から一定の電位井戸内に電荷量を排出する方法の減算演算素子で構成され、該電荷検出素子は排出された電荷を検出するための破壊または非破壊読み出し型アンプで構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項７】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算または乗算のアナログ演算素子を備え、Ｌ段ごとに独立した余剰電荷排出ドレインと排出された電荷を検出するための電荷検出素子を備えるアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項８】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項９】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有し、該判定手段の出力信号を電荷転送残存段数に応じて遅延させる手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項１０】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有し、該判定手段の出力信号を電荷転送残存段数に応じて遅延させる手段を有し、該一定の閾値を越えるかどうかの判定が隣同士で異なる電荷検出段の位置を数値に変換する手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項１１】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有し、該一定の閾値を単一または複数の電荷検出段ごとに変更する手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項１２】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有し、該電荷結合素子内において閾値を設定するための電荷を信号電荷に隣接する電位井戸に存在させることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項１３】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、Ｎ段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備え、該電荷検出素子の出力が一定の閾値を越えるかどうかを判定する手段を有し、該判定手段の出力信号を一定時間保持する手段を有し、該一定の閾値を越えるかどうかの判定出力が隣接する判定手段の前回の出力と異なる電荷検出段の位置を数値に変換する手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
アナログ・デジタル変換および撮像装置。
【背景技術】
【０００２】
CCD型撮像素子はその小型、高感度、高精細の特徴により携帯型ムービー・カメラやデジタル・スチル・カメラ等のイメージ・センサとして広く用いられており、出力部には一般にフローティング・ディフュージョン・アンプが使用されている。
【０００３】
フローティング・ディフュージョン・アンプは相関２重サンプリングと組み合わせることにより高感度かつ低雑音が実現できるため、これまで広くＣＣＤ型撮像素子のオンチップ・アンプとして用いられてきた。
【０００４】
図１に一般に多く用いられているＣＣＤ型撮像素子の出力部の構成を示す。受光部１２で光電変換された信号電荷は水平ＣＣＤ １３へ送られ、水平ＣＣＤの最終段に接続されたフローティング・ディフュージョン・アンプ １４によって電荷電圧変換されて素子外部へ出力される。通常はこの後に前置増幅１５および相関２重サンプリング（CDS）を含むアナログ信号処理１６が行われた後にアナログ・デジタル変換１７が行われる。
【０００５】
図２にフローティング・ディフュージョン・アンプの構成を示す。フローティング・ディフュージョン・アンプは一般に電荷電圧変換を行う浮遊拡散容量（フローティング・ディフュージョン）部と電荷のリセットを行うリセット・トランジスタおよび出力インピーダンス変換を行う２ないし３段のソース・フォロワー・アンプで構成される。
【０００６】
図３にフローティング・ディフュージョン・アンプ部のタイミング・チャートを示す。まず時刻t1にリセット・トランジスタがオン状態となり、フローティング・ディフュージョン部が一定の電位に設定される。次に時刻t2においてリセット・トランジスタがオフ状態となりフローティング・ディフュージョン部が電気的にフローティングの状態になる。時刻t3において水平ＣＣＤから電荷がフローティング・ディフュージョン部に注入され、信号電荷に応じて電位が変化し、この電位がソース・フォロワー・アンプによってインピーダンス変換されて素子外部に出力される。
【０００７】
ところが、リセット時のフローティング・ディフュージョン部の電位は容量のスイッチングで発生するkTCノイズやリセット・ゲート下の電荷がフローティング・ディフュージョン部へ戻ることによって発生するパーティション・ノイズによって揺らぎが生じてしまう。そのため、リセット時の出力電位と信号電荷注入時の出力電位の差をアナログ演算する相関２重サンプリング法が一般に用いられている。
【０００８】
ただし、上記の相関２重サンプリング法を精度良く行うためには、リセット時の出力電位と信号電荷注入時の出力電位が一定時間一定になっていること、すなわち出力信号のほぼ平らな部分が一定時間持続することが必要となる。ところが、既存の技術でフローティング・ディフュージョン・アンプ部を作製すると、高解像度の撮像素子を高速に駆動した場合は図４に示すように出力波形のなまりが大きくなってしまう。出力信号においてほぼ平らなリセット部分と信号部分を得るには、リセット開始から次のリセット開始までの周期として少なくとも40ないし50 ナノ秒程度の時間が必要となる。
【０００９】
そのため、デジタル・スチル・カメラ等では読み出し時間を長くすることにより信号出力の周期を長くして、相関２重サンプリングを精度良く行う工夫がされている。
【００１０】
しかし、この方法は短い信号読出し時間が求められるハイビジョン等の高解像度ビデオ・カメラや高速撮影ムービー・カメラに適用することが難しく、不完全な相関２重サンプリングによるノイズが大きな問題となっている。
【００１１】
また、近年の半導体生産技術の進歩により高速のデジタル信号処理が可能になり、アナログ信号をデジタル信号に変換した後、画像処理や記録を行うことが主流となっている。これを行うためにはアナログ・デジタル変換が必須となるが、従来ＣＣＤ撮像素子では同一素子上にアナログ・デジタル変換手段を搭載することは作製工程および干渉ノイズ発生のために困難であった。
【００１２】
そのため、従来はアナログ信号を素子外部に出力した後、前置増幅、相関２重サンプリング、アナログ・デジタル変換等を行う必要が有った。これに伴い、素子内のソース・フォロワー・アンプの大きな消費電力、前置増幅器のノイズ等が問題となっている。
【００１３】
また、アナログ・デジタル変換手段が撮像素子と別の素子になることがシステムの小型化に大きな障害となっている。特に近年急速に普及しているカメラ搭載携帯電話では大きな問題となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように、従来の撮像素子ではフローティング・ディフュージョン・アンプのリセット・ノイズ、それを除去するための相関２重サンプリングによるノイズと速度、上記アンプの大きな消費電力、アナログ・デジタル変換素子が別に必要となることによる前置増幅器のノイズおよび大型化が問題となっていた。
【課題を解決するための手段】
【００１５】
Ｎ，Ｍ，ＬをＬ≦Ｎ及びＭ≦Ｎを満たす自然数とするとき、N段の電荷結合素子を備え、Ｍ段ごとに加算、減算または乗算のアナログ演算素子を備え、Ｌ段ごとに電荷検出素子を備えるアナログ・デジタル変換手段及び該変換手段を有する撮像装置により、高速、高感度、低消費電力で広ダイナミックレンジの電荷検出およびアナログ・デジタル変換手段を撮像素子と同一素子上に実現することができる。
【実施例１】
【００１６】
図５に本発明の第１の実施例を示す。本発明で提案するアナログ・デジタル変換手段は信号入力手段１００、信号処理用電荷結合素子（ＣＣＤ）１０１とアナログ演算手段１０２、電荷検出手段および閾値比較手段１０３から構成される。
【００１７】
これにデジタル回路で形成される出力遅延手段１０４、出力変化段数検出手段１０５、出力変化段数数値変換手段１０６を付加することにより、入力電荷数に対応する数値を出力することができる。デジタル回路部分の出力遅延手段、出力変化段数検出手段、出力変化段数数値変換手段は小型化を優先する場合はＣＣＤと同一チップ上に形成する方が好ましいが、作製工程の単純化を優先する場合はＣＣＤと異なるチップ上に形成しても良い。
【００１８】
図６に具体的な各手段の構成例を示す。信号入力手段１００としては、光によるエリア・センサやリニア・センサからの入力または電気信号による電荷注入等が考えられるが、図６ではエリア・センサの場合を示している。
【００１９】
エリア・センサは受光部および垂直ＣＣＤ１０８と水平ＣＣＤ１０９で構成されており、水平ＣＣＤの後段に本発明の信号処理用ＣＣＤ１０１が接続される。水平ＣＣＤと信号処理ＣＣＤの接続部あるいは水平ＣＣＤの初段に必要に応じて電荷入力手段１１０が接続されている。
【００２０】
信号処理用ＣＣＤ１０１にはアナログ演算手段１０２と電荷検出および閾値比較手段１０３が接続されている。アナログ演算手段としては加算、減算または乗算手段のいずれかが考えられる。
【００２１】
加算または減算手段としては、ゲート下の電位差を利用して一定量の電荷を注入あるいは排出する電荷入力・排出手段が一般的に用いられている。乗算手段としては高電界を生じさせて衝突イオン化によって電荷を増倍する方法が知られている。１１１は演算手段が加算の場合は電荷入力用ゲートとソースを乗算または減算の場合は電荷排出ドレインを表す。
【非特許文献１】J. Hyneccek, “CCM-A new low-noise charge carrier multiplier suitable for detection of charge in small pixel CCD,” IEEE Trans. Electron Devices, vol. 39, pp. 1972-1975, Aug. 1992.
【００２２】
受光部から水平CCDに転送された信号電荷は信号処理用CCDに転送される。この際、アナログ演算手段により信号電荷に加算、減算あるいは乗算が実行される。各演算ごとあるいは一定の間隔をあけて非破壊電荷検出アンプおよび閾値比較器１１２によって信号電荷が閾値より小さい場合は０が大きい場合は１が出力される。
【００２３】
閾値は電圧で与えてもよいし、電荷量を電位に変換して与えてもよい。電荷量を電位に変換して与える場合は、別にCCDを配置してもよいし、信号処理用CCDの信号と閾値比較用参照電荷量を交互に存在させるようにして比較を行ってもよい。以下は信号処理用CCD内に信号電荷と閾値比較用参照電荷を交互に存在させる方法について説明する。この方法を用いると、同一の電荷検出手段および閾値比較手段を用いて信号電荷と参照電荷を比較するので、極めて誤差の少ない比較が可能になる。
【００２４】
一般に水平CCDには各転送段に信号電荷が存在している。信号電荷を信号処理用CCDに転送する際に、信号処理用CCDの転送周波数を水平CCDの２倍にし、信号電荷と信号電荷の間に参照電荷を入力ゲート１１０より注入する。水平CCDを予め信号電荷に必要な段数の２倍の段数を用意できれば、入力ゲート１１０は水平CCDの初段に接続するように設けても構わない。この場合水平CCDと信号処理用CCDの転送周波数は同一となる。
【００２５】
一定の転送段数ごとに、信号電荷または参照電荷は演算により電荷量が変化する。演算が加算または減算の場合は入力または排出ゲート１１１による電荷の注入または排出によって一定量増減し、乗算の場合は衝突イオン化によって電荷量が一定の比率で増倍する。演算は信号電荷、参照電荷どちらに対しても行うことができるが、以下では信号電荷に対して行う場合について説明する。
【００２６】
信号電荷に加算または乗算の演算を行った場合、演算回数nと電荷数Qnの関係はQ0を初期電荷数とすると以下の式で表される。
加算：  Qn = Q0 + ΔQ * n                       （１）
乗算：  Qn = Q0 * α^n                          （２）
ただし ^ はべき乗を表し、ΔQは一回の電荷数増分を表し、αは衝突イオン化の一段あたりの増倍係数を表す。
【００２７】
これらQnとｎの関係をグラフにしたものが図８である。加算の場合は線型に増大し、乗算の場合は指数関数的に増大する。一定の値を超えると信号処理CCDが飽和してオーバーフロー・ドレインに電荷が排出されるため、ほぼ一定となる。
【００２８】
図７において閾値Qmと閾値に到達する演算回数mがわかれば、式（１）または（２）から初期電荷数Q0を求めることができる。すなわち
加算：  Q0 = Qm - ΔQ * m                       （３）
乗算：  Q0 = Qm * α^(-m)                        (４）
【００２９】
逆に閾値までの演算回数ｍは初期電荷数から
加算：  m = (Qm - Q0)/ΔQ                       （５）
乗算：  m = log(Qm/Q0)/log(α) 
= {log(Qm) - log(Q0)}/log(α)         （６）
したがって乗算の場合は閾値までの演算回数は初期電荷数の対数と線型な関係にあり、閾値までの演算回数を出力すれば、対数変換された出力になることがわかる。これらの関係をグラフにしたのが図８である。
【００３０】
出力Noutとしては電荷数が増大するに従って増大する方が望ましいので、（５）と（６）を以下のように変形しても良い。
加算：  Nout = Qm/ΔQ - m = Q0/ΔQ              （７）
乗算：  Nout = log(Qm)/log(α) - m + 1 
= log(Q0)/log(α) + 1              （８）
ただし Q0=0 の場合は Nout=0 とする。（７）と（８）の関係を示したのが図９である。減算の場合は加算の場合と同じと考えてよい。上の原理により、乗算の場合は加算減算と比べて大きなダイナミックレンジを得ることができる。
【００３１】
電荷検出には一例としてリング・ゲート型（文献２）あるいはフローティング・ゲート型（文献３）の非破壊読出しトランジスタによるソース・フォロワーを用いる。
【非特許文献２】R. J. Brewer, “A low noise CCD output amplifier,” IEDM Tech. Dig., pp. 610-612, 1978.
【非特許文献３】D. D. Wen, “Design and operation of a floating gate amplifier,” IEEE Journal of Solid-state Circuits, SC-9 (1), 1974.
【００３２】
図１０〜１２にそれぞれリング・ゲート型の図１３〜１５にフローティング・ゲート型の電荷検出部のレイアウト例を示す。図１０〜１２はリング・ゲート型トランジスタに電荷入力ゲートと電荷排出ドレインを付加した例を示す。加減算を行わない場合は各段ごとの電荷入力ゲートは無くても良い。
【００３３】
図１３〜１５はＣＣＤを単層のポリシリコンで形成した場合のフローティング・ゲート型トランジスタに電荷排出ドレインを付加した例を示している。単層を用いるのはフローティング・ゲートと隣接ゲートとの寄生容量を減らすためだが、寄生容量が問題とならなければ、２層ポリシリコン・ゲートを用いても良い。加算を行う場合はこれに電荷入力ゲートを付加しても良い。
【００３４】
また、電荷検出精度は落ちるが電荷排出ドレインに流れ込む電荷を検出しても良い。この場合、検出アンプは非破壊型で有る必要が無いので、フローティング・ディフュージョン・アンプを用いても良い。
【００３５】
リング・ゲート型アンプの特長はリセット・ノイズが無いことである。したがって相関２重サンプリングのような手法を用いる必要が無いので、高速で電荷量を検出することができる。
【００３６】
図１６，１７にリング・ゲート型の図１８にフローティング・ゲート型のソース・フォロワー・アンプの回路例を示す。リング・ゲート型の場合、図１６に示すように負荷のトランジスタはＰ型が望ましいが、プロセスの容易さを優先する場合は図１７のようにＮ型を用いても良い。
【００３７】
参照電荷を用いた信号電荷の閾値比較のためには例えば図１９のような回路を用いる。初段は電荷検出用非破壊読出しトランジスタによるソース・フォロワーであり、これに信号用スイッチと容量、参照電位用スイッチとインバーターが接続されており、バイアス電位はインバーターの閾値入力電位に自動的に設定される仕組みになっている。
【非特許文献４】Ｊ．メーバー、M. A. ジャック、 P. B. デニア著  “MOS LSI 設計入門”、産業図書、pp. 227-228、1986.
【００３８】
図２０に示すように、ＣＣＤの転送パルスをφ1とφ2（φ1がハイレベルのときに電荷検出部に対応するゲート下に電荷が転送される）、信号用スイッチとバイアス電位用スイッチのパルスをそれぞれφAとφBとすると、時刻t1において非破壊トランジスタが接続されるＣＣＤのゲートに参照電荷が転送され、φAとφBが同時にオン状態になることにより、インバーターの入力電位が出力電位と等しくなる値すなわち閾値電圧に設定され、コンデンサーの両端の電位差が閾値電圧と参照電荷に対応する電位との差に設定される。時刻t2において上記ＣＣＤのゲートに信号電荷が転送され、φAのみがオン状態になることにより、信号電荷と参照電荷の差に対応する電位差が、閾値電圧に加算されてインバーターに入力される。
【００３９】
電荷量（電子数）が大きいほど電荷検出ソース・フォロワーの出力電位が下がるので、信号電荷が参照電荷よりも大きければ、インバーターの入力電位は閾値電圧より小さくなってインバーターの出力端子にはハイレベルが出力される。
【００４０】
こうして演算ごとに電荷検出と閾値比較を行うと図６の電荷検出および閾値比較１０３の下に示すように、一つの信号電荷に対して例えば時系列に00000111のような出力が得られる（図６では一例として３ビットに相当する７段の演算および７段の電荷検出段を仮定している）。この出力をシフトレジスタ１１３等のデジタル遅延手段１０４を用いて演算段数に応じて遅延させることにより、最終の電荷検出および閾値比較出力と同時刻に得ることができる。
【００４１】
出力が０から１に変化する段数の情報のみが重要なので、０から１に変化する段数をインバーター１１４およびＡＮＤゲート１１５によって検出すると、000100のような出力が得られる。このとき初段の閾値判定出力が１の場合は０段目で閾値を超えたとみなすことができるので、上のＡＮＤ出力と同列に扱うことができる。１が存在する場所を数値に変換するために、多入力ＯＲゲート１１６を用いて数値化（エンコード）すると101（＝5）が得られる。場合によっては図２２に示すようなＭＯＳスイッチで構成された数値変換部１０６を用いてもよい。
【００４２】
必要に応じてこの値を反転すれば、図９に示したような電荷量の大小に応じた出力が得られる。
【００４３】
８ビットの出力を得たい場合は２５６段の、１０ビットの出力を得たい場合は１０２４段の演算および検出段を設ければよい。一般のＣＣＤエリア・センサの水平ＣＣＤでは２５万画素の場合で５００段程度、２００万画素で１６００段程度の転送段が存在するので、８ビット〜１０ビット程度の出力を得るための演算用ＣＣＤを同一チップ上に設けることはさほど難しくない。
【００４４】
遅延手段以降のデジタル処理部分は出力端子数より作製プロセスを優先する場合はＣＣＤと別のチップに形成しても良い。
【００４５】
このように、本発明を用いると、高速、高感度、低消費電力で広ダイナミックレンジのアナログ・デジタル変換がＣＣＤと同一チップ上で可能になる。
【００４６】
なお、本発明を撮像素子としてではなく、一般的なアナログ・デジタル変換素子単体として用いても良い。この場合、信号の入力は演算用ＣＣＤの初段に接続された電荷入力ゲートを用いて行えばよい。
【実施例２】
【００４７】
図２１に閾値判定手段以降のデジタル処理部分の第２の実施例を示す。本実施例で提案するアナログ・デジタル変換手段の前段部分は実施例１と同様、信号入力手段１００、信号処理用電荷結合素子（ＣＣＤ）１０１とアナログ演算手段１０２、電荷検出手段および閾値比較手段１０３から構成される。
【００４８】
これにデジタル回路で形成される閾値比較出力保持手段１１７、出力変化段数検出手段１０５、出力変化段数数値変換手段１０６および出力記憶手段１０４を付加することにより、入力電荷数に対応する数値を出力することができる。
【００４９】
図２２に具体的な構成例を示す。信号入力、信号処理用ＣＣＤ、アナログ演算、電荷検出および閾値判定手段は実施例１と同じである。
【００５０】
上記閾値判定を行った後に前回の判定結果との比較を行い、判定結果が隣接する判定手段の前回の判定結果と異なる検出段数を求める。これは、一つの信号電荷が一回のアナログ演算とともに一段分ずれた検出手段の位置に移動するためである。
【００５１】
図２２に示された電荷検出および閾値判定手段１０３の出力の数値0100111は、実施例１の場合と異なり、一つの信号電荷に対する出力ではなく、複数の信号電荷に対する同時刻の出力値の例を表している。
【００５２】
閾値判定出力保持手段１０５は例えば図２３に示すようなトランジスタのスイッチと容量で構成されるが、前回閾値判定した出力、例えば000011を保持していると仮定する。
【００５３】
現在の閾値判定出力と前回の前段の閾値判定出力を比較することにより、両者の間に行われたアナログ演算によって閾値を超えたかどうかを判断する。すなわち現在の閾値判定出力が１で前回の前段の閾値判定出力が０である部分を調べればよいので、前回の前段の閾値判定出力の否定と現在の閾値判定出力とのＡＮＤをとればよい。
【００５４】
また、初段の閾値判定出力が１の場合は最大出力とみなされ、０の場合は後段で判定を行うことになるので、上のＡＮＤ出力と同列に扱うことができる。上の例では、初段およびＡＮＤ出力をみると0100100となる。
【００５５】
出力が１となる検出段の段数が初期電荷量に対応するので、段数を数値に変換して記憶部１０４に記録する。検出段の段数を数値に変換するには図２２に示すようなＭＯＳトランジスタのスイッチで構成された数値変換部（エンコーダ）１０６を用いる。
【００５６】
記録部は一般的なランダム・アクセス・メモリでも構わないが、撮像素子上に形成する場合は、例えば図２４に示すような途中入力が可能なシフトレジスタを用い、図２５に示すようなパルスで駆動すれば、自動的に信号電荷の入力順と同じ順番で時系列のデジタル出力が得られる。
【００５７】
実施例１の場合はシフトレジスタの総段数はＣＣＤの電荷検出段数の２乗にほぼ比例するのに対して、本実施例の場合は両者が単に比例関係にあるので、ＣＣＤの電荷検出段数が多い場合は実施例１と比べてシフトレジスタの占有面積を小さくできる特長がある。
【００５８】
実施例１と同様、プロセスの容易さを優先する場合は閾値判定手段の後段のデジタル回路部分については、ＣＣＤと異なる素子上に形成してもよい。
【図面の簡単な説明】
【００５９】
【図１】従来の撮像装置の構成を示した図である。
【図２】従来のＣＣＤ撮像素子の出力部を示した図である。
【図３】従来のＣＣＤ撮像素子の駆動パルスと出力波形を示した図である。
【図４】従来のＣＣＤ撮像素子の高速に出力を行った場合の出力波形を示した図である。
【図５】本発明の実施例１によるアナログ・デジタル変換手段の構成を示した図である。
【図６】本発明の実施例１によるアナログ・デジタル変換手段の回路構成例を示した図である。
【図７】演算回数と信号電荷数の関係を示した図である。
【図８】初期電荷数と閾値までの演算回数の関係を示した図である。
【図９】初期電荷数と出力値の関係を示した図である。
【図１０】リング・ゲート型非破壊電荷検出部のレイアウト例を示した図である。
【図１１】リング・ゲート型非破壊電荷検出部Ａ−Ａ’断面を示した図である。
【図１２】リング・ゲート型非破壊電荷検出部Ｂ−Ｂ’断面を示した図である。
【図１３】フローティング・ゲート型非破壊電荷検出部のレイアウト例を示した図である。
【図１４】フローティング・ゲート型非破壊電荷検出部Ａ−Ａ’断面を示した図である。
【図１５】フローティング・ゲート型非破壊電荷検出部Ｂ−Ｂ’断面を示した図である。
【図１６】リング・ゲート型トランジスタとＰ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１７】リング・ゲート型トランジスタとＮ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１８】フローティング・ゲート型トランジスタとＮ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１９】ソース・フォロワー・アンプと閾値比較部を示した図である。
【図２０】ＣＣＤ駆動パルスと閾値比較部の駆動パルスを示した図である。
【図２１】本発明の実施例２によるアナログ・デジタル変換手段の構成を示した図である。
【図２２】本発明の実施例２によるアナログ・デジタル変換手段の回路構成例を示した図である。
【図２３】閾値比較出力一時保持部の構成例を示した図である。
【図２４】途中段入力が可能なシフトレジスタの構成例を示した図である。
【図２５】途中段入力が可能なシフトレジスタの駆動パルスを示した図である。
【符号の説明】
【００６０】
１０    撮像素子
１１    信号処理用素子
１２    受光部及び垂直CCD
１３    水平ＣＣＤ
１４    出力アンプ
１５    前置増幅
１６    ＣＤＳを含むアナログ処理
１７    アナログ・デジタル変換
２０    ＣＣＤ駆動パルスφ２
２１    ＣＣＤ駆動パルスφ１
２２    ＣＣＤアウトプット・ゲート
２３    フローティング・ディフュージョン
２４    リセット・トランジスタ
２５    リセット・ゲート
２６    リセット・ドレイン
２７    ソース・フォロワー・アンプ
２８    アンプ電源
２９    アンプ出力
１００    信号入力手段
１０１    信号処理用ＣＣＤ
１０２    アナログ演算手段
１０３    電荷検出および閾値比較
１０４    遅延手段
１０５    出力変化段数検出
１０６    変化段数数値化手段
１０７    電荷排出ドレイン
１０８    受光部および垂直ＣＣＤ
１０９    水平ＣＣＤ
１１０    電荷入力手段
１１１    電荷入力手段または電荷排出ドレイン
１１２    電荷検出アンプおよび閾値比較器
１１３    シフトレジスタ
１１４    インバーター
１１５    ANDゲート
１１６    多入力ＯＲゲート
１１７    前回閾値比較出力記憶
１１８    下位ビット出力
１１９    中位ビット出力
１２０    上位ビット出力
１２１    途中段で入力可能なシフトレジスタ
１２２    スイッチと容量で構成される１ビット・メモリ
１２３    電源電圧
１２４    記憶および時系列変換部
２００    アナログ演算ＣＣＤ電荷検出部
２０１    非破壊電荷検出ソース・フォロワー・アンプ
２０２    信号用スイッチ
２０３    カップリング容量
２０４    インバーター
２０５    インバーター動作点補正用フィードバック・スイッチ
２０６    出力
２１０    リング・ゲート型トランジスタ
２１１    ソース・フォロワー用Ｐ型負荷トランジスタ
２１２    ソース・フォロワー入力
２１３    ソース・フォロワー電源
２１４    ソース・フォロワー出力
２１５    ソース・フォロワー用Ｎ型負荷トランジスタ
２２０    フローティング・ゲート型トランジスタ
２２１    フローティング・ゲート・カップリング容量
２２２    フローティング・ゲート・リセット用トランジスタ
２２３    フローティング・ゲート・リセット用ゲート
２２４    フローティング・ゲート・リセット用ドレイン
２２５    フローティング・ゲート寄生容量
３００    アクティブ領域
３０１    第１入力ゲート
３０２    第２入力ゲート
３０３    第３入力ゲート
３０４    ＣＣＤ第１転送ゲート（一層目ポリシリコン）
３０５    ＣＣＤ第２転送ゲート（二層目ポリシリコン）
３０６    ＣＣＤ第３転送ゲート（一層目ポリシリコン）
３０７    ＣＣＤ第４転送ゲート（二層目ポリシリコン）
３０８    電荷排出用ゲート（二層目ポリシリコン）
３０９    リング・ゲート・トランジスタのソース・コンタクト
３１０    電荷排出ドレイン
３１１    リング・ゲート・トランジスタのソース
３１２    埋め込みチャネル
３１３    電荷入力ソース
３３０    電荷排出ドレイン
３３１    電荷排出ゲート
３３２    ＣＣＤ第１転送ゲート
３３３    ＣＣＤ第２転送ゲート
３３４    フローティング・ゲート
３３５    ＣＣＤ第３転送ゲート
３３６    フローティング・ゲート上部電位固定用ゲート
３３７    フローティング・ゲート電位検出用トランジスタ・ソース
３３８    フローティング・ゲート電位検出用トランジスタ・ドレイン
３３９    埋め込みチャネル
３４０    フローティング・ゲート・リセット用トランジスタ・ゲート
３４１    フローティング・ゲート・リセット用配線
３４２    フローティング・ゲート・リセット用トランジスタ・ドレイン
４００    信号入力
４０１    クロック入力
４０２    信号出力
４０３    MOSトランジスタ・スイッチ
４０４    信号一時保持用容量
４１０    シフトレジスタ１段分入力
４１１    シフトレジスタ中間入力
４１２    シフトレジスタ１段分出力
４１３    インバーター
４１４    中間入力用スイッチ
４１５    MOSトランジスタ・スイッチ
４１６    信号一時保持用容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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