(57)【要約】【課題】DRAM等のテスト時のアドレス数を減らしてテスト時間を短縮する。【解決手段】DRAM等のテストに際して、外部入力した書き込みデータあるいは内蔵したパターンデータを書き込んだ後、１行分のデータを読み出し、書き込みデータあるいは外部入力した参照データと比較することにより良否(Pass/Fail) 判定を行う。【選択図】    図７
2005100542.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、
前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、
前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、
外部から入力された任意の入力データを格納し、テスト時には前記セルアレイの１行分のデータを前記センスアンプ回路に設定する書き込みラッチ回路と、
テスト時に前記メモリセルアレイから前記センスアンプ回路に読み出された１行分のデータを格納する読み出しラッチ回路と、
前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第１の比較回路と、
前記第１の比較回路の比較結果を記憶する第１の比較結果レジスタ
とを具備することを特徴とする半導体記憶装置。
【請求項２】
メモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、
前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、
前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、
前記メモリセルアレイ内に配置され、前記センスアンプ回路と同じビット数の複数パターンデータを記憶可能な記憶部と、
テスト時に前記記憶部に記憶された複数のパターンデータからいずれか１つのパターンデータを選択指定するパターン選択用デコーダと、
前記パターン選択用デコーダにより選択指定されたパターンデータを格納し、前記セルアレイの１行分のデータとして前記センスアンプ回路に設定する書き込みラッチ回路と、
テスト時に前記セルアレイから前記センスアンプ回路に読み出された１行分のデータを格納する読み出しラッチ回路と、
前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第１の比較回路と、
前記第１の比較回路の比較結果を記憶する第１の比較結果レジスタ
とを具備することを特徴とする半導体記憶装置。
【請求項３】
あるテストサイクルで前記第１の比較結果レジスタに格納された内容が次のテストサイクルで転送され、これを格納する第２の比較結果レジスタと、
前記第１の比較結果レジスタに格納されている比較結果と前記第２の比較結果レジスタに格納されている比較結果を比較するための第２の比較回路と、
前記第２の比較回路の比較結果を格納する第３の比較結果レジスタと、
前記第１の比較結果レジスタの内容に基づいて前記メモリセルアレイのロウ不良の有無を判定するロウ不良判定回路と、
前記第２の比較結果レジスタの内容に基づいて前記メモリセルアレイのカラム不良の有無を判定するカラム不良判定回路と、
前記各判定回路の判定結果に基づいて、ロウ不良、カラム不良、ビット不良、チップ不良を判定する不良状況判定回路
とをさらに具備することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
テストサイクル毎に前記不良状況判定回路で得た判定情報を第１のヒューズラッチ回路に書き込んだ後、前記第１のヒューズラッチ回路から読み出したデータを第２のヒューズラッチ回路に書き込み、この後、前記第２のヒューズラッチ回路から読み出したデータを不良救済用の冗長回路の電気的ヒューズ素子の導通／非導通状態を制御するためのヒューズデータとして用いるヒューズ制御回路
をさらに具備することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体記憶装置のテストに際して、
入力データを書き込みラッチ回路に書き込み、前記書き込みラッチ回路のデータをセンスアンプ回路に転送し、メモリセルが行列状に配置されたメモリセルアレイ内に１行単位でデータを書き込む第１のステップと、
前記メモリセルアレイからデータを読み出す際に、前記書き込みラッチ回路の内容をそのままにし、あるいは、外部から入力した比較データに書き換え、前記メモリセルアレイからデータを１行単位で前記センスアンプ回路に読み出して読み出しラッチ回路に転送する第２のステップと、
前記読み出しラッチ回路の内容と前記書き込みラッチ回路の内容を比較し、比較結果を第１の比較結果レジスタに格納する第３のステップと、
前記第１の比較結果レジスタにあるテストサイクルで格納した内容を次のテストサイクルで第２の比較結果レジスタに転送して格納する第４のステップと、
前記第１の比較結果レジスタに格納されている比較結果と前記第２の比較結果レジスタに格納されている比較結果を第２の比較回路で比較し、比較結果を第３の比較結果レジスタに格納する第５のステップと、
前記第１の比較結果レジスタの内容に基づいて前記メモリセルアレイのロウ不良の有無を判定し、前記第２の比較結果レジスタの内容に基づいて前記メモリセルアレイのカラム不良の有無を判定する第６のステップ
とを具備することを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とそのテスト方法に関する。
【背景技術】
【０００２】
従来、ダイナミック型半導体メモリ(DRAM)等の製造時のテストに際して、メモリセルアレイの行列の全てのアドレス領域に対して順次に、データの書き込み／読み出しを行い、読み出しデータを外部のテスタに出力して良否(Pass/Fail) を判定していた。この場合、データ入出力線の数だけ一括して、つまり、データ入出力ビット数を単位としてテストを行っていた。なお、データ入出力線の数は、例えば512Mbit の汎用のDRAMでは４、８、１６、…であり、ロジックLSI に混載された例えば32MbitのDRAMでは１２８、…などである。
【０００３】
しかし、メモリの大容量化に伴って、アドレス領域が増加し、テスト時間が著しく増加するという問題があり、この問題が今後はさらに顕在化してくる。
【０００４】
なお、本願出願人は、例えば画像メモリに使用されるマルチポート型のダイナミック型半導体メモリ (Multi Port DRAM)において、書き込み動作時にメモリの１行に一括して画像データを転送するフラッシュライト機能を実現している（非特許文献１参照）。
【非特許文献１】東芝CMOSメモリデータブック,1996 年版, p92,（株）東芝発行
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したように従来のメモリは、大容量化に伴って、アドレス領域が増加し、テスト時間が増加するという問題があった。
【０００６】
本発明は上記の問題点を解決すべくなされたもので、テストするアドレス数を減らしてテスト時間を短縮し得る半導体記憶装置とそのテスト方法を提供することを目的とする。
【０００７】
また、本発明の他の目的は、テストに際して不良を検出した場合に、テストサイクル毎に不良内容をチップ内で自動的に判定し、その不良部に対し冗長回路のセルで置き換えることが可能な半導体記憶装置とそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置の第１の態様は、メモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、外部から入力された任意の入力データを格納し、テスト時には前記セルアレイの１行分のデータを前記センスアンプ回路に設定する書き込みラッチ回路と、テスト時に前記メモリセルアレイから前記センスアンプ回路に読み出された１行分のデータを格納する読み出しラッチ回路と、前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第１の比較回路と、前記第１の比較回路の比較結果を記憶する第１の比較結果レジスタとを具備することを特徴とする。
【０００９】
本発明の半導体記憶装置の第２の態様は、メモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されている行線と、前記メモリセルアレイの同一列のメモリセルに共通に接続されている列線と、前記メモリセルアレイの任意の行および列を選択するための行デコーダおよび列デコーダと、前記メモリセルアレイの列の数と同数設けられたセンスアンプ回路と、前記メモリセルアレイ内に配置され、前記センスアンプ回路と同じビット数の複数のパターンデータを記憶可能な記憶部と、テスト時に前記記憶部に記憶された複数のパターンデータからいずれか１つのパターンデータを選択指定するパターン選択用デコーダと、前記パターン選択用デコーダにより選択指定されたパターンデータを格納し、前記セルアレイの１行分のデータとして前記センスアンプ回路に設定する書き込みラッチ回路と、テスト時に前記セルアレイから前記センスアンプ回路に読み出された１行分のデータを格納する読み出しラッチ回路と、前記書き込みラッチ回路に格納されているデータと前記読み出しラッチ回路に格納されているデータを比較するための第１の比較回路と、前記第１の比較回路の比較結果を記憶する第１の比較結果レジスタとを具備することを特徴とする。
【００１０】
本発明の半導体記憶装置のテスト方法は、半導体記憶装置のテストに際して、入力データを書き込みラッチ回路に書き込み、前記書き込みラッチ回路のデータをセンスアンプ回路に転送し、メモリセルが行列状に配置されたメモリセルアレイ内に１行単位でデータを書き込む第１のステップと、前記メモリセルアレイからデータを読み出す際に、前記書き込みラッチ回路の内容をそのままにし、あるいは、外部から入力した比較データに書き換え、前記メモリセルアレイからデータを１行単位で前記センスアンプ回路に読み出して読み出しラッチ回路に転送する第２のステップと、前記読み出しラッチ回路の内容と前記書き込みラッチ回路の内容を比較し、比較結果を第１の比較結果レジスタに格納する第３のステップと、前記第１の比較結果レジスタにあるテストサイクルで格納した内容を次のテストサイクルで第２の比較結果レジスタに転送して格納する第４のステップと、前記第１の比較結果レジスタに格納されている比較結果と前記第２の比較結果レジスタに格納されている比較結果を第２の比較回路で比較し、比較結果を第３の比較結果レジスタに格納する第５のステップと、前記第１の比較結果レジスタの内容に基づいて前記メモリセルアレイのロウ不良の有無を判定し、前記第２の比較結果レジスタの内容に基づいて前記メモリセルアレイのカラム不良の有無を判定する第６のステップとを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、テストするアドレス数を減らしてテスト時間を短縮し得る半導体記憶装置とそのテスト方法を提供することができる。また、本発明によれば、テストに際して不良を検出した場合に、テストサイクル毎に不良内容をチップ内で自動的に判定し、その不良部に対し冗長回路のセルで置き換えることが可能な半導体記憶装置とそのテスト方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るDRAMの一部を示している。
【００１３】
図１において、１０はメモリセルが行列状に配列されたメモリセルアレイ(Cell Array)であり、このメモリセルアレイの同一行のメモリセルに共通に行線（ワード線、図示せず）が接続されており、同一列のメモリセルに共通に列線（ビット線、図示せず）が接続されている。
【００１４】
１１はメモリセルアレイの任意の行を選択するための行デコーダ(Row Decoder) 、１２はメモリセルアレイの列の数と同数設けられたセンスアンプ回路(S/A) 、１３はメモリセルアレイの任意の列を選択するための列セレクタ(Column Selector) であり、列デコーダ(Column Decoder)により選択制御される。
【００１５】
１４はセンスアンプ回路１２と同数設けられ、外部から入力された任意の入力データを格納し、テスト時にはメモリセルアレイ１１の１行分のデータをセンスアンプ回路に設定する書き込みラッチ回路(Write Latch; W.L)、１５はセンスアンプ回路１２と同数設けられ、テスト時にメモリセルアレイからセンスアンプ回路１２に読み出された１行分のデータを格納する読み出しラッチ回路(Read Latch; R.L) である。
【００１６】
前記センスアンプ回路１２、書き込みラッチ回路１４および読み出しラッチ回路１５は、それぞれ例えばフリップフロップ回路で構成されている。
【００１７】
１６は書き込みラッチ回路１４に格納されているデータと読み出しラッチ回路１５に格納されているデータを比較し、比較結果（一致／不一致）をPass/Fail 信号として出力するための比較回路である。１７は比較回路１６の比較結果を記憶する比較結果レジスタ（Pass/Fail レジスタ）である。
【００１８】
なお、前記メモリセルアレイ１１の各列線に対応するセンスアンプ回路１２、書き込みラッチ回路１４および読み出しラッチ回路１５の相互間接続を制御するスイッチ素子群（図示せず）が設けられている。
【００１９】
このスイッチ素子群は、それぞれ例えばＭＯＳトランジスタからなり、以下のようなものである。
【００２０】
（１）メモリセルアレイ１０の各列の列線に対応するセンスアンプ回路１２を選択的に接続するために第１のスイッチ素子が設けられている。この第１のスイッチ素子は、テスト時には、メモリセルアレイ１０から読み出された１行分のデータの全カラムのセンスアンプ回路１２に入力させるように制御され、通常動作時には、メモリセルアレイ１０から読み出された選択対象セルのデータを対応するセンスアンプ回路１２に入力させるように制御される。
【００２１】
（２）書き込みラッチ回路１４を対応するセンスアンプ回路１２に選択的に接続するために第２のスイッチ素子が設けられている。この第２のスイッチ素子は、テスト時には書き込みラッチ回路１４に格納されている１行分のデータの全てを全カラムのセンスアンプ回路１２に入力させるように制御され、通常動作時には、一部の書き込みラッチ回路１４を対応するセンスアンプ回路１２に選択的に接続するように制御される。
【００２２】
（３）センスアンプ回路１２を対応する読み出しラッチ回路１５に選択的に接続するために第３のスイッチ素子が設けられている。この第３のスイッチ素子は、テスト時にはセンスアンプ回路１２に読み出された１行分のデータの全てを読み出しラッチ回路１５に入力させるように制御され、通常動作時には、一部のセンスアンプ回路１２を対応する読み出しラッチ回路１５に選択的に接続するように制御される。
【００２３】
（４）書き込みラッチ回路１４および読み出しラッチ回路１５を第１の比較回路１６に選択的に接続するために第４のスイッチ素子が設けられている。この第４のスイッチ素子は、少なくともテスト時には書き込みラッチ回路１４および読み出しラッチ回路１５を比較回路１６に接続するように制御される。
【００２４】
図２は、図１中の比較回路１６の一具体例を示している。
【００２５】
この比較回路は、書き込みラッチ回路１４に格納されているデータと読み出しラッチ回路１５に格納されているデータを各ビット毎に比較し、不一致時に"H" レベルを出力する排他的論理和回路(EX-OR) １６１と、この排他的論理和回路(EX-OR) １６１の各ビット毎の比較出力を受けてPass/Fail 信号をPass/Fail(P/F)レジスタ１７に出力するノア回路１６２とからなる。
【００２６】
次に、第１の実施形態に係るメモリのテスト時の動作例（テスト方法）について、図１および図２を参照しながら説明する。
【００２７】
（動作例１）
まず、データの書き込み動作に際して、入力データを書き込みラッチ回路１４に書き込み、書き込みラッチ回路１４のデータをセンスアンプ回路１２に転送し、この後、セルアレイ内に１行単位でデータを書き込む。
【００２８】
次に、データの読み出し動作に際して、読み出し動作に先立って、前記入力データと同じデータを再び外部から入力して書き込みラッチ回路１４に比較データとして書き込む（書き替える）。この後、セルアレイ内の選択した１行分のデータをセンスアンプ回路１２に読み出して読み出しラッチ回路１５に転送する。
【００２９】
そして、書き込みラッチ回路１４の内容と読み出しラッチ回路１５の内容を比較回路１６で比較し、結果をPass/Fail レジスタ１７に格納する。この後、Pass/Fail レジスタ１７の内容を外部のテスタ（図示せず）から読み出す。
【００３０】
（動作例２）
動作例２は、前述した動作例１と比べて、読み出し動作に先立って書き込みラッチ回路１４の内容を比較データに書き替えることをしないで、予め書き込み動作に際して書き込みラッチ回路１４に書き込んだデータを保持しておいて比較データとして用いる点が異なり、その他は同じである。
【００３１】
したがって、上記したDRAMのテスト時の各動作例１，２によれば、１行分のデータを同時にテストすることができるので、前述した従来例のメモリのテスト時の動作例と比べて、テスト時間を大幅（列アドレス数がＭの場合には１／Ｍ）に短縮することができる。
【００３２】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るDRAMの一部を示している。
【００３３】
このDRAMは、第１の実施形態に係るDRAMと比べて以下の点が異なり、その他は同じである。
【００３４】
（１）センスアンプ回路１２と同じビット数のパターンデータを複数記憶した記憶部（本例ではPattern ROM ）３１がメモリセルアレイ１０内に付加され、テスト時に記憶部３１の複数のパターンデータからいずれか１つを選択指定するパターン選択用デコーダ（本例ではPattern ROM Decoder ）３２が付加されている。
【００３５】
前記Pattern ROM ３１は、パターンデータ毎に、メモリセルアレイ１０の各列線と第１電位Vdd （"High"レベル）または第２電位GND （"Low" レベル）にＭＯＳトランジスタ（図示せず）が接続されてあり、パターンデータの選択指定時に当該パターンデータに対応する各列のＭＯＳトランジスタがオン状態に制御されて各列毎に"H"レベルまたは"L"レベルが設定されるように構成されている。
【００３６】
（２）書き込みラッチ回路１４は、テスト時には、Pattern ROM Decoder ３２により選択されたパターンデータを格納し、セルアレイの１行分のデータとしてセンスアンプ回路１２に設定する。
【００３７】
上記第２の実施形態に係るDRAMにおいても、前述した第１の実施形態に係るDRAMのテスト時の動作例に準じた動作が可能である。
【００３８】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るDRAMの一部を示している。
【００３９】
このDRAMは、第２の実施形態に係るDRAMと比べて以下の点が異なり、その他は同じである。
【００４０】
（１）記憶部（例えば固定Data用ROM ）４１およびパターン選択用デコーダ（Decoder ）４２は、メモリセルアレイ１０の領域外に配設されており、テスト時に、パターン選択用Decoder ４２が記憶部４１の複数のパターンデータからいずれか１つのパターンデータを選択指定する。
【００４１】
（２）テスト時に、パターン選択用デコーダ４２により選択されたパターンデータを書き込みラッチ回路１４に格納し、このパターンデータをセルアレイ１０の１行分のデータとしてセンスアンプ回路１２に設定する。
【００４２】
上記第３の実施形態に係るDRAMにおいても、前述した第１の実施形態に係るDRAMのテスト時の動作例に準じた動作が可能である。
【００４３】
＜第４の実施形態＞
図５は、本発明の第４の実施形態に係るDRAMの一部を示している。
【００４４】
このDRAMは、第１の実施形態のDRAMと比べて以下の点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４５】
（１）メモリセルアレイ１０の領域外に記憶部４１ａおよびパターン選択用デコーダ（Decoder ）４２が配設されており、記憶部４１ａは外部から入力する複数のパターンデータを記憶するRAM が用いられており、テスト時には、パターン選択用Decoder ４２が記憶部４１ａの複数のパターンデータからいずれか１つを選択指定する。
【００４６】
上記第４の実施形態に係るDRAMにおいても、前述した第１の実施形態に係るDRAMのテスト時の動作例に準じた動作が可能である。しかも、記憶部４１ａのRAM に任意のパターンデータを記憶することができるので、任意のパターンデータでテストを実施することができる。
【００４７】
＜第５の実施形態＞
図６は、本発明の第５の実施形態に係るDRAMの一部を示している。
【００４８】
このDRAMは、第１の実施形態に係るDRAMと比べて、メモリセルアレイ１０はｎ（正の整数、本例ではｎ＝４）個のサブセルアレイ１０１〜１０４に分割され、センスアンプ回路１２はメモリセルアレイ１０の列数と同数設けられているが、書き込みラッチ回路１４、読み出しラッチ回路１５および比較回路１６は、センスアンプ回路１２の数のｎ分の１の数だけ設置されており、サブセルアレイを選択指定するエリアデコーダ(Area Decoder)５０が付加されている点が異なり、その他は同じである。
【００４９】
ここで、書き込みラッチ回路１４は、外部から入力された任意の入力データを格納し、テスト時にはエリアデコーダ５０により選択指定されたサブセルアレイの１行分のデータを当該サブセルアレイに対応するセンスアンプ回路１２に設定する。また、読み出しラッチ回路１５は、テスト時にはエリアデコーダ５０により選択指定されたサブセルアレイから対応するセンスアンプ回路１２に読み出された１行分のデータを格納する。そして、１行分のテスト終了後にロウ不良の判定を行う。
【００５０】
上記第５の実施形態に係るDRAMにおいても、前述した第１の実施形態に係るDRAMのテスト時の動作例に準じた動作が可能である。
【００５１】
＜第６の実施形態＞
図７は、本発明の第６の実施形態に係るDRAMの一部を示している。
【００５２】
このDRAMは、第１の実施形態に係るDRAMと比べて以下の点が異なり、その他は同じである。
【００５３】
（１）書き込みラッチ回路１４に格納されているデータと読み出しラッチ回路１５に格納されているデータを比較するための第１の比較回路１６およびこの第１の比較回路１６の比較結果を格納する第１の比較結果レジスタ(Reg) １７のほかに、第２の比較結果レジスタ２１と、第２の比較回路２２と、第３の比較結果レジスタ２３、Pass/Fail （不良有無）およびロウ(Row) 不良判定回路２４、カラム(Column)不良判定回路２５、不良状況（ロウ不良，カラム不良、ビット不良、チップ不良）判定回路２６が付加されている。
【００５４】
第２の比較結果レジスタ２１は、第１の比較結果レジスタ１７にあるテストサイクルで記憶した内容が次のテストサイクルで転送され、これを格納する。第２の比較回路２２は、第１の比較結果レジスタ１７の内容と第２の比較結果レジスタ２１の内容をビット毎に比較する。第３の比較結果レジスタ２３は、第２の比較回路２２の比較結果を格納する。
【００５５】
図８（ａ）、（ｂ）は、図７中のPass/Fail およびロウ不良判定回路２４の一具体例を示している。
【００５６】
Pass/Fail 判定回路部２４ａは、第１の比較回路１６の比較結果（Pass bit="L"、Fail bit="H"）を格納している第１の比較結果レジスタ１７の各ビット毎の出力をノア回路２４１で受け、Pass/Fail 信号（Pass="H"、Fail="L"）を出力する。
【００５７】
Row 不良判定回路部２４ｂは、第１の比較結果レジスタ１７に格納されている比較結果（Pass bit="L"、Fail bit="H"）を複数グループに分割し、各グループ毎にビット出力をナンド回路２４２で受けて一致状況を検知し、さらに、各ナンド回路２４２の出力の一致状況を検知することによってロウ不良の有無を判定する。
【００５８】
図９は、図７中のカラム不良判定回路２５の一具体例を示している。
【００５９】
このカラム不良判定回路は、第３の比較結果レジスタ２３に格納されている比較結果（第１の比較結果レジスタ１７の内容と第２の比較結果レジスタ２１の内容のビット毎の比較結果）をナンド回路２５１で受け、カラム不良の有無を判定する。
【００６０】
図１０は、図７中の不良状況判定回路２６がテストサイクル毎に判定動作と判定結果を書き込む動作の時間経過を表わす。
【００６１】
表１は、不良状況判定回路２６による判定方法を説明するために示す。
【表１】
2005100542.tif 000003
表１中、1 はPass，0 はFailを表わす。
【００６２】
図７中の不良状況判定回路２６は、Pass/Fail の判定結果（Pass/Fail St. ）、ロウ不良判定結果（Row St. ）、カラム不良判定結果（Col. St.）に基づいて、チップ状況（Chip Status ）として、Pass、Row 不良、Column不良、Bit 不良を判定し、判定結果を出力する。表１中では、Bit 不良の救済はColumnよりもRow を優先させる場合を示している。
【００６３】
上記第６の実施形態に係るDRAMにおいても、前述した第１の実施形態に係るDRAMのテスト時の動作例に準じて、以下に述べるような動作が可能である。
【００６４】
（動作例３）
まず、データの書き込み動作に際して、入力データを書き込みラッチ回路１４に書き込み、このデータをセンスアンプ回路１２に転送し、この後、セルアレイ１０内に１行単位でデータを書き込む。
【００６５】
次に、あるテストサイクルでRow Address A （行Ａ）のデータの読み出し動作に際して、読み出し動作に先立って、前記入力データと同じデータを再び外部から入力して書き込みラッチ回路１４に比較データとして書き込む。この後、セルアレイ内の選択した１行分（行Ａ）のデータをセンスアンプ回路１２に読み出し、このデータを読み出しラッチ回路１５に転送する。
【００６６】
そして、書き込みラッチ回路１４の内容と読み出しラッチ回路１５の内容を第１の比較回路１６で比較し、結果を第１の比較結果レジスタ１７に格納する。この場合、行Ａのデータをいくつかに分割し、第１の比較結果レジスタ１７の内容に基づいて行Ａ内での不良ビットの有無の判定（ロウ不良の判定）を行う。
【００６７】
次のテストサイクルでRow Address B （行Ｂ）のアクセスに移ると、第１の比較結果レジスタ１７に記憶されている内容を第２の比較結果レジスタ２１に転送して格納する。そして、セルアレイ内の選択した１行分（行Ｂ）のデータをセンスアンプ回路１２に読み出し、このデータを読み出しラッチ回路１５に転送する。そして、書き込みラッチ回路１４の内容と読み出しラッチ回路１５の内容を第１の比較回路１６で比較し、結果を第１の比較結果レジスタ１７に格納する。この場合、行Ｂのデータをいくつかに分割し、第１の比較結果レジスタ１７の内容に基づいて行Ｂ内での不良ビットの有無の判定（ロウ不良の判定）を行う。
【００６８】
次に、第１の比較結果レジスタ１７に格納されている比較結果と第２の比較結果レジスタ２１に格納されている比較結果を第２の比較回路２２で比較し、同じ列に不良ビットが発生しているか否かの判定を行い、結果を第３の比較結果レジスタ２３に格納する。
【００６９】
Pass/Fail およびロウ不良判定回路２４のPass/Fail 判定回路部は、第１の比較結果レジスタ１７に格納されている比較結果に基づいてPass/Fail を判定し、判定結果としてPass/Fail 信号（Pass="H"、Fail="L"）を出力する。
【００７０】
Pass/Fail およびロウ不良判定回路２４のロウ不良判定回路部は、第１の比較結果レジスタ１７に格納されている比較結果に基づいてロウ不良の有無を判定し、判定結果としてRow St. 信号を出力する。
【００７１】
カラム不良判定回路２５は、第３の比較結果レジスタ２３に格納されている比較結果に基づいてカラム不良の有無を判定し、判定結果としてCol.St. 信号を出力する。
【００７２】
不良状況判定回路２６は、Pass/Fail の判定結果（Pass/Fail St. ）、ロウ不良判定結果（Row St. ）、カラム不良判定結果（Col.St. ）に基づいて、Pass、ロウ不良，カラム不良、ビット不良、チップ不良のチップ状況（Chip Status ）をテストサイクル毎に判定し、判定結果を出力する。
【００７３】
したがって、上記した動作例３によれば、１行分のデータを同時にテストすることができるので、前述した従来例のメモリのテスト時の動作例と比べて、テスト時間を大幅（列アドレス数がＭの場合には１／Ｍ）に短縮することができる。
【００７４】
しかも、良品、ロウ不良，カラム不良、ビット不良、チップ不良の不良状況をテストサイクル毎に判定し、判定結果を出力することができる。また、ビット不良の場合は、テストサイクル毎に不良ビットアドレス情報が得られるので、外部テスタのFail Address Memory が不要となる、換言すれば、Fail Address Memory を備えていない外部テスタを使用してもテストが可能になる。
【００７５】
（動作例４）
動作例４は、前述した動作例３と比べて、図１０中に示したように、不良状況判定回路２６で得られた不良状況判定情報が書き込み回路によってテストサイクル(Cycle1,Cycle2,Cycle3,…）毎にヒューズラッチ（Fuse Latch）回路（図示せず）に書き込まれ、その後、ヒューズラッチ回路の記憶データが読み出され、冗長回路のレーザビーム溶断用のヒューズ素子（図示せず）を溶断制御するヒューズデータ(Fuse Data) として用いられる点が異なり、その他は同じである。
【００７６】
したがって、上記した動作例４によれば、前述した動作例３と同様の効果が得られるほか、不良状況判定回路で得られた不良状況情報に基づいて不良救済が可能になる。
【００７７】
（第５の動作例）
図１１は、第６の実施形態に係るDRAMにおける動作例５で必要とする構成を概略的に示している。
【００７８】
図１１中、２７は書き込み回路、２８１は第１のロウヒューズラッチ（Row Fuse Latch1 ）回路、２９１は第１のカラムヒューズラッチ（カラム Fuse Latch1）回路、２８２は第２のロウヒューズラッチ（Row Fuse Latch2 ）回路、２９２は第２のカラムヒューズラッチ（カラム Fuse Latch2）回路である。
【００７９】
動作例５では、図１１に示すように、Row. Col. Bit 不良識別ロジック部（不良状況判定回路）２６で得られた不良状況情報が、書き込み回路２７によって第１のロウヒューズラッチ（Row Fuse Latch1 ）回路２８１および第１のカラムヒューズラッチ（カラム Fuse Latch1）回路２９１に書き込まれる。この後、第１のロウヒューズラッチ回路２８１および第１のカラムヒューズラッチ回路２９１の記憶データが読み出されて第２のロウヒューズラッチ（Row Fuse Latch2 ）回路２８２および第２のカラムヒューズラッチ（カラム Fuse Latch2）回路２９２に書き込まれる。第２のロウヒューズラッチ回路２８２および第２のカラムヒューズラッチ回路２９２に書き込まれたデータは、例えばリダンダンシー回路の電気的ヒューズ素子（図示せず）をオフ制御するためのアンチ・ヒューズ・プログラム・データ(Anti Fuse Program Data)として用いられる。
【００８０】
したがって、上記した動作例５によれば、前述した動作例４と同様の効果が得られるほか、不良状況情報に基づいて不良救済が可能になる。
【００８１】
＜第７の実施形態＞
第７の実施形態に係るDRAMは、第６の実施形態に係るDRAMと比べて、カラム不良判定の際に一度に比較したい行の数だけ行内データ比較結果格納用の比較結果レジスタを増やす（図示せず）点が異なり、その他は同じである。
【００８２】
したがって、上記第７の実施形態によれば、前述した第６の実施形態と同様の効果が得られ、カラム不良の有無をより正確に判定することが可能になる。
【００８３】
＜第８の実施形態＞
図１２は、本発明の第８の実施形態に係るDRAMの一部を示している。
【００８４】
このDRAMは、第６の実施形態に係るDRAMと比べて、（１）メモリセルアレイの一行単位の読み出しデータを２個の読み出しラッチ回路（Read Latch）１５１、１５２に交互に格納し、それらを第１の比較回路１６で比較する点、（２）メモリセルアレイの行毎に第１の比較回路１６で得られた比較結果を交互に格納するための複数（本例では２個）の比較結果レジスタ１７１，１７２が設けられ、それぞれに対応してPass/Fail の判定およびロウ不良の有無の判定を行う判定回路２４が設けられている点、（３）第２の比較回路２２は、上記の比較結果レジスタ１７１，１７２の内容を比較する点が異なり、その他は同じである。
【００８５】
そして、行毎に得られた比較結果を比較結果レジスタ１７１，１７２に交互に格納し、この比較結果レジスタ１７１，１７２の内容に基づいてPass/Fail の判定およびロウ不良の有無の判定を行い、判定結果を第３の比較結果レジスタ２３に格納することができる。この場合、Row A からの読み出しデータを例えば比較結果レジスタ１７１に格納し、Row Bからの読み出しデータを比較結果レジスタ１７２に格納し、Row C 以後の各Row からの読み出しデータを比較結果レジスタ１７１，１７２に交互に格納する。
【００８６】
したがって、上記第８の実施形態によれば、前述した第６の実施形態と同様の効果が得られ、第２の比較結果レジスタ２１が不要になる。
【００８７】
＜第９の実施形態＞
第９の実施形態のDRAMは、図７を参照して前述した第６の実施形態に係るDRAMと比べて、不良状況判定回路２６で得られた判定結果（Pass、ロウ不良、カラム不良、ビット不良、チップ不良の有無）を図７中に示すようにステータスレジスタ(Status Reg.) ２７に格納し、必要に応じてステータスレジスタ２７の内容を外部に読み出すことを可能にしている点が異なり、その他は同じである。
【００８８】
したがって、第９の実施形態によれば、前述した第６の実施形態と同様の効果が得られるほか、必要に応じて判定結果（Pass、ロウ不良、カラム不良、ビット不良、チップ不良の有無）を外部に読み出すことが可能になる。
【００８９】
＜第１０の実施形態＞
第１０の実施形態に係るDRAMは、図７を参照して前述した第６の実施形態に係るDRAMと比べて、図６を参照して前述した第５の実施形態に係るDRAMと同様に、メモリセルアレイがｎ（正の整数）個のサブセルアレイに分割されており、センスアンプ回路１２はメモリセルアレイ１０の列数と同数設けられているが、書き込みラッチ回路１４、読み出しラッチ回路１５および比較回路１６は、センスアンプ回路１２の数のｎ分の１の数だけ設置されており、サブセルアレイを選択指定するエリアデコーダ５０が付加されている点が異なり、その他は同じである。
【００９０】
ここで、書き込みラッチ回路１４は、外部から入力された任意の入力データを格納し、テスト時にはエリアデコーダ５０により選択指定されたサブセルアレイの１行分のデータを当該サブセルアレイに対応するセンスアンプ回路１２に設定する。また、読み出しラッチ回路１５は、テスト時にはエリアデコーダ５０により選択指定されたサブセルアレイから対応するセンスアンプ回路１２に読み出された１行分のデータを格納する。そして、１行分のテスト終了後にロウ不良の判定を行う。
【００９１】
第１０の実施形態に係るDRAMにおいても、前述した第６の実施形態に係るメモリのテスト時の動作例に準じた動作が可能である。
【００９２】
したがって、上記第１０の実施形態によれば、前述した第６の実施形態と同様の効果が得られるほか、書き込みラッチ回路１４、読み出しラッチ回路１５および比較回路１６の個数を減らすことが可能になる。
【産業上の利用可能性】
【００９３】
本発明は、前記DRAMに限らず、SRAM等の他のメモリにも適用することができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係るDRAMの一部を示すブロック図。
【図２】図１中の比較回路の一具体例を示す回路図。
【図３】本発明の第２の実施形態に係るDRAMの一部を示すブロック図。
【図４】本発明の第３の実施形態に係るDRAMの一部を示すブロック図。
【図５】本発明の第４の実施形態に係るDRAMの一部を示すブロック図。
【図６】本発明の第５の実施形態に係るDRAMの一部を示すブロック図。
【図７】本発明の第６の実施形態に係るDRAMの一部を示すブロック図。
【図８】図７中のPass/Fail およびロウ不良判定回路の一具体例を示す回路図。
【図９】図７中のカラム不良判定回路の一具体例を示を示す回路図。
【図１０】図７中の不良状況判定回路がテストサイクル毎に判定動作と判定結果を書き込む動作の時間経過を表わす図。
【図１１】第６の実施形態に係るDRAMにおける動作例５で必要とする構成を概略的に示すブロック図。
【図１２】本発明の第８の実施形態に係るDRAMの一部を示すブロック図。
【符号の説明】
【００９５】
１０…メモリセルアレイ(Cell Array)、１１…行デコーダ(Row Decoder) 、１２…センスアンプ回路(S/A) 、１３…列セレクタ(Column Selector) 、１４…書き込みラッチ回路(Write Latch; W.L)、１５…読み出しラッチ回路(Read Latch; R.L) 、１６…第１の比較回路、１７…第１の比較結果レジスタ（Pass/Fail レジスタ）、２１…第２の比較結果レジスタ、２２…第２の比較回路、２３…第３の比較結果レジスタ、２４…Pass/Fail およびロウ不良判定回路、２５…カラム不良判定回路、２６…不良状況判定回路、２７…ステータスレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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