(57)【要約】【課題】  電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号を生成でき、且つ回路の集積化が可能なパワーオンリセット回路を提供する。【解決手段】  本発明のパワーオンリセット回路は、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、前記電源と前記第１のｐチャネルＭＯＳトランジスタのソースとの間に接続された第１の抵抗体と、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第１のインバータと、前記第１のインバータの出力端子と接続されたパワーオンリセット信号出力端子と、を有することを特徴とする。【選択図】図１
2005039635.tif 000002
【特許請求の範囲】
【請求項１】
ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、前記電源と前記第１のｐチャネルＭＯＳトランジスタのソースとの間に接続された第１の抵抗体と、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第１のインバータと、前記第１のインバータの出力端子と接続されたパワーオンリセット信号出力端子と、を有することを特徴とするパワーオンリセット回路。
【請求項２】
ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、ゲート、ソース及び基板が前記電源に接続され、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第２のｐチャネルＭＯＳトランジスタと、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第１のインバータと、前記第１のインバータの出力端子と接続されたパワーオンリセット信号出力端子と、を有することを特徴とするパワーオンリセット回路。
【請求項３】
ドレインが接地され、ゲートが前記電源に接続され、基板及びソースが前記第１のインバータの入力端子に接続された第３のｐチャネルＭＯＳトランジスタを更に有することを特徴とする請求項１又は請求項２に記載のパワーオンリセット回路。
【請求項４】
ゲート、ドレイン及び基板が接地され、ソースが前記第１のインバータの入力端子に接続された第１のｎチャネルＭＯＳトランジスタを更に有することを特徴とする請求項１又は請求項２に記載のパワーオンリセット回路。
【請求項５】
前記第１のインバータの出力端子と前記パワーオンリセット信号出力端子との間に所定の時間幅を有するパルスを発生するパルス発生回路を挿入したことを特徴とする請求項１から請求項４のいずれかの請求項に記載のパワーオンリセット回路。
【請求項６】
前記パルス発生回路は、入力端子が前記第１のインバータの出力端子に接続された第２のインバータと、ゲートが前記第２のインバータの出力端子に接続され、ソース及び基板が接地された第２のｎチャネルＭＯＳトランジスタと、前記第２のｎチャネルＭＯＳトランジスタのドレインと接地電位との間に接続されたコンデンサと、前記電源と前記第２のｎチャネルＭＯＳトランジスタのドレインとの間に接続された第２の抵抗体と、２つの入力端子が前記第２のｎチャネルＭＯＳトランジスタのドレイン及び前記第１のインバータの出力端子にそれぞれ接続され、出力端子が前記パワーオンリセット信号出力端子に接続されたＮＡＮＤ回路と、を有することを特徴とする請求項５に記載のパワーオンリセット回路。
【請求項７】
前記第１のインバータの出力端子と前記パワーオンリセット信号出力端子との間に挿入され、２つの入力端子が前記電源及び前記第１のインバータの出力端子にそれぞれ接続され、出力端子が前記パワーオンリセット信号出力端子に接続されたＮＡＮＤ回路を更に有することを特徴とする請求項１から請求項４のいずれかの請求項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
パワーオンリセット回路は、電源投入直後にシステムのリセット及びデータの初期化を行う必要があるデジタルシステムに搭載される。
図９、図１０及び図１１を用いて従来例のパワーオンリセット回路を説明する。図９に従来例のパワーオンリセット回路の回路図を示す。従来例のパワーオンリセット回路では、電源電位ＶＤＤと接地電位ＶＳＳとの間に抵抗体３０とコンデンサ１０とが直列接続されている。抵抗体３０とコンデンサ１０との接続点Ｎａに、インバータ４０の入力端子が接続されている。ＡＮＤ回路２０の２つの入力端子はインバータ４０の出力端子と電源電位ＶＤＤとにそれぞれ接続され、ＡＮＤ回路２０の出力端子はパワーオンリセット信号出力端子に接続される。ＡＮＤ回路２０の出力端子はパワーオンリセット信号ＰＯＮを出力する。パワーオンリセット信号ＰＯＮはＨレベルでアクティブである（パワーオンリセット信号ＰＯＮがＨレベルの時、パワーオンリセット信号ＰＯＮを入力する外部回路がリセットされる。）。インバータ４０は、ｐチャネルＭＯＳトランジスタ（図示しない）及びｎチャネルＭＯＳトランジスタ（図示しない）から構成される。インバータ４０のスレッショルド電位は電源電位ＶＤＤの半分としている。
【０００３】
図１０は、電源が比較的急峻に立ち上がった場合の従来例のパワーオンリセット回路の動作を示す電圧波形図である。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形を示す。ＶＧＳは、インバータ４０を構成するｐチャネルＭＯＳトランジスタのゲート−ソース間の閾値電圧である。（ｂ）は、パワーオンリセット信号ＰＯＮの波形を示す。
【０００４】
時刻０に電源投入後、電源電位ＶＤＤは０から上昇し時刻ｔｅに最大値Ｖｅに達する。コンデンサ１０は抵抗体３０を介して充電されていき、接続点Ｎａの電位Ｖａは電源電位ＶＤＤより遅れて上昇していく。コンデンサ１０が充電されるまでの時定数は、コンデンサ１０の容量と抵抗体３０の抵抗値との積で決定される。
【０００５】
時刻０からｔ４までは、インバータ４０を構成するｐチャネルＭＯＳトランジスタのゲートの電位Ｖａとソースの電位ＶＤＤの電位差（ゲート−ソース間の電位差（ＶＤＤ−Ｖａ））が閾値電圧ＶＧＳよりも小さいため、インバータ４０の出力はＬレベルにある。従って、ＡＮＤ回路２０の出力はＬレベルとなり、パワーオンリセット信号ＰＯＮは出力されない。時刻ｔ４以降は、インバータ４０を構成するｐチャネルＭＯＳトランジスタのゲート−ソース間の電圧（ＶＤＤ−Ｖａ）が閾値電圧ＶＧＳを超えるので、インバータ４０の出力はＨレベルになる。従って、ＡＮＤ回路２０の２つの入力端子は共にＨレベルになり、パワーオンリセット信号ＰＯＮがＨレベルになる。時刻ｔ５に、インバータ４０の入力電位（接続点Ｎａの電位Ｖａ）が電源電位ＶＤＤの半分（ＶＤＤ／２）に達する（スレッショルド電位に達する）。時刻ｔ５以降は、インバータ４０の出力はＬレベルとなるので、パワーオンリセット信号ＰＯＮはＬレベルになる。
なお、ＡＮＤ回路２０を使用しない回路構成とし、インバータ４０の出力信号をパワーオンリセット信号ＰＯＮとしても良い。
【０００６】
図１１は、電源が緩やかに立ち上がった場合の従来例のパワーオンリセット回路の動作を示す電圧波形図である。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形を示す。（ｂ）は、パワーオンリセット信号ＰＯＮの波形を示す。電源電位ＶＤＤが立ち上がるまでの時間ｔｅが図１０（ａ）に比べて非常に長く、コンデンサ１０が充電されるまでの時定数が電源の立ち上がりまでの時間と同程度である。接続点Ｎａの電位Ｖａは電源電位ＶＤＤに追随して上昇していく。従って、インバータ４０を構成するｐチャネルＭＯＳトランジスタのゲート−ソース間の電圧（ＶＤＤ−Ｖａ）が閾値電圧ＶＧＳを超えず、パワーオンリセット信号ＰＯＮは常にＬレベルとなる。
更に、図９に示した従来例のパワーオンリセット回路には、コンデンサ１０が含まれているため、ＬＳＩ全体の面積を小さくできないという問題があった。
【０００７】
特開平７−１５３０８号公報に開示されたパワーオンリセット回路は、フリップフロップを用い、電源電圧が非常に緩やかに立ち上がった場合にもパワーオンリセット信号を安定してアクティブに出来る。しかしフリップフロップは、ＬＳＩ上で大きな面積を占めるため、回路の集積化の妨げとなっていた。
【０００８】
【特許文献１】特開平７−１５３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記従来の課題を解決するもので、電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号がアクティブになるパワーオンリセット回路を提供することを目的とする。
本発明は、電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号がアクティブになり、且つ回路の集積化が可能なパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は以下の構成を有する。請求項１に記載の発明は、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、前記電源と前記第１のｐチャネルＭＯＳトランジスタのソースとの間に接続された第１の抵抗体と、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第１のインバータと、前記第１のインバータの出力端子と接続されたパワーオンリセット信号出力端子と、を有することを特徴とするパワーオンリセット回路である。
第１のインバータの入力端子の電位は、電源電位の立ち上がりが完了する前に第１のｐチャネルＭＯＳトランジスタの閾値電圧に到達し、一定になる。この時、第１のインバータの入力端子の電位は第１のインバータのスレッショルド電位を超えており、第１のインバータはＬレベルを出力する。その後、電源電位が更に上昇し、一定になった第１のインバータの入力端子の電位が第１のインバータのスレッショルド電位を下回った時、第１のインバータの出力がＬレベルからＨレベルに変化する。従って、電源電位の立ち上がり時間に関わらず、第１のインバータの出力をパワーオンリセット信号として利用できる。
本発明のパワーオンリセット回路は、コンデンサを使用しないので回路全体の集積化が可能である。
【００１１】
請求項２に記載の発明は、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、ゲート、ソース及び基板が前記電源に接続され、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第２のｐチャネルＭＯＳトランジスタと、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第１のインバータと、前記第１のインバータの出力端子と接続されたパワーオンリセット信号出力端子と、を有することを特徴とするパワーオンリセット回路である。
本発明のパワーオンリセット回路は、トランジスタのみから構成されているので、安価で集積度に優れたパワーオンリセット回路を提供できる。
【００１２】
請求項３に記載の発明は、ドレインが接地され、ゲートが前記電源に接続され、基板及びソースが前記第１のインバータの入力端子に接続された第３のｐチャネルＭＯＳトランジスタを更に有することを特徴とすることを特徴とする請求項１又は請求項２に記載のパワーオンリセット回路である。
本発明のパワーオンリセット回路は、瞬断後の電源の再立ち上げ時にも正確にパワーオンリセット信号を生成できる。
【００１３】
請求項４に記載の発明は、ゲート、ドレイン及び基板が接地され、ソースが前記第１のインバータの入力端子に接続された第１のｎチャネルＭＯＳトランジスタを更に有することを特徴とする請求項１又は請求項２に記載のパワーオンリセット回路である。
本発明のパワーオンリセット回路は、瞬断後の電源の再立ち上げ時にも正確にパワーオンリセット信号を生成できる。
【００１４】
請求項５に記載の発明は、前記第１のインバータの出力端子と前記パワーオンリセット信号出力端子との間に所定の時間幅を有するパルスを発生するパルス発生回路を挿入したことを特徴とする請求項１から請求項４のいずれかの請求項に記載のパワーオンリセット回路である。
本発明のパワーオンリセット回路は、パワーオンリセット信号の時間幅を所定幅に設定するためのパルス発生回路を有する。従って、パワーオンリセット信号の時間幅を適切に設定することにより、動作電源電圧の許容範囲が狭いＬＳＩ又はパワーオンリセット信号の時間幅の最小値が規定されているＬＳＩ（例えばマイクロコンピュータ）にパワーオンリセット回路を接続した場合にも、パワーオンリセット回路はそのＬＳＩを確実にリセットできる。
【００１５】
請求項６に記載の発明は、前記パルス発生回路は、入力端子が前記第１のインバータの出力端子に接続された第２のインバータと、ゲートが前記第２のインバータの出力端子に接続され、ソース及び基板が接地された第２のｎチャネルＭＯＳトランジスタと、前記第２のｎチャネルＭＯＳトランジスタのドレインと接地電位との間に接続されたコンデンサと、前記電源と前記第２のｎチャネルＭＯＳトランジスタのドレインとの間に接続された第２の抵抗体と、２つの入力端子が前記第２のｎチャネルＭＯＳトランジスタのドレイン及び前記第１のインバータの出力端子にそれぞれ接続され、出力端子が前記パワーオンリセット信号出力端子に接続されたＮＡＮＤ回路と、を有することを特徴とする請求項５に記載のパワーオンリセット回路である。
本発明のパワーオンリセット回路は、パワーオンリセット信号の時間幅を、パルス発生回路を構成するコンデンサの容量及び／又は第２の抵抗体の抵抗値によって設定できる。
【００１６】
請求項７に記載の発明は、前記第１のインバータの出力端子と前記パワーオンリセット信号出力端子との間に挿入され、２つの入力端子が前記電源及び前記第１のインバータの出力端子にそれぞれ接続され、出力端子が前記パワーオンリセット信号出力端子に接続されたＮＡＮＤ回路を更に有することを特徴とする請求項１から請求項４のいずれかの請求項に記載のパワーオンリセット回路である。
本発明のパワーオンリセット回路は、電源電位が第１のｐチャネルＭＯＳトランジスタの閾値電圧に初めて達したときにパワーオンリセット信号を生成し、その後、電源電位が更に上昇し、一定になった第１のインバータの入力端子の電位が第１のインバータのスレッショルド電位を下回った時、パワーオンリセット信号の生成を停止する。
【００１７】
本発明のパワーオンリセット回路は、電源電位の立ち上がり時間によらず確実にパワーオンリセット信号を生成できるという作用を有する。
【発明の効果】
【００１８】
本発明によれば、電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号を生成するパワーオンリセット回路を実現できるという有利な効果が得られる。
本発明によれば、電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号を生成し、且つ回路の集積化が可能なパワーオンリセット回路を実現できるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
【００２０】
《実施の形態１》
図１、図３及び図４を用いて、本発明の実施の形態１のパワーオンリセット回路を説明する。図１は、本発明の実施の形態１のパワーオンリセット回路の回路図である。
実施の形態１のパワーオンリセット回路は、第１のｐチャネルＭＯＳトランジスタ１、第１の抵抗体２、第１のインバータ３及びＮＡＮＤ回路４から構成される。電源電位ＶＤＤと接地電位ＶＳＳとの間に第１の抵抗体２と第１のｐチャネルＭＯＳトランジスタ１とが直列接続される。第１のｐチャネルＭＯＳトランジスタ１のゲートとドレインは接地電位ＶＳＳに接続され、基板が電源電位ＶＤＤに接続される。Ｎａは、第１の抵抗体２と第１のｐチャネルＭＯＳトランジスタ１のソースとの接続点である。
【００２１】
第１のインバータ３の入力端子に、第１のｐチャネルＭＯＳトランジスタ１のソースが接続される。ＮＡＮＤ回路４の２つの入力端子に、電源電位ＶＤＤ及び第１のインバータ３の出力端子がそれぞれ接続され、ＮＡＮＤ回路４の出力端子はパワーオンリセット信号出力端子に接続される。ＮＡＮＤ回路４の出力端子はパワーオンリセット信号ＰＯＮを出力する。パワーオンリセット信号ＰＯＮはＨレベルでアクティブである（パワーオンリセット信号ＰＯＮがＨレベルの時、パワーオンリセット信号ＰＯＮを入力する外部回路がリセットされる。）。第１のインバータ３は、ｐチャネルＭＯＳトランジスタ（図示しない）及びｎチャネルＭＯＳトランジスタ（図示しない）から構成される。第１のインバータ３のスレッショルド電位は電源電位ＶＤＤの半分としている。
【００２２】
図３は、電源が比較的急峻に立ち上がった場合の本発明の実施の形態１のパワーオンリセット回路の動作を示す電圧波形図である。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形を示す。ＶＧＳ１は、第１のｐチャネルＭＯＳトランジスタ１の閾値電圧である。（ｂ）は、パワーオンリセット信号ＰＯＮの波形を示す。時刻０に電源投入後、電源電位ＶＤＤは０から上昇し時刻ｔｅに最大値Ｖｅに達する。
【００２３】
接続点Ｎａの電位Ｖａは、時刻０に電源が投入された後、第１の抵抗体２を流れる微少電流により電源電位ＶＤＤに追随して上昇する。その結果、時刻ｔ１に第１のｐチャネルＭＯＳトランジスタ１のゲート−ソース間の電位差Ｖａは閾値電圧ＶＧＳ１に達し、第１のｐチャネルＭＯＳトランジスタ１が導通する。接続点Ｎａの電位Ｖａは、その後一定の値になる。時刻ｔ１以降、第１のインバータ３及びＮＡＮＤ回路４はその論理入力に従って動作する。電源投入から時刻ｔ１までの第１のインバータ３の出力はＬレベルとなる。一方、ＮＡＮＤ回路４を構成するｎチャネルＭＯＳトランジスタ（図示しない）又はｐチャネルＭＯＳトランジスタ（図示しない）に接続した電源電位ＶＤＤは、各トランジスタの閾値電圧に達しない。従って、ＮＡＮＤ回路４が出力するパワーオンリセット信号ＰＯＮは、時刻ｔ１までＬレベルとなる。
【００２４】
時刻ｔ１以降、図１の全ての回路が動作する。電源電位ＶＤＤが接続点Ｎａの電位Ｖａの２倍（２Ｖａ）に到達する時刻をｔ２とする。時刻ｔ２において、電源電位ＶＤＤはまだ上昇中である。時刻ｔ１から時刻ｔ２までは、第１のインバータ３の入力電圧Ｖａが、Ｖａ＞ＶＤＤ／２の関係を満たすため、第１のインバータ３の出力はＬレベルである。従って、ＮＡＮＤ回路４の出力であるパワーオンリセット信号ＰＯＮはＨレベルになる（パワーオンリセット信号ＰＯＮがアクティブになる）。時刻ｔ２以降は、第１のインバータ３の入力電圧Ｖａが、Ｖａ＜ＶＤＤ／２の関係を満たすため、第１のインバータ３の出力はＨレベルである。従って、ＮＡＮＤ回路４の出力であるパワーオンリセット信号ＰＯＮはＬレベルになる（パワーオンリセット信号ＰＯＮがインアクティブになる）。つまり、時刻ｔ１から時刻ｔ２の間にパワーオンリセット信号ＰＯＮがアクティブになり、その後インアクティブになる。
【００２５】
図４は、電源が緩やかに立ち上がった場合の本発明の実施の形態１のパワーオンリセット回路の動作を示す電圧波形図である。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形を示す。（ｂ）は、パワーオンリセット信号ＰＯＮの波形を示す。電源が緩やかに立ち上がった場合でも、電源が急峻に立ち上がった場合（図３）と同様に、パワーオンリセット信号ＰＯＮがアクティブになる。
【００２６】
実施の形態１のパワーオンリセット回路は、第１のｐチャネルＭＯＳトランジスタ１のソース−ドレイン間の電位差が電源電位ＶＤＤに追随して変化する構成とした。従って、電源電位の立ち上がり時間によらず、第１のインバータ３及びＮＡＮＤ回路４はその論理入力に従って動作し始めた後（時刻ｔ１）、電源電位ＶＤＤが第１のｐチャネルＭＯＳトランジスタ１の閾値電圧ＶＧＳ１の２倍を超えるまで（Ｖａ＜ＶＤＤ／２が成立するまで。時刻ｔ２）、確実にパワーオンリセット信号ＰＯＮがアクティブになる。
第１のインバータ３のｐチャネルＭＯＳトランジスタのソース電位（電源電位ＶＤＤである）がその入力端子の電位（第１のｐチャネルＭＯＳトランジスタの閾値電圧である）の２倍に達する時刻（入力端子の電位がスレッショルド電位以下になる時刻）（ｔ２）は、必ず時刻ｔ１（図１の回路が動作を開始する時）よりも後である。従って、時刻ｔ２に確実にパワーオンリセット信号ＰＯＮがインアクティブになる。
実施の形態１のパワーオンリセット回路は、コンデンサを使用しないので、安価で集積度に優れたパワーオンリセット回路を提供できる。
【００２７】
《実施の形態２》
図２は、本発明の実施の形態２のパワーオンリセット回路の回路図である。実施の形態２のパワーオンリセット回路は、実施の形態１のパワーオンリセット回路（図１）における第１の抵抗体２を第２のｐチャネルＭＯＳトランジスタ５で置き換えたものである。第２のｐチャネルＭＯＳトランジスタ５のゲート、ソース及び基板は電源電位ＶＤＤに接続され、ドレインは接続点Ｎａに接続される。第２のｐチャネルＭＯＳトランジスタ５は、その定電流領域の特性を利用して、高抵抗の働きをする。
【００２８】
その他の構成は実施の形態１と同様であり、同様の符号を付してその説明に代える。実施の形態２のパワーオンリセット回路は実施の形態１のパワーオンリセット回路（図１）と同様に作動し、同様の効果を奏する。更に、実施の形態２のパワーオンリセット回路はトランジスタのみから構成されるので、安価で集積度に優れたパワーオンリセット回路を提供できる。
【００２９】
《実施の形態３》
図５は、本発明の実施の形態３のパワーオンリセット回路の回路図である。実施の形態３のパワーオンリセット回路は、実施の形態２のパワーオンリセット回路に第３のｐチャネルＭＯＳトランジスタ６を追加したものである。第３のｐチャネルＭＯＳトランジスタ６は、ドレインが接地電位ＶＳＳに接続され、ゲートが電源電位ＶＤＤに接続され、ソース及び基板が接続点Ｎａに接続される。その他の構成は実施の形態２（図２）と同様であり、同様の符号を付してその説明に代える。
【００３０】
電源が投入されパワーオンリセット信号ＰＯＮがアクティブになり、更にインアクティブになった後、電源電位ＶＤＤがＶｅから急激に０Ｖまで低下し、すぐに回復する場合（瞬断）の動作を説明する。実施の形態２のパワーオンリセット回路（図２）は、電源電位ＶＤＤが瞬間的に０Ｖになると、第１のｐチャネルＭＯＳトランジスタ１と第２のｐチャネルＭＯＳトランジスタ５との容量結合が起きる。従って、電源電位が急激に低下するときに、接続点Ｎａの電位Ｖａは、（ＶＧＳ１−Ｖｅ）まで急激に低下する。そのため、電源電位ＶＤＤがＶｅに回復するまでに、ＶａがＶＧＳ１に回復せず、パワーオンリセット信号ＰＯＮが正常に生成されない可能性がある。
【００３１】
実施の形態３のパワーオンリセット回路は、電源電位ＶＤＤがＶｅから急激に０Ｖまで低下するとき、接続点Ｎａの電位Ｖａは、第３のｐチャネルＭＯＳトランジスタ６のドレイン−基板間のｐｎ接合電圧をＶｄとすると、−Ｖｄまでしか低下しない。従って、電源電位の回復時にも、正常にパワーオンリセット信号ＰＯＮを生成できる。
【００３２】
《実施の形態４》
図６は、本発明の実施の形態４のパワーオンリセット回路の回路図である。実施の形態４のパワーオンリセット回路は、実施の形態２のパワーオンリセット回路に第１のｎチャネルＭＯＳトランジスタ７を追加したものである。第１のｎチャネルＭＯＳトランジスタ７は、ゲート、ドレイン及び基板が接地電位ＶＳＳに接続され、ソースが接続点Ｎａに接続される。その他の構成は実施の形態２（図２）と同様であり、同様の符号を付してその説明に代える。
【００３３】
電源が投入されパワーオンリセット信号ＰＯＮがアクティブになり、更にインアクティブになった後、電源電位ＶＤＤがＶｅから急激に０Ｖまで低下し、すぐに回復する場合（瞬断）の動作を説明する。実施の形態４のパワーオンリセット回路は、電源電位ＶＤＤがＶｅから急激に０Ｖまで低下するとき、接続点Ｎａの電位Ｖａは、第１のｎチャネルＭＯＳトランジスタ７のドレイン−基板間のｐｎ接合電圧をＶｄとすると、−Ｖｄまでしか低下しない。従って、電源電位の回復時に、正常にパワーオンリセット信号ＰＯＮを生成できる。
実施の形態４のパワーオンリセット回路は、実施の形態３のパワーオンリセット回路と同様の効果を奏する。
【００３４】
《実施の形態５》
図７及び図８を用いて、本発明の実施の形態５のパワーオンリセット回路を説明する。図７は、本発明の実施の形態５のパワーオンリセット回路の回路図である。
実施の形態５のパワーオンリセット回路は、実施の形態１のパワーオンリセット回路（図１）のＮＡＮＤ回路４を、パルス発生回路７０に置き換えたものである。その他の構成は実施の形態１と同様であり、同様の符号を付してその説明に代える。パルス発生回路７０は、第２のインバータ７１、第２のｎチャネルＭＯＳトランジスタ７２、第２の抵抗体７３、コンデンサ７４及びＮＡＮＤ回路７５から構成される。第２のインバータ７１の入力端子に第１のインバータ３の出力端子が接続される。Ｎｂは、第１のインバータ３と第２のインバータ７１との接続点である。第２のｎチャネルＭＯＳトランジスタ７２は、ゲートが第２のインバータ７１の出力端子に接続され、ソース及び基板が接地電位ＶＳＳに接続され、電源電位ＶＤＤと接地電位ＶＳＳとの間に第２の抵抗体７３とコンデンサ７４とが接続点Ｎｄを介して直列接続される。第２のｎチャネルＭＯＳトランジスタ７２のドレインは接続点Ｎｄに接続される。ＮＡＮＤ回路７５の２つの入力端子は、接続点Ｎｄと第１のインバータ３の出力端子とに接続される。ＮＡＮＤ回路７５の出力端子はパワーオンリセット信号出力端子に接続される。ＮＡＮＤ回路７５の出力端子は、パワーオンリセット信号ＰＯＮを出力する。
【００３５】
図８は、実施の形態５のパワーオンリセット回路の動作を示す電圧波形図である。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、第２のインバータ７１の出力端子の電位Ｖｃの波形、（ｃ）は、接続点Ｎｄの電位Ｖｄの波形、（ｄ）は、パワーオンリセット信号ＰＯＮの波形である。
【００３６】
時刻０に電源投入後、電源電位ＶＤＤは０から上昇し時刻ｔｅに最大値Ｖｅに達する。接続点Ｎａの電位Ｖａは、時刻０に電源が投入された後、第１の抵抗体２を流れる微少電流により電源電位ＶＤＤに追随して上昇する。その結果、時刻ｔ１に第１のｐチャネルＭＯＳトランジスタ１のゲート−ソース間の電位差Ｖａは閾値電圧ＶＧＳ１に達し、第１のｐチャネルＭＯＳトランジスタ１が導通する。接続点Ｎａの電位Ｖａは、その後一定の値になる（図８（ａ））。
【００３７】
電源投入から時刻ｔ１までは、第１のインバータ３、第２のインバータ７１及びＮＡＮＤ回路７５を構成するｎチャネルＭＯＳトランジスタ（図示しない）又はｐチャネルＭＯＳトランジスタ（図示しない）に接続した電源電位ＶＤＤは、各トランジスタの閾値電圧に達しない。従って、ＮＡＮＤ回路７５が出力するパワーオンリセット信号ＰＯＮはＬレベルとなる。一方、パルス発生回路７０を構成するコンデンサ７４は、第２の抵抗体７３を介して充電されていき、接続点Ｎｄの電位Ｖｄは電源電位ＶＤＤより遅れて上昇していく（図８（ｃ））。コンデンサ７４が充電されるまでの時定数は、コンデンサ７４の容量と第２の抵抗体７３の抵抗値との積で決定される。
【００３８】
時刻ｔ１以降、第１のインバータ３及びパルス発生回路７０はその論理入力に従って動作する。電源電位ＶＤＤが接続点Ｎａの電位Ｖａの２倍（２Ｖａ）に到達する時刻をｔ２とする。時刻ｔ１から時刻ｔ２までは、第１のインバータ３の入力電圧Ｖａが、Ｖａ＞ＶＤＤ／２の関係を満たすため、第１のインバータ３の出力ＶｂはＬレベルである。従って、ＮＡＮＤ回路７５の出力であるパワーオンリセット信号ＰＯＮはＨレベルになる（パワーオンリセット信号ＰＯＮがアクティブになる）。  
【００３９】
時刻ｔ１から時刻ｔ２の間は、第２のｎチャネルＭＯＳトランジスタ７２のゲート−ソース間の電位差Ｖｄは閾値電圧に達しているので、第２のｎチャネルＭＯＳトランジスタ７２が導通する。時刻ｔ１から時刻ｔ２の間は、接続点Ｎｄの電位Ｖｄはゼロである（図８（ｃ））。
【００４０】
時刻ｔ２以降は、第１のインバータ３の入力電圧Ｖａが、Ｖａ＜ＶＤＤ／２の関係を満たすため、第１のインバータ３の出力はＨレベルである。従って、第２のインバータ７１の出力はＬレベルとなり（図８（ｂ））、第２のｎチャネルＭＯＳトランジスタ７２は遮断状態になる。時刻ｔ２以降、コンデンサ７４は第２の抵抗体７３を介して再び充電されていく。
【００４１】
接続点Ｎｄの電位Ｖｄが電源電位ＶＤＤの最大値Ｖｅの半分（Ｖｅ／２）に達する時刻をｔ３とする。時刻ｔ３に、ＮＡＮＤ回路７５の入力端子の１つの電位Ｎｄがスレッショルド電位に達する。従って、時刻ｔ３以降は、ＮＡＮＤ回路７５の出力であるパワーオンリセット信号ＰＯＮはＬレベルになる（パワーオンリセット信号ＰＯＮがインアクティブになる）。つまり、時刻ｔ１から時刻ｔ３の間にパワーオンリセット信号ＰＯＮがアクティブになり、その後インアクティブになる。
【００４２】
実施の形態５のパワーオンリセット回路は、コンデンサ７４を含むため、回路規模は従来のパワーオンリセット回路（図９）と同程度である。しかし、実施の形態５のパワーオンリセット回路は、従来例と比較してはるかに確実に動作する。コンデンサ７４の容量及び第２の抵抗体７３の抵抗値を調節することにより、パワーオンリセット信号の時間幅（時刻ｔ３−時刻ｔ１）を設定できる。
【００４３】
例えばマイクロコンピュータは、通常、パワーオン時のパワーオンリセット信号の最低時間幅（電源電圧が、マイクロコンピュータの定格動作電圧に達した後の最低時間幅。例えば内部クロックの３クロック幅以上の時間）を規定している。アッセンブリ機器においては、実際には、この最小時間幅よりかなり長い時間幅の期間（電源が起動して安定した後、最低時間幅より相当長い時間が経過するまでの時間）、マイクロコンピュータをリセットする。
【００４４】
実施の形態１〜実施の形態４のパワーオンリセット回路は、電源が立ち上がりきる時刻ｔｅより前の時刻ｔ２にパワーオンリセット信号ＰＯＮの生成を停止する。従って、電源電位ＶＤＤが、後段に接続したマイクロコンピュータの定格動作電圧に達する前に、パワーオンリセット信号がなくなってしまう可能性がある。パワーオンリセット信号の時間幅（ｔ２−ｔ１）が、十分に広くないためにマイクロコンピュータが正しくリセットされない可能性がある。実施の形態５のパワーオンリセット回路は、パワーオンリセット信号の停止時刻ｔ３を、パルス発生回路７０の時定数を調整して最適に設定可能である。本発明のパワーオンリセット回路は、これに接続された外部回路を確実にリセットできるという効果を有する。
【００４５】
なお、パルス発生回路７０は図７に示した構成に限らない。
実施の形態２〜実施の形態４のパワーオンリセット回路のＮＡＮＤ回路４を、パルス発生回路７０に置き換えた構成としても良い。
【００４６】
実施の形態１〜実施の形態４のパワーオンリセット回路において、ＮＡＮＤ回路４をインバータ（その入力端子を、インバータ３の出力端子に接続する。）に置き換えても良い。又は、ＮＡＮＤ回路４を使用しない回路構成とし、第１のインバータ３の出力端子をパワーオンリセット信号端子に接続し、第１のインバータ３の出力信号をパワーオンリセット信号ＰＯＮ（Ｌレベルでアクティブ）としても良い。
【産業上の利用可能性】
【００４７】
本発明にかかるパワーオンリセット回路は、電源電圧の立ち上がり時間によらず、確実にパワーオンリセット信号を生成できるという効果を有し、種々のデジタル回路（マイクロコンピュータを含む。）を電源起動時にリセットするパワーオンリセット回路として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１のパワーオンリセット回路の回路図
【図２】本発明の実施の形態２のパワーオンリセット回路の回路図
【図３】電源が比較的急峻に立ち上がった場合の本発明の実施の形態１及び実施の形態２のパワーオンリセット回路の動作を示す電圧波形図。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、パワーオンリセット信号ＰＯＮの波形
【図４】電源が緩やかに立ち上がった場合の本発明の実施の形態１及び実施の形態２のパワーオンリセット回路の動作を示す電圧波形図。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、パワーオンリセット信号ＰＯＮの波形
【図５】本発明の実施の形態３のパワーオンリセット回路の回路図
【図６】本発明の実施の形態４のパワーオンリセット回路の回路図
【図７】本発明の実施の形態５のパワーオンリセット回路の回路図
【図８】実施の形態５のパワーオンリセット回路の動作を示す電圧波形図。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、第２のインバータの出力端子の電位Ｖｃの波形、（ｃ）は、接続点Ｎｄの電位Ｖｄの波形、（ｄ）は、パワーオンリセット信号ＰＯＮの波形
【図９】従来例のパワーオンリセット回路の回路図
【図１０】電源が比較的急峻に立ち上がった場合の従来例のパワーオンリセット回路の動作を示す電圧波形図。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、パワーオンリセット信号ＰＯＮの波形
【図１１】電源が緩やかに立ち上がった場合の従来例のパワーオンリセット回路の動作を示す電圧波形図。（ａ）は、電源電位ＶＤＤ及び接続点Ｎａの電位Ｖａの波形、（ｂ）は、パワーオンリセット信号ＰＯＮの波形
【符号の説明】
【００４９】
１  第１のｐチャネルＭＯＳトランジスタ
２  第１の抵抗体
３  第１のインバータ
４  ＮＡＮＤ回路
５  第２のｐチャネルＭＯＳトランジスタ
６  第３のｐチャネルＭＯＳトランジスタ
７  第１のｎチャネルＭＯＳトランジスタ
１０  コンデンサ
２０  ＡＮＤ回路
３０  抵抗体
４０  インバータ
７０  パルス発生回路
７１  第２のインバータ
７２  第２のｎチャネルＭＯＳトランジスタ
７３  第２の抵抗体
７４  コンデンサ
７５  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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