(57)【要約】【課題】  終端抵抗及び出力インピーダンスがプロセス条件のバラツキ及び温度変化に依存せず、また入力モード時の負荷インピーダンスと出力モード時の出力インピーダンスを同一値に制御する。【解決手段】  ＶＤＤとＧＮＤとの間にＰｃｈＴｒ２１とＮｃｈＴｒ２２とが縦続接続され、この複数のＴｒ対におけるＰｃｈＴｒ２１とＮｃｈＴｒ２２との接続点に入出力端子１４が共通接続されている。Ｔｒ対（２１，２２）は、２対が１組となって複数組設けられており、各組におけるＰｃｈＴｒ２１同士及びＮｃｈＴｒ２２同士のオン抵抗値が同一である。入力モード時に第１組の１対のＴｒ２１，２２を共にオンにすると共に、第２組以降のＴｒ対を選択的にオンにする。出力モード時には第１組の２個のＰｃｈＴｒ２１又は２個のＮｃｈＴｒ２２をオンにすると共に、第２組以降のＴｒを選択的にオンにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、を有し、前記トランジスタ対は、２対が１組となって複数組設けられており、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一であり、入力モード時に第１組の１対のトランジスタを共にオンにすると共に第２組以降のトランジスタ対を選択的にオンにし、出力モード時に第１組の２個の第１トランジスタ又は２個の第２トランジスタをオンにすると共に第２組以降のトランジスタを選択的にオンにすることを特徴とする半導体集積回路の入出力インターフェース回路。
【請求項２】
第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、を有し、前記トランジスタ対は、２対が１組となって複数組設けられており、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一であり、入力モード時に１対又は選択された複数対のトランジスタ対をいずれもオンにしてテブナン終端を構成し、出力モード時に２個あるいは選択された複数個の第１トランジスタ、又は２個あるいは選択された複数個の第２トランジスタにより出力駆動回路を構成し、前記選択はテブナン終端を構成するトランジスタ対又は前記出力モード時に選択されたトランジスタの合成インピーダンスが基準抵抗に比例するようになされることを特徴とする半導体集積回路の入出力インターフェース回路。
【請求項３】
第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなり、２対が１組となって複数組設けられ、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一である駆動回路と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、入力モード時に第１組の１対のトランジスタを共にオンにすることでテブナン終端を構成すると共に前記テブナン終端を構成する前記駆動回路の合成インピーダンスが基準抵抗に比例するように第２組以降のトランジスタ対を選択的にオンにし、出力モード時に第１組の２個の第１トランジスタ又は２個の第２トランジスタをオンにすることで合成インピーダンスを構成すると共に前記駆動回路の前記合成インピーダンスが基準抵抗に比例するように第２組以降のトランジスタを選択的にオンにする駆動コントロール回路とを有することを特徴とする半導体集積回路の入出力インターフェース回路。
【請求項４】
基準抵抗にあわせて前記駆動回路のインピーダンスを制御するインピーダンスコントロール信号を前記駆動回路に出力するインピーダンスコントローラを有し、前記駆動コントロール回路は、前記インピーダンスコントロール信号に応じて、前記第２組以降のトランジスタのオンオフを制御することを特徴とする請求項３に記載の半導体集積回路の入出力インターフェース回路。
【請求項５】
第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対からなり、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点が共通接続されて構成された駆動回路と、この駆動回路の各トランジスタのオンオフを制御する駆動コントロール回路と、基準抵抗にあわせて前記駆動回路のインピーダンスを制御するインピーダンスコントロール信号を前記駆動コントロール回路に出力するインピーダンスコントローラと、前記接続点に接続された入出力端子と、を有し、前記トランジスタ対は、２対のトランジスタ対毎に第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一である組を構成し、前記駆動回路は、１組のトランジスタ対により基本駆動回路が構成され、その他の１組又は複数組のトランジスタ対によりサブ駆動回路が構成されて、前記駆動コントロール回路は、入力モード時に基本駆動回路のなかの１対のトランジスタ対をオンにすると共に前記インピーダンスコントロール信号に応じて前記サブ駆動回路の選択した１組又は複数組の各前記１対のトランジスタ対をオンにし、出力モード時に基本駆動回路のなかの２個の第１トランジスタ又は２個の第２トランジスタを出力信号に応じて選択的にオンにすると共に前記インピーダンスコントロール信号に応じて前記サブ駆動回路の１組又は複数組を選択してその組の２個の第１トランジスタ又は２個の第２トランジスタを出力信号に応じて選択的にオンにすることを特徴とする半導体集積回路の入出力インターフェース回路。
【請求項６】
前記駆動コントロール回路は、出力イネーブル信号が入力されて前記駆動回路を出力モードに設定し、半導体集積回路の出力信号を前記駆動回路を介して前記入出力端子に出力することを特徴とする請求項３乃至５のいずれか１項に記載の半導体集積回路の入出力インターフェース回路。
【請求項７】
前記入出力端子に、入力回路が接続されており、半導体集積回路への入力信号は前記入出力端子から前記入力回路を介して半導体集積回路内部に入力されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路の入出力インターフェース回路。
【請求項８】
前記インピーダンスコントローラは、前記基準抵抗に基づく基準電位と前記駆動回路のインピーダンスに基づく比較電位とが入力されるコンパレータと、このコンパレータの出力に基づき前記基準抵抗と前記比較電位との大小関係によりカウント値を一定時間毎に１だけインクリメント又はデクリメントするアップダウンカウンタと、を有し、このアップダウンカウンタのカウント値に応じて前記合成インピーダンスを構成する前記トランジスタをオンにする本数を選択するインピーダンスコントロール信号を出力することを特徴とする請求項４乃至７のいずれか１項に記載の半導体集積回路の入出力インターフェース回路。
【請求項９】
前記インピーダンスコントローラは、前記アップダウンカウンタの複数個のサンプリング値を平均化する平均化回路を有し、この平均化回路により平均化されたカウント値に応じて前記合成インピーダンスを構成する前記トランジスタをオンにする本数を選択するインピーダンスコントロール信号を出力することを特徴とする請求項８に記載の半導体集積回路の入出力インターフェース回路。
【請求項１０】
前記駆動コントロール回路は、出力イネーブル信号が出力モードを示すときに、半導体集積回路内部からの出力信号を、前記基本駆動回路を構成する１組の２対の前記各トランジスタのゲートへ出力し、入力モードを示す時に、前記基本駆動回路を構成する１組の内、１対の前記各トランジスタの両ゲートへ、前記各トランジスタを共に駆動する出力信号を出力する第１の制御回路と、前記第１の制御回路からの制御された前記出力信号と前記インピーダンスコントロール信号とを入力し、前記サブ駆動回路を構成する組の内で、前記インピーダンスコントロール信号によって選択される組に前記制御された出力信号を与えることで前記選択される組を前記制御された出力信号によって前記基本駆動回路を構成する組と同様に制御する第２の制御回路とを有することを特徴とする請求項５に記載の半導体集積回路の入出力インターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の入力と出力とを行う双方向の入出力インターフェース回路に関し、特に、入力モード時の終端抵抗と出力モード時の駆動回路の改良に関する。
【背景技術】
【０００２】
信号の立ち上がり及び立ち下がり時間が速い高速ロジック回路では、信号線を分布定数回路の伝送線路として扱う必要があり、信号の反射を考慮する必要がある。伝送線路の特性インピーダンスと異なるインピーダンスの回路をこの伝送線路に接続したときに接続点で信号の反射が生じる。この場合に、伝送線路の特性インピーダンスをＺ０、負荷インピーダンスをＺＬとすると、受信端での反射係数ρ１は、ρ１＝（ＺＬ−Ｚ０）／（ＺＬ＋Ｚ０）で表される。また、信号源の出力インピーダンスをＺＳとすると、送信端での反射係数ρ２は、ρ２＝（ＺＳ−Ｚ０）／（ＺＳ＋Ｚ０）となる。従って、この伝送線路をＺＬ＝Ｚ０又はＺＳ＝Ｚ０で終端すれば、信号の反射が回避される。このため、半導体集積回路の入出力部には、伝送線路のインピーダンスと整合するための終端抵抗が設けられている。
【０００３】
従って、従前の半導体集積回路の入出力回路は、出力回路（出力バッファ）と、入力回路（入力バッファ）と、終端回路とが設けられている。このように、出力回路と終端回路という比較的占有面積が大きな回路が個別に設けられているため、チップ面積の増大を招来していた。
【０００４】
そこで、出力回路の一部を終端回路と兼用することにより占有面積の縮小を可能にした半導体集積回路（以下、ＬＳＩ）の入出力回路が提案されている（特許文献１）。図１１はこの特許文献１に開示された従来の入出力インターフェース回路を本発明との関連が明確になるようにアレンジして示す回路図である。
【０００５】
この入出力インターフェース回路は、ＬＳＩ外部の伝送線路に接続された入出力端子１００に接続されており、出力回路（出力バッファ）の駆動回路１と、入力回路５（入力バッファ）とが設けられている。この駆動回路１は電源電位ＶＤＤと接地電位ＧＮＤとの間に、Ｐチャネル（Ｐｃｈ）トランジスタ２とＮチャネル（Ｎｃｈ）トランジスタ３とが縦続接続されており、このＰｃｈトランジスタ２とＮｃｈトランジスタ３の対が、複数対設けられている。そして、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３との接続点はいずれも入出力端子１００に共通接続されている。また、全てのＰｃｈトランジスタ２のゲートと、全てのＮｃｈトランジスタ３のゲートには、夫々制御回路４から制御信号が入力され、制御回路４により、各トランジスタのオンオフが制御されている。
【０００６】
そして、この入出力インターフェース回路を入力モードとして使用する場合は、入力回路５に入力される入力イネーブル信号（ＩＥＮ）をＨｉｇｈ（ハイ）、制御回路４に入力される出力イネーブル信号（ＯＥＮ）をＬｏｗ（ロー）に設定する。入力モード時は、入出力端子１００（Ｙ０）からデータが入力され、入力回路５を経て、信号Ｙ１としてＬＳＩ内部に入力される。このとき、制御回路４は、出力イネーブル信号（ＯＥＮ）がＬｏｗであるので、駆動回路１のＰｃｈトランジスタ２及びＮｃｈトランジスタ３の双方をオンにする信号を各トランジスタに出力し、終端抵抗（テブナン終端）Ｒ１を形成する。
【０００７】
一方、この入出力インターフェース回路を出力モードとして使用する場合は、入力イネーブル信号ＩＥＮをＬｏｗ、出力イネーブル信号ＯＥＮをＨｉｇｈに設定する。出力モード時には、信号Ａが制御回路４に入力され、これが、駆動回路２を経て、入出力端子１００に出力される。この場合に、制御回路４は、出力イネーブル信号ＯＥＮがＨｉｇｈ、入力信号ＡがＨｉｇｈのときに、駆動回路１のＰｃｈトランジスタ２をオン、Ｎｃｈトランジスタ３をオフにする信号を出力する。これにより、駆動回路１においては、全てのＰｃｈトランジスタ２がオンして電源電位ＶＤＤが入出力端子１００に出力される。また、制御回路４は、出力イネーブル信号ＯＥＮがＨｉｇｈ、入力信号ＡがＬｏｗのときに、駆動回路１のＰｃｈトランジスタ２をオフ、Ｎｃｈトランジスタ３をオンにする信号を出力する。これにより、駆動回路１においては、全てのＮｃｈトランジスタ２がオンして接地電位ＧＮＤが入出力端子１００に出力される。このようにして、入力信号ＡのＨｉｇｈ又はＬｏｗに応じて、入出力端子１００にはＨｉｇｈ（ＶＤＤ）又はＬｏｗ（ＧＮＤ）の信号が出力される。
【０００８】
このようにして、駆動回路１の各トランジスタは、入力モード時には、終端抵抗（テブナン終端）、出力モード時には、駆動トランジスタとして機能する。従って、終端回路と出力回路が兼用され、チップ占有面積が縮小される。
【０００９】
【特許文献１】特開２００３−１３３９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、この従来の入出力インターフェース回路では、終端抵抗がプロセス条件のバラツキ及び温度変化に依存して変化するという問題点がある。このため、終端抵抗を一定に保持することができない。
【００１１】
また、同様に、出力インピーダンスもプロセス条件のバラツキ及び温度変化に依存して変化する。よって、出力インピーダンスも一定に保持することができない。
【００１２】
更に、従来の入出力インターフェース回路では、入力モード時の負荷インピーダンスと、出力モード時の出力インピーダンスとが異なり、少なくともいずれかのモードのときに、伝送線路のインピーダンスと整合させることができないという問題点がある。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、終端抵抗及び出力インピーダンスがプロセス条件のバラツキ及び温度変化に依存せず、一定に制御することができ、また入力モード時の負荷インピーダンスと出力モード時の出力インピーダンスを同一値に制御することができる半導体集積回路の入出力インターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本願第１発明に係る半導体集積回路の入出力インターフェース回路は、第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、を有し、前記トランジスタ対は、２対が１組となって複数組設けられており、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一であり、入力モード時に第１組の１対のトランジスタを共にオンにすると共に第２組以降のトランジスタ対を選択的にオンにし、出力モード時に第１組の２個の第１トランジスタ又は２個の第２トランジスタをオンにすると共に第２組以降のトランジスタを選択的にオンにすることを特徴とする。
【００１５】
本願第２発明に係る半導体集積回路の入出力インターフェース回路は、第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、を有し、前記トランジスタ対は、２対が１組となって複数組設けられており、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一であり、入力モード時に１対又は選択された複数対のトランジスタ対をいずれもオンにしてテブナン終端を構成し、出力モード時に２個あるいは選択された複数個の第１トランジスタ、又は２個あるいは選択された複数個の第２トランジスタにより出力駆動回路を構成し、前記選択はテブナン終端を構成するトランジスタ対又は前記出力モード時に選択されたトランジスタの合成インピーダンスが基準抵抗に比例するようになされることを特徴とする。
【００１６】
本願第３発明に係る半導体集積回路の入出力インターフェース回路は、第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなり、２対が１組となって複数組設けられ、各組における第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一である駆動回路と、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点に共通接続された入出力端子と、入力モード時に第１組の１対のトランジスタを共にオンにすることでテブナン終端を構成すると共に前記テブナン終端を構成する前記駆動回路の合成インピーダンスが基準抵抗に比例するように第２組以降のトランジスタ対を選択的にオンにし、出力モード時に第１組の２個の第１トランジスタ又は２個の第２トランジスタをオンにすることで合成インピーダンスを構成すると共に前記駆動回路の前記合成インピーダンスが基準抵抗に比例するように第２組以降のトランジスタを選択的にオンにする駆動コントロール回路とを有することを特徴とする。
【００１７】
この場合に、基準抵抗にあわせて前記駆動回路のインピーダンスを制御するインピーダンスコントロール信号を前記駆動回路に出力するインピーダンスコントローラを有し、前記駆動コントロール回路は、前記インピーダンスコントロール信号に応じて、前記第２組以降のトランジスタのオンオフを制御するように構成することができる。
【００１８】
本願第４発明に係る半導体集積回路の入出力インターフェース回路は、第１電源とこの第１電源よりも低電位の第２電源との間に縦続接続された第１導電型の第１トランジスタと第２導電型の第２トランジスタとの対からなる複数対のトランジスタ対からなり、各トランジスタ対における前記第１トランジスタと前記第２トランジスタとの接続点が共通接続されて構成された駆動回路と、この駆動回路の各トランジスタのオンオフを制御する駆動コントロール回路と、基準抵抗にあわせて前記駆動回路のインピーダンスを制御するインピーダンスコントロール信号を前記駆動コントロール回路に出力するインピーダンスコントローラと、前記接続点に接続された入出力端子と、を有し、前記トランジスタ対は、２対のトランジスタ対毎に第１のトランジスタ同士及び第２のトランジスタ同士のオン抵抗値が同一である組を構成し、前記駆動回路は、１組のトランジスタ対により基本駆動回路が構成され、その他の１組又は複数組のトランジスタ対によりサブ駆動回路が構成されて、前記駆動コントロール回路は、入力モード時に基本駆動回路のなかの１対のトランジスタ対をオンにすると共に前記インピーダンスコントロール信号に応じて前記サブ駆動回路の選択した１組又は複数組の各前記１対のトランジスタ対をオンにし、出力モード時に基本駆動回路のなかの２個の第１トランジスタ又は２個の第２トランジスタを出力信号に応じて選択的にオンにすると共に前記インピーダンスコントロール信号に応じて前記サブ駆動回路の１組又は複数組を選択してその組の２個の第１トランジスタ又は２個の第２トランジスタを出力信号に応じて選択的にオンにすることを特徴とする。
【００１９】
前記第３及び第４発明に係る半導体集積回路の入出力インターフェース回路において、前記駆動コントロール回路は、出力イネーブル信号が入力されて前記駆動回路を出力モードに設定し、半導体集積回路の出力信号を前記駆動回路を介して前記入出力端子に出力するように構成することができる。
【００２０】
また、前記入出力端子に、入力回路が接続されており、半導体集積回路への入力信号は前記入出力端子から前記入力回路を介して半導体集積回路内部に入力されるように構成することができる。
【００２１】
前記第３及び第４発明に係る半導体集積回路の入出力インターフェース回路において、前記インピーダンスコントローラは、例えば、前記基準抵抗に基づく基準電位と前記駆動回路のインピーダンスに基づく比較電位とが入力されるコンパレータと、このコンパレータの出力に基づき前記基準抵抗と前記比較電位との大小関係によりカウント値を一定時間毎に１だけインクリメント又はデクリメントするアップダウンカウンタと、を有し、このアップダウンカウンタのカウント値に応じて前記合成インピーダンスを構成する前記トランジスタをオンにする本数を選択するインピーダンスコントロール信号を出力することを特徴とする。
【００２２】
この場合に、前記インピーダンスコントローラは、例えば、前記アップダウンカウンタの複数個のサンプリング値を平均化する平均化回路を有し、この平均化回路により平均化されたカウント値に応じて前記合成インピーダンスを構成する前記トランジスタをオンにする本数を選択するインピーダンスコントロール信号を出力することを特徴とする。
【００２３】
また、例えば、前記駆動コントロール回路は、出力イネーブル信号が出力モードを示すときに、半導体集積回路内部からの出力信号を、前記基本駆動回路を構成する１組の２対の前記各トランジスタのゲートへ出力し、入力モードを示す時に、前記基本駆動回路を構成する１組の内、１対の前記各トランジスタの両ゲートへ、前記各トランジスタを共に駆動する出力信号を出力する第１の制御回路と、前記第１の制御回路からの制御された前記出力信号と前記インピーダンスコントロール信号とを入力し、前記サブ駆動回路を構成する組の内で、前記インピーダンスコントロール信号によって選択される組に前記制御された出力信号を与えることで前記選択される組を前記制御された出力信号によって前記基本駆動回路を構成する組と同様に制御する第２の制御回路とを有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、入力モード時には、プロセスのバラツキ及び温度変化に依存しない所定の終端抵抗（負荷インピーダンス）を構成することができ、出力モード時には、プロセスのバラツキ及び温度変化に依存しない所定の出力インピーダンスを構成することができる。また、本発明によれば、入力モード時の負荷インピーダンスと出力モード時の出力インピーダンスとを同一インピーダンスに制御することができ、入出力モードの双方において伝送線路との間のインピーダンスの整合を十分にとることができ、信号の高速化に極めて有益である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は、本発明の第１の実施形態に係る入出力インターフェース回路を示すブロック図、図２は入力モード時の回路構成を説明する図、図３は出力モード時の回路構成を説明する図、図４は駆動コントロール回路を示す回路図、図５は駆動回路を示す回路図、図６及び図７はインピーダンスコントローラを示すブロック図及びチャート図、図８乃至図１０は本実施形態の動作を示す回路図である。
【００２６】
本実施形態の入出力インターフェース回路１０は、ＬＳＩ外部の伝送線路に接続された入出力端子１４に接続されており、出力回路（出力バッファ）の駆動回路１３と、入力回路１２（入力バッファ）とが設けられている。この駆動回路１３は電源電位ＶＤＤと接地電位ＧＮＤとの間に、Ｐチャネル（Ｐｃｈ）トランジスタ２１とＮチャネル（Ｎｃｈ）トランジスタ２２とが縦続接続されて構成されており、このＰｃｈトランジスタ２１とＮｃｈトランジスタ２２の対が、複数対設けられている。そして、Ｐｃｈトランジスタ２１とＮｃｈトランジスタ２２との接続点はいずれも入出力端子１４に共通接続されている。また、全てのＰｃｈトランジスタ２１のゲートと、全てのＮｃｈトランジスタ２２のゲートには、夫々駆動コントロール回路１１から制御信号が入力され、駆動コントロール回路１１により、各トランジスタのオン・オフが制御されている。
【００２７】
複数対のＰｃｈトランジスタ２１とＮｃｈトランジスタ２２の対は、図５に示すように、基本駆動回路を構成する２対のＰｃｈトランジスタＭＰ０，ＮｃｈトランジスタＭＮ０対及びＰｃｈトランジスタＭＰ１，ＮｃｈトランジスタＭＮ１対と、サブ駆動回路を構成する２対又は偶数対のＰｃｈトランジスタＭＰ２，ＮｃｈトランジスタＭＮ２対及びＰｃｈトランジスタＭＰ３，ＮｃｈトランジスタＭＮ３対と、ＰｃｈトランジスタＭＰ４，ＮｃｈトランジスタＭＮ４対及びＰｃｈトランジスタＭＰ５，ＮｃｈトランジスタＭＮ５対と、・・・ＰｃｈトランジスタＭＰ（ｘ−１），ＮｃｈトランジスタＭＮ（ｘ−１）対及びＰｃｈトランジスタＭＰｘ，ＮｃｈトランジスタＭＮｘ対と、から構成されている。
【００２８】
そして、基本駆動回路を構成する２対のＰｃｈトランジスタＭＰ０，ＮｃｈトランジスタＭＮ０対及びＰｃｈトランジスタＭＰ１，ＮｃｈトランジスタＭＮ１対において、ＰｃｈトランジスタＭＰ０と、ＰｃｈトランジスタＭＰ１とは、そのチャネル幅Ｗが同一でＷＰ０であり、オン抵抗値が同一である。また、ＮｃｈトランジスタＭＮ０と、ＮｃｈトランジスタＭＮ１とは、そのチャネル幅が同一でＷＮ０であり、オン抵抗値が同一である。同様に、サブ駆動回路においても、２対のＰｃｈトランジスタＭＰ２，ＮｃｈトランジスタＭＮ２対及びＰｃｈトランジスタＭＰ３，ＮｃｈトランジスタＭＮ３対において、ＰｃｈトランジスタＭＰ２と、ＰｃｈトランジスタＭＰ３とは、そのチャネル幅Ｗが同一でＷＰ１であり、オン抵抗値が同一である。また、ＮｃｈトランジスタＭＮ２と、ＮｃｈトランジスタＭＮ３とは、そのチャネル幅が同一でＷＮ１であり、オン抵抗値が同一である。このようにして、２対のトランジスタ対において、Ｐｃｈトランジスタ同士のチャネル幅Ｗが同一でオン抵抗値が同一であり、Ｎｃｈトランジスタ同士のチャネル幅が同一でオン抵抗値が同一である。
【００２９】
駆動コントロール回路１１には、ＬＳＩ内部からの出力信号Ａが入力され、出力信号Ａは、駆動コントロール回路１１を経て駆動回路１３により駆動されて入出力端子１４に出力される。一方、この入出力端子１４から入力された入力信号Ｙ１は入力回路１２を介してＬＳＩ内部に入力される。また、駆動コントロール回路１１は出力イネーブル信号ＯＥＮにより制御され、入力回路１２は入力イネーブル信号ＩＥＮにより制御される。
【００３０】
ＬＳＩ外部には、抵抗値がいずれもＲ２の基準抵抗１７，１８が夫々電源電位（ＶＤＤ）及び接地電位（ＧＮＤ）に接続されて設けられており、これらの基準抵抗１７，１８は夫々端子１５，１６を介してＬＳＩ内部のインピーダンスコントローラ１９に接続されている。この基準抵抗１７，１８の抵抗値Ｒ２は、伝送線路のインピーダンスと対応し、例えば伝送線路のインピーダンスに比例してその２倍に設定される。従って、後述するようにしてテブナン終端で生成する抵抗値Ｒ１と対応する。インピーダンスコントローラ１９は制御信号ＣＰ０〜ＣＰｘ及びＣＮ０〜ＣＮｘを駆動コントロール回路１１に出力する。駆動コントロール回路１１は、駆動回路１３の各トランジスタのゲートに、制御信号ＢＰ０，ＢＰ１，ＢＮ０，ＢＮ１，ＳＰ０〜ＳＰｘ、ＳＮ０〜ＳＮｘを出力する。
【００３１】
図４に示すように、駆動コントロール回路１１は、インバータ３１，３４，３５，３７ａ、３７ｂと、ＮＡＮＤ３２，３３，３６ａ〜３６ｄと、ＮＯＲ３８ａ〜３８ｄとを有する。ＬＳＩから出力される出力信号Ａは、インバータ３１により反転された後、ＮＡＮＤ３２の一方の入力端に入力され、出力イネーブル信号ＯＥＮがＮＡＮＤ３２の他方の入力端に入力される。ＮＡＮＤ３２の出力はインバータ３５により反転された後、信号ＢＰ０，ＢＮ１となって基本駆動回路に出力される。出力信号Ａ及び出力イネーブル信号ＯＥＮは、ＮＡＮＤ３３に入力され、ＮＡＮＤ３３の出力は信号ＢＰ１、ＢＮ０となって基本駆動回路に出力される。
【００３２】
インピーダンスコントローラ１９からの制御信号ＣＰ０は、ＮＡＮＤ３６ａ、３６ｂに入力され、ＮＡＮＤ３２の出力がＮＡＮＤ３６ａに入力されると共に、インバータ３４の出力がＮＡＮＤ３６ｂに入力される。同様に、制御信号ＣＰ１は、ＮＡＮＤ３６ｃ、３６ｄに入力され、ＮＡＮＤ３２の出力がＮＡＮＤ３６ｃに入力されると共に、インバータ３４の出力がＮＡＮＤ３６ｄに入力される。同様にして、インピーダンスコントローラ１９からの制御信号ＣＰ０〜ＣＰｘから、駆動回路１３のサブ駆動回路への駆動信号ＳＰ０〜ＳＰｘが生成される。
【００３３】
また、インピーダンスコントローラ１９からの制御信号ＣＮ０は、インバータ３７ａにより反転された後、ＮＯＲ３８ａ、３８ｂに入力され、ＮＡＮＤ３２の出力がＮＯＲ３８ａに入力されると共に、インバータ３４の出力がＮＯＲ３８ｂに入力される。同様に、制御信号ＣＮ１は、インバータ３７ｂにより反転された後、ＮＯＲ３８ｃ、３８ｄに入力され、ＮＡＮＤ３２の出力がＮＯＲ３８ｃに入力されると共に、インバータ３４の出力がＮＯＲ３８ｄに入力される。同様にして、インピーダンスコントローラ１９からの制御信号ＣＮ０〜ＣＮｘから、駆動回路１３のサブ駆動回路への駆動信号ＳＮ０〜ＳＮｘが生成される。
【００３４】
図５に示すように、駆動信号ＢＰ０、ＢＮ０は夫々基本駆動回路のＰｃｈトランジスタＭＰ０及びＮｃｈトランジスタＭＮ０対の夫々ゲートに入力され、駆動信号ＢＰ１、ＢＮ１は夫々基本駆動回路のＰｃｈトランジスタＭＰ１及びＮｃｈトランジスタＭＮ１対の夫々ゲートに入力される。また、駆動信号ＳＰ０、ＳＮ０は夫々サブ駆動回路のＰｃｈトランジスタＭＰ２及びＮｃｈトランジスタＭＮ２対の夫々ゲートに入力され、駆動信号ＳＰ１、ＳＮ１は夫々サブ駆動回路のＰｃｈトランジスタＭＰ３及びＮｃｈトランジスタＭＮ３対の夫々ゲートに入力される。更に、駆動信号ＳＰ２、ＳＮ２は夫々サブ駆動回路のＰｃｈトランジスタＭＰ４及びＮｃｈトランジスタＭＮ４対の夫々ゲートに入力され、駆動信号ＳＰ３、ＳＮ３は夫々サブ駆動回路のＰｃｈトランジスタＭＰ５及びＮｃｈトランジスタＭＮ５対の夫々ゲートに入力される。他のサブ駆動回路のトランジスタのゲートにも、同様にして、駆動信号ＳＰ４、ＳＮ４〜ＳＰｘ、ＳＮｘが入力される。
【００３５】
インピーダンスコントローラ１９は基準抵抗１７，１８の抵抗値Ｒ２に対応して、例えば比例するように、駆動回路１３のトランジスタ２１，２２の駆動数（オンにするトランジスタの数）を制御するための制御信号ＣＰ０〜ＣＰｘ、ＣＮ０〜ＣＮｘを駆動回路１１に出力する。即ち、インピーダンスコントローラ１９はプロセス条件の変動及びＬＳＩの温度変動等により、ＭＯＳトランジスタ２１，２２のオン抵抗により決まる出力インピーダンス及びテブナン終端抵抗値が抵抗値Ｒ２により決まる所望値から外れようとしたときに、サブ駆動回路のトランジスタの駆動本数を制御することにより、出力インピーダンス及びテブナン終端抵抗値が所望値に一致するように制御するものである。
【００３６】
図６はインピーダンスコントローラ１９の一例を示すブロック図である。この図６に示す回路４０は、インピーダンスコントローラ１９におけるPｃｈトランジスタ２１又はＮｃｈトランジスタ２２の一方のトランジスタのオンオフを制御する部分である。例えば、このインピーダンスコントローラ１９の回路４０に、端子４８（図１の端子１５に相当）を介して、ＶＤＤに接続された基準抵抗１７による基準電圧ＲＥＦＶが入力されているとする。この基準電圧ＲＥＦＶはコンパレータ４３の一方の入力（正入力）端子に入力される。また、電源電位ＶＤＤと、ＶＤＤと接地電位ＧＮＤとの中間の電位ＶＳＳとの間に、インピーダンス可変回路４１と抵抗４２とが直列に接続されており、その接続点４１ａがコンパレータ４３の負入力端子に接続されている。このインピーダンス可変回路４１のプロセス条件の変動及びＬＳＩの温度変動を検出する素子となるＰｃｈトランジスタは、駆動回路１３のＰｃｈトランジスタ２１と同等のトランジスタ特性を有し、この検出素子であるＰｃｈトランジスタにおいて、そのインピーダンスの変動が生じた場合に、それを駆動回路１３のＰｃｈトランジスタ２１のインピーダンスの変動として検出する。コンパレータ４３の出力はアップダウンカウンタ４４に入力され、端子４９を介して入力されるクロック信号ＣＬＫによりカウンタ４４は、コンパレータ４３からの信号に応じてアップダウンカウント動作をする。
【００３７】
即ち、コンパレータ４３は、接続点４１ａに発生する対比電圧と、基準電位ＲＥＦＶとを比較して、基準電圧ＲＥＦＶの方が対比電圧よりも高い場合にはアップ信号を出力し、基準電圧ＲＥＦＶの方が対比電圧よりも低い場合にはダウン信号を出力する。アップダウンカウンタ４４はクロック信号のクロック毎に、コンパレータ４３からの信号がアップ信号の場合に、２進値で１だけカウントアップ（インクリメント）し、コンパレータ４３からの信号がダウン信号の場合に、２進値で１だけカウントダウン（デクリメント）する。アップダウンカウンタ４４からは、クロック毎に、Ｂ０ビット、Ｂ１ビット及びＢ２ビットからなるカウント値（２進コード又は２進値）が、コード変換回路４５及び平均化回路４６に出力される。
【００３８】
コード変換回路４５は、アップダウンカウンタ４４から入力されるＢ０ビット、Ｂ１ビット及びＢ２ビットからなる２進コードを図７に示すようにＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、・・・及びＴｘビットからなるサーモメータコードに変換してインピーダンス可変回路４１に出力する。インピーダンス可変回路４１は、コンパレータ４３からの信号がアップ信号の場合には、そのインピーダンスを低下させて接続点４１ａの対比電位を高くする。
【００３９】
アップダウンカウンタ４４からの出力（Ｂ０ビット、Ｂ１ビット及びＢ２ビットからなるカウント値）は、平均化回路４６にも入力され、この平均化回路４６はアップダウンカウンタ４４から順次入力される２進コード（Ｂ０ビット、Ｂ１ビット及びＢ２ビット）を、例えば、従前の４つのコードを加算して１／４の除算を行うことにより、平均化し、３ビットの平均化２進コードであるＦＯＵＴ０、ＦＯＵＴ１及びＦＯＵＴ２ビットを出力する。
【００４０】
この平均化２進コードであるＦＯＵＴ０ビット、ＦＯＵＴ１ビット及びＦＯＵＴ２ビットは、コード変換回路４７に入力され、このコード変換回路４７において、図７に基づいて、６ビットのサーモメータコードＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、・・・及びＴｘビットに変換され、コード変換回路４７は、夫々、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、・・・及びＣＰｘビットを出力する。
【００４１】
インピーダンスコントローラ１９の回路４０に、端子４８（図１の端子１６に相当）を介して、ＧＮＤに接続された基準抵抗１８による基準電圧ＲＥＦＶが入力されている場合も、同様に、コード変換回路４７からサーモメータコードＣＮ０ビット、ＣＮ１ビット、ＣＮ２ビット、ＣＮ３ビット、・・・及びＣＮｘビットを出力する。この場合は、インピーダンス可変回路４１のプロセス条件の変動及びＬＳＩの温度変動を検出する素子となるＮｃｈトランジスタは、駆動回路１３のＮｃｈトランジスタ２２と同等のトランジスタ特性を有し、そのオン抵抗の変動が駆動回路１３のＮｃｈトランジスタ２２のインピーダンスの変動に相当する。
【００４２】
これらのサーモメータコードＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、・・・及びＣＰｘビット並びにサーモメータコードＣＮ０ビット、ＣＮ１ビット、ＣＮ２ビット、ＣＮ３ビット、・・・及びＣＮｘビットが、図４に示すように、駆動コントロール回路１１に入力される。
【００４３】
次に、上述の如く構成された入出力インターフェース回路の動作について説明する。先ず、この入出力インターフェース回路１０を入力モードとして使用する場合、入力イネーブル信号ＩＥＮをＨｉｇｈ（ハイ）、出力イネーブル信号ＯＥＮをＬｏｗ（ロー）に設定する。そうすると、図４の駆動コントロール回路において、基本駆動回路への出力信号として、ＢＰ０、ＢＮ１がＬｏｗ、ＢＰ１、ＢＮ０がＨｉｇｈの信号が出力される。このため、図５に示す駆動回路の基本駆動回路において、ＰｃｈトランジスタＭＰ０及びＮｃｈトランジスタＭＮ０の対がオン、ＰｃｈトランジスタＭＰ１及びＮｃｈトランジスタＭＮ１の対がオフとなる。よって、インピーダンスコントローラ１９からの信号がサブ駆動回路の全てのトランジスタをオフにするものである場合には、図２に示すように、駆動回路は、Ｐｃｈトランジスタ２１（ＭＰ０）とＮｃｈトランジスタ２２（ＭＮ０）とが、電源電位ＶＤＤと接地電位ＧＮＤとの間に縦続接続され、このＰｃｈトランジスタ２１とＮｃｈトランジスタ２２との間の接続点が入出力端子１４に接続されたものとなり、これらのＰｃｈトランジスタ２１（ＭＰ０）とＮｃｈトランジスタ２２（ＭＮ０）によりテブナン終端が構成される。このテブナン終端を構成するＰｃｈトランジスタ２１及びＮｃｈトランジスタ２２のオン抵抗値がＲ１であるとすると、その合成抵抗値Ｒ１／２は伝送線路のインピーダンスと同一になるようにしてある。これにより、入力モード時の負荷インピーダンスが伝送線路のインピーダンスと一致する。そして、入出力端子１４から入力された信号は、入力回路１２を介してＬＳＩ内部に入力信号Ｙ１として入力される。
【００４４】
次に、入出力インターフェース回路１０を出力モードで使用する場合、出力イネーブル信号ＯＥＮをＨｉｇｈ、入力イネーブル信号ＩＥＮをＬｏｗに設定する。そうすると、図４及び図５に示す基本駆動回路ＭＰ０，ＭＰ１のＰｃｈトランジスタか、又はＭＮ０、ＭＮ１のＮｃｈトランジスタの一方がオンする。この場合に、出力信号ＡがＨｉｇｈの場合には、１対の同一オン抵抗のＰｃｈトランジスタＭＰ０、ＭＰ１がオンし、ＮｃｈトランジスタＭＮ０，ＭＮ１がオフする。一方、出力信号ＡがＬｏｗの場合には、１対の同一オン抵抗のＮｃｈトランジスタＭＮ０，ＭＮ１がオンし、ＰｃｈトランジスタＭＰ０、ＭＰ１がオフする。従って、出力モード時において、出力信号ＡがＨｉｇｈの場合には、１対のＰｃｈトランジスタＭＰ０，ＭＰ１が同時にオンとなって、対で駆動トランジスタを構成し、出力信号がＬｏｗの場合には、１対のＮｃｈトランジスタＭＮ０，ＭＮ１が同時にオンとなって、対で駆動トランジスタを構成する。これにより、図３に示すように、出力インピーダンスがＲ３の駆動回路が構成される。ＰｃｈトランジスタＭＰ０及びＭＰ１のチャネル幅ＷがいずれもＷＰ０であってオン抵抗値が同一であるので、１対のＰｃｈトランジスタＭＰ０，ＭＰ１がオンした場合には、電源電位ＶＤＤと入出力端子１４の電位との間に、Ｋを定数として、Ｒ３＝Ｋ／（ＷＰ０＋ＷＰ０）＝Ｋ／２ＷＰ０＝（１／２）（Ｋ／ＷＰ０）＝（１／２）Ｒ１の出力インピーダンスが得られる。即ち、出力インピーダンスＲ３は、Ｒ３＝（１／２）Ｒ１＝（１／２）Ｒ２となる。
【００４５】
そして、入力モード時は、テブナン終端を形成しているため、半分の抵抗（（１／２）Ｒ１）を半分の電圧で終端したときの回路と、等価の回路になる。このため、入力モード時の負荷インピーダンスと、出力モード時の出力インピーダンスＲ３とが同一になる。よって、入力モード時の負荷インピーダンスと出力モード時の出力インピーダンスとを同一インピーダンスに制御することができると共に、これらのインピーダンスを伝送線路のインピーダンスに一致させることができる。
【００４６】
ＬＳＩからの出力信号Ａは、この出力信号ＡがＨｉｇｈの場合は、電源電位ＶＤＤに接続されたＰｃｈトランジスタＭＰ０，ＭＰ１を介して入出力端子１４から出力される。一方、出力信号ＡがＬｏｗの場合は、接地電位ＧＮＤに接続されたＮｃｈトランジスタＭＮ０，ＭＮ１を介して入出力端子１４から出力される。
【００４７】
ところで、ＬＳＩの温度変化又は製造時の条件変動（プロセス変動）により、基本駆動回路のＰｃｈトランジスタＭＰ０、ＭＰ１の各オン抵抗値Ｒ１及びＮｃｈトランジスタＭＮ０，ＭＮ１の各オン抵抗値Ｒ１を使用して求まる出力インピーダンス及びテブナン終端抵抗値が、基準抵抗１７，１８の抵抗値Ｒ２により決まる所望値から外れた場合、又は外れている場合、インピーダンスコントローラ１９においては、インピーダンス可変回路４１（Ｐｃｈトランジスタ又はＮｃｈトランジスタ）のインピーダンスが、この所望値から変動するので、又は変動しているので、コンパレータ４３による比較により、コード変換回路４７から制御信号ＣＰ０、ＣＰ１、ＣＰ２・・・ＣＰｘと、制御信号ＣＮ０、ＣＮ１、ＣＮ２・・・ＣＮｘとが出力される。
【００４８】
そして、入力モード時において、Ｐｃｈトランジスタ（ＭＰ０に相当）の抵抗値が増大し、接続点４１ａにおける比較電圧が低下し、アップダウンカウンタ４４においてインクリメントが生じ、その回数が平均化回路４６により、２進数で１個と判別された場合は、図７に示すように、コード変換回路４７からＣＰ０が１、その他のコードＣＰ１、ＣＰ２、・・・ＣＰｘが０の制御信号、即ちＣＰ＝・・・００１が出力される。一方、Ｎｃｈトランジスタ（ＭＮ０に相当）の抵抗値が増大し、接続点４１ａにおける比較電圧が低下し、アップダウンカウンタ４４においてインクリメントが生じ、その回数が平均化回路４６により、２進数で２個と判別された場合は、図７に示すように、コード変換回路４７からＣＮ０及びＣＮ１が１、その他のコードＣＮ２、・・・ＣＮｘが０の制御信号、即ちＣＮ＝・・・０１１が出力される。
【００４９】
この結果、図８に示すように、基本駆動回路のＰｃｈトランジスタＭＰ０及びＮｃｈトランジスタＭＮ０の他に、サブ駆動回路のＰｃｈトランジスタＭＰ２と、ＮｃｈトランジスタＭＮ２及びＭＮ４とがオンする。これにより、ＶＤＤ側のＰｃｈトランジスタ２１（ＭＰ０，ＭＰ２）と、ＧＮＤ側のＮｃｈトランジスタ２２（ＭＮ０，ＭＮ２，ＭＮ４）の抵抗値が、基準抵抗Ｒ２に一致する。このようにして、サブ駆動回路のトランジスタがオンして、Ｐｃｈトランジスタ２１の抵抗値及びＮｃｈトランジスタ２２の抵抗値が基準抵抗値Ｒ２に基づいて制御され、ＬＳＩに温度変動が生じた場合、及びプロセス条件のバラツキが存在した場合にも、テブナン終端の抵抗値が一定の所望値になるように制御される。このため、入力モード時に、温度変動及びプロセス条件のバラツキに依存しない終端抵抗を構成することができる。
【００５０】
一方、駆動回路が出力モードで使用されている場合、出力信号がＬｏｗであるときは、インピーダンスコントローラ１９からの制御信号がＣＰ＝・・・００１、ＣＮ＝・・・０１１であるので、図９に示すように、基本駆動回路のＮｃｈトランジスタＭＮ０，ＭＮ１がオンすると共に、サブ駆動回路のＮｃｈトランジスタＭＮ２，ＭＮ３、ＭＮ４、ＭＮ５がオンする。他のトランジスタはオフのままである。
【００５１】
また、駆動回路が出力モードで使用されている場合であって、出力信号がＨｉｇｈであるときは、インピーダンスコントローラ１９からの制御信号がＣＰ＝・・・００１、ＣＮ＝・・・０１１であるので、図１０に示すように、基本駆動回路のＰｃトランジスタＭＰ０，ＭＰ１がオンすると共に、サブ駆動回路のＰｃｈトランジスタＭＰ２，ＭＰ３がオンする。他のトランジスタはオフのままである。
【００５２】
このようにして、駆動回路が出力モードである場合に、出力信号がＬｏｗの場合のＮｃｈトランジスタＭＮ０，ＭＮ１、ＭＮ２，ＭＮ３、ＭＮ４、ＭＮ５により構成される出力インピーダンスと、出力信号がＨｉｇｈの場合のＰｃｈトランジスタＭＰ０，ＭＰ１、ＭＰ２，ＭＰ３により構成される出力インピーダンスとが、基準抵抗値Ｒ２に基づいて制御される。ＬＳＩに温度変動が生じた場合、及びプロセス条件のバラツキが存在した場合にも、出力インピーダンスＲ３の値が一定の所定値に制御される。このため、出力モード時に、温度変動及びプロセス条件のバラツキに依存しない出力インピーダンスを構成することができる。
【００５３】
なお、本実施形態のインピーダンスコントローラ１９は上記実施形態に限らず。例えば、駆動回路のトランジスタのオン抵抗値が変動した場合に、アップダウンカウンタ４４のカウント値を、コード変換回路４７に直接入力して、そのサーモメータコードＣＰ０〜ＣＰｘ、ＣＮ０〜ＣＮｘを駆動回路のトランジスタのオンオフの制御信号として使用してもよい。しかし、本実施形態のように、アップダウンカウンタ４４のカウント値を平均化回路４６により複数回の入力カウント値で平均化した後、コード変換回路４７に入力して、そのサーモメータコードＣＰ０〜ＣＰｘ、ＣＮ０〜ＣＮｘを駆動回路のトランジスタのオンオフ制御信号として使用した方が、制御が安定化するので好ましい。即ち、温度変化等により、接続点４１ａの比較電圧が変動した場合に、比較電圧が基準電圧に近い電圧になると、コンパレータ４３の比較結果が、アップダウンカウンタ４４を１ステップ上へアップカウントさせるか、又は１ステップ下へダウンカウントさせるかで不定になる。この事情は、比較電圧にノイズが乗った場合に、比較電圧が基準電圧からコンパレータ４３のオフセット電圧の上限を上回っていたり、また下限を下回っていたとしても、同様である。なお、コンパレータのオフセット電圧とは、比較電圧が基準電圧に対してどちら側にあるかの判定を誤る電圧をいう。よって、アップダウンカウンタ４４は、基準電圧に対応するカウント値と、１ステップ上のカウント値と、１ステップ下のカウント値との間で、変動することになる。これに対し、カウント値を平均化することにより、比較電圧が常時変動したとしても、その変動がインピーダンス整合化データに表れてしまうことを防止することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る入出力インターフェース回路を示すブロック図である。
【図２】同じくその入力モード時のトランジスタ構成を示すブロック図である。
【図３】同じくその出力モード時のトランジスタ構成を示すブロック図である。
【図４】駆動コントロール回路の回路図である。
【図５】駆動回路の回路図である。
【図６】インピーダンスコントローラを示すブロック図である。
【図７】２進コードとサーモメータコードとの変換テーブルである。
【図８】入力モード時に温度変動等が生じた場合の駆動回路を示す回路図である。
【図９】出力モード時であって出力信号ＡがＬｏｗである場合の駆動回路を示す回路図である。
【図１０】出力モード時であって出力信号ＡがＨｉｇｈである場合の駆動回路を示す回路図である。
【図１１】従来の入出力インターフェース回路を示すブロック図である。
【符号の説明】
【００５５】
１０：入出力インターフェース回路
１１：駆動コントロール回路
１２：入力回路
１３：駆動回路
１４：入出力端子
１７，１８：基準抵抗
１９：インピーダンスコントローラ
２１：Ｐｃｈトランジスタ
２２：Ｎｃｈトランジスタ
４１：インピーダンス可変回路
４３：コンパレータ
４４：アップダウンカウンタ
４５，４７：コード変換回路
４６：平均化回路
【図１】
2005130217.tif 000003
【図２】
2005130217.tif 000004
【図３】
2005130217.tif 000005
【図４】
2005130217.tif 000006
【図５】
2005130217.tif 000007
【図６】
2005130217.tif 000008
【図７】
2005130217.tif 000009
【図８】
2005130217.tif 000010
【図９】
2005130217.tif 000011
【図１０】
2005130217.tif 000012
【図１１】
2005130217.tif 000013