(57)【要約】【課題】  ２次元状画素配列の片側だけに垂直シフトレジスタを備え、レイアウト面積を削減させるとともに、コストを低減する。【解決手段】  ２次元状画素配列１の横方向の画素の並びを選択するための選択信号を出力するシフトレジスタであって、該画素配列の左外側、または右外側のいずれかから該画素配列１に対して選択信号を与える垂直シフトレジスタ２と、該選択信号が出力された後に、画素配列１に対して、該選択信号が与えられた側と反対側から、横方向に並んだ画素に対するデータ読出しのために電源電圧を印加する手段３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素が２次元状に配列された固体撮像装置において、
該２次元状画素配列の横方向の画素の並びを選択するための選択信号を出力するシフトレジスタであって、該画素配列の左外側、または右外側のいずれかから該画素配列に対して選択信号を与える垂直シフトレジスタと、
該垂直シフトレジスタによって前記選択信号が出力された後に、該画素配列に対して該選択信号が与えられた側と反対側から、該横方向に並んだ画素に対するデータ読出しのために電源電圧を印加する電圧印加手段とを備えることを特徴とする固体撮像装置。
【請求項２】
前記垂直シフトレジスタによって選択信号が出力された後に、前記画素配列に対して該垂直シフトレジスタによって選択信号が与えられた側から、該横方向に並んだ画素に対してデータ読出しのために電源電圧を印加するシフトレジスタ側電圧印加手段をさらに備えることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記電圧印加手段、および／またはシフトレジスタ側電圧印加手段が前記画素に対して電源電圧より昇圧された昇圧電圧を印加することを特徴とする請求項１、または２記載の固体撮像装置。
【請求項４】
前記垂直シフトレジスタから出力された前記選択信号を遅延させて前記電圧印加手段側に与える第１の遅延手段をさらに備えることを特徴とする請求項２記載の固体撮像装置。
【請求項５】
前記第１の遅延手段の出力をさらに遅延させて前記電圧印加手段に与える第２の遅延手段をさらに備えることを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記第１の遅延手段による遅延時間と、前記第２の遅延手段による遅延時間との和に相当する時間だけ、前記垂直シフトレジスタから出力される選択信号を遅延させてシフトレジスタ側電圧印加手段に与える第３の遅延手段をさらに備えることを特徴とする請求項５記載の固体撮像装置。
【請求項７】
前記画素のそれぞれがＣＭＯＳ素子によって構成されるとともに、
前記第１の遅延手段の出力が画素からのデータ読出し信号を前記画素配列の外部に与えるＭＯＳトランジスタのゲートに与えられることを特徴とする請求項４記載の固体撮像装置。
【請求項８】
画素が２次元状に配列された固体撮像装置における画素データ読出しのための電圧印加方法であって、
該２次元状画素配列の左外側、または右外側のいずれかから２次元状画素配列の横方向の画素の並びを選択するための選択信号を与え、
該選択信号の出力後に該選択信号の出力側と反対側から該横方向に並んだ画素に対するデータ読出しのために電源電圧を印加することを特徴とする画素データ読出し電圧印加方法。
【請求項９】
２次元状に複数の画素が配列され、該２次元状配列内の行方向の画素列について両端から電圧を供給する固体撮像装置であって、
前記両端のうちの一端側についてのみ設けられ、該電圧供給を行う行を選択するシフトレジスタと、
該シフトレジスタの行選択により生じる電圧変動を他端で受信し、該電圧変動の存在した行に対して他端側から電圧供給を行う電圧印加手段と、
を有することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳセンサなどの固体撮像装置に係り、さらに詳しくは固体撮像装置において２次元状画素配列の横方向の画素の並びを選択するための垂直シフトレジスタを画素配列の片側だけに設け、レイアウト面積を削減しながら、画素配列の両側から画素データ読出し電圧を供給する固体撮像装置、および画素データ読出し電圧印加方法に関する。
【背景技術】
【０００２】
従来から光電変換素子、例えばフォトダイオードを縦（垂直）方向と横（水平）方向との２次元状に配列し、それぞれの光電変換素子に蓄積された電荷をそれぞれ複数のトランジスタを用いて読み出す固体撮像装置が使用されている。
【０００３】
図８は、そのような固体撮像装置の従来例の構成ブロック図である。同図において装置には、横方向の画素の並びを選択するための垂直シフトレジスタ２１、各画素に対応するトランジスタを駆動するためのＶＤおよびＶＧドライバ２２、横方向の画素の並びのデータを１画素ずつ選択するための水平シフトレジスタ２３、読出し信号のランダム雑音を低減させるための相関二重サンプリング（ＣＤＳ）回路２４、およびロード信号がゲートに与えられて読出し信号ＶＳをＣＤＳ回路２４に供給するための（ＭＯＳ）トランジスタ２５が、画素配列２０のまわりに備えられている。
【０００４】
画素配列２０の内部には、１つの画素に対応するフォトダイオード２６と、その電荷の読出しを制御するための３つのトランジスタによる構成が示されている。トランジスタ２７のゲート端子に信号ＶＧが与えられることによってこの画素が選択され、トランジスタ２８のドレイン端子に電源電圧信号ＶＤが与えられ、またトランジスタ２９のゲート端子にリセット信号（ＲＳＴ）が与えられる。
【０００５】
図９は図８の従来例における横方向の画素の並びを垂直方向に選択するための垂直シフトレジスタとドライバの構成の説明図である。垂直シフトレジスタ２１は横方向の画素の並びを選択するための選択信号を出力し、横方向の画素の並びにそれぞれ対応するＶＤおよびＶＧドライバ２２の中で選択すべきドライバに対して選択信号を与えることによって、選択された横方向の並びの画素に対してＶＧ信号、ＶＤ信号、およびＲＳＴ信号が与えられ、画素データの読出しが行われる。
【０００６】
図１０は、図８、および図９において画素配列（ピクセルアレイ）の両側に備えられる垂直シフトレジスタの構成例である。同図においてシフトレジスタは画素の横方向の並び、すなわち垂直方向画素のそれぞれに対して選択信号、およびリセット（ＲＳＴ）信号を出力するためのＮＡＮＤゲート５０、インバータ５１、およびフリップフロップ５２を備え、さらにこの画素選択のためのデコード線に相当する多数の配線を備えている。
【０００７】
図１０のシフトレジスタによって、例えば画素配列の一番上から垂直方向の画素が順次選択され、画素データの読出しを行うことも、また任意の位置の画素から始めて順次下方向に画素の１つずつを選択していくことも、あるいは逆方向に選択していくことも可能である。なお、左側のフリップフロップ５２のうちで、選択された垂直方向画素に対応するフリップフロップだけがその選択状態を記憶しており、ＲＳＴ信号の入力の時点でその出力の反転によって選択された画素に対するＲＳＴ選択（リセット）信号が与えられる。
【０００８】
しかしながら図８から図１０で説明した従来例においては、２次元状の画素配列の両側に垂直方向に画素を選択するための垂直シフトレジスタが備えられ、それらのシフトレジスタによって出力された選択信号に対応してＶＤおよびＶＧドライバによって両側から、例えば画素データ読出しを行うための電源電圧が供給されていた。
【０００９】
このように両側にシフトレジスタを配置し、両側から画素をドライブする理由は、画面の大型化に伴い、例えば横方向の画素の数が増大し、片側、例えば左側だけから画素のドライブを行う場合には画面の右端の画素に対しては、与えられるべき電源電圧に対して電圧降下を生じ、撮像性能が低下するためである。
【００１０】
しかしながらこのように画素配列の両側に垂直シフトレジスタを配置すると、図１０で説明したように垂直シフトレジスタが多くの素子と多くの配線とによって構成されるために、その面積が大きくなり、撮像装置の小型化が困難になってしまうという問題点があった。
【００１１】
このような固体撮像装置に関する従来技術として次の文献がある。
【特許文献１】特開平１１−２６７４０号公報  「固体撮像装置」
【特許文献２】特開２００３−１３４３９９号公報  「固体撮像装置およびその駆動方法」
【００１２】
特許文献１には、低い電源電圧で残像が少なく、変換ゲインの高い固体撮像装置を提供するために、チップ内に昇圧回路を搭載する技術が開示されている。
【００１３】
特許文献２には、受光部の有効面積を狭くすることなく、画素周辺の配線を一部兼用することによって配線本数を削減し、撮像素子の小型化を実現する技術が開示されている。
しかしながらこの２つの文献においても、２次元状画素配列の両側に垂直シフトレジスタが備えられており、垂直シフトレジスタの面積が大きいことによって撮像装置の小型化が困難であるという問題点は解決されていなかった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述の問題点に鑑み、２次元状画素配列の両側に従来備えられていた垂直シフトレジスタを片側だけに備え、かつ選択された垂直方向の画素をドライブするドライバを両側に備えることによって、レイアウト面積を削減させるとともにコストを低減しながら、撮像出力性能の高い固体撮像装置、および画像読出し電圧印加方法を提供することである。
【課題を解決するための手段】
【００１５】
図１は、本発明の固体撮像装置の原理的な構成ブロック図である。同図は画素が２次元状に配列された固体撮像装置の原理構成を示し、固体撮像装置は少なくとも２次元状画素配列１、垂直シフトレジスタ２、および電圧印加手段３を備える。
【００１６】
垂直シフトレジスタ２は、２次元状画素配列１の横方向の画素の並びを選択するための選択信号を出力するものであり、画素配列１の左外側、または右外側のいずれかから画素配列１に対して選択信号を与える。
【００１７】
電圧印加手段３は、垂直シフトレジスタ２によって選択信号が出力された後に、画素配列１に対して選択信号が出力された側と反対側から、横方向に並んだ画素に対するデータ読出しのために電源電圧を印加するものである。
【００１８】
発明の実施の形態においては、垂直シフトレジスタ２によって選択信号が出力された後に、その選択信号が与えられた側から画素配列１に対して横方向に並んだ画素に対するデータ読出しのために電源電圧を印加するシフトレジスタ側電圧印加手段をさらに備えることもできる。
【００１９】
また実施の形態においては、電圧印加手段３、および／またはシフトレジスタ側電圧印加手段が、前記画素に対するデータ読出し電圧として電源電圧より昇圧された昇圧電圧を印加することもできる。
【００２０】
さらに実施の形態においては、固体撮像装置が垂直シフトレジスタ２から出力された選択信号を遅延させて電圧印加手段３側に与える第１の遅延手段をさらに備えることも、またその第１の遅延手段の出力をさらに遅延させて電圧印加手段３に与える第２の遅延手段をさらに備えることも、あるいはこの第１の遅延手段、および第２の遅延手段によるそれぞれの遅延時間の和に相当する時間だけ垂直シフトレジスタ２から出力された選択信号を遅延させてシフトレジスタ側電圧印加手段に与える第３の遅延手段をさらに備えることもできる。
【００２１】
実施の形態においては、２次元状画素配列１における画素のそれぞれがＣＭＯＳ素子によって構成されるとともに、前述の第１の遅延手段の出力が画素からのデータ読出し信号を画素配列１の外部に与えるためのＭＯＳトランジスタのゲートに与えられることもできる。
【００２２】
また、本発明の固体撮像装置は、２次元状に複数の画素が配列され、該２次元状配列内の行方向の画素列について両端から電圧を供給するものであり、両端のうちの一端側についてのみ設けられ、該電圧供給を行うべき行を選択するシフトレジスタと、該シフトレジスタの行選択により生じる電圧変動を他端で受信し、該電圧変動の存在した行に対して他端側から電圧供給を行う電圧印加手段とを備える。
【００２３】
次に本発明における画素データ読出し電圧印加方法においては、２次元状画素配列の左外側、または右外側のいずれかから画素配列の横方向の画素の並びを選択するための選択信号を出力し、その選択信号の出力後に選択信号が出力された側と反対側から横方向に並んだ画素に対するデータ読出しのために電源電圧を印加する方法が用いられる。
【００２４】
以上のように本発明によれば、２次元状画素配列の左外側、または右外側のいずれかに垂直シフトレジスタが備えられ、その垂直シフトレジスタと反対側、または両側に横方向の画素の並びに対するデータ読出しのために電源電圧を印加する電圧印加手段が備えられる。
【発明の効果】
【００２５】
本発明によれば、従来２次元状画素配列の両側に設けられていた垂直シフトレジスタのうちの片側を省略することが可能となり、レイアウト面積の削減、コストの低減、および撮像装置の小型化に寄与するところが大きい。
【発明を実施するための最良の形態】
【００２６】
図２は本実施形態における画素の横方向（行方向）の並び、例えば１ラインに対応するドライバとシフトレジスタの配置の説明図である。同図において１ライン上の画素１０に対しては、図８の従来例と同様にＶＧ線１５、ＶＤ線１６が共通に設けられ、その両側にドライバ１１と１２が備えられ、例えばドライバ１１側にシフトレジスタ１３が備えられている。シフトレジスタ１３によって選択されたライン上の画素からは、読出し線１７によって１画素ずつ画素データの読出しが行われる。ここでシフトレジスタ１３側のドライバ１１はシフトレジスタ１３からの選択信号を受けて選択されたライン上の画素をドライブするものであるが、反対側のドライバ１２は、ドライバ１１からの信号を折り返して画素のドライブを行うものであり、ドライバ１１とドライバ１２との構成は異なっている。その構成については後述する。
【００２７】
図３は本実施形態における撮像装置の全体構成ブロック図である。図８の従来例と比較すると画素配列２０の、例えば右側の垂直シフトレジスタ２１が省略され、また右側のＶＤおよびＶＧドライバ２２の代わりにＶＤドライバ３０が備えられている点が異なっている。
【００２８】
図４は従来例の図９に対応する、本実施形態におけるドライバと垂直シフトレジスタの配置の説明図である。図３におけると同様に、画素配列の右側にはＶＤドライバ３０だけが備えられ、ＶＤドライバ３０は、例えば右側のＶＤおよびＶＧドライバ２２からのＶＧ信号を折り返して横方向の画素の並び、すなわち１ラインの画素に対する読出しのために電源電圧信号ＶＤを印加する。
【００２９】
図５は、ＶＤおよびＶＧドライバとＶＤドライバとの構成を示す回路図であり、図６はこの回路における動作のタイムチャートである。図６を用いながら図５の回路の動作を説明する。図５において垂直シフトレジスタ２１から選択信号、すなわち図６の行選択線信号φ１が出力される。その後図６に示すようにＶＧ制御用信号φ２が出力され、ＮＡＮＤゲート３１の出力はＬ、インバータ３２の出力はＨとなり、例えば図３におけるトランジスタ２７のゲートに与えられる信号はＨとなり、画素からのデータ読出し信号を画素配列２０の外部に与えるトランジスタ２７はオンとなる。
【００３０】
その後ＶＤ制御用のタイミング制御信号としてφ３が出力されると、ＶＤドライバ３０側のＮＡＮＤゲート３３の出力はＬとなり、トランジスタ３４がオンとなり、画素に対して電源電圧を与える信号ＶＤがＨとなる。ここでＶＰＰは撮像装置の電源電圧ＶＤＤより昇圧された電圧である。
【００３１】
一方ＶＤおよびＶＧドライバ２２側では、φ１に加えてＶＤ制御用の信号φ３がＨとなった時点でＮＡＮＤゲート３５の出力がＬとなり、トランジスタ３６がオンとなって昇圧電圧ＶＰＰが画素に対するＶＤ線に画素配列の左側から与えられることになる。
【００３２】
なお本発明の特許請求の範囲の請求項４〜７における第１の遅延手段は図５のＮＡＮＤゲート３１とインバータ３２に、第２の遅延手段はＮＡＮＤゲート３３に、第３の遅延手段はＮＡＮＤゲート３５に相当し、請求項１における電圧印加手段はトランジスタ３４に、請求項２におけるシフトレジスタ側電圧印加手段はトランジスタ３６に相当する。
【００３３】
トランジスタ３９は、現在のラインが非選択状態となったときに画素に対して電源電圧ＶＤＤを印加するためのものである。すなわち選択状態ではφ１がＨとなり、インバータ３７の出力がＬとなった後に、信号φ３と同様にＶＤ制御用の信号φ４がＨとなってもＮＡＮＤゲート３８の出力φ５はＨであり、トランジスタ３９はオンとならず、ＶＤ線には電源電圧ＶＤＤは印加されない。
【００３４】
これに対して現在のラインが非選択の場合にはφ１がＬで、インバータ３７の出力がＨとなるために、信号φ４がＨとなった時点でＮＡＮＤゲート３８の出力φ５はＬとなり、トランジスタ３９はオンとなり、画素に対しては電源電圧ＶＤＤが印加されることになる。なおここでＶＤ制御用信号φ３とφ４とのパルスは全く同じ位置となっているが、スキューなどを考慮して位置（位相）をずらすことも当然可能である。さらに非選択状態のラインの画素に電源電圧ＶＤＤを印加する理由は、非選択状態の画素の光電変換素子に蓄積された電荷の影響によるノイズを低減させるためである。
【００３５】
以上説明したように図５の回路ではＶＤおよびＶＧドライバ２２側でＶＧ制御用信号φ２がＨとなり、インバータ３２の出力がＨとなってから、ＶＤドライバ３０側で信号φ３がＨとなり、トランジスタ３４がオンとなって昇圧電圧ＶＰＰがＶＤ線に印加されるまでに時間差を設けている。すなわち、ＶＧがＨとなってからＶＰＰがＶＤ線に印加されるまでの間に時間差を設けることによって、ＶＤドライバ３０による信号の折り返しを確実に行うことが可能となり、スキューやノイズの影響を避けることができる。
【００３６】
図７は本実施形態における図５と比較した場合の、従来例におけるドライバ、および垂直シフトレジスタの構成図である。従来例においては右側にも垂直シフトレジスタ２１が設けられ、また図５の右側のＶＤドライバ３０の代わりに、左側と全く同じＶＤおよびＶＧドライバ２２が備えられることになる。これに比べて図５においては、右側の垂直シフトレジスタが省略されるのに加えて右側のドライバの構成が簡単となり、撮像装置の小型化とコスト低減を実現することができる。
【００３７】
本実施例では、３トランジスタ型のピクセルを用いて説明したが、他の形態のピクセルであっても良い事は言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の固体撮像装置の原理構成ブロック図である。
【図２】本実施形態における１ラインの画素に対応するドライバとシフトレジスタの配置の説明図である。
【図３】本実施形態における固体撮像装置の全体構成図である。
【図４】本実施形態におけるＶＤおよびＶＧドライバと、ＶＤドライバとの配置を説明する図である。
【図５】ＶＤおよびＶＧドライバと、ＶＤドライバとの回路構成を示す図である。
【図６】図５の回路における動作のタイムチャートである。
【図７】図５に対応する従来例におけるドライバの構成を示す図である。
【図８】固体撮像装置の従来例の全体構成を示す図である。
【図９】従来例における垂直シフトレジスタとドライバの配置を説明する図である。
【図１０】従来例におけるシフトレジスタの構成例を示す図である。
【符号の説明】
【００３９】
１  ２次元状画素配列
２、２１  垂直シフトレジスタ
３  電圧印加手段
１０  画素
１１、１２  ドライバ
１３  シフトレジスタ
１５  ＶＧ線
１６  ＶＤ線
１７  読出し線
２２  ＶＤおよびＶＧドライバ
２３  水平シフトレジスタ
２４  ＣＤＳ回路
２５、２７、２８、２９、３４、３６、３９  トランジスタ
２６  フォトダイオード
３０  ＶＤドライバ
３１、３３、３５、３８  ＮＡＮＤゲート
３２、３７  インバータ
４０  ピクセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005341438.tif 000011
【図１０】
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