(57)【要約】【課題】省電力のオシレータを提供する。【解決手段】比較ノードＮ１の電圧Ｖ１が第１基準電圧Ｖｒｅｆ１よりも大きくなったとき、オシレータ１内の差動アンプ１０１はパルス発生回路１１０にパルスを出力させる。パルス出力時、比較ノードＮ１は充放電回路１０５により放電される。このとき、制御回路４は第１制御信号ＣＴ１を非活性にし、差動アンプ１０１を停止させる。比較ノードＮ１が放電された後、充放電回路１０５により徐々に充電された結果、放電回路４３のしきい値電圧の合計である第２基準電圧Ｖｒｅｆ２を電圧Ｖ１が超えたとき、制御回路４は第１制御信号ＣＴ１を活性化し、オペアンプ１０１を動作させる。【選択図】図１
2005130302.tif 000002
【特許請求の範囲】
【請求項１】
比較ノードの電圧を第１の基準電圧と比較し、前記比較ノードの電圧が前記第１の基準電圧よりも高くなったときタイミング信号を活性化する比較手段と、
前記活性化されたタイミング信号を受け、パルスを出力するパルス発生手段と、
前記パルスを受けたとき前記比較ノードを放電し、前記パルスを受けていないとき前記比較ノードを充電する充放電手段と、
前記比較ノードの電圧が、前記第１の基準電圧よりも低い第２の基準電圧を超えない期間中、前記比較手段の動作を停止させる制御手段とを備えることを特徴とするオシレータ。
【請求項２】
請求項１に記載のオシレータであって、
前記制御手段は、
前記比較手段を動作させるための第１の制御信号を出力する制御ノードと、
前記制御ノードに接続され、前記比較ノードの電圧が前記第２の基準電圧よりも低いとき前記制御ノードを充電する第１の充電手段と、
前記制御ノードに接続され、前記比較ノードの電圧が前記第２の基準電圧を超えている期間中前記制御ノードを放電する第１の放電手段とを含むことを特徴とするオシレータ。
【請求項３】
請求項２に記載のオシレータであって、
前記第１の充電手段は、
前記パルスを遅延させた遅延パルスを出力するパルス遅延手段と、
前記遅延パルスに応答してオンになる第１のトランジスタとを含むことを特徴とするオシレータ。
【請求項４】
請求項２又は請求項３に記載のオシレータであって、
前記第１の放電手段は、
前記制御ノードに接続されるドレインと、前記比較ノードに接続されるゲートとを有する第２のトランジスタと、
前記第２のトランジスタと直列に接続され、かつダイオード接続された１又は複数の第３のトランジスタとを含むことを特徴とするオシレータ。
【請求項５】
請求項４に記載のオシレータであってさらに、
前記第１の制御信号が非活性状態から活性状態へ変化するときの波形の傾きを急峻にした第２の制御信号を出力する波形整形手段を備え、
前記波形整形手段は、
前記第２の制御信号を出力する整形ノードと、
前記整形ノードに接続され、前記第１の制御信号が活性化されている期間中前記整形ノードを充電する第２の充電手段と、
前記整形ノードに接続され、前記第２の充電手段が前記整形ノードを充電しない期間中前記整形ノードを放電する第２の放電手段とを含むことを特徴とするオシレータ。
【請求項６】
請求項１〜請求項５のいずれか１項に記載のオシレータであってさらに、
前記比較手段と前記パルス発生手段との間に接続され、前記第１の制御信号が非活性状態のときオフになり、前記第１の制御信号が活性状態のときオンになるスイッチ手段と、
前記第１の制御信号が非活性状態のとき前記タイミング信号を非活性状態に固定し、前記第１の制御信号が活性状態のときその動作を停止する電圧固定手段とを備えることを特徴とするオシレータ。
【請求項７】
請求項６に記載のオシレータであって、
前記スイッチ手段は、前記第１の制御信号が活性化されてから第１の所定期間経過後にオンされ、前記電圧固定手段は、前記第１の所定期間を経過した後さらに第２の経過期間を経過した後にその動作を停止することを特徴とするオシレータ。
【請求項８】
請求項６に記載のオシレータであってさらに、
前記パルス発生手段の出力ノードに接続され、前記制御信号が非活性状態のとき前記パルス発生手段の出力信号をラッチするラッチ手段を備えることを特徴とするオシレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オシレータに関し、さらに詳しくは、半導体記憶装置に用いられるオシレータに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）内部には、リフレッシュ動作を行うときにタイマとして機能するオシレータが備えられている。図４を参照して、オシレータ１００は、比較ノードＮ１の電圧Ｖ１を基準電圧Ｖｒｅｆと比較しタイミング信号ＴＭＧをノードＮ１００に出力する差動アンプ１０１と、Ｌ（論理ロー）レベルに活性化されたタイミング信号ＴＭＧを受けた後に、Ｌレベルのパルスを出力するパルス発生回路１１０と、比較ノードＮ１に接続されたキャパシタＣ１００と、キャパシタＣ１００を充放電する充放電回路１０５とを備える。充放電回路１０５は温度依存の少ない定電流源１０４とインバータＩＶ１０１とを含む。パルス発生回路１１０の出力信号ＳＲＯＳＣがＨレベルの期間中は、充放電回路１０５はキャパシタＣ１００を充電する。その結果、比較ノードＮ１の電圧は上昇する。一方、パルス発生回路１１０の出力信号ＳＲＯＳＣがＬレベルの期間中は、充放電回路１０５はキャパシタＣ１００の電荷を放電する。
【０００３】
図５を参照して、時刻ｔ１以前において充放電回路１０５は比較ノードＮ１の電圧Ｖ１を徐々に上昇させる。時刻ｔ１で電圧Ｖ１が基準電圧Ｖｒｅｆを超える。このとき、差動アンプ１０１から出力されるタイミング信号ＴＭＧはＬレベルになる。Ｌレベルのタイミング信号ＴＭＧを受け、パルス発生回路１１０は出力信号ＳＲＯＳＣにＬレベルのパルスＰＬを形成する。充放電回路１０５はパルスＰＬを受け、インバータＩＶ１０１内のＮチャネルＭＯＳトランジスタがオンになり、キャパシタＣ１００に蓄積されてきた電荷を放電する。これにより、時刻ｔ１２で電圧Ｖ１が低下する。
【０００４】
一方、時刻ｔ１から所定パルス幅Ｔｐｗ経過後の時刻ｔ１１で、パルス発生回路１１０は信号ＳＲＯＳＣをＬレベルにする。このときの所定パルス幅Ｔｐｗはパルス幅決定回路１０２により決定される。信号ＳＲＯＳＣがＬレベルになると、ＰチャネルＭＯＳトランジスタＰ１００がオンになり、比較ノードＮ１００でのタイミング信号ＴＭＧはＨレベルに固定される。
【０００５】
時刻ｔ１１から所定パルス幅Ｔｐｗ経過後の時刻ｔ２１以降に、充放電回路１０５はＨレベルの出力信号ＳＲＯＳＣを受ける。このとき、インバータＩＶ１０１内の図示しないＰチャネルＭＯＳトランジスタがオンされ、定電流源１０４からキャパシタＣ１００へ電荷が供給される。その結果、時刻ｔ２１以降電圧Ｖ１が徐々に上昇する。
【０００６】
充放電回路１０５による充電の結果、時刻ｔ３で電圧Ｖ１が基準電圧Ｖｒｅｆを超えると、差動アンプ１０１は再びタイミング信号ＴＭＧをＬレベルとし、パルス発生回路１１０はＬレベルのパルスＰＬを出力する。
【０００７】
以上の動作により、オシレータ１００はＴｃｙｃ時間ごとにＬレベルのパルスＰＬを出力する。
【０００８】
オシレータ１００内の差動アンプ１０１は比較ノードＮ１の電圧Ｖ１を基準電圧Ｖｒｅｆと比較する。そのため、差動アンプ１０１には常に動作電流が流れている必要がある。一方、キャパシタＣ１００にも充電用の電流が常時流れているが、充電時間を長くするために電流量は少なく抑えられており、差動アンプ１０１の動作電流よりも遥かに小さい。よって、差動アンプ１０１の動作電流がオシレータ１００の動作電流の大部分を占めている。オシレータ１００はセルフリフレッシュ動作に用いられ、ＤＲＡＭがスタンバイ状態のときでも動作する必要があるため、差動アンプ１０１の動作電流はスタンバイ電流に大きく影響し、ひいては平均動作電流にも影響する。
【０００９】
【特許文献１】特開２０００−１６３９５５号公報
【特許文献２】特開平１０−２８９５７３号公報
【特許文献３】特開平８−２７９７３３号公報
【特許文献４】特開平８−１７１７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、省電力化が可能なオシレータを提供することである。
【課題を解決するための手段】
【００１１】
本発明によるオシレータは、比較手段と、パルス発生手段と、充放電手段と、制御手段とを備える。比較手段は比較ノードの電圧を第１の基準電圧と比較し、比較ノードの電圧が第１の基準電圧よりも高くなったときタイミング信号を活性化する。パルス発生手段は活性化されたタイミング信号を受け、パルスを出力する。充放電手段はパルスを受けたとき比較ノードを放電し、パルスを受けていないとき比較ノードを充電する。制御手段は比較ノードの電圧が、第１の基準電圧よりも低い第２の基準電圧を超えない期間中、比較手段の動作を停止させる。
【００１２】
本発明によるオシレータは、比較ノードが放電された後、比較ノードが充電され、その電圧が第２基準電圧を超えるまでの間、比較手段の動作を停止する。比較ノードの電圧が第１の基準電圧近傍まで上昇してから比較手段を動作させても、タイミング信号を活性化するのに間に合うため、実現可能である。よって、本発明により比較手段の電流消費量を低減することができ、オシレータは省電力化できる。
【００１３】
好ましくは、制御手段は、制御ノードと、第１の充電手段と、第１の放電手段とを含む。制御ノードは比較手段を動作させるための第１の制御信号を出力する。充電手段は制御ノードに接続され、比較ノードの電圧が第２の基準電圧よりも低いとき制御ノードを充電する。放電手段は制御ノードに接続され、比較ノードの電圧が第２の基準電圧を超えている期間中制御ノードを放電する。
【００１４】
この場合、制御手段は第１の充電手段及び第１の放電手段により制御ノードを充放電し、第１の制御信号を活性化又は非活性化する。このとき、第１の充電手段が制御ノードを充電している間は第１の放電手段は制御ノードを放電せず、第１の放電手段が制御ノードを放電している間は第１の充電手段は制御ノードを充電しない。よって、制御手段内で貫通電流の発生を抑制でき、オシレータは省電力化できる。
【００１５】
好ましくは、第１の充電手段は、パルス遅延手段と、第１のトランジスタとを含む。パルス遅延手段はパルスを遅延させた遅延パルスを出力する。第１のトランジスタは遅延パルスに応答してオンになる。
【００１６】
パルス発生手段からパルスが出力されたとき、比較ノードは放電される。このとき、比較ノードの電圧は第２の基準電圧よりも低くなるため、制御手段内の第１の放電手段は放電を停止する。つまり、第１の放電手段は比較ノードの電圧が第２の基準電圧よりも高くなってからパルス発生手段によりパルスが出力されるまで動作する。また、第１の充電手段は、パルス発生手段からパルスが出力されてから所定時間経過後にパルス遅延手段から出力される遅延パルスを受け、動作する。つまり、第１の充電手段はパルス発生手段からパルスが出力された後パルス幅の期間だけ動作する。その結果、パルス発生手段から出力されたパルスを利用することで、第１の充電手段の動作時期を第１の放電手段の動作時期とずらすことができる。よって、制御手段での貫通電流の発生を抑えることができ、オシレータの消費電力を低減できる。
【００１７】
好ましくは、第１の放電手段は、第２のトランジスタと、１又は複数の第３のトランジスタとを含む。第２のトランジスタは制御ノードに接続されるドレインと、比較ノードに接続されるゲートとを有する。１又は複数の第３のトランジスタは第２のトランジスタと直列に接続され、かつダイオード接続される。
【００１８】
この場合、ダイオード接続された第３のトランジスタを用いることで、比較手段をオフにする期間ができるだけ大きくなるように調整できる。
【００１９】
好ましくは、オシレータはさらに、波形整形手段を備える。波形整形手段は第１の制御信号が非活性状態から活性状態へ変化するときの波形の傾きを急峻にした第２の制御信号を出力する。波形整形手段は、整形ノードと、第２の充電手段と、第２の放電手段とを含む。整形ノードは第２の制御信号を出力する。第２の充電手段は整形ノードに接続され、第１の制御信号が活性化されている期間中整形ノードを充電する。第２の放電手段は整形ノードに接続され、第２の充電手段が整形ノードを充電しない期間のどこかで整形ノードを放電する。
【００２０】
比較ノードが徐々に充電されることと、１又は複数のダイオード接続された第３のトランジスタの影響とにより、制御手段から出力される第１の制御信号の遷移時の波形の傾きは緩やかで、かつ第１の制御信号は接地電位まで下がらない。そのため、制御手段以降の回路内の素子では、第１の制御信号の影響で貫通電流が発生してしまう。そこで、第１の制御信号が非活性状態から活性状態へ変化するときの波形の傾きを急峻にした第２の制御信号を波形整形手段が出力することで、制御手段以降の回路素子での貫通電流の発生を抑制できる。
【００２１】
波形整形手段が活性化された第１の制御信号を受けたとき、波形整形手段は第２の充電手段により整形ノードを充電する。このとき既に波形整形手段内の第２の放電手段は動作を停止しているため、第２の制御信号の遷移時の波形の傾きを急峻にできる。さらに、第２の充電手段が動作中は第２の放電手段の動作を停止することで波形整形手段内での貫通電流の発生も抑制できる。
【００２２】
好ましくは、オシレータはさらに、スイッチ手段と、電圧固定手段とを備える。スイッチ手段は比較手段とパルス発生手段との間に接続され、第１の制御信号が非活性状態のときオフになり、第１の制御信号が活性状態のときオンになる。電圧固定手段は第１の制御信号が非活性状態のときタイミング信号を非活性状態に固定し、第１の制御信号が活性状態のときその動作を停止する。
【００２３】
第１の制御信号が非活性状態のとき、比較手段はオフになる。このとき、タイミング信号はハイインピーダンス状態になるため、タイミング信号にノイズがのる可能性がある。本発明では制御信号が非活性状態のとき、スイッチ手段がオフになり、ノイズののったタイミング信号がパルス発生手段に伝達されるのを防ぐ。さらに、第１の制御信号が非活性状態のとき、電圧固定手段によりタイミング信号の電圧を固定するため、パルス発生手段にノイズが伝達されるのを防ぎ、オシレータが誤動作するのを防止できる。
【００２４】
好ましくは、スイッチ手段は、第１の制御信号が活性化されてから第１の所定期間経過後にオンされ、電圧固定手段は、第１の所定期間が経過した後さらに第２の経過期間が経過した後にその動作を停止する。
【００２５】
比較手段がオフからオンになって動作を開始した初期段階では、その動作が不安定であるためにタイミング信号にノイズがのる可能性がある。本発明では比較手段が動作を開始してから第１の所定期間が経過するまでスイッチ手段をオフとする。そのため、比較手段の動作初期に発生する可能性のあるノイズをパルス発生手段に伝達しない。また、スイッチ手段がオンになってから第２の所定期間が経過するまでは電圧固定手段を動作させておく。スイッチ手段がオンになったと同時に電圧固定手段の動作をオフにすると、スイッチ手段内のカップリング容量によりタイミング信号が不安定になる可能性がある。よって、スイッチ手段をオンにする時期と電圧固定手段の動作をオフにする時期とをずらすことで、タイミング信号が不安定になるのを防止でき、オシレータの誤動作を防止できる。
【００２６】
好ましくは、オシレータはさらに、ラッチ手段を備える。ラッチ手段はパルス発生手段の出力ノードに接続され、制御信号が非活性状態のときパルス発生手段の出力信号をラッチする。
【００２７】
この場合、比較手段が動作を停止しているとき、パルス発生手段内でノイズが発生しても、ラッチ手段によりパルス発生手段の出力信号を固定するため、ノイズの影響を除去えきる。その結果、オシレータの誤動作を防止できる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００２９】
［全体構成］
図１を参照して、本発明の実施の形態によるオシレータ１は、差動アンプ１０１と、パルス発生回路１１０と、充放電回路１０５と、制御回路４と、波形整形回路５とを備える。
【００３０】
差動アンプ１０１は比較ノードＮ１の電圧Ｖ１と基準電圧Ｖｒｅｆ１とを比較し、電圧Ｖ１が基準電圧Ｖｒｅｆ１を超えたとき、Ｌレベルに活性化されたタイミング信号ＴＭＧをノードＮ１０に出力する。
【００３１】
パルス発生回路１１０はタイミング信号ＴＭＧを受け、中間信号φＭをノードＮ３０に出力する。また、タイミング信号ＴＭＧがＬレベルになると、パルス発生回路１１０は中間信号φＭにＬレベルのパルスＰＬを形成する。パルス発生回路１１０はパルス幅決定回路１０２と、インバータＩＶ１００と、ＮＯＲゲート１０３と、ＰチャネルＭＯＳトランジスタＰＭ１００とを備える。パルス幅決定回路１０２とインバータＩＶ１００とＮＯＲゲート１０３とは直列に接続される。ＮＯＲゲート１０３はインバータＩＶ１００の出力信号とオシレータイネーブル信号／ＯＳＣＥＢとを受け、ＮＯＲ論理演算結果を出力する。ＮＯＲゲート１０３はオシレータ１の動作を停止させたい場合に利用される回路であり、オシレータ１が動作中の場合は、オシレータイネーブル信号／ＯＳＣＥＢはＬレベルであるため、ＮＯＲゲート１０３はインバータと同じ機能となる。ＰチャネルＭＯＳトランジスタＰＭ１００のドレインはパルス幅決定回路１０２の入力端子に接続され、そのゲートはノードＮ３０に接続される。トランジスタＰＭ１００のゲートには中間信号φＭがフィードバックされる。これによりパルスＰＬのパルス幅が決定される。
【００３２】
充放電回路１０５は比較ノードＮ１を充放電する。充放電回路１０５はインバータＩＶ１０２と比較ノードＮ１との間に接続され、定電流源１０４と、そこから電源電流の供給を受けるインバータＩＶ１０１とを含む。定電流源１０４は内部電源電圧ＶＣＣが供給されるＶＣＣノード２０とインバータＩＶ１０１の電源ノードとの間に接続される。パルス発生回路１１０から出力される中間信号φＭがＨレベルのとき（すなわち、パルス発生回路１１０がパルスＰＬを出力していないとき）、インバータＩＶ１０２の出力信号はＬレベルとなる。このとき、充放電回路１０５内のインバータＩＶ１０１の図示しないＰチャネルＭＯＳトランジスタがオンになり、定電流源１０４から比較ノードＮ１に電荷が供給される。よって、比較ノードＮ１に接続されたキャパシタＣ１００が充電され、比較ノードＮ１の電圧Ｖ１は上昇する。一方、パルス発生回路１１０がＬレベルのパルスＰＬを出力したとき、充放電回路１０５内のインバータＩＶ１０１の図示しないＮチャネルＭＯＳトランジスタがオンされ、充放電回路１０５は比較ノードＮ１に接続されたキャパシタＣ１００内の電荷を放電する。インバータＩＶ１０１と接地電圧が供給されるＧＮＤノードとの間には定電流源がない。そのため、充放電回路１０５は放電時にＧＮＤノードに流れる電流を制限しない。その結果、比較ノードＮ１の電圧Ｖ１は一瞬で低下する。
【００３３】
制御回路４は、差動アンプ１０１を動作又は停止させるための制御信号ＣＴ１を出力する。制御回路４は充電回路４１と放電回路４３とを備える。
【００３４】
充電回路４１はパルス遅延回路４２とＰチャネルＭＯＳトランジスタＰＭ０とを含む。パルス遅延回路４２は複数のインバータＩＶ５〜ＩＶ８を含む。パルス遅延回路４２はパルス発生回路１１０から出力されるパルスＰＬを受け、パルスを所定時間遅延させた遅延パルスＤＰＬを出力する。トランジスタＰＭ０はＶＣＣノード２０と制御ノードＮ２との間に接続される。トランジスタＰＭ０はそのゲートにＬレベルの遅延パルスＤＰＬを受けたときオンになり、制御ノードＮ２を充電する。充電された結果、制御信号ＣＴ１は非活性状態のＨレベルとなる。
【００３５】
放電回路４３は、制御ノードＮ２とＧＮＤノード２５との間に直列に接続されたＮチャネルＭＯＳトランジスタＮＭ００〜ＮＭ０ｎ−１を含む。トランジスタＭＮ００のゲートは比較ノードＮ１に接続される。また、トランジスタＭＮ０１〜ＭＮ０ｎ−１は各々ダイオード接続される。よって、トランジスタＭＮ００のゲート電圧、すなわち比較ノードＮ１の電圧Ｖ１がトランジスタＭＮ００〜ＭＮ０ｎ−１のしきい値Ｖｔｈｎの合計ｎ×Ｖｔｈｎよりも高くなったときトランジスタＭＮ００〜ＭＮ０ｎ−１はオンになる。トランジスタＭＮ００〜ＭＮ０ｎ−１がオンになると、制御ノードＮ２が放電され、制御信号ＣＴ１は活性状態（Ｌレベル）になる。トランジスタＭＮ００〜ＭＮ０ｎ−１のしきい値Ｖｔｈｎの合計ｎ×Ｖｔｈｎを基準電圧Ｖｒｅｆ２と称する。基準電圧Ｖｒｅｆ２は基準電圧Ｖｒｅｆ１よりも低くなるように放電回路４３を設計する。
【００３６】
なお、充電回路４１内のトランジスタＰＭ０のゲートに、パルス遅延回路４２から出力されるＬレベルの遅延パルスＤＰＬが入力されるが、これは、トランジスタＰＭ０がオンになる期間を放電回路４３がオンになる期間と異なるようにするためである。これにより、制御回路４内で貫通電流の発生を抑制できる。
【００３７】
波形整形回路５は制御回路４から出力された制御信号ＣＴ１の波形を整形する。制御回路４によりＨレベルからＬレベルへと変化した第１制御信号の波形の傾きは緩やかである。なぜなら、トランジスタＭＮ００のゲートに接続されている比較ノードＮ１の電圧Ｖ１は徐々に充電されるためである。また、放電回路４３は複数のダイオード接続されたトランジスタＮＭ０１〜ＮＭ０ｎ−１を含むため、放電により制御ノードＮ２の電圧がしきい値電圧（ｎ−１）×Ｖｔｈｎに近づくにつれ、放電される電荷量が小さくなっていくためである。波形の傾きが緩やかである場合、制御回路４の制御ノードＮ２に接続される回路素子で貫通電流が発生する。貫通電流の発生を防止するためには、波形の傾きを急峻にした方がよい。よって、波形整形回路５は、第１制御信号の波形の傾きを急峻にした第２制御信号を整形ノードＮ３から出力する。
【００３８】
波形整形回路５は、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１とインバータＩＶ４とを含む。トランジスタＰＭ１はＶＣＣノード２０と整形ノードＮ３との間に接続され、そのゲートにＬレベルの制御信号ＣＴ１を受けたときオンになり、整形ノードＮ３を充電する。トランジスタＮＭ１は整形ノードＮ３とＧＮＤノード２５との間に接続され、そのゲートにＨレベルの反転遅延パルス／ＤＰＬを受けたときオンになる。反転遅延パルス／ＤＰＬは、制御回路４内のパルス遅延回路４２から出力された遅延パルスＤＰＬを受けたインバータＩＶ４が出力する信号である。トランジスタＰＭ１がオンになる期間はトランジスタＮＭ１がオンになる期間と異なる。よって、波形整形回路５も貫通電流の発生を抑制できる。なお、図１では波形整形回路５を１つ示したが、さらに波形の傾きを急峻にするために、制御回路４の後に複数の波形整形回路があってもよい。たとえば、図２に示すように、波形整形回路５の後に図１中のインバータＩＶ９の代わりに波形整形回路５０を接続すればよい。波形整形回路５０はＶＣＣノード２０とＧＮＤノード２５との間に直列に接続されたＰチャネルＭＯＳトランジスタＰＭ５０とＮチャネルＭＯＳトランジスタＮＭ５０とで構成され、トランジスタＰＭ５０のゲートにはパルスＤＰＬが入力され、トランジスタＮＭ５０のゲートには制御信号ＣＴ２が入力される。
【００３９】
波形整形回路５と波形整形回路５０とを交互に複数接続すれば、さらに波形の傾きを急峻にできる。このとき、交互に接続された複数の波形整形回路の最後部（つまり最もインバータＩＶ１０に近い回路）が波形整形回路５である場合、インバータＩＶ１０と最後部の波形整形回路５との間にインバータＩＶ９を挿入する。交互に接続された波形整形回路の接続数に応じてインバータＩＶ１０に入力される信号φＡの波形の極性が反転するのを防止するためである。
【００４０】
波形整形回路５から出力された制御信号ＣＴ２はインバータＩＶ９〜ＩＶ１１を通過した後ＯＲゲート１０に入力される。論理ゲート１０は、オシレータイネーブル信号／ＯＥＢとインバータＩＶ１１の出力信号ＡＭＰＤＩＳとを受け、ＯＲ論理演算結果を出力する。ここで、オシレータ動作信号／ＯＳＣＥＢはオシレータ１が動作中のときは常にＬレベルである。よって、オシレータ１が動作中のときはインバータＩＶ１１から出力される信号ＡＭＰＤＩＳのレベルに応じて差動アンプ１０１がオン又はオフになる。
【００４１】
オシレータ１はさらに、スイッチ回路２と、電圧固定回路８と、ラッチ回路３と、遅延回路６及び７とを備える。これらの回路は、差動アンプ１０１がオフのとき、オシレータ１の出力信号ＳＲＯＳＣを保持するためと、差動アンプ１０１がオフからオンになるときに発生する可能性のあるノイズによりオシレータ１が誤動作するのを防止するためのものである。
【００４２】
スイッチ回路２はたとえばＣＭＯＳトランスファゲートであり、Ｈレベルのスイッチ信号ＳＷ１とＬレベルのスイッチ信号ＳＷ２とを受けたときオンになる。
【００４３】
スイッチ信号ＳＷ１及びＳＷ２は遅延回路６から出力される信号である。遅延回路６は複数のインバータＩＶ１２〜１５を含む。インバータＩＶ１２〜ＩＶ１５は直列に接続される。遅延回路６はインバータＩＶ１１から出力される信号ＡＭＰＤＩＳをインバータＩＶ１２に受け、インバータＩＶ１４からスイッチ信号ＳＷ１を出力する。また、遅延回路６はスイッチ信号ＳＷ１をインバータＩＶ１５により反転したスイッチ信号ＳＷ２を出力する。
【００４４】
差動アンプ１０１がオフのときスイッチ回路２もオフになる。一方、差動アンプ１０１がオンになったとき、差動アンプ１０１がオンになってから所定期間△Ｔ１経過後にスイッチ回路２はオンになる。つまり、差動アンプ１０１の起動初期はスイッチ回路２がオフのままである。その結果、差動アンプ１０１の起動初期にノイズが発生しても、そのノイズをスイッチ回路２で遮断でき、その後のパルス発生回路１１０にノイズを伝達しない。なお、所定期間△Ｔ１は遅延回路６により決定される。
【００４５】
電圧固定回路８はＰチャネルＭＯＳトランジスタＰＭ２を含む。トランジスタＰＭ２はＶＣＣノード２０とパルス発生回路１１０の入力端子との間に接続される。トランジスタＰＭ２はそのゲートにＬレベルの固定信号ＫＰを受けたときオンになる。
【００４６】
固定信号ＫＰは遅延回路７から出力される信号である。遅延回路７は直列に接続された複数のインバータＩＶ１６〜ＩＶ２０を含む。遅延回路７はスイッチ信号ＳＷ２を受け、スイッチ信号ＳＷ２を所定期間△Ｔ２遅延し、かつ反転した固定信号ＫＰを出力する。
【００４７】
差動アンプ１０１がオフのとき、トランジスタＰＭ２はオンになり、ノードＮ２０のタイミング信号ＴＭＧをＨレベル（非活性状態）に固定する。また、差動アンプ１０１が起動し、かつスイッチ回路２がオンになってから所定期間△Ｔ２経過後にトランジスタＰＭ２はオフになる。そのため、差動アンプ１０１が起動し、かつスイッチ回路２がオンになった以降でも所定期間△Ｔ２内であれば、ノイズが発生しても、そのノイズはパルス発生回路１１０に伝達されない。電圧固定回路８がノードＮ２０のタイミング信号ＴＭＧを固定するためである。
【００４８】
ラッチ回路３は、インバータＩＶ１及びＩＶ２とスイッチ回路９とを備える。スイッチ回路９はトランスファゲートで構成され、スイッチ信号ＳＷ１がＬレベル、スイッチ信号ＳＷ２がＨレベルのときオンになる。すなわち、差動アンプ１０１がオフのとき、スイッチ回路９はオンになる。このとき、インバータＩＶ１及ＩＶ２はラッチ回路を構成するため、パルス発生回路１１０の出力信号ＳＲＯＳＣをラッチする。これにより、差動アンプ１０１がオフのときオシレータ１の出力信号ＳＲＯＳＣを固定し、ノイズによる誤動作を防止できる。
【００４９】
［動作］
図１の構成を有するオシレータ１の動作について説明する。オシレータ１は必要な期間のみ差動アンプ１０１を動作させることで、省電力化を可能としている。
【００５０】
図３を参照して、時刻ｔ１以前では、比較ノードＮ１は充放電回路１０５により充電される。すなわち、比較ノードＮ１の電圧Ｖ１は徐々に上昇する。
【００５１】
時刻ｔ１で電圧Ｖ１が基準電圧Ｖｒｅｆ１を超える。このとき、差動アンプ１０１はＬレベルのタイミング信号ＴＭＧを出力する。時刻ｔ１ではスイッチ回路２はオンになっており、電圧固定回路８は動作を停止しているため、Ｌレベルのタイミング信号ＴＭＧはパルス発生回路１１０に入力される。パルス発生回路１１０はＬレベルのタイミング信号ＴＭＧを受け、所定時間遅延後の時刻ｔ１１にＬレベルの中間信号φＭをノードＮ３０に出力する。Ｌレベルの中間信号φＭが出力されたとき、トランジスタＰＭ１００はオンされる。その結果、時刻ｔ１１でノードＮ２０のタイミング信号ＴＭＧはＨレベルになる。その結果、パルス発生回路１１０から出力される中間信号φＭにＬレベルのパルスＰＬが形成される。
【００５２】
パルス発生回路１１０がパルスＰＬを出力してから若干時期をずらした時刻ｔ１２に充放電回路１０５が比較ノードＮ１を放電する。時刻ｔ１１から若干時期がずれるのは、インバータＩＶ１０１及びＩＶ１０２の遅延の影響である。比較ノードＮ１は放電されるため、電圧Ｖ１はＬレベルに下がる。よって、制御回路４の放電回路４３内のトランジスタＮＭ００はオフになる。その結果、制御ノードＮ２の放電は終了する。
【００５３】
一方、電圧Ｖ１が低下し、放電回路４３内のトランジスタＮＭ００〜ＮＭ０ｎ−１がオフになった後の時刻ｔ２で、パルス遅延回路４２から遅延パルスＤＰＬが出力される。このとき、Ｌレベルの遅延パルスＤＰＬを受け、充電回路４１内のトランジスタＰＭ０がオンになる。トランジスタＰＭ０はパルスＤＰＬのパルス幅△ＰＬ分オンになり、トランジスタＰＭ０がオンの間、制御ノードＮ２は充電される。その結果、制御ノードＮ２から出力される制御信号ＣＴ１は非活性（Ｈレベル）になる。なお、このとき、放電回路４３内のトランジスタＮＭ００〜ＮＭ０ｎ−１はオフであるため、貫通電流は発生しない。
【００５４】
パルス遅延回路４２がＬレベルの遅延パルスＤＰＬを出力したとき、波形整形回路５内のトランジスタＮＭ１はインバータＩＶ４により反転されたＨレベルの反転パルス／ＤＰＬを受ける。トランジスタＮＭ１はＨレベルの反転パルス／ＤＰＬを受けている期間中（パルス幅△ＰＬ分）だけオンになり、整形ノードＮ３は放電される。その結果、整形ノードＮ３から出力される制御信号ＣＴ２は非活性（Ｌレベル）となる。なお、このとき第１制御信号ＣＴ１はＨレベルなので、トランジスタＰＭ１はオフになっている。そのため、波形整形回路５には貫通電流が流れない。
【００５５】
制御信号ＣＴ２はインバータＩＶ９、ＩＶ１０を通過し、インバータＩＶ１１に伝達される。インバータＩＶ１１は制御信号ＣＴ２を受けて、非活性（Ｈレベル）の信号ＡＭＰＤＩＳを出力する。その結果、時刻ｔ２で非活性の信号ＡＭＰＤＩＳを受けた差動アンプ１０１は動作を停止する。
【００５６】
時刻ｔ２から所定期間△Ｔ１経過後の時刻ｔ３で遅延回路６はＬレベルのスイッチ信号ＳＷ１、Ｈレベルのスイッチ信号ＳＷ２をそれぞれ出力し、スイッチ回路２がオフになる。さらに、時刻ｔ３から所定期間△Ｔ２経過後の時刻ｔ４で遅延回路７がＬレベルの固定信号ＫＰを出力する。その結果、電圧固定回路８はノードＮ２０のタイミング信号ＴＭＧを非活性状態（Ｈレベル）に固定する。差動アンプ１０１が動作を停止すると、タイミング信号ＴＭＧがハイインピーダンス状態になる。そのため仮にスイッチ回路２がなければオシレータ１の出力信号ＳＲＯＳＣにノイズがのりやすくなる。本実施の形態では、スイッチ回路２により差動アンプ１０１をパルス発生回路１１０と遮断し、さらに、電圧固定回路８によりノードＮ２０のタイミング信号ＴＭＧをＨレベルに固定するため、パルス発生回路１１０にノイズが伝達されることはない。その結果、差動アンプ１０１の動作を停止しても、オシレータ１は誤動作しない。
【００５７】
なお、時刻ｔ３においてラッチ回路３内のスイッチ回路９がオンされるため、ラッチ回路３はパルス発生回路１１０の出力信号ＳＲＯＳＣをラッチする。これにより、差動アンプ１０１が動作を停止している間、たとえパルス発生回路１１０内でノイズが発生しても、ラッチ回路３によりオシレータ１の出力は安定する。また、時刻ｔ３から時刻ｔ４までの間は、スイッチ回路２及び電圧固定回路８が共にオフになっている期間であり、タイミング信号ＴＭＧが非常に不安定になる。そのため、この期間中ラッチ回路３が動作することで、オシレータ１の出力信号ＳＲＯＳＣを安定化できる。
【００５８】
時刻ｔ２からパルス幅△ＰＬ経過後は、パルス発生回路１１０から出力される中間信号φＭがＨレベルになるため、充放電回路１０５が比較ノードＮ１を充電する。具体的には、充放電回路１０５のインバータＩＶ１０１の図示しないＰチャネルＭＯＳトランジスタがオンになり、キャパシタＣ１００に電荷を供給し続ける。その結果、比較ノードＮ１の電圧Ｖ１は徐々に上昇する。
【００５９】
比較ノードＮ１の電圧Ｖ１が徐々に上昇した結果、時刻ｔ５で電圧Ｖ１が基準電圧Ｖｒｅｆ２を超える。このとき、トランジスタＮＭ００のゲート電圧（電圧Ｖ１）から接地電圧ＧＮＤを差し引いた値が放電回路４３のしきい値電圧（ｎ×Ｖｔｈｎ）を超えるため、トランジスタＮＭ００〜ＮＭ０ｎ−１は完全にオンになる。そのため、制御ノードＮ２は放電される。ただし、比較ノードＮ１は徐々に充電され、かつ、放電回路４３はダイオード接続されたトランジスタＮＭ０１〜ＮＭ０ｎ−１を含むため、制御ノードＮ２は徐々に放電される。その結果、制御信号ＣＴ１のＨレベルからＬレベルへの遷移は緩やかになる。なお、制御信号ＣＴ１がＨレベルからＬレベルへと遷移する間、トランジスタＰＭ０はオフのままである。そのため、制御ノードＮ２に新たな電荷の供給はなく、時刻ｔ２からパルス幅△ＰＬの間に電源電圧ＶＣＣレベルまでチャージされた電荷のみが放電される。そのため、貫通電流の発生を防止できる。
【００６０】
時刻ｔ５以降、制御信号ＣＴ１が徐々に低下した結果、波形整形回路５内のトランジスタＰＭ１のソース電圧（内部電源電圧ＶＣＣ）からゲート電圧（制御信号ＣＴ１）を差し引いた値がトランジスタＰＭ１のしきい値電圧｜ＶｔｈＰＭ１｜を超えたとき、トランジスタＰＭ１は完全にオンになる。このとき、トランジスタＰＭ１は整形ノードＮ３を充電し、制御信号ＣＴ２は徐々に上昇する。なお、このとき、波形整形回路５内のトランジスタＮＭ１は完全にオフであるため、第１制御信号ＣＴ１が（ｎ−１）×Ｖｔｈｎまで下がらなくても貫通電流は発生しない。そのため、整形ノードＮ３の充電速度は制御ノードＮ２の放電速度よりも速くなる。その結果、制御信号ＣＴ２の波形の傾きは、制御信号ＣＴ１の波形の傾きよりも急峻になる。
【００６１】
波形整形回路５で出力する制御信号ＣＴ２の波形の傾きを急峻にできるため、以降のインバータＩＶ９〜ＩＶ２０における貫通電流の発生を抑制でき、それらの出力信号の波形の傾きも急峻となる。たとえば、図３に示すように、インバータＩＶ９の出力信号φＡの波形の傾きはさらに急峻になる。
【００６２】
Ｈレベルの制御信号ＣＴ２を受け、インバータＩＶ１１は時刻ｔ６にＬレベルの信号ＡＭＰＤＩＳを出力する。これにより、差動アンプ１０１は論理ゲート１０からＬレベルの信号を受け、動作を開始する。
【００６３】
以上の動作より、時刻ｔ２から時刻ｔ６までの期間中、差動アンプ１０１は動作を停止する。そのため、オシレータ１の平均消費電力は低減できる。
【００６４】
時刻ｔ６で差動アンプ１０１は動作を開始するものの、時刻ｔ６から第１所定時間△Ｔ１経過後の時刻ｔ７まではスイッチ回路２がオフになっている。差動アンプ１０１の起動直後は動作が不安定のためタイミング信号にノイズがのる可能性があり、発生したノイズによりパルス発生回路１１０が誤動作するのを防止するためである。同様に、オシレータ１の誤動作の防止のために、時刻ｔ７までスイッチ回路９はオンになっており、ラッチ回路３はパルス発生回路１１０から出力されるＨレベルの時刻ｔ３のときの中間信号φＭの値をラッチし続けている。
【００６５】
時刻ｔ７で遅延回路６から出力されるスイッチ信号ＳＷ１がＨレベルになり、スイッチ信号ＳＷ２がＬレベルになる。その結果、スイッチ回路２がオンになり、ラッチ回路３はラッチ状態を解除し、時刻ｔ７以降の中間信号φＭの値で信号ＳＲＯＳＣを出力する。しかしながら、時刻ｔ７ではノードＮ２０のタイミング信号ＴＭＧは電圧固定回路８によりＨレベルに固定されたままである。時刻ｔ７でスイッチ回路２をオンするとともに電圧固定回路８も動作を停止した場合、スイッチ回路２内のカップリング容量の影響でノードＮ２０におけるタイミング信号ＴＭＧが不安定になる可能性がある。そのため電圧固定回路８は所定時間△Ｔ２経過後の時刻ｔ８まで待って動作を停止する。
【００６６】
時刻ｔ７から所定期間△Ｔ２経過後、遅延回路７から出力される固定信号ＫＰはＨレベルになる。そのため、電圧固定回路８内のトランジスタＰＭ２はオフになる。このとき、差動アンプ１０１の動作は初期動作の不安定な状態から脱却しており、ノードＮ１０に安定したＨレベルのタイミング信号ＴＭＧを出力する。そして、電圧Ｖ１が再び基準電圧Ｖｒｅｆ１を超えた時刻ｔ９で差動アンプ１０１はタイミング信号ＴＭＧをＬレベルにする。時刻ｔ９以降の動作は時刻ｔ１以降の動作と同じであり、オシレータ１はＴｃｙｃごとの周期でパルスＰＬを出力する。
【００６７】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態によるオシレータの構成を示す機能ブロック図である。
【図２】図１中の波形整形回路を複数設置した場合のオシレータの構成を示す機能ブロック図である。
【図３】図１に示したオシレータの動作を示す波形図である。
【図４】従来のオシレータの構成を示す機能ブロック図である。
【図５】図４に示したオシレータの動作を示す波形図である。
【符号の説明】
【００６９】
１，１００  オシレータ
２，９  スイッチ回路
３  ラッチ回路
４  制御回路
５  波形整形回路
６，７  遅延回路
８  電圧固定回路
１０  論理ゲート
２０  内部電源電圧ノード
２５  接地電圧ノード
４１  充電回路
４２  パルス遅延回路
４３  放電回路
１０１  差動アンプ
１０２  パルス幅決定回路
１０５  充放電回路
１１０パルス発生回路
Ｃ１００  キャパシタ
ＣＴ１  制御信号
ＣＴ２  制御信号
【図１】
2005130302.tif 000003
【図２】
2005130302.tif 000004
【図３】
2005130302.tif 000005
【図４】
2005130302.tif 000006
【図５】
2005130302.tif 000007