(57)【要約】【課題】  電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにする。【解決手段】  演算処理部は、ＡＤＣ２５からの２値化データ、電圧検出回路１５の各比較部からの所定論理レベルの割込信号等に基づき、ホットスワップ回路１７、ＤＣ／ＤＣコンバータ３〜１３を制御する。各比較部の何れかから所定論理レベルの割込信号を入力すると、該割込信号に対応する２値化データの読込みを中止させる。該時点でＳＲＡＭに保持されている、割込信号に対応する電圧検出部に係わる２値化データを、不揮発性メモリ２３に転送し、保存させる。システムの駆動停止後に、不揮発性メモリ２３から異常原因を解析するため２値化データを読出し、出力電圧が異常を示したＤＣ／ＤＣコンバータの異常原因を解析する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の駆動電圧で駆動する負荷に、前記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路と、
検出された前記各電源回路からの出力電圧値データを、新たに検出された前記各電源回路からの出力電圧値データによって更新されるまでの間、前記各電源回路別に保持するデータ保持部と、
前記各電源回路からの出力電圧が異常か否かを前記各電源回路別にチェックして、異常と判断した電源回路がある場合に、何れの電源回路に異常が生じたかを識別し得る態様で異常報知信号を出力する異常報知部と、
前記異常報知部から前記異常報知信号が出力された場合に、前記データ保持部における前記出力電圧値データの更新を禁止して、前記異常が生じる以前の出力電圧値データを記憶部に記憶させるデータ更新禁止部と、
を備える給電制御システム。
【請求項２】
請求項１記載の給電制御システムにおいて、
前記データ保持部には、所定周期でサンプリングされた、少なくとも前記各電源回路に生じる異常の解析に必要な周期数分の出力電圧値データが保持される給電制御システム。
【請求項３】
請求項１記載の給電制御システムにおいて、
前記データ保持部、及び前記記憶部が、同一記憶媒体であるか、又は別の記憶媒体であり、前記記憶部が、不揮発性メモリである給電制御システム。
【請求項４】
請求項１記載の給電制御システムにおいて、
前記各電源回路毎に設けられる、前記各電源回路からの出力電圧を検出する複数の電圧検出部を更に備え、
前記異常報知部と前記各電圧検出部とが、夫々信号伝送路で接続されている給電制御システム。
【請求項５】
請求項４記載の給電制御システムにおいて、
前記異常報知部が、前記各信号伝送路を通じて前記各電圧検出部から伝送される出力電圧値データと、前記各電源回路別に設定される前記出力電圧値データが異常か否か判別するための電圧閾値データのうちの、各出力電圧値データに対応する電圧閾値データとを比較して、前記各電源回路に異常が生じたか否か判断する給電制御システム。
【請求項６】
請求項５記載の給電制御システムにおいて、
前記異常報知部と前記データ更新禁止部とが、前記異常報知部と前記各電圧検出部とを夫々接続する前記各信号伝送路に対応させて設けられる複数の信号伝送路を通じて接続されている給電制御システム。
【請求項７】
請求項６記載の給電制御システムにおいて、
前記異常報知部が、前記電圧検出部の何れかから該電圧検出部に対応する信号伝送路を通じて伝送された出力電圧値データを異常と判断した場合に、前記異常報知信号を、前記異常報知部と前記データ更新禁止部とを接続する複数の信号伝送路のうちの、前記信号伝送路に対応する信号伝送路を通じて前記データ更新禁止部に伝送する給電制御システム。
【請求項８】
請求項１記載の給電制御システムにおいて、
前記データ更新禁止部が、前記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路が素子破壊を起こすことが無い順序で、前記各電源回路の駆動が停止されるようにした給電制御システム。
【請求項９】
請求項１記載の給電制御システムにおいて、
前記データ更新禁止部が、前記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路、又は基板上位階層に、前記各電源回路の何れかに異常が生じた旨を通知するようにした給電制御システム。
【請求項１０】
請求項１記載の給電制御システムにおいて、
前記システム内部の温度を検出する温度検出部と、
前記システム内部を冷却するためのファンと、
を更に備え、
前記温度検出部からの温度検出値に応じて、段階的に、前記ファンの起動制御、ファン回転数の増大制御、及び前記各電源回路の駆動停止制御を行うようにした給電制御システム。
【請求項１１】
入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
電源からの給電を受けて、前記記憶装置の各部に対し、夫々同一の電圧で駆動電力を供給する冗長化された複数の電源回路と、
少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部を、前記複数の電源回路を通じてバックアップすることが可能なバックアップ電源と、
電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するためのデータ転送系統と、
電源が停電状態になった場合に、前記バックアップ電源から前記冗長化された複数の電源回路を通じた、前記データ転送系統を構成する各部に対する給電を、前記データ転送が終了するまでの間、単一の電源回路のみを通じて行うように、前記各電源回路を制御する制御部と、
を有する記憶装置。
【請求項１２】
請求項１１記載の記憶装置において、
前記冗長化された複数の電源回路の少なくとも１個が、負荷が動作可能な電圧下限値まで出力電圧を低下させ得るように構成されている記憶装置。
【請求項１３】
請求項１１記載の記憶装置において、
前記制御部が、前記データ転送が終了した場合に、前記駆動中の電源回路を停止させるようにした記憶装置。
【請求項１４】
情報処理装置から入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
前記キャッシュメモリが、前記情報処理装置から入力したデータを一時的に保持するためのライト領域と、前記ディスク駆動装置から転送されるデータを一時的に保持するためのリード領域とに物理的に分割されており、
電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するためのデータ転送系統と、
少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、
電源が停電状態になった場合に、前記バックアップ電源からの給電を、前記ライト領域、及び前記データ転送系統に対してのみ行うように制御する制御部と、
を有する記憶装置。
【請求項１５】
請求項１４記載の記憶装置において、
前記ライト領域のアドレス情報と、前記リード領域のアドレス情報とを記憶する共有メモリを更に有し、
電源が停電状態になった場合に、前記制御部が、前記バックアップ電源からの給電を、前記共有メモリに対しても行うようにした記憶装置。
【請求項１６】
入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを、前記ディスク駆動装置に転送するための複数のデータ転送系統と、
少なくとも前記ディスク駆動装置と前記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、
電源が停電状態になった場合に、前記キャッシュメモリに保持されているデータを実際に前記ディスク駆動装置に転送しようとしているデータ転送系統に対してのみ、前記バックアップ電源からの給電が行われるように制御する制御部と、
を有する記憶装置。
【請求項１７】
入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、
電源からの給電を受けて、前記記憶装置の各部に対し、所定の電圧で駆動電力を供給する電源回路を起動するための第１のステップと、
前記電源回路から前記記憶装置の各部に、所定の電圧で駆動電力を供給して、前記各部を制御する通常制御を実行するための第２のステップと、
前記第２のステップにおいて、電源が停電状態になったことで、前記キャッシュメモリに保持されているデータを前記ディスク駆動装置に転送すべき旨の指令が与えられた場合に、前記データ転送指令を実行するための第３のステップと、
前記第３のステップにおいて、前記記憶装置に何らかの異常が生じたか、或いは前記第２のステップを実行するのに必要な前記記憶装置の各部が応答しない場合に、前記記憶装置の上位に位置する制御装置に、所定の警告を発する第４のステップと、
前記第２のステップを実行中に、前記上位に位置する制御装置から駆動停止指令が発せられた場合、又は前記第３のステップが正常に実行された場合に、前記記憶装置の駆動を停止させる第５のステップと、
を有する記憶装置の制御方法。
【請求項１８】
請求項１７記載の記憶装置の制御方法において、
前記第１のステップを実行中に、前記電源回路の出力電圧に異常が生じた場合には、直ちに前記第４のステップに移行するようにした記憶装置の制御方法。
【請求項１９】
請求項１７記載の記憶装置の制御方法において、
前記第２のステップを実行中に、前記各ステップを実行するための演算処理部が少なくとも搭載された基板が前記記憶装置本体から抜き取られた場合に、前記記憶装置を再起動可能な状態で駆動停止させる第６のステップに移行するようにした記憶装置の制御方法。
【請求項２０】
請求項１９記載の記憶装置の制御方法において、
前記第６のステップを実行中に、前記記憶装置に何らかの異常が生じたか、或いは前記第６のステップを実行するのに必要な前記記憶装置の各部が応答しない場合に、前記第４のステップに移行するようにした記憶装置の制御方法。
【請求項２１】
請求項１７記載の記憶装置の制御方法において、
前記第１のステップを実行中に、前記記憶装置に何らかの異常が生じたか、或いは前記第１のステップを実行するのに必要な記憶装置の各部が応答しない場合に、前記第４のステップに移行するようにした記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の駆動電圧で駆動する負荷に、前記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路を備える給電制御システム、及び入力したデータを保存するディスク駆動装置と、前記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置に関する。
【背景技術】
【０００２】
従来、電源供給部では検出し切れない電源シーケンスの異常に起因する動作不良が発生した場合に、その動作不良の原因を究明するのに要する時間を短縮することを目的とした電源シーケンス検出装置が提案されている。該装置では、電源制御部が、例えば３個の電源ユニットの電源出力の立ち上げ駆動を制御し、その立ち上げ駆動のタイミングにおいて、各電源ユニットの夫々の出力電源電圧を予め定めた規定値と比較し、比較したロジック信号を各比較器とＮＯＲ回路が出力する。このロジック信号の出力により、３個の電源ユニットの電源出力の正常／異常の識別が可能になる。よって、電源シーケンスに異常があった場合、疑わしい電源ユニットを特定でき、電源シーケンスの異常に起因した動作不良を早期に原因究明することが可能になる（例えば特許文献１参照）。
【０００３】
【特許文献１】特開2000-188829号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、電子機器に用いられるＬＳＩ（大規模集積回路）は、以前はＤＣ（直流）5Ｖを駆動電圧とするものが殆どであったが、近年では、ＬＳＩの製造プロセスの微細化に伴って、ＤＣ5Ｖ以外に、例えばＤＣ3.3Ｖや、ＤＣ2.5Ｖや、ＤＣ1.8Ｖや、ＤＣ1.5Ｖ等を駆動電圧とするＬＳＩが出現している。また、ＬＳＩの製造プロセスの微細化に伴って、ＬＳＩ内部の各チップに印加されるＤＣ電圧と、ＬＳＩのＩ／Ｏ（入／出力）部に印加されるＤＣ電圧とが異なるＬＳＩも多くなっており、素子の破壊を防止するため、各チップへの電源投入順序（シーケンス）が規定されているＬＳＩも増加している。このような技術的背景から、従来、ディスクリート部品で構成されていた電源シーケンス回路も、上述したＬＳＩの製造プロセスの微細化に伴う多様な要求に対応すべく回路構成が複雑化し、近年では、上記電源投入シーケンスに対応した電源制御を行うための電源制御ＬＳＩとして製造、販売されるようになってきている。
【０００５】
しかし、上記電源制御ＬＳＩは、単純なシーケンス制御を行う機能しか備えておらず、その制御対象である電源回路部が通常の状態で動作している場合には問題は生じないものの、電源回路部が何らかの理由により異常状態に陥った場合には、異常状態に陥る直前の電圧値が不明であるため、上記電源制御ＬＳＩにより電源回路部の故障解析を行うことは困難である。
【０００６】
また、例えばRAID（Redundant Array of Independent Inexpensive Disks）のように、多数の記憶デバイスをアレイ状に配設して構成されるディスクアレイ装置等を含む記憶システムにおいては、その駆動電源を停止させるプロセスが、該システムにおける発生事象毎に複雑であるため、より細かい制御が要求されるので、上記電源制御ＬＳＩでは対応し切れなくなってきている。
【０００７】
従って本発明の第１の目的は、電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにすることにある。
【０００８】
また、本発明の第２の目的は、ディスクアレイ装置等を含む記憶システムにおいて、発生事象毎に異なる駆動電源を停止させるためのプロセスに応じて、より細かい制御が行えるようにすることにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に従う給電制御システムは、複数の駆動電圧で駆動する負荷に、上記複数の駆動電圧に夫々対応する電圧で駆動電力を供給する複数の電源回路と、検出された上記各電源回路からの出力電圧値データを、新たに検出された上記各電源回路からの出力電圧値データによって更新されるまでの間、上記各電源回路別に保持するデータ保持部と、上記各電源回路からの出力電圧が異常か否かを上記各電源回路別にチェックして、異常と判断した電源回路がある場合に、何れの電源回路に異常が生じたかを識別し得る態様で異常報知信号を出力する異常報知部と、上記異常報知部から上記異常報知信号が出力された場合に、上記データ保持部における上記出力電圧値データの更新を禁止して、上記異常が生じる以前の出力電圧値データを記憶部に記憶させるデータ更新禁止部と、を備える。
【００１０】
本発明の第１の観点に係る好適な実施形態では、上記データ保持部には、所定周期でサンプリングされた、少なくとも上記各電源回路に生じる異常の解析に必要な周期数分の出力電圧値データが保持される。
【００１１】
上記とは別の実施形態では、上記データ保持部、及び上記記憶部が、同一記憶媒体であるか、又は別の記憶媒体であり、上記記憶部が、不揮発性メモリである。
【００１２】
また、上記とは別の実施形態では、上記各電源回路毎に設けられる、上記各電源回路からの出力電圧を検出する複数の電圧検出部を更に備え、上記異常報知部と上記各電圧検出部とが、夫々信号伝送路で接続されている。
【００１３】
また、上記とは別の実施形態では、上記異常報知部が、上記各信号伝送路を通じて上記各電圧検出部から伝送される出力電圧値データと、上記各電源回路別に設定される上記出力電圧値データが異常か否か判別するための電圧閾値データのうちの、各出力電圧値データに対応する電圧閾値データとを比較して、上記各電源回路に異常が生じたか否か判断する。
【００１４】
また、上記とは別の実施形態では、上記異常報知部と上記データ更新禁止部とが、上記異常報知部と上記各電圧検出部とを夫々接続する上記各信号伝送路に対応させて設けられる複数の信号伝送路を通じて接続されている。
【００１５】
また、上記とは別の実施形態では、上記異常報知部が、上記電圧検出部の何れかから該電圧検出部に対応する信号伝送路を通じて伝送された出力電圧値データを異常と判断した場合に、上記異常報知信号を、上記異常報知部と上記データ更新禁止部とを接続する複数の信号伝送路のうちの、上記信号伝送路に対応する信号伝送路を通じて上記データ更新禁止部に伝送する。
【００１６】
また、上記とは別の実施形態では、上記データ更新禁止部が、上記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路が素子破壊を起こすことが無い順序で、上記各電源回路の駆動が停止されるようにしている。
【００１７】
また、上記とは別の実施形態では、上記データ更新禁止部が、上記異常報知部から異常報知信号を入力した場合に、負荷である上位制御回路、又は基板上位階層に、上記各電源回路の何れかに異常が生じた旨を通知するようにしている。
【００１８】
更に、上記とは別の実施形態では、上記システム内部の温度を検出する温度検出部と、上記システム内部を冷却するためのファンと、を更に備え、上記温度検出部からの温度検出値に応じて、段階的に、上記ファンの起動制御、ファン回転数の増大制御、及び上記各電源回路の駆動停止制御を行うようにしている。
【００１９】
本発明の第２の観点に従う記憶装置は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、電源からの給電を受けて、上記記憶装置の各部に対し、夫々同一の電圧で駆動電力を供給する冗長化された複数の電源回路と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部を、上記複数の電源回路を通じてバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを、上記ディスク駆動装置に転送するためのデータ転送系統と、電源が停電状態になった場合に、上記バックアップ電源から上記冗長化された複数の電源回路を通じた、上記データ転送系統を構成する各部に対する給電を、上記データ転送が終了するまでの間、単一の電源回路のみを通じて行うように、上記各電源回路を制御する制御部と、を有する。
【００２０】
本発明の第２の観点に係る好適な実施形態では、上記冗長化された複数の電源回路の少なくとも１個が、負荷が動作可能な電圧下限値まで出力電圧を低下させ得るように構成されている。
【００２１】
上記とは別の実施形態では、上記制御部が、上記データ転送が終了した場合に、上記駆動中の電源回路を停止させるようにしている。
【００２２】
本発明の第３の観点に従う記憶装置は、情報処理装置から入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、上記キャッシュメモリが、上記情報処理装置から入力したデータを一時的に保持するためのライト領域と、上記ディスク駆動装置から転送されるデータを一時的に保持するためのリード領域とに物理的に分割されており、電源が停電状態になった場合に、上記ライト領域に保持されているデータを、上記ディスク駆動装置に転送するためのデータ転送系統と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記バックアップ電源からの給電を、上記ライト領域、及び上記データ転送系統に対してのみ行うように制御する制御部と、を有する。
【００２３】
本発明の第３の観点に係る好適な実施形態では、上記ライト領域のアドレス情報と、上記リード領域のアドレス情報とを記憶する共有メモリを更に有し、電源が停電状態になった場合に、上記制御部が、上記バックアップ電源からの給電を、上記共有メモリに対しても行うようにしている。
【００２４】
本発明の第４の観点に従う記憶装置は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備えるもので、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを、上記ディスク駆動装置に転送するための複数のデータ転送系統と、少なくとも上記ディスク駆動装置と上記キャッシュメモリとを含む記憶装置の各部をバックアップすることが可能なバックアップ電源と、電源が停電状態になった場合に、上記キャッシュメモリに保持されているデータを実際に上記ディスク駆動装置に転送しようとしているデータ転送系統に対してのみ、上記バックアップ電源からの給電が行われるように制御する制御部と、を有する。
【００２５】
本発明の第５の観点に従う記憶装置の制御方法は、入力したデータを保存するディスク駆動装置と、上記ディスク駆動装置に保存されるデータを一時的に保持するキャシュメモリとを備える記憶装置において、電源からの給電を受けて、上記記憶装置の各部に対し、所定の電圧で駆動電力を供給する電源回路を起動するための第１のステップと、上記電源回路から上記記憶装置の各部に、所定の電圧で駆動電力を供給して、上記各部を制御する通常制御を実行するための第２のステップと、上記第２のステップにおいて、電源が停電状態になったことで、上記キャッシュメモリに保持されているデータを上記ディスク駆動装置に転送すべき旨の指令が与えられた場合に、上記データ転送指令を実行するための第３のステップと、上記第３のステップにおいて、上記記憶装置に何らかの異常が生じたか、或いは上記第２のステップを実行するのに必要な上記記憶装置の各部が応答しない場合に、上記記憶装置の上位に位置する制御装置に、所定の警告を発する第４のステップと、上記第２のステップを実行中に、上記上位に位置する制御装置から駆動停止指令が発せられた場合、又は上記第３のステップが正常に実行された場合に、上記記憶装置の駆動を停止させる第５のステップと、を有する。
【００２６】
本発明の第５の観点に係る好適な実施形態では、上記第１のステップを実行中に、上記電源回路の出力電圧に異常が生じた場合には、直ちに上記第４のステップに移行するようにしている。
【００２７】
上記とは別の実施形態では、上記第２のステップを実行中に、上記各ステップを実行するための演算処理部が少なくとも搭載された基板が上記記憶装置本体から抜き取られた場合に、上記記憶装置を再起動可能な状態で駆動停止させる第６のステップに移行するようにしている。
【００２８】
また、上記とは別の実施形態では、上記第６のステップを実行中に、上記記憶装置に何らかの異常が生じたか、或いは上記第２のステップを実行するのに必要な上記記憶装置の各部が応答しない場合に、上記第４のステップに移行するようにしている。
【００２９】
更に、上記とは別の実施形態では、上記第１のステップを実行中に、上記記憶装置に何らかの異常が生じたか、或いは上記第１のステップを実行するのに必要な記憶装置の各部が応答しない場合に、上記第４のステップに移行するようにしている。
【発明の効果】
【００３０】
本発明によれば、電源回路部が異常状態に陥った場合に、異常状態に陥る前の電圧値データの変動履歴を保持することによって、電源回路部の故障解析を行うことができるようにすることができる。
【００３１】
また、本発明によれば、ディスクアレイ装置等を含む記憶システムにおいて、発生事象毎に異なる駆動電源を停止させるためのプロセスに応じて、より細かい制御が行えるようにすることができる。
【発明の実施をするための最良の形態】
【００３２】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００３３】
図１は、本発明が適用されるストレージシステムの全体構成を示すブロック図である。
【００３４】
図１に示すストレージシステム３２０は、１つ以上のチャネルアダプタ（CHA）３２１、１つ以上のディスクアダプタ（DKA）３２２、１つ以上のキャッシュメモリ（CACHE）３２３、１つ以上の共有メモリ（SM）３２４、１つ以上のコモンパス３２５、複数の物理的ストレージデバイス（つまり、記憶装置）３２６、１つ以上の接続制御回路３２７、１以上のマザーボード３２８、及び１つ以上の主電源装置３２９を備える。物理的ストレージデバイス３２６には、ハードディスクドライブ、不揮発性半導体メモリ又はその他の種類のデバイスを採用することができるが、典型的には、ハードディスクドライブ（以下、HDDと略称する）が採用される。以下の説明でも、HDDが採用されていることとする。
【００３５】
チャネルアダプタ３２１、ディスクアダプタ３２２、キャッシュメモリ３２３及び共有メモリ３２４は、コモンパス３２５により相互に接続されている。コモンパス３２５は、コモンパス３２５の障害への備えために図示のように二重化（又は多重化）されていてよい。チャネルアダプタ３２１は、接続線３１１により１以上のホストコンピュータ３１０又は他のストレージシステム（図示省略）と接続される。チャネルアダプタ３２１は、ホストコンピュータ３１０又は他のストレージシステム（図示省略）とキャッシュメモリ３２３との間のデータ転送を制御する。ディスクアダプタ３２２は、キャッシュメモリ３２３とHDD３２６との間のデータ転送を制御する。キャッシュメモリ３２３は、ホストコンピュータ３１０又は他のストレージシステム（図示省略）から受信されたデータ、或いはHDD３２６から読み出されたデータを一時的に保持するためのメモリである。共有メモリ３２４は、ストレージシステム３２０内の全てのチャネルアダプタ３２１と全てのディスクアダプタ３２２とが共有するメモリである。共有メモリ３２４には、主に、チャネルアダプタ３２１とディスクアダプタ３２２が使用する制御や管理のための様々な情報が記憶され保持される。
【００３６】
マザーボード３２８は、HDD３２６のためのデータ転送用の配線網及び電力供給用の配線網を備えた電気回路基板である。各マザーボード３２８上に、複数のHDD３２６と相互に代替可能な２つの(又はより多くの)接続制御回路３２７が搭載される。各マザーボード３２８上の２つの接続制御回路３２７の各々は、そのマザーボード３２８上の複数のHDD３２６を、相互に代替可能な２つのディスクアダプタ３２２の各々に通信可能に接続するものであり、これには、例えばファイバチャネルスイッチ（Fibre Channel Switch）又はポートバイパス回路（Port Bypass Circuit)などが採用される。各接続制御回路３２７と複数のHDD３２６との間は、各マザーボード３２８上の配線網を介して電気的に接続される。また、各接続制御回路３２７と各ディスクアダプタ３２２とは、例えば多線ケーブルを介して電気的に接続される。そして、各接続制御回路３２７を通じて、複数のHDD３２６と各ディスクアダプタ３２２との間でデータ転送が行われる。各マザーボード３２８毎に、接続制御回路３２７及びディスクアダプタ３２２のセットが二重化されていることにより、それらの故障に対する安全性が向上する。各HDD３２６は、後に具体的に説明するように、マザーボード３２８に着脱可能なキャニスタ（つまり、筐体）に収容されており、そのようなキャニスタ又は筐体に収容されたHDD３２６のパックは「HDDパック」又は「HDD筐体」と呼ばれ得る。以下の説明では、「HDDパック」という用語を使う。
【００３７】
参照番号３３１A、３３１B、３３１Cは夫々、RAIDの原理に従うパリティグループ（又はエラーコレクショングループ）と呼ばれる、RAIDの原理に従ったHDD３２６のグループを示している。同じパリティグループ３３１A、３３１B又は３３１Cに属する２以上のHDD３２６は、異なるマザーボード上に搭載され、そして、そのうちの一つのHDD３２６が故障しても、残りの他のHDD３２６のデータを用いて、その故障したHDD３２６のデータを復元できるように、冗長性をもったデータを格納している。同じパリティグループ３３１A、３３１B又は３３１Cに属する２以上のHDD３２６は、全く同一の記憶容量を持つことが望ましく、その観点から、同一メーカからの同一機種のHDDで統一されるのが通常であり、故に、電源仕様及びデータ転送インタフェースにおいても同一である。
【００３８】
このストレージシステム３２０の電源システムは、１以上のAC/DC電源回路３２９を有し、夫々のAC/DC電源回路３２９は、外部のAC電源（例えば商用200V_AC電源）３３０からAC電力を入力し、これを所定電圧（例えば、56V、48V、24V又は12Vなど）のDC電力に変換して、マザーボード３２８上の複数のHDDパック３３３やその他の回路へ供給する。各AC/DC電源回路３２９と各マザーボード３２８上の複数のHDDパック３３３との間は、各マザーボード３２８上の電源用の配線網を通じて接続される。停電に備えて、相互に代替可能なように二重化(又は多重化）されたAC電源３３０が用いられる。各AC電源３３０には、相互に代替可能なように二重化又はより多くに多重化されたAC/DC電源回路３２９が接続される。図示の例では、各AC/DC電源回路３２９が複数のマザーボード３２８に共用されているが、変形として、マザーボード３２８毎に専用の１以上のAC/DC電源回路が備えられてもよい。
【００３９】
図２は、本発明の第１の実施形態に係る給電制御システムの全体構成を示すブロック図である。
【００４０】
上記給電制御システムは、電源から負荷側、例えば、以下に説明するような上位制御回路（１）に供給される駆動電圧を制御するために主として適用されるもので、上記給電制御システムは、図２に示すように、上位制御回路１と、複数個のＤＣ／ＤＣコンバータモジュール（３、５、７、９、１１、１３）と、電圧検出回路１５と、ホットスワップ回路１７と、給電制御回路１９とが、基板２７上に搭載された構成となっている。
【００４１】
上位制御回路１は、例えばマイクロ・プロセッシング・ユニット（ＭＰＵ）、或いは論理演算回路等として機能する、複数個のＬＳＩチップ（図２では、図示と説明の都合上、符号２、及び６を付した２個のみ記載する）を有した大規模集積回路（ＬＳＩ）である。各ＬＳＩチップは、夫々所定値の電圧を駆動電圧として駆動する。本実施形態では、上位制御回路１は、例えば5Ｖ、3.3Ｖ、2.5Ｖ、1.8Ｖ、及び1.5Ｖの５種類の電圧値を、駆動電圧として駆動する複数個（５個）のＬＳＩチップを持つ。ＬＳＩチップ２は、ＤＣ／ＤＣコンバータモジュール３から給電線２９を通じて印加される5Ｖの電圧値を、また、ＬＳＩチップ６は、ＤＣ／ＤＣコンバータモジュール１３から給電線４３を通じて印加される1.5Ｖの電圧値を、夫々駆動電圧として駆動する。なお、残りの駆動電圧のうちの、3.3Ｖの駆動電圧は、ＤＣ／ＤＣコンバータモジュール５から給電線３１を通じて、また、2.5Ｖの駆動電圧は、ＤＣ／ＤＣコンバータモジュール９から給電線３５を通じて、更に、1.8Ｖの駆動電圧は、ＤＣ／ＤＣコンバータモジュール１１から給電線３９を通じて、夫々上位制御回路１に印加される。
【００４２】
ＤＣ／ＤＣコンバータモジュール３は、図２に示すように、ＤＣ／ＤＣコンバータ回路４を内蔵しており、ＤＣ／ＤＣコンバータ回路４は、そのマイナス側入力端子、そのマイナス側出力端子、及びそのマイナス側フィードバック信号入力端子が、夫々ポート・バイパス・サーキット（ＰＢＣ）用のアースに接続されている。ＤＣ／ＤＣコンバータ回路４のプラス側出力端子から出力される電圧信号は、フィードバック信号伝送線路、及びプラス側フィードバック信号入力端子を通じてＤＣ／ＤＣコンバータ回路４にフィードバックされる。図示は省略するが、例えばＤＣ／ＤＣコンバータモジュール５、７も、ＤＣ／ＤＣコンバータモジュール３におけると同様な内部構成を有する。
【００４３】
ＤＣ／ＤＣコンバータモジュール１３も、ＤＣ／ＤＣコンバータモジュール３と同様に、ＤＣ／ＤＣコンバータ回路１４を内蔵しており、ＤＣ／ＤＣコンバータ回路１４も、そのマイナス側入力端子、及びマイナス側出力端子が、夫々ＰＢＣ用のアースに接続されている。ＤＣ／ＤＣコンバータ回路１４のプラス側フィードバック信号入力端子には、ＬＳＩチップ６のプラス側の出力端子が、また、ＤＣ／ＤＣコンバータ回路１４のマイナス側フィードバック信号入力端子には、ＬＳＩチップ６のマイナス側の出力端子が、夫々フィードバック信号伝送線路を通じて接続されている。
【００４４】
ＤＣ／ＤＣコンバータモジュール３は、給電制御回路１９の制御下で駆動して、電源から給電線５１、ホットスワップ回路１７、及び給電線４５を通じて供給される、例えば56Ｖの電圧を5Ｖに降圧し、該5Ｖの電圧を、給電線２９を通じて上述したように、上位制御回路１に出力する。また、ＤＣ／ＤＣコンバータモジュール５も、給電制御回路１９の制御下で駆動して、給電線４５、及び給電線４７を通じて供給される56Ｖの電圧を3.3Ｖに降圧し、該3.3Ｖの電圧を、給電線３１を通じて上位制御回路１に出力すると共に、給電線３１、及び給電線３３を通じてＤＣ／ＤＣコンバータモジュール９にも出力する。更に、ＤＣ／ＤＣコンバータモジュール７も、給電制御回路１９の制御下で駆動して、給電線４５、給電線４７、及び給電線４９を通じて供給される56Ｖの電圧を12Ｖに降圧し、該12Ｖの電圧を、給電線３７を通じてＤＣ／ＤＣコンバータモジュール１１に出力すると共に、給電線３７、及び給電線４１を通じてＤＣ／ＤＣコンバータモジュール１３にも出力する。
【００４５】
ＤＣ／ＤＣコンバータモジュール９も、給電制御回路１９の制御下で駆動して、給電線３１、及び給電線３３を通じて供給される3.3Ｖの電圧を2.5Ｖに降圧し、該2.5Ｖの電圧を、給電線３５を通じて上位制御回路１に出力する。また、ＤＣ／ＤＣコンバータモジュール１１も、給電制御回路１９の制御下で駆動して、給電線３７を通じて供給される12Ｖの電圧を1.8Ｖに降圧し、該1.8Ｖの電圧を、給電線３９を通じて上位制御回路１に出力する。更に、ＤＣ／ＤＣコンバータモジュール１３も、給電制御回路１９の制御下で駆動して、給電線３７、及び給電線４１を通じて供給される12Ｖの電圧を1.5Ｖに降圧し、該1.5Ｖの電圧を、給電線４３を通じて上述したように、上位制御回路１に出力する。
【００４６】
各ＤＣ／ＤＣコンバータモジュール（３〜１３）から出力される電圧信号は、給電制御回路１９を構成するＡ／Ｄコンバータ（以下、「ＡＤＣ」と表記する）２５、及び電圧検出回路１５に夫々出力される。
【００４７】
電圧検出回路１５は、各ＤＣ／ＤＣコンバータモジュール（３〜１３）から出力される電圧（信号）が異常電圧（即ち、過大電圧／過小電圧）かどうかを検出するために備えられるものである。電圧検出回路１５は、例えば図２に示すような、過大電圧判定基準値出力回路１６、過小電圧判定基準値出力回路１８、過大電圧判定用比較回路２２、過小電圧判定用比較回路２０、及び論理和回路２４を、少なくとも各ＤＣ／ＤＣコンバータモジュール（３〜１３）別に備えた構成になっている。
【００４８】
ここで、例えば、上記各部がＤＣ／ＤＣコンバータモジュール３からの出力電圧信号に対応するものであったとする。
【００４９】
過大電圧判定用比較回路２２は、ＤＣ／ＤＣコンバータモジュール３からの出力電圧信号と、過大電圧判定基準値出力回路１６からの基準値電圧とを比較し、出力電圧信号の値が該基準値電圧を超えているときに論理レベル“Ｈ”の電圧信号を出力するものとする。一方、過小電圧判定用比較回路２０は、上記出力電圧信号と、過小電圧判定基準値出力回路１８からの基準値電圧とを比較し、上記出力電圧信号の値が該基準値電圧を下廻っているときに論理レベル“Ｈ”の電圧信号を出力するものとする。過大電圧判定用比較回路２２、又は過小電圧判定用比較回路２０の何れか一方からの電圧信号の論理レベルが“Ｈ”であれば、論理和回路２４から給電制御回路１９に対して、異常電圧を検知したことを示す論理レベル“Ｈ”の電圧信号（これが後述する割り込み信号である）が出力される。これにより、給電制御回路１９は、ＤＣ／ＤＣコンバータモジュール３に何らかの異常が発生したものと判断することになる。なお、ＤＣ／ＤＣコンバータモジュール１３からの出力電圧は、上述したＤＣ／ＤＣコンバータ回路１４のプラス側のフィードバック信号伝送線路、及びマイナス側のフィードバック信号伝送線路の双方から取り込まれる。
【００５０】
ホットスワップ回路１７は、例えば基板２７のディスクドライブ制御装置への挿入時や、該基板２７のディスクドライブ制御装置からの抜出し時等に、電源側から上述した各給電系統を通じて負荷側、即ち、上位制御回路１に一気に電流が流れ込んで上位制御回路１（を構成する各ＬＳＩチップ）が破損するのを防止するために設けられる。ホットスワップ回路１７は、給電制御回路１９の制御下で、基板２７内での電源の立上げ／遮断の制御を行うと共に、正規の手順（即ち、所定の電源シーケンス）でＤＣ／ＤＣコンバータモジュール（３〜１３）を動作させる。これにより、電源側から上述した各給電系統を通じて上位制御回路１に徐々に電流が流れ込むことになるので、上位制御回路１（を構成する各ＬＳＩチップ）の破損が防止される。なお、上記所定の電源シーケンスが守られない場合には、上位制御回路１（を構成する各ＬＳＩチップ）が破損してしまう。
【００５１】
給電制御回路１９は、タイマ２１と、不揮発性メモリ（フラッシュメモリ）２３と、セレクタを内蔵するＡＤＣ２５と、ＳＲＡＭ２６と、Ｉ／Ｏレジスタ２８と、ＣＰＵ３０とを内蔵した演算処理回路、例えばマイクロコンピュータである。給電制御回路１９は、ホットスワップ回路１７から給電線５３を通じて出力される、例えば3.3Ｖの電圧を駆動電圧として動作する。
【００５２】
ＡＤＣ２５は、タイマ２１からのクロック信号に同期して駆動し、上記各ＤＣ／ＤＣコンバータモジュール（３〜１３）からの出力電圧信号を、上記セレクタで選択し、所定の周期でサンプリングしてアナログ／ディジタル変換（２値化データに変換）し、Ｉ／Ｏレジスタ２８に保持させる。
【００５３】
ＣＰＵ３０は、タイマ２１からのクロック信号に同期して駆動し、ＡＤＣ２５から出力される２値化データを所定の順序で読み込んで、それらの２値化データを上記所定の順序で例えばＳＲＡＭ２６へ書き込む。ここで、所定の順序とは、例えば第１順位がＤＣ／ＤＣコンバータモジュール３からの出力電圧信号に係わる２値化データ、第２順位がＤＣ／ＤＣコンバータモジュール５からの出力電圧信号に係わる２値化データ、・・・、最終順位がＤＣ／ＤＣコンバータモジュール１３からの出力電圧信号に係わる２値化データというように設定された順序のことである。なお、ＡＤＣ２５が各順位の２値化データを読み込むのに割当てられている時間は、例えば１μSECに設定されているので、この１μSECが経過すると、ＡＤＣ２５は、次の順位の２値化データを読み込むことになる。
【００５４】
これと共に、ＣＰＵ３０は、ＡＤＣ２５からの２値化データの読み込み順序と同一順序で、電圧検出回路１５からの出力電圧信号をチェックする。このチェックの結果、電圧検出回路１５から、（異常電圧の検出を示す旨の）所定論理レベル（例えば論理レベル“Ｈ”）の電圧信号が出力されたことを認識すると、Ｉ／Ｏレジスタ２８は、ＣＰＵ３０に対し、所定論理レベルの割り込み信号（つまり、ＤＣ／ＤＣコンバータモジュールの何れかから異常電圧が出力された旨を示す論理レベル“Ｈ”の電圧信号）を出力する。
【００５５】
ＳＲＡＭ２６には、ＣＰＵ３０の制御下で、データ解析に必要な量の（２値化）データ（即ち、各ＤＣ／ＤＣコンバータモジュール（３〜１３）からの出力電圧信号）として、適当な周期数分（時間分）（例えば、ｎ（＝1000）回分）の量のデータ（出力電圧信号）が格納されるようになっている。これらの（２値化）データは、ＣＰＵ３０を通じてＡＤＣ２５から出力される新たな（２値化）データによって更新される。従って、ＳＲＡＭ２６には、常に最新のｎ回分のデータが格納されていることになる。
【００５６】
なお、ＳＲＡＭ２６には、上記各ＤＣ／ＤＣコンバータモジュール（３〜１３）から、ＡＤＣ２５を通じて与えられる上記２値化データに加えて、電圧検出回路１５から出力される（異常電圧の検出を示す旨の）所定論理レベル（論理レベル“Ｈ”）の電圧信号も格納される。
【００５７】
不揮発性メモリ（フラッシュメモリ）２３には、電圧検出回路１５より（ＤＣ／ＤＣコンバータモジュール（３〜１３）の何れかから出力された電圧信号が異常であることを示す旨の）所定論理レベル（論理レベル“Ｈ”）の電圧信号が出力された場合に、該電圧信号と、該電圧信号が出力された時点でＳＲＡＭ２６に保持されている複数のデータ（出力電圧信号）とが、ＣＰＵ３０によってＳＲＡＭ２６から転送され、そして保存される。
【００５８】
ＳＲＡＭ２６に保持されているデータは、各ＤＣ／ＤＣコンバータモジュール（３〜１３）からの出力電圧信号の何れかに異常が発生した場合に、該異常の原因を解析するのに必要な上記出力電圧信号の変動履歴を示すものであり、上記データ量は、上記異常の原因を解析するに足るだけの量、例えば、既述のようにｎ（＝1000）回分に設定されている。上記データを、ＳＲＡＭ２６から不揮発性メモリ（フラッシュメモリ）２３へ転送することにより、システムの駆動を停止した後でのＣＰＵ３０による異常原因の解析が可能になる。
【００５９】
上述したように、ＣＰＵ３０は、タイマ２１からのクロック信号に同期して駆動する。そして、ＡＤＣ２５から出力される上述した２値化データ、及び電圧検出回路１５から出力される所定論理レベルの割り込み信号（つまり、ＤＣ／ＤＣコンバータモジュール（３〜１３）の何れかから異常電圧が出力された旨を示す論理レベル“Ｈ”の電圧信号）等に基づいて、ホットスワップ回路１７、及び各ＤＣ／ＤＣコンバータモジュール（３〜１３）の駆動を制御する。ＣＰＵ３０は、電圧検出回路１５より、何れかのＤＣ／ＤＣコンバータモジュール（３〜１３）から出力された電圧信号が異常であることを示す所定論理レベル（論理レベル“Ｈ”）の電圧信号、即ち、割り込み信号を入力すると、上記割り込み信号に対応するＤＣ／ＤＣコンバータモジュール（３〜１３の何れか）から出力される電圧信号の２値化データの、ＡＤＣ２５を通じた読み込みを中止させる。
【００６０】
これと共に、ＣＰＵ３０は、ＡＤＣ２５による上記２値化データの読み込みを中止させた時点でＳＲＡＭ２６に保持されている、上記割り込み信号に対応する上記２値化データを、不揮発性メモリ（フラッシュメモリ）２３に転送して、該２値化データを、不揮発性メモリ（フラッシュメモリ）２３に保存させる。ＣＰＵ３０は、システムの駆動を停止した後に、不揮発性メモリ（フラッシュメモリ）２３から上記異常の原因を解析するに足るだけの量（ｎ（＝1000）回分）の２値化データを読み出して、出力電圧が異常を示したＤＣ／ＤＣコンバータモジュール（３〜１３の何れか）に対する異常原因の解析を行う。
【００６１】
なお、上述した図２に記載の給電制御システムは、図１に記載したストレージシステム３２０が備えるチャネルアダプタ３２１、ディスクアダプタ３２２、キャッシュメモリ３２３、及び共有メモリ３２４に対する給電を制御するための制御システムである。
【００６２】
図３は、図２に記載の給電制御システムにおいて、ＤＣ／ＤＣコンバータモジュール（３〜１３）の何れかの出力電圧が異常な場合の給電制御回路１９による制御動作の態様を示した説明図である。
【００６３】
図３において、縦軸には電圧の値が、横軸には時間が、夫々設定されている。また、符号６１は、電圧検出回路１５の、ＤＣ／ＤＣコンバータモジュール１３に対応する論理和回路（２４）（図２で示した）からの出力電圧レベルを、符号６３は、ＤＣ／ＤＣコンバータモジュール１３からの出力電圧の変動状態を、符号６５は、ＤＣ／ＤＣコンバータモジュール１３からの出力電圧が異常かどうか判断するための閾値（ここでは、過小電圧判定基準値データ）を、夫々示す。
【００６４】
ＡＤＣ２５から出力されたＤＣ／ＤＣコンバータモジュール１３の出力電圧に係わる２値化データの値が、符号６７、６９、７１、７３で夫々示すように1.5Ｖであれば、換言すれば、線分６３が時間の経過と共に横軸に平行な状態で推移している場合には、ＤＣ／ＤＣコンバータモジュール１３からの出力電圧は正常である。よって、この場合には、線分６１、即ち、電圧検出回路１５のＤＣ／ＤＣコンバータモジュール１３に対応する論理和回路（２４）（図２で示した）からの出力電圧の論理レベルも、“Ｌ”のままである。
【００６５】
しかし、ＤＣ／ＤＣコンバータモジュール１３に何らかの異常（故障）が発生したことによって、ＡＤＣ２５から出力されるＤＣ／ＤＣコンバータモジュール１３の出力電圧に係わる２値化データの値が、符号７５で示すように1.4Ｖに低下し、更に低下し続けて時間ｔ１で上記閾値（過小電圧判定基準値データ）以下になると、該時間ｔ１から少し後の時間ｔ２で、電圧検出回路１５から論理レベル“Ｈ”の電圧信号が出力されることになる。これにより、給電制御回路１９は、システム各部への給電を停止すると共に、例えば図２で示した上位制御回路１、或いは、後述する基板上位階層（図示しない）に対して、異常の発生によってシステムの駆動を停止した旨を報知することとなる。
【００６６】
図４、図５、図６、及び図７は、図２に記載の給電制御回路１９による制御動作の処理流れを示したフローチャートである。
【００６７】
図４乃至図７において、まず、システムの駆動電源が投入されると、システムのリセット状態を解除することによってシステムを立上げ（ステップＳ８１）、次に、給電制御回路１９が自己診断を行う（ステップＳ８２）。即ち、給電制御回路１９内の異常フラグが「１」か「０」かをチェックし（ステップＳ８３）、該チェックの結果、異常フラグが「０」であれば（ステップＳ８３で正常）、次に、図２で示した基板２７がディスクドライブ制御装置へ挿入されたかどうかチェックする（ステップＳ８４）。該チェックの結果、基板２７がディスクドライブ制御装置へ挿入されたことが確認できれば（ステップＳ８４でYES）、ホットスワップ回路１７を立上げてＤＣ／ＤＣコンバータモジュール（３、５、７）に対し、夫々56Ｖでの直流電力の供給を開始する（ステップＳ８５）。
【００６８】
なお、上記チェックの結果、異常フラグが「１」である場合には（ステップＳ８３で異常）、ステップＳ８４以降の処理動作には進まない。また、基板２７のディスクドライブ制御装置への挿入が確認できなかった場合（ステップＳ８４でNO）も同様である。
【００６９】
次に、12Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール７を起動して（ステップＳ８６）、ＤＣ／ＤＣコンバータモジュール７からの出力電圧が正常かどうかをチェックする（ステップＳ８７）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ８７で正常）、上記出力電圧値の２値化データを給電制御回路１９内のＳＲＡＭ２６に書き込む（ステップＳ８８）。次に、5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール３を起動して（ステップＳ８９）、ＤＣ／ＤＣコンバータモジュール３からの出力電圧が正常かどうかをチェックする（ステップＳ９０）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ９０で正常）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ９１）。次に、3.3Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール５を起動して（ステップＳ９２）、ＤＣ／ＤＣコンバータモジュール５からの出力電圧が正常かどうかをチェックする（ステップＳ９３）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ９３で正常）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ９４）。
【００７０】
ここで、符号５で示したＤＣ／ＤＣコンバータモジュールに加えて3.3Ｖ系のＤＣ／ＤＣコンバータモジュールが別に１台（図示しない）並列接続されている場合には、ステップＳ９２乃至ステップＳ９４で示したのと同様の処理動作が上記別の１台のＤＣ／ＤＣコンバータモジュール（図示しない）に対してステップＳ９２´乃至ステップＳ９４´で実行される。その理由は、3.3Ｖ系のＤＣ／ＤＣコンバータモジュールは出力電流が多いので、各ＤＣ／ＤＣコンバータモジュールを個別に制御することによって出力電流の変動を小さくするためである。
【００７１】
次に、2.5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール９を起動して（ステップＳ９５）、ＤＣ／ＤＣコンバータモジュール９からの出力電圧が正常かどうかをチェックする（ステップＳ９６）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ９６で正常）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ９７）。次に、1.8Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール１１を起動して（ステップＳ９８）、ＤＣ／ＤＣコンバータモジュール１１からの出力電圧が正常かどうかをチェックする（ステップＳ９９）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ９９で正常）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１００）。次に、1.5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール１３を起動して（ステップＳ１０１）、ＤＣ／ＤＣコンバータモジュール１３からの出力電圧が正常かどうかをチェックする（ステップＳ１０２）。該チェックの結果、上記出力電圧が正常であれば（ステップＳ１０２で正常）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１０３）。
【００７２】
次に、12Ｖ系のＤＣ／ＤＣコンバータモジュール７の出力電圧を、ＡＤＣ２５を通じて読み込むと共に、電圧検出回路１５から出力されるＤＣ／ＤＣコンバータモジュール７に係わる電圧信号をも読み込む（ステップＳ１０４）。そして、電圧検出回路１５が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする（ステップＳ１０５）。該チェックの結果、ＤＣ／ＤＣコンバータモジュール７の出力電圧が正常であれば（ステップＳ１０５でNO）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１０６）。次に、5Ｖ系のＤＣ／ＤＣコンバータモジュール３の出力電圧を、ＡＤＣ２５を通じて読み込むと共に、電圧検出回路１５から出力されるＤＣ／ＤＣコンバータモジュール３に係わる電圧信号をも読み込む（ステップＳ１０７）。そして、電圧検出回路１５が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする（ステップＳ１０８）。該チェックの結果、ＤＣ／ＤＣコンバータモジュール３の出力電圧が正常であれば（ステップＳ１０８でNO）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１０９）。
【００７３】
次に、3.3Ｖ系のＤＣ／ＤＣコンバータモジュール５の出力電圧を、ＡＤＣ２５を通じて読み込むと共に、電圧検出回路１５から出力されるＤＣ／ＤＣコンバータモジュール５に係わる電圧信号をも読み込む（ステップＳ１１０）。そして、電圧検出回路１５が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする（ステップＳ１１１）。該チェックの結果、ＤＣ／ＤＣコンバータモジュール５の出力電圧が正常であれば（ステップＳ１１１でNO）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１１２）。次に、1.8Ｖ系のＤＣ／ＤＣコンバータモジュール１１の出力電圧を、ＡＤＣ２５を通じて読み込むと共に、電圧検出回路１５から出力されるＤＣ／ＤＣコンバータモジュール１１に係わる電圧信号をも読み込む（ステップＳ１１３）。そして、電圧検出回路１５が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする（ステップＳ１１４）。該チェックの結果、ＤＣ／ＤＣコンバータモジュール１１の出力電圧が正常であれば（ステップＳ１１４でNO）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込む（ステップＳ１１５）。次に、1.5Ｖ系のＤＣ／ＤＣコンバータモジュール１３の出力電圧を、ＡＤＣ２５を通じて読み込むと共に、電圧検出回路１５から出力されるＤＣ／ＤＣコンバータモジュール１３に係わる電圧信号をも読み込む（ステップＳ１１６）。そして、電圧検出回路１５が異常電圧である旨を示す所定論理レベルの電圧信号が出力されたかどうかチェックする（ステップＳ１１７）。該チェックの結果、ＤＣ／ＤＣコンバータモジュール１３の出力電圧が正常であれば（ステップＳ１１７でNO）、上記出力電圧値の２値化データをＳＲＡＭ２６に書き込んだ後（ステップＳ１１８）、例えばＳＲＡＭ２６からシステム全体の状態を示すステータス情報の読み込みを行う（ステップＳ１１９）。そして、基板２７がディスクドライブ制御装置から抜き取られたかどうか（ステップＳ１２０）、デステージの要求がなされているかどうか（ステップＳ１２１）、強制終了処理の指示がなされているかどうか（ステップＳ１２２）、及びノーマル終了の指示がなされているかどうか（ステップ１２３）について夫々チェックを行う。
【００７４】
上記チェックの結果、基板２７がディスクドライブ制御装置に挿入されたままであり（ステップＳ１２０でNO）、デステージの要求がなされておらず（ステップＳ１２１でNO）強制終了処理の指示がなされておらず（ステップＳ１２２でNO）、更に、ノーマル終了の指示がなされていなければ（ステップ１２３でNO）、ステップＳ１０４で示した処理動作に復帰する。上記チェックの結果、ステップ１２３）について夫々チェックを行う。
【００７５】
また、上記チェックの結果、ステップＳ１２０乃至ステップＳ１２２の何れにおいてもNOで、ノーマル終了の指示がなされている場合には（ステップ１２３でYES）、まずＤＣ／ＤＣコンバータモジュール１３からの出力を遮断し（ステップＳ１２４）、次いでＤＣ／ＤＣコンバータモジュール１１からの出力を遮断する（ステップＳ１２５）。次にＤＣ／ＤＣコンバータモジュール９からの出力を遮断し（ステップＳ１２６）、次いでＤＣ／ＤＣコンバータモジュール５からの出力を遮断し（ステップＳ１２７）、次いでＤＣ／ＤＣコンバータモジュール３からの出力を遮断し（ステップＳ１２８）、最後にＤＣ／ＤＣコンバータモジュール７からの出力を遮断する（ステップＳ１２９）。そして、システムの再起動の要求がなされたことを確認したときに（ステップＳ１３０でYES）、ステップＳ８６で示した処理動作に復帰する。
【００７６】
また、上記チェックの結果、ステップＳ１２０及びステップＳ１２１においてNOで、強制終了処理の指示がなされている場合には（ステップ１２２でYES）、まずＤＣ／ＤＣコンバータモジュール１３からの出力を遮断し（ステップＳ１３１）、次いでＤＣ／ＤＣコンバータモジュール１１からの出力を遮断する（ステップＳ１３２）。次にＤＣ／ＤＣコンバータモジュール９からの出力を遮断し（ステップＳ１３３）、次いでＤＣ／ＤＣコンバータモジュール５からの出力を遮断し（ステップＳ１３４）、次いでＤＣ／ＤＣコンバータモジュール３からの出力を遮断し（ステップＳ１３５）、最後にＤＣ／ＤＣコンバータモジュール７からの出力を遮断する（ステップＳ１３６）。そして、上述した異常フラグをセットした後（ステップＳ１３７）、一連の処理動作を停止する（ステップＳ１３８）。
【００７７】
また、上記チェックの結果、ステップＳ１２０においてNoで、デステージの要求がなされている場合には（ステップ１２１でYES）、上位制御回路１への給電遮断を行うべきＤＣ／ＤＣコンバータモジュールが何れのＤＣ／ＤＣコンバータモジュールであるかを示す情報を、例えばＳＲＡＭ２６から読み込み（ステップＳ１３９）、該読み込んだ情報に基づいて、給電遮断を行うべきＤＣ／ＤＣコンバータモジュールの駆動を停止させる（ステップＳ１４０）。そして、デステージが終了したことを確認すると（ステップＳ１４１でYES）、ステップＳ１３８（一連の処理動作の停止）に移行する。
【００７８】
更に、上記チェックの結果、基板２７がディスクドライブ制御装置から抜き取られたことを確認した場合には（ステップＳ１２０でYES）、まずＤＣ／ＤＣコンバータモジュール１３からの出力を遮断し（ステップＳ１４２）、次いでＤＣ／ＤＣコンバータモジュール１１からの出力を遮断する（ステップＳ１４３）。次にＤＣ／ＤＣコンバータモジュール９からの出力を遮断し（ステップＳ１４４）、次いでＤＣ／ＤＣコンバータモジュール５からの出力を遮断し（ステップＳ１４５）、次いでＤＣ／ＤＣコンバータモジュール３からの出力を遮断し（ステップＳ１４６）、最後にＤＣ／ＤＣコンバータモジュール７からの出力を遮断する（ステップＳ１４７）。そして、システムの再起動の準備を行った後（ステップＳ１４８）、ステップＳ８３で示した処理動作に復帰する。
【００７９】
次に、ステップＳ１１７でのチェックの結果、ＤＣ／ＤＣコンバータモジュール１３の出力電圧が異常であることを確認した場合には、所定の警報（アラーム）を発生させると共に（ステップＳ１４９）、まずＤＣ／ＤＣコンバータモジュール１３からの出力を遮断し（ステップＳ１５０）、次いでＤＣ／ＤＣコンバータモジュール１１からの出力を遮断する（ステップＳ１５１）。次にＤＣ／ＤＣコンバータモジュール９からの出力を遮断し（ステップＳ１５２）、次いでＤＣ／ＤＣコンバータモジュール５からの出力を遮断し（ステップＳ１５３）、次いでＤＣ／ＤＣコンバータモジュール３からの出力を遮断し（ステップＳ１５４）、最後にＤＣ／ＤＣコンバータモジュール７からの出力を遮断する（ステップＳ１５５）。そして、ＳＲＡＭ２６に書き込まれた各ＤＣ／ＤＣコンバータモジュール（３〜１３）からの出力電圧に係わる２値化データや、電圧検出回路１５が異常電圧を検出した場合の該異常電圧に係わるデータ等を不揮発性メモリ２３に書き込むと共に（ステップＳ１５６）、上述した異常フラグをセットし（ステップＳ１５７）、一連の処理動作を停止する（ステップＳ１５８）。
【００８０】
次に、12Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール７からの出力電圧をチェックした結果、上記出力電圧が異常（例えば一定時間内に立ち上がらない）であれば（ステップＳ８７で異常）、所定の警報（アラーム）を発生させると共に（ステップＳ１５９）、ステップＳ１５５で示した処理動作に移行する。また、5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール３からの出力電圧をチェックした結果、上記出力電圧が異常であれば（ステップＳ９０で異常）、所定のアラームを発生させると共に（ステップＳ１６０）、ス
テップＳ１５４で示した処理動作に移行する。また、3.3Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール５からの出力電圧をチェックした結果、上記出力電圧が異常（例えば一定時間内に立ち上がらない）であれば（ステップＳ９３で異常）、所定の警報（アラーム）を発生させると共に（ステップＳ１６１）、ステップＳ１５３で示した処理動作に移行する。また、同じく3.3Ｖ系のＤＣ／ＤＣコンバータモジュールである別の１台のＤＣ／ＤＣコンバータモジュール（図示しない）からの出力電圧をチェックした結果、上記出力電圧が異常であれば（ステップＳ９３´で異常）、所定のアラームを発生させると共に（ステップＳ１６２）、ステップＳ１５３で示した処理動作に移行する。また、2.5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール９からの出力電圧をチェックした結果、上記出力電圧が異常であれば（ステップＳ９６で異常）、所定のアラームを発生させると共に（ステップＳ１６３）、ステップＳ１５２で示した処理動作に移行する。また、1.8Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール１１からの出力電圧をチェックした結果、上記出力電圧が異常であれば（ステップＳ９９で異常）、所定のアラームを発生させると共に（ステップＳ１６４）、ステップＳ１５１で示した処理動作に移行する。また、1.5Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール１３からの出力電圧をチェックした結果、上記出力電圧が異常であれば（ステップＳ１０２で異常）、所定のアラームを発生させると共に（ステップＳ１６５）、ステップＳ１５０で示した処理動作に移行する。
【００８１】
更に、12Ｖ系のＤＣ／ＤＣコンバータモジュールであるＤＣ／ＤＣコンバータモジュール７からの出力電圧をチェックした結果、ＤＣ／ＤＣコンバータモジュール７の出力電圧が異常であれば（ステップＳ１０５でYES）、ステップＳ１４９で示した処理動作に移行する。ステップＳ１０８、ステップＳ１１１、及びステップＳ１１４でYESと判断した場合も同様である。
【００８２】
なお、以下では、説明の都合上、ＤＣ／ＤＣコンバータモジュールを、「ＤＣ／ＤＣコンバータ」と表記する。
【００８３】
図８は、図２に記載の給電制御システムを用いたディスクアダプタの要部を示すブロック図である。
【００８４】
図８に示したディスクアダプタは、ＤＣ／ＤＣコンバータ１７２、１７４と、ＡＤＣ１８２を内蔵する給電制御回路１８０とを含む給電制御システムを備えると共に、ハブコントローラ（ＨＵＢ―ＣＴＬ）１７８と、ＣＰＵ１７６と、ＣＰＵ１７６及びその近傍におけるディスクアダプタ内の温度を検知するための温度センサ１８４と、ディスクアダプタ内を冷却するためのファン１８６とを備えた構成となっている。なお、図７に記載の給電制御システムでは、図２で示した電圧検出回路１５と、ホットスワップ回路１７と、給電制御回路１９内のタイマ２１、及び不揮発性メモリ２３と、残りの複数のＤＣ／ＤＣコンバータとについては、説明の都合上、記載を省略する。
【００８５】
ＤＣ／ＤＣコンバータ１７２は、給電制御回路１８０の制御下で、商用電源からの給電を受けてハブコントローラ１７８に対し、所定の電圧で直流電力を供給する。ＤＣ／ＤＣコンバータ１７４も、ＤＣ／ＤＣコンバータ１７２におけると同様に、給電制御回路１８０の制御下で、商用電源からの給電を受けてＣＰＵ１７６に対し、所定の電圧で直流電力を供給する。
【００８６】
給電制御回路１８０は、ＡＤＣ１８２を通じて読み込んだ温度センサ１８４からの温度検出値データに基づき、ＤＣ／ＤＣコンバータ１７２を通じてハブコントローラ１７８に供給する直流電力の電圧を制御する。給電制御回路１８０は、また、上記温度検出値データに基づき、ＤＣ／ＤＣコンバータ１７４を通じてＣＰＵ１７６に供給する直流電力の電圧を制御する。給電制御回路１８０は、また、上記温度検出値データに基づき、ファン１８６のＯＮ／ＯＦＦ制御を行うのみならず、ファン１８６の回転数制御をも行う。給電制御回路１８０は、また、上記温度検出値データに基づき、ファン１８６に何らかの異常が生じたと判断した場合には、例えばＭＰＵや論理演算回路として機能する上位制御回路に、ファン１８６が異常である旨を通知したり、或いは、上記温度検出値データに基づき、上記ディスクアダプタの駆動を停止（シャットダウン）させるべきであると判断した場合には、例えば上記上位制御回路に、上記ディスクアダプタの駆動を停止させるべきである旨を通知する。
【００８７】
図９は、図８に記載の給電制御回路１８０のファン１８６、及びＤＣ／ＤＣコンバータ１７２、１７４に対する制御動作と、温度センサ１８４によって検出された温度検出値との関係を示すタイミングチャートである。
【００８８】
図９において、実線１９２は、ファン１８６が新品なためファン１８６に故障や異常等の不具合が全く無く、従ってファン１８６が正常な冷却能力を有する場合に温度センサ１８４から出力される温度検出値の遷移を示す。次に、破線１９４は、ファン１８６に顕著な故障等の不具合はないものの、ファン１８６が老朽化しているが故にファン１８６の冷却能力がやや低下している場合に温度センサ１８４から出力される温度検出値の遷移を示す。更に、点線１９６は、ファン１８６に故障や異常等の顕著な不具合が生じているが故にファン１８６の冷却能力が著しく低下している場合に温度センサ１８４から出力される温度検出値の遷移を示す。
【００８９】
時間ｔ０で、ディスクアダプタの駆動電源が投入されると、時間の経過と共に温度センサ１８４から出力される温度検出信号の値は、略リニアに上昇し続ける。そして、温度検出値が時間ｔ１で予め設定されているファン起動の温度閾値Ａに達すると、給電制御回路１８０は、ファン１８６を起動する。ここで、ファン１８６が正常な場合には（換言すれば、ファン１８６の冷却能力が低下しておらず、正常な場合には）、ファン１８６の駆動を一定の回転数で継続させる（定速運転を継続させる）ことによって、温度検出値は、実線１９２で示すように略Ａの値で遷移する。しかし、ファン１８６が老朽化している場合には、ファン１８６の定速運転を継続してもファン１８６自体の冷却能力がやや低下しているため、温度検出値は、実線１９２で示すようには遷移せず、破線１９４で示すように、時間ｔ０〜時間ｔ１の間の勾配よりは多少緩い勾配ではあるが上昇し続ける。そして、温度検出値が時間ｔ３で予め設定されているファン回転数増加のための温度閾値Ｂ（ディスクアダプタの設計上予測し得る最高値の８〜９割程度の値）に達すると、給電制御回路１８０は、ファン１８６の回転数を所定回転数に増加させるための制御を実行する。これにより、温度検出値は、破線１９４で示すように時間ｔ３以降においては略Ｂの値で遷移する。
【００９０】
更に、ファン１８６に故障や異常等の顕著な不具合が生じているが故にファン１８６自体の冷却能力が著しく低下している場合には、時間ｔ１でファン１８６を起動しても、温度検出値は、点線１９６で示すように時間ｔ０〜時間ｔ１の間の勾配よりも僅かに小さい大きさの勾配で上昇し続ける。そして、温度検出値が時間ｔ１と時間ｔ３との間の時間ｔ２で上記ファン回転数増加のための温度閾値Ｂに達すると、給電制御回路１８０は、ファン１８６の回転数を所定回転数に増加させるための制御を実行する。しかし、時間ｔ２でファン１８６の回転数を増加しても、温度検出値は、時間ｔ１〜時間ｔ２の間の勾配と略等しい大きさの勾配で依然として上昇し続け、時間ｔ４でＤＣ／ＤＣコンバータ（１７２、１７４）からの出力電圧を低下させるための温度閾値Ｃ（ディスクアダプタの設計上予測し得る最高値）に達する。温度検出値が該温度閾値Ｃに達したことを認識すると、給電制御回路１８０は、ＤＣ／ＤＣコンバータ（１７２、１７４）を制御することにより、負荷に供給する駆動電力の電圧を（負荷が正常に動作し得る電圧下限値にまで）低下させる。
【００９１】
しかし、時間ｔ４において、負荷への駆動電圧を低下させる制御を行っても、依然として温度検出値が上昇し続け、時間ｔ５で、温度検出値がディスクアダプタの駆動を停止させるための温度閾値Ｄに達すると、給電制御回路１８０は、例えば上述した上位制御回路からの指令を待って、ディスクアダプタの駆動を停止（シャットダウン）させるための処理を実行することになる。
【００９２】
上述した制御を実行することにより、ファン１８６に故障等の不具合が発生しても、ＣＰＵ１７６及びその近傍部位における温度検出値が、ディスクアダプタをシャットダウンさせるための温度閾値に達するまでは、ディスクアダプタの駆動を継続させることができる。
【００９３】
なお、図８、及び図９で説明した内容は、図２で示した給電制御システムをディスクアダプタに適用した例に関するものであったが、図２で示した給電制御システムは、ディスクアダプタ以外の装置にも、勿論適用が可能である。
【００９４】
図１０は、図８に記載したディスクアダプタの変形例の要部を示すブロック図である。
【００９５】
図１０に示したディスクアダプタは、ＤＣ／ＤＣコンバータ２０２、２０４と、ＤＣ／ＤＣコンバータ２０２、２０４の駆動を制御するための給電制御モジュ−ル２０６と、3.3Ｖ電源プレーン２０８とを備えた構成となっている。
【００９６】
図１０において、ＤＣ／ＤＣコンバータ２０２、及びＤＣ／ＤＣコンバータ２０４は、夫々が給電制御モジュール２０６の制御下で、商用電源に接続される交流―直流変換器（図示しない）から給電される56Ｖの直流電力を受けて、何れのＤＣ／ＤＣコンバータ（２０２、２０４）からも3.3Ｖに降圧した直流電力を3.3Ｖ電源プレーン２０８に供給が可能なように、3.3Ｖ電源プレーン２０８に接続されており、3.3Ｖ電源プレーン２０８に対して冗長性を持たせた構成となっている。上記構成において、商用電源の停電時に、ディスプアダプタ等と共に記憶制御装置を構成するキャッシュメモリに一時的に記憶されているデータを、ディスクアダプタを通じて（ハードディスク等の）記憶デバイスに書き込むデステージ処理を行う場合には、バックアップ電源であるニッケル水素電池等の寿命を長持ちさせるため、給電制御モジュール２０６は、ＤＣ／ＤＣコンバータ２０２、２０４に対し、以下のような節電のための制御を実行する。
【００９７】
即ち、上記デステージ処理において、給電制御モジュール２０６は、3.3Ｖ電源プレーン２０３に対し、ニッケル水素電池からＤＣ／ＤＣコンバータ２０２を通じて給電を行っている場合には、ＤＣ／ＤＣコンバータ２０４の駆動を停止させ、ニッケル水素電池からＤＣ／ＤＣコンバータ２０４を通じて給電を行っている場合には、ＤＣ／ＤＣコンバータ２０２の駆動を停止させるよう、双方のＤＣ／ＤＣコンバータ２０２、２０４を制御する。更に、上記デステージ処理において、片方のＤＣ／ＤＣコンバータ２０２については、その出力電圧を3.3Ｖから負荷であるデバイスが動作可能な電圧の下限値である、例えば3Ｖにまで低下させる制御が、必要に応じて給電制御モジュール２０６により実行される。
【００９８】
図１１は、デステ−ジ処理時における、基板上位階層における処理手順と、図１０に記載の給電制御モジュール２０６によるＤＣ／ＤＣコンバータ２０２、２０４に対する制御の処理手順とを示すフローチャートである。
【００９９】
図１１において、図１０で示した各デバイスが搭載されている基板よりも上位に位置付けられる基板上位階層での処理として、まず、商用電源が正常かどうかがチェックされ（ステップＳ２４１）、このチェックの結果、停電を検出すると１分間待機する。この１分の間に、商用電源が停電状態から正常な状態に回復しなければ、基板上位階層側からの通知により、図１０で示したディスクアダプタを含む各基板において、デステージ処理が開始される。即ち、デステージに必要なチャネルを残して、残り全てのチャネルをシャットダウンさせることによってバックアップ電源であるニッケル水素電池の寿命を長持ちさせるため（ステップＳ２４３）、同一電源プレーンにおいて２個のＤＣ／ＤＣコンバータを駆動している場合には、その一方の駆動を停止させる（図１０に示した例では、ＤＣ／ＤＣコンバータ２０４の駆動を停止させる）（ステップＳ２４４）。
【０１００】
次に、残りのＤＣ／ＤＣコンバータの出力電圧（ＤＣ電圧）を、対応するデバイスの動作下限値にまで低下させる（図１０に示した例では、ＤＣ／ＤＣコンバータ２０２の出力電圧を3.3Ｖから3Ｖに低下させる（ステップＳ２４５）。そして、デステ−ジ処理の終了を確認すると（ステップＳ２４６）、デステージに必要なチャネルについてもシャットダウンさせることにより（ステップＳ２４７）、一連の処理動作を終了させる。
【０１０１】
図１２は、本発明の第２の実施形態に係る記憶システムの全体構成を示すブロック図である。この記憶システムは、図１２に示すように、内部構成が同一の２台の記憶制御装置１７１、１７３を備える。
【０１０２】
図１２において、記憶制御装置１７１は、複数のチャネルアダプタ（ＣＨＡ）（図１２では符号１７５を付したもののみ示す）と、キャッシュメモリ（ＣＡＣＨＥ）１７７と、スイッチング制御部（ＣＳＷ）１７９と、共有メモリ（ＳＭ）１８１と、複数のディスクアダプタ（ＤＫＡ）（図１２では符号１８３を付したもののみ示す）と、複数の記憶デバイス１８５、１８７、１８９、１９１とを備える。上記各部には、商用電源（ＡＣ２００Ｖ）が正常な状態にある場合には、交流―直流変換器（ＡＣ−ＤＣ）１９３から所定電圧（例えば56Ｖ）の直流電力が夫々駆動電力として供給される。しかし、商用電源（ＡＣ２００Ｖ）が停電状態にある場合には、後述するキャッシュメモリ１７７のライトキャッシュに一時的に保持されているデータや、共有メモリ１８１に保持されているライトキャッシュアドレス、リードキャッシュアドレス等を記憶デバイス１８５〜１９１の何れかに転送し、退避させるのに必要な各部に対してのみ、例えばニッケル水素電池等（乾電池）のバックアップ電源１９５から、駆動電力が供給されるようになっている。
【０１０３】
チャネルアダプタ１７５は、ホスト装置（ホストコンピュータ）（図示しない）との間でデータ通信を行うホスト・インタフェースとして機能するもので、ホスト装置（図示しない）と通信を行うための通信ポートを有し、且つ、マイクロコンピュータとしての構成をも有する。チャネルアダプタ１７５は、ホスト装置（図示しない）から受信したデータをキャッシュメモリ１７７の後述するライトキャッシュに書き込むと共に、ディスクアダプタ１８３によって記憶デバイス１８５〜１９１の何れかからキャッシュメモリ１７７の後述するリードキャッシュに書き込まれたデータを読み出して、ホスト装置（図示しない）へ転送する。
【０１０４】
チャネルアダプタ１７５は、例えば交流―直流変換器（ＡＣ−ＤＣ）１９３からの通知によって、商用電源（ＡＣ２００Ｖ）が停電状態になったことを認識すると、ホスト装置（図示しない）からの指示によって現在実行中の処理（例えば、ホスト装置（図示しない）から転送されたデータの記憶デバイス１８５〜１９１への書き込み処理等）がある場合には、該処理が終了しない旨をホスト装置（図示しない）へ通知した後、自身で交流―直流変換器（ＡＣ−ＤＣ）１９３からの給電をＯＦＦにして駆動を停止する。従って、チャネルアダプタ１７５に対しては、商用電源（ＡＣ２００Ｖ）の停電時に、バックアップ電源であるニッケル水素電池１９５から駆動電力が供給されることはない。
【０１０５】
キャッシュメモリ１７７には、チャネルアダプタ１７５がホスト装置（図示しない）から受信したデータや、ディスクアダプタ１８３が記憶デバイス１８５〜１９１の何れかから読み出したデータが、夫々一時的に記憶される。本実施形態においては、キャッシュメモリ１７７の記憶領域は、ライト領域（Write Cache）（ライトキャッシュ）と、リード領域（Read Cache）（リードキャッシュ）とに物理的に分割されている。ライトキャッシュとリードキャッシュの比率は、通常９：１、又は８：２に設定されている。
【０１０６】
ライトキャッシュ（ライト領域）とは、ホスト装置（図示しない）が記憶制御装置１７１に対して保存を要求するデータを一時的に記憶する領域のことであり、ライトキャッシュには、ホスト装置（図示しない）から記憶制御装置１７１に転送されたデータが、チャネルアダプタ１７５によって書き込まれる。一方、リードキャッシュ（リード領域）とは、ホスト装置（図示しない）が記憶制御装置１７１からの読み出しを要求するデータを一時的に記憶する領域のことであり、リードキャッシュには、ホスト装置（図示しない）からのデータ読み出し要求に基づき、ディスクアダプタ１８３によって記憶デバイス１８５〜１９１の何れかから読み出したデータが、書き込まれる。
【０１０７】
本実施形態では、商用電源ＡＣ２００Ｖ（交流―直流変換器１９３）が停電状態になったとき、上記ライトキャッシュに一時的に記憶されているデータは、ディスクアダプタ１８３によって上記ライトキャッシュから記憶デバイス１８５〜１９１の何れかに転送され、退避させられる。しかし、リードキャッシュに一時的に記憶されているデータについては、ディスクアダプタ１８３による上記退避は行われない。その理由は、ライトキャッシュに保持されているデータは、ホスト装置（図示しない）から転送されたものであって、停電によりライトキャッシュから消失してしまうと、復旧が困難であるのに対し、リードキャッシュに保持されているデータの方は、そのオリジナルデ―タが記憶デバイス１８５〜１９１の何れかに保存されているから、たとえ停電によってリードキャッシュから消失しても、充分復旧が可能だからである。
【０１０８】
キャッシュメモリ１７７のライトキャッシュは、商用電源（ＡＣ２００Ｖ）の停電時においても、バックアップ電源であるニッケル水素電池１９５からの給電を受けて駆動するようになっているが、キャッシュメモリ１７７のリードキャッシュには、ニッケル水素電池１９５からの給電は行われない。なお、ニッケル水素電池１９５によるキャッシュメモリ１７７（のライトキャッシュ）のバックアップ時間は、約４８時間に設定されている。
【０１０９】
共有メモリ１８１には、例えば記憶制御装置１７１に係わる管理情報として、キャッシュメモリ１７７の上述したライトキャッシュ（Write Cache）のアドレス、及び上述したリードキャッシュ（Read Cache）のアドレスが書き込まれている。上記ライトキャッシュのアドレス、及び上記リードキャッシュのアドレスは、ディスクアダプタ１８３によって適宜読み出される。上述したライトキャッシュのアドレス、及びリードキャッシュのアドレスは、商用電源（ＡＣ２００Ｖ）（交流−直流変換器１９３）が停電状態になったとき、ディスクアダプタ１８３によって共有メモリ１８１から記憶デバイス１８５〜１９１の何れかに退避させられる。即ち、上記退避動作においては、上記ライトキャッシュのアドレス、及び上記リードキャッシュのアドレスのパリティデータがディスクアダプタ１８３によって生成されて、該パリティデータが、ディスクアダプタ１８３によりスイッチング制御部１７９を通じて記憶デバイス１８５〜１９１の何れかに転送される。
【０１１０】
共有メモリ１８１は、商用電源（ＡＣ２００Ｖ）の停電時においても、バックアップ電源であるニッケル水素電池１９５からの給電を受けて駆動するようになっている。なお、ニッケル水素電池１９５による共有メモリ１８１のバックアップ時間は、約１６０時間に設定されている。
【０１１１】
本実施形態では、記憶デバイス１８５〜１９１には、例えばハードディスクや、フレキシブルディスクや、磁気テープや、半導体メモリや、光ディスク等の各種のデバイスが採用される。記憶デバイス１８５〜１９１には、例えば商用電源（ＡＣ２００Ｖ）が正常な状態のときに、キャッシュメモリ１７７のライトキャッシュに一時的に記憶されているデータがディスクアダプタ１８３によって書き込まれる。また、記憶デバイス１８５〜１９１には、商用電源（ＡＣ２００Ｖ）が停電状態のときに、上記ライトキャッシュに一時的に記憶されているデータや、上述した共有メモリ１８１に記憶されている上記ライトキャッシュアドレスや、上記リードキャッシュアドレス等が、退避データとしてディスクアダプタ１８３によって書き込まれる。
【０１１２】
なお、記憶デバイス１８５〜１９１に保存されているデータは、ディスクアダプタ１８３によって記憶デバイス１８５〜１９１から適宜読み出され、ディスクアダプタ１８３によってキャッシュメモリ１７７のリードキャッシュに一時的に保持される。
【０１１３】
スイッチング制御部１７９は、チャネルアダプタ１７５がホスト装置（図示しない）から受信したデータをキャッシュメモリ１７７のライトキャッシュに書き込むに際してのデータの転送路や、ディスクアダプタ１８３がキャッシュメモリのライトキャッシュに書き込まれているデータを記憶デバイス１８５〜１９１の何れかに書き込むに際してのデータの転送路を形成する。スイッチング制御部１７９は、また、ディスクアダプタ１８３が共有メモリ１８１に保持されているライトキャッシュアドレスや、リードキャッシュアドレスのパリティデータを、記憶デバイス１８５〜１９１の何れかに書き込むに際してのデータの転送路や、ディスクアダプタ１８３がホスト装置（図示しない）からのデータ読み出し要求に応じて、記憶デバイス１８５〜１９１の何れかから読み出したデータを、キャッシュメモリ１７７のリードキャッシュに書き込むに際してのデータの転送路を形成する。
【０１１４】
スイッチング制御部１７９は、商用電源（ＡＣ２００Ｖ）の停電時においても、バックアップ電源であるニッケル水素電池１９５からの給電を受けて駆動するようになっている。
【０１１５】
ディスクアダプタ１８３は、記憶デバイス１８５〜１９１との間でデータ通信を行うディスク・インタフェースとして機能するもので、記憶デバイス１８５〜１９１に接続するための通信ポートを有し、且つ、マイクロコンピュータとしての構成をも有する。ディスクアダプタ１８３は、チャネルアダプタ１７５がホスト装置（図示しない）より受信したデータを、ホスト装置（図示しない）からの（データ書き込み）要求に基づいて、何れかの記憶デバイス１８５〜１９１の特定のアドレスに書き込み、また、ホスト装置（図示しない）からの（データ読み出し）要求に基づいて、何れかの記憶デバイス１８５〜１９１の特定のアドレスからデータを読み出して、ホスト装置（図示しない）へ転送する。
【０１１６】
ディスクアダプタ１８３は、例えば交流―直流変換器（ＡＣ−ＤＣ）１９３からの通知により、商用電源（ＡＣ２００Ｖ）が停電状態になったことを認識すると、共有メモリ１８１からライトキャッシュアドレス、及びリードキャッシュアドレスを含む上述した管理情報を読み出す。そして、ニッケル水素電池１９５からの駆動電力の供給を行うデバイスとして、ディスクアダプタ１８３自身と、キャッシュメモリ１７７中のライトキャッシュと、スイッチング制御部１７９と、共有メモリ１８１とを、ニッケル水素電池１９５からの駆動電力の供給を行うデバイスとして識別する。これにより、ディスクアダプタ１８３、キャッシュメモリ１７７中のライトキャッシュ、スイッチング制御部１７９、及び共有メモリ１８１に対してのみ、ニッケル水素電池１９５から駆動電力が供給されることになり、チャネルアダプタ１７５、及びキャッシュメモリ１７７中のリードキャッシュに対するニッケル水素電池１９５からの給電は遮断される。なお、ディスクアダプタ１８３による上記給電遮断のシーケンスは、給電遮断によって各部が破壊されることの無い手順で行われる。
【０１１７】
記憶制御装置１７３が備える複数のチャネルアダプタ（ＣＨＡ）、キャッシュメモリ（ＣＡＣＨＥ）、スイッチング制御部（ＣＳＷ）、共有メモリ（ＳＭ）、複数のディスクアダプタ（ＤＫＡ）、及び複数の記憶デバイスと、記憶制御装置１７３側の交流―直流変換器（ＡＣ−ＤＣ）、及びニッケル水素電池等については、記憶制御装置１７１側の上記各部に付したものと同一符号を付してそれらの詳細な説明を省略する。
【０１１８】
なお、図１２に記載の記憶制御装置１７１は、上述したように、キャッシュメモリ１７７の記憶領域が、ライトキャッシュとリードキャッシュとに物理的に分割されている点や、商用電源（ＡＣ２００Ｖ）の停電時に、バックアップ電源であるニッケル水素電池１９５からディスクアダプタ１８３、キャッシュメモリ１７７中のライトキャッシュ、スイッチング制御部１７９、及び共有メモリ１８１に対してのみ、駆動電力が供給される点で、図１に記載したストレージシステムと構成が相違する。
【０１１９】
図１３は、図１２に記載のキャッシュメモリ１７７の内部構成を示すブロック図である。
【０１２０】
図１３において、キャッシュメモリ１７７は、既述のように、ライトキャッシュ２０３と、リードキャッシュ２０５とに物理的に分割されている。ライトキャッシュ２０３には、チャネルアダクタ１７５が受け付けたホスト装置（図示しない）からのデータが、キャッシュメモリアダプタ（ＣＭＡ）２０７によって書き込まれる。なお、ライトキャッシュ２０３に書き込まれたデータは、キャッシュメモリアダプタ２０７、及びディスクアダプタ１８３を通じて適宜、記憶デバイス１８５〜１９１の何れかに転送される。一方、リードアダプタ２０５には、ディスクアダプタ１８３によって記憶デバイス１８５〜１９１の何れかから読み出されたデータが、キャッシュメモリアダプタ２０７によって書き込まれる。なお、リードキャッシュ２０５に書き込まれたデータは、キャッシュメモリアダプタ２０７、及びチャネルアダプタ１７５を通じて適宜、ホスト装置（図示しない）へ転送される。
【０１２１】
商用電源（ＡＣ２００Ｖ）が正常な状態であれば、交流―直流変換器（ＡＣ―ＤＣ）１９３から給電制御モジュール２０１を通じて、ライトキャッシュ２０３、リードキャッシュ２０５、及びキャッシュメモリアダプタ２０７に対し夫々駆動電力が供給される。しかし、商用電源（ＡＣ２００Ｖ）が停電状態になったことによって駆動電力の供給が交流―直流変換器（ＡＣ−ＤＣ）１９３からニッケル水素電池１９５に切り換わると、給電制御モジュール２０１は、リードキャッシュ２０５への給電を遮断すると共に、ライトキャッシュ２０３、及びキャッシュメモリアダプタ２０７への給電は、そのまま継続する。この状態において、ライトキャッシュ２０３に一時的に保持されているデータは、キャッシュメモリアダプタ２０７、及びディスクアダプタ１８３を通じて記憶デバイス１８５〜１９１の何れかに退避させられることになる。
【０１２２】
上記構成において、商用電源（ＡＣ２００Ｖ）が停電状態になると、ディスクアダプタ１８３に内蔵されるＣＰＵは、共有メモリ１８１から管理情報を読み込んで、該管理情報に基づき、記憶デバイス（ＨＤＤ）１８５〜１９１に記憶されているライトデータのパリティデータが、不要なデータかどうか判断する。そして、この判断の結果に基づいて、給電制御モジュール２０１が、パリティデータの生成に必要なキャッシュメモリ１７７のワークエリアを残して、不要なリードデータを記憶しているキャッシュメモリ１７７の記憶エリアへの給電を遮断する。
【０１２３】
次に、ディスクアダプタ１８３は、ライトデータとパリティデータとを生成すると共に、生成したライトデータ、及びパリティデータを、記憶デバイス１８５〜１９１へ書き込む処理を実行する。そして、給電制御モジュール２０１は、ライトデータ及びパリティデータの生成に必要であったキャッシュメモリ１７７のワークエリアのうち、書き込みが終了したライトデータ及びパリティデータの生成に係わっていたワークエリアへの給電を遮断する。
【０１２４】
このようにして、ライトデータ及びパリティデータの生成に係わっていた全てのワークエリアへの給電が遮断されると、ディスクアダプタ１８３は、最後に上記管理情報を記憶デバイス１８５〜１９１に書き込むと共に、全てのデータが記憶デバイス１８５〜１９１に書き込まれたことを確認した時点で、給電制御モジュール２０１がキャッシュメモリ１７７への給電を全て遮断する。
【０１２５】
以上説明したように、ディスクアダプタ１８３によるデステージ処理（ニッケル水素電池１９５から駆動電力の供給を受けている間に、ライトキャッシュ２０３上のデータや、共有メモリ１８１上のデータを、記憶デバイス１８５〜１９１の何れかに書き込む処理）に無関係なデバイスに対するニッケル水素電池１９５からの給電を遮断することとしたので、ニッケル水素電池１９５の寿命を長持ちさせることが可能になった。
【０１２６】
図１４は、図１２に記載のディスクアダプタ１８３の内部構成を示すブロック図である。
【０１２７】
ディスクアダプタ１８３は、図１４に示すように、１個の給電制御モジュール２１１と、同一の構成を有する複数（図１４では４個）のデータ転送系統２１３、２１５、２１７、２１９と、同一の構成を有する複数（図１４では２個）のハブコントローラ（ＨＵＢ―ＣＴＬ）２２１、２２３とを備える。各データ転送系統２１３、２１５、２１７、２１９は、各記憶デバイス（図１４では、符号１８５〜１９１で示した４個）毎に設けられており、各データ転送系統（２１３〜２１９）は、何れもＣＰＵ２２５、ファイバチャネルアダプタ（ＦＣＡ）２２７、ファイバチャネルプロトコルコントローラ（ＦＰＣ）２２９、及びポートバイパスサーキット（ＰＢＣ）２３１を有する。各ハブコントローラ２２１、２２３は、２個のデータ転送系統（２１３、２１５）、（２１７、２１９）を夫々１組として、各組毎に設けられている。
【０１２８】
商用電源（ＡＣ２００Ｖ）が正常な状態にある場合には、交流―直流変換器（ＡＣ―ＤＣ）１９３から給電制御モジュール２１１を通じて各ハブコントローラ２２１、２２３、及び各データ転送系統２１３〜２１９に対し、個別に駆動電力が供給され、商用電源（ＡＣ２００Ｖ）が停電状態にある場合には、ニッケル水素電池１９５から給電制御モジュール２１１を通じて各ハブコントローラ２２１、２２３、及び各データ転送系統２１３〜２１９に対し、個別に駆動電力が供給される。
【０１２９】
各データ転送系統（２１３、２１５、２１７、２１９）において、ファイバチャネルアダプタ２２７は、ＣＰＵ２２５の制御下で、ハブコントローラ２２１（２２３）とファイバチャネルプロトコルコントローラ２２９との間を接続する機能を有する。ポートバイパスサーキット２３１は、ファイバチャネルプロトコルコントローラ２２９と各記憶デバイス（１８５〜１９１の何れか）との間を接続するためのスイッチ基板である。
【０１３０】
各ハブコントローラ２２１（２２３）は、スイッチング制御部１７９を通じてチャネルアダプタ１７５側から転送されてくるデータを、何れの記憶デバイス（１８５〜１９１）に書き込むか切り分ける機能、及びスイッチング制御部１７９と、組になっているデータ転送系統（（２１３、２１５）、又は（２１７、２１９））の何れか一方のファイバチャネルアダプタ２２７とを接続する機能を備える。
【０１３１】
商用電源（ＡＣ２００Ｖ）が停電状態にある場合には、上述したデステージ処理に関連するハブコントローラ（２２１、又は２２３）、及びデータ転送系統（（２１３、若しくは２１５）、又は（２１７、若しくは２１９））に対してのみ、ニッケル水素電池１９５から給電制御モジュール２１１を通じて駆動電力が供給される。例えば、商用電源（ＡＣ２００Ｖ）が停電状態にある場合に、キャシュメモリ１７７からスイッチング制御部１７９を通じて読み出したデータを、記憶デバイス１８５に書き込もうとするときには、給電制御モジュール２１１は、データ転送系統２１５、２１７、２１９と、ハブコントローラ２２３への給電を遮断すると共に、データ転送系統２１３と、ハブコントローラ２２１に対しては、そのまま給電を継続する。キャシュメモリ１７７からスイッチング制御部１７９を通じて読み出したデータを、記憶デバイス１８７〜１９１の何れかに書き込もうとするときにも、上記と同様な給電遮断を行う。
【０１３２】
以上説明したように、商用電源（ＡＣ２００Ｖ）が停電状態にある場合には、上述したデステージ処理に関連しないハブコントローラ（２２１、又は２２３）、やデータ転送系統（（２１３、若しくは２１５）、又は（２１７、若しくは２１９））に対しては、ニッケル水素電池１９５から給電制御モジュール２１１を通じて駆動電力の供給を遮断することとしたので、ニッケル水素電池１９５の寿命を長持ちさせることが可能になった。
【０１３３】
図１５は、図２、又は図８に記載した給電制御システムが行う制御動作と、図１０、図１３、及び図１４に夫々記載した給電制御モジュールが行う制御動作との関係を示す説明図である。
【０１３４】
以下、図１５に示す各々の制御動作について説明する。まず、図２で示した給電制御システムにおいて、給電制御回路１９が、ホットスワップ回路１７を制御することにより、所定のシーケンスで電源（ＤＣ／ＤＣコンバータ３〜１３）を立ち上げ（ステップＳ２６１）、電源（ＤＣ／ＤＣコンバータ３〜１３）から負荷への給電を開始し（ステップＳ２６２）、通常の制御を実行する（ステップＳ２６３）。この通常の制御において、電源（ＤＣ／ＤＣコンバータ３〜１３）が正常であれば、サービスプロセッサ（図示しない）からの終了指示に基づき、通常の制御に対する（電源が）正常な状態での終了処理が実行され（ステップＳ２６４）、電源（ＤＣ／ＤＣコンバータ３〜１３等）の駆動を停止し、通常の制御が終了する（ステップＳ２６５）。しかし、ステップＳ２６３での通常の制御において、商用電源が停電状態になると、サービスプロセッサ（図示しない）からの終了指示に基づき、通常の制御に代えてデステージ処理が行われる（ステップＳ２６６）。そして、上記デステージ処理の終了と共に、一連の処理動作が終了する（ステップＳ２６５）。なお、ステップＳ２６５で、再度電源（例えば、ＤＣ／ＤＣコンバータ３〜１３）が投入されると、ステップＳ２６２で示した処理動作に移行する。
【０１３５】
ステップＳ２６３で通常の制御が行われているときに、電源（ＤＣ／ＤＣコンバータ３〜１３）からの出力電圧に異常が発生したことを認識すると、例えば基板上位階層（図２で示した上位制御回路１等）に対し、直ちに電圧異常が発生した旨を報知する（ステップＳ２６７）。ステップＳ２６６で、電源（ＤＣ／ＤＣコンバータ３〜１３）からの出力電圧に異常が発生したか、或いは所定時間が経過しても制御対象である各部（例えば、ＤＣ／ＤＣコンバータ３〜１３）が全く動作しなかったりなど、応答が無いため故障が生じた場合には、ステップＳ２６７で示した処理動作に移行する。また、ステップＳ２６４やステップＳ２６８で、上記のような異常／無応答を検知した場合にも、ステップＳ２６７で示した処理動作に移行する。更に、ステップＳ２６２で電源（例えば、ＤＣ／ＤＣコンバータ３〜１３等）から負荷への給電を開始しようとした場合に、電源（例えば、ＤＣ／ＤＣコンバータ３〜１３等）について上記のような異常／無応答を検知した場合にも、ステップＳ２６７で示した処理動作に移行する。
【０１３６】
ステップＳ２６３で通常の制御を実行している場合に、オペレータからサービスプロセッサ（図示しない）を通じて、例えば図２で示した給電制御システムが壊れているから基板を交換せよとの指示があったとき、又は、記憶制御装置本体（筺体）から図２で示した給電制御システムを搭載した基板のジャンパーピンが抜かれたときにも、ステップＳ２６４で示した処理動作と同様の処理動作が実行される（ステップＳ２６８）。この場合には、給電制御システムを搭載した新たな基板が、記憶制御装置本体（筺体）に挿入されることで、再起動が可能になる（ステップＳ２６１）。
【０１３７】
図１６は、図１５のステップＳ２６６で行われる商用電源停電時のデステージ処理動作を示すフローチャートである。
【０１３８】
図１６において、商用電源に停電が発生したことを認識すると（ステップＳ２７１）、図１４で示した給電制御モジュール２１１は、デステージ処理を行うのに不必要なデバイスに対するニッケル水素電池１９５からの給電を遮断する（ステップＳ２７２）。この給電遮断が行われた後に、例えば図１４で示したデータ転送系統２１３を用いてデステージ処理が開始されたものとする（ステップＳ２７３）。このデステージ処理が実行されている最中に、データ転送系統２１３に何らかの障害が発生した場合には（ステップＳ２７４でYES）、ステップＳ２７３で開始されたデータ転送系統２１３によるデステージ処理が中断されて（ステップＳ２７５）、障害が発生したデータ転送系統（２１３）に代替し得るデータ転送系統があるかどうかがチェックされる（ステップＳ２７６）。
【０１３９】
ここでは、データ転送系統２１５とデータ転送系統２１３とは相互に補完し得る関係にあるから（ステップＳ２７６でYES）、障害が発生したデータ転送系統２１３に替えて障害が発生していないデータ転送系統２１５により、ステップＳ２７５で中断されたデステージ処理が再開されることになる（ステップＳ２７７）。このようにして再開されたデステージ処理が終了することで、図１６で示した一連の処理動作が終了する（ステップＳ２７８）。
【０１４０】
なお、デステージ処理が実行されている最中に、データ転送系統２１３に何の障害も発生しなかった場合には（ステップＳ２７４でNO）、デステージ処理の終了と共に、図１６で示した一連の処理動作が終了する（ステップＳ２７９）。仮に、障害が発生したデータ転送系統（２１３）に代替し得るデータ転送系統が無ければ（ステップＳ２７６でNO）、デステージ処理を中断したままで、給電制御モジュール２１１は、ニッケル水素電池１９５からのバックアップ電源の給電を、（図１２で示した）キャッシュメモリ（１７７）に対してのみ行うこととなる（ステップＳ２８０）。
【０１４１】
上述した説明では、バックアップ電源として、ニッケル水素電池を用いるものとしたが、ニッケル水素電池に替えて鉛蓄電池やリチウムイオン電池を用いることとしても差し支えない。
【０１４２】
以上、本発明の好適な実施形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実施することが可能である。
【図面の簡単な説明】
【０１４３】
【図１】本発明が適用されるストレージシステムの全体構成を示すブロック図。
【図２】本発明の第１の実施形態に係る給電制御システムの全体構成を示すブロック図。
【図３】図２に記載の給電制御システムにおいて、ＤＣ／ＤＣコンバータの何れかの出力電圧が異常な場合の給電制御回路による制御動作の態様を示した説明図。
【図４】図２に記載の給電制御回路による制御動作の処理流れを示したフローチャート。
【図５】図２に記載の給電制御回路による制御動作の処理流れを示したフローチャート。
【図６】図２に記載の給電制御回路による制御動作の処理流れを示したフローチャート。
【図７】図２に記載の給電制御回路による制御動作の処理流れを示したフローチャート。
【図８】図２に記載の給電制御システムを用いたディスクアダプタの要部を示すブロック図。
【図９】図８に記載の給電制御回路のファン、及びＤＣ／ＤＣコンバータに対する制御動作と、温度センサによって検出された温度検出値との関係を示すタイミングチャート。
【図１０】図８に記載したディスクアダプタの変形例の要部を示すブロック図。
【図１１】デステ−ジ処理時における、基盤上位階層における処理手順と、図１０に記載の給電制御モジュールによるＤＣ／ＤＣコンバータに対する制御の処理手順とを示すフローチャート。
【図１２】本発明の第２の実施形態に係る記憶システムの全体構成を示すブロック図。
【図１３】図１２に記載のキャッシュメモリの内部構成を示すブロック図。
【図１４】図１２に記載のディスクアダプタの内部構成を示すブロック図。
【図１５】図２、又は図８に記載した給電制御システムが行う制御動作と、図１０、図１３、及び図１４に夫々記載した給電制御モジュールが行う制御動作との関係を示す説明図。
【図１６】図１５のステップＳ２６６で行われる商用電源停電時のデステージ処理動作を示すフローチャート。
【符号の説明】
【０１４４】
１  上位制御回路
３、５、７、９、１１、１３  ＤＣ／ＤＣコンバータ
１５  電圧検出回路
１７  ホットスワップ回路
１９  給電制御回路
２１  タイマ
２３  不揮発性メモリ
２５  ＡＤＣ
２７  基板
２９，３１、３３、３５、３７、３９、４１、４３、４５、４７、４９、５１  給電線
【図１】
2005301476.tif 000003
【図２】
2005301476.tif 000004
【図３】
2005301476.tif 000005
【図４】
2005301476.tif 000006
【図５】
2005301476.tif 000007
【図６】
2005301476.tif 000008
【図７】
2005301476.tif 000009
【図８】
2005301476.tif 000010
【図９】
2005301476.tif 000011
【図１０】
2005301476.tif 000012
【図１１】
2005301476.tif 000013
【図１２】
2005301476.tif 000014
【図１３】
2005301476.tif 000015
【図１４】
2005301476.tif 000016
【図１５】
2005301476.tif 000017
【図１６】
2005301476.tif 000018