(57)【要約】【課題】小型化することが可能な半導体記憶装置を提供する。【解決手段】この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。【選択図】図２
2005085915.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように配置されたワード線およびビット線と、
前記ワード線およびビット線に接続された複数のメモリセルを含むメモリセルアレイ領域と、
前記メモリセルアレイ領域の下方に配置されたトランスファゲートトランジスタとを備えた、半導体記憶装置。
【請求項２】
前記ビット線は、前記トランスファゲートトランジスタの不純物領域の長手方向の少なくとも一部の領域に渡って前記不純物領域と平面的に重なるように配置され、
前記ビット線の前記トランスファゲートトランジスタの不純物領域と平面的に重なる領域は、前記トランスファゲートトランジスタの不純物領域と実質的に同一の電位を有する、請求項１に記載の半導体記憶装置。
【請求項３】
互いに交差するように配置されたワード線およびビット線と、
前記ワード線およびビット線に接続された複数のメモリセルを含むメモリセルアレイ領域と、
不純物領域を有する周辺回路トランジスタとを備え、
前記ビット線は、前記周辺回路トランジスタの不純物領域の長手方向の少なくとも一部の領域に渡って前記不純物領域と平面的に重なるように配置され、
前記ビット線の前記周辺回路トランジスタの不純物領域と平面的に重なる領域は、前記周辺回路トランジスタの不純物領域と実質的に同一の電位を有する、半導体記憶装置。
【請求項４】
前記周辺回路トランジスタは、前記メモリセルアレイ領域の下方に配置されている、請求項３に記載の半導体記憶装置。
【請求項５】
前記トランスファゲートトランジスタのゲート電極部分は、前記ビット線の延びる方向に沿って延びるように配置されている、請求項１または２に記載の半導体記憶装置。
【請求項６】
前記トランスファゲートトランジスタの不純物領域は、前記ビット線の延びる方向に沿って延びるように配置されている、請求項１、２および５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記トランスファゲートトランジスタは、ｎチャネルトランジスタおよびｐチャネルトランジスタを含み、
前記トランスファゲートトランジスタのｎチャネルトランジスタおよびｐチャネルトランジスタの少なくとも一方は、前記ビット線の延びる方向に沿って延びるように配置されている、請求項１、２、５および６のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、データを記録するためのメモリセルを含む半導体記憶装置に関する。
【背景技術】
【０００２】
従来、データを記録するためのメモリセルを含む半導体記憶装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１では、所定の方向に延びるように配置された複数のワード線と、複数のワード線と交差するように配置された複数の主ビット線と、主ビット線とトランスファゲートトランジスタを介して接続された副ビット線と、ワード線およびビット線の交差する位置に配置された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含むメモリセルアレイ領域とを備えた階層ビット線構造を有する半導体記憶装置（ＤＲＡＭ）が開示されている。この特許文献１に開示された階層ビット線構造を有するＤＲＡＭでは、トランスファゲートトランジスタのゲート配線（ゲート電極）は、ワード線の延びる方向に沿って延びるように配置されている。
【０００４】
一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。また、この強誘電体メモリの１つとして、単純マトリックス方式（クロスポイント方式）の強誘電体メモリが知られている。単純マトリックス方式の強誘電体メモリのメモリセルは、互いに交差する方向に延びるように形成されたワード線およびビット線と、ワード線およびビット線の間に配置された強誘電体膜とからなる強誘電体キャパシタにより構成されている。この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタのみによってメモリセルが構成されており、選択トランジスタが存在しないため、従来のＤＲＡＭよりも集積度を高めることができる。
【０００５】
上記のような単純マトリックス方式の強誘電体メモリにおいて、上記特許文献１に開示されたＤＲＡＭの階層ビット線構造と同様の構造を適用した構造を図９に示す。図９を参照して、この単純マトリックス方式の強誘電体メモリセルを用いた半導体記憶装置は、サブアレイ領域（メモリセルアレイ領域）１０１ａと、サブアレイ領域１０１ａに隣接して設けられたトランスファゲートトランジスタ１０４とを備えている。また、複数のワード線ＷＬと、複数のグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬとが、互いに交差するように配置されている。
【０００６】
また、サブアレイ領域１０１ａは、複数の強誘電体メモリセル１０３を備えている。強誘電体メモリセル１０３は、複数のワード線ＷＬとローカルビット線ＬＢＬとが交差する位置に、それぞれ、設けられている。この強誘電体メモリセル１０３は、ワード線ＷＬと、ローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬとの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタにより構成されている。また、トランスファゲートトランジスタ１０４は、ｎチャネルトランジスタＮＴ１０１またはＮＴ１０２によって構成されている。トランスファゲートトランジスタ１０４のｎチャネルトランジスタＮＴ１０１は、ソース／ドレイン領域１０５ａおよび１０５ｂと、ゲート配線ＧＬ１０２とによって構成されている。また、ｎチャネルトランジスタＮＴ１０２は、ソース／ドレイン領域１０６ａおよび１０６ｂと、ゲート配線ＧＬ１０３とによって構成されている。また、ｎチャネルトランジスタＮＴ１０１のソース／ドレイン領域１０５ａおよび１０５ｂ、および、ゲート配線ＧＬ１０２と、ｎチャネルトランジスタＮＴ１０２のソース／ドレイン領域１０６ａおよび１０６ｂ、および、ゲート配線ＧＬ１０３とは、ワード線ＷＬの延びる方向に沿って延びるように配置されている。
【０００７】
また、ローカルビット線ＬＢＬは、図９中の接続点１０９において、ｎチャネルトランジスタＮＴ１０１のソース／ドレイン領域１０５ａに接続されるとともに、グローバルビット線ＧＢＬは、図９中の接続点１１３において、ｎチャネルトランジスタＮＴ１０１のソース／ドレイン領域１０５ｂに接続されている。これにより、ローカルビット線ＬＢＬがソース／ドレイン領域１０５ａと平面的に重なる領域では、ローカルビット線ＬＢＬは、ソース／ドレイン領域１０５ａと同一の電位になるとともに、グローバルビット線ＧＢＬがソース／ドレイン領域１０５ｂと平面的に重なる領域では、グローバルビット線ＧＢＬは、ソース／ドレイン領域１０５ｂと同一の電位になっている。また、ローカルビット線ＬＢＬは、図９中の接続点１１１において、ｎチャネルトランジスタＮＴ１０２のソース／ドレイン領域１０６ａに接続されるとともに、グローバルビット線ＧＢＬは、図９中の接続点１１４において、ｎチャネルトランジスタＮＴ１０２のソース／ドレイン領域１０６ｂに接続されている。これにより、ローカルビット線ＬＢＬがソース／ドレイン領域１０６ａと平面的に重なる領域では、ローカルビット線ＬＢＬは、ソース／ドレイン領域１０６ａと同一の電位になるとともに、グローバルビット線ＧＢＬがソース／ドレイン領域１０６ｂと平面的に重なる領域では、グローバルビット線ＧＢＬは、ソース／ドレイン領域１０６ｂと同一の電位になっている。
【特許文献１】特開平６−３４９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９に示した従来の単純マトリックス方式の強誘電体メモリでは、トランスファゲートトランジスタ１０４がサブアレイ領域１０１ａの外側に配置されているので、サブアレイ領域１０１ａおよびトランスファゲートトランジスタ１０４の両方の分の平面レイアウト面積が必要になるという不都合がある。これにより、平面レイアウト面積を低減するのが困難であるので、半導体記憶装置を小型化するのが困難であるという問題点がある。
【０００９】
また、図９に示した従来の単純マトリックス方式の強誘電体メモリでは、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２のソース／ドレイン領域１０５ａ、１０５ｂ、１０６ａおよび１０６ｂが、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬに対して直交する方向に延びるように配置されているので、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２のソース／ドレイン領域１０５ａ、１０５ｂ、１０６ａおよび１０６ｂと、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬとが重なる領域で、かつ、同一の電位の領域（ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの寄生容量として寄与しない領域）の面積が小さい。このため、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの寄生容量に寄与しない領域を大きくするのが困難であるので、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの寄生容量を小さくするのが困難であるという問題点がある。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、小型化することが可能な半導体記憶装置を提供することである。
【００１１】
この発明のさらにもう１つの目的は、ビット線の寄生容量を小さくすることである。
【課題を解決するための手段および発明の効果】
【００１２】
上記目的を達成するために、この発明の第１の局面における半導体記憶装置は、互いに交差するように配置されたワード線およびビット線と、ワード線およびビット線に接続された複数のメモリセルを含むメモリセルアレイ領域と、メモリセルアレイ領域の下方に配置されたトランスファゲートトランジスタとを備えている。
【００１３】
上記第１の局面による半導体記憶装置では、トランスファゲートトランジスタをメモリセルアレイ領域の下方に配置することによって、平面レイアウト面積を小さくすることができるので、半導体記憶装置を小型化することができる。
【００１４】
上記第１の局面による半導体記憶装置において、好ましくは、ビット線は、トランスファゲートトランジスタの不純物領域の長手方向の少なくとも一部の領域に渡って不純物領域と平面的に重なるように配置され、ビット線のトランスファゲートトランジスタの不純物領域と平面的に重なる領域は、トランスファゲートトランジスタの不純物領域と実質的に同一の電位を有する。このように構成すれば、ビット線の寄生容量に寄与しない領域であるビット線とトランスファゲートトランジスタの不純物領域とが平面的に重なり、かつ、同一の電位を有する領域の面積を大きくすることができるので、容易に、ビット線の寄生容量を小さくすることができる。なお、この場合、ビット線をトランスファゲートトランジスタの不純物領域の長手方向の全域に渡って不純物領域と平面的に重なるように配置するのが望ましい。
【００１５】
この発明の第２の局面における半導体記憶装置は、互いに交差するように配置されたワード線およびビット線と、ワード線およびビット線に接続された複数のメモリセルを含むメモリセルアレイ領域と、不純物領域を有する周辺回路トランジスタとを備えている。また、ビット線は、周辺回路トランジスタの不純物領域の長手方向の少なくとも一部の領域に渡って不純物領域と平面的に重なるように配置され、ビット線の周辺回路トランジスタの不純物領域と平面的に重なる領域は、周辺回路トランジスタの不純物領域と実質的に同一の電位を有する。
【００１６】
この第２の局面による半導体記憶装置では、上記のように、ビット線を周辺回路トランジスタの不純物領域の長手方向の少なくとも一部の領域に渡って不純物領域と平面的に重なるように配置するとともに、ビット線の周辺回路トランジスタの不純物領域と平面的に重なる領域が、周辺回路トランジスタの不純物領域と同一の電位を有するように構成することによって、ビット線の寄生容量に寄与しない領域であるビット線と周辺回路トランジスタの不純物領域とが平面的に重なり、かつ、同一の電位を有する領域の面積を大きくすることができるので、ビット線の寄生容量を小さくすることができる。なお、この場合、ビット線を周辺回路トランジスタの不純物領域の長手方向の全域に渡って不純物領域と平面的に重なるように配置するのが望ましい。
【００１７】
上記第２の局面による半導体記憶装置において、好ましくは、周辺回路トランジスタは、メモリセルアレイ領域の下方に配置されている。このように構成すれば、平面レイアウト面積を小さくすることができるので、半導体記憶装置を小型化することができる。
【００１８】
上記第１および第２の局面による半導体記憶装置において、好ましくは、トランスファゲートトランジスタのゲート電極部分は、ビット線の延びる方向に沿って延びるように配置されている。このように構成すれば、ビット線の延びる方向に沿って延びる複数のゲート電極部分をワード線の延びる方向に沿って延びるゲート配線に接続することができるので、容易に、複数のゲート電極部分で、ゲート配線を共有することができる。これにより、ゲート配線の数が増大するのを抑制することができるので、その分、半導体記憶装置の駆動電流を低減することができる。
【００１９】
上記第１および第２の局面による半導体記憶装置において、好ましくは、トランスファゲートトランジスタの不純物領域は、ビット線の延びる方向に沿って延びるように配置されている。このように構成すれば、トランスファゲートトランジスタのゲート電極部分をビット線の延びる方向に沿って延びるように配置することができるので、ワード線の延びる方向に沿って延びるゲート配線を設けるとともに、そのゲート配線に複数のゲート電極部分を接続すれば、ゲート配線の数が増大するのを抑制することができる。
【００２０】
上記第１および第２の局面による半導体記憶装置において、好ましくは、トランスファゲートトランジスタは、ｎチャネルトランジスタおよびｐチャネルトランジスタを含み、トランスファゲートトランジスタのｎチャネルトランジスタおよびｐチャネルトランジスタの少なくとも一方は、ビット線の延びる方向に沿って延びるように配置されている。このように構成すれば、トランスファゲートトランジスタを構成するｎチャネルトランジスタおよびｐチャネルトランジスタの少なくとも一方の複数のゲート電極部分をワード線の延びる方向に沿って延びるゲート配線に接続することができるので、ゲート配線の数が増大するのを抑制することができる。これにより、半導体記憶装置の駆動電流を低減することができる。
【００２１】
なお、本発明では、以下のような構成も考えられる。すなわち、上記第１の局面による半導体記憶装置において、好ましくは、メモリセルアレイ領域は、複数のサブアレイ領域を含み、ビット線は、主ビット線と、トランスファゲートトランジスタを介して主ビット線に接続され、複数のサブアレイ領域に配置される副ビット線とを含む。このように構成すれば、トランスファゲートトランジスタのオン状態およびオフ状態を制御することによって、容易に、所定のサブアレイ領域のメモリセルに、副ビット線および主ビット線を介して選択的に信号の入出力を行うことができるので、容易に、階層ビット線構造を実現することができる。
【００２２】
また、上記第２の局面による半導体記憶装置において、好ましくは、メモリセルアレイ領域は、複数のサブアレイ領域を含み、ビット線は、主ビット線と、複数のサブアレイ領域に配置される副ビット線とを含み、周辺回路トランジスタは、主ビット線と副ビット線との間に介在されたトランスファゲートトランジスタを含む。このように構成すれば、周辺回路トランジスタのオン状態およびオフ状態を制御することによって、容易に、所定のサブアレイ領域のメモリセルに、主ビット線および副ビット線を介して選択的に信号の入出力を行うことができるので、容易に、階層ビット線構造を実現することができる。
【００２３】
また、上記第１および第２の局面による半導体記憶装置において、好ましくは、メモリセルは、ワード線およびビット線が交差する位置において、ワード線およびビット線の間に配置される強誘電体膜を含む。このように構成すれば、単純マトリックス方式の強誘電体メモリにおいて、小型化またはビット線の寄生容量の低減などを図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて説明する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の回路図である。図２は、図１に示した第１実施形態による半導体記憶装置の平面レイアウト図である。図３は、図２に示した第１実施形態による半導体記憶装置のメモリセルアレイ領域部分の平面レイアウト図である。図４は、図２に示した第１実施形態による半導体記憶装置のトランスファゲートトランジスタ部分の平面レイアウト図である。まず、図１〜図４を参照して、本発明の第１実施形態による半導体記憶装置（強誘電体メモリ）５０の構成について説明する。
【００２６】
本発明の第１実施形態による半導体記憶装置（強誘電体メモリ）５０は、図１に示すように、複数のサブアレイ領域１ａによって構成されたメモリセルアレイ領域１を備えている。なお、図１では、図面の簡略化のため、２つのサブアレイ領域１ａのみを示している。また、半導体記憶装置５０は、互いに交差するように配置された複数のワード線ＷＬと、複数のグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬとを備えている。なお、グローバルビット線ＧＢＬは、本発明の「主ビット線」の一例である。また、ローカルビット線ＬＢＬは、本発明の「副ビット線」の一例である。また、グローバルビット線ＧＢＬには、信号を増幅するためのセンスアンプ２が接続されている。また、ワード線ＷＬとローカルビット線ＬＢＬとが交差する位置には、それぞれ、１つの強誘電体キャパシタからなる強誘電体メモリセル３が設けられている。この強誘電体メモリセル３は、ワード線ＷＬと、ローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬとの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタにより構成されている。なお、この強誘電体メモリセル３は、本発明の「メモリセル」の一例である。
【００２７】
ここで、第１実施形態では、図１に示すように、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間にトランスファゲートトランジスタ４が介在されている。なお、このトランスファゲートトランジスタ４は、本発明の「周辺回路トランジスタ」の一例である。このトランスファゲートトランジスタ４は、１組のｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。また、トランスファゲートトランジスタ４のｐチャネルトランジスタＰＴのゲートには、インバータ回路４ａの出力側が接続されるとともに、ゲート配線ＧＬ１が接続されている。また、インバータ回路４ａの入力側およびトランスファゲートトランジスタ４のｎチャネルトランジスタＮＴのゲートには、ゲート配線ＧＬ２が接続されている。また、サブアレイ領域１ａでは、図２および図３に示すように、複数のグローバルビット線ＧＢＬの間にローカルビット線ＬＢＬが配置されている。また、１つのサブアレイ領域１ａには、４本のローカルビット線ＬＢＬが含まれているとともに、４本のワード線ＷＬが配置されている。また、１つのサブアレイ領域１ａは、１６個の強誘電体メモリセル３を含んでいる。
【００２８】
また、第１実施形態では、図２に示すように、トランスファゲートトランジスタ４は、メモリセルアレイ領域１の下方に配置されている。また、トランスファゲートトランジスタ４のｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴは、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置されている。また、図４に示すように、トランスファゲートトランジスタ４のｐチャネルトランジスタＰＴは、一対のソース／ドレイン領域５ａおよび５ｂとゲート電極部分ＧＴ１とによって構成されており、ｎチャネルトランジスタＮＴは、一対のソース／ドレイン領域６ａおよび６ｂとゲート電極部分ＧＴ２とによって構成されている。なお、ソース／ドレイン領域５ａおよび５ｂと、６ａおよび６ｂとは、本発明における「不純物領域」の一例である。また、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ａ、５ｂおよびゲート電極部分ＧＴ１と、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ａ、６ｂおよびゲート電極部分ＧＴ２とは、図２に示すように、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置されている。また、複数のｐチャネルトランジスタＰＴのゲート電極部分ＧＴ１がワード線ＷＬの延びる方向に沿って延びる１本のゲート配線ＧＬ１に接続されている。また、複数のｎチャネルトランジスタＮＴのゲート電極部分ＧＴ２が、ワード線ＷＬの延びる方向に沿って延びる１本のゲート配線ＧＬ２に接続されている。また、ゲート配線ＧＬ１およびＧＬ２とゲート電極部分ＧＴ１およびＧＴ２とは、ポリシリコンなどによって形成されている。
【００２９】
また、ｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴのソース／ドレイン領域５ａおよび５ｂと、６ａおよび６ｂとの上方には、図４に示すように、２本の追加配線１１および１２が、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置されている。追加配線１１は、接続点２１において、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ａに接続されているとともに、接続点２２において、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ａに接続されている。また、追加配線１２は、接続点２３において、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ｂに接続されているとともに、接続点２４において、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ｂに接続されている。また、追加配線１２は、図２および図３に示すように、サブアレイ領域１ａの最も外側に位置するワード線ＷＬのさらに外側に位置する接続点２５において、グローバルビット線ＧＢＬに接続されている。
【００３０】
ここで、第１実施形態では、図２に示すように、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ａの長手方向の全域に渡って、ローカルビット線ＬＢＬとｐチャネルトランジスタＰＴのソース／ドレイン領域５ａとが平面的に重なるように配置されている。また、ローカルビット線ＬＢＬは、下方に位置するｐチャネルトランジスタＰＴのソース／ドレイン領域５ａにコンタクトホール（図示せず）を介して接続されている。これにより、ローカルビット線ＬＢＬがｐチャネルトランジスタＰＴのソース／ドレイン領域５ａと平面的に重なる領域は、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ａと同一の電位になっている。なお、ローカルビット線ＬＢＬおよびｐチャネルトランジスタＰＴのソース／ドレイン領域５ａの互いに重ならないそれぞれの領域も、ローカルビット線ＬＢＬおよびｐチャネルトランジスタＰＴのソース／ドレイン領域５ａが互いに重なる領域と同一の電位になっている。また、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ａの長手方向の全域に渡って、ローカルビット線ＬＢＬが重なるように配置されている。このローカルビット線ＬＢＬは、下方に位置するｎチャネルトランジスタＮＴのソース／ドレイン領域６ａにコンタクトホール（図示せず）を介して接続されている。これにより、ローカルビット線ＬＢＬのｎチャネルトランジスタＮＴのソース／ドレイン領域６ａと重なる領域は、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ａと同一の電位になっている。なお、ローカルビット線ＬＢＬおよびｐチャネルトランジスタＰＴのソース／ドレイン領域６ａの互いに重ならないそれぞれの領域も、ローカルビット線ＬＢＬおよびｐチャネルトランジスタＰＴのソース／ドレイン領域６ａが互いに重なる領域と同一の電位になっている。
【００３１】
次に、図１を参照して、本発明の第１実施形態による半導体記憶装置（強誘電体メモリ）５０の読み出し動作について説明する。第１実施形態による半導体記憶装置５０では、まず、所定の行アドレス選択信号が外部から入力されることにより、入力された行アドレス選択信号に対応するサブアレイ領域１ａのトランスファゲートトランジスタ４（ｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴ）がオン状態になる。その一方で、非選択のトランスファゲートトランジスタ４は、オフ状態に保持される。そして、選択されたグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬを０Ｖにプリチャージするとともに、選択されたワード線ＷＬを立ち上げる。これにより、立ち上がったワード線ＷＬに接続された強誘電体メモリセル３から、強誘電体メモリセル３に記録されたデータ「０」または「１」に対応する電圧がローカルビット線ＬＢＬに出力されるとともに、ローカルビット線ＬＢＬからオン状態のトランスファゲートトランジスタ４を介してグローバルビット線ＧＢＬに伝達される。そして、グローバルビット線ＧＢＬに伝達された強誘電体メモリセル３のデータ「０」または「１」に対応する電圧は、グローバルビット線ＧＢＬからセンスアンプ２に入力される。この後、センスアンプ２が適当なタイミングで活性化されることにより、センスアンプ２に入力された電圧が増幅される。これにより、増幅された強誘電体メモリセル３のデータ「０」または「１」に対応する電圧が、センスアンプ２から外部へ出力されて、データの読み出しが行われる。
【００３２】
第１実施形態では、上記のように、トランスファゲートトランジスタ４をメモリセルアレイ領域１の下方に配置することによって、平面レイアウト面積を小さくすることができるので、半導体記憶装置５０を小型化することができる。
【００３３】
また、第１実施形態では、ローカルビット線ＬＢＬをトランスファゲートトランジスタ４のｐチャネルトランジスタＰＴのソース／ドレイン領域５ａおよびｎチャネルトランジスタＮＴのソース／ドレイン領域６ａの長手方向の全域に渡ってソース／ドレイン領域５ａおよび６ａと平面的に重なるように配置するとともに、ローカルビット線ＬＢＬのトランスファゲートトランジスタ４のソース／ドレイン領域５ａおよび６ａと平面的に重なる領域が、トランスファゲートトランジスタ４のソース／ドレイン領域５ａおよび６ａと同一の電位を有するように構成することによって、ローカルビット線ＬＢＬの寄生容量に寄与しない領域であるローカルビット線ＬＢＬとトランスファゲートトランジスタ４のソース／ドレイン領域５ａおよび６ａとが平面的に重なり、かつ、同一の電位を有する領域の面積を大きくすることができるので、ローカルビット線ＬＢＬの寄生容量を小さくすることができる。
【００３４】
また、第１実施形態では、トランスファゲートトランジスタ４のゲート電極部分ＧＴ１およびＧＴ２を、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの延びる方向に沿って延びるように配置することによって、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの延びる方向に沿って延びる複数のゲート電極部分ＧＴ１およびＧＴ２をワード線ＷＬの延びる方向に沿って延びるゲート配線ＧＬ１およびＧＬ２に接続することができるので、容易に、複数のゲート電極部分ＧＴ１およびＧＴ２で、ゲート配線ＧＬ１およびＧＬ２を共有することができる。これにより、ゲート配線の数が増大するのを抑制することができるので、その分、半導体記憶装置５０の駆動電流を低減することができる。
【００３５】
（第２実施形態）
図５は、本発明の第２実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の平面レイアウト図である。図５を参照して、第２実施形態による半導体記憶装置（強誘電体メモリ）６０の構成について説明する。この第２実施形態では、上記第１実施形態と異なり、トランスファゲートトランジスタ４は、サブアレイ領域１ａの外側に配置されている。また、ローカルビット線ＬＢＬの一方の端部は、トランスファゲートトランジスタ４のｐチャネルトランジスタＰＴのソース／ドレイン領域５ａと平面的に重なるように配置されるとともに、ソース／ドレイン領域５ａの接続点２６において、コンタクトホール（図示せず）を介して接続されている。これにより、ローカルビット線ＬＢＬのトランスファゲートトランジスタ４のｐチャネルトランジスタＰＴのソース／ドレイン領域５ａと平面的に重なる領域は、ｐチャネルトランジスタＰＴのソース／ドレイン領域５ａと同一の電位を有する。なお、ローカルビット線ＬＢＬおよびトランスファゲートトランジスタ４のｐチャネルトランジスタＰＴのソース／ドレイン領域５ａが互いに重ならないそれぞれの領域も、ローカルビット線ＬＢＬおよびｐチャネルトランジスタＰＴのソース／ドレイン領域５ａが互いに重なる領域と同一の電位になっている。また、追加配線１２は、接続点２３において、ｐチャネルトランジスタＰＴのソース／ドレイン領域６ａに接続されているとともに、接続点２４において、ｎチャネルトランジスタＮＴのソース／ドレイン領域６ｂに接続されている。また、追加配線１２は、トランスファゲートトランジスタ４のｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴの間に対応する位置に設けられた接続点２７において、グローバルビット線ＧＢＬに接続されている。この第２実施形態による半導体記憶装置６０のこれ以外の構成および動作は、上記第１実施形態による半導体記憶装置５０と同様である。
【００３６】
第２実施形態による半導体記憶装置６０では、上記のように、トランスファゲートトランスファゲートトランジスタ４のｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴのゲート電極部分ＧＴ１およびＧＴ２を、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置することによって、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるゲート電極部分ＧＴ１およびＧＴ２をワード線ＷＬの延びる方向に沿って延びるゲート配線ＧＬ１およびＧＬ２に接続することができるので、複数のゲート電極部分ＧＴ１およびＧＴ２で、ゲート配線ＧＬ１およびＧＬ２を共有することができる。これにより、ゲート配線の数が増大するのを抑制することができるので、上記第１実施形態による半導体記憶装置５０と同様、半導体記憶装置６０の駆動電流を低減することができる。
【００３７】
（第３実施形態）
図６は、本発明の第３実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の平面レイアウト図である。この第３実施形態による半導体記憶装置（強誘電体メモリ）７０では、追加配線１１および１２は、それぞれ、サブアレイ領域１ａの最も外側に位置するワード線ＷＬのさらに外側の位置でグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬに接続されている。具体的には、図６に示すように、追加配線１１をゲート配線ＧＬ１に隣接するワード線ＷＬの外側まで延長するとともに、延長した追加配線１１を接続点２８において、グローバルビット線ＧＢＬに接続している。一方、追加配線１２をゲート配線ＧＬ２に隣接するワード線ＷＬの外側まで延長するとともに、延長した追加配線１２を接続点２９において、ローカルビット線ＬＢＬに接続している。また、第３実施形態では、ｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴからなるトランスファゲートトランジスタ４をサブアレイ領域１ａの下方に配置している。この第３実施形態による半導体記憶装置７０のこれ以外の構成および動作は、上記第１実施形態による半導体記憶装置５０と同様である。
【００３８】
第３実施形態による半導体記憶装置７０では、トランスファゲートトランジスタ４をサブアレイ領域１ａの下方に配置することによって、半導体記憶装置を小型化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００３９】
（第４実施形態）
図７は、本発明の第４実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の平面レイアウト図である。この第４実施形態による半導体記憶装置（強誘電体メモリ）８０では、トランスファゲートトランジスタ４ｂおよび４ｃを構成するｐチャネルトランジスタまたはｎチャネルトランジスタのどちらか一方のみがグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬに沿って延びるように配置されている。
【００４０】
具体的には、この第４実施形態では、図７に示すように、ｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ１からなるＣＭＯＳトランジスタによって１つのトランスファゲートトランジスタ４ｂが構成されるとともに、ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ２からなるＣＭＯＳトランジスタによって、別のトランスファゲートトランジスタ４ｂが構成されている。また、トランスファゲートトランジスタ４ｂを構成するｐチャネルトランジスタＰＴ１およびＰＴ２は、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置されるとともに、ｎチャネルトランジスタＮＴ１およびＮＴ２は、ワード線ＷＬの延びる方向に沿って延びるように配置されている。また、ｎチャネルトランジスタＮＴ１は、ソース／ドレイン領域７ａおよび７ｂとゲート配線ＧＬ３とによって構成されるとともに、ｎチャネルトランジスタＮＴ２は、ソース／ドレイン領域８ａおよび８ｂとゲート配線ＧＬ４とによって構成されている。
【００４１】
また、２本のゲート配線ＧＬ３およびＧＬ４は、ワード線ＷＬの下方に配置されるとともに、ワード線ＷＬの延びる方向に沿って延びるように配置されている。また、ｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａおよび７ｂと、ｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａおよび８ｂとは、ワード線ＷＬおよびゲート配線ＧＬ３およびＧＬ４の延びる方向に沿って延びるように配置されている。なお、図７では、１つのｎチャネルトランジスタＮＴ１および１つのｎチャネルトランジスタＮＴ２を示したが、第４実施形態では、２本のゲート配線ＧＬ３およびＧＬ４の各々に沿って複数のｎチャネルトランジスタＮＴ１およびｎチャネルトランジスタＮＴ２が配置されている。
【００４２】
また、追加配線１１は、接続点２１において、ｐチャネルトランジスタＰＴ１のソース／ドレイン領域５ａに接続されるとともに、接続点３０において、ｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａに接続されている。また、追加配線１２は、接続点２３において、ｐチャネルトランジスタＰＴ１のソース／ドレイン領域５ｂに接続されるとともに、接続点３１において、ｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ｂに接続されている。また、追加配線１２は、ゲート配線ＧＬ１に隣接するワード線ＷＬの外側の位置の接続点２５において、グローバルビット線ＧＢＬに接続されている。また、ローカルビット線ＬＢＬは、下方に位置するｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａにコンタクトホール（図示せず）を介して接続されている。これにより、ローカルビット線ＬＢＬがｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａと平面的に重なる領域は、ｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａと同一の電位になっている。なお、ローカルビット線ＬＢＬおよびｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａの互いに重ならないそれぞれの領域も、ローカルビット線ＬＢＬおよびｎチャネルトランジスタＮＴ１のソース／ドレイン領域７ａが互いに重なる領域と同一の電位になっている。
【００４３】
また、ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ２からなるトランスファゲートトランジスタ４ｂでは、追加配線１１が、ｐチャネルトランジスタＰＴ２のソース／ドレイン領域５ａとｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａとを接続しているとともに、追加配線１２が、ｐチャネルトランジスタＰＴ２のソース／ドレイン領域５ｂとｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ｂとを接続している。また、ローカルビット線ＬＢＬは、下方に位置するｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａにコンタクトホール（図示せず）を介して接続されている。これにより、ローカルビット線ＬＢＬがｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａと平面的に重なる領域は、ｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａと同一の電位になっている。なお、ローカルビット線ＬＢＬおよびｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａの互いに重ならないそれぞれの領域も、ローカルビット線ＬＢＬおよびｎチャネルトランジスタＮＴ２のソース／ドレイン領域８ａが互いに重なる領域と同一の電位になっている。ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ２からなるトランスファゲートトランジスタ４ｂのこれ以外の構成は、上記したｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ１からなるトランスファゲートトランジスタ４ｂと同様である。
【００４４】
また、トランスファゲートトランジスタ４ｂに隣接して、複数のトランスファゲートトランジスタ４ｃが配置されている。この複数のトランスファゲートトランジスタ４ｃは、それぞれ、ｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ１からなるＣＭＯＳトランジスタと、ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ２からなるＣＭＯＳトランジスタとによって構成されている。また、トランスファゲートトランジスタ４ｃを構成するｎチャネルトランジスタＮＴ１およびＮＴ２は、ローカルビット線ＬＢＬおよびグローバルビット線ＧＢＬの延びる方向に沿って延びるように配置されるとともに、ｐチャネルトランジスタＰＴ１およびＰＴ２は、ワード線ＷＬの延びる方向に沿って延びるように配置されている。また、ｐチャネルトランジスタＰＴ１は、ソース／ドレイン領域１０ａおよび１０ｂとゲート配線ＧＬ５とによって構成されている。また、ｐチャネルトランジスタＰＴ２は、ソース／ドレイン領域９ａおよび９ｂとゲート配線ＧＬ６とによって構成されている。また、２本のゲート配線ＧＬ５およびＧＬ６は、ワード線ＷＬの下方に配置されるとともに、ワード線ＷＬの延びる方向に沿って延びるように配置されている。また、ｐチャネルトランジスタＰＴ１のソース／ドレイン領域１０ａおよび１０ｂと、ｐチャネルトランジスタＰＴ２のソース／ドレイン領域９ａおよび９ｂとは、ワード線ＷＬ、および、ゲート配線ＧＬ５およびＧＬ６の延びる方向に沿って延びるように配置されている。また、この第４実施形態による半導体記憶装置８０のこれ以外の構成および動作は、上記第１実施形態による半導体記憶装置５０と同様である。
【００４５】
第４実施形態による半導体記憶装置８０では、上記のように、トランスファゲートトランジスタ４ｂのｐチャネルトランジスタＰＴ１およびＰＴ２と、トランスファゲートトランジスタ４ｃのｎチャネルトランジスタＮＴ１およびＮＴ２とを、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置することによって、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるｐチャネルトランジスタＰＴ１およびＰＴ２のゲート電極部分ＧＴ１と、ｎチャネルトランジスタＮＴ１およびＮＴ２のゲート電極部分ＧＴ１とを、それぞれに対応して設けられたワード線ＷＬの延びる方向に沿って延びるゲート配線ＧＬ１に接続することができるので、容易に、複数のゲート電極部分ＧＴ１で、ゲート配線ＧＬ１を共有することができる。これにより、ゲート配線の数が増大するのを抑制することができるので、その分、半導体記憶装置８０の駆動電流を低減することができる。
【００４６】
第４実施形態による半導体記憶装置８０のこれ以外の効果は、上記第１実施形態による半導体記憶装置５０と同様である。
【００４７】
（第５実施形態）
図８は、本発明の第５実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の平面レイアウト図である。この第５実施形態による半導体記憶装置（強誘電体メモリ）９０では、トランスファゲートトランジスタ４ｄの構成は、上記第４実施形態によるトランスファゲートトランジスタ４ｂから、ｐチャネルトランジスタＰＴ１およびＰＴ２を除いた構成に相当する。すなわち、この第５実施形態による半導体記憶装置９０のトランスファゲートトランジスタ４ｄは、ｎチャネルトランジスタＮＴ１またはＮＴ２のどちらか一方のみによって構成されている。また、この第５実施形態では、図８に示すように、サブアレイ領域１ａの下方に、トランスファゲートトランジスタ４ｄが配置されるとともに、トランスファゲートトランジスタ４ｄを構成するｎチャネルトランジスタＮＴ１またはＮＴ２は、ワード線ＷＬの延びる方向に沿って延びるように配置されている。また、２本のゲート配線ＧＬ２およびＧＬ３は、それぞれ、隣接する２本のワード線ＷＬの間に配置されている。この第５実施形態による半導体記憶装置９０のこれ以外の構成および動作は、上記第１実施形態による半導体記憶装置５０と同様である。
【００４８】
この第５実施形態による半導体記憶装置９０では、サブアレイ領域１ａの下方にｎチャネルトランジスタＮＴ１またはＮＴ２からなるトランスファゲートトランジスタ４ｄを配置することによって、半導体記憶装置９０を小型化することができる。
【００４９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５０】
たとえば、上記第１〜第５実施形態では、トランスファゲートトランジスタを、ｐチャネルトランジスタおよびｎチャネルトランジスタからなるＣＭＯＳトランジスタ、または、ｎチャネルトランジスタのみによって構成したが、本発明はこれに限らず、トランスファゲートトランジスタをｐチャネルトランジスタのみによって構成するようにしてもよい。
【００５１】
また、上記実施形態では、ゲート電極部分およびゲート配線を、ポリシリコンなどの材料によって形成したが、本発明はこれに限らず、ゲート配線のみをポリシリコンよりも抵抗値の低い他の材料によって形成してもよい。これにより、ゲート配線の抵抗値を低減することができるので、ゲート配線の長さを増大した場合にも、ゲート配線において信号の伝達が遅延するのを抑制することができる。
【００５２】
また、上記第３実施形態では、トランスファゲートトランジスタ４をサブアレイ領域１ａの下方に配置するようにしたが、本発明はこれに限らず、トランスファゲートトランジスタ４をサブアレイ領域１ａの外側に配置するようにしてもよい。このように構成した場合にも、トランスファゲートトランジスタ４を構成するｐチャネルトランジスタＰＴおよびｎチャネルトランジスタＮＴをグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って延びるように配置することによって、トランスファゲートトランジスタ４のゲート電極部分ＧＴ１およびＧＴ２がグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの延びる方向に沿って配置されるので、トランスファゲートトランジスタ４のゲート電極部分ＧＴ１およびＧＴ２をワード線ＷＬの延びる方向に沿って延びるゲート配線ＧＬ１およびＧＬ２に接続することができる。これにより、複数のゲート電極部分でゲート配線を共有することができるので、ゲート配線の数が増大するのを抑制することができる。このため、半導体記憶装置の駆動電流を低減することができる。また、この場合にも、ゲート配線のみをポリシリコンよりも抵抗値の低い他の材料によって形成すれば、上記したように、ゲート配線において信号の伝達が遅延するのを抑制することができる。
【００５３】
また、上記第１および第３〜第５実施形態では、トランスファゲートトランジスタのソース／ドレイン領域に接続された追加配線を、サブアレイ領域の最も外側に位置するワード線ＷＬのさらに外側の位置でグローバルビット線ＧＢＬに接続することにより、グローバルビット線ＧＢＬと、トランスファゲートトランジスタのソース／ドレイン領域とを接続するようにしたが、本発明はこれに限らず、グローバルビット線ＧＢＬとトランスファゲートトランジスタのソース／ドレイン領域とを追加配線を介することなく、直接接続するようにしてもよい。特に、ワード線ＷＬとローカルビット線ＬＢＬとが疎なピッチで配置されている場合には、容易に、グローバルビット線ＧＢＬと下方に位置するトランスファゲートトランジスタのソース／ドレイン領域とを、コンタクトホールを介して接続することができる。
【００５４】
また、上記実施形態では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとをトランスファゲートトランジスタを介して接続する階層ビット線構造を有する半導体記憶装置に本発明を適用した例について説明したが、本発明はこれに限らず、グローバルワード線とローカルワード線とをトランスファゲートトランジスタを介して接続する階層ワード線構造を有する半導体記憶装置に本発明を適用してもよい。この場合にも、上記実施形態による階層ビット線構造を有する半導体記憶装置と同様の効果を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態による強誘電体メモリセルを用いた半導体記憶装置（強誘電体メモリ）の回路図である。
【図２】図１に示した第１実施形態による半導体記憶装置の平面レイアウト図である。
【図３】図２に示した第１実施形態による半導体記憶装置のメモリセルアレイ領域部分の平面レイアウト図である。
【図４】図２に示した第１実施形態による半導体記憶装置のトランスファゲートトランジスタ部分の平面レイアウト図である。
【図５】本発明の第２実施形態による強誘電体メモリセルを用いた半導体記憶装置の平面レイアウト図である。
【図６】本発明の第３実施形態による強誘電体メモリセルを用いた半導体記憶装置の平面レイアウト図である。
【図７】本発明の第４実施形態による強誘電体メモリセルを用いた半導体記憶装置の平面レイアウト図である。
【図８】本発明の第５実施形態による強誘電体メモリセルを用いた半導体記憶装置の平面レイアウト図である。
【図９】単純マトリックス方式の強誘電体メモリにおいて、従来のＤＲＡＭの階層ビット線構造と同様の構造を適用した構造を示した平面レイアウト図である。
【符号の説明】
【００５６】
１  メモリセルアレイ領域
３  強誘電体メモリセル（メモリセル）
４、４ｂ、４ｃ、４ｄ  トランスファゲートトランジスタ
５ａ、５ｂ、６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ、９ａ、９ｂ、１０ａ、１０ｂ  ソース／ドレイン領域（不純物領域）
ＧＢＬ  グローバルビット線（主ビット線）
ＬＢＬ  ローカルビット線（副ビット線）
【図１】
2005085915.tif 000003
【図２】
2005085915.tif 000004
【図３】
2005085915.tif 000005
【図４】
2005085915.tif 000006
【図５】
2005085915.tif 000007
【図６】
2005085915.tif 000008
【図７】
2005085915.tif 000009
【図８】
2005085915.tif 000010
【図９】
2005085915.tif 000011