(57)【要約】【課題】シンボル間干渉によって発生するタイミングエラーと電圧エラーが充分に補償される決定フィードバックイコライジング入力バッファを提供する。【解決手段】決定フィードバックイコライジング入力バッファは、可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベル差を増幅して増幅された出力信号を発生するイコライザと、サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニットと、前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器と、前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器と、を備える。【選択図】  図４
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【特許請求の範囲】
【請求項１】
可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベル差を増幅して増幅された出力信号を発生するイコライザと、
サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニットと、
前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器と、
前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器と、
を備えることを特徴とする決定フィードバックイコライジング入力バッファ。
【請求項２】
前記イコライザは、
前記増幅された出力信号に応答して増幅された偶数出力信号と増幅された奇数出力信号を発生することを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項３】
前記サンプリングユニットは、
前記増幅された偶数出力信号を第１サンプリングクロックと第２サンプリングクロックを有してサンプルし、前記第１及び第２サンプリングクロックは互いに対して９０度の位相差を有して、前記第１及び第２サンプリングクロックに応答してオーバーサンプルされた第１偶数信号及びオーバーサンプルされた第２偶数信号を発生して、
前記サンプリングユニットは増幅された奇数出力信号を第２サンプリングクロックと第３サンプリングクロックを有してサンプルし、前記第２及び第３サンプリングクロックは互いに対して９０度の位相差を有して、前記第２及び第３サンプリングクロックに応答してオーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を発生することを特徴とする請求項２に記載の決定フィードバックイコライジング入力バッファ。
【請求項４】
前記位相検出器は、前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかの可否を決め、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかの可否を決め、この決定に応答して前記タイミング制御信号を発生することを特徴とする請求項３に記載の決定フィードバックイコライジング入力バッファ。
【請求項５】
前記位相検出器は、前記第１サンプリングクロック、前記第２サンプリングクロック、前記第３サンプリングクロック、及び前記第３サンプリングクロックと９０度の位相差がある第４サンプリングクロックの一つに応答して前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかの可否及び前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかの可否を決めることを特徴とする請求項４に記載の決定フィードバックイコライジング入力バッファ。
【請求項６】
前記タイミング制御信号は、ロック制御信号、アップ制御信号、及びダウン制御信号を備えて、前記ロック制御信号は前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく、前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない時に活性化されて、前記ダウン制御信号は前記オーバーサンプルされた第１及び第２偶数信号間に位相差がない時に活性化され、前記アップ制御信号は前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない時に活性化されることを特徴とする請求項４に記載の決定フィードバックイコライジング入力バッファ。
【請求項７】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して可変イコライジング制御信号を調節することを特徴とする請求項６に記載の決定フィードバックイコライジング入力バッファ。
【請求項８】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号及び補助ダウン制御信号を発生し、
前記アップ制御信号及び前記ダウン制御信号の少なくとも一つが活性化されると前記補助アップ制御信号が活性化されて、前記ロック制御信号が活性化されると前記補助ダウン制御信号が活性化されるイコライジング制御信号発生器と、
前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して前記可変イコライジング制御信号を発生し、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号を増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号を減少するカウンタと、
を備えることを特徴とする請求項６に記載の決定フィードバックイコライジング入力バッファ。
【請求項９】
前記決定フィードバックイコライジング入力バッファは、
前記増幅された出力信号は増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、
前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決めて、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決め、この決定に応答してロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなくて前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない時に前記ロック制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差が存在すると前記ダウン制御信号を発生して、前記オーバーサンプルされた第１及び第２奇数信号間に位相差が存在すると前記アップ制御信号を発生することを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項１０】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライザ制御信号を変更することを特徴とする請求項９に記載の決定フィードバックイコライジング入力バッファ。
【請求項１１】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生して、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化されて、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化されることを特徴とするイコライジング制御信号発生器と、
前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して前記可変イコライジング制御信号を発生して、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少するカウンタと、
を備えることを特徴とする請求項９に記載の決定フィードバックイコライジング入力バッファ。
【請求項１２】
前記イコライジング制御信号は複数ビットを有するデジタル信号を備えて、前記イコライザは複数のトランジスタを備えるトランジスタバンクを備えて、前記増幅された出力信号が前記トランジスタバンクの各トランジスタの活性化状態に応答して可変的に増幅されるようにするために前記トランジスタのそれぞれは前記イコライジング制御信号のビットに応答して活性化されることを特徴とする請求項１に記載の可変フィードバックイコライジング入力バッファ。
【請求項１３】
前記イコライジング制御信号は複数ビットを有するデジタル信号を備えていて、
前記イコライザは、
第１電圧源に接続されたソース及びドレインの一つと第１ノードに接続された前記ソース及びドレインの他の一つを有した第１トランジスタと、
前記第１ノードと第２電圧源との間に直列で接続されて、前記入力信号及び第１基準電圧に応答してそれぞれ活性化される第２及び第３トランジスタと、
前記第１ノードと前記第２電圧源との間に直列で接続された第４トランジスタ及びトランジスタバンクを備えていて、
前記第４トランジスタは反転オーバーサンプルされた信号に応答して活性化され、前記トランジスタバンクは互いに並列で接続された複数の第５トランジスタを備え、前記第５トランジスタのそれぞれは前記トランジスタバンクの前記第５トランジスタそれぞれの活性化状態に応答して前記第１ノードから提供される前記増幅された出力信号が可変的に増幅されるようにするために前記イコライジング制御信号のビットに応答して活性化されることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項１４】
前記トランジスタバンクは複数の第６トランジスタを備えていて、前記第６トランジスタのそれぞれは対応する第５トランジスタに直列で接続されて、前記第６トランジスタのそれぞれは前記第１基準電圧に応答して活性化されることを特徴とする請求項１３に記載の決定フィードバックイコライジング入力バッファ。
【請求項１５】
前記第５トランジスタはそれぞれが互いに異なるチャンネル幅を有することを特徴とする請求項１３に記載の決定フィードバックイコライジング入力バッファ。
【請求項１６】
前記決定フィードバックイコライジング入力バッファは、
前記第１電圧源に接続されたソース及びドレインの一つと第２ノードに接続された前記ソース及びドレインの他の一つと前記第１トランジスタのゲート及び前記第２電圧源に接続されたゲートを有した第７トランジスタと、
前記第２ノードと前記第２トランジスタと前記第３トランジスタとの間の接合点間に接続された第８トランジスタと、
前記第２ノードと前記第４トランジスタと前記トランジスタバンクとの間の接合点間に接続された第９トランジスタをさらに備えることを特徴とする請求項１３に記載の決定フィードバックイコライジング入力バッファ。
【請求項１７】
前記増幅された出力信号は増幅された偶数出力信号及び増幅された奇数出力信号を備えて、前記増幅された偶数出力信号は前記第１ノードから提供されて、前記増幅された偶数出力信号の反転された信号は前記第２ノードから提供されることを特徴とする請求項１６に記載の決定フィードバックイコライジング入力バッファ。
【請求項１８】
前記第８トランジスタは反転された入力信号に応答して活性化され、前記第９トランジスタは反転されたオーバーサンプルされた信号に応答して活性化されることを特徴とする請求項１６に記載の決定フィードバックイコライジング入力バッファ。
【請求項１９】
前記第８トランジスタは第２基準電圧に応答して活性化されることを特徴とする請求項１６に記載の決定フィードバックイコライジング入力バッファ。
【請求項２０】
前記増幅された出力信号は前記第１ノード及び前記第２ノードから提供されることを特徴とする請求項１３に記載の決定フィードバックイコライジング入力バッファ。
【請求項２１】
前記イコライジング制御信号は複数のビットを有するデジタル信号を備えていて、
前記イコライザは、
第１電圧源に接続されたソース及びドレインの一つと第１ノードに接続された前記ソース及びドレインの他の一つを有した第１トランジスタと、
前記第１ノードと第２電圧源との間に直列で接続され、前記入力信号及び第１基準電圧に応答してそれぞれ活性化される第２及び第３トランジスタと、
前記第１ノードと前記第２電圧源との間に直列で接続される第４トランジスタ及びトランジスタバンクと、
前記イコライジング制御信号に応答して電圧制御信号を発生する電圧制御器と、を備えて、
前記第４トランジスタは前記オーバーサンプルされた信号に応答して活性化され、前記第５トランジスタは前記電圧制御信号に応答して可変電流を流れるようにすることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項２２】
前記第１電圧源に接続されたソース及びドレインの一つと第２ノードに接続された前記ソース及びドレインの他の一つと前記第１トランジスタのゲート及び前記第２電圧源に接続されたゲートを有した第６トランジスタと、
前記第２ノードと前記第２トランジスタと前記第３トランジスタとの間の接合点間に接続された第７トランジスタと、
前記第２ノードと前記第４トランジスタと前記第５トランジスタとの間の接合点間に接続された第８トランジスタと、
をさらに備えることを特徴とする請求項２１に記載の決定フィードバックイコライジング入力バッファ。
【請求項２３】
前記サンプリングユニットは、
前記増幅された出力信号と基準電圧とを比べて、比較信号を発生する比較器と、
第１サンプリングクロック信号に応答して前記比較信号をサンプルしてオーバーサンプルされた第１信号を発生する第１サンプリングレジスタと、
前記第１サンプリングクロック信号と異なる位相を有する第２サンプリングクロック信号に応答して前記比較信号をサンプルしてオーバーサンプルされた第２信号を発生する第２サンプリングレジスタと、を備えて、
前記オーバーサンプルされた第１及び第２出力信号は前記オーバーサンプルされた信号を備えることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項２４】
前記位相検出器は、
検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１信号をサンプルし、位相検出器データ信号の第１ビットを発生する第１検出レジスタと、
前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２信号をサンプルし、位相検出器データ信号の第２ビットを発生する第２検出レジスタと、
前記位相検出器データ信号の前記第１及び第２ビットに応答して前記タイミング制御信号を発生するデコーダを備えることを特徴とする請求項２３に記載の決定フィードバックイコライジング入力バッファ。
【請求項２５】
前記増幅された出力信号は増幅された偶数及び奇数出力信号を備えて、
前記サンプリングユニットは、
前記増幅された偶数出力信号と基準電圧とを比べて第１比較信号を発生する第１比較器と、
第１サンプリングクロック信号に応答して前記第１比較信号をサンプルし、オーバーサンプルされた第１偶数信号を発生する第１サンプリングレジスタと、
前記第１サンプリングクロック信号と異なる位相を有する第２サンプリングクロック信号に応答して前記第１比較信号をサンプルし、オーバーサンプルされた第２偶数信号を発生する第２サンプリングレジスタと、
前記増幅された奇数出力信号と基準電圧とを比べて、第２比較信号を発生する第２比較器と、
前記第２サンプリングクロック信号に応答して前記第２比較信号をサンプルしてオーバーサンプルされた第１奇数信号を発生する第３サンプリングレジスタと、
前記第２サンプリングクロック信号と異なる位相を有する第３サンプリングクロック信号に応答して前記第２比較信号をサンプルし、オーバーサンプルされた第２奇数信号を発生する第４サンプリングレジスタと、
を備えることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項２６】
前記位相検出器は、
検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１偶数信号をサンプルして、前記位相検出器データ信号の第１ビットを発生する第１検出器レジスタと、
前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２偶数信号をサンプルし、前記位相検出器データ信号の第２ビットを発生する第２検出器レジスタと、
前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１奇数信号をサンプルし、前記位相検出器データ信号の第３ビットを発生する第３検出レジスタと、
前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２奇数信号をサンプルし、前記位相検出器データ信号の第４ビットを発生する第４検出レジスタと、
前記位相検出器データ信号に応答して前記タイミング制御信号を発生するデコーダと、
を備えることを特徴とする請求項２５に記載の決定フィードバックイコライジング入力バッファ。
【請求項２７】
前記タイミング制御信号はロック制御信号、アップ制御信号、及びダウン制御信号を備えて、前記第１及び第２ビットの値が同一であり、前記第３及び第４ビットの値が同一である場合、前記ロック制御信号が活性化されて、前記第１及び第２ビットの値が同じではなく、前記第３及び第４ビットの値が洞位置である場合、前記ダウン制御信号が活性化されて、前記第１及び第２ビットの値が同一であり、前記第３及び第４ビットの値が同一でない場合、前記アップ制御信号が活性化されることを特徴とする請求項２６に記載の決定フィードバックイコライジング入力バッファ。
【請求項２８】
前記サンプリングクロック信号を発生するサンプリングクロック発生器をさらに備えることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項２９】
前記サンプリングクロック発生器は位相同期ループ及び遅延同期ループの一つを備えることを特徴とする請求項２８に記載の決定フィードバックイコライジング入力バッファ。
【請求項３０】
前記サンプリングクロック発生器は、
前記サンプリングクロック信号を発生するタイミング制御器と、
クロック信号を受信して、前記タイミング制御器に供給される複数の内部クロック信号を発生するクロック発生器と、
を備えることを特徴とする請求項２８に記載の決定フィードバックイコライジング入力バッファ。
【請求項３１】
前記イコライザは、
前記可変イコライジング制御信号を受信し、これに応答してイコライジング係数を発生するイコライジング係数制御器と、
前記オーバーサンプルされた出力信号を前記イコライジング係数によって掛けて倍の信号を発生する乗算器と、
前記入力信号から前記乗算器の出力を引き算して前記増幅された出力信号を発生する差動増幅器と、
を備えることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項３２】
前記オーバーサンプルされた出力信号はオーバーサンプルされた偶数信号及びオーバーサンプルされた奇数信号を備えて、
前記イコライザは、
前記可変イコライジング制御信号を受信し、これに応答してイコライジング係数を発生するイコライジング係数制御器と、
前記オーバーサンプルされた奇数信号を前記イコライジング係数によって掛けて奇数倍の信号を発生する第１乗算器と、
前記オーバーサンプルされた偶数信号を前記イコライジング係数によって掛けて偶数倍の信号を発生する第２乗算器と、
前記奇数倍の信号を前記入力信号から引き算して増幅された偶数出力信号を発生する第１差動増幅器と、
前記偶数倍の信号を前記入力信号から引き算して増幅された奇数出力信号を発生する第２差動増幅器と、
を備えることを特徴とする請求項１に記載の決定フィードバックイコライジング入力バッファ。
【請求項３３】
それぞれがデータ保存素子を備える複数のアドレス可能なメモリセルと、
外部からアドレスを受信して、前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロウ信号とカラム信号を発生するデコーダと、
可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベル差を増幅して増幅された出力信号を発生するイコライザと、
サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニットと、
前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器と、
前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器を備える決定フィードバックイコライジング入力バッファと、
を備えることを特徴とするメモリ。
【請求項３４】
前記増幅された出力信号は増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号を、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、
前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決め、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決め、この決定に応答してロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく、前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない場合、前記ロック制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差が存在すれば前記ダウン制御信号を発生して、前記オーバーサンプルされた第１及び第２奇数信号間に位相差が存在すれば前記アップ制御信号を発生することを特徴とする請求項３３に記載のメモリ。
【請求項３５】
前記増幅された出力信号は前記イコライザによって直列に出力される増幅された偶数出力信号と増幅された奇数出力信号を備えることを特徴とする請求項３４に記載のメモリ。
【請求項３６】
前記イコライザは第１及び第２イコライザを備えて、前記増幅された出力信号は前記第１イコライザによって出力される増幅された偶数出力信号及び前記第２イコライザによって前記増幅された偶数出力信号と並列に出力される増幅された奇数出力信号を備えることを特徴とする請求項３４に記載のメモリ。
【請求項３７】
前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライジング制御信号を変更することを特徴とする請求項３４に記載のメモリ。
【請求項３８】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生し、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化され、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化されることを特徴とするイコライジング制御信号発生器と、
前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して前記可変イコライジング制御信号を発生し、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少するカウンタと、
を備えることを特徴とする請求項３４に記載のメモリ。
【請求項３９】
前記イコライジング制御信号は、
複数のビットを有するデジタル信号を備えて、前記イコライザは複数のトランジスタを備えるトランジスタバンクを備えて、前記増幅された出力信号が前記トランジスタバンクの各トランジスタの活性化の状態に応答して可変的に増幅されるようにするために前記トランジスタのそれぞれは前記イコライジング制御信号のビットに応答して活性化されることを特徴とする請求項３３に記載のメモリ。
【請求項４０】
命令及びアドレス信号を発生するメモリ制御器と、
複数のメモリ装置を備えて、前記命令及びアドレス信号を受信し、これに応答して前記メモリ装置にデータを保存して、前記メモリ装置からデータをリードするメモリモジュールを備えて、
各メモリ装置は、
それぞれがデータ保存素子を備える複数のアドレス可能なメモリセルと、
外部からアドレスを受信して、前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロウ信号とカラム信号を発生するデコーダと、
可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベル差を増幅して増幅された出力信号を発生するイコライザと、
サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニットと、
前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器と、
前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器を備える決定フィードバックイコライジング入力バッファと、
を備えることを特徴とするメモリシステム。
【請求項４１】
前記増幅された出力信号は増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、
前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決め、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決め、この決定に応答してロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生して、前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく、前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない場合、前記ロック制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差が存在すると前記ダウン制御信号を発生し、前記オーバーサンプルされた第１及び第２奇数信号間に位相差が存在すると前記アップ制御信号を発生することを特徴とする請求項４０に記載のメモリシステム。
【請求項４２】
前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライジング制御信号を変更することを特徴とする請求項４１に記載のメモリシステム。
【請求項４３】
前記イコライジング制御器は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生し、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化され、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化されることを特徴とするイコライジング制御信号発生器と、
前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して前記可変イコライジング制御信号を発生し、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少するカウンタと、
を備えることを特徴とする請求項４１に記載のメモリシステム。
【請求項４４】
前記イコライジング制御信号は、
複数のビットを有するデジタル信号を備えて、前記イコライザは複数のトランジスタを備えるトランジスタバンクを備えて、前記増幅された出力信号が前記トランジスタバンクの各トランジスタの活性化状態に応答して、可変的に増幅されるようにするために前記トランジスタのそれぞれは前記イコライジング制御信号のビットに応答して活性化されることを特徴とする請求項４０に記載のメモリシステム。
【請求項４５】
直列で接続された第１負荷、第１入力信号に応答して活性化される第１トランジスタ、第１チャンネル幅を有してバイアス電圧に応答して活性化される第２トランジスタを備えて、第１電流を流れるようにする第１電圧源と第２電圧源との間に第１電流パスと、
直列で接続された第２負荷、第２入力信号に応答して活性化される第３トランジスタ、互いに並列で接続された複数の第４トランジスタを有するトランジスタバンクを備えて、前記第４トランジスタのそれぞれが前記イコライジング制御信号のビットに応答して活性化されて、前記可変イコライジング制御信号に応答して可変的な第２電流を流れるようにして、前記第１負荷と前記第１トランジスタの接合点に供給される出力信号が前記可変第２電流に応答して可変的に増幅されるようにするために前記トランジスタバンクの効果的な第２チャンネル幅を選択的に変更する前記第１電圧源と前記第２電圧源との間に第２電流パスと、を備えることを特徴とする可変イコライジング制御信号に応答して第１及び第２入力信号間に電圧レベルの差を増幅することを特徴とするイコライザ。
【請求項４６】
前記第１及び第２負荷は負荷トランジスタを備えることを特徴とする請求項４５に記載のイコライザ。
【請求項４７】
前記第１及び第２負荷は負荷抵抗を備えることを特徴とする請求項４５に記載のイコライザ。
【請求項４８】
前記第１負荷及び第１トランジスタは第１ノードに接続され、前記第２負荷及び第２トランジスタは第２ノードに接続されて、
前記第２ノードと前記第１トランジスタと第２トランジスタとの間の接合点に接続されて反転第１入力信号に応答して活性化される第５トランジスタと前記第１ノードと前記第３トランジスタと前記トランジスタバンクとの間の接合点に接続されて反転第２入力信号に応答して活性化される第６トランジスタをさらに備えることを特徴とする請求項４５に記載のイコライザ。
【請求項４９】
前記トランジスタバンクは複数の第７トランジスタをさらに備えて、前記第７トランジスタのそれぞれは対応する第４トランジスタと直列で接続されて、前記バイアス電圧に応答して活性化されることを特徴とする請求項４５に記載のイコライザ。
【請求項５０】
可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧差を増幅して増幅された出力信号を発生する段階と、
サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生する段階と、
前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを調節するタイミング制御信号を発生する段階と、
前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更する段階と、を備える入力バッファから受信された前記入力信号をイコライジングすることを特徴とする方法。
【請求項５１】
前記増幅された出力信号は増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、
前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決め、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決め、この決定に応答してロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生して、前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく、前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない場合、前記ロック制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号間に位相差が存在すると前記ダウン制御信号を発生し、前記オーバーサンプルされた第１及び第２奇数信号間に位相差が存在すると前記アップ制御信号を発生することを特徴とする請求項５０に記載の方法。
【請求項５２】
前記可変イコライジング制御信号を変更する段階は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライジング制御信号を変更することを特徴とする請求項５１に記載の方法。
【請求項５３】
前記可変イコライジング制御信号を変更する段階は、
前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生し、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化されて、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化される段階と、
前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して前記可変イコライジング制御信号を発生し、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加して、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少する段階と、
を備えることを特徴とする請求項５１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力バッファに関するもので、特に決定フィードバックイコライジング入力バッファ及びこれを具備したメモリ、並びにメモリシステムに関する。
【背景技術】
【０００２】
集積回路システム間の通信では、チップ間の伝送信号から発生するタイミングエラーと電圧エラーが不可避に生成される。このようなエラーの一般的な原因は、チャンネル帯域幅の制限によって発生するシンボル間干渉（ＩＳＩ：ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）である。チップ間の高速通信のためにはシンボル間干渉（ＩＳＩ）を最小化させねばならない。
【０００３】
決定フィードバックイコライジング（ＤＦＥ：ｄｅｃｉｓｉｏｎ  ｆｅｅｄｂａｃｋ  ｅｑｕａｌｉｚｅｒ）入力バッファは、従来のシステムでシンボル間干渉（ＩＳＩ）の有害な影響を減少させるために使われる。しかし、従来の決定フィードバックイコライザ入力バッファは、バッファでイコライジング係数が固定されるためシンボル間干渉（ＩＳＩ）によって発生されるタイミングエラーと電圧エラー（ｖｏｌｔａｇｅ  ｅｒｒｏｒ）を効果的に補償することができない。
【０００４】
図１はシンボル間干渉によって発生するタイミングエラーと電圧エラーの影響を示す波形図である。波形ＡとＢは受信回路によって受信される入力信号を示す。信号Ｂはシンボル間干渉なしに受信された正常入力信号を示し、信号Ａはシンボル間干渉の影響を受けたエラーを含む入力信号を示す。エラー入力信号Ａはタイミング遅延形態で現われるタイミングエラー（ＴＥ）と入力電圧減少の形態で現われる電圧エラー（ＶＥ）を含む。タイミングエラー（ＴＥ）と電圧エラー（ＶＥ）は回路間の信号伝送過程で発生するシンボル間干渉（ＩＳＩ）の結果として現われる。
【０００５】
図２は従来の決定フィードバックイコライザ入力バッファ１１のブロック図である。図２でイコライザ１０はシンボル間干渉（ＩＳＩ）成分を含む入力信号（ＩＮ）とイコライジング係数（α）が掛けられたオーバーサンプルされた奇数（ｏｄｄ）出力信号（ＯＤ）との間の差を増幅してシンボル間干渉（ＩＳＩ）成分を補償する。そして、その結果として増幅された偶数（ｅｖｅｎ）出力信号（ｅｄ）が生成される。すなわち、増幅された偶数出力信号（ｅｄ）はｅｄ＝ＩＮ−（α×ＯＤ）であり、α×ＯＤはシンボル間干渉（ＩＳＩ）成分を現わす。よって、シンボル間干渉（ＩＳＩ）成分は増幅された偶数出力信号（ｅｄ）で減少される。
【０００６】
同時に、イコライザ１０はシンボル間干渉（ＩＳＩ）成分を含む入力信号（ＩＮ、またはＩＮＢ（ここで、「ｘＢ」は信号「ｘ」の反転された信号を示す。）とイコライジング係数（α）が掛けられたオーバーサンプルされた偶数（ｅｖｅｎ）出力信号（ＥＤＢ、またはＥＤ）との間の差を増幅してシンボル間干渉（ＩＳＩ）成分を補償する。そして、その結果として増幅された奇数（ｏｄｄ）出力信号（ｏｄ）が生成される。すなわち、増幅された奇数信号（ｏｄ）は、ｏｄ＝ＩＮ−（α×ＥＤ）であり、α×ＥＤはシンボル間干渉（ＩＳＩ）成分を現わす。よって、シンボル間干渉（ＩＳＩ）成分は増幅された奇数出力信号（ｏｄ）で減少される。イコライザ１０は、増幅された偶数出力信号（ｅｄまたはｅｄＢ）を発生する回路と増幅された奇数出力信号を発生する回路（ｏｄまたはｏｄＢ）を含む。偶数出力信号（ｅｄ／ｅｄＢ）を発生させるイコライジング回路は図３を参照して記述される。奇数出力信号（ｏｄ／ｏｅｄＢ）を発生させるイコライジング回路も図３の構成と似ている。
【０００７】
オーバーサンプルラー１２はサンプリングクロック信号（ｃ０、ｃ９０）のそれぞれに応答して増幅された偶数出力信号（ｅｄ）を順次にサンプリングしてオーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）を順次に発生させる。また、オーバーサンプルラー１２はサンプリングクロック信号（ｃ９０、ｃ１８０）のそれぞれに応答して増幅された奇数出力信号（ｏｄ）を順次にサンプリングしてオーバーサンプルされた第１及び第２奇数出力信号（ＯＤ９０、ＯＤ）を順次に発生させる。
【０００８】
サンプリングクロック信号（ｃ０、ｃ９０）は９０度の位相差を有する。位相検出器１４は、オーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）の位相差とオーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）の位相差を検出し、これに応答してアップ信号（ｕｐ）とダウン信号（ｄｎ）を活性化する。アップ信号（ｕｐ）とダウン信号（ｄｎ）は入れ替えながらカウンタ１６に伝送される。位相差は、受信されたデータのデータクロックと入力されるデータをサンプリングするためにオーバーサンプルラー１２によって使われるサンプリングクロックとの間の位相関係を示す。
【０００９】
カウンタ１６は、アップ信号（ｕｐ）が活性化されると複数のデジタルビットを含むカウント出力信号（ｃｏｕｔ）を増加し、ダウン信号（ｄｎ）が活性化されるとカウント出力信号（ｃｏｕｔ）を減少する。
【００１０】
タイミング調節器１８は、カウント出力信号（ｃｏｕｔ）に応答してサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）の発生タイミングを調節する。例えば、カウント出力信号（ｃｏｕｔ）が００‥０１から００‥１０のように以前の値よりも高い値で増加したら、サンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）のそれぞれの発生タイミングは以前よりもさらに遅れて発生するように調節される。しかしながら、カウント出力信号（ｃｏｕｔ）がさらに低い値で減少したら、サンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）のそれぞれの発生タイミングは以前よりも早く発生するように調節される。このような方法で、オーバーサンプルラー１２で入力信号（ＩＮ）とサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）との間に存在するセンタリングエラーを補償するため、タイミング調節器１８によってサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）の発生タイミングが調節される。
【００１１】
クロック発生器２０は、入力クロック信号（ＣＬＫ）に応答して多数の基準クロック信号（ｃ１〜ｃｎ）を発生する。多数の基準クロック信号（ｃ１〜ｃｎ）からサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）が発生される。
【００１２】
図３は、図２に示された従来の決定フィードバックイコライジング入力バッファでイコライザ１０の概略的な構成を示す。イコライザ１０で受信された入力信号（ＩＮ）の値は入力信号（ＩＮ）での電圧エラーを補償するために増幅される。従来のイコライザは予め決められた値を有する固定されたイコライジング係数（α）を有する。図３のイコライザ回路で負荷トランジスタ（Ｐ１、Ｐ２）は負荷抵抗のように動作して、抵抗に代替することも可能である。差動トランジスタ（Ｎ１、Ｎ２）は入力信号（ＩＮ、ＩＮＢ）をそれぞれ受信し、差動トランジスタ（Ｎ３、Ｎ４）は出力信号（ＯＤ、ＯＤＢ）をそれぞれ受信する。電流ソーストランジスタ（Ｎ５、Ｎ６）はそれぞれの第１及び第２差動ユニットを通じて流れる電流（Ｉ１、Ｉ２）をそれぞれに流れるようにする。固定されたイコライジング係数（α）の値は、固定されたトランジスタ（Ｎ５、Ｎ６）のチャンネル幅の相対的な大きさの関数として決められる。図３の回路で電圧（Ｖｂ）は、一定の値を有するバイアス電圧を示す。イコライザ１０回路は、イコライジング係数（α）が固定された値を有するので、入力信号（ＩＮ）に存在するタイミングエラー（ＴＥ）または電圧エラー（ＶＥ）に構わずに一定の条件で動作する。したがって、従来のイコライザ回路は動作条件の範囲を脱する入力信号に存在するタイミングエラーまたは電圧エラーを正確に補償することができない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、シンボル間干渉によって誘発するタイミングエラー及び電圧エラーが完全に補償できる決定フィードバックイコライジング入力バッファ、並びにこれを用いるメモリを提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、動作条件の範囲を脱して発生し得るタイミングエラー（ＴＥ）または電圧エラー（ＶＥ）の範囲を収容して補償する可変イコライジング係数を適用することによって達成できる。
【００１５】
本発明の一形態は、可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベルの差を増幅して増幅された出力信号を発生するイコライザ、サンプリングクロック信号に応答して前記増幅された出力信号をサンプルとして前記オーバーサンプルされた信号を発生するサンプリングユニット、前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器、前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器を備えることを特徴とする。
【００１６】
前記イコライザは前記増幅された出力信号に応答して増幅された偶数出力信号と増幅された奇数出力信号とを発生し、前記サンプリングユニットは前記増幅された偶数出力信号を第１サンプリングクロックと第２サンプリングクロックとを有してサンプルし、前記第１及び第２サンプリングクロックは相手に対して９０度の位相差を有し、前記第１及び第２サンプリングクロックに応答してオーバーサンプルされた第１偶数信号及びオーバーサンプルされた第２偶数信号を発生して、前記サンプリングユニットは増幅された奇数出力信号を第２サンプリングクロックと第３サンプリングクロックを有してサンプルし、前記第２及び第３サンプリングクロックは相手に対して９０度の位相差を有し、前記第２及び第３サンプリングクロックに応答してオーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を発生することを特徴とする。前記位相検出器は、前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかの可否を決めて、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかの可否を決めて、この決定に応答して、前記タイミング制御信号を発生することを特徴とし、前記位相検出器は前記第１サンプリングクロック、前記第２サンプリングクロック、前記第３サンプリングクロック、及び前記第３サンプリングクロックと９０度の位相差がある第４サンプリングクロックの一つに応答して前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかの可否及び前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかの可否を決めることを特徴とする。
【００１７】
前記タイミング制御信号はロック制御信号、アップ制御信号、及びダウン制御信号を備えて、前記ロック制御信号は前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく、前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない時に活性化されて、前記ダウン制御信号は前記オーバーサンプルされた第１及び第２偶数信号間に位相差がない時に活性化されて、前記アップ制御信号は前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない時に活性化されることを特徴とする。
【００１８】
前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して可変イコライジング制御信号を調節することを特徴として、前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号及び前記ロック制御信号を受信して、これに応答し、補助アップ制御信号及び補助ダウン制御信号を発生して、前記アップ制御信号及び前記ダウン制御信号の少なくとも一つが活性化されると前記補助アップ制御信号が活性化されて、前記ロック制御信号が活性化されると前記補助ダウン制御信号が活性化されるイコライジング制御信号発生器、及び前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して、前記可変イコライジング制御信号を発生して、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号を増加させて、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号を減少させるカウンタを備えることを特徴とする。
【００１９】
前記増幅された出力信号は、増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号を、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決めて、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決めて、この決定に応答し、ロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生して、前記オーバーサンプルされた第１及び第２偶数信号間に位相差がなく前記オーバーサンプルされた第１及び第２奇数信号間に位相差がない場合に前記ロック制御信号を発生して、前記オーバーサンプルされた第１及び第２偶数信号間に位相差が存在すると前記ダウン制御信号を発生して、前記オーバーサンプルされた第１及び第２奇数信号間に位相差が存在すると前記アップ制御信号を発生することを特徴とする。前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライザ制御信号を変更することを特徴として、前記イコライジング制御器は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生し、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化されて、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化されることを特徴とするイコライジング制御信号発生器、及び前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して、前記可変イコライジング制御信号を発生し、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少するカウンタを備えることを特徴とする。
【００２０】
前記イコライジング制御信号は複数ビットを有するデジタル信号を備えて、前記イコライザは複数のトランジスタを備えるトランジスタバンクを備えて、前記増幅された出力信号が前記トランジスタバンクの各トランジスタの活性化状態に応答して可変的に増幅されるようにするために前記トランジスタのそれぞれは前記イコライジング制御信号のビットに応答して活性化されることを特徴として、前記イコライジング制御信号は複数ビットを有するデジタル信号を備える。前記イコライザは第１電圧源に接続されたソース及びドレインの一つと第１ノードに接続された前記ソース及びドレインの他の一つを有した第１トランジスタ、前記第１ノードと第２電圧源との間に直列で接続されて、前記入力信号及び第１基準電圧に応答してそれぞれ活性化される第２及び第３トランジスタ、及び前記第１ノードと前記第２電圧源との間に直列で接続された第４トランジスタ及びトランジスタバンクを備えて、前記第４トランジスタは反転オーバーサンプルされた信号に応答して活性化されて、前記トランジスタバンクは互いに並列で接続された複数の第５トランジスタを備えて、前記第５トランジスタのそれぞれは前記トランジスタバンクの前記第５トランジスタのそれぞれの活性化状態に応答して前記第１ノードから提供される前記増幅された出力信号が可変的に増幅されるようにするために前記イコライジング制御信号のビットに応答して活性化されることを特徴として、前記トランジスタバンクは複数の第６トランジスタを備えて、前記第６トランジスタのそれぞれは対応する第５トランジスタに直列で接続されて、前記第６トランジスタのそれぞれは前記第１基準電圧に応答して活性化されることを特徴とする。
【００２１】
前記決定フィードバックイコライジング入力バッファは、前記第１電圧源に接続されたソース及びドレインの一つと第２ノードに接続された前記ソース及びドレインの他の一つと前記第１トランジスタのゲート及び前記第２電圧源に接続されたゲートを有した第７トランジスタ、前記第２ノードと前記第２トランジスタと前記第３トランジスタ間の接合点との間に接続された第８トランジスタ、及び前記第２ノードと前記第４トランジスタと前記トランジスタバンク間の接合点との間に接続された第９トランジスタをさらに備えることを特徴とする。前記増幅された出力信号は増幅された偶数出力信号及び増幅された奇数出力信号を備えて、前記増幅された偶数出力信号は前記第１ノードから提供されて、前記増幅された偶数出力信号の反転された信号は前記第２ノードから提供されることを特徴として、前記第８トランジスタは反転された入力信号に応答して活性化され、前記第９トランジスタは反転されたオーバーサンプルされた信号に応答して活性化されることを特徴として、前記第８トランジスタは第２基準電圧に応答して活性化されることを特徴とする。
【００２２】
前記増幅された出力信号は、前記第１ノード及び前記第２ノードから提供されることを特徴とする。
【００２３】
前記イコライジング制御信号は複数ビットを有するデジタル信号を備えて、前記イコライザは第１電圧源に接続されたソース及びドレインの一つと第１ノードに接続された前記ソース及びドレインの他の一つを有した第１トランジスタ、前記第１ノードと第２電圧源との間に直列で接続されて、前記入力信号及び第１基準電圧に応答してそれぞれ活性化される第２及び第３トランジスタ、及び前記第１ノードと前記第２電圧源との間に直列で接続される第４トランジスタ及びトランジスタバンク、及び前記イコライジング制御信号に応答して電圧制御信号を発生する電圧制御器を備えて、前記第４トランジスタは前記オーバーサンプルされた信号に応答して活性化され、前記第５トランジスタは前記電圧制御信号に応答して可変電流を流れるようにすることを特徴とする。そして、入力バッファは前記第１電圧源に接続されたソース及びドレインの一つと第２ノードに接続された前記ソース及びドレインの他の一つと前記第１トランジスタのゲート及び前記第２電圧源に接続されたゲートを有した第６トランジスタ、前記第２ノードと前記第２トランジスタと前記第３トランジスタとの間の接合点間に接続された第７トランジスタ、及び前記第２ノードと前記第４トランジスタと前記第５トランジスタとの間の接合点間に接続された第８トランジスタをさらに備えることを特徴とする。
【００２４】
前記サンプリングユニットは、前記増幅された出力信号と基準電圧とを比べて、比較信号を発生する比較器、第１サンプリングクロック信号に応答して前記比較信号をサンプルしてオーバーサンプルされた第１信号を発生する第１サンプリングレジスタ、前記第１サンプリングクロック信号と異なる位相を有する第２サンプリングクロック信号に応答して前記比較信号をサンプルしてオーバーサンプルされた第２信号を発生する第２サンプリングレジスタを備えて、前記オーバーサンプルされた第１及び第２出力信号は前記オーバーサンプルされた信号を備えることを特徴とする。前記位相検出器は、検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１信号をサンプルして、位相検出器データ信号の第１ビットを発生する第１検出レジスタ、前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２信号をサンプルし、位相検出器データ信号の第２ビットを発生する第２検出レジスタ、及び前記位相検出器データ信号の前記第１及び第２ビットに応答して前記タイミング制御信号を発生するデコーダを備えることを特徴とする。
【００２５】
前記増幅された出力信号は、増幅された偶数及び奇数出力信号を備えて、前記サンプリングユニットは前記増幅された偶数出力信号と基準電圧とを比べて第１比較信号を発生する第１比較器、第１サンプリングクロック信号に応答して前記第１比較信号をサンプルしてオーバーサンプルされた第１偶数信号を発生する第１サンプリングレジスタ、前記第１サンプリングクロック信号と異なる位相を有する第２サンプリングクロック信号に応答して前記第１比較信号をサンプルし、オーバーサンプルされた第２偶数信号を発生する第２サンプリングレジスタ、前記増幅された奇数出力信号と基準電圧とを比べ、第２比較信号を発生する第２比較器、前記第２サンプリングクロック信号に応答して前記第２比較信号をサンプルし、オーバーサンプルされた第１奇数信号を発生する第３サンプリングレジスタ、及び前記第２サンプリングクロック信号と違う位相を有する第３サンプリングクロック信号に応答して前記第２比較信号をサンプルし、オーバーサンプルされた第２奇数信号を発生する第４サンプリングレジスタを備えることを特徴とする。
【００２６】
前記位相検出器は検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１偶数信号をサンプルし、前記位相検出器データ信号の第１ビットを発生する第１検出器レジスタ、前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２偶数信号をサンプルして、前記位相検出器データ信号の第２ビットを発生する第２検出器レジスタ、前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第１奇数信号をサンプルして前記位相検出器データ信号の第３ビットを発生する第３検出レジスタ、前記検出器サンプリングクロック信号に応答して前記オーバーサンプルされた第２奇数信号をサンプルして前記位相検出器データ信号の第４ビットを発生する第４検出レジスタ、及び前記位相検出器データ信号に応答して前記タイミング制御信号を発生するデコーダを備えることを特徴とする。前記タイミング制御信号はロック制御信号、アップ制御信号、及びダウン制御信号を備えて、前記第１及び第２ビットの値が等しく、前記第３及び第４ビットの値が等しい場合に前記ロック制御信号が活性化され、前記第１及び第２ビットの値が等しくなく、前記第３及び第４ビットの値が等しい場合に前記ダウン制御信号が活性化され、前記第１及び第２ビットの値が等しく、前記第３及び第４ビットの値が等しくない場合に前記アップ制御信号が活性化されることを特徴とする決定フィードバックイコライジング入力バッファ。
【００２７】
前記入力バッファは前記サンプリングクロック信号を発生するサンプリングクロック発生器をさらに備えることを特徴として、前記サンプリングクロック発生器は位相同期ループ及び遅延同期ループの一つを備えて、前記サンプリングクロック発生器は前記サンプリングクロック信号を発生するタイミング制御器、及びクロック信号を受信して、前記タイミング制御器に供給される複数の内部クロック信号を発生するクロック発生器を備えることを特徴とする。
【００２８】
前記イコライザは、前記可変イコライジング制御信号を受信し、これに応答してイコライジング係数を発生するイコライジング係数制御器、前記オーバーサンプルされた出力信号を前記イコライジング係数により掛けて倍の信号を発生する乗算器、及び前記入力信号から前記乗算器の出力を引き算して前記増幅された出力信号を発生する差動増幅器を備えることを特徴とする。
【００２９】
前記オーバーサンプルされた出力信号はオーバーサンプルされた偶数信号及びオーバーサンプルされた奇数信号を備えて、前記イコライザは前記可変イコライジング制御信号を受信し、これに応答してイコライジング係数を発生するイコライジング係数制御器、前記オーバーサンプルされた奇数信号を前記イコライジング係数により掛けて奇数倍の信号を発生する第１乗算器、前記オーバーサンプルされた偶数信号を前記イコライジング係数により掛けて偶数倍の信号を発生する第２乗算器、前記奇数倍信号を前記入力信号から引き算して増幅された偶数出力信号を発生する第１差動増幅器、及び前記偶数倍の信号を前記入力信号から引き算して増幅された奇数出力信号を発生する第２差動増幅器を備えることを特徴とする。
【００３０】
本発明の他の形態は、メモリ装置として、メモリ装置はそれぞれがデータ保存素子を備える複数のアドレス可能なメモリセル、外部からアドレスを受信して、前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロウ信号とカラム信号を発生するデコーダ、及び決定フィードバックイコライジング入力バッファを備えて、前記決定フィードバックイコライジング入力バッファは可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベルの差を増幅して増幅された出力信号を発生するイコライザ、サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニット、前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器、前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器を備えることを特徴とする。
【００３１】
本発明のまた他の形態はメモリシステムとして、メモリシステムは命令及びアドレス信号を発生するメモリ制御器、及び複数のメモリ装置を備えて、前記命令及びアドレス信号を受信し、これに応答して前記メモリ装置にデータを保存して、前記メモリ装置からデータをリードするメモリモジュールを備えて、各メモリ装置はそれぞれがデータ保存素子を備える複数のアドレス可能なメモリセル、外部からアドレスを受信し、前記アドレス可能なメモリセルの少なくとも一つをアクセスするためにロウ信号とカラム信号を発生するデコーダ、及び決定フィードバックイコライジング入力バッファを備えて、決定フィードバックイコライジング入力バッファは可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧レベルの差を増幅して増幅された出力信号を発生するイコライザ、サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生するサンプリングユニット、前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを制御するためのタイミング制御信号を発生する位相検出器、前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更するイコライジング制御器を備える決定フィードバックイコライジング入力バッファを備えることを特徴とする。
【００３２】
本発明のまた他の形態はイコライザとして、イコライザは直列で接続された第１負荷、第１入力信号に応答して活性化される第１トランジスタ、第１チャンネル幅を有してバイアス電圧に応答して活性化される第２トランジスタを備えて、第１電流を流れるようにする第１電圧源と第２電圧源との間に第１電流パス、直列で接続された第２負荷、第２入力信号に応答して活性化される第３トランジスタ、互いに並列で接続された複数の第４トランジスタを有するトランジスタバンクを備えて、前記第４トランジスタのそれぞれが前記イコライジング制御信号のビットに応答して活性化されて、前記可変イコライジング制御信号に応答して可変的な第２電流を流れるようにして、前記第１負荷と前記第１トランジスタの接合点に提供される出力信号が前記可変第２電流に応答して可変的に増幅されるようにするために前記トランジスタバンクの効果的な第２チャンネル幅を選択的に変更する前記第１電圧源と前記第２電圧源との間に第２電流パスを備えることを特徴とする可変イコライジング制御信号に応答して第１及び第２入力信号間に電圧レベルの差を増幅することを特徴とする。
前記第１及び第２負荷は、負荷トランジスタまたは負荷抵抗を備えることを特徴とする。
【００３３】
前記第１負荷及び第１トランジスタは第１ノードに接続されて、前記第２負荷及び第２トランジスタは第２ノードに接続されて、前記第２ノードと前記第１トランジスタと第２トランジスタとの間の接合点に接続されて反転第１入力信号に応答して活性化される第５トランジスタと前記第１ノードと前記第３トランジスタと前記トランジスタバンクとの間の接合点に接続されて反転第２入力信号に応答して活性化される第６トランジスタをさらに備えることを特徴とする。
【００３４】
前記トランジスタバンクは複数の第７トランジスタをさらに備えて、前記第７トランジスタのそれぞれは、対応する第４トランジスタと直列で接続されて、前記バイアス電圧に応答して活性化されることを特徴とする。
【００３５】
本発明のまた他の形態は入力バッファで受信された入力信号をイコライジングする方法として、この方法は可変イコライジング制御信号に応答して入力信号とオーバーサンプルされた信号との間の電圧差を増幅して増幅された出力信号を発生する段階、サンプリングクロック信号に応答して前記増幅された出力信号をサンプルして前記オーバーサンプルされた信号を発生する段階、前記オーバーサンプルされた信号の位相に応答して前記サンプリングクロック信号の活性化のタイミングを調節するタイミング制御信号を発生する段階、及び前記タイミング制御信号に応答して前記可変イコライジング制御信号を変更する段階を備えることを特徴とする。
【００３６】
前記増幅された出力信号は増幅された偶数出力信号と増幅された奇数出力信号を備えて、前記オーバーサンプルされた信号はオーバーサンプルされた第１偶数信号とオーバーサンプルされた第２偶数信号を、オーバーサンプルされた第１奇数信号及びオーバーサンプルされた第２奇数信号を備えて、前記位相検出器は前記オーバーサンプルされた第１偶数信号と前記オーバーサンプルされた第２偶数信号との間に位相差が存在するかどうかを決めて、前記オーバーサンプルされた第１奇数信号と前記オーバーサンプルされた第２奇数信号との間に位相差が存在するかどうかを決め、この決定に応答してロック制御信号、アップ制御信号、及びダウン制御信号を備えるタイミング制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号との間に位相差がなく前記オーバーサンプルされた第１及び第２奇数信号との間に位相差がない場合に前記ロック制御信号を発生し、前記オーバーサンプルされた第１及び第２偶数信号との間に位相差が存在すれば前記ダウン制御信号を発生し、前記オーバーサンプルされた第１及び第２奇数信号との間に位相差が存在していれば前記アップ制御信号を発生することを特徴とする。
【００３７】
前記可変イコライジング制御信号を変更する段階は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号の状態に応答して前記可変イコライジング制御信号を変更することを特徴とし、また、前記可変イコライジング制御信号を変更する段階は前記アップ制御信号、前記ダウン制御信号、及び前記ロック制御信号を受信し、これに応答して補助アップ制御信号、補助ダウン制御信号を発生して、前記補助アップ制御信号は前記アップ制御信号及びダウン制御信号の少なくとも一つが活性化されると活性化されて、前記補助ダウン制御信号は前記ロック制御信号が活性化されると活性化される段階、及び前記補助アップ制御信号及び前記補助ダウン制御信号を受信し、これに応答して、前記可変イコライジング制御信号を発生して、活性化された前記補助アップ制御信号に応答して前記可変イコライジング制御信号の値が増加し、活性化された前記補助ダウン制御信号に応答して前記可変イコライジング制御信号の値が減少する段階を備えることを特徴とする。
【発明を実施するための最良の形態】
【００３８】
図４は、本発明による決定フィードバックイコライジング入力バッファを示すブロック図である。図４の実施形態でイコライザ１０’はシンボル間干渉（ＩＳＩ）成分を含む入力信号（ＩＮ）と受信されたイコライジング係数制御信号（ｅｑｃｏ）に応答して決定された可変イコライジング係数（β）が掛けられたオーバーサンプルされた奇数出力信号（ＯＤまたはＯＤＢ）間の差を増幅してシンボル間干渉（ＩＳＩ）成分を補償する。そして、その結果として増幅された第１偶数（ｅｖｅｎ）出力信号（ｅｄ、ｅｄＢ）が発生する。同時に、イコライザ１０’はシンボル間干渉（ＩＳＩ）成分を含む入力信号（ＩＮ）と可変イコライジング係数（β）が掛けられたオーバーサンプルされた偶数出力信号（ＥＤまたはＥＤＢ）間の差を増幅してシンボル間干渉（ＩＳＩ）成分を補償する。そして、その結果として増幅された第１奇数出力信号（ｏｄ、ｏｄＢ）が発生する。イコライザ１０’は増幅された偶数出力信号（ｅｄ、ｅｄＢ）を発生する回路及び増幅された奇数出力信号（ｏｄ、ｏｄＢ）を発生する回路を含む。
【００３９】
オーバーサンプルラー１２は、サンプリングクロック信号（ｃ０、ｃ９０）のそれぞれに応答して増幅された第１偶数出力信号（ｅｄ）を順次にサンプルしてオーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）を順次に発生する。また、オーバーサンプルラー１２はサンプリングクロック信号（ｃ９０、ｃ１８０）のそれぞれに応答して増幅された奇数出力信号（ｏｄ、ｏｄＢ）を順次にサンプルしてオーバーサンプルされた第１及び第２奇数出力信号（ＯＤ９０、ＯＤ）を順次に発生させる。サンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０）はそれぞれ９０度の位相差を有する。オーバーサンプルされた偶数及び奇数出力信号（ＥＤ、ＯＤ）はシンボル間干渉（ＩＳＩ）補償信号として出力される。イコライザ１０’とオーバーサンプルラー１２は選択的に単一、共通回路ブロック、または独立的な回路ブロックなどで構成されることができる。
【００４０】
位相検出器１４’はオーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）の間の位相差を検出し、オーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）の間の位相差を検出し、これに応答してアップ制御信号（ｕｐ）またはダウン制御信号（ｄｎ）を発生する。また、位相検出器１４’はオーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）またはオーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）で位相差が存在しない場合にロック制御信号（ｌｏｃｋ）を発生する。
【００４１】
イコライジング調節器２２は位相検出器１４’から発生されたアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）、及びロック制御信号（ｌｏｃｋ）を受信し、これに応答してイコライジング係数調節信号（ｅｑｃｏ）を発生する。一実施形態で、イコライジング係数調節信号（ｅｑｃｏ）は複数のデジタルビットで構成されたデジタル値である。イコライジング調節器２２はアップ信号（ｕｐ）とダウン信号（ｄｎ）が活性化されると、イコライジング係数調節信号（ｅｑｃｏ）の値が増加する。アップ信号（ｕｐ）とダウン信号（ｄｎ）の活性化は、入力信号（ＩＮ）にタイミングエラー及び／または電圧エラーが存在することを意味する。しかしながら、ロック制御信号（ｌｏｃｋ）がイネーブルされればイコライジング調節器２２はイコライジング係数調節信号（ｅｑｃｏ）の値が減少する。ロック制御信号（ｌｏｃｋ）の活性化は入力信号（ＩＮ）にタイミングエラーまたは電圧エラーが実質的に存在しないことを意味する。このような方法によって、イコライジング係数調節信号（ｅｑｃｏ）の値が可変的に制御されて、入力信号にタイミングエラーまたは電圧エラーが存在するかどうかの可否を意味する制御信号（ｕｐ、ｄｎ、ｌｏｃｋ）を受信し、これに応答して調整される。そして、イコライジング係数調節信号（ｅｑｃｏ）の値として入力信号（ＩＮ）に含まれたタイミングエラーと電圧エラーを正確で効率的に補償することができる。そのため、イコライジング係数（β）の値は入力信号（ＩＮ）にタイミングエラー及び／または電圧エラーが存在するかどうかの可否によって調整される。
【００４２】
カウンタ１６は位相検出器１４’からアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）を受信して現在の出力信号（ｃｏｕｔ）を発生させてタイミング調節器１８に供給する。タイミング調節器１８は位相固定ループまたは遅延固定ループを備えることもできるクロック発生器２０から基準クロック信号（ｃ１、ｃ２、…、ｃｎ）を受信してサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）を発生する。サンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）はそれぞれ９０度の位相の差を有し、カウント出力信号（ｃｏｕｔ）に応答して動作するタイミング調節器１８によって制御される活性化タイミングである。本発明のシステムでカウンタ１６、タイミング調節器１８、及びクロック発生器２０の動作は図２に示した従来の技術による実施形態の動作と同一である。
【００４３】
図５は本発明によって図４に示したイコライジング調節器２２のブロック図である。図５の実施形態でイコライジング調節器２２はイコライジング調節信号発生器３０とカウンタ３２で構成される。イコライジング調節器２２はアップ制御信号（ｕｐ）とダウン制御信号（ｄｎ）及び位相検出器１４’によって発生されたロック制御信号（ｌｏｃｋ）を受信する。アップ制御信号（ｕｐ）またはダウン制御信号（ｄｎ）が活性化されると、イコライジング調節信号発生器３０は補助アップ制御信号（ｕｕｐ）を活性化し、ロック制御信号（ｌｏｃｋ）が活性化されると補助ダウン制御信号（ｄｄｎ）を活性化する。
【００４４】
カウンタ３２は活性化された補助アップ制御信号（ｕｕｐ）に応答して増加されたイコライジング係数制御信号（ｅｑｃｏ）を発生させ、活性化された補助ダウン制御信号（ｄｄｎ）に応答して減少されたイコライジング係数制御信号（ｅｑｃｏ）を発生させる。このような方法によってイコライジング係数調節信号（ｅｑｃｏ）の値は可変される。
【００４５】
図６は本発明によって図４に示したイコライザ１０’のブロック図である。イコライザ１０’はイコライジング係数調節器４０、第１及び第２乗算器４２、４６、第１及び第２差動増幅器４４、４８で構成される。イコライジング係数調節器４０はｎビットの大きさを有する二進イコライジング係数調節信号（ｅｑｃｏ）を受信し、これに応答してイコライジング係数（β）を発生する。ここで、イコライジング係数（β）は可変的なイコライジング係数制御信号（ｅｑｃｏ）に応答して発生するので可変的な値を有する。このような理由で、従来の技術と比べて本発明の実施形態では動作条件の範囲を脱する受信された入力信号に存在するタイミングエラーと電圧エラーの正確な補償が可能である。
【００４６】
イコライザ１０’の第１乗算器４２は可変的なイコライジング係数（β）とオーバーサンプルされた奇数出力信号（ＯＤ）を掛けて奇数出力信号（βＯＤ）を出力する。これと同じ方法で、第２乗算器４６は可変的なイコライジング係数（β）とオーバーサンプルされた偶数出力信号（ＥＤ）を掛けて偶数出力信号（βＥＤ）を出力する。第１差動増幅器４４は奇数出力信号（βＯＤ）と入力信号（ＩＮ）の差を増幅して増幅された第１偶数出力信号（ｅｄ）を発生させ、第２差動増幅器４８は偶数出力信号（βＥＤ）と入力信号（ＩＮ）との差を増幅して増幅された第１奇数出力信号（ｏｄ）を発生する。
【００４７】
図７Ａ及び７Ｂは本発明によって図４及び図６に示したイコライザ１０’の偶数及び奇数の構成部分を示す概略的な回路図である。図７Ａで、イコライザ１０’は第１及び第２ＰＭＯＳトランジスタ（Ｐ１、Ｐ２）、第１ないし第５ＮＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ３、Ｎ４、及びＮ５）を備えて、トランジスタ（Ｎ６−１〜Ｎ６−ｎ）で構成された第１トランジスタバンク（ＴＢ１）、及びトランジスタ（Ｎ７−１〜Ｎ７−ｎ）で構成された第２トランジスタバンク（ＴＢ２）をさらに備える。トランジスタ（Ｎ２、Ｎ３）にはそれぞれの反転された入力信号（ＩＮＢ）とオーバーサンプルされた反転奇数出力信号（ＯＤＢ）が入力される。第１及び第２ＰＭＯＳトランジスタ（Ｐ１、Ｐ２）はそれぞれの負荷抵抗で動作し、あらかじめ決められた電流（Ｉ１、Ｉ２）がそれぞれ第１及び第２ＰＭＯＳトランジスタ（Ｐ１、Ｐ２）に流れる。増幅された第１偶数出力信号（ｅｄ）の電圧レベルは第１ＰＭＯＳトランジスタ（Ｐ１）、入力信号（ＩＮ）に応答する第１ＮＭＯＳトランジスタ（Ｎ１）、及びバイアス電圧（Ｖｂ）に応答する第５ＮＭＯＳトランジスタ（Ｎ５）を沿って流れる電流（Ｉ１）と第２ＰＭＯＳトランジスタ（Ｐ２）、オーバーサンプルされた奇数出力信号（ＯＤ）に応答する第４ＮＭＯＳトランジスタ（Ｎ４）、及び第１トランジスタバンク（ＴＢ１）のトランジスタ（Ｎ６−１〜Ｎ６−ｎ）、そして第２トランジスタバンク（ＴＢ２）の選択的に活性化されるトランジスタ（Ｎ７−１〜Ｎ７−ｎ）に沿って流れる電流（Ｉ２）によって決まる。第２トランジスタバンク（ＴＢ２）のトランジスタ（Ｎ７−１〜Ｎ７−ｎ）は可変イコライジング係数制御信号（ｅｑｃｏ）のビット状態に応答して選択的に活性化される。第１トランジスタバンク（ＴＢ１）と第２トランジスタバンク（ＴＢ２）で対応されるそれぞれの一対のトランジスタは（例えば、トランジスタＮ６−１とＮ７−１、トランジスタＮ６−２とＮ７−２など）可変イコライジング係数の制御信号（ｅｑｃｏ）のビット状態（活性化、または非活性化）によって電流が流れるようにする。このような過程で、増幅された第１偶数出力信号（ｅｄ）は第１電流（Ｉ１）と第２電流（Ｉ２）のそれぞれの増幅された値に応答して発生される。増幅された反転偶数出力信号（ｅｄＢ）の電圧レベルもこれと類似の方法によって決定される。
【００４８】
第１トランジスタバンク（ＴＢ１）のトランジスタ（Ｎ６−１〜Ｎ６−ｎ）はバイアス電圧（Ｖｂ）に応答し、第２トランジスタバンク（ＴＢ２）のトランジスタ（Ｎ７−１〜Ｎ７−ｎ）は可変イコライジング係数制御信号（ｅｑｃｏ）に応答する。第２トランジスタバンク（ＴＢ２）のトランジスタ（Ｎ７−１〜Ｎ７−ｎ）それぞれのゲートは可変イコライジング係数制御信号（ｅｑｃｏ）のビットに対応するビットに接続されている。第２トランジスタバンク（ＴＢ２）のそれぞれのトランジスタ（Ｎ７−１〜Ｎ７−ｎ）は互いに異なるチャンネル幅を有するように形成されて、第１トランジスタバンク（ＴＢ１）の各トランジスタ（Ｎ６−１〜Ｎ６−ｎ）を第２トランジスタバンク（ＴＢ２）それぞれのトランジスタのチャンネル幅に対応するように互いに異なるチャンネル幅を有するように形成することで、一連の一対のトランジスタ（Ｎ６−１、Ｎ７−１）はそれぞれ互いに異なる電流を流れるようにする。例えば、第２トランジスタバンク（ＴＢ２）の各トランジスタ（Ｎ７−１〜Ｎ７−ｎ）チャンネル幅を隣接トランジスタの２の倍数である電流駆動能力を有するように形成することによって第２電流（Ｉ２）とこれに相応するイコライザ１０’のイコライジング係数（β）は可変イコライジング係数制御信号（ｅｑｃｏ）の二進の値と直接的に連関された値を有するように可変的に調整される。このような方法で、システムのイコライジング係数（β）の可変的な制御が可能になる。他の実施形態では、第１トランジスタバンク（ＴＢ１）の各トランジスタ（Ｎ６−１〜Ｎ６−ｎ）と第２トランジスタバンク（ＴＢ２）の各トランジスタ（Ｎ７−１〜Ｎ７−ｎ）は等しいことがある。こんな場合は、各トランジスタの電流駆動能力は等しい。しかしながら、追加的なトランジスタが活性化される時、全体的な電流駆動能力が可変的なシステムイコライジング係数（β）を得るために可変される。
【００４９】
他の実施形態で、トランジスタ（Ｎ２、Ｎ３）のそれぞれのゲートに反転入力信号（ＩＮＢ）とオーバーサンプルされた反転奇数出力信号（ＯＤＢ）が供給される代わりに基準電圧（Ｖｒｅｆ）が供給されることもできる。
【００５０】
図７Ａに示したイコライザ１０’は増幅された第１偶数出力信号（ｅｄ、ｅｄＢ）を発生させるために構成された回路である。図７Ｂに示したように図７Ａの回路と類似に構成された奇数イコライザ回路１０”が増幅された第１奇数出力信号（ｏｄ、ｏｄＢ）を発生させるために使われることもある。第１及び第２トランジスタバンク（ＴＢ１、ＴＢ２）は奇数イコライザ回路１０”のために提供される。そのため、可変イコライジング係数制御信号（ｅｑｃｏ）に応答して増幅された奇数出力信号（ｏｄ、ｏｄＢ）が発生される。
【００５１】
図８は本発明のよって図４に示したイコライザの他の実施形態を示す回路図である。図８の実施形態で、単一トランジスタ（Ｎ８）がトランジスタ（Ｎ３、Ｎ４）を接続するノードと基準接地電圧との間に直列で接続される。電圧制御信号（ＶＣＯ）がトランジスタ（Ｎ８）のゲートに接続される。電圧制御信号（ＶＣＯ）は可変的であり、電圧制御信号（ＶＣＯ）の電圧は可変イコライジング係数制御信号（ｅｑｃｏ）に応答して電圧調節器６０によって制御される。例えば、可変イコライジング係数制御信号（ｅｑｃｏ）が増加すると電圧調節器６０はこれに応答して電圧制御信号（ＶＣＯ）の電圧レベルを増加させ、可変イコライジング係数制御信号（ｅｑｃｏ）が減少すると電圧調節器６０はこれに応答して電圧制御信号（ＶＣＯ）の電圧レベルを減少させる。トランジスタ（Ｎ８）に流れる電流は可変的な電圧制御信号（ＶＣＯ）に基づいて可変的に制御される。よって、上述したようにトランジスタ（Ｎ８）を通じて流れる電流の直接的な関数であるのでイコライザ１０”’のイコライジング係数（β）によって可変的な制御が可能である。
【００５２】
図９は本発明による図４に示したオーバーサンプルラー１２の実施形態のブロック図である。オーバーサンプルラー１２は第１及び第２比較器７０、７２、第１ないし第４Ｄフリップフロップ（ＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦ４）で構成される。第１比較器７０は増幅された偶数出力信号（ｅｄ）と基準電圧（Ｖｒｅｆ）を受信して比べ基準電圧（Ｖｒｅｆ）よりも増幅された偶数出力信号（ｅｄ）がもっと大きければ第１及び第２Ｄフリップフロップ（ＤＦＦ１、ＤＦＦ２）で「ハイ」レベルを有する偶数比較信号（Ｄｅｄ）を出力する。第２比較器７２は増幅された奇数出力信号（ｏｄ）と基準電圧（Ｖｒｅｆ）を受信して比べ基準電圧（Ｖｒｅｆ）よりも増幅された奇数出力信号（ｏｄ）がもっと大きければ第３及び第４Ｄフリップフロップ（ＤＦＦ３、ＤＦＦ４）で「ハイ」レベルを有する奇数比較信号（Ｄｏｄ）を出力する。
【００５３】
第１Ｄフリップフロップ（ＤＦＦ１）は第１サンプリングクロック信号（ｃ０）に応答して偶数比較信号（Ｄｅｄ）をラーチし、オーバーサンプルされた第１偶数出力信号（ＥＤ）を出力する。第２Ｄフリップフロップ（ＤＦＦ２）は第２サンプリングクロック信号（ｃ９０）に応答して偶数比較信号（Ｄｅｄ）をラーチし、オーバーサンプルされた第２偶数出力信号（ＥＤ９０）を出力する。ここでオーバーサンプルされた第１及び第２偶数出力信号（ＥＤ、ＥＤ９０）はオーバーサンプルラー１２が９０度の位相差がある第１及び第２サンプリングクロック（ｃ０、ｃ９０）に応答して偶数比較信号（Ｄｅｄ）を二回サンプリングするによって順次に発生される。
【００５４】
上述したものと類似の方法で、第３Ｄフリップフロップ（ＤＦＦ３）は第２サンプリングクロック信号（ｃ９０）に応答して奇数比較信号（Ｄｏｄ）をラーチし、オーバーサンプルされた第１奇数出力信号（ＯＤ９０）を出力する。第４Ｄフリップフロップ（ＤＦＦ４）は第３サンプリングクロック信号（ｃ１８０）に応答して奇数比較信号（Ｄｏｄ）をラーチし、オーバーサンプルされた第２奇数出力信号（ＯＤ）を出力する。ここでオーバーサンプルされた第１及び第２奇数出力信号（ＯＤ９０、ＯＤ）は、オーバーサンプルラー１２が９０度の位相差がある第２及び第３サンプリングクロック（ｃ９０、ｃ１８０）に応答して奇数比較信号（Ｄｏｄ）を二回サンプリングすることによって順次に発生される。
【００５５】
図１０は本発明によって図４に示した位相検出器１４’の概略的なブロック図である。図１０の実施形態で、位相検出器１４’は第５、第６、第７、及び第８Ｄフリップフロップ（ＤＦＦ５、ＤＦＦ６、ＤＦＦ７、及びＤＦＦ８）とデコーダ８０で構成される。第５Ｄフリップフロップ（ＤＦＦ５）は第３サンプリングクロック信号（ｃ２７０）に応答してオーバーサンプルされた第１偶数出力信号（ＥＤ）を出力する。第６Ｄフリップフロップ（ＤＦＦ６）は第３サンプリングクロック信号（ｃ２７０）に応答してオーバーサンプルされた第２偶数出力信号（ＥＤ９０）を出力する。第７Ｄフリップフロップ（ＤＦＦ７）は第３サンプリングクロック信号（ｃ２７０）に応答してオーバーサンプルされた第１奇数出力信号（ＯＤ９０）を出力する。第８Ｄフリップフロップ（ＤＦＦ８）は第３サンプリングクロック信号（ｃ２７０）に応答してオーバーサンプルされた第２奇数出力信号（ＯＤ）を出力する。図１０の位相検出器１４’の実施形態では、オーバーサンプルされた偶数及び奇数出力信号（ＥＤ、ＥＤ９０、ＯＤ、ＯＤ９０）をサンプリングするために第３サンプリングクロック信号（ｃ２７０）を用いたが他のサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０）が用いられることもできる。また、外部端子で受信されるクロック信号を用いることもできる。
【００５６】
第５、第６、第７、及び第８Ｄフリップフロップ（ＤＦＦ５、ＤＦＦ６、ＤＦＦ７、及びＤＦＦ８）のそれぞれの出力データ信号（ｄａｔａ）はデコーダ８０に供給され、デコーダ８０はこれに応答してアップ制御信号（ｕｐ）、ダウン制御信号（ｄｎ）、及びロック制御信号（ｌｏｃｋ）の３個の制御信号を発生させる。一実施形態で、サンプリングクロック（ｃ０、ｃ９０、ｃ１８０）の位相が入力データ信号（ＩＮ）の位相よりも早ければデコーダ８０はアップ制御信号（ｕｐ）を活性化させる。サンプリングクロック（ｃ０、ｃ９０、ｃ１８０）の位相が入力データ信号（ＩＮ）の位相よりも遅ければデコーダ８０はダウン制御信号（ｄｐ）を活性化させる。そして、サンプリングクロック（ｃ０、ｃ９０、ｃ１８０）の位相と入力データ信号（ＩＮ）の位相が一致するとデコーダ８０はロック制御信号（ｌｏｃｋ）を活性化させる。
【００５７】
図１０に示したデコーダ８０の動作はアップ制御信号（ｕｐ）、ダウン制御信号（ｄｎ）、及びロック制御信号（ｌｏｃｋ）のそれぞれの発生条件を示す図１１Ａ、１１Ｂ、及び１１Ｃのタイミング図を参照して記述する。
【００５８】
例えば、入力データ信号（ＩＮ）が「０１１０」で連続的に入力されたら、イコライザ１０’、１０”または１０”’によって出力される増幅された第１偶数出力信号（ｅｄ）の有効な値は「０」であり、増幅された第２偶数出力信号（ｅｄ）の有効な値は「１」である。一方、入力データが相変らず上のようであると仮定すれば、イコライザ１０’、１０”または１０”’によって出力される増幅された第１奇数出力信号（ｏｄ）の有効な値は「１」であり、増幅された第２奇数出力信号（ｏｄ）の有効な値は「０」である。すなわち、偶数入力データ（ｅｄ）の順序は「０１」であり、奇数入力データ（ｏｄ）の順序は「１０」である。図１１Ａで第３サンプリングクロック信号（ｃ２７０）の一番目の上昇エッジでデータ信号（ｄａｔａ）は「００１１」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給されて、オーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）は同一の値（例えば、「０」）を有する。オーバーサンプルされた第１及び第２偶数出力信号（ＥＤ、ＥＤ９０）のそれぞれは同一の偶数データ（「０」の値を有する第１偶数データ（ｅｄ））からサンプルされた値なので、オーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）は同一の値を有する。また、デコーダ８０はオーバーサンプルされた第２奇数出力信号（ＯＤ）とオーバーサンプルされた第１奇数出力信号（ＯＤ９０）の値を同一の値（「１」）を有するように決める。オーバーサンプルされた第１及び第２奇数出力信号（ＯＤ９０、ＯＤ）のそれぞれは同一の奇数データ（「１」の値を有する第１奇数データ（ｏｄ））でサンプルされた値なので、オーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）は同一の値を有する。オーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）は同一の値（「０」）を有し、オーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）は同一の値（「１」）を有するのでデコーダ８０によってロック制御信号（ｌｏｃｋ）がイネーブルされる。
【００５９】
また、第３サンプリングクロック（ｃ２７０）の二番目の上昇エッジでデータ信号（ｄａｔａ）は「１１００」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給され、デコーダ８０はオーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）が同一の値（「１」）を有するように決める。オーバーサンプルされた第１及び第２偶数出力信号（ＥＤ、ＥＤ９０）のそれぞれは等しい偶数データ、すなわち、「１」の値を有する第２偶数データ（ｅｄ）でサンプルされた値なので、オーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）は同一の値を有する。また、デコーダ８０はオーバーサンプルされた第２奇数出力信号（ＯＤ）とオーバーサンプルされた第１奇数出力信号（ＯＤ９０）の値を同一の値（「０」）を有するように決める。オーバーサンプルされた第１及び第２奇数出力信号（ＯＤ９０、ＯＤ）のそれぞれは同一の奇数データ、すなわち、「０」の値を有する第２奇数データ（ｏｄ））でサンプリングされた値なので、オーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）は同一の値を有する。オーバーサンプルされた偶数出力信号（ＥＤ、ＥＤ９０）は同一の値（「１」）を有して、オーバーサンプルされた奇数出力信号（ＯＤ、ＯＤ９０）は同一の値（「０」）を有するのでデコーダ８０はロック制御信号（ｌｏｃｋ）の活性化状態をずっと維持する。すなわち、サンプリングクロック信号（ｃ０）の上昇エッジが偶数入力データ（ｅｄ）と係る適切な位置、例えば偶数入力データ（ｅｄ）の中央に位置し、サンプリングクロック信号（ｃ１８０）の上昇エッジが奇数入力データ（ｏｄ）と係る適切な位置、例えば、奇数入力データ（ｏｄ）の中央に位置することを確認する有効なデータが出力される。
【００６０】
図１１Ａの入力データとは異なり、入力データ信号（ＩＮ）に「１００１」のデータが連続的に入力されると仮定すれば、イコライザ１０’、１０”または１０”’によって出力される増幅された第１偶数出力信号（ｅｄ）の有効値は「１」であり、一方、増幅された第２偶数出力信号（ｅｄ）の有効値は「０」である。一方、入力データが相変らず上記と同一であれば、イコライザ１０’、１０”または１０”’によって出力される増幅された第１奇数出力信号（ｏｄ）の有効値は「０」であり増幅された第２奇数出力信号（ｏｄ）の有効値は「１」である。すなわち、偶数入力データ（ｅｄ）の順序は「１０」であり、奇数入力データ（ｏｄ）の順序は「０１」である。よって、図１１Ｂと係わって、第３サンプリングクロック信号（ｃ２７０）の一番目の上昇エッジで、データ信号（ｄａｔａ）の実質的な値は「１１００」の値ではなければならないが、データ信号（ｄａｔａ）は「１０００」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給され、デコーダ８０はオーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）は互いに異なるデータ値（「１」と「０」）を有するように決めて、オーバーサンプルされた第１奇数出力信号（ＯＤ９０）とオーバーサンプルされた第２奇数出力信号（ＯＤ）の値が同一の値（「０」）を有するように決める。この決定に応答して、デコーダ８０は第１サンプリングクロック信号（ｃ０）の上昇エッジが偶数データ信号（ｅｄ）の中央にさらに近付くようにするためにダウン制御信号（ｄｎ）を活性化させる。上述したようにダウン制御信号（ｄｎ）が活性化されると、タイミング調節器１８はサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０）をもっと早く活性化されるようにする。また第３サンプリングクロック信号（ｃ２７０）の二番目の上昇エッジでデータ信号（ｄａｔａ）の実質的な値は「００１１」の値を有しなければならないにもかかわらずデータ信号（ｄａｔａ）は「０１１１」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給され、デコーダ８０はオーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）は互いに異なる値（「０」と「１」）を有するように決める。また、デコーダ８０はオーバーサンプルされた第１奇数出力信号（ＯＤ９０）とオーバーサンプルされた第２奇数出力信号（ＯＤ）の値を同一の値（「１」）を有するように決める。この決定に応答して、デコーダ８０は第１サンプリングクロック信号（ｃ０）の上昇エッジが偶数データ信号（ｅｄ）の中央にさらに近付くようにダウン制御信号（ｄｎ）の活性化状態をずっと維持させる。
【００６１】
図１１Ｂで、入力データ信号（ＩＮ）に「１００１」のデータが連続的に入力されたら、イコライザ１０’、１０”または１０”’によって出力される増幅された第１偶数出力信号（ｅｄ）の有効値は「１」であり、増幅された第２偶数出力信号（ｅｄ）の値は「０」である。一方、入力データがずっと同一であれば、イコライザ１０’、１０”または１０”’によって出力される増幅された第１奇数出力信号（ｏｄ）の有効値は「０」であり、増幅された第２奇数出力信号（ｏｄ）の有効値は「１」である。すなわち、偶数入力データ（ｅｄ）の順序は「１０」であり、奇数入力データの順序は「０１」となる。よって、図１１Ｃと係わって、第３サンプリングクロック信号（ｃ２７０）の一番目の上昇エッジで、データ信号（ｄａｔａ）は実際データ信号（ｄａｔａ）の値が「１１００」にならなければならないにもかかわらず「１１１０」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給され、オーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）が同一のデータ値（「１」）を有するように決めて、オーバーサンプルされた第１奇数出力信号（ＯＤ９０）とオーバーサンプルされた第１奇数出力信号（ＯＤ）がそれぞれ互いに異なるデータ値（「１」と「０」）を有するように決める。この決定に応答して、デコーダ８０はサンプリングクロック信号（ｃ１８０）の上昇エッジが奇数データ信号（ｏｄ）の中央にさらに近付くようにアップ制御信号（ｕｐ）を活性化させる。上述したようにアップ制御信号（ｕｐ）が活性化されるとタイミング制御器１８はサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０）をさらに遅延させて活性化させる。また、第３サンプリングクロック（ｃ２７０）の二番目の上昇エッジで、データ信号（ｄａｔａ）はデータ値が「００１１」にならなければならないにもかかわらず「０００１」の値を有する。データ信号（ｄａｔａ）はデコーダ８０に供給され、オーバーサンプルされた第１偶数出力信号（ＥＤ）とオーバーサンプルされた第２偶数出力信号（ＥＤ９０）が同一のデータ値（「０」）を有するように決めて、オーバーサンプルされた第１奇数出力信号（ＯＤ９０）とオーバーサンプルされた第２奇数出力信号（ＯＤ）がそれぞれ互いに異なるデータ値（「０」と「１」）を有するように決める。この決定に応答して、デコーダ８０はサンプリングクロック信号（ｃ１８０）の上昇エッジが奇数データ信号（ｏｄ）の中央にさらに近付くようにアップ制御信号（ｕｐ）の活性化をずっと維持させる。上述したようにアップ制御信号（ｕｐ）が活性化されるとタイミング制御器１８はサンプリングクロック信号（ｃ０、ｃ９０、ｃ１８０）をさらに遅延させて活性化させる。
【００６２】
図１２は本発明による決定フィードバックイコライジング入力バッファのまた他の実施形態を示すブロック図である。図１２の実施形態で、イコライザ１０’は本発明の他の実施形態でイコライザ１０’が増幅された偶数及び奇数出力信号（ｅｄ、ｏｄ）を発生させることとは違って入力信号（ＩＮ）に応答して増幅された単一直列出力信号（ｉｎ）を発生させる。この場合は、図７に示したように単一イコライザ回路１０’だけが必要である。また、イコライジング調節器２２によって発生されたイコライジング係数制御信号（ｅｑｃｏ）によって、単一オーバーサンプルされた出力信号（ａｉｎ１）がイコライザ１０’にフィードバックされた。増幅された単一直列出力信号（ｉｎ）は信号の偶数成分に対応できる。
【００６３】
タイミング調節器１８’はクロック発生器２０によって発生される基準クロック信号（ｃ１、ｃ２、…、ｃｎ）に応答して順次に発生される複数のサンプリング出力信号（ｃｋ１、ｃｋ２、ｃｋ３、ｃｋ４）を発生する。上述した実施形態のように、サンプリングクロック信号の発生タイミングはカウンタ１６のカウント出力信号（ｃｏｕｔ）に応答してタイミング制御器１８’によって制御される。図１２の実施形態でサンプリングクロック信号（ｃｋ１、ｃｋ２、ｃｋ３、ｃｋ４）は上述した実施形態でそれぞれ９０度の位相差を有するクロック信号（ｃ０、ｃ９０、ｃ１８０、ｃ２７０）に対応される。また、第４サンプリングクロック信号（ｃｋ４）を含めてすべてのサンプリングクロック信号（ｃｋ１、ｃｋ２、ｃｋ３、ｃｋ４）はオーバーサンプルラー１２’に供給され、オーバーサンプルラー１２’はこれに応答してオーバーサンプルされた第１ないし第４出力信号（ａｉｎ１、ａｉｎ２、ａｉｎ３、ａｉｎ４）を発生させる。オーバーサンプルされた第１ないし第４出力信号（ａｉｎ１、ａｉｎ２、ａｉｎ３、ａｉｎ４）は上述した図１０の実施形態での機能と類似の機能をする位相検出器１４’に供給される。すなわち、上述したようにロック制御信号（ｌｏｃｋ）はイコライジング係数調節器２２に供給され、アップ制御信号（ｕｐ）、ダウン制御信号（ｄｎ）はイコライジング係数調節器２２及びカウンタ１６に供給される。
【００６４】
上述した図４の実施形態では、偶数及び奇数ブランチを用いてデータをインタリーブ（ｉｎｔｅｒｌｅａｖｅ）するダブルデータレート（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）接近方法を用いたが、入力バッファ回路の処理能力に比べて入力データレートがもっと低いので、タイムインターリビング接近法（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ  ａｐｐｒｏａｃｈ）は要求されない。図１２の実施形態は、このような仮定の下で具現された。よって、図１２の実施形態のような単一入力ブランチはハードウェアの構成を単純化させ、消費される回路構成と製造費用を節減できるメリットがある。
【００６５】
上述の方法で、決定フィードバックイコライジング入力バッファはタイミングエラーと電圧エラーの十分な補償を提供する。すなわち、イコライザで可変イコライジング係数（β）を用いることで動作条件の範囲を脱するタイミングエラーと電圧エラーが補償される。これによって、信号の信頼性の増加と内部回路間の伝送率をさらに高めることができる。
【００６６】
本発明はメモリ装置とメモリシステムを含むすべての種類の集積回路に適用が可能である。メモリ装置の実施形態で、メモリ装置は複数のアドレス可能なメモリセルを含み、各セルはデータ保存要素を含む。デコーダは外部ソースからアドレスを受信し、メモリセルの中からどれか一つに近付くためにロウ信号とカラム信号を発生させる。決定フィードバック入力バッファはチップ外部のソースから伝送された信号を受信するためにメモリ装置に用いられることができる。
【００６７】
図１３は本発明によるメモリシステムのブロック図である。メモリシステムは命令信号（ＣＯＭ）とアドレス信号（ＢＡ（バンクアドレス）及びＡＤＤ）を発生するメモリ制御器１００とメモリモジュール３００を含む。メモリモジュール３００は複数のメモリ装置（３００−１、３００−２、…、３００−ｎ）で構成され、命令信号（ＣＯＭ）とアドレス信号（ＢＡ、ＡＤＤ）を受信し、これに応答してメモリ装置（３００−１、３００−２、…、３００−ｎ）にデータ（Ｄｉｎ）をライトしたりメモリ装置（３００−１、３００−２、…、３００−ｎ）からデータ（Ｄｏｕｔ）をリードする。本発明による決定フィードバックイコライジング入力バッファはチップ外部のソースから伝送されたデータを受信するためにメモリ装置に用いられることができる。
【００６８】
上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００６９】
【図１】シンボル間干渉によって発生するタイミングエラーと電圧エラーの影響を示す波形図である。
【図２】従来の決定フィードバックイコライジング入力バッファを示すブロック図である。
【図３】図２に示した従来の決定フィードバックイコライジング入力バッファでイコライザの詳細な構成を示す図である。
【図４】本発明による決定フィードバックイコライジング入力バッファを示すブロック図である。
【図５】本発明によって図４に示すイコライジング調節器のブロック図である。
【図６】本発明によって図４に示すイコライザのブロック図である。
【図７Ａ】本発明によって図４に示すイコライザの偶数及び奇数の構成部分を詳細に示す回路図である。
【図７Ｂ】本発明によって図４に示すイコライザの偶数及び奇数の構成部分を詳細に示す回路図である。
【図８】本発明によって図４に示すイコライザの他の実施形態を示す回路図である。
【図９】本発明によって図４に示すオーバーサンプルラーの構成を示すブロック図である。
【図１０】本発明によって図４に示す位相検出器の構成を示すブロック図である。
【図１１Ａ】本発明によってロック制御信号、ダウン信号、及びアップ信号が発生される条件を示すタイミング図である。
【図１１Ｂ】本発明によってロック制御信号、ダウン信号、及びアップ信号が発生される条件を示すタイミング図である。
【図１１Ｃ】本発明によってロック制御信号、ダウン信号、及びアップ信号が発生される条件を示すタイミング図である。
【図１２】本発明による決定フィードバックイコライジング入力バッファのまた他の実施形態を示すブロック図である。
【図１３】本発明によるメモリシステムのブロック図である。
【符号の説明】
【００７０】
１０、１０’、１０”’：イコライザ
１２、１２’：オーバーサンプルラー
１４、１４’：位相検出器
１６：カウンタ
１８、１８’：タイミング調節器
２０：クロック発生器
２２：イコライジング調節器
３０：イコライジング調節信号発生器
３２：カウンタ
４０：イコライジング係数調節器
４２、４６：第１及び第２乗算器
４４、４８：第１及び第２差動増幅器
６０：電圧調節器
７０、７２：第１及び第２比較器
８０：デコーダ
１００：メモリ制御器
３００：メモリモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005341582.tif 000007
【図６】
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【図７Ａ】
2005341582.tif 000009
【図７Ｂ】
2005341582.tif 000010
【図８】
2005341582.tif 000011
【図９】
2005341582.tif 000012
【図１０】
2005341582.tif 000013
【図１１Ａ】
2005341582.tif 000014
【図１１Ｂ】
2005341582.tif 000015
【図１１Ｃ】
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【図１２】
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【図１３】
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