(57)【要約】【課題】半導体装置のスクリーニング方法において、潜在的欠陥を顕在化させるためのバーンインに要する時間を短縮する。【解決手段】シリコンウエハ１００の表面に、ゲート絶縁膜１０２及び導電膜１０４を順次成膜し、構造体１０６を形成する。この構造体に対して、一方の電位になる第１電圧印加用端子１１０をウエハ裏面に接触させ、かつ一方の電位とは異なる他方の電位になる第２電圧印加用端子１１２を導電膜表面に接触させることにより、ストレス電圧を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ストレス電圧を印加して潜在的欠陥を顕在化させる工程を含む半導体装置のスクリーニング方法において、
ウエハの表面にゲート絶縁膜を成膜して、次いで前記ゲート絶縁膜上に導電膜を成膜することにより、前記ウエハ、ゲート絶縁膜及び導電膜を具える構造体を形成し、
前記構造体に対して、電圧印加用電源の第１電極端子に接続された第１電圧印加用端子をウエハ裏面に接触させ、かつ前記電圧印加用電源の前記第１電極端子とは異なる電位の第２電極端子に接続された第２電圧印加用端子を前記導電膜表面に接触させることにより、ストレス電圧を印加する
ことを特徴とする半導体装置のスクリーニング方法。
【請求項２】
請求項１に記載の半導体装置のスクリーニング方法において、
前記ゲート絶縁膜及び前記導電膜をエッチングすることにより複数の分画領域に分離し、
前記構造体に対するストレス電圧の印加を複数の前記分画領域に対してそれぞれ行う
ことを特徴とする半導体装置のスクリーニング方法。
【請求項３】
請求項２に記載の半導体装置のスクリーニング方法において、
複数の前記分画領域に対するストレス電圧の印加を、１つの分画領域に対して、順次に、個別に行うことを特徴とする半導体装置のスクリーニング方法。
【請求項４】
請求項２に記載の半導体装置のスクリーニング方法において、
複数の前記分画領域に対するストレス電圧の印加を、複数の前記分画領域に対して同時に行うことを特徴とする半導体装置のスクリーニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置のスクリーニング方法、特にストレス電圧印加を行う半導体装置のスクリーニング方法に関するものである。
【背景技術】
【０００２】
従来、ゲート酸化膜や半導体層中に形成されたＰＮ接合などに依存する初期欠陥のスクリーニングは、ウエハプロセスが完了した半導体チップ及びパッケージングされた半導体装置に対して実施されている。半導体チップに対してのスクリーニングは、半導体チップ上に形成されたボンディングパット部に端子接触用の針を接触させることにより、ストレス電圧を印加している。また、パッケージングされた半導体装置に対しては、ソケットを介して、外部リード端子にストレス電圧を印加させている。これらのストレス電圧の印加に際しては、ＬＳＩテスターやバーンイン装置などの精密な装置が用いられている。
【０００３】
そして、ストレス電圧の印加によって潜在的欠陥が顕在化されることにより、後の不良品のチェックによって、初期欠陥をもつ半導体装置が取り除かれ、出荷後の初期故障率を減少させている。
【０００４】
特許文献１では、ウエハプロセスが完了した半導体チップに対して、ファンクションテスト（実際にロジックパターン、メモリパターンを動作させて出力されたデータに間違いがないか否かをチェックするテスト）を行う前にストレス電圧を印加することにより、パッケージングされた半導体装置のバーンインを従来よりも短時間で行う方法が提案されている。
【特許文献１】特開平６−２９３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の電圧印加の方法において、ウエハプロセスが完了した半導体チップ及びパッケージングされた半導体装置に実施されるスクリーニングは、半導体装置内の全ての素子にストレス電圧を印加させるため、回路機能の動作によるストレス印加を行う必要がある。特に、ウエハプロセスが完了した半導体チップ及びパッケージングされた半導体装置に複雑な回路構成が含まれていると、回路の動作タイミングのずれ等から、半導体装置のすべての領域にストレス電圧を印加するには、長時間のスクリーニングを要することになる。また、電圧を印加するためには、半導体チップのボンディングパット部に端子接触用の針を精度良く接触する必要がある。同様に、パッケージングされた半導体装置については、ソケットを介して外部リード端子にストレス電圧を印加することになる。そのため、高価な設備費用がかかるＬＳＩテスターやバーンイン装置を長時間用いなければいけないという問題点があった。
【０００６】
よって、このような高価な装置を用いた、潜在的欠陥を顕在化させるために行うストレス電圧の印加に要する時間を短縮する半導体装置のスクリーニング方法が望まれていた。
【課題を解決するための手段】
【０００７】
この発明の半導体装置のスクリーニング方法は、ストレス電圧を印加して潜在的欠陥を顕在化させる工程を含む半導体装置のスクリーニング方法であって、先ず、ウエハの表面にゲート絶縁膜を成膜して、次いでゲート絶縁膜上に導電膜を成膜することにより、ウエハと、ゲート絶縁膜と、導電膜とを含む積層構造体を形成する。次に、この構造体に対して、電圧印加用電源の第１電極端子に接続された第１電圧印加用端子をウエハ裏面に接触させ、かつ電圧印加用電源の第１電極端子とは異なる電位の第２電極端子に接続された第２電圧印加用端子を導電膜表面に接触させることにより、ストレス電圧を印加する。
【０００８】
導電膜は、後のウエハプロセス中に、パターニングされてゲート電極にされるものである。
【発明の効果】
【０００９】
この発明の半導体装置のスクリーニング方法によれば、ウエハプロセス中に、ストレス電圧の印加を行って、潜在的欠陥を顕在化させている。よって、後の工程で行うＬＳＩテスターやバーンイン装置のような精密で高価な機器を用いたバーンインを長時間行う必要がない。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明を実施するための最良の形態について説明する。
【００１１】
＜第１の実施の形態＞
図１（Ａ）は、第１の実施の形態のスクリーニング方法により構造体に対してストレス電圧を印加する方法を説明するための概略図である。
【００１２】
第１の実施の形態では、ウエハとしてシリコンウエハ１００を用いる。このシリコンウエハ１００の表面に、ゲート絶縁膜１０２を成膜する。ここでは、例えば、熱酸化によりシリコン酸化膜を形成する。次いで、このゲート絶縁膜１０２上に、導電膜１０４を成膜する。ここでは、導電膜１０４としてポリシリコン膜１０４を成膜する。これにより、シリコンウエハ１００、ゲート絶縁膜１０２及び導電膜１０４によって構成された構造体１０６が形成される。この導電膜１０４は、ウエハプロセス中のストレス電圧印加より後の工程でパターニングされることにより、ゲート電極となる。
【００１３】
次に、構造体１０６に対して、電圧印加用電源１０８の第１電極端子に接続された第１電圧印加用端子１１０をウエハ裏面に接触させ、かつ電圧印加用電源１０８の第１電極端子と異なる電位の第２電極端子に接続された第２電圧印加用端子１１２を導電膜表面に対して接触させることによりストレス電圧を印加する。
【００１４】
第１電圧印加用端子１１０側の第１電極端子の電位すなわち一方の電位を電源電位Ｖｃｃとし、及び第２電圧印加用端子１１２側の第２電極端子の電位すなわち他方の電位を基準電位Ｖｓｓとすると、このＶｃｃとＶｓｓとの電位差がストレス電圧となる。
【００１５】
ストレス電圧は、半導体装置を使用する際に用いる電圧（使用電圧）よりも絶対値が大きい電圧である。例えば使用電圧が＋３Ｖの場合、ストレス電圧は＋５Ｖ程度に設定すると好適である。
【００１６】
また、ストレス電圧をかけるさいの温度は、８５℃或いは１２５℃といった温度にすると好適である。この温度は、一般にバーンインに用いられる温度である。バーンインを行う装置では、端子部分の熱に対する耐性等の問題から、一般に１２５℃程度の温度が上限となっているが、この発明のスクリーニング方法では、電圧印加用端子に複雑な構造を必要としないので、熱的な耐性が高くなり、従って、より高温でストレス電圧をかけることも可能になる。１２５℃よりも高い温度でストレス電圧をかけると、潜在的欠陥を顕在化させる時間が短縮できるので、ストレス電圧を印加する時間を短縮することができる。
【００１７】
ここで、第２電圧印加用端子１１２は、複数配設しても良い。電界分布の影響から電圧印加用端子が接する部分から離れるほど電位が小さくなる可能性があるため、複数の電圧印加用端子を用いてストレス電圧の印加を行えば、より均一に電圧をかけることができる。図１（Ａ）では、第２電圧印加用端子１１２が複数個（図中では５個）並列に配設された例を示している。
【００１８】
図１（Ｂ）は、第１電圧印加用端子１１０を支持部１１０ａで構成した例を表した概略図である。構造体１０６及び支持部１１０ａは断面で示している。シリコンウエハ１００の裏面に接触させる第１電圧印加用端子１１０は、複数の第１電圧印加用端子で構成することも可能である。しかしながら、図１（Ｂ）で示したように、シリコンウエハ１００を固定するための支持部１１０ａを電圧印加用端子として兼用すれば、１つの第１電圧印加用端子で構成できる。この場合、ウシリコンウエハ１００を固定するための支持部１１０ａの他に第１電圧印加用端子を別に用意する必要がなく、好適である（図１（Ｂ））。また、ウエハの裏面の広い範囲に電圧印加用端子が接することになるので、電界分布がより均一になり、ストレス電圧の印加もより均一に行うことが可能である。
【００１９】
このようにして、ウエハプロセス中にストレス電圧を印加することにより、潜在的欠陥が顕在化される。よって、ウエハプロセス終了後の半導体チップのチェック過程において、早い段階で不良品がチェックできる。また、バーンインについても、一度ストレス電圧をかけているため、例えば、出荷する半導体装置の初期故障率を従来のスクリーニング方法と同じに設定する場合には、バーンインを行う時間を非常に短くすることができる。
【００２０】
ゲート絶縁膜を表面に成膜するシリコンウエハ１００には、素子分離領域（ＬＯＣＯＳ（Local oxidation）或いはＳＴＩ（Shallow Trench Isolation）酸化膜）、ウエル領域等が形成されていてもよい。
【００２１】
この実施の形態では、一例として、ウエハにシリコンウエハを用いているが、化合物半導体、例えばＧａＡｓ系のウエハを用いても好適である。
【００２２】
この発明のスクリーニング方法によれば、ウエハプロセス中に、ストレス電圧の印加を行って、潜在的欠陥を顕在化させている。よって、後の工程で行うＬＳＩテスターやバーンイン装置のような精密で高価な機器を用いたバーンインを長時間行う必要がない。
【００２３】
＜第２の実施の形態＞
第２の実施の形態では、第１の実施の形態で形成したゲート絶縁膜と、ゲート電極となる導電層を、ホトリソ・エッチング技術により分画溝を形成して複数の分画領域に分割する。そして、構造体へのストレス電圧の印加は、個々の分画領域に対して行う。第２の実施の形態の説明において、第１の実施の形態と重複する説明については、その詳細を省略することがある。
【００２４】
シリコンウエハ１００に対して、第１の実施の形態と同様に、ゲート絶縁膜１０２及び導電膜１０４を成膜することにより構造体１０６を形成する。
【００２５】
次に、公知のホトリソ・エッチング技術により、ゲート絶縁膜１０２及び導電膜１０４をエッチングし、分画溝１１６を形成する。ゲート絶縁膜１０２及び導電膜１０４を複数の分画領域１１４ａ〜１１４ｆに分割する。一つの分画領域は、ゲート絶縁膜と導電膜から形成されている。この実施の形態では、ウエハ表面側から見て、互いに平行な５本の直線状の分画溝１１６を形成することにより、６つの分画領域１１４ａ〜１１４ｆを形成している。この分画溝１１６の形成パターンは、平行な直線状に限られない。後のプロセスで形成されるゲート電極を切断しないパターンで形成することが望ましい分画溝１１６の好適な決定方法については後述する。
【００２６】
次に、分画領域１１４ａ〜１１４ｆに対して、ストレス電圧の印加を行う。それぞれの分画領域に対して、個別にストレス電圧を印加する。例えば、まず、シリコンウエハ１００裏面に電圧印加用電源に接続された第１電圧印加用端子１１０を接触させ、かつ、分画領域１１４ａの表面すなわち導電層１０４ａの表面に、電圧印加用電源に接続された第２電圧印加用端子を接触させることによりストレス電圧を印加する。同様に、電圧印加用電源に接続された第１及び第２電圧印加用端子１１２を用いて、順次、分画領域１１４ｂ〜１１４ｆに対してストレス電圧の印加を行う。ストレス電圧の大きさやストレス電圧を印加するときの温度条件は、第１の実施の形態と同様である。
【００２７】
このように、分画領域１１４ａ〜１１４ｆに対してストレス電圧の印加を行えば、ウエハの一部分に欠陥が既に存在していた場合でも、ストレス電圧をウエハ全体に印加することができる。また、分画領域ごとにストレス電圧の大きさを設定できるので、一部分の領域に他の領域と異なるストレス電圧をかけたい場合にも効果的である。
【００２８】
ストレス電圧の印加は、複数の分割領域に対して同時に行っても良い。その場合には、同時にストレス電圧を印加する分画領域の個数分だけ電圧印加用電源及び第２電源電圧端子を用意する。
【００２９】
図２（Ｂ）は、２つの分画領域に同時にストレス電圧を印加する方法を説明するための概略図である。図２（Ａ）の構造体の分画領域１１４ａ及び１１４ｂを含む部分を拡大してある。ここでは、分画領域１１４ａ及び１１４ｂに同時にストレス電圧を印加するために、２つの電圧印加用電源１０８を用いる。第１電圧印加用端子は、同時にストレス電圧を印加する分画領域の個数だけ用意しても良いが、ＶｓｓがＧＮＤ（接地電位）となる場合には、第１電圧印加用端子を共通に用いることができるので、１つの第１電圧印加用端子に複数の電圧印加用電源を接続して用いてもよい。
【００３０】
このように、複数の電圧印加用電源１０８及び複数の第２電源電圧端子１１２を用いてストレス電圧の印加を行えば、複数の分画領域１１４に対して同時にストレス電圧を印加することができるので、ストレス電圧の印加時間を短くすることができる。
【００３１】
次に、分画溝１１６の形成パターンについて説明する。この実施の形態では、分画溝１１６は、ウエハの上面側から見て平行な直線状に設けられている。
【００３２】
この分画溝１１６は、ゲート絶縁膜１０２及び導電膜１０４をエッチングすることにより形成されるので、ウエハ上に設計される半導体チップのゲート電極形成領域にはかからないことが望ましい。そのためには、ウエハ上に形成した半導体チップを個々の半導体チップに切断するさいのスクライビングラインを利用すると良い。
【００３３】
図３は、分画溝１１６の形成パターンの決定方法を説明するための図である。ウエハ表面を上側からみた概略的な平面図であり、ウエハ表面にスクライビングライン１１８が碁盤の目状に示されている。このスクライビングライン１１８によって囲まれた領域が、半導体チップ１２０となる。スクライビングライン１１８は、このライン上を切断して個々の半導体チップ１２０を形成するための領域であるから、この上にゲート電極が形成されることはない。よって、このスクライビングライン１１８上に、分画溝形成予定領域１２２を設定しておけば、ゲート電極を分画溝１１６で切断してしまうことがない。図３では、このスクライビングライン１１８のうち、分画溝形成予定領域１２２となるスクライビングライン１１８の延長線上に破線を表して示している。よって、この実施の形態の場合、５本の平行なスクライビングライン１１８を分画溝形成予定領域１２２とし、この分画溝形成予定領域１２２に分画溝１１６を形成すれば、分画領域１１４ａ〜１１４ｆをゲート電極を切断してしまうことなく形成できる。一つの分画領域には、複数の半導体チップが内包されることから、複数の半導体チップに対して同時にストレス電圧を印加することができる。
【産業上の利用可能性】
【００３４】
半導体装置の信頼性を高めるためのスクリーニングに適用できる。
【図面の簡単な説明】
【００３５】
【図１】第１の実施の形態のスクリーニング方法を説明するための図である。
【図２】第２の実施の形態のスクリーニング方法を説明するための図である。
【図３】第２の実施の形態の分画溝の形成パターンを説明するための図である。
【符号の説明】
【００３６】
１００：シリコンウエハ
１０２、１０２ａ−ｆ：ゲート絶縁膜
１０４、１０４ａ−ｆ：導電膜
１０６：構造体
１０８：電圧印加用電源
１１０：第１電圧印加用端子
１１２：第２電圧印加用端子
１１４ａ−ｆ：分画領域
１１６：分画溝
１１８：スクライビングライン
１２０：半導体チップ
１２２：分画溝形成予定領域
【図１】
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【図２】
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【図３】
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