(57)【要約】【課題】リセスゲート及びプレーナーゲート電極を同時に形成することができるメモリ素子の製造方法を提供する。【解決手段】半導体基板のセル領域Ａ内にリセスゲートホールを形成する段階と、リセスゲートホール及び周辺回路領域Ｂ内にゲート酸化膜３５を形成する段階と、ゲート酸化膜３５上にゲート層４０、４５を形成し、セル領域内にリセスされたセルゲート構造物、周辺回路領域内にプレーナーセルゲート構造物を形成する段階と、を有する。【選択図】図５
2005039270.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、
前記半導体基板の前記セル領域内にリセスゲートホールを形成する段階と、
前記リセスゲートホール及び前記周辺回路領域内にゲート酸化膜を形成する段階と、
前記セル領域及び前記周辺回路領域内に形成された前記ゲート酸化膜上にゲート層を形成する段階と、
前記セル領域内にリセスされたセルゲート構造物及び前記周辺回路領域内にプレーナーセルゲート構造物を形成するために、前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、を含むことを特徴とするメモリ素子の製造方法。
【請求項２】
前記セル領域内の前記セルゲート構造物及び前記周辺回路領域の前記プレーナーセルゲート構造物上に同時にスペーサ構造物を形成する段階を更に具備することを特徴とする請求項１記載のメモリ素子の製造方法。
【請求項３】
前記リセスゲートホールを形成する段階前に、
前記半導体基板のセル領域及び前記周辺回路領域内にパッド酸化膜、エッチング阻止層、及び保護酸化膜を順次形成する段階を更に具備することを特徴とする請求項１記載のメモリ素子の製造方法。
【請求項４】
前記周辺回路領域内の前記保護酸化膜、前記エッチング阻止層、及び前記パッド酸化膜をエッチングする段階を更に具備することを特徴とする請求項３記載のメモリ素子の製造方法。
【請求項５】
前記セル領域内の前記セルゲート構造物及び前記周辺回路領域内の前記プレーナーセルゲート構造物上にスペーサ構造物を形成する段階を更に具備し、
前記エッチング段階は、前記スペーサ構造物を形成する段階以後に行われることを特徴とする請求項４記載のメモリ素子の製造方法。
【請求項６】
前記半導体基板の周辺回路領域内にコバルトシリサイド層を形成する段階を更に具備することを特徴とする請求項１記載のメモリ素子の製造方法。
【請求項７】
半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、
前記半導体基板の前記セル領域及び前記周辺回路領域内にリセスゲートホールを形成する段階と、
前記リセスゲートホール内にゲート酸化膜を形成する段階と、
前記セル領域及び前記周辺回路領域内の前記ゲート酸化膜上にゲート層を形成する段階と、
前記セル領域及び前記周辺回路領域内にリセスされたセルゲート構造物を形成するために、前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、を含むことを特徴とするメモリ素子の製造方法。
【請求項８】
前記セル領域及び前記周辺回路領域内の前記セルゲート構造物上に同時にスペーサ構造物を形成する段階を更に具備することを特徴とする請求項７記載のメモリ素子の製造方法。
【請求項９】
前記リセスゲートホールを形成する段階前に、
前記半導体基板の前記セル領域及び前記周辺回路領域内にパッド酸化膜、エッチング阻止層、及び保護酸化膜を順次形成する段階を更に具備することを特徴とする請求項７記載のメモリ素子の製造方法。
【請求項１０】
前記保護酸化膜、前記エッチング阻止層、及び前記パッド酸化膜をエッチングする段階を更に具備することを特徴とする請求項９記載のメモリ素子の製造方法。
【請求項１１】
前記セル領域及び前記周辺回路領域内のセルゲート構造物上にスペーサ構造物を形成する段階を更に具備し、
前記エッチング段階は、前記スペーサ構造物を形成する段階以後に行われることを特徴とする請求項１０記載のメモリ素子の製造方法。
【請求項１２】
半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、
前記半導体基板上に犠牲層を形成する段階と、
前記セル領域上の前記犠牲層内に一連の第１ゲートパターンを形成する段階と、
前記周辺回路領域上の前記犠牲層内にゲート形成ホールを形成する段階と、
前記一連の第１ゲートパターンを用いて前記半導体基板の前記セル領域内にリセスゲートホールを形成する段階と、
前記リセスゲートホール及び前記ゲート形成ホール内にゲート酸化膜を形成する段階と、
前記セル領域及び前記周辺回路領域内の前記ゲート酸化膜上にゲート層を形成する段階と、
前記周辺回路領域のセルゲート構造物及び前記セル領域のリセスされたセルゲート構造物を形成するために、前記犠牲層を除去する段階と、を含むことを特徴とするメモリ素子の製造方法。
【請求項１３】
前記セル領域のリセスされた前記セルゲート構造物及び前記周辺回路領域内の前記セルゲート構造物上に同時にスペーサ構造物を形成する段階を更に具備することを特徴とする請求項１２記載のメモリ素子の製造方法。
【請求項１４】
メモリセル領域と周辺回路領域とに分けられた基板と、
前記メモリセル領域内に形成されたリセスされたゲートを含む複数個のメモリセルと、
前記周辺回路領域内に存在し、ソース領域とドレーン領域との間に形成されたチャンネル領域、前記チャンネル領域上に配置されたゲート構造物、及び前記ソース及びドレーン領域上に形成された抵抗減少層を含む少なくとも一つのトランジスタと、を具備することを特徴とするメモリ素子。
【請求項１５】
前記抵抗減少層は、コバルトを含むことを特徴とする請求項１４記載のメモリ素子。
【請求項１６】
前記抵抗減少層は、コバルト−シリコン物質を含むことを特徴とする請求項１５記載のメモリ素子。
【請求項１７】
前記ソース及びドレーン領域と前記抵抗減少層との間に露出されたシリコンエピタキシャル層を更に具備することを特徴とする請求項１４記載のメモリ素子。
【請求項１８】
前記シリコンエピタキシャル層は、選択的エピタキシャル成長方法により形成されることを特徴とする請求項１７記載のメモリ素子。
【請求項１９】
基板上にメモリセル領域及び周辺回路領域を含むメモリ素子を製造する方法において、
前記メモリセル領域内の複数個のメモリセル及び前記周辺回路領域内の複数個のトランジスタの範囲を限定する孤立構造物を成長させる段階と、
前記メモリセル領域及び前記周辺回路領域を含む前記基板上にパッド酸化膜を形成する段階と、
前記パッド酸化膜上にエッチング阻止層を形成する段階と、
前記パッド酸化膜上に保護酸化膜を形成する段階と、
前記保護酸化膜上にフォトレジスト層を塗布する段階と、
前記メモリセル領域内のフォトレジスト層にリセスマスクを形成する段階と、
複数個のリセスされたゲートホールを形成するために、前記リセスマスクを用いて前記メモリセル領域内の基板のエッチングする段階と、
前記保護酸化膜、パッド酸化膜、及びエッチング阻止層を除去する段階と、
前記メモリセル領域の複数個のリセスされたゲートホールの内面を含む前記メモリセル領域及び前記周辺回路領域上にゲート酸化膜を形成する段階と、
複数個のリセスされたゲートホールを含む前記ゲート酸化膜上にゲート層を形成する段階と、
前記複数個のメモリセルのためのリセスされたゲート及び前記周辺回路領域内の複数個のトランジスタのためのプレーナーゲートを同時に形成する段階と、を含むことを特徴とするメモリ素子の製造方法。
【請求項２０】
前記メモリセル領域内の基板素子分離領域にイオン注入する段階を更に具備することを特徴とする請求項１９記載のメモリ素子の製造方法。
【請求項２１】
前記複数個のメモリセル内にしきいイオン注入する段階を更に具備することを特徴とする請求項１９記載のメモリ素子の製造方法。
【請求項２２】
前記複数個のメモリセル内にソース／ドレーンイオン注入する段階を更に具備することを特徴とする請求項１９記載のメモリ素子の製造方法。
【請求項２３】
前記複数個のメモリセル及び前記周辺回路領域の複数個のトランジスタ上に同時にスペーサを形成する段階を更に具備することを特徴とする請求項１９記載のメモリ素子の製造方法。
【請求項２４】
前記複数個のメモリセル上にスペーサを形成した後、
前記周辺回路領域のトランジスタ上にコバルトシリサイド層を形成する段階を更に具備することを特徴とする請求項２３記載のメモリ素子の製造方法。
【請求項２５】
前記保護酸化膜、パッド酸化膜、及びエッチング阻止層は、前記周辺回路領域でのみ除去され、前記コバルトシリサイド層を形成する段階は、
前記周辺回路領域の露出された半導体基板上に、シリコンエピタキシャル層を形成する段階と、
前記シリコンエピタキシャル層上にコバルト層を形成する段階と、
前記シリコンエピタキシャル層と前記コバルト層を反応させて前記コバルトシリサイド層を形成する段階と、を更に具備することを特徴とする請求項２４記載のメモリ素子の製造方法。
【請求項２６】
セル領域と周辺回路領域とに分けられた基板と、
セル領域内に形成され、それぞれリセスされたゲート構造物を有する複数個のメモリセルと、
前記周辺回路領域内に存在し、それぞれリセスされたゲート構造物を有する複数個のトランジスタと、を含むことを特徴とするメモリ素子。
【請求項２７】
前記セル領域内のメモリセルのゲート及び前記周辺回路領域内のセルのゲートは、同時に形成されることを特徴とする請求項２６記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子およびその製造方法に関し、より詳細には、リセスされたゲート及びプレーナーゲート電極を有するＤＲＡＭセルの製造方法に関するものである。
【背景技術】
【０００２】
ＵＬＳＩ（Ｕｌｔｒａ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ）回路のような集積回路は、１０億個以上のトランジスタを含むことができる。一般に、ＵＬＳＩ回路はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程により形成された複数のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）で形成されている。
【０００３】
それぞれのＭＯＳＦＥＴは、半導体基板のチャンネル領域上に形成されたドレーン領域とソース領域との間に沿って伸張されたゲート電極を含む。素子の密度及び集積回路の動作速度を向上させるために、回路内に形成されるトランジスタのサイズは縮小されなければならない。しかし、素子のサイズが減少しながら、数マイクロサイズのＭＯＳトランジスタを形成するためには、解決すべき多くの技術的な困難性がある。ＭＯＳトランジスタが狭くなって、即ち、前記ＭＯＳトランジスタのチャンネル長が減少するため、ジャンクションの漏洩電流、ソース／ドレーン降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）及びデータ維持（ｒｅｔｅｎｔｉｏｎ）時間のような問題点が現われた。
【０００４】
ＵＬＳＩ回路の物理的数値を減少させることができる一つの方法は、リセスされたゲート又は半導体基板に形成されたグルーブに埋められたゲート電極を含むトレンチ型のトランジスタを形成することである。前記形態のトランジスタは、半導体基板に拡張されたゲートを含むことにより、有効チャンネル長（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）を効果的に延長させることにより、短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）を減少させる。一例として、図１に図示されたように、特許文献１には、一般なトランジスタ１０１及びリセスされたゲートトランジスタ１０２を含む結合ＵＬＳＩ（ｃｏｍｂｉｎｅｄ  ＵＬＳＩ）回路の一部が開示されている。しかし、リセスされないゲートトランジスタを含むＵＬＳＩ回路にリセスされたゲートトランジスタを効果的に形成することは難しいことである。
【特許文献１】米国特許第６，０６３，６６９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の第１目的は、リセスされたゲート及びプレーナーゲート電極を同時に形成することができる半導体メモリ素子の製造方法を提供することにある。
【０００６】
本発明の第２目的は、チャンネル長を確保して素子の特性が向上された半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００７】
前記第１目的を達成するための本発明の一実施例によるメモリ素子の製造方法は、半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を製造する方法において、前記半導体基板の前記セル領域内にリセスゲートホールを形成する段階と、前記リセスゲートホール及び前記周辺回路領域内にゲート酸化膜を形成する段階と、前記セル領域及び前記周辺回路領域内に形成された前記ゲート酸化膜上にゲート層を形成する段階と、前記セル領域内にリセスされたセルゲート構造物及び前記周辺回路領域内にプレーナーセルゲート構造物を形成するために、前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、を含む。
【０００８】
前記第１目的を達成するための本発明の他の実施例によると、メモリ素子の製造方法は、半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を形成する方法において、前記半導体基板のセル領域及び周辺回路領域内にリセスゲートホールを形成する段階と、前記リセスゲートホール内にゲート酸化膜を形成する段階と、前記セル領域及び周辺回路領域内のゲート酸化膜上にゲート層を形成する段階と、前記セル領域及び周辺回路領域内にリセスされたセルゲート構造物を形成するために、前記ゲート層及び前記ゲート酸化膜を同時にパターニングする段階と、を含む。
【０００９】
前記第１目的を達成するための本発明の他の実施例によるメモリ素子の製造方法は、半導体基板にセル領域及び前記セル領域と分離された周辺回路領域を含むメモリ素子を形成する方法において、前記半導体基板上に犠牲層を形成する段階と、前記セル領域上の犠牲層内に一連の第１ゲートパターンを形成する段階と、前記周辺回路領域上の犠牲層内にゲート形成ホールを形成する段階と、前記一連の第１ゲートパターンを用いて基板のセル領域内にリセスゲートホールを形成する段階と、前記リセスされたゲートホール及び前記ゲート形成ホール内にゲート酸化膜を形成する段階と、前記セル領域及び周辺回路領域内のゲート酸化膜上にゲート層を形成する段階と、前記周辺回路領域のセルゲート構造物及び前記セル領域のリセスされたセルゲート構造物を形成するために、前記犠牲層を除去する段階と、を含む。
【００１０】
前記第２目的を達成するための本発明の他の実施例によるメモリ素子は、メモリセル領域と周辺回路領域とに分けられた基板と、前記メモリセル領域内に形成されたリセスされたゲートを含む複数個のメモリセルと、前記周辺回路領域内に存在し、ソース領域とドレーン領域との間に形成されたチャンネル領域、前記チャンネル領域上に配置されたゲート構造物、及び前記ソース及びドレーン領域上に形成された抵抗減少層を含む少なくとも一つのトランジスタと、を具備する。
【００１１】
より詳細に前記第１目的を達成するための本発明は、メモリセル領域及び周辺回路領域を含む基板上にメモリ素子を形成する方法において、前記メモリセル領域内の複数個のメモリセル及び前記周辺回路領域内の複数個のトランジスタの範囲を限定する孤立構造物を成長させる段階と、前記メモリセル領域及び周辺回路領域を含む前記基板上にパッド酸化膜を形成する段階と、前記パッド酸化膜上にエッチング阻止層を形成する段階と、前記パッド酸化膜上に保護酸化膜を形成する段階と、前記保護酸化膜上にフォトレジスト層を塗布する段階と、前記メモリセル領域内のフォトレジスト層にリセスマスクを形成する段階と、複数個のリセスされたゲートホールを形成するために、前記リセスマスクを用いて前記メモリセル領域内の基板のエッチングする段階と、前記保護酸化膜、パッド酸化膜、及びエッチング阻止層を除去する段階と、前記メモリセル領域の複数個のリセスされたゲートホールの内面を含む前記メモリセル領域及び前記周辺回路領域上にゲート酸化膜を形成する段階と、複数個のリセスされたゲートホールを含む前記ゲート酸化膜上にゲート層を形成する段階と、前記複数個のメモリセルのためのリセスされたゲート及び前記周辺回路領域内の複数個のトランジスタのためのプレーナーゲートを同時に形成する段階と、を含むメモリ素子の製造方法を提供する。
【００１２】
又、前記第２目的を達成するための本発明の他の実施例によるメモリ素子は、セル領域と周辺回路領域とに分けられた基板と、セル領域内に形成され、それぞれリセスされたゲート構造物を有する複数個のメモリセルと、前記周辺回路領域内に存在し、それぞれリセスされたゲート構造物を有する複数個のトランジスタと、を含む。
【発明を実施するための最良の形態】
【００１３】
以下では、添付図面を参照して本発明の好ましい実施例を詳細に説明する。
【００１４】
本発明の実施例は、有効チャンネル長（ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）を増加させ、チャンネルドーズ量を減少させ、ジャンクション漏洩電流特性及び一つの基板上に少なくとも二種類のトランジスタを含むメモリ素子のデータ維持時間を向上させる。この際、前記トランジスタは、リセスされたゲートを有するトランジスタ及びプレーナーゲート電極を有するトランジスタである。
【００１５】
本発明の一実施例のメモリ素子の製造方法は、図２乃至図９に図示されている。
【００１６】
図２を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路領域Ｂを含む。前記メモリセル領域は図面の左側に図示されており、周辺回路部は右側に図示されている。その他の図面についても同様である。
【００１７】
素子分離領域（ｉｓｏｌａｔｉｏｎ  ｒｅｇｉｏｎ）１５がシリコン基板１０に形成されている。前記素子分離領域１５及び前記メモリセル領域のアクティブ領域にかけて薄いパッド酸化膜１８が形成される。
【００１８】
前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、シリコンナイトライドのような窒化物で構成されることが好ましく、厚さは約１００〜２００Åに形成することが好ましい。前記エッチング阻止層２０上に保護酸化膜２５が形成される。
【００１９】
一般的なフォトリソグラフィ工程を用いて、フォトレジスト層３０により前記メモリセルのリセスされたゲートを形成するためのリセスマスクを形成する。
【００２０】
図３を参照すると、周辺回路領域Ｂ部分のレジスト層のみを除去した後、リセスマスクとなっている前記保護酸化膜２５、前記パッド酸化膜１８、及びエッチング阻止層２０を通してシリコン基板１０をエッチングすることにより、前記シリコン基板１０のメモリセル領域Ａにリセスゲートホール２８が形成される。この際、前記シリコン基板１０の周辺回路領域Ｂ部分の前記保護酸化膜２５、パッド酸化膜１８、及びエッチング阻止層２０は共に除去される。
【００２１】
図４を参照すると、前記シリコン基板１０及びリセスゲートホール２８内にゲート酸化膜３５が形成される。前記ゲート酸化膜３５上にゲート電極層が形成される。前記ゲート電極層は、下部ゲート電極ポリ層４０及びタングステンシリサイドのような上部ゲート電極層４５を含む複層構造に形成される。次いで、前記上部ゲート電極層４５上にゲートマスク層５０が形成される。
【００２２】
図５を参照すると、前記ゲート電極は前記ゲートマスク層５０、前記上部ゲート電極層４５、及び前記ゲート酸化膜３５に対して、一般的なフォトリソグラフィ工程を順次進行して前記ゲート層及び前記ゲート酸化膜３５を同時にパターニングする。
【００２３】
これにより、セル領域Ａには、下部ゲート電極ポリ層４０と上部ゲート電極層４５からなるセルゲート構造物ができ、周辺回路領域Ｂには、同じく下部ゲート電極ポリ層４０と上部ゲート電極層４５からなるプレーナーセルゲート構造物が形成される。
【００２４】
図６を参照すると、その後、前記セルゲート構造物及び前記プレーナーセルゲート構造物上には、蒸着された絶縁層がエッチバックされてスペーサ６０を形成する。
【００２５】
図７及び８を参照すると、前記周辺回路領域の露出されたシリコン基板１０の表面上に選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ；ＳＥＧ）方法を用いてシリコンエピタキシャル層６５を形成する。次いで、前記周辺回路領域上にコバルト層（図示せず）を形成し、前記コバルト層と前記シリコンエピタキシャル層６５を反応させてコバルトシリサイド層７０を形成する。前記コバルトシリサイド層７０は、前記周辺回路領域の面抵抗（ｓｈｅｅｔ  ｒｅｓｉｓｔａｎｃｅ）を減少させる。しかし、前記シリコンエピタキシャル層６５を形成せず、前記コバルト層と露出されたシリコン基板１０の表面部位を反応させて前記コバルトシリサイド層７０を形成することもできる。
【００２６】
本発明の実施例によるメモリ素子を形成するための他の方法が図９、図１０、及び図１１に図示されている。
【００２７】
図９及び図１０を参照すると、セル領域のゲート積層物の下部領域から保護酸化膜２５及びゲート酸化膜３５は除去される。  ゲート積層物スペーサ６０は、前記ゲート積層物の周囲に形成される。
【００２８】
図１０は、除去された保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８を除いて図６と類似している。
【００２９】
図１１は、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をエッチングする前にスペーサ６０を形成した他の実施例を示す。
【００３０】
半導体メモリ素子を形成する他の実施例が図１２乃至図１６に図示されている。
【００３１】
図１２を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５を形成する。薄いパッド酸化膜１８が前記素子分離領域１５、メモリセル領域、及び周辺回路領域のアクティブ領域にかけて形成される。
【００３２】
エッチング阻止層２０が前記パッド酸化膜１８上に形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有するシリコンナイトライドのような窒化物で構成されることが好ましい。前記エッチング阻止層２０上に保護酸化膜２５を形成する。
【００３３】
一般的なフォトリソグラフィ工程によって、フォトレジスト層３０により前記メモリセルのリセスされたゲートを形成するためのリセスマスクを形成する。
【００３４】
図１３を参照すると、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をウェットエッチングすることにより、前記シリコン基板１０のメモリセル領域内にリセスゲートホール２８を形成する。
【００３５】
図１４を参照すると、前記シリコン基板１０及び前記リセスゲートホール２８内にゲート酸化膜３５を形成する。ゲート電極層は、下部ゲート電極ポリ層４０及びタングステンシリサイドで構成された上部ゲート電極層４５を含む複層構造を有し、前記ゲート酸化膜３５上に形成される。前記タングステンシリサイド層４５上にゲートマスク層５０を形成する。図４と比較すると、図１４は下部ゲート電極ポリ層４０、上部ゲート電極であるタングステンシリサイド層４５、及びゲートマスク層５０が前記シリコン基板１０の周辺回路領域とセル領域との間で同一線上に位置すると図示される。
【００３６】
図１５を参照すると、一般的なフォトリソグラフィ工程により下部ゲート電極ポリ層４０及び上部ゲート電極層４５よりなるゲート電極が形成される。次いで、図１６に示したように、シリコン基板１０のセル領域及び周辺回路領域のゲート構造物（セルゲート構造物及びプレーナーセルゲート構造物）を覆うスペーサ６０を形成する。
【００３７】
半導体メモリ素子を形成する他の実施例が図１７乃至図２１に図示されている。
【００３８】
図１７を参照すると、本発明の実施例によるメモリ素子は、メモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５が形成される。前記素子分離領域１５、メモリセル領域、及び周辺回路部上に薄いパッド酸化膜１８が形成される。前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有し、シリコンナイトライドのような窒化物で構成されることが好ましい。前記エッチング阻止層２０上に保護酸化膜２５が形成される。前記保護酸化膜２５は、図２乃至図１２に図示されたものより厚く形成され、前記シリコン基板１０の周辺回路領域のゲート積層物の高さとほぼ同じように形成される。本実施例において、前記保護酸化膜２５は約５０００Åの高さに形成される。
【００３９】
図１７及び図１８を参照すると、前記保護酸化膜２５上にフォトレジスト層３０を形成する。次いで、一般的なフォトリソグラフィ工程によって、フォトレジスト層３０により前記メモリセルのリセスされたゲート及びプレーナーゲートホールを形成するためのリセスマスクを形成する。
【００４０】
その後、前記保護酸化膜２５、エッチング阻止層２０、及びパッド酸化膜１８をエッチングして、前記シリコン基板１０までエッチングしてリセスゲートホール２８を形成する。付加的に、エッチング工程により前記シリコン基板１０の周辺回路領域上の保護酸化膜２５にプレーナーゲートホール２９を形成する。
【００４１】
前記シリコン基板１０の周辺部分上の保護酸化膜２５は、前記シリコン基板１０のセル領域部分上の保護酸化膜２５より厚く形成されている。
【００４２】
図１９及び図２０を参照すると、前記シリコン基板１０のリセスゲートホール２８とプレーナーゲートホール２９の内側及び前記シリコン基板１０上に酸化工程によりゲート酸化膜３５が形成される。複層構造を有するゲート電極積層物が前記ゲート酸化膜３５上に形成される。前記ゲート電極積層物は、下部ゲート電極ポリ層４０及び上部ゲート電極であるタングステンシリサイド層４５で構成される。
【００４３】
前記リセスゲートホール２８及びプレーナーゲートホール２９内の前記タングステンシリサイド層上にゲートマスク層５０を形成する。前記ゲート層マスクにより露出された領域の前記保護酸化膜２５は、例えば、ウェットエッチング工程のような工程により除去される。
【００４４】
図２１を参照すると、前記半導体基板のセル領域及び周辺回路領域のゲート積層物上にスペーサ６０が形成される。
【００４５】
半導体メモリ素子を形成するための他の方法が図２２乃至図２６に図示されている。
【００４６】
図２２を参照すると、本発明の実施例によるメモリ素子はメモリセル領域Ａ及び周辺回路部Ｂを含む。シリコン基板１０上に素子分離領域１５が形成される。前記素子分離領域１５及びメモリセル領域のアクティブ領域にかけて薄いパッド酸化膜１８が形成される。前記パッド酸化膜１８上にエッチング阻止層２０が形成される。前記エッチング阻止層２０は、約１００〜２００Åの厚さを有し、シリコンナイトライドのような窒化物で構成されることが好ましい。
【００４７】
前記エッチング阻止層２０上に保護酸化膜２５を形成する。次いで、一般的なフォトリソグラフィ工程によりリセスマスク３０を形成する。
【００４８】
図２３を参照すると、エッチング工程により前記シリコン基板１０のメモリセル領域及び周辺回路領域にリセスゲートホール２８が形成される。
【００４９】
図２４を参照すると、ゲート酸化膜３５が前記リセスゲートホール２８内に形成される。例えば、前記ゲート酸化膜３５は、酸化工程により形成されることができる。
【００５０】
前記ゲート酸化膜３５上にゲート電極が形成される。前記ゲート電極は、下部ゲート電極ポリ層４０及びタングステンシリサイドで構成された上部ゲート電極層４５を含む複層構造を有する。一実施例において、前記下部ゲート電極ポリ層４０は、前記半導体基板のセル領域及び周辺回路領域のリセスされたゲートホール内部まで拡張される。前記タングステンシリサイド層上にゲートマスク層５０が形成される。
【００５１】
図２５を参照すると、一般的なフォトリソグラフィ工程により前記セル領域及び周辺回路領域内に一連のゲートが形成される。
【００５２】
図２６を参照すると、エッチバックのような工程によりスペーサ６０が形成される。
【００５３】
このように、本発明の実施例では、リセスされたゲートセル及びプレーナーゲート電極は、同時に同じフォトリソグラフィ工程段階で形成される。従って、フォトリソグラフィ工程段階を増加させずに、向上された特性を有するメモリ素子を製造することができる。
【００５４】
なお、上記実施例の説明においては、周辺回路領域上のトランジスタは一つのみ図示したが、これは一つの周辺回路領域上において、複数個のトランジスタがあってもよい。
【００５５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【産業上の利用可能性】
【００５６】
前述した本発明によると、一つのフォトリソグラフィ工程段階でリセスされたゲート及びプレーナーゲート電極を同時に形成してメモリ素子を提供する。
【００５７】
このように、同じ段階で互いに相違した領域に存在する形態が異なるゲート電極を同時に形成することにより、工程段階を縮小させながらも優れた特性を有するメモリ素子を提供することができる。従って、工程の効率を向上させることができる。
【図面の簡単な説明】
【００５８】
【図１】従来のリセスされたゲートを有するＭＯＳＦＥＴの断面図である。
【図２】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図５】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図６】図５に図示された工程に対する代替工程を説明するための断面図である。
【図７】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図８】図７に図示された工程に対する代替工程を説明するための断面図である。
【図９】本発明の一実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示す断面図である。
【図１０】図９に図示された工程に対する代替工程を説明するための断面図である。
【図１１】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１２】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１３】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１４】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１５】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１６】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１７】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１８】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図１９】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図２０】本発明の他の実施例によるリセスされたゲート及びプレーナーゲート電極を有するＭＯＳＦＥＴの製造方法を示した断面図である。
【図２１】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【図２２】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【図２３】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【図２４】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【図２５】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【図２６】本発明の他の実施例による半導体基板のセル領域のリセスされたゲートトランジスタ及び周辺回路領域のリセスされたゲートを有するＭＯＳＦＥＴ製造方法を示す断面図である。
【符号の説明】
【００５９】
Ａ  メモリセル領域
Ｂ  周辺回路部
１０  シリコン基板
１５  素子分離領域
１８  パッド酸化膜
２０  エッチング阻止層
２５  保護酸化膜
２８  リセスゲートホール
２９  フレーナーゲートホール
３０  リセスマスク
３５  ゲート酸化膜
４０  下部ゲート電極ポリ層
４５  上部ゲート電極層
５０  ゲートマスク層
６０  スペーサ
７０  コバルトシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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