(57)【要約】【課題】  サイクル動作を高速化できる半導体メモリを有した半導体集積回路装置を提供すること。【解決手段】  複数のセンスアンプ線対(n1,n2,n5,n6)と、これらセンスアンプ線対(n1,n2,n5,n6)それぞれに接続された複数のセンスアンプラッチ回路(116)と、これらセンスアンプラッチ回路(116)に対してセンスアンプ活性化信号(n3,n4,n7,n8)を供給するセンスアンプドライバー回路(113)とを具備する。センスアンプドライバー回路(113)は複数のセンスアンプラッチ回路(116)毎に設けられ、センスアンプドライバー回路(113)はセンスアンプ活性化信号(n3,n4,n7,n8)を複数のセンスアンプラッチ回路(116)毎に供給する。【選択図】      図１
2005228372.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、複数のビット線対、及びこれら複数のワード線と複数のビット線対との交点に配置されたメモリセルを含むメモリセルアレイと、
前記複数のビット線対それぞれに接続された複数のセンスアンプ線対と、
前記複数のセンスアンプ線対それぞれに接続され、前記メモリセルのデータを増幅し、保持する複数のセンスアンプラッチ回路と、
前記複数のセンスアンプラッチ回路に対してセンスアンプ活性化信号を供給するセンスアンプドライバー回路とを具備し、
前記センスアンプドライバー回路は前記複数のセンスアンプラッチ回路毎に設けられ、
前記センスアンプドライバー回路は前記センスアンプ活性化信号を前記複数のセンスアンプラッチ回路毎に供給することを特徴とする半導体集積回路装置。
【請求項２】
データ書き込み時、前記複数のセンスアンプ線対のうち、選択されたセンスアンプ線対に対する書き込みデータの転送は、前記センスアンプラッチ回路を活性化する前に開始されることを特徴とする半導体集積回路装置。
【請求項３】
前記センスアンプ線対は、ツイスト構造であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記複数のセンスアンプ線対同士の間それぞれには、前記センスアンプラッチ回路で必要とする信号線、あるいは固定電位が与えられている配線が配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記複数のビット線対毎に設けられたビット線対イコライズ回路と、
前記複数のセンスアンプ線対毎に設けられたセンスアンプ線対イコライズ回路とを、さらに備え、
前記ビット線対イコライズ回路、及び前記センスアンプ線対イコライズ回路はそれぞれ、ＣＭＯＳタイプのトランスファーゲートを含み、
前記ビット線対イコライズ回路に供給されるビット線対イコライズ制御信号の電位、及び前記センスアンプ線対イコライズ回路に供給されるセンスアンプ線対イコライズ制御信号の電位はそれぞれ、前記複数のワード線を駆動する電位より低いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記複数のセンスアンプ線対と前記複数のビット線との間に設けられたトランスファーゲートを、さらに備え、
前記トランスファーゲートはＣＭＯＳタイプのトランスファーゲートを含み、
前記トランスファーゲートに供給されるトランスファーゲート制御信号の電位は、前記複数のワード線を駆動する電位より低いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記複数のビット線対毎に設けられたビット線対イコライズ回路と、
前記複数のセンスアンプ線対毎に設けられたセンスアンプ線対イコライズ回路と、
前記複数のセンスアンプ線対毎に設けられたライトバッファ回路とを、さらに備え、
前記ライトバッファ回路は、真のセンスアンプ線と真のライトデータ線との間に直列に接続された第１直列接続トランジスタ、及び相補のセンスアンプ線と相補のライトデータ線との間に直列に接続された第２直列接続トランジスタを含み、
前記ライトバッファ回路は、書き込みデータを、前記真のセンスアンプ線、及び前記相補のセンスアンプ線に、前記第１直列接続トランジスタ、及び前記第２直列接続トランジスタを介して伝える前に、
前記第１直列接続トランジスタ内の相互接続ノードの電位、及び前記第２直列接続トランジスタ内の相互接続ノードの電位をそれぞれ、前記ビット線対イコライズ回路、及び前記センスアンプ線対イコライズ回路の少なくともいずれか一方を使用して、イコライズすることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係わり、特に、半導体メモリを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体メモリ、例えば、ＤＲＡＭにおいて、メモリセルにデータの書き込むときに、メモリセルに記憶されていたデータと外部から入力されたデータが異なっている場合、センスアンプでは保持しているデータの出力状態を反転する必要がある。
【０００３】
図１４にビット線データの書き込み時における波形例を示す。
【０００４】
図示せぬローアドレス信号よって指定されたワード線WL<0>がハイレベルとなり、そのワード線に対応するメモリセルのデータがビット線BL<0>に読み出されセンスアンプによって増幅される。ここで、ＤＲＡＭが書き込み動作になっていると、センスアンプとデータ線間に接続されている図示せぬカラム選択トランジスタをオンすることによって、外部から入力されたデータがセンスアンプに書き込まれる。この際に、メモリセルから読み出されたデータと、外部から入力されたデータが異なる場合はセンスアンプの出力状態を反転してビット線対の電位関係を逆転させる必要があり、その分書き込み時間が長くなる。
【０００５】
そこで、書き込み動作時に、センスアンプが活性化し、増幅完了する前にデータをビット線に転送し、ビット線対のレベル変化がフル振幅されていない状態で書き込みデータに応じた電位にビット線対を設定し、この電位をセンスアンプで増幅するという技術が特許文献１に記載されている。特許文献１によると、カラムセレクト信号の入力タイミングを読み出しと書き込みでは異なるタイミングで発行し、書き込み時の入力タイミングを早くしている。
【０００６】
ワード線がハイレベルとなり、そのワード線に対応するメモリセルのデータがビット線に微小電位として表れ、センスアンプによって増幅を開始するが、ＤＲＡＭが書き込み動作になっていると、センスアンプによってデータの増幅が完了される前に外部から入力されたデータがビット線へ書き込まれる。この場合、図１４に示す波形に比べセンスアンプの出力反転に要する時間が短くなり、その分書き込み時間が短くなる。
【特許文献１】特開平２−２２６５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、図１４や、特許文献１のような波形でビット線を動かす場合、ワード線がハイレベルとなってからメモリセルのデータを反転するような書き込み動作を行い、新しいデータをメモリセルに書き込むまでにはまだまだ時間がかかり、サイクル動作が遅くなってしまう。特に、ネットワーク機器やキャッシュメモリ等の高速なサイクル動作を要求される製品ではその要求に応えることができないという事情があった。
【０００８】
この発明は上記事情に鑑み為されたもので、その目的は、サイクル動作を高速化できる半導体メモリを有した半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、この発明の一態様に係る半導体集積回路装置は、複数のワード線、複数のビット線対、及びこれら複数のワード線と複数のビット線対との交点に配置されたメモリセルを含むメモリセルアレイと、前記複数のビット線対それぞれに接続された複数のセンスアンプ線対と、前記複数のセンスアンプ線対それぞれに接続され、前記メモリセルのデータを増幅し、保持する複数のセンスアンプラッチ回路と、前記複数のセンスアンプラッチ回路に対してセンスアンプ活性化信号を供給するセンスアンプドライバー回路とを具備し、前記センスアンプドライバー回路は前記複数のセンスアンプラッチ回路毎に設けられ、前記センスアンプドライバー回路は前記センスアンプ活性化信号を前記複数のセンスアンプラッチ回路毎に供給することを特徴とする。
【発明の効果】
【００１０】
この発明によれば、サイクル動作を高速化できる半導体メモリを有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
図１は、この発明の一実施形態に係る半導体メモリのメモリセルアレイ部及びセンスアンプ部の構成例を概略的に示すブロック図である。
【００１３】
図１に示すように、半導体メモリは、メモリセルアレイ部１０、センスアンプ部１１、を有する。メモリセルアレイ部１０やセンスアンプ部１１の周りにはローデコーダやカラムデコーダ、センスアンプ制御回路といったメモリコアの制御回路が設けられる。図１では、ローデコーダ、カラムデコーダ、及びセンスアンプ制御回路の図示は省略する。
【００１４】
メモリセルアレイ部１０には４対の相補ビット線対ＢＬ０〜ＢＬ３、/ＢＬ０〜/ＢＬ３、８本のワード線ＷＬ０、ＷＬ１、…、ＷＬ２５４〜ＷＬ２５７、…、ＷＬ５１０、ＷＬ５１１が例示的に示されている。各ワード線とビット線の交点にはメモリセルが設けられている。メモリセルはトランジスタとキャパシタとにより構成されており、トランジスタのゲートは、ワード線と接続される。同図においては便宜上４対の相補ビット線を示しているが、これは説明を容易にするためであり、相補ビット線対の本数はその限りではない。相補ビット線対のうち、ビット線対ＢＬ０、/ＢＬ０、及びＢＬ２、/ＢＬ２は、ワード線ＷＬ０〜ＷＬ５１１間の一箇所で(図１ではＷＬ２５５とＷＬ２６６との間)、相補のビット線対が交差して入れ替わるツイスト方式により構成されている。これに対し、ビット線対ＢＬ１、/ＢＬ１、及びＢＬ３、/ＢＬ３は、ワード線ＷＬ０〜ＷＬ５１１間の二箇所で(例えば、図示せぬＷＬ１２７とＷＬ１２８との間、及び図示せぬＷＬ３８３とＷＬ３８４との間)、相補のビット線対が交差して入れ替わるツイスト方式により構成されている。
【００１５】
センスアンプ部１１はビット線対イコライズ回路１１１-１および１１１-２、トランスファーゲート１１２-１、１１２-２、センスアンプドライバー回路及びセンスアンプ線対イコライズ回路１１３、リードゲート回路１１４、ライトバッファ回路１１５、及びセンスアンプラッチ回路（S.A.）１１６により構成されている。
【００１６】
センスアンプ部１１は、例えば、シェアード型のセンスアンプ部であり、図示してはいないがセンスアンプ部１１の反対側にはメモリセルアレイ部が存在している。ビット線対イコライズ回路１１１-１、及び１１１-２には、それぞれのイコライズ制御信号EQL0p、EQL0n、及びEQL1p、EQL1nが入力され、メモリセルアレイ部１０上のビット線を中間の電位にイコライズする。トランスファーゲート１１２-１、及び１１２-２には、それぞれの制御信号MUX0p、MUX0n、及びMUX1p、MUX1nが入力され、ビット線のデータをセンスアンプ線へ転送するか否かを制御する。センスアンプ線は、例えば、センスアンプ部１１においてセンスアンプラッチ回路１１６に接続されたビット線である。センスアンプドライバー回路及びセンスアンプ線対イコライズ回路１１３は、センスアンプドライバーを制御する信号SENp、SEPn、及びセンスアンプ線対のイコライズを制御する信号EQLSAp、EQLSAnが入力され、センスアンプラッチ回路１１６を動作させるための電位を供給する機能と、センスアンプ線対をイコライズする機能を有する。リードゲート回路１１４には、それぞれのリードセレクト信号RSLp<0>〜<4>が入力され、選択されたリードセレクト信号によりセンスアンプラッチ回路１１６より増幅されたデータを、図示せぬ読み出し用データ線に転送する。ライトバッファ回路１１５には、それぞれのライトセレクト信号WSLp<0>〜<4>が入力され、選択されたライトセレクト信号により書き込み用データ線のデータをビット線に書き込む。センスアンプラッチ回路１１６は、相補のセンスアンプ線対に接続され、センスアンプドライバー回路及びセンスアンプ線対イコライズ回路１１３から供給される信号（例えば、n3,n4,n7,n8）が入力される。そして、メモリセルから読み出されたデータ、あるいはメモリセルに書き込むデータを増幅する。
【００１７】
図２には、図１に示したセンスアンプ部１１におけるビット線対イコライズ回路１１１-１、１１１-２、トランスファーゲート１１２-１、１１２-２、センスアンプドライバー回路及びセンスアンプ線対イコライズ回路１１３、リードゲート回路１１４、ライトバッファ回路１１５、センスアンプラッチ１１６、の詳細な構成例をビット線ＢＬ１及びおよび/ＢＬ１に着目して示している。
【００１８】
ビット線対イコライズ回路１１１-１は、イコライズ制御信号EQL0pで制御されるＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）Ｍ２、Ｍ３、Ｍ４と、相補のイコライズ制御信号EQL0nで制御されるＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）Ｍ１とで構成される。ＰＭＯＳ Ｍ１、及びＮＭＯＳ Ｍ２は、ビット線ＢＬ１、/ＢＬ１間に並列に接続され、ＮＭＯＳ Ｍ３、Ｍ４は、ビット線ＢＬ１、/ＢＬ１間に直列に接続されている。ＮＭＯＳＭ３、Ｍ４の接続点にはイコライズ電位ＶＢＬが供給される。イコライズ電位ＶＢＬの一例は、例えば、接地電位ＶＳＳ〜電源電位ＶＤＤ間の電圧の中間にある電圧である。例えば、ＶＤＤ／２である。ビット線ＢＬ１、/ＢＬ１は、イコライズ制御信号EQL0pがハイレベル、相補のイコライズ制御信号EQL0nがローレベルになったときに、イコライズ電位ＶＢＬになるように制御される。イコライズ制御信号EQL0p、EQL0nには、昇圧電位を用いなくてもかまわない。昇圧電位の一例は、例えば、ワード線を駆動する電位である。
【００１９】
ビット線対イコライズ回路１１１-２は、ビット線対イコライズ回路１１１-１と同様の構成である。ビット線対イコライズ回路１１１-２のＮＭＯＳ Ｍ３２、Ｍ３０、Ｍ３１は、それぞれＮＭＯＳ Ｍ２、Ｍ３、Ｍ４に対応し、ＰＭＯＳ Ｍ３３は、ＰＭＯＳ Ｍ１に対応する。ＮＭＯＳ Ｍ３２、Ｍ３０、Ｍ３１はイコライズ制御信号EQL1pによって制御され、ＰＭＯＳ Ｍ３３は、イコライズ制御信号EQL1nによって制御される。
【００２０】
トランスファーゲート１１２-１は、一端がビット線ＢＬ１に接続されたＰＭＯＳ Ｍ５、及びＮＭＯＳ Ｍ６と、一端がビット線/ＢＬ１に接続されたＰＭＯＳ Ｍ７、及びＮＭＯＳ Ｍ８とで構成される。ＰＭＯＳ Ｍ５、Ｍ７のゲートには制御信号MUX0pが供給され、ＮＭＯＳ Ｍ６、Ｍ８のゲートには相補の制御信号MUX0nが供給される。ＰＭＯＳ Ｍ５、及びＮＭＯＳ Ｍ６の他端にはセンスアンプ線ｎ１が接続され、ＰＭＯＳ Ｍ７、及びＮＭＯＳ Ｍ８の他端にはセンスアンプ線ｎ２が接続されている。このように本例のトランスファーゲート１１２-１は、ＣＭＯＳタイプのトランスファーゲートである。ＣＭＯＳタイプのトランスファーゲートは、ビット線からの電位をセンスアンプ線に転送するときの閾値落ちを防ぐ効果がある。従って、制御信号MUX0p、MUX0nには、昇圧電位を用いなくてもかまわない。
【００２１】
トランスファ−ゲート１１２-２は、トランスファ−ゲート１１２-１と同様の構成である。トランスファ−ゲート１１２-２のＰＭＯＳ Ｍ２６、Ｍ２８は、それぞれＰＭＯＳ Ｍ５、Ｍ７に対応し、ＮＭＯＳ Ｍ２７、Ｍ２９は、それぞれＮＭＯＳ Ｍ６、Ｍ８に対応する。ＰＭＯＳ Ｍ２６、Ｍ２８は、制御信号MUX1pによって制御され、ＮＭＯＳ Ｍ２７、Ｍ２９は、制御信号MUX1nによって制御される。
【００２２】
センスアンプラッチ回路１１６は、センスアンプ線対ｎ１、ｎ２に接続されている。センスアンプラッチ回路１１６は、ビット線対ＢＬ１、/ＢＬ１からセンスアンプ線対ｎ１、ｎ２へ転送されたデータを増幅し、かつ、増幅したデータを保持（ラッチ）する。センスアンプラッチ回路１１６は、ＮＭＯＳ Ｍ９、Ｍ１０、ＰＭＯＳ Ｍ１３、Ｍ１４から構成される。ＮＭＯＳ Ｍ９、Ｍ１０は、センスアンプ線対ｎ１、ｎ２間に直列に接続され、ＮＭＯＳ Ｍ９のゲートはセンスアンプ線ｎ２に、ＮＭＯＳ Ｍ１０のゲートはセンスアンプ線ｎ１に接続される。同様に、ＰＭＯＳ Ｍ１３、Ｍ１４は、センスアンプ線対ｎ１、ｎ２間に直列に接続され、ＰＭＯＳ Ｍ１３のゲートはセンスアンプ線ｎ２に、ＰＭＯＳ Ｍ１４のゲートはセンスアンプ線ｎ１に接続される。ＮＭＯＳ Ｍ９とＭ１０との接続点にはセンスアンプ活性化信号ｎ３が供給され、ＰＭＯＳ Ｍ１３とＭ１４との接続点にはセンスアンプ活性化信号ｎ４が供給される。センスアンプ活性化信号ｎ３、ｎ４はそれぞれ、センスアンプドライバー及びセンスアンプ線対イコライズ回路１１３から出力される。センスアンプラッチ回路１１６のＰＭＯＳ Ｍ１３、Ｍ１４のサイズを、同じくセンスアンプラッチ回路１１６のＮＭＯＳ Ｍ９、Ｍ１０のサイズよりも大きくすると、センスアンプラッチ回路１１６のデータの増幅能力が上がり、増幅動作を速くできる。これは、サイクル動作の時間を短縮する際に有利であり、サイクル動作が高速な、例えば、高周波クロック（高速クロック）の半導体メモリに有用である。なお、サイズの一例は、ＭＯＳトランジスタのゲート幅であり、ＰＭＯＳ Ｍ１３、Ｍ１４それぞれのゲート幅を、ＮＭＯＳ Ｍ９、Ｍ１０それぞれのゲート幅を大きくすれば良い。
【００２３】
センスアンプドライバー及びセンスアンプ線対イコライズ回路１１３は、センスアンプドライバー回路部と、センスアンプ線対イコライズ回路部とを含む。本例では、ＮＭＯＳ Ｍ３４、及びＰＭＯＳ Ｍ３７がセンスアンプドライバー回路部を構成し、ＮＭＯＳ Ｍ１１、Ｍ３５、Ｍ３８、ＰＭＯＳ Ｍ１２、Ｍ３６がセンスアンプ線対イコライズ回路部を構成する。
【００２４】
センスアンプドライバー回路部のＮＭＯＳ Ｍ３４は、制御信号SENpにより制御され、その一端に接地電位ＶＳＳを受け、その他端からセンスアンプ活性化信号ｎ３を出力する。制御信号SENpをオンオフすることで、ＮＭＯＳ Ｍ３４は、接地電位ＶＳＳを、センスアンプ活性化信号ｎ３としてセンスアンプラッチ回路１１６に供給する。これにより、センスアンプラッチ回路１１６のＮチャネル側回路部は駆動される。同じくＰＭＯＳ Ｍ３７は、制御信号SEPnにより制御され、その一端に電源電位ＶＤＤを受け、その他端からセンスアンプ活性化信号ｎ４を出力する。制御信号SEPnをオンオフすることで、ＰＭＯＳ Ｍ３７は、電源電位ＶＤＤを、センスアンプ活性化信号ｎ４としてセンスアンプラッチ回路１１６に供給する。これにより、センスアンプラッチ回路１１６のＰチャネル側回路部は駆動される。
【００２５】
センスアンプ線対イコライズ回路部のＮＭＯＳ Ｍ１１、及びＰＭＯＳ Ｍ１２はそれぞれ、センスアンプ線対ｎ１、ｎ２間に並列に接続される。同じくＮＭＯＳ Ｍ３５、及びＰＭＯＳ Ｍ３６はそれぞれ、センスアンプ活性化信号ｎ３、ｎ４が伝わる配線間に直列に接続される。同じくＮＭＯＳ Ｍ３８は、センスアンプ活性化信号ｎ３、ｎ４が伝わる配線間に接続される。イコライズ電位ＶＢＬは、ＮＭＯＳ Ｍ３５とＰＭＯＳ Ｍ３６との接続点に供給される。
【００２６】
ＮＭＯＳ Ｍ１１、Ｍ３５、Ｍ３８は、センスアンプイコライズ信号EQLSApにより制御され、ＰＭＯＳ Ｍ１２、Ｍ３６は、信号EQLSApの反転信号EQLSAnにより制御される。センスアンプイコライズ信号EQLSAp、反転信号EQLSAnをオンオフすることで、ＮＭＯＳＭ３５、及びＰＭＯＳＭ３６はそれぞれ、イコライズ電位ＶＢＬをセンスアンプ活性化信号ｎ３、ｎ４が伝わる配線それぞれに供給し、ＮＭＯＳ Ｍ３８は、センスアンプ活性化信号ｎ３、ｎ４が伝わる配線間を短絡する。これにより、センスアンプ活性化信号ｎ３、ｎ４が伝わる配線はそれぞれ、イコライズ電位ＶＢＬにイコライズされる。また、ＮＭＯＳ Ｍ１１、及びＰＭＯＳ Ｍ１２はそれぞれ、センスアンプ線対ｎ１、ｎ２間を短絡する。これにより、センスアンプ線対ｎ１、ｎ２は、イコライズされる。
【００２７】
リードゲート回路１１４は、ＮＭＯＳ Ｍ１５、Ｍ１６、Ｍ１７を用いて構成される。ＮＭＯＳ Ｍ１５の一端には出力データ線LDOtが接続され、ＮＭＯＳ Ｍ１６の一端には相補の出力データ線LDOcが接続される。ＮＭＯＳ Ｍ１７の一端には接地電位ＶＳＳが供給される。センスアンプ線ｎ１は、ＮＭＯＳ Ｍ１５のゲートに接続され、センスアンプ線ｎ２は、ＮＭＯＳ Ｍ１６のゲートに接続される。ＮＭＯＳ Ｍ１７のゲートには、リードセレクト信号RSLp（RSLp<1>を図示）が供給され、ＮＭＯＳ Ｍ１７は、リードセレクト信号RSLpにより制御される。ＮＭＯＳ Ｍ１５、Ｍ１６、Ｍ１７それぞれの他端は、共通のノードとして互いに接続される。
【００２８】
ライトバッファ回路１１５は、ＰＭＯＳ Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、ＮＭＯＳ Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を用いて構成される。
【００２９】
ＰＭＯＳ Ｍ１８〜Ｍ２１は、センスアンプ線対ｎ１、ｎ２間に直列に接続される。ＰＭＯＳ Ｍ１８のゲートは入力データ線LDItに接続される。ＰＭＯＳ Ｍ１９、Ｍ２０のゲートにはそれぞれ、ライトセレクト信号WSLn（WSLn<1>を図示）が供給され、ＰＭＯＳ Ｍ１９、Ｍ２０はそれぞれ、ライトセレクト信号WSLnにより制御される。ＰＭＯＳ Ｍ１９とＭ２０との接続ノードには、例えば、センスアンプ線対ｎ１、ｎ２、及びビット線対ＢＬ１、/ＢＬ１のハイレベルの電位が供給される。ハイレベルの電位の一例は、電源電位ＶＤＤである。ＰＭＯＳ Ｍ２１のゲートは入力データ線LDIcに接続される。
【００３０】
ＮＭＯＳ Ｍ２２、Ｍ２３は、センスアンプ線ｎ１と入力データ線LDIcとの間に直列に接続される。ＮＭＯＳ Ｍ２４、Ｍ２５は、入力データ線LDItとセンスアンプ線ｎ２との間に直列に接続される。ＮＭＯＳ Ｍ２２、Ｍ２５のゲートにはそれぞれ、データマスク信号LDVpが供給される。ＮＭＯＳ Ｍ２３、Ｍ２４のゲートにはそれぞれ、ライトセレクト信号WSLp（WSLp<1>を図示）が供給され、ＮＭＯＳ Ｍ２３、Ｍ２４はそれぞれ、ライトセレクト信号WSLpにより制御される。ライトセレクト信号WSLpは、ライトセレクト信号WSLnと相補な信号である。
【００３１】
ライトバッファ回路１１５は、ライトセレクト信号WSLp、WSLnのオンオフに基づいて、入力データ線対LDIt、LDIcの書き込みデータを、センスアンプ対線ｎ１、ｎ２へ転送するかどうかを決定する。本例のライトバッファ回路１１５は、データマスク機能を備えており、データマスク信号LDVpをローレベルにすると、ライトセレクト信号WSLpおよびWSLnがオンの場合でも、書き込みデータは、センスアンプ線対ｎ１、ｎ２に転送されない。
【００３２】
一実施形態に係る半導体メモリは、センスアンプドライバー回路１１３、本例ではセンスアンプドライバー回路及びセンスアンプ線対イコライズ回路１１３を、複数のセンスアンプラッチ回路１１６毎に設ける。センスアンプドライバー回路１１３は、複数のセンスアンプラッチ回路１１６に対してセンスアンプ活性化信号ｎ３、ｎ４を供給する。
【００３３】
このように、センスアンプドライバー回路１１３を複数のセンスアンプラッチ回路１１６毎に設け、センスアンプ活性化信号ｎ３、ｎ４を複数のセンスアンプラッチ回路１１６毎に供給することで、センスアンプ活性化信号ｎ３、ｎ４が伝わる配線の長さを短くでき、例えば、センスアンプドライバー回路１１３を、いくつかのセンスアンプラッチ回路１１６毎に共通に設けた半導体メモリに比較して、センスアンプラッチ回路１１６を高速に活性化させることができる。センスアンプラッチ回路１１６を高速に活性化できることで、サイクル動作の高速化を図ることができる。
【００３４】
次に、一実施形態に係る半導体メモリの動作の一例を説明する。本動作の一例についても、サイクル動作の高速化を図るための工夫が為されている。
【００３５】
図３は、この発明の一実施形態に係る半導体メモリの動作の一例を示す動作波形図、図４は、この発明の一実施形態に係る半導体メモリの、図３に示す動作の一例に従ったワード線、及びビット線対の電位変化を示す電位波形図である。
【００３６】
図３のtRCはサイクル動作の期間を示している。以下、図３、図４を基に、この発明におけるサイクル動作の例をビット線ＢＬ１、/ＢＬ１に着目して説明する。
【００３７】
（書き込み動作）
データ書き込み時、図示せぬローアドレス信号よって指定されたワード線ＷＬ０がハイレベルとなると、図３、及び図４に示すように、このワード線ＷＬ０の切り替わりと、例えば、ほぼ同時に、ライトセレクト信号WSLp<1>がハイレベル、WSLn<1>がローレベルとなり、ビット線対ＢＬ１、/ＢＬ１に書き込みデータが転送される。このとき、センスアンプラッチ回路１１６は活性化されていない（（I）Write）。また、このとき、ライトセレクト信号により選択されたビット線対ＢＬ１、及び/ＢＬ１以外のビット線対（図４ではＢＬ０、/ＢＬ０のみを示す）は、読み出し動作となっている。
【００３８】
次に、ワード線ＷＬ０が、例えば、十分にハイレベルになった後、センスアンプドライバー制御信号SENpをハイレベル、SEPnをローレベルとする。これにより、センスアンプラッチ回路１１６は活性化され、センスアンプラッチ回路１１６は、増幅動作を開始する。センスアンプラッチ回路１１６は、メモリセルから、ビット線対（図４ではＢＬ０、/ＢＬ０）、及びトランスファーゲート回路１１２を介してセンスアンプ線対ｎ１、ｎ２に読み出された微小電位差のデータを増幅、及び保持する（（II）Sense）。
【００３９】
次に、ビット線のデータの増幅、及び保持が完了し、ワード線ＷＬ０に接続されるメモリセルへのデータ書き込み、及びデータ再書き込みが完了すると、ワード線ＷＬ０をローレベルとし、イコライズ信号EQL0p、EQL0n、EQLSAp、EQLSAn、及びトランスファーゲート制御信号MUX0p、MUX0nを活性化してイコライズ動作を行う（（III）Equalize）。
【００４０】
（読み出し動作）
データ読み出し時、図示せぬローアドレス信号よって指定されたワード線ＷＬ０がハイレベルとなると、メモリセルから読み出されたデータが、ビット線対（図４では、ＢＬ０、/ＢＬ０、ＢＬ１、/ＢＬ１を図示）、及びトランスファーゲート回路１１２を介してセンスアンプ線対ｎ１、ｎ２に微小電位差となって現れる（(IV)Read）。
【００４１】
次に、センスアンプ線対ｎ１、ｎ２の電位差が十分になると、センスアンプドライバー制御信号SENpをハイレベル、SEPnをローレベルとする。このとき、書き込み動作と同様に、センスアンプラッチ回路１１６は活性化され、センスアンプラッチ回路１１６は、増幅動作を開始する。センスアンプラッチ回路１１６は、センスアンプ線対ｎ１、ｎ２に読み出された微小電位差のデータを増幅、及び保持する。増幅、及び保持した読み出しデータを出力する場合には、リードセレクト信号RSLp<1>をハイレベルとする。これにより、センスアンプ線対ｎ１、ｎ２のデータは、リードゲート回路１１４を介して、出力データ線対LDOt、LDOcに出力される（（V）Sense）。
【００４２】
なお、データを出力しない場合には、リードセレクト信号RSLp<1>をローレベルのままとする。この場合、増幅、保持したデータがメモリセルに再書き込みされるだけである。所謂データのリフレッシュである。
【００４３】
この後、書き込み動作と同様に、ワード線ＷＬ０をローレベルとし、イコライズ信号EQL0p、EQL0n、EQLSAp、EQLSAn、及びトランスファーゲート制御信号MUX0p、MUX0nを活性化してイコライズ動作を行う（（VI）Equalize）。
【００４４】
動作の一例は、データ書き込み時、書き込みデータを、センスアンプ線対ｎ１、ｎ２から複数のビット線対のうち、選択されたビット線対ＢＬ１、/ＢＬに対し、センスアンプラッチ回路１１６を活性化する前に転送する。このため、例えば、図１４に示した、データ書き込み時に、選択されたビット線対ＢＬ１、/ＢＬ１の電位を反転させる動作を、無くすことができる。従って、図１４や、特許文献１の半導体メモリに比較して、書き込み動作を高速化でき、サイクル動作の、更なる高速化を図ることができる。
【００４５】
次に、一実施形態に係る半導体メモリのセンスアンプ部１１の、配線レイアウトの一例を説明する。本配線レイアウトの一例についても、サイクル動作の高速化を図るための工夫が為されている。
【００４６】
図５は、センスアンプ部１１の配線レイアウトを概略的に示す平面図である。
【００４７】
図５に示すように、本例の、サイクル動作の高速化を実現するための工夫は、一つはツイスト構造、もう一つシールド配線である。
【００４８】
（ツイスト構造）
図５に示すように、センスアンプ線ｎ２は、３つの部分ｎ２ａ、ｎ２ｂ、ｎ２ｃを含む。部分ｎ２ａはコンタクトｃ１を介して部分ｎ２ｂに接続され、部分ｎ２ｂはコンタクトｃ２を介して部分ｎ２ｃに接続される。部分ｎ２ａ、ｎ２ｃは同一層にある配線であり、部分ｎ２ｂは、部分ｎ２ａ、ｎ２ｃと異なる層にある配線であり、部分ｎ２ｂは、例えば、部分ｎ２ａ、ｎ２ｃの上層にある配線である。
【００４９】
センスアンプ線ｎ１（ｎ１ａ）は、部分ｎ２ａ、ｎ２ｃと同一層にある配線である。センスアンプ線ｎ１は、センスアンプ線ｎ２の部分ｎ２ｂと交差する。これにより、センスアンプ線ｎ１の配置位置が、センスアンプ線ｎ２の配置位置と入れ替わり、センスアンプ線対ｎ１、ｎ２がツイスト構造になる。
【００５０】
センスアンプ線対ｎ１、ｎ２に隣接するセンスアンプ線対ｎ５、ｎ６もまた、センスアンプ線対ｎ１、ｎ２と同様のツイスト構造である。本例のセンスアンプ線対ｎ５、ｎ６は、隣接するセンスアンプ線対ｎ１、ｎ２と線対称になっている。
【００５１】
センスアンプ線対をツイスト構造とすることで、センスアンプ部１１内におけるセンスアンプ線対同士のカップリングを抑制できる。
【００５２】
（シールド配線）
図５に示すように、センスアンプ部１１では、互いに隣接するセンスアンプ線対が、配線レイアウト上、隣り合わないようにシールドする。シールドの一例は、互いに隣接するセンスアンプ線対間に、センスアンプ部１１で使用される信号が伝わる配線や、固定電位が与えられている配線を配置することである。本例では、固定電位が与えられる配線、例えば、接地電位ＶＳＳが与えられる配線（ＶＳＳ）を、センスアンプ線ｎ２とセンスアンプ線ｎ５との間に配置する。さらに、センスアンプ部１１で使用される信号が伝わる配線、例えば、センスアンプ活性化信号ｎ３が伝わる配線（ｎ３）を、センスアンプ線ｎ１と図示せぬセンスアンプ線との間に配置し、同様にセンスアンプ活性化信号ｎ７が伝わる配線（ｎ７）を、センスアンプ線ｎ１と図示せぬセンスアンプ線との間に配置する。接地電位ＶＳＳが与えられる配線（ＶＳＳ）、センスアンプ活性化信号ｎ３が伝わる配線（ｎ３）、及びセンスアンプ活性化信号ｎ７が伝わる配線（ｎ７）は、例えば、センスアンプ線ｎ１（ｎ１ａ）、センスアンプ線ｎ２の部分ｎ２ａ、ｎ２ｃと同一層にある配線である。
【００５３】
このように、センスアンプ線対同士が、直接に隣り合わないように、レイアウトを工夫することで、センスアンプ線対同士のカップリングを抑制することができる。
【００５４】
なお、シールドする配線は、本例に限らず、イコライズ電位ＶＢＬ等の固定電位、あるいはセンスアンプ部１１に存在する他の配線であってもかまわない。
【００５５】
次に、一実施形態に係る半導体メモリのビット線対イコライズ回路を説明する。
【００５６】
図２に示したように、ビット線対イコライズ回路１１１（１１１-１、１１１-２）は、ＣＭＯＳタイプのトランスファーゲートを含んでいる。図２には、ＰＭＯＳ Ｍ１、及びＮＭＯＳ Ｍ２で構成されたＣＭＯＳタイプのトランスファーゲートと、ＮＭＯＳ Ｍ３２及びＰＭＯＳ Ｍ３３で構成されたＣＯＭＳタイプのトランスファーゲートとが示されている。
【００５７】
ＣＭＯＳタイプのトランスファーゲートの利点は、例えば、ＮＭＯＳのみで構成されたトランスファーゲートに比較して、転送電位がＮＭＯＳのしきい値分低下する、いわゆる“しきい値落ち”が無いことである。このため、ビット線対イコライズ回路１１１に供給されるビット線対イコライズ制御信号EQLp、EQLnに、しきい値落ちを抑制するための昇圧電位を使用せずに済む。半導体メモリでは、例えば、ワード線ＷＬを駆動する電位に、昇圧電位を使用する場合が多い。このため、ビット線対イコライズ制御信号EQLp、EQLnの電位は、ワード線ＷＬを駆動する電位と同じにすることが一般的である。図６に、一般的なビット線対イコライズ制御信号EQLpの電位波形を示す。
【００５８】
図６に示すように、ビット線対イコライズ制御信号EQLpの電位が、例えば、ワード線ＷＬを駆動する電位と同じである場合、ビット線対イコライズ制御信号EQLpのハイレベルとローレベルとの間の振幅が非常に大きい。このため、例えば、ビット線対イコライズ制御信号EQLpがハイレベルからローレベルに遷移する際に、ビット線対に容量カップリングが発生し、ビット線対の電位がイコライズ電位ＶＢＬよりも下がってしまう。ビット線対の電位がイコライズ電位ＶＢＬよりも下がってしまうと、微小な電位であるメモリセルからのデータ読み出しに時間がかかってしまう。最悪の場合には、例えば、データの誤読み出しに発展する可能性がある。
【００５９】
そこで、一実施形態に係る半導体メモリでは、ビット線対イコライズ回路１１１に、ＣＭＯＳタイプのトランスファーゲートを使用する。
【００６０】
さらに、図７に示すように、ビット線対イコライズ制御信号EQLp、EQLn（図７ではEQLpのみ示す）の電位を、例えば、ワード線ＷＬを駆動する電位よりも低くする。電位の一例は、図７に示すように、ビット線対（図７ではＢＬ０、ＢＬ１を示す）の電位と同じ電位である。
【００６１】
ビット線対イコライズ制御信号EQLp、EQLnの電位を、例えば、ワード線ＷＬを駆動する電位よりも低くすることで、ビット線対イコライズ制御信号EQLp、EQLnのハイレベルとローレベルとの間の振幅が小さくできる。従って、ビット線対イコライズ制御信号EQLp、EQLnがハイレベルからローレベルに遷移する際の、ビット線対に容量カップリングを抑制できる。
【００６２】
一実施形態に係る半導体メモリでは、同様の工夫が、センスアンプ線対イコライズ回路１１３、及びトランスファーゲート１１２（１１２-１、１１２-２）にも為されている。
【００６３】
即ち、センスアンプ線対イコライズ回路１１３は、ＰＭＯＳ Ｍ１１、及びＮＭＯＳ Ｍ１２で構成されたＣＯＭＳタイプのトランスファーゲートを含む。センスアンプ線対イコライズ制御信号EQLSAp、制御信号EQLSAnの電位はそれぞれ、ワード線を駆動する電位より低い。
【００６４】
また、トランスファーゲート１１２-１は、ＰＭＯＳ Ｍ５、及びＮＭＯＳ Ｍ６で構成されたＣＯＭＯＳタイプのトランスファーゲートと、ＰＭＯＳ Ｍ７、及びＮＭＯＳ Ｍ８で構成されたＣＭＯＳタイプのトランスファーゲートとを含む。トランスファーゲート制御信号MUX0p、MUX0nの電位はそれぞれ、ワード線を駆動する電位より低い。
【００６５】
同様に、トランスファーゲート１１２-２は、ＰＭＯＳ Ｍ２６、及びＮＭＯＳ Ｍ２７で構成されたＣＯＭＯＳタイプのトランスファーゲートと、ＰＭＯＳ Ｍ２８、及びＮＭＯＳ Ｍ２９で構成されたＣＭＯＳタイプのトランスファーゲートとを含む。トランスファーゲート制御信号MUX1p、MUX1nの電位はそれぞれ、ワード線を駆動する電位より低い。
【００６６】
さらに、ＣＭＯＳタイプのトランスファーゲートには、以下のような利点もある。
【００６７】
一般的に、トランジスタは使用する電圧によって種類が異なる。具体的には、トランジスタの、例えば、ゲート絶縁膜の厚みは使用する電圧によってそれぞれ異なる。異なった種類のトランジスタ間には、同じ種類のトランジスタ間のスペースよりも広いスペースが必要である。しかし、例えば、トランスファ−ゲート１１２に、ＣＭＯＳタイプのトランスファーゲートを使用すれば、制御信号MUX0p、MUX0nに対して、例えば、センスアンプラッチ回路１１６のトランジスタに用いられる電位と同レベルの電位を用いることができる。このため、トランスファ−ゲート１１２には、センスアンプラッチ回路１１６に使用するトランジスタと同じ種類のトランジスタを使用することができる。これにより、トランスファ−ゲート１１２とセンスアンプラッチ回路１１６との間に、広いスペースを空ける必要が無くなり、回路面積、例えば、センスアンプ部１１における回路面積を削減することが可能となる。
【００６８】
上記面積削減に関する利点は、トランスファーゲート１１２ばかりでなく、ビット線対イコライズ回路１１１（１１１-１、１１１-２）、センスアンプ線対イコライズ回路１１３それぞれにおいても、ＣＭＯＳタイプのトランスファーゲートを使用し、これらの回路１１１．１１３を制御する制御信号の電位を、センスアンプラッチ回路１１６のトランジスタに用いられる電位と同レベルの電位にすることによって、同様に得ることができる。
【００６９】
さらに、ビット線対イコライズ回路１１１、トランスファーゲート１１２、センスアンプ線対イコライズ回路１１３、センスアンプラッチ回路１１６を、同じ種類のトランジスタを使用して構成することにより、集積度が高く、面積が小さいセンスアンプ部１１を得ることができる。面積が小さいセンスアンプ部１１は、例えば、動作を高速にするために、メモリセルアレイ部１０を細分化、例えば、マトリクス状に細分化した半導体メモリ、例えば、セグメントアレイ方式の半導体メモリに対して有利に使用できる。同じ種類のトランジスタの一例は、例えば、ゲート絶縁膜の厚さが同じトランジスタである。
【００７０】
次に、一実施形態に係る半導体メモリのライトバッファ回路１１５について説明する。
【００７１】
図８、及び図９は、ライトバッファ回路１１５の、データ書き込み動作時における電位状態の一例を示す回路図である。
【００７２】
まず、図８に示すように、入力データ線対LDIt、LDIcに対して、真の入力データ線LDItが“Ｈ”、相補の入力データ線LDICが“Ｌ”の書き込みデータが入力されたとする。ライトバッファ回路１１５は、データマスク信号LDVpが“Ｈ”、ライトセレクト信号WSLp<1>が“Ｈ”、及びライトセレクト信号WSLn<1>が“Ｌ”の各制御信号を受ける。
【００７３】
ライトバッファ回路１１５は、ＣＭＯＳ回路である。
【００７４】
ＮＭＯＳ Ｍ２２、Ｍ２５はそれぞれ、それらのゲートに“LDVp＝Ｈ”を受け、オンする。同様に、ＮＭＯＳ Ｍ２３、Ｍ２４はそれぞれ、それらのゲートに“WSLp<1>＝Ｈ”を受け、オンする。ＮＭＯＳ Ｍ２４、Ｍ２５がオンすることで、“LDIt＝Ｈ”が真のセンスアンプ線ｎ２にＮＭＯＳ Ｍ２４、Ｍ２５を介して伝わる。同様に、ＮＭＯＳ Ｍ２２、Ｍ２３がオンすることで、“LDIc＝Ｌ”が相補のセンスアンプ線ｎ１にＮＭＯＳ Ｍ２３、Ｍ２２を介して伝わる。このとき、ＮＭＯＳ Ｍ２２とＭ２３との相互接続ノードｎ１００の電位は“Ｌ”となり、ＮＭＯＳ Ｍ２４とＭ２５との相互接続ノードｎ１０１の電位は“Ｈ”となる。
【００７５】
さらに、ＰＭＯＳ Ｍ１８は、そのゲートに“LDIt＝Ｈ”を受け、オフする。ＰＭＯＳ Ｍ１９〜Ｍ２１はそれぞれ、それらのゲートに“WSLn<1>＝Ｌ”、“LDIc＝Ｌ”を受け、オンする。ＰＭＯＳ Ｍ２０、Ｍ２１がオンすることで、電源電位ＶＤＤが真のセンスアンプ線ｎ２に、ＰＭＯＳ Ｍ２０、Ｍ２１を介して伝わる。このとき、ＰＭＯＳ Ｍ２０とＭ２１との相互接続ノードｎ１０３の電位は“Ｈ”となる。また、ＰＭＯＳ Ｍ１９もオンしているので、ＰＭＯＳ Ｍ１９とＭ１８との相互接続ノードｎ１０２の電位も“Ｈ”となる。
【００７６】
この後、特に、図示しないが、データマスク信号LDVpを“Ｌ”、ライトセレクト信号WSLp<1>を“Ｌ”、及びライトセレクト信号WSLn<1>を“Ｈ”とし、入力データ線対LDIt、LDIcを、センスアンプ線対ｎ１、ｎ２から切断する。さらに、真の入力データ線LDIt、及び相補の入力データ線LDICの双方を“Ｈ”にプリチャージする。
【００７７】
ライトバッファ回路１１５は、データ書き込み時に、上記動作を行う。この動作の際に、直列接続されたＮＭＯＳ Ｍ２２とＭ２３との相互接続ノードｎ１００の電位が、例えば、“Ｌ”、同じく直列接続されたＮＭＯＳ２４とＭ２５との相互接続ノードｎ１０１の電位が、例えば、“Ｈ”となる。これらの電位が、次のデータ書き込みまで、相互接続ノードｎ１００、ｎ１０１それぞれに残ってしまう可能性がある。もし、電位が残ってしまった場合、同じデータが書き込まれるのであれば問題は無いが、異なるデータが書き込まれるのであればデータの伝達動作に影響を与える可能性がある。
【００７８】
例えば、図９に示すように、相互接続ノードｎ１００に“Ｌ”の電位が残り、相互接続ノードｎ１０１に“Ｈ”の電位が残っている、と仮定する。そして、真の入力データ線LDItが“Ｌ”、相補の入力データ線LDICが“Ｈ”の書き込みデータが入力されたとする。この場合、相互接続ノードｎ１００の電位は“Ｌ”から“Ｈ”へ遷移し、同じく相互接続ノードｎ１０１の電位は“Ｈ”から“Ｌ”へ遷移する。つまり、図１４に示したビット線対の電位関係を逆転させる動作と同様な動作が、ライトバッファ回路１１５内の、あるノード、本例では、相互接続ノードｎ１００、ｎ１０１において発生する。ライトバッファ回路１１５内の、あるノードにおいて、電位関係を逆転させる動作が発生すると、入力データ線対LDIt、LDIcからセンスアンプ線対ｎ１、ｎ２へのデータ伝達動作を遅らせてしまう。
【００７９】
上記現象の発生が顕著化し、サイクル動作の短縮化に影響が出てきた場合には、ライトバッファ回路１１５を、例えば、次のように動作させると良い。
【００８０】
簡単には、ライトバッファ回路１１５内の、あるノードの電位を、ビット線対イコライズ回路１１１、及びセンスアンプ線対イコライズ回路１１３の少なくともいずれか一方を使用して、イコライズする。以下、ライトバッファ回路１１５の、改良されたデータ書き込み動作の一例を、ビット線対イコライズ回路１１１を使用したことを前提に説明する。
【００８１】
図１０、図１１、及び図１２は、ライトバッファ回路１１５の、改良されたデータ書き込み動作時における電位状態の一例を示す回路図、図１３は、改良されたデータ書き込み動作の一例を示す動作波形図である。
【００８２】
図１０は、書き込みデータが、入力データ線対LDIt、LDIcから、センスアンプ線対ｎ１、ｎ２、及びビット線対ＢＬ１、/ＢＬ１に伝達された状態の一例を示している。図１０に示す一例では、真の入力データ線LDItが“Ｈ”、相補の入力データ線LDICが“Ｌ”の書き込みデータが入力された状態を示す。ライトバッファ回路１１５は、ライトセレクト信号WSLn<1>が“Ｌ”、WSLp<1>が“Ｈ”であり、活性である。また、データマスク信号LDVpは“Ｈ”であり、センスアンプ線対ｎ１、ｎ２、及びビット線対ＢＬ１、/ＢＬ１に対するライトマスクはされていない。ビット線対イコライズ回路１１１は、ビット線対イコライズ制御信号EQL0nが“Ｈ”、EQL0pが“Ｌ”であり、非活性である。
【００８３】
この場合、真のセンスアンプ線ｎ２の電位、及び真のビット線/ＢＬ１の電位はそれぞれ、“Ｈ”となり、相補のセンスアンプ線ｎ１の電位、及び相補のビット線ＢＬ１の電位はそれぞれ、“Ｌ”となる。そして、相互接続ノードｎ１００の電位は“Ｌ”であり、ｎ１０１の電位は“Ｈ”である。なお、相互接続ノードｎ１０２の電位、及びｎ１０３の電位はそれぞれ、“Ｈ”である。
【００８４】
この後、特に、図示しないが、データマスク信号LDVpを“Ｌ”、ライトセレクト信号WSLp<1>を“Ｌ”、及びWSLn<1>を“Ｈ”とし、入力データ線対LDIt、LDIcを、センスアンプ線対ｎ１、ｎ２から切断する。さらに、真の入力データ線LDIt、及び相補の入力データ線LDICの双方を“Ｈ”にプリチャージする。さらに、ビット線対イコライズ制御信号EQL0nを“Ｌ”、EQL0pを“Ｈ”とし、ビット線対ＢＬ１、/ＢＬ１をイコライズ電位ＶＢＬにイコライズする。さらに、図示せぬセンスアンプ線対イコライズ回路１１３を使用して、センスアンプ線対ｎ１、ｎ２もイコライズ電位ＶＢＬにイコライズする。
【００８５】
次に、図１１に示すように、ライトバッファ回路１１５に、真の入力データ線LDItが“Ｌ”、相補の入力データ線LDICが“Ｈ”の書き込みデータが入力されたとする。このとき、データマスク信号LDVpを“Ｈ”とし、ＮＭＯＳ Ｍ２２、Ｍ２５をオンさせ、相互接続ノードｎ１００をセンスアンプ線ｎ１に接続し、相互接続ノードｎ２をセンスアンプ線ｎ２に接続する。ライトセレクト信号WSLn<1>は“Ｈ”、WSLp<1>は“Ｌ”のままとし、ＰＭＯＳ Ｍ１９、Ｍ２０、ＮＭＯＳ Ｍ２３、Ｍ２４はそれぞれオフさせる。ビット線対イコライズ制御信号EQL0nは“Ｌ”、EQL0pは“Ｈ”のままとし、ビット線対イコライズ回路１１１は活性状態とする。なお、図示せぬセンスアンプ線対イコライズ回路１１３も、例えば、活性状態とする。
【００８６】
これにより、相互接続ノードｎ１００の電位は、“Ｌ”からイコライズ電位ＶＢＬに遷移し、同じく相互接続ノードｎ１０１の電位は、“Ｈ”からイコライズ電位ＶＢＬに遷移する。なお、ＰＭＯＳ Ｍ１８は、そのゲートに“LDIt＝Ｌ”を受け、オンするので、相互接続ノードｎ１０２の電位は、“Ｈ”からイコライズ電位ＶＢＬに遷移する。
【００８７】
次に、図１２に示すように、ビット線対イコライズ制御信号EQL0nを“Ｈ”、EQL0pを“Ｌ”とし、ビット線対イコライズ回路１１１は非活性化させる。なお、図示せぬセンスアンプ線対イコライズ回路１１３も、非活性化させる。ライトセレクト信号WSLn<1>を“Ｌ”、WSLp<1>を“Ｈ”とし、ＰＭＯＳ Ｍ１９、Ｍ２０、ＮＭＯＳ Ｍ２３、Ｍ２４はそれぞれオンさせる。
【００８８】
これにより、相互接続ノードｎ１００の電位はイコライズ電位ＶＢＬから“Ｈ”に遷移し、相互接続ノードｎ１０１の電位はイコライズ電位ＶＢＬから“Ｌ”に遷移する。
【００８９】
このように改良された動作の一例では、ライトセレクト信号WSLp、WSLnを、ライトバッファ回路１１５に入力する前に、データマスク信号LDVpを入力し、相互接続ノードｎ１００の電位、及びｎ１０１の電位を、ビット線対イコライズ回路１１１、及びセンスアンプ線対イコライズ回路１１３の少なくともいずれか一方を使用して、イコライズする。
【００９０】
例えば、図１３に示すように、ライトセレクト信号WSLp、WSLnを、ライトバッファ回路１１５に入力する前に、ライトバッファ回路１１５をイコライズする期間（ライトバッファイコライズ）を設けることで、ライトバッファ回路１１５内の、あるノードにおいて、電位関係を逆転させる動作を発生させずに済む。従って、ライトセレクト信号WSLp、WSLnを、ライトバッファ回路１１５に入力してから、書き込みデータが、入力データ線対LDIt、LDIcからセンスアンプ線対ｎ１、ｎ２に伝達されるまで時間を短縮でき、動作の遅延を抑制することができる。
【００９１】
このように、この発明の一実施形態によれば、サイクル動作を高速化できる半導体メモリを有した半導体集積回路装置を提供できる。
【００９２】
さらに、この発明の一実施形態に係る半導体メモリは、サイクル動作を高速化できるので、特に、ネットワーク機器やキャッシュメモリ等の高速なサイクル動作を要求される製品に有用である。
【００９３】
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。もちろん、一実施形態が、唯一の実施形態でもない。例えば、メモリセルは、ＤＲＡＭや、ＰＳＲＡＭ（Pseudo-SRAM：擬似ＳＲＡＭ）に使用されるダイナミック型のメモリセルを例示したが、ダイナミック型以外のメモリセルでも良い。
【００９４】
また、一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００９５】
また、実施形態は、この発明を半導体メモリに適用した例に基づき説明したが、この発明は半導体メモリに限られるものではなく、半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００９６】
【図１】図１は、この発明の一実施形態に係る半導体メモリのメモリセルアレイ部及びセンスアンプ部の構成例を概略的に示すブロック図
【図２】図２は、この発明の一実施形態に係る半導体メモリのセンスアンプ部の回路例を示す回路図
【図３】図３は、この発明の一実施形態に係る半導体メモリの動作の一例を示す動作波形図
【図４】図４は、図３に示す動作の一例に従ったワード線及びビット線対の電位変化を示す電位波形図
【図５】図５は、この発明の一実施形態に係る半導体メモリのセンスアンプ部の配線レイアウトを示す平面図
【図６】図６は、一般的な半導体メモリのビット線対イコライズ制御信号の電位変化を示す電位波形図
【図７】図７は、この発明の一実施形態に係る半導体メモリのビット線対イコライズ制御信号の電位変化を示す電位波形図
【図８】図８は、この発明の一実施形態に係る半導体メモリのライトバッファ回路の、データ書き込み動作時における電位状態の一例を示す回路図
【図９】図９は、この発明の一実施形態に係る半導体メモリのライトバッファ回路の、データ書き込み動作時における電位状態の一例を示す回路図
【図１０】図１０は、この発明の一実施形態に係る半導体メモリのライトバッファ回路の、改良されたデータ書き込み動作時における電位状態の一例を示す回路図
【図１１】図１１は、この発明の一実施形態に係る半導体メモリのライトバッファ回路の、改良されたデータ書き込み動作時における電位状態の一例を示す回路図
【図１２】図１２は、この発明の一実施形態に係る半導体メモリのライトバッファ回路の、改良されたデータ書き込み動作時における電位状態の一例を示す回路図
【図１３】図１３は、この発明の一実施形態に係る半導体メモリの、改良されたデータ書き込み動作の一例を示す動作波形図
【図１４】図１４は、従来の半導体メモリの動作を示す動作波形図
【符号の説明】
【００９７】
１０…メモリセルアレイ部、１１…センスアンプ部、１１１、１１１-１、１１１-２…ビット線対イコライズ回路、１１２、１１２-１、１１２-２…トランスファーゲート、１１３…センスアンプドライバー回路及びセンスアンプ線対イコライズ回路、１１４…リードゲート回路、１１５…ライトバッファ回路、１１６…センスアンプラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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