(57)【要約】【課題】  異なるゲート絶縁膜厚を有する複数種類のＴＦＴを混載し、高性能で高速動作が可能な表示装置用アクティブマトリクス基板を提供する。【解決手段】  表示装置用アクティブマトリクス基板は、表示領域において、行方向に沿う複数の走査線と、列方向に沿う複数の画像データ線と、走査線と画像データ線との各交点および周辺回路領域に形成された島状半導体層と、画素用島状半導体層上の第１の厚さの第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に、第１の配線層で形成された第１のゲート電極と、周辺回路用島状半導体層の一部上の第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、第２のゲート絶縁膜の上の第２の配線層で形成された第２のゲート電極と、を有し、画素の島状半導体層、第１のゲート絶縁膜、第１のゲート電極が画素トランジスタを構成し、走査線が、第２の配線層で形成された下部走査配線と、第１の配線層で形成され、下部走査配線に接続された上部走査配線とを含む。【選択図】  図２
2005331902.tif 000002
【特許請求の範囲】
【請求項１】
行列状に画素を配列する表示領域と前記表示領域周辺で周辺回路を配置する周辺回路領域とを有する絶縁性基板と、
前記表示領域において、行方向に沿って形成された複数の走査線と、
前記表示領域において、列方向に沿って形成され、前記複数の走査線と共に複数の画素領域を画定する、複数の画像データ線と、
前記表示領域における前記走査線と前記画像データ線との各交点近傍に形成された画素トランジスタ用島状半導体層および前記周辺回路領域に形成された複数の周辺回路トランジスタ用島状半導体層と、
前記画素トランジスタ用島状半導体層の中間部を覆う第１の厚さの第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に配置され、第１の配線層で形成された第１のゲート電極と、
前記周辺回路トランジスタ用島状半導体層の少なくとも一部の中間部を覆う、前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に配置され、第２の配線層で形成された第２のゲート電極と、
を有し、前記画素トランジスタ用島状半導体層、前記第１のゲート絶縁膜、前記第１のゲート電極が画素トランジスタを構成し、前記走査線が、前記第２の配線層で形成された下部走査配線と、前記第１の配線層で前記下部走査配線上方に形成され、前記下部走査配線に接続された上部走査配線とを含む、表示装置用アクティブマトリクス基板。
【請求項２】
前記第１のゲート絶縁膜が前記第２のゲート絶縁膜と同一層で形成された下部ゲート絶縁膜とその上に形成された上部ゲート絶縁膜とを含む、
請求項１記載の表示装置用アクティブマトリクス基板。
【請求項３】
さらに、前記画素トランジスタ用島状半導体層の前記第１のゲート電極両側に形成された第１のソース／ドレイン領域と、
前記周辺回路トランジスタ用島状半導体層の前記第２のゲート電極両側に形成された第２のソース／ドレイン領域と、
前記第１および第２のゲート電極、前記上部走査配線を覆って前記絶縁性基板上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、少なくとも前記第１および第２のソース／ドレイン領域に達する複数のコンタクトホールと、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する導電層と、
を有する、請求項１または２記載の表示装置用アクティブマトリクス基板。
【請求項４】
前記下部走査配線を覆って、前記上部ゲート絶縁膜と同一層で形成された中間絶縁層が配置され、前記中間絶縁層に中間コンタクトホールが形成され、その上に、前記中間コンタクトホールを介して前記下部走査配線に接続された前記上部走査配線が形成されている、
請求項３記載の表示装置用アクティブマトリクス基板。
【請求項５】
前記下部走査配線、前記上部走査配線が、それぞれ延在方向から側方に張り出したコンタクト用張り出し領域を有し、前記複数のコンタクトホールが前記コンタクト用張り出し領域にそれぞれ達する走査配線用コンタクトホールを含み、前記導電層が前記走査配線用コンタクトホールを介して前記下部走査配線、前記上部走査配線を接続する局所配線を含む、
請求項３記載の表示装置用アクティブマトリクス基板。
【請求項６】
前記下部走査配線が延在方向内に下部コンタクト領域を含み、前記上部走査配線が前記下部コンタクト領域上方に開口部を有し、開口部近傍に上部コンタクト領域を有し、前記複数のコンタクトホールが前記下部および上部コンタクト領域にそれぞれ達する走査配線用コンタクトホールを含み、前記導電層が前記走査配線用コンタクトホールを介して前記下部走査配線、前記上部走査配線を接続する局所配線を含む、
請求項３記載の表示装置用アクティブマトリクス基板。
【請求項７】
前記上部走査配線の開口部が上部走査配線を分離し、前記上部コンタクト領域が前記開口部の両側に形成され、前記局所配線が分離された上部走査配線も接続する、
請求項６記載の表示装置用アクティブマトリクス基板。
【請求項８】
さらに、前記各画素領域において、前記画素トランジスタに接続された表示電極と、前記表示電極に一方の電極が接続された補助容量とを有し、
前記補助容量の一方の電極は前記画素トランジスタ用島状半導体層と同一の半導体層で形成され、前記補助容量の他の電極は、前記第２の配線層で形成された下部補助容量バスラインと、前記第１の配線層で前記下部補助容量バスライン上方に形成され、前記下部補助容量バスラインに接続された上部補助容量バスラインとを含む、
請求項３〜７のいずれか１項記載の表示装置用アクティブマトリクス基板。
【請求項９】
前記補助容量の半導体層は、前記画素トランジスタ用島状半導体層と連続する半導体層である請求項８記載の表示装置用アクティブマトリクス基板。
【請求項１０】
前記下部補助容量バスラインを覆って、前記上部ゲート絶縁膜と同一層で形成された中間絶縁層が配置され、前記中間絶縁層に中間コンタクトホールが形成され、その上に、前記中間コンタクトホールを介して前記下部補助容量バスラインに接続された前記上部補助容量バスラインが形成されている、
請求項８記載の表示装置用アクティブマトリクス基板。
【請求項１１】
前記下部補助容量バスライン、前記上部補助容量バスラインが、それぞれ延在方向から側方に張り出したコンタクト用張り出し領域を有し、前記複数のコンタクトホールが前記コンタクト用張り出し領域にそれぞれ達する補助容量バスライン用コンタクトホールを含み、前記導電層が前記補助容量バスライン用コンタクトホールを介して前記下部補助容量バスライン、前記上部補助容量バスラインを接続する局所配線を含む、
請求項８記載の表示装置用アクティブマトリクス基板。
【請求項１２】
前記下部補助容量バスラインが延在方向内に下部コンタクト領域を含み、前記上部補助容量バスラインが前記下部コンタクト領域上方に開口部を有し、開口部近傍に上部コンタクト領域を有し、前記複数のコンタクトホールが前記下部および上部コンタクト領域にそれぞれ達する補助容量バスライン用コンタクトホールを含み、前記導電層が前記補助容量バスライン用コンタクトホールを介して前記下部補助容量バスライン、前記上部補助容量バスラインを接続する補助容量局所配線を含む、
請求項８記載の表示装置用アクティブマトリクス基板。
【請求項１３】
前記上部補助容量バスラインの開口部が上部補助容量バスラインを分離し、前記上部コンタクト領域が前記開口部の両側に形成され、前記補助容量局所配線が分離された上部補助容量バスラインも接続する、
請求項１２記載の表示装置用アクティブマトリクス基板。
【請求項１４】
さらに、前記各画素領域において、前記画素トランジスタに接続された表示電極と、
前記第１の配線層と前記第２の配線層を用いて形成された第１および第２の電極を有し、前記第１および第２の電極の一方が前記表示電極に接続された補助容量と、
を有する、請求項２または３記載の表示装置用アクティブマトリクス基板。
【請求項１５】
前記補助容量の第２の電極は、前記第１の電極下方で前記第１の電極より幅広に形成されている請求項１４記載の表示装置用アクティブマトリクス基板。
【請求項１６】
さらに、前記画像データ線と同一配線層で形成され、前記補助容量の第１および第２の電極の他方に接続された補助容量バスラインを有する請求項１４または１５記載の表示装置用アクティブマトリクス基板。
【請求項１７】
表示領域と周辺回路領域とを有する絶縁性基板と、
前記表示領域において、行方向に沿って形成された複数の走査線と、
前記表示領域において、列方向に沿って形成され、前記複数の走査線と共に複数の画素領域を画定する、複数の画像データ線と、
前記表示領域における前記走査線と前記画像データ線との各交点近傍に形成された画素トランジスタ用島状半導体層および前記周辺回路領域に形成された複数の周辺回路トランジスタ用島状半導体層と、
前記画素トランジスタ用島状半導体層の中間部を覆う第１の厚さの第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に配置され、第１の配線層で形成された第１のゲート電極と、
前記周辺回路トランジスタ用島状半導体層の少なくとも一部の中間部を覆う、前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に配置され、第２の配線層で形成された第２のゲート電極と、
前記画素トランジスタ用島状半導体層に接続された画素電極と
を有し、前記画素トランジスタ用島状半導体層、前記第１のゲート絶縁膜、前記第１のゲート電極が画素トランジスタを構成し、前記走査線が、前記第２の配線層で形成された下部走査配線と、前記第１の配線層で前記下部走査配線上方に形成され、前記下部走査配線に接続された上部走査配線とを含む、表示装置。
【請求項１８】
表示領域と周辺回路領域とを有する絶縁基板上に半導体層を形成する工程と、
前記半導体層を複数の島状半導体層にパターニングする工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を覆う第１の配線層を形成する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域の下部走査線を形成する工程と、
前記第１のゲート絶縁膜上に、第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜をエッチングして、表示領域の下部走査線を露出するコンタクトホールを形成する工程と、
第２のゲート絶縁膜上に第２の配線層を形成する工程と、
前記第２の配線層をパターニングして、表示領域の画素トランジスタのゲート電極および下部走査線に接続される上部走査線を形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
【請求項１９】
表示領域と周辺回路領域とを有する絶縁基板上にトランジスタ形成用の島状半導体層を形成する工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜、第１の配線層を積層する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域において延在方向から側方に張り出す張り出し領域を有する下部走査線を形成する工程と、
前記ゲート電極および下部走査線を覆って、前記第１のゲート絶縁膜上に、第２のゲート絶縁膜、第２の配線層を積層する工程と、
前記第２の配線層をパターニングして、表示領域において、画素トランジスタのゲート電極および延在方向から側方に張り出す張り出し領域を有する上部走査線を形成する工程と、
前記ゲート電極両側の島状半導体層に不純物を添加し、ソース／ドレイン領域を形成し、トランジスタを構成する工程と、
前記トランジスタ、上部走査線を覆って、前記第２のゲート絶縁膜上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記トランジスタのソース／ドレイン領域、上部および下部走査線の張り出し領域を露出するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する、前記上部および下部走査線を接続する局所配線を含む導電パターンを形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
【請求項２０】
表示領域と周辺回路領域とを有する絶縁基板上にトランジスタ形成用の島状半導体層を形成する工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜、第１の配線層を積層する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域において行方向に延在し、下部コンタクト領域を含む下部走査線を形成する工程と、
前記ゲート電極および下部走査線を覆って、前記第１のゲート絶縁膜上に、第２のゲート絶縁膜、第２の配線層を積層する工程と、
前記第２の配線層をパターニングして、表示領域において、画素トランジスタのゲート電極および前記下部走査線上方で、前記下部コンタクト領域上方に開口を有し、下部コンタクト領域近傍に上部コンタクト領域を有する上部走査線を形成する工程と、
前記ゲート電極両側の島状半導体層に不純物を添加し、ソース／ドレイン領域を形成し、トランジスタを構成する工程と、
前記トランジスタ、上部走査線を覆って、前記第２のゲート絶縁膜上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記トランジスタのソース／ドレイン領域、上部および下部コンタクト領域を露出するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する、前記上部および下部走査線を接続する局所配線を含む導電パターンを形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用基板およびその製造方法に関し、特に薄膜トランジスタを備えた表示装置用アクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイとして、液晶表示装置や有機ＥＬ表示装置が用いられている。表示画素ごとにスイッチング（アクティブ）素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、ＰＣ（パーソナルコンピュータ）、携帯電話等に広く用いられている。
【０００３】
ガラス基板上に薄膜トランジスタを形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン膜を用いていた。近年、非晶質シリコン膜を多結晶化することにより、又は最初から多結晶シリコン膜を堆積することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能の多結晶シリコントランジスタが得られるようになっている。多結晶シリコン膜を用いる場合、同一基板上に周辺回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。
【０００４】
図２２は、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板ＳＵＢの上に、表示を行う表示領域ＤＡと周辺回路を形成する周辺回路領域ＰＨが画定されている。表示領域ＤＡにおいては、複数の走査用ゲート配線（バスライン）ＧＬが行（横）方向に延在し、画像データ供給用の複数の画像データ配線（バスライン）ＤＬが列（縦）方向に延在する。
【０００５】
走査用ゲート配線ＧＬと画像データ配線ＤＬとの各交点に、薄膜トランジスタＴＦＴが接続され、薄膜トランジスタの出力端子はＩＴＯ等の透明電極で形成される画素電極ＰＸに接続されている。さらに、各画素電極ＰＸに補助容量ＳＣが接続される。補助容量ＳＣの他の電極は、一定電位の補助容量配線（バスライン）ＳＣＬに接続される。図の構成においては、補助容量配線ＳＣＬは行方向に延在するが、列方向に延在する構成とすることもできる。
【０００６】
このようにして、表示領域ＤＡには行列状の画素が配列され、各画素は表示を制御する画素電極ＰＸを備える。画素行に沿って走査用ゲート配線ＧＬが配置され、画素列に沿って画像データ配線ＤＬが配置される。走査用ゲート配線ＧＬによってオン／オフ制御される薄膜トランジスタＴＦＴが画像データ配線ＤＬから画像データを画素電極ＰＸに供給する。薄膜トランジスタＴＦＴがオフすると、画素電極ＰＸは補助容量ＳＣと共に画像データを保持する。
【０００７】
周辺回路領域ＰＨには、走査用ゲート配線に供給する走査信号群を発生させるためのゲートドライバＧＤ、画像データ配線に供給する画像データを供給するためのデータドライバＤＤ、及び外部より制御信号ＣＳを受け、ゲートドライバＧＤおよびデータドライバＤＤを制御する表示コントローラＤＣが形成されている。ゲートドライバＧＤは、シフトレジスタＳＲ１、レベルシフタＬＳ１、出力バッファＯＢ等を含む。データドライバＤＤは、シフトレジスタＳＲ２、レベルシフタＬＳ２、アナログスイッチＡＳ等を含む。さらに、外部より基準電圧ＶＬ、ＶＨ及び画像信号ＩＤが供給される。
【０００８】
周辺回路を集積化したアクティブマトリクス基板において、表示コントローラＤＣ、シフトレジスタＳＲ１、ＳＲ２は比較的高速動作を行なうことが要求される。レベルシフタＬＳ１、ＬＳ２、出力バッファＯＢ、アナログスイッチＡＳは、比較的高電圧で動作する高耐圧であることが要求される。
【０００９】
表示エリアにおいて用いられるスイッチング用薄膜トランジスタ（ＴＦＴ）は、比較的高耐圧が要求される。表示エリアＤＡのＴＦＴはｎチャネルＴＦＴのみで作成しても、周辺回路ＰＨはＣＭＯＳ回路で構成することが好ましい。従って、ｎチャネルＴＦＴの他、ｐチャネルＴＦＴも作成する。同一ゲート絶縁膜を用いて，全ＴＦＴを作製する場合，ゲート絶縁膜の厚さは高耐圧ＴＦＴに合わせる。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にＭＯＳ容量を用いる。
【００１０】
図２３Ａ−２３Ｇは、図２２に示す回路に用いられるＣＭＯＳ薄膜トランジスタ及び補助容量を作成する従来技術による製造方法の１例の主要工程を示す断面図である。
図２３Ａに示すように、ガラス板等の透明絶縁基板１００の上に、厚さ２００ｎｍのＳｉＮ層と、厚さ５０ｎｍのＳｉＯ層を化学気相堆積（ＣＶＤ）で堆積し、バッファ層１０１を作成する。バッファ層１０１の上に、非晶質シリコン膜をＣＶＤで堆積し、エキシマレーザでアニールを行うことにより多結晶シリコンに変換する。なお、直接多結晶シリコン膜を堆積する方法もある。多結晶シリコン膜を得た後、ホトリソグラフィとエッチングにより、多結晶シリコン膜を島状シリコン膜１０２にパターニングする。図に示した３つの島状シリコン膜は、左からｐチャネルＴＦＴ用、ｎチャネルＴＦＴ用、補助容量用である。
【００１１】
図２３Ｂに示すように、島状シリコン膜１０２を覆って、厚さ１２０ｎｍのＳｉＯ層１０３をＣＶＤにより堆積し、ゲート絶縁膜を作成する。ゲート絶縁膜１０３の上に、厚さ３００ｎｍのＭｏ層１０４をスパッタリングなどの物理気相堆積（ＰＶＤ）によって堆積し、ホトリソグラフィとエッチングによりパターニングして電極１０４を形成する。左側の２つの電極はゲート電極であり、右側の１つの電極はキャパシタ用上部電極である。
【００１２】
ゲート電極およびキャパシタ用上部電極をパターニングした後、ホトリソグラフィとエッチングを用い、ゲート絶縁膜１０３を電極１０４よりも幅広にパターニングする。
図２３Ｃに示すように、ｐチャネルトランジスタを覆い、ｎチャネルトランジスタ領域を開口するホトレジストパターンＰＲｎを形成し、Ｐ＋イオンを２段階でイオン注入する。１方のイオン注入は、露出したシリコン膜には注入されるが、電極１０４及び絶縁膜１０３に注入された不純物は、半導体層に達しない加速エネルギ、ドーズ量で行われる。他方のイオン注入は、絶縁膜１０３に注入された場合、その一部が絶縁膜１０３を通過し、半導体層１０２に達し、低不純物濃度のイオン注入領域を形成する条件で行なう。
【００１３】
このようにして、ゲート電極側方のゲート絶縁膜下に低濃度ドレイン領域ＬＤＤ、ゲート絶縁膜側方に高濃度ドレイン領域ＨＤＤが形成される。その後ホトレジストパターンＰＲｎは除去する。
【００１４】
図２３Ｄに示すように、ｎチャネルトランジスタ及び補助容量を覆い、ｐチャネルトランジスタ領域を開口するホトレジストパターンＰＲｐを形成し、ｐ型不純物、例えばＢ＋のイオン注入を、上述と同様２段階で行なう。
【００１５】
一方のイオン注入は、半導体層１０２に直接注入されたイオンのみが半導体層に添加され、電極１０４及び絶縁膜１０３に注入された不純物は半導体層１０２に達しない条件で行う。他方のイオン注入は、絶縁膜１０３に注入された不純物は、その一部が絶縁膜１０３を通過して半導体層１０２に達し、低不純物濃度領域を形成する条件で行う。
【００１６】
なお、ｐチャネルトランジスタにおいては、ＬＤＤ領域は必ずしも必要ないので、ＬＤＤ領域を形成せず、１段階のイオン注入を所望の高濃度を達成するような加速エネルギ、ドーズ量で行なうこともできる。その後ホトレジストパターンＰＲｐは除去する。
【００１７】
図２３Ｅに示すように、イオン注入を終了した基板上に、シラン等のＳｉソースガスと酸素等のＯソースガスを用いたＣＶＤにより厚さ６０ｎｍのＳｉＯ層を堆積し、シラン等のＳｉソースガスとＮＨ３等のＮソースガスを用いたＣＶＤにより厚さ３６０ｎｍのＳｉＮ層を堆積し、第１層間絶縁膜１０８を形成する。
【００１８】
第１層間絶縁膜１０８の成膜後、５５０℃、２時間のアニーリングを行い、イオン注入した不純物を活性化する。アニール工程において、ＮＨ３等の水素を含むソースガスを用いて成膜されたＳｉＮ層からは水素が解離され、半導体層の水素化処理が行われる。
【００１９】
なお、熱的アニールに代え、不純物の活性化をレーザアニールで行い、その後３６０℃等のアニーリングを行い、半導体層の水素化を行なう方法もある。
半導体層の水素化処理を終えた後、第１層間絶縁膜１０８上にレジストパターンを作成し、半導体層１０２の所望領域を開口するため、第１層間絶縁膜１０８を貫通するエッチングを行う。
【００２０】
図２３Ｆに示すように、厚さ１００ｎｍのＴｉ層、厚さ２００ｎｍのＡｌ又はＡｌ合金層、厚さ５０ｎｍのＴｉ層を物理気相堆積（ＰＶＤ）により堆積し、電極層を形成する。電極層の上にレジストパターンを形成し、エッチングを行うことにより半導体層１０２の所望領域を第１層間絶縁膜１０８上に引き出す電極／配線１０９を残す。その後レジストパターンは除去する。
【００２１】
図２３Ｇに示すように、配線１０９を覆って第１層間絶縁膜１０８の上に、厚さ３μｍの透明絶縁樹脂層を形成し、第２層間絶縁膜１１０を形成する。ホトリソグラフィとエッチングを用いて第２層間絶縁膜を貫通して配線１０９を露出するコンタクトホールを形成する。なお、第２層間絶縁膜として感光性樹脂を用いると、第２層間絶縁膜を露光現像することによりコンタクトホールを形成することもできる。
【００２２】
開口内に露出した配線１０９に接続するように、厚さ１００ｎｍのＩＴＯ層をＣＶＤにより堆積し、ホトリソグラフィとエッチングを用いてパターニングし、画素電極１１１を形成する。画素電極１１１は、画素のスイッチングトランジスタであるｎチャネルＴＦＴのソース／ドレイン電極に接続されると共に、補助容量の一方の電極１０２にも接続される。なお、補助容量の他方の電極１０４は、補助容量バスラインを構成している。このようにして、ｐチャネルＴＦＴ、ｎチャネルＴＦＴ及び補助容量ＳＣを作成することができる。
【００２３】
高速動作が要求されるＴＦＴは、チャネル長を短くし、ＬＤＤ構造を無くすことが好ましい。このため、回路の電源電圧は小さい方が望ましい。一般的に、電源電圧を下げるには、ＴＦＴの閾値も下げる必要があり、ゲート絶縁膜を薄膜化する必要がある。高耐圧ＴＦＴは、所望の高電圧に耐える必要があり、従来通りのゲート絶縁膜厚やＬＤＤを有するＴＦＴ構造が望ましい。同一のＴＦＴ構造で両者の要求を満足することは難しい。そこで、同一基板上に２種類のＴＦＴを形成する技術が提案されている。
【００２４】
特開２００３−４５８９２号は、島状半導体層を形成した後、低圧ＴＦＴに適した第１のゲート絶縁膜を形成し、低圧トランジスタにおいてはその上にゲート電極を形成し、高圧トランジスタ及び画素トランジスタにおいては第１のゲート絶縁膜の上にさらに第２のゲート絶縁膜を積層し、その上にゲート電極を形成することを提案している。低圧トランジスタの第１のゲート絶縁膜は例えば厚さ３０ｎｍであり、第１及び第２のゲート絶縁膜の積層である高圧トランジスタ及び画素トランジスタのゲート絶縁膜は、例えば厚さ１３０ｎｍである。
【００２５】
ＴＦＴの性能をさらに高度化するために、新たな結晶化技術も提案されている。
特開２００３−８６５０５号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体（ＬＤ）励起の固体レーザ（ＤＰＳＳレーザ）を用い、連続波（ＣＷ）レーザ光を照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。
【００２６】
ＴＦＴの製造工程において、不純物の活性化は熱アニールまたはレーザアニールで行われる。高い信頼性を得るためには、熱アニールが望ましい。特に高速動作回路を専用ＴＦＴで構成した場合や、ＣＷレーザ光による結晶化を行なう場合、不純物の活性化は熱アニールが望まれる。
【００２７】
熱アニールを行なうためには、金属配線としてアルミニウム又はアルミニウム合金を用いることは不適当となり、高融点金属を用いることが必要となる。高融点金属はアルミニウム又はアルミニウム合金と比較して高抵抗であり、大型パネル製作の際には配線抵抗が問題となる。又、表示装置の高精細化に伴い、補助容量電極の面積は小さくすることが望まれる。
【００２８】
【特許文献１】特開２００３−４５８９２号公報
【特許文献２】特開２００３−８６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明の目的は、異なるゲート絶縁膜厚を有する複数種類のＴＦＴを混載し、高性能で高速動作が可能な表示装置用アクティブマトリクス基板およびその製造方法を提供することである。
【００３０】
本発明の他の目的は、大型高精細パネルに対応可能で、十分に明るい表示パネルを提供する表示装置用アクティブマトリクス基板およびその製造方法を提供することである。
【課題を解決するための手段】
【００３１】
本発明の１観点によれば、行列状に画素を配列する表示領域と前記表示領域周辺で周辺回路を配置する周辺回路領域とを有する絶縁性基板と、前記表示領域において、行方向に沿って形成された複数の走査線と、前記表示領域において、列方向に沿って形成され、前記複数の走査線と共に複数の画素領域を画定する、複数の画像データ線と、前記表示領域における前記走査線と前記画像データ線との各交点近傍に形成された画素トランジスタ用島状半導体層および前記周辺回路領域に形成された複数の周辺回路トランジスタ用島状半導体層と、前記画素トランジスタ用島状半導体層の中間部を覆う第１の厚さの第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に配置され、第１の配線層で形成された第１のゲート電極と、前記周辺回路トランジスタ用島状半導体層の少なくとも一部の中間部を覆う、前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に配置され、第２の配線層で形成された第２のゲート電極と、を有し、前記画素トランジスタ用島状半導体層、前記第１のゲート絶縁膜、前記第１のゲート電極が画素トランジスタを構成し、前記走査線が、前記第２の配線層で形成された下部走査配線と、前記第１の配線層で前記下部走査配線上方に形成され、前記下部走査配線に接続された上部走査配線とを含む、表示装置用アクティブマトリクス基板が提供される。
【発明の効果】
【００３２】
ゲート絶縁膜厚の異なる複数種類のＴＦＴを作製することができる。高速性の必要なＴＦＴは高速動作可能に，高耐圧の必要なＴＦＴは高耐圧に作製することが可能になる。
走査線が、下部走査配線と上部走査配線との積層構造で形成されると、走査線を低抵抗化することができ、走査線を高融点金属で作成してもその抵抗を低くすることが可能となる。不純物活性化を熱アニールにより行なうことができる。
【発明を実施するための最良の形態】
【００３３】
以下，図面を参照して，本発明の実施例を説明する。作製する表示装置用アクティブマトリクス基板は図２２に示すような構成を有する。図２２を参照して行った説明を援用する。説明の簡略化のため，以下、主に、高速動作可能なｐチャネルＴＦＴ，高速動作可能なｎチャネルＴＦＴ，高耐圧のｐチャネルＴＦＴ、画素トランジスタとなる高耐圧ｎチャネルＴＦＴ、補助容量について説明する。
【００３４】
図１Ａ−１Ｌは、本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。図２は、作成されるアクティブマトリクス基板の画素領域の平面構成を示す平面図である。
【００３５】
図１Ａに示すように、ガラス等の透明絶縁基板１００の上に、厚さ２００ｎｍのＳｉＮ層と厚さ５０ｎｍのＳｉＯ層をＣＶＤにより積層し、バッファ層１０１を形成する。バッファ層１０１の上に、非晶質シリコン膜１０２をＣＶＤにより堆積する。非晶質シリコン膜１０２にエキシマレーザ光を照射し、多結晶化を行なう。なお、パルス発振のエキシマレーザ光による多結晶化に代え、連続発振（ＣＷ）する固体レーザ光により多結晶化を行ってもよい。又、バッファ層１０１の上に直接多結晶シリコン膜を形成してもよい。
【００３６】
図１Ｂに示すように、シリコン膜１０２の上に、ホトレジスト層を塗布し、露光現像してホトレジストパターンＰＲ１を形成する。ホトレジストパターンＰＲ１をエッチングマスクとし、シリコン膜１０２をエッチングして島状半導体層にパターニングする。
【００３７】
島状半導体層１０２ａ、１０２ｂが薄膜ＴＦＴ用島状半導体層、島状半導体層１０２ｃ、１０２ｄが厚膜ＴＦＴ用半導体層、島状半導体層１０２ｅが補助容量用半導体層である。島状半導体層１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを総称して半導体層１０２と呼ぶこともある。半導体層１０２をパターニングした後、ホトレジストパターンＰＲ１は除去する。
【００３８】
図２に示すように、表示領域の各画素領域において、画素トランジスタ用に両端に幅が広げられたソース／ドレイン領域，中間に幅が狭められたチャネル領域を有する島状半導体層１０２ｄが形成される。補助容量用下部電極を構成する島状半導体層１０２ｅは、接続部が幅広にされた、水平方向に延在する略長方形である。
【００３９】
図１Ｃに示すように、パターニングした島状半導体層を覆って厚さ３０ｎｍのＳｉＯ層をＣＶＤで堆積し、第１のゲート絶縁膜１０３を形成する。第１のゲート絶縁膜１０３の上に、厚さ３００ｎｍのＭｏ層１０４をスパッタリングにより堆積する。なお、Ｍｏに代え、Ｔａ、Ｗ、Ｃｒ等の他の高融点金属を用いてもよい。
【００４０】
図１Ｄに示すように、Ｍｏ層１０４の上にホトレジスト層を塗布し、露光現像してホトレジストパターンＰＲ２を形成する。ホトレジストパターンＰＲ２をエッチングマスクとし、Ｍｏ層１０４をパターニングする。薄膜ＴＦＴ領域において、ゲート電極１０４ａ、１０４ｂをパターニングし、表示領域の厚膜ＴＦＴ近傍にゲート配線（バスライン）の裏打ち配線となる配線層１０４ｆをパターニングし、補助容量領域においてキャパシタの上部電極兼補助容量バスライン１０４ｅをパターニングする。その後ホトレジストパターンＰＲ２は除去する。各電極１０４ａ、１０４ｂ、１０４ｆ、１０４ｅを総称して電極１０４と呼ぶことがある。以下参照符号とその添字の関係は同様である。
【００４１】
図２に示すように、ゲートバスライン１０４ｆは、水平方向に延在する。補助容量のキャパシタ上部電極兼バスラインを構成する配線層１０４ｅは、島状半導体層１０２ｅの上方で、島状半導体層１０２ｅより幅狭に、図中水平方向に延在する。上層を幅狭に形成することにより段差を緩和した積層構造を作り，段差部での断切れを緩和することができる。
【００４２】
図１Ｅに示すように、パターニングした電極１０４を覆うように厚さ８０ｎｍのＳｉＯ層をＣＶＤにより堆積し，第２のゲート絶縁膜１０５を形成する。ホトレジスト層を塗布、露光、現像し、電極１０４の一部を開口するコンタクトホールパターンを有するホトレジストパターンＰＲ３を形成する。ホトレジストパターンＰＲ３をエッチングマスクとし、ＳｉＯ層１０５を貫通するエッチングを行い、電極１０４ｆ、１０４ｅに達するコンタクトホール１０６を開口する。その後ホトレジストパターンＰＲ３は除去する。
【００４３】
図１Ｆに示すように、コンタクトホール１０６を開口したＳｉＯ層１０５の上に、厚さ３００ｎｍのＭｏ層１０７をスパッタリングにより堆積する。Ｍｏ層１０７の上にホトレジスト層を塗布し、露光現像してホトレジストパターンＰＲ４を作成する。ホトレジストパターンＰＲ４をエッチングマスクとし、Ｍｏ層１０７をエッチングする。厚膜ＴＦＴ用のゲート電極１０７ｃ、１０７ｄ及び補助容量の裏打ちバスライン１０７ｅがパターニングされる。その後ホトレジストパターンＰＲ４は除去する。
【００４４】
図２に示すように、ゲート電極１０７ｄは、上部ゲートバスライン１０７ｆに連続し、島状半導体層１０２ｄの中間部に画定されるチャネル領域を２箇所で横切るゲート電極を形成し，ダブルゲートＴＦＴ構造を構成する。上部ゲートバスライン１０７ｆは、下部ゲートバスライン１０４ｆ上方で下部ゲートバスライン１０４ｆより幅狭に延在し、ゲート電極１０７ｄとの接続部で幅広にされると共に、下部ゲートバスライン１０４ｆに接続されている。下層より上層を幅狭に形成することにより上述のように断切れを緩和することができる。
【００４５】
補助容量バスライン１０７ｅは、補助用容量用上部電極兼下部バスライン１０４ｅ上方で、下部バスライン１０４ｅに接続され，下部バスライン１０４ｅより幅狭に水平方向に延在する上部バスラインを構成する。ゲートバスライン、補助容量バスラインが２層の金属積層で形成されるので抵抗値は低減する。
【００４６】
図１Ｇに示すように、ホトレジスト層を塗布し、露光現像することにより、厚膜ＴＦＴのゲート電極及び補助容量バスラインよりも幅広のホトレジストパターンＰＲ５を形成する。ホトレジストパターンＰＲ５及び薄膜ＴＦＴ領域におけるゲート電極１０４ａ、１０４ｂをエッチングマスクとし、ゲート絶縁膜１０３、１０５のエッチングを行う。薄膜ＴＦＴ領域においてはゲート電極１０４ａ、１０４ｂと同一平面パターンのゲート絶縁膜がパターニングされ、厚膜ＴＦＴ領域においてはゲート電極１０７ｃ１０７ｄよりも幅広のゲート絶縁膜がパターニングされる。補助容量領域においては上部電極よりも幅広の絶縁膜がパターニングされる。その後ホトレジストパターンＰＲ５は除去する。
【００４７】
図１Ｈに示すように、ｐチャネルＴＦＴ領域を覆うホトレジストパターンＰＲ６を形成し、ｎ型不純物であるＰ＋イオンのイオン注入を行なう。ゲート絶縁膜を貫通する加速エネルギ、ドーズ量のイオン注入と、ゲート電極、ゲート絶縁膜を通過しないイオン注入との２段階イオン注入を行うことにより、不純物濃度の低いＬＤＤ領域がゲート電極から張り出すゲート絶縁膜下に形成され、ゲート絶縁膜両側に露出するソース／ドレイン領域には高濃度ＨＤＤ領域が形成される。その後ホトレジストパターンＰＲ６は除去する。
【００４８】
図１Ｉに示すように、ｎチャネルＴＦＴ領域及び補助容量領域を覆うホトレジストパターンＰＲ７を形成し、ｐ型不純物であるＢ＋イオンのイオン注入を行なう。ゲート電極を透過するＬＤＤ形成用イオン注入と、ゲート絶縁膜両側に露出した半導体層に高濃度の不純物を注入するＨＤＤ用イオン注入とを行なう。その後ホトレジストパターンＰＲ７は除去する。これらのイオン注入は図２３Ａ−２３Ｇを参照して説明した従来技術のイオン注入と同様である。
【００４９】
図１Ｊに示すように、作成したトランジタ構造を覆うように、厚さ６０ｎｍのＳｉＯ層及び厚さ３５０ｎｍのＳｉＮ層をＣＶＤにより堆積し、第１層間絶縁膜１０８を形成する。成膜後、注入した不純物を活性化し，半導体層を水素処理するため、５００℃、２時間のアニールを行なう。第１層間絶縁膜１０８上にホトレジスト層を塗布し、露光現像することにより、コンタクトホール作成用のレジストパターンＰＲ８を作成する。ホトレジストパターンＰＲ８をエッチングマスクとし、層間絶縁膜１０８にコンタクトホール形成用のエッチングを行う。その後ホトレジストパターンＰＲ８は除去する。
【００５０】
図１Ｋに示すように、コンタクトホールを形成した第１層間絶縁膜１０８の上に、厚さ１００ｎｍのＴｉ層、厚さ２００ｎｍのＡｌ層、厚さ５０ｎｍのＴｉ層をスパッタリングにより堆積し、電極／配線層１０９を形成する。電極／配線層１０９の上にホトレジストパターンＰＲ９を形成し、電極／配線層１０９のパターニングを行う。
【００５１】
このようにして、各トランジスタ領域及び補助容量領域から上部に引出す配線１０９ｓ、１０９ｄ等を作成する。その後ホトレジストパターンＰＲ９は除去する。なお、配線層としてＴｉ層、Ａｌ層、Ｔｉ層の積層に代え、Ｔｉ層、Ｍｏ層、Ａｌ合金層等、これらの積層等を用いることもできる。
【００５２】
図の構成において、電極／配線層１０９ｓは、ｐチャネル厚膜ＴＦＴのソース／ドレイン領域と、補助容量の下部電極とを接続する局所配線を構成する。なお、厚膜ＴＦＴ領域において配線１０９ｄとゲート電極１０７ｄとが交差するように図示されているが、図面垂直方向の位置が異なり、これらの電極部は互いに分離されている。
【００５３】
図２に示すように、島状半導体層１０２ｄのドレイン領域に接続される配線（データバスライン）１０９ｄは図中垂直方向に延在し、データ配線（バスライン）を構成する。ローカル配線１０９ｓは、薄膜トランジスタのソース領域と補助容量の下部電極１０２ｅを接続する。
【００５４】
図１Ｌに示すように、第１層間絶縁膜１０８の上に、電極層を覆うように厚さ３μｍの透明絶縁樹脂層を塗布し、第２層間絶縁膜１１０を形成する。第２層間絶縁膜１１０を露光現像することなどにより、コンタクトホールを形成する。コンタクトホールを形成した第２層間絶縁膜１１０の上に、ＩＴＯ（インジウム錫酸化物）層１１１をＣＶＤまたはスパッタリングにより堆積する。ＩＴＯ層１１１の上にホトレジストパターンＰＲ１０を作成し、ホトレジストパターンＰＲ１０をエッチングマスクとし、ＩＴＯ層１１１のエッチングを行う。その後ホトレジストパターンＰＲ１０は除去する。ＩＴＯ電極１１１は、画素電極を構成する。
【００５５】
図２に示すように、島状半導体層１０２ｄは、両端部で幅広に形成され、ソース／ドレイン領域を構成する。中央の幅狭部がチャネル領域を構成する。ゲートバスライン１０４ｆ、１０７ｆおよび補助容量バスライン１０４ｅ、１０７ｅは、図中水平方向に延在する。データバスライン１０９は、図中垂直方向に延在する。積層金属層でバスラインを形成することによりバスラインの抵抗を低減化することができる。
【００５６】
上述の実施例においては、補助容量としてＭＯＳ容量を用いた。ＭＯＳ容量に代え、対向金属層の補助容量を作成することもできる。エキシマレーザによる結晶化に代え、連続発振レーザを用いることもできる。この場合、スポット状に集光したビームを用いる。エキシマレーザを用いた結晶化においてはエキシマレーザを線状ビームに成形し半導体層に照射するが、スポット状のレーザ光で所定の面積を走査するには、面積に比例した時間が必要となる。結晶化すべき半導体層の面積は狭いほど結晶化に要する時間が短縮化できる。
【００５７】
図３Ａ−３Ｅ及び図４は、本発明の第２の実施例による表示装置用アクティブマトリクス基板の製造方法を示す断面図及び平面図である。
図３Ａは、図１Ｂに対応するシリコン膜のパターニングを終えた段階を示す。２つの薄膜ＴＦＴ用島状半導体層１０２ａ、１０２ｂ、および２つの厚膜ＴＦＴ用島状半導体層１０２ｃ、１０２ｄが形成されている。補助容量領域には島状半導体層は形成されない。
【００５８】
図４には、画素用厚膜ＴＦＴ用の島状半導体層１０２ｄのみが示されている。補助容量にはシリコン膜を用いないため、シリコン膜の表面積は第１の実施例と比べ補助容量分縮小されている。多結晶化を連続（ＣＷ）発振するスポット状レーザビームで行なう場合、多結晶化に必要な時間が短縮できる。なお、多結晶化を他の方法で行うこともできる。
【００５９】
図３Ｂは、図１Ｄに対応する薄膜ＴＦＴのゲート電極１０４ａ、１０４ｂをパターニングした状態を示す。表示部のゲートバスライン１０４ｆが同時にパターニングされる。これらは、第１の実施例と同様である。補助容量領域においては、パターニングされた電極１０４ｅが補助容量の下部電極を構成する。
【００６０】
図４に示すように、補助容量の下部電極１０４ｅは、ゲートバスライン１０４ｆと共に行方向に延在し、補助容量バスラインを構成する。
図３Ｃに示すように、ゲートバスライン１０４ｆ等の電極／配線１０４を覆って、第１のゲート絶縁膜１０３上にＳｉＯの第２のゲート絶縁膜１０５を形成し、厚膜ＴＦＴのゲート絶縁膜を形成する。ＳｉＯ絶縁層１０５の上に、厚膜ＴＦＴのゲート電極１０７ｃ、１０７ｄ、ゲートバスライン１０７ｆ及び補助容量の上部電極１０７ｅをパターニングする。
【００６１】
図４に示すように、第１の実施例同様、ゲートバスラインが積層された高融点金属層１０４ｆ、１０７ｆで形成される。補助容量領域においては、横方向に延在する高融点金属の補助容量バスライン（下部電極を兼ねる）１０４ｅの上方に、絶縁層１０５を介して画素毎の補助容量上部電極１０７ｅが、下部電極１０４ｅよりも幅狭に形成され、その間に補助容量を形成する。各補助容量を独立に形成するため，補助容量バスラインは単層のゲート配線層で形成される。
【００６２】
ｎチャネルＴＦＴ及びｐチャネルＴＦＴに対するイオン注入は、第１の実施例同様に行われる。各トランジスタ構造を作成した後、ＳｉＯ層とＳｉＮ層の積層からなる第１層間絶縁膜１０８が堆積される。不純物の活性化が第１層間絶縁膜の成膜後に行われる。
【００６３】
図３Ｄに示すように、第１層間絶縁膜１０８に対するコンタクトホールを開口し、電極層１０９を堆積し、パターニングする。局所配線１０９ｓは、画素トランジスタのソース領域と補助容量の上部電極１０７ｅとを接続する。
【００６４】
図４に示すように、ドレイン配線１０９ｄは、第１の実施例同様、列方向に延在し、データ配線を構成する。ローカル配線１０９ｓは、第１の実施例と若干異なり、補助容量の上部電極１０７ｅに接続される。
【００６５】
図３Ｅに示すように、配線層１０９を形成した後、厚さ３μｍの有機絶縁樹脂層を塗布し、第２層間絶縁膜１１０を形成する。第２層間絶縁膜１１０に画素電極用コンタクトホールを形成し、ＩＴＯ層１１１を堆積し、パターニングして画素電極を形成する。
【００６６】
図４に示すように、本実施例によれば補助容量が対向金属層１０４ｅ，１０７ｅで形成されており、上部電極１０７ｅに画素トランジスタのソース領域が接続される。その他の点は第１の実施例と同様である。ゲート配線をＭｏ等の高融点金属で形成すると、第２の実施例においては、補助容量バスラインの抵抗が高くなることが避け難い。
【００６７】
図５Ａ−５Ｃと図６は補助容量バスラインの抵抗を低減化できる第３の実施例を示す断面図および平面図である。
図５Ａは、図１Ｊに対応し、各トランジスタ構造及び補助容量構造を形成し、第１層間絶縁膜１０８で覆い、コンタクトホールを形成した状態を示す。補助容量においては、下部電極１０４ｅと上部電極１０７ｅとがそれぞれコンタクト領域を有する。
【００６８】
図６に示すように、補助容量を形成する下部電極１０４ｅ、上部電極１０７ｅは、画素毎に分離され、列方向に延在する形状を有する。但し、図２、４に示すように、行方向に延在する形状としてもよい。図２、図４の構造と異なり、下部電極１０４ｅ、上部電極１０７ｅとも画素領域内に限られた形状を有する。
【００６９】
図５Ｂは、図１Ｋ，図３Ｄに対応する状態を示し、電極／配線層１０９を堆積し、パターニングして各配線を形成した状態を示す。ドレイン配線１０９ｄが画素ＴＦＴのドレインに接続され、画素ＴＦＴのソースは、ローカル配線１０９ｓにより補助容量の下部電極１０４ｅに接続される。縦方向に延在する配線１０９ｅが、補助容量の上部電極１０７ｅに接続され、補助容量バスラインを構成する。
【００７０】
図６に示すように、補助容量の上部電極１０７ｅに接続される配線１０９ｅは、画像データ配線１０９ｄと共に列方向に延在し、補助容量バスラインを構成する。配線１０９は、Ｔｉ／Ａｌ／Ｔｉ等の低抵抗金属層で構成されるため、補助容量バスラインの抵抗を低くすることができる。補助容量の上部電極の両端でコンタクトを取れば、抵抗をさらに低減することもできる。補助容量バスラインを電極／配線層１０９で構成する場合、データ配線１０９ｄと交差させるわけには行かないので、補助容量バスラインは列方向に延在することになる。
【００７１】
図５Ｃに示すように、第２層間絶縁膜１１０、画素電極１１１を前述の実施例同様に形成する。本実施例によれば、補助容量バスラインがデータバスラインと同一材料で形成されるため、低抵抗の補助容量バスラインが形成される。
【００７２】
第３の実施例によれば、補助容量バスラインの抵抗は低減できるが、補助容量の容量は、下部電極と上部電極の対向部分で構成される。補助容量をさらに増大することも可能である。
【００７３】
図７Ａ‐７Ｃ、８は、補助容量を増大することのできる第４の実施例を説明するための断面図及び平面図である。
図７Ａは、図５Ａに対応する状態を示す。本実施例においては、補助容量の下部電極、上部電極の形状及びそのコンタクト領域の配置が異なる。
【００７４】
図７Ｂは、電極／配線層を形成した状態を示す。補助容量領域において、下部電極１０４ｅの上に上部電極１０７ｅが配置されるのは上述の実施例と同様である。上部電極１０７ｅの上方に下部電極１０４ｅと電気的に接続される電極兼補助容量バスライン１０９ｅが配置される。補助容量の上部電極１０７ｅの上下を下部電極１０４ｅとバスライン１０９ｅが挟み、延在することで容量を増加させている。
【００７５】
図８に示すように、下部電極１０４ｅが縦方向に延在し、その上方に上部電極１０７ｅが下部電極の平面形状の内側に（幅狭に）形成され、その一部は左方向に引き出されコンタクト領域を構成している。上部電極１０７ｅの上方に、補助容量バスライン１０９ｅが上部電極１０７ｅよりもさらに幅狭に形成されている。積層電極構造を、上層に向うに従い次第に幅狭に形成すると、上述のように段差における上部配線の段切れを防止するのに有効である。
【００７６】
図７Ｃは、上述の実施例同様第１層間絶縁膜１０８の上に第２層間絶縁膜１１０を形成し、画素電極１１１を形成した状態を示す。なお、本実施例においても補助容量を縦方向のみに延在させるのではなく、少なくともその一部を横方向にも延在させることもできる。
【００７７】
以上説明した実施例においては、２層のゲート配線層を積層して走査用ゲート配線（バスライン）を形成する際、中間のゲート絶縁層（第２のゲート絶縁膜）にコンタクト孔を形成して２層のゲート配線層を接続している。このため、１枚のマスクとエッチング工程が必要である。この工程を簡略化できる実施例を以下説明する。
【００７８】
図９Ａ−９Ｆから１４Ａ−１４Ｆは、本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法を示す断面図及び平面図である。図２２に示すように、表示領域において、画素は行列状に配置され、走査線は行方向に沿って複数本配置される。図９Ａは、周辺回路における薄膜ＴＦＴである高速動作トランジスタＨＳ−ＴＲ部分の断面図を示し、図９Ｂは、周辺回路における厚膜ＴＦＴである高耐圧トランジスタＨＶ−ＴＲ部分の断面図である。図９Ｃは、表示領域における画素トランジスタＰＩＸ−ＴＲとその周辺の走査線領域を含む平面図であり、図９Ｄ、９Ｅ、９Ｆは、図９ＣにおけるＤ−Ｄ、Ｅ−Ｅ、Ｆ−Ｆ線に沿う断面図である。図１０Ａ−１０Ｆから１４Ａ−１４Ｆにおいて、図番の数字の後のＡ−Ｆは、同様の意味を表す。
【００７９】
図９Ａ−９Ｆにおいて、例えば、ガラス基板である絶縁透明基板１００の表面上に、プラズマ（ＰＥ−）ＣＶＤにより、ＳｉＮ膜１０１ａを厚さ５０ｎｍ、ＳｉＯ２膜１０１ｂを厚さ２００ｎｍ、下地層として堆積した後、その上にアモルファスのシリコン膜１０２を厚さ４０ｎｍ〜１００ｎｍ程度成膜する。エキシマレーザあるいは連続発振の固体レーザ等を用い、基板の全面あるいは結晶化したい領域のみレーザ照射し、アモルファスのシリコン膜を結晶化する。なお、レーザ照射前に４５０℃〜５５０℃程度の温度でアニールしておくと、ガラス基板が大きく変形することなく、かつレーザ照射時に水素の影響によるアブレーションを抑えることができる。
【００８０】
シリコン膜１０２を多結晶化した後、シリコン膜１０２を島状にパターニングする。例えば、シリコン膜１０２上にホトレジストパターンを形成し、ホトレジストパターンをマスクとしてフッ素系ガスを用い、ドライエッチングを行って、各トランジスタ用の島状シリコン膜をパターニングする。その後ホトレジストパターンは剥離する。図９Ａ，９Ｂ，９Ｃ−９Ｅに示すように、高速トランジスタ用島状シリコン膜１０２ｂ、高耐圧トランジスタ用島状シリコン膜１０２ｘ、画素トランジスタ用島状シリコン膜１０２ｄが形成される。
【００８１】
図１０Ａ‐１０Ｆは、島状にパターニングしたシリコン膜１０２を覆って高速動作トランジスタ用ゲート絶縁膜、ゲート電極を形成する工程を示す。たとえば、第１のゲート絶縁膜としてＰＥ−ＣＶＤによりＳｉＯ２膜１０３を厚さ３０ｎｍ成膜し、その上に第１のゲート電極層としてＭｏ膜１０４を厚さ３００ｎｍ成膜する。Ｍｏ膜１０４の上にホトレジストパターンを形成し、ホトレジストパターンをマスクとしてＭｏ膜を、フッ素系ガスを用いてドライエッチングするか、燐酸硝酸系エッチャントを用いウエットエッチングして第１のゲート電極１０４ｂと下部走査線１０４ｓｌを形成する。その後ホトレジストパターンは剥離する。
【００８２】
図１０Ａに示すように、周辺回路の高速トランジスタ領域において第１のゲート電極１０４ｂが形成される。図１０Ｂ，１０Ｄに示すように、他のトランジスタ領域においてはＭｏ膜１０４はエッチング、除去される。図１０Ｃ，１０Ｅ，１０Ｆに示すように、表示領域において、横（行）方向に配列する画素トランジスタＰＩＸ−ＴＲに沿って、横（行）方向に延在する下部走査線１０４ｓｌが形成される。下部走査線１０４ｓｌは、走査線としての機能を果たす行方向に延在する部分１０４ｆと、相互接続部としての機能を果たす、延在方向から側方に（図においては下方に）張り出すコンタクト用張り出し部１０４ｐとを含む。
【００８３】
図１１Ａ−１１Ｆは、第１のゲート電極及び下部走査線を覆うように、基板上に第２のゲート絶縁膜、第２のゲート電極層を形成し、第２のゲート電極層をパターニングする状態を示す。例えば、第２のゲート絶縁膜としてＰＥ−ＣＶＤにより厚さ８０ｎｍのＳｉＯ２膜１０５を成膜し、その上に第２のゲート電極層として、スパッタリングにより厚さ３００ｎｍのＭｏ層１０７を成膜する。Ｍｏ層の上に高耐圧ＴＦＴのゲート電極および上部走査線のパターンを有するレジストパターンを形成し、Ｍｏ膜１０７をエッチングする。エッチングは、上述のようにドライエッチングするか、燐酸硝酸系エッチャントのウエットエッチングで行う。その後ホトレジストパターンは剥離する。
【００８４】
図１１Ｂ、１１Ｄに示すように、周辺回路の高耐圧トランジスタＨＶ−ＴＲのゲート電極１０７ｘ及び画素トランジスタＰＩＸ−ＴＲのダブルゲート電極１０７ｄが形成される。図１１Ｃ，１１Ｅ，１１Ｆに示すように、下部走査線１０４ｓｌの上方に上部走査線１０７ｓｌが形成される。
【００８５】
図１１Ｃに示すように、上部走査線１０７ｓｌは、下部走査線同様、走査線としての機能を果たす、行方向に延在する部分１０７ｆと、相互接続部としての機能を果たす、延在方向から側方に張り出すコンタクト用張り出し領域１０７ｐを有する。下部走査線の張り出し領域１０４ｐと上部走査線の張り出し領域１０７ｐとは走査線下方で近距離内に並んで配置される。この状態では上部走査線１０７ｓｌと下部走査線１０４ｓｌとは電気的に分離されている。ダブルゲート電極１０７ｄは、上部走査線１０７ｓｌから連続的にシリコン膜１０２ｄ上方に延在する。
【００８６】
図１２Ａ−１２Ｆは、第２のゲート絶縁膜をパターニングし、ソース／ドレイン領域に対するイオン注入を行なう工程を示す。図１２Ａに示すように、高速動作トランジスタＨＳ−ＴＲにおいては、第２のゲート絶縁膜１０５がエッチングされた後、ゲート電極１０４をマスクとして第１のゲート絶縁膜１０３のパターニングが行われる。
【００８７】
図１２Ｂ、１２Ｄに示すように、高耐圧トランジスタＨＶ‐ＴＲ及びＰＩＸ−ＴＲにおいては、レジストマスクを用い、ゲート電極１０７ｘ、１０７ｄから張り出した領域を有するゲート絶縁膜１０５、１０３がパターニングされる。その後レジストマスクは除去される。
【００８８】
ｎチャネルトランジスタの場合は、ｎ型不純物、例えばＰをソース／ドレイン領域にイオン注入する。高濃度ソース／ドレイン領域を形成するイオン注入と、高耐圧トランジスタＨＶ−ＴＲ及びＰＩＸ−ＴＲにおいてＬＤＤ領域を形成するためゲート絶縁膜下のシリコン膜にも不純物が到達するイオン注入とを行なう。例えば、Ｐ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、さらに加速エネルギ９０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２でイオン注入する。高加速エネルギのイオン注入は、ゲート絶縁膜１０５、１０３を貫通し、その下のシリコン膜に不純物を添加する。このようにして、高速トランジスタＨＳ−ＴＲにおいてはＬＤＤなしの薄膜トランジスタ、高耐圧トランジスタＨＶ−ＴＲ，ＰＩＸ−ＴＲにおいてはゲート電極から張り出したゲート絶縁膜下にＬＤＤ領域を備えた薄膜トランジスタが形成される。
【００８９】
図１３Ａ−１３Ｆは、形成された薄膜トランジスタを覆って第１の層間絶縁膜を成膜し、コンタクト孔を形成し、その上に電極層を形成する工程を示す。例えば、層間絶縁膜１０８としてＰＥ−ＣＶＤによりＳｉＯ２膜を厚さ６０ｎｍ成膜し、その上にＳｉＮ膜を厚さ３７０ｎｍ成膜する。層間絶縁膜１０８上にコンタクト孔の開口を有するレジストパターンを形成し、フッ素系ガスを用いてＳｉＮ膜及びＳｉＯ２膜をドライエッチングする。その後レジストパターンは剥離する。さらに、スパッタリングによりＴｉ膜を厚さ５０ｎｍ、Ａｌ膜を２００ｎｍ、Ｔｉ膜を厚さ１００ｎｍ成膜し、ソース／ドレイン電極層１０９を形成する。ソース／ドレイン電極層上に電極／配線パターンを有するレジストパターンを形成し、不要部分を塩素系エッチャントを用いたドライエッチングで除去する。その後、レジストパターンは除去する。
【００９０】
図１３Ａ，１３Ｂ，１３Ｄに示すように、各薄膜トランジスタのソース／ドレイン領域にソース／ドレイン電極１０９が形成される。
図１３Ｃに示すように、列（縦）方向に配列した画素トランジスタのドレイン電極に連続して、ドレイン線ＤＬも形成される。
【００９１】
図１３Ｃ，１３Ｅ，１３Ｆに示すように、走査線領域においては張り出し領域１０４ｐ、１０７ｐを接続する局所配線１０９ｐが形成される。このようにして、下部走査線１０４ｓｌと上部走査線１０７ｓｌとが電気的に接続され、積層で形成された走査線が形成される。
【００９２】
図１４Ａ−１４Ｆは、ソース／ドレイン電極を覆って第２の層間絶縁膜を成膜し、画素電極用コンタクトホールを開口し、画素電極を形成する工程を示す。パターニングされた電極１０９を覆って、例えば感光性の透明有機絶縁膜１１０を塗布し、コンタクトホールを開口するように露光現像する。
【００９３】
図１４Ｄに示すように、画素トランジスタＰＩＸ−ＴＲのソース電極１０９上に開口が形成される。図１４Ａ，１４Ｂに示すように、周辺回路領域では透明電極を形成する必要がほとんどないため、開口する必要はない。但し、薄膜トランジスタ作成後回路動作を検査するために検査端子を設ける場合等においては、検査端子部周辺を開口する場合もある。
【００９４】
図１４Ｄに示すように、開口内を覆うように、例えばスパッタリングにより厚さ７０ｎｍのＩＴＯ膜１１１を成膜し、レジストパターンを形成し、ＩＴＯエッチャーを用いたウエットエッチングにより、ＩＴＯ膜１１１をパターニングする。このようにして、各画素に画素電極１１１が形成される。
【００９５】
本実施例によれば、第２のゲート絶縁膜にコンタクトホールを形成するための別個のマスク工程は不要であり、トランジスタのソース／ドレイン領域に対するコンタクトホールを形成する際、走査線に対するコンタクトホールも同時に形成できる。このようにして、マスク１枚、エッチング工程１回を省略することが可能となる。
【００９６】
図１５Ａ−１５Ｃは、走査線と共に補助容量を形成した変形例を示す。図１５Ａは平面図を示し、図１５Ｂ、１５Ｃは図１５ＡにおけるＢ−Ｂ線及びＣ‐Ｃ線に沿う断面を示す。
【００９７】
図１５Ａは、画素トランジスタの図中下方に上述の実施例による走査線を形成し、画素トランジスタの上方に補助容量及び補助容量バスラインを形成する構成を示す。画素トランジスタ用島状シリコン膜１０２ｄに連続して、補助容量を形成するための島状シリコン膜１０４ｅを形成する。
【００９８】
図１５Ｂに示すように、２層の走査層と同時に、補助容量用島状シリコン膜１０２ｅの上方に２層の補助容量バスライン兼補助容量電極１０４ｅ、１０７ｅが形成される。
図１５Ａに示すように、走査線同様、補助容量バスラインは延在方向から側方（図においては上方）に張り出すコンタクト用張り出し領域１０４ｑ、１０７ｑを有する。
【００９９】
図１５Ａ，１５Ｃに示すように、ソース／ドレイン電極と同時にこれら２層の補助容量バスラインのコンタクト用張り出し領域１０４ｑ、１０７ｑを接続する補助容量局所配線１０９ｑが形成される。
【０１００】
第５の実施例によれば、２層の走査線を接続する専用のマスクとエッチング工程が省略される。コンタクト用張り出し領域を形成する面積が必要であり、表示領域の開口率は低下する。工程を簡略化し、且つ開口率を低下させないことも可能である。
【０１０１】
図１６Ａ−１６Ｄから１９Ａ−１９Ｄは、本発明の第６の実施例による表示装置用アクティブマトリクス基板の製造方法を示す。各図中Ａ図は平面図を示し、Ｂ図、Ｃ図、Ｄ図はＡ図におけるＢ−Ｂ線、Ｃ−Ｃ線、Ｄ‐Ｄ線に沿う断面図を示す。
【０１０２】
図１６Ａ−１６Ｄに示すように、前述の実施例同様ガラス基板等の透明絶縁基板１００の上にバッファ絶縁層１０１を形成した後、島状シリコン膜１０２を形成し、第１のゲート絶縁膜１０３で覆い、第１のゲート電極層１０４を形成する。第１のゲート電極層１０４をパターニングすることにより、高速トランジスタのゲート電極と共に、画素領域においては下部走査線１０４ｆが形成される。
【０１０３】
図１７Ａ−１７Ｄは、画素トランジスタの第２のゲート絶縁膜を成膜した後、ゲート電極及び上部走査線を形成する工程を示す。これらの工程は、前述の実施例同様であるが、図１７Ａ，１７Ｄに示すように、上部走査線が開口部ＡＰによって左右に分離された領域１０７ｆ１，１０７ｆ２（まとめて１０７ｆで指す）で構成されている点が異なる。開口部ＡＰにおいては、第２のゲート絶縁膜１０５が露出され、その下に下部走査線１０４が配置される。すなわち、開口部ＡＰが下部走査線１０４のコンタクト領域を画定し、この開口ＡＰの両側近傍に上部走査線１０７ｆ１，１０７ｆ２のコンタクト領域が画定される。
【０１０４】
図１８Ａ−１８Ｄは、ゲート電極を覆って第１の層間絶縁膜１０８を成膜した後、コンタクトホールを開口する工程を示す。
図１８Ｂに示すように、層間絶縁膜１０８を貫通して、画素トランジスタのソース／ドレイン領域を露出するコンタクトホールをエッチングする。
【０１０５】
図１８Ｄに示すように、同時に、走査線上においては開口部ＡＰ両側で上部走査線１０７ｆ１，１０７ｆ２を露出するコンタクトホール及び開口部ＡＰで下部走査線１０４ｆを露出するコンタクトホールが形成される。
【０１０６】
図１９Ａ−１９Ｄは、ソース／ドレイン電極層の作成工程を示す。図１９Ａ、１９Ｂに示すように、画素トランジスタ領域においては、ソース／ドレイン領域に接触するソース／ドレイン電極１０９および画像データ配線ＤＬが形成される。
【０１０７】
図１９Ｃ、１９Ｄに示すように、ソース／ドレイン電極形成工程と同時に、下部走査線１０４ｆ、上部走査線１０７ｆを接続する局所配線１０９ｆが形成される。走査線局所配線１０９ｆにより、分断された上部走査線１０７ｆ１，１０７ｆ２が接続されると共に、上部走査線１０７ｆと下部走査線１０４ｆも接続される。配線用面積の他に、コンタクト用面積を必要とすることなく、積層配線を接続できる。
【０１０８】
図２０Ａ、２０Ｂは、第６の実施例の変形例を示す。図２０Ａは平面図であり、図２０Ｂは、図２０Ａ中のＢ−Ｂ線に沿う断面図である。図１５Ａ−１５Ｃ同様、走査線と同時に補助容量バスラインが形成される。
【０１０９】
図２０Ａに示すように、下部走査線１０４ｆ、上部走査線１０７ｆは、上述の実施例同様の工程により、局所配線１０９ｆにより接続される。補助容量領域においては、画素トランジスタ用島状シリコン膜１０２ｄに連続して補助容量用島状シリコン膜１０２ｅが形成される。その上方に下部走査線と同時に補助容量下部バスライン１０４ｅ、上部走査線と同時に補助容量上部バスライン１０７ｅが成膜される。これらのバスラインは補助容量の上部電極を兼ねる。
【０１１０】
図２０Ａに示すように、補助容量上部バスライン１０７ｅは、その幅の中央部を除去した開口ＡＰＣを有する。この開口ＡＰＣが、補助容量下部バスラインのコンタクト領域を画定し、補助容量上部バスラインの開口ＡＰＣ近傍領域が補助容量上部バスラインのコンタクト領域を画定する。
【０１１１】
図２０Ｂに示すように、補助容量上部バスライン１０７ｅを覆って、層間絶縁膜１０８が成膜され、レジストパターンをマスクとしてコンタクトホールが開口される。トランジスタのソース／ドレイン領域と共に、補助容量のコンタクト領域、走査線のコンタクト領域もコンタクトホール内に露出される。
【０１１２】
図２０Ａに示すように、補助容量下部バスライン１０４ｅを露出するコンタクトホールが形成されるとともに、その近傍に補助容量上部バスライン１０７ｅを露出するコンタクトホールが形成される。コンタクトホール形成後、ソース／ドレイン電極層が堆積され、レジストパターンをマスクとしてパターニングされる。ソース／ドレイン電極が形成されると共に、上下の走査線を接続する走査線局所配線１０９ｆが形成される。同時に、上下の補助容量バスラインを接続する補助容量局所配線１０９ｑが形成される。コンタクト用張り出し領域を作成することなく上下２層の導電層をさらに上方に形成する導電層により接続することができる。
【０１１３】
補助容量バスラインにおいては、上部バスラインの幅の一部が開口され、その内部に下部補助容量バスラインに達するコンタクトホールを形成した。走査線においてこの構成を採用することもできる。又、上部走査線を分断し、その両側に上部走査線に対するコンタクトホールを形成した構成を補助容量バスラインに採用しても良い。
【０１１４】
なお、上述の実施例において周辺回路領域に形成する回路は、設計に応じて種々に構成することができる。各ＴＦＴの構造も種々変更できる。このようなアクティブマトリクス基板を用い、表示装置を構成することができる。
【０１１５】
図２１Ａは、液晶表示装置の構成例を示す。アクティブマトリクス基板２０１は、表示領域ＤＡと周辺回路領域ＰＨを有し、表示領域ＤＡには走査用ゲート配線ＧＬ、補助容量バスラインＳＣＬ、データ配線ＤＬ及び画素構造が形成されている。周辺回路領域ＰＨには、ゲートドライバＧＤ、データドライバＤＤが形成されている。対向基板２０２には、画素領域に対応するカラーフィルタ２０３及び全画素共通のコモン電極２０４が形成されている。カラーフィルタ基板２０２とアクティブマトリクス基板２０１との間には、液晶層２０５が挟持される。
【０１１６】
図２１Ｂは、有機ＥＬパネルの構成例を示す。アクティブマトリクス基板２０１は、上述の実施例同様、ガラス基板上に走査用ゲート配線、データ配線、薄膜ＴＦＴ等が形成されている。各画素領域において、ＴＦＴのソースが例えばＩＴＯで形成されるアノード２１１に接続される。アノード２１１の上に、正孔輸送層２１２、発光層２１３、電子輸送層２１４、アルミニウム等で形成されたカソード２１５が積層され、有機ＥＬ素子構造を形成している。有機ＥＬ素子から発光した光は、下方に向かい、アクティブマトリクス基板２０１のガラス基板から外部に出射する。有機ＥＬ素子の上方は、シール材２２０によって覆われる。
【０１１７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば第５、第６の実施例例の補助容量用島状半導体層を第１の実施例の補助容量用島状半導体層と接続用導電体層に代えて用いる等、実施例同士の組合せが種々可能である。示された材料，厚さなどは、例示であり，設計に応じ種々変更することができる。その他，種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【０１１８】
以下、本発明の特徴を付記する。
（付記１）（１）  
行列状に画素を配列する表示領域と前記表示領域周辺で周辺回路を配置する周辺回路領域とを有する絶縁性基板と、
前記表示領域において、行方向に沿って形成された複数の走査線と、
前記表示領域において、列方向に沿って形成され、前記複数の走査線と共に複数の画素領域を画定する、複数の画像データ線と、
前記表示領域における前記走査線と前記画像データ線との各交点近傍に形成された画素トランジスタ用島状半導体層および前記周辺回路領域に形成された複数の周辺回路トランジスタ用島状半導体層と、
前記画素トランジスタ用島状半導体層の中間部を覆う第１の厚さの第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に配置され、第１の配線層で形成された第１のゲート電極と、
前記周辺回路トランジスタ用島状半導体層の少なくとも一部の中間部を覆う、前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に配置され、第２の配線層で形成された第２のゲート電極と、
を有し、前記画素トランジスタ用島状半導体層、前記第１のゲート絶縁膜、前記第１のゲート電極が画素トランジスタを構成し、前記走査線が、前記第２の配線層で形成された下部走査配線と、前記第１の配線層で前記下部走査配線上方に形成され、前記下部走査配線に接続された上部走査配線とを含む、表示装置用アクティブマトリクス基板。
（付記２）（２）  
前記第１のゲート絶縁膜が前記第２のゲート絶縁膜と同一層で形成された下部ゲート絶縁膜とその上に形成された上部ゲート絶縁膜とを含む、
付記１記載の表示装置用アクティブマトリクス基板。
（付記３）（３）
さらに、前記画素トランジスタ用島状半導体層の前記第１のゲート電極両側に形成された第１のソース／ドレイン領域と、
前記周辺回路トランジスタ用島状半導体層の前記第２のゲート電極両側に形成された第２のソース／ドレイン領域と、
前記第１および第２のゲート電極、前記上部走査配線を覆って前記絶縁性基板上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、少なくとも前記第１および第２のソース／ドレイン領域に達する複数のコンタクトホールと、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する導電層と、
を有する、付記１または２記載の表示装置用アクティブマトリクス基板。
（付記４）（４）  
前記下部走査配線を覆って、前記上部ゲート絶縁膜と同一層で形成された中間絶縁層が配置され、前記中間絶縁層に中間コンタクトホールが形成され、その上に、前記中間コンタクトホールを介して前記下部走査配線に接続された前記上部走査配線が形成されている、
付記３記載の表示装置用アクティブマトリクス基板。
（付記５）（５）
前記下部走査配線、前記上部走査配線が、それぞれ延在方向から側方に張り出したコンタクト用張り出し領域を有し、前記複数のコンタクトホールが前記コンタクト用張り出し領域にそれぞれ達する走査配線用コンタクトホールを含み、前記導電層が前記走査配線用コンタクトホールを介して前記下部走査配線、前記上部走査配線を接続する局所配線を含む、
付記３記載の表示装置用アクティブマトリクス基板。
（付記６）（６）
前記下部走査配線が延在方向内に下部コンタクト領域を含み、前記上部走査配線が前記下部コンタクト領域上方に開口部を有し、開口部近傍に上部コンタクト領域を有し、前記複数のコンタクトホールが前記下部および上部コンタクト領域にそれぞれ達する走査配線用コンタクトホールを含み、前記導電層が前記走査配線用コンタクトホールを介して前記下部走査配線、前記上部走査配線を接続する局所配線を含む、
付記３記載の表示装置用アクティブマトリクス基板。
（付記７）（７）
前記上部走査配線の開口部が上部走査配線を分離し、前記上部コンタクト領域が前記開口部の両側に形成され、前記局所配線が分離された上部走査配線も接続する、
付記６記載の表示装置用アクティブマトリクス基板。
（付記８）
前記第１および第２の配線層が、高融点金属で形成されている付記３〜７のいずれか１項記載の表示装置用アクティブマトリクス基板。
（付記９）（８）  
さらに、前記各画素領域において、前記画素トランジスタに接続された表示電極と、前記表示電極に一方の電極が接続された補助容量とを有し、
前記補助容量の一方の電極は前記画素トランジスタ用島状半導体層と同一の半導体層で形成され、前記補助容量の他の電極は、前記第２の配線層で形成された下部補助容量バスラインと、前記第１の配線層で前記下部補助容量バスライン上方に形成され、前記下部補助容量バスラインに接続された上部補助容量バスラインとを含む、
付記３〜８のいずれか１項記載の表示装置用アクティブマトリクス基板。
（付記１０）（９）
前記補助容量の半導体層は、前記画素トランジスタ用島状半導体層と連続する半導体層である付記９記載の表示装置用アクティブマトリクス基板。
（付記１１）（１０）
前記下部補助容量バスラインを覆って、前記上部ゲート絶縁膜と同一層で形成された中間絶縁層が配置され、前記中間絶縁層に中間コンタクトホールが形成され、その上に、前記中間コンタクトホールを介して前記下部補助容量バスラインに接続された前記上部補助容量バスラインが形成されている、
請求項９記載の表示装置用アクティブマトリクス基板。
（付記１２）（１１）
前記下部補助容量バスライン、前記上部補助容量バスラインが、それぞれ延在方向から側方に張り出したコンタクト用張り出し領域を有し、前記複数のコンタクトホールが前記コンタクト用張り出し領域にそれぞれ達する補助容量バスライン用コンタクトホールを含み、前記導電層が前記補助容量バスライン用コンタクトホールを介して前記下部補助容量バスライン、前記上部補助容量バスラインを接続する局所配線を含む、
付記９記載の表示装置用アクティブマトリクス基板。
（付記１３）（１２）
前記下部補助容量バスラインが延在方向内に下部コンタクト領域を含み、前記上部補助容量バスラインが前記下部コンタクト領域上方に開口部を有し、開口部近傍に上部コンタクト領域を有し、前記複数のコンタクトホールが前記下部および上部コンタクト領域にそれぞれ達する補助容量バスライン用コンタクトホールを含み、前記導電層が前記補助容量バスライン用コンタクトホールを介して前記下部補助容量バスライン、前記上部補助容量バスラインを接続する補助容量局所配線を含む、
付記９記載の表示装置用アクティブマトリクス基板。
（付記１４）（１３）
前記上部補助容量バスラインの開口部が上部補助容量バスラインを分離し、前記上部コンタクト領域が前記開口部の両側に形成され、前記補助容量局所配線が分離された上部補助容量バスラインも接続する、
請求項１３記載の表示装置用アクティブマトリクス基板。
（付記１５）（１４）  
さらに、前記各画素領域において、前記画素トランジスタに接続された表示電極と、
前記第１の配線層と前記第２の配線層を用いて形成された第１および第２の電極を有し、前記第１および第２の電極の一方が前記表示電極に接続された補助容量と、
を有する、付記３〜８のいずれか１項記載の表示装置用アクティブマトリクス基板。
（付記１６）（１５）  
前記補助容量の第２の電極は、前記第１の電極下方で前記第１の電極より幅広に形成されている付記９〜１５のいずれか１項記載の表示装置用アクティブマトリクス基板。
（付記１７）（１６）  
さらに、前記画像データ線と同一配線層で形成され、前記補助容量の第１および第２の電極の他方に接続された補助容量バスラインを有する付記１５または１６記載の表示装置用アクティブマトリクス基板。
（付記１８）
前記補助容量バスラインが列方向に延在する付記１７記載の表示装置用アクティブマトリクス基板。
（付記１９）
前記第２の電極、第１の電極および補助容量バスラインは、絶縁層を介して積層され、前記第１の電極は前記補助容量バスラインより幅広である付記１７または１８記載の表示装置用アクティブマトリクス基板。
（付記２０）  
さらに、前記画像データ線と同一配線層で形成され、前記補助容量の第１および第２の電極の前記一方と前記画素トランジスタを接続する局所配線を有する付記５〜９，１１〜１９のいずれか１項記載の表示装置用アクティブマトリクス基板。
（付記２１）（１７）
表示領域と周辺回路領域とを有する絶縁性基板と、
前記表示領域において、行方向に沿って形成された複数の走査線と、
前記表示領域において、列方向に沿って形成され、前記複数の走査線と共に複数の画素領域を画定する、複数の画像データ線と、
前記表示領域における前記走査線と前記画像データ線との各交点近傍に形成された画素トランジスタ用島状半導体層および前記周辺回路領域に形成された複数の周辺回路トランジスタ用島状半導体層と、
前記画素トランジスタ用島状半導体層の中間部を覆う第１の厚さの第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に配置され、第１の配線層で形成された第１のゲート電極と、
前記周辺回路トランジスタ用島状半導体層の少なくとも一部の中間部を覆う、前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に配置され、第２の配線層で形成された第２のゲート電極と、
前記画素トランジスタ用島状半導体層に接続された画素電極と
を有し、前記画素トランジスタ用島状半導体層、前記第１のゲート絶縁膜、前記第１のゲート電極が画素トランジスタを構成し、前記走査線が、前記第２の配線層で形成された下部走査配線と、前記第１の配線層で前記下部走査配線上方に形成され、前記下部走査配線に接続された上部走査配線とを含む、表示装置。
（付記２２）
さらに、前記画素電極上方に配置された液晶層を有する付記２１記載の表示装置。
（付記２３）
さらに、前記画素電極上に形成された有機ＥＬ構造を有する付記２１記載の表示装置。
（付記２４）（１８）  
表示領域と周辺回路領域とを有する絶縁基板上に半導体層を形成する工程と、
前記半導体層を複数の島状半導体層にパターニングする工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を覆う第１の配線層を形成する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域の下部走査線を形成する工程と、
前記第１のゲート絶縁膜上に、第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜をエッチングして、表示領域の下部走査線を露出するコンタクトホールを形成する工程と、
第２のゲート絶縁膜上に第２の配線層を形成する工程と、
前記第２の配線層をパターニングして、表示領域の画素トランジスタのゲート電極および下部走査線に接続される上部走査線を形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
（付記２５）
前記表示領域が行列状に配置された画素領域を含み、各画素領域に画素トランジスタ用島状半導体層が形成され、さらに各画素領域に補助容量が形成される付記２４記載の表示装置用アクティブマトリクス基板の製造方法。
（付記２６）
さらに、層間絶縁膜を形成する工程と、
前記補助容量の少なくとも一方の電極に達するコンタクトホールを形成する工程と、
前記コンタクトホールを覆う第３の配線層を形成する工程と、
を含む付記２５記載の表示装置用アクティブマトリクス基板の製造方法。
（付記２７）
前記各画素領域に補助容量用島状半導体層が形成され、前記第１の配線層が補助容量用島状半導体層上方にパターニングされて、下部電極を形成し、前記第２のゲート絶縁膜に前記下部電極を露出するコンタクトホールが形成され、前記第２の配線層がパターニングされて前記下部電極に接続される上部電極を形成する付記２６記載の表示装置用アクティブマトリクス基板の製造方法。
（付記２８）
前記第１の配線層がパターニングされて、補助容量の一方の電極を形成し、前記第２の配線層がパターニングされて前記一方の電極上方に補助容量の他方の電極を形成する付記２６記載の表示装置用アクティブマトリクス基板の製造方法。
（付記２９）（１９）
表示領域と周辺回路領域とを有する絶縁基板上にトランジスタ形成用の島状半導体層を形成する工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜、第１の配線層を積層する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域において延在方向から側方に張り出す張り出し領域を有する下部走査線を形成する工程と、
前記ゲート電極および下部走査線を覆って、前記第１のゲート絶縁膜上に、第２のゲート絶縁膜、第２の配線層を積層する工程と、
前記第２の配線層をパターニングして、表示領域において、画素トランジスタのゲート電極および延在方向から側方に張り出す張り出し領域を有する上部走査線を形成する工程と、
前記ゲート電極両側の島状半導体層に不純物を添加し、ソース／ドレイン領域を形成し、トランジスタを構成する工程と、
前記トランジスタ、上部走査線を覆って、前記第２のゲート絶縁膜上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記トランジスタのソース／ドレイン領域、上部および下部走査線の張り出し領域を露出するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する、前記上部および下部走査線を接続する局所配線を含む導電パターンを形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
（付記３０）（２０）
表示領域と周辺回路領域とを有する絶縁基板上にトランジスタ形成用の島状半導体層を形成する工程と、
前記島状半導体層を覆って、第１のゲート絶縁膜、第１の配線層を積層する工程と、
前記第１の配線層をパターニングして、周辺回路の一部のトランジスタのゲート電極および表示領域において行方向に延在し、下部コンタクト領域を含む下部走査線を形成する工程と、
前記ゲート電極および下部走査線を覆って、前記第１のゲート絶縁膜上に、第２のゲート絶縁膜、第２の配線層を積層する工程と、
前記第２の配線層をパターニングして、表示領域において、画素トランジスタのゲート電極および前記下部走査線上方で、前記下部コンタクト領域上方に開口を有し、下部コンタクト領域近傍に上部コンタクト領域を有する上部走査線を形成する工程と、
前記ゲート電極両側の島状半導体層に不純物を添加し、ソース／ドレイン領域を形成し、トランジスタを構成する工程と、
前記トランジスタ、上部走査線を覆って、前記第２のゲート絶縁膜上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記トランジスタのソース／ドレイン領域、上部および下部コンタクト領域を露出するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め、前記層間絶縁膜上に延在する、前記上部および下部走査線を接続する局所配線を含む導電パターンを形成する工程と、
を含む表示装置用アクティブマトリクス基板の製造方法。
【図面の簡単な説明】
【０１１９】
【図１Ａ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｂ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｃ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｄ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｅ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｆ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｇ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｈ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｉ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｊ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｋ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図１Ｌ】本発明の第１の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図２】本発明の第１の実施例による表示装置用アクティブマトリクス基板の画素の構成を概略的に示す平面図である。
【図３】本発明の第２の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図４】本発明の第２の実施例による表示装置用アクティブマトリクス基板の画素の構成を概略的に示す平面図である。
【図５】本発明の第３の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図６】本発明の第３の実施例による表示装置用アクティブマトリクス基板の画素の構成を概略的に示す平面図である。
【図７】本発明の第４の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図である。
【図８】本発明の第４の実施例による表示装置用アクティブマトリクス基板の画素の構成を概略的に示す平面図である。
【図９】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１０】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１１】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１２】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１３】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１４】本発明の第５の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す断面図及び平面図である。
【図１５】第５の実施例の変形例を示す平面図及び断面図ある。
【図１６】第６の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す平面図及び断面図である。
【図１７】第６の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す平面図及び断面図である。
【図１８】第６の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す平面図及び断面図である。
【図１９】第６の実施例による表示装置用アクティブマトリクス基板の製造方法の主要工程を示す平面図及び断面図である。
【図２０】第６の実施例の変形例を示す平面図及び断面図である。
【図２１】表示装置の構成を概略的に示す斜視図及び断面図である。
【図２２】表示装置用アクティブマトリクス基板の構成を概略的に示す平面図である。
【図２３Ａ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｂ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｃ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｄ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｅ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｆ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【図２３Ｇ】従来の技術による表示装置用アクティブマトリクス基板の製造方法の主要工程を概略的に示す断面図である。
【符号の説明】
【０１２０】
１００  透明絶縁基板
１０１  バッファ層
１０２  シリコン膜（半導体層）
１０３、１０５  ゲート絶縁膜
１０４、１０７  ゲート電極層
１０８  第１層間絶縁膜
１０９  電極／配線層
１１０  第２層間絶縁膜
１１１  画素電極
ＧＬ  走査用ゲート配線（走査線）
ＳＣ  補助容量
ＳＣＬ  補助容量配線（補助容量バスライン）
ＤＬ  画像データ配線
ＤＡ  表示領域
ＰＨ  周辺回路領域
ＰＲ  ホトレジストパターン
ＴＦＴ  薄膜トランジスタ
ＳＵＢ  絶縁性透明基板
ａ、ｂ  薄膜（高速）ＴＦＴ用添字
ｃ、ｄ  厚膜（高耐圧）ＴＦＴ用添字
ｅ  補助容量用添字
ｆ  ゲート配線用添字
【図１Ａ】
2005331902.tif 000003
【図１Ｂ】
2005331902.tif 000004
【図１Ｃ】
2005331902.tif 000005
【図１Ｄ】
2005331902.tif 000006
【図１Ｅ】
2005331902.tif 000007
【図１Ｆ】
2005331902.tif 000008
【図１Ｇ】
2005331902.tif 000009
【図１Ｈ】
2005331902.tif 000010
【図１Ｉ】
2005331902.tif 000011
【図１Ｊ】
2005331902.tif 000012
【図１Ｋ】
2005331902.tif 000013
【図１Ｌ】
2005331902.tif 000014
【図２】
2005331902.tif 000015
【図３】
2005331902.tif 000016
【図４】
2005331902.tif 000017
【図５】
2005331902.tif 000018
【図６】
2005331902.tif 000019
【図７】
2005331902.tif 000020
【図８】
2005331902.tif 000021
【図９】
2005331902.tif 000022
【図１０】
2005331902.tif 000023
【図１１】
2005331902.tif 000024
【図１２】
2005331902.tif 000025
【図１３】
2005331902.tif 000026
【図１４】
2005331902.tif 000027
【図１５】
2005331902.tif 000028
【図１６】
2005331902.tif 000029
【図１７】
2005331902.tif 000030
【図１８】
2005331902.tif 000031
【図１９】
2005331902.tif 000032
【図２０】
2005331902.tif 000033
【図２１】
2005331902.tif 000034
【図２２】
2005331902.tif 000035
【図２３Ａ】
2005331902.tif 000036
【図２３Ｂ】
2005331902.tif 000037
【図２３Ｃ】
2005331902.tif 000038
【図２３Ｄ】
2005331902.tif 000039
【図２３Ｅ】
2005331902.tif 000040
【図２３Ｆ】
2005331902.tif 000041
【図２３Ｇ】
2005331902.tif 000042
【手続補正書】
【提出日】平成16年10月28日(2004.10.28)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2005331902.tif 000043