(57)【要約】【課題】トリガパターンを設定してからトリガ信号が出力されるまでの時間の短縮を図る擬似ランダムパターン発生装置を実現することにある。【解決手段】本発明は、擬似ランダムパターンとトリガ信号とを出力する擬似ランダムパターン発生装置に改良を加えたものである。本装置は、トリガパターンとロード信号とを出力するトリガパターン発生回路と、このトリガパターン発生回路からのロード信号が入力されるとトリガパターン発生回路からのトリガパターンを初期値とする擬似ランダムパターンを出力するＰＮパターン発生回路と、このＰＮパターン発生回路からの擬似ランダムパターン中のパターンとトリガパターン発生回路からのトリガパターンとが一致するとトリガ信号を出力する比較回路とを有することを特徴とするものである。【選択図】                    図１
2005117223.tif 000002
【特許請求の範囲】
【請求項１】
擬似ランダムパターンとトリガ信号とを出力する擬似ランダムパターン発生装置において、
トリガパターンとロード信号とを出力するトリガパターン発生回路と、
このトリガパターン発生回路からのロード信号が入力されると前記トリガパターン発生回路からのトリガパターンを初期値とする擬似ランダムパターンを出力するＰＮパターン発生回路と、
このＰＮパターン発生回路からの擬似ランダムパターン中のパターンと前記トリガパターン発生回路からのトリガパターンとが一致するとトリガ信号を出力する比較回路と
を有することを特徴とする擬似ランダムパターン発生装置。
【請求項２】
ＰＮパターン発生回路は、前記ロード信号が入力されない場合、最後に入力されたロード信号と共に入力された前記トリガパターンを初期値として擬似ランダムパターンを出力することを特徴とする請求項１記載の擬似ランダムパターン発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似ランダムパターンとトリガ信号とを出力する擬似ランダムパターン発生装置に関し、詳しくは、トリガパターンを設定してからトリガ信号が出力されるまでの時間の短縮を図る擬似ランダムパターン発生装置に関するものである。
【背景技術】
【０００２】
擬似ランダムパターン（以下、ＰＮ（PN:Pseudo Random Noise）パターンと略す）発生装置（例えば、特許文献１、特許文献２参照）は、被試験対象の特性を試験するためのＰＮパターンを発生する装置であり、例えば、デジタル伝送系の伝送品質を測定するために使用される。
【０００３】
図３は、このようなＰＮパターン発生装置を用いた試験システムの構成を示す図である。図３において、ＰＮパターン発生装置１は、ＰＮパターンとトリガ信号を出力する。被試験対象ＤＵＴは、例えば、伝送路やデバイス等であり、ＰＮパターンが入力される。エラー率測定装置ＥＤは、被試験対象ＤＵＴから出力されるＰＮパターンを測定してビットエラー率を求める。オシロスコープＯＳＩは、被試験対象ＤＵＴからＰＮパターンが入力され、ＰＮパターン発生回路１からのトリガ信号を基準にＰＮパターンの波形観測を行う。なお、オシロスコープＯＳＩは、ＰＮパターン発生装置１からのＰＮパターンの波形観測を行ってもよい。
【０００４】
このような試験システムの動作を説明する。
ＰＮパターン発生装置１が、被試験対象ＤＵＴにＰＮパターンを出力する。そして、エラー率測定装置ＥＤが、被試験対象ＤＵＴから出力されるＰＮパターンを測定し、ビットエラー率を求める。この際、ビットエラーの発生する原因が、パターン（例えば、”１１１１１１１”、”１０１０１０１”等）に依存するかを確認したり、パターンによって波形そのものの形状（例えば、オーバーシュートの発生、振幅の変動等）が劣化しているか等を確認するため、オシロスコープＯＳＩを用いる。具体的には、ＰＮパターン発生装置１が、ＰＮパターン中で特定のパターンを出力した時にトリガ信号を出力する。そして、オシロスコープＯＳＩが、ＰＮパターン発生装置１からのトリガ信号を基準に、特定のパターンにおける波形観測を行う。
【０００５】
続いて、ＰＮパターンとトリガ信号とを出力するＰＮパターン発生装置１を説明する。図４は、従来のＰＮパターン発生装置１を示した図である。
図４において、ＰＮパターン発生回路１１は、入力されるクロック信号ＣＬＫに同期して動作し、設定された初期値から順に連続したパラレルなＰＮパターンを発生する。なお、ＰＮパターンは、例えば、（２７−１）、（２１５−１）、（２２３−１）、（２３１−１）で表される（２ｎ−１）ビット周期であり、ｎの値によって、ＰＮｎ段と表される。
【０００６】
トリガ信号発生回路１２は、内部にトリガパターン発生回路１２ａ、比較回路１２ｂを有し、ＰＮパターン発生回路１１からＰＮパターンが入力され、トリガ信号をオシロスコープＯＳＩに出力する。トリガパターン発生回路１２ａは、入力されるクロック信号ＣＬＫに同期して動作し、ＰＮパターンを生成し、このＰＮパターンのなかから波形観測の対象となるパターンであるトリガパターンを選択し出力する。比較回路１２ｂは、入力されるクロック信号ＣＬＫに同期して動作し、トリガパターン発生回路１２ａからのトリガパターンとＰＮパターン発生回路１１からのＰＮパターン中のパターンとが一致するとトリガ信号をオシロスコープＯＳＩに出力する。
【０００７】
パターン変換回路１３は、ＰＮパターン発生回路１１から入力されるパラレルなＰＮパターンをシリアルなＰＮパターンに変換して被試験対象ＤＵＴに出力する。なお、図４中において、ＰＮパターン発生回路１１が出力するＰＮパターンの段数を最大ＰＮ３１段を一例として説明する。そして、ＰＮパターン発生回路１１と比較回路１２ｂ間の信号線は、１２８ビットのパラレル線で接続され、ＰＮパターン発生回路１１とパターン変換回路１３間の信号線は、１２８ビットの信号線のうち上位３１ビットのパラレル線で接続される。また、トリガパターン発生回路１２ａと比較回路１２ｂは３１ビットのパラレル線で接続される。
【０００８】
このような装置の動作を説明する。
ＰＮパターン発生回路１１が、図示しない指定部から指定された段数、例えば、ＰＮ３１段のＰＮパターンを常に出力する。なお、ＰＮパターンはユーザによってあらかじめ設定されており、もちろんＰＮパターンの初期値となるパターンも設定されている。そして、パターン変換回路１３が、ＰＮパターン発生回路１１からのパラレルなＰＮパターンをシリアルなＰＮパターンに変換して出力する。なお、変換する際に、ＰＮパターンにエラーを付加したり、通信規格のＳＤＨ（Synchronuos Digital Hierarchy：同期デジタルハイアラーキー）に準拠したデータとし被試験対象ＤＵＴに出力する。
【０００９】
一方、トリガ信号発生回路１２のトリガパターン発生回路１２ａが、図示しない指定部から段数、トリガパターン、トリガパターンの出力が指定される。これにより、トリガ信号発生回路１２ａが、内部に設けられる図示しないＰＮパターン発生回路で、指定された段数、例えば、ＰＮ３１段のＰＮパターンを発生し、ＰＮパターンからビット列を選択して、指定されたトリガパターンを選択し、比較回路１２ｂに出力する。なお、トリガパターンのビット数はいくらでもよい。そして、比較回路１２ｂが、ＰＮパターン発生回路１１からのＰＮパターン中に、トリガパターン発生回路１２ａからのトリガパターンに一致するパターンを検出すると、トリガ信号を出力する。
【００１０】
【特許文献１】特開平９−１４５８０１号公報（段落番号０００１−０００５、第４図）。
【特許文献２】特開２００３−２４９９２３号公報（段落番号０００１−００１３、第１−２図）。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、トリガパターン発生回路１２ａが所望のトリガパターンを出力し、比較回路１２ｂがトリガパターンに一致するＰＮパターンが出力されるとトリガ信号を出力するので、オシロスコープＯＳＩで所望のパターンにおける波形観測を行うことができる。
【００１２】
しかしながら、ビットエラー率の測定では、ビットエラー率の高いパターンを特定するためトリガパターンを頻繁に変更し、オシロスコープＯＳＩで波形観測を行う必要がある。
【００１３】
ここで、トリガ信号が出力されるタイミングを、図５のタイミングチャートを用いて説明する。図５は、上段からＰＮパターン発生回路１１の出力、トリガ信号発生回路１２の出力を示している。図５において、ＰＮパターン発生回路１１は、ＰＮ３１段で出力する。ここで、ＰＮパターンは、パターンＡ（例えば、”１１１１１１１”）、パターンＢ（例えば、”０００００００”）を含み、パターンＢがパターンＡよりも先に出力される。もちろん、信号レベルでは、”１”がハイレベルであり、”０”がロウレベルである。
【００１４】
まず、トリガパターンがパターンＡに設定されている場合、このトリガパターン（パターンＡ）とＰＮパターンとが一致すると、トリガ信号が出力される。このトリガ信号出力後に、トリガパターンがパターンＡからパターンＢに変更されると、次の周期のＰＮパターンにおいて、ＰＮパターンとトリガパターン（パターンＢ）とが一致すると、トリガ信号が出力される。例えば、ＰＮ３１段（2,147,483,647ビット）でクロックの周波数を７８［ＭＨｚ］とするとＰＮパターンの１周期は約２７秒であり、トリガパターンのパターンを変更してからトリガ信号が出力されるまでに、最大で約２７秒かかる場合がある。
【００１５】
このようにトリガパターンを変更しても、トリガ信号が出力されるまでに長い時間を要する場合があり、エラーの発生するパターンを特定して波形観測を行う作業効率が悪いという問題があった。
【００１６】
そこで本発明の目的は、トリガパターンを設定してからトリガ信号が出力されるまでの時間の短縮を図る擬似ランダムパターン発生装置を実現することにある。
【課題を解決するための手段】
【００１７】
請求項１記載の発明は、
擬似ランダムパターンとトリガ信号とを出力する擬似ランダムパターン発生装置において、
トリガパターンとロード信号とを出力するトリガパターン発生回路と、
このトリガパターン発生回路からのロード信号が入力されると前記トリガパターン発生回路からのトリガパターンを初期値とする擬似ランダムパターンを出力するＰＮパターン発生回路と、
このＰＮパターン発生回路からの擬似ランダムパターン中のパターンと前記トリガパターン発生回路からのトリガパターンとが一致するとトリガ信号を出力する比較回路と
を有することを特徴とするものである。
【００１８】
請求項２記載の発明は、請求項１記載の発明において、
ＰＮパターン発生回路は、前記ロード信号が入力されない場合、最後に入力されたロード信号と共に入力された前記トリガパターンを初期値として擬似ランダムパターンを出力することを特徴とするものである。
【発明の効果】
【００１９】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１、２によれば、トリガパターン発生回路がトリガパターンを変更するとロード信号を出力し、ＰＮパターン発生回路がロード信号に従って、変更されたトリガパターンを初期値としてＰＮパターンを出力するので、ＰＮパターンが一周期分終了しなくとも比較回路からトリガ信号が出力される。これにより、トリガパターンを設定してからトリガ信号が出力されるまでの時間の短縮を図ることができる。従って、エラーの発生するパターンの特定を短時間で行うことができ、波形観測を行う作業効率がよくなる。
【００２０】
請求項２によれば、ＰＮパターン発生回路が、ロード信号が新たに入力されないと、最後に入力されたロード信号と共に入力されたパターンのトリガパターンを初期値とするＰＮパターンで再度出力を行うので、１周期ごとにトリガパターン発生回路がロード信号を出力し、ＰＮパターン発生回路にトリガパターンを取り込ませる必要が無い。これにより、ＰＮパターン発生回路の負荷を抑えることができる。
【発明を実施するための最良の形態】
【００２１】
以下図面を用いて本発明の実施の形態を説明する。
図１は本発明の一実施例を示す構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図１において、ＰＮパターン発生回路１１、トリガ信号発生回路１２の代わりに、指定部１４、トリガ信号発生回路１５、ＰＮパターン発生回路１６が設けられる。また、ＰＮパターン発生回路１６が出力するＰＮパターンの段数を最大ＰＮ３１段とする構成を一例として説明する。
【００２２】
指定部１４は、トリガパターンの出力の指示、トリガパターンの指定、ＰＮパターンの段数の指定を行う。トリガ信号発生回路１５は、指定部１４からのトリガパターンの出力の指示、トリガパターンの指定、ＰＮパターンの段数の指定が入力される。なお、トリガパターンの出力の指示、トリガパターンの指定、ＰＮパターンの段数の指定それぞれの信号は、信号線Ｌ１、Ｌ２、Ｌ３によって伝送される。また、トリガ信号発生回路１５は、トリガパターン発生回路１５ａ、比較回路１５ｂを有し、トリガパターン、ロード信号、トリガ信号を出力する。
【００２３】
トリガパターン発生回路１５ａは、入力側が信号線Ｌ１〜Ｌ３と接続され、３１ビットのパラレル線である信号線Ｌ４を介してトリガパターンを比較回路１５ｂ、ＰＮパターン発生回路１６に出力し、信号線Ｌ５を介してロード信号をＰＮパターン発生回路１６に出力する。
【００２４】
比較回路１５ｂは、ＰＮパターン発生回路１６からのＰＮパターン中のパターンと、トリガパターン発生回路１５ａからの信号線Ｌ４を介して入力されるトリガパターンとが一致するとトリガ信号を信号線Ｌ６に出力する。
【００２５】
ＰＮパターン発生回路１６は、入力側が信号線Ｌ３〜Ｌ５と接続され、信号線Ｌ５を介してトリガパターン発生回路１５ａからのロード信号が入力されると、トリガパターン発生回路１５ａからの信号線Ｌ４を介して入力されるトリガパターンを初期値とするＰＮパターンを信号線Ｌ７を介してパターン変換回路１３に出力する。なお、信号線Ｌ７は、１２８ビットのパラレル線である。また、ＰＮパターン発生回路１６は、信号線Ｌ７のうち上位３１ビットをパラレルな信号線Ｌ８を介して比較回路１５ｂに出力する。なお、トリガパターン発生回路１５ａ、比較回路１５ｂ、ＰＮパターン発生回路１６は、図示しないクロックから入力されるクロック信号ＣＬＫに同期して動作する。
【００２６】
このような装置の動作を説明する。ここで図２は、図１に示す装置のタイミングチャートである。図２において、上段から、（ａ）はクロック信号、（ｂ）は信号線Ｌ１の信号（トリガパターンの出力の指示を行う信号）、（ｃ）は信号線Ｌ４の信号（トリガパターン）、（ｄ）は信号線Ｌ５の信号（ロード信号）、（ｅ）は信号線Ｌ７の信号（ＰＮパターン）、（ｆ）は信号線Ｌ６の信号（トリガ信号）を表している。また、１２８ビットのＰＮパターンＰ１は先頭７ビットにパターンＡを含み、ＰＮパターンＰ２は先頭７ビットにパターンＢを含むものとする。
【００２７】
指定部１４に、ユーザがＰＮパターンの段数（例えば、ＰＮ３１段）、トリガパターンの設定（例えば、パターンＡ）を行う。そして、時刻ｔ０において、指定部１４がトリガパターン発生回路１５ａにトリガパターンの出力の指示（”Ｌ”→”Ｈ”→”Ｌ”の信号）、トリガパターンの指定、ＰＮ３１段の指定を行う。なお、Ｌはロウレベルの信号、Ｈはハイレベルの信号を示す。
【００２８】
これにより、トリガパターン発生回路１５ａが、ＰＮパターン発生回路１６にトリガパターンの変更を示すロード信号（”Ｌ”→”Ｈ”→”Ｌ”の信号）を出力する。さらに、トリガパターン発生回路１５ａが、内部に設けられる図示しないＰＮパターン発生回路で、指定されたＰＮ３１段のＰＮパターンを発生し、ＰＮパターンからビット列を選択して、指定されたトリガパターンを選択し、時刻ｔ１で信号線Ｌ４を介してＰＮパターン発生回路１６に設定されたパターンＡのトリガパターンを出力する。
【００２９】
一方、時刻ｔ１において、ＰＮパターン発生回路１６が、指定部１４から指定されたＰＮ３１段でＰＮパターンを１２８ビットずつ出力するが、”Ｈ”のロード信号が入力されるので、信号線Ｌ４からのパターンＡのトリガパターンを初期値として取り込み、先頭７ビットをパターンＡとした１２８ビットのＰＮパターンＰ１をパターン変換回路１３に出力する。また、信号線Ｌ８を介して、ＰＮパターンＰ１の上位３１ビットを比較回路１５ｂに出力する。
【００３０】
そして、比較回路１５ｂが信号線Ｌ４からのトリガパターン（パターンＡ）と、信号線Ｌ８から３１ビットのうち上位７ビットのＰＮパターン（パターンＡ）とを比較し、パターンが一致するので、時刻ｔ２においてＰＮパターンＰ２のデータの先頭にあわせて、トリガ信号（”Ｌ”→”Ｈ”→”Ｌ”の信号）を信号線Ｌ６を介してオシロスコープＯＳＩに出力する。
【００３１】
さらに、ＰＮパターン発生回路１６が、１２８ビットずつのＰＮパターンＰ２、Ｐ３…Ｐｍをクロックごとに出力し、１周期分のＰＮパターンを出力する。
【００３２】
そして、ＰＮパターン発生回路１６が、時刻ｔ１〜時刻ｔ３まで、ロード信号が新たに入力されないので、時刻ｔ３において、最後に入力されたロード信号と共に入力されたパターンＡのトリガパターンを初期値とするＰＮパターンＰ１から再度出力を行う。
【００３３】
比較回路１５ｂも同様に、信号線Ｌ４からのトリガパターン（パターンＡ）と、信号線Ｌ８からのＰＮパターン（パターンＡ）とを比較し、パターンが一致するので、時刻ｔ４においてトリガ信号を信号線Ｌ６を介してオシロスコープＯＳＩに出力する。
【００３４】
そして、時刻ｔ５において、指定部１４からトリガパターン発生回路１５ａに新たなトリガパターンの出力の指示、トリガパターン（パターンＢ）の指定、ＰＮ３１段の指定が行われる。これにより、トリガパターン発生回路１５ａが、ＰＮパターン発生回路１６にトリガパターンの変更を示すロード信号を出力する。さらに、トリガパターン発生回路１５ａが、内部に設けられる図示しないＰＮパターン発生回路で、指定されたＰＮ３１段のＰＮパターンを発生し、ＰＮパターンからビット列を選択して、指定されたトリガパターンを選択し、時刻ｔ６で信号線Ｌ４を介してＰＮパターン発生回路１６に新たに設定されたパターンＢのトリガパターンを出力する。
【００３５】
そして、ＰＮパターン発生回路１６に”Ｈ”のロード信号が入力されるので、ＰＮパターン発生回路１６が、信号線Ｌ４からのパターンＢのトリガパターンを初期値として取り込み、先頭７ビットをパターンＢとした１２８ビットのＰＮパターンＰ２を時刻ｔ６においてパターン変換回路１３に出力する。また、信号線Ｌ８を介して、ＰＮパターンＰ２の上位３１ビットを比較回路１５ｂに出力する。
【００３６】
そして、比較回路１５ｂが信号線Ｌ４からのトリガパターン（パターンＢ）と、信号線Ｌ８から３１ビットのうち上位７ビットのＰＮパターン（パターンＢ）とを比較し、パターンが一致するので、時刻ｔ７においてトリガ信号を信号線Ｌ６を介してオシロスコープＯＳＩに出力する。
【００３７】
さらに、ＰＮパターン発生回路１６が、１２８ビットずつのＰＮパターンＰ３…Ｐｍ、Ｐ１をクロックごとに出力し、１周期分のＰＮパターンを出力する。また、図４に示す装置と同様に、パターン変換回路１３が、ＰＮパターン発生回路１６からのパラレルなＰＮパターンＰ１〜ＰｍをシリアルなＰＮパターンに変換して出力する。なお、変換する際に、ＰＮパターンにエラーを付加したり、通信規格のＳＤＨに準拠したデータとし被試験対象ＤＵＴに出力する。また、パラレルなデータをシリアルなデータに変換するので、出力される周波数は高速になる。
【００３８】
このように、トリガパターン発生回路１５ａがトリガパターンを変更するとロード信号を出力し、ＰＮパターン発生回路１６がロード信号に従って、変更されたトリガパターンを初期値としてＰＮパターンを出力するので、ＰＮパターンが一周期分終了しなくとも比較回路１５ｂからトリガ信号が出力される。これにより、トリガパターンを設定してからトリガ信号が出力されるまでの時間の短縮を図ることができる。従って、エラーの発生するパターンの特定を短時間で行うことができ、波形観測を行う作業効率がよくなる。
【００３９】
また、ＰＮパターン発生回路１６が、ロード信号が新たに入力されないと、最後に入力されたロード信号と共に入力されたパターンＡのトリガパターンを初期値とするＰＮパターンＰ１から再度出力を行うので、１周期ごとにトリガパターン発生回路１５ａがロード信号を出力し、ＰＮパターン発生回路１６にトリガパターンを取り込ませる必要が無い。これにより、ＰＮパターン発生回路１６の負荷を抑えることができる。
【００４０】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。
図１に示す装置において、ＰＮパターン発生回路１６が出力するＰＮパターンの段数を最大ＰＮ３１段とする構成を示したが、何段でもよい。但し、段数によってパラレルな信号線Ｌ４、Ｌ７、Ｌ８のビット数も異なる。
【００４１】
また、ＰＮ３１段のＰＮパターンを出力する構成を示したが、何段でもよい。
【００４２】
また、トリガパターンは７ビットとする構成を示したが、何ビットでもよい。但し、ＰＮｎ段のｎを超えないビットとする。
【００４３】
さらに、トリガパターン発生回路１５ａが、トリガパターンを生成し出力する構成を示したが、複数のトリガパターンを記憶させたメモリを設け、このメモリからトリガパターンを選択して読み出し、出力する構成としてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置のタイミングチャートである。。
【図３】従来のＰＮパターン発生装置を用いた試験システムの構成を示した図である。
【図４】従来のＰＮパターン発生装置の構成を示した図である。
【図５】図４に示す装置のタイミングチャートである。
【符号の説明】
【００４５】
１５ａ  トリガパターン発生回路
１５ｂ  比較回路
１６  ＰＮパターン発生装置
【図１】
2005117223.tif 000003
【図２】
2005117223.tif 000004
【図３】
2005117223.tif 000005
【図４】
2005117223.tif 000006
【図５】
2005117223.tif 000007