(57)【要約】【課題】  電気的にデータを消去可能で、かつ低電圧でのデータの書き込みが容易な不揮発性半導体装置を提供する。【解決手段】  本発明の不揮発性半導体記憶装置は、主表面を有する半導体基板１と、半導体基板１の主表面に形成されたソース／ドレインとなる１対のｐ型不純物拡散領域３、３と、１対のｐ型不純物拡散領域３、３に挟まれる半導体基板１の領域の上にトンネル絶縁層４ａを介して形成されたフローティングゲート５と、半導体基板１の主表面に形成された、フローティングゲート５の電位を制御するための制御用不純物拡散領域６とを備えている。【選択図】        図２
2005039067.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成されたソース／ドレインとなる１対のｐ型不純物拡散領域と、
前記１対のｐ型不純物拡散領域に挟まれる前記半導体基板の領域の上にトンネル絶縁層を介して形成されたフローティングゲートと、
前記半導体基板の主表面に形成された、前記フローティングゲートの電位を制御するための制御用不純物拡散領域とを備えた、不揮発性半導体記憶装置。
【請求項２】
前記制御用不純物拡散領域は、ｐ型の導電型を有し、かつ前記フローティングゲートと絶縁層を介して対向することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御用不純物拡散領域は、前記フローティングゲートの下側に位置する前記半導体基板の領域を挟むように前記半導体基板の主表面に形成された１対のソース／ドレイン用不純物拡散領域であることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記１対のソース／ドレイン用不純物拡散領域はｎ型の導電型を有することを特徴とする、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板の主表面に形成されたｐ型ウェル領域をさらに備え、
ｎ型の前記１対のソース／ドレイン用不純物拡散領域は前記ｐ型ウェル領域内に形成されていることを特徴とする、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記１対のソース／ドレイン用不純物拡散領域はｐ型の導電型を有することを特徴とする、請求項３に記載の不揮発性半導体記憶装置。
【請求項７】
前記半導体基板の主表面に形成されたｎ型ウェル領域をさらに備え、
ｐ型の前記１対のソース／ドレイン用不純物拡散領域は前記ｎ型ウェル領域内に形成されていることを特徴とする、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記制御用不純物拡散領域は、ｎ型の導電型を有し、かつ前記フローティングゲートと絶縁層を介して対向することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板の主表面に形成されたｐ型ウェル領域をさらに備え、
ｎ型の前記制御用不純物拡散領域は前記ｐ型ウェル領域内に形成されていることを特徴とする、請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記１対のｐ型不純物拡散領域の形成領域と前記制御用不純物拡散領域の形成領域との間の前記半導体基板の主表面に形成されたフィールド絶縁層と、
前記フィールド絶縁層の直下の前記半導体基板に形成された素子分離用ｐ型不純物拡散領域とをさらに備えたことを特徴とする、請求項１〜９のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、単層ゲート構造のメモリセルを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のフラッシュメモリのメモリセルは、チャネル領域上にトンネル酸化膜を介してフローティングゲートが形成され、さらに絶縁膜を介してフローティングゲート上にコントロールゲートが形成された積層ゲート構造を有している。しかし、このような積層ゲート構造では構成および製造工程が複雑となる。
【０００３】
これに対して、構成および製造工程を簡易にするために、チャネル領域上のゲートをフローティングゲートのみとした単層ゲート構造のメモリセルが提案されている。
【０００４】
従来の単層ゲート構造のメモリセルでは、基板とフローティングゲートとが容量結合をしているため、基板に電圧を与えるとフローティングゲートの電位も自動的に基板の電位と近い値となってしまう。このため、基板とフローティングゲートとの間に大きな電位差を与えることが困難であった。
【０００５】
このため、電気的に消去を行うことがほぼ不可能であり、紫外線照射による消去のみが可能であるため、従来の単層ゲート構造のメモリセルはＯＴＰＲＯＭ（One Time Programmable Read-Only Memory）などのほとんど書き換えを行なわない用途にしか使用できなかった。
【０００６】
また、単層ゲート構造のメモリセルにおいて、電気的に消去可能な構成が、たとえば特表平８−５０６６９３号公報、特開平３−５７２８０号公報などに開示されている。
【０００７】
この構成によれば、半導体基板の表面に形成された不純物拡散領域をフローティングゲートに対向させることにより、この不純物拡散領域によるフローティングゲートの電位の制御が可能とされている。
【特許文献１】特表平８−５０６６９３号公報
【特許文献２】特開平３−５７２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記２つの公報に開示されたメモリトランジスタはｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、低電圧でのデータの書き込みが困難であるという問題点があった。以下、そのことについて説明する。
【０００９】
メモリトランジスタがｎチャネルＭＯＳトランジスタの場合、書き込み動作においてはドレインに高い正の電圧を印加することにより、ソースから引き出された電子が半導体基板表面のチャネル内をドレインに向って高速で走り、ドレイン近傍でホットエレクトロンと呼ばれる高エネルギー状態となる。このホットエレクトロンが、フローティングゲートに注入されて、データの書き込まれた状態となる。
【００１０】
この場合、ドレインに高い正の電圧が印加されているため、ホットエレクトロンは、半導体基板とフローティングゲートとの間に大きな電位差を与えないと、ドレイン側へ注入されるだけでフローティングゲートに注入され難くなる。このため、メモリトランジスタがｎチャネルＭＯＳトランジスタの場合には、書き込み動作時において高電圧を印加しなければならず、低電圧でのデータの書き込みが困難であるという問題点があった。
【００１１】
特に、単層ゲート構造の場合には、フローティングゲート上にコントロールゲートがないため、フローティングゲートと半導体基板との間の容量結合による電位差でホットエレクトロンをフローティングゲートに注入しなければならない。このように高電圧を与えないとデータの書き込みが困難であるが、単層ゲート構造においては高電位を与えることも難しいため、データの書き込み動作が困難になるという問題があった。
【００１２】
それゆえ本発明の目的は、電気的にデータを消去可能で、かつ低電圧でのデータの書き込みが容易な不揮発性半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶装置は、半導体基板と、ソース／ドレインとなる１対のｐ型不純物拡散領域と、フローティングゲートと、制御用不純物拡散領域とを備えている。半導体基板は、主表面を有している。ソース／ドレインとなる１対のｐ型不純物拡散領域は、半導体基板の主表面に形成されている。フローティングゲートは、１対のｐ型不純物拡散領域に挟まれる半導体基板の領域の上にトンネル絶縁層を介して形成されている。制御用不純物拡散領域は、半導体基板の主表面に形成されており、フローティングゲートの電位を制御するためのものである。
【発明の効果】
【００１４】
本発明の不揮発性半導体装置によれば、フローティングゲートの電位を制御するための制御用不純物拡散領域が半導体基板の主表面に形成されているため、基板とフローティングゲートとの間に大きな電位差を与えることが容易となる。これにより、フローティングゲートの電子を引き抜くことが容易となり、電気的な消去が可能となる。
【００１５】
また、ソース／ドレインがｐ型の不純物拡散領域であるため、メモリトランジスタはｐチャネルのトランジスタである。このｐチャネルのトランジスタの場合、書き込み動作時においてはドレインに負側の電圧を印加することにより、ソースから供給された正孔が半導体基板表面のチャネル内をドレインに向って高速で走り、ドレイン近傍で原子と衝突して電子−正孔対を生じさせる。そして、その電子−正孔対の電子が、フローティングゲートに注入されて、データの書き込まれた状態となる。
【００１６】
この場合、ドレインに印加される電圧は負側の電圧であるため、電子はドレイン側に注入され難く、ゲート側に注入され易くなる。このため、半導体基板とフローティングゲートとの間にそれほど大きな電位差を与えなくとも、電子をフローティングゲートに注入することができ、低電圧でのデータの書き込みが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図に基づいて説明する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１における半導体記憶装置の構成を概略的に示す平面図である。図２（ａ）および図２（ｂ）は、図１のＩＩＡ−ＩＩＡ線に沿う概略断面図および図１のＩＩＢ−ＩＩＢ線に沿う概略断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【００１９】
なお、本来、メモリセルはビット毎に選択用のトランジスタを有しているが、選択用のトランジスタは本実施の形態の動作原理と無関係であるため、図１以外では図示せず、その説明も省略する。また、選択用のトランジスタの取扱いについては他の実施の形態についても同様である。
【００２０】
図１〜図３を参照して、本実施の形態のメモリセルは、フローティングゲートトランジスタ１０と、フローティングゲート５をコントロールする部分とを主に有している。
【００２１】
図２（ａ）を参照して、フローティングゲートトランジスタ形成領域においては、ｐ型の半導体基板１の主表面にｎ型ウェル領域２ａが形成されており、ｎ型ウェル領域２ａにｐチャネルＭＯＳトランジスタであるフローティングゲートトランジスタ１０が形成されている。フローティングゲートトランジスタ１０は、ソース／ドレインとなる１対のｐ型不純物拡散領域３、３と、トンネル絶縁層４ａと、フローティングゲート５とを有している。ソース／ドレインとなる１対のｐ型不純物拡散領域３、３は、ｎ型ウェル領域２ａ内の半導体基板１の主表面に形成されている。フローティングゲート５は、１対のｐ型不純物拡散領域３、３に挟まれる半導体基板１の領域の上にトンネル絶縁層４ａを介して形成されている。
【００２２】
図２（ｂ）を参照して、フローティングゲート５は、フローティングゲートトランジスタ形成領域からフローティングゲートコントロール領域まで延在している。このフローティングゲートコントロール領域においては、フローティングゲート５の電位を制御するための制御用不純物拡散領域６が形成されている。この制御用不純物拡散領域６は、半導体基板１の主表面に形成されたｐ型の不純物拡散領域より構成されており、フローティングゲート５と絶縁層４ｂを介して対向している。この制御用不純物拡散領域６は、半導体基板１の主表面に形成されたｎ型ウェル領域２ｂ内に形成されている。
【００２３】
図３を参照して、フローティングゲートトランジスタ形成領域とフローティングゲートコントロール領域との間の半導体基板１の主表面には、フィールド絶縁層７が形成されている。このフィールド絶縁層７の直下は、半導体基板１のｐ型領域が位置している。
【００２４】
次に、本実施の形態におけるメモリセルの書き込みおよび消去の動作について説明する。
【００２５】
なお、本実施の形態におけるメモリセルの「書き込み」状態とはフローティングゲート５に電子が蓄積された状態のことを言い、「消去」状態とはフローティングゲート５から電子が引抜かれた状態のことを言う。
【００２６】
図２（ａ）および図２（ｂ）を参照して、メモリセルへの書き込みは、フローティングゲートトランジスタ１０でのインパクトイオン化により発生するホットキャリアをフローティングゲート５に注入することにより行なわれる。ホットキャリアの発生は、表１に示した電圧を各領域に与えることにより起こる。
【００２７】
【表１】
2005039067.tif 000003
【００２８】
この際、制御用不純物拡散領域６は、フローティングゲート５の電位をコントロールする役割を担っている。具体的には、ホットキャリアの発生はフローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が−１Ｖ程度の時に最も多くなるため、そのような電位になるように制御用不純物拡散領域６に電圧が与えられてフローティングゲート５の電位がコントロールされる。
【００２９】
また、メモリセルの消去は、フローティングゲート５に蓄積された電子を一方のｐ型不純物拡散領域３、他方のｐ型不純物拡散領域３およびｎ型ウェル領域２ａのそれぞれに高電位を与えてＦＮ（Fowler-Nordheim）トンネリングによって引き抜くことで行なわれる。ＦＮトンネリングを起こすために、一方のｐ型不純物拡散領域３、他方のｐ型不純物拡散領域３およびｎ型ウェル領域２ａのそれぞれに表２に示すような正の電位が与えられる。
【００３０】
【表２】
2005039067.tif 000004
【００３１】
この際、制御用不純物拡散領域６にも表２に示すような負の電圧を与えて、フローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が下げられている。効率よく消去を行うためには、フローティングゲート５と一方のｐ型不純物拡散領域３、他方のｐ型不純物拡散領域３およびｎ型ウェル領域２ａのそれぞれとの間の接合容量比をできるだけ小さくして電位差を大きくすることが望ましい。
【００３２】
本実施の形態のよれば、制御用不純物拡散領域６によりフローティングゲート５の電位をコントロールすることができるため、半導体基板１とフローティングゲート５との間に大きな電位差を与えることが可能となる。これにより、フローティングゲート５内の電子をＦＮトンネリングで引き抜くことが可能となるため、データの電気的な消去が可能となる。
【００３３】
また、フローティングゲートトランジスタ１０がｐチャネルＭＯＳトランジスタよりなっている。このため、書き込み動作時においてはドレインに負側の電圧を印加することにより、ソースから供給された正孔が半導体基板１表面のチャネル内をドレインに向って高速で走り、ドレイン近傍で原子と衝突して電子−正孔対を生じさせる。そして、その電子−正孔対の電子が、フローティングゲート５に注入されて、データの書き込まれた状態となる。
【００３４】
この場合、ドレインに印加される電圧は負側の電圧であるため、電子はドレイン側に注入され難く、フローティングゲート５側に注入され易くなる。このため、半導体基板１とフローティングゲート５との間にそれほど大きな電位差を与えなくとも、電子をフローティングゲート５に注入することができ、低電圧でのデータの書き込みが可能となる。
【００３５】
（実施の形態２）
図４は、本発明の実施の形態２における半導体記憶装置の構成を概略的に示す平面図である。図５は、図４のＶ−Ｖ線に沿う概略断面図である。
【００３６】
図４および図５を参照して、本実施の形態のメモリセルの構成は、実施の形態１の構成と比較して、素子分離用のｐ型不純物拡散領域８を有している点において異なる。
【００３７】
この素子分離用のｐ型不純物拡散領域８は、フローティングゲートトランジスタ領域とフローティングゲートコントロール領域との間の半導体基板１の主表面に形成されたフィールド絶縁層７の直下の半導体基板１に形成されている。この素子分離用のｐ型不純物拡散領域８は、半導体基板１よりも高いキャリア濃度を有している。
【００３８】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００３９】
本実施の形態によれば、以下の効果が得られる。
【００４０】
書き込みおよび消去時には表１および表２に示すような電圧がｎ型ウェル領域２ａ、２ｂに印加されるが、この際、ｐ型半導体基板１とｎ型ウェル領域２ａ、２ｂのそれぞれとのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【００４１】
本実施の形態によれば、素子分離用のｐ型不純物拡散領域８は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａとｎ型ウェル領域２ｂとの間隔を小さくすることができ、結果として実施の形態１よりもメモリセルサイズを小さくすることができる。
【００４２】
（実施の形態３）
図６は、本発明の実施の形態３における半導体記憶装置の構成を概略的に示す平面図である。図７（ａ）および図７（ｂ）は、図６のＶＩＩＡ−ＶＩＩＡ線に沿う概略断面図および図６のＶＩＩＢ−ＶＩＩＢ線に沿う概略断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。
【００４３】
図６〜図８を参照して、本実施の形態のメモリセルの構成は、実施の形態１の構成と比較して、フローティングゲートコントロール領域内の制御用不純物拡散領域の構成において異なる。
【００４４】
本実施の形態における制御用不純物拡散領域は、１対のｎ型のソース／ドレイン用不純物拡散領域１１、１１により構成されている。１対のソース／ドレイン用不純物拡散領域１１、１１は、フローティングゲート５の下側に位置する半導体基板１の領域を挟むようにｐ型の半導体基板１の主表面に形成されている。この１対のソース／ドレイン用不純物拡散領域１１、１１と、絶縁層４ｂと、フローティングゲート５とにより、ｎチャネルＭＯＳトランジスタよりなるコントロールトランジスタ２０が構成されている。
【００４５】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００４６】
次に、本実施の形態におけるメモリセルの書き込みおよび消去の動作について説明する。
【００４７】
図７（ａ）および図７（ｂ）を参照して、メモリセルへの書き込みは、フローティングゲートトランジスタ１０でのインパクトイオン化により発生するホットキャリアをフローティングゲート５に注入することにより行なわれる。ホットキャリアの発生は、表３に示した電圧を各領域に与えることにより起こる。
【００４８】
【表３】
2005039067.tif 000005
【００４９】
この際、コントロールトランジスタ２０の１対のソース／ドレイン用不純物拡散領域１１、１１は、フローティングゲート５の電位をコントロールする役割を担っている。具体的には、ホットキャリアの発生はフローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が−１Ｖ程度の時に最も多くなるため、そのような電位になるように１対のソース／ドレイン用不純物拡散領域１１、１１に電圧が与えられてフローティングゲート５の電位がコントロールされる。
【００５０】
また、メモリセルの消去は、フローティングゲート５に蓄積された電子を一方のｐ型不純物拡散領域３（もしくは他方のｐ型不純物拡散領域３）に高電位を与えてＦＮ（Fowler-Nordheim）トンネリングによって引き抜くことで行なわれる。ＦＮトンネリングを起こすために、一方のｐ型不純物拡散領域３（もしくは他方のｐ型不純物拡散領域３）には表４に示すような正の電位が与えられる。
【００５１】
【表４】
2005039067.tif 000006
【００５２】
この際、１対のｐ型不純物拡散領域３、３にも表４に示すような負の電圧を与えて、フローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が下げられている。効率よく消去を行うためには、フローティングゲート５と一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）との間の接合容量比をできるだけ小さくして電位差を大きくすることが望ましい。
【００５３】
本実施の形態のよれば、１対のソース／ドレイン用不純物拡散領域１１、１１によりフローティングゲート５の電位をコントロールすることができるため、半導体基板１とフローティングゲート５との間に大きな電位差を与えることが可能となる。これにより、フローティングゲート５内の電子をＦＮトンネリングで引き抜くことが可能となるため、データの電気的な消去が可能となる。
【００５４】
また、フローティングゲートトランジスタ１０がｐチャネルＭＯＳトランジスタよりなっているため、実施の形態１と同様、ｎチャネルＭＯＳトランジスタを用いる場合よりも低電圧で書き込みを行うことが可能となる。
【００５５】
（実施の形態４）
図９は、本発明の実施の形態４における半導体記憶装置の構成を概略的に示す平面図である。図１０（ａ）および図１０（ｂ）は、図９のＸＡ−ＸＡ線に沿う概略断面図および図９のＸＢ−ＸＢ線に沿う概略断面図である。図１１は、図９のＸＩ−ＸＩ線に沿う概略断面図である。
【００５６】
図９〜図１１を参照して、本実施の形態のメモリセルの構成は、実施の形態３の構成と比較して、フローティングゲートコントロール領域内にｐ型ウェル領域１２が追加されている点において異なる。
【００５７】
ｐ型ウェル領域１２は半導体基板１の主表面に形成されている。ｐ型ウェル領域１２内に、１対のソース／ドレイン用不純物拡散領域１１、１１が形成されている。ｐ型ウェル領域１２は、半導体基板１よりも高いキャリア濃度を有している。
【００５８】
なお、上記以外の構成については実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態によれば、以下の効果が得られる。
【００６０】
書き込みおよび消去時には表３および表４に示すような電圧がｎ型ウェル領域２ａと一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）に印加されるが、この際、ｎ型ウェル領域２ａとｐ型半導体基板１とのｐｎ接合部および一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）とｐ型領域とのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【００６１】
本実施の形態によれば、ｐ型ウェル領域１２は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａと一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）との間隔を小さくすることができ、結果として実施の形態３よりもメモリセルサイズを小さくすることができる。
【００６２】
（実施の形態５）
図１２は、本発明の実施の形態５における半導体記憶装置の構成を概略的に示す平面図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う概略断面図である。
【００６３】
図１２および図１３を参照して、本実施の形態のメモリセルの構成は、実施の形態４の構成と比較して、素子分離用のｐ型不純物拡散領域８を有している点において異なる。
【００６４】
この素子分離用のｐ型不純物拡散領域８は、フローティングゲートトランジスタ領域とフローティングゲートコントロール領域との間の半導体基板１の主表面に形成されたフィールド絶縁層７の直下の半導体基板１に形成されている。この素子分離用のｐ型不純物拡散領域８は、半導体基板１よりも高いキャリア濃度を有している。
【００６５】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６６】
本実施の形態によれば、以下の効果が得られる。
【００６７】
書き込みおよび消去時には表３および表４に示すような電圧がｎ型ウェル領域２ａと一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）とに印加されるが、この際、ｎ型ウェル領域２ａとｐ型半導体基板１とのｐｎ接合部および一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）とｐ型領域とのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【００６８】
本実施の形態によれば、素子分離用のｐ型不純物拡散領域８は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａと一方のソース／ドレイン用不純物拡散領域１１（もしくは他方のソース／ドレイン用不純物拡散領域１１）との間隔を小さくすることができ、結果として実施の形態４よりもメモリセルサイズを小さくすることができる。
【００６９】
（実施の形態６）
図１４は、本発明の実施の形態６における半導体記憶装置の構成を概略的に示す平面図である。図１５（ａ）および図１５（ｂ）は、図１４のＸＶＡ−ＸＶＡ線に沿う概略断面図および図１４のＸＶＢ−ＸＶＢ線に沿う概略断面図である。
【００７０】
図１４および図１５を参照して、本実施の形態のメモリセルの構成は、実施の形態１の構成と比較して、フローティングゲートコントロール領域内の制御用不純物拡散領域などの構成において異なる。
【００７１】
本実施の形態における制御用不純物拡散領域は、１対のｐ型のソース／ドレイン用不純物拡散領域２２、２２により構成されている。また、ｐ型の半導体基板１の主表面にはｎ型ウェル領域２１が形成されている。１対のソース／ドレイン用不純物拡散領域２２、２２は、フローティングゲート５の下側に位置する半導体基板１の領域を挟むようにｎ型ウェル領域２１内でｐ型の半導体基板１の主表面に形成されている。この１対のソース／ドレイン用不純物拡散領域２２、２２と、絶縁層４ｂと、フローティングゲート５とにより、ｐチャネルＭＯＳトランジスタよりなるコントロールトランジスタ３０が構成されている。
【００７２】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００７３】
次に、本実施の形態におけるメモリセルの書き込みおよび消去の動作について説明する。
【００７４】
図１５（ａ）および図１５（ｂ）を参照して、メモリセルへの書き込みは、フローティングゲートトランジスタ１０でのインパクトイオン化により発生するホットキャリアをフローティングゲート５に注入することにより行なわれる。ホットキャリアの発生は、表５に示した電圧を各領域に与えることにより起こる。
【００７５】
【表５】
2005039067.tif 000007
【００７６】
この際、コントロールトランジスタ３０の１対のソース／ドレイン用不純物拡散領域２２、２２は、フローティングゲート５の電位をコントロールする役割を担っている。具体的には、ホットキャリアの発生はフローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が−１Ｖ程度の時に最も多くなるため、そのような電位になるように１対のソース／ドレイン用不純物拡散領域２２、２２およびｎ型ウェル領域２１に電圧が与えられてフローティングゲート５の電位がコントロールされる。
【００７７】
また、メモリセルの消去は、フローティングゲート５に蓄積された電子を一方のソース／ドレイン用不純物拡散領域２２、他方のソース／ドレイン用不純物拡散領域２２およびｎ型ウェル領域２１に高電位を与えてＦＮトンネリングによって引き抜くことで行なわれる。ＦＮトンネリングを起こすために、一方のソース／ドレイン用不純物拡散領域２２（もしくは他方のソース／ドレイン用不純物拡散領域２２）およびｎ型ウェル領域２１には表６に示すような正の電位が与えられる。
【００７８】
【表６】
2005039067.tif 000008
【００７９】
この際、１対のｐ型不純物拡散領域３、３にも表６に示すような負の電圧を与えて、フローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が下げられている。効率よく消去を行うためには、フローティングゲート５と一方のソース／ドレイン用不純物拡散領域２２、他方のソース／ドレイン用不純物拡散領域２２およびｎ型ウェル領域２１との間の接合容量比をできるだけ小さくして電位差を大きくすることが望ましい。
【００８０】
本実施の形態によれば、１対のソース／ドレイン用不純物拡散領域２２、２２によりフローティングゲート５の電位をコントロールすることができるため、半導体基板１とフローティングゲート５との間に大きな電位差を与えることが可能となる。これにより、フローティングゲート５内の電子をＦＮトンネリングで引き抜くことが可能となるため、データの電気的な消去が可能となる。
【００８１】
また、フローティングゲートトランジスタ１０がｐチャネルＭＯＳトランジスタよりなっているため、実施の形態１と同様、ｎチャネルＭＯＳトランジスタを用いる場合よりも低電圧で書き込みを行うことが可能となる。
【００８２】
（実施の形態７）
図１６は、本発明の実施の形態７における半導体記憶装置の構成を概略的に示す平面図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う概略断面図である。
【００８３】
図１６および図１７を参照して、本実施の形態のメモリセルの構成は、実施の形態６の構成と比較して、素子分離用のｐ型不純物拡散領域８を有している点において異なる。
【００８４】
この素子分離用のｐ型不純物拡散領域８は、フローティングゲートトランジスタ領域とフローティングゲートコントロール領域との間の半導体基板１の主表面に形成されたフィールド絶縁層７の直下の半導体基板１に形成されている。この素子分離用のｐ型不純物拡散領域８は、半導体基板１よりも高いキャリア濃度を有している。
【００８５】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００８６】
本実施の形態によれば、以下の効果が得られる。
【００８７】
書き込みおよび消去時には表５および表６に示すような電圧がｎ型ウェル領域２１に印加されるが、この際、ｐ型半導体基板１とｎ型ウェル領域２１とのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【００８８】
本実施の形態によれば、素子分離用のｐ型不純物拡散領域８は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａとｎ型ウェル領域２１との間隔を小さくすることができ、結果として実施の形態６よりもメモリセルサイズを小さくすることができる。
【００８９】
（実施の形態８）
図１８は、本発明の実施の形態８における半導体記憶装置の構成を概略的に示す平面図である。図１９（ａ）および図１９（ｂ）は、図１８のＸＩＸＡ−ＸＩＸＡ線に沿う概略断面図および図１８のＸＩＸＢ−ＸＩＸＢ線に沿う概略断面図である。図２０は、図１８のＸＸ−ＸＸ線に沿う概略断面図である。
【００９０】
図１８〜図２０を参照して、本実施の形態のメモリセルの構成は、実施の形態１の構成と比較して、フローティングゲートコントロール領域内の制御用不純物拡散領域の構成において異なる。
【００９１】
本実施の形態における制御用不純物拡散領域は、ｎ型の不純物拡散領域３１により構成されている。ｎ型の不純物拡散領域３１は、ｐ型の半導体基板１の主表面に形成されており、フローティングゲート５と絶縁層４ｂを介して対向している。
【００９２】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００９３】
次に、本実施の形態におけるメモリセルの書き込みおよび消去の動作について説明する。
【００９４】
図１９（ａ）および図１９（ｂ）を参照して、メモリセルへの書き込みは、フローティングゲートトランジスタ１０でのインパクトイオン化により発生するホットキャリアをフローティングゲート５に注入することにより行なわれる。ホットキャリアの発生は、表７に示した電圧を各領域に与えることにより起こる。
【００９５】
【表７】
2005039067.tif 000009
【００９６】
この際、制御用不純物拡散領域（ｎ型不純物拡散領域）３１は、フローティングゲート５の電位をコントロールする役割を担っている。具体的には、ホットキャリアの発生はフローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が−１Ｖ程度の時に最も多くなるため、そのような電位になるように制御用不純物拡散領域３１に電圧が与えられてフローティングゲート５の電位がコントロールされる。
【００９７】
また、メモリセルの消去は、フローティングゲート５に蓄積された電子を制御用不純物拡散領域３１に高電位を与えてＦＮトンネリングによって引き抜くことで行なわれる。ＦＮトンネリングを起こすために、制御用不純物拡散領域３１に表８に示すような正の電位が与えられる。
【００９８】
【表８】
2005039067.tif 000010
【００９９】
この際、１対のｐ型不純物拡散領域３、３にも表６に示すような負の電圧を与えて、フローティングゲート５の（一方のｐ型不純物拡散領域３から見た）電位が下げられている。効率よく消去を行うためには、フローティングゲート５と一方のｐ型不純物拡散領域３、他方のｐ型不純物拡散領域３およびｎ型ウェル領域２ａのそれぞれとの間の接合容量比をできるだけ小さくして電位差を大きくすることが望ましい。
【０１００】
本実施の形態のよれば、制御用不純物拡散領域３１によりフローティングゲート５の電位をコントロールすることができるため、半導体基板１とフローティングゲート５との間に大きな電位差を与えることが可能となる。これにより、フローティングゲート５内の電子をＦＮトンネリングで引き抜くことが可能となるため、データの電気的な消去が可能となる。
【０１０１】
また、フローティングゲートトランジスタ１０がｐチャネルＭＯＳトランジスタよりなっているため、実施の形態１と同様、ｎチャネルＭＯＳトランジスタを用いる場合よりも低電圧で書き込みを行うことが可能となる。
【０１０２】
（実施の形態９）
図２１は、本発明の実施の形態９における半導体記憶装置の構成を概略的に示す平面図である。図２２（ａ）および図２２（ｂ）は、図２１のＸＸＩＩＡ−ＸＸＩＩＡ線に沿う概略断面図および図２１のＸＸＩＩＢ−ＸＸＩＩＢ線に沿う概略断面図である。図２３は、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。
【０１０３】
図２１〜図２３を参照して、本実施の形態のメモリセルの構成は、実施の形態８の構成と比較して、フローティングゲートコントロール領域内にｐ型ウェル領域３２が追加されている点において異なる。
【０１０４】
ｐ型ウェル領域３２は半導体基板１の主表面に形成されている。ｐ型ウェル領域３２内に、制御用不純物拡散領域（ｎ型不純物拡散領域）３１が形成されている。ｐ型ウェル領域１２は、半導体基板１よりも高いキャリア濃度を有している。
【０１０５】
なお、上記以外の構成については実施の形態３の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【０１０６】
本実施の形態によれば、以下の効果が得られる。
【０１０７】
書き込みおよび消去時には表７および表８に示すような電圧がｎ型ウェル領域２ａと制御用不純物拡散領域（ｎ型不純物拡散領域）３１に印加されるが、この際、ｎ型ウェル領域２ａとｐ型半導体基板１とのｐｎ接合部および制御用不純物拡散領域（ｎ型不純物拡散領域）３１とｐ型領域とのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【０１０８】
本実施の形態によれば、ｐ型ウェル領域３２は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａと制御用不純物拡散領域（ｎ型不純物拡散領域）３１との間隔を小さくすることができ、結果として実施の形態８よりもメモリセルサイズを小さくすることができる。
【０１０９】
（実施の形態１０）
図２４は、本発明の実施の形態１０における半導体記憶装置の構成を概略的に示す平面図である。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。
【０１１０】
図２４および図２５を参照して、本実施の形態のメモリセルの構成は、実施の形態９の構成と比較して、素子分離用のｐ型不純物拡散領域８を有している点において異なる。
【０１１１】
この素子分離用のｐ型不純物拡散領域８は、フローティングゲートトランジスタ領域とフローティングゲートコントロール領域との間の半導体基板１の主表面に形成されたフィールド絶縁層７の直下の半導体基板１に形成されている。この素子分離用のｐ型不純物拡散領域８は、半導体基板１よりも高いキャリア濃度を有している。
【０１１２】
なお、上記以外の構成については実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【０１１３】
本実施の形態によれば、以下の効果が得られる。
【０１１４】
書き込みおよび消去時には表７および表８に示すような電圧がｎ型ウェル領域２ａに印加されるが、この際、ｐ型半導体基板１とｎ型ウェル領域２ａとのｐｎ接合部には空乏層が生じている。この空乏層の延びが大きくなるにつれて、パンチスルーに伴うリーク電流が増加する。
【０１１５】
本実施の形態によれば、素子分離用のｐ型不純物拡散領域８は半導体基板１よりも高いキャリア濃度を有しているため、この空乏層の延びを抑えることができる。これにより、ｎ型ウェル領域２ａとｎ型ウェル領域３１との間隔を小さくすることができ、結果として実施の形態９よりもメモリセルサイズを小さくすることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１における半導体記憶装置の構成を概略的に示す平面図である。
【図２】図１のＩＩＡ−ＩＩＡ線に沿う概略断面図（ａ）および図１のＩＩＢ−ＩＩＢ線に沿う概略断面図（ｂ）である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本発明の実施の形態２における半導体記憶装置の構成を概略的に示す平面図である。
【図５】図４のＶ−Ｖ線に沿う概略断面図である。
【図６】本発明の実施の形態３における半導体記憶装置の構成を概略的に示す平面図である。
【図７】図６のＶＩＩＡ−ＶＩＩＡ線に沿う概略断面図（ａ）および図６のＶＩＩＢ−ＶＩＩＢ線に沿う概略断面図（ｂ）である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。
【図９】本発明の実施の形態４における半導体記憶装置の構成を概略的に示す平面図である。
【図１０】図９のＸＡ−ＸＡ線に沿う概略断面図（ａ）および図９のＸＢ−ＸＢ線に沿う概略断面図（ｂ）である。
【図１１】図９のＸＩ−ＸＩ線に沿う概略断面図である。
【図１２】本発明の実施の形態５における半導体記憶装置の構成を概略的に示す平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う概略断面図である。
【図１４】本発明の実施の形態６における半導体記憶装置の構成を概略的に示す平面図である。
【図１５】図１４のＸＶＡ−ＸＶＡ線に沿う概略断面図（ａ）および図１４のＸＶＢ−ＸＶＢ線に沿う概略断面図（ｂ）である。
【図１６】本発明の実施の形態７における半導体記憶装置の構成を概略的に示す平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う概略断面図である。
【図１８】本発明の実施の形態８における半導体記憶装置の構成を概略的に示す平面図である。
【図１９】図１８のＸＩＸＡ−ＸＩＸＡ線に沿う概略断面図（ａ）および図１８のＸＩＸＢ−ＸＩＸＢ線に沿う概略断面図（ｂ）である。
【図２０】図１８のＸＸ−ＸＸ線に沿う概略断面図である。
【図２１】本発明の実施の形態９における半導体記憶装置の構成を概略的に示す平面図である。
【図２２】図２１のＸＸＩＩＡ−ＸＸＩＩＡ線に沿う概略断面図（ａ）および図２１のＸＸＩＩＢ−ＸＸＩＩＢ線に沿う概略断面図（ｂ）である。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。
【図２４】本発明の実施の形態１０における半導体記憶装置の構成を概略的に示す平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。
【符号の説明】
【０１１７】
１  ｐ型半導体基板、２ａ，２ｂ  ｎ型ウェル領域、３  ｐ型不純物拡散領域（ソース／ドレイン）、４ａ  トンネル絶縁層、４ｂ  絶縁層、５  フローティングゲート、６  ｐ型制御用不純物拡散領域、７  フィールド絶縁層、８      ｐ型不純物拡散領域、１０  フローティングゲートトランジスタ、１１  ｎ型ソース／ドレイン用不純物拡散領域、１２  ｐ型ウェル領域、２０  ｎチャネルコントロールトランジスタ、２１  ｎ型ウェル領域、２２  ｐ型ソース／ドレイン用不純物拡散領域、３０  ｐチャネルコントロールトランジスタ、３１  ｎ型ウェル領域、３１  ｎ型制御用不純物拡散領域、３２  ｐ型ウェル領域。
【図１】
2005039067.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
2005039067.tif 000015
【図６】
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【図７】
2005039067.tif 000017
【図８】
2005039067.tif 000018
【図９】
2005039067.tif 000019
【図１０】
2005039067.tif 000020
【図１１】
2005039067.tif 000021
【図１２】
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【図１３】
2005039067.tif 000023
【図１４】
2005039067.tif 000024
【図１５】
2005039067.tif 000025
【図１６】
2005039067.tif 000026
【図１７】
2005039067.tif 000027
【図１８】
2005039067.tif 000028
【図１９】
2005039067.tif 000029
【図２０】
2005039067.tif 000030
【図２１】
2005039067.tif 000031
【図２２】
2005039067.tif 000032
【図２３】
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【図２４】
2005039067.tif 000034
【図２５】
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