(57)【要約】【課題】同調用インダクタンスに巻線タイプを用いると、高価であった。【解決手段】集積回路１で形成され、集積回路１が基板５３に装着された差動増幅回路２と、差動増幅回路２に接続され、基板５３に装着された同調回路３とからなる高周波発振装置において、同調回路３は同調回路用端子１２と同調回路用端子１５の間に接続されたコンデンサ１６，１７が直列に接続された直列接続体と、同調回路用端子１２とグランド間に接続されたチップインダクタ２５と、同調回路用端子１５とグランド間に接続されたチップインダクタ２６を備え、チップインダクタ２５，２６は基板５３と平行に設けられた導体パターンにより形成されたインダクタ部５７，６０を有し、インダクタ部５７，６０の基板５３から遠い端をそれぞれ同調回路用端子１２，１５に接続し、基板に近い端をグランドに接続したもので、これにより、低コストとした高周波発振装置を実現できる。【選択図】図１
2005228857.tif 000002
【特許請求の範囲】
【請求項１】
集積回路で形成されるとともにこの集積回路が基板に装着された差動増幅回路と、この差動増幅回路に接続されるとともに基板に装着された同調回路とからなる高周波発振装置において、前記差動増幅回路は、第１および第２のトランジスタからなる差動増幅器と、前記第１のトランジスタのベースと第２のトランジスタのコレクタからそれぞれの結合用コンデンサを介して接続された第１の同調回路用端子と、前記第１のトランジスタのコレクタと第２のトランジスタのベースからそれぞれの結合用コンデンサを介して接続された第２の同調回路用端子からなり、前記同調回路は、前記第１の同調回路用端子と前記第２の同調回路用端子の間に接続された第１と第２のコンデンサが直列に接続された直列接続体と、前記第１の同調回路用端子とグランド間に接続された積層タイプの第１のチップインダクタと、前記第２の同調回路用端子とグランド間に接続された積層タイプの第２のチップインダクタを備え、前記第１のチップインダクタは、前記基板と平行に設けられるとともに導体パターンで形成された第１のインダクタ部と、この第１のインダクタ部の前記基板から遠い端が接続される第１の電極と、前記第１のインダクタ部の前記基板に近い端が接続される第２の電極からなり、前記第２のチップインダクタは、前記基板と平行に設けられるとともに導体パターンで形成された第２のインダクタ部と、この第２のインダクタ部の前記基板から遠い端が接続される第３の電極と、前記第２のチップインダクタの前記基板に近い端が接続される第４の電極からなり、前記第１、第２のインダクタ部は、同一巻線方向にするとともに、前記第１、第３の電極がそれぞれ前記第１、第２の同調回路用端子に接続されるとともに、前記第２、第４の電極がそれぞれグランドに接続された高周波発振装置。
【請求項２】
第２、第４の電極同士を近接させるとともに対向させた請求項１に記載の高周波発振装置。
【請求項３】
第１、第２のインダクタ部は、互いに異なる巻線方向を有するとともに、第２、第４の電極同士を近接させるとともに対向させた請求項１に記載の高周波発振装置。
【請求項４】
基板に多層基板を用い、この多層基板の上面に設けられた第１の導体パターンに第１、第２のチップインダクタを装着するとともに、前記第１の導体パターンの下層に設けられた第２の導体パターンあるいは前記第２の導体パターンのさらに下層に設けられた第３の導体パターンには、少なくとも前記第１、第２のチップインダクタに対向させてグランド面が形成された請求項１に記載の高周波発振装置。
【請求項５】
第１、第２のチップインダクタの上面に第１の間隔を空けてシールドケースを設け、前記第１の間隔は、前記第１、第２のチップインダクタと第２の基板層との間に形成される第２の間隔よりも大きくした請求項４に記載の高周波発振装置。
【請求項６】
第２の基板層の更に下層に設けられた第３の基板層には、少なくとも第１、第２のチップインダクタの装着された位置に対応して第１、第２のコンデンサの容量を可変するＰＬＬ制御データの引き回しパターンが設けられた請求項４に記載の高周波発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話の送受信等に用いられる小型サイズの高周波発振装置に関するものである。
【背景技術】
【０００２】
従来の小型サイズの高周波発振装置について図８を用いて説明する。この高周波発振装置は、基板に装着された集積回路１で構成された差動増幅回路２と、同調回路３からなっていた。差動増幅回路２は、トランジスタ４，５よりなる差動増幅器と、トランジスタ４，５のエミッタが接続された定電流源６と、トランジスタ４，５のコレクタがそれぞれの抵抗７，８を介して接続される電源端子９と、トランジスタ４のベースがコンデンサ１０を介して接続されるとともに、トランジスタ５のコレクタがコンデンサ１１を介して接続された同調回路用端子１２と、トランジスタ４のコレクタがコンデンサ１３を介して接続されるとともに、トランジスタ５のベースがコンデンサ１４を介して接続された同調回路用端子１５とから構成されていた。
【０００３】
また、同調用回路部３は、同調回路用端子１２と１５の間にカソード同士が接続された容量可変のコンデンサ１６，１７の直列接続体と、同調回路用端子１２とグランド間に接続された巻線タイプのチップインダクタ１８と、同調回路用端子１５とグランド間に接続された巻線タイプのチップインダクタ１９と、容量可変のコンデンサ１６，１７の接続点と集積回路１に設けられたループフィルタ出力端子２０の間に接続された抵抗２１とから構成されていた。
【０００４】
以上の構成により、この高周波発振装置は、容量可変のコンデンサ１６，１７と巻線タイプのチップインダクタ１８，１９とからなる同調回路３によって発振周波数が決定されることになる。また、ループフィルタ出力端子２０から出力される制御電圧は、抵抗２１を介してコンデンサ１６，１７に供給されることにより、コンデンサ１６，１７の容量が可変されて発振周波数が制御されることになる。
【０００５】
図９は、同調回路３のチップインダクタ１８，１９に巻線タイプを用いた配置図である。図９において、基板３０には、巻線タイプであるチップインダクタ１８と１９が装着されている。このチップインダクタ１８は、電極３３，３４を有するアルミナのボビン３５に線材３６を巻き付けて樹脂封止したものである。同様に、チップインダクタ１９も、電極３７，３８を有するアルミナのボビン３９に線材４０を巻き付けて樹脂封止したものである。
【０００６】
例えば、高周波発振装置の発振周波数が２００ＭＨｚとし、同調回路３のチップインダクタ１８および１９にインダクタンス値３９ｎＨの積層タイプを用いた場合を説明する。
【０００７】
チップインダクタ単品では、２００ＭＨｚの周波数においてＱが３０と高い値を有している。また、自己共振周波数は、３ＧＨｚ以上である。このため、同調回路３の損失を少なくできるので、高周波発振装置は、例えば２００ＭＨｚにおいて安定した発振が可能となる。
【０００８】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平６−２９１５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、このような従来の小型サイズの高周波発振装置の同調回路に用いるチップインダクタには、高いＱを有した巻線タイプの小型チップインダクタが用いられていた。しかしながら、この巻線タイプの小型チップインダクタは、アルミナのボビンに線材を巻き付けて樹脂封止したものであり、材料面、組立て面においてコストの高いものであった。
【００１０】
これに対して、積層タイプの小型チップインダクタは、パターン形成した低誘電率材料を積層したものであり、材料面、組立て面において低コストとできる。また、積層タイプの小型チップインダクタは、パターン形成した誘電率材料を積層するので、さらに小型が可能とされている。
【００１１】
ところが、この積層タイプの小型チップインダクタは、小型であればあるほど、インダクタを構成するパターンの線幅が細くなって抵抗分が増加する。その結果、積層タイプの小型チップインダクタのＱは、巻線タイプのチップインダクタに対して約半分のＱとなる。さらに、基板装着時においては、チップインダクタの電極間に並列に入る浮遊容量が生じて、自己共振周波数が下がることにより、発振周波数におけるＱがさらに下がってしまった。その結果、高周波発振装置として、発振が低下し、或いは発振動作が不安定になった。
【００１２】
そこで本発明は、この問題を解決したもので、チップインダクタのＱを低下することなく低コストの高周波発振装置を提供することを目的としたものである。
【課題を解決するための手段】
【００１３】
この目的を達成するために、本発明の高周波発振装置に用いる積層タイプのチップインダクタは、装着される基板に対して平行に設けられた導体パターンにより形成されたインダクタ部を有し、このインダクタ部の前記基板から遠い端を同調回路用端子に接続するとともに、前記基板に近い端をグランドに接続したものである。
【００１４】
これにより、チップインダクタのＱを下げることなく、低コストとした高周波発振装置を実現することができる。
【００１５】
本発明の請求項１に記載の発明は、集積回路で形成されるとともにこの集積回路が基板に装着された差動増幅回路と、この差動増幅回路に接続されるとともに基板に装着された同調回路とからなる高周波発振装置において、前記差動増幅回路は、第１および第２のトランジスタからなる差動増幅器と、前記第１のトランジスタのベースと第２のトランジスタのコレクタからそれぞれの結合用コンデンサを介して接続された第１の同調回路用端子と、前記第１のトランジスタのコレクタと第２のトランジスタのベースからそれぞれの結合用コンデンサを介して接続された第２の同調回路用端子からなり、前記同調回路は、前記第１の同調回路用端子と前記第２の同調回路用端子の間に接続された第１と第２のコンデンサが直列に接続された直列接続体と、前記第１の同調回路用端子とグランド間に接続された積層タイプの第１のチップインダクタと、前記第２の同調回路用端子とグランド間に接続された積層タイプの第２のチップインダクタを備え、前記第１のチップインダクタは、前記基板と平行に設けられるとともに導体パターンで形成された第１のインダクタ部と、この第１のインダクタ部の前記基板から遠い端が接続される第１の電極と、前記第１のインダクタ部の前記基板に近い端が接続される第２の電極からなり、前記第２のチップインダクタは、前記基板と平行に設けられるとともに導体パターンで形成された第２のインダクタ部と、この第２のインダクタ部の前記基板から遠い端が接続される第３の電極と、前記第２のチップインダクタの前記基板に近い端が接続される第４の電極からなり、前記第１、第２のインダクタ部は、同一巻線方向にするとともに、前記第１、第３の電極がそれぞれ前記第１、第２の同調回路用端子に接続されるとともに、前記第２、第４の電極がそれぞれグランドに接続された高周波発振装置である。
【００１６】
これにより、第１、第２のチップインダクタの基板から遠いそれぞれのインダクタ部は、グランドとの間に距離を有することができ、浮遊容量を少なくできる。
【００１７】
即ち、積層タイプの小型チップインダクタにもかかわらずＱの低下が少なく、発振回路の動作が保証できるものである。従って、低コストとした高周波発振装置を提供することができる。
【００１８】
請求項２に記載の発明は、第２、第４の電極同士を近接させるとともに対向させた請求項１に記載の高周波発振装置である。
【００１９】
これにより、第１、第２のチップインダクタの基板に近いそれぞれのインダクタンス部は、ともにグランドに接続されているので、第１、第２のチップインダクタは、互いに近接しても第２、第４の電極間に浮遊容量が発生しない。従って、第１、第２のチップインダクタを互いにさらに近接して配置できるので、小型サイズの高周波発振装置を実現できる。
【００２０】
請求項３に記載の発明は、第１、第２のインダクタ部は、互いに異なる巻線方向を有するとともに、第２、第４の電極同士を近接させるとともに対向させた請求項１に記載の高周波発振装置である。
【００２１】
これにより、第１のチップインダクタを構成する第２の電極および第２のチップインダクタを構成する第４の電極が、グランドに接続されているので、第２、第４の電極同士を互いに近接して対向させて基板上に配置したとしても、第２、第４の電極間には、浮遊容量が発生しない。従って、小型サイズの高周波発振装置を実現できる。
【００２２】
また、第１、第２のチップインダクタは、基板に装着した場合に、互いに面対称に配置できるので、同調回路をバランス型に設計できる。従って、高周波発振装置として歪みの少ない発振信号を出力できる。
【００２３】
請求項４に記載の発明は、基板に多層基板を用い、この多層基板の上面に設けられた第１の導体パターンに第１、第２のチップインダクタを装着するとともに、前記第１の導体パターンの下層に設けられた第２の導体パターンあるいは前記第２の導体パターンのさらに下層に設けられた第３の導体パターンには、少なくとも前記第１、第２のチップインダクタに対向させてグランド面が形成された請求項１に記載の高周波発振装置である。
【００２４】
このように、第１、第２のチップインダクタが装着された第１の導体パターンの下層に設けられた第２の導体パターンあるいは第３の導体パターンをグランドとすることにより、第１、第２のチップインダクタと下層の導体パターンとの間隔を任意に設定できる。これにより、第１、第２のチップインダクタとからの発振成分の不要輻射を抑圧できる。同時に、第１、第２のチップインダクタのそれぞれの電極とグランド間に発生する浮遊容量を少なくできるので、積層タイプの小型チップインダクタが用いられてもＱの低下がなく、高周波発振装置の動作が保証できるものである。
【００２５】
請求項５に記載の発明は、第１、第２のチップインダクタの上面に第１の間隔を空けてシールドケースを設け、前記第１の間隔は、前記第１、第２のチップインダクタと第２の基板層との間に形成される第２の間隔よりも大きくした請求項４に記載の高周波発振装置である。
【００２６】
このように、第１、第２のチップインダクタの上面に第１の間隔を空けてシールドケースを設け、この第１の間隔を第１、第２のチップインダクタと第２の導体パターンあるいは第３の導体パターンとの第２の間隔よりも大きくしているので、第１、第２のチップインダクタの第１の電極とシールドケース間に発生する浮遊容量を最小限とできるので、積層タイプの小型チップインダクタを用いたとしてもＱの低下がなく、安定した発振動作とできる。
【００２７】
請求項６に記載の発明は、第２の基板層の更に下層に設けられた第３の基板層には、少なくとも第１、第２のチップインダクタの装着された位置に対応して第１、第２のコンデンサの容量を可変するＰＬＬ制御データの引き回しパターンが設けられた請求項４に記載の高周波発振装置である。
【００２８】
これにより、第２の導体パターンの下層に設けられた第３の導体パターンには、少なくとも第１、第２のチップインダクタの装着された位置に対応して第１、第２のコンデンサの容量を制御するＰＬＬ制御データのための引き回しパターンが設けられているので、ＰＬＬ制御データの持つ高調波成分が輻射されたとしても、第１、第２のチップインダクタに飛び込むことはない。従って、Ｃ／Ｎ特性の良い小型サイズの高周波発振装置を実現できる。
【発明の効果】
【００２９】
以上のように本発明によれば、本発明の高周波発振装置は、集積回路で形成されるとともにこの集積回路が基板に装着された差動増幅回路と、この差動増幅回路に接続されるとともに基板に装着された同調回路とからなる高周波発振装置において、前記同調回路は、前記第１の同調回路用端子と前記第２の同調回路用端子の間に接続された第１と第２のコンデンサが直列に接続された直列接続体と、前記第１の同調回路用端子とグランド間に接続された積層タイプの第１のチップインダクタと、前記第２の同調回路用端子とグランド間に接続された積層タイプの第２のチップインダクタを備え、前記第１、第２のチップインダクタは、前記基板と平行に設けられた導体パターンにより形成されたインダクタ部を有し、このインダクタ部の前記基板から遠い端をそれぞれ第１、第２の同調回路用端子に接続するとともに、前記基板に近い端をグランドに接続したものである。
【００３０】
これにより、第１、第２のチップインダクタの基板から遠いそれぞれのインダクタ部は、グランドとの間に距離を有することになり、浮遊容量が少なくなる。即ち、積層タイプの小型チップインダクタにもかかわらずＱの低下が少なく、発振回路の動作が保証できるものである。従って、低コストとした高周波発振装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
（実施の形態１）
以下、本発明の実施の形態１について、図面を用いて説明する。図１は、本発明の実施の形態１における高周波発振装置の図である。図１において、この高周波発振装置は、基板に装着された集積回路１で構成された差動増幅回路２と、この差動増幅回路２に接続される同調回路３から構成されていた。差動増幅回路２は、トランジスタ４，５よりなる差動増幅器と、トランジスタ４，５のエミッタとグランドの間に接続された定電流源６と、トランジスタ４，５のコレクタがそれぞれの抵抗７，８を介して接続された電源端子９と、トランジスタ４のベースがコンデンサ１０を介して接続されるとともに、トランジスタ５のコレクタがコンデンサ１１を介して接続された同調回路用端子１２と、トランジスタ４のコレクタがコンデンサ１３を介して接続されるとともに、トランジスタ５のベースがコンデンサ１４を介して接続された同調回路用端子１５とからなっている。
【００３２】
また、同調用回路部３は、同調回路用端子１２と１５の間に接続されるとともに、カソード同士が接続された容量可変のコンデンサ１６，１７の直列接続体と、同調回路用端子１２とグランド間に接続された積層タイプのチップインダクタ２５と、同調回路用端子１５とグランド間に接続された積層タイプのチップインダクタ２６と、容量可変のコンデンサ１６，１７の接続点と集積回路１のループフィルタ出力端子２０の間に接続された抵抗２１とから構成されていた。
【００３３】
以上のように構成された高周波発振装置は、容量可変のコンデンサ１６，１７とチップインダクタ２５，２６とからなる同調回路３によって発振周波数が決定される。また、ループフィルタ出力端子２０から出力される制御電圧は、抵抗２１を介してコンデンサ１６，１７の接続点に供給されることにより、発振周波数が制御されることになる。
【００３４】
図２は、本発明の実施の形態１におけるチップインダクタ２５，２６の等価回路図である。なお、チップインダクタ２５，２６は同じであるため、チップインダクタ２５を代表にして説明する。この図２において、３０，３１は、チップインダクタ２５の電極である。この電極３０，３１に接続されるチップインダクタ２５の等価回路をインダクタ３２、浮遊容量３３、抵抗３４が並列に接続された並列回路として表している。ここで、抵抗３４は、巻線部である導体パターンの抵抗成分によるものである。インダクタ３２は、巻線部である導体パターンによるインダクタンス成分である。浮遊容量３３は、チップインダクタ２５内で生じる浮遊容量と外部のグランドおよび周辺部品間で発生する浮遊容量の合計値を表している。
【００３５】
図３は、チップインダクタ２５の周波数対Ｑの特性図である。この図３において、４１は周波数を表し、４２はＱを表している。例えば、高周波発振装置の発振周波数を２００ＭＨｚとし、同調回路３のチップインダクタ２５と２６にそれぞれインダクタンス値３９ｎＨの積層タイプを用いた場合を説明する。
【００３６】
チップインダクタ２５，２６単品のＱを特性４３で表し、このときの２００ＭＨｚの周波数４６において、Ｑは１５前後である。また、自己共振周波数４５は１．５ＧＨｚを表している。
【００３７】
また、チップインダクタ２５，２６を基板に装着したときのＱを、特性４４で表す。つまり、チップインダクタ２５，２６を基板に装着したときには、内部導体パターンおよび電極３０，３１とグランド間に浮遊容量３３が発生するために自己共振周波数４５が低くなる。この結果、基板装着時のチップインダクタ２５，２６のＱは、発振周波数４６においてさらに小さくなり、高周波発振装置は、発振が不安定となってしまう。このように、チップインダクタ２５，２６に積層タイプを用いる場合には、基板装着時の浮遊容量３３が発生しないように配置することが必要となる。
【００３８】
これに対して、従来例で用いた巻線タイプのチップインダクタ１８，１９単品では、周波数２００ＭＨｚにおいてＱが３０前後であり、自己共振周波数は３ＧＨｚである。つまり、積層タイプの小型チップインダクタ２５，２６単品では、巻線タイプのチップインダクタ１８，１９に対して、Ｑおよび自己共振周波数ともに約１／２と小さくなるので、巻線タイプに比較して積層タイプでは、特に基板装着時の浮遊容量３３が発生しないように配置することが重要となる。
【００３９】
図４は、実施の形態１における積層タイプの小型チップインダクタ２５，２６の基板への装着図である。なお図１で使用した部品について、図４と同じものについては同一の番号を付して説明を簡略化している。また、図１で使用したチップインダクタ２５，２６は、それぞれ図４においてチップインダクタ５１，５２に相当する。
【００４０】
基板５３には、上面に導体パターン５４が配置され、この導体パターン５４に並行して下層に導体パターン５５が、さらにこの導体パターン５５に並行して下面に導体パターン５６が内蔵されており、例えば３層基板として表している。この導体パターン５５，５６は、グランド、信号ライン、電源ラインとしての配線に用いられている。
【００４１】
また、チップインダクタ５１は、導体パターンからなるインダクタ部５７と、このインダクタ部５７が接続される電極５８，５９とからなる。このインダクタ部５７を構成する基板５３から遠いインダクタ部５７ａの端が接続される電極５８を同調回路用端子１２に接続し、インダクタ部５７を構成する基板５３に近接するインダクタ部５７ｂの端が接続される電極５９をグランドに接続する。
【００４２】
同様に、チップインダクタ５２は、導体パターンからなるインダクタ部６０と、このインダクタ部６０が接続される電極６１，６２とからなる。このインダクタ部６０を構成する基板５３から遠いインダクタ部６０ａの端が接続される電極６１を同調回路用端子１５に接続し、インダクタ部６０を構成する基板５３に近接するインダクタ部６０ｂの端が接続される電極６２をグランドに接続する。
【００４３】
なお、このインダクタ部５７および６０のそれぞれの導体パターンは、ともに時計回りとし、その磁束方向は基板５３に対してほぼ垂直としている。
【００４４】
以上の構成により、チップインダクタ５１，５２の基板から遠いそれぞれのインダクタ部５７ａ，６０ａは、グランドあるいは周辺部品との間隔が十分に確保できるので、基板装着時の浮遊容量を小さくできる。従って、積層タイプの小型チップインダクタ５１，５２を用いてもＱの低下がなく、発振回路の動作が保証できるものである。これにより、低コストの高周波発振装置を提供することができる。
【００４５】
なお、このインダクタ部５７および６０の導体パターンは、ともに時計回りの場合を説明したが、ともに反時計回りとしても同様の効果が得られる。
【００４６】
また、実施の形態１で用いた図２、図３は、実施の形態２，３，４においても適用できるものとする。
【００４７】
次に、図４を用いて、チップインダクタ５１，５２と基板５３の導体パターン５５，５６の関係について説明する。小型サイズの高周波発振装置においては、構成する各部品、電源のパターン引き回し、ＰＬＬ制御データのパターン引き回しが互いに近接してしまう。特に、ＰＬＬ制御データは、パルス信号であるので高調波成分が大きいために、例えば同調回路３を形成するチップインダクタ５１，５２に飛び込みやすく、これにより高周波発振装置としてＣ／Ｎの劣化が起こる。
【００４８】
これを改善するために、チップインダクタ５１，５２の基板への装着位置に対応あるいは近接した導体パターン５６には、ＰＬＬ制御データの引き回しパターンを配置し、導体パターン５４と導体パターン５６と間の導体パターン５５をグランド接続とする。これにより、チップインダクタ５１，５２とＰＬＬ制御データの引き回しパターンが、高周波的に分離できるので、高周波発振装置としてのＣ／Ｎが確保できる。
【００４９】
このとき、チップインダクタ５１，５２とＰＬＬ制御データの引き回しパターンとの位置が互いに離れると、高周波発振装置を構成する各部品、電源のパターン引き回しのためにグランドとした導体パターン５５による高周波的な分離が不十分となる。
【００５０】
従って、ＰＬＬ制御データからのパルス信号が、チップインダクタ５１，５２に飛び込みやすくなってしまい、高周波発振装置としてのＣ／Ｎは劣化することになる。
【００５１】
（実施の形態２）
以下、本発明の実施の形態２について、図面を用いて説明する。図５は、実施の形態２における積層タイプの小型チップインダクタの基板への装着図である。なお図５で使用した部品について、図４と同じものについては同一の番号を付して説明を簡略化している。また、図１で使用したチップインダクタ２５，２６は、それぞれ図５においてチップインダクタ７１，７２に相当している。さらに、実施の形態２では、チップインダクタ７１，７２のそれぞれのグランドに接続された電極同士を対向させている点が実施の形態１と異なっている。
【００５２】
図５において、チップインダクタ７１は、導体パターンからなるインダクタ部７３、このインダクタ部７３が接続される電極７４，７５とからなる。このインダクタ部７３を構成する基板５３から遠いインダクタ部７３ａの端が接続される電極７４を同調回路用端子１２に接続し、インダクタ部７３を構成する基板５３に近接するインダクタ部７３ｂの端が接続される電極７５を、グランドに接続する。
【００５３】
同様に、チップインダクタ７２は、導体パターンからなるインダクタ部７６と、このインダクタ部７６が接続される電極７７，７８とからなる。このインダクタ部７６を構成する基板５３から遠いインダクタ部７６ａの端が接続される電極７７を同調回路用端子１５に接続し、インダクタ部７６を構成する基板５３に近接するインダクタ部７６ｂの端が接続される電極７８をグランドに接続する。
【００５４】
なお、このインダクタ部７３および７６の導体パターンは、ともに時計回りとし、その磁束方向は基板５３に対してほぼ垂直としている。
【００５５】
さらに、チップインダクタ７１，７２のグランドに接続されたそれぞれの電極７５と７８は、近接してほぼ対向して配置している。
【００５６】
以上の構成により、チップインダクタ７１，７２の基板から遠いそれぞれのインダクタンス部７３ａ，７６ａは、グランドあるいは周辺部品との間隔が十分に確保できるので、基板５３への装着時の浮遊容量を小さくできる。さらに、チップインダクタ７１，７２のグランドに接続されたそれぞれの電極７５，７８同士を対向することが可能となるので、小型サイズの高周波発振装置を実現できる。
【００５７】
従って、積層タイプの小型チップインダクタ７１，７２を用いてもＱの低下がなく、発振回路の動作が保証できるものである。これにより、小型サイズで低コストの高周波発振装置を提供することができる。
【００５８】
なお、このインダクタ部７３および７６の導体パターンは、ともに時計回りの場合を説明したが、ともに反時計回りとしても同様の効果が得られる。
【００５９】
（実施の形態３）
以下、本発明の実施の形態３について、図面を用いて説明する。図６は、実施の形態３における積層タイプの小型チップインダクタの基板への装着図である。なお図６で使用した部品について、図５と同じものについては同一の番号を付して説明を簡略化している。また、実施の形態２では、チップインダクタ７２のインダクタ部７６の巻線方向が時計回りになっているのに対して、実施の形態３では、チップインダクタ８２のインダクタ部８３の巻線方向が反時計回りになっている点が異なっている。
【００６０】
図６において、チップインダクタ８１は、導体パターンからなるインダクタ部８４と、このインダクタ部８４が接続される電極８５，８６とからなる。このインダクタ部８４の基板５３から遠いインダクタ部８４ａの端が接続される電極８５を同調回路用端子１２に接続し、インダクタ部８４の基板５３に近接するインダクタ部８４ｂの端が接続される電極８６を、グランドに接続する。
【００６１】
同様に、チップインダクタ８２は、導体パターンからなるインダクタ部８３と、このインダクタ部８３が接続される電極８７，８８とからなる。このインダクタ部８３の基板５３から遠いインダクタ部８３ａの端が接続される電極８８を同調回路用端子１５に接続し、インダクタ部８３の基板５３に近接する導体パターン８３ｂの端が接続される電極８７をグランドに接続する。
【００６２】
なお、このインダクタ部８４および８３の導体パターンは、それぞれ時計回り、反時計回りとし、その磁束方向は、基板５３に対してほぼ垂直としている。
【００６３】
さらに、チップインダクタ８１，８２のグランドに接続されたそれぞれの電極８６と８７は、近接してほぼ対向させて配置している。
【００６４】
以上の構成により、チップインダクタ８１，８２の基板５３から遠いそれぞれのインダクタ部８４ａ，８３ａは、グランドあるいは周辺部品との間隔が十分に確保できるので、基板５３への装着時の浮遊容量を小さくできる。さらに、チップインダクタ８１，８２のグランドに接続されたそれぞれの電極８６，８７同士を対向することが可能となるので、小型サイズの高周波発振装置を実現できる。
【００６５】
以上により、積層タイプの小型チップインダクタ８１，８２を用いてもＱの低下がなく、発振回路の動作が保証できるものである。これにより、小型サイズで低コストの高周波発振装置を提供することができる。
【００６６】
なお、このインダクタ部８４および８３は、それぞれ時計回り、反時計回りの場合を説明したが、それぞれ反時計回り、時計回りとしても同様の効果が得られる。
【００６７】
（実施の形態４）
以下、本発明の実施の形態４について、図面を用いて説明する。図７は、実施の形態４におけるチップインダクタの基板装着における断面図である。なお図７で使用した部品について、図４と同じものについては同一の番号を付して説明を簡略化している。また、図４で使用したチップインダクタ５１あるいは５２は、図１においてそれぞれチップインダクタ２５，２６に相当している。
【００６８】
図７において、基板５３の上面には、導体パターン５４ａ，５４ｂ，５４ｃ，５４ｄが設けられている。チップインダクタ５１は、導体パターン５４ａ，５４ｂに、チップインダクタ５２は導体パターン５４ｃ，５４ｄに装着されている。
【００６９】
このチップインダクタ５１を基板５３へ装着した断面図では、導体パターン５４ａ，５４ｂの下層に設けられた導体パターン５５をグランドに接続した場合を示している。また、チップインダクタ５２を基板５３へ装着した断面図では、導体パターン５５の下層に設けれた導体パターン５６をグランドに接続した場合を示している。
【００７０】
このチップインダクタ５１のインダクタ部５７を構成する基板５３から遠いインダクタ部５７ａの端は、電極５８に接続されている。この電極５８は、基板５３の導体パターン５４ａに接続されたのち、同調回路用端子１２に接続されている。また、チップインダクタ５１のインダクタ部５７を構成する基板５３に近いインダクタ部５７ｂの端は、電極５９に接続されている。この電極５９は、基板５３の導体パターン５４ｂに接続されたのち、グランドに接続されている。
【００７１】
ここで、導体パターン５４ａ，５４ｂに並行して下層に設けられた導体パターン５５は、グランドに接続されている。
【００７２】
このように、基板５３の上面の導体パターン５４ａ，５４ｂの下層に設けられた導体パターン５５をグランドに接続することにより、チップインダクタ５１と基板５３の導体パターン５５には間隔９１を設定できる。これにより、チップインダクタ５１から輻射される不要な発振成分を低減できる。同時に、チップインダクタ５１のインダクタ部５７ｂとグランドに接続された導体パターン５５間の浮遊容量を低減することができるので、チップインダクタ５１のＱの低下を防止できる。
【００７３】
また、このチップインダクタ５２のインダクタ部６０を構成する基板５３から遠いインダクタ部６０ａの端は、電極６１に接続されている。この電極６１は、基板５３の導体パターン５４ｃに接続されたのち、同調回路用端子１５に接続されている。さらに、チップインダクタ５２のインダクタ部６０を構成する基板５３に近接するインダクタ部６０ｂの端は、電極６２に接続されている。この電極６２は、基板５３の導体パターン５４ｄに接続されたのち、グランドに接続されている。
【００７４】
また、導体パターン５４ｃ，５４ｄに並行して下層に設けられた導体パターン５５は、浮遊容量をなくすために削除している。さらに、この導体パターン５５のさらに下層に設けられた導体パターン５６はグランドに接続されている。
【００７５】
このように、基板５３の上面の導体パターン５４ｃ，５４ｄの下層に設けられた導体パターン５６をグランドに接続することにより、チップインダクタ５２と基板５３の導体パターン５６には間隔９２を設定できる。これにより、チップインダクタ５２から輻射される不要な発振成分を低減できる。
【００７６】
従って、チップインダクタ５２のインダクタ部６０ｂとグランドに接続された導体パターン５６間の浮遊容量は、チップインダクタ５１のインダクタ部５７ｂと導体パターン５５間の浮遊容量よりも、低減することができる。これにより、チップインダクタ５２のＱの低下をより防止できる。
【００７７】
以上のように、基板に内蔵された導体パターン５５，５６あるいはさらに下層に設けられた導体パターンのいずれを用いるかにより、チップインダクタと基板のグランドに接続された導体パターンとの間隔を選ぶことができる。従って、チップインダクタ５１，５２からの発振成分の不要輻射あるいはチップインダクタ５１，５２とそれぞれの導体パターン５５，５６との浮遊容量に対して、最適な設定が可能となる。
【００７８】
次に、図７を用いて、チップインダクタの上面にシールドカバー９３のある場合について説明する。このシールドカバー９３は、チップインダクタ５１，５２の上面に配置されており、高周波発振装置からの発振成分の不要輻射を抑圧できるものである。
【００７９】
ところが、このシールドカバー９３とチップインダクタ５１あるいは５２との間隔９４が小さくなると、シールドカバー９３とインダクタ部５７ａの間に浮遊容量が発生しやすいため、Ｑの低下が発生する。従って、間隔９４は、間隔９１あるいは間隔９２より大きく設定することが必要である。
【００８０】
これにより、チップインダクタ５１および５２のそれぞれのインダクタ部５７ａ，６０ａとシールドカバー９３の間の浮遊容量を低減することができるので、チップインダクタ５１および５２のＱの低下を防止できる。
【００８１】
以上のように、チップインダクタ５１，５２を形成するそれぞれの導体パターン部の両側が、グランドで覆われることになる。従って、チップインダクタ５１，５２からの発振成分の不要輻射成分が抑圧される。また、例えばＰＬＬ制御データによる高調波成分が、チップインダクタ５１，５２へ飛び込まないので、高周波発振装置としてのＣ／Ｎが良くなる。
【産業上の利用可能性】
【００８２】
本発明にかかる高周波発振装置は、例えＱの低い小型チップインダクタを用いても、基板装着時にＱの劣化がないという効果を有し、特に小型サイズの携帯電話、通信機器に対して利用すると有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態１における高周波発振装置の図
【図２】同、チップインダクタの等価回路図
【図３】同、チップインダクタの周波数対Ｑ特性図
【図４】同、チップインダクタの配置図
【図５】本発明の実施の形態２におけるチップインダクタの配置図
【図６】本発明の実施の形態３におけるチップインダクタの配置図
【図７】本発明の実施の形態４におけるチップインダクタの基板装着における断面図
【図８】従来の高周波発振装置の図
【図９】同、チップインダクタの配置図
【符号の説明】
【００８４】
１  集積回路
２  差動増幅回路
３  同調回路
４  トランジスタ
５  トランジスタ
１０  コンデンサ
１１  コンデンサ
１２  同調回路用端子
１３  コンデンサ
１４  コンデンサ
１５  同調回路用端子
１６  コンデンサ
１７  コンデンサ
２５  チップインダクタ
２６  チップインダクタ
５３  基板
５７  インダクタ部
５８  電極
５９  電極
６０  インダクタ部
６１  電極
６２  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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