(57)【要約】【課題】   IP（Intellectual Property）を使用した設計において、ＰＬＡＴＦＯＲＭ外のマスターモジュールからＰＬＡＴＦＯＲＭ内のスレーブモジュールへの信号線を排除した場合にも、正常に動作することが可能なバス構成回路を提供する。【解決手段】マスターモジュールM１２からアクセスされるスレーブモジュールS２２をＰＬＡＴＦＯＲＭ１外に配置し、マスターモジュールＭ１１からスレーブモジュールＳ２１に対してのアクセス状況に応じてバスモジュール群MSEL４０、SSEL５０及びDEC７０から出力される制御信号ｃｒｄｙ及びcsel  と、制御信号を受けてバスモジュール群MSEL４１及びSSEL５１を介して各マスターモジュール及びスレーブモジュールに制御信号hreadyを出力するスレーブモジュールDEFS３０とを備えている。【選択図】  図１
2005100210.tif 000002
【特許請求の範囲】
【請求項１】
第１のマスターモジュール、前記第１のマスターモジュールから制御される第１のスレーブモジュール及び前記第１のマスターモジュールと前記第１のスレーブモジュールとを接続する第１のバスモジュール群から構成される第１のグループと、
前記第１のグループ外に配置されるとともに、第２のバスモジュール群によって前記第１のバスモジュール群を介して前記第１のグループと接続された第２のマスターモジュール及び第２のスレーブモジュールと、
前記第１のマスターモジュールのアクセス先が前記第１のスレーブモジュールであるかに応じて前記第１のバスモジュール群から出力される第１の制御信号と、
前記第１のスレーブモジュールの被アクセス状況を前記第１のバスモジュール群を通じて前記第１のスレーブモジュールから出力される第２の制御信号と、
前記第１の制御信号及び前記第２の制御信号を受けて前記第１のマスターモジュール、前記第２のマスターモジュール、前記第１のスレーブモジュール及び前記第２のスレーブモジュールに対して前記第２のバスモジュール群、或いは前記第１のバスモジュール群を介して第３の制御信号を出力する第３のスレーブモジュールと、
を有することを特徴とするバス構成回路。
【請求項２】
前記第１のマスターモジュールが前記第１のスレーブモジュールに対してアクセスしている場合に出力される前記第１の制御信号に応じて前記第３のスレーブモジュールは前記第２の制御信号を前記第３の制御信号として出力することを特徴とするに請求項１に記載のバス構成回路。
【請求項３】
前記第３のスレーブモジュールは前記第１のスレーブモジュールと同一のアドレスを含み持つことを特徴とする請求項１に記載のバス構成回路。
【請求項４】
前記第２のマスターモジュールから前記第１のスレーブモジュールの持つアドレスに対してアクセスが行われた場合に、前記第３のスレーブモジュールが代わりに応答を行うことを特徴とする請求項３に記載のバス構成回路。
【請求項５】
前記第３のスレーブモジュールが行う前記応答は前記第２のマスターモジュールに対して、アクセス失敗を表す信号であること特徴とする請求項４に記載のバス構成回路。
【請求項６】
前記第１のグループを複数備えることを特徴とする請求項１及び請求項２に記載のバス構成回路。
【請求項７】
前記第１のバスモジュール群及び前記第２のバスモジュール群が複数階層で構成されていることを特徴とする請求項１及び請求項６に記載のバス構成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数のマスターモジュールと複数のスレーブモジュールと、それらの間を接続するバスモジュールから構成される情報処理システムのバス構成回路に関するものである。
【背景技術】
【０００２】
近年、ＣＰＵ（マイクロプロセッサ）、メモリ及び割り込みコントローラーなどの基本的モジュールを組み込み、動作の信頼性を保証したＰＬＡＴＦＯＲＭを使用して、ＰＬＡＴＦＯＲＭの周辺に必要な機能を持ったＩＰ（Intellectual Property）を配置していくＰＬＡＴＦＯＲＭ設計と言われるものが脚光を浴びている。ＰＬＡＴＦＯＲＭ設計では用途に応じて、ＰＬＡＴＦＯＲＭの周辺に機能ブロックであるＩＰ（Intellectual Property）をバスあるいはバスモジュールを介して配置していくので、一つ一つの設計をする必要はなく、短納期化を実現できるのである。以上のような設計を行うことについては、例えば、特許文献１に記載されている。
【特許文献１】特開２０００−２７６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年、情報処理システムの性能を向上させるために、マルチプロセッサ化又はマルチレイヤバス化等を行う必要が出てきた。よって、マルチプロセッサ化やマルチレイヤバス化に対応したＰＬＡＴＦＯＲＭを新たに考える必要性が出てきた。図３に一般的なバス仕様であるＡＭＢＡ（Advanced Microcontroller Bus Architecture）のＡＨＢ（Advanced High-performance Bus）を用いた従来のシステム構成例を示す。また、図６には、マルチプロセッサ化を行った場合のシステム構成例の概略ブロック図、図７には、マルチレイヤバス化を行った場合のシステム構成例のブロック図を示している。
【０００４】
図６に示すように、マルチプロセッサ化の一つの方法として図３に示すＰＬＡＴＦＯＲＭ２を複数使うことにより実現する方式がある。セレクタ３０１はＰＬＡＴＦＯＲＭ２１０内のマスターモジュールＭ２１１と、ＰＬＡＴＦＯＲＭ２２０内のマスターモジュールＭ２２１、及びマスターモジュールＭ１２のアクセス調停を行い、スレーブモジュールS２１２、S２１３、S２２２、S２２３、Ｓ２３またはＳ２４にアクセスを行う。ＰＬＡＴＦＯＲＭ２１０内のスレーブモジュールＳ２１２またはＳ２１３、ＰＬＡＴＦＯＲＭ２２０内のスレーブモジュールＳ２２２またはＳ２２３、またはスレーブモジュールＳ２３またはＳ２４からのアクセス応答はセレクタ３０２により選択されすべてのマスターモジュールに返される。この場合、ＰＬＡＴＦＯＲＭ２２０とＰＬＡＴＦＯＲＭ２１０は、図３で示されているPLATFORM２とまったく同じモジュールであり、すでに存在する基本モジュールを再利用するため、短期間でのシステム設計が可能となる。
また、マルチレイヤバス化は、マルチレイヤＡＨＢと呼ばれるように複数のマスターモジュールにそれぞれバスレイヤを割当て、各レイヤと各スレーブモジュールとのアクセス調停を個別に行うことにより、複数のマスターモジュール−スレーブモジュール間アクセスを同時に行えるようになるためシステム性能が向上する方式である。
【０００５】
図７に示すのは、図３に示すＰＬＡＴＦＯＲＭ２とマルチレイヤＡＨＢを使用したバス構成例である。ＰＬＡＴＦＯＲＭ２、マスターモジュールＭ１２、及びマスターモジュールＭ１３は、それぞれレイヤ３１７、レイヤ３１８、及びレイヤ３１９のバスレイヤに割り当てられている。セレクタ３１４はそれぞれのレイヤからのアクセス調停を行いＰＬＡＴＦＯＲＭ２内のスレーブモジュールS２１又はS２２にアクセスを行う。セレクタ３１５もそれぞれのレイヤからのアクセス調停を行いスレーブモジュールＳ２３にアクセスを行う。セレクタ３１６もそれぞれのレイヤからのアクセス調停を行いスレーブモジュールＳ２４にアクセスを行う。スレーブモジュールＳ２１、Ｓ２２、Ｓ２３及びＳ２４からのアクセス応答は各セレクタ３１１、３１２、３１３により選択されそれぞれマスターモジュールM１１、M１２、M１３に返される。異なるマスターモジュールから同一スレーブモジュールへの同時アクセスが発生した場合はセレクタ３１４、セレクタ３１５、あるいはセレクタ３１６によりアクセス調停待ちが発生するため各マスターモジュールは順番にしかアクセスできないが、同一スレーブモジュールへの同時アクセスが発生しない限り複数のマスターモジュール−スレーブモジュール間アクセスは同時に行える。
【０００６】
しかしながら、ＰＬＡＴＦＯＲＭ２が図３に示されるような構成の場合、図６で示されるようなマルチプロセッサ化を行うとＰＬＡＴＦＯＲＭ２２０はＰＬＡＴＦＯＲＭ２１０とまったく同じモジュールであるため、システム上の同一アドレス空間にスレーブモジュールＳ２１２とスレーブモジュールS２２２が存在し、同様に同一アドレス空間にスレーブモジュールＳ２１３とスレーブモジュールS２２３が存在することになり、正常にシステムが動作できないという問題があった。
【０００７】
また、ＰＬＡＴＦＯＲＭ２が図３に示されるような構成の場合、図７で示されるようなマルチレイヤバス化を行うと、ＰＬＡＴＦＯＲＭ２の外ではマルチレイヤ化は行われているが、ＰＬＡＴＦＯＲＭ２内ではバス権は一つしか存在しないため、ＰＬＡＴＦＯＲＭ２内のスレーブモジュールＳ２１及びＳ２２に対してＰＬＡＴＦＯＲＭ２外のマスターモジュールＭ１２又はＭ１３からアクセスがあった場合、ＰＬＡＴＦＯＲＭ２内のバス権を得てからでないとアクセスができない。よってマスターモジュールＭ１２又はＭ１３がスレーブモジュールＳ２１及びＳ２２に対してアクセスしている間はＰＬＡＴＦＯＲＭ２内のマスターモジュールＭ１１のアクセス先がたとえスレーブモジュールＳ２１又はＳ２２ではなかったとしてもアクセスが待たされることになる。このためマスターモジュールＭ１１にとっては十分な性能向上が得られないという問題があった。
【０００８】
よって、ＰＬＡＴＦＯＲＭ２外のマスターモジュールからＰＬＡＴＦＯＲＭ２内のスレーブモジュールに対してアクセスする状況が存在することが問題であり、本発明では、ＰＬＡＴＦＯＲＭ２外のマスターモジュールからＰＬＡＴＦＯＲＭ２内のスレーブモジュールへの信号線を排除した場合にも、正常に動作することが可能なバス構成回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のバス構成回路では、上述した課題を解決すべく、第１のマスターモジュール、第１のマスターモジュールから制御される第１のスレーブモジュール、及び第１のマスターモジュールと第１のスレーブモジュールとを接続する第１のバスモジュール群から構成される第１のグループと、第１のグループ外に配置されるとともに、第２のバスモジュール群によって第１のバスモジュール群を介して第１のグループと接続された第２のマスターモジュール及び第２のスレーブモジュールと、第１のマスターモジュールのアクセス先が第１のスレーブモジュールであるかに応じて第１のバスモジュール群から出力される第１の制御信号と、第１のスレーブモジュールの被アクセス状況を第１のバスモジュール群を通じて第１のスレーブモジュールから出力される第２の制御信号と、第１の制御信号及び第２の制御信号を受けて第１のマスターモジュール、第２のマスターモジュール、第１のスレーブモジュール、及び第２のスレーブモジュールに対して第２のバスモジュール群或いは第１のバスモジュール群を介して第３の制御信号を出力する第３のスレーブモジュールとを備えている。
【発明の効果】
【００１０】
本発明のバス構成回路を使用することで第２のマスターモジュールから第１のスレーブモジュールへのアクセスが生じることを防止し、第２のスレーブモジュールを第１のグループ外に配置することで第２のマスターモジュールから第１のグループへアクセスする必要を無くし、第１のマスターモジュールの第１のスレーブへのアクセス状況を第２のスレーブモジュール、第３のスレーブモジュール及び第２のマスターモジュールに伝えることで第１のマスターモジュールから第１のスレーブモジュールへのアクセスの終了を確認することができるようになり、マルチプロセッサ化が可能となる。またマルチレイヤ化においては、必要以上に生じていたアクセス待ちを低減でき、性能向上を実現することができる。また、従来と比べてPLATFORMの端子数及び信号線を減少させたことで、全体的な面積削減及び消費電力低減を図ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図を参照して本発明の実施の形態について説明する。
【実施例１】
【００１２】
図１は、本発明の実施の形態におけるバス構成回路のブロック図である。また、図２は、図１のDEFS３０の詳細なブロック図である。
まず、図１の構成について説明する。Ｍ１１及びＭ１２はそれぞれマスターモジュールであり、Ｓ２１、Ｓ２２、Ｓ２３、及びＤＥＦＳ３０はそれぞれスレーブモジュールである。ＭＳＥＬ４０、ＭＳＥＬ４１、ＳＳＥＬ５０、ＳＳＥＬ５１はそれぞれバスを構成するモジュール群である。ＤＥＣ７０はＰＬＡＴＦＯＲＭ１内のマスターモジュールであるＭ１１からのアクセス先がＰＬＡＴＦＯＲＭ１内のスレーブモジュールに対するものであることを識別するデコードモジュールである。ＡＲＢＩＴＥＲモジュールはマスターモジュールM１１とM１２のバス権を調停するバスモジュール群の一つであるが、図１に図示せず省略してある。
【００１３】
スレーブモジュールS２１はマスターモジュールM１１によって制御され、スレーブモジュールS２２、S２３及びDEFS３０はマスターモジュールM１１とM１２によって制御される。MSEL４０はマスターモジュールM１からのデータ（アドレス情報や書き込み情報など。）をスレーブモジュールS２１とMSEL４１に伝達する。また、MSEL４１はマスターモジュールM１２とMSEL４０からデータ（アドレス情報や書き込み情報など。）受けて、スレーブモジュールＳ２２、Ｓ２３、及びDEFS３０に伝達する。SSEL５１はスレーブモジュールＳ２２、Ｓ２４、及びDEFS３０からデータ（読み出し情報や応答情報など。）を受けて、マスターモジュールM１２とSSEL５０に伝達する。また、SSEL５０はスレーブモジュールS２１とSSEL５１からデータ（読み出し情報や応答情報など。）を受けて、マスターモジュールM１１へ伝達する。
【００１４】
図１の例では、マスターモジュールＭ１１はＣＰＵに代表されるような、演算やシステム制御を行うものであり、場合によってはキャッシュメモリやローカルメモリを有している。マスターモジュールＭ１２はＤＭＡコントローラ、Ｉ／Ｏチャネル装置などに代表されるもの、あるいはＣＰＵに代表されるような、演算やシステム制御を行うＣＰＵである。スレーブモジュールＳ２１はマスターモジュールＭ１１から制御される、Ｉ／Ｏに代表されるようなＩ／Ｏスレーブモジュールである。Ｓ２２はマスターモジュールM１１及びM１２から制御されるシステムメモリ、共有メモリ、メインメモリなどに代表されるようなメモリスレーブモジュールである。Ｓ２３はＭ１１及びＭ１２から制御される、Ｉ／Ｏに代表されるようなＩ／Ｏスレーブモジュールである。ＤＥＦＳ３０はスレーブモジュールＳ２２及びＳ２３に割り当てられているアドレス空間とは別のアドレス空間に割り当てられ、マスターモジュールからスレーブモジュールＳ２２及びＳ２３に割り当てられているアドレス空間とは別のアドレス空間に対するアクセスに対して応答を行うデフォルトスレーブモジュールである。スレーブモジュールS２２及びS２３とは別のアドレスなので場合によってはスレーブモジュールS２１のアドレスと同様の場合もある。
【００１５】
マスターモジュールM１１及びM１２は、アクセスサイクルの転送タイプを示すｈｔｒａｎｓ信号、アドレスを示すｈａｄｄｒ信号、及びライトデータを示すｈｗｄａｔａ信号を出力し、リードデータを示すｈｒｄａｔａ信号、応答タイプを示すｈｒｅｓｐ信号、応答レディを示すｈｒｅａｄｙ信号が入力される。スレーブモジュールＳ２１、Ｓ２２、及びＳ２３は、アクセスサイクルの転送タイプを示すｈｔｒａｎｓ信号、アドレスを示すｈａｄｄｒ信号、ライトデータを示すｈｗｄａｔａ信号、及び他のスレーブの応答レディを示すｈｒｅａｄｙ信号が入力され、リードデータを示すｈｒｄａｔａ信号、応答タイプを示すｈｒｅｓｐ信号、スレーブ自身の応答レディを示すｈｒｅａｄｙｏｕｔ信号を出力する。ｈｔｒａｎｓ信号、ｈａｄｄｒ信号、ｈｗｄａｔａ信号、ｈｒｄａｔａ信号、及びｈｒｅｓｐ信号は複数の信号線からなるバス信号である。各マスターモジュール、各スレーブモジュールは上記以外のＡＨＢの信号を入出力しているが、本発明では、代表的な信号のみ説明に用いている。ＰＬＡＴＦＯＲＭ１は、マスターモジュールＭ１１、スレーブモジュールＳ２１、バスモジュールＭＳＥＬ４０、ＳＳＥＬ５０、及びデコードモジュールＤＥＣ７０から構成されている。ＭＳＥＬ４０は、ＰＬＡＴＦＯＲＭ１内のマスターモジュールであるＭ１１が出力する、ｈａｄｄｒ信号、ｈｔｒａｎｓ信号、及びｈｗｄａｔａ信号をｈａｄＭ１端子及びｈｗｄＭ１端子から入力し、バス権に従って選択し、ｈａｄＭ端子及びｈｗｄＭ端子から、ＰＬＡＴＦＯＲＭ１内の全てのスレーブモジュール（本実施例ではＳ２１）及びバスモジュールであるＳＳＥＬ５０及びデコードモジュールＤＥＣ７０に出力し、またｈａｄＯ端子及びｈｗｄＯ端子からＰＬＡＴＦＯＲＭ１外のバスモジュールであるＭＳＥＬ４１にも出力する。ＭＳＥＬ４１は、ＰＬＡＴＦＯＲＭ１外のマスターモジュールであるＭ１２、及びＰＬＡＴＦＯＲＭ１内のバスモジュールであるＭＳＥＬ４０がそれぞれ出力する、ｈａｄｄｒ信号、ｈｔｒａｎｓ信号、及びｈｗｄａｔａ信号をｈａｄＭ２端子、ｈｗｄＭ２端子、ｈａｄＩ端子、及びｈｗｄＩ端子から入力し、バス権に従って選択し、ｈａｄＭ端子及びｈｗｄＭ端子から、ＰＬＡＴＦＯＲＭ１外のスレーブモジュールであるＳ２２、Ｓ２３、及びＤＥＦＳ３０、及びバスモジュールであるＳＳＥＬ５１に出力する。ＳＳＥＬ５０は、ＰＬＡＴＦＯＲＭ１内のスレーブであるＳ２１、及びＰＬＡＴＦＯＲＭ１外のバスモジュールであるＳＳＥＬ５１がそれぞれ出力する、ｈｒｄａｔａ信号、ｈｒｅｓｐ信号、ｈｒｅａｄｙｏｕｔ信号をｈｒｄＳ１端子、ｈｒｓＳ１端子、ｈｒｙＳ１端子、ｈｒｄＩ端子、ｈｒｓＩ端子、及びｈｒｙＩ端子から入力し、ｈａｄＭ端子から入力するアドレス信号に従って選択し、ｈｒｄＳ端子、ｈｒｓＳ端子、及びｈｒｙＳ端子から、ＰＬＡＴＦＯＲＭ１内のマスターモジュールであるＭ１１に出力する。ただし、スレーブモジュールS２１、S２２、S23、及びDEFS３０から出力されるｈｒｅａｄｙｏｕｔ信号に関してはｈｒｙＳ１端子及びｈｒｙＩ端子から入力し、ｈａｄＭ端子から入力するアドレス信号に従い選択し、ｈｒｙＳ端子からｈｒｅａｄｙ信号としてＰＬＡＴＦＯＲＭ１内���マスターモジュールであるＭ１１に出力すると共に、ＰＬＡＴＦＯＲＭ１内のスレーブモジュールであるＳ２１にも出力する。
【００１６】
また、ＳＳＥＬ５０は、ＰＬＡＴＦＯＲＭ１内のスレーブモジュールＳ２１が出力するｈｒｅａｄｙｏｕｔ信号をｈｒｙＳ１端子から入力し、ｈａｄＭ端子から入力するアドレス信号に従って選択し、ｈｒｙＯ端子からｃｒｄｙ信号としてＤＥＦＳ３０にも出力する。ＳＳＥＬ５１は、ＰＬＡＴＦＯＲＭ１外のスレーブモジュールであるＳ２２、Ｓ２３、あるいはＤＥＦＳ３０がそれぞれ出力する、ｈｒｄａｔａ信号、ｈｒｅｓｐ信号、ｈｒｅａｄｙｏｕｔ信号をｈｒｄＳ２端子、ｈｒｓＳ２端子、ｈｒｙＳ２端子、ｈｒｄＳ３端子、ｈｒｓＳ３端子、ｈｒｙＳ３端子、ｈｒｓＳＤ端子、及びｈｒｙＳＤ端子から入力し、ｈａｄＭ端子から入力するアドレス信号に従って選択し、ｈｒｄＳ端子、ｈｒｓＳ端子、ｈｒｙＳ端子、ｈｒｄＯ端子、ｈｒｓＯ端子、及びｈｒｙＯ端子から、ＰＬＡＴＦＯＲＭ１外のマスターモジュールであるＭ１２、及びＰＬＡＴＦＯＲＭ１内のバスモジュールであるＳＳＥＬ５０に出力する。ただし、ＰＬＡＴＦＯＲＭ１外の各スレーブモジュールＳ２２、Ｓ２３、及びＤＥＦＳ３０から出力されるｈｒｅａｄｙｏｕｔ信号に関してはｈｒｙＳ２端子、ｈｒｙＳ３端子、及びｈｒｙＳＤ端子から入力し、ｈａｄＭ端子から入力するアドレス信号に従い選択し、ｈｒｙＳ端子及びｈｒｙＯ端子からｈｒｅａｄｙ信号としてＰＬＡＴＦＯＲＭ１外のマスターモジュールであるＭ１２、及び、ＰＬＡＴＦＯＲＭ１内のバスモジュールであるＳＳＥＬ５０に出力すると共に、ＰＬＡＴＦＯＲＭ１外のスレーブモジュールであるＳ２２、Ｓ２３、及びＤＥＦＳ３０にも出力する。ＤＥＣ７０はＭＳＥＬ４０の出力するアドレス信号及びバス権許可信号（図示せず）により、ＰＬＡＴＦＯＲＭ１内のマスターモジュールにバス権があり、かつＰＬＡＴＦＯＲＭ１内のマスターモジュールM１１アクセスのアクセス先がＰＬＡＴＦＯＲＭ１内のスレーブモジュールS２１であるかどうかを判断し、アクセス先がＰＬＡＴＦＯＲＭ１内のスレーブモジュールS２１である場合は選択信号ｃｓｅｌをＤＥＦＳ３０に出力する。
【００１７】
次に図２の構成について説明する。アドレスデコーダ１０３はアドレス信号ｈａｄｄｒをデコードし、ＤＥＦＳ３０が選択されたかどうかを判断し、ＤＥＦＳ３０が選択された場合に選択信号ｈｓｅｌ１＝Ｈを出力する。ＡＮＤゲート１０４はそのｈｓｅｌ１信号とＮＯＴゲート１０５により反転させられたｃｓｅｌ信号を入力し、選択信号ｈｓｅｌ２を出力する。応答生成回路１０１はｈｔｒａｎｓ信号、ｈｒｅａｄｙ信号、及びｈｓｅｌ２信号を入力し、ｈｓｅｌ２信号＝Ｈであるアクセスであった場合は、ｈｒｅａｄｙｏｕｔ端子よりｈｒｅａｄｙｏｕｔ１信号を、ｈｒｅｓｐ端子よりｈｒｅｓｐ１信号を出力することによりアクセス応答を行う。応答生成回路１０２はｃｓｅｌ信号、ｈｔｒａｎｓ信号、及びｈｒｅａｄｙ信号を入力し、ｃｓｅｌ信号＝Ｈであるアクセスであった場合は、ｈｒｅｓｐ端子からｈｒｅｓｐ２信号を、ｒｄｙｓｅｌ端子から選択信号ｒｄｙｓｅｌ＝Ｈを出力する。選択信号ｒｄｙｓｅｌ＝Ｈの場合、セレクタ１０６はｃｒｄｙ入力信号を選択し、ｈｒｅａｄｙｏｕｔ信号として出力し、セレクタ１０７はｈｒｅｓｐ２信号を選択し、ｈｒｅｓｐ信号として出力する。また、選択信号ｒｄｙｓｅｌ＝Ｌの場合、セレクタ１０６はｈｒｅａｄｙｏｕｔ１信号を選択し、ｈｒｅａｄｙｏｕｔ信号として出力し、セレクタ１０７はｈｒｅｓｐ１信号を選択し、ｈｒｅｓｐ信号として出力する。これらにより、ＤＥＦＳ３０は、ｃｓｅｌ信号＝Ｌの時にＤＥＦＳ３０に割り当てられているアドレスに対してアクセスがあった場合、ｈｓｅｌ２信号＝Ｈとなり応答生成回路１０１がアクセス応答を出力する一方、応答生成回路１０２の方はｃｓｅｌ信号＝Ｌであるためアクセス応答を行わずｒｄｙｓｅｌ＝Ｌを出力し、このｒｄｙｓｅｌ信号＝Ｌにより応答生成回路１０１の出力したアクセス応答がセレクタ１０６及びセレクタ１０７によって選択され、ｈｒｅａｄｙｏｕｔ信号及びｈｒｅｓｐ信号として出力されるように動作する。
【００１８】
また、ＤＥＦＳ３０は、ｃｓｅｌ信号＝Ｈの時にＤＥＦＳ３０に割り当てられているアドレスに対してアクセスがあった場合、ＡＮＤゲート１０４によってｈｓｅｌ２信号＝Ｌとなり応答生成回路１０１はアクセス応答を行わず、代わりに応答生成回路１０２の方がｃｓｅｌ信号＝Ｈであるためアクセス応答を行いｈｒｅｓｐ２信号及びｒｄｙｓｅｌ＝Ｈを出力し、このｒｄｙｓｅｌ信号＝Ｈによりｃｒｄｙ入力信号及び応答生成回路１０２の出力したアクセス応答がそれぞれセレクタ１０６及びセレクタ１０７によって選択され、ｈｒｅａｄｙｏｕｔ信号及びｈｒｅｓｐ信号として出力されるように動作する。
応答生成回路１０１及び応答生成回路１０２に入力されているｈｒｅｓｅｔｎ信号とｈｃｌｋ信号はそれぞれＡＨＢで定められたリセット信号とクロック信号であり、それらによってＡＨＢで定められたタイミングに従いアクセス応答を出力する。
【００１９】
図１のＭＳＥＬ４０、ＭＳＥＬ４１、ＳＳＥＬ５０、ＳＳＥＬ５１、及び、図２の応答生成回路１０１及び応答生成回路１０２の内部詳細回路構成については、ＡＨＢを理解していれば容易に構成できるものであるためここでは示さない。
図４、図５に本発明の実施形態におけるタイムチャートを示す。以後、図４、図５のタイムチャートを参考にして４つのアクセスサイクルを順番に行う場合を例に動作の説明をする。
【００２０】
１つめのアクセスはＰＬＡＴＦＯＲＭ１内のマスターモジュールＭ１１からＰＬＡＴＦＯＲＭ１内のスレーブモジュールＳ２１へのライトアクセス（以降Ｍ１１Ｓ２１アクセスと略記）を示し、２つめのアクセスはＰＬＡＴＦＯＲＭ１内のマスターモジュールＭ１１からＰＬＡＴＦＯＲＭ１外のスレーブモジュールＳ２３へのライトアクセス（以降Ｍ１１Ｓ２３アクセスと略記）を示し、３つめのアクセスはＰＬＡＴＦＯＲＭ１外のマスターモジュールＭ１２からＰＬＡＴＦＯＲＭ１内のスレーブモジュールＳ２１へのライトアクセス（以降Ｍ１２Ｓ２１アクセスと略記）を示し、４つめのアクセスはＰＬＡＴＦＯＲＭ１外のマスターモジュールＭ１２からＰＬＡＴＦＯＲＭ１外のスレーブモジュールＳ２３へのライトアクセス（以降Ｍ１２Ｓ２３アクセスと略記）を示している。動作説明はライトアクセスを例に行っているが、ライトアクセス時はデータフェーズにおいてｈｗｄａｔａ信号を用いてマスタからスレーブへのライトデータが伝達されるのに対し、リードアクセス時はデータフェーズにおいてｈｒｄａｔａ信号を用いてスレーブモジュールからマスターモジュールへのリードデータが、ｈｒｅｓｐ信号と同様にマスターモジュールへ伝達される以外は同様に動作するため動作説明を省略する。信号名については、例えば、Ｍ１１モジュールのｈｔｒａｎｓ端子信号については、ｈｔｒａｎｓ＿Ｍ１１のように略記してある。また、スレーブモジュールＳ２２へのアクセスは行っていないためタイムチャート上は省略してある。
【００２１】
ＡＨＢはクロック信号ｈｃｌｋの立ち上がりに同期して動作するため、各モジュールが出力する出力信号はｈｃｌｋの立ち上がりに同期して出力され、各モジュールが入力する入力信号はｈｃｌｋの立ち上がりに同期して取り込まれ使用される。また、ＡＨＢはアクセスがアドレスフェーズとデータフェーズに分かれておりパイプライン化された２つのフェーズで１つの転送を行う。ＡＨＢアクセスの各フェーズはその直前のアクセスの各フェーズの終了を示すｈｒｅａｄｙ信号のアサートを受けてから開始される。
Ｍ１１Ｓ２１アクセスのアドレスフェーズは、その直前のアクセスのアドレスフェーズ終了を示すｈｒｅａｄｙ＿Ｍ１１信号のアサートを受けてから開始され、そのアドレスフェーズにてＭ１１は、転送タイプ信号ｈｔｒａｎｓ＿Ｍ１１＝ＮＯＮＳＥＱ、及びアドレス信号ｈａｄｄｒ＿Ｍ１１＝Ａ（Ｓ２１）をスレーブモジュールS２１に出力する。
Ａ（Ｓ２１）はアドレス信号がスレーブＳ２１のアドレスになっていることを示し、ライトデータ信号のＤ（Ｓ２１）はスレーブＳ２１に対するライトデータであることを示している。転送タイプ信号ｈｔｒａｎｓの、ＮＯＮＳＥＱはＡＭＢＡ仕様で定められているNONSEQUENTIALアクセスを行っていることを示し、ＩＤＬＥはIDLEサイクルを行っていることを示している。応答信号ｈｒｅｓｐの、ＯＫＡＹはＡＭＢＡ仕様で定められているアクセスの正常完了を示し、ＥＲＲＯＲはアクセスの異常完了を示している。一般にスレーブの存在しないアドレスにアクセスした場合、応答信号ｈｒｅｓｐ＝ＥＲＲＯＲとなる。
【００２２】
Ｍ１１Ｓ２１アクセス時、バス権はＭ１１にあるため、アクセスのアドレスフェーズにおいて、Ｍ１１の出力するｈｔｒａｎｓ＿Ｍ１１＝ＮＯＮＳＥＱ、及びｈａｄｄｒ＿Ｍ１１＝Ａ（Ｓ２１）は、ＭＳＥＬ４０あるいは、ＭＳＥＬ４０及びＭＳＥＬ４１を経由して、ＤＥＣ７０、Ｓ２１、Ｓ２２、Ｓ２３、及びＤＥＦＳ３０に伝達される。Ｍ１１Ｓ２１アクセスは、ＰＬＡＴＦＯＲＭ１内のマスターモジュールM１１からＰＬＡＴＦＯＲＭ１内のスレーブモジュールS２１へのアクセスであるため、ＤＥＣ７０はＭ１１Ｓ２１アクセスのアドレスフェーズ中ｃｓｅｌ＝Ｈを出力する。Ｍ１１Ｓ２１アクセスのアドレスフェーズの終了、つまりＭ１１Ｓ２１アクセスの直前のアクセスのデータフェーズの終了を示すｈｒｅａｄｙ＿Ｍ１１信号がアサートされると、Ｍ１１Ｓ２１アクセスのデータフェーズが開始され、同時に次のＭ１１Ｓ２３アクセスのアドレスフェーズも開始される。Ｍ１１Ｓ２１アクセスのデータフェーズ中、Ｍ１１のＳ２１に対して出力するライトデータ信号ｈｗｄａｔａ＿Ｍ１１＝Ｄ（Ｓ２１）は、ＭＳＥＬ４０あるいは、ＭＳＥＬ４０及びＭＳＥＬ４１を経由して、Ｓ２１、Ｓ２２、及びＳ２３に伝達される。Ｓ２１はＭ１１Ｓ２１アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿Ｓ２１＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿Ｓ２１＝Ａ（Ｓ２１）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿Ｓ２１＝Ｈから自分がアクセスされたことを認識し、Ｍ１１Ｓ２１アクセスのデータフェーズ時に伝達されたライトデータｈｗｄａｔａ＿Ｓ２１＝Ｄ（Ｓ２１）を取り込み、データフェーズの終了を示す信号ｈｒｅａｄｙｏｕｔ＿Ｓ２１＝Ｈ及び応答信号ｈｒｅｓｐ＿Ｓ２１＝ＯＫＡＹを出力する。Ｍ１１Ｓ２１アクセスのデータフェーズ中、Ｓ２１から出力された応答信号ｈｒｅｓｐ＿S２１＝ＯＫＡＹは、ＳＳＥＬ５０を経由してＭ１１に伝達され、一方、レディ信号ｈｒｅａｄｙｏｕｔ＿Ｓ２１は、ＳＳＥＬ５０を経由してＭ１１及びＳ２１のｈｒｅａｄｙ端子に伝達されると共に、ｃｒｄｙ信号としてＤＥＦＳ３０のｃｒｄｙ端子に伝達される。Ｍ１１は伝達されたレディ信号ｈｒｅａｄｙ＿Ｍ１１＝ＨによりＭ１１Ｓ２１サイクルのデータフェーズを終結させる。それと同時に、Ｍ１１Ｓ２３アクセスのアドレスフェーズが終了し、Ｍ１１Ｓ２３アクセスのデータフェーズと次のＭ１２Ｓ２１アクセスのアドレスフェーズが開始される。
【００２３】
ＤＥＦＳ３０はＭ１１Ｓ２１アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿ＤＥＦＳ＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿ＤＥＦＳ＝Ａ（Ｓ２１）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿ＤＥＦＳ＝Ｈ、から自分がアクセスされたことを認識するが、ｃｓｅｌ＝ＨであるためＤＥＦＳ３０内の応答生成回路１０１は応答動作をせず、代わりに応答生成回路１０２が応答することにより、ＤＥＦＳ３０はＭ１１Ｓ２１アクセスのデータフェーズ時にｈｒｅａｄｙｏｕｔ＿ＤＥＦＳ＝ｃｒｄｙ及びｈｒｅｓｐ＿ＤＥＦＳ＝ＯＫＡＹを出力する。Ｍ１１Ｓ２１アクセスのデータフェーズ中、ＤＥＦＳ３０から出力された応答信号ｈｒｅｓｐ＿ＤＥＦＳ＝ＯＫＡＹは、ＳＳＥＬ５１を経由してＭ１２に伝達され、一方、レディ信号ｈｒｅａｄｙｏｕｔ＿ＤＥＦＳは、ＳＳＥＬ５１を経由してＭ１２及びＳ２２、Ｓ２３及びＤＥＦＳ３０のｈｒｅａｄｙ端子に伝達される。上記動作により、Ｍ１１Ｓ２１アクセスのデータフェーズ中にＳ２１の出力したｈｒｅａｄｙｏｕｔ＿Ｓ２１信号が全てのスレーブモジュール及び全てのマスターモジュールのｈｒｅａｄｙ端子に伝達されるため、ＰＬＡＴＦＯＲＭ１内のマスターモジュールM１１からＰＬＡＴＦＯＲＭ１内のスレーブモジュールS２１にアクセスしているサイクルの終了をＰＬＡＴＦＯＲＭ１外のマスタ及びスレーブモジュールM１２、S２２、S２３が知ることができる。
【００２４】
次に、Ｍ１１Ｓ２３アクセス時、バス権はＭ１１にあるため、アクセスのアドレスフェーズにおいて、Ｍ１１がS２３に対して出力するｈｔｒａｎｓ＿Ｍ１１＝ＮＯＮＳＥＱ、及びｈａｄｄｒ＿Ｍ１１＝Ａ（Ｓ２３）は、ＭＳＥＬ４０あるいは、ＭＳＥＬ４０及びＭＳＥＬ４１を経由して、ＤＥＣ７０、Ｓ２１、Ｓ２２、Ｓ２３、及びＤＥＦＳ３０に伝達される。Ｍ１１Ｓ２３アクセスは、ＰＬＡＴＦＯＲＭ１内のマスターモジュールからＰＬＡＴＦＯＲＭ１外のスレーブモジュールへのアクセスであるため、ＤＥＣ７０はＭ１１Ｓ２３アクセスのアドレスフェーズ中ｃｓｅｌ＝Ｌを出力する。Ｍ１１Ｓ２３アクセスのアドレスフェーズの終了、つまりＭ１１Ｓ２１アクセスのデータフェーズの終了を示すｈｒｅａｄｙ＿Ｍ１１信号がアサートされると、Ｍ１１Ｓ２３アクセスのデータフェーズが開始され、同時に次のＭ１２Ｓ２１アクセスのアドレスフェーズも開始される。Ｍ１１Ｓ２３アクセスのデータフェーズ中、Ｍ１１がS２３に対して出力するライトデータ信号ｈｗｄａｔａ＿Ｍ１１＝Ｄ（Ｓ２３）は、ＭＳＥＬ４０あるいは、ＭＳＥＬ４０及びＭＳＥＬ４１を経由して、Ｓ２１、Ｓ２２、及びＳ２３に伝達される。Ｓ２３はＭ１１Ｓ２３アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿Ｓ２３＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿Ｓ２３＝Ａ（Ｓ２３）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿Ｓ２３＝Ｈから自分がアクセスされたことを認識し、Ｍ１１Ｓ２３アクセスのデータフェーズ時に伝達されたライトデータｈｗｄａｔａ＿Ｓ２３＝Ｄ（Ｓ２３）を取り込み、データフェーズの終了を示す信号ｈｒｅａｄｙｏｕｔ＿Ｓ２３＝Ｈ及び応答信号ｈｒｅｓｐ＿Ｓ２３＝ＯＫＡＹを出力する。Ｍ１１Ｓ２３アクセスのデータフェーズ中、Ｓ２３から出力された応答信号ｈｒｅｓｐ＿Ｓ２３＝ＯＫＡＹは、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由してＭ１２及びＭ１１に伝達され、一方、レディ信号ｈｒｅａｄｙｏｕｔ＿Ｓ２３は、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由し、Ｍ１２、Ｓ２２、Ｓ２３及びＤＥＦＳ３０、及び、Ｍ１１及びＳ２１のｈｒｅａｄｙ端子に伝達される。Ｍ１１は伝達されたレディ信号ｈｒｅａｄｙ＿Ｍ１１＝ＨによりＭ１１Ｓ２３サイクルのデータフェーズを終結させる。それと同時に、Ｍ１２Ｓ２１アクセスのアドレスフェーズが終了し、Ｍ１２Ｓ２１アクセスのデータフェーズと次のＭ１２Ｓ２３アクセスのアドレスフェーズが開始される。ＤＥＦＳ３０はＭ１１Ｓ２３アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿ＤＥＦＳ＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿ＤＥＦＳ＝Ａ（Ｓ２３）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿ＤＥＦＳ＝Ｈ、から自分がアクセスされていないことを認識し応答を行わない。
【００２５】
次に、Ｍ１２Ｓ２１アクセス時、バス権はＭ１２にあるため、アクセスのアドレスフェーズにおいて、Ｍ１２の出力するｈｔｒａｎｓ＿Ｍ１２＝ＮＯＮＳＥＱ、及びｈａｄｄｒ＿Ｍ１２＝Ａ（Ｓ２１）は、ＭＳＥＬ４１を経由して、Ｓ２２、Ｓ２３、及びＤＥＦＳ３０に伝達される。Ｍ１２Ｓ２１アクセスは、バス権によりＰＬＡＴＦＯＲＭ１外のマスターモジュールからのアクセスであると判断できるため、Ｍ１２Ｓ２１アクセスのアドレスフェーズ中、ＤＥＣ７０はｃｓｅｌ＝Ｌを出力し、ＭＳＥＬ４０はｈａｄＭ端子からｈｔｒａｎｓ信号としてＩＤＬＥ信号を出力するため、ｈｔｒａｎｓ＿Ｓ２１＝ＩＤＬＥとなる。Ｍ１２Ｓ２１アクセスのアドレスフェーズの終了、つまりＭ１１Ｓ２３アクセスのデータフェーズの終了を示すｈｒｅａｄｙ＿Ｍ１２信号がアサートされると、Ｍ１２Ｓ２１アクセスのデータフェーズが開始され、同時に次のＭ１２Ｓ２３アクセスのアドレスフェーズも開始される。Ｍ１２Ｓ２１アクセスのデータフェーズ中、Ｍ１２がS２１に対して出力するライトデータ信号ｈｗｄａｔａ＿Ｍ１２＝Ｄ（Ｓ２１）は、ＭＳＥＬ４１を経由して、Ｓ２２、及びＳ２３に伝達される。Ｓ２１はＭ１２Ｓ２１アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿Ｓ２１＝ＩＤＬＥ、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿Ｓ２１＝Ｈから自分はアクセスされていないことを認識し応答を行わない。
【００２６】
一方、ＤＥＦＳ３０はＭ１２Ｓ２１アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿ＤＥＦＳ＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿ＤＥＦＳ＝Ａ（Ｓ２１）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿ＤＥＦＳ＝Ｈから自分がアクセスされたことを認識するが、ｃｓｅｌ＿ＤＥＦＳ＝ＬであるためＤＥＦＳ３０内の応答生成回路１０２は応答せず、応答生成回路１０１の方が応答することにより、ＤＥＦＳ３０はＭ１２Ｓ２１アクセスのデータフェーズ時にデータフェーズのエラー終了を示す信号ｈｒｅａｄｙｏｕｔ＿ＤＥＦＳ＝Ｈ及び応答信号ｈｒｅｓｐ＿ＤＥＦＳ＝ＥＲＲＯＲを出力する。Ｍ１２Ｓ２１アクセスのデータフェーズ中、ＤＥＦＳ３０から出力された応答信号ｈｒｅｓｐ＿ＤＥＦＳ＝ＥＲＲＯＲは、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由してＭ１２及びＭ１１に伝達され、一方、レディ信号ｈｒｅａｄｙｏｕｔ＿ＤＥＦＳは、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由し、Ｍ１２、Ｓ２２、Ｓ２３及びＤＥＦＳ３０、及び、Ｍ１１及びＳ２１のｈｒｅａｄｙ端子に伝達される。Ｍ１２は伝達されたレディ信号ｈｒｅａｄｙ＿Ｍ１２＝ＨによりＭ１２Ｓ２１サイクルのデータフェーズを終結させる。それと同時に、Ｍ１２Ｓ２３アクセスのアドレスフェーズが終了し、Ｍ１２Ｓ２３アクセスのデータフェーズとＭ１２Ｓ２３のさらに次のアクセスのアドレスフェーズが開始される。（本実施例の仮想の５番目のアクセスである。）
【００２７】
次に、Ｍ１２Ｓ２３アクセス時、バス権はＭ１２にあるため、アクセスのアドレスフェーズにおいて、Ｍ１２のｈｔｒａｎｓ＿Ｍ１２＝ＮＯＮＳＥＱ、及びｈａｄｄｒ＿Ｍ１２＝Ａ（Ｓ２３）は、ＭＳＥＬ４１を経由して、Ｓ２２、Ｓ２３、及びＤＥＦＳ３０に伝達される。Ｍ１２Ｓ２３アクセスは、バス権によりＰＬＡＴＦＯＲＭ１外のマスターモジュールからのアクセスであると判断できるため、Ｍ１２Ｓ２３アクセスのアドレスフェーズ中、ＤＥＣ７０はｃｓｅｌ＝Ｌを出力し、ＭＳＥＬ４０はｈａｄＭ端子からｈｔｒａｎｓ信号としてＩＤＬＥ信号を出力するため、ｈｔｒａｎｓ＿Ｓ２１＝ＩＤＬＥとなる。Ｍ１２Ｓ２３アクセスのアドレスフェーズの終了、つまりＭ１２Ｓ２１アクセスのデータフェーズの終了を示すｈｒｅａｄｙ＿Ｍ１２信号がアサートされると、Ｍ１２Ｓ２３アクセスのデータフェーズが開始され、同時にＭ１２Ｓ２３の次のアクセスのアドレスフェーズも開始される。Ｍ１２Ｓ２３アクセスのデータフェーズ中、Ｍ１２がS２３に対して出力するライトデータ信号ｈｗｄａｔａ＿Ｍ１２＝Ｄ（Ｓ）２３は、ＭＳＥＬ４１を経由して、Ｓ２２、及びＳ２３に伝達される。Ｓ２１はＭ１２Ｓ２３アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿Ｓ２１＝ＩＤＬＥ、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿Ｓ２１＝Ｈから自分はアクセスされていないことを認識し応答を行わない。ＤＥＦＳ３０はＭ１２Ｓ２３アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿ＤＥＦＳ＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿ＤＥＦＳ＝Ａ（Ｓ２３）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿ＤＥＦＳ＝Ｈから自分がアクセスされていないことを認識し応答を行わない。
【００２８】
一方、Ｓ２３はＭ１２Ｓ２３アクセスのアドレスフェーズ時に伝達された転送タイプ信号ｈｔｒａｎｓ＿Ｓ２３＝ＮＯＮＳＥＱ、アドレス信号ｈａｄｄｒ＿Ｓ２３＝Ａ（Ｓ２３）、及びアドレスフェーズの終了信号ｈｒｅａｄｙ＿Ｓ２３＝Ｈから自分がアクセスされたことを認識し、Ｍ１２Ｓ２３アクセスのデータフェーズ時に伝達されたライトデータｈｗｄａｔａ＿Ｓ２３＝Ｄ（Ｓ２３）を取り込み、データフェーズの終了を示す信号ｈｒｅａｄｙｏｕｔ＿Ｓ２３＝Ｈ及び応答信号ｈｒｅｓｐ＿Ｓ２３＝ＯＫAYを出力する。Ｍ１２Ｓ２３アクセスのデータフェーズ中、Ｓ２３から出力された応答信号ｈｒｅｓｐ＿Ｓ２３＝ＯＫＡＹは、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由してＭ１２及びＭ１１に伝達され、一方、レディ信号ｈｒｅａｄｙｏｕｔ＿Ｓ２３は、ＳＳＥＬ５１あるいは、ＳＳＥＬ５１及びＳＳＥＬ５０を経由し、Ｍ１２、Ｓ２２、Ｓ２３及びＤＥＦＳ３０、及び、Ｍ１１及びＳ２１のｈｒｅａｄｙ端子に伝達される。Ｍ１２は伝達されたレディ信号ｈｒｅａｄｙ＿Ｍ１２＝ＨによりＭ１２Ｓ２３サイクルのデータフェーズを終結させる。それと同時に、Ｍ１２Ｓ２３アクセスの次のアクセスのアドレスフェーズが終了し、そのデータフェーズとさらに次のアクセスのアドレスフェーズが開始される。ＡＨＢには上記説明に挙げた信号以外にも各種信号があるが、図１〜１０では省略している。
【００２９】
以上のように、本発明の実施の形態によれば、ＰＬＡＴＦＯＲＭ１内のマスターモジュールからＰＬＡＴＦＯＲＭ１内のスレーブモジュールにアクセスしているサイクルの終了をＰＬＡＴＦＯＲＭ１外のマスターモジュールおよびスレーブモジュールがcrdy信号を通して知ることができるようになるため、ＰＬＡＴＦＯＲＭ１内のマスターモジュールおよびＰＬＡＴＦＯＲＭ１外のマスターモジュールのどちらからもアクセスされるスレーブモジュールである例えばＳ２２をＰＬＡＴＦＯＲＭ１外に配置し、ＰＬＡＴＦＯＲＭ１外のマスターモジュールからＰＬＡＴＦＯＲＭ１内のスレーブモジュールへの信号線を排除した形でバスを構成することができる。この構成により、課題であったＰＬＡＴＦＯＲＭ１内のスレーブモジュールのアドレスの重複が解消され、正常な動作環境を提供することができる。
【００３０】
また、ＰＬＡＴＦＯＲＭ１外のマスターモジュールがＰＬＡＴＦＯＲＭ１内のスレーブモジュールに対してアクセス使用とした場合、信号線が無いため、ＰＬＡＴＦＯＲＭ１内のスレーブモジュールがアクセスされることは無い。この場合、DEFS３０が代わりにＥＲＲＯＲを示す信号で応答する。よって、ＰＬＡＴＦＯＲＭ１内のマスターモジュールにしかＰＬＡＴＦＯＲＭ１内でのバス権は存在しないので、ＰＬＡＴＦＯＲＭ１内でのバス権の調停待ちは生じない。
同様にＰＬＡＴＦＯＲＭ１内のスレーブモジュールに対してＰＬＡＴＦＯＲＭ１外のマスターモジュールからの信号線（例えばｈａｄｄｒ、ｈｔｒａｎｓ、ｈｗｄａｔａ、ｈｒｄａｔａ）を排除したことにより、ＰＬＡＴＦＯＲＭ設計を実現した場合に信号線及び信号線端子が少なくなり、PLATFORM１及びバス構成回路の面積及び消費電力を小さくできることが期待できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態におけるバス構成回路を示すブロック図である。
【図２】本発明の実施の形態におけるバス構成回路のDEFSのブロック図である。
【図３】従来のバス構成回路のブロック図である。
【図４】本発明の実施の形態におけるバス構成回路のタイムチャートである。
【図５】本発明の実施の形態におけるバス構成回路のタイムチャートである。
【図６】マルチプロセッサ構成例概略ブロック図である。
【図７】マルチレイヤAHBバス構成例概略ブロック図である。
【符号の説明】
【００３２】
１、２、２１０、２２０    PLATFORM
１１、１２、１３、２１１、２２１  マスターモジュール
２１、２２、２３、２４、３０、３１、２１２、２１３、２２２、２２３  スレーブモジュール
４０、４１、４２，４３、５０、５１、５２，５３、６０、６１  バスモジュール
７０    デコードモジュールDEC
１０１、１０２  応答生成回路
１０３    アドレスデコーダ
１０４    AND回路
１０５    インバーター回路
１０６、１０７、３０１、３０２、３１１、３１２、３１３、３１４、３１５、３１６  セレクタ  
３１７、３１８、３１９  レイヤ
【図１】
2005100210.tif 000003
【図２】
2005100210.tif 000004
【図３】
2005100210.tif 000005
【図４】
2005100210.tif 000006
【図５】
2005100210.tif 000007
【図６】
2005100210.tif 000008
【図７】
2005100210.tif 000009