(57)【要約】【課題】  加工ダメージを低減することができる強誘電体キャパシタの形成方法を提供する。【解決手段】  基板１０上に下部電極２０ａ、強誘電体膜３０、及び上部電極４０ａを順次積層して強誘電体キャパシタ１００を形成する方法である。誘電体膜２２，４２を形成し、その後誘電体膜２２，４２の所与の領域にイオンビームを照射あるいは所定元素のイオン注入を行う。すると、イオンビームが照射あるいは所定元素のイオン注入が行われた領域が導電体化されて下部電極２０ａ及び上部電極４０ａの少なくとも一方をエッチングレスで形成することができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に下部電極、強誘電体膜、及び上部電極を順次積層して強誘電体キャパシタを形成する方法であって、
誘電体膜を形成し、その後該誘電体膜の所与の領域にイオンビームを照射あるいは所定元素のイオン注入を行って該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項２】
請求項１において、
ダイヤモンドライクカーボン（ＤＬＣ）からなる誘電体膜を形成し、該誘電体膜の所与の領域に対してイオンビームを照射して、該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項３】
請求項１において、
ダイヤモンドライクカーボン（ＤＬＣ）からなる誘電体膜を形成し、該誘電体膜の所与の領域に対してフッ素をイオン注入して、当該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項４】
基板上に下部電極、強誘電体膜、及び上部電極を順次積層して強誘電体キャパシタを形成する方法であって、
導電体膜を形成し、その後該導電体膜の所与の領域に所定元素のイオン注入を行って該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項５】
請求項４において、
ダイヤモンドライクカーボン（ＤＬＣ）のフッ素化合物からなる導電体膜を形成し、該導電体膜の所与の領域に対して窒素をイオン注入して、当該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項６】
請求項４において、
Ｉｎ２−ＸＳｎxＯ３（ＩＴＯ）からなる導電体膜を形成し、該導電体膜の所与の領域に対してアンチモンをイオン注入して、当該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する、強誘電体キャパシタの形成方法。
【請求項７】
請求項１〜６のいずれかに記載の形成方法により形成された、強誘電体キャパシタ。
【請求項８】
請求項７に記載の強誘電体キャパシタを含む、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタ及びその製造方法、ならびに強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、キャパシタ部分に強誘電体を用い、その自発分極によりデータを保持するものである。キャパシタは、主としてドライエッチングが適用されて所望の形状にパターニング形成される。
【０００３】
しかし、エッチング工程は、キャパシタの電極材料や強誘電体膜に加工ダメージを与えるため、キャパシタの特性に望ましからぬ影響を与えることが懸念されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、加工ダメージを低減することができる強誘電体キャパシタの形成方法を提供することにある。また、本発明の他の目的は、加工ダメージが少なく良好な特性を有する強誘電体キャパシタ、およびこれを含む強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明は、基板上に下部電極、強誘電体膜、及び上部電極を順次積層して強誘電体キャパシタを形成する方法であって、誘電体膜を形成し、その後該誘電体膜の所与の領域にイオンビームを照射あるいは所定元素のイオン注入を行って該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する強誘電体キャパシタの形成方法に関するものである。
【０００６】
本発明によれば、キャパシタの電極形成に際し、まず誘電体膜を形成してから所望の領域のみを導電体化して下部電極あるいは上部電極を形成する。誘電体膜の導電体化は、イオンビームを照射することや所定元素のイオン注入により実現される。すなわち、本発明では、誘電体膜の特定の領域のみを導電体化させてエッチングレスで所望パターンの強誘電体キャパシタを形成することができ、キャパシタ構成部材の加工ダメージを低減することができる。
【０００７】
（２）本発明の形成方法では、ダイヤモンドライクカーボン（ＤＬＣ）からなる誘電体膜を形成し、該誘電体膜の所与の領域に対してイオンビームを照射して、該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成してもよい。
【０００８】
ダイヤモンドライクカーボン（ＤＬＣ）は、天然ダイヤモンドと同じ炭素のＳＰ３結合と、グラファイトと同じ炭素のＳＰ２結合と、水素との結合とを含むアモルファス構造を有する炭素化合物である。ＤＬＣは、高硬度、低磨耗、低摩擦、表面平滑性に優れた低誘電率（εｒ＝〜２）の誘電体である。このＤＬＣに対してイオンビームなどの高エネルギーを与えると、結合が破壊されて低抵抗の導電体となる。すなわち、この態様によれば、ＤＬＣ膜の所望の領域にイオンビームを照射することによって、エッチングレスで所望パターンの下部電極や上部電極の作りこみを行うことが可能となる。
【０００９】
（３）本発明の形成方法では、ダイヤモンドライクカーボン（ＤＬＣ）からなる誘電体膜を形成し、該誘電体膜の所与の領域に対してフッ素をイオン注入して、当該領域を導電体化することにより前記下部電極及び上部電極の少なくとも一方を形成してもよい。ＤＬＣは、フッ素イオンが添加されることにより、低抵抗化して導電体として用いることができる。すなわち、この態様によれば、ＤＬＣ膜の所望の領域にフッ素をイオン注入することによって、エッチングレスで所望パターンの下部電極や上部電極の作りこみを行うことが可能となる。
【００１０】
（４）本発明は、基板上に下部電極、強誘電体膜、及び上部電極を順次積層して強誘電体キャパシタを形成する方法であって、導電体膜を形成し、その後該導電体膜の所与の領域に所定元素のイオン注入を行って該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成する強誘電体キャパシタの形成方法に関するものである。
【００１１】
本発明によれば、キャパシタの電極形成に際し、まず導電体膜を形成してから所望の領域のみを誘電体化して下部電極あるいは上部電極を形成する。導電体膜の誘電体化は、所定元素のイオン注入により実現される。すなわち、本発明では、誘電体膜の特定の領域のみを誘電体化させてエッチングレスで所望パターンの強誘電体キャパシタを形成することができ、キャパシタ構成部材の加工ダメージを低減することができる。
【００１２】
（５）本発明の形成方法では、ダイヤモンドライクカーボン（ＤＬＣ）のフッ素化合物からなる導電体膜を形成し、該導電体膜の所与の領域に対して窒素をイオン注入して、当該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成してもよい。ＤＬＣのフッ素化合物は導電体であるが、これに窒素イオンが添加されることにより、誘電体として用いることができる。すなわち、この態様によれば、ＤＬＣのフッ素化合物膜の所望の領域に窒素をイオン注入することによって、エッチングレスで所望パターンの下部電極や上部電極の作りこみを行うことが可能となる。
【００１３】
（６）本発明の形成方法では、Ｉｎ２−ＸＳｎxＯ３（ＩＴＯ）からなる導電体膜を形成し、該導電体膜の所与の領域に対してアンチモンをイオン注入して、当該領域を誘電体化することにより前記下部電極及び上部電極の少なくとも一方を形成してもよい。ＩＴＯは、酸化インジウム（Ｉｎ２Ｏ３）にスズ（Ｓｎ）をドープしたものであり、スズはインジウムの置換位置に入ってＩｎ２−ＸＳｎxＯ３を形成する。ＩＴＯは、導電体であるが、これにアンチモン（Ｓｎ）が添加されると誘電体として用いることができる。また、ＩＴＯは耐熱性やＰＺＴ系強誘電体との格子整合性に優れ、キャパシタの電極材料に適している。すなわち、この態様によれば、ＩＴＯ膜の所望の領域にアンチモンをイオン注入することによってエッチングレスで所望パターンの下部電極や上部電極の作りこみを行うことが可能となる。
【００１４】
（７）本発明は、上記いずれかに記載の形成方法により形成された強誘電体キャパシタに関するものである。
【００１５】
（８）本発明は、上記強誘電体キャパシタを含む強誘電体メモリに関するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００１７】
１．第１の強誘電体キャパシタの形成方法
図１（Ａ）〜図１（Ｅ）は、本発明の実施の形態に係る第１の強誘電体キャパシタの形成工程例を模式的に示す断面図である。
【００１８】
本実施の形態の第１の強誘電体キャパシタの形成方法では、まず、基板１０の上に下部電極２０ａを形成する（図１（Ａ），（Ｂ）参照）。基板１０は、例えば、シリコンなどの半導体基板やＳＯＩ基板などを用いることができる。下部電極２０ａは、ダイヤモンドライクカーボン（ＤＬＣ）のフッ素化合物（ＤＬＣＦ）や、Ｉｎ２−ＸＳｎｘＯ３（ＩＴＯ）といった導電性酸化物から形成される導電体膜２０からなる。導電体膜２０は、例えば、ＣＶＤ法、スプレーパイロシス法、真空蒸着法、電子ビーム蒸着法、スパッタ法、イオンビームスパッタ法、イオンプレーティング法、イオンアシスト蒸着法などの各種の成膜方法を用いて形成する。
【００１９】
下部電極２０ａのより具体的な形成方法は、まず基板１０上に導体膜２０を形成して、導電体膜２０のうち下部電極２０ａとする領域上にレジストＲ１を形成する。そして、所定の元素、例えば、ＤＬＣＦの場合は窒素（Ｎ）、ＩＴＯの場合はアンチモン（Ｓｂ）を導電体膜２０に対してイオン注入することにより、イオン注入された領域が誘電体化（比抵抗が〜１０６Ωｃｍへと変化）して所望のパターン形状の下部電極２０ａをエッチングレスで得ることができる。なお、レジストＲ１は、イオン注入が終了した後に除去される。
【００２０】
次に、下部電極２０ａの上に強誘電体膜３０を形成する（図１（Ｃ）参照）。強誘電体膜３０は、ＰＺＴやＰＺＴにＮｂを加えたＰＺＴＮなどのペロブスカイト構造強誘電体材料や、ＳＢＴやＢＩＴなどのＢｉ層状ペロブスカイト構造強誘電体材料などからなる。成膜方法としては、溶液塗布法、スパッタ法、ＣＶＤ法などが挙げられる。
【００２１】
次に、強誘電体膜３０の上に上部電極４０ａを形成する（図１（Ｄ），（Ｅ）参照）。具体的には、下部電極２０ａの場合と同様に、導電体膜４０を形成し、続いて導電体膜４０の下部電極２０ａとの対向領域の上にレジストＲ２を形成する。そして、導電体膜４０に対して所定の元素を下部電極２０ａを形成する場合と同様にイオン注入して導電体膜４０のレジストＲ２に被覆されていない領域を誘電体化する。これにより、所望のパターン形状の上部電極４０ａをエッチングレスで得ることができる。第１の強誘電体キャパシタの形成方法では、以上のようにして強誘電体キャパシタ１００を得ることができる。
【００２２】
以上に述べたように、本実施の形態によれば、誘電体膜２０，４０の特定の領域のみを誘電体化させてエッチングレスで所望のパターン形状の下部電極２０ａ及び上部電極４０ａを有する強誘電体キャパシタ１００を形成することができ、キャパシタ構成部材の加工ダメージの低減を図ることができる。
【００２３】
２．第２の強誘電体キャパシタの形成方法
図２（Ａ）〜図２（Ｅ）は、本発明の実施の形態に係る第２の強誘電体キャパシタの形成工程例を模式的に示す断面図である。図２（Ａ）〜図２（Ｅ）においては、図１（Ａ）〜図１（Ｅ）に示す各部材と実質的に同一の機能を有する部材には同一の符号を付し、以下では詳細な説明を省略する。
【００２４】
本実施の形態の第２の強誘電体キャパシタの形成方法では、まず、基板１０の上に下部電極２０ａを形成する（図２（Ａ），（Ｂ）参照）。下部電極２０ａは、ダイヤモンドライクカーボン（ＤＬＣ）のフッ素化合物（ＤＬＣＦ）や、カーボン（Ｃ）から形成される導電体膜２０からなる。導電体膜２０は、例えば、ＣＶＤ法、スプレーパイロシス法、真空蒸着法、電子ビーム蒸着法、スパッタ法、イオンビームスパッタ法、イオンプレーティング法、イオンアシスト蒸着法などの各種の成膜方法を用いて形成する。
【００２５】
本実施の形態における下部電極２０ａのより具体的な形成方法は、まず基板１０上にダイヤモンドライクカーボン（ＤＬＣ）からなる誘電体膜２２を形成して、誘電体膜２２のうち下部電極２０ａとする領域を露出させるように誘電体膜２２上にレジストＲ１を形成する。そして、所定の元素としてフッ素（Ｆ）を誘電体膜２２に対してイオン注入することにより、イオン注入された領域が低抵抗化（〜１０−２Ωｃｍ）して導体化することにより所望のパターン形状の下部電極２０ａをエッチングレスで得ることができる。なお、レジストＲ１は、イオン注入が終了した後に除去される。また、ＤＬＣは、イオンビームなどの高エネルギーを与えると、結合が破壊されて低抵抗（６×１０−３Ωｃｍ）のカーボン（Ｃ）からなる導電体へと変質する。このため、本実施の形態では、ＤＬＣからなる誘電体膜２２にイオン注入を行う代わりに、イオンビームなどのエネルギー線を照射して導電体化してもよい。この場合、イオンビーム加工ではレジストを用いないマスクレスでの直接描画が可能であるため、レジスト塗布工程などを省略することができ、工程数の削減を図ることができる。また、ＤＬＣの比抵抗は、１０９Ωｃｍとカーボンに比して非常に大きいものであるため、イオンビーム照射によってＤＬＣを導体化すれば、導電体膜２０と誘電体膜２２との導電性の差を大きく得ることができる。
【００２６】
次に、下部電極２０ａの上に強誘電体膜３０を形成し（図２（Ｃ）参照）、強誘電体膜３０の上に上部電極４０ａを形成する（図２（Ｄ），（Ｅ）参照）。具体的には、下部電極２０ａの場合と同様に、誘電体膜４２を形成し、続いて誘電体膜４２の下部電極２０ａとの対向領域を露出させるように、誘電体膜４２の上にレジストＲ２を形成する。そして、誘電体膜４２に対して所定の元素としてフッ素をイオン注入あるいはイオンビームを照射して誘電体膜４０のレジストＲ２に被覆されていない領域を導電体化する。これにより、所望のパターン形状の上部電極４０ａをエッチングレスで得ることができる。第２の強誘電体キャパシタの形成方法では、以上のようにして強誘電体キャパシタ１００を得ることができる。
【００２７】
以上に述べたように、本実施の形態によれば、誘電体膜２２，４２の特定の領域のみを導電体化させてエッチングレスで所望パターンの下部電極２０ａ及び上部電極４０ａを有する強誘電体キャパシタ１００を形成することができ、キャパシタ構成部材の加工ダメージの低減を図ることができる。
【００２８】
３．強誘電体メモリおよびそのメモリセルアレイの形成方法
図３（Ａ）及び図３（Ｂ）は、上記形成方法により得られた強誘電体キャパシタを用いたメモリセルアレイを有する強誘電体メモリ１０００を模式的に示す図である。なお、図８（Ａ）は、強誘電体メモリ１０００の平面的形状を示すものであり、図３（Ｂ）は、図３（Ａ）におけるＡ−Ａ´断面を示すものである。
【００２９】
強誘電体メモリ１０００は、図３（Ａ）に示すように、メモリセルアレイ２００と、周辺回路部３００とを有する。そして、メモリセルアレイ２００と周辺回路部３００とは、異なる層に形成されている。また、周辺回路部３００は、メモリセルアレイ２００に対して半導体基板１１上の異なる領域に配置されている。なお、周辺回路３００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファを挙げることができる。
【００３０】
メモリセルアレイ２００は、行選択のための下部電極２０ａ（ワード線）と、列選択のための上部電極４０ａ（ビット線）とが交叉するように配列されている。また、下部電極２０ａ及び上部電極４０ａは、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極２０ａがビット線、上部電極４０ａがワード線となるように形成することができる。この下部電極２０ａおよび上部電極４０ａは、上記実施の形態に係る形成方法を用いて形成されているため、加工ダメージが少ない。
【００３１】
そして、図３（Ｂ）に示すように、下部電極２０ａと上部電極４０ａとの間には、強誘電体膜３０が配置されている。メモリセルアレイ２００では、この下部電極２０ａと上部電極４０ａとの交叉する領域において、メモリセルとして機能する強誘電体キャパシタ１００が構成される。なお、強誘電体膜１００は、少なくとも下部電極２０ａと上部電極４０ａとの交叉する領域の間に配置されていればよい。
【００３２】
さらに、強誘電体メモリ１０００は、下部電極２０ａ、強誘電体膜３０、及び上部電極４０ａを覆うように、第２の層間絶縁膜５２が形成されている。さらに、配線層６２、６４を覆うように第２の層間絶縁膜５２の上に絶縁性の保護層５４が形成されている。
【００３３】
周辺回路部２００は、図３（Ａ）に示すように、メモリセル２００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、下部電極２０ａを選択的に制御するための第１の駆動回路３１０と、上部電極４０ａを選択的に制御するための第２の駆動回路３２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。
【００３４】
また、周辺回路部３００は、図３（Ｂ）に示すように、半導体基板１０上に形成されたＭＯＳトランジスタ１６を含む。ＭＯＳトランジスタ１６は、ゲート絶縁膜１３、ゲート電極１４、及びソース／ドレイン領域１５を有する。各ＭＯＳトランジスタ１６間は、素子分離領域１２によって分離されている。このＭＯＳトランジスタ１６が形成された半導体基板１０上には、第１の層間絶縁膜１７が形成されている。そして、周辺回路部３００とメモリセルアレイ２００とは、配線層６２によって電気的に接続されている。
【００３５】
次に、強誘電体メモリ１０００における書き込み、読出し動作の一例について述べる。
【００３６】
まず、読出し動作においては、選択されたメモリセルのキャパシタに読み出し電圧が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流又はビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。そして、非選択のメモリセルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３７】
書き込み動作においては、‘１’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させる書き込み電圧が印加される。‘０’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させない書き込み電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択のメモリセルのキャパシタには書き込み時のクロストークを防ぐために、所定の電圧が印加される。
【００３８】
この強誘電体メモリ１０００によれば、上記実施の形態の形成方法により強誘電体キャパシタ１００がエッチングレスで形成されているため、品質の向上および歩留まりの向上を図ることができる。
【００３９】
次に、本実施の形態の強誘電体キャパシタの形成方法を適用したメモリセルアレイ２００の形成方法について図４〜図８を参照しながら説明する。
【００４０】
まず、基板１０上に導電体膜２０あるいは誘電体膜２２を形成する（図４（Ａ），図４（Ｂ）参照）。そして、図１（Ａ），（Ｂ）あるいは図２（Ａ），（Ｂ）で説明した手法に従い、導電体膜２０あるいは誘電体膜２２の上にストライプパターンでレジストを形成し、導電体膜２０あるいは誘電体膜２２に対してイオン注入あるいはイオンビームの照射を行って、ストライプパターンの下部電極２０ａを形成する（図５参照）。
【００４１】
次に、下部電極２０ａを被覆するように強誘電体膜３０を形成し（図６参照）、下部電極２０ａの場合と同様に、強誘電体膜３０の上に導電体膜４０あるいは誘電体膜４２を形成する（図７（Ａ），（Ｂ）参照）。最終的には、図１（Ｄ），（Ｅ）あるいは図２（Ｄ），（Ｅ）で説明した手法に従い、導電膜４０あるいは誘電体膜４２の上に下部電極２０ａと交差するようなストライプパターンでレジストを形成し、導電体膜４０あるいは誘電体膜４２に対してイオン注入あるいはイオンビームの照射を行って、下部電極２０ａと交差する上部電極４０ａを形成する。このようにして、メモリセルアレイ２００を得ることができる。
【００４２】
以上のように、図３（Ａ），（Ｂ）に示すような電極間の密度が高い単純マトリクス型（クロスポイント型）メモリに本実施の形態の第１あるいは第２の強誘電体キャパシタの形成方法を適用すれば、下部電極２０ａと上部電極４０ａの形成をエッチングレス化することにより、加工ダメージの少ない品質の高いメモリセルアレイ２００を得ることができる。また、本実施の形態の強誘電体メモリ１０００のように電極間距離が高密度化した場合でも、低誘電率のＤＬＣ（ＤＬＣＮを含む）を下部電極２０ａ及び上部電極４０ａの形成の際の誘電体膜として用いることで寄生容量を抑制することができる。
【００４３】
以上に本発明に好適な実施の形態について説明したが、本発明は上述したものに限られるものではなく、発明の要旨の範囲内で種々の変形態様により実施することができる。
【図面の簡単な説明】
【００４４】
【図１】本実施の形態に係る第１の強誘電体キャパシタの形成工程例を示す断面図。
【図２】本実施の形態に係る第２の強誘電体キャパシタの形成工程例を示す断面図。
【図３】本実施の形態に係る強誘電体メモリを示す平面図及び断面図。
【図４】本実施の形態に係る強誘電体メモリのメモリセルアレイの一形成工程を示す斜視図。
【図５】本実施の形態に係る強誘電体メモリのメモリセルアレイの一形成工程を示す斜視図。
【図６】本実施の形態に係る強誘電体メモリのメモリセルアレイの一形成工程を示す斜視図。
【図７】本実施の形態に係る強誘電体メモリのメモリセルアレイの一形成工程を示す斜視図。
【図８】本実施の形態に係る強誘電体メモリのメモリセルアレイの一形成工程を示す斜視図。
【符号の説明】
【００４５】
１０  基板、２０ａ  下部電極、３０  強誘電体膜、４０ａ  上部電極、２０，４０  導体膜、２２，４２  誘電体膜、１００  強誘電体キャパシタ、２００  メモリセルアレイ、３００  周辺回路部、１０００  強誘電体メモリ
【図１】
2005228852.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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