(57)【要約】【課題】高速動作性能を維持しつつ、低速動作性能を改善し、広い動作範囲を実現する。【解決手段】データ保持用差動論理回路は、正帰還構成の第１のデータ保持用差動対（ＦＥＴ１３とＦＥＴ１４、ＦＥＴ２８とＦＥＴ２９）と、この第１のデータ保持用差動対に並列接続した負帰還構成の第２のデータ保持用差動対（ＦＥＴ１５とＦＥＴ１６、ＦＥＴ３０とＦＥＴ３１）と、第１のデータ保持用差動対及び前記第２のデータ保持用差動対のソース結合又はエミッタ結合をそれぞれドレイン又はコレクタに接続した電流重み付け用差動対（ＦＥＴ１７とＦＥＴ１８、ＦＥＴ３２とＦＥＴ３３）を有する。そして、この電流重み付け用差動対のゲート又はベースには、動作速度に応じた制御信号ＳＴ，ＳＣが入力される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
データ読み出し用差動論理回路とデータ保持用差動論理回路とをマスタ側およびスレーブ側においてそれぞれ有し、前記データ読み出し用差動論理回路と前記データ保持用差動論理回路の電流経路は互いに分離し、クロック信号に同期してデータ入力論理値を更新するマスタスレーブ型のフリップフロップ回路において、
前記データ保持用差動論理回路は、正帰還構成の第１のデータ保持用差動対と、この第１のデータ保持用差動対に並列接続した負帰還構成の第２のデータ保持用差動対と、前記第１のデータ保持用差動対及び前記第２のデータ保持用差動対のソース結合又はエミッタ結合をそれぞれドレイン又はコレクタに接続した電流重み付け用差動対を有し、
この電流重み付け用差動対のゲート又はベースには、動作速度に応じた制御信号が入力されることを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ信号を識別、再生する用途に応用でき、データ処理、信号伝送に広く適用されるＤタイプフリップフロップ回路に関する。
【０００２】
【従来の技術】
図５及び図６に従来のＤタイプフリップフロップ回路を示す（例えば、特許文献１参照）。図中で、Ｒ５１〜Ｒ５６は負荷抵抗、Ｃ５１〜Ｃ５６は容量、ＦＥＴ５１〜ＦＥＴ８０はＦＥＴトランジスタ、Ｄ５１〜Ｄ７０はレベルシフト用のダイオード、ＤＴは入力データ信号（正相）、ＤＣは入力データ信号（逆相）、ＣＴはクロック信号（正相）、ＣＣはクロック信号（逆相）、ＱＴは出力信号（正相）、ＱＣは出力信号（逆相）、ＶＤＤは高電位電源電圧、ＶＳＳは低電位電源電圧である。
【０００３】
図５の回路は、データ読み出し用差動増幅回路とデータ保持用差動増幅回路をマスタ側ＦＥＴ５１〜ＦＥＴ６１及びスレーブ側ＦＥＴ６２〜ＦＥＴ７２にそれぞれ有している。そして、ＣＣがハイレベルのとき、入力データに対応してＦＥＴ５１及びＦＥＴ５２から構成される読み出し用差動論理回路の出力が変化し、信号が読み出される。次に、ＣＣがロウレベルになると、ＦＥＴ５４及びＦＥＴ５５から構成された正帰還構成のデータ保持用差動論理回路により、データが保持される。そして、ＣＣがハイレベルになると、スレーブ側でデータが読み出され、出力される。
【０００４】
この図５の回路を通信に適用する場合、現在では数Ｇｂ／ｓ以上の高速性能が要求される。しかし、図５の回路では、読み出し用差動論理回路の応答が出力されてからデータ保持用差動論理回路の出力が確定するまでの時間が動作速度上限のネックとなっていた。そこで、図５の回路を改善した回路として図６の回路が提案されている。
【０００５】
図６の回路は、ＦＥＴ７３〜ＦＥＴ７６から構成されるデータ保持用差動論理回路を有する。そして、ＦＥＴ７３とＦＥＴ７５は直列接続され、ＦＥＴ７５にはＦＥＴ７３とは逆相のデータが入力される。ＦＥＴ７４とＦＥＴ７６も同様である。これにより、データ保持動作するごとに正相、逆相の出力信号が同一レベルに引き寄せられる。ただし、クロック周波数が速くなるとデータが引きよされる前に次のクロックが来るので、完全に引き寄せられてしまう前に次のデータへと移行が始まる。そのため、ハイレベルとロウレベルが切り替わる時には、上記のように正相と逆相の出力信号が同一レベル近くになっているので、切り替えがスムーズに行われ、高速動作が実現できる。
【０００６】
【特許文献１】
特許第３３８３４０６号（第２−５頁，第１図，第３図）
【０００７】
【発明が解決しようとする課題】
しかし、従来のＤタイプフリップフロップ回路である図６の回路は、ＦＥＴ７５及びＦＥＴ７６への負帰還がかかっているため、保持されているデータに対する電位が保持時間に依存して変化し、ある一定時間以上になると論理しきい値以下のレベルになり、データが保持できなくなる。このため、低速動作に限界が生ずるという問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、高速動作性能を維持しつつ、低速動作性能を改善し、広い動作範囲を実現できるフリップフロップ回路を得るものである。
【０００９】
【課題を解決するための手段】
本発明に係るフリップフロップ回路は、データ読み出し用差動論理回路とデータ保持用差動論理回路とをマスタ側およびスレーブ側においてそれぞれ有し、データ読み出し用差動論理回路とデータ保持用差動論理回路の電流経路は互いに分離し、クロック信号に同期してデータ入力論理値を更新するマスタスレーブ型のフリップフロップ回路において、データ保持用差動論理回路は、正帰還構成の第１のデータ保持用差動対と、この第１のデータ保持用差動対に並列接続した負帰還構成の第２のデータ保持用差動対と、第１のデータ保持用差動対及び前記第２のデータ保持用差動対のソース結合又はエミッタ結合をそれぞれドレイン又はコレクタに接続した電流重み付け用差動対を有し、この電流重み付け用差動対のゲート又はベースには、動作速度に応じた制御信号が入力されることを特徴とする。本発明のその他の特徴は以下に明らかにする。
【００１０】
【発明の実施の形態】
図１は本発明のＤタイプフリップフロップ回路である。図中で、Ｒ１１〜Ｒ１６は負荷抵抗、Ｃ１１〜Ｃ１６は容量、ＦＥＴ１１〜ＦＥＴ４０はＦＥＴトランジスタ、Ｄ１１〜Ｄ２８はレベルシフト用のダイオード、ＤＴは入力データ信号（正相）、ＤＣは入力データ信号（逆相）、ＣＴはクロック信号（正相）、ＣＣはクロック信号（逆相）、ＱＴは出力信号（正相）、ＱＣは出力信号（逆相）、ＳＴは制御信号（正相）、ＳＣは制御信号（逆相）、ＶＤＤは高電位電源電圧、ＶＳＳは低電位電源電圧である。
【００１１】
この回路はマスタスレーブ型であり、マスタとなる初段のフリップフロップ回路ＦＥＴ１１〜ＦＥＴ２５とスレーブとなる次段のフリップフロップ回路ＦＥＴ２６〜ＦＥＴ４０が、クロック信号ＣＴ、ＣＣに応じて相反的に動作する。そして、クロック信号に同期してデータ入力論理値を更新をする。
【００１２】
マスタ側の読出し用差動論理回路がＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１９，ＦＥＴ２３で構成され、スレーブ側の読出し用差動論理回路がＦＥＴ２６，ＦＥＴ２７，ＦＥＴ３４，ＦＥＴ２３で構成されている。そして、マスタ側の読み出し用差動対対ＦＥＴ１１，ＦＥＴ１２とスレーブ側の読み出し用差動ＦＥＴ２６，ＦＥＴ２７は、ＦＥＴ１９とＦＥＴ３４によって差動対を形成し、電流源トランジスタであるＦＥＴ２３によって電流経路を共通化している。
【００１３】
一方、マスタ側の保持用差動回路がＦＥＴ１３〜ＦＥＴ１８、ＦＥＴ２０、ＦＥＴ３８で構成され、スレーブ側の保持用差動回路がＦＥＴ２８〜ＦＥＴ３３、ＦＥＴ３５、ＦＥＴ３８で構成されている。ここで、データ読み出し用差動論理回路とデータ保持用差動論理回路の電流経路は互いに分離している。そして、マスタ側のＦＥＴ１３〜ＦＥＴ１８とスレーブ側のＦＥＴ２８〜ＦＥＴ３３は、ＦＥＴ２０とＦＥＴ３５によって差動対を構成し、電流源トランジスタであるＦＥＴ３８よって電流経路を共通化している。
【００１４】
マスタ側の保持用差動回路は、正帰還構成のＦＥＴ１３とＦＥＴ１４から構成される第１のデータ保持用差動対と、この第１のデータ保持用差動対に並列接続した負帰還構成のＦＥＴ１５とＦＥＴ１６から構成される第２のデータ保持用差動対と、第１のデータ保持用差動対及び第２のデータ保持用差動対のソース結合をそれぞれドレインに接続したＦＥＴ１７とＦＥＴ１８から構成される電流重み付け用差動対を有する。そして、この電流重み付け用差動対を構成するＦＥＴ１７とＦＥＴ１８のゲートには、それぞれ動作速度に応じた制御信号ＳＴ，ＳＣが入力される。また、スレーブ側の保持用差動回路も同様の構成となっている。
【００１５】
ここで、図１の回路を低速動作で用いる場合は、制御信号ＳＴ，ＳＣはそれぞれハイレベルとロウレベルにする。これにより、第１のデータ保持用差動対が選択され、第２のデータ保持用差動対は選択されない。この選択された第１のデータ保持用差動対は、正帰還構成であるため、図５に示す従来の回路のＦＥＴ５４及びＦＥＴ５５と同様の動作をし、低速動作が可能となる。
【００１６】
一方、図１の回路を高速動作で用いる場合は、制御信号ＳＴ，ＳＣはそれぞれロウレベルとハイレベルにする。これにより、第１のデータ保持用差動対は選択されず、第２のデータ保持用差動対が選択される。この選択された第２のデータ保持用差動対は、負帰還構成であるため、図６に示す従来の回路のＦＥＴ７５及びＦＥＴ７６と同様の動作をし、高速動作が可能となる。
【００１７】
また、制御信号ＳＴ，ＳＣのレベルを共にハイレベルとロウレベルの中間値にすると、第１のデータ保持用差動対と第２のデータ保持用差動対を両方選択することができる。この場合、第１のデータ保持用差動対と第２のデータ保持用差動対の差動出力ノードの電流が加算された状態でデータ保持動作が行われる。これにより、第１のデータ保持用差動対の上限の動作速度及び第２のデータ保持用差動対の下限の動作速度を改善し、総合的に広い動作範囲のＤタイプフリップフロップを実現できる。
【００１８】
図２に、５５．６Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す。ただし、図２（ａ）は第１のデータ保持用差動対を選択した場合、図２（ｂ）は第１のデータ保持用差動対と第２のデータ保持用差動対を両方選択した場合、図２（ｃ）は第２のデータ保持用差動対を選択した場合である。図２（ｃ）のみ良好な動作が確認できる。
【００１９】
図３に、２０Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す。ただし、図３（ａ）は第１のデータ保持用差動対を選択した場合、図３（ｂ）は第１のデータ保持用差動対と第２のデータ保持用差動対を両方選択した場合、図３（ｃ）は第２のデータ保持用差動対を選択した場合である。図３（ｃ）ではビット誤りがあるが、図３（ａ）と図３（ｂ）では良好な動作が確認できる。
【００２０】
図４に、１０Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す。ただし、図４（ａ）は第１のデータ保持用差動対を選択した場合、図４（ｂ）は第１のデータ保持用差動対と第２のデータ保持用差動対を両方選択した場合、図４（ｃ）は第２のデータ保持用差動対を選択した場合である。図４（ａ）のみ良好な動作が確認できる。
【００２１】
以上の図２〜図４のシミュレーション結果により、本発明のフリップフロップ回路の各データ保持用差動論理回路のデータ保持モードでの動作を確認した。これにより、本発明が、高速動作性能を維持しつつ、低速動作性能を改善し、広い動作範囲を実現できることが証明された。
【００２２】
なお、上記実施の形態では、電界効果型トランジスタ（ＦＥＴ）による回路構成を用いて説明したが、バイポーラトランジスタを用いても同様の効果が得られることは勿論である。このとき、ソースはエミッタに、ドレインはコレクタに、ゲートはベースになる。
【００２３】
【発明の効果】
本発明は以上説明したように、高速動作性能を維持しつつ、低速動作性能を改善し、広い動作範囲を実現することができる。
【図面の簡単な説明】
【図１】本発明のフリップフロップ回路を示す図である。
【図２】５５．６Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す図である。
【図３】２０Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す図である。
【図４】１０Ｇｂ／ｓのＮＲＺ信号を入力（ＰＮ７段相当）した場合の出力波形のシミュレーション結果を示す図である。
【図５】従来のフリップフロップ回路（その１）を示す図である。
【図６】従来のフリップフロップ回路（その２）を示す図である。
【符号の説明】
ＦＥＴ１３，ＦＥＴ１４  第１のデータ保持用差動対（マスタ側）
ＦＥＴ２８，ＦＥＴ２９  第１のデータ保持用差動対（スレーブ側）
ＦＥＴ１５，ＦＥＴ１６  第２のデータ保持用差動対（マスタ側）
ＦＥＴ３０，ＦＥＴ３１  第２のデータ保持用差動対（スレーブ側）
ＦＥＴ１７，ＦＥＴ１８  電流重み付け用差動対（マスタ側）
ＦＥＴ３２，ＦＥＴ３３  電流重み付け用差動対（スレーブ側）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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