(57)【要約】【課題】チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載して、回路の安定化と高速化を両立する。【解決手段】半導体基板１７と、この半導体基板上に形成された絶縁膜１３と、この絶縁膜上に形成された半導体膜１６と、半導体膜を複数の半導体領域に分離する複数の素子分離領域２３と、この複数の半導体領域に形成された複数のトランジスタ２５ａ，２５ｂ，２５ｃを有する。そして、半導体膜は、その膜厚が厚い領域と薄い領域を有する。この半導体膜の膜厚が厚い領域において、素子分離領域と絶縁膜とは接していない。一方、半導体膜の膜厚が薄い領域において、素子分離領域と絶縁膜は接している。【選択図】        図１１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された絶縁膜と、
この絶縁膜上に形成された半導体膜と、
前記半導体膜を複数の半導体領域に分離する複数の素子分離領域と、
この複数の半導体領域にそれぞれ形成された複数のトランジスタを有し、
前記半導体膜は、その膜厚が厚い領域と薄い領域を有し、
前記半導体膜の膜厚が厚い領域において、前記素子分離領域と前記絶縁膜は接しておらず、
前記半導体膜の膜厚が薄い領域において、前記素子分離領域と前記絶縁膜は接していることを特徴とする半導体装置。
【請求項２】
前記素子分離領域は酸化膜であり、
前記絶縁膜は、第１の絶縁膜と、この第１の絶縁膜上に形成された第２の絶縁膜を有し、
前記第２の絶縁膜中での酸素の拡散速度は、前記第１の絶縁膜中での酸素の拡散速度よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
この半導体基板上に形成された第１の絶縁膜と、
この第１の絶縁膜上に形成された第１の半導体膜と、
この第１の半導体膜の上に形成された第２の絶縁膜と、
所定領域において前記第２の絶縁膜が除去されて代わりに形成された第２の半導体膜と、
前記第２の絶縁膜及び前記第２の半導体膜の上に形成された第３の半導体膜と、
前記第２の半導体膜及び前記第３の半導体膜を複数の半導体領域に分離する複数の素子分離領域と、
この複数の半導体領域にそれぞれ形成された複数のトランジスタを有し、
前記第２の半導体膜が存在する領域において、前記素子分離領域と前記第１の絶縁膜は接しておらず、
前記第２の絶縁膜が存在する領域において、前記素子分離領域と前記第２の絶縁膜が接していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体膜と、半導体膜を複数の半導体領域に分離する複数の素子分離領域と、この複数の半導体領域にそれぞれ形成された複数のトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
図２０は、ＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）型のトランジスタ（ＭＩＳＦＥＴ）を形成した従来の半導体装置の断面図である。この半導体装置は、半導体基板１０１と、この半導体基板１０１上に形成された埋め込み酸化膜である絶縁膜１０２と、この絶縁膜１０２上に形成された半導体膜１０３と、この半導体膜１０３を複数の半導体領域に分離する複数の素子分離領域１０４と、この複数の半導体領域にそれぞれ形成されたトランジスタ１０５ａ，１０５ｂ，１０５ｃを有する。また、素子分離領域１０４と絶縁膜１０２は接している。
【０００３】
このＳＯＩ型のトランジスタは、バルク型のトランジスタに比べて拡散層容量が小さいため、動作が速く、消費電力が少ないという長所がある。また、半導体膜１０３が薄い場合は、半導体基板が完全に空乏化して、サブスレッショルド特性が向上し、駆動力も向上する。さらに、トランジスタが形成された各半導体領域がそれぞれ素子分離領域により完全に分離され、基板効果定数が０になるため、ＮＡＮＤやＡＮＤ回路に適用した場合に特に有効である。
【０００４】
しかし、このように半導体領域を完全に分離すると、基板浮遊効果が生じ、回路動作が不安定になる。また、トランジスタの動作に伴って基板電位が変動し、トランジスタ特性に履歴依存性が現われる。さらに、寄生バイボーラ効果によりソース・ドレイン間耐圧が低下する。この問題はＩ／Ｏ部やアナログ回路に適用した場合に特に深刻である。
【０００５】
この基板浮遊効果を解決するため以下の方法が提案されている。まず、第１の方法は、トランジスタが形成された各半導体領域に基板給電用のコンタクトを設け、このコンタクトを通して基板給電を行い、基板電位を制御するというものである。この方法は、基板給電を行うには一番単純で確実な方法であり、トランジスタ特性への悪影響も少ないが、コンタクトの数が増えるため、チップ面積が増大するという問題がある。
【０００６】
次に、第２の方法は、素子分離領域を浅くし素子分離領域の下に半導体膜を残し、各半導体領域を素子分離領域の下の半導体膜を通して電気的に接続するというものである。なお、基板給電用のコンタクトは何個かのトランジスタで共有する。この方法は、給電用コンタクトを幾つかのトランジスタで共有するのでチップ面積の増加は少ないが、素子分離領域より半導体膜を厚くする必要があるため、拡散層容量が増加し、基板効果定数が０ではなくなり、ＳＯＩ型のトランジスタの長所が失われるという問題がある。
【０００７】
次に、第３の方法は、例えばソース電極をＳｉＧｅやショットキーダイオードにし、半導体基板内に溜まった過剰な多数キャリア（Ｎ型半導体基板ならば電子、Ｐ型半導体基板なら正孔）が抜けやすいソース電極の構造にするというものである。また、第４の方法は、例えばＡｓをイオン打ち込みして半導体基板内に結晶欠陥を作り、半導体基板内に溜まった過剰な多数キャリアを消滅させる再結合中心を意図的に設けるというものである。しかし、第３の方法及び第４の方法は、ソース・ドレイン間のリーク電流を増大させるという問題がある。
【０００８】
以上のように、基板浮遊効果を解消しようとすると上記の問題が生じる。これに対し、バルク型のトランジスタとＳＯＩ型のトランジスタを混載した半導体装置が提案されている。これは、回路内で動作を安定させたいトランジスタをバルク型で形成し、動作の安定性を犠牲にしてでも速度向上や消費電力低減を行いたいトランジスタをＳＯＩ型で形成するものである。
【０００９】
図２１は、バルク型のトランジスタとＳＯＩ型のトランジスタを混載した従来の半導体装置を示す断面図である。図２０と同じ構成要素には同じ番号を付し、説明は省略する。この半導体装置は、所定領域において絶縁膜１０２が除去されて、代わりにＳｉを埋め込んだ半導体膜１０６を有する。この半導体膜１０６が存在する領域に形成されたトランジスタは、その構造と性能がバルク型になる。なお、この領域では素子分離領域１０４の下で各半導体領域が繋がっているため、基板給電用のコンタクト１０７を何個かのトランジスタで共有することができる。
【００１０】
【発明が解決しようとする課題】
しかし、図２１に示す従来の半導体装置では、絶縁膜１０２の応力がウェハ内で不均一にかかり、半導体膜１０６が存在する領域と絶縁膜１０２が存在する領域との境界１１０で結晶欠陥が発生する。このため、境界近傍にトランジスタを作ることが出来ず、チップ面積が増大するという問題がある。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は、チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載して、回路の安定化と高速化を両立することができる半導体装置を得るものである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体膜と、半導体膜を複数の半導体領域に分離する複数の素子分離領域と、この複数の半導体領域にそれぞれ形成された複数のトランジスタを有する。そして、半導体膜は、その膜厚が厚い領域と薄い領域を有する。この半導体膜の膜厚が厚い領域において、素子分離領域と絶縁膜とは接していない。一方、半導体膜の膜厚が薄い領域において、素子分離領域と絶縁膜は接している。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、図面を用いて、本発明の実施の形態１における半導体装置の製造方法を説明する。まず、図１に示すように、Ｓｉからなるバルクウェハ１１の表面に、熱窒化により、Ｓｉ３Ｎ４からなる４ｎｍの窒化膜１２を形成し、その上にＣＶＤでＳｉＯ２からなる絶縁膜１３を２５０ｎｍ堆積する。
【００１４】
次に、図２に示すように、バルクウェハ１１と窒化膜１２の界面から深さ３００ｎｍのところ（水素打ち込み面１４）に水素原子を打ち込む。
【００１５】
次に、図３に示すように、バルクウェハ１１の他にバルクウェハ１５を用意し、絶縁膜１３の表面に貼りあわせる。なお、図３は図２に対して上下が逆になっている。
【００１６】
次に、公知の技術で水素打ち込み面１４でバルクウェハ１１を剥離し、図４に示すようなＳＯＩウェハを得る。このＳＯＩウェハにおいて、半導体膜１６が図３のバルクウェハ１１に対応し、半導体基板１７がバルクウェハ１５に対応する。
【００１７】
次に、ＣＶＤで１００ｎｍの窒化膜２０を堆積する。そして、レジストマスクを使ったエッチングで窒化膜２０をパターニングする。次に、図５に示すように、窒化膜２０を除去した領域において、半導体膜１６を熱酸化し、ＳｉＯ２からなる熱酸化膜２１を形成する。ただし、この窒化膜２０を除去した領域において、半導体膜１６の厚さが１５０ｎｍになるようにする。なお、窒化膜２０で覆われた領域の半導体膜１６の厚さは３００ｎｍのままである。
【００１８】
次に、熱燐酸で窒化膜２０を除去し、フッ酸で熱酸化膜２１を除去する。これにより、図６に示すように半導体膜１６はその膜厚が厚い領域と薄い領域を有するようになる。そして、ＣＶＤで厚さ１００ｎｍの窒化膜２２を堆積し、レジストマスクを使ったエッチングにより窒化膜２２をパターニングする。次に、図７に示すように、熱酸化で厚さ４００ｎｍのＬＯＣＯＳを形成し、これを素子分離領域２３とする。
【００１９】
ここで、半導体膜１６が厚い領域において、素子分離領域２３と絶縁膜１３は接しておらず、その間に半導体膜１６が残る。一方、半導体膜１６が薄い領域において、素子分離領域２３と絶縁膜１３が接し、この領域内の各半導体領域は素子分離領域２３で完全に分離される。
【００２０】
ところで、半導体膜１６が薄い領域で素子分離領域２３が絶縁膜１３に到達した後も酸化は続く。窒化膜１２が無い場合、図８に示すように、酸化が横方向に広がって半導体膜１６と絶縁膜１３の界面が酸化される。これにより、半導体膜１６内に応力が発生し、移動度の低下やリーク電流の増大を招く。一方、本実施の形態１のように窒化膜１２がある場合、窒化膜１２が酸素の透過を妨ぐため、図９に示すように、半導体膜１６と絶縁膜１３の界面は酸化されない。よって、移動度の低下やリーク電流の増大を防ぐことができる。
【００２１】
次に、図１０に示すように、熱燐酸で窒化膜２２を除去する。そして、図１１に示すように、複数の素子分離領域２３で分離された各半導体領域にそれぞれトランジスタ２５ａ，２５ｂ，２５ｃを形成する。
【００２２】
このトランジスタ２５ａ，２５ｂ，２５ｃの形成は、図示は省略するが、次のように行う。まず、半導体膜１６に不純物をインプラし、ＷＥＬＬ形成とゲート閥値電圧の調整を行う。次に、熱酸化で厚さ３ｎｍのゲート酸化膜を形成する。そして、厚さ３００ｎｍのポリシリコンを堆積する。次に、ＮＭＯＳトランジスタのゲート用にリンを、ＰＭＯＳトランジスタのゲート用にポロンを、インプラマスクを使ってイオン打ち込みする。そして、レジストマスクを使いポリシリコンをエッチングし、ゲート電極をパターニングする。次に、不純物をイオン打ち込みし、エクステンションとポケットを形成する。そして、酸化膜をＣＶＤで厚さ１００ｎｍ堆積した後、異方性エッチングで酸化膜をエッチングし、スペーサを形成する。次に、ＮＭＯＳトランジスタの拡散層領域にはヒ素を、ＰＭＯＳトランジスタの拡散層領域にはボロンをイオン打ち込みし、拡散層を形成する。そして、打ち込んだ不純物を活性化するためアニールを行う。
【００２３】
以上の工程で形成された本実施の形態１の半導体装置は、半導体基板１７と、この半導体基板１７上に形成された絶縁膜１２，１３と、この絶縁膜１２，１３上に形成された半導体膜１６と、半導体膜１６を複数の半導体領域に分離する複数の素子分離領域２３と、この複数の半導体領域にそれぞれ形成された複数のトランジスタ２５ａ，２５ｂ，２５ｃを有する。そして、半導体膜１６は、その膜厚が厚い領域と薄い領域を有する。この半導体膜１６の膜厚が厚い領域において、素子分離領域２３と絶縁膜１２，１３とは接していない。一方、半導体膜１６の膜厚が薄い領域において、素子分離領域２３と絶縁膜１２，１３は接している。
【００２４】
これにより、半導体膜１６の膜厚が厚い領域にはバルク型のトランジスタを形成でき、ＷＥＬＬの電位及びトランジスタ動作を安定させ、耐圧を向上させることができる。一方、半導体膜１６の膜厚が薄い領域にはＳＯＩ型のトランジスタを形成でき、寄生容量して、高性能トランジスタを得ることができる。言い換えると、回路の中で動作の安定性が特に要求される部分や電源電圧が高い部分では半導体膜を厚くし、回路動作を律速する部分や消費電力を抑えたい部分は半導体膜を薄くすればよい。
【００２５】
また、絶縁膜１２，１３の応力はウェハに均一にかかり、これらの領域の境界に欠陥が発生することもない。よって、チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載することができる。
【００２６】
また、素子分離領域２３は酸化膜であり、絶縁膜１２，１３は、第１の絶縁膜である絶縁膜１３と、この第１の絶縁膜上に形成された第２の絶縁膜である窒化膜１２を有する。さらに、第２の絶縁膜１２中での酸素の拡散速度は、第１の絶縁膜１３中での酸素の拡散速度よりも小さい。これにより、半導体膜１６と絶縁膜１２，１３の界面が酸化されるのを防ぎ、移動度の低下やリーク電流の増大を防ぐことができる。
【００２７】
実施の形態２．
以下、図面を用いて、実施の形態２における半導体装置の製造方法を説明する。まず、図１２に示すように、公知の技術で作成したＳＯＩウェハを用意する。このＳＯＩウェハは、半導体基板３１上に、膜厚２５０ｎｍの埋め込み酸化膜である絶縁膜３２、膜厚５０ｎｍの半導体膜３３を形成したものである。
【００２８】
次に、半導体膜３３の表面を熱酸化し、膜厚１０ｎｍの酸化膜３４を形成する。そして、半導体膜３３を厚くしたい領域のみ表面の酸化膜３４をフッ酸洗浄で除去する。次に、選択エピタキシャル成長でＳｉを３００ｎｍ堆積させる。この際に、酸化膜３４に覆われた領域にはＳｉは堆積せず、半導体膜３３が露出した部分にのみ選択的にＳｉが堆積する。
【００２９】
実施の形態１と比較し、この実施の形態２の方が半導体膜３３の膜厚の制御性が良い。このため、実施の形態２は、完全空乏型ＳＯＩＭＯＳＦＥＴのように特性が膜厚に敏感なデバイスには特に有効である。
【００３０】
次に、フッ酸洗浄で表面の酸化膜３４を除去し、ＣＶＤで膜厚１００ｎｍの窒化膜３５を堆積する。そして、レジストマスクを使ったエッチングで半導体膜３３が厚い領域内の窒化膜３５を選択エッチングする。次に、図１４に示すように、窒化膜３５をマスクに半導体膜３３を３００ｎｍエッチングしてトレンチ３６を形成する。
【００３１】
そして、図１５に示すように、トレンチ３６にＣＶＤで酸化膜３７を埋め込み、ＣＭＰで平坦化を行う。次に、図１６に示すように、残っている酸化膜３７をエッチングで除去する。そして、トレンチ３６内に残った酸化膜３７がＳＴＩとなり、これを素子分離領域４０とする。
【００３２】
次に、窒化膜３５を除去する。そして、図１７に示すように、半導体膜３３が薄い領域の半導体膜３３をレジストマスクを使って、絶縁膜３２が露出するまで選択エッチングする。これにより、素子分離溝が形成され、これを素子分離領域４１とする。これはいわゆるＭＥＳＡ型素子分離領域であり、半導体膜３３は絶縁膜３２の上に島のように残り、電気的に分離される。次に、図１８に示すように、実施の形態１と同様の工程により、トランジスタ４２ａ，４２ｂ，４２ｃを形成する。
【００３３】
以上の工程で形成された本実施の形態２の半導体装置は、半導体膜３３が厚い領域において、素子分離領域４０と絶縁膜３２は接している。一方、半導体膜３３が薄い領域において、素子分離領域４０と絶縁膜は接していない。これにより、実施の形態１の半導体装置と同様に、チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載して、回路の安定化と高速化を両立することができる。
【００３４】
実施の形態３．
図１９は本発明の実施の形態３における半導体装置を示す断面図である。この半導体装置は、半導体基板５１と、この半導体基板５１上に形成された第１の絶縁膜５２と、この第１の絶縁膜５２上に形成された第１の半導体膜５３と、この第１の半導体膜５３の上に形成された第２の絶縁膜５４と、所定領域において第２の絶縁膜５４が除去されて代わりに形成された第２の半導体膜５５と、第２の絶縁膜５４及び第２の半導体膜５５の上に形成された第３の半導体膜５６と、第２の半導体膜５５及び第３の半導体膜５６を複数の半導体領域に分離する複数の素子分離領域５７と、この複数の半導体領域に形成されたトランジスタ５８ａ，５８ｂ，５８ｃを有する。
【００３５】
そして、第２の半導体膜５５が形成された領域において、素子分離領域５７と第１の絶縁膜５２は接していない。一方、第２の絶縁膜５４が形成された領域において、素子分離領域と第２の絶縁膜が接している。
【００３６】
ここで、実施の形態３の半導体装置では、第１の絶縁膜５２は全て除去せずに残している。これにより、図２１に示す従来の半導体装置のように一部を除去した第２の絶縁膜５４の応力がウェハ面内で不均一にかかるのを防ぐことができる。そして、第２の半導体膜５５が形成された領域と第２の絶縁膜５４が形成された領域との境界で結晶欠陥が発生するのを防ぐことができる。よって、実施の形態３の半導体装置は、チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載して、回路の安定化と高速化を両立することができる。
【００３７】
さらに、実施の形態３の半導体装置は、表面の段差が存在しない点で、実施の形態１及び実施の形態２の半導体装置よりも優れている。
【００３８】
【発明の効果】
本発明は以上説明したように、チップ面積を増大することなくバルク型のトランジスタとＳＯＩ型のトランジスタを混載して、回路の安定化と高速化を両立することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その１）である。
【図２】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その２）である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その３）である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その４）である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その５）である。
【図６】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その６）である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その７）である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その８）である。
【図９】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その９）である。
【図１０】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その１０）である。
【図１１】本発明の実施の形態１における半導体装置を示す断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その１）である。
【図１３】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その２）である。
【図１４】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その３）である。
【図１５】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その４）である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その５）である。
【図１７】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その６）である。
【図１８】本発明の実施の形態２における半導体装置を示す断面図である。
【図１９】本発明の実施の形態３における半導体装置を示す断面図である。
【図２０】ＳＯＩ型のトランジスタを形成した従来の半導体装置を示す図である。
【図２１】バルク型のトランジスタとＳＯＩ型のトランジスタを混載した従来の半導体装置を示す図である。
【符号の説明】
１２  窒化膜
１３  絶縁膜
１６  半導体膜
１７  半導体基板
２３  素子分離領域
２５ａ，２５ｂ，２５ｃ  トランジスタ
３１  半導体基板
３２  絶縁膜
３３  半導体膜
４０  素子分離領域
４１  素子分離領域
４２ａ，４２ｂ，４２ｃ  トランジスタ
５１  半導体基板
５２  第１の絶縁膜
５３  第１の半導体膜
５４  第２の絶縁膜
５５  第２の半導体膜
５６  第３の半導体膜
５７  素子分離領域
５８ａ，５８ｂ，５８ｃ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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