(57)【要約】【課題】  電流源から供給される電流によって決まる電圧または電圧源から供給される電圧を保持し、保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを複数個具備する半導体装置において、外部に供給される電流または電圧の、機能ブロック間におけるばらつきが抑制され、高精度で電流又は電圧が供給される半導体装置を提供する。【解決手段】  複数の単位ユニット６０が１方向に並んでおり、単位ユニット内の構成要素が、複数の単位ユニットで同一形状、同一配置に形成される。また、電圧を保持する保持キャパシタＣが、接地電位の配線６６ａによって囲まれている。さらに、機能ブロック（１ビットＤＣＣ回路領域６３）に基準電流を供給する基準電流配線６５と、諧調デジタルデータ配線６８および記憶タイミング信号配線６４とが、上下にクロスする箇所では、それらの間に、接地電位の配線６６Ａが挿入されている。【選択図】  図１２
2005099098.tif 000002
【特許請求の範囲】
【請求項１】
電流源から供給される電流によって決まる電圧、または、電圧源から供給される電圧を保持し、前記保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを基板の１主面上に複数個具備する半導体装置であって、前記機能ブロックの各１つと、前記電流源から供給される電流または電圧源から供給される電圧を該機能ブロックに供給するための供給配線と、前記電流源から供給される電流または電圧源から供給される電圧以外の信号を伝播させるための信号配線とを有する複数の単位エリアが、前記基板の前記主面上に少なくとも１方向に並んで存在し、前記信号配線が、前記複数の単位エリアに渡って、前記機能ブロックの左および／または右に、それぞれ、同数、かつ、前記１方向に並んで、形成されていることを特徴とする半導体装置。
【請求項２】
前記単位エリア内の前記機能ブロックおよび前記信号配線が、前記複数の単位エリアにおいて、同一形状で、同一配置に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号配線の形成領域が、前記基板の主面に平行な相異なる複数の平面上に存在することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記信号配線の少なくとも一部が、前記機能ブロックの前記電圧を保持する少なくとも１つの構成要素と隣接する領域において、前記構成要素の１つの電極の形成されている、前記基板の主面に平行な第１の平面と異なる第２の平面に形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記構成要素と前記第２の平面に形成されている前記信号配線との間において、前記第１の平面と前記第２の平面との間の少なくとも１つの平面に、一定電位に保たれたシールド配線が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の平面に、シールド配線が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の平面に形成されている前記シールド配線に電気的に接続しているシールド配線が、前記第１の平面に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の平面に形成されている前記シールド配線が、前記構成要素を囲んで形成されていることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記供給配線と同一平面上に、前記供給配線に隣接して、一定電位に保たれた配線が形成されていることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記供給配線が、前記第２の平面に形成されていることを特徴とする請求項４から９のいずれかに記載の半導体装置。
【請求項１１】
前記供給配線と前記信号配線の少なくとも一部とが、前記基板の前記主面に直交する軸方向から見て互いに交差し、かつ、前記基板の前記主面に平行な、互いに異なる平面を占める交差部を有しており、該交差部において、前記供給配線と前記信号配線との間の前記供給配線および前記信号配線と異なる平面に、一定電位に保たれた配線が形成されていることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記機能ブロックが、少なくとも、１個のスイッチまたは２個以上の直列接続されたスイッチ群と、キャパシタとを有し、前記スイッチの一方の端子またはスイッチ群の一方の最外側の端子が前記キャパシタの一方の電極に電気的に接続し、前記キャパシタの他方の端子が一定電位に保たれており、前記スイッチの他方の端子またはスイッチ群の他方の最外側の端子が前記供給配線に電気的に接続されており、前記スイッチまたはスイッチ群が閉じることによって前記電流源から電流または前記電圧源から電圧が供給されて前記キャパシタが充電され、その後、前記スイッチまたはスイッチ群が開くことによって前記電流源から供給される電流によって決まる電圧または前記電圧源から供給される電圧が保持されることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記スイッチまたはスイッチ群が、トランジスタにより構成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置を、表示部を駆動するための駆動装置として用いた表示装置。
【請求項１５】
前記表示部と前記半導体装置とが、同一基板上に配置されていることを特徴とする請求項１４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流源から供給される電流によって決まる電圧、または、電圧源から供給される電圧を保持し、前記保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを基板の１主面上に複数個具備する半導体装置、特に表示装置の駆動用装置として好適な配置を有する半導体装置、および、それを用いた表示装置に関するものである。
【背景技術】
【０００２】
有機ＥＬ（Electroluminescent）素子に代表されるＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）素子等の電流駆動負荷素子をマトリックス状に備えた半導体表示装置では、それらの電流駆動負荷素子を駆動するための電流を供給する駆動用半導体装置が使用されている。これらの駆動用半導体装置は、ＯＬＥＤ素子に流す電流に相当する電圧を保持する機能と、保持された電圧にしたがって電流を供給する機能とを持つ機能ブロックを複数備えている。
【０００３】
従来、ＯＬＥＤ素子に流す階調電流と等しい階調電流、または、それに比例する階調電流を、それらの機能ブロックに入力する駆動用半導体装置を表示装置に用いたものが提案されている（例えば、非特許文献１参照）。その駆動用半導体装置は、電流プログラム型データラインドライバを構成しており、外部から供給される階調電流に対応した電圧を保持し、さらに、保持された電圧によって決まる電流を、３ｎ’本のデータラインに提供するｎ’個の回路ブロックを有している。表示装置の表示部には、１水平（走査）ライン当り、Ｒ（赤）画素、Ｇ（緑）画素、Ｂ（青）画素の各１個で１ピクセルをなすｎ’個のピクセルが形成されている。各１個の画素には、各１本のデータラインが接続されている。
【０００４】
図１７は、１水平ライン中のｉ番目のピクセルに接続されている３本のデータラインに電流を提供するｉ番目の回路ブロックの回路図である。ここで、ｉは、ｉ≦ｎ’なる正の整数である。この回路ブロックは、４個のＮチャネルＦＥＴよりなるトランジスタＴｒ１０１Ａ〜Ｔｒ１０４Ａと１個の保持キャパシタＣ１０１とで構成されるカレントコピア型電流出力回路（以下、「セルＡ」という）と、４個のＮチャネルＦＥＴよりなるトランジスタＴｒ１０１Ｂ〜Ｔｒ１０４Ｂと１個の保持キャパシタＣ１０１とで構成されるカレントコピア型電流出力回路（以下、「セルＢ」という）との対を３対有している。そして、３対の各々の出力は、紙面左から右にかけて、それぞれ、ｉ番目のピクセルのＲ画素、Ｇ画素、Ｂ画素に接続されているデータラインに電気的に接続している。セルＡおよびＢは、最小の機能ブロックを構成している。セルＡ、セルＢのトランジスタＴｒ１０２Ａ、Ｔｒ１０２Ｂのドレインには、階調電流Ｉｉｎｉが供給される信号線が接続されている。また、トランジスタＴｒ１０４Ａ、Ｔｒ１０４Ｂのゲートには、データイネーブル信号ＤＥＡ、ＤＥＢが供給される。データイネーブル信号ＤＥＡ、ＤＥＢは、一方がハイレベル、他方がロウレベルであり、表示部の水平ラインが選択される毎に反転する。
【０００５】
図１８は、図１７の回路ブロックの動作を説明するためのタイミングチャートである。データイネーブル信号ＤＥＡがロウレベル、ＤＥＢがハイレベルの水平期間（図１８のＡ'水平期間）では、セルＡには、記憶タイミング信号ＭＡＲｉ、ＭＡＧｉ、ＭＡＢｉと連動して、階調電流Ｉｉｎｉが供給される。即ち、まず、記憶タイミング信号ＭＡＲｉがハイレベルとなり、そして、選択されている水平ラインの次の水平ラインのｉ番目のＲ画素のＯＬＥＤ素子に流すべき電流に対応する諧調電流Ｉｉｎｉが供給される。Ｒ画素に対応するセルＡにおいては、トランジスタＴｒ１０２Ａ、Ｔｒ１０３Ａがオン状態になるから、諧調電流Ｉｉｎｉは、保持キャパシタＣ１０１に流れ入って保持キャパシタＣ１０１を充電し、安定状態においては、トランジスタＴｒ１０１Ａのゲート−ソース間（保持キャパシタＣ１０１の両端）に、トランジスタＴｒ１０１Ａのソース−ドレイン間に諧調電流Ｉｉｎｉが流れるような電圧が保持される。安定状態に達すると、記憶タイミング信号ＭＡＲｉはロウレベルとなり、同時に、記憶タイミング信号ＭＡＧｉがハイレベルとなって、上述のＲ画素に対応するセルＡと同様に、Ｇ画素に対応するセルＡのＴｒ１０１Ａのソース−ドレイン間に電圧保持が行われる。次に、同様に、Ｂ画素に対応するセルＡのＴｒ１０１Ａのソース−ドレイン間に電圧保持が行われる。このような電圧保持が、この水平期間において、１番目の回路ブロックからｎ’番目の回路ブロックまで行われる。このとき、セルＢのトランジスタＴｒ１０２Ｂ、Ｔｒ１０３Ｂのゲートに入力される記憶タイミング信号ＭＢＲｉ、ＭＢＧｉ、ＭＢＢｉはいずれも、ロウレベルである。したがって、トランジスタＴｒ１０２Ｂ、Ｔｒ１０３Ｂがオフ状態にあるから、セルＢに階調電流が流れ込むことはない。また、トランジスタＴｒ１０１Ｂがオン状態にあるから、前のフレームにおいて１番目の回路ブロックからｎ’番目の回路ブロックのセルＢの保持キャパシタＣ１０１に保持された電圧に相当する電流ＩＲｉ、ＩＧｉ、ＩＢｉ（ｉ＝１、２、…、ｎ’）が、データラインに供給され、それらのデータラインに接続されている、選択されている水平ラインのそれぞれの画素のＯＬＥＤ素子を駆動する。次の水平期間（図１８のＢ'水平期間）では、データイネーブル信号ＤＥＡがハイレベル、ＤＥＢがロウレベルとなり、各トランジスタＴｒ１０１Ａが、前の水平期間に保持された電圧にしたがってデータラインに電流を供給する。同時に、各トランジスタＴｒ１０１Ｂには、前の水平期間における各トランジスタＴｒ１０１Ａと同様に、その次に選択される水平ラインのＯＬＥＤ素子に流すべき電流に対応する電圧が保持される。このように、前の水平期間にトランジスタＴｒ１０１ＢまたはＴｒ１０１Ａに保持された電圧に対応する電流のデータラインへの供給と、次の水平期間にデータラインに提供すべき電流に対応する電圧のトランジスタＴｒ１０１ＡまたはＴｒ１０１Ｂへの保持とを、水平期間毎に、セルＡとセルＢとで切り替えることによって、表示部の表示が行われる。
【０００６】
このような電流プログラム型データラインドライバや、液晶表示装置を駆動するソースドライバのような駆動用半導体装置は、前述のカレントコピア型電流出力回路やＤＡＣ（Digital-to-Analog Converter：デジタル-アナログ変換回路）等のアナログ回路を含んでいる。これらアナログ回路のレイアウトには、レイアウト面積の増大を抑制すると同時に精度を高めることが必要であり、ミラー配置を行うことが多い。
【０００７】
図１９は、図１７に示す電流プログラム型データラインドライバの回路ブロックを従来の考え方に基づいてレイアウトしたものである。図１９にレイアウトされた半導体装置は、低温ｐｏｌｙ‐Ｓｉ（poly-crystalline Silicon：多結晶シリコン）による薄膜トランジスタを用いて、ガラス基板上に作製されている。また、配線層として第一配線層と第二配線層とを備えており、第一配線層には、記憶タイミング信号やデータイネーブル信号を各セルに供給する配線が、第二配線層には、諧調電流を供給するための配線、および、ＧＮＤ配線が形成されている。図１９の回路ブロック２０１のレイアウトの特徴は、各データラインに対応して、同一の構造の２つのセルＡとＢとがカレントコピア型電流出力回路対としてミラー配置されている点である。トランジスタ及び保持キャパシタＣ１０１が配置されている各領域も、ミラー配置されている。このような配置によって、レイアウト配置差によるばらつきや誤差が現れにくく、動作精度を高めることができる。さらに、連続するＲ画素、Ｇ画素、Ｂ画素、…に対応するデータラインに接続するカレントコピア型電流出力回路対を、互いにミラー反転するように配置することによって、隣接し合う、異なるデータラインに接続するカレントコピア型電流出力回路間で、データイネーブル信号ＤＥＡ、ＤＥＢを共有させることができる。したがって、データイネーブル信号線は、１回路ブロック当り、ミラー反転しない場合には、各カレントコピア型電流出力回路対に対して２本の計６本必要であるのに対して、この場合には、４本で済むため、レイアウト面積を縮小することができる。
【０００８】
なお、図１７において、階調電流Ｉｉｎｉの供給が、吐出し型電流源からの供給である場合には、データラインに供給される電流ＩＲｉ、ＩＧｉ、ＩＢｉとは、実際は、データラインからトランジスタＴｒ４ＡあるいはＴｒ４Ｂのソースに吸込まれる電流である。回路構成によって、データラインに電流が吐出されたり、データラインから電流が吸込まれたりするが、以下において、いずれの場合にもデータラインに電流が供給されると表現する。
【非特許文献１】A. Yumoto等 “Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, IDW '01, 1395-1398頁
【発明の開示】
【発明が解決しようとする課題】
【０００９】
第１の課題は、上述の従来通りのミラー配置を用いたレイアウトでは、階調電流の高精度化や多階調化に限界が生じるという点である。ミラー配置の場合、配線を含めて、同一のデータラインに接続するセルＡとＢとは、その中心軸から見れば対称に配置されているが、セルＡとＢとが並ぶ方向の同一の向きから見れば同じ配置にはなっていない。したがって、用いられた製造プロセスに方向性が存在する場合、例えば、プロセス特性が、隣接し合う２つのセルＡとＢとの間の位置の関数であるような場合には、隣接し合う２つのセルＡとＢとの間で、その動作特性に差異が生じる可能性が高い。例えば、上述の従来例において、図１９のカレントコピア型電流出力回路対の左側のカレントコピア型電流出力回路（セルＡまたはセルＢ）では、その保持キャパシタＣ１０１の左に配線が１本、右に２本あるのに対し、右側のカレントコピア型電流出力回路（セルＢまたはセルＡ）では、その保持キャパシタの左に配線が２本、右に１本あるため、上記のような方向性のあるプロセスが存在する場合には，２つの隣接し合うセル間の容量の間で、プロセス依存の特性ばらつきが現れ、出力精度が低下する。また、上述の従来例のようなミラー配置に配線を共通化したような場合、セルと配線との関係が、セル間で異なる場合がある。例えば、図１９の回路ブロック２０１において、中央部のセルでは、そのいずれか一方の側に２本の配線、他方の側に１本の配線を有するのに対して、左右の端のセルでは、どちらの側にも２本の配線を有している。そのような配置関係の差は、例えばノイズ差としてあらわれ、セルの供給電流間にばらつきを生じさせる。
【００１０】
第２の課題は、ノイズの影響を抑えることが十分考慮されていないため、セルの提供電流の精度が低下するという点である。隣接配線間容量や配線層間容量などの寄生容量が十分に考慮されないと、配線に信号が伝達された際、その信号の影響が他配線やキャパシタにノイズとして現れ、セルの供給電流の精度を低下させる。
【００１１】
本発明は、上記課題に鑑みてなされたものであって、その目的は、電流源から供給される電流によって決まる電圧、または、電圧源から供給される電圧を保持し、保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを基板の１主面上に複数個具備する半導体装置、特に表示装置の駆動用装置として、外部に供給される電流又は電圧の、機能ブロック間におけるばらつきが抑制され、高精度で電流又は電圧が提供されるレイアウトを有する半導体装置および表示装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明によれば、電流源から供給される電流によって決まる電圧、または、電圧源から供給される電圧を保持し、前記保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを基板の１主面上に複数個具備する半導体装置であって、前記機能ブロックの各１つと、前記電流源から供給される電流または電圧源から供給される電圧を該機能ブロックに供給するための供給配線と、前記電流源から供給される電流または電圧源から供給される電圧以外の信号を伝播させるための信号配線とを有する複数の単位エリアが、前記基板の前記主面上に少なくとも１方向に並んで存在し、前記信号配線が、前記複数の単位エリアに渡って、前記機能ブロックの左および／または右に、それぞれ、同数、かつ、前記１方向に並んで、形成されていることを特徴とする半導体装置、が提供される。
そして、好ましくは、前記単位エリア内の前記機能ブロックおよび前記信号配線が、前記複数の単位エリアにおいて、同一形状で、同一配置に形成されている。
【００１３】
また、上記目的を達成するため、本発明によれば、前記半導体装置を、表示部を駆動するための駆動装置として用いた表示装置、が提供される。
【発明の効果】
【００１４】
本発明に係る半導体装置は、前記機能ブロックの各１つを含む複数の単位エリアが、基板の主面上に少なくとも１方向に並んで存在し、単位エリア内の機能ブロックおよび配線が、複数の単位エリアにおいて、同一形状で、同一配置に形成されているものであるから、方向性を有する製造プロセスが存在しても、その影響を受けず、また、各機能ブロックに対する配線の配置の違いの影響を受けることもない。これによって、機能ブロックに保持される電圧のばらつきが抑制され、機能ブロックから外部に提供される電流又は電圧の精度が向上する。また、本発明の１実施の形態に係る半導体装置は、電圧を保持する構成要素を、一定電位に保たれている配線により取り囲むものであるから、その構成要素に隣接する配線中を伝播する信号の構成要素への影響がシールドされ、これによって、構成要素の保持する電圧の変動を抑制し、保持電圧に対応して供給される電流または電圧の精度を向上させることが可能である。
【００１５】
また、本発明の１実施の形態に係る半導体装置は、機能ブロックに電流または電圧を供給するための配線と、それに隣接する経時的に変化する信号を伝播させる配線との間に、一定電位に保たれた配線を挿入するものであるから、経時的に変化する信号の機能ブロックに供給される電流または電圧への影響がシールドされ、機能ブロックに供給される電流または電圧の変動が抑制される。これによって、機能ブロックに供給される電流または電圧に対応して保持される電圧の精度が向上させ、したがって、保持された電圧に対応して外部に供給される電流又は電圧の精度を向上させることが可能である。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の半導体装置を駆動用装置として用いた表示装置のブロック図である。この表示装置は、データ格納用走査回路１１、階調デジタルデータレジスタ１２、階調デジタルデータラッチ回路１３、電流記憶コントロール走査回路１４、デジタル−電流変換回路（以後、「ＤＣＣ回路」という）１５、基準電流生成回路１６、１−ｔｏ−２データラインセレクタ１７、表示部１８を有しており、１枚の基板上に形成されている。本発明の半導体装置は、表示部１８を除いて、少なくともＤＣＣ回路１５を具備している。表示部１８には、１−ｔｏ−２データラインセレクタ１７から延びる複数のデータラインが、また、それらのデータラインと交差するように、垂直走査回路（図示せず）から延びる複数の走査ラインが、形成されており、各交差点にはＯＬＥＤ素子を含む画素が形成されている。１走査ラインにはＲ画素、Ｇ画素、Ｂ画素の各１個で１ピクセルをなすＮ個のピクセルが形成されている。したがって、データラインは、３Ｎ本形成されている。ここで、１−ｔｏ−２データラインセレクタ１７は、ＤＣＣ回路１５の各１つの出力を、対応する２本のデータラインのうちの1本に接続するためのものであるが、この表示装置において不可欠のものではないので、以下の記述においては１−ｔｏ−２データラインセレクタ１７がないものとして話を進め、最後に１−ｔｏ−２データラインセレクタ１７の機能について説明する。
【００１７】
図２は、Ｒ画素、Ｇ画素、Ｂ画素のいずれか１画素の画素回路のブロック図である。走査ライン２２にゲートを接続されたＮチャネルＦＥＴよりなるトランジスタＴｒ９のドレイン、ソースが、それぞれ、データライン２１、ＰチャネルＦＥＴよりなるトランジスタＴｒ７のドレインおよびゲートに接続されている。走査ライン２２にゲートを接続されたＮチャネルＦＥＴよりなるトランジスタＴｒ８のドレイン、ソースが、それぞれ、トランジスタＴｒ７のドレインおよびゲート、ＰチャネルＦＥＴよりなるトランジスタＴｒ６のゲートおよび保持キャパシタＣｓの１端に接続されている。トランジスタＴｒ６およびＴｒ７のソース、および、保持キャパシタＣｓの他端には、電源電位ＶＤＤが供給される。トランジスタＴｒ６のドレインと接地電位との間にＯＬＥＤが順方向接続されている。垂直走査回路により走査ライン２２が選択され、トランジスタＴｒ８およびＴｒ９がオン状態になると、ＤＣＣ回路１５からデータライン２１に電流が供給され（吸込み型で）、トランジスタＴｒ７のゲート−ソース間電圧が、トランジスタＴｒ７のドレイン−ソース間に、その電流が流れるように定まる。トランジスタＴｒ７は、そのドレイン−ゲート間が短絡されているので、飽和領域で動作する。そして、トランジスタＴｒ７とトランジスタＴｒ６との電流能力が等しければ（キャリア移動度、単位面積当りのゲート容量、閾値電圧、チャネル幅とチャネル長との比が等しければ）、トランジスタＴｒ７とＴｒ６とはカレントミラー回路を構成するので、トランジスタＴｒ６を介してＯＬＥＤ素子３１に、ＤＣＣ回路１５から供給される電流と等しい順方向電流が流れ、ＯＬＥＤ素子３１が、その電流に応じた強度で発光する。走査ライン２２の選択が解除されても、保持キャパシタＣｓには、走査ライン２２の選択中に印加された電圧が保持されるので、ＯＬＥＤ素子３１には電流が流れ続け、発光は継続される。１走査ライン上の全ての画素について以上の過程が同時に行われ、そして、それが全ての走査ラインについて繰り返されて、表示部の表示が行われる。なお、トランジスタＴｒ６の電流能力がトランジスタＴｒ７の電流能力のα倍であれば、ＯＬＥＤ素子３１には、ＤＣＣ回路１５から供給される電流のα倍に等しい順方向電流が流れる。
【００１８】
図１のデータ格納用走査回路１１は、スタート信号とクロック信号とを生成して、あるいは外部から供給されて、それらのスタート信号とクロック信号とを用いて、外部から供給される諧調デジタルデータを諧調デジタルデータレジスタ１２に取り込むタイミングを決める取り込み信号を諧調デジタルデータレジスタ１２へ出力する。諧調デジタルデータレジスタ１２は、その取り込み信号により、連続して外部から送られてくる（ｘ＋１）ビット諧調デジタルデータを順次取り込んで格納する。諧調デジタルデータラッチ回路１３は、１走査ライン分の諧調デジタルデータが諧調デジタルデータレジスタ１２に揃った時点で、それらの１走査ライン分の諧調デジタルデータをラッチするとともに、ＤＣＣ回路１５に出力する。
【００１９】
基準電流生成回路１６は、ＩＳ、ＩＳ×２、…、ＩＳ×２ｘ（ＩＳ＝ＩＲ、ＩＧ、ＩＢ）の基準電流（諧調アナログ電流）を生成する回路である。ここで、ＩＲ、ＩＧ、ＩＢは１階調目、ＩＲ×２、ＩＧ×２、ＩＢ×２は２階調目、ＩＲ×２ｘ、ＩＧ×２ｘ、ＩＢ×２ｘは２ｘ階調目、の赤色、緑色、青色を、それぞれ、発光させるためにＯＬＥＤ素子に流す電流に等しいか、または、比例する電流である。これらの電流に対応する電圧が、電流記憶コントロール走査回路からの出力信号に同期して、ＤＣＣ回路１５内の機能ブロックに記憶される。ＤＣＣ回路１５は、また、諧調デジタルデータラッチ回路１３から入力される諧調デジタルデータに対応する階調アナログ電流を、機能ブロックから表示部のデータラインに供給する。
【００２０】
図３は、図１のＤＣＣ回路１５のブロック図である。ＤＣＣ回路１５は、ｎ個のＤＣＣ回路ブロック５１を有している。各ＤＣＣ回路ブロック５１は、表示部のＲ画素、Ｇ画素、Ｂ画素に対応する３個の（ｘ＋１）ビットＤＣＣ回路対５２を備えており、各（ｘ＋１）ビットＤＣＣ回路対５２は、（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａおよび（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂを有し、（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａおよび（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂは、それぞれ、（ｘ＋１）個の１ビットＤＣＣ回路５３を具備している。１ビットＤＣＣ回路５３は、４個のＮチャネルＦＥＴよりなるトランジスタＴｒ１〜Ｔｒ４および保持キャパシタＣを有して、最小の機能ブロックを構成している。トランジスタＴｒ２のソースが、トランジスタＴｒ１、Ｔｒ３およびＴｒ４のドレインに接続されている。トランジスタＴｒ３のソースが、トランジスタＴｒ１のゲートおよび保持キャパシタＣの一端に接続されている。トランジスタＴｒ１のソースおよび保持キャパシタＣの他端が、接地電位に接続されている。トランジスタＴｒ２のドレインには、基準電流生成回路のＩＳ、ＩＳ×２、…、ＩＳ×２ｘのいずれかが供給されている。即ち、（ｘ＋１）個の１ビットＤＣＣ回路５３のトランジスタＴｒ２のドレインの各１つに、基準電流生成回路の（ｘ＋１）個の諧調アナログ電流の各１つが供給されている。１番目〜ｎ番目のＤＣＣ回路ブロックの（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａ、（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２ＢのトランジスタＴｒ２およびＴｒ３のゲートには、それぞれ、電流記憶コントロール走査回路１４からの出力信号（以下、「記憶タイミング信号」という）ＭＳＡ１〜ＭＳＡｎ、ＭＳＢ１〜ＭＳＢｎが供給される。セル切換部５５のトランジスタＴｒ５Ａ、Ｔｒ５Ｂには、フレーム毎に反転するデータイネーブル信号ＤＥＡ、ＤＥＢが、互いに排他的に印加される。
【００２１】
図４は、図３のＤＣＣ回路の動作を説明するためのフローチャートである。奇数フレームである第１のフレームにおいて、データイネーブル信号ＤＥＡはロウレベル、ＤＥＢはハイレベルである。データ格納用走査回路１１からのスタート信号ＳＴがハイレベルになると、まず、１番目のＤＣＣ回路ブロック５１の、表示部のＲ画素、Ｇ画素、Ｂ画素に対応する３個の（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａの各（ｘ＋１）個の１ビットＤＣＣ回路５３のトランジスタＴｒ２およびＴｒ３のゲートに供給されている記憶タイミング信号ＭＳＡ１がハイレベルになる。そうすると、それらのトランジスタＴｒ２およびＴｒ３がオン状態となり、基準電流生成回路１６から、各１ビットＤＣＣ回路５３のトランジスタＴｒ２に供給されている基準電流が、トランジスタＴｒ２およびＴｒ３のドレイン−ソース間に形成されるチャネルを通してトランジスタＴｒ１および保持キャパシタＣに流れ込む。このとき、トランジスタＴｒ１は、そのゲート−ドレイン間が短絡されるため、飽和領域で動作する。そして、安定状態においては、トランジスタＴｒ１のゲート−ソース間電圧（保持キャパシタＣの両端間の電圧）が、トランジスタＴｒ１のドレイン−ソース間に基準電流が流れるように、トランジスタＴｒ１の電流能力に合わせて定まる。安定状態になった後、記憶タイミング信号ＭＳＡ１がロウレベルになる。トランジスタＴｒ１のゲート−ソース間（保持キャパシタＣの両端間）には、ロウレベルになる前の電圧が保持される。次いで、２番目のＤＣＣ回路ブロック５１の３個の（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａの各（ｘ＋１）個の１ビットＤＣＣ回路５３のトランジスタＴｒ２およびＴｒ３のゲートに供給されている記憶タイミング信号ＭＳＡ２がハイレベルになって、上述の過程を繰り返し、それらのトランジスタＴｒ１のゲート−ソース間（保持キャパシタＣの両端間）電圧が、トランジスタＴｒ１のドレイン−ソース間に基準電流が流れるように、トランジスタＴｒ１の電流能力に合わせて定まる。以後、順次、３番目からｎ番目までのＤＣＣ回路ブロック５１の３個の（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａの各（ｘ＋１）個の１ビットＤＣＣ回路５３のトランジスタＴｒ２およびＴｒ３のゲートに供給されている記憶タイミング信号ＭＳＡ３〜ＭＳＡｎがハイレベルになって、上述の過程を繰り返し、それらのトランジスタＴｒ１全てのゲート−ソース間電圧（保持キャパシタＣの両端間の電圧）が、トランジスタＴｒ１のドレイン−ソース間に基準電流が流れるように定まる。以上によって、１フレーム期間中に、１番目からｎ番目までのＤＣＣ回路ブロック５１の全（ｘ＋１）ビットＤＣＣ回路（Ａ）５２ＡのトランジスタＴｒ１に、基準電流に対応する電圧が記憶される。
【００２２】
一方、１番目からｎ番目までのＤＣＣ回路ブロック５１の全（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２ＢのトランジスタＴｒ１には、前フレームにおいて、上述の過程と同様の過程によって基準電流に対応する電圧が記憶されている。記憶タイミング信号ＭＳＢ１〜ＭＳＢｎは全て、この奇数フレームを通じてロウレベルである。この状態で、表示部の１番目の走査線が選択される（走査電圧Ｙ１がハイレベルになる）と、その走査線中の各画素のＯＬＥＤ素子が発光すべき光強度に対応する階調デジタルデータが、階調デジタルデータラッチ回路１３から、各画素のデータラインに接続されている（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂに入力される。例えば、１番目のＤＣＣ回路ブロック５１のＲ画素に対応する（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂの（ｘ＋１）個の１ビットＤＣＣ回路５３の各１個のトランジスタＴｒ４のゲートに、選択されている走査線の１番目のピクセルのＲ画素のＯＬＥＤ素子が発光すべき光強度に対応する階調デジタルデータＤ０ＲＢ１〜ＤｘＲＢ１の各１個が入力される。その際、最下位、２番目に下位、…、最上位の階調デジタルデータＤ０ＲＢ１、Ｄ１ＲＢ１、…、ＤｘＲＢ１は、それぞれ、最下位基準電流ＩＲ、２番目に下位の基準電流ＩＲ×２、…、最上位基準電流ＩＲ×２ｘが供給されている１ビットＤＣＣ回路５３のトランジスタＴｒ４のゲートに入力される。それらの階調デジタルデータＤ０ＲＢ１〜ＤｘＲＢ１のうち、その値が“１”である階調デジタルデータが入力されたトランジスタＴｒ４はオン状態になり、トランジスタＴｒ１に記憶されている電圧に対応する階調アナログ電流が出力される。図３に示すように、それらの出力を足し合わせると、対応するゲートラインに所望の電流ＩＯＲ１が供給されることになる。それと同時に、Ｇ画素、Ｂ画素に対応する（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂの（ｘ＋１）個の１ビットＤＣＣ回路５３のトランジスタＴｒ４の各１個のゲートにも、階調デジタルデータＤ０ＧＢ１〜ＤｘＧＢ１、Ｄ０ＢＢ１〜ＤｘＢＢ１が入力されて同様の過程が行われ、対応するゲートラインに所望の電流ＩＯＧ１、ＩＯＢ１が供給される。そして、以上の過程が、全てのＤＣＣ回路ブロックで同時に行われ、階調デジタルデータＤ０（Ｒ／Ｇ／Ｂ）Ｂ１〜Ｄｘ（Ｒ／Ｇ／Ｂ）Ｂ１、Ｄ０（Ｒ／Ｇ／Ｂ）Ｂ２〜Ｄｘ（Ｒ／Ｇ／Ｂ）Ｂ２…、Ｄ０（Ｒ／Ｇ／Ｂ）Ｂｎ〜Ｄｘ（Ｒ／Ｇ／Ｂ）Ｂｎの入力に応じて、対応するゲートラインに所望の電流ＩＯＲ１、ＩＯＧ１、ＩＯＢ１、ＩＯＲ２、ＩＯＧ２、ＩＯＢ２、…、ＩＯＲｎ、ＩＯＧｎ、ＩＯＢｎが提供されることになる。以上の過程によって、１番目の走査ライン上の画素が全て、同時に所望の強度で発光する。次に、２番目の走査ラインが選択されて（走査電圧Ｙ２がハイレベルになり）、上記の過程が繰り返される。そして、さらに走査ラインを順次垂直に走査し、その都度、上記の過程を繰り返すことによって、１フレームの表示が行われる。偶数フレームである次の第２のフレームでは、データイネーブル信号ＤＥＡがハイレベル、ＤＥＢがロウレベルとなり、（ｘ＋１）ビットＤＣＣ回路（Ａ）と（ｘ＋１）ビットＤＣＣ回路（Ｂ）との動作が入れ替わる。
【００２３】
以上の動作を繰り返すことによって、奇数フレームにおいて、（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａを用いて、基準電流生成回路１６からの基準電流に対応する電圧を保持する動作を行い、（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂを用いて、表示部の画素にアナログ階調電流を供給する動作を行い、偶数フレームにおいては、（ｘ＋１）ビットＤＣＣ回路（Ａ）５２Ａと（ｘ＋１）ビットＤＣＣ回路（Ｂ）５２Ｂとで、それらの動作を入れ替えるというように、フレーム毎に、それら２つの動作を入れ替えることが可能である。
【００２４】
なお、トランジスタＴｒ２およびＴｒ３は、記憶タイミング信号に同期して、基準電流の１ビットＤＣＣ回路への入力のオン・オフをスイッチングする働きをし、また、トランジスタＴｒ４は、階調デジジタルデータに同期して１ビットＤＣＣ回路からの電流供給のオン・オフをスイッチングする働きをするものであるから、いずれも、任意のスイッチ素子で置きかえ可能である。
【００２５】
ここで、１−ｔｏ−２データラインセレクタ１７の機能について説明する。上述のように、１つの記憶タイミング信号に対して、表示部のＲ画素、Ｇ画素、Ｂ画素に対応する３個の（ｘ＋１）ビットＤＣＣ回路（Ａ）または（Ｂ）への電圧保持動作が同時に１つのセットとして行われる。これに対して、背景技術において記載した電流プログラム型データラインドライバの回路ブロックでは、表示部のＲ画素、Ｇ画素、Ｂ画素に対応する３個のセルＡまたはセルＢへの電圧保持が、図１８に示すように、順次行われる。したがって、ピクセル数が同じであれば、本発明のＤＣＣ回路の方が、１／２〜１／３倍の時間で電圧保持動作を行うことができる。それゆえ、本発明のＤＣＣ回路においては、１水平ラインのピクセル数を従来の２倍にして、１水平ラインのＲ画素、Ｇ画素、Ｂ画素を、それぞれ、Ｎ個とした場合、ＤＣＣ回路は、ｎ＝Ｎ／２個のＤＣＣ回路ブロックを備え、各ＤＣＣ回路ブロックの３個の（ｘ＋１）ビットＤＣＣ回路（Ａ）または（Ｂ）からの表示部のＲ画素、Ｇ画素、Ｂ画素に対応する３つの出力を、表示部の２つのピクセルのＲ画素、Ｇ画素、Ｂ画素に接続している６本のデータラインに１ピクセル分ずつ時系列に切り換えて接続することによって、１フレーム中に全ての画素の表示を行うことが可能である。１−ｔｏ−２データラインセレクタ１７が、この切り換えを行う。
【００２６】
図５は、図３のｋ番目（ｋはｎ以下の正の整数）のＤＣＣ回路ブロック５１の、基準電流生成回路１６から最下位基準電流が供給されている１ビットＤＣＣ回路を、従来通りのミラー配置の考え方に基づいてレイアウトしたものである。ただし、図５では、簡単のため、（ｘ＋１）ビットを３ビットとしており、また、ＤＣＣ回路ブロック５１のうち、Ｒ画素に対応する３ビットＤＣＣ回路（Ａ）の１ビットＤＣＣ回路（出力電流：ＩＲＡｋ）、Ｇ画素に対応する３ビットＤＣＣ回路（Ａ）および（Ｂ）の１ビットＤＣＣ回路（出力電流：ＩＧＡｋおよびＩＧＢｋ）、Ｂ画素に対応する３ビットＤＣＣ回路（Ｂ）の１ビットＤＣＣ回路（出力電流：ＩＢＢｋ）のみを示している。
【００２７】
図５に示すように、基板表面に平行な第１の平面に第一配線層として１ビットＤＣＣ回路に階調デジタルデータ（図５中のＤ０ＧＡｋ〜Ｄ２ＧＡｋ、Ｄ０ＢＡｋ〜Ｄ２ＢＡｋ）を供給するための配線、および、記憶タイミング信号（図５中のＭＳＡｋ、ＭＳＢｋ）を供給するための配線、画素部に出力電流（図５中のＩＲＡｋ、ＩＧＡｋ、ＩＧＢｋ、ＩＢＢｋ）を供給するための配線が形成されており、さらにその上の第２の平面に、層間絶縁膜を介して、第二配線層として基準電流を供給するための基準電流配線８５、ＧＮＤ配線８６が形成されている。基板上の最下部には、１ビットＤＣＣ回路の形成された１ビットＤＣＣ回路領域８３が存在する。そして、図５に示すように、３ビットＤＣＣ回路（Ａ）と（Ｂ）との１ビットＤＣＣ回路領域とその周りの配線とが、異なる階調デジタルデータが入力されることを除けば、ミラー対称に配置されている。配線間の間隔等も同一である。また、１ビットＤＣＣ回路内の構成要素の配置に関しても全く同じものになっている。このような配置によって、レイアウト配置差によるばらつきや誤差が現れにくく、したがって、動作精度を高めることができる。さらに、隣接し合う、異なるデータラインに接続する１ビットＤＣＣ回路間で、記憶タイミング信号（ＭＳＡｋ、ＭＳＢｋ）を共有させることができる。例えば、図５において、３ビットＤＣＣ回路（Ａ）のＲ画素用の１ビットＤＣＣ回路領域と３ビットＤＣＣ回路（Ａ）のＧ画素用の１ビットＤＣＣ回路領域とが記憶タイミング信号ＭＳＡｋを、３ビットＤＣＣ回路（Ｂ）のＧ画素用の１ビットＤＣＣ回路領域と３ビットＤＣＣ回路（Ｂ）のＢ画素用の１ビットＤＣＣ回路領域とが記憶タイミング信号ＭＳＢｋを、それぞれ、共有している。したがって、記憶タイミング信号線は、ミラー対称にしない場合には、１個のＤＣＣ回路ブロックの３個の３ビットＤＣＣ回路対で、１つの基準電流当り、合計６本必要であるのに対して、この場合には、４本で済むため、レイアウト面積を縮小することができる。
【００２８】
しかしながら、上述のレイアウトにおいては、本発明が解決すべき課題は、依然として解決されずに残っている。以下の実施例において、それらの課題が解決される。即ち、電流源から供給される電流によって決まる電圧、または、電圧源から供給される電圧を保持し、前記保持された電圧によって決まる電流または電圧を外部に供給する機能を有する機能ブロックを基板の１主面上に複数個具備する半導体装置において、各機能ブロックから供給される電流又は電圧のばらつきを抑制し、高精度で電流又は電圧を提供することのできるレイアウトが提供される。
【００２９】
なお、以下の説明において、記憶タイミング信号、階調デジタルデータ、出力電流などは、（ｘ＋１）ビットＤＣＣ回路（Ａ）と（Ｂ）とに対する区別、Ｒ画素用、Ｇ画素用、Ｂ画素用の区別を付さずに、例えば、記憶タイミング信号ＭＳｋ、階調デジタルデータＤ０ｋ、Ｄ１ｋ、Ｄ２ｋ、出力電流ＩＯｋのように表現する。
【実施例１】
【００３０】
図６は、本発明の実施例１に係る半導体装置のレイアウト図である。図６に示すように、本実施例に係る半導体装置は、その単位エリア６０内に、図３の１ビットＤＣＣ回路５３が１個形成されている１ビットＤＣＣ回路領域６３を有している。図６は、１ビットＤＣＣ回路領域６３として、図３のｋ番目のＤＣＣ回路ブロック５１の、最下位基準電流および最下位階調デジタルデータが供給される１ビットＤＣＣ回路５３が形成されている領域を有する単位エリアを示しているが、他の１ビットＤＣＣ回路領域を含む単位エリアも、同様の構成を有している。また、図６では、簡単のため、（ｘ＋１）ビットを３ビットとしている。云うまでもないが、（ｘ＋１）ビットは、３ビットに限られることはない。
【００３１】
１ビットＤＣＣ回路領域６３には、図３に示すトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と保持キャパシタＣとが形成されている。トランジスタＴｒ２およびＴｒ３のゲートには、電流記憶コントロール回路から記憶タイミング信号ＭＳｋが供給される記憶タイミング信号配線６４が接続されている。トランジスタＴｒ２のドレインには、基準電流生成回路から基準電流（図６では最下位基準電流）が供給される基準電流配線６５が接続されている。トランジスタＴｒ１のソースおよび保持キャパシタＣの一方の電極には、ＧＮＤ配線６６が接続されている。また、トランジスタＴｒ４のゲート、ソースには、それぞれ、階調デジタルデータ（図６では最下位階調デジタルデータＤ０ｋ）が供給される階調デジタルデータ配線６７、１ビットＤＣＣ回路当りの電流ＳＩＯｋを出力するための１ビット電流出力配線６９が接続されている。単位エリア６０内には、また、他の階調デジタルデータ（図６では２番目に下位の階調デジタルデータＤ１ｋおよび最上位階調デジタルデータＤ２ｋ）を他の単位エリアに供給するための階調デジタルデータ配線６８も形成されている。さらに、ｋ番目のＤＣＣ回路ブロックに属する１ビットＤＣＣ回路領域を有する単位エリアの左右には、同様の構造を有する（ｋ−１）番目のＤＣＣ回路ブロックに属する１ビットＤＣＣ回路領域を有する単位エリア、（ｋ＋１）番目のＤＣＣ回路ブロックに属する１ビットＤＣＣ回路領域を有する単位エリアが形成されている。
【００３２】
図６の半導体装置は、ガラス基板上に作製され、最下層に、または、例えばシリコン窒化膜より成る下地層を介して、１ビットＤＣＣ回路領域６３内に、高ドープＮ型ｐｏｌｙ−Ｓｉ（poly-crystal Silicon：多結晶シリコン）層と、１ビットＤＣＣ回路のＮチャネルトランジスタの活性層とが形成されている。活性層の両側にも高ドープＮ型ｐｏｌｙ−Ｓｉ層が形成されており、ドレイン電極およびソース電極を構成している。それらの上には、第１の層間絶縁膜を介して、第１配線層が形成されている。第一配線層は、主として、記憶タイミング信号配線６４、階調デジタルデータ配線６７、６８を形成するために、即ち、Ｎチャネルトランジスタのゲートへの配線を形成するために設けられているが、１ビット電流出力配線６９にも使用されている。最下層の活性層と、最下層の活性層の上に形成された第一配線層との間の第１の層間絶縁膜は、ゲート絶縁膜を構成している。第一配線層は、また、最下層の高ドープＮ型ｐｏｌｙ−Ｓｉ層（ドレイン電極およびソース電極ではない）の真上にも形成されており、それらの高ドープＮ型ｐｏｌｙ−Ｓｉ層、第一配線層、および、それらの間の第１の層間絶縁膜で、保持キャパシタＣを構成している。それらの上には、第２の層間絶縁膜を介して、第二配線層が形成されている。保持キャパシタＣは、第一配線層、第二配線層、および、それらの間の第２の層間絶縁膜で構成することもできるが、一般に、第１の層間絶縁膜の方が、第２の層間絶縁膜よりも薄いので、狭い面積で大きな容量値を得るには、前者の構成の方が有利である。なお、１ビットＤＣＣ回路にＰチャネルトランジスタが用いられている場合には、１ビットＤＣＣ回路領域にＰチャネルトランジスタも設けられる。
【００３３】
基準電流配線６５およびＧＮＤ配線６６は、第二配線層で形成されている。記憶タイミング信号配線６４、および、階調デジタルデータ配線６７、６８は、基準電流配線６５およびＧＮＤ配線６６の下をくぐる部分および１ビットＤＣＣ回路領域６３のトランジスタのゲートに接続する部分では第一配線層で形成されており、保持キャパシタＣに隣接する領域では、保持キャパシタＣの電極に採用されていない配線層である第二配線層で形成されている。以下において、記憶タイミング信号配線６４、階調デジタルデータ配線６７、６８の第一配線層で形成されている部分は、記憶タイミング信号配線層６４Ａ、階調デジタルデータ配線層６７Ａ、６８Ａといい、第二配線層で形成されている部分は、記憶タイミング信号配線層６４Ｂ、階調デジタルデータ配線層６７Ｂ、６８Ｂという。記憶タイミング信号配線層６４Ａ、階調デジタルデータ配線層６７Ａ、６８Ａと、記憶タイミング信号配線層６４Ｂ、階調デジタルデータ配線層６７Ｂ、６８Ｂとは、それぞれ、それらの間の第２の層間絶縁膜を貫通するバイアコンタクト６４Ｃ、６７Ｃ、６８Ｃによって電気的に接続されている。さらに、保持キャパシタＣと階調デジタルデータ配線層６７Ｂとの対向し合う辺の間、および、保持キャパシタＣと記憶タイミング信号配線層６４Ｂとの対向し合う辺の間の紙面左右方向の距離ａおよびｂはともに、２μｍ以上である。そして、図６に示すように、本実施例の半導体装置は、ｎ個のＤＣＣ回路ブロックの、同一の色の画素に対応する（ｘ＋１）ビット（本実施例では３ビット）ＤＣＣ回路の、同一の順位の基準電流および諧調デジタルデータに対応する１ビットＤＣＣ回路を１個ずつ含むｎ個の単位エリア６０が、ｎ個のＤＣＣ回路ブロックの順番通りに、紙面左から右に向かって、単位エリア６０内の配線を含んだ全ての構成要素について、全て同じ配置、かつ、全て同じ形状で並ぶようにレイアウトされている。
【００３４】
図４のタイミングチャートを用いて説明したように、電流記憶期間において、各３ビットＤＣＣ回路を構成している３つの１ビットＤＣＣ回路は、記憶タイミング信号ＭＳｋに同期して、基準電流生成回路で生成される電流値がＩ、Ｉ×２、Ｉ×２２である３つの基準電流が、３つの１ビットＤＣＣ回路内のそれぞれの電流駆動・記憶トランジスタであるトランジスタＴｒ１のドレイン−ソース間に流れるようにトランジスタＴｒ１のゲート−ソース間および保持キャパシタＣの両端間を充電して、基準電流が流れるトランジスタＴｒ１のゲート電圧を保持する動作を行うことによって、トランジスタＴｒ１の電流能力に応じて基準電流に相当する電圧を記憶する。
【００３５】
次いで、電流出力期間において、３つの１ビットＤＣＣ回路は、それぞれ、入力される諧調デジタルデータに従って、０またはＩ、０またはＩ×２、０またはＩ×２２の電流を出力し、それによって、各３ビットＤＣＣ回路は、０、Ｉ、Ｉ×２、Ｉ×３、Ｉ×４、Ｉ×５、Ｉ×６、Ｉ×７の８通りのうちのいずれかの電流を出力することができる。
【００３６】
したがって、３ビットＤＣＣ回路の出力電流値の精度、および／または、ばらつきは、少なくとも、３ビットＤＣＣ回路を構成する１ビットＤＣＣ回路の、電流記憶期間における基準電流に相当する電圧を記憶する際の電圧の精度、および／または、ばらつきに依存する。本実施例においては、上述のように、１ビットＤＣＣ回路を含む単位エリア６０は、紙面左から右に向かって、単位エリア内の配線を含んだ全ての構成要素について、全て同じ配置、かつ、全て同じ形状で並ぶようにレイアウトされており、それ故、用いられた製造プロセスが１ビットＤＣＣ回路の並ぶ方向に方向性を有する場合でも、１ビットＤＣＣ回路に記憶される電圧の精度の向上、および／または、ばらつきの抑制を実現することができる。階調デジタルデータ配線および記憶タイミング信号配線などの配線が全単位エリアにおいて同じ配置を取るということは、また、配線間容量のばらつきに起因する出力電流値のばらつきを抑制できるということも意味する。さらに、全ての単位エリアが、単位エリア内の配線を含んだ全ての構成要素について、全て同じ配置、かつ、全て同じ形状で並ぶようにレイアウトされて並んでいるということは、全ての単位エリアにとって、その単位エリアの外側にある配線も全て同じ配置になっているということを意味しており、各単位エリアのレイアウト差による供給電圧の誤差を最小化する。また、電圧保持期間において基準電流に相当する電圧を保持する、高ドープＮ 型poly-Si領域、第一配線層、および、その間の第１の層間絶縁膜で構成されている１ビットＤＣＣ回路領域内の保持キャパシタＣに対して、それに隣接する階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂを、第一配線層と異なる層である第二配線層を用いて形成したことによって、保持キャパシタＣの電極と階調デジタルデータ配線６４および記憶タイミング信号配線６７、６８との間の容量値を低く抑制できるため、入力される階調デジタルデータおよび／または記憶タイミング信号の変動などによる階調デジタルデータ配線および／または記憶タイミング信号配線からの保持キャパシタＣへのノイズ流入を抑制できる。保持キャパシタＣとの間隔が２μｍ以上になるように階調デジタルデータ配線および記憶タイミング信号配線を形成することは、その効果をさらに増大させる。これらによって、保持キャパシタが記憶する電圧の変動が抑えられるため、１ビットＤＣＣ回路の電流出力、したがって、３ビットＤＣＣ回路の電流出力の精度の向上、および／または、ばらつきの抑制を実現することができる。
【００３７】
なお、保持キャパシタと、階調デジタルデータ配線および記憶タイミング信号配線との間隔を広くしていくにつれて、階調デジタルデータ配線および記憶タイミング信号配線を伝播するデジタル信号の保持キャパシタへの影響が小さくなっていくから、保持キャパシタと、階調デジタルデータ配線および記憶タイミング信号配線との間隔が全ての単位エリアにおいて厳密に同一である必要性は減少していく。また、図６の単位エリアの構成は、他の１ビットＤＣＣ回路に対しても同様である。さらに、その変形は、従来例に示したような電流プログラム型データラインドライバ、あるいは、他の形態によって、基準電流に相当する電圧を保持し、保持した電圧に従って、電流を提供する機能を備える半導体装置にも一般的に適用できる。
【実施例２】
【００３８】
図７は、本発明の実施例２に係る半導体装置の単位エリアのレイアウト図である。図７において、図６の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置の単位エリアが図６に示す実施例１に係る半導体装置の単位エリアと異なる点は、基準電流に相当する電圧を保持する１ビットＤＣＣ回路領域内の保持キャパシタＣの周囲に、それに隣接する階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂと同じく第二配線層で形成されているＧＮＤ配線６６から延びる配線６６ａが配置されているという点である。これによって、階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂからの保持キャパシタＣへの影響がシールドされるため、保持キャパシタＣは安定な電圧保持を維持することができる。それ故、１ビットＤＣＣ回路、したがって、３ビットＤＣＣ回路は、精度の高い電流を供給することができる。その他の点では、本実施例の回路動作は、実施例１のそれと同様である。
【００３９】
なお、保持キャパシタＣを囲んだ配線６６ａは、必ずしもＧＮＤ配線６６に接続されている必要はなく、階調デジタルデータ配線層６７Ｂ、６８Ｂや記憶タイミング信号配線層６４Ｂ上の信号が変動しても変動しない一定電圧が供給される配線層であればよい。また、配線６６ａは、必ずしも第二配線層に形成されている必要はなく、第一配線層と第二配線層との間であればよい。さらに、配線６６ａは、必ずしも、保持キャパシタＣを完全に囲んでいる必要はなく、階調デジタルデータ配線層６７Ｂ、６８Ｂや記憶タイミング信号配線層６４Ｂと保持キャパシタＣとの間にあるだけでもよい。
【実施例３】
【００４０】
図８は、本発明の実施例３に係る半導体装置の単位エリアのレイアウト図である。図８において、図７の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置の単位エリアが図７に示す実施例２に係る半導体装置の単位エリアと異なる点は、保持キャパシタＣの周囲に、それに隣接する階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂと同じく第二配線層で形成されているＧＮＤ配線６６から延びる配線６６ａが配置されているだけではなく、保持キャパシタＣの基板側と反対側の電極と同じく第一配線層で形成されている配線が、配線６６ａの下に配置されており、それら２つの配線が、その間の第２の層間絶縁層を貫通するバイアコンタクト６６Ｃで電気的に接続されているという点である。これによって、階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂからの保持キャパシタＣへの影響が、実施例２よりもさらにシールドされる。
【実施例４】
【００４１】
図９は、本発明の実施例４に係る半導体装置の単位エリアのレイアウト図である。図９において、図８の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置の単位エリアが図８に示す実施例３に係る半導体装置の単位エリアと異なる点は、基準電流配線６５に隣接して、基準電流配線６５と階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂとの間に、基準電流配線６５、階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂと同じく第二配線層で形成される配線６６ｂが、配線６６ａから延びて配置されているという点である。これによって、基準電流配線６５と他の配線との間の全容量のなかで、基準電流配線６５と階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂとの間の容量の割合を下げることができるため、階調デジタルデータ配線層６７Ｂ、６８Ｂおよび記憶タイミング信号配線層６４Ｂから基準電流配線６５に及ぼされるノイズを抑制することができる。それ故、１ビットＤＣＣ回路が基準電流に相当する電圧を保持する際のノイズによる基準電流の変動を低減できるため、基準電流に相当する電圧の精度が上がり、３ビットＤＣＣ回路の電流出力、したがって、１ビットＤＣＣ回路の電流出力の精度の向上、および／または、ばらつきの抑制が、実施例１〜３に比してより良く実現される。
【００４２】
なお、基準電流配線６５に隣接する配線６６ｂは、必ずしも配線６６ａに接続されている必要はなく、階調デジタルデータ配線層６７Ｂ、６８Ｂや記憶タイミング信号配線層６４Ｂ上の信号が変動しても変動しない一定電圧が供給される配線であればよい。
【実施例５】
【００４３】
図１０は、本発明の実施例５に係る半導体装置の単位エリアのレイアウト図である。図１０において、図７の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置の単位エリアが図７に示す実施例２に係る半導体装置の単位エリアと異なる点は、階調デジタルデータ配線６８の基準電流配線６５の下をくぐる部分が、第一配線層ではなく、最下層に形成された高ドープＮ型ｐｏｌｙ−Ｓｉ層から成る階調デジタルデータ配線層６８Ｄによって構成されているという点と、基準電流配線６５と階調デジタルデータ配線層６８Ｄとの間およびその周辺に、グラウンド電位にある第二配線層から形成される配線６６ａとバイアコンタクト６６Ｃによって電気的に接続された、第一配線層から形成される配線６６Ａが配置されているという点である。
【００４４】
本実施例においては、階調デジタルデータ配線層６８Ｄ中を伝達される階調デジタルデータの基準電流配線６５を流れる基準電流への影響が、階調デジタルデータ配線層６８Ｄと基準電流配線６５との間に挟まれた配線６６Ａによってシールドされる。したがって、１ビットＤＣＣ回路が基準電流に相当する電圧を保持する際のノイズによる基準電流の変動を低減できるため、１ビットＤＣＣ回路の電流出力、したがって、３ビットＤＣＣ回路の電流出力の精度の向上、および／または、ばらつきの抑制が、実施例２に比してより良く実現される。
【００４５】
なお、階調デジタルデータ配線６８の基準電流配線６５の下をくぐる部分には、最下層に形成された高ドープＮ型ｐｏｌｙ−Ｓｉ層から形成される配線層ではなく、他の導電層を形成して、それを利用してもよい。また、配線６６Ａは、必ずしも、グラウンド電位にある配線６６ａに電気的に接続される必要はなく、階調デジタルデータ配線層６８Ｄの階調デジタルデータが変動しても変動しない一定電圧が供給された配線層であればよい。さらに、本実施例は、図６に示す実施例１あるいは図８に示す実施例３に適用することもできる。
【実施例６】
【００４６】
図１１は、本発明の実施例６に係る半導体装置の単位エリアのレイアウト図である。図１１において、図１０の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置の単位エリアが図１０に示す実施例５に係る半導体装置の単位エリアと異なる点は、配線６６Ａが、基準電流配線６５の下で、基準電流配線６５と階調デジタルデータ配線層６８Ｄとが対向していない部分には形成されていないという点である。したがって、本実施例においては、実施例５の持つ効果を保ちつつ、基準電流配線６５が、配線６６Ａとの間で、実施例１〜４に比して余分な配線間容量を持つことを防止することができる。
【００４７】
さらに、図１２のように、記憶タイミング信号配線６４においても、階調デジタルデータ配線６８と同様に、基準電流配線６５の下をくぐる部分を、第一配線層ではなく、最下層に形成された高ドープＮ型ｐｏｌｙ−Ｓｉ層から成る記憶タイミング信号配線層６４Ｄによって構成し、基準電流配線６５と記憶タイミング信号配線層６４Ｄとの間およびその周辺に、配線６６ａとバイアコンタクト６６Ｃによって電気的に接続された配線６６Ａを配置してもよい。これによって、記憶タイミング信号配線層６４Ｄ中を伝達される記憶タイミング信号の基準電流配線６５を流れる基準電流への影響が、シールドされる。
【実施例７】
【００４８】
実施例１〜６に係る半導体装置は、基準電流に相当する電圧を保持し、保持した電圧に従って、電流を提供する機能を備えていたが、本実施例に係る半導体装置は、基準となる電圧を保持し、保持した電圧に従って、電圧を出力する機能を備えている。
【００４９】
図１３は、本発明の実施例７に係る半導体装置の回路図である。図１３に示すように、本実施例に係る半導体装置は、アナログ電圧を入力として、保持キャパシタにより電圧を保持し、保持した電圧をボルテージフォロワによって出力する機能ブロックをｎ個有している。例えば１番目の機能ブロックは、記憶タイミング信号ＭＳ１によって制御されるＮチャネルＦＥＴである記憶タイミングトランジスタＴｒ−ＳＷ１と、非反転入力端子が記憶タイミングトランジスタＴｒ−ＳＷ１のソースおよび保持キャパシタＣ１の一方の電極に接続されて、ボルテージフォロワを構成しているオペアンプＯＰＡ１と、オペアンプＯＰＡ１の出力端子にドレインを接続された、出力スイッチング信号ＳＯによって制御されるＮチャネルＦＥＴである出力スイッチングトランジスタＴｒ−Ｓ１とを有している。保持キャパシタＣ１の他方の電極は、接地電位に接続されており、記憶タイミングトランジスタＴｒ−ＳＷ１のドレインには、外部からアナログ電圧が入力される。２番目からｎ番目の機能ブロックも、同様の構成を有している。
【００５０】
図１４は、図１３の半導体装置の動作を説明するためのタイミングチャートである。１つのフレーム（図１４の記憶フレーム）において、出力スイッチング信号ＳＯはロウレベルである。このフレームが開始されると、まず、１番目の機能ブロックの記憶タイミングトランジスタＴｒ−ＳＷ１のゲートに供給されている記憶タイミング信号ＭＳ１がハイレベルになり、電圧データ配線８０には、１番目の機能ブロックに記憶させるべき階調アナログ電圧（電圧データ）が外部から供給される。記憶タイミングトランジスタＴｒ−ＳＷ１はオン状態となるから、その階調アナログ電圧が、保持キャパシタＣ１に保持される。階調アナログ電圧が保持キャパシタＣ１に保持されると、記憶タイミング信号ＭＳ１は、ロウレベルになる。次いで、２番目の機能ブロックの記憶タイミングトランジスタＴｒ−ＳＷ２のゲートに供給されている記憶タイミング信号ＭＳ２がハイレベルになり、また、電圧データ配線８０には、２番目の機能ブロックに記憶させるべき階調アナログ電圧が外部から供給される。そして、上述と同様の過程によって、保持キャパシタＣ２に、その階調アナログ電圧が保持される。以後、ｎ番目の機能ブロックの記憶タイミングトランジスタＴｒ−ＳＷｎのゲートに供給されている記憶タイミング信号ＭＳｎが ハイレベルになって、保持キャパシタＣｎに、ｎ番目の機能ブロックに記憶させるべき階調アナログ電圧が保持されるまで、上述の過程を順次繰り返す。以上によって、１つの記憶フレーム期間中に、１番目からｎ番目までの機能ブロックの保持キャパシタに、それぞれの機能ブロックに記憶すべき階調アナログ電圧が記憶される。そして、この期間においては、出力スイッチング信号ＳＯがロウレベルであるから、これらの機能ブロックの出力Ｏ１〜Ｏｎは零である。
【００５１】
次のフレーム（図１４の出力フレーム）においては、出力スイッチング信号ＳＯはハイレベルである。また、このフレーム期間中、記憶タイミング信号ＭＳ１〜ＭＳｎは全て、ロウレベルである。１番目からｎ番目までの機能ブロックの出力スイッチングトランジスタＴｒ−Ｓ１〜Ｔｒ−Ｓｎは全て、オン状態になるから、保持キャパシタＣ１〜Ｃｎに記憶されている階調アナログ電圧が、出力Ｏ１〜Ｏｎとなって出力される。その際、オペアンプＯＰＡ１〜ＯＰＡｎが、高入力インピーダンスで低出力インピーダンスのボルテージフォロワを構成しているので、出力Ｏ１〜Ｏｎは、負荷に影響されずに安定した階調アナログ電圧として、高速に出力する。
【００５２】
以上の動作を繰り返すことによって、図１３に示す半導体回路は、記憶フレームにおいて、その次の出力フレームにおいて出力すべき階調アナログ電圧を記憶し、出力フレームにおいて、その前の記憶フレームにおいて記憶した階調アナログ電圧を出力する。
【実施例８】
【００５３】
図１５は、本発明の実施例８に係る半導体装置の回路図である。図１５において、図１３の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施例に係る半導体装置が図１３に示す実施例７に係る半導体装置と異なる点は、各機能ブロックが、記憶タイミングトランジスタと保持キャパシタとが直列になった記憶部を２個並列に有しており、かつ、各保持キャパシタとオペアンプの非反転入力端子との間に出力スイッチングトランジスタを有しているということである。
【００５４】
図１６は、図１５の半導体装置の動作を説明するためのタイミングチャートである。奇数フレーム、偶数フレームにおいて、出力スイッチング信号ＳＯＡおよびＳＯＢは、それぞれ、ロウレベルおよびハイレベル、ハイレベルおよびロウレベルである。奇数フレームにおいては、記憶タイミングトランジスタＴｒ−ＳＷ１Ａ、Ｔｒ−ＳＷ２Ａ、…、Ｔｒ−ＳＷｎＡのゲートに供給される記憶タイミング信号ＭＳ１Ａ、ＭＳ２Ａ、…、ＭＳｎＡが、実施例７と同様に、順次ハイレベルとなり、保持キャパシタＣ１Ａ、Ｃ２Ａ、…、ＣｎＡに、階調デジタル電圧が記憶される。出力スイッチングトランジスタＴｒ−Ｓ１Ａ、Ｔｒ−Ｓ２Ａ、…、Ｔｒ−ＳｎＡはオフ状態にあるので、保持キャパシタＣ１Ａ、Ｃ２Ａ、…、ＣｎＡに記憶されている階調デジタル電圧は出力されない。一方、記憶タイミングトランジスタＴｒ−ＳＷ１Ｂ、Ｔｒ−ＳＷ２Ｂ、…、Ｔｒ−ＳＷｎＢのゲートに供給される記憶タイミング信号ＭＳ１Ｂ、ＭＳ２Ｂ、…、ＭＳｎＢは、このフレーム期間中、ロウレベルである。出力スイッチングトランジスタＴｒ−Ｓ１Ｂ、Ｔｒ−Ｓ２Ｂ、…、Ｔｒ−ＳｎＢはオン状態にあるので、前の偶数フレームにおいて保持キャパシタＣ１Ｂ、Ｃ２Ｂ、…、ＣｎＢに記憶された階調デジタル電圧が、出力Ｏ１、Ｏ２、…、Ｏｎとして出力される。偶数フレームにおいては、記憶タイミングトランジスタＴｒ−ＳＷｋＡとＴｒ−ＳＷｋＢ（ｋはｎ以下の正の整数）、保持キャパシタＣｋＡとＣｋＢ、出力スイッチングトランジスタＴｒ−ＳｋＡとＴｒ−ＳｋＢの働きが、奇数フレームのときと互いに反対になって、やはり、奇数フレームにおいて記憶された階調アナログ電圧の出力動作と、次の奇数フレームにおいて出力されるべき階調アナログ電圧の記憶動作とが行われる。
本実施例においては、全フレームにおいて、階調アナログ電圧の出力を行うことが可能である。
【００５５】
図１３、図１５に示す実施例７、８の半導体装置のレイアウトに、図６〜図１２に示す実施例１〜６の半導体装置のレイアウトを適用することによって、その出力電圧の精度の向上、および／または、ばらつきの抑制を実現することができる。
上述の実施例１〜８を組み合わせることによって、より高精度で、よりばらつきの小さな出力を有する半導体装置を実現することが可能になる。また、これらの半導体装置は、シリコン基板上にバルクのトランジスタを形成して構成することもできる。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る半導体装置を駆動用装置として用いた表示装置のブロック図。
【図２】図１の画素部の１つの画素の回路図。
【図３】図１のデジタル−電流変換回路のブロック図。
【図４】図１のデジタル−電流変換回路の動作を説明するためのタイミングチャート。
【図５】図１のデジタル−電流変換回路の従来法に基づくレイアウト図。
【図６】本発明の実施例１に係る半導体装置の単位エリアのレイアウト図。
【図７】本発明の実施例２に係る半導体装置の単位エリアのレイアウト図。
【図８】本発明の実施例３に係る半導体装置の単位エリアのレイアウト図。
【図９】本発明の実施例４に係る半導体装置の単位エリアのレイアウト図。
【図１０】本発明の実施例５に係る半導体装置の単位エリアのレイアウト図。
【図１１】本発明の実施例６に係る半導体装置の単位エリアのレイアウト図。
【図１２】本発明の実施例６に係る他の半導体装置の単位エリアのレイアウト図。
【図１３】本発明の実施例７に係る半導体装置の回路図。
【図１４】図１３の半導体装置の動作を説明するためのタイミングチャート。
【図１５】本発明の実施例８に係る半導体装置の回路図。
【図１６】図１５の半導体装置の動作を説明するためのタイミングチャート。
【図１７】従来の電流プログラム型データラインドライバを構成する半導体装置の回路ブロックの回路図。
【図１８】図１７の回路ブロックの動作を説明するためのタイミングチャート。
【図１９】図１７の回路ブロックの従来法に基づくレイアウト図。
【符号の説明】
【００５７】
１１  データ格納用走査回路
１２  諧調デジタルデータレジスタ
１３  諧調デジタルデータラッチ回路
１４  電流記憶コントロール走査回路
１５  デジタル−電流変換回路
１６  基準電流生成回路
１７  １−ｔｏ−２データラインセレクタ
１８  表示部
２１  データライン
２２  走査ライン
３１  ＯＬＥＤ素子
５１  ＤＣＣ回路ブロック
５２  （ｘ＋１）ビットＤＣＣ回路対
５２Ａ  （ｘ＋１）ビットＤＣＣ回路（Ａ）
５２Ｂ  （ｘ＋１）ビットＤＣＣ回路（Ｂ）
５３  １ビットＤＣＣ回路
５５  セル切換部
６０  単位エリア
６３、８３  １ビットＤＣＣ回路領域
６４  記憶タイミング信号配線
６４Ａ、６４Ｂ、６４Ｄ  記憶タイミング信号配線層
６４Ｃ、６６Ｃ、６７Ｃ、６８Ｃ  バイアコンタクト
６５、８５  基準電流配線
６６、８６  ＧＮＤ配線
６６ａ、６６ｂ、６６Ａ  配線
６７、６８  諧調デジタルデータ配線
６７Ａ、６７Ｂ、６８Ａ、６８Ｂ、６８Ｄ  諧調デジタルデータ配線層
６９  １ビット電流出力配線
８０  電圧データ配線
【図１】
2005099098.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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