(57)【要約】【課題】  半導体基板中を移動するキャリアのモビリティ−の向上を図る。【解決手段】  ゲート絶縁膜に金属酸化物等を用いた電界効果トランジスタにおいて、ゲート絶縁膜が、半導体基板上に形成された第一の絶縁膜と、第一の絶縁膜上に形成された第二の絶縁膜と、第二の絶縁膜上に形成された第三の絶縁膜とを含む少なくとも三層の積層であり、第一の絶縁膜は酸化シリコンまたは窒化シリコンまたは酸化窒化シリコンよりなり、第二乃至第三の絶縁膜は金属を含み、第二の絶縁膜の誘電率が、第一の絶縁膜の誘電率と第三の絶縁膜の誘電率との積の平方根よりも高い半導体装置である。キャリアがゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面に在る電荷から受ける散乱を低減させ、キャリアのモビリティ−の向上をはかり、高速動作の半導体装置を提供する。【選択図】図４
2005085822.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に配置されたソース領域及びドレイン領域と、
前記半導体基板表面に配置され、前記ソース領域と前記ドレイン領域に挟まれたチャネル領域と、
前記半導体基板表面の前記チャネル上に配置された、第一の絶縁膜、前記第一の絶縁膜上の金属を含む第二の絶縁膜、該第二の絶縁膜上の金属を含む第三の絶縁膜を少なくとも含む積層構造からなるゲート絶縁膜と、
前記第三の絶縁膜上に配置されたゲート電極
とを備え、前記第二の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率と前記第三の絶縁膜の誘電率との積の平方根よりも高いことを特徴とする半導体装置。
【請求項２】
前記第二の絶縁膜の誘電率が、前記第三の絶縁膜の誘電率よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二の絶縁膜の厚さと、前記第三の絶縁膜の厚さとがそれぞれ１.２ｎｍよりも厚いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第二の絶縁膜の厚さを前記第二の絶縁膜の誘電率で割った値が、前記第三の絶縁膜の厚さを前記第三の絶縁膜の誘電率で割った値よりも小さいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板表面に配置されたソース領域及びドレイン領域と、
前記半導体基板表面に配置され、前記ソース領域と前記ドレイン領域に挟まれたチャネル領域と、
前記半導体基板表面の前記チャネル上に配置された、金属を含む第一の絶縁膜、該第一の絶縁膜上の金属を含む第二の絶縁膜を少なくとも含む積層構造からなるゲート絶縁膜と、
前記第二の絶縁膜上に配置されたゲート電極
とを備え、前記第一の絶縁膜の誘電率が、前記半導体基板の誘電率と前記第二の絶縁膜の誘電率との積の平方根よりも高いことを特徴とする半導体装置。
【請求項６】
前記第一の絶縁膜の誘電率が前記第二の絶縁膜の誘電率よりも高いことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第一の絶縁膜の厚さと、前記第二の絶縁膜の厚さとがそれぞれ１．２ｎｍよりも厚いことを特徴とする請求項５又は請求項６に記載の半導体装置。
【請求項８】
前記第一の絶縁膜の厚さを前記第一の絶縁膜の誘電率で割った値が、前記第二の絶縁膜の厚さを前記第二の絶縁膜の誘電率で割った値よりも小さいことを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
前記第一の絶縁膜は、酸化シリコン、窒化シリコン若しくは酸化窒化シリコンのいずれかからなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関する。
【背景技術】
【０００２】
従来の電界効果トランジスタにおいては素子の動作速度を速めることを目的として、ゲート電極は抵抗を減らす為に高融点金属で形成されており、ゲート絶縁膜は電流駆動力を増す為に金属酸化物等の高誘電率材料で形成されている。ゲート絶縁膜が金属酸化物等の材料で形成されていると、チャネル中で電流を運ぶキャリアのモビリティ−が、ゲート絶縁膜が酸化シリコンで形成されている場合に比べて、低くなることが知られている。このことは素子の電流駆動能力を低下させる為に素子の動作速度を低めてしまい、素子の高速動作化の障害となっていた。そして、この問題はゲート絶縁膜に金属を含む材料を用いた場合に殊に著しい（例えば、特許文献１）。
【特許文献１】特開２００３−８０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ゲート絶縁膜が金属酸化物等の材料で形成されている素子におけるモビリティ−の低下の原因は、ゲート絶縁膜と半導体基板との界面やゲート絶縁膜中に存在する電荷の量が、ゲート絶縁膜が酸化シリコンで形成されている場合に比べて大きく、その結果としてチャネル中を移動するキャリアの受ける散乱が大きい為と解釈されている。金属酸化物等の材料で形成されているゲート絶縁膜と半導体基板との間にシリコン酸化膜等を設ける構造も検討されている。このような構造においては、半導体基板と直接に接している絶縁膜はシリコン酸化膜等であるので、ゲート絶縁膜と半導体基板との界面に存在する電荷は少ない。しかし素子構造上、シリコン酸化膜と金属酸化物よりなる絶縁膜との界面が在るので、この界面にも電荷が存在してしまう。また、金属酸化物等の絶縁膜中に存在する電荷も問題となる。それ故、絶縁膜中に存在する電荷からキャリアが受ける散乱を減らすことはできていない。この様な理由に依り、ゲート絶縁膜に金属酸化物等の高誘電率材料を用いた素子においては、チャネル中で電流を運ぶキャリアの移動度が、ゲート絶縁膜に酸化シリコンを用いた素子に比べて低くなっていた。それ故、殊にゲート絶縁膜に金属を含む材料を用いた場合に高速動作の大きな妨げとなっていた。また、酸化シリコンは誘電率があまり高くないので、金属酸化物等を用いて形成された絶縁膜と半導体基板との間に酸化シリコン層を設けることは、ゲート絶縁膜の厚さを大幅に厚くすることに相当する。このことはチャネル領域とゲート電極との容量結合を弱めることになるので、チャネル領域の電位に対するゲート電極の制御性を弱め、その結果として短チャネル効果に対する耐性が低下し、素子の微細化の妨げとなっていた。この様な現象が、素子の高速動作を実現することの障害となっていた。
【０００４】
本発明は、上記問題点を解決するために成されたもので、その目的はチャネル中で電流を運ぶキャリアの受ける散乱を減らすと共に、チャネル領域の電位に対するゲート電極の制御性を高め、十分な高速動作の可能な微細半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第1の特徴は、半導体基板と、半導体基板表面に配置されたソース領域及びドレイン領域と、半導体基板表面に配置され、ソース領域とドレイン領域に挟まれたチャネル領域と、半導体基板表面のチャネル上に配置された、第一の絶縁膜、第一の絶縁膜上の金属を含む第二の絶縁膜、第二の絶縁膜上の金属を含む第三の絶縁膜を少なくとも含む積層構造からなるゲート絶縁膜と、第三の絶縁膜上に配置されたゲート電極とを備え、第二の絶縁膜の誘電率が、第一の絶縁膜の誘電率と第三の絶縁膜の誘電率との積の平方根よりも高い半導体装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、半導体基板と、半導体基板表面に配置されたソース領域及びドレイン領域と、半導体基板表面に配置され、ソース領域とドレイン領域に挟まれたチャネル領域と、半導体基板表面のチャネル上に配置された、金属を含む第一の絶縁膜、第一の絶縁膜上の金属を含む第二の絶縁膜を少なくとも含む積層構造からなるゲート絶縁膜と、第二の絶縁膜上に配置されたゲート電極とを備え、第一の絶縁膜の誘電率が、半導体基板の誘電率と第二の絶縁膜の誘電率との積の平方根よりも高い半導体装置であることを要旨とする。
【発明の効果】
【０００７】
本発明の実施の形態に係る半導体装置によれば、半導体基板中を移動するキャリアが、ゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面に在る電荷から受ける散乱が抑制される。その結果としてチャネル中のキャリアのモビリティ−が向上する。更にチャネル領域の電位に対するゲート電極の十分に高い制御性が得られる。これらの結果として高速動作の可能な高性能の微細半導体装置が実現される。
【発明を実施するための最良の形態】
【０００８】
本実施の形態は、ゲート絶縁膜が少なくとも三層の積層であり、最も半導体基板に近い層は酸化シリコン乃至窒化シリコン乃至酸化窒化シリコンよりなり、二番目に半導体基板に近い層と三番目に半導体基板に近い層とは金属を含み、二番目に半導体基板に近い層の誘電率は、最も半導体基板に近い層の誘電率と三番目に半導体基板に近い層の誘電率との積の平方根よりも高いことを特徴とする電界効果トランジスタを提供する。
【０００９】
また、本実施の形態は、ゲート絶縁膜が少なくとも二層の積層であり、最も半導体基板に近い層と二番目に半導体基板に近い層とは金属を含み、最も半導体基板に近い層の誘電率は、半導体基板の誘電率と二番目に半導体基板に近い層の誘電率との積の平方根よりも高いことを特徴とする電界効果トランジスタを提供する。
【００１０】
次に、図面を参照して、本発明の実施例を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施例は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【実施例１】
【００１１】
本実施例の電界効果トランジスタにおいては、ゲート絶縁膜が異なる誘電率を持つ複数の層の積層であり、それらの誘電率を上述の通りに設定してあるので、各層中乃至層の界面にある電荷からキャリアの受ける散乱を抑制することができる。このことを以下に説明する。図１に示す様な積層の絶縁膜を考える。図１には、半導体基板２０に対して、第一の絶縁膜２１、第二の絶縁膜２２、更に第三の絶縁膜２３、第四の絶縁膜２４、第五の絶縁膜２５…が順次積層形成された構造が示されている。最も下は半導体とし、その誘電率はεSiとする。また、最も下の層の厚さは無限大とし、図示した面と反対の面の影響は考えない。そして半導体の上には絶縁膜が積層されており、下からj番目の絶縁膜は誘電率εj、厚さＴj(j＝１,２,…)とする。この積層絶縁膜のｎ−１番目の層とｎ番目の層との界面に大きさＱの点電荷が一つある場合の半導体中の電位を考える。なお、このＱ以外には絶縁膜中にも半導体中にも電荷は存在しないとする。また、界面は全て平行な平面とし、界面に平行な方向はこの点電荷以外は一様とする。
【００１２】
界面に平行な方向はフーリエ変換すると半導体中の電位は厳密に求まり、次で与えられる。
【数１】
2005085822.tif 000003
ここにｋはフーリエ変換の波数であり、又便宜上、εSiに対応する半導体の誘電率を（１）式中ではε0と記した。そしてＡ、Ｂは次で与えられる。
【数２】
2005085822.tif 000004
但し、Ｎは積層されている絶縁膜層の総数−１であり、各Ｅi、Ｆi(i＝０,１,…,Ｎ)は次で与えられる。
【数３】
2005085822.tif 000005
これらを(１)式に代入して１/Ａを展開すると、半導体中の電位のフーリエ変換はexp(−ｋＴj)(ｊ＝１,２,…)のベキ級数となる。上に記した様にｋはフーリエ変換の波数であり、実際にキャリアの散乱を考える場合には反転層中のキャリアを２次元のガスと考えた場合のフェルミ波数に於ける寄与が極めて大きい。ここで各Ｅi、Ｆi(ｉ＝０,１,…,Ｎ)の定義より考えると、それらの絶対値は１以下である事が判る。そしてexp(−ｋＴj)(ｊ＝１,２,…)は一般に小さいことに注意してベキ級数の内で最も主要な項を抽出する。それには(１)式の右辺のＡ、Ｂとにおいて最も主要な項のみを考えればよく、それはＡ、Ｂの表式より考えると、Ａ＝Ｂ＝１と置くことに相当する。この様にして最も主要な項を抽出してそれをフーリエ逆変換すると、半導体中の電位は、全空間が誘電率εSiの物質で満たされていて、かつＱの在る位置に大きさが
(２εSi/(εSi＋ε1))×(２ε1/(ε1＋ε2))×…×(２εn-1/(εn-1＋εn))×Ｑ                                                              (６)
の点電荷が在る場合の電位と同じになる。なお、ここでは点電荷Ｑはこの積層絶縁膜のｎ−１番目の層とｎ番目の層との界面に在るとしたが、Ｑがｎ番目の層の内に在るとしても同様で、半導体中の電位は、全空間が誘電率εSiの物質で満たされていて、且つＱの在る位置に大きさが(６)式で表される点電荷が在る場合の電位と同じになる。このことは図１においてεn-1とεnとが等しいとすると点電荷Ｑはｎ−１番目の層の内に在るのと同じになることと、その場合には(６)式の積に現れる最後の項(２εn-1/(εn-1＋εn))は１となるので積の値は(６)式においてｎをｎ−１とした場合に等しくなることとから判る。ここで、半導体中を移動するキャリアのモビリティ−は散乱確率に反比例し、ゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面の電荷に依る散乱確率はそれらの電荷が半導体中に作る電位の２乗に比例するので、(６)式の値が小さい程、キャリアのモビリティ−は高くなる。
【００１３】
ここで図２に示す様な少なくとも三層のゲート絶縁膜を考える。最も半導体基板に近い絶縁膜は酸化シリコン乃至窒化シリコン乃至酸化窒化シリコンを想定しており、半導体基板側から数えて３番目の絶縁膜は金属酸化物等の高誘電率材料よりなる絶縁膜を想定している。先ず、半導体基板側から数えて３番目の絶縁膜中に在る電荷Ｑ１と、半導体基板側から数えて２番目の絶縁膜と３番目の絶縁膜との界面に在る電荷Ｑ２とが半導体中に作る電位を考える。これらは(６)式乃至その後に記したことを参照すると、
(２εSi/(εSi＋ε1))×(２ε1/(ε1＋ε2))×(２ε2/(ε2＋ε3))        （７）
に比例する。図２に示す構造において半導体基板側から数えて２番目の絶縁膜の誘電率を調節して(７)式の値を小さくすることを考える。上に記した様にゲート絶縁膜中の電荷の作る電位が小さい程、半導体基板中を移動するキャリアのモビリティ−は大きくなるので、このことはモビリティ−の向上に繋がる。(７)式のε2に対する依存性を考えると、(７)式はε2＝(ε1×ε3)1/2の場合に最も大きくなり、ε2がそれより高くなった場合も低くなった場合も(７)式は単調に小さくなることが判る。それ故、半導体基板側から数えて２番目の絶縁膜の誘電率は、最も半導体基板に近い絶縁膜の誘電率と、半導体基板側から数えて３番目の絶縁膜の誘電率との積の平方根に等しい場合が最も好ましくなく、それよりも高い乃至低い場合が好ましいことが判る。ここで、半導体基板側から数えて２番目の絶縁膜の誘電率をあまり低く設定すると、それはチャネル領域とゲート電極との容量結合を弱めることになるので、チャネル領域の電位に対するゲート電極の制御性を弱め、短チャネル効果の増大等の結果を引き起こし、また素子の電流駆動能力を減少させるので、好ましくない。それ故、半導体基板側から数えて２番目の絶縁膜の誘電率は、最も半導体基板に近い絶縁膜の誘電率と、半導体基板側から数えて３番目の絶縁膜の誘電率との積の平方根よりも高い値に設定することが好ましい。次に、半導体基板側から数えて２番目の絶縁膜中に在る電荷Ｑ３と、半導体基板に最も近い絶縁膜と半導体基板側から数えて２番目の絶縁膜との界面に在る電荷Ｑ４とが半導体中に作る電位を考える。これらは(６)乃至その後に記したことを参照すると、
(２εSi/(εSi＋ε1))×(２ε1/(ε1＋ε2))                        (８)
に比例する。半導体基板側から数えて２番目の絶縁膜の誘電率を調節して(８)式の値を小さくすることを考える。上に記した様に、ゲート絶縁膜中の電荷の作る電位が小さい程、半導体基板中を移動するキャリアのモビリティ−は大きくなるので、このことはモビリティ−の向上に繋がる。(８)式はε2の増大に伴って単調に小さくなる。それ故、半導体基板側から数えて２番目の絶縁膜の誘電率は、高ければ高い程、好ましいことが判る。このことと上に記した(７)式に関する議論とを考えると、半導体基板側から数えて２番目の絶縁膜の誘電率は、最も半導体基板に近い絶縁膜の誘電率と、半導体基板側から数えて３番目の絶縁膜の誘電率との積の平方根よりも高い値に設定することが好ましいことが判る。ここで図１２５に示した様な比較例のゲート絶縁膜の場合を考える。この場合にはゲート絶縁膜は金属酸化物と酸化シリコンとの２層の積層であるので、(７)式乃至(８)式においてε2＝ε3とした場合と考えることができる。(７)式の少し上に記した様に最も半導体基板に近い絶縁膜は酸化シリコン乃至窒化シリコン乃至酸化窒化シリコンを想定しており、半導体基板側から数えて３番目の絶縁膜は金属酸化物を想定しているので、ε1＜ε3と仮定してよい。従ってε2＝ε3の場合にはε2＞(ε1×ε3)1/2が成り立つ。上に記した様に、(２)式はε2＝(ε1×ε3)1/2の場合に最も大きくなり、ε2がそれよりも高くなると(７)式は単調に減少するので、図２に示す様な少なくとも三層のゲート絶縁膜においてε2＞ε3と設定すると、Ｑ１乃至Ｑ２が半導体基板中に作る電位は、図１２５に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。さらに(８)式の値はε2の増大と共に単調に減少するので、図２に示す様な少なくとも三層のゲート絶縁膜においてε2＞ε3と設定すると、Ｑ３乃至Ｑ４が半導体基板中に作る電位も、図１２５に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。それ故、図２に示す様な少なくとも三層のゲート絶縁膜においてε2＞ε3と設定すると、最も半導体基板に近い絶縁膜であるところの酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン中乃至その絶縁膜と半導体基板との界面以外の電荷が半導体基板中に作る電位は、図１２５に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。そして最も半導体基板に近い絶縁膜であるところの酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン中乃至その絶縁膜と半導体基板との界面の電荷は極めて少ない。従って、図２に示す様な三層のゲート絶縁膜構造においてε2＞ε3と設定すると、図１２５に示す様な比較例のゲート絶縁膜の場合と比較して、半導体基板中を移動するキャリアのモビリティ−は大きくなることが判る。また、この構造においてε2は極めて高く設定されているので、この様な絶縁膜層を設けたことに依る、チャネル領域の電位に対するゲート電極の制御性の低下は極めて小さく抑えられる。その結果として、短チャネル効果は十分に抑制され且つ高い電流駆動能力が実現される。なお、図２においては半導体基板側から数えて２番目乃至３番目の絶縁膜をほぼ等しい厚さに描いてあるが、このことは今の説明においては本質ではない。
【００１４】
次に図３に示す様な少なくとも二層のゲート絶縁膜を考える。半導体基板側から数えて２番目の絶縁膜は金属酸化物等の高誘電率材料よりなる絶縁膜を想定している。この構造において最も半導体基板に近い絶縁膜を酸化シリコン乃至窒化シリコン乃至酸化窒化シリコンとすると図１２５に示す比較例の半導体装置のゲート絶縁膜となる。先ず、半導体基板側から数えて２番目の絶縁膜中に在る電荷Ｑ５と、半導体基板側から数えて２番目の絶縁膜と最も半導体基板に近い絶縁膜との界面に在る電荷Ｑ６とが半導体中に作る電位を考える。これらは(６)乃至その後に記したことを参照すると、
(２εSi/(εSi＋ε1))×(２ε1/(ε1＋ε2))                        (９)
に比例する。図３に示す構造において最も半導体基板に近い絶縁膜の誘電率を調節して(９)式の値を小さくすることを考える。上に記した様にゲート絶縁膜中の電荷の作る電位が小さい程、半導体基板中を移動するキャリアのモビリティ−は大きくなるので、このことはモビリティ−の向上に繋がる。(９)式のε1に対する依存性を考えると、(９)式はε1＝(εSi×ε2)1/2の場合に最も大きくなり、ε1がそれより高くなった場合も低くなった場合も(９)式は単調に小さくなることが判る。それ故、最も半導体基板に近い絶縁膜の誘電率は、半導体基板の誘電率と、半導体基板側から数えて２番目の絶縁膜の誘電率との積の平方根に等しい場合が最も好ましくなく、それよりも高い乃至低い場合が好ましいことが判る。ここで、最も半導体基板に近い絶縁膜の誘電率をあまり低く設定すると、それはチャネル領域とゲート電極との容量結合を弱めることになるので、チャネル領域の電位に対するゲート電極の制御性を弱め、短チャネル効果の増大等の結果を引き起こし、また素子の電流駆動能力を減少させるので、好ましくない。それ故、最も半導体基板に近い絶縁膜の誘電率は、半導体基板の誘電率と、半導体基板側から数えて２番目の絶縁膜の誘電率との積の平方根よりも高い値に設定することが好ましい。次に、最も半導体基板に近い絶縁膜中に在る電荷Ｑ７と、半導体基板に最も近い絶縁膜と半導体基板との界面に在る電荷Ｑ８とが半導体中に作る電位を考える。これらは(６)式乃至その後に記したことを参照すると、
(２εSi/(εSi＋ε1))                                          (１０)
に比例する。最も半導体基板に近い絶縁膜の誘電率を調節して(１０)式の値を小さくすることを考える。上に記した様にゲート絶縁膜中の電荷の作る電位が小さい程、半導体基板中を移動するキャリアのモビリティ−は大きくなるので、このことはモビリティ−の向上に繋がる。(１０)式はε1の増大に伴って単調に小さくなる。それ故、最も半導体基板に近い絶縁膜の誘電率は、高ければ高い程、好ましいことが判る。このことと上に記した(９)式に関する議論とを考えると、最も半導体基板に近い絶縁膜の誘電率は、半導体基板の誘電率と、半導体基板側から数えて２番目の絶縁膜の誘電率との積の平方根よりも高い値に設定することが好ましいことが判る。ここで図１２４に示した様な比較例のゲート絶縁膜の場合を考える。この場合にはゲート絶縁膜は金属酸化物の単層であるので、(９)式乃至(１０)式においてε1＝ε2とした場合と考えることができる。(９)式の少し上に記した様に半導体基板側から数えて２番目の絶縁膜は金属酸化物等を想定しているので、ε2は半導体基板を形成するシリコンの誘電率と同程度乃至はそれよりも高いと仮定してよい。従ってε1＝ε2とした場合にはε1＞(εSi×ε2)1/2が成り立つと考えられる。上に記した様に(９)式はε1＝(εSi×ε2)1/2の場合に最も大きくなり、ε1がそれよりも高くなると(９)式は単調に減少するので、図３に示す様な少なくとも二層のゲート絶縁膜においてε1＞ε2と設定した場合にはＱ５乃至Ｑ６が半導体基板中に作る電位は、図１２４に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。さらに(１０)式の値はε1の増大と共に単調に減少するので、図３に示す様な少なくとも二層のゲート絶縁膜においてε1＞ε2と設定した場合にはＱ７乃至Ｑ８が半導体基板中に作る電位も、図１２４に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。それ故、図１に示す様な少なくとも二層のゲート絶縁膜においてε1＞ε2と設定すると、ゲート絶縁膜乃至ゲート絶縁膜と半導体基板との界面の電荷が半導体基板中に作る電位は、図１２４に示す様な比較例のゲート絶縁膜の場合より小さくなることが判る。従って、図３に示す様な二層のゲート絶縁膜構造においてε1＞ε2と設定すると、図１２４に示す様な比較例のゲート絶縁膜の場合と比較して、半導体基板中を移動するキャリアのモビリティ−は大きくなることが判る。また、この場合にはε1は酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン等の誘電率と比較すると極めて高いので、この様な絶縁膜層を設けることに依る、チャネル領域の電位に対するゲート電極の制御性の低下は極めて小さく抑えられる。殊に図１２５に示す様な、金属酸化物等よりなる絶縁膜と半導体基板との間に酸化シリコン乃至窒化シリコン乃至酸化窒化シリコンよりなる絶縁膜を設けた場合と比較すると、チャネル領域の電位に対するゲート電極の制御性の低下は極めて小さく抑えられる。その結果として、短チャネル効果は十分に抑制され且つ高い電流駆動能力が実現される。なお、図３においては、最も半導体基板に近い絶縁膜と半導体基板側から数えて２番目の絶縁膜とをほぼ等しい厚さに描いてあるが、このことは今の説明においては本質ではない。
【００１５】
なお、この議論において(６)式乃至(１０)式の何れの式も、各絶縁膜の誘電率相互の比のみに依存している。従って図２乃至図３に示す様な積層ゲート絶縁膜においてεSiとε1との比、乃至ε1とε2との比、乃至ε2とε3との比、つまり隣り合う絶縁膜層の誘電率の比が大きい程、本実施の形態の効果は著しい。それ故、上述した様な誘電率を高く設定したい絶縁膜は金属酸化物乃至そのシリケート、乃至はそれらの窒化物等の高誘電率材料で形成することが好ましい。
【００１６】
この様にして、本実施例の電界効果トランジスタにおいては、ゲート絶縁膜に金属酸化物等の高誘電率材料を用いることに依り、チャネル領域の電位に対するゲート電極の制御性を高めて短チャネル効果を抑制した素子において、ゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面に在る電荷に依る散乱を抑制することで、半導体基板中を移動するキャリアのモビリティ−を高め、高速動作を可能とする。従って高速動作の可能な高性能の微細な素子が提供される。
【００１７】
図４は本実施例の電界効果トランジスタの断面図である。本実施例ではｎチャネル電界効果トランジスタを例に取って示す。不純物の導電型を逆にすればｐャネル電界効果トランジスタの場合にもまったく同様であり、また光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を注入する等の方法を用いれば相補型電界効果トランジスタの場合も全く同様の効果が得られる。
【００１８】
この電界効果トランジスタは、ゲート絶縁膜が三層の積層構造であり、最も半導体基板１に近い層は酸化シリコン膜１０乃至窒化シリコン乃至酸化窒化シリコンで形成され、半導体基板１側から数えて２番目乃至３番目の層は金属酸化物により形成されたゲート絶縁膜１１,５であり、そして半導体基板１側から数えて２番目の層であるゲート絶縁膜１１の誘電率は３番目の層であるゲート絶縁膜５の誘電率よりも高いことに特徴が有る。この電界効果トランジスタは、図１２５に示した比較例の電界効果トランジスタにおいて２層の積層となっていたゲート絶縁膜の、酸化シリコン膜１０乃至窒化シリコン乃至酸化窒化シリコンよりなる絶縁膜と金属酸化物等よりなる絶縁膜との間に更に誘電率の高い層を設けた積層膜をゲート絶縁膜に用いた構造になっている。この様にするとゲート絶縁膜は図２の積層膜と同様の構造を持つので、図２を用いて説明した理由に依り、半導体基板中を移動するキャリアがゲート絶縁膜中の電荷から受ける散乱が抑制されてキャリアの移動度が増す。それ故、図１２４乃至図１２５に示した比較例の構造の半導体装置に比べて高い電流駆動能力が得られる。その結果として、金属酸化物等の高誘電率材料をゲート絶縁膜に用いて、チャネル領域の電位に対するゲート電極の制御性を上げると共に高い移動度を実現し、十分な高速動作の可能な、高性能な微細半導体装置が実現される。
【００１９】
またこの電界効果トランジスタは、ｐ型シリコン基板１上にトレンチ素子分離法に依り素子分離領域２が形成されている。ｐ型シリコン基板１内には、ｐウエル領域３が形成され、ｐウエル領域３中には、ｎチャネル領域４が形成されている。ｎチャネル領域４上には酸化シリコン膜１０乃至窒化シリコン乃至酸化窒化シリコン等よりなる絶縁膜と金属酸化物等よりなるゲート絶縁膜５とゲート絶縁膜５よりも誘電率が高いところの金属酸化物等よりなるゲート絶縁膜１１との積層構造のゲート絶縁膜１２が形成され、積層構造のゲート絶縁膜１２上には、ゲート電極６が形成されている。７はソース・ドレイン領域、８は配線、９は層間絶縁膜である。
【００２０】
次にこの電界効果トランジスタの製造方法について以下に説明する。
【００２１】
先ず図５に示すように、例えばｐ型シリコン半導体基板１に例えばトレンチ素子分離法に依り素子分離領域２を形成する。続いてｐウエル形成領域に例えばＢイオンを１００ｋeＶ、２．０×１０13ｃｍ-2で注入し、その後に例えば１０５０℃、３０秒の熱工程に依りｐウエル領域３を形成する。
【００２２】
次に図６に示すように、ｐウエル領域３中に、所望のしきい値電圧を得る為に例えばＢイオンを３０ｋeＶ、１．０×１０13ｃｍ-2で注入し、ｎチャネル領域４の表面の濃度を調節する。
【００２３】
次に図７に示すように、例えば昇温状態の酸素気体に曝す等の方法を用いることに依り、例えば厚さ１ｎｍの酸化シリコン膜１０を形成する。
【００２４】
次に図８に示すように、例えばスパッタ法等の方法を用いることに依り、例えば厚さ３ｎｍのＴｉＯ２膜からなるゲート絶縁膜１１を形成する。
【００２５】
次に図９に示すように、例えばスパッタ法等の方法を用いることに依り、例えば厚さ５ｎｍのＨｆＯ２膜からなるゲート絶縁膜５を形成する。
【００２６】
次に図１０に示すように、ＨｆＯ２膜５の上に例えばＣＶＤ法に依り例えば厚さ１００ｎｍの例えばタングステン等の高融点金属膜を堆積し、例えばＲＩＥ法等の異方性エッチングを施すことに依り高融点金属膜を加工してゲート電極６を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施すことに依りＨｆＯ２膜からなるゲート絶縁膜５、ＴｉＯ２膜からなるゲート絶縁膜１１、酸化シリコン膜１０よりなる積層構造のゲート絶縁膜１２を加工する。
【００２７】
次に図１１に示すように、例えばＡｓイオンを５０ｋｅＶ、５．０×１０15ｃｍ-2で注入する。そして熱工程に依りソース・ドレイン領域７を形成する。
【００２８】
次に図１２に示すように、層間絶縁膜９として例えばＣＶＤ法で酸化シリコン膜を例えば５００ｎｍ堆積し、ソース・ドレイン領域７およびゲート電極６上に配線孔１３を例えばＲＩＥ法にて開孔する。
【００２９】
次に、例えばスパッタ法等に依り、前記シリコン半導体基板１全面に例えばＳｉを１％含有する例えば厚さ３００ｎｍのＡｌ膜を形成する。そして前記Ａｌ膜に例えばＲＩＥ法等の異方性エッチングを施すことに依り、配線８を形成して図４に示す本実施の形態の電界効果トランジスタを形成する。
【００３０】
本実施例においてはｎ型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすればｐ型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を導入すれば相補型電界効果トランジスタに対しても同様である。また、それらを一部として含む半導体装置にも用いることができる。
【００３１】
また、電界効果トランジスタの他に、バイポーラー型トランジスタや単一電子トランジスタ等の他の能動素子、乃至は抵抗体やダイオードやインダクタやキャパシタ等の受動素子、乃至は例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として電界効果トランジスタを形成する場合にも用いることができる。光電子集積回路（ＯＥＩＣ）やマイクロ・エレクトロ・メカニカル・システム（ＭＥＭＳ）の一部として電界効果トランジスタを形成する場合もまた同様である。また、シリコン・オン・インスレ−タ（ＳＯＩ）構造の素子にも同様に用いられる。さらにＦＩＮ型乃至柱状構造の素子等にも同様に用いられる。
【００３２】
また、本実施例では、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、乃至はｐ型半導体層を形成する為の不純物として他のIII族不純物を用いてもよい。また、III族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００３３】
また、本実施例では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積する乃至は成長させる等の方法を用いてもよい。
【００３４】
また、本実施例では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造乃至ライトリー・ドープト・ドレイン（ＬＤＤ）構造やグレイデッド・ドープト・ドレイン（ＧＤＤ）構造等の構造の素子を構築したとしてもよい。またハロー構造乃至ポケット構造やエレベート構造等の素子を用いてもよい。
【００３５】
また、本実施例では、ソース・ドレイン領域の形成をゲート電極乃至ゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極乃至ゲート絶縁膜の材質によっては熱工程を施すことが好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入をゲート電極乃至ゲート絶縁膜の加工に先立って行うことが好ましい。
【００３６】
また、本実施例では、配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料はシリコン（Ｓｉ）を含有するアルミニウム（Ａｌ）であることに必然性は無く、例えば銅（Ｃｕ）等の他の金属を用いてもよい。殊にＣｕは抵抗率が低いので好ましい。
【００３７】
また、本実施例では、ゲート電極は高融点金属を用いたが、多結晶シリコンや単結晶シリコンや非晶質シリコン等の半導体、乃至は必ずしも高融点とは限らない金属、金属を含む化合物等、乃至はそれらの積層等で形成してもよい。金属乃至金属を含む化合物でゲート電極を形成するとゲート抵抗が抑制されるので素子の高速動作が得られ、好ましい。
【００３８】
また、本実施例では、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積乃至は成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合にはゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。
【００３９】
また、本実施例では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設けることは必須である。
【００４０】
また、本実施例ではゲート側壁には言及していないが、ゲート電極に側壁を設けてもよい。殊に高誘電率材料でゲート側壁を設けると、ゲート電極下端角近傍のゲート絶縁膜中の電場が緩和され、ゲート絶縁膜の信頼性が向上すると言う利点が得られるので好ましい。
【００４１】
また、本実施例では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
【００４２】
また、本実施例では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、このことは本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減することができると言う他の利点も得られる。
【００４３】
また、本実施例では、ゲート絶縁膜を形成する絶縁膜の内で、最も半導体に近い絶縁膜として昇温状態の酸素気体に曝すことで形成した酸化シリコン膜を用いたが、この絶縁膜は例えば窒化シリコン乃至酸化窒化シリコンでもよい。但し、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ないことが望ましいので、このことに鑑みると酸化シリコンを用いることが好ましい。一方で、ゲート電極に半導体を用いた場合において不純物がチャネル領域に拡散することを防ぐと言う観点から考えると、窒素の存在に依り不純物の拡散が抑制されることが知られているので窒化シリコン乃至酸化窒化シリコンを用いることが好ましい。また形成の方法は昇温状態の酸素気体に曝すと言うことに限らず、例えば堆積等の方法を用いてもよいし、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変えることが抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態乃至励起状態の窒素を含む気体に曝すことに依り絶縁膜中に窒素を導入してもよい。
【００４４】
また、本実施例では、ゲート絶縁膜を形成する絶縁膜の内で、半導体基板側から数えて２番目の絶縁膜としてスパッタ法に依り形成したＴｉＯ２膜を用いたが、Ｔｉの異なる価数の酸化物乃至、酸化バリウム（ＢａＯ）、三酸化バリウムチタン（ＢａＴｉＯ３）、四酸化バリウムタングステン（ＢａＷＯ４）、四酸化バリウム亜鉛ゲルマニウム（ＢａＺｎＧｅＯ４）、二十酸化十二ビスマスゲルマニウム（Ｂｉ１２ＧｅＯ２０）、二十酸化十二ビスマスシリコン（Ｂｉ１２ＳｉＯ２０）、二十酸化十二ビスマスチタン（Ｂｉ１２ＴｉＯ２０）、四酸化カルシウムモリブデン（ＣａＭｏＯ４）、四酸化カルシウムイットリウムアルミニウム（ＣａＹＡｌＯ４）、七酸化二ジスプロシウム二チタン（Ｄｙ２Ｔｉ２Ｏ７）、三酸化ユーロピウムアルミニウム（ＥｕＡｌＯ３）、七酸化三ユーロピウムニオブ（Ｅｕ３ＮｂＯ７）、酸化ユーロピウム（ＥｕＯ）、七酸化三ガドリニウムニオブ（Ｇｄ３ＮｂＯ７）、七酸化二ホルミウム二チタン（Ｈｏ２Ｔｉ２Ｏ７）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化二ランタン二ベリリウム（Ｌａ２Ｂｅ２Ｏ５）、四酸化二ランタン銅（Ｌａ２ＣｕＯ４）、七酸化二ランタン二チタン（Ｌａ２Ｔｉ２Ｏ７）、三酸化リチウムニオブ（ＬｉＮｂＯ３）、三酸化リチウムタンタル（ＬｉＴａＯ３）、酸化マンガン（ＭｎＯ）、五酸化二ニオブ（Ｎｂ２Ｏ５）、三酸化ネオジムアルミニウム（ＮｄＡｌＯ３）、七酸化二ネオジム二チタン（Ｎｄ２Ｔｉ２Ｏ７）、二弗化鉛（ＰｂＦ２）、十二酸化五鉛ゲルマニウム二バナジウム（Ｐｂ５ＧｅＶ２Ｏ１２）、四酸化鉛モリブデン（ＰｂＭｏＯ４）、酸化鉛（ＰｂＯ）、四酸化鉛タングステン（ＰｂＷＯ４）、三酸化プラセオジムアルミニウム（ＰｒＡｌＯ３）、四酸化ストロンチウムモリブデン（ＳｒＭｏＯ４）、三酸化ストロンチウムチタン（ＳｒＴｉＯ３）、四酸化ストロンチウムタングステン（ＳｒＷＯ４）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化テルル（ＴｅＯ２）、二酸化ウラン（ＵＯ２）、七酸化二イッテルビウム二チタン（Ｙｂ２Ｔｉ２Ｏ７）乃至はこれらに含まれる金属の異なる価数の酸化物乃至はそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜を用いてもよい。図２を用いた説明にも記した通り、半導体基板側から数えて２番目の絶縁膜において本質的なことは誘電率が十分に高いこと、殊に最も半導体基板に近い絶縁膜の誘電率と、半導体基板側から数えて３番目の絶縁膜の誘電率との積の平方根よりも高い誘電率を持つことである。それ故、半導体基板側から数えて２番目の絶縁膜として例えば窒化シリコン乃至酸化窒化シリコン等のあまり誘電率の高くない物質を用いたのでは本実施の形態の効果は得られない。また、絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法乃至化学的気相堆積（ＣＶＤ）法乃至エピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００４５】
また、本実施例では、ゲート絶縁膜を形成する絶縁膜の内で、半導体基板側から数えて３番目の絶縁膜としてスパッタ法に依り形成したハフ二ウム酸化膜（ＨｆＯ２膜）を用いたが、ハフ二ウム（Ｈｆ）の異なる価数の酸化物乃至は、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、スカンジナビウム（Ｓｃ）、イットリウム（Ｙ）、タンタル（Ｔａ）、Ａｌ、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、乃至はランタノイド系列の元素等の他の金属等の酸化物等乃至はこれらの元素を初めとする様々な元素を含むシリケート材料等、乃至はそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜乃至はそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出することが抑制されるので好ましい。なお本実施の形態は、半導体基板側から数えて３番目の絶縁膜乃至それと半導体基板側から数えて２番目の絶縁膜との界面に存在する電荷から、キャリアの受ける散乱を低減する為に成されたものである。それ故、半導体基板側から数えて３番目の絶縁膜として金属酸化物を用いた場合の様な、その様な電荷の多い場合に本実施の形態の効果は著しい。また、絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法乃至ＣＶＤ法乃至エピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００４６】
また、ゲート絶縁膜を形成する各絶縁膜の厚さは本実施例の値に限るものではない。
【００４７】
上述の(６)式の説明に記した様に図１乃至図３に示す様な積層絶縁膜中の点電荷が半導体基板中に作る電位はexp(−ｋＴj)(Ｔｊは半導体基板側から数えてj番目の層の厚さ)のベキ級数となる。ここにｋは電位を絶縁膜の面内方向にフーリエ変換をした波数であり、実際にキャリアの散乱を考える場合には反転層中のキャリアを２次元のガスと考えた場合のフェルミ波数に於ける寄与が極めて大きい。(６)式の様にベキ級数の最も主要な項に依り半導体基板中の電位を近似することがよい近似となる為には各exp(−ｋＴj)が十分に小さい必要がある。
【００４８】
それ故、絶縁膜層の厚さは、反転層中のキャリアを２次元のガスと考えた場合のフェルミ波長/２π(＝１／フェルミ波数)と同程度以上である事が好ましい。反転層中のキャリアを２次元の理想フェルミガスと仮定し、反転層中のキャリアの面密度をＮinvとすると、フェルミ波長/２πは(πＮinv)-1/2で与えられる。そして、ゲート絶縁膜の酸化膜換算膜厚(ゲート絶縁膜と同じ絶縁膜を持つ平行平板キャパシターと等しい静電容量を、平行平板キャパシターで実現するＳｉＯ２膜の厚さ)をＴ、電源電圧としきい値電圧との差をＶ０とすると、通常の素子のオン状態に於けるＮinvはεSiＶ０/Ｔで与えられる。それ故、ゲート長が数１０ｎｍの世代に予想されている値と同程度にＴ＝１ｎｍ、Ｖ０＝１Ｖと仮定すると、通常の素子のオン状態に於ける反転層中のキャリアの面密度はＮinv＝２×１０13ｃｍ-2となり、フェルミ波長/２πは１．２ｎｍ程度となる。なお、ここで、「絶縁膜の厚さ」は幾何学的な意味での膜厚であるので、膜厚が１．２ｎｍ程度以上であることと酸化膜換算膜厚が１ｎｍ程度であることとは矛盾しない。
【００４９】
それ故、各絶縁膜層の厚さは１．２ｎｍ程度以上であることが好ましい。更に、各絶縁膜層の厚さがフェルミ波長と１０の自然対数との積以上であると各exp(−ｋＴj)は１／１０以下となる、つまりこの指数関数を含まない項よりも桁違いに小さくなるので、より好ましい。それ故、各絶縁膜層の厚さが２．８ｎｍ程度以上であると更に好ましい。但し、最も半導体基板に近い絶縁膜として酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン等のあまり誘電率の高くない物質を用いる場合には、その厚さをあまり厚くするとチャネル領域とゲート電極との間の静電容量が減る為に、チャネル領域の電位に対するゲート電極の制御性が低下するので好ましくない。それ故、図２に示した様な積層構造において殊に、半導体基板側から数えて２番目乃至３番目の絶縁膜の厚さが１．２ｎｍ以上であることが好ましく、２．８ｎｍ以上であることは更に好ましい。
【００５０】
本実施の形態は、ゲート絶縁膜に金属酸化物等の高誘電率材料を用いた素子において、半導体基板中のキャリアがゲート絶縁膜中等の電荷から受ける散乱を減らす為に成されたものであり、新たな絶縁膜層をゲート絶縁膜に設けている。キャリアがゲート絶縁膜中等の電荷から受ける散乱を減らすことは大切であるが、チャネル領域の電位に対するゲート電極の制御性を低下させることは、短チャネル効果の増大や電流駆動能力の低下等に鑑みると好ましくない。それ故、図４に示す本実施の形態の構造において図１２５に示す比較例との本質的な相違であるところの、半導体基板側から数えて２番目の絶縁膜の厚さはあまり厚くないことが好ましい。但し、チャネル領域の電位に対するゲート電極の制御性を考える際に本質的な値は、絶縁膜の幾何学的な意味での厚さではなく、絶縁膜の厚さをその誘電率で割った値である。それ故、半導体基板側から数えて２番目の絶縁膜の厚さをその誘電率で割った値が、半導体基板側から数えて３番目の絶縁膜の厚さをその誘電率で割った値よりも小さいことが好ましい。
【００５１】
また、本実施例においてはゲート絶縁膜は三層の積層構造としたが、上述した様な誘電率乃至厚さ等の関係を満たしていれば四層以上の積層構造のゲート絶縁膜を形成してもよい。
【００５２】
また、本実施例では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００５３】
また、本実施例では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理乃至は反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極下端角部の電場が緩和されるので好ましい。
【００５４】
また、本実施例では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００５５】
また、コンタクト孔に関しては自己整合コンタクトを形成することも可能である。自己整合コンタクトを用いると素子の面積を低減することができるので、集積度の向上が図られ、好ましい。
【００５６】
また、本実施例では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。その場合には素子の集積度が増すので好ましい。
【００５７】
また、本実施例においてはソース・ドレイン領域上のゲート絶縁膜は除去したが、除去せずに残してもよい。例えばソース・ドレイン領域を、ゲート電極形成後にイオン注入に依り形成する場合等はドーズロスが防止されるので、ソース・ドレイン領域上のゲート絶縁膜は除去する方が好ましい。また、ソース・ドレイン領域に対してシリサイド化を行う場合には、除去することが必須である。また、除去の方法はＲＩＥ法に限るものではなく、例えばＣＤＥ法乃至湿式処理法等の方法を用いてもよい。
【００５８】
また、本実施例においては図４に示す様に積層構造のゲート絶縁膜１２の側面はゲート電極６に合わせて加工されているが、例えば図１３乃至図１９に示す様に積層構造のゲート絶縁膜１２がゲート電極６よりも張り出す様に加工してもよい。この様にするとソース・ドレイン領域７とゲート電極６との間の容量結合が強まるのでソース・ドレイン領域７の抵抗が低減され、寄生容量が抑制されて更なる高速動作が可能になると言う利点が得られる。また図２０乃至図２６に示す様に積層構造のゲート絶縁膜１２をゲート電極６よりも内側に入り込む様に加工してもよい。この様にするとゲート電極６とソース・ドレイン領域７との間に形成される静電容量が減るので素子の寄生容量が低減されて更なる高速動作が可能になると言う利点が得られる。更に、積層構造のゲート絶縁膜１２をゲート電極６よりも内側に入り込む様に加工すると、ゲート電極６下端角近傍の積層構造のゲート絶縁膜１２中に於ける電界が緩和されると言う別の利点も得られる。
【００５９】
また、素子を流れる電流の主方向に測った絶縁膜の長さが、半導体基板１側からの順序に従って単調に変化する必要は無く、例えば図２７乃至図３６に示す様な形状であってもよい。また、積層構造のゲート絶縁膜１２の側面は半導体基板表面と垂直である必要は無く、例えば図３７乃至図５２に示す様に傾きを持っていてもよい。また、積層構造のゲート絶縁膜１２の側面は、例えば図５３乃至図７６に示す様に曲面であってもよい。ゲート電極６下端角近傍に於ける積層構造のゲート絶縁膜１２の形状を変えるとゲート電極６とソース・ドレイン領域７との間に形成される静電容量が変わる。ゲート電極６とソース・ドレイン領域７との間に形成される静電容量は、ソース・ドレイン領域７の抵抗に起因する寄生抵抗の抑制と言う観点からは大きい方が好ましく、素子の寄生容量の低減と言う観点からは小さい方が好ましい。ここに示した変形例等の様にゲート電極６下端角近傍に於ける積層構造のゲート絶縁膜１２の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される静電容量を調整することができるので、最適化を図ることが可能となると言う利点がある。
【００６０】
また、本実施例乃至変形例においてはソース側とドレイン側とでゲート絶縁膜の形状が対称としたが、ソース側とドレイン側とが非対称であってもよい。
【００６１】
また、本実施例乃至変形例においては、積層構造のゲート絶縁膜１２を構成する各絶縁膜の厚さはチャネル領域全体に渡って均一としているが、必ずしも均一ではなく例えばゲート電極６端近傍の積層構造のゲート絶縁膜１２を構成するいずれかの絶縁膜１０,１１,５は厚く形成してもよい。この場合にはゲート電極６とソース・ドレイン領域７との間に形成される静電容量が小さくなるので寄生容量が抑制されて、素子の更なる高速動作が可能になると言う利点がある。また、例えばゲート電極６端近傍の積層構造のゲート絶縁膜１２を構成するいずれかの絶縁膜１０,１１,５は薄く形成してもよい。この場合にはゲート電極６とソース・ドレイン領域７との間の容量結合が強まるのでソース・ドレイン領域７の抵抗が下がり、寄生容量が抑制されるので、更なる高速動作が可能になると言う利点がある。
【００６２】
なお、本実施例乃至変形例においては単一のトランジスタのみの構造を示したが、ここに示した実施例は単一のトランジスタの場合に限定されるものではなく、かつ同様の効果が得られることは無論である。
【実施例２】
【００６３】
次に図７７乃至図７９を用いて本実施の形態の別の電界効果トランジスタを説明する。図７７は本実施の形態の別の電界効果トランジスタの断面図である。この電界効果トランジスタは、ゲート絶縁膜が二層の積層構造であり、各々の絶縁膜層は金属酸化物により形成されており、最も半導体基板に近い層の誘電率は半導体基板側から数えて２番目の層の誘電率よりも高いことに特徴が有る。この電界効果トランジスタは、図１２５に示した比較例の電界効果トランジスタにおいて２層の積層となっていたゲート絶縁膜の、酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン等よりなる層を、金属酸化物等よりなる高誘電率材料を用いた絶縁膜で形成した構造になっている。この様にするとゲート絶縁膜は図１の積層膜と同様の構造を持つので、図３を用いて説明した理由に依り、ゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面に在る電荷からキャリアが受ける散乱が抑制されてキャリアの移動度が増す。それ故、図１２４乃至図１２５に示した比較例の構造の半導体装置に比べて高い電流駆動能力が得られる。また、図１２５に示した比較例の構造の半導体装置においては、最も半導体基板に近い絶縁膜が酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン等で形成されているのに対し、図７７に示す半導体装置においては、最も半導体基板に近い絶縁膜は金属酸化物等の高誘電率材料で形成されている。それ故、チャネル領域の電位に対するゲート電極の制御性は良好である。その結果として、金属酸化物等の高誘電率材料をゲート絶縁膜に用いて、チャネル領域の電位に対するゲート電極の制御性を高めると共に高い移動度を実現し、十分な高速動作の可能な、高性能な微細半導体装置が実現される。
【００６４】
またこの電界効果トランジスタは、ｐ型シリコン半導体基板１上にトレンチ素子分離法に依り素子分離領域２が形成されている。ｐ型シリコン半導体基板１内には、ｐウエル領域３が形成され、ｐウエル領域３中には、ｎチャネル領域４が形成されている。ｎチャネル領域４上には金属酸化物等よりなるゲート絶縁膜５とゲート絶縁膜５よりも誘電率が高いところの金属酸化物等よりなるゲート絶縁膜１１との積層構造のゲート絶縁膜１４が形成され、積層構造のゲート絶縁膜１４上には、ゲート電極６が形成されている。７はソース・ドレイン領域、８は配線、９は層間絶縁膜である。
【００６５】
この電界効果トランジスタは次の様にして形成することが可能である。この形成工程は、実施例１の図６に示される工程の後に、図７８に示すように、例えばスパッタ法等の方法を用いることに依り、例えば厚さ３ｎｍのＴｉＯ２膜からなるゲート絶縁膜１１を形成する。
【００６６】
次に図７９に示すように、例えばスパッタ法等の方法を用いることに依り、例えば厚さ５ｎｍのＨｆＯ２膜からなるゲート絶縁膜５を形成する。以後は実施例１の図１０以降に示す工程と同様である。
【００６７】
本実施例においても実施例１に記した様な種々の変形が可能であり、同様の効果が得られる。また、本実施例では、ゲート絶縁膜を形成する絶縁膜の内で、最も半導体基板１に近い絶縁膜としてスパッタ法に依り形成したＴｉＯ２膜を用いたが、Ｔｉの異なる価数の酸化物乃至、ＢａＯ、ＢａＴｉＯ３、ＢａＷＯ４、ＢａＺｎＧｅＯ４、Ｂｉ１２ＧｅＯ２０、Ｂｉ１２ＳｉＯ２０、Ｂｉ１２ＴｉＯ２０、ＣａＭｏＯ４、ＣａＹＡｌＯ４、Ｄｙ２Ｔｉ２Ｏ７、ＥｕＡｌＯ３、Ｅｕ３ＮｂＯ７、ＥｕＯ、Ｇｄ３ＮｂＯ７、Ｈｏ２Ｔｉ２Ｏ７、ＬａＡｌＯ３、Ｌａ２Ｂｅ２Ｏ５、Ｌａ２ＣｕＯ４、Ｌａ２Ｔｉ２Ｏ７、ＬｉＮｂＯ３、ＬｉＴａＯ３、ＭｎＯ、Ｎｂ２Ｏ５、ＮｄＡｌＯ３、Ｎｄ２Ｔｉ２Ｏ７、ＰｂＦ２、Ｐｂ５ＧｅＶ２Ｏ１２、ＰｂＭｏＯ４、ＰｂＯ、ＰｂＷＯ４、ＰｒＡｌＯ３、ＳｒＭｏＯ４、ＳｒＴｉＯ３、ＳｒＷＯ４、Ｔａ２Ｏ５、ＴｅＯ２、ＵＯ２、Ｙｂ２Ｔｉ２Ｏ７乃至はこれらに含まれる金属の異なる価数の酸化物乃至はそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜を用いてもよい。図３を用いた説明にも記した通り、最も半導体基板１に近い絶縁膜において本質的なことは誘電率が十分に高いこと、殊に半導体基板１の誘電率と、半導体基板１側から数えて２番目の絶縁膜の誘電率との積の平方根よりも高い誘電率を持つことである。それ故、最も半導体基板１に近い絶縁膜として例えば酸化シリコン乃至窒化シリコン乃至酸化窒化シリコン等のあまり誘電率の高くない物質を用いたのでは本実施の形態の効果は得られない。また、絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法乃至ＣＶＤ法乃至エピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００６８】
また、本実施例では、ゲート絶縁膜を形成する絶縁膜の内で、半導体基板１側から数えて２番目の絶縁膜としてスパッタ法に依り形成したＨｆＯ２膜を用いたが、Ｈｆの異なる価数の酸化物乃至は、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、乃至はランタノイド系列の元素等の他の金属等の酸化物等乃至はこれらの元素を初めとする様々な元素を含むシリケート材料等、乃至はそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜乃至はそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。絶縁膜中に窒素が存在すると特定の元素のみが結晶化して析出することが抑制されるので好ましい。なお本実施の形態は、ゲート絶縁膜中乃至ゲート絶縁膜と半導体基板との界面に存在する電荷からキャリアの受ける散乱を低減する為に成されたものである。それ故、ゲート絶縁膜として金属酸化物を用いた場合の様な、その様な電荷の多い場合に本実施の形態の効果は著しい。また、絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法乃至ＣＶＤ法乃至エピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００６９】
また、ゲート絶縁膜を形成する各絶縁膜の厚さは本実施例の値に限るものではない。上述の(６)式の説明に記した様に図１乃至図３に示す様な積層絶縁膜中の点電荷が半導体基板中に作る電位はexp(−ｋＴj)(Ｔjは半導体基板側から数えてj番目の層の厚さ)のベキ級数となる。ここにｋは電位を絶縁膜の面内方向にフーリエ変換をした波数であり、実際にキャリアの散乱を考える場合には反転層中のキャリアを２次元のガスと考えた場合のフェルミ波数に於ける寄与が極めて大きい。(６)式の様にベキ級数の最も主要な項に依り半導体基板中の電位を近似することがよい近似となる為には各exp(−ｋＴj)が十分に小さい必要がある。それ故、絶縁膜層の厚さは、反転層中のキャリアを２次元のガスと考えた場合のフェルミ波長と同程度以上であることが好ましい。反転層中のキャリアの面密度を、通常の素子のオン状態に於ける反転層中のキャリアの面密度と同程度の２×１０13ｃｍ-2と仮定し、反転層中のキャリアを２次元の理想フェルミガスと仮定すると、フェルミ波長は１．２ｎｍ程度となる。それ故、各絶縁膜層の厚さは１．２ｎｍ程度以上であることが好ましい。更に、各絶縁膜層の厚さがフェルミ波長と１０の自然対数との積以上であると各exp(−ｋＴj)は１/１０以下となる、つまりこの指数関数を含まない項よりも桁違いに小さくなるので、より好ましい。それ故、各絶縁膜層の厚さが２．８ｎｍ程度以上であると更に好ましい。
【００７０】
本実施の形態は、ゲート絶縁膜に金属酸化物等の高誘電率材料を用いた素子において、半導体基板中のキャリアがゲート絶縁膜中等の電荷から受ける散乱を減らす為に成されたものであり、図１２４に示す比較例の構造と比べると、新たな絶縁膜層をゲート絶縁膜に設けている。キャリアがゲート絶縁膜中等の電荷から受ける散乱を減らすことは大切であるが、チャネル領域の電位に対するゲート電極の制御性を低下させることは、短チャネル効果の増大や電流駆動能力の低下等に鑑みると好ましくない。それ故、図７７に示す本実施の形態の構造において図１２４に示す比較例との本質的な相違であるところの、最も半導体基板に近い絶縁膜の厚さはあまり厚くないことが好ましい。但し、チャネル領域の電位に対するゲート電極の制御性を考える際に必要な値は、絶縁膜の幾何学的な意味での厚さではなく、絶縁膜の厚さをその誘電率で割った値である。それ故、最も半導体基板に近い絶縁膜の厚さをその誘電率で割った値が、半導体基板側から数えて２番目の絶縁膜の厚さをその誘電率で割った値よりも小さいことが好ましい。
【００７１】
また、本実施例においてはゲート絶縁膜は二層の積層構造としたが、上述した様な誘電率乃至厚さ等の関係を満たしていれば三層以上の積層構造のゲート絶縁膜を形成してもよい。
【００７２】
また、本実施例においては図７７に示す様に積層構造のゲート絶縁膜１４の側面はゲート電極６に合わせて加工されているが、例えば図８０乃至図８２に示す様に積層構造のゲート絶縁膜１４がゲート電極６よりも張り出す様に加工してもよい。この様にするとソース・ドレイン領域７とゲート電極６との間の容量結合が強まるのでソース・ドレイン領域７の抵抗が低減され、寄生容量が抑制されて更なる高速動作が可能になると言う利点が得られる。また図８３乃至図８５に示す様に積層構造のゲート絶縁膜１４をゲート電極６よりも内側に入り込む様に加工してもよい。この様にするとゲート電極６とソース・ドレイン領域７との間に形成される静電容量が減るので素子の寄生容量が低減されて更なる高速動作が可能になると言う利点が得られる。更に、積層構造のゲート絶縁膜１４をゲート電極６よりも内側に入り込む様に加工すると、ゲート電極６下端角近傍の積層構造のゲート絶縁膜１４中に於ける電場が緩和されると言う別の利点も得られる。
【００７３】
また、素子を流れる電流の主方向に測った絶縁膜の長さが、半導体基板１側からの順序に従って単調に変化する必要は無く、例えば図８６乃至図９１に示す様な形状であってもよい。また、ゲート絶縁膜の側面は半導体基板表面と垂直である必要は無く、例えば図９２乃至図１０３に示す様に傾きを持っていてもよい。また、ゲート絶縁膜の側面は、例えば図１０４乃至図１２３に示す様に曲面であってもよい。ゲート電極６下端角近傍に於けるゲート絶縁膜の形状を変えるとゲート電極６とソース・ドレイン領域７との間に形成される静電容量が変わる。ゲート電極とソース・ドレイン領域との間に形成される静電容量は、ソース・ドレイン領域７の抵抗に起因する寄生抵抗の抑制と言う観点からは大きい方が好ましく、素子の寄生容量の低減と言う観点からは小さい方が好ましい。ここに示した変形例等の様にゲート電極６下端角近傍に於けるゲート絶縁膜の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される静電容量を調整することができるので、最適化を図ることが可能となると言う利点がある。
【００７４】
上記のように、本発明の実施の形態は実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施例及び運用技術が明らかとなろう。従って、本実施の形態の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。更にまた、本実施の形態の実施例によって開示された半導体装置は、お互いに組み合わせることによって動作可能であることももちろんである。このように、本実施の形態は、趣旨を逸脱しない範囲において種々変形して実施することができる。
【００７５】
（比較例）
図１２４及び図１２５は比較例の電界効果トランジスタの断面図である。ここではｎチャネル電界効果トランジスタを例に取って示す。
【００７６】
図１２４及び図１２５に示すように、比較例の電界効果トランジスタは、ｐ型シリコン半導体基板１上にトレンチ素子分離法に依り素子分離領域２が形成されている。ｐ型シリコン半導体基板１内には、ボロン（Ｂ）イオン注入および熱工程に依りｐウエル領域３が形成され、ｐウエル領域３中には、Ｂイオン注入に依りｎチャネル領域４が形成されている。
【００７７】
図１２４においては、ｎチャネル領域４上には酸化シリコンよりも高い誘電率を有する金属酸化物等の絶縁膜によりゲート絶縁膜５が形成されており、ゲート絶縁膜５上には、スパッタ法に依り厚さ１００ｎｍの高融点金属が堆積されゲート電極６が形成されている。また、砒素（Ａｓ）イオン注入に依りソース・ドレイン領域７が形成されている。８は配線、９は層間絶縁膜である。
【００７８】
また、金属酸化物等の材料で形成されているゲート絶縁膜５と半導体基板１との間に酸化シリコン乃至は酸化窒化シリコン等の酸化シリコン膜１０を設けてゲート絶縁膜をそれらの積層とする図１２５に示す様な素子も試みられている。
【図面の簡単な説明】
【００７９】
【図１】本実施の形態の半導体装置を説明するための構造図
【図２】本実施の形態の半導体装置を説明するための構造図
【図３】本実施の形態の半導体装置を説明するための構造図
【図４】本発明の実施例１にかかる電界効果トランジスタの構造を説明するための断面図
【図５】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図６】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図７】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図８】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図９】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図１０】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図１１】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図１２】本発明の実施例１にかかる電界効果トランジスタの製造工程を説明するための断面図
【図１３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図１９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図２９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図３９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図４９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図５９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６７】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６８】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図６９】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７０】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７１】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７２】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７３】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７４】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７５】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７６】本発明の実施例１にかかる電界効果トランジスタの変形例を説明するための断面図
【図７７】本発明の実施例２にかかる電界効果トランジスタの構造を説明するための断面図
【図７８】本発明の実施例２にかかる電界効果トランジスタの製造工程を説明するための断面図
【図７９】本発明の実施例２にかかる電界効果トランジスタの製造工程を説明するための断面図
【図８０】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８１】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８２】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８３】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８４】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８５】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８６】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８７】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８８】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図８９】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９０】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９１】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９２】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９３】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９４】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９５】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９６】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９７】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９８】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図９９】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１００】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０１】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０２】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０３】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０４】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０５】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０６】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０７】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０８】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１０９】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１０】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１１】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１２】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１３】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１４】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１５】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１６】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１７】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１８】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１１９】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１２０】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１２１】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１２２】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１２３】本発明の実施例２にかかる電界効果トランジスタの変形例を説明するための断面図
【図１２４】比較例の電界効果トランジスタの断面図
【図１２５】比較例の電界効果トランジスタの断面図
【符号の説明】
【００８０】
１,２０…半導体基板
２…素子分離領域
３…ｐウエル領域
４…ｎチャネル領域
５,１１…ゲート絶縁膜
６…ゲート電極
７…ソース・ドレイン領域
８…配線
９…層間絶縁膜
１０…シリコン酸化膜
１２,１４…積層構造のゲート絶縁膜
１３…配線孔
２１…第一の絶縁膜
２２…第二の絶縁膜
２３…第三の絶縁膜
２４…第四の絶縁膜
２５…第五の絶縁膜
Ｑ１〜Ｑ８…点電荷
【図１】
2005085822.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2005085822.tif 000019
【図１５】
2005085822.tif 000020
【図１６】
2005085822.tif 000021
【図１７】
2005085822.tif 000022
【図１８】
2005085822.tif 000023
【図１９】
2005085822.tif 000024
【図２０】
2005085822.tif 000025
【図２１】
2005085822.tif 000026
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2005085822.tif 000031
【図２７】
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【図２８】
2005085822.tif 000033
【図２９】
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【図３０】
2005085822.tif 000035
【図３１】
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【図３２】
2005085822.tif 000037
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図６０】
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【図６１】
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【図６３】
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【図７０】
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【図７５】
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【図８０】
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【図８５】
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【図９０】
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【図９１】
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【図９５】
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【図９６】
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【図１００】
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【図１０１】
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【図１２０】
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【図１２１】
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【図１２４】
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【図１２５】
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