(57)【要約】 【課題】  電源電圧変動、温度変動、プロセスばらつきに対する依存性の小さな遅延回路を備えた半導体集積回路を提供する。【解決手段】  遅延回路は、定電流源（Ｍ５）と、前記定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段（２）と、遅延段の温度変動、電源電圧変動及びプロセスばらつきによる遅延特性の変動を逆方向に補償する補償回路（５）と、を有する。温度及び電源電圧の変動などの影響を受けて補償回路及び遅延段のオン抵抗や閾値電圧特性が変動すると、それに追従して電流Ｉｄが変化するが、電流Ｉｐはそれを相殺するように変化される。結果として、遅延段はそのときの温度及び電源電圧の変動等の影響が打ち消されるようにその遅延特性が変化され、遅延時間の変動が抑制される。補償回路は電源電圧変動等に対する電流特性が遅延段のＭＯＳトランジスタなどの素子特性と逆になる電流で遅延スピードをコントロールする。【選択図】        図１
2005117442.tif 000002
【特許請求の範囲】
【請求項１】
遅延回路を有する半導体集積回路であって、前記遅延回路は、定電流源と、前記定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段と、前記遅延段の温度変動、電源電圧変動及びプロセスばらつきによる遅延特性の変動を逆方向に補償する補償回路と、を有することを特徴とする半導体集積回路。
【請求項２】
前記遅延段は、前記定電流源による定電流に依存して相互コンダクタンスが決まるトランジスタと、入力信号に応答してスイッチングされるトランジスタとを直列配置したインバータ型回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記定電流源の定電流ノードに前記補償回路と並列接続された負荷トランジスタを有し、前記定電流に依存して相互コンダクタンスが決まるトランジスタには前記負荷トランジスタに流れる電流が鏡映されることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記補償回路は、前記遅延段の温度変動、電源電圧変動及びプロセスばらつきによる素子特性変動に対し逆の特性変動を呈する能動素子を有することを特徴とする請求項１又は２記載の半導体集積回路。
【請求項５】
前記能動素子は、前記遅延段の電源端子から出力端子に向かって流れる電流を補償の対象とすることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記能動素子は、前記遅延段の出力端子から回路の接地端子に向かって流れる電流を補償の対象とすることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記能動素子は、前記遅延段の電源端子から出力端子に向かって流れる電流と、前記遅延段の出力端子から回路の接地端子に向かって流れる電流とを補償の対象とすることを特徴とする請求項４記載の半導体集積回路。
【請求項８】
温度変動、電源電圧変動及びプロセスばらつきによる前記定電流源の特性変動は、温度変動、電源電圧変動及びプロセスばらつきによる前記遅延段の特性変動よりも小さく、且つ、温度変動、電源電圧変動及びプロセスばらつきによる前記補償回路の特性変動よりも小さいことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項９】
前記遅延段は、前記定電流源による定電流に依存して相互コンダクタンスが決まるｐチャンネル型の電流規制ＭＯＳトランジスタ及びｎチャンネル型の電流規制ＭＯＳトランジスタと、入力信号に応答してスイッチングされるｐチャンネル型のスイッチングＭＯＳトランジスタ及びｎチャンネル型のスイッチングＭＯＳトランジスタとを直列配置した相補ＭＯＳインバータ型回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記定電流源の定電流ノードに前記補償回路と並列接続された負荷ＭＯＳトランジスタを有し、前記負荷ＭＯＳトランジスタと同一導電型であって前記定電流に依存して相互コンダクタンスが決まるトランジスタには前記負荷トランジスタに流れる電流が鏡映されることを特徴とする請求項９記載の半導体集積回路。
【請求項１１】
前記補償回路は、前記定電流源の定電流ノードに接続された補償素子を有し、前記補償素子は前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタと同じサイズの一つのＭＯＳトランジスタであることを特徴とする請求項９又は１０記載の半導体集積回路。
【請求項１２】
前記補償回路は、前記定電流源の定電流ノードに接続された補償素子を有し、前記補償素子は前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタよりも等価的にサイズの小さなＭＯＳトランジスタであることを特徴とする請求項９又は１０記載の半導体集積回路。
【請求項１３】
前記等価的にサイズの小さなＭＯＳトランジスタは、前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタと同じサイズのＭＯＳトランジスタを複数個直列接続配置したものであることを特徴とする請求項１２記載の半導体集積回路。
【請求項１４】
前記補償回路は、前記定電流源の定電流ノードにミラー電流を供給するカレントミラー回路によって構成され、前記カレントミラー回路は前記相補ＭＯＳインバータ型回路におけるｐチャンネル型の電流規制ＭＯＳトランジスタと同じサイズのｐチャンネル型ＭＯＳトランジスタと前記相補ＭＯＳインバータ型回路におけるｎチャンネル型の電流規制ＭＯＳトランジスタと同じサイズのｎチャンネル型ＭＯＳトランジスタとによって構成されることを特徴とする請求項９又は１０記載の半導体集積回路。
【請求項１５】
前記遅延回路は、遅延段で入力を遅延させてタイミング信号を出力するタイミング発生回路とされることを特徴とする請求項１乃至１４の何れか１項記載の半導体集積回路。
【請求項１６】
前記遅延回路を備えたメモリを有し、前記メモリは前記遅延回路で生成されたタイミング信号用いて読み出し動作を行なうことを特徴とする請求項１５記載の半導体集積回路。
【請求項１７】
前記メモリと、前記メモリをアクセス制御するロジック回路とを有することを特徴とする請求項１６記載の半導体集積回路。
【請求項１８】
前記遅延回路は、遅延段の出力を入力に帰還させてクロックを生成するリングオシレータとされることを特徴とする請求項１乃至１４の何れか１項記載の半導体集積回路。
【請求項１９】
前記定電流源は、温度差によるドレイン・ソース間電流の差が小さくなるようにゲート・ソース間電圧が設定されるＭＯＳトランジスタを備えることを特徴とする請求項１記載の半導体集積回路。
【請求項２０】
トリミングデータがロードされるトリミングレジスタと、前記トリミングレジスタにロードされたトリミングデータをディジタル・アナログ変換するディジタル・アナログ変換回路とを有し、前記ディジタル・アナログ変換回路の出力電圧が前記定電流源の前記ＭＯＳトランジスタに印加すべきゲート電圧を規定することを特徴とする請求項１９記載の半導体集積回路。
【請求項２１】
トリミングデータを保持する不揮発性記憶領域と、リセットに応答して不揮発性記憶領域からトリミングデータを読み出して前記トリミングレジスタにロードする制御回路とを有することを特徴とする請求項２０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路を有する半導体集積回路、特にその遅延回路の電源電圧及び温度の変動とプロセスばらつきによる遅延特性の依存性を小さくする技術に関し、例えば、前記遅延回路で生成されたタイミング信号用いて読み出し動作を行なうフラッシュメモリなどの半導体メモリデバイスなどに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１では、信号のパルス幅が電源電圧変動、温度変動、プロセスばらつきの影響を受けて、その幅が狭くなった場合には動作マージンが減少し、信号パルス幅が大きくなった場合には回路の最高動作周波数が小さくなる、という点に着目し、例えばセルフリセット回路において所定の時間遅れたリセット信号を発生する遅延回路に、遅延時間を調節する電位を加え、遅延時間を電源電圧、温度、製造ばらつきによらず一定にする回路が提案されている。遅延を調整する電位を形成するのに、遅延回路を帰還ループに配置し、帰還ループで生成されるクロック信号もしくはその分周クロック信号を標準クロック信号と位相比較し、位相の相違に応じた電圧をチャージポンプで生成し、その制御電圧で遅延回路の動作電流を負帰還制御することにより、生成すべき信号パルス幅を標準クロック信号の周期に追従させる。これにより、遅延回路の電源電圧変動、温度変動、プロセスばらつきによる遅延特性の依存性が小さくなる。
【０００３】
【特許文献１】特開平７−２６２７８１号公報（段落０００６、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者はマイクロコンピュータにオンチップされたフラッシュメモリ（オンチップフラッシュモジュール）においてセンスアンプ起動タイミングを生成するための遅延回路の電源電圧変動、温度変動、プロセスばらつきによる遅延特性の依存性について検討した。プロセスばらつきはトランジスタの閾値電圧に影響を与える。単なるインバータ遅延回路では電源電圧変動、温度変動、プロセスばらつきに対する依存性が大きいため、遅延が小さければセンス動作に十分なマージンを採ることができず、遅延が大きすぎれば動作速度が低下する。上記公知技術では遅延時間調整電位を生成するのに、分周器、位相比較器、及びチャージポンプを要し、回路面積が大きくなり、また、標準クロックが必要であり、これを生成するのに水晶振動子などが必要になって回路の部品点数も増えてしまう。
【０００５】
本発明の目的は、電源電圧変動、温度変動、プロセスばらつきに対する依存性の小さな遅延回路を備えた半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕すなわち、半導体集積回路は遅延回路を有し、前記遅延回路は、定電流源と、前記定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段と、前記遅延段の温度変動、電源電圧変動及びプロセスばらつきによる遅延特性の変動を逆方向に補償する補償回路と、を有する。前記遅延段を構成する全ての半導体スイッチ素子が温度、電源電圧及び閾値電圧の変動やばらつきによる影響を受けない理想的な素子であれば、前記定電流源を用いることにより遅延ばらつきの無い遅延回路を実現できるのであるが、実際には、温度及び電源電圧の変動やプロセスばらつきによってオン抵抗や閾値電圧などの特性に影響を受けて、遅延特性が変動する。前記補償回路はその遅延特性の変動を逆方向に補償する。即ち、補償回路は、電源電圧、温度、閾値電圧に対する電流特性が遅延段のＭＯＳトランジスタなどの素子特性と逆になる電流で遅延スピードをコントロールする。例えば、定電流源に流れる電流をＩｃｏｎｓｔ、定電流ノードの電流を電流Ｉｐと電流Ｉｄの和とし、Ｉｄは補償回路に流れる電流である。電流Ｉｐは遅延段にその動作電流として鏡映される。このとき、温度及び電源電圧の変動などの影響を受けて補償回路及び遅延段のオン抵抗や閾値電圧特性が変動すると、それに追従して電流Ｉｄが変化するが、電流Ｉｐはそれを相殺するように変化される。Ｉｃｏｎｓｔ＝Ｉｐ＋Ｉｄだからである。結果として、遅延段はそのときの温度及び電源電圧の変動などの影響が打ち消されるようにその遅延特性が変化され、遅延時間の変動が抑制される。一般的に一定量の遅延が必要な回路は、遅延回路とその他のロジック部（モード等を選択するデコード部など）から成り、そのトータルで一定量の遅延が必要なことが多い。従って、遅延回路をその他のロジック部と同じＭＯＳトランジスタで構成することにより、トータル遅延が一定になるように補償素子を調整することが可能である。
【０００９】
〔２〕本発明の具体的な形態として、前記遅延段は、前記定電流源による定電流に依存して相互コンダクタンスが決まる電流規制トランジスタと、入力信号に応答してスイッチングされるスイッチングトランジスタとを直列配置したインバータ型回路で構成することができる。このとき、前記定電流源の定電流ノードに前記補償回路と並列接続された負荷トランジスタを設け、前記定電流に依存して相互コンダクタンスが決まるトランジスタには前記負荷トランジスタに流れる電流が鏡映されるようにすればよい。
【００１０】
前記補償回路の具体的な形態として、遅延段の温度変動、電源電圧変動及びプロセスばらつきによる素子特性の変動に対し逆の特性変動を呈する能動素子を採用してよい。前記遅延段の電源端子から出力端子に向かって電流を流す経路に配置されたトランジスタの特性変化が遅延時間変動の主な要因であるときは、前記能動素子は、前記遅延段の電源端子から出力端子に向かって流れる電流を補償の対象とすればよい。前記遅延段の出力端子から回路の接地端子に向かって電流を流す経路に配置されたトランジスタの特性変化が遅延時間変動の主な要因であるときは、前記能動素子は、前記遅延段の出力端子から回路の接地端子に向かって流れる電流を補償の対象とすればよい。上記の双方を補償の対象とするように前記能動素子を構成することも可能である。
【００１１】
前記定電流とは完全一定の電流を意味するものではない。定量的に言うならば、温度変動、電源電圧変動及びプロセスばらつきによる前記定電流源の特性変動は、温度変動、電源電圧変動及びプロセスばらつきによる前記遅延段の特性変動よりも小さく、且つ、温度変動、電源電圧変動及びプロセスばらつきによる前記補償回路の特性変動よりも小さい、と定義することができる。前記定電流源の特性変動がどの程度小さいことが必要かについては、本発明を適用する半導体集積回路全体としての要求を勘案して決定すればよい。
【００１２】
〔３〕本発明の更に別の具体的な形態では、前記遅延段は、前記定電流源による定電流に依存して相互コンダクタンスが決まるｐチャンネル型の電流規制ＭＯＳトランジスタ及びｎチャンネル型の電流規制ＭＯＳトランジスタと、入力信号に応答してスイッチングされるｐチャンネル型のスイッチングＭＯＳトランジスタ及びｎチャンネル型のスイッチングＭＯＳトランジスタとを直列配置した相補ＭＯＳインバータ型回路であってよい。
【００１３】
このとき、前記定電流源の定電流ノードに前記補償回路と並列接続されたカレントミラー用カレントソースＭＯＳトランジスタとしての負荷ＭＯＳトランジスタを有し、前記負荷ＭＯＳトランジスタと同一導電型であって前記定電流に依存して相互コンダクタンスが決まるトランジスタには前記負荷トランジスタに流れる電流が鏡映される。
【００１４】
このとき前記補償回路は、前記定電流源の定電流ノードに接続された補償素子を有し、前記補償素子は前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタと同じサイズの一つのＭＯＳトランジスタである。別の例として前記補償回路は、前記定電流源の定電流ノードに接続された補償素子を有し、前記補償素子は前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタよりも等価的にサイズの小さなＭＯＳトランジスタである。前記等価的にサイズの小さなＭＯＳトランジスタは、前記相補ＭＯＳインバータ型回路における一方の導電型の電流規制ＭＯＳトランジスタと同じサイズのＭＯＳトランジスタを複数個直列接続配置したものである。更に別の例として、前記補償回路は、前記定電流源の定電流ノードにミラー電流を供給するカレントミラー回路によって構成され、前記カレントミラー回路は前記相補ＭＯＳインバータ型回路におけるｐチャンネル型の電流規制ＭＯＳトランジスタと同じサイズのｐチャンネル型ＭＯＳトランジスタと前記相補ＭＯＳインバータ型回路におけるｎチャンネル型の電流規制ＭＯＳトランジスタと同じサイズのｎチャンネル型ＭＯＳトランジスタとによって構成される。
【００１５】
〔４〕本発明の別の観点による具体的な形態では、前記遅延回路は、遅延段で入力を遅延させてタイミング信号を出力するタイミング発生回路とされる。例えば半導体集積回路は前記遅延回路を備えたメモリを有し、前記メモリは前記遅延回路で生成されたタイミング信号を用いて読み出し動作を行なう。更に具体的な形態では半導体集積回路は前記メモリと、前記メモリをアクセス制御するロジック回路とを有する。更に別の観点によれば、前記遅延回路は、遅延段の出力を入力に帰還させてクロックを生成するリングオシレータであってよい。
【００１６】
〔５〕前記定電流源に着目した具体的な形態では、前記定電流源は、温度差によるドレイン・ソース間電流の差が小さくなるようにゲート・ソース間電圧が設定されるＭＯＳトランジスタを備える。前記ゲート・ソース間電圧の設定のために、トリミングデータがロードされるトリミングレジスタと、前記トリミングレジスタにロードされたトリミングデータをディジタル・アナログ変換するディジタル・アナログ変換回路とを有し、前記ディジタル・アナログ変換回路の出力電圧が前記定電流源の前記ＭＯＳトランジスタに印加すべきゲート電圧を規定する。トリミングデータのロードという点については、トリミングデータを保持する不揮発性記憶領域と、リセットに応答して不揮発性記憶領域からトリミングデータを読み出して前記トリミングレジスタにロードする制御回路とを有すればよい。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、各種条件により補償回路に流れる電流が変動するとき、その電流を定電流源の定電流から差し引いた電流によって遅延段の遅延時間がコントロールされるから、電源電圧変動、温度変動、プロセスばらつきによる遅延特性の依存性が小さな遅延回路を備えた半導体集積回路を実現することができる。
【００１９】
遅延回路をメモリのリードタイミングの生成に利用すれば、読み出しデータとリファレンスレベルとの電位差（読出しマージン）が充分大きくなるタイミングでセンスアンプを起動することが容易になり、また、読み出しタイミングが遅すぎて読出し速度が低下するのを抑制することができる。
【００２０】
したがって、回路動作速度をほぼ一定速度に律することが可能になり、回路を安定に高速動作させるのに資することができる。また、内部発生するクロック周波数をほぼ一定に律することが可能になり、回路を高性能で動作させるのに資することができる。
【００２１】
定電流源を用いた遅延回路において補償回路は１個の補償ＭＯＳトランジスタによって構成することも可能であり、これにより、分周器、位相比較器、及びチャージポンプを要する回路等に比べて、回路面積が小さく、また、標準クロックを生成するための水晶振動子なども不要であるから部品点数の増大も抑えることが可能になる。
【発明を実施するための最良の形態】
【００２２】
図１には本発明に係る半導体集積回路にオンチップされた遅延回路の一例が示される。同図に示される遅延回路１は遅延段２と遅延制御部３から成る。遅延段２は複数個のＣＭＯＳインバータ型回路（相補ＭＯＳインバータ型回路）４が直列接続されて構成される。ＣＭＯＳインバータ型回路４は、ｐチャンネルとｎチャンネルの電流規制ＭＯＳトランジスタＭ２，Ｍ３にｐチャンネルとｎチャンネルのスイッチングＭＯＳトランジスタＭ１，Ｍ４が直列接続されて構成される。初段ＣＭＯＳインバータ型回路４のスイッチングＭＯＳトランジスタＭ１，Ｍ４のゲートに入力信号ＩＮが供給され、順次前段インバータ型回路４の電流規制ＭＯＳトランジスタＭ２，Ｍ３のコモンドレインが次段インバータ型回路４のスイッチングＭＯＳトランジスタＭ１，Ｍ４のゲートに接続される。遅延段２を構成する各電流規制ＭＯＳトランジスタＭ２，Ｍ３には相互コンダクタンスを決定するための制御電圧Ｖｐ、Ｖｎが印加される。
【００２３】
遅延制御部３は、定電流源を構成するｎチャンネル型の定電流源ＭＯＳトランジスタＭ５を有し、そのドレインが定電流ノードＮｃｏｎｓｔとされる。定電流源ＭＯＳトランジスタＭ５は電圧Ｖｏｕｔｇにてゲートバイアスされて定電流Ｉｃｏｎｓｔを流す。定電流ノードＮｃｏｎｓｔにはドレイン・ゲートが短絡されたｐチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタとしての負荷ＭＯＳトランジスタ）Ｍ６が接続される。前記ＭＯＳトランジスタＭ６のドレイン電圧が前記制御電圧Ｖｐとして電流規制ＭＯＳトランジスタＭ２のゲートに結合され、ＭＯＳトランジスタＭ６に流れる電流Ｉｐを電流規制ＭＯＳトランジスタＭ２に鏡映する。また、制御電圧Ｖｎを生成するために、前記定電流ノードＮｃｏｎｓｔにゲートが接続されたｐチャンネル型のＭＯＳトランジスタＭ７と、これに直列に接続され且つゲート・ドレインが短絡されたｎチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタ）Ｍ８が設けられる。前記ＭＯＳトランジスタＭ８のドレイン電圧が制御電圧Ｖｎとして電流規制ＭＯＳトランジスタＭ３のゲートに結合され、ＭＯＳトランジスタＭ７、Ｍ８に流れる電流Ｉｐが電流規制ＭＯＳトランジスタＭ３に鏡映される。定電流ノードＮｃｏｎｓｔには補償回路５の一例として、電源端子Ｖｄｄとの間にオン状態のｐチャンネル型の補償用ＭＯＳトランジスタＭ９が設けられる。補償用ＭＯＳトランジスタＭ９はゲートが回路の接地電圧ＶＳＳに接続され、常時オン状態にされる。遅延制御部３を構成するｐチャンネル型及びｎチャンネル型のＭＯＳトランジスタＭ５〜Ｍ９が有する素子定数は遅延段２のＭＯＳトランジスタＭ１〜Ｍ４に代表されるロジック部を構成するｐチャンネル型及びｎチャンネル型のＭＯＳトランジスタの素子定数と同じとされる。
【００２４】
前記補償用ＭＯＳトランジスタＭ９に流れる電流Ｉｄは電源電圧（Ｖｄｄ）、温度（Ｔｉ）及びＭＯＳトランジスタの閾値電圧（Ｖｔｈ）に依存する。閾値電圧は主にプロセスばらつきによって変動する。ＭＯＳトランジスタＭ６に流れる電流ＩｐはＩｐ＝Ｉｃｏｎｓｔ−Ｉｄの式により表される。電流Ｉｐはカレントミラー回路によりＭＯＳトランジスタＭ７及びＭ２に鏡映される。ＭＯＳトランジスタＭ８に流れる電流Ｉｐもカレントミラー回路によりＭＯＳトランジスタＭ３に鏡映される。電源電圧変動及び温度変動等があると、ＭＯＳトランジスタＭ９の特性が変化し、これに応じて電流Ｉｄが変化する。このとき、遅延段２を構成するＭＯＳトランジスタの特性も同じように変化しようとするが、電流Ｉｄの変化に呼応して電流Ｉｐがそれを相殺する方向に変化する。要するに、温度変動などによって遅延段２を構成するＭＯＳトランジスタのオン抵抗などが変化しようとするとき、そのオン抵抗の変化による影響を打ち消すようにＭＯＳトランジスタＭ２，Ｍ３のオン抵抗を動的に変化させる。例えば図２には図１の回路における各パラメータに対する補償用ＭＯＳトランジスタに流れる補償素子電流ＩｄとＣＭＯＳインバータ型回路の動作電流Ｉｐとの関係が例示される。電源電圧Ｖｄｄが高くなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。温度Ｔｉが高くなるにしたがって補償素子電流Ｉｄは減り、動作電流Ｉｐが増える。閾値電圧Ｖｔｈが低くなるにしたがって補償素子電流Ｉｄが減り、動作電流Ｉｐが増える。ドレイン・ソース間飽和電流Ｉｄｓが大きくなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。
【００２５】
これにより、遅延段２はその時の温度及び電源電圧の変動などの影響が打ち消されるようにその遅延特性が変化され、遅延時間の変動が抑制される。一般的に一定量の遅延が必要な回路は、遅延回路とその他のロジック部（モード等を選択するデコード部など）から成り、そのトータルで一定量の遅延が必要なことが多い。従って、遅延回路１をその他のロジック部と同じＭＯＳトランジスタで構成することにより、トータル遅延が一定になるように補償ＭＯＳトランジスタの特性を調整することも可能である。
【００２６】
図１の回路構成より明らかなように、補償用ＭＯＳトランジスタＭ９はｐチャンネル型であるから、補償用ＭＯＳトランジスタＭ９に流れる電流Ｉｄは、ｐチャンネル型ＭＯＳトランジスタの閾値電圧などの素子特性に依存し、ｎチャンネル型ＭＯＳトランジスタの素子特性には依存しない。要するに、電源電圧、温度、プロセスバラツキによる素子特性の変動がｎチャンネル型ＭＯＳトランジスタに比べてｐチャンネル型ＭＯＳトランジスタに顕著な場合に対して好適な対策として位置付けられる。
【００２７】
図３には本発明に係る半導体集積回路にオンチップされた遅延回路の別の例が示される。図１との相違点は、ｐチャンネル型の補償用ＭＯＳトランジスタＭ９を３個直列接続して補償回路５を構成した点である。図３の回路によれば補償回路５に流れる電流Ｉｄが図１に比べて小さくなる。補償回路５の電流供給能力が大き過ぎると、大きな電流Ｉｄの変化によって電流Ｉｐの増減が急激になり、制御が収束し難くなるのを未然に防止しようとするものである。ゲート幅の小さな補償用ＭＯＳトランジスタを採用しても良い。補償は回路特性を微調整するものであるため、通常Ｉｐ＞Ｉｄであり、実際の回路では補償用ＭＯＳトランジスタを直列接続したもの、またはゲート幅の小さな補償用ＭＯＳトランジスタを用いると良い。
【００２８】
図４には本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例が示される。図１との相違点は、前記定電流源の定電流ノードＮｃｏｎｓｔにミラー電流を供給するカレントミラー回路によって補償回路５を構成した点である。補償回路５を構成する前記カレントミラー回路は、前記ＣＭＯＳインバータ型回路４におけるｐチャンネル型の電流規制ＭＯＳトランジスタＭ１，Ｍ２と同じサイズのｐチャンネル型ＭＯＳトランジスタＭ１１、Ｍ１２と前記ＣＭＯＳインバータ型回路４におけるｎチャンネル型の電流規制ＭＯＳトランジスタＭ３，Ｍ４と同じサイズのｎチャンネル型ＭＯＳトランジスタＭ１３とによって構成される。補償素子はｎチャンネル型ＭＯＳトランジスタＭ１３である。補償用ＭＯＳトランジスタＭ１３に流れる電流ＩｄはＣＭＯＳインバータ型回路４のｎチャンネル型ＭＯＳトランジスタＭ３，Ｍ４の閾値電圧に依存し、同回路４のｐチャンネル型ＭＯＳトランジスタＭ１，Ｍ２の閾値電圧には依存しない。要するに、図４の補償回路５は電源電圧、温度、プロセスバラツキによる素子特性の変動がｐチャンネル型ＭＯＳトランジスタに比べてｎチャンネル型ＭＯＳトランジスタに顕著な場合に対応するのに好適な対策として位置付けられる。
【００２９】
特に図示はしないが、図１又は図３の補償回路５と、図４の補償回路５を定電流ノードに並列接続することにより、双方の補償回路全体として流れる電流Ｉｄがｐチャンネル型ＭＯＳトランジスタＭ１，Ｍ２の閾値電圧とｎチャンネル型ＭＯＳトランジスタＭ３，Ｍ４の閾値電圧の双方に依存するようになる。したがって、この場合には、電源電圧、温度、プロセスバラツキによる素子特性の変動がｐチャンネル型及びｎチャンネル型の何れのＭＯＳトランジスタに顕著であっても対応することができる。
【００３０】
図５には本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例が示される。同図に示される構成は図１の遅延制御回路３に対してそれを構成するＭＯＳトランジスタの導電型をｎチャンネル型からｐチャンネル型へ、ｐチャンネル型からｎチャンネル型へ変更した点が相違される。定電流源はｐチャンネル型ＭＯＳトランジスタＭ５ｉによって構成され、補償回路はｎチャンネル型ＭＯＳトランジスタＭ９ｉによって構成される。この回路構成は電源電圧、温度、プロセスばらつきによる素子特性の変動がｐチャンネル型ＭＯＳトランジスタに比べてｎチャンネル型ＭＯＳトランジスタに顕著な場合に好適である。補償素子にｎチャンネル型ＭＯＳトランジスタＭ９ｉのみを使用するので、図１の構成よりも回路面積が小さくなる。
【００３１】
図６には本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例が示される。同図に示される構成は図４の遅延制御回路３に対してそれを構成するＭＯＳトランジスタの導電型をｎチャンネル型からｐチャンネル型へ、ｐチャンネル型からｎチャンネル型へ変更した点が相違される。定電流源はｐチャンネル型ＭＯＳトランジスタＭ５ｉによって構成され、補償素子はｐチャンネル型ＭＯＳトランジスタＭ１３ｉによって構成される。この回路構成は電源電圧、温度、プロセスばらつきによる素子特性の変動がｎチャンネル型ＭＯＳトランジスタに比べてｐチャンネル型ＭＯＳトランジスタに顕著な場合に好適である。
【００３２】
図１乃至図６に基づいて説明した遅延回路１によれば、電源電圧変動、温度変動及びプロセスばらつきに対し、図７に例示されるように入力ＩＮに対する出力ＯＵＴの遅延ばらつきはＤＬＹ１で示されるように比較的小さい。図８の比較例のようにインバータの直列段数で遅延時間を決定する遅延回路の場合には入力ＩＮに対する出力ＯＵＴの遅延ばらつきはＤＬＹ２で示されるように比較的大きくなる。図９の比較例のように定電流源の定電流で遅延時間を制御し、補償回路を採用しない場合には入力ＩＮに対する出力ＯＵＴの遅延ばらつきは図８よりは小さくなっても図７まで減少することはない。
【００３３】
図１０には定電流源の原理が示される。定電流源ＭＯＳトランジスタＭ５は温度差によるドレイン・ソース（Ｉｄｓ）間電流の差が小さくなるようにゲート・ソース間電圧（Ｖｇ）が設定される。即ち、同図に示されるように、低温、高温に代表される種々の温度下において、閾値電圧に対するドレイン・ソース間電流がほぼ同じになる温度交点が存在する。温度交点近傍の電圧をゲート電圧Ｖｏｕｔｇとすることにより、種々の温度において定電流源ＭＯＳトランジスタＭ５には温度に依存せずに定電流を流すことができる。そして、遅延回路がオンチップされる半導体集積回路毎にゲート電圧Ｖｏｕｔｇを調整（トリミング）することにより、プロセスばらつきに依存すること無く定電流を流すことができる。従って、電源電圧、温度及び閾値電圧に依存しない定電流Ｉｃｏｎｓｔを得ることができる。特に図示はしないがｐチャンネル型の電流源ＭＯＳトランジスタＭ５ｉについても同様である。
【００３４】
図１１にはゲート電圧Ｖｏｕｔｇをトリミングするための回路が例示される。トリミングデータはデータ信号線ＩＤＢを介してデータレジスタ１０にロードされる。データレジスタ１０にロードされたトリミングデータはディジタル・アナログ変換器（Ｄ／Ａコンバータ）１１に供給される。Ｄ／Ａコンバータ１１はクランプ回路１２で生成されるクランプ電圧Ｃｖｄｄをフルスケール電圧として、トリミングデータに応ずるゲートバイアス電圧Ｖｏｕｔｇを生成する。前記クランプ回路１２はＭＯＳトランジスタの閾値電圧の差を用いたりして基準電圧を発生し、これをバッファアンプで逓倍してクランプ電圧Ｃｖｄｄを形成する。Ｄ／Ａコンバータ１１は例えば、シリーズ抵抗Ｒとシャント抵抗ｒの抵抗網を有し、各シャント抵抗ｒの一端にはトリミングデータの対応ビットの信号によってオン・オフされるＣＭＯＳスイッチＳＷを介してクランプ電圧Ｃｖｄｄが印加される、所謂Ｒ２Ｒ形態回路構成とされる。ＣＭＯＳスイッチＳＷはデータレジスタ１０の対応ビットによりスイッチ制御される。前記Ｄ／Ａコンバータ１１の出力は低インピーダンスであるから、ゲートバイアス電圧Ｖｏｕｔｇはボルテージフォロアアンプ（ＶＦＡＭＰ）１３を通してＭＯＳトランジスタＭ５に供給される。
【００３５】
前記トリミングデータレジスタ１０にロードされるトリミングデータはヒューズプログラム回路に格納され、或いはフラッシュメモリに代表されるように電気的に書換え可能な不揮発性メモリに格納されている。ヒューズプログラムに対するトリミングデータの設定は半導体集積回路のテスト工程でレーザ照射による選択的な溶断等によって行なうことができる。ヒューズプログラム回路からトリミングデータレジスタへトリミングデータをロードするタイミングは半導体集積回路のリセットに同期して行なえばよい。リセット時だけヒューズズプログラム回路を活性化すればよい。
【００３６】
一方、フラッシュメモリへのトリミングデータの書込みはテスト工程等でテスタを介して電気的に行なえばよい。図１２にはその書込み手順が例示される。トリミング情報エリアのアドレスをアドレスレジスタにラッチし（Ｓ１）、トリミングデータを書込み込みデータレジスタにラッチする（Ｓ２）。アドレスレジスタにラッチされたアドレスエリアに、データレジスタの書込みデータに従って書き込み電圧を印加し（Ｓ３）、そのアドレスエリアからベリファイデータを読み出し（Ｓ４）、読み出したベリファイデータを用いて再書込みデータを演算し（Ｓ５）、ベリファイデータが書込みデータに一致したかを判定する（Ｓ６）。この判定で一致になるまでステップＳ３〜Ｓ６を繰り返す。図１３にはリセット時におけるトリミングデータの読み出し・ロード処理の手順が示される。パワーオンリセットが指示されるとフラッシュメモリのトリミング情報エリアのワード線が選択され、トリミング情報エリアからトリミングデータレジスタにトリミングデータが転送される。この処理はリセット解除までの間に完了される。トリミングデータの設定は電源リセット時に行なえばよい。
【００３７】
遅延回路１及びトリミングデータレジスタ１０はフラッシュメモリの一部であっても、或いはフラッシュメモリとは別の機能モジュールであってもよい。図１４に例示されるように、遅延回路１がフラッシュメモリのタイミング制御回路（タイミング発生回路）１５などに利用される場合には、トリミングデータエリア１６はフラッシュメモリアレイ１７の所定の記憶領域に割当てられていればよく、前記トリミングデータエリア１６で選択されて読み出されたトリミングデータはアンプ１８で増幅されてトリミングデータレジスタ１０にロードされる。アドレスデコーダ１９によるトリミングエリアのワード線選択は、リセット信号ＲＥＳＥＴによるリセット動作の指示に応答して、或いはトリミングデータ書込み等の所定動作モードでトリミングエリアを選択するアドレス信号ＡＤＲｔが供給されることにより可能にされる。
【００３８】
図１５には本発明に係る半導体集積回路の一例であるデータプロセッサ若しくはマイクロプロセッサなどとも称されるシングルチップのマイクロコンピュータが例示される。
【００３９】
同図に示されるマイクロコンピュータ２１は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００４０】
マイクロコンピュータ２１は、中央処理装置（ＣＰＵとも記す）２２、前記ＣＰＵ２２のワーク領域などに利用されるランダム・アクセス・メモリ（ＲＡＭとも記す）２３、動作基準クロック信号などを生成するフェーズ・ロックド・ループ回路（ＰＬＬとも記す）２４、フラッシュメモリモジュール２５、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣとも記す）２６、タイマ２７及び入出力ポート２８，２９を有する。フラッシュメモリモジュール２５は、特に制限されないが、ＣＰＵ２２の動作プログラムもしくはデータを格納する。それら回路は内部バス３０で接続される。特に制限されないが、内部バス３０及び外部バスに対するバスマスタはＣＰＵ２２又はＤＭＡＣ２６とされる。マイクロコンピュータ２１がシステムに実装された状態ではＣＰＵ２２がフラッシュメモリモジュール２５に対する消去及び書き込みを行なう。デバイステスト又は製造段階では外部の書き込み装置がポート２８，２９を介して直接フラッシュメモリモジュール２５に対する消去及び書き込みを制御可能になっている。マイクロコンピュータ２１の外部電源は電源電圧Ｖｄｄと回路の接地電圧ＶＳＳとされる。外部端子ＸＴＡＬ、ＥＸＴＡＬには発振子等が接続され、それによって生成される原発振信号はＰＬＬ２４で分周され、内部基準クロック信号にされる。スタンバイ信号ＳＴＢＹ、リセット信号ＲＥＳ及びモード信号ＭＤ等が外部制御信号として入力される。電源投入後、リセット信号ＲＥＳのローレベル期間にマイクロコンピュータ２１の内部が初期化される。リセット信号ＲＥＳのハイレベルによりリセットが解除されると、ＣＰＵ２２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。
【００４１】
図１６にはフラッシュメモリモジュール２５のブロック図が例示される。フラッシュメモリモジュール２５は、多数の不揮発性メモリセルがマトリクス配置されたメモリマット３１を有する。不揮発性メモリセルの選択端子はワード線ＷＬ等に接続され、不揮発性メモリセルのデータ端子はビット線ＢＬやソース線ＳＬなどに接続される。ビット線ＢＬにはワード線ＷＬ単位のデータ書き込みに利用される書き込みラッチ回路３２が接続される。列セレクタ回路３３はデータの外部入出力単位に従ってビット線の選択を行なう。列セレクタ回路３３で選択されたビット線ＢＬからの読み出しデータはセンスアンプ回路３４で増幅され、入出力回路３５から外部に出力される。外部からの書き込みデータは列セレクタ回路３３で選択されたビット線ＢＬを介して書き込みラッチ回路３２にラッチされ、ワード線単位で不揮発性メモリセルへの書き込みが行なわれる。消去は例えばワード線の所定数本単位で行なわれる。電源回路３６は書き込み及び消去に必要な高電圧を生成する。タイミング制御回路（タイミング発生回路）３７はクロックＣＬＫに同期して書き込み、消去、及び読み出し動作を制御する。処理の指示は、特に制限されないが、ＣＰＵ２２より内部データバス３０Ｄを介してコマンドで与えられる。タイミング制御回路３７はそのコマンドを解釈して、各部に動作制御信号を与える。論理回路としてのデコーダ・ドライバ回路３８は読み出し、消去又は書き込みの動作に応じてワード線ＷＬなどの選択及び駆動、列セレクタ回路３３の選択動作を制御する。それらの選択動作において、どのワード線ＷＬなどを選択するかは内部アドレスバス３０Ａから供給されるアドレス信号で指示される。尚、アドレスバス３０Ａ及びデータバス３０Ｄは前記内部バス３０に含まれている。
【００４２】
この例では、前記遅延回路１はセンスアンプ回路３４を構成する複数のセンスアンプＳＡの活性化制御信号（センスアンプ起動信号）φｓａ等の生成に利用される。前記遅延回路１で設定される遅延時間はクロック信号ＣＬＫの変化からセンスアンプ起動信号φｓａが変化するまでに必要な遅延タイミングを得るための遅延時間とされる。データレジスタ１０に対するトリミングデータのイニシャルロードは図１４で説明したのと同様にパワーオンリセット等に応答して行なわれる。
【００４３】
図１７にはフラッシュメモリモジュール２５のリード動作タイミングが例示される。フラッシュメモリモジュール２５はモジュールセレクト信号ＭＳＥＬにより動作が選択されると、クロック信号ＣＬＫの立ち上りに同期してワード線ＷＬの選択、プリチャージ信号φｐｃによるビット線ＢＬのプリチャージが行なわれる。クロック信号ＣＬＫの立ち上りに対するセンスアンプ起動信号φｓａの立ち上りタイミングは前記遅延回路による遅延時間を利用して決定される。即ち、遅延回路１はモジュールセレクト信号ＭＳＥＬの立ち上りに続いてクロック信号ＣＬＫを信号ＩＮとして入力する。制御回路３７は遅延回路１の出力信号ＯＵＴの立ち上り同期で所定の期間、センスアンプ起動信号φｓａをハイレベルのイネーブルレベルにする。これによって活性化されるセンスアンプは、参照電位ｒｅｆに対してビット線ＢＬの電位を増幅し、その増幅結果に応ずるリードデータがデータバス３０Ｄに出力される。
【００４４】
前述の如く遅延回路１は電源電圧変動、温度変動及びプロセスばらつきによる遅延特性の変動が小さく抑えられている。したがって、遅延回路１による遅延が過小になってセンスアンプ活性化タイミングが早くなり過ぎ（ｔｉのタイミング）センス動作に十分なマージンを採ることができない等の事態や、遅延回路１による遅延が過大になってセンスアンプ活性化タイミングが遅くなり過ぎ（時刻ｔｊ）読み出し動作速度が低下する事態は生じない。したがって、データ読み出し動作速度が高い精度で一定になるので、メモリに高性能且つ高速化に資することができる。さらに、遅延回路１は、遅延特性のばらつきを抑えるのに分周器、位相比較器、及びチャージポンプを必要とせず、回路面積が大きくなることはない。また、遅延特性のばらつきを抑える水晶振動子などの外付け部品を利用して標準クロックを生成することを要しないから、回路の部品点数も増えない。
【００４５】
図１８には遅延回路をリングオシレータ６として構成した例が示される。図１との相違点は、遅延段２において複数個のＣＭＯＳインバータ型回路４を帰還接続して発振段を構成した点である。アンドゲート７は発振動作の起動／停止制御用に設けられている。ｅｎａｂｌｅは発振イネーブル信号であり、ハイレベルで発振動作可能にする。遅延制御部３は電源電圧変動、温度変動及びプロセスばらつきによる発振特性の変動、即ち周波数の変動を抑える働きをする。電源電圧変動、温度変動及びプロセスばらつき（閾値電圧変動）に対する依存性を補償した電流Ｉｐを使用してＣＭＯＳインバータ型回路４の動作電流を制御するから、この発振回路６で生成されるクロック信号Ｒｉｎｇｏｕｔに同期動作される図示を省略する回路において、図１９に例示されるように、スピード・ベスト状態（周波数大）とスピード・ワースト状態（周波数小）での動作スピードの差を減少させることができる。このように、本発明をリングオシレータ６として構成すれば、内部で発生するクロック信号の周波数を高い精度で一定にすることができるから、そのようなクロック信号に同期動作される回路を高性能化するのに資することができる。
【００４６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４７】
例えば、遅延回路はメモリのセンスアンプ活性化信号の生成に利用する場合だけでなく、メモリのその他のタイミング制御信号の生成、更にはメモリ以外の種々の論理集積回路の制御信号の生成にも適用することができる。本発明が適用されるメモリはフラッシュメモリに代表される書き換え可能な不揮発性メモリに限定されない。ランダムアクセスメモリ、マスクＲＯＭなどにも適用することができる。更にフラッシュメモリはマイクロコンピュータオンチップのフラッシュメモリモジュールに限定されない。単体のフラッシュメモリチップにも当然適用可能である。また、本発明はＣＭＯＳ回路に限定されない。飽和負荷を用いたＭＯＳインバータ型などであってもよい。遅延段はバイポーラトランジスタを用いて構成してもよい。補償回路は遅延段を構成する回路素子に応じて補償素子を変更すればよい。また、トリミングデータは遅延回路を有するメモリが保持する構成に限定されない。リセット指示に応答して、トリミングデータを保持するフラッシュメモリからランダムアクセスメモリなどにトリミングデータをイニシャルロードするようにしてもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る半導体集積回路にオンチップされた遅延回路の一例を示す回路図である。
【図２】図１の回路における各パラメータに対する補償用ＭＯＳトランジスタに流れる補償素子電流ＩｄとＣＭＯインバータ型回路の動作電流Ｉｐとの関係を例示する説明図である。
【図３】本発明に係る半導体集積回路にオンチップされた遅延回路の別の例として補償用ＭＯＳトランジスタを３個直列接続した補償回路を備えるものを示す回路図である。
【図４】本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例として定電流源の定電流ノードにミラー電流を供給するカレントミラー回路によって補償回路を構成したものを示す回路図である。
【図５】本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例として図１の遅延制御回路に対してｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタによる機能を入れ換えたものを示す回路図である。
【図６】本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例として図４の遅延制御回路に対してｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタによる機能を入れ換えたものを示す回路図である。
【図７】図１乃至図６に基づいて説明した遅延回路の入力ＩＮに対する出力ＯＵＴの遅延ばらつきを例示するタイミングチャートである。
【図８】本発明の比較例に係るインバータ直列遅延回路とそれにおける入力ＩＮに対する出力ＯＵＴの遅延ばらつきを例示する説明図である。
【図９】定電流源の定電流で遅延時間を制御し補償回路を採用しない比較例を示す回路図である。
【図１０】定電流源の原理を示す説明図である。
【図１１】定電流源ＭＯＳトランジスタのゲートバイアス電圧をトリミングするための回路を例示するブロック図である。
【図１２】フラッシュメモリへのトリミングデータの書込み工程を例示するフローチャートである。
【図１３】リセット時におけるトリミングデータの読み出し・ロード処理の手順を例示するフローチャートである。
【図１４】遅延回路を搭載するフラッシュメモリにトリミングデータを保持して利用可能にする構成を例示するブロック図である。
【図１５】本発明に係る半導体集積回路の一例であるマイクロコンピュータのブロック図である。
【図１６】マイクロコンピュータに搭載されるフラッシュメモリモジュールのブロック図である。
【図１７】フラッシュメモリモジュールのリード動作タイミングを例示するタイミングチャートである。
【図１８】遅延回路をリングオシレータとして構成したときの回路図である。
【図１９】図１８のリングオシレータによる発振周波数のスピード・ベスト状態（周波数大）とスピード・ワースト状態（周波数小）を例示するタイミングチャートである。
【符号の説明】
【００４９】
１  遅延回路
２  遅延段
３  遅延制御部
４  ＣＭＯＳインバータ型回路
５  補償回路
Ｍ１，Ｍ４  スイッチングＭＯＳトランジスタ
Ｍ２，Ｍ３  電流規制ＭＯＳトランジスタ
Ｖｐ，Ｖｎ  制御電圧
Ｍ５，Ｍ５ｉ  定電流源ＭＯＳトランジスタ
Ｍ６，Ｍ６ｉ  Ｍ２へのカレントミラー用カレントソースＭＯＳトランジスタ
Ｍ８，Ｍ８ｉ  Ｍ３へのカレントミラー用カレントソースＭＯＳトランジスタ
Ｍ９，Ｍ９ｉ  補償用ＭＯＳトランジスタ
Ｎｃｏｎｓｔ  定電流ノード
Ｉｃｏｎｓｔ  定電流
Ｍ１３，Ｍ１３ｉ  補償用ＭＯＳトランジスタ
Ｖｏｕｔｇ  ゲートバイアス電圧
１０  データレジスタ
１１  ディジタル・アナログ変換器
１５  タイミング制御回路
１６  トリミングデータエリア
１７  フラッシュメモリアレイ
２１  マイクロコンピュータ
２２  ＣＰＵ
２５  フラッシュメモリモジュール
ＳＡ  センスアンプ
φｓａ  センスアンプ起動信号
３７  タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005117442.tif 000018
【図１７】
2005117442.tif 000019
【図１８】
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【図１９】
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