(57)【要約】【課題】  簡単な構成で、かつ、効率良くデータの伝送を行うことができる改良したコンバータを備えるカード認識システムを提供する。【解決手段】  本発明のカード認識システムでは、規格に準拠していない非準拠カードを認識するため、上記非準拠カードを、コンピュータに設けられており、規格に準拠している準拠カード用のコネクタに接続するためのカードアダプタと、上記カードアダプタに接続された非準拠カードを、準拠カードとしてコンピュータに認識させるためのコンバータであって、非準拠カード側に非準拠カード用のＩ／Ｏを有する非準拠カード制御部を含むコンバータを備えるカード認識システムにおいて、上記コンバータは、上記非準拠カード制御部より出力されるデータを準拠カードのデータに直接変換してコンピュータに出力するインターフェースを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
規格に準拠していない非準拠カードと、規格に準拠している準拠カードとデータの送受を行うためのカードコントローラを有するコンピュータと、上記非準拠カードを上記コンピュータに接続するためのアダプタを有し、上記非準拠カードを準拠カードとして認識するカード認識システムにおいて、
上記カードコントローラと非準拠カードとの間に、非準拠カードのデータを準拠カードのデータに変換するため、非準拠カード用のＩ／Ｏを有する非準拠カード制御部と、上記非準拠カード制御部と専用の伝送路で接続され、準拠カード用のＩ／Ｏを有するインターフェースとで構成されることを特徴とするカード認識システム。
【請求項２】
上記非準拠カード制御部、又は、上記インターフェースに、非準拠カード制御部から出力されるデータのビット数を準拠カードのデータのビット数に変換する回路を備えたことを特徴とする請求項１に記載のカード認識システム。
【請求項３】
上記非準拠カード制御部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする請求項１又は請求項２に記載のカード認識システム。
【請求項４】
上記非準拠カード制御部は、非準拠カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする請求項１乃至請求項３の何れかに記載のカード認識システム。
【請求項５】
上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする請求項１乃至請求項４の何れかに記載のカード認識システム。
【請求項６】
上記カードアダプタが、上記非準拠カード制御部及びインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする請求項１乃至請求項５の何れかに記載のカード認識システム。
【請求項７】
上記カードアダプタがパッシブ型カードアダプタであり、上記カードコントローラ内に上記非準拠カード制御部及びインターフェースを備えることを特徴とする請求項１乃至請求項６の何れかに記載のカード認識システム。
【請求項８】
コンピュータに設けられている標準カード用のコネクタと異なる形状のコネクタを有する異形カードと、標準カードとデータの送受を行うためのカードコントローラを含むコンピュータと、上記異形カードを上記コンピュータに接続するためのアダプタを有し、上記異形カードを標準カードとして認識するカード認識システムにおいて、
上記異形カードとカードコントローラとの間に、異形カードのデータを標準カードのデータに変換するため、異形カード用のＩ／Ｏを有する異形カード制御部と、上記異形カード制御部と専用の伝送路で接続され、標準カード用のＩ／Ｏを有するインターフェースとを備えることを特徴とするカード認識システム。
【請求項９】
上記異形カード制御部、又は、上記インターフェースに、異形カード制御部から出力されるデータのビット数を標準カードのデータのビット数に変換する回路を備えたことを特徴とする請求項８に記載のカード認識システム。
【請求項１０】
上記異形カード制御部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする請求項８又は請求項９に記載のカード認識システム。
【請求項１１】
上記異形カード制御部は、異形カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする請求項８乃至請求項１０の何れかに記載のカード認識システム。
【請求項１２】
上記標準カードがＰＣＭＣＩＡに準拠したＰＣカードであり、異形カードがスマートカードであることを特徴とする請求項８乃至請求項１１の何れかに記載のカード認識システム。
【請求項１３】
上記カードアダプタが、上記異形カード制御部及びインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする請求項８乃至請求項１２の何れかに記載のカード認識システム。
【請求項１４】
上記カードアダプタがパッシブ型カードアダプタであり、上記カードコントローラ内に上記異形カード及びインターフェースを備えることを特徴とする請求項８乃至請求項１３の何れかに記載のカード認識システム。
【請求項１５】
規格に準拠していない非準拠カードと、規格に準拠している準拠カードとデータの送受を行うためのカードコントローラを含むコンピュータと、上記非準拠カードを上記コンピュータに接続するためのアダプタを有し、規格に準拠していない非準拠カードを認識するカード認識システムにおいて、
上記カードコントローラと非準拠カードとの間において、非準拠カードのデータをデータの規格も含めて準拠カードのデータに変換するデータ変換部と、上記データ変換部の出力をコンピュータに出力するカードインターフェースと、上記データ変換部とカードインターフェースとの間で直接データのやり取りを行うための専用の伝送路とを備えたことを特徴とするカード認識システム。
【請求項１６】
上記データ変換部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする請求項１５に記載のカード認識システム。
【請求項１７】
上記データ変換部は、非準拠カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする請求項１５又は請求項１６に記載のカード認識システム。
【請求項１８】
上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする請求項１５乃至請求項１７の何れかに記載のカード認識システム。
【請求項１９】
上記カードアダプタが、上記データ変換部及びカードインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする請求項１５乃至請求項１８の何れかに記載のカード認識システム。
【請求項２０】
上記カードアダプタがパッシブ型カードアダプタであり、上記コントローラ内に、上記データ変換部及びカードインターフェースを備えることを特徴とする請求項１５乃至請求項１９の何れかに記載のカード認識システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＰＣＭＣＩＡの規格に準拠していないスマートカード等の非準拠カードを、ＰＣＭＣＩＡに準拠している準拠カード（いわゆるＰＣカード）用コネクタを持つコンピュータにおいて使用可能にするためのカード認識システムに関し、特に、上記カード認識システムにおいて、カードアダプタ又はコンピュータ内に設けられ、上記非準拠カードを準拠カードとして使用可能にするためのコンバータ部分の改良に関する。
【背景技術】
【０００２】
例えば、ＰＣＭＣＩＡの規格に準拠していない、例えば、ＰＣＭＣＩＡの規格以外の異形のコネクタを有するスマートカード等の非準拠カード（以下、必要に応じて、異形カード又は非ＰＣカードという）を、ＰＣＭＣＩＡに準拠している準拠カード（以下、必要に応じて標準カード又はＰＣカードという）用コネクタを有するコンピュータにおいて使用可能にするカード認識システムは、上記非ＰＣカードをＰＣカード用コネクタに接続するためのアダプタと、上記アダプタに接続された非ＰＣカードをコンピュータにＰＣカードとして認識するためのコンバータとで構成される。
【０００３】
上記アダプタには、アクティブアダプタとパッシブアダプタがある（例えば、以下の特許文献１を参照）。
【特許文献１】特開２００１−７５７４６号公報
【０００４】
アクティブアダプタは、上記コンバータを内蔵するアダプタであり、当該アクティブアダプタを用いるカード認識システムでは、コンピュータは、スマートカード等の非ＰＣカードを認識するための特別な回路を持つ必要が無い。
【０００５】
他方、パッシブアダプタは、内部においてスマートカードの信号ピンの配列をＰＣカード用に変換するだけのものであり、コンバータは備えていない。このため、当該パッシブアダプタを用いるカード認識システムでは、コンピュータの内部に、スマートカード用パッシブアダプタの接続を検知する検知部と、当該検知部によりスマートカード用パッシブアダプタの接続が検知された場合にアクティブに切り換えられ、スマートカードから出力されたデータをＰＣカード用のデータに変換するコンバータとを備えることが必要になる。
【０００６】
本発明は、上記コンバータの改良に関するものである。以下、アクティブアダプタを使用するカード認識システムを例にとって従来のコンバータの構成及び課題の説明を行う。
【０００７】
図９は、非ＰＣカードであるスマートカード１と、当該スマートカード１の認識システムＳ３を構成するコンピュータ３及びアクティブアダプタ１０を示す図である。
【０００８】
コンピュータ３は、ＰＣＩバスＢ１を備えるチップセット４に取付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカードを認識するためのＰＣカード・コントローラ８、並びに、上記ＰＣカード・コントローラ８に接続されるＰＣカード用コネクタ２を備える。
【０００９】
スマートカード用アクティブアダプタ１０は、スマートカード１が備える接触端子面１ａに対応する接触コネクタ１６と、コンピュータ３が備えるＰＣカード用のオス型コネクタ２に対応するメス型コネクタ１０ｂとの間に、非ＰＣカードであるスマートカードから出力されたデータをＰＣカードのデータに変換してコンピュータ側に出力するコンバータＣ２を備える。
【００１０】
コンバータＣ２は、コネクタ２を介してＰＣカード・コントローラ８とデータのやり取りを行うＰＣカード・インターフェース１１、当該インターフェース１１とバスＢ２を介してデータのやり取りを行うＣＰＵ１２、ＲＡＭ１３、ＲＯＭ１４、スマートカード制御部１５で構成されている。
【００１１】
スマートカード用の接触コネクタ１６にスマートカード１が挿し込まれると、スマートカード制御部１５がこれを検知し、ＣＰＵ１２に伝える。ＣＰＵ１２は、ＰＣカード・インターフェース１１を介して、コンピュータ３のＰＣカード・コントローラ８に、スマートカード１からの情報を出力する。
【００１２】
スマートカード１からコンピュータ３へのデータの流れは、以下の通りである。スマートカード１からのデータは、一旦スマートカード制御部１５が内蔵するＦＩＦＯ１５ａに格納される。当該ＦＩＦＯ１５ａは、スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能する。ＣＰＵ１２は、ＦＩＦＯ１５ａにデータが格納されたことを検知すると、ＦＩＦＯ１５ａから格納されたデータを読み取り、作業用のＲＡＭ１３に保存する。ＣＰＵ１２は、割り込み信号を用いてスマートカード１から受取ったデータがあることを、ＰＣカード・インターフェース１１及びコネクタ２を介して、コンピュータ３のＰＣカード・コントローラ８に伝えた後、同様の手順でＲＡＭ１３に格納されているデータをＰＣカード・コントローラ８に出力する。
【００１３】
なお、上記ＲＡＭ１３に格納されているデータは、ＰＣカード・インターフェース１１に内蔵するレジスタ１１ａに一旦保持された後に、出力される。
【００１４】
一方、コンピュータ３からスマートカード１へのデータの流れは、以下の通りである。コンピュータ３内のホストＣＰＵ５は、メモリ６に記憶しているデータをチップセット４、ＰＣＩバスＢ１、及び、ＰＣカード・コントローラ８を介してコネクタ２へと出力する。コネクタ２を介してデータを受け取ったＰＣカード・インターフェース１１は、内蔵するレジスタ１１ａに送信データを一旦格納し、ＣＰＵ１２は、レジスタ１１ａに送信データが格納されたことを検知すると、当該送信データをデータバスＢ２を介して作業用のＲＡＭ１３に書き込む。ＣＰＵ１２は、ＲＡＭ１３に書き込まれたデータをスマートカード制御部１５が内蔵するＦＩＦＯ１５ａに書き込む。スマートカード制御部１５は、ＦＩＦＯ１５ａに書き込んだデータを接触コネクタ１６を介してスマートカード１に出力する。なお、上記ＣＰＵ１２の実行するプログラムは、全てフラッシュＲＯＭ１４に内蔵されている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のスマートカード用アクティブカード１０が備えるコンバータＣ２では、ＰＣカード・インターフェース１１とスマートカード制御部１５との間でデータのやり取りを行うためにＣＰＵ１２、ワークＲＡＭ１３、及び、フラッシュＲＯＭ１４を備えており、回路規模が大きいといった問題があった。
【００１６】
また、上述するように、スマートカードから出力されたデータは、コンバータＣ２内部で、スマートカード制御部１５のＦＩＦＯ１５ａ、作業用のＲＡＭ１３、ＰＣカード・インターフェース１１のレジスタ１１ａの各々に順に格納された後に、コンピュータ３へと出力される。このため、データの伝送効率が悪かった。
【００１７】
また、上記コンバータＣ２を構成するフラッシュＲＯＭ１４は、通常のＣＭＯＳと異なる工程により製造されるため、製造工程数が多くなりコスト高になるといった問題があった。これは、フラッシュＲＯＭの代わりにＥＥＰＲＯＭを用いる場合であっても同様である。
【００１８】
本発明は、上記コンバータＣ２からＣＰＵ１２、ＲＡＭ１３、及び、ＲＯＭ１４を不要にして、簡単な構成、例えば、１チップ化しやすい構成で、かつ、効率良くデータの伝送を行うことができる改良したコンバータを備えるカード認識システムを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の第１のカード認識システムは、規格に準拠していない非準拠カードと、規格に準拠している準拠カードとデータの送受を行うためのカードコントローラを有するコンピュータと、上記非準拠カードを上記コンピュータに接続するためのアダプタを有し、上記非準拠カードを準拠カードとして認識するカード認識システムにおいて、上記カードコントローラと非準拠カードとの間に、非準拠カードのデータを準拠カードのデータに変換するため、非準拠カード用のＩ／Ｏを有する非準拠カード制御部と、上記非準拠カード制御部と専用の伝送路で接続され、準拠カード用のＩ／Ｏを有するインターフェースとで構成されることを特徴とする。
【００２０】
本発明の第２のカード認識システムは、上記第１のカード認識システムにおいて、上記非準拠カード制御部、又は、上記インターフェースに、非準拠カード制御部の出力するデータのビット数を準拠カードのデータのビット数に変換する回路を備えたことを特徴とする。
【００２１】
本発明の第３のカード認識システムは、上記何れかのカード認識システムにおいて、上記非準拠カード制御部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする。
【００２２】
本発明の第４のカード認識システムは、上記何れかのカード認識システムにおいて、上記非準拠カード制御部は、非準拠カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする。
【００２３】
本発明の第５のカード認識システムは、上記何れかのカード認識システムにおいて、上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする。
【００２４】
本発明の第６のカード認識システムは、上記何れかのカード認識システムにおいて、上記カードアダプタが、上記非準拠カード制御部及びインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする。
【００２５】
本発明の第７のカード認識システムは、上記第１乃至第５のカード認識システムにおいて、上記カードアダプタがパッシブ型カードアダプタであり、上記コントローラ内に非準拠カード制御部及びインターフェースを備えることを特徴とする。
【００２６】
本発明の第８のカード認識システムは、コンピュータに設けられている標準カード用のコネクタと異なる形状のコネクタを有する異形カードと、標準カードとデータの送受を行うためのカードコントローラを含むコンピュータと、上記異形カードを上記コンピュータに接続するためのアダプタを有し、上記異形カードを標準カードとして認識するカード認識システムにおいて、上記異形カードとカードコントローラとの間に、異形カードのデータを標準カードのデータに変換するため、異形カード用のＩ／Ｏを有する異形カード制御部と、上記異形カード制御部と専用の伝送路で接続され、標準カード用のＩ／Ｏを有するインターフェースとを備えることを特徴とする。
【００２７】
本発明の第９のカード認識システムは、上記第８のカード認識システムにおいて、上記異形カード制御部、又は、上記インターフェースに、異形カード制御部から出力されるデータのビット数を標準カードのデータのビット数に変換する回路を備えたことを特徴とする。
【００２８】
本発明の第１０のカード認識システムは、上記第８又は第９のカード認識システムにおいて、上記異形カード制御部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする。
【００２９】
本発明の第１１のカード認識システムは、上記第８乃至第１０のカード認識システムにおいて、上記異形カード制御部は、異形カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする。
【００３０】
本発明の第１２のカード認識システムは、上記第８乃至第１１のカード認識システムにおいて、上記標準カードがＰＣＭＣＩＡに準拠したＰＣカードであり、異形カードがスマートカードであることを特徴とする。
【００３１】
本発明の第１３のカード認識システムは、上記第８乃至第１２のカード認識システムにおいて、上記カードアダプタが、上記異形カード制御部及びインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする。
【００３２】
本発明の第１４のカード認識システムは、上記第８乃至第１２のカード認識システムにおいて、上記カードアダプタがパッシブ型カードアダプタであり、上記コントローラ内に異形カード制御部及びインターフェースを備えることを特徴とする。
【００３３】
本発明の第１５のカード認識システムは、規格に準拠していない非準拠カードと、規格に準拠している準拠カードとデータの送受を行うためのカードコントローラを含むコンピュータと、上記非準拠カードを上記コンピュータに接続するためのアダプタを有し、規格に準拠していない非準拠カードを認識するカード認識システムにおいて、上記カードコントローラと非準拠カードとの間において、非準拠カードのデータをデータの規格（シリアル／パラレルといったデータ形式、及び、データのビット数等）も含めて準拠カードのデータに変換するデータ変換部と、上記データ変換部の出力をコンピュータに出力するカードインターフェースと、上記データ変換部とカードインターフェースとの間で直接データのやり取りを行うための専用の伝送路とを備えたことを特徴とする。
【００３４】
本発明の第１６のカード認識システムは、上記第１５のカード認識システムにおいて、上記データ変換部は、コンピュータからの要求に応じて信号出力のタイミング制御を独自に行うタイミング制御部を有することを特徴とする。
【００３５】
本発明の第１７のカード認識システムは、上記第１５乃至第１６のカード認識システムにおいて、上記データ変換部は、非準拠カードから単位当たりに出力されるデータの最大量以上のバッファメモリを有することを特徴とする。
【００３６】
本発明の第１８のカード認識システムは、上記第１５乃至第１７のカード認識システムにおいて、上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする。
【００３７】
本発明の第１９のカード認識システムは、上記第１５乃至第１８のカード認識システムにおいて、上記カードアダプタが、上記データ変換部及びカードインターフェースを内蔵するアクティブ型カードアダプタであることを特徴とする。
【００３８】
本発明の第２０のカード認識システムは、上記第１５乃至第１８のカード認識システムにおいて、上記カードアダプタがパッシブ型カードアダプタであり、上記コントローラ内にデータ変換部及びカードインターフェースを備えることを特徴とする。
【発明の効果】
【００３９】
本発明の第１のカード認識システムでは、非準拠カードの制御部とインターフェースの間を専用の伝送路で接続した構成を採用することにより、非準拠カードの制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、回路規模を小さくすることができる。
【００４０】
本発明の第２のカード認識システムでは、データ処理の遅延を招くレジスタの類を完全に除去したため、非準拠カード制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合にＣＰＵがソフトウェアにより実現していた内容を専用の回路で実現した場合に得られる効果だけでなく、更なる処理の高速化、及び、レジスタの類を排除したことによる小型化を図ることができる。
【００４１】
また、非準拠カード制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、フラッシュＲＯＭ（ＥＥＰＲＯＭの場合でも同じである）を不要にしたことにより、他の処理部と一緒に製造することが可能となり、製造効率を改善することもできる。
【００４２】
本発明の第３のカード認識システムでは、独自に動作するタイミング制御部を設けたことにより、コンピュータの処理速度や動作状態によらず、信号出力に関して常に正確なタイミング制御を行うことができる。
【００４３】
本発明の第４のカード認識システムでは、非準拠カードから単位時間当たりに出力されるデータの最大量以上のバッファメモリを有することで、コンピュータの処理速度や動作状態によらず、バッファオーバーフローなどのトラブル発生を防止することができる。
【００４４】
本発明の第５のカード認識システムでは、ＰＣＭＣＩＡに準拠していないスマートカードを簡単な構成のコンバータによりＰＣカードとして認識することができる。
【００４５】
本発明の第６のカード認識システムでは、ＰＣＭＣＩＡに準拠していないスマートカードをＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続された非準拠カード制御部及びインターフェースを内蔵するアクティブ型アダプタを利用することにより、ＰＣカードとして認識することができる。
【００４６】
本発明の第７のカード認識システムでは、コンピュータ側にＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続された非準拠カード制御部及びインターフェースを備えたことにより、ＰＣＭＣＩＡに準拠していないスマートカードを簡単で小型のパッシブアダプタを利用することにより、ＰＣカードとして認識することができる。
【００４７】
本発明の第８のカード認識システムでは、異形カードの制御部とインターフェースの間を専用の伝送路で接続した構成を採用することにより、異形カードの制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、回路規模を小さくすることができる。
【００４８】
本発明の第９のカード認識システムでは、データ処理の遅延を招くレジスタの類を完全に除去したため、異形カード制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合にＣＰＵがソフトウェアにより実現していた内容を専用の回路で実現した場合に得られる効果だけでなく、更なる処理の高速化、及び、レジスタの類を排除したことによる小型化を図ることができる。
【００４９】
また、異形カード制御部とインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、フラッシュＲＯＭ（ＥＥＰＲＯＭの場合でも同じである）を不要にしたことにより、他の処理部と一緒に製造することが可能となり、製造効率を改善することもできる。
【００５０】
本発明の第１０のカード認識システムでは、独自に動作するタイミング制御部を設けたことにより、コンピュータの処理速度や動作状態によらず、信号出力に関して常に正確なタイミング制御を行うことができる。
【００５１】
本発明の第１１のカード認識システムでは、異形カードから単位時間当たりに出力されるデータの最大量以上のバッファメモリを有することで、コンピュータの処理速度や動作状態によらず、バッファオーバーフローなどのトラブル発生を防止することができる。
【００５２】
本発明の第１２のカード認識システムでは、ＰＣＭＣＩＡに準拠するコネクタとは異なる形のコネクタを有するスマートカードを簡単な構成のコンバータによりＰＣカードとして認識することができる。
【００５３】
本発明の第１３のカード認識システムでは、ＰＣＭＣＩＡに準拠していないスマートカードをＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続された異形カード制御部及びインターフェースを内蔵するアクティブ型アダプタを利用することにより、ＰＣカードとして認識することができる。
【００５４】
本発明の第１４のカード認識システムでは、コンピュータ側にＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続された異形カード制御部及びインターフェースを備えたことにより、ＰＣＭＣＩＡに準拠していないスマートカードを簡単で小型のパッシブアダプタを利用することにより、ＰＣカードとして認識することができる。
【００５５】
本発明の第１５のカード認識システムでは、非準拠カードのデータを、データの規格も含めて準拠カードのデータに変換するデータ変換部（上記第２のカード認識システムにおける非準拠カード制御部と、当該制御部の出力するデータのビット数を準拠カードのデータのビット数に変換する回路とを備えるものに相当する。）と、カードインターフェースの間を専用の伝送路で接続した構成を採用することにより、データ変換部とカードインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、回路規模を小さくすることができる。上記データの規格とは、シリアル／パラレル変換、データのビット数変換等のことをいう。
【００５６】
また、データ処理の遅延を招くレジスタの類を完全に除去したため、データ変換部とカードインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に、ＣＰＵがソフトウェアにより実現していた内容を専用の回路で実現した場合に得られる効果だけでなく、更なる処理の高速化、及び、レジスタの類を排除したことによる小型化を図ることができる。
【００５７】
また、データ変換部とカードインターフェースを、ＣＰＵ，ＲＯＭ，ＲＡＭにも接続されているバスを介して接続する場合に比べて、フラッシュＲＯＭ（ＥＥＰＲＯＭの場合でも同じである）を不要にしたことにより、他の処理部と一緒に製造することが可能となり、製造効率を改善することもできる。
【００５８】
本発明の第１６のカード認識システムでは、独自に動作するタイミング制御部を設けたことにより、コンピュータの処理速度や動作状態によらず、信号出力に関して常に正確なタイミング制御を行うことができる。
【００５９】
本発明の第１７のカード認識システムでは、非準拠カードから単位時間当たりに出力されるデータの最大量以上のバッファメモリを有することで、コンピュータの処理速度や動作状態によらず、バッファオーバーフローなどのトラブル発生を防止することができる。
【００６０】
本発明の第１８のカード認識システムでは、ＰＣＭＣＩＡに準拠していないスマートカードを簡単な構成のコンバータによりＰＣカードとして認識することができる。
【００６１】
本発明の第１９のカード認識システムでは、ＰＣＭＣＩＡに準拠していないスマートカードをＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続されたデータ変換部及びカードインターフェースを内蔵するアクティブ型アダプタを利用することにより、ＰＣカードとして認識することができる。
【００６２】
本発明の第２０のカード認識システムでは、コンピュータ側にＣＰＵ，ＲＯＭ，ＲＡＭを使用せず、互いに専用の伝送路で接続されたデータ変換部及びカードインターフェースを備えたことにより、ＰＣＭＣＩＡに準拠していないスマートカードを簡単で小型のパッシブアダプタを利用することにより、ＰＣカードとして認識することができる。
【発明を実施するための最良の形態】
【００６３】
（１）実施の形態１
以下、添付の図面を参照しつつ本発明のカード認識システム及び非準拠カードの認識方法の実施の形態について説明する。図１において、実施の形態１のカード認識システムＳ１を構成するアクティブ型のアダプタ５０は、ＰＣＭＣＩＡに準拠していない、例えば、異なる形状のコネクタを有する非準拠カード（以下、必要に応じて異形カード又は非ＰＣカードという）であるスマートカードを、ＰＣＭＣＩＡの準拠している準拠カード（以下、必要に応じて標準カード又はＰＣカードという）として認識するためのコンバータとして、図９に示した従来のコンバータＣ２からインターフェース１１、ＣＰＵ１２、ＲＡＭ１３、ＲＯＭ１４を除去し、代わりに、改良したＰＣカード・インターフェース５１を有するコンバータＣ１を採用したことを特徴とする。
【００６４】
コンバータＣ１の構成物の内、図９を参照しながら説明した従来のコンバータＣ２の構成物と同じ物には同じ参照番号を付して表している。以下、カード認識システムＳ１の全体構成について説明した後、コンバータＣ１の構成及び動作について詳しく説明する。
【００６５】
コンピュータ３は、ＰＣＩバスＢ１を備えるチップセット４に取り付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカード（標準カード）を認識するためのＰＣカード・コントローラ８、並びに、上記ＰＣカード・コントローラ８に接続されているＰＣカード用コネクタ２を備える。
【００６６】
異形カードであるスマートカード用のアクティブアダプタ５０は、スマートカード１が備える接触端子面１ａに対応する接触コネクタ１６と、コンピュータ３が備えるＰＣカード用のオス型コネクタ２に対応するメス型コネクタ１０ｂとの間に、スマートカード１から出力されたデータをＰＣカード用のデータに変換してコンピュータ側に出力するコンバータＣ１を備える。
【００６７】
コンバータＣ１は、従来のコンバータＣ２にも設けられていたスマートカード制御部１５と、当該スマートカード制御部１５と専用の伝送路であるバスＢ２を介して接続されている改良したＰＣカード・インターフェース５１とで構成される。
【００６８】
上記スマートカード制御部１５には、スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能するＦＩＦＯ１５ａが内蔵されている。
【００６９】
上記ＰＣカード・インターフェース５１は、スマートカード制御部１５から出力された信号のデータの規格を、ＰＣカードのものに変換して出力する。上記データの規格には、通常、シリアル／パラレルといったデータの形式、及び、データのビット数等が含まれるが、ＰＣカード・インターフェース５１では、後に詳述するように、専用の回路（信号変換部５４）を用いてデータのビット数を調節する。
【００７０】
図２は、ＰＣカード・インターフェース５１の構成を示す図である。ＰＣカード・インターフェース部５１は、大きく分けて、割り込み信号変換用インバータ５２と、アドレスデコーダ５３と、信号変換部５４とで構成される。上記アドレスデコーダ５３は、スマートカード制御部１５の用いる制御信号ＳＣＣＲＥＮ［０］〜［７］を生成する。上記信号変換部５４は、スマートカード制御部１５においてＰＣカード用のデータに変換されたスマートカードのデータのビット数を、ＰＣカード用のデータのビット数に変換する。
【００７１】
割り込み信号変換用インバータ５２は、スマートカード１の接続時にスマートカード制御部１５よりコンピュータ３のホストＣＰＵ５に向けて出力されるＨｉｇｈアクティブの割り込み信号ＳＣＣＩＮＴを、反転して、Ｌｏｗアクティブの信号ＲＤＹ／ＩＮＴ＃として出力する。以下、最後に“＃”が付されている信号は、Ｌｏｗアクティブであることを意味する。
【００７２】
アドレスデコーダ５３は、それぞれ所定のアドレスが割り当てられている８個のレジスタを備え、コンピュータ３から送られてくる２６ビットのアドレスデータＡ［２５：０］の値が、上記８個のレジスタに割り当てられているアドレスの内の１つに該当する場合には、ＰＣカードバスのアドレスバスを指定するため、制御信号であるレジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］の内、上記アドレスデータＡ［２５：０］の値が割り当てられていたレジスタの信号をＨｉｇｈレベルに切り換える。
【００７３】
図３は、アドレスデコーダ５３の構成を示す図である。図示するように、アドレスデコーダ５３は、予め設定してある８種類の各２６ビットのデータを格納する８個のレジスタ５３ａ〜５３ｈと、レジスタ５３ａ〜５３ｈに格納してある２６ビットデータとアドレスデータＡ［２５：０］との排他的論理和（ＥＸＯＲ）を求め、結果をレジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］として出力する８個のＥＸＯＲゲート５３ｉ〜５３ｐとで構成される。
【００７４】
上記構成のアドレスデコーダ５３は、８個のレジスタ５３ａ〜５３ｈに格納しているデータにアドレスデータＡ［２５：０］と一致するものがある場合には、レジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］の内、該当する１つの信号をＨｉｇｈレベルに切り換えて出力する。
【００７５】
再び、図２を参照する。信号変換部５４は、２つのＯＲゲート５５，５６と、８個の双方向ゲート５７［０］〜５７［７］と、８個の１方向ゲート５７［８］〜５７［１５］とで構成される。なお、８個の双方向ゲート５７［ｎ］（但し、ｎは０〜７）は、Ｌｏｗレベルの信号入力でスマートカード側のビットデータＳＣＰＵＤ［ｎ］をコンピュータ側へ通すトライステートバッファ５７［ｎ］Ａと、逆に、Ｈｉｇｈレベルの信号入力でコンピュータ側のビットデータＤ［ｎ］をスマートカード側に通すトライステートバッファ５７［ｎ］Ｂとを並列に接続したものである。
【００７６】
また、８個の１方向ゲート５７［ｍ］（但し、ｍは８〜１５）は、Ｌｏｗレベルの信号が入力された場合に１６ビットのデータＤ［１５：０］の内、上位８ビット分のデータとして“０”のデータをコンピュータ側へ出力するトライステートバッファである。
【００７７】
ＯＲゲート５５は、ＰＣＭＣＩＡに準拠してコンピュータ３のＰＣカード・コントローラ８から出力されるライトイネーブル信号ＷＥ＃及びチップイネーブル信号ＣＥ＃の両方がＬｏｗレベルに切り換った場合にＬｏｗレベルの書き込みイネーブル信号ＳＣＰＵＲＷ＃を出力する。信号ＷＥ＃又はＣＥ＃がＨｉｇｈレベルに切り換った場合には、ＯＲゲート５５は、Ｈｉｇｈレベルのデータ読み出しイネーブル信号ＳＣＰＵＲＷ＃を出力する。
【００７８】
ＯＲゲート５６は、チップイネーブル信号ＣＥ＃及びアウトプットイネーブル信号ＯＥ＃の何れもがＬｏｗレベルになったときに、８個の双方向ゲート５７［０］〜５７［７］及び８個の１方向ゲート５７［８］〜５７［１５］にＬｏｗレベルの信号を出力する。これにより、スマートカード側の８ビットのデータＳＣＰＵＤ［７：０］が１６ビットのデータＤ［１５：０］に変換されてコンピュータ３側に出力される。
【００７９】
上記信号ＣＥ＃又はＯＥ＃がＨｉｇｈレベルに切り換った場合には、ＯＲゲート５６は、Ｈｉｇｈレベルの信号を上記８個の双方向ゲート５７［０］〜５７［７］及び８個の１方向ゲート５７［８］〜５７［１５］に出力する。この場合、コンピュータ３側からの１６ビットのデータＤ［１５：０］の内、上位８ビットのデータが削除され、８ビットのデータＳＣＰＵＤ［７：０］としてスマートカード１側に出力される。
【００８０】
このように改良したＰＣカード・インターフェース５１では、信号変換部５４の働きにより、レジスタの類を介在することなく、スマートカード１とコンピュータ３の間のデータの受け渡しを効率良く行うことができるようになる。
【００８１】
図４は、スマートカード制御部１５の構成を示す図である。スマートカード制御部１５は、ＳＣＢ制御部２０、ＦＩＦＯ１５ａ、ＲＸ／ＡＴＲ制御部２２、ＴＸ制御部２３、カード検出部２４、及び、Ｉ／Ｏ制御部２５で構成される。なお、スマートカード制御部１５は、図９に示した従来のカード認識システムにおいて使用していたアクティブアダプタ１０のコンバータＣ２が内蔵していたものと全く同じ構成であり、ここでは、上述したＰＣカード・インターフェース５１から出力される信号が直接、スマートカード制御部１５に入力され、処理されることを簡単に説明するに留める。
【００８２】
カード検出部２４には、接触コネクタ１６にスマートカード１が挿し込まれたか否かを表すＳＣ＿ＣＤ＃信号が入力される。カード検出部２４は、当該ＳＣ＿ＣＤ＃信号がＬｏｗレベルの時にＳＣＢ制御部２０にスマートカードを検出した旨の通知を行う。また、カード検出部２４は、図示しない電源にスマートカード１への給電を許可するＳＣ＿ＰＷＲ信号を出力する。
【００８３】
Ｉ／Ｏ制御部２５は、後に説明するように、ＳＣＢ制御部２０からの指示に従い、スマートカード１のリセット信号ＳＣ＿ＲＳＴを出力する。また、Ｉ／Ｏ制御部２５は、スマートカード１とＩ／Ｏ信号ＳＣ＿Ｉ／Ｏやクロック信号ＳＣ＿ＣＬＫのやり取りを行う。
【００８４】
ＲＸ／ＡＴＲ制御部２２は、Ｉ／Ｏ制御部２５から１ビット単位でデータを受け取り、これを８ビットのデータにパラレル変換してからＦＩＦＯ１５ａに出力する。また、ＲＸ／ＡＴＲ制御部２２は、初期接続時にスマートカード１から受け取るＡＴＲ（初期応答情報）に応じて１ビットのデータを伝送するのに必要なクロック数を特定する初期ＥＴＵ（ビット伝送時間）を決定する。
【００８５】
ＴＸ制御部２３は、ＦＩＦＯ１５ａからの８ビットデータを１ビット単位のデータにシリアル変換してからＩ／Ｏ制御部２５に出力する。なお、ＴＸ制御部２３は、制御部２０にも接続されている。
【００８６】
スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能するＦＩＦＯ１５ａは、８ビットデータを格納できるＦＩＦＯを全部で８個（８ワード分）備えており、ＲＸ／ＡＴＲ制御部２２から入力された８ビットデータをＳＣＢＤＢというデータバス（図示せず）に出力したり、上記ＳＣＢＤＢから入力されて８個の内の１つのＦＩＦＯ内に蓄えられた８ビットデータをＴＸ制御部２３に出力する。なお、ＳＣＢＤＢは、ＳＣＢ制御部２０にも接続されている。
【００８７】
以上に説明したように、実施の形態１に係るカード認識システムでは、アクティブ型のアダプタ内に備えるコンバータの構成を大幅に簡略化し、データ処理の遅延を招くレジスタの類（図９に示す従来のコンバータＣ２が備えていた作業用のＲＡＭ１３、及び、ＰＣカード・インターフェース１１のレジスタ１１ａ）を完全に除去したため、単に図９に示す従来のコンバータＣ２においてＣＰＵ１２がソフトウェアにより実現していた内容を専用の回路で実現した場合に得られる効果だけでなく、更なる処理の高速化、及び、レジスタの類を排除したことによる小型化を図ることができる。
【００８８】
また、図９に示す従来のコンバータＣ２からフラッシュＲＯＭ（ＥＥＰＲＯＭの場合でも同じである）を除去したことにより、他の処理部と一緒に製造することが可能となり、製造効率を改善することもできる。
【００８９】
（２）実施の形態２
実施の形態１に係るカード認識システムＳ１では、アクティブ型のアダプタ５０の内部に改良したコンバータＣ１を備えるが、本発明のカード認識システムは、上記アクティブ型のアダプタ５０を用いる形態に限定されず、パッシブ型のアダプタを用いる形態を採用しても良い。この場合、コンピュータに内蔵するコンバータとして上記改良したコンバータＣ１を使用する。
【００９０】
図５は、パッシブ型アダプタ８０を用いるカード識別システムＳ２の構成を示す図である。パッシブ型アダプタ８０は、スマートカード１の接触端子面１ａに対応した接触コネクタ８０ａと、ＰＣカード用のメス型コネクタ８０ｂを備え、内部でスマートカード１のピン配線を対応するＰＣカード用に変換する周知のものである。
【００９１】
コンピュータ９は、ＰＣＩバスＢ１を備えるチップセット４に取り付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカードを認識するためのＰＣカード・コントローラ７０と、上記ＰＣカード・コントローラ７０に接続される上記ＰＣカード用のコネクタ２とを備える。
【００９２】
以下、ＰＣカード・コントローラ７０の構成について説明する。ＰＣカード検出部７１は、コネクタ２に挿し込まれたカードが、ＰＣＭＣＩＡに準拠するＰＣカードであるのか、それともスマートカード用パッシブアダプタ８０であるのかの判断を行う。
【００９３】
マルチプレクサ７４は、ＰＣカード検出部７１の検出結果に基づいてバスの切り換えを行い、コネクタ２に接続されたカードがＰＣカードの場合には、ＰＣカード制御部７２とコネクタ２とを接続し、コネクタ２に接続されたカードがスマートカード用パッシブアダプタ８０である場合には、コネクタ２とコンバータＣ１を接続する。
【００９４】
コンバータＣ１は、ＰＣカード制御部７２に接続されている。即ち、接続されたカードがスマートカード用パッシブアダプタ８０の場合、コネクタ２とＰＣカード制御部７２との間にコンバータＣ１が介在し、スマートカード１からのデータをＰＣＭＣＩＡに準拠したＰＣカード用に変換し、変換後のデータをＰＣカード制御部７２に出力することになる。ＰＣカード制御部７２の出力は、ＰＣＩインターフェース７３及び、ＰＣＩバスＢ１を介してチップセット４に伝えられる。
【００９５】
パワースイッチ７６は、ＰＣカード制御部７２又はコンバータＣ１よりＨｉｇｈレベルのＰＷＲ信号又はＳＣ＿ＰＷＲ信号が出力された場合に、コネクタ２を介して接続されたカードに電源電圧Ｖｃｃを供給する。
【００９６】
上記パッシブアダプタ８０を用いるカード認識システムにおいても、コンピュータ９内に改良したコンバータＣ１を用いることにより、回路規模の小型化及び当該コンバータにおけるデータ伝送効率の向上を図ることができる。
【００９７】
（３）改良例（実施の形態３）
上記改良したコンバータＣ１を備えることにより、図９に示したように従来コンバータＣ２を構成していたＣＰＵ、ＲＯＭ、ＲＡＭを除去して回路規模の小型化を図ることができるが、この結果、信号出力に関するタイミング制御までコンピュータ３により行うことになる。ホストＣＰＵ５が複数の仕事を並列に処理するマルチタスクタイプの場合、高度な処理能力を必要とする（いわゆる重い）アプリケーションを実行している時、又は、多数のアプリケーションを同時に実行している時には、厳密なタイミング制御を行うことが難しくなってしまう。例えば、データの読み出し及び書き込み時に行うタイミング制御、及び、リセット期間等の厳密なタイミング制御が難しくなる。この結果、リセット期間は、周波数約４ＭＨｚのクロック信号が４００００〜４５０００回サイクルする期間（約１０ｍｓ〜１１．２５ｍｓ）でなければならないとするＥＭＶ規格を常に満たすことが難しなってしまう。
【００９８】
そこで、上記実施の形態１及び２のカード認識システムＳ１，Ｓ２で用いるコンバータＣ１の改良例（実施の形態３）として、図６に示すように、コンバータＣ１を構成するスマートカード制御部１５の代わりに、バッファメモリとして大容量のＦＩＦＯ６１と、タイミング制御部として独立に動作するリセット制御部６６を内蔵するＩ／Ｏ制御部６２を備えるスマートカード制御部６０を用意した。これにより、スマートカード１からのデータの確実な読み出し及び書き込みを可能にすると共に、リセット期間の厳密な制御、具体的には、ＥＭＶ規格を満足するようなリセット期間の制御が可能になる。更には、ホストＣＰＵ５からリセット制御部６６の設定（後に説明するレジスタ６８の設定値）を変更することで様々なタイミング制御に対応することができる。
【００９９】
図６は、改良したスマートカード制御部６０の構成を示す図である。スマートカード制御部１５と同じ構成物には同じ参照番号を付して表す。上述したように、スマートカード制御部６０では、スマートカード制御部１５と比べて、多数のワード数（２６０個）を保持することができるＦＩＦＯ６１と、リセット制御部６６を内蔵するＩ／Ｏ制御部６２とを設けたことを特徴とする。
【０１００】
まず、２６０ワード記憶できるＦＩＦＯ６１について説明する。図４に示したスマートカード制御部１５が備えるＦＩＦＩＯ１５ａでは、８ビットのデータを８ワード分しか保持できない。スマートカードのプロトコルでは、最大２６０バイトのデータが、ブロックデータとして連続して送受信される。例えば、スマートカード１からのデータ出力速度よりもホストＣＰＵ５のデータ受け取り速度が低い場合、ＦＩＦＯ１５ａがオーバーフロー（いわゆるバッファオーバーフロー）を起こして受信データを正確に読み取ることができなくなってしまう。他方、ホストＣＰＵ５からＦＩＦＯ１５ａへのデータの書き込み速度よりも、スマートカード１のＦＩＦＯ１５ａからのデータ受取り速度の方が速い場合、スマートカード１へのデータ伝送が途切れ途切れに行われることになり、スマートカード１がブロックデータの量を誤認識してしまう。
【０１０１】
そこで、ＦＩＦＯ１５ａの代わりに、スマートカード１から一度に転送可能な最大のバイト数である２６０ワード分の８ビットデータを格納できる大容量のＦＩＦＯ６１を用意し、当該ＦＩＦＯ６１へのデータの書き込みが完了してからスマートカード１又はコンピュータ９へのデータの読み出し又は書き込みを行うことを可能にして上記不都合を解決した。
【０１０２】
引き続き、リセット制御部６６を内蔵するＩ／Ｏ制御部６２の説明を行う。図７は、Ｉ／Ｏ制御部６２内の構成を示す図である。Ｉ／Ｏ制御部６２は、図４に示した従来のＩ／Ｏ制御部２５に、ＡＮＤゲート６５及びリセット制御部６６を追加したものである。なお、リセット制御に関係しない構成物については省略してある。
【０１０３】
ラッチ回路６３のデータ入力端子には、Ｈｉｇｈレベルの信号（例えば電源電圧Ｖｃｃ）が入力されている。リセット出力イネーブル信号ＳＣＲＳＴＯＥ＃がＬｏｗに切り換ると、１方向ゲート（トライステートバッファ）６４がオンしてラッチ回路６３より出力されるＨｉｇｈレベルの信号がリセット信号ＳＣ＿ＲＳＴとしてスマートカード１へと出力される。リセットクリア信号ＳＣＲＳＴＣＬＲ＃は、フリップフロップ６３のタイミング信号入力端子に入力されており、リセット後のフリップフロップ６３の出力を再びＨｉｇｈレベルに切り換える。
【０１０４】
リセット制御部６６は、ＳＣＢ制御部から出力されるアクティベーション処理の終了を意味するＬｏｗレベルの信号ＡＣＴＥＮＤ＃の入力に応じてカウントを開始する１６ビットのカウンタ６７と、１６ビットのカウント値を保持するレジスタ６８と、上記カウンタ６７の出力するカウント値とレジスタ６８の保持しているカウント値を比較し、一致した場合にＬｏｗレベルのリセットエンド信号ＲＳＴＥＮＤを出力する比較器６９とで構成されている。
【０１０５】
上記構成のリセット制御部６６では、ホストＣＰＵ５から上記アクティベーション処理の終了を意味する信号ＡＣＴＥＮＤ＃が入力されると、予め設定したクロック数（例えば４１０００）をカウントした後にリセット期間を終了させるためＬｏｗレベルのリセットエンド信号ＲＳＴＥＮＤを出力する。
【０１０６】
上記リセット制御部６６の比較器６９から出力されるリセットエンド信号ＲＳＴＥＮＤは、２入力ＡＮＤゲート６５の一方の信号入力端子に入力されている。ＡＮＤゲート６５の残りの信号入力端子には、従来よりＩ／Ｏ制御部に入力されていたリセットセット信号ＳＣＲＳＴＳＥＴ＃が入力されている。
【０１０７】
上記構成において、ＡＮＤゲート６５は、従来よりＩ／Ｏ制御部に入力されていたリセットセット信号ＳＣＲＳＴＳＥＴ＃と、上記リセットエンド信号ＲＳＴＥＮＤの何れか一方がＬｏｗとなった時に、リセット信号をＬｏｗレベルに保持していたラッチ回路６３をリセットする。
【０１０８】
なお、リセット制御部６６の１６ビットレジスタ６８の設定値を、ホストＣＰＵ５から変更可能とすることで、ＥＭＶ規格以外の規格、例えば、ＩＳＯ７８１６に準拠した４００００クロック以下のリセット期間を満たすように設定することができる。
【０１０９】
図８は、スマートカード１の接続時に、スマートカード制御部６０が最初に実行するアクティベーション処理及びリセット期間を示すタイムチャートである。カード検出部２４は、タイミングＴ１以前に接触コネクタ１６（パッシブ型アダプタ８０の場合、接触コネクタ８０ａ）にスマートカード１が挿入されたことをＳＣ＿ＤＣ＃信号がＬｏｗレベルに切り換わったことにより検知し、これをＳＣＢ制御部２０に通知する。ＳＣＢ制御部２０は、ホストＣＰＵ５に向けてＨｉｇｈレベルの割り込み信号ＳＣＣＩＮＴを出力する。割り込み信号ＳＣＣＩＮＴは、ＰＣカード・インターフェース部５１において反転された後、ＰＣカード用の割り込み信号ＲＤＹ／ＩＮＴ＃としてＰＣカード・コントローラ８、チップセット４、そしてホストＣＰＵ５へと送られる。
【０１１０】
Ｌｏｗレベルの割り込み信号ＲＤＹ／ＩＮＴ＃を受けたホストＣＰＵ５は、スマートカード１と通信を開始するため、以下の手順でアクティベーション処理を実行する。まず、ホストＣＰＵ５は、タイミングＴ１で、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御してＳＣ＿ＲＳＴ、ＳＣ＿ＣＬＫ、及び、ＳＣ＿Ｉ／Ｏ端子をハイ・インピーダンスの状態からＬｏｗレベルに切り換える。
【０１１１】
なお、スマートカード制御部１５とスマートカード１との間に規格上必要なプルアップ抵抗が接続されているため、ＳＣ＿Ｉ／Ｏは、ハイ・インピーダンス状態でもＨｉｇｈレベルになっている。
【０１１２】
タイミングＴ２において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してカード検出部２４を制御し、ＳＣ＿ＰＷＲ端子をＨｉｇｈレベルに切り換えてカード用の電源スイッチ（図５のスイッチ７６を参照）をオンに切り換え、ＳＣ＿ＶＣＣ端子に電源供給を開始する。
【０１１３】
タイミングＴ３において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御し、ＳＣ＿Ｉ／Ｏ端子をハイ・インピーダンス状態にして受信モードにする。
【０１１４】
タイミングＴ４において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御し、ＳＣ＿ＣＬＫ端子からクロック信号を供給し始める。これにより、アクティベーション処理が完了する。ＳＣＢ制御部２０は、クロック信号の出力に伴い、アクティベーション終了信号ＡＣＴＥＮＤ＃をリセット制御部６６に出力する。
【０１１５】
Ｌｏｗレベルのアクティベーション終了信号ＡＣＴＥＮＤ＃を受取ったリセット制御部６６は、所定のリセット期間経過後のタイミングＴ５においてＳＣ＿ＲＳＴ端子をＨｉｇｈレベルに切り換えてリセット期間を終了する。ホストＣＰＵ５は、スマートカード１からＩ／Ｏ制御部６２等を介してＡＴＲ（初期応答信号）信号が送られてくるのを待機する。
【０１１６】
上述したように、タイミング制御部として独立して動作するリセット制御部６６を備えたＩ／Ｏ制御部６２を採用することにより、改良したコンバータＣ１を用意したことにより信号出力の厳密なタイミング制御ができなくなるという問題を解決することができた。
【図面の簡単な説明】
【０１１７】
【図１】実施の形態１に係るカード認識システムの構成を示す図である。
【図２】ＰＣカード・インターフェースの構成を示す図である。
【図３】アドレスデコーダの構成を示す図である。
【図４】スマートカード制御部の構成を示す図である。
【図５】実施の形態２に係るカード認識システムの構成を示す図である。
【図６】改良例のカード認識システムで使用するスマートカード制御部の構成を示す図である。
【図７】Ｉ／Ｏ制御部の構成を示す図である。
【図８】スマートカード接続時のアクティベーション処理実行時のタイムチャートを示す図である。
【図９】従来のカード認識システムの構成を示す図である。
【符号の説明】
【０１１８】
１  スマートカード、４  チップセット、５  ホストＣＰＵ、６  メモリー、７  ハードディスク、８  ＰＣカード・コントローラ、１０，５０  アクティブアダプタ、１１，５１  ＰＣカード・インターフェース、１５  スマートカード制御部、５３  アドレスデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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