(57)【要約】【課題】  少ないレイヤ数で多くの接続端子を接続できる配線基板および配線方法を提供する。【解決手段】  複数の接続端子の一部の接続端子群４０Ｂに属する接続端子のうち、最外列における接続端子４４との接続を間引くまたは減らした配線基板および配線方法を提供する。これにより、内側の列の接続端子に繋がる配線の通過領域が増大するので、１つの層において処理可能な接続端子の数を増やすことができ、少ないレイヤ数で多くの接続端子を接続できる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
配線基板の実装面に面する設置側に複数の接続端子が２次元に配置された半導体パッケージに対する配線方法であって、
前記配線基板の第１の層に、前記複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される配線を配置する配線配置工程を有し、
この配線配置工程では、前記第１の接続端子群の最外列における接続端子との接続が間引かれている配線方法。
【請求項２】
請求項１において、前記第１の層は、前記実装面と異なり、
前記配線配置工程では、前記配線基板の少なくとも一部を貫通して前記第１の接続端子群に属する接続端子と接続される配線を配置する、配線方法。
【請求項３】
請求項２において、前記配線配置工程では、前記第１の接続端子群のうち、前記最外列において接続が間引かれる接続端子に対し内側に続いて配置された接続端子に対しては、それらの接続端子より内側に前記配線基板の一部を貫通して当該第１の層に接続する貫通接続が配置され、
前記最外列において接続が間引かれない接続端子に対し内側に続いて配置された接続端子に対しては、それらの接続端子より外側に前記貫通接続が配置されている配線方法。
【請求項４】
請求項１において、前記配線配置工程では、前記最外列の接続端子との接続が１つおきに間引かれる配線方法。
【請求項５】
請求項１において、前記配線配置工程では、前記第１の接続端子群のうち、前記最外列において接続が間引かれている接続端子に対し内側に続いて配置された接続端子に対する接続がさらに間引かれている配線方法。
【請求項６】
複数の接続端子が２次元に配置された半導体パッケージが実装される実装面を有する配線基板であって、
前記複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される第１の配線を備えた第１の層を有し、
前記第１の配線は、当該第１の接続端子群の最外列の接続端子との接続が間引かれている配線基板。
【請求項７】
請求項６において、前記第１の層は、前記実装面とは異なり、前記第１の配線は、当該配線基板の少なくとも一部を貫通して前記第１の接続端子群に属する接続端子と接続される配線基板。
【請求項８】
請求項７において、前記第１の配線は、前記第１の接続端子群のうち、前記最外列において接続が間引かれた接続端子に対し内側に続いて配置された接続端子との接続であって、それらの接続端子より内側で前記配線基板の一部を貫通して当該第１の層に接続される第１の貫通接続と、
前記最外列において接続が間引かれない接続端子に対し内側に続いて配置された接続端子との接続であって、それらの接続端子より外側で当該配線基板の一部を貫通して当該第１の層に接続される第２の貫通接続とを備えている配線基板。
【請求項９】
請求項６において、前記第１の配線は、前記最外列の接続端子との接続が１つおきに間引かれている配線基板。
【請求項１０】
請求項６において、前記第１の配線は、前記第１の接続端子群のうち、前記最外列において接続が間引かれた接続端子に対し内側に続いて配置された接続端子との接続がさらに間引かれている配線基板。
【請求項１１】
請求項６において、前記半導体パッケージが搭載されている配線基板。
【請求項１２】
請求項１１に記載の配線基板を有するデータ処理装置。
【請求項１３】
配線基板に複数の接続端子が２次元に配置された半導体パッケージに対する配線方法であって、
前記配線基板の第１の層に、前記複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される配線を配置する配線配置工程を有し、
この配線配置工程では、前記第１の配線が前記第１の接続端子群の最外列の接続端子と接続する第１の間隔を、前記最外列の内側の接続端子と接続する第２の間隔より広げる配線方法。
【請求項１４】
複数の接続端子が２次元に配置された半導体パッケージが実装される配線基板であって、
前記複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される第１の配線を備えた第１の層を有し、
前記第１の配線が当該第１の接続端子群の最外列の接続端子と接続する第１の間隔が、前記最外列の内側の接続端子と接続する第２の間隔より広い配線基板。
【請求項１５】
複数の接続端子が２次元に配置された半導体装置であって、
外側の列の接続端子の間隔が、内側の接続端子の間隔より広い半導体装置。
【請求項１６】
請求項１５において、当該半導体基板は多層基板に実装される半導体装置であり、
前記多層基板の第１の層において配線される前記複数の接続端子の一部の第１の接続端子群において、当該第１の接続端子群の最外列の接続端子の間隔が、前記最外列の内側の接続端子の間隔より広い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の接続端子が２次元に配置された半導体パッケージに対する配線方法および配線基板に関するものである。
【背景技術】
【０００２】
表面実装型の半導体パッケージとして、半導体パッケージの裏面全体、または中央を除いた四方にアレイ状（２次元）に、半田ボール（接続端子）が配置されたボールグリッドアレイ（ＢＧＡ：Ball Grid Array）と称される半導体パッケージが知られている。このＢＧＡなどの表面実装型の半導体パッケージは、裏面に設けられた接続端子を、それらの接続端子に対応して配線基板に設けられたランドに接合することにより配線基板に実装される。
【０００３】
配線基板においては、パッケージの接続端子またはピンを、配線基板に実装される他のチップ、インターフェイス、配線素子などに配線により接続する。複数の配線は、１次元方向に配列され、多層基板を用いることにより厚み方向に２次元化される。ＢＧＡの場合、Ｘ−Ｙ平面内に２次元に配置された半田ボールによる外部接続用の接続端子を、Ｘ方向またはＹ方向に１次元に並んだ配線で引き出す必要があるが、接続端子を１次元では配置しきれないために２次元に配置している以上、一層の１次元の配線で接続しきれるはずがない。このため、表面実装型の半導体パッケージを実装する配線基板としては、表面配線の他に、スルーホールあるいは凹状のバイアホールを採用して配線を多層化することにより、配線も厚み方向に２次元配置して信号ラインを半導体パッケージの外側に引き出すようにしている。
【０００４】
特開平１０−２８４８４６号公報には、多層基板を用いてＢＧＡを実装するボールグリッドアレイパッケージ形半導体部品の実装構造が開示されている。この実装構造では、多層配線基板の表面導体に接続される第１のパッド（またはランド、ランドパッド、半田ランド）と、バイアホールを介して基板の内層導体に接続される第２のパッドを備えた多層配線基板が用いられている。
【特許文献１】特開平１０−２８４８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
多層配線基板を採用するとしても、設計・開発期間を短縮し、また、経済的な負荷を低減するため、配線層の数はできる限り少ないことが望ましい。ＢＧＡパッケージが装着または実装される表層には、パッケージの全ての接続端子と接続するパッドを必ず配置する必要がある。したがって、パッドとの干渉を避けて配線（信号ライン）を配置する必要があり、パッドの間隔と、配線の幅との関係で配線できる数が決まる。多くの場合、最も外側の第１列の接続端子と、その内側の第２列の接続端子に接続するための配線しか配置できない。パッドの間に２本の配線を配置したとしても、第３列の接続端子に接続した配線までである。配線の幅が将来、さらに狭くなるとしても、１または数列の接続端子に接続する配線を配置できる程度である。
【０００６】
スルーホールあるいはバイアホールを用いて基板を貫通して配線される第１層においても状況は変わらない。スルーホールを用いた場合は、スルーホールの直径がパッドよりも大きくなるので、配線のための隙間はさらに狭くなり、第４列および第５列の接続端子に接続する配線を配置できる程度である。バイアホールを採用することにより、配線とホールとのクリアランスが確保でき、配線の信頼性を向上できるが、第１層に配置できる配線本数が飛躍的に増大することはない。第２層およびそれ以上の層においても状況に変わりはない。
【０００７】
近年、ＬＳＩにはさらに多くの機能が搭載されるようになっており、外部と交換する信号量は増大し、インターフェイスのための半田ボールの数もさらに増大する傾向にある。パッケージに設ける半田ボールの数を増やすためにパッケージを大型にすれば、実装面積が大きくなるので配線基板が大きくなり好ましくない。また、半田ボールの密度を上げるといっそう配線できる量が減るので、多層化を進めざるを得なくなり、配線基板が厚くなり、これも好ましくない。特に、ポータブルな機器に多く採用されているフレキシブルな配線基板においては厚みが増すことは好ましくない。
【０００８】
そこで、本発明においては、第１層およびそれ以降の配線層における配線数を大幅に増加することができる配線方法および配線基板を提供することを目的としている。また、本発明においては、少ない配線層の数（レイヤ数）でさらに多くの接続端子と接続できる配線方法および配線基板を提供することを目的としている。
【課題を解決するための手段】
【０００９】
このため、本発明においては、半導体パッケージが実装される実装面、または基板の一部を貫通して配線される層以降の層において、最も外側の列の接続を間引くことにより、外側に面する配線領域を広げ、この配線領域を利用して多くの配線を配置できるようにしている。すなわち、本発明は、配線基板の実装面に面する設置側に複数の接続端子が２次元に配置された半導体パッケージに対する配線方法であって、配線基板の第１の層に、複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される配線を配置する配線配置工程を有し、この配線配置工程では、第１の接続端子群の最外列における接続端子との接続が間引かれている配線方法を提供する。また、本発明は、複数の接続端子が２次元に配置された半導体パッケージが実装される実装面を有する配線基板であって、複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される第１の配線を備えた第１の層を有し、第１の配線は、当該第１の接続端子群の最外列の接続端子との接続が間引かれている配線基板を提供する。
【００１０】
多層基板を用いた配線方法において、実装面以外においては、スルーホールあるいはバイアホールなどの貫通接続により基板の一部を厚み方向に配線した後に平面的な配線と接続する。したがって、貫通接続との干渉を避けるために、２次元に配置された接続端子の外側の列から順番に、実装面に近い層において配線される。現状のＢＧＡでは、接続端子は正方形のマトリクスを形成するように配置されているが、本発明において、２次元とは、正方形に限らず長方形、三角形、５角形以上の多角形、さらには円形、楕円形も含む。そして、２次元に接続端子が配置される場合、最外周に配置されている接続端子を最外列（第１列）の接続端子と呼ぶことにすると、最外列の接続端子から２次元配列の中心方向（本明細書においては内側）に向かって、第２列、第３列というように順番に接続端子の列を定義することができる。この場合、実装面（第０層）で平面的な配線に接続できるのは、最外列と、その内側の第２列である（第３列が可能なケースもあるが、ここでは簡単のために２列までとして説明する）。したがって、第３列より内側の列の接続端子は第１層（裏面も含む）、第２層などで処理される。第１層以降では、平面配線と直交する貫通接続との干渉を避けるために、第０層で処理できなかった第３列と、それに続く第４列の接続端子が処理される。第２層では、第５列と第６列の接続端子が処理される。このようにＢＧＡを多層基板で処理する場合、ある層で接続する接続端子は、列によりグループ化され、実装面に近い、浅い層で外側の接続端子群を処理し、深い層で内側の接続端子群を処理する形態となる。
【００１１】
したがって、多層基板において、できるだけ少ない配線層により多数の接続端子を処理することは、１つの配線層においてできるだけ多くの接続端子と配線とを接続することである。このため、その配線層において処理する接続端子群の最外列の全ての接続端子を配線と接続し、その後、いかに多くの内側の列の接続端子と接続するかという配線方法が採用される。最外列の接続端子は、それより外側の接続端子は上方の配線層で処理されているために、貫通接続との干渉もなく、最も容易に配線できるため、全てが利用される。
【００１２】
これに対し、本発明においては、第１の層において接続される第１の接続端子群に属する最外列の接続端子との接続を間引き、最外列における配線スペースをより広く確保し、内側の接続端子との配線効率を向上するようしている。したがって、１つの配線層において配線可能な接続端子の列数および総数を増加するようにしている。
【００１３】
一列の接続端子が配置された領域の利用効率を考えると、１つの接続端子と接続するためのパッドあるいはランド、またはスルーホールあるいはバイアホールにより占められるスペースに対し、一本の配線が占めるスペースは遥かに小さい。そして、外側の接続端子の領域は、内側の接続端子からの配線が通過するので、外側の接続端子を接続する間隔を内側の接続端子を接続する間隔より広げることにより、遥かに多くの内側の接続端子と繋がった配線を、最外列を通して第１の接続端子群の外側に導くことができる。したがって、複数の接続端子が２次元に配置された半導体パッケージが実装される配線基板においては、複数の接続端子の一部の第１の接続端子群に属する接続端子と接続される第１の配線を備えた第１の層において、この第１の配線を、第１の接続端子群の最外列の接続端子と接続する第１の間隔が、最外列の内側の接続端子と接続する第２の間隔より広くなるようにアレンジすれば良い。
【００１４】
第１の層が半導体パッケージを実装する実装面の場合は、半導体パッケージ、すなわち半導体装置の接続端子の配列を、そのような配線ができるようにする必要がある。すなわち、複数の接続端子が２次元に配置された半導体装置においては、外側の列の接続端子の間隔を、内側の接続端子の間隔より広げる必要がある。たとえば、放射状に間隔が広がった接続端子の配列を採用できる。多層基板に実装されることを前提とすれば、多層基板の第１の層において配線される複数の接続端子の一部の第１の接続端子群において、当該第１の接続端子群の最外列の接続端子の間隔を、最外列の内側の接続端子の間隔より広げることにより１つの配線層において配線可能な接続端子の数を増加できる。
【００１５】
第１の層は、実装面も含み、また、貫通接続を介して配線される実装面以外の配線層も含む。貫通接続を介して配線される実装面以外においては、半導体パッケージの接続端子の配列を変えなくても、接続端子との接続を間引くことにより、簡単に最外列の間隔を広げることができる。接続を間引く接続端子との貫通接続を省くだけで、その接続端子との貫通接続が第１の層には現れないので、内側の接続端子に繋がった配線の配置スペースを大きく確保できる。すなわち、本発明は、第１の層が実装面と異なり、配線基板の少なくとも一部を貫通して第１の接続端子群に属する接続端子と接続される配線を配置する配線方法において、半導体パッケージのデザインを変えずに適用できる。第１の層が実装面とは異なり、第１の配線が、配線基板の少なくとも一部を貫通して第１の接続端子群に属する接続端子と接続される配線基板は、本発明の好適な形態の１つである。
【００１６】
最外列に限らず、さらに内側の列においても接続端子を間引いて接続することによりさらに多くの配線スペースを確保でき、さらに多くの接続端子に対して配線できる。また、第１の層が実装面以外のときは、第１の接続端子群のうち、最外列において接続が間引かれる接続端子に対し内側に続いて配置された接続端子に対しては、それらの接続端子より内側に貫通接続、すなわち、配線基板の一部を貫通して第１の層に至る配線を配置し、最外列において接続が間引かれない接続端子に対し内側に続いて配置された接続端子に対しては、それらの接続端子より外側に貫通接続を配置することも好ましい。これによっても最外列の内側に広い配線スペースを確保できる。最外列において接続が間引かれる接続端子に対し内側に続いて配置された接続端子の貫通接続を内側にシフトすることにより、間引かれた接続端子により形成される配線スペースに続き、配線に利用できるスペースを最外列の内側に形成でき、さらに効率よく配線できる。
【００１７】
したがって、第１の配線が、最外列において接続が間引かれた接続端子に対し内側に続いて配置された接続端子との接続であって、それらの接続端子より内側で配線基板の一部を貫通して第１の層に接続される第１の貫通接続と、最外列において接続が間引かれない接続端子に対し内側に続いて配置された接続端子との接続であって、それらの接続端子より外側で当該配線基板の一部を貫通して当該第１の層に接続される第２の貫通接続とを備えている配線基板は、本発明の１つの好適な配線基板である。
【００１８】
最外列の接続端子との接続は、短い周期で規則的に間引かれていることが望ましい。たとえば、最外列の接続端子との接続を１つおきに間引くことにより、最外列の接続端子の数をそれほど減らさずに、内側の接続端子との配線数を増加できる。また、最外列の内側の列の接続端子との接続を間引く場合は、最外列において接続が間引かれた接続端子に対し内側に配置された接続端子に対する接続をさらに間引くことにより、外側から内側に延びた連続した配線スペースが形成されるので、配線効率は向上する。
【発明の効果】
【００１９】
このように、本発明においては、配線が最も容易な最外列の接続端子との接続数を減らすという従来とは異なる思想による配線方法を提供している。配線密度が最大となる、最外列においては、接続端子との接続数を減らすことにより、内側の接続端子の配線の配置を優先したデザインとし、１つの層において処理できる接続端子の列を増加し、その結果、１つの層において処理できる接続端子の数を大幅に増加させている。したがって、少ないレイヤ数で多くの接続端子と接続することが可能となり、多層の配線基板の設計時間を短縮でき、製造工数および価格も低減できる。さらに、少ない配線層で多数の接続端子に配線できるので、配線基板は薄くなり、携帯用の機器で多く採用されているフレキシブルな基板に対し、本発明は最適な配線方法を提供できる。したがって、本発明を適用した配線基板、および配線基板にＢＧＡなどに代表される表面実装タイプの多ピンの半導体パッケージが実装されたデータ処理装置は、コンパクトで、軽量でありながら大量のデータ処理に適したものとなり、携帯端末、航空宇宙用機器などの省スペースおよび軽量化が特に要求される分野において有効である。
【発明を実施するための最良の形態】
【００２０】
以下に図面を参照して本発明をさらに詳しく説明する。図１に、半導体パッケージが搭載された配線基板を有するデータ処理装置の概略の断面を示してある。このデータ処理装置１は、多層化された配線基板２と、この配線基板２の実装面１０に実装された半導体パッケージ３とを有している。配線基板２の実装面１０には他の半導体パッケージや抵抗などの電子部品９も搭載されている。
【００２１】
半導体パッケージ３は、実装面１０に面する裏面に、複数の接続端子（またはピン）となる半田ボール４ａ〜４ｃが２次元にアレイ状に配置された接続領域８を備えたＢＧＡタイプである。この半導体パッケージ３は、配線基板２の実装面１０にパターン形成された複数のランド７に、複数の半田ボール４ａ〜４ｃがそれぞれ接合されることにより基板２に実装され、他の電子部品９を含めた回路が形成される。この半導体パッケージ３は、接続領域８に２４×２４の半田ボール４ａ〜４ｃがアレンジされ、最大で５７６個の接続端子を備えた半導体装置を提供できる。また、１６×１６個の半田ボールがアレンジされ、最大で２５６個の接続端子を備えた半導体装置を提供できるパッケージ、３０×３０個の半田ボールがアレンジされ、最大で９００個の接続端子を備えた半導体装置を提供できるパッケージなどを本発明により提供できる。さらに、半田ボール４ａ〜４ｃは、正方形にアレイ状にアレンジされたものに限定されず、三角形、長方形、五角形以上の多角形、さらには、円形、楕円形、球面などに配置でき、そのような配置の接続端子を備えたパッケージおよび配線基板も本発明に含まれる。また、本発明の半導体パッケージおよび半導体装置はＢＧＡタイプに限定されずに、その他の接続端子が２次元に配置された表面実装タイプの半導体パッケージの全てに適用可能であり、優れた配線接続性能を備えたＣＳＰ（Chip Size Package）タイプの半導体装置を提供できる。
【００２２】
配線基板２は３つのレイヤ１０、１１および１２を備えている。実装面（表層）であるレイヤ１０および、その下で半導体基板２を一部貫通することが必要な中間的なレイヤ１１には、接続領域８に配置された接続端子４ａ〜４ｃの内、比較的外側に配置された、回路を形成するための信号を入出力するための接続端子４ａおよび４ｂを接続する配線パターン２１および２２がそれぞれパターニングされている。さらに、配線基板２は、レイヤ１１の下層となるレイヤ１２を備えている。レイヤ１２は電源供給用の配線２３が形成されており、接続領域８に配置された接続端子４ａ〜４ｃの内、内側に配置された電力供給用の接続端子４ｃが接続される層である。このレイヤ１２に形成される電極２３は、ベタ電極であっても良い。
【００２３】
このデータ処理装置１においては、接続領域８の接続端子４ａ〜４ｃの内、最も外側の接続端子群の接続端子４ａは表層１０に形成された配線パターン２１に接続され、その内側の接続端子群の接続端子４ｂはスルーホールまたはバイアホール１５により形成された貫通接続により基板２の一部を貫通し、中間層１１に形成された配線パターン２２に接続されている。さらに、接続領域８の最も内側の接続端子群の接続端子４ｃはスルーホールまたはバイアホール１６により形成された貫通接続により基板２を貫通して最下層１２のベタ電極２３に接続されている。
【００２４】
図２に、実装面（表層）１０に形成された配線パターン２１を示し、図３に中間層１１に形成された配線パターン２２を示してある。また、図４（ａ）に配線パターン２１の一部のエリアＡを拡大して示してあり、図４（ｂ）に配線パターン２２の一部のエリアＡを拡大して示してある。なお、以下の説明では、配線領域８の縁に平行な方向の接続端子４ａ〜４ｃの並びを列とし、縁に直交する方向の接続端子４の並びを行と称して説明する。
【００２５】
表層１０の配線パターン２１は、配線領域８の外側に配置された３列の接続端子からなる接続端子群４０Ａの端子４ａとの接続を可能とする。したがって、最外列の接続端子４１と、その内側の２列の接続端子４２および４３がこの層１０で処理される。配線パターン２１は、接続端子４１を接合するためのランド（パッド）３１ａと、それに続く配線３１ｂとを備えている。同様に、配線パターン２１は、接続端子４２と接合するためのランド３２ａと、それに続く配線３２ｂ、接続端子４３と接合するためのランド３３ａと、それに続く配線３３ｂとを備えている。
【００２６】
配線パターン２１においては、１行の接続端子４１、４２および４３により最小の配線パターンが形成されている。内側の接続端子４２および４３に接続される配線３２ｂおよび３３ｂは、最外列に到達する前に、最外列の接続端子４１の配線３１ｂと平行するように整えられ、最外列の接続端子４１の間を通って外側に延長されている。
【００２７】
本例においては、２本の配線３２ｂおよび３３ｂが最外列の接続端子４１の間を通過しているが、最外列の接続端子４１のピッチに対して配線幅が大きければ、１本の配線しか通過できず、表層１０では、第２列の接続端子４２までが配線できるだけになる。逆に、最外列の接続端子４１のピッチに対して配線幅が小さければ、３本以上の配線を通過でき、さらに内側の列の接続端子についても表層１０で配線できる。
【００２８】
中間層１１の配線パターン２２は第１の配線に相当し、配線領域８の中間に配置された４列の接続端子からなる第１の接続端子群に相当する接続端子群４０Ｂの端子４ｂとの接続を可能とする。したがって、接続端子群４０Ｂの最外列の接続端子４４と、その内側の３列の接続端子４５、４６および４７がこの層１１で処理される。配線パターン２２は、接続端子４４を接合するためのランド（パッド）３４ａと、中間層１１まで貫通するための貫通接続３４ｃと、ランド３４ａと貫通接続３４ｃとを接続するストリンガ３４ｄと、貫通接続３４ｃに続く配線３４ｂとを備えている。同様に、配線パターン２２は、接続端子４５と接合するためのランド３５ａと、中間層１１まで貫通するための貫通接続３５ｃと、ランド３５ａと貫通接続３５ｃとを接続するストリンガ３５ｄと、貫通接続３５ｃに続く配線３５ｂとを備えている。接続端子４６および４７についても同様であり、接続端子４６および４７と接合するためのランド３６ａおよび３７ａと、貫通接続３６ｃおよび３７ｃと、ストリンガ３６ｄおよび３７ｄと、配線３６ｂおよび３７ｂとをそれぞれ備えている。
【００２９】
配線パターン２２においては、２行の接続端子４４、４５、４６および４７により最小の配線パターンが形成されている。これら２行の接続端子４４、４５、４６および４７の内、一方の行（図４（ａ）および（ｂ）においては上方または下方の行）４９ａの接続端子４４〜４７においては、ストリンガ３４ｄ〜３７ｄが斜め外側を向いて形成され、貫通接続（第２の貫通接続）３４ｃ〜３７ｃがパッド３４ａ〜３７ａの外側に形成されている。
【００３０】
他方の行（図４（ａ）および（ｂ）においては中間の行）４９ｂの接続端子４４〜４７においては、最外列の接続端子４４については、パッド３４ａ以外は用意されておらず、配線３４ｂは設けられていない。パッド３４ａも省略することが可能である。残りの接続端子４５〜４７においては、ストリンガ３４ｄ〜３７ｄが斜め内側を向いて形成され、貫通接続（第１の貫通接続）３５ｃ〜３７ｃがパッド３５ａ〜３７ａの内側に形成されている。
【００３１】
図４（ｂ）に拡大して示した中間層１１における配線パターン２２においては、一方の行４９ａの接続端子４４〜４７に繋がる配線３４ｂ〜３７ｂは、最外列の接続端子４４に対応する領域を通過する付近で平行に整えられ、外側に向かって配線されている。これらの配線３４ｂ〜３７ｂの内、内側の２列の接続端子４６および４７に繋がる配線３６ｂおよび３７ｂは、他方の行４９ｂの接続端子４４および４５の裏面に相当する領域３９を通過して外側に導かれている。
【００３２】
他方の行４９ｂの接続端子４５〜４７においては、これらの３つの接続端子の内、２つの接続端子に繋がる配線が設けられている。本例においては、接続端子４５および４７に繋がる配線３５ｂおよび３７ｂが最外列の接続端子４４に対応する領域を通過するまでに他の配線と平行するように整えられている。これらの配線３５ｂおよび３７ｂのうち、一方の配線３５ｂが、その行４９ｂの接続端子４４および４５の裏面に相当する領域３９を通過して外側に導かれている。本例においては、他方の行４９ｂの内側の３列の接続端子４５〜４７の内、任意の２つの接続端子について配線しているが、配線の幅をさらに狭くすることにより内側の３列の接続端子の全てについて配線できる可能性がある。なお、本例において配線パターン２２に接続されていない接続端子４６については、貫通接続３６ｃまではアレンジできるので、最下層１２まで配線して電源として利用することは可能である。
【００３３】
図４（ａ）および図４（ｂ）に拡大した配線パターン２１および２２においては、中間の接続端子群４０Ｂの内、最外列の接続端子４４を１つおきに間引いて配線し、さらに、その行４９ｂにおいては貫通接続を内側にずらして配置している。これにより、中間層１１において、最外列の接続端子４４および２列目の接続端子４５に対応する領域に、１つおきにスルーホールあるいはバイアホールによる貫通接続が配置されていない領域３９が形成され、その領域３９を使って内側の接続端子４６および４７を処理する配線３６ｂおよび３７ｂが配置できている。
【００３４】
接続端子群４０Ｂの内、最外列の接続端子４４を全て接続した場合、貫通接続３４ｃにより占められる面積は配線に比較して大きい。したがって、図４（ｂ）に示された状態から分かるように、貫通接続３４ｃの間を一本の配線３５ｂしか通すことができず、中間層１１において配線できるのは最外列の接続端子４４（１８×１８の外周の６８個）と第２列目の接続端子４５（１６×１６の外周の６０個）の１２８個になる。これに対し、本例においては、最外列の接続端子４４において接続可能な端子数は半減するが、第２列の端子４５と、第３列の端子４６（１４×１４の外周の５２個）と、第４列の端子４７（１２×１２の外周の４４個）とを処理することが可能となる。これらの内、第３列の端子４６については半分が有効になるので、合計で１６４個の接続端子を中間層１１で処理することができる。最も内側の第４列の端子４７を間引くようにすれば、接続可能な端子数はさらに増加する。したがって、１つの層で処理できる端子は、本発明により、３０％程度増加したことになる。
【００３５】
最外列の接続端子の数をｎ個（本例の場合は６８個）とすると、本例の配線パターンにより、中間層１１では、（３×ｎ−４０）個を配線することができ、２列をフルに配線した場合には（２×ｎ−８）個を配線できる。したがって、本例の配線パターンを採用することにより、接続可能な接続端子の増加する割合は、配線領域８に配置される接続端子４ａ〜４ｃの数が増加するほど大きくなり、最大で１．５倍程度の接続端子を１つの配線層で処理できることになる。
【００３６】
このように、本発明においては、最外列の接続端子との接続を減らすことにより、内側の列の接続端子に繋がる配線の通過領域を増大させ、１つの層において処理可能な接続端子の数を増やしている。さらに、中間層１１においては、間引いて接続する接続端子についてはバイアホールなどにより貫通接続を設けないことにより配線領域を増大できるので、本発明の配線方法を採用した基板２においては、従来のＢＧＡタイプの半導体装置３を実装することにより本発明を適用できる。このため、多くの接続端子４ａ〜４ｃを有する半導体パッケージ３を少ないレイヤ数の配線基板２に搭載することが可能であり、半導体パッケージ３を搭載するのに要求される配線基板の設計時間を短縮でき、また、コストを大幅に下げることが可能である。さらに、配線基板自体を薄くできるので、薄型の電子機器に適した配線基板を提供でき、いっそう薄い電子機器などのデータ処理装置を提供できる。フレキシブル基板を用いた携帯端末などにも適していることは上述した通りである。
【００３７】
また、１つの中間層１１だけではなく、複数の中間層が設けられた多層配線基板であれば他の中間層においても、本発明の配線パターンを適用することにより１つの配線層において処理可能な接続端子数を増大できる。基板２の裏面に配置される配線パターンにおいても同様であるが、電源配線の場合は、複数の接続端子に対して同一の電圧レベルが印加されるので多くの場合は本発明を適用する必要はない。
【００３８】
また、本発明に含まれる配線パターンは、上記の例に限定されるものではない。たとえば、最外列の接続端子を１つおきに間引いているが、２つおきに間引いても良い。最外列の接続端子の間隔をさらに広げて配線スペースを確保し、さらに多くの内側の列の接続端子を処理できるようにしても良い。また、接続する端子の間隔を最外列から段階的に狭めて外側における配線領域を確保し、多くの接続端子に対して効率よく配線できるようにしても良い。ただし、最外列の接続端子数が減少するので、接続可能な端子数が無限に増加するということはない。
【００３９】
さらに、本発明は、中間層１１などの貫通接続を用いないで接続できる実装面１０においても適用できる。しかしながら、その場合は、半導体装置３の接続端子の配列を変える必要がある。たとえば、図３に示した貫通接続３４ｃ〜３７ｃの配置を接続端子の配置として採用した半導体パッケージ３においては、実装面において配線できる接続端子の数を従来の１．３倍から１．５倍程度に増加できる。さらに、放射状に接続端子が配置され、外側の列の接続端子の間隔が、内側の接続端子の間隔より広くなった半導体パッケージによっても実装面において処理可能な接続端子の数を増大できる。また、多層基板に実装されることを前提とし、各層において配線される接続端子群の最外列の接続端子の間隔を内側の接続端子の間隔より広くすることにより、各配線層における配線効率を向上できる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るデータ処理装置の断面図である。
【図２】図１に示すデータ処理装置の配線基板の表層に形成された配線パターンを示す平面図である。
【図３】配線基板の中間層に形成された配線パターンを示す平面図である。
【図４】図４（ａ）は表層の配線パターンの一部を拡大して示す図、図４（ｂ）は中間層の配線パターンのうち、図４（ａ）に示した領域に対応する部分を拡大して示す図である。
【符号の説明】
【００４１】
１    データ処理装置
２    配線基板
３    半導体パッケージ
４ａ〜４ｃ    半田ボール（接続端子）
１０    表層
１１    中間層
１２    最下層
１５、１６    バイアホール
２１、２２    配線パターン
３４ｃ〜３７ｃ    貫通接続
４１〜４７    接続端子
４０Ａ、４０Ｂ    接続端子群
【図１】
2005228776.tif 000003
【図２】
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【図３】
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【図４】
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