(57)【要約】【課題】バンプ電極と実装基板との電気接続を信頼性あるものにすることができる半導体装置およびその製造方法を提供する。【解決手段】配線３１ａ、３１ｂ（ボンディングパッド）および酸化シリコン膜２６上にパッシベーション膜となる酸化シリコン膜３２を形成する。続いて、酸化シリコン膜３２に第１開口部３３を形成した後、ポリイミド樹脂膜３４を塗布する。そして、このポリイミド樹脂膜３４をパターニングすることにより、第１開口部３３上に第２開口部３５を形成する。次に、ＵＢＭ膜３６を形成後、ペースト状の金膜３７を第１開口部３３、第２開口部３５へ埋め込む。続いて、ＣＭＰ法による研磨により、ポリイミド樹脂膜３４上の不要なＵＢＭ膜３６および金膜３７を除去する。このようにして、周囲をポリイミド樹脂膜３４で囲まれたバンプ電極３８ａ、３８ｂを形成する。【選択図】    図９
2005039014.tif 000002
【特許請求の範囲】
【請求項１】
バンプ電極により半導体チップを実装基板に実装する半導体装置であって、
前記バンプ電極は、周囲を絶縁膜で囲まれていることを特徴とする半導体装置。
【請求項２】
バンプ電極により半導体チップを実装基板に実装する半導体装置であって、
前記バンプ電極は、周囲を絶縁膜で囲まれており、
前記半導体チップの両面は概ね平行であることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に開口部を形成する工程と、
（ｃ）前記開口部を埋め込むように、前記絶縁膜上に導体膜を形成する工程と、
（ｄ）前記半導体基板を研磨して、前記開口部内にだけ前記導体膜を残すことにより、周囲を前記絶縁膜で囲まれた電極であって前記導体膜よりなるバンプ電極を形成する工程と、
（ｅ）前記半導体基板を複数の半導体チップに個片化する工程と、
（ｆ）前記絶縁膜で周囲を囲まれた前記バンプ電極により、前記半導体チップを実装基板に実装する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に開口部を形成する工程と、
（ｃ）前記開口部を埋め込むように、前記絶縁膜上に導体膜を形成する工程と、
（ｄ）前記半導体基板を研磨して、前記開口部内にだけ前記導体膜を残すことにより、周囲を前記絶縁膜で囲まれた電極であって前記導体膜よりなるバンプ電極を形成する工程と、
（ｅ）前記半導体基板を複数の半導体チップに個片化する工程と、
（ｆ）前記絶縁膜で周囲を囲まれた前記バンプ電極により、前記半導体チップを実装基板に実装する工程とを備え、
前記絶縁膜は、ポリイミド樹脂膜であることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜に開口部を形成する工程と、
（ｃ）前記開口部を埋め込むように、前記絶縁膜上に導体膜を形成する工程と、
（ｄ）前記半導体基板の両面を概ね平行になるように研磨して、前記開口部内にだけ前記導体膜を残すことにより、周囲を前記絶縁膜で囲まれた電極であって前記導体膜よりなるバンプ電極を形成する工程と、
（ｅ）前記半導体基板を複数の半導体チップに個片化する工程と、
（ｆ）前記絶縁膜で周囲を囲まれた前記バンプ電極により、前記半導体チップを実装基板に実装する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特にバンプ電極を使用して半導体チップを実装基板に実装した半導体装置およびその製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体チップ（以下、単にチップという）を実装基板（プリント基板）に実装する方法として、ワイヤボンディング法がある。このワイヤボンディング法は、半導体チップの表面に形成されたボンディングパッド（引き出し用電極）と実装基板のリードとを金細線などで接続する方法である。
【０００３】
ところが、近年、半導体チップを実装基板に電気接続する際、上記した金細線などのボンディングワイヤを使用せず、チップのボンディングパッド部に形成した突起状のバンプ電極を使用してチップを実装基板に直接接続する方法がある。このようなワイヤレスボンディングによれば、半導体装置を小型化することができる。
【０００４】
チップ上に形成されているバンプ電極は、チップに個片化する前の半導体基板（ウェハ）の状態で形成され、その形成方法は、例えば以下に示すようなものである。すなわち、半導体基板上にパターニングしたレジスト膜などの型を形成し、その後型の窪みに導電性材料を埋め込む。そして、パターニングしたレジスト膜などの型を除去することにより、バンプ電極（突起電極）を形成するものである（例えば、特許文献１、特許文献２参照）。
【０００５】
このようにチップ上にバンプ電極を形成し、このバンプ電極によりチップを実装基板に実装した半導体装置として、例えば液晶表示装置がある。液晶表示装置は、チップであるＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバを実装基板であるガラス基板に実装したものであり、その実装形態をＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）と呼ぶ。
【０００６】
このＣＯＧにおいて、チップをガラス基板に実装する方法は、例えば以下に示すようにして行なわれる。すなわち、チップ上に形成されたバンプ電極とガラス基板との間に異方導電性接着剤（ＡＣＦ；Ａｎｉｓｏｍｅｔｒｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を貼り、加熱したツールによって、チップとガラス基板を加圧する。すると、加圧することにより異方導電性接着剤を含む樹脂が軟化し、異方導電性接着剤を介してバンプ電極とガラス基板上の配線とが接着する。
【０００７】
【特許文献１】
特開２００１−１４４１２８号公報（第３頁〜第４頁、図２）
【０００８】
【特許文献２】
特開平６−２０４２２９号公報（第３頁、図１）
【０００９】
【発明が解決しようとする課題】
しかし、半導体基板にトランジスタおよび配線を形成する際に生ずる段差により、半導体基板あるいはチップの裏面からバンプ電極の先端までの高さが場所によって異なっている。したがって、チップをガラス基板に実装する際、場所によっては、異方導電性接着剤によりバンプ電極とガラス基板の配線とを接続することができず、接続不良（導通不良）を引き起こす問題点がある。
【００１０】
また、バンプ電極は、パッシベーション膜に形成された開口部上に形成されている。すなわち、バンプ電極は、パッシベーション膜の段差上に形成されているため、バンプ電極の表面は、パッシベーション膜の段差に合わせて表面が窪んでいる。したがって、ガラス基板との接触面積が減少し、接続の信頼性低下を招く問題点がある。
【００１１】
さらに、バンプ電極をガラス基板に接触させる際、バンプ電極が横方向に潰れ、隣接するバンプ電極間が接触してショートするという問題点がある。
【００１２】
本発明の目的は、バンプ電極と実装基板との電気接続を信頼性あるものにすることができる半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、バンプ電極と実装基板との電気接続を信頼性あるものにすることができる半導体装置の製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明の半導体装置は、複数のバンプ電極により半導体チップを実装基板に実装した半導体装置であって、個々の前記バンプ電極は、周囲を絶縁膜で囲まれていることを特徴とするものである。
【００１７】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜に開口部を形成する工程と、（ｃ）前記開口部を埋め込むように、前記絶縁膜上に導体膜を形成する工程と、（ｄ）前記半導体基板を研磨して、前記開口部内にだけ前記導体膜を残すことにより、周囲を前記絶縁膜で囲まれた電極であって前記導体膜よりなるバンプ電極を形成する工程と、（ｅ）前記半導体基板を複数の半導体チップに個片化する工程と、（ｆ）前記絶縁膜で周囲を囲まれた前記バンプ電極により、前記半導体チップを実装基板に実装する工程とを備えるものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態１は、例えばバンプ電極を用いてＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバをガラス基板に実装する工程に本発明を適用したものである。
【００２０】
以下に、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００２１】
図１は、半導体基板１上にｎ型のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱ１とｐ型のＭＩＳトランジスタＱ２とを形成した断面図である。まず、このＭＩＳトランジスタＱ１、Ｑ２を製造する工程を簡単に説明する。
【００２２】
まず、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、各素子が互いに干渉などの悪影響を及ぼし合わないように電気的に分離するために設けられる。素子分離領域２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。ＬＯＣＯＳ法は、耐酸化性を有する窒化シリコン膜を半導体基板１上に部分的に形成した後、半導体基板１に熱処理を施すことにより、選択的に酸化シリコン膜を成長させて素子分離領域２を形成する方法であり、図１では、ＬＯＣＯＳ法を使用して素子分離領域２を形成した例を示している。
【００２３】
次に、素子分離領域２で分離された半導体基板１の活性領域にｐ型ウェル３およびｎ型ウェル４を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１の活性領域にｐ型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。同様に、ｎ型ウェル４は、ｎ型不純物であるリンや砒素を半導体基板１の活性領域に導入することによって形成される。
【００２４】
続いて、半導体基板１の主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。そして、ゲート絶縁膜５上に導体膜であるポリシリコン膜６を形成する。ポリシリコン膜６は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜６を堆積させるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。なお、後述するゲート電極７ａ、７ｂの低抵抗化のため、ポリシリコン膜６の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜６の形成後に添加するようにしてもよい。また、ポリシリコン膜６を形成後、イオン注入法を使用して、ｎ型のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱ１のゲート電極形成領域にｎ型不純物を導入し、ｐ型のＭＩＳトランジスタＱ２のゲート電極形成領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成してもよい。デュアルゲートを形成することによって、ｎ型のＭＩＳトランジスタＱ１とｐ型のＭＩＳトランジスタＱ２の両方でしきい値電圧を低くすることができる。
【００２５】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜６を加工することにより、ＭＩＳトランジスタＱ１のゲート電極７ａおよびＭＩＳトランジスタＱ２のゲート電極７ｂを形成する。
【００２６】
そして、ＭＩＳトランジスタＱ２形成領域をレジスト膜で覆った後、ゲート電極７ａをマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域８、９を形成する。低濃度ｎ型不純物拡散領域８、９には、例えばリンや砒素などが導入されている。同様に、ＭＩＳトランジスタＱ１形成領域をレジスト膜で覆った後、ゲート電極７ｂをマスクにしたイオン注入により、半導体領域である低濃度ｐ型不純物拡散領域１０、１１を形成する。低濃度ｐ型不純物拡散領域１０、１１には、例えばボロンやフッ化ボロンなどが導入されている。
【００２７】
次に、ゲート電極７ａ、７ｂを形成した半導体基板１上に絶縁膜を形成する。絶縁膜としては、例えば酸化シリコン膜が考えられ、例えばＣＶＤ法を使用して形成することができる。そして、形成した絶縁膜を異方性エッチングすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール１２を形成する。
【００２８】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１３、１４を形成する。この高濃度ｎ型不純物拡散領域１３、１４には、リンや砒素などのｎ型不純物が、上述した低濃度ｎ型不純物拡散領域８、９よりも高濃度に導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｐ型不純物拡散領域１５、１６を形成する。この高濃度ｐ型不純物拡散領域１５、１６には、ボロンやフッ化ボロンなどのｐ型不純物が、上述した低濃度ｐ型不純物拡散領域１０、１１よりも高濃度に導入されている。
【００２９】
次に、半導体基板１上にコバルト膜を形成する。このコバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成される。そして、次に半導体基板１に対して熱処理を施すことにより、ゲート電極７ａ、７ｂ、高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６にコバルトシリサイド膜１７を形成する。このコバルトシリサイド膜１７は、ゲート電極７ａ、７ｂなどの低抵抗化のために形成される。なお、シリサイド膜は、コバルトシリサイド膜１７に限定されず、例えばチタンシリサイド膜やニッケルシリサイド膜で構成してもよい。その後、未反応のコバルト膜は除去される。
【００３０】
このようにして、半導体基板１上にｎ型のＭＩＳトランジスタＱ１およびｐ型のＭＩＳトランジスタＱ２を形成することができる。
【００３１】
次に、配線工程について説明する。まず、図２に示すように半導体基板１の素子形成面（主面）上に酸化シリコン膜２０を形成する。
【００３２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜２０に接続孔（コンタクトホール）２１を形成する。この接続孔２１は、酸化シリコン膜２０を貫通し、底面に高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６が露出している。また、図２の右側の領域に形成された素子分離領域２上にも接続孔２１が形成される。
【００３３】
次に、半導体基板１の主面の全面にチタン／窒化チタン膜２２ａを形成する。チタン／窒化チタン膜２２ａは、例えばスパッタリング法を使用して形成することができ、接続孔２１の側面および底面にも形成される。このチタン／窒化チタン膜２２ａは、後に埋め込むタングステンが、シリコン中へ拡散することを抑制するバリア機能を有する。
【００３４】
そして、次にタングステン膜２２ｂを接続孔２１へ埋め込むように形成する。タングステン膜２２ｂは、例えばＣＶＤ法を使用して形成することができる。続いて、半導体基板１上に形成された不要なチタン／窒化チタン膜２２ａ、タングステン膜２２ｂを例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を使用して除去する。すなわち、接続孔２１の内部にだけチタン／窒化チタン膜２２ａ、タングステン膜２２ｂを残すことによりプラグ２３を形成する。
【００３５】
続いて、例えばスパッタリング法を使用して、チタン／窒化チタン膜２４ａ、アルミニウム膜２４ｂ、チタン／窒化チタン膜２４ｃを順次形成した後、フォトリソグラフィ技術およびエッチング技術を使用して配線２５ａ、２５ｂを形成する。このようにして、第１層配線を形成することができる。ここで、図２を見てわかるように、下層にＭＩＳトランジスタＱ１、Ｑ２が形成されている領域上に形成されている配線２５ａと下層に素子分離領域２が形成されている領域上に形成されている配線２５ｂとの間には段差が生じている。すなわち、配線２５ａに比べて配線２５ｂは相対的に高い場所に形成されている。これは、素子分離領域２に所定の厚みがあるためである。
【００３６】
次に、図３に示すように、酸化シリコン膜２０、配線２５ａ、２５ｂ上に酸化シリコン膜２６を形成する。酸化シリコン膜２６は、例えばＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜２６を貫通する接続孔２７を形成する。
【００３７】
続いて、半導体基板１の主面の全面にチタン／窒化チタン膜２８ａを形成した後、このチタン／窒化チタン膜２８ａ上にタングステン膜２８ｂを形成する。チタン／窒化チタン膜２８ａは、例えばスパッタリング法を使用して形成することができ、タングステン膜２８ｂは、例えばＣＶＤ法を使用して形成することができる。そして、半導体基板１の素子形成面を例えばＣＭＰ法を使用して研磨することにより、接続孔２７の内部にだけチタン／窒化チタン膜２８ａ、タングステン膜２８ｂを残すことによりプラグ２９を形成する。
【００３８】
次に、酸化シリコン膜２６上およびプラグ２９上に順次、チタン／窒化チタン膜３０ａ、アルミニウム膜３０ｂを形成する。このチタン／窒化チタン膜３０ａ、アルミニウム膜３０ｂは、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用してチタン／窒化チタン膜３０ａ、アルミニウム膜３０ｂをパターニングして配線３１ａ、配線３１ｂ（ボンディングパッド）を形成する。
【００３９】
ここで、配線３１ａと配線３１ｂとの間にも素子分離領域２の厚みに起因した段差があり、配線３１ａに比べて配線３１ｂの方が相対的に高い位置に形成されている。
【００４０】
続いて、図４に示すように配線３１ａ、３１ｂおよび酸化シリコン膜２６上に酸化シリコン膜３２を形成する。この酸化シリコン膜３２は、例えばＣＶＤ法を使用して形成することができる。酸化シリコン膜３２は、機械的応力や不純物の侵入からチップを保護するパッシベーション膜（表面保護膜）としての機能を有する。本実施の形態では、パッシベーション膜として酸化シリコン膜３２を使用しているがこれに限らず、例えば窒化シリコン膜や酸窒化シリコン膜などであってもよい。
【００４１】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜３２に第１開口部３３を形成する。この第１開口部３３の底部において配線３１ａまたは配線３１ｂが露出している。
【００４２】
続いて、第１開口部３３を形成した酸化シリコン膜３２上に感光性のポリイミド樹脂膜（絶縁膜）３４を形成する。そして、このポリイミド樹脂膜３４に対して露光・現像を行なうことにより、ポリイミド樹脂膜３４をパターニングする。パターニングは、図６に示すように、酸化シリコン膜３２の第１開口部３３上に第２開口部（開口部）３５が形成されるように行なう。ポリイミド樹脂膜３４に形成された第２開口部３５は、酸化シリコン膜３２に形成された第１開口部３３に比べて大径となっており、この第２開口部３５および第１開口部３３によって配線３１ａ、３１ｂの一部が露出している。
【００４３】
次に、図７に示すように、半導体基板１の素子形成面にＵＢＭ（Ｕｎｄｅｒ  ＢＵＭＰ  Ｍｅｔａｌ）膜３６を形成する。これにより、第１開口部３３、第２開口部３５の内壁および露出している配線３１ａ、３１ｂ上にＵＢＭ膜３６が形成される。ＵＢＭ膜３６は、例えばスパッタリング法を使用して形成でき、例えばチタン膜、パラジウム膜、チタン・タングステン合金膜あるいは金膜などより形成されている。
【００４４】
続いて、図８に示すように、半導体基板１の素子形成面にペースト状になった金膜（導体膜）３７を塗布する。これにより、第１開口部３３および第２開口部３５はペースト状の金膜３７により埋め込まれる。ここで、第１開口部３３および第２開口部３５に埋め込まれた金膜３７の表面は、第１開口部３３および第２開口部３５の凹凸に合わせて図８に示すように窪みが形成される。
【００４５】
次に、図９に示すように、半導体基板１の両面、すなわち素子形成面およびその反対側の面を研磨あるいは研削する。研磨は、例えばＣＭＰ法や砥石により行なうことができ、半導体基板１の両面が概ね平行になるように行なわれる。この研磨により、金膜３７の一部やポリイミド樹脂膜３４の一部が除去され、図８に示したような金膜３７の表面の凹凸や素子分離領域２の厚みに起因した段差を無くし表面を平坦化することができる。そして、図９に示すように、周囲をポリイミド樹脂膜３４で囲まれたバンプ電極（突起電極）３８ａ、３８ｂを形成することができる。その後、半導体基板１に対して熱処理を施すことにより金膜３７の再結晶化を行なう。
【００４６】
続いて、半導体基板１を個々のチップ１Ｃに切り分けた後、図１０に示すように、チップ１Ｃを異方導電性接着剤（図示せず）を介してガラス基板４０に圧着する。つまり、チップ１Ｃに形成されたバンプ電極３８ａ、３８ｂをガラス基板４０上の配線４０ａ、４０ｂにそれぞれ圧着する。このようにして本実施の形態１における半導体装置を製造することができる。すなわち、バンプ電極３８ａ、３８ｂにより、チップ１Ｃをガラス基板４０に実装した半導体装置であって、バンプ電極３８ａ、３８ｂの周囲が絶縁膜であるポリイミド樹脂膜３４で囲まれている半導体装置を製造することができる。
【００４７】
本実施の形態１における半導体装置の製造方法によれば、前述したように半導体基板１の両面が概ね平行になるように研磨して、バンプ電極３８ａ、３８ｂを形成している。したがって、下層にＭＩＳトランジスタＱ１、Ｑ２が形成されているバンプ電極３８ａの高さと、下層に素子分離領域２が形成されているバンプ電極３８ｂの高さとを合わせることができる。すなわち、本実施の形態１によれば、半導体基板１の表面（素子形成面）および裏面を概ね平行にすることにより、下層（下地）に生じた段差に関係なくバンプ電極３８ａ、３８ｂの高さを合わせることが可能となる。このように本実施の形態１では、チップ１Ｃの裏面からバンプ電極３８ａ、３８ｂまでの距離を概ね等しくすることができるので、バンプ電極３８ａ、３８ｂとガラス基板４０上の配線４０ａ、４０ｂとの接触不良を低減することができる。
【００４８】
また、本実施の形態１では、バンプ電極３８ａ、３８ｂの表面にできた窪み（図８参照）を、研磨により平坦化しているので、バンプ電極３８ａ、３８ｂとガラス基板４０上の配線４０ａ、４０ｂとの接触面積を広く維持することができる。すなわち、バンプ電極３８ａ、３８ｂの表面に窪みが存在すると、異方導電性接着剤を介した配線４０ａ、４０ｂとの接触面積が少なくなり接触不良を引き起こすが、本実施の形態１ではバンプ電極３８ａ、３８ｂの表面を平坦化しているため、接触不良を低減できる。別の言い方をすれば、窪みが存在する場合、窪み内に異方導電性接着剤内の導電性粒子が入り、この導電性粒子は、例えばバンプ電極３８ａ−導電性粒子−配線４０ａの接着に寄与しづらくなる。すなわち、接着に寄与する導電性粒子の捕捉率が低下する。これに対し、本実施の形態１では、バンプ電極３８ａの表面を平坦化しているため、接着に寄与する異方導電性接着剤内の導電性粒子の捕捉率が向上し、例えばバンプ電極３８ａ−導電性粒子−配線４０ａの接着が良好となる。
【００４９】
また、図９に示すようにバンプ電極３８ａ、３８ｂは、周囲をポリイミド樹脂膜３４で囲まれた構造をしている。したがって、このバンプ電極３８ａ、３８ｂを用いてチップ１Ｃをガラス基板４０に圧着する際、バンプ電極３８ａ、３８ｂの横方向への潰れを防止することができる。つまり、バンプ電極３８ａ、３８ｂをガラス基板４０の配線４０ａ、４０ｂへ圧着する際、バンプ電極３８ａ、３８ｂは横方向へ潰れようとするが、バンプ電極３８ａ、３８ｂの周囲にはポリイミド樹脂膜３４が形成されている。このため、ポリイミド樹脂膜３４が壁となってバンプ電極３８ａ、３８ｂの変形を防ぐことができる。また、バンプ電極３８ａ、３８ｂ間には、絶縁膜であるポリイミド樹脂膜３４があるため、隣接するバンプ電極３８ａ、３８ｂ間のショートを防止できる。したがって、本実施の形態１の構造によれば、さらなるバンプ電極３８ａ、３８ｂの狭ピッチ化を実現することができる。
【００５０】
さらに、ポリイミド樹脂膜３４でバンプ電極３８ａ、３８ｂを囲むことにより、バンプ電極３８ａ、３８ｂの変形を小さくすることができるため、横方向への潰れを考慮してバンプ電極３８ａ、３８ｂを形成する必要がなくなる。つまり、従来は、横潰れを考慮してバンプ電極３８ａ、３８ｂの高さを設定値より高くしていた。この場合、バンプ電極３８ａ、３８ｂの高さを設定値より高くする分、材料を多く使用するため材料費が高くなっていた。これに対し本実施の形態１では、上記したようにバンプ電極３８ａ、３８ｂの横潰れを考慮しなくてもよいため、高さ方向のマージンをとる必要がなくなり、その分、半導体装置の製造コストを低減できる。
【００５１】
なお、本実施の形態１ではバンプ電極３８ａ、３８ｂを形成する際、半導体基板１の両面を研磨していたが、半導体基板１の素子形成面だけを研磨するようにしてもよい。すなわち、半導体基板１の素子形成面だけを研磨することによっても半導体基板１の両面を概ね平行にすることは可能である。
【００５２】
また、本実施の形態１では、パターニングしたポリイミド樹脂膜３４上に金膜３７を形成する際、ペースト状の金を塗布する方法を使用したがこれに限らず、例えばめっき法や金を所定の場所に印刷する方法を使用してもよい。ただし、めっき法の場合は、バッチ処理を行なうため、製造装置が大きくなるが、ペースト状の金を塗布する方法や金を所定の場所に印刷する方法を使用する場合は、枚葉式の処理を行なうことができるため、製造装置を小型にすることができる。
【００５３】
（実施の形態２）
前記実施の形態１では、配線３１ａ、３１ｂ（ボンディングパッド）上にバンプ電極３８ａ、３８ｂを形成する場合について説明したが、本実施の形態２ではボンディングパッドからバンプ電極を引き出した場合について、図面を参照しながら説明する。
【００５４】
図１１は、チップ１Ｃを上部から見た平面図である。図１１において、チップ１Ｃの表面には、ポリイミド樹脂膜５０が形成されており、このポリイミド樹脂膜５０に周囲を囲まれるようにしてバンプ電極５１が形成されている。バンプ電極５１には、配線５１ａが接続されており、配線５１ａの他端には、配線５１ｂが接続されている。そして、この配線５１ｂは、内部にあるボンディングパッド５２に電気接続している。
【００５５】
次に、図１１のＡ−Ａ線で切断した断面図を図１２に示す。図１２において、チタン／窒化チタン膜５２ａおよびアルミニウム膜５２ｂよりなるボンディングパッド５２の下層の構造については、図示を省略する。ボンディングパッド５２上には、パッシベーション膜となる酸化シリコン膜５３が形成されており、ボンディングパッド５２上において、酸化シリコン膜５３に第１開口部５４が形成されている。そして、酸化シリコン膜５３上には、ポリイミド樹脂膜５０が形成されており、このポリイミド樹脂膜５０には、第２開口部（開口部）５６が形成されている。
【００５６】
第１開口部５４および第２開口部５６には、ＵＢＭ膜５５を介して金膜が埋め込まれており、これにより金膜からなるバンプ電極５１および配線５１ａ、５１ｂが形成されている。
【００５７】
本実施の形態２におけるチップ１Ｃにおいてもバンプ電極５１は、周囲をポリイミド樹脂膜５０によって囲まれている。したがって、本実施の形態２におけるチップ１Ｃを実装基板へ実装する際、バンプ電極５１の横潰れを防止でき、隣接するバンプ電極５１間のショートを防止できる。このため、バンプ電極５１の狭ピッチ化を図ることができる。
【００５８】
また、バンプ電極５１の横潰れを考慮しなくてもよいため、高さ方向のマージンをとる必要がなくなり、その分、半導体装置の製造コストを低減することができる。
【００５９】
次に、本実施の形態２における半導体装置の製造方法について、図１２を参照しながら簡単に説明する。本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であり、ボンディングパッド５２を形成した以後の工程について簡単に説明する。
【００６０】
まず、チップ１Ｃに切り分ける前の半導体基板において、ボンディングパッド５２上にパッシベーション膜となる酸化シリコン膜５３を形成する。酸化シリコン膜５３は、例えばＣＶＤ法を使用して形成することができる。続いて、フォトリソグラフィ技術を使用して酸化シリコン膜５３の第１開口部５４を形成し、ボンディングパッド５２の一部を露出する。
【００６１】
そして、酸化シリコン膜５３上および露出したボンディングパッド５２上にポリイミド樹脂膜５０を形成後、露光・現像することにより、このポリイミド樹脂膜５０に第２開口部５６を形成する。この第２開口部５６は、前記実施の形態１とは異なり第１開口部５４上だけでなく、第１開口部５４上から酸化シリコン膜５３上に延在するように形成される。
【００６２】
次に、ポリイミド樹脂膜５０、第１開口部５４および第２開口部５６上に、例えばスパッタリング法を使用してＵＢＭ膜５５を形成した後、このＵＢＭ膜５５上にペースト状の金膜を塗布する。その後、半導体基板の両面を概ね平行になるように研磨して、ポリイミド樹脂膜５０上に形成されていた不要なＵＢＭ膜５５および金膜を除去し、第１開口部５４、第２開口部５６内にだけＵＢＭ膜５５および金膜を残す。これにより、配線５１ｂ、５１ａおよびバンプ電極５１を形成する。このようにして、ボンディングパッド５２から引き出されたバンプ電極５１を形成することができる。
【００６３】
その後、半導体基板を個々のチップ１Ｃに切り分け、切り分けたチップ１Ｃをバンプ電極５１により実装基板に実装する。
【００６４】
本実施の形態２における半導体装置の製造方法によれば、半導体基板の両面が概ね平行になるように研磨するため、チップ１Ｃの裏面からバンプ電極５１までの距離を概ね等しくすることができるので、バンプ電極５１と実装基板との接触不良を低減することができる。
【００６５】
また、バンプ電極５１の表面を研磨により平坦化しているので、実装基板との接触面積を広く維持することができ、接触不良を低減できる。
【００６６】
なお、本実施の形態２では、第２開口部５６に金膜を埋め込む際、ペースト状の金を塗布する方法を使用したがこれに限らず、例えばめっき法や金を所定の場所に印刷する方法を使用してもよい。ペースト状の金を塗布する方法や金を所定の場所に印刷する方法を使用する場合は、枚葉式の処理を行なうことができるため、製造装置を小型にすることができる。
【００６７】
（実施の形態３）
本実施の形態３では、前記実施の形態２と同様にボンディングパッドからバンプ電極を引き出した場合について説明する。
【００６８】
図１３は、チップ１Ｃを上部から見た平面図であり、その構成は、図１１に示した前記実施の形態２のチップ１Ｃとほぼ同様である。図１４は、図１３のＡ−Ａ線で切断した断面図である。なお、図１４において、ボンディングパッド５２の下層の構成については省略する。
【００６９】
前記実施の形態２と本実施の形態３の間で異なる点は、配線５１ａの材料である。前記実施の形態２では配線５１ａ、５１ｂおよびバンプ電極５１の材料はすべて金であった。これに対し、本実施の形態３では、配線５１ｂおよびバンプ電極５１の材料は金であるが、配線５１ａの材料は、金以外の導電性材料から形成されている。
【００７０】
このように、配線材料を部分的に変更することにより、配線抵抗を任意の値に設定することが可能となる。また、配線５１ａだけでなく配線５１ａ、５１ｂおよびバンプ電極５１の材料をすべて金以外の導電性材料に変更することによっても配線抵抗を任意の値に設定することができる。
【００７１】
上記したように部分的に配線材料を変更する方法としては、例えば所定の場所に導電性材料を印刷する方法がある。すなわち、図１４に示すように、ポリイミド樹脂膜５０に第２開口部５６を形成した後、ＵＢＭ膜５５を形成する工程までは前記実施の形態２と同様の工程を経る。そして、金を所定の場所に印刷する方法によって、第２開口部５６のうち配線５１ｂ形成領域上およびバンプ電極５１形成領域上に金膜を埋め込む。このとき、第２開口部５６のうち配線５１ａ形成領域上には金膜は埋め込まない。続いて、再び印刷法を使用して金以外の導電性材料を第２開口部５６のうち配線５１ａ形成領域に埋め込む。その後の工程は、前記実施の形態２で述べた工程と同様である。このようにして、配線５１ｂとバンプ電極５１を金から形成する一方、配線５１ａを金以外の導電性材料から形成することができる。
【００７２】
なお、本実施の形態３においてもバンプ電極５１は、周囲をポリイミド樹脂膜５０によって囲まれている。したがって、本実施の形態３におけるチップ１Ｃを実装基板へ実装する際、バンプ電極５１の横潰れを防止でき、隣接するバンプ電極５１間のショートを防止できる。このため、バンプ電極５１の狭ピッチ化を図ることができる。
【００７３】
また、バンプ電極５１の横潰れを考慮しなくてもよいため、高さ方向のマージンをとる必要がなくなり、その分、半導体装置の製造コストを低減することができる。
【００７４】
また、第２開口部５６に金と金以外の導電性材料を埋め込む工程以外は、前記実施の形態２と同様の工程を経るため、前記実施の形態２で述べた効果と同様の効果を奏する。
【００７５】
すなわち、チップ１Ｃの裏面からバンプ電極５１までの距離を概ね等しくすることができるので、バンプ電極５１と実装基板との接触不良を低減することができる。
【００７６】
また、バンプ電極５１の表面を研磨により平坦化しているので、実装基板との接触面積を広く維持することができ、接触不良を低減できる。
【００７７】
さらに、本実施の形態３では、第２開口部５６に金や導電材料を埋め込む際、印刷法を使用している。したがって、枚葉式の処理を行なうことができるため、製造装置を小型にすることができる。
【００７８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
前記実施の形態では、バンプ電極の周囲を囲む絶縁膜としてポリイミド樹脂膜を使用する場合について説明したが、これに限らず例えばレジスト膜などの絶縁性を有する膜であってもよい。
【００８０】
また、前記実施の形態１では、配線が２層にわたって形成されている例を示したが、もちろんこれに限らず、２層以上の多層配線が形成されている半導体装置を製造する工程に本発明を適用してもよい。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８２】
バンプ電極と実装基板との電気接続の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図２】図１に続く半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】本発明の実施の形態２である半導体チップを上部から見た平面図である。
【図１２】図１１のＡ−Ａ線で切断した断面図である。
【図１３】本発明の実施の形態３である半導体チップを上部から見た平面図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【符号の説明】
１  半導体基板
１Ｃ  チップ
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
７ａ  ゲート電極
７ｂ  ゲート電極
８  低濃度ｎ型不純物拡散領域
９  低濃度ｎ型不純物拡散領域
１０  低濃度ｐ型不純物拡散領域
１１  低濃度ｐ型不純物拡散領域
１２  サイドウォール
１３  高濃度ｎ型不純物拡散領域
１４  高濃度ｎ型不純物拡散領域
１５  高濃度ｐ型不純物拡散領域
１６  高濃度ｐ型不純物拡散領域
１７  コバルトシリサイド膜
２０  酸化シリコン膜
２１  接続孔
２２ａ  チタン／窒化チタン膜
２２ｂ  タングステン膜
２３  プラグ
２４ａ  チタン／窒化チタン膜
２４ｂ  アルミニウム膜
２４ｃ  チタン／窒化チタン膜
２５ａ  配線
２５ｂ  配線
２６  酸化シリコン膜
２７  接続孔
２８ａ  チタン／窒化チタン膜
２８ｂ  タングステン膜
２９  プラグ
３０ａ  チタン／窒化チタン膜
３０ｂ  アルミニウム膜
３１ａ  配線
３１ｂ  配線
３２  酸化シリコン膜
３３  第１開口部
３４  ポリイミド樹脂膜（絶縁膜）
３５  第２開口部（開口部）
３６  ＵＢＭ膜
３７  金膜（導体膜）
３８ａ  バンプ電極
３８ｂ  バンプ電極
４０  ガラス基板
４０ａ  配線
４０ｂ  配線
５０  ポリイミド樹脂膜（絶縁膜）
５１  バンプ電極
５１ａ  配線
５１ｂ  配線
５２  ボンディングパッド
５２ａ  チタン／窒化チタン膜
５２ｂ  アルミニウム膜
５３  酸化シリコン膜
５４  第１開口部
５５  ＵＢＭ膜
５６  第２開口部（開口部）
Ｑ１  ＭＩＳトランジスタ
Ｑ２  ＭＩＳトランジスタ
【図１】
2005039014.tif 000003
【図２】
2005039014.tif 000004
【図３】
2005039014.tif 000005
【図４】
2005039014.tif 000006
【図５】
2005039014.tif 000007
【図６】
2005039014.tif 000008
【図７】
2005039014.tif 000009
【図８】
2005039014.tif 000010
【図９】
2005039014.tif 000011
【図１０】
2005039014.tif 000012
【図１１】
2005039014.tif 000013
【図１２】
2005039014.tif 000014
【図１３】
2005039014.tif 000015
【図１４】
2005039014.tif 000016