(57)【要約】【課題】半導体装置の高密度実装化を図る。【解決手段】多層基板４３と、多層基板４３と電気的に接続する１段目チップ４７と、多層基板４３上に３段に亘って積層され、かつそれぞれ下段の配線基板とはんだボール３７を介して接続された他のパッケージ基板３３と、３段に亘って積層された他のパッケージ基板３３それぞれに電気的に接続して搭載された２段目チップ４８、３段目チップ４９および４段目チップ５０と、最下層の多層基板４３に設けられた複数のはんだボール３５とからなり、ロジックチップを搭載する最下層の多層基板４３を、メモリチップを搭載するパッケージ基板３３より配線層を多くすることにより、はんだボール３５への引き回しに使用しない配線層を有することができ、他の半導体素子、受動部品などの搭載に前記配線層の配線を使用して積層型パッケージ４６の高密度実装化を図ることができる。【選択図】    図６
2005039020.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と第２の主面を有する配線基板と、
前記配線基板と接合しており、前記配線基板と電気的に接続する半導体チップと、
前記配線基板の第１の主面上に１段または複数段に亘って積層されており、それぞれ下段の配線基板と複数の突起電極を介して電気的に接続して配置された他の配線基板と、
前記１段または複数段に亘って積層された前記他の配線基板それぞれに電気的に接続して搭載された他の半導体チップと、
前記配線基板の第２の主面に設けられた複数の外部端子とを有し、
前記配線基板の配線層の数は、前記他の配線基板の配線層の数より多いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記他の配線基板が複数段に亘って積層されており、前記他の半導体チップはそれぞれメモリ回路を有しており、それぞれの前記他の配線基板に設けられた前記突起電極は、各段ごとに同一の配置であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、前記メモリ回路は複数種類であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、前記他の半導体チップはメモリ回路を有しており、前記半導体チップはロジック回路を有していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、前記他の半導体チップが搭載される前記他の配線基板に設けられた前記突起電極と、前記配線基板に設けられた前記外部端子とを接続する配線は、前記配線基板に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、前記半導体チップおよび前記他の半導体チップは、それぞれの基板にフリップチップ接続されていることを特徴とする半導体装置。
【請求項７】
第１の主面と第２の主面を有する配線基板と、
前記配線基板の第１の主面と接合しており、前記配線基板と電気的に接続する半導体チップと、
前記配線基板の第１の主面上に１段または複数段に亘って積層されており、それぞれ下段の配線基板と複数の突起電極を介して電気的に接続して配置された他の配線基板と、
前記１段または複数段に亘って積層された前記他の配線基板それぞれに電気的に接続して搭載された他の半導体チップと、
前記配線基板の第２の主面に設けられた複数の外部端子とを有し、
前記複数の外部端子は、前記配線基板の第２の主面側において、前記半導体チップの内側に対応した領域と外側に対応した領域とに配置されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、前記半導体チップおよび前記他の半導体チップは、それぞれの基板にフリップチップ接続されていることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、最下段の前記配線基板に搭載された前記半導体チップは、ロジック回路を有していることを特徴とする半導体装置。
【請求項１０】
第１の主面と第２の主面を有する配線基板と、
前記配線基板の第１の主面と接合しており、前記配線基板と電気的に接続する半導体チップと、
前記配線基板の第１の主面上に１段または複数段に亘って積層されており、それぞれ下段の配線基板と複数の突起電極を介して電気的に接続して配置された他の配線基板と、
前記１段または複数段に亘って積層された前記他の配線基板それぞれに電気的に接続して搭載された他の半導体チップと、
前記配線基板の第２の主面に設けられた複数の外部端子とを有し、
前記配線基板に搭載される前記半導体チップは、前記他の配線基板に搭載される前記他の半導体チップに比較して小さいことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、前記半導体チップおよび前記他の半導体チップは、それぞれの基板にフリップチップ接続されていることを特徴とする半導体装置。
【請求項１２】
第１の主面と、第２の主面と、前記第１の主面上に形成された複数の電極とを有する第１の配線基板と、
前記第１の配線基板と接合しており、前記第１の配線基板と電気的に接続する第１の半導体チップと、
第１の主面と第２の主面とを有しており、前記第２の主面と前記第１の配線基板の第１の主面とが対向して配置された第２の配線基板と、
前記第２の配線基板と接合しており、前記第２の配線基板と電気的に接続する第２の半導体チップと、
前記第１の配線基板と前記第２の配線基板との間に配置されており、前記第２の半導体チップと前記第１の配線基板の第１の主面の複数の電極とを電気的に接続する複数の突起電極と、
前記第１の配線基板の第２の主面に設けられた複数の外部端子とを有し、
前記第１の配線基板の配線層の数は、前記第２の配線基板の配線層の数より多いことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、前記第２の配線基板の第１の主面上に、それぞれ下段の配線基板と複数の突起電極を介して電気的に接続して積層された他の配線基板が１段または複数段に亘って配置されており、
前記１段または複数段に亘って配置された前記他の配線基板それぞれには他の半導体チップが電気的に接続して搭載されており、
前記第１の配線基板の配線層の数は、前記他の配線基板の配線層の数より多いことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に配線基板を積層した構造の半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来の積層型の半導体装置では、絶縁性基材（基板）に設けられた凹部に半導体素子を搭載した半導体装置を、外部基板上に２つ以上積層して半導体装置自体を薄型となし、且つ多種多様の半導体素子を三次元的に実装できるようにしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平７−１０６５０９号公報（図１）
【０００４】
【発明が解決しようとする課題】
本発明者は、積層型で、かつ小型・高機能の半導体装置について検討した結果、以下のような問題点を見出した。
【０００５】
すなわち、携帯用の小型電子機器などに搭載される半導体装置に対する要求は、主に、小型化、薄型化、高機能化である。そこで、小型のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）において高機能化のために半導体チップの数を増やすと、チップ選別時の歩留りの影響により低コスト化が困難なことが問題となる。
【０００６】
また、ロジック／ＡＳＩＣとメモリを組み合わせたシステム・イン・パッケージでは、共通ピン／独立ピンの位置関係により、ワイヤボンディングでの配線の引き回しが困難になることが問題となる。
【０００７】
さらに、小型・薄型パッケージにおけるワイヤボンディングでは、ループ高さの影響により、パッケージ高さを抑えるのが困難なことが問題となる。
【０００８】
本発明の目的は、高密度実装化を図る半導体装置を提供することにある。
【０００９】
本発明のその他の目的は、信頼性の向上を図る半導体装置を提供することにある。
【００１０】
本発明のさらにその他の目的は、高機能化を図る半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の課題、および目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、第１の主面と第２の主面を有する配線基板と、前記配線基板と接合しており、前記配線基板と電気的に接続する半導体チップと、前記配線基板の第１の主面上に１段または複数段に亘って積層されており、それぞれ下段の配線基板と複数の突起電極を介して電気的に接続して配置された他の配線基板と、前記１段または複数段に亘って積層された前記他の配線基板それぞれに電気的に接続して搭載された他の半導体チップと、前記配線基板の第２の主面に設けられた複数の外部端子とを有し、前記配線基板の配線層の数は、前記他の配線基板の配線層の数より多いものである。
【００１４】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の実装基板への実装構造の一例を示す側面図、図３は本発明の実施の形態１の変形例の半導体装置の構造を示す側面図、図４は図３に示す半導体装置におけるメモリチップ搭載用の配線基板のランド配列の一例を示す底面図、図５は図３に示す半導体装置におけるロジックチップ搭載用の配線基板のランド配列の一例を示す底面図である。
【００１９】
本実施の形態１の半導体装置は、半導体チップ３１がフリップチップ接続によって配線基板に接続され、このような構造体が積層されてなる積層型パッケージ３８である。
【００２０】
すなわち、半導体チップ３１が配線基板にフリップチップ接続されてなる第１パッケージ構造体３２上に、見かけ上これと同様の構造の他の第１パッケージ構造体３２を１つまたは複数個積層させた（積み上げた）構造のモジュール製品である。
【００２１】
図１に示す積層型パッケージ３８の構造は、第１の主面である裏面３３ｂと第２の主面である表面３３ａとを有する薄型のパッケージ基板（配線基板）３３と、パッケージ基板３３と電気的に接続して接合された半導体チップ３１と、パッケージ基板３３の裏面３３ｂ上に１段または複数段に亘って積層され、かつそれぞれ下段の配線基板と複数のはんだボール（突起電極）３７を介して電気的に接続して配置された他のパッケージ基板（他の配線基板）３３と、前記１段または複数段に亘って積層された前記他のパッケージ基板３３それぞれに電気的に接続して搭載された他の半導体チップ３１と、最下層のパッケージ基板３３の表面（第２の主面）３３ａに設けられた複数の外部端子であるはんだボール３５とからなり、最下層のパッケージ基板３３に搭載される半導体チップ３１は、それより上段の２段目以降の他のパッケージ基板３３に搭載される他の半導体チップ３１に比較して小さいものとなっている。
【００２２】
つまり、積層型パッケージ３８の構造は、最下層に配置された第１パッケージ構造体３２と、その上に３段に積み上げたそれぞれ同様の構造を成す３つの他の第１パッケージ構造体３２とからなる合計４層パッケージ構造の半導体パッケージであり、その際、最下層のパッケージ基板３３に搭載される半導体チップ３１は、それより上段の２段目以降の他のパッケージ基板３３に搭載される他の半導体チップ３１に比較して大きさが小さくなっている。
【００２３】
また、第１パッケージ構造体３２の構成について説明すると、パッケージ基板３３と、このパッケージ基板３の表面（第２の主面であり、下側の面）３３ａにフリップチップ接続で実装された半導体チップ３１と、半導体チップ３１とパッケージ基板３３とを接続する突起電極である複数の金バンプ３１ｃと、金バンプ３１ｃによるフリップチップ接続部を保護するとともに、チップ／基板間の熱膨張量の差を緩和する封止部３６と、パッケージ基板３３の半導体チップ３１の外側周囲に設けられた外部端子である複数のはんだボール３５とから成る。
【００２４】
すなわち、パッケージ基板３３の表面３３ａと半導体チップ３１の主面３１ａとが対向して配置されるとともに両者が金バンプ３１ｃによって電気的に接続され、さらに、このフリップチップ接続部がアンダーフィル封止によって樹脂封止され、かつ半導体チップ３１の外側周囲に外部端子として複数のはんだボール３５が配置されたファンアウト型のものである。
【００２５】
なお、パッケージ基板３３は、例えば、薄型の２層配線構造のものであり、はんだボール３５、３７を取り付けるための電極である複数のランド３３ｄが、基板外周部に並んで配置されており、このランド３３ｄにはんだボール３５、３７が取り付けられた際には、複数のはんだボール３５、３７が半導体チップ３１の外側を取り囲むようにして四角形に並んで配置される。
【００２６】
また、パッケージ基板３３には、その表面（第２の主面）３３ａの略中央部に表面３３ａと裏面（第１の主面）３３ｂとに開口する貫通孔３３ｃが設けられており、積層型パッケージ３８の組み立てにおいて、フリップチップ接続部の封止であるアンダーフィル封止を行う際に、この貫通孔３３ｃを介して樹脂を注入して行う。
【００２７】
また、本実施の形態１の積層型パッケージ３８では、それぞれの第１パッケージ構造体３２においてパッケージ基板３３のチップ搭載側と同一面である表面３３ａ側にはんだボール３５、３７が設けられている。
【００２８】
したがって、積層型パッケージ３８では、個々の第１パッケージ構造体３２が積層されるため、それぞれの第１パッケージ構造体３２において、パッケージ基板３３を基準にしてはんだボール３５、３７より半導体チップ３１が低くなるように形成されている。
【００２９】
すなわち、それぞれの第１パッケージ構造体３２において、半導体チップ３１のパッケージ基板３３からの裏面３１ｂの高さは、パッケージ基板３３からはんだボール３５、３７の頂点までの高さより低くなっており、これにより、積層時に半導体チップ３１の裏面３１ｂが上段もしくは下段の第１パッケージ構造体３２のパッケージ基板３３に接触せずに、確実に積層することができる。
【００３０】
さらに、パッケージ基板３３の半導体チップ３１を搭載した面と同一面にはんだボール３５、３７が設けられているため、積層構造の薄型化を図ることができる。
【００３１】
つまり、パッケージ基板３３の表面３３ａに半導体チップ３１がフリップチップ接続されている場合、これと同じ表面３３ａにはんだボール３５、３７を搭載することにより、第１パッケージ構造体３２上に他の第１パッケージ構造体３２を積層した際に、最上層の他の第１パッケージ構造体３２においては、半導体チップ３１がパッケージ基板３３の下側に配置されるため、パッケージ基板３３上に半導体チップ３１が突出して配置されずに積層型パッケージ３８の薄型化を図ることができる。
【００３２】
また、フリップチップ接続が行われる半導体チップ３１とパッケージ基板３３との間の間隙は、例えば、３０〜５０μｍ程度であり、非常に狭い間隔となっている。なお、フリップチップ接続用の突起電極である金バンプ３１ｃは、例えば、ワイヤボンディング技術を応用して形成されたスタッドバンプであるが、メッキやはんだによって形成されたバンプ電極であってもよい。
【００３３】
さらに、各第１パッケージ構造体３２に取り付けられた複数のはんだボール３５、３７は、積層型パッケージ３８の外部端子としてのピンと、それぞれ下層の他の第１パッケージ構造体３２と接続するためのピンとを含んでいる。
【００３４】
なお、各第１パッケージ構造体３２において、その上段の他の第１パッケージ構造体３２との電気的接続は、それぞれランド３３ｄに接続されたはんだペースト３４によって行われている。
【００３５】
また、積層型パッケージ３８では、最下層のパッケージ基板３３に搭載される半導体チップ３１は、それより上段の他のパッケージ基板３３に搭載される他の半導体チップ３１に比較して大きさが小さくなっている。
【００３６】
すなわち、複数段（図１では４段）に亘って積層される第１パッケージ構造体３２のうち、最下層の第１パッケージ構造体３２の半導体チップ３１がこれより上層の他の半導体チップ３１に比較して最も大きさが小さい。
【００３７】
このように最下層の第１パッケージ構造体３２に搭載される半導体チップ３１を比較的その大きさが小さなものとすることにより、外部端子であるはんだボール３５と半導体チップ３１の外周との間にスペースを形成することができる。
【００３８】
すなわち、図２のＡ部に示すように、外部端子であるはんだボール３５と半導体チップ３１との距離を長くしてその間にスペースを形成することができる。これにより、積層型パッケージ３８を実装基板４２に実装した後に、信頼性試験などで熱によって積層型パッケージ３８に曲げ応力が掛かった際にも、はんだボール３５と半導体チップ３１との間の基板のスペース部分で前記曲げ応力を吸収して緩和させることができる。
【００３９】
その結果、積層型パッケージ３８の実装における信頼性の向上を図ることができる。
【００４０】
次に、本実施の形態１の変形例について説明する。
【００４１】
図３に示す変形例の積層型パッケージ（半導体装置）４１は、図１に示す積層型パッケージ３８と同様に複数（ここでは、３つ）の第１パッケージ構造体３２を積層した構造の半導体パッケージであるが、図１の積層型パッケージ３８と異なる点は、各第１パッケージ構造体３２において半導体チップ３１をパッケージ基板３３の外部端子搭載側の面と反対側の面に搭載したことである。
【００４２】
すなわち、各第１パッケージ構造体３２において、半導体チップ３１をパッケージ基板３３の第１の主面である裏面３３ｂ（上側の面）に搭載したものであり、外部端子となる複数のはんだボール３５はこれと反対側の第２の主面である表面３３ａ（下側の面）に設けられている。
【００４３】
このようにすることで、最下層のパッケージ基板３３では、下側の面である表面３３ａに半導体チップ３１が搭載されていないため、この表面３３ａにおいて半導体チップ３１の内側に対応した領域と外側に対応した領域とに外部端子である複数のはんだボール３５を配置することができる。
【００４４】
すなわち、積層型パッケージ３８をファンイン／アウト型にすることができ、多ピン化を図ることができる。なお、図４は、２段目、３段目のそれぞれのパッケージ基板３３の表面３３ａ（下側の面）のランド配列を示しており、チップの外側の領域となる周縁部のみにはんだボール３７取り付け用のランド３３ｄが設けられている。
【００４５】
これに対して、図５は最下層のパッケージ基板３３の表面３３ａ（下側の面）のランド配列を示したものであり、チップの内側の領域と外側の領域の両者に外部端子となるはんだボール３５取り付け用の複数のランド３３ｄが設けられている。
【００４６】
また、最下層の第１パッケージ構造体３２に搭載される半導体チップ３１は、その上に積層される他の第１パッケージ構造体３２に搭載される半導体チップ３１に比較してその大きさが小さいものを搭載している。
【００４７】
このような構造とすることにより、積層型パッケージ４１が、メモリチップとロジックチップを有する場合、一般的にチップサイズは、メモリチップ＞ロジックチップであり、ピン数は、メモリチップ＜ロジックチップであることから、ロジック回路を搭載した半導体チップ３１を最下層の第１パッケージ構造体３２のパッケージ基板３３に搭載することにより、パッケージサイズを大きくすることなく外部端子（はんだボール３５）のピン数を確保することができる。
【００４８】
したがって、積層型パッケージ４１の高機能化を図ることができる。
【００４９】
また、図３に示すパッケージ基板３３においては、最下層のパッケージ基板３３上に搭載された半導体チップ３１の下にもはんだボール３５が配置されていることから、パッケージ実装後の信頼性試験などにおいて、熱によって発生する内部応力を緩和するのが難しい構造となっている。このような場合においては、図３に示すように、チップサイズの大きいメモリチップを上層のパッケージ構造体３２を構成するパッケージ基板３３に搭載し、最下層に配置されたパッケージ基板３３および最下層の半導体チップ３１との間に隙間を有する構造とすることにより、チップサイズのより大きいメモリチップによって発生する大きな熱応力を緩和することができ、実装後に、熱に起因して発生する内部応力に対する耐久性を向上することができる。
【００５０】
（実施の形態２）
図６は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図７は図６に示す半導体装置の最下層の配線基板における１層目の配線引き回しの一例を示す平面図、図８は図６に示す半導体装置の最下層の配線基板における２層目の配線引き回しの一例を示す平面図、図９は図６に示す半導体装置の最下層の配線基板における３層目の配線引き回しの一例を示す平面図、図１０は図６に示す半導体装置の最下層の配線基板における４層目の配線引き回しの一例を示す平面図、図１１は６層構造の半導体装置における最上段の配線基板の配線引き回しの一例を示す平面図、図１２は６層構造の半導体装置における下から５段目の配線基板の配線引き回しの一例を示す平面図、図１３は６層構造の半導体装置における下から４段目の配線基板の配線引き回しの一例を示す平面図、図１４は６層構造の半導体装置における下から３段目の配線基板の配線引き回しの一例を示す平面図、図１５は６層構造の半導体装置における下から２段目の配線基板の配線引き回しの一例を示す平面図である。
【００５１】
図６に示す本実施の形態２の半導体装置は、実施の形態１の積層型パッケージ３８と同様に複数の半導体パッケージを積層した積層型パッケージ４６である。ただし、実施の形態１の積層型パッケージ３８のように単に第１パッケージ構造体３２のみを複数積層したのではなく、多層基板（配線基板）４３を有した第２パッケージ構造体４４を最下層に配置し、その上に複数（本実施の形態２では３段）の第１パッケージ構造体３２を積み上げたものである。
【００５２】
したがって、本実施の形態２で説明する積層型パッケージ４６は、合計４段にパッケージを積層した構造の半導体パッケージである。
【００５３】
最下層の第２パッケージ構造体４４の多層基板（第１の配線基板）４３は、２段目以降の第１パッケージ構造体３２の他のパッケージ基板３３（他の配線基板であり、かつ第２の配線基板でもある）に比較して配線層の数が多く、したがって基板の厚さも厚くなっている。例えば、第１パッケージ構造体３２のパッケージ基板３３の配線層がその表裏面に設けられた２層であるのに対して、第２パッケージ構造体４４の多層基板４３は、図７〜図１０に示す４層の配線層構造である。
【００５４】
なお、第２パッケージ構造体４４においても、１段目の半導体チップである１段目チップ（第１の半導体チップ）４７がはんだバンプ４５を介して多層基板４３にフリップチップ接続されており、その組み立てのフリップチップ接続後のアンダーフィル封止の工程で、多層基板４３の第２の主面である表面４３ａ（フリップチップ接続を行った側の面）と反対側の裏面（第１の主面）４３ｂ側から貫通孔４３ｃを介して樹脂を注入するため、多層基板４３の１段目チップ４７のほぼ中央に対応した箇所に貫通孔４３ｃが形成されている。
【００５５】
また、図６に示すように第２パッケージ構造体４４において、フリップチップ接続によって搭載された１段目チップ４７の外側周囲には、複数列（例えば、３列）に亘って外部端子である複数のはんだボール３５が、１段目チップ４７が搭載された面と同一側の面に設けられている。すなわち、第２パッケージ構造体４４は、ファンアウト型のものである。
【００５６】
なお、最下層に配置される第２パッケージ構造体４４には、例えば、ロジック／ＡＳＩＣ回路を有した１段目チップ４７が組み込まれており、その上に積層される第１パッケージ構造体３２には、例えば、主にメモリ回路を有した２段目の半導体チップである２段目チップ（他の半導体チップであり、かつ第２の半導体チップでもある）４８が金バンプ３１ｃを介してパッケージ基板３３にフリップチップ接続されている。
【００５７】
さらに、３段目の第１パッケージ構造体３２には、３段目の半導体チップである３段目チップ（他の半導体チップ）４９が、４段目の第１パッケージ構造体３２には、最上段の４段目の半導体チップである４段目チップ（他の半導体チップ）５０が、それぞれパッケージ基板３３に金バンプ３１ｃを介してフリップチップ接続されている。
【００５８】
なお、本実施の形態２の積層型パッケージ４１では、２段目チップ４８、３段目チップ４９および４段目チップ５０は、それぞれメモリ回路を有している。また、２段目以降のそれぞれ各段のパッケージ基板３３に設けられた突起電極であるはんだボール３７は、各段ごとにその上段および下段と接続可能なように端子種類が同一の配置となっている。
【００５９】
さらに、２段目から４段目まで同一配置の中で電気的に接続されたはんだボール３７と、これに対応する第２パッケージ構造体４４の外部端子であるはんだボール３５とを接続するための接続配線４３ｇ（図９参照）は全て最下層の多層基板４３に形成されている。
【００６０】
例えば、４段目の第１パッケージ構造体３２の突起電極であるはんだボール３７と、積層型パッケージ４６の外部端子であるはんだボール３５とを接続する配線は、２段目と３段目のパッケージ基板３３には形成せずに、４段目の第１パッケージ構造体３２から１段目の多層基板４３の裏面４３ｂまでを各段のはんだボール３７を介して直接接続し、最下層の多層基板４３に接続配線４３ｇを形成している。
【００６１】
本実施の形態２の積層型パッケージ４６では、最下層に配置される多層基板４３の配線層の層数が、２段目以降のパッケージ基板３３の配線層の層数より多いことにより、接続配線４３ｇを最下層に配置された多層基板４３に形成することが可能になり、２段目以降のパッケージ基板３３における配線の引き回しを容易にすることができる。
【００６２】
すなわち、積層型パッケージ４６では、２段目以降の各第１パッケージ構造体３２のパッケージ基板３３において、それぞれのパッケージごと（チップごと）の配線（チップ−はんだボール３７間の配線）のみを形成し、それ以外の外部端子となるはんだボール３５に接続する配線は形成せず、このはんだボール３５に接続する配線を、全て配線層数を多く有した最下層の第２パッケージ構造体４４の多層基板４３に形成している。
【００６３】
例えば、多層基板４３が４層の配線構造で、かつ２段目以降の各段のパッケージ基板３３が表裏２層の配線層を有した基板である場合に、最下層の第２パッケージ構造体４４にロジック／ＡＳＩＣ回路を有した１段目チップ４７を組み込み、２段目以降の第１パッケージ構造体３２にメモリチップを組み込むことにより、多層基板４３では、配線層４層のうち３層で外部端子への配線の引き回しが可能となり、残りの１層を他の配線の引き回しに使用することができる。
【００６４】
なお、メモリチップとロジックチップでは、そのチップサイズは、一般的にメモリチップ＞ロジックチップであり、また、ピン数では、メモリチップ＜ロジックチップである。さらに、回路レイアウトについてもロジックチップの方がメモリチップより複雑である。すなわち、メモリチップの場合、アドレスとデータがはっきりと分かれているため、簡単に配線の引き回しを行うことが可能であるが、ロジックチップではピン数も多く回路レイアウトも複雑である。
【００６５】
そこで、本実施の形態２の積層型パッケージ４６においては、配線層を多く有した最下層の多層基板４３にピン数の多いロジックチップを搭載し、かつピン数の少ないメモリチップを２段目以降のパッケージ基板３３に搭載することにより、２段目以降のパッケージ基板３３の接続用の配線（接続配線４３ｇ）を最下層の多層基板４３に引き出し、さらに多層基板４３の配線層において外部端子となるはんだボール３５への接続の配線の引き回しを行う。
【００６６】
これにより、２段目以降のパッケージ基板３３においては配線の引き回しを容易にできるとともに、最下層の多層基板４３においても前記したように配線層４層のうち３層で外部端子への配線の引き回しが可能となり、残りの１層を他の配線の引き回しに使用することができる。
【００６７】
例えば、前記した残りの１層を、他の半導体素子、受動部品あるいはソケットなどを搭載してその配線の引き回しに使用したり、積層型パッケージ４６を実装する実装基板４２（図２参照）の配線の一部として外部端子から外部端子に接続する配線として使用したりすることができる。
【００６８】
このように本実施の形態２の積層型パッケージ４６では、ロジック／ＡＳＩＣチップを搭載する基板を、メモリチップを搭載する基板より配線層を多くすることにより、配線の引き回しが容易になり、その結果、外部端子への引き回しに使用しない配線層を有することができる。
【００６９】
これにより、その他の半導体素子、受動部品あるいはソケットなどを搭載してその配線の引き回しに前記配線層の配線を使用することができる。
【００７０】
その結果、半導体装置（積層型パッケージ４６）の高密度実装化を図ることができる。
【００７１】
また、他の半導体素子、受動部品あるいはソケットの搭載が可能になるため、高機能の半導体装置（積層型パッケージ４６）を低価格で実現することが可能になる。
【００７２】
また、積層型パッケージ４６において４層の配線層を有した多層基板４３を用い、この多層基板４３上に他の第１パッケージ構造体３２を積層することにより、積層型パッケージ４６の反りを抑えることが可能になり、その結果、ユーザにおける基板実装性の向上を図ることができる。
【００７３】
なお、図７〜図１０は、多層基板４３の各配線層における配線引き回しの一例を示したものであり、図７は下から１層目の配線引き回し、図８は下から２層目の配線引き回し、図９は下から３層目の配線引き回し、図１０は下から４層目の配線引き回しをそれぞれ示している。
【００７４】
図７に示す１層目の配線層では、はんだバンプ４５を介して１段目チップ４７とフリップチップ接続を行うとともに、積層型パッケージ４６の外部端子となるはんだボール３５と接続するため、フリップチップ接続用の電極である複数の内周ランド４３ｄが中央部に格子状に配置されており、さらに、はんだボール３５接続用の電極である複数の外周ランド４３ｅが周縁部に３列に並んで配置されている。
【００７５】
なお、図７〜図１０に示す内周ランド４３ｄ、外周ランド４３ｅおよびスルーホール４３ｈにおいて図中、黒塗りの電極はメモリ単独の電極を表し、白抜きの電極はロジック単独の電極を表し、さらに斜線の電極は電源／ＧＮＤなどの共通電極を表している。
【００７６】
図７に示す１層目の配線層には、フリップチップ接続用の内周ランド４３ｄの外側２列と、はんだボール３５接続用の外周ランド４３ｅとを接続する複数の引き出し配線４３ｆが形成されている。なお、１層目の配線層には、ロジック用の引き出し配線４３ｆが主に形成されており、これに加えて僅かな本数ではあるが電源／ＧＮＤなどの共通電極用の引き出し配線４３ｆが形成されている。
【００７７】
図８に示す２層目の配線層には、各スルーホール４３ｈが複数形成されており、フリップチップ接続のロジック用の内周ランド４３ｄと、外周ランド接続のロジック用のスルーホール４３ｈとが、さらに、フリップチップ接続の共通電極用の内周ランド４３ｄと、外周ランド接続の共通電極用のスルーホール４３ｈとが、引き出し配線４３ｆによって接続されている。
【００７８】
図９に示す３層目の配線層には、各スルーホール４３ｈが複数形成されており、フリップチップ接続のロジック用の内周ランド４３ｄと、外周ランド接続のロジック用のスルーホール４３ｈとが、また、フリップチップ接続の共通電極用の内周ランド４３ｄと、外周ランド接続の共通電極用のスルーホール４３ｈとが引き出し配線４３ｆによって接続され、さらに、メモリ用（黒塗り）のスルーホール４３ｈ同士および電源／ＧＮＤ用（斜線）のスルーホール４３ｈ同士が接続配線４３ｇによって接続されている。
【００７９】
図１０に示す４層目の配線層には、その周縁部に並んで配置され、かつはんだボール３７と接続するための複数の外周ランド４３ｅと、複数のスルーホール４３ｈとが設けられており、これらが接続配線４３ｇを介して接続されているとともに、フリップチップ接続用の内周ランド４３ｄと外周ランド４３ｅとが引き出し配線４３ｆによって接続されている。なお、４層目の配線層には、ロジック用の配線は形成されていない。
【００８０】
次に、図１１〜図１５に示す配線について説明する。
【００８１】
図１１〜図１５は、６層パッケージ構造の積層型パッケージ４６において、下から２段目以降のチップそれぞれに様々な種類のメモリ回路を組み込んだ場合の、各パッケージ基板３３における配線層の配線引き回しについて示したものである。
【００８２】
図１１は、最上段である６段目のパッケージ基板３３の配線と、この基板に搭載された６段目チップ（他の半導体チップ）５２を示したものであり、６段目チップ５２には、例えば、Ｆｌａｓｈメモリ回路が組み込まれている。図１１に示すように、この配線層では６段目チップ５２の表面電極であるパッド５３とこれに対応するランド３３ｄとを接続する接続配線５４が形成されている。なお、図１１〜図１５に示す各ランド３３ｄにおいて黒塗り電極は、５チップ共通ピンを示しており、また、白抜き電極は、チップ単独ピンを示している。
【００８３】
図１２は、下から５段目のパッケージ基板３３の配線と、この基板に搭載された５段目チップ（他の半導体チップ）５１を示したものであり、５段目チップ５１には、例えば、Ｆｌａｓｈメモリ回路が組み込まれている。図１２に示すように、この配線層では５段目チップ５１の表面電極であるパッド５３とこれに対応するランド３３ｄとを接続する接続配線５４が形成されている。
【００８４】
図１３は、下から４段目のパッケージ基板３３の配線と、この基板に搭載された４段目チップ（他の半導体チップ）５０を示したものであり、４段目チップ５０には、例えば、他のＦｌａｓｈメモリ回路が組み込まれている。図１３に示すように、この配線層では４段目チップ５０の表面電極であるパッド５３とこれに対応するランド３３ｄとを接続する接続配線５４が形成されている。
【００８５】
図１４は、下から３段目のパッケージ基板３３の配線と、この基板に搭載された３段目チップ（他の半導体チップ）４９を示したものであり、３段目チップ４９には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）  回路が組み込まれている。図１４に示すように、この配線層では３段目チップ４９の表面電極であるパッド５３とこれに対応するランド３３ｄとを接続する接続配線５４が形成されている。
【００８６】
図１５は、下から２段目のパッケージ基板３３の配線と、この基板に搭載された２段目チップ（他の半導体チップ）４８を示したものであり、２段目チップ４８には、例えば、疑似ＳＲＡＭ（Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路が組み込まれている。図１５に示すように、この配線層では２段目チップ４８の表面電極であるパッド５３とこれに対応するランド３３ｄとを接続する接続配線５４が形成されている。
【００８７】
本実施の形態２の積層型パッケージ４６では、図１１〜図１５に示すように、２段目以降のパッケージ基板３３における配線の引き回しを容易にできる。
【００８８】
なお、２段目以降のパッケージ基板３３には、メモリ回路を有したチップが搭載されることが好ましいが、その際、前記メモリ回路は複数種類であってもよいし、また１種類であってもよい。
【００８９】
（実施の形態３）
図１６は本発明の実施の形態３の半導体装置の構造の一例を示す断面図、図１７は図１６に示す半導体装置の組み立てにおけるアンダーフィル封止方法の一例を示す断面図、図１８は図１７に示すアンダーフィル封止方法を示す部分斜視図、図１９は図１６に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図、図２０は図１８に示すアンダーフィル封止による樹脂の拡散状態の一例を示す平面図、図２１は本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図、図２２は本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図、図２３は本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止方法を示す断面図、図２４は本発明の実施の形態３の変形例の配線基板の表面側の構造を示す平面図、図２５は図２４に示す変形例の配線基板の裏面側の構造を示す裏面図である。
【００９０】
本実施の形態３の半導体装置は、半導体チップ１がフリップチップ接続によって配線基板に接続され、このような構造体が積層されてなる積層型パッケージ１０である。
【００９１】
すなわち、半導体チップ１が配線基板にフリップチップ接続されてなる第１パッケージ構造体２上に、これと同様の構造の他の第１パッケージ構造体２を１つまたは複数個積層させた（積み上げた）構造のモジュール製品である。
【００９２】
図１６に示す積層型パッケージ１０の詳細構造について説明すると、最下層に配置された第１パッケージ構造体２と、その上に３段に積み上げた３つの他の第１パッケージ構造体２とからなり、合計４層パッケージ構造の積層型パッケージ１０である。
【００９３】
まず、第１パッケージ構造体２の構成について説明すると、薄型の配線基板であるパッケージ基板３と、このパッケージ基板３の表面３ａにフリップチップ接続で実装された半導体チップ１と、半導体チップ１とパッケージ基板３とを接続する突起電極である複数の金バンプ１ｃと、金バンプ１ｃによるフリップチップ接続部を保護するとともに、チップ／基板間の熱膨張量の差を緩和する封止部６と、パッケージ基板３の半導体チップ１の外側周囲に設けられた外部端子である複数のはんだボール８とから成る。
【００９４】
すなわち、パッケージ基板３の表面３ａと半導体チップ１の主面１ａとが対向して配置されるとともに両者が金バンプ１ｃによって電気的に接続され、さらに、このフリップチップ接続部がアンダーフィル封止によって樹脂封止され、かつ半導体チップ１の外側周囲に外部端子として複数のはんだボール８が配置されたファンアウト型のものである。
【００９５】
なお、パッケージ基板３は、例えば、薄型の２層配線構造のものであり、はんだボール８を取り付けるための電極である複数のランド３ｄが、基板外周部に並んで配置されており、このランド３ｄにはんだボール８が取り付けられた際には、複数のはんだボール８が半導体チップ１の外側を取り囲むようにして四角形に並んで配置される。その際、積層型パッケージ１０の小型化を図るため、複数のはんだボール８それぞれは半導体チップ１に近接して配置される。
【００９６】
また、パッケージ基板３には、その表面３ａのチップ搭載領域３ｈの略中央部に表面３ａと裏面３ｂとに開口する貫通孔３ｃが設けられている。この貫通孔３ｃは、半導体装置である積層型パッケージ１０の組み立てにおいて、フリップチップ接続部の封止であるアンダーフィル封止を行う際に、図１７に示すようにパッケージ基板３の裏面３ｂ側から封止用樹脂１２を貫通孔３ｃに注入して半導体チップ１とパッケージ基板３との間に供給するために用いられるものである。
【００９７】
したがって、貫通孔３ｃは、パッケージ基板３において、図１８および図２０に示すように、半導体チップ１の主面１ａにおける２つの対角線の交点を含むチップ中央部に対応した箇所に形成されていることが好ましく、これによって、貫通孔３ｃから封止用樹脂１２を注入した際の封止用樹脂１２の拡散方向７（図２０参照）を全周（３６０°）に亘ってほぼ均等に分散させることができ、封止用樹脂１２を全周に亘ってほぼ均等な量で、かつ均等な速度で供給することができる。
【００９８】
また、積層型パッケージ１０では、個々の半導体装置構造体が積層されるため、それぞれの第１パッケージ構造体２において、パッケージ基板３を基準にしてはんだボール８より半導体チップ１が低く形成されている。
【００９９】
すなわち、それぞれの半導体装置構造体において、半導体チップ１のパッケージ基板３からの裏面１ｂの高さは、パッケージ基板３からはんだボール８の頂点までの高さより低くなっており、これにより、積層時に半導体チップ１の裏面１ｂが上段もしくは下段の半導体装置構造体のパッケージ基板３に接触せずに、確実に積層することができる。
【０１００】
また、積層型パッケージ１０では、積層構造の薄型化を図るために、それぞれの半導体装置構造体において、パッケージ基板３の半導体チップ１を搭載した面と同一面にはんだボール８を設けている。
【０１０１】
すなわち、パッケージ基板３の表面３ａに半導体チップ１がフリップチップ接続されている場合、これと同じ表面３ａにはんだボール８を搭載する。これにより、第１パッケージ構造体２上に他の第１パッケージ構造体２を積層した際に、際上層の他の第１パッケージ構造体２においては、半導体チップ１がパッケージ基板３の下側に配置されるため、パッケージ基板３上に半導体チップ１が突出して配置されずに積層型パッケージ１０の薄型化を図ることができる。
【０１０２】
さらに、本実施の形態３の積層型パッケージ１０では、各半導体装置構造体においてそれぞれ裏面１ｂが研磨された半導体チップ１をフリップチップ接続しており、これによって、積層型パッケージ１０の薄型化を図ることができる。なお、裏面１ｂが研磨された半導体チップ１の厚さは、例えば、９０μｍ程度である。
【０１０３】
また、フリップチップ接続が行われる半導体チップ１とパッケージ基板３との間の間隙は、例えば、３０〜５０μｍ程度であり、非常に狭い間隔となっている。なお、フリップチップ接続用の突起電極である金バンプ１ｃは、例えば、ワイヤボンディング技術を応用して形成されたスタッドバンプであるが、メッキやはんだによって形成されたバンプ電極であってもよい。
【０１０４】
また、それぞれの第１パッケージ構造体２に取り付けられた複数のはんだボール８は、積層型パッケージ１０の外部端子としてのピンと、それぞれ下層の他の第１パッケージ構造体２と接続するためのピンとを含んでいる。
【０１０５】
次に、本実施の形態３の積層型パッケージ１０の製造方法を図１９に示す製造プロセスフロー図を用いて説明する。
【０１０６】
まず、チップ搭載領域３ｈ（図２４参照）のほぼ中央部に貫通孔３ｃが形成された配線基板であるパッケージ基板３を準備する。一方、主面１ａの表面電極であるパッド１ｄ（図１７参照）にフリップチップ接続用の突起電極である金バンプ１ｃが取り付けられた半導体チップ１を準備する。
【０１０７】
なお、前記突起電極は、メッキやはんだによるバンプ電極であってもよい。
【０１０８】
その後、図１９のステップＳ１に示すチップマウントを行う。すなわち、パッケージ基板３の表面３ａと半導体チップ１の主面１ａとを対向して配置し、この状態で熱圧着を行ってＡｕ（金）−Ａｕ（金）接続あるいは、Ａｕ（金）−Ｓｎ（錫）接続でフリップチップ接続する。ただし、突起電極がはんだによるバンプ電極の場合は、リフローによってフリップチップ接続する。
【０１０９】
その後、ステップＳ２に示すアンダーフィル樹脂による封止を行う。
【０１１０】
その際、図１７や図１８に示すように、パッケージ基板３の裏面３ｂ側からアンダーフィル封止用の封止用樹脂１２をノズル５を用いて貫通孔３ｃ内に滴下し、これにより、貫通孔３ｃから封止用樹脂１２を注入して、半導体チップ１とパッケージ基板３との間に封止用樹脂１２を供給する。
【０１１１】
このように、パッケージ基板３の裏面３ｂ側からこの基板のチップ搭載領域３ｈの中央付近に設けられた貫通孔３ｃに封止用樹脂１２を注入して半導体チップ１とパッケージ基板３との間に封止用樹脂１２を供給することにより、チップ中央付近から封止用樹脂１２を流し込んで充填させるため、パッケージ基板３のチップ外側に配置されたランド３ｄに封止用樹脂１２が付着することを防止できる。これにより、半導体装置（積層型パッケージ１０）の品質の向上を図ることができる。
【０１１２】
さらに、パッケージ基板３の裏面３ｂ側から封止用樹脂１２を注入するため、半導体チップ１の裏面１ｂ側に封止用樹脂１２が這い上がることもなくなり、第１パッケージ構造体２上に他の第１パッケージ構造体２を積層させることができる。
【０１１３】
特に、はんだボール８を介してパッケージ基板３を積層する場合、封止用樹脂１２の這い上がりを防ぐことは、半導体装置の小型化において非常に重要である。封止用樹脂１２が半導体チップ１の裏面１ｂに這い上がる可能性を考慮して半導体装置を設計すると、パッケージ基板３の間隔は、半導体チップ１の本来の厚さに比較して、十分な余裕を持って設計する必要がある。パッケージ基板３の間隔を大きくするためには、はんだボール８の高さを高くすることが不可欠となるが、はんだボール８は形成するときや接続させるときに溶融させるため、その高さを高くするためには、直径もそれに応じて大きくする必要がある。
【０１１４】
本実施の形態３における半導体装置のように、半導体チップ１の周囲にはんだボール８が配列される場合において、はんだボール８の直径の大型化は、半導体装置の大型化に直結する問題となる。そこで、本発明のように、パッケージ基板３の裏面３ｂ側から封止用樹脂１２を注入し、半導体チップ１の裏面１ｂ側に封止用樹脂１２が這い上がるのを防ぐことによって、パッケージ基板３の間隔を狭く設定することができ、はんだボール８の小型化を達成することができる。
【０１１５】
また、チップ中央付近から封止用樹脂１２を流し込んで充填させるため、チップ中央から外方に向けて封止用樹脂１２を拡散させることができ、従来のチップ側面から充填する方法に比較して、樹脂の巻き込みによるボイドの発生を低減することができる。これにより、積層型パッケージ１０の信頼性を向上させることができる。
【０１１６】
封止終了後、ステップＳ３のはんだペースト供給を行う。
【０１１７】
ここでは、上層側の第１パッケージ構造体２のはんだボール８を接続するために、パッケージ基板３の裏面３ｂ側の各ランド３ｄにはんだペースト４を塗布する。なお、はんだペースト４は、例えばＰｂフリーはんだを使用する。
【０１１８】
その後、ステップＳ４のはんだボール供給を行う。ここでは、パッケージ基板３における半導体チップ１の外側周囲に配置された複数のランド３ｄに外部端子であるはんだボール８を設ける。
【０１１９】
その際、はんだボール８をパッケージ基板３のチップ搭載側と同じ表面３ａの各ランド３ｄに配置してリフローによってはんだボール８のランド３ｄへの固定を行う。これによって、パッケージ基板３において、半導体チップ１搭載側と同じ側にはんだボール８が配置され、第１パッケージ構造体２の薄型化を図ることができる。なお、はんだペースト４は、例えばＰｂフリーはんだを使用する。
【０１２０】
その後、ステップＳ５の個片切断・選別を行う。すなわち、個片化によって第１パッケージ構造体２を形成するとともに、選別を行って複数の良品の第１パッケージ構造体２を取得する。
【０１２１】
その後、ステップＳ６の積層を行う。ここでは、最下層に第１パッケージ構造体２を配置して、その上層に複数段（ここでは３段）に亘って他の第１パッケージ構造体２を積層する。なお、他の第１パッケージ構造体２は、第１パッケージ構造体２と全く同じ構造のものである。
【０１２２】
まず、第１パッケージ構造体２のパッケージ基板３におけるはんだボール８を設けた面（表面３ａ）と反対側の面（裏面３ｂ）上に、第１パッケージ構造体２と同様の構造の他の第１パッケージ構造体２を積層する。
【０１２３】
その際、第１パッケージ構造体２のパッケージ基板３の各ランド３ｄと、その上層の他の第１パッケージ構造体２のはんだボール８との位置を合わせて積層する。
【０１２４】
続いて、他の第１パッケージ構造体２の上層に別の他の第１パッケージ構造体２を順次積層し、これを複数段繰り返す。
【０１２５】
その後、２段め以上の上層の第１パッケージ構造体２のはんだボール８とその下層の第１パッケージ構造体２のパッケージ基板３のランド３ｄとをそれぞれ電気的に接続する。なお、ランド３ｄとはんだボール８との接続はリフローによって行う。
【０１２６】
このようにして本実施の形態３の積層型パッケージ１０の組み立てを完了する。
【０１２７】
次に、本実施の形態３の変形例について説明する。
【０１２８】
まず、図２０に示すパッケージ基板３は、前記したようにパッケージ基板３のほぼ中央部に円形の貫通孔３ｃが形成されているものである。円形の貫通孔３ｃは、正方形の半導体チップ１の場合に適用するとより有効である。すなわち、貫通孔３ｃからチップ４辺までの距離が等しいため、中央部から滴下することにより、等方的に充填される。
【０１２９】
これにより、巻き込みボイドを低減することができ、さらに、従来のチップ側面からの塗布に比較して充填時間の短縮化を図ることができる。また、貫通孔３ｃの直径をできる限り大きくすることにより、封止用樹脂１２の充填時間をさらに短縮することができる。
【０１３０】
一方、図２１に示す変形例は、貫通孔３ｃの開口部の形状を半導体チップ１の主面１ａの外形形状に対応させたものである。すなわち、半導体チップ１が長方形の場合に、図２０の形状と同様、貫通孔３ｃからチップ４辺までの距離が等しくなるように貫通孔３ｃも長方形とする。これにより、巻き込みボイドを低減することができ、かつ充填時間の短縮化を図ることができる。
【０１３１】
また、図２２に示す変形例は、半導体チップ１の形状に係わらず、貫通孔３ｃの開口部の形状を十字形にするものであり、この形状によっても充填時間の短縮化を図ることができる。
【０１３２】
また、図２３に示す変形例は、配線基板にフィルム状のテープ基板９を採用したパッケージであり、貫通孔９ａが形成されたテープ基板９を用いた構造であっても同様の効果を得ることができる。
【０１３３】
次に、図２４および図２５に示す変形例は、パッケージ基板３が、半導体チップ１の大きさに対応した広さで、かつ配線３ｅが形成されていない平坦部３ｇを表面３ａに有しているとともに、半導体チップ１が搭載されるチップ搭載領域３ｈが平坦部３ｇを含んでおり、さらにこの平坦部３ｇに貫通孔３ｃが形成されているものである。図２４はパッケージ基板３の表面３ａ側を示しており、図２５は裏面３ｂ側をそれぞれ示している。
【０１３４】
すなわち、表面３ａのチップ搭載領域３ｈにおけるそのほとんどが、配線３ｅやスルーホール３ｆなどが形成されていない平坦部３ｇであり、配線３ｅは、スルーホール３ｆを介して裏面３ｂ側に形成されている。
【０１３５】
このようなパッケージ基板３を準備して第１パッケージ構造体２を組み立てる。
【０１３６】
まず、チップマウント工程では、パッケージ基板３の表面３ａのチップ搭載領域３ｈの平坦部３ｇと半導体チップ１の主面１ａとを対向させて配置した後、チップ搭載領域３ｈに金バンプ１ｃを介して半導体チップ１をフリップチップ接続する。
【０１３７】
その後、封止工程では、パッケージ基板３の裏面３ｂ側から封止用樹脂１２を貫通孔３ｃを介して注入して、パッケージ基板３の表面３ａの平坦部３ｇに沿って封止用樹脂１２を流動させて半導体チップ１とパッケージ基板３との間に封止用樹脂１２を充填する。
【０１３８】
このように、パッケージ基板３のフリップチップ接続を行う表面３ａのチップ搭載領域３ｈの大半を平坦部３ｇとすることにより、封止用樹脂１２の流動を妨げる部材が存在しないため、ボイドの形成の低減化を図ることができ、積層型パッケージ１０の信頼性を向上させることができる。
【０１３９】
また、表面３ａのチップ搭載領域３ｈに配線３ｅを設ける場合においても、隣接する配線間のピッチを、例えば、半導体チップ１のパッド１ｄ（図１７参照）間のピッチより十分に大きくすることにより、封止用樹脂１２の流動の妨げを少なくすることができ、ボイドの形成の低減化を図ることができる。
【０１４０】
すなわち、配線基板において配線３ｅのピッチを封止用樹脂１２の流れを妨げない程度に十分広くすることにより、ボイドの形成の低減化を図ることができる。なお、配線３ｅのピッチを十分に広げることが困難な場合には、配線３ｅのピッチを配線ルールにしたがって可能な限り狭くすることにより、不良にならない程度の小さなボイドを形成するようにしてもよい。
【０１４１】
（実施の形態４）
図２６は本発明の実施の形態４の半導体装置の構造の一例を示す断面図、図２７は図２６に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【０１４２】
本実施の形態４は、積層型のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）１１について説明するものであり、ＢＧＡ基板として、例えば、４層配線構造などの多層基板（配線基板）１３を用い、この多層基板１３を用いて第２半導体装置構造体である第２パッケージ構造体１４を組み立て、さらに第２パッケージ構造体１４上に、実施の形態３で説明した積層型パッケージ１０の構造体である第１パッケージ構造体２を複数段（ここでは３段）に亘って積層したものであり、合計４層パッケージ構造の積層型のＢＧＡ１１である。
【０１４３】
その際、第２パッケージ構造体１４においても半導体チップ１がフリップチップ接続され、その組み立てのフリップチップ接続後のアンダーフィル封止の工程で、多層基板１３の表面１３ａ（フリップチップ接続を行った側の面）と反対側の裏面１３ｂ側から貫通孔１３ｃを介して封止用樹脂１２（図１８参照）を注入するため、多層基板１３の半導体チップ１のほぼ中央に対応した箇所に貫通孔１３ｃが形成されている。
【０１４４】
また、図２６に示すように第２パッケージ構造体１４において、フリップチップ接続によって搭載された半導体チップ１の外側周囲には、複数列（例えば、３列）に亘って外部端子である複数のはんだボール８が、半導体チップ１が搭載された面と同一側の面に設けられている。すなわち、第２パッケージ構造体１４は、ファンアウト型のものである。
【０１４５】
なお、最下層に配置される第２パッケージ構造体１４には、例えば、ロジック回路を有した半導体チップ１が組み込まれており、その上に積層される第１パッケージ構造体２には、例えば、主にメモリ回路を有した半導体チップ１が組み込まれている。
【０１４６】
次に、本実施の形態４のＢＧＡ１１の製造方法を図２７に示す製造プロセスフロー図を用いて説明する。
【０１４７】
なお、第２パッケージ構造体１４の上に積層される第１パッケージ構造体２の組み立てについては実施の形態３で説明したものと同様であるためその重複説明は省略する。
【０１４８】
まず、半導体チップ１を搭載する領域のほぼ中央部に貫通孔１３ｃが形成された配線基板である多層基板１３を準備する。一方、主面１ａに表面電極であるパッド１ｄ（図１７参照）が形成された半導体チップ１を準備する。
【０１４９】
その後、図２７のステップＳ１１に示すチップマウントを行う。すなわち、多層基板１３の表面１３ａと半導体チップ１の主面１ａとをはんだバンプ１５を介して対向して配置し、配置後、この状態でリフローを行ってフリップチップ接続する。
【０１５０】
チップマウント終了後、ステップＳ１２のはんだボール供給を行う。ここでは、多層基板１３における半導体チップ１の外側周囲に外部端子である複数のはんだボール８をリフローによって取り付ける。
【０１５１】
その際、はんだボール８を多層基板１３のチップ搭載側と同じ表面１３ａに配置してリフローによって固定する。これによって、多層基板１３において、半導体チップ１搭載側と同じ側にはんだボール８が配置され、第２パッケージ構造体１４の薄型化を図ることができる。なお、はんだペースト４は、例えばＰｂフリーはんだを使用する。
【０１５２】
その後、ステップＳ１３に示すアンダーフィル樹脂による封止を行う。
【０１５３】
その際、本実施の形態４の半導体装置の製造方法においても、多層基板１３の裏面１３ｂ側からアンダーフィル封止用の封止用樹脂１２（図１７参照）を貫通孔１３ｃ内に滴下し、これにより、貫通孔１３ｃから封止用樹脂１２を注入して、半導体チップ１と多層基板１３との間に封止用樹脂１２を供給する。
【０１５４】
このように、多層基板１３の裏面１３ｂ側から半導体チップ１の中央付近に対して封止用樹脂１２を注入して半導体チップ１と多層基板１３との間に封止用樹脂１２を供給することにより、実施の形態３の場合と同様に、多層基板１３のチップ外側に配置されたはんだボール８に封止用樹脂１２が付着することを防止できる。これにより、ＢＧＡ１１の品質の向上を図ることができる。
【０１５５】
さらに、多層基板１３の裏面１３ｂ側から封止用樹脂１２を注入するため、半導体チップ１の裏面１ｂ側に封止用樹脂１２が這い上がることもなく、はんだボール８より半導体チップ１が突出することを防止でき、その結果、ＢＧＡ１１の実装時の不具合を防止することができる。
【０１５６】
また、チップ中央付近から封止用樹脂１２を流し込んで充填させるため、チップ中央から外方に向けて封止用樹脂１２を拡散させることができ、従来のチップ側面から充填する方法に比較して、樹脂の巻き込みによるボイドの発生を低減することができる。これにより、ＢＧＡ１１の信頼性を向上できる。
【０１５７】
封止終了後、ステップＳ１４の個片切断・選別を行う。すなわち、個片化によって第２パッケージ構造体１４を形成するとともに、選別を行って複数の良品の第２パッケージ構造体１４を取得する。
【０１５８】
その後、ステップＳ１５のはんだペースト供給を行う。
【０１５９】
ここでは、第２パッケージ構造体１４の上に第１パッケージ構造体２を積層して電気的に接続するために、多層基板１３の裏面１３ｂの所定の端子にはんだペースト４を塗布する。なお、はんだペースト４は、例えばＰｂフリーはんだを使用する。
【０１６０】
その後、ステップＳ１６の積層を行う。ここでは、最下層に第２パッケージ構造体１４を配置して、実施の形態３で説明した第１パッケージ構造体２をその上層に複数段（ここでは３段）に亘って積層する。
【０１６１】
すなわち、第２パッケージ構造体１４上に第１パッケージ構造体２を複数段に亘ってそれぞれ位置を合わせて積層する。
【０１６２】
その後、リフローを行って各第１パッケージ構造体２のはんだボール８の電気的接続を行う。
【０１６３】
このようにして本実施の形態４の図２６に示す積層型のＢＧＡ１１の組み立てを完了する。
【０１６４】
（実施の形態５）
図２８は本発明の実施の形態５の半導体装置の構造の一例を示す断面図、図２９は図２８に示す半導体装置のフリップチップ接続部と基板の各配線層における引き出し用配線との接続状態の一例を示す拡大部分断面図、図３０は図２８に示す半導体装置に組み込まれる多層配線基板の表面層の配線引き回しの一例を示す平面図、図３１は図２８に示す半導体装置に組み込まれる多層配線基板の２層目の配線引き回しの一例を示す平面図、図３２は図２８に示す半導体装置に組み込まれる多層配線基板の３層目の配線引き回しの一例を示す平面図、図３３は図２８に示す半導体装置に組み込まれる多層配線基板の４層目の配線引き回しの一例を示す平面図、図３４は図２８に示す半導体装置に組み込まれる多層配線基板の表面層のランド配列の一例を示す平面図、図３５は図３４に示すフリップチップ接続用のランドの配置の詳細を示す拡大平面図、図３６は図３５に示す各ランドの直径とビアとの接続状態の一例を示す拡大部分斜視図、図３７は図３５に示すランド配列における種々のランドピッチの一例を示す部分平面図、図３８は図２８に示す半導体装置に組み込まれる半導体チップの主面のパッド配列の一例を示す平面図、図３９は図３８に示す半導体チップと多層配線基板との接続方法の一例を示す側面図、図４０は本発明の実施の形態５の多層配線基板の表面層におけるソルダレジストの開口形状の一例を示す拡大部分平面図、図４１は図３４に示す多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図４２は図３４に示す実施の形態５の多層配線基板に対する比較例の基板におけるランドの配列の一例を示す平面図、図４３は本発明の実施の形態５のファンアウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図４４は本発明の実施の形態５のファンイン／アウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【０１６５】
図２８に示す本実施の形態５の半導体装置は、半導体チップ２１がフリップチップ接続によって多層配線基板２３に接続されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）２２である。
【０１６６】
その際、半導体チップ２１の主面２１ａには、格子状に整列して配置された図２９に示すような複数の表面電極であるパッド２１ｂが設けられており、さらにこれらのパッド２１ｂにはフリップチップ接続を行うための突起電極である金バンプ２１ｃが設けられている。
【０１６７】
本実施の形態５のＢＧＡ２２は、小型で比較的ピン数の多い半導体チップ２１が搭載されたものであり、例えば、ロジック／ＡＳＩＣ回路を有した半導体チップ２１などである。
【０１６８】
その際、チップ上のパッドピッチは狭ピッチ化が進んでおり、半導体チップ２１の主面２１ａの周縁部にパッド２１ｂを配置するペリフェラル配列では、狭ピッチ化とともにさらにピン数が増えた場合、フリップチップ接続には接続可能なパッドピッチに限界があるためフリップチップ接続が不可能になる。そこで、フリップチップ接続を可能にするために、チップ上のパッド配列を再配線によってペリフェラル配列から図３８に示すようにアレイ状（格子状）に再配置し、フリップチップ接続可能なパッドピッチとするものである。
【０１６９】
したがって、本実施の形態５のＢＧＡ２２は、低コスト化のためにサブトラ工法によって製造された多層配線基板２３を採用し、この基板にフリップチップ接続によって半導体チップ２１を搭載した構造を有するものであり、サブトラ工法の基板設計ルールとの適合性を考慮して効率の良い配線の引き回しを実現した多層配線基板２３が組み込まれたものである。
【０１７０】
図２８に示すＢＧＡ２２の構造について説明すると、それぞれに複数のランド２３ｄが設けられた複数の配線層を有する多層配線基板２３と、多層配線基板２３の表面層２３ａに格子状に整列して配置されたランド２３ｄとフリップチップ接続された半導体チップ２１と、多層配線基板２３と半導体チップ２１の間に配置された複数の突起電極である金バンプ２１ｃと、半導体チップ２１と電気的に接続され、かつ多層配線基板２３にリング状に設けられた複数の外部端子であるはんだボール２４と、多層配線基板２３と半導体チップ２１との間でフリップチップ接続部である金バンプ２１ｃの周囲に配置され、かつアンダーフィル封止によって形成された封止部２５とからなる。
【０１７１】
なお、アンダーフィル封止は、多層配線基板２３の裏面２３ｂ側から多層配線基板２３に設けられた貫通孔２３ｃを介して封止用樹脂を注入して行ったものであり、これによって封止部２５が形成される。
【０１７２】
また、ＢＧＡ２２は、多層配線基板２３のチップ搭載側の面と反対側の面に、外部端子である複数のはんだボール２４が複数列でリング状に配置されている。すなわち、多層配線基板２３の裏面２３ｂに複数のあるはんだボール２４が設けられている。
【０１７３】
その際、複数のはんだボール２４は、全て半導体チップ２１の外側周囲に配置されており、このようなＢＧＡ２２をファンアウト型のＢＧＡ２２と呼ぶ。
【０１７４】
また、多層配線基板２３は、図３０に示すようにフリップチップ接続用のランド２３ｄとはんだボール接続用のランド２３ｄとを電気的に接続する引き出し用配線２３ｅを各配線層に有しており、さらに、図４１に示すようにフリップチップ接続用のランド２３ｄ間に引き出し用配線２３ｅを通す第１ランド列２３ｇと、引き出し用配線２３ｅをフリップチップ接続用のランド２３ｄ間に通さない第２ランド列２３ｈとを前記複数の配線層の何れかに有しており、その際、第１ランド列２３ｇのランド２３ｄ間ピッチが、第２ランド列２３ｈのランド２３ｄ間ピッチより大きく形成されている（例えば、図３５に示すピッチｂ＞ピッチｃ）。
【０１７５】
すなわち、本実施の形態５のＢＧＡ２２に組み込まれる多層配線基板２３の表面層２３ａに配置されたフリップチップ接続用の複数のランド２３ｄは、図３５に示すように複数種類のピッチで配置されている。
【０１７６】
さらに、多層配線基板２３の表面層２３ａに配置されたフリップチップ接続用の複数のランド２３ｄにおいて、図３６に示すように内層（２層目、３層目、４層目）の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａ（１層目）に配置された引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きい。
【０１７７】
例えば、（Ｂ）＝２５０μｍ、（Ａ）＝２００μｍであり、（Ｂ）＞（Ａ）となる。
【０１７８】
なお、内層の引き出し用配線２３ｅと接続するビア２３ｆのビア間ピッチ（ｄ）は、例えば、（ｄ）＝３００μｍであり、さらに、表面層２３ａに配置された引き出し用配線２３ｅのライン（Ｐ：線幅）／スペース（Ｑ）は、例えば、（Ｐ）＝４０μｍ、（Ｑ）＝４０μｍである。
【０１７９】
このように本実施の形態５の多層配線基板２３の表面層２３ａに設けられたフリップチップ接続用の複数のランド２３ｄは、複数種類のピッチで配置され、さらに複数の直径からなる。
【０１８０】
次に、図２９〜図３３に示す多層配線基板２３における各配線層ごとのフリップチップ接続用のランド２３ｄからはんだボール接続用のランド２３ｄへの配線の引き出し方法について説明する。
【０１８１】
図２９に示すような配線層が４層設けられた多層配線基板２３の場合、多層配線基板２３の表面層２３ａにおいてフリップチップ接続用の格子状に配置されたランド２３ｄと、各配線層の引き出し用配線２３ｅとの接続を、フリップチップ接続用の格子状配列のランド２３ｄの２列ずつに対して行うことが好ましい。
【０１８２】
すなわち、図３０に示すように、１層目（表面層２３ａ）において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側２列それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【０１８３】
続いて、図３１に示すように、２層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側から３列目と４列目それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【０１８４】
さらに、図３２に示すように、３層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側から５列目と６列目それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【０１８５】
最後に、図３３に示すように、４層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち内側２列の一部のランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【０１８６】
ただし、各配線層において、はんだボール接続用のランド２３ｄには引き出し用配線２３ｅと接続しないノンコンタクトのランド２３ｄもある。
【０１８７】
このように多層配線基板２３において、フリップチップ接続用の格子状に配置されたランド２３ｄと、各配線層の引き出し用配線２３ｅとの接続を、配線層の層数に応じて、フリップチップ接続用の格子状配列のランド２３ｄの複数列ずつ、例えば、２列ずつに対して行うことにより、効率良く配線を引き回すことができる。
【０１８８】
次に、サブトラ工法による多層配線基板２３を採用した際の基板の設計ルールとの適合性を考慮したランドピッチ、ランド径および配線の引き回しについて説明する。
【０１８９】
図３４は、多層配線基板２３の表面層２３ａにおけるフリップチップ接続用と、はんだボール接続用のそれぞれのランド２３ｄの配列を示したものであり、図３５はフリップチップ接続用のランド２３ｄの配列のみを拡大して示したものである。なお、はんだボール接続用のランド２３ｄに対しては、基板の裏面２３ｂ側においてはんだボール２４が接続される。
【０１９０】
図３５に示すように本実施の形態５のＢＧＡ２２では、多層配線基板２３のフリップチップ接続用のランド２３ｄの数を、サブトラ工法による多層配線基板２３を採用した際の基板の設計ルールとの適合性を考慮して最大限増やした状態となっている。
【０１９１】
すなわち、ランド径とランド間ピッチそれぞれを複数種類設定している。
【０１９２】
まず、ランド径については、図３６に示すように、内層（２層目、３層目、４層目）の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａ（１層目）に配置された引き出し用配線２３ｅと直接接続するランド２３ｄの２種類の大きさが有り、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａの引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きい。例えば、（Ｂ）＝２５０μｍ、（Ａ）＝２００μｍであり、（Ｂ）＞（Ａ）となる。
【０１９３】
なお、表面層２３ａの引き出し用配線２３ｅと直接接続する直径の小さい方のランド２３ｄは、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、外側２列に配置されている。つまり、図３５に示すように、フリップチップ接続用の格子状のランド２３ｄにおいて外側２列全てが直径の小さなランド２３ｄとなっている。
【０１９４】
また、ランド間ピッチについては、図３５に示す例では、縦横のピッチを合わせて全部で（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），（ｈ），（ｉ），（ｊ），（ｋ）  の１１箇所８種類のピッチを設定している。まず、各配線層ごとに接続される２列のうち、外側の列は、１本配線を通せるピッチ（ｂ）で配置されるのに対し、内側の列は、ランド２３ｄが配置できる最小のピッチ（ｃ）で配置できるため、外側の列より内側の列が狭ピッチで配置される。
【０１９５】
また、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａの引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きいため、外周２列（ａ）は内側の列（ｂ）より狭ピッチで配置できる。
【０１９６】
さらに、各列間は、ランド２３ｄを配置可能な最小ピッチ（ｄ）で配置できる。
【０１９７】
これらにより、（ａ），（ｂ），（ｃ），（ｄ）  のピッチが決定され、さらに、各ランド列の中央付近にランド２３ｄの位置が中心線上または中心線に対して対称になるように配置して（ｅ），（ｆ），（ｇ），（ｈ），（ｉ），（ｊ），（ｋ）  のピッチを決める。
【０１９８】
例えば、６ｍｍ×６ｍｍの大きさの半導体チップ２１では、図３７に示すように、（ａ）  ＝３２０μｍ、（ｂ）  ＝３７０μｍ、（ｃ）  ＝３００μｍ、（ｄ）  ＝３００μｍ、（ｅ）  ＝３３０μｍ、（ｆ）  ＝３７０μｍ、（ｇ）  ＝５５０μｍ、（ｈ）  ＝３２５μｍ、（ｉ）  ＝４１５μｍ、（ｊ）  ＝３２５μｍ、（ｋ）  ＝３２５μｍなどとなる。
【０１９９】
このように、サブトラ工法による低コストの多層配線基板２３を採用した場合であっても、基板設計ルールとの適合性を考慮した上でフリップチップ接続用のランド２３ｄの数を増やすことができる。
【０２００】
その結果、フリップチップ接続用のランド２３ｄの増加により、小チップや多ピンのＢＧＡ２２に対してもさらに高密度実装が可能になるとともに、ＢＧＡ２２の電気的特性の向上を図ることができる。
【０２０１】
また、フリップチップ接続においてもサブトラ工法による多層配線基板２３を用いることが可能になるため、図３８および図３９に示すように、格子状に金バンプ２１ｃが設けられた半導体チップ２１を多層配線基板２３にフリップチップ接続するＢＧＡ２２の低コスト化を図ることができる。
【０２０２】
さらに、フリップチップ接続用のランド２３ｄの数を増やすことができるため、有効ピン数を増やすことが可能になり、ＢＧＡ２２の性能向上を図ることができる。
【０２０３】
ここで、図３５に示すフリップチップ接続用のランド配列のように、複数種類のランド径とランド間ピッチで各ランド２３ｄを配置することにより、フリップチップ接続用のランド２３ｄを３２０個配置可能にできる。
【０２０４】
これに対して、図４２の比較例に示すように、同サイズのチップにおいて１種類のランド径とランド間ピッチで各ランド２３ｄを配置した場合、ランド２３ｄの配置可能な数は２２５個であり、本実施の形態１のＢＧＡ２２は、配置可能なランド数を９５個増やすことができる。
【０２０５】
したがって、フリップチップ接続用の有効ピン数を増やすことができる。
【０２０６】
また、多層配線基板２３では、図３６および図４０に示すように、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａに配置された引き出し用配線２３ｅと直接接続するランド２３ｄとは、同じ大きさの円形の開口部２３ｊを有したソルダレジスト２３ｉによってそれぞれ覆われており、それぞれのランド２３ｄ上に前記開口部２３ｊが配置されている。
【０２０７】
すなわち、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａに配置された引き出し用配線２３ｅと直接接続するランド２３ｄとでは、ランド径は異なっているが、ソルダレジスト２３ｉの開口部２３ｊによるフリップチップ接続用の端子露出部の大きさは同じ円形の大きさとなっている。
【０２０８】
これにより、ランド２３ｄの大きさが異なっていても、金バンプ２１ｃによる各バンプごとのフリップチップ接続部の接続強度の安定化を図ることができ、さらに、金バンプ２１ｃの接続不良の発生を防止することができる。
【０２０９】
次に、図４１に示すＢＧＡ２２の多層配線基板２３における各配線層ごとのフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとの配線の引き回しについて説明する。
【０２１０】
なお、図４１では、多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、ＢＧＡ２２の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【０２１１】
まず、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最内周１列とその外側列のランド２３ｄと接続する。
【０２１２】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、フリップチップ接続用の最外周から３列目以降のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【０２１３】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出してはんだボール接続用の所定のランド２３ｄと接続する。
【０２１４】
３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２１５】
続いて、配線層の３層目では、最外周から５，６列目を引き出す。
【０２１６】
５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２１７】
続いて、配線層の４層目では、最外周から７，８列目を引き出す。
【０２１８】
７列目は、ランド間に配線１本を配置可能なピッチとする。さらに、８列目は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、７列目のランド間ピッチ＞８列目のランド間ピッチとなる。
【０２１９】
このようにして、各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続する。
【０２２０】
次に、本実施の形態５の変形例について説明する。
【０２２１】
図４３および図４４は、ファンアウト型とファンイン／アウト型のそれぞれの配線の引き回し方法について示すものである。
【０２２２】
ファンアウト型は、複数の外部端子が、全て半導体チップ２１の外側周囲に配置されている構造の半導体装置であり、一方、ファンイン／アウト型は、複数の外部端子が基板の裏面側において半導体チップ２１の内側領域と外側周囲とに跨がって配置されている構造の半導体装置である。
【０２２３】
図４３はファンアウト型の半導体装置、図４４はファンイン／アウト型の半導体装置についてそれぞれ多層配線基板２３における各配線層ごとのフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとの配線の引き回しを示している。
【０２２４】
なお、図４３および図４４の多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、半導体装置の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【０２２５】
まず、図４３に示すファンアウト型の配線の引き回しについて説明すると、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周２列の所定のランド２３ｄに接続する。
【０２２６】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【０２２７】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出し、はんだボール接続用の最外周から２，３列目と接続する。フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２２８】
続いて、配線層の３層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から３，４列目と接続する。フリップチップ接続用の５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２２９】
続いて、配線層の４層目では、フリップチップ接続用の最外周から７，８列目を引き出し、はんだボール接続用の最外周から４列目と接続する。フリップチップ接続用の７列目は、ランド間に配線１本を配置可能なピッチとする。さらに、８列目は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、７列目のランド間ピッチ＞８列目のランド間ピッチとなる。
【０２３０】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してファンアウト型の半導体装置の配線の引き回し完了となる。
【０２３１】
次に、図４４に示すファンイン／アウト型の配線の引き回しについて説明すると、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周１，２，３列の所定のランド２３ｄに接続する。
【０２３２】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【０２３３】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出し、はんだボール接続用の最外周から３，４列目と接続する。その際、はんだボール接続用のランド２３ｄの４列目以降はチップ下に配置されてファンイン配置となるが、フリップチップ接続は１層目で行われるため、はんだボール２４のファンイン配置が可能になる。
【０２３４】
この場合も、フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２３５】
続いて、配線層の３層目では、フリップチップ接続用の最外周から４，５，６列目を引き出し、はんだボール接続用の最外周から５，６列目と接続する。フリップチップ接続用の４，５列目のランド２３ｄは、ランド間に配線１本を配置可能なピッチとする。
【０２３６】
続いて、配線層の４層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から６列目と接続する。なお、フリップチップ接続用の７，８列目は、ノンコンタクトピンであり、引き出し用配線２３ｅと接続はしない。
【０２３７】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してファンイン／アウト型の半導体装置の配線の引き回し完了となる。
【０２３８】
（実施の形態６）
図４５は本発明の実施の形態６の半導体装置の構造の一例を示す断面図、図４６は図４５に示す半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図４７は本発明の実施の形態６の変形例の半導体装置の構造を示す断面図である。
【０２３９】
本実施の形態６の半導体装置は、外部端子である複数のはんだボール２４が多層配線基板２３のチップ搭載側の面と同一の面の半導体チップ２１の外側周囲に設けられている構造のＢＧＡ２６である。
【０２４０】
すなわち、ＢＧＡ２６は、図４５に示すように半導体チップ２１と複数のはんだボール２４とが多層配線基板２３の同一の面に設けられており、このようなＢＧＡ２６において、図４６に示すように多層配線基板２３の内層に電源用のベタ配線である電源プレーン２３ｋが設けられている場合の各配線層ごとの配線の引き回しについて説明する。
【０２４１】
なお、図４６の多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、半導体装置の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【０２４２】
まず、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周と最内周の所定のランド２３ｄに接続する。
【０２４３】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【０２４４】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３列目（第１ランド列２３ｇ）と４列目（第２ランド列２３ｈ）を引き出し、はんだボール接続用の最外周から２，３列目と接続する。その際、フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２４５】
なお、２層目には電源プレーン２３ｋが設けられているが、フリップチップ接続用のランド間の間隔が狭く、電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できないため、フリップチップ接続用のランド２３ｄを囲むように電源プレーン２３ｋが配置されている。
【０２４６】
また、はんだボール接続用のランド２３ｄは電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できるため、電源プレーン２３ｋを配置することが可能である。
【０２４７】
なお、２層目において配線が必要な場合にはＢＧＡ２６の４つのコーナにまとめて引き出すようにすると電源プレーン２３ｋが分断されずに済む。
【０２４８】
続いて、配線層の３層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から２，３列目と接続する。その際、フリップチップ接続用の５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０２４９】
なお、３層目にも電源プレーン２３ｋが設けられており、フリップチップ接続用のランド間の間隔が狭く、電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できないため、フリップチップ接続用のランド２３ｄを囲むように電源プレーン２３ｋが配置されている。
【０２５０】
また、２層目と同様に、はんだボール接続用のランド２３ｄは電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できるため、電源プレーン２３ｋを配置することが可能である。
【０２５１】
続いて、配線層の４層目では、フリップチップ接続用の最外周から６，７，８列目（一部５列目も含む）を引き出し、はんだボール接続用の最外周から１，２，３列目と接続する。なお、フリップチップ接続用の８列目の４ピンのうちの３ピンは、ノンコンタクトピンであり、引き出し用配線２３ｅと接続はしない。
【０２５２】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してＢＧＡ２６の配線の引き回し完了となる。
【０２５３】
本実施の形態６のＢＧＡ２６のように、半導体チップ２１と複数のはんだボール２４とが多層配線基板２３の同一の面に設けられ、さらに多層配線基板２３の内層にベタ配線である電源プレーン２３ｋが設けられている場合であっても、図４６に示すように各配線層ごとに配線を引き回すことが可能であり、したがって、本実施の形態６のＢＧＡ２６においても、実施の形態５のＢＧＡ２２と同様の効果を得ることができる。
【０２５４】
図４７は本実施の形態６の変形例のＢＧＡ２７を示すものであり、ＢＧＡ２６と同様に格子状に配置されたフリップチップ接続用のランド２３ｄから引き出し用配線２３ｅを引き出す際に、各配線層ごとに２列ずつではなく、１列ずつ引き出す構造のＢＧＡ２７である。
【０２５５】
すなわち、多ピンの半導体装置の場合に、格子状に配置されたフリップチップ接続用のランド２３ｄの各列に応じた配線層が設けられた多層配線基板２３を用いた場合であり、図４７に示す構造では、多層配線基板２３が８層の配線層を有している。
【０２５６】
この場合であっても、各配線層ごとにフリップチップ接続用のランド２３ｄから１列ずつ引き出し用配線２３ｅを引き出してはんだボール接続用の所定のランド２３ｄに接続することにより、ＢＧＡ２７においてもＢＧＡ２６と同様の効果を得ることができる。
【０２５７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２５８】
前記実施の形態１，２，３および４では、パッケージ構造体を、主に合計４層に積層した半導体パッケージの場合を説明したが、パッケージ構造体の積層数については、それぞれのパッケージ構造体がフリップチップ接続構造で、かつアンダーフィル封止されたもの同士の２段以上の積層であれば、何層であってもよい。
【０２５９】
また、前記実施の形態５，６では、格子状に配置されたフリップチップ接続用のランド２３ｄから引き出し用配線２３ｅを引き出す際に、配線層ごとに１列または２列ずつ引き出す場合を説明したが、配線層ごとに引き出す列数は特に限定されるものではなく、ピン数やランド間ピッチ、あるいは多層配線基板２３の配線層数などに応じて種々変更可能なものである。
【０２６０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２６１】
ロジック／ＡＳＩＣチップを搭載する基板を、メモリチップを搭載する基板より配線層を多くすることにより、配線の引き回しが容易になり、その結果、外部端子への引き回しに使用しない配線層を有することができる。これにより、その他の半導体素子、受動部品あるいはソケットなどを搭載してその配線の引き回しに前記配線層の配線を使用することができ、したがって、半導体装置の高密度実装化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。
【図２】図１に示す半導体装置の実装基板への実装構造の一例を示す側面図である。
【図３】本発明の実施の形態１の変形例の半導体装置の構造を示す側面図である。
【図４】図３に示す半導体装置におけるメモリチップ搭載用の配線基板のランド配列の一例を示す底面図である。
【図５】図３に示す半導体装置におけるロジックチップ搭載用の配線基板のランド配列の一例を示す底面図である。
【図６】本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図７】図６に示す半導体装置の最下層の配線基板における１層目の配線引き回しの一例を示す平面図である。
【図８】図６に示す半導体装置の最下層の配線基板における２層目の配線引き回しの一例を示す平面図である。
【図９】図６に示す半導体装置の最下層の配線基板における３層目の配線引き回しの一例を示す平面図である。
【図１０】図６に示す半導体装置の最下層の配線基板における４層目の配線引き回しの一例を示す平面図である。
【図１１】６層構造の半導体装置における最上段の配線基板の配線引き回しの一例を示す平面図である。
【図１２】６層構造の半導体装置における下から５段目の配線基板の配線引き回しの一例を示す平面図である。
【図１３】６層構造の半導体装置における下から４段めの配線基板の配線引き回しの一例を示す平面図である。
【図１４】６層構造の半導体装置における下から３段めの配線基板の配線引き回しの一例を示す平面図である。
【図１５】６層構造の半導体装置における下から２段めの配線基板の配線引き回しの一例を示す平面図である。
【図１６】本発明の実施の形態３の半導体装置の構造の一例を示す断面図である。
【図１７】図１６に示す半導体装置の組み立てにおけるアンダーフィル封止方法の一例を示す断面図である。
【図１８】図１７に示すアンダーフィル封止方法を示す部分斜視図である。
【図１９】図１６に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【図２０】図１８に示すアンダーフィル封止による樹脂の拡散状態の一例を示す平面図である。
【図２１】本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図である。
【図２２】本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図である。
【図２３】本発明の実施の形態３の変形例の配線基板を用いた際のアンダーフィル封止方法を示す断面図である。
【図２４】本発明の実施の形態３の変形例の配線基板の表面側の構造を示す平面図である。
【図２５】図２４に示す変形例の配線基板の裏面側の構造を示す裏面図である。
【図２６】本発明の実施の形態４の半導体装置の構造の一例を示す断面図である。
【図２７】図２６に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【図２８】本発明の実施の形態５の半導体装置の構造の一例を示す断面図である。
【図２９】図２８に示す半導体装置のフリップチップ接続部と基板の各配線層における引き出し用配線との接続状態の一例を示す拡大部分断面図である。
【図３０】図２８に示す半導体装置に組み込まれる多層配線基板の表面層の配線引き回しの一例を示す平面図である。
【図３１】図２８に示す半導体装置に組み込まれる多層配線基板の２層目の配線引き回しの一例を示す平面図である。
【図３２】図２８に示す半導体装置に組み込まれる多層配線基板の３層目の配線引き回しの一例を示す平面図である。
【図３３】図２８に示す半導体装置に組み込まれる多層配線基板の４層目の配線引き回しの一例を示す平面図である。
【図３４】図２８に示す半導体装置に組み込まれる多層配線基板の表面層のランド配列の一例を示す平面図である。
【図３５】図３４に示すフリップチップ接続用のランドの配置の詳細を示す拡大平面図である。
【図３６】図３５に示す各ランドの直径とビアとの接続状態の一例を示す拡大部分斜視図である。
【図３７】図３５に示すランド配列における種々のランドピッチの一例を示す部分平面図である。
【図３８】図２８に示す半導体装置に組み込まれる半導体チップの主面のパッド配列の一例を示す平面図である。
【図３９】図３８に示す半導体チップと多層配線基板との接続方法の一例を示す側面図である。
【図４０】本発明の実施の形態５の多層配線基板の表面層におけるソルダレジストの開口形状の一例を示す拡大部分平面図である。
【図４１】図３４に示す多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図４２】図３４に示す実施の形態５の多層配線基板に対する比較例の基板におけるランドの配列の一例を示す平面図である。
【図４３】本発明の実施の形態５のファンアウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図４４】本発明の実施の形態５のファンイン／アウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図４５】本発明の実施の形態６の半導体装置の構造の一例を示す断面図である。
【図４６】図４５に示す半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図４７】本発明の実施の形態６の変形例の半導体装置の構造を示す断面図である。
【符号の説明】
１  半導体チップ
１ａ  主面
１ｂ  裏面
１ｃ  金バンプ
１ｄ  パッド
２  第１パッケージ構造体
３  パッケージ基板
３ａ  表面
３ｂ  裏面
３ｃ  貫通孔
３ｄ  ランド
３ｅ  配線
３ｆ  スルーホール
３ｇ  平坦部
３ｈ  チップ搭載領域
４  はんだペースト
５  ノズル
６  封止部
７  拡散方向
８  はんだボール
９  テープ基板
９ａ  貫通孔
１０  積層型パッケージ（半導体装置）
１１  ＢＧＡ（半導体装置）
１２  封止用樹脂
１３  多層基板（配線基板）
１３ａ  表面
１３ｂ  裏面
１３ｃ  貫通孔
１４  第２パッケージ構造体
１５  はんだバンプ
２１  半導体チップ
２１ａ  主面
２１ｂ  パッド
２１ｃ  金バンプ
２２  ＢＧＡ（半導体装置）
２３  多層配線基板
２３ａ  表面層
２３ｂ  裏面
２３ｃ  貫通孔
２３ｄ  ランド
２３ｅ  引き出し用配線
２３ｆ  ビア
２３ｇ  第１ランド列
２３ｈ  第２ランド列
２３ｉ  ソルダレジスト
２３ｊ  開口部
２３ｋ  電源プレーン
２４  はんだボール（外部端子）
２５  封止部
２６，２７  ＢＧＡ（半導体装置）
３１  半導体チップ
３１ａ  主面
３１ｂ  裏面
３１ｃ  金バンプ
３２  第１パッケージ構造体
３３  パッケージ基板（配線基板）
３３ａ  表面（第２の主面）
３３ｂ  裏面（第１の主面）
３３ｃ  貫通孔
３３ｄ  ランド（電極）
３４  はんだペースト
３５  はんだボール（外部端子）
３６  封止部
３７  はんだボール（突起電極）
３８  積層型パッケージ（半導体装置）
４１  積層型パッケージ（半導体装置）
４２  実装基板
４３  多層基板（配線基板）
４３ａ  表面（第２の主面）
４３ｂ  裏面（第１の主面）
４３ｃ  貫通孔
４３ｄ  内周ランド（電極）
４３ｅ  外周ランド（電極）
４３ｆ  引き出し配線
４３ｇ  接続配線
４３ｈ  スルーホール
４４  第２パッケージ構造体
４５  はんだバンプ
４６  積層型パッケージ（半導体装置）
４７  １段目チップ（半導体チップ）
４８  ２段目チップ（他の半導体チップ）
４９  ３段目チップ（他の半導体チップ）
５０  ４段目チップ（他の半導体チップ）
５１  ５段目チップ（他の半導体チップ）
５２  ６段目チップ（他の半導体チップ）
５３  パッド
５４  接続配線
【図１】
2005039020.tif 000003
【図２】
2005039020.tif 000004
【図３】
2005039020.tif 000005
【図４】
2005039020.tif 000006
【図５】
2005039020.tif 000007
【図６】
2005039020.tif 000008
【図７】
2005039020.tif 000009
【図８】
2005039020.tif 000010
【図９】
2005039020.tif 000011
【図１０】
2005039020.tif 000012
【図１１】
2005039020.tif 000013
【図１２】
2005039020.tif 000014
【図１３】
2005039020.tif 000015
【図１４】
2005039020.tif 000016
【図１５】
2005039020.tif 000017
【図１６】
2005039020.tif 000018
【図１７】
2005039020.tif 000019
【図１８】
2005039020.tif 000020
【図１９】
2005039020.tif 000021
【図２０】
2005039020.tif 000022
【図２１】
2005039020.tif 000023
【図２２】
2005039020.tif 000024
【図２３】
2005039020.tif 000025
【図２４】
2005039020.tif 000026
【図２５】
2005039020.tif 000027
【図２６】
2005039020.tif 000028
【図２７】
2005039020.tif 000029
【図２８】
2005039020.tif 000030
【図２９】
2005039020.tif 000031
【図３０】
2005039020.tif 000032
【図３１】
2005039020.tif 000033
【図３２】
2005039020.tif 000034
【図３３】
2005039020.tif 000035
【図３４】
2005039020.tif 000036
【図３５】
2005039020.tif 000037
【図３６】
2005039020.tif 000038
【図３７】
2005039020.tif 000039
【図３８】
2005039020.tif 000040
【図３９】
2005039020.tif 000041
【図４０】
2005039020.tif 000042
【図４１】
2005039020.tif 000043
【図４２】
2005039020.tif 000044
【図４３】
2005039020.tif 000045
【図４４】
2005039020.tif 000046
【図４５】
2005039020.tif 000047
【図４６】
2005039020.tif 000048
【図４７】
2005039020.tif 000049