(57)【要約】【課題】  特に大規模回路に対し、設計ミスなどによる意図しない静的な貫通電流の発生有無とトランジスタの耐圧違反の発生有無を検証し、その発生箇所を容易に特定することが可能な回路検証装置を提供する。【解決手段】  回路の接続情報である回路データ１０ａと、電源端子などの電圧値情報である信号電位データ１０ｂと、トランジスタのモデルなどのデバイスパラメータ１０ｃとが入力され、前記回路内のトランジスタ毎にその各端子の接続情報などを整理する回路展開処理部１１ａと、前記整理した接続情報などを参照して前記電源端子などの電圧値を前記トランジスタを介して伝達する電源伝達処理部１１ｂと、前記電圧値の伝達後の前記トランジスタの各端子の電圧値を参照してエラー判定を行い、出力データ部１２に対してエラー報告ファイルを出力するデバイス判定部１１ｃとを設ける。【選択図】  図１
2005228031.tif 000002
【特許請求の範囲】
【請求項１】
回路の接続情報と、前記回路内で固定電圧の端子の電圧値情報とが入力され、
前記入力された情報を参照し、前記回路内のトランジスタの各端子の電圧値を比較することでＯＦＦに固定されているトランジスタを識別する機能と、
前記入力された情報を参照し、前記ＯＦＦに固定されているものを除くトランジスタをＯＮとみなし、前記固定電圧の端子の電圧値を前記ＯＮとみなしたトランジスタを介して伝達する機能と、
前記固定電圧の端子の電圧値を伝達した後の前記回路内のトランジスタの各端子の電圧値を参照して、前記回路内のトランジスタ毎にエラー判定を行う機能とを有することを特徴とする回路検証装置。
【請求項２】
請求項１記載の回路検証装置において、
前記伝達する機能は、
前記ＯＮとみなしたトランジスタの内、第１導電型のトランジスタを対象とし、前記第１導電型のトランジスタの各端子が最も高い電圧値となるように伝達する第１の機能と、
前記ＯＮとみなしたトランジスタの内、第２導電型のトランジスタを対象とし、前記第２導電型のトランジスタの各端子が最も低い電圧値となるように伝達する第２の機能とを有し、
前記エラー判定を行う機能は、前記固定電圧の端子の電圧値を伝達した後の前記第１導電型および前記第２導電型のトランジスタの各端子の電圧値を参照して、ＯＮとなっているかまたは基板端子に順方向のダイオードが形成されている前記第１導電型および前記第２導電型のトランジスタをエラーとして判定することを特徴とする回路検証装置。
【請求項３】
請求項１記載の回路検証装置において、
さらに、前記回路内のトランジスタの耐圧値の情報が入力され、
前記伝達する機能は、前記ＯＮとみなしたトランジスタの各端子が最も高い電圧値となるように伝達する第３の機能を有し、
前記エラー判定を行う機能は、前記固定電圧の端子の電圧値を伝達した後の前記回路内のトランジスタの各端子の電圧値を参照し、その電圧値と前記入力された前記回路内のトランジスタの耐圧値の情報とを比較して、前記回路内のトランジスタの耐圧違反の有無を判定することを特徴とする回路検証装置。
【請求項４】
請求項２または３記載の回路検証装置において、
前記伝達する機能は、
前記入力された前記固定電圧の端子の電圧値情報を参照して、その電圧値を高い順または低い順に並べ替える機能と、
前記固定電圧の端子の電圧値の伝達を一度でも行った前記ＯＮとみなしたトランジスタに対して、そのトランジスタの各端子の電圧値を確定する機能と、
前記ＯＮとみなしたトランジスタの各端子の電圧値が確定しているか否かを判定する機能とを含み、
前記並び替えた電圧値の順に、前記ＯＮとみなしたトランジスタの各端子の電圧値が確定しているか否かを判定しながら、確定していない前記ＯＮとみなしたトランジスタを対象に伝達を行うことによって、前記ＯＮとみなしたトランジスタの各端子が最も高い電圧値または最も低い電圧値となるようにすることを特徴とする回路検証装置。
【請求項５】
請求項１〜４のいずれか１項記載の回路検証装置において、
さらに、指定エラーリストが入力され、
前記エラー判定を行う機能によってエラーと判定された前記回路内のトランジスタと、前記指定エラーリストが示すトランジスタとが同一か否かを判定する機能を有することを特徴とする回路検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路検証装置に関し、特に、大規模回路に対して静的な貫通電流の発生有無やデバイス耐圧違反の発生有無などを検証する回路検証装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、回路を対象とした検証装置（回路検証装置）としては、入力波形等を設定して回路の動作確認を行うアナログ回路シミュレータや論理回路シミュレータなどが挙げられる。また、レイアウトを対象とした検証装置（レイアウト検証装置）としては、オープンおよびショート等の検証を行うＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ  Ｒｕｌｅ  Ｃｈｅｃｋ）装置、デザインルールの検証を行うＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）装置、回路とレイアウトから抽出するデバイスとネットの一致検証を行うＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ ｃｈｅｃｋ）、およびノイズの検証を行う装置などが挙げられる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、前記のような検証装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００４】
例えば、前記背景技術で述べたような検証装置において、回路検証装置は、レイアウト検証装置に比べると検証可能な項目が少ないと考えられる。しかしながら、設計開発を効率化するためには、回路検証の段階でできるだけ多くの不具合を発見することが望ましい。一方、レイアウト検証装置は、比較的検証可能な項目が充実しており、多くの不具合を発見することが可能ではあるが、大規模回路を対象とする場合に処理時間等の問題が発生することが考えられる。
【０００５】
このような中、前記回路検証装置において、設計ミスなどによって発生した、例えば論理回路等の意図しない静的な貫通電流の発生有無を検証する手法として、アナログ回路シミュレータなどを用いる手法が挙げられる。この手法では、例えば入力波形を設定し、回路上で電流測定を行う箇所を指定して検証を行うのが一般的と言える。しかしながら、この手法では、その貫通電流の発生箇所を特定するのに膨大な手間を要し、また場合によっては、その貫通電流の発生自体を見落とすことも有り得る。すなわち、貫通電流の発生箇所を特定するためには、電流測定を行う回路ブロックを徐々に狭めていくような作業が必要となり、また、貫通電流を検証する際に設定する入力波形の条件によっては、その発生自体が見落とされることもある。
【０００６】
また、半導体製品の微細化が進むにつれて、トランジスタの耐圧を考慮した設計が益々重要となってくる。ところが、例えば多電源を有する回路を設計する際、設計ミスなどにより、トランジスタの耐圧を違反した設計が行われるような事態が十分起こり得る。したがって、このような単純な設計ミスを早期に検出する手法が望まれる。
【０００７】
そこで、本発明の目的は、特に大規模回路に対し、設計ミスなどによる意図しない静的な貫通電流の発生有無とトランジスタの耐圧違反の発生有無を検証し、その発生箇所を容易に特定することが可能な回路検証装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による回路検証装置は、回路の接続情報と、前記回路内で固定電圧の端子の電圧値情報とが入力され、その入力された情報を参照し、回路内のトランジスタの各端子の電圧値を比較することでＯＦＦに固定されているトランジスタを識別する機能と、入力された情報を参照し、ＯＦＦに固定されているものを除くトランジスタをＯＮとみなし、前記固定電圧の端子の電圧値をＯＮとみなしたトランジスタを介して伝達する機能と、前記固定電圧の端子の電圧値を伝達した後のトランジスタの各端子の電圧値を参照して、トランジスタ毎にエラー判定を行う機能とを有するものである。
【００１１】
すなわち、電源端子や基準電位端子などの電圧値に着目して、その電圧値を単純にトランジスタを介して伝達し、伝達後のトランジスタの各端子の電圧値を参照することでエラー判定を行うというものである。このように、簡潔な処理でエラー判定を行うため、高速処理などが可能となり、大規模回路にも容易に適用可能となる。また、エラーが発生したトランジスタの位置も、容易に特定することが可能になる。
【００１２】
ここで、前記伝達する機能は、例えば、前記ＯＮとみなしたトランジスタの内、第１導電型のトランジスタを対象とし、第１導電型のトランジスタの各端子が最も高い電圧値となるように伝達する第１の機能と、ＯＮとみなしたトランジスタの内、第２導電型のトランジスタを対象とし、第２導電型のトランジスタの各端子が最も低い電圧値となるように伝達する第２の機能とを有し、前記エラー判定を行う機能は、前記固定電圧の端子の電圧値を伝達した後の第１導電型および第２導電型のトランジスタの各端子の電圧値を参照して、ＯＮとなっているかまたは基板端子に順方向のダイオードが形成されている第１導電型および第２導電型のトランジスタをエラーとして判定するものである。これによって、静的な貫通電流の発生有無を検証することが可能になる。
【００１３】
また、前記回路検証装置は、さらに、前記回路内のトランジスタの耐圧値の情報が入力され、前記伝達する機能は、前記ＯＮとみなしたトランジスタの各端子が最も高い電圧値となるように伝達する第３の機能を有し、前記エラー判定を行う機能は、前記固定電圧の端子の電圧値を伝達した後の回路内のトランジスタの各端子の電圧値を参照し、それと前記入力された回路内のトランジスタの耐圧値の情報とを比較して、回路内のトランジスタの耐圧違反の有無を判定するものである。
【００１４】
ところで、前記伝達する機能は、より詳細には、例えば、前記入力された前記固定電圧の端子の電圧値情報を参照して、その電圧値を高い順または低い順に並べ替える機能と、前記固定電圧の端子の電圧値の伝達を一度でも行ったトランジスタに対して、そのトランジスタの各端子の電圧値を確定する機能と、トランジスタの各端子の電圧値が確定しているか否かを判定する機能とを含むものである。これによって、前記並び替えた電圧値の順に、トランジスタの各端子の電圧値が確定しているか否かを判定しながら、確定していないトランジスタを対象に伝達を行うことによって、トランジスタの各端子が最も高い電圧値または最も低い電圧値となるようにすることができる。
【００１５】
また、前記回路検証装置は、さらに、指定エラーリストが入力され、前記エラー判定を行う機能によってエラーと判定されたトランジスタと、指定エラーリストが示すトランジスタとが同一か否かを判定する機能を有するものである。これによって、指定エラーリスト内で示されるトランジスタに対し、さらに詳しいエラーの情報を付加することが可能になる。
【発明の効果】
【００１６】
静的な貫通電流の発生有無とトランジスタの耐圧違反の発生有無を検証可能で、エラーが発生した場合には、そのトランジスタの位置を容易に特定することが可能な回路検証装置を実現することができる。また、この回路検証装置は、高速処理が可能となり、大規模回路にも容易に適用することが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は、本発明の一実施の形態の回路検証装置において、その構成の一例を示すブロック図である。図１に示す回路検証装置は、例えば、入力データ部１０と、データ処理部１１と、出力データ部１２などから構成され、入力データ部１０は、回路データ１０ａと信号電位データ１０ｂとデバイスパラメータ１０ｃを有し、データ処理部１１は、回路展開処理部１１ａと電源伝達処理部１１ｂとデバイス判定部１１ｃを有し、出力データ部１２には、ゲート対ソースエラーとソース対基板エラーとデバイス電源耐圧エラーにそれぞれ対応するエラー報告ファイル１２ａ，１２ｂ，１２ｃが含まれている。
【００１９】
なお、この回路検証装置は、コンピュータシステムによって実現され、前記入力データ部１０および出力データ部１２は、例えばハードディスクといった記憶媒体によって実現され、データ処理部１１は、メモリなどの記憶媒体とＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などによって実現させるものである。
【００２０】
前記回路データ１０ａは、例えば、回路図やレイアウトから抽出するトランジスタレベルのネットリスト（回路の接続情報）であり、ＰＭＯＳ，ＮＭＯＳといった各トランジスタ−抵抗、容量、等の他他素子−各電源端子−各内部電圧端子等の間の接続情報を含んでいる。前記信号電位データ１０ｂは、前記回路データ１０ａに含まれる電源端子や内部電圧端子といった固定電圧の端子における電圧値の情報が含まれている。前記デバイスパラメータ１０ｃは、前記回路データ１０ａにおけるトランジスタのモデル（高耐圧／標準耐圧仕様等）、耐圧値の情報およびしきい値電圧Ｖｔｈなどといったトランジスタの特性に関する情報が含まれている。
【００２１】
前記回路展開処理部１１ａは、前記入力データ部１０の各データを整理し、例えば図２に示すような各デバイス（トランジスタ）に着目したデータに展開する。図２においては、前記各デバイス＃１〜＃ｎをＭＯＳトランジスタとして、この各ＭＯＳトランジスタ毎のデバイスデータが纏められている。このデバイスデータには、例えば、ゲートネット、ソースネット、ドレインネット、バイアスネットおよびモデルなどが含まれる。これによって、各ＭＯＳトランジスタのゲート端子、ソース端子、ドレイン端子および基板端子は、それぞれどこに接続され、また、そのＭＯＳトランジスタは、ＰＭＯＳトランジスタかＮＭＯＳトランジスタか、高耐圧仕様か標準耐圧仕様かといったことなどが判る。
【００２２】
前記電源伝達処理部１１ｂは、前記デバイスデータ上のゲートネット、ソースネット、ドレインネットおよびバイアスネットや、信号電位データ１０ｂを参照して、固定電圧の端子の電圧値を、その端子に接続されたデバイスを介して次々に伝達することで、このデバイスの各端子の電圧値を確定する処理を行う。
【００２３】
前記デバイス判定部１１ｃは、前記電源伝達処理部１１ｂによって各デバイスの各端子の電圧値が確定した後、その各端子の電圧値を参照し、各端子間の電圧値を比較することによって、静的な貫通電流や耐圧違反のエラーが発生しているデバイスを検出する。そして、デバイス判定部１１ｃは、出力データ部１２に対して、そのエラーの内容やエラーが発生したデバイスの階層式のデバイス名や位置といった情報を含むエラー報告ファイルを出力する。
【００２４】
ここで、この電源伝達処理部１１ｂとデバイス判定部１１ｃのより具体的な動作について説明を行う。まず、静的な貫通電流の発生が起こり得る場合の代表例としては、例えば、下記（１）、（２）のような場合が考えられ、デバイスの耐圧違反の発生が起こり得る場合の代表例としては、例えば、下記（３）のような場合が考えられる。
【００２５】
（１）ゲート対ソースエラーが発生した場合
ＰＭＯＳトランジスタにおいて、そのゲート端子の最大電圧が、そのソースおよびドレイン端子の最大電圧よりも低くなる場合や、ＮＭＯＳトランジスタにおいて、そのゲート端子の最小電圧が、そのソースおよびドレイン端子の最小電圧よりも高くなる場合に、当該トランジスタが静的な状態でＯＮとなり、貫通電流が発生し得る。この場合の回路の一例を図４に示す。
【００２６】
なお、この図４などを含めて本実施の形態の説明において用いる回路記号を、予め図３によって定義しておく。図３においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれに対し、標準耐圧を備えたものの回路記号と高耐圧を備えたものの回路記号を定義している。
【００２７】
図４は、本発明の一実施の形態の回路検証装置において、ゲート対ソースエラーとなる回路の一例を示す図であり、（ａ）は入力固定でない場合にエラーとなる回路の一例、（ｂ）は入力が‘Ｈ’固定の場合にエラーとなる回路の一例、（ｃ）は入力が‘Ｌ’固定の場合にエラーとなる回路の一例を示すものである。
【００２８】
図４（ａ）〜（ｃ）においては、固定電圧の端子となる電源端子Ｖｄｄおよび基準電位端子Ｖｓｓを有し、標準耐圧仕様のＰＭＯＳトランジスタＭＰ４０およびＮＭＯＳトランジスタＭＮ４０からなるＣＭＯＳ回路４００に、固定電圧の端子となる電源端子Ｖｐｐおよび基準電位端子Ｖｂｂを有し、高耐圧仕様のＰＭＯＳトランジスタＭＰ４１およびＮＭＯＳトランジスタＭＮ４１からなるＣＭＯＳ回路４０１が、設計ミスなどによって接続されている。
【００２９】
このため、図４(ａ)でのＣＭＯＳ回路４００の入力が‘Ｈ’レベルの場合か、または図４（ｂ）のようにＣＭＯＳ回路４００の入力が‘Ｈ’レベル固定の場合に、ＮＭＯＳトランジスタＭＮ４０がＯＮとなり、ＣＭＯＳ回路４０１の入力が０．０Ｖとなる。しかしながら、本来ＯＦＦとなる筈のトランジスタＭＮ４１は、その基準電位端子（ソース端子）Ｖｂｂの電圧値が−２．０ＶであるためにＯＮとなり、静的状態において、ＣＭＯＳ回路４０１の電源端子Ｖｐｐから基準電位端子Ｖｂｂに貫通電流が発生してしまう。
【００３０】
また、図４(ａ)でのＣＭＯＳ回路４００の入力が‘Ｌ’レベルの場合か、または図４（ｃ）のようにＣＭＯＳ回路４００の入力が‘Ｌ’レベル固定の場合に、ＰＭＯＳトランジスタＭＰ４０がＯＮとなり、ＣＭＯＳ回路４０１の入力が１．５Ｖとなる。しかしながら、本来ＯＦＦとなる筈のトランジスタＭＰ４１は、その電源端子（ソース端子）Ｖｐｐの電圧が３．３ＶであるためにＯＮとなり、静的状態において、ＣＭＯＳ回路４０１の電源端子Ｖｐｐから基準電位端子Ｖｂｂに貫通電流が発生してしまう。
【００３１】
（２）ソース対基板エラーが発生した場合
ＰＭＯＳトランジスタにおいて、その基板（Ｎ型のウェル）の電圧が、そのソースおよびドレイン端子の最小電圧よりも低い場合や、ＮＭＯＳトランジスタにおいて、その基板（Ｐ型のウェル）の電圧が、そのソースおよびドレイン端子の最大電圧よりも高い場合に、ソース／ドレイン端子と基板間で順バイアスの寄生ダイオードが形成され、静的な貫通電流が発生し得る。この一例を図５に示す。
【００３２】
図５は、本発明の一実施の形態の回路検証装置において、ソース対基板エラーとなる回路の一例を示す図である。図５においては、電源端子Ｖｐｐより基準電位端子Ｖｂｂに向かって、高耐圧仕様のＰＭＯＳトランジスタＭＰ５０，ＭＰ５１、高耐圧仕様のＮＭＯＳトランジスタＭＮ５０，ＭＮ５１が接続されており、ＰＭＯＳトランジスタＭＰ５０の基板端子（バイアス）は電源端子Ｖｐｐに接続され、ＮＭＯＳトランジスタＭＮ５１の基板端子は基準電位端子Ｖｂｂに接続されている。しかしながら、設計ミスなどによって、ＰＭＯＳトランジスタＭＰ５１の基板端子は電源端子Ｖｄｄに接続され、ＮＭＯＳトランジスタＭＮ５０の基板端子は基準電位端子Ｖｓｓに接続されている。
【００３３】
これによって、ＰＭＯＳトランジスタＭＰ５０かまたはＮＭＯＳトランジスタＭＮ５１がＯＮとなった場合に、その静的状態において、ＰＭＯＳトランジスタＭＰ５１のソース端子（３．３Ｖ）と基板端子（１．５Ｖ）との間と、ＮＭＯＳトランジスタＭＮ５０のソース端子（−２．０Ｖ）と基板端子（０．０Ｖ）との間にそれぞれ順方向の寄生ダイオードが形成され、貫通電流が発生する。
【００３４】
（３）デバイス電源耐圧エラーが発生した場合
ＰＭＯＳおよびＮＭＯＳトランジスタにおいて、その各端子に最大電圧が印加された場合に、デバイス破壊が発生する。この一例を図６に示す。
【００３５】
図６は、本発明の一実施の形態の回路検証装置において、デバイス電源耐圧エラーとして検出される回路の一例を示す図であり、（ａ）は入力固定でない場合に検出される回路の一例、（ｂ）は入力が‘Ｈ’固定の場合に検出される回路の一例を示す図である。
【００３６】
図６（ａ），（ｂ）においては、電源端子Ｖｐｐおよび基準電位端子Ｖｂｂを有し、高耐圧仕様のＰＭＯＳトランジスタＭＰ６０およびＮＭＯＳトランジスタＭＮ６０からなるＣＭＯＳ回路６００に、電源端子Ｖｄｄおよび基準電位端子Ｖｓｓを有し、標準耐圧仕様のＰＭＯＳトランジスタＭＰ６１およびＮＭＯＳトランジスタＭＮ６１からなるＣＭＯＳ回路６０１が、設計ミスなどによって接続されている。
【００３７】
このため、図６(ａ)でのＣＭＯＳ回路６００の入力が‘Ｌ’レベルの場合か、または‘Ｌ’レベル固定の場合（図示せず）に、ＰＭＯＳトランジスタＭＰ６０がＯＮとなり、ＣＭＯＳ回路６０１の入力が３．３Ｖとなる。しかしながら、この電圧は、ＣＭＯＳ回路６０１におけるＰＭＯＳ，ＮＭＯＳトランジスタＭＰ６１，ＭＮ６１のゲート耐圧値を超えており、これらのトランジスタにおいてデバイス破壊が起こりえる。
【００３８】
また、図６(ａ)でのＣＭＯＳ回路６００の入力が‘Ｈ’レベルの場合か、または図６（ｂ）のように‘Ｈ’レベル固定の場合に、ＮＭＯＳトランジスタＭＮ６０がＯＮとなり、ＣＭＯＳ回路６０１の入力が−２．０Ｖとなる。しかしながら、この電圧は、ＣＭＯＳ回路６０１におけるＰＭＯＳトランジスタＭＰ６１又ＮＭＯＳトランジスタＭＮ６１のゲート耐圧値を超えており、このトランジスタにおいてデバイス破壊が起こりえる。
【００３９】
そこで、これらの（１）〜（３）のようなエラーを検出するため、前記電源伝達処理部１１ｂやデバイス判定部１１ｃは、例えば、図７に示すような処理を行う。図７は、本発明の一実施の形態の回路検証装置において、図１の装置の動作の一例を示す処理フロー図である。以下、図７に示す処理フローについて説明する。
【００４０】
Ｓ７００において、電源伝達処理部１１ｂは、電源信号のソートを行う。すなわち、図１の信号電位データ１０ｂによる固定電圧の端子の電圧値を、検証する内容に応じて高い順または低い順に並び替える。そして、Ｓ７０１へ移行する。
【００４１】
Ｓ７０１において、電源伝達処理部１１ｂは、ＯＦＦ固定のデバイスを無視する。すなわち、図１の信号電位データ１０ｂによる固定電圧の端子の電圧値と図２のデバイスデータより、ＯＦＦ固定となっているデバイスを認識する。そして、以降の処理で、このデバイスに対しては電圧値の伝達を行わないようにし、これにしか接続されないデバイスがゲート対ソースエラーとして判定されないようにする。つまり、例えば図８および図９に示すような状況を意味する。図８は、本発明の一実施の形態の回路検証装置において、ゲート対ソースエラーとして検出する必要がない回路の一例を示す図である。図９は、本発明の一実施の形態の回路検証装置において、ソース対基板エラーとして検出する必要がない回路の一例を示す図である。
【００４２】
図８においては、ゲート対ソースエラーの一例である図４の構成に加え、電源端子Ｖｐｐ側に、ＯＦＦ固定のデバイス（高耐圧仕様のＰＭＯＳトランジスタ）ＭＰ８２が接続されている。このＰＭＯＳトランジスタＭＰ８２は、ゲート端子とソース端子が共に電源端子Ｖｐｐ（３．３Ｖ）に接続されているため、ＯＦＦ固定と認識することができる。そして、この図８の場合は、図４のように静的な貫通電流が発生することがないので、ＮＭＯＳトランジスタＭＮ８１をゲート対ソースエラーとして検出する必要がない。
【００４３】
また、図９においては、ソース対基板エラーの一例である図５の構成に対し、電源端子Ｖｐｐ側のデバイス（高耐圧仕様のＰＭＯＳトランジスタ）ＭＰ９０と基準電位端子Ｖｂｂ側のデバイス（高耐圧仕様のＮＭＯＳトランジスタ）ＭＮ９１がＯＦＦ固定となっている。このＰＭＯＳトランジスタＭＰ９０は、ゲート端子とソース端子が共に電源端子Ｖｐｐ（３．３Ｖ）に接続され、ＮＭＯＳトランジスタＭＮ９１は、ゲート端子とソース端子が共に電源端子Ｖｂｂ（−２．０Ｖ）に接続されているため、共にＯＦＦ固定と認識することができる。そして、この図９の場合は、高耐圧仕様のＰＭＯＳトランジスタＭＰ９１と高耐圧仕様のＮＭＯＳトランジスタＭＮ９０において、図５のような基板に向けた静的な貫通電流が発生することがないので、エラーとして検出する必要がない。
【００４４】
そして、ＰＭＯＳトランジスタにおける静的な貫通電流発生のエラーを検出する際には、Ｓ７１０へ移行し、ＮＭＯＳトランジスタにおける静的な貫通電流発生のエラーを検出する際には、Ｓ７２０へ移行し、ＰＭＯＳ，ＮＭＯＳトランジスタのデバイス耐圧違反を検出する際には、Ｓ７３０へ移行する。
【００４５】
Ｓ７１０において、電源伝達処理部１１ｂは、高い電圧値順でＰＭＯＳトランジスタのソース／ドレイン端子をショートし、固定電圧の端子の電圧値を伝達する。すなわち、図２のデバイスデータよりＰＭＯＳトランジスタ（第１導電型のトランジスタ）を認識し、前記ＯＦＦ固定のものを除くＰＭＯＳトランジスタをＯＮとみなす。そして、例えば、図２のソースネットが電源端子（固定電圧の端子）に接続されているか否かを判断し、接続されている場合には、その電源端子の電圧値を、このＯＮとみなしたＰＭＯＳトランジスタを介して伝達する。
【００４６】
なお、この際に、例えば高い電圧値を持つ電源端子から先にこのような処理を行い、１回でも伝達処理を行ったＰＭＯＳトランジスタに対しては、２回目の伝達処理を行わないようにすることで、ＰＭＯＳトランジスタの各端子は、それが取り得る最も高い電圧値となる（第１の機能）。例えば図４（ａ）を用いてここでの処理を説明すると、まず、電源端子Ｖｐｐの電圧値３．３Ｖが、ＰＭＯＳトランジスタＭＰ４１を介してノードＮＤ４１に伝達される。次いで、電源端子Ｖｄｄの電圧値１．５Ｖが、ＰＭＯＳトランジスタＭＰ４０を介してノードＮＤ４０に伝達されるということになる。そして、Ｓ７１１へ移行する。
【００４７】
Ｓ７１１において、デバイス判定部１１ｃは、ＰＭＯＳトランジスタの静的な貫通電流発生のエラーを検出する。すなわち、前記電圧値の伝達後、ＰＭＯＳトランジスタの各端子の電圧値を参照することで、図４のようなゲート対ソースエラーや、図５のようなソース対基板エラーを検出する。なお、この際にＯＦＦ固定のトランジスタに関連して、ソース端子またはドレイン端子がフローティング状態となるトランジスタは、ゲート対ソースエラーとして検出しない。
【００４８】
例えば図４（ａ）を用いてここでの処理を説明すると、前記Ｓ７１０の処理の後、ＰＭＯＳトランジスタＭＰ４１のソース端子（電源端子Ｖｐｐ）の電圧値３．３Ｖと、ゲート端子（ノードＮＤ４０）の電圧値１．５Ｖとを比較する。これによって、このトランジスタは、ＯＮと判定されるため、ゲート対ソースエラーとして検出される。
【００４９】
Ｓ７２０において、電源伝達処理部１１ｂは、低い電圧値順でＮＭＯＳトランジスタのソース／ドレイン端子をショートし、固定電圧の端子の電圧値を伝達する。すなわち、図２のデバイスデータよりＮＭＯＳトランジスタ（第２導電型のトランジスタ）を認識し、前記ＯＦＦ固定のものを除くＮＭＯＳトランジスタをＯＮとみなす。そして、例えば、図２のソースネットが基準電位端子（固定電圧の端子）に接続されているか否かを判断し、接続されている場合には、その基準電位端子の電圧値を、このＯＮとみなしたＮＭＯＳトランジスタを介して伝達する。
【００５０】
なお、この際に、例えば低い電圧値を持つ基準電位端子から先にこのような処理を行い、１回でも伝達処理を行ったＮＭＯＳトランジスタに対しては、２回目の伝達処理を行わないようにすることで、ＮＭＯＳトランジスタの各端子は、それが取り得る最も低い電圧値となる（第２の機能）。例えば図４（ａ）を用いてここでの処理を説明すると、まず、基準電位端子Ｖｂｂの電圧値−２．０Ｖが、ＮＭＯＳトランジスタＭＮ４１を介してノードＮＤ４１に伝達される。次いで、基準電位端子Ｖｓｓの電圧値０．０Ｖが、ＮＭＯＳトランジスタＭＮ４０を介してノードＮＤ４０に伝達されるということになる。そして、Ｓ７２１へ移行する。
【００５１】
Ｓ７２１において、デバイス判定部１１ｃは、ＮＭＯＳトランジスタの静的な貫通電流発生のエラーを検出する。すなわち、前記電圧値の伝達後、ＮＭＯＳトランジスタの各端子の電圧値を参照することで、図４のようなゲート対ソースエラーや、図５のようなソース対基板エラーを検出する。なお、この際にＯＦＦ固定のトランジスタに関連して、ソース端子またはドレイン端子がフローティング状態となるトランジスタは、ゲート対ソースエラーとして検出しない。
【００５２】
例えば図４（ａ）を用いてここでの処理を説明すると、前記Ｓ７２０の処理の後、ＮＭＯＳトランジスタＭＮ４１のソース端子（基準電位端子Ｖｂｂ）の電圧値−２．０Ｖと、ゲート端子（ノードＮＤ４０）の電圧値０．０Ｖとを比較する。これによって、このトランジスタは、ＯＮと判定されるため、ゲート対ソースエラーとして検出される。
【００５３】
Ｓ７３０において、電源伝達処理部１１ｂは、高い電圧値順でＭＯＳ（ＰＭＯＳ，ＮＭＯＳ）トランジスタのソース／ドレイン端子をショートし、固定電圧の端子の電圧値を伝達する。すなわち、前記ＯＦＦ固定のものを除くＭＯＳトランジスタをＯＮとみなす。そして、例えば、図２のソースネットが固定電圧の端子に接続されているか否かを判断し、接続されている場合には、その固定電圧の端子の電圧値を、このＯＮとみなしたＭＯＳトランジスタを介して伝達する。
【００５４】
なお、この際に、例えば高い電圧値を持つ電源端子から先にこのような処理を行い、１回でも伝達処理を行ったＭＯＳトランジスタに対しては、２回目の伝達処理を行わないようにすることで、ＭＯＳトランジスタの各端子は、それが取り得る最も高い電圧値となる（第３の機能）。そして、Ｓ７３１へ移行する。
【００５５】
Ｓ７３１において、デバイス判定部１１ｃは、ＭＯＳトランジスタのデバイス耐圧違反を検出する。すなわち、前記電圧値の伝達後、ＭＯＳトランジスタの各端子の電圧値を参照し、そのトランジスタのデバイスパラメータ（耐圧値の情報）と比較することで、図６のようなデバイス電源耐圧エラーを検出する。
【００５６】
また、以上のような電源伝達処理部１１ｂおよびデバイス判定部１１ｃの処理フローを、より具体化した一例を図１０および図１１に示す。図１０は、本発明の一実施の形態の回路検証装置において、図１の電源伝達処理部およびデバイス判定部の詳細動作の一例を示すものであり、メインルーチンの処理を示す処理フロー図である。図１１は、本発明の一実施の形態の回路検証装置において、図１の電源伝達処理部およびデバイス判定部の詳細動作の一例を示すものであり、図１０のサブルーチンの処理を示す処理フロー図である。
【００５７】
図１０および図１１の説明においては、例えば図１２に示す回路を用いて、デバイス電源耐圧エラーを検出する場合を例として説明する。図１２は、本発明の一実施の形態の回路検証装置において、図１０および図１１の動作を説明するための回路の一例を示す図である。
【００５８】
まず、図１２に示す回路は、電源端子ＶｐｐとノードＮ２との間に高耐圧仕様のＰＭＯＳトランジスタＤ＃１，Ｄ＃２が直列に接続され、電源端子ＶｄｄとノードＮ２との間に標準耐圧仕様のＰＭＯＳトランジスタＤ＃３が接続され、ノードＮ２と基準電位端子Ｖｓｓとの間に標準耐圧仕様のＮＭＯＳトランジスタＤ＃４が接続されている。そして、これらのトランジスタのゲート端子入力は可変とする。
【００５９】
この回路の場合、ＰＭＯＳトランジスタＤ＃１とＤ＃２がＯＮとなった際に、ノードＮ２が３．３Ｖとなるので、標準耐圧仕様のトランジスタであるＤ＃３とＤ＃４においてデバイス破壊が発生する可能性が考えられる。しかしながら、従来技術においては、各ゲート端子入力にパターンを与えて各種検証を行う必要があったため、例えばトランジスタＤ＃１とＤ＃２がＯＦＦ（ゲート端子入力が‘Ｈ’）となるパターンで検証を行った場合に、検証漏れが生じるという問題が考えられた。
【００６０】
しかしながら、図７で述べたような処理フローを用いると、この場合、高い電圧値を持つ電源端子から先に処理を行うため、検証時のノードＮ２の電圧値は３．３Ｖとすることができる。つまり、より詳細には、例えば、以下に説明する図１０のようなメインルーチンフローを実施すればよい。
【００６１】
Ｓ１００において、電源伝達処理部１１ｂは、図１の信号電位データ１０ｂによる固定電圧の端子の電圧値を、電圧値順番にソートする。図１２の例では、高い電圧値順にソートする。そして、Ｓ１０１へ移行する。
【００６２】
Ｓ１０１において、電源伝達処理部１１ｂは、注目電位を最初の電圧値に設定する。図１２の例では、最も高い電圧値となる３．３Ｖに設定する。そして、Ｓ１０２へ移行する。
【００６３】
Ｓ１０２において、電源伝達処理部１１ｂは、注目電位に繋がっているデバイスに対して図１１に示すチェック処理（サブルーチン）を実施する。図１２の例では、３．３Ｖに繋がっているトランジスタＤ＃１を対象に、図１１のサブルーチンを実施する。なお、図１２の例では、３．３Ｖに繋がっているトランジスタは１つであるが、これが複数存在する場合は、その全てを対象にサブルーチンを実施する。そして、このサブルーチンの実施後、Ｓ１０３へ戻る。
【００６４】
Ｓ１０３において、電源伝達処理部１１ｂは、他の電圧値があるか否かを判定する。ある場合はＳ１０４へ移行し、ない場合はＳ１０５へ移行する。
【００６５】
Ｓ１０４において、電源伝達処理部１１ｂは、注目電位を次の電圧値に設定する。図１２の例では、次に高い電圧値となる１．５Ｖに設定する。
【００６６】
Ｓ１０５において、デバイス判定部１１ｃは、注目デバイスを最初のデバイスに設定する。そして、Ｓ１０６へ移行する。
【００６７】
Ｓ１０６において、デバイス判定部１１ｃは、注目デバイスにエラーが有るか否かを判定する。すなわち、注目デバイスの各端子の電圧値を参照し、ゲート対ソースエラーや、ソース対基板エラーや、デバイス電源耐圧エラーの有無を判定する。エラーが有る場合には、Ｓ１０７へ移行し、ない場合には、Ｓ１０８へ移行する。
【００６８】
Ｓ１０７において、デバイス判定部１１ｃは、エラー報告ファイルを出力する。このエラー報告ファイルには、ゲート対ソースエラーなどといったエラーの内容と、そのエラーが発生したデバイスの位置などが含まれている。そして、Ｓ１０８へ移行する。
【００６９】
Ｓ１０８において、デバイス判定部１１ｃは、他にデバイスが有るか否かを判定する。有る場合には、Ｓ１０９へ移行し、無い場合には処理を終了する。
【００７０】
Ｓ１０９において、デバイス判定部１１ｃは、注目デバイスを次のデバイスに設定する。そして、Ｓ１０６へ移行する。
【００７１】
以下、図１１に示すサブルーチンフローの内容について説明する。
【００７２】
Ｓ１０２０において、電源伝達処理部１１ｂは、注目デバイスを最初のデバイスに設定する。図１２の例において、注目電位が３．３Ｖの場合はトランジスタＤ＃１が最初のデバイスとなる。但し、図１２の場合、３．３Ｖに繋がっているトランジスタは１つであるため、後述するＳ１０２６での次のデバイスは存在しない。そして、Ｓ１０２１へ移行する。
【００７３】
Ｓ１０２１において、電源伝達処理部１１ｂは、ソース端子およびドレイン端子といった各端子の電圧値が確定しているか否かを判定する。そして、確定している場合は、Ｓ１０２５へ移行し、そうでない場合は、Ｓ１０２２へ移行する。図１２の例では、トランジスタＤ＃１のドレイン端子（ノードＮ１）の電圧値が確定していないため、そうでない場合となる。
【００７４】
Ｓ１０２２において、電源伝達処理部１１ｂは、注目デバイスがＯＦＦ固定か否かを判定する。ＯＦＦ固定の場合はＳ１０２５へ移行し、そうでない場合は、Ｓ１０２３へ移行する。図１２の例では、トランジスタＤ＃１はＯＦＦ固定ではない。
【００７５】
Ｓ１０２３において、電源伝達処理部１１ｂは、注目電位をデバイスに伝達させる。図１２の例では、電源端子Ｖｐｐの３．３Ｖを、トランジスタＤ＃１を介してノードＮ１に伝達する。そして、Ｓ１０２４へ移行する。
【００７６】
Ｓ１０２４において、電源伝達処理部１１ｂは、伝達先のネットに繋がっているデバイスに対して、このチェック処理を回帰的に実施する。図１２の例では、伝達先のネットに繋がっているトランジスタＤ＃２に対してチェック処理が行われ、これによってノードＮ２に３．３Ｖが伝達される。そして、ノードＮ２が３．３Ｖとなると、そのネットに繋がっているトランジスタＤ＃３およびＤ＃４に対してもチェック処理が行われるが、この場合、その各端子（ソース端子およびドレイン端子）の電圧値が確定している状態となっているので、Ｓ１０２１によってＳ１０２５へ移行することになる。
【００７７】
Ｓ１０２５において、電源伝達処理部１１ｂは、他のデバイスがあるか否かを判定する。ある場合には、Ｓ１０２６へ移行し、ない場合にはＳ１０３へ戻る。なお、図１２の例では、注目電位３．３Ｖに繋がっているデバイスはトランジスタＤ＃１の１つのみであったため、他のデバイスは存在しない。
【００７８】
Ｓ１０２６において、電源伝達処理部１１ｂは、注目デバイスを次のデバイスに設定し、Ｓ１０２１の処理へ移行する。
【００７９】
なお、図１２の例においては、以上の説明のようなチェック処理の後、Ｓ１０３へ戻り、Ｓ１０４によって注目電位を１．５Ｖにした処理、注目電位を０．０Ｖにした処理が行われる。しかし、各トランジスタＤ＃１〜Ｄ＃４における各端子の電圧値は既に確定済みのため、Ｓ１０２１が全て「Ｙ」となり、以降、電圧値の伝達は行われない。
【００８０】
その後、Ｓ１０５〜Ｓ１０９の処理により、トランジスタＤ＃１〜Ｄ＃４がそれぞれ順番に注目デバイスとされ、それぞれのトランジスタでの各端子の電圧値が参照され、エラーが有った場合には、エラー報告ファイルが出力される。これによって、図１２のトランジスタＤ＃３とＤ＃４がデバイス電源耐圧エラーと判定され、そのエラー報告ファイルが出力される。
【００８１】
以上、これまでの説明で述べたような回路検証装置を用いることで、例えば下記（１）〜（５）のような効果を得ることができる。
【００８２】
（１）電源端子および基準電位端子などの電圧値に着目し、デバイスに対して入力パターンを与えることなく、その電圧値を単純に伝達していくという簡単な処理で検証を行うため、高速処理が可能となり、大規模回路にも容易に適用可能となる。
【００８３】
（２）静的な貫通電流のエラーやデバイス耐圧のエラーが発生したデバイスを容易に特定することができる。
【００８４】
（３）デバイスに対する入力パターンに依存せず、ワーストと考えられる電圧条件によって、網羅的に静的な貫通電流の発生有無やデバイス耐圧違反の発生有無を検証することができる。これによって、入力パターンに依存した検証漏れといったことを防止することが可能になる。
【００８５】
（４）回路のネットリストに対して検証を行えるため、設計開発の早期の段階で異常を発見することができる。
【００８６】
（５）前記（１）〜（４）によって、特に単純な設計ミスといったものを早期に検出することが可能になるため、設計開発期間が短縮化され、コストを低減することが可能になる。
【００８７】
つぎに、図１の回路検証装置の応用例を図１３に示す。図１３は、本発明の一実施の形態の回路検証装置において、図１の回路検証装置を変形した構成の一例を示すブロック図である。
【００８８】
図１３に示す回路検証装置は、例えば、図１の構成に加えて、さらに、入力データ部１０に指定エラーリスト１３を備え、データ処理部１１にエラー選定部１４を備え、出力データ部１２に選定済エラーの内容を示すエラー報告ファイル１５を備えたものとなっている。指定エラーリスト１３は、他の一般的な回路検証装置において、エラーとして出力されるデバイスの一覧である。なお、実際上その検証装置への設定などに依存して、この指定エラーリスト１３内には、真のエラーでないデバイスも多数含まれている。
【００８９】
エラー選定部１４は、前記入力された指定エラーリスト１３と図１の回路検証装置によって得られたエラー報告ファイル１２ａ，１２ｂ，１２ｃとを比較し、一致するデバイスおよび不一致となるデバイスを選定し、一致した場合は図１の回路検証装置のエラー内容に応じて分類する。そして、この分類結果は、選定済エラーのエラー報告ファイル１５として出力される。
【００９０】
一般的に、指定エラーリスト１３に含まれるデバイスの数は、非常に多く、通常、これらのデバイスに対して、設計担当者などによる目視の確認作業が行われる。そして、この作業は、多くの時間と労力を必要とする。そこで、エラー選定部１４によって、この指定エラーリスト１３の内容を選定および分類することで、この時間と労力を低減することが可能になる。
【００９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９２】
例えば、これまでの説明では、各検証内容毎にデバイスにとってワーストとなる電圧値の条件を、電圧値の高い順ソートまたは低い順ソートのどちらか一方で規定したが、デバイスの各端子毎に、この高い順ソートか低い順ソートを選択できるような形でワーストとなる電圧値の条件を規定することもできる。また、ＯＦＦ固定のデバイスが殆ど含まれないような回路を対象に検証を行う場合は、ＯＦＦ固定のデバイスを検出する機能は特に設けなくてもよい。
【産業上の利用可能性】
【００９３】
本発明の回路検証装置は、トランジスタレベルのネットリストを有するメモリ製品やロジック製品、システムＬＳＩといった半導体製品全般に対し、その半導体製品の設計ミスを検証する装置として広く適用可能であり、さらに半導体製品に限らず、トランジスタなどの半導体製品を搭載したボードやモジュール基板などに対しても、そのボードなどの設計ミスを検証する装置として適用可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施の形態の回路検証装置において、その構成の一例を示すブロック図である。
【図２】本発明の一実施の形態の回路検証装置において、図１の回路展開処理部の処理内容の一例を示す説明図である。
【図３】本発明の一実施の形態の回路検証装置において、その説明で用いる回路図での回路記号を定義する図である。
【図４】本発明の一実施の形態の回路検証装置において、ゲート対ソースエラーとなる回路の一例を示す図であり、（ａ）は入力固定でない場合にエラーとなる回路の一例、（ｂ）は入力が‘Ｈ’固定の場合にエラーとなる回路の一例、（ｃ）は入力が‘Ｌ’固定の場合にエラーとなる回路の一例を示すものである。
【図５】本発明の一実施の形態の回路検証装置において、ソース対基板エラーとなる回路の一例を示す図である。
【図６】本発明の一実施の形態の回路検証装置において、デバイス電源耐圧エラーとして検出される回路の一例を示す図であり、（ａ）は入力固定でない場合に検出される回路の一例、（ｂ）は入力が‘Ｈ’固定の場合に検出される回路の一例を示す図である。
【図７】本発明の一実施の形態の回路検証装置において、図１の装置の動作の一例を示す処理フロー図である。
【図８】本発明の一実施の形態の回路検証装置において、ゲート対ソースエラーとして検出する必要がない回路の一例を示す図である。
【図９】本発明の一実施の形態の回路検証装置において、ソース対基板エラーとして検出する必要がない回路の一例を示す図である。
【図１０】本発明の一実施の形態の回路検証装置において、図１の電源伝達処理部およびデバイス判定部の詳細動作の一例を示すものであり、メインルーチンの処理を示す処理フロー図である。
【図１１】本発明の一実施の形態の回路検証装置において、図１の電源伝達処理部およびデバイス判定部の詳細動作の一例を示すものであり、図１０のサブルーチンの処理を示す処理フロー図である。
【図１２】本発明の一実施の形態の回路検証装置において、図１０および図１１の動作を説明するための回路の一例を示す図である。
【図１３】本発明の一実施の形態の回路検証装置において、図１の回路検証装置を変形した構成の一例を示すブロック図である。
【符号の説明】
【００９５】
１０  入力データ部
１０ａ  回路データ
１０ｂ  信号電位データ
１０ｃ  デバイスパラメータ
１１  データ処理部
１１ａ  回路展開処理部
１１ｂ  電源伝達処理部
１１ｃ  デバイス判定部
１２  出力データ部
１２ａ，１２ｂ，１２ｃ，１５  エラー報告ファイル
１３  指定エラーリスト
１４  エラー選定部
４００，４０１，６００，６０１  ＣＭＯＳ回路
ＭＰ４０，４１，５０，５１，６０，６１，８０〜８２，９０，９１  ＰＭＯＳトランジスタ
Ｄ＃１〜＃３  ＰＭＯＳトランジスタ
ＭＮ４０，４１，５０，５１，６０，６１，８０，８１，９０，９１  ＮＭＯＳトランジスタ
Ｄ＃４  ＮＭＯＳトランジスタ
Ｖｐｐ，Ｖｄｄ  電源端子
Ｖｂｂ，Ｖｓｓ  基準電位端子
ＮＤ４０，ＮＤ４１，Ｎ１，Ｎ２  ノード
【図１】
2005228031.tif 000003
【図２】
2005228031.tif 000004
【図３】
2005228031.tif 000005
【図４】
2005228031.tif 000006
【図５】
2005228031.tif 000007
【図６】
2005228031.tif 000008
【図７】
2005228031.tif 000009
【図８】
2005228031.tif 000010
【図９】
2005228031.tif 000011
【図１０】
2005228031.tif 000012
【図１１】
2005228031.tif 000013
【図１２】
2005228031.tif 000014
【図１３】
2005228031.tif 000015