(57)【要約】【課題】検出対象発振回路だけを用いて、かつ安価な構成で、当該発振回路の発振停止有無の検出が行えるようにすること。【解決手段】発振回路１の発振信号に位相遅延を与えて出力する第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）と、第１位相遅延回路の出力に位相遅延を与えて出力する第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）と、発振回路１の発振信号と第１位相遅延回路および第２位相遅延回路の各出力信号とに基づき、発振回路１が正常に発振動作を行っている場合には２値レベルの一方のレベル信号となり、発振回路１が発振動作を停止し出力レベルが２値レベルのいずれか一方のレベルになっているときは２値レベルの他方のレベル信号となる発振停止検出信号ｍを発生するように論理ゲートを組み合わせた論理回路部１００とを備える。【選択図】        図１
2005130109.tif 000002
【特許請求の範囲】
【請求項１】
発振回路の発振動作状態を監視する発振停止検出回路であって、
抵抗素子とコンデンサとで構成されるｎ個（ｎ≧２）の位相遅延回路であって、前記発振回路の発振信号に位相遅延を与えて出力する動作をｎ段に渡って行うように配置されるｎ個の位相遅延回路と、
前記発振回路の発振信号と前記ｎ個の位相遅延回路の各位相遅延信号とに基づき発振停止検出信号を発生する検出回路であって、前記発振停止検出信号が、前記発振回路が正常に発振動作を行っている場合には２値レベルの一方のレベル信号となり、前記発振回路が発振動作を停止し出力レベルが２値レベルのいずれか一方のレベルになっているときは２値レベルの他方のレベル信号となるように論理ゲートを組み合わせて構成されている検出回路と、
を備えたことを特徴とする発振停止検出回路。
【請求項２】
前記ｎ個の位相遅延回路における位相遅延量の範囲は、それぞれ、等値であり、個数ｎが大きくなるのに伴い許容位相遅延量の範囲が広がるように設定されることを特徴とする請求項１に記載の発振停止検出回路。
【請求項３】
前記検出回路は、前記発振回路の発振信号を分周する分周回路と、前記分周回路の出力を反転して前記ｎ個の位相遅延回路の初段回路に送り出し、位相遅延された信号を波形整形し反転して取り込み、同様の動作を次段以降の位相遅延回路に対して順々に行うインバータ・シュミットバッファ回路と、前記分周回路の出力と前記インバータ・シュミットバッファ回路が取り込んだ前記ｎ個の位相遅延回路からの各位相遅延信号とに基づき前記発振停止検出信号を発生するようにＡＮＤゲートとＯＲゲートを組み合わせた論理ゲート回路とで構成されていることを特徴とする請求項１に記載の発振停止検出回路。
【請求項４】
発振回路の発振動作状態を監視する発振停止検出回路であって、
遅延バッファの複数個を直列に配置した遅延バッファ回路のｎ個（ｎ≧２）であって、前記発振回路の発振信号に位相遅延を与えて出力する動作をｎ段に渡って行うように配置されるｎ個の遅延バッファ回路と、
前記発振回路の発振信号と前記ｎ個の遅延バッファ回路の各位相遅延信号とに基づき発振停止検出信号を発生する検出回路であって、前記発振停止検出信号が、前記発振回路が正常に発振動作を行っている場合には２値レベルの一方のレベル信号となり、前記発振回路が発振動作を停止し出力レベルが２値レベルのいずれか一方のレベルになっているとき２値レベルの他方のレベル信号となるように論理ゲートを組み合わせて構成されている検出回路と、
を備えたことを特徴とする発振停止検出回路。
【請求項５】
前記ｎ個の遅延バッファ回路における位相遅延量の範囲は、それぞれ、等値であり、個数ｎが大きくなるのに伴い許容位相遅延量の範囲が広がるように設定されることを特徴とする請求項４に記載の発振停止検出回路。
【請求項６】
前記検出回路は、前記発振回路の発振信号を分周する分周回路と、前記分周回路の出力を反転して前記ｎ個の遅延バッファ回路の初段回路に送り出し、位相遅延された信号を反転して取り込み、同様の動作を次段以降の遅延バッファ回路に対して順々に行うインバータ回路と、前記分周回路の出力と前記インバータ回路が取り込んだ前記ｎ個の遅延バッファ回路からの各位相遅延信号とに基づき前記発振停止検出信号を発生するようにＡＮＤゲートとＯＲゲートを組み合わせた論理ゲート回路とで構成されていることを特徴とする請求項４に記載の発振停止検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、発振回路が何らかの原因で発振動作を停止した場合、それを検出する発振停止検出回路に関するものである。
【背景技術】
【０００２】
集積回路、特にマイクロコンピュータを用いた集積回路においては、多くの場合、水晶発振器や水晶振動子等からなる発振回路から必要なクロックを生成するようにしている。したがって、この発振回路が出力する発振信号は、マイクロコンピュータを用いた集積回路を正常に動作させるためには必要不可欠な信号である。しかしながら、発振回路が故障等の原因で発振動作を停止する場合がある。このような状態になると、集積回路は正常に動作できず、システム全体として誤動作し、場合によっては外部制御機器に誤出力し重大事故発生の原因となる可能性がある。
【０００３】
そのために、従来から、発振信号出力を監視して発振動作が停止したことを検出する発振停止検出回路を設け、その検出信号により、当該集積回路をリセットする等の方法が考えられてきた。この種の発振停止検出回路としては、例えば、特許文献１に開示されたものが知られている。以下、図１１を参照して、従来の発振停止検出回路についてその概要を説明する。
【０００４】
図１１に示す発振停止検出回路は、所定の周波数で発振する第１の発振器６０１と、その発振出力が入力される遅延回路６０２と、上記第１の発振器６０１の発振出力と上記遅延回路６０２の遅延出力との排他的論理和を作成する排他的論理回路６０３と、所定の周波数で発振する第２の発振器６０５と、この第２の発振器６０５の発振出力がクロックとして入力されかつ自身の反転出力（Ｑバー出力）がデータ入力端Ｄに入力され、上記排他的論理和回路の出力が反転してリセット入力端ＣＬＲに入力されている第１のＤフリップフロップ６０６と、上記第１のフリップフロップ６０６の非反転出力（Ｑ出力）がデータ入力端Ｄに入力され上記第２の発振器の出力がクロックとして入力されている第２のＤフリップフロップ６０７とから構成されている。
【０００５】
以上のように構成された発振停止検出回路では、第１の発振器６０１の発振出力状態を監視し、第１の発振器６０１の発振出力が正常に高レベルと低レベルを交互に繰り返すときには、第２のＤフリップフロップ６０７の非反転出力（Ｑ出力）は、低レベルに固定される。一方、第１の発振器６０１の発振出力が変化を停止して一方のレベルにはりつくと、第２のＤフリップフロップの非反転出力（Ｑ出力）は、高レベルと低レベルとを繰り返すこととなる。この高レベルと低レベルとを繰り返す第２のＤフリップフロップの非反転出力（Ｑ出力）を再発振させるための検出信号として第１の発振器６０１のリセット入力端に入力することで、発振動作を停止した第１の発振器６０１に発振動作を再開させることができ、発振回路の動作停止を防止することができる。
【０００６】
【特許文献１】特開昭６３−１８５１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の発振停止検出回路では、発振停止有無の検出対象発振器である第１の発振器の他に、第２の発振器が必要であるので、コストアップになるのに加えて、回路が複雑になるという問題がある。また、第２の発振器の発振停止を検出する方法がないので、この第２の発振器の発振が停止した場合には、第１の発振器の停止を検出できなくなり、信頼性が低下するという問題もある。
【０００８】
この発明は、上記に鑑みてなされたものであり、検出対象発振器だけを用いて、かつ安価な構成で、当該発振器の発振停止有無の検出が行える発振停止検出回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、この発明にかかる発振停止検出回路は、抵抗素子とコンデンサとで構成されるｎ個（ｎ≧２）の位相遅延回路であって、前記発振回路の発振信号に位相遅延を与えて出力する動作をｎ段に渡って行うように配置されるｎ個の位相遅延回路と、前記発振回路の発振信号と前記ｎ個の位相遅延回路の各位相遅延信号とに基づき発振停止検出信号を発生する検出回路であって、前記発振停止検出信号が、前記発振回路が正常に発振動作を行っている場合には２値レベルの一方のレベル信号となり、前記発振回路が発振動作を停止し出力レベルが２値レベルのいずれか一方のレベルになっているとき２値レベルの他方のレベル信号となるように論理ゲートを組み合わせて構成されている検出回路とを備えたことを特徴とする。
【００１０】
この発明によれば、論理ゲートの組み合わせ回路および抵抗素子とコンデンサとからなる位相遅延回路という簡単な回路構成によって、検出対象である発振回路の発振停止有無を検出することができる。
【発明の効果】
【００１１】
この発明によれば、検出対象である発振回路の他に第２の発振回路を設けずに、検出対象発振回路だけを用いて、かつ安価な構成で、当該発振回路の発振停止有無の検出が行えるようになる。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明にかかる発振停止検出回路の好適な実施の形態を詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１である発振停止検出回路の構成を示す回路図である。図１において、検出対象である発振回路１は、例えばマクロコンピュータを用いた集積回路において必要となるクロックを生成するのに使用する発振回路であり、水晶発振器や水晶振動子などからなる。この発振回路１の発振停止有無を検出するこの実施の形態１による発振停止検出回路は、各種論理ゲートの組み合わせ回路である論理回路部１００と、第１位相遅延回路を構成する抵抗素子１０３およびコンデンサ１０４と、第２位相遅延回路を構成する抵抗素子１０８およびコンデンサ１０９とで構成されている。
【００１４】
論理回路部１００は、発振回路１の発振信号を分周する分周回路１０１と、分周回路１０１の出力を反転した信号ａを第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）に出力するインバータ１０２と、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）が位相遅延を施した信号ｂを受けるシュミットバッファ１０５と、シュミットバッファ１０５が波形整形して出力する信号ｃを反転するインバータ１０６と、インバータ１０６の出力を反転した信号ｄを第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）に出力するインバータ１０７と、第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）が位相遅延を施した信号ｅを受けるシュミットバッファ１１０と、シュミットバッファ１１０が波形整形して出力する信号ｆを反転するインバータ１１１とを備えている。
【００１５】
さらに、論理回路部１００は、分周回路１０１の出力を一方の入力としインバータ１０６の出力を他方の入力とするＡＮＤゲート１１２およびＯＲゲート１１４と、インバータ１０６の出力を一方の入力としインバータ１１１の出力を他方の入力とするＡＮＤゲート１１３およびＯＲゲート１１５と、ＡＮＤゲート１１２が出力する信号ｇとＡＮＤゲート１１３が出力する信号ｈとが入力するＮＡＮＤゲート１１６と、ＯＲゲート１１４が出力する信号ｉとＯＲゲート１１５が出力する信号ｊとが入力するＯＲゲート１１７と、ＮＡＮＤゲート１１６が出力する信号ｋとＯＲゲート１１７が出力する信号ｌとが入力し発振停止検出信号ｍを外部に出力するＮＡＮＤゲート１１８とを備えている。
【００１６】
ここで、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）では、信号ａに対し９０度以上２７０度以下の範囲内で位相遅延を施して信号ｂを出力するように、抵抗値と容量値が定められている。同様に、第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）では、信号ｄに対し９０度以上２７０度以下の範囲内で位相遅延を施して信号ｅを出力するように、抵抗値と容量値が定められている。
【００１７】
信号ｃは、信号ｂを波形整形したものであり、信号ｆは、信号ｅを波形整形したものである。そして、信号ｄは、信号ｃと同位相である。したがって、基本となる信号ａに対し、信号ｃ、信号ｆは、この順に位相が遅延している。ＡＮＤゲート１１２，１１３とＯＲゲート１１４，１１５，１１７とＮＡＮＤゲート１１６との組み合わせ回路では、分周回路１０１の出力とこのような信号ａ、信号ｃ、信号ｆとに基づき発振回路１の発振停止有無を判定するようになっている。なお、論理回路部１００は、専用の半導体集積回路（ＡＳＩＣ等）に内蔵することが可能である。
【００１８】
次に、図１〜図４を参照して、以上のように構成される発振停止検出回路の動作について説明する。なお、図２は、図１に示す発振回路が正常に発振動作を行っている場合の発振停止検出回路の動作を説明する各部のタイミング図である。図３は、図１に示す発振回路が発振を停止し高レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。図４は、図１に示す発振回路が発振を停止し低レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。各図に示す符号ａ〜符号ｍは、図１に示す信号ａ〜信号ｍと対応している。
【００１９】
まず、発振回路１が正常に発振動作を行っている場合の発振停止検出回路の動作について説明する。図１および図２において、インバータ１０２が分周回路１０１の出力を反転して出力する信号ａは、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）にて９０度以上２７０度以下の範囲内で位相が遅延され、信号ｂとしてシュミットバッファ１０５に入力する。シュミットバッファ１０５では、出力を高レベルに変化させる電圧であるポジティブトリガ電圧２０１と、出力を低レベルに変化させる電圧であるネガティブトリガ電圧２０２とに基づき信号ｂの波形を整形した信号ｃをインバータ１０６に出力する。
【００２０】
インバータ１０７は、信号ｃと同位相の信号ｄを第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）に出力する。第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）では、信号ｄを９０度以上２７０度以下の範囲内で位相を遅延し、信号ｅとしてシュミットバッファ１１０に入力する。シュミットバッファ１１０では、出力を高レベルに変化させる電圧であるポジティブトリガ電圧２０３と、出力を低レベルに変化させる電圧であるネガティブトリガ電圧２０４とに基づき信号ｅの波形を整形した信号ｆをインバータ１１１に出力する。
【００２１】
ＡＮＤゲート１１２では、分周回路１０１の出力（つまり信号ａの反転信号）とインバータ１０６の出力（つまり信号ｃの反転信号）との論理積を取り、双方が高レベルであるときに高レベルとなる信号ｇをＮＡＮＤゲート１１６に出力する。また、ＡＮＤゲート１１３では、インバータ１０６の出力（つまり信号ｃの反転信号）とインバータ１１１の出力（つまり信号ｆの反転信号）との論理積を取り、双方が高レベルであるときに高レベルとなる信号ｈをＮＡＮＤゲート１１６に出力する。
【００２２】
発振回路１が正常に発振動作を行っている場合には、信号ａに対し、信号ｃと信号ｆは、位相がそれぞれ９０度以上２７０度以下の範囲内でこの順に遅れているので、信号ｇが高レベルになる期間と信号ｈが高レベルになる期間とは一致せず、ずれている。したがって、ＮＡＮＤゲート１１６がＮＡＮＤゲート１１８に出力する信号ｋ（信号ｇと信号ｈとの論理積を反転した信号である）は、高レベルになる。
【００２３】
また、ＯＲゲート１１４では、分周回路１０１の出力（つまり信号ａの反転信号）とインバータ１０６の出力（つまり信号ｃの反転信号）との論理和を取って信号ｉをＯＲゲート１１７に出力する。また、ＯＲゲート１１５では、インバータ１０６の出力（つまり信号ｃの反転信号）とインバータ１１１の出力（つまり信号ｆの反転信号）との論理和を取って信号ｊをＯＲゲート１１７に出力する。
【００２４】
同様に、発振回路が正常に発振動作を行っている場合には、信号ａに対し、信号ｃと信号ｆは、位相がそれぞれ９０度以上２７０度以下の範囲内でこの順に遅れているので、信号ｉが低レベルになる期間と信号ｊが低レベルになる期間とは一致せず、ずれている。したがって、ＯＲゲート１１７がＮＡＮＤゲート１１８に出力する信号ｌ（信号ｉと信号ｊとの論理和を取った信号である）は、高レベルになる。
【００２５】
その結果、ＮＡＮＤゲート１１８は、両入力が共に高レベルであるので発振停止検出信号ｍを低レベルに固定して出力し、発振回路１が正常に発振動作を行っていることを外部に報知することができる。
【００２６】
次に、正常に発振動作をしていた発振回路１が故障等の原因で発振を停止したため、発振回路１の発振出力が高レベルに固定される形で停止した場合には、図１および図３において、分周回路１０１の出力は、発振を停止したタイミング以降高レベルに固定されている。したがって、信号ａと信号ｃと信号ｆは、共に発振を停止したタイミングで低レベルに固定された状態となるので、信号ｇおよび信号ｈのいずれもが高レベルに固定された状態となり、ＮＡＮＤゲート１１６にて一致が検出され、信号ｋが高レベルから低レベルに変化する。
【００２７】
同時に、信号ｉおよび信号ｊはいずれも高レベルに固定された状態になるので、ＯＲゲート１１７が出力する信号ｌは正常時の高レベル状態をそのまま維持する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、発振停止検出信号ｍを低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。
【００２８】
一方、正常に発振動作をしていた発振回路１が故障等の原因で発振を停止したため、発振回路１の発振出力が低レベルに固定される形で停止した場合には、図１および図４において、分周回路１０１の出力は、発振を停止したタイミング以降低レベルに固定されている。したがって、信号ａと信号ｃと信号ｆは、共に発振を停止したタイミングで高レベルに固定された状態となるので、信号ｇおよび信号ｈのいずれもが低レベルに固定された状態となり、ＮＡＮＤゲート１１６が出力する信号ｋは正常時の高レベル状態をそのまま維持する。
【００２９】
同時に、信号ｉおよび信号ｊはいずれも低レベルに固定された状態になるので、ＯＲゲート１１７が出力する信号ｌは高レベルから低レベルに変化する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、発振停止検出信号ｍを低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。なお、信号ｇ、信号ｈ、信号ｋ、信号ｉ、信号ｊ、信号ｌ、信号ｍの各論理式を以下に示す。
【００３０】
【数１】
2005130109.tif 000003
【００３１】
したがって、この発振停止検出信号ｍを、例えば発振回路１の発振信号から生成したクロックを用いる集積回路のリセット入力端子等に入力することにより、発振回路１が発振停止したときには、集積回路をリセットし、システム全体を安全な方向に導くことができる。
【００３２】
このように、実施の形態１によれば、検出対象である発振回路の他に第２の発振回路を設けずに、論理ゲートの組み合わせ回路および抵抗素子とコンデンサとからなる位相遅延回路という簡単な回路構成によって、検出対象である発振回路の発振停止有無を検出することができる。
【００３３】
実施の形態２．
図５は、この発明の実施の形態２である発振停止検出回路の構成を示す回路図である。なお、図５では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００３４】
図５に示すように、実施の形態２による発振停止検出回路は、図１（実施の形態１）に示した構成において、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）と第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）とを省略し、論理回路部１００に代わる論理回路部３０１のみによって構成されている。
【００３５】
論理回路部３０１では、図１（実施の形態１）に示した論理回路部１００において、シュミットバッファ１０５，１１０を省略し、インバータ１０２の出力端とインバータ１０７の入力端との間に遅延バッファを多数直列に接続した遅延バッファ回路３０２が設けられ、また、インバータ１０７の出力端とインバータ１１１の入力端との間に遅延バッファを多数直列に接続した遅延バッファ回路３０３が設けられている。
【００３６】
この遅延バッファ回路３０２，３０３は、実施の形態１における第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）および第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）に相当し、同様に、９０度以上２７０度以下の範囲内で位相を遅らせる動作を行うようになっている。
【００３７】
したがって、実施の形態２によれば、実施の形態１と同様の作用・効果が得られる。加えて、論理回路部３０１をＡＳＩＣに内蔵するなどして、実施の形態１よりもさらに基板上の部品点数を減らすことができる。また、実施の形態１よりもＡＳＩＣの端子数を減らすことができる。
【００３８】
実施の形態３．
図６は、この発明の実施の形態３である発振停止検出回路の構成を示す回路図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。但し、信号を示す符号は違えている。ここでは、実施の形態３に関わる部分を中心に説明する。
【００３９】
図６に示すように、実施の形態３による発振停止検出回路は、図１（実施の形態１）に示した構成において、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）と第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）に加えて、第３位相遅延回路（抵抗素子４０３とコンデンサ４０４）が設けられ、論理回路部１００に代えて論理回路部４０１が設けられている。
【００４０】
論理回路部４０１では、図１（実施の形態１）に示した論理回路部１００において、インバータ４０２，４０６と、シュミットバッファ４０５と、ＡＮＤゲート４０７と、ＯＲゲート４０８とが追加され、ＮＡＮＤゲート１１６に代えて３入力のＮＡＮＤゲート４０９が設けられ、ＯＲゲート１１７に代えて３入力のＯＲゲート４１０が設けられている。
【００４１】
ここで、実施の形態３では、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）は、インバータ１０２が分周回路１０１の出力を反転して出力する信号Ａを６０度以上３００度以下の範囲内で位相を遅延させ、信号Ｂとしてシュミットバッファ１０５に出力する。第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）は、インバータ１０７が出力する信号Ｄ（シュミットバッファ１０５が出力する信号Ｃと同位相である）を６０度以上３００度以下の範囲内で位相を遅延させ、信号Ｅとしてシュミットバッファ１１０に出力する。同様に、追加された第３位相遅延回路（抵抗素子４０３とコンデンサ４０４）もインバータ４０２が出力する信号Ｇを６０度以上３００度以下の範囲内で位相を遅延させ、信号Ｈとしてシュミットバッファ４０５に出力するようになっている。
【００４２】
インバータ１１１の出力は、ＡＮＤゲート１１３およびＯＲゲート１１５の他に、追加されたＡＮＤゲート４０７およびＯＲゲート４０８の一方の入力端とインバータ４０２とに入力されている。したがって、インバータ４０２が出力する信号Ｇは、シュミットバッファ１１０が出力する信号Ｆと同位相である。シュミットバッファ４０５は、信号Ｈを波形整形した信号Ｉをインバータ４０６に出力する。インバータ４０６の出力は、ＡＮＤゲート４０７およびＯＲゲート４０８の他方の入力端に与えられる。
【００４３】
ＡＮＤゲート４０７が出力する信号Ｌは、ＡＮＤゲート１１２，１１３が出力する信号Ｊ，信号Ｋと共にＮＡＮＤゲート４０９に入力される。また、ＯＲゲート４０８が出力する信号Ｏは、ＯＲゲート１１４，１１５が出力する信号Ｍ，信号Ｎと共にＯＲゲート４１０に入力される。ＮＡＮＤゲート１１８は、ＮＡＮＤゲート４０９が出力する信号ＰとＯＲ４１０が出力する信号Ｑとを受けて発振停止検出信号Ｒを出力するとしている。
【００４４】
次に、図６〜図９を参照して、以上のように構成される発振停止検出回路の動作について説明する。なお、図７は、図６に示す発振回路が正常に発振動作を行っている場合の発振停止検出回路の動作を説明する各部のタイミング図である。図８は、図６に示す発振回路が発振を停止し高レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。図９は、図６に示す発振回路が発振を停止し低レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。各図に示す符号Ａ〜符号Ｒは、図６に示す信号Ａ〜信号Ｒと対応している。
【００４５】
まず、発振回路１が正常に発振動作を行っている場合の発振停止検出回路の動作について説明する。図６および図７において、インバータ１０２が分周回路１０１の出力を反転して出力する信号Ａは、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）にて６０度以上３００度以下の範囲内で位相が遅延され、信号Ｂとしてシュミットバッファ１０５に入力する。シュミットバッファ１０５では、出力を高レベルに変化させる電圧であるポジティブトリガ電圧２０１と、出力を低レベルに変化させる電圧であるネガティブトリガ電圧２０２とに基づき信号Ｂの波形を整形した信号Ｃをインバータ１０６に出力する。
【００４６】
インバータ１０７は、信号Ｃと同位相の信号Ｄを第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）に出力する。第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）では、信号Ｄを６０度以上３００度以下の範囲内で位相を遅延し、信号Ｅとしてシュミットバッファ１１０に入力する。シュミットバッファ１１０では、出力を高レベルに変化させる電圧であるポジティブトリガ電圧２０３と、出力を低レベルに変化させる電圧であるネガティブトリガ電圧２０４とに基づき信号Ｅの波形を整形した信号Ｆをインバータ１１１に出力する。
【００４７】
インバータ４０２は、信号Ｆと同位相の信号Ｇを第３位相遅延回路（抵抗素子４０３とコンデンサ４０４）に出力する。第３位相遅延回路（抵抗素子４０３とコンデンサ４０４）では、信号Ｇを６０度以上３００度以下の範囲内で位相を遅延し、信号Ｈとしてシュミットバッファ４０５に入力する。シュミットバッファ４０５では、出力を高レベルに変化させる電圧であるポジティブトリガ電圧４２１と、出力を低レベルに変化させる電圧であるネガティブトリガ電圧４２２とに基づき信号Ｈの波形を整形した信号Ｉをインバータ４０６に出力する。
【００４８】
ＡＮＤゲート１１２では、分周回路１０１の出力（つまり信号Ａの反転信号）とインバータ１０６の出力（つまり信号Ｃの反転信号）との論理積を取り、双方が高レベルであるときに高レベルとなる信号ＪをＮＡＮＤゲート４０９に出力する。また、ＡＮＤゲート１１３では、インバータ１０６の出力（つまり信号Ｃの反転信号）とインバータ１１１の出力（つまり信号Ｆの反転信号）との論理積を取り、双方が高レベルであるときに高レベルとなる信号ＫをＮＡＮＤゲート４０９に出力する。また、ＡＮＤゲート４０７では、インバータ１１１の出力（つまり信号Ｆの反転信号）とインバータ４０６の出力（つまり信号Ｉの反転信号）との論理積を取り、双方が高レベルであるときに高レベルとなる信号ＬをＮＡＮＤゲート４０９に出力する。
【００４９】
発振回路１が正常に発振動作を行っている場合には、信号Ａに対し、信号Ｃと信号Ｆと信号Ｉは、位相がそれぞれ６０度以上３００度以下の範囲内でこの順に遅れているので、信号Ｊが高レベルになる期間と信号Ｋが高レベルになる期間と信号Ｌが高レベルになる期間とは、一部が重複した形でずれているが、全てが一致する高レベル期間がない。したがって、ＮＡＮＤゲート４０９がＮＡＮＤゲート１１８に出力する信号Ｐ（信号Ｊと信号Ｋと信号Ｌの論理積を反転した信号である）は、高レベルになる。
【００５０】
また、ＯＲゲート１１４では、分周回路１０１の出力（つまり信号Ａの反転信号）とインバータ１０６の出力（つまり信号Ｃの反転信号）との論理和を取って信号ＭをＯＲゲート４１０に出力する。また、ＯＲゲート１１５では、インバータ１０６の出力（つまり信号Ｃの反転信号）とインバータ１１１の出力（つまり信号Ｆの反転信号）との論理和を取って信号ＮをＯＲゲート４１０に出力する。また、ＯＲゲート４０８では、インバータ１１１の出力（つまり信号Ｆの反転信号）とインバータ４０６の出力（つまり信号Ｉの反転信号）との論理和を取って信号ＯをＯＲゲート４１０に出力する。
【００５１】
同様に、発振回路が正常に発振動作を行っている場合には、信号Ａに対し、信号Ｃと信号Ｆと信号Ｉは、位相がそれぞれ６０度以上３００度以下の範囲内でこの順に遅れているので、信号Ｍが低レベルになる期間と信号Ｎが低レベルになる期間と信号Ｏが低レベルになる期間とは、一部が重複した形でずれているが、全てが一致する低レベル期間がない。したがって、ＯＲゲート４１０がＮＡＮＤゲート１１８に出力する信号Ｑ（信号Ｍと信号Ｎと信号Ｏとの論理和を取った信号である）は、高レベルになる。
【００５２】
その結果、ＮＡＮＤゲート１１８は、両入力が共に高レベルであるので発振停止検出信号Ｒを低レベルに固定して出力し、発振回路１が正常に発振動作を行っていることを外部に報知することができる。
【００５３】
次に、正常に発振動作をしていた発振回路１が故障等の原因で発振を停止したため、発振回路１の発振出力が高レベルに固定される形で停止した場合には、図６および図８において、分周回路１０１の出力は、発振を停止したタイミング以降高レベルに固定されている。したがって、信号Ａと信号Ｃと信号Ｆと信号Ｉは、共に発振を停止したタイミングで低レベルに固定された状態となるので、信号Ｊと信号Ｋと信号Ｌとはいずれもが高レベルに固定された状態となり、ＮＡＮＤゲート４０９にて一致が検出され、信号Ｐが高レベルから低レベルに変化する。
【００５４】
同時に、信号Ｍと信号Ｎと信号Ｏは、いずれも高レベルに固定された状態になるので、ＯＲゲート４１０が出力する信号Ｑは正常時の高レベル状態をそのまま維持する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、発振停止検出信号Ｒを低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。
【００５５】
一方、正常に発振動作をしていた発振回路１が故障等の原因で発振を停止したため、発振回路１の発振出力が低レベルに固定される形で停止した場合には、図６および図９において、分周回路１０１の出力は、発振を停止したタイミング以降低レベルに固定されている。したがって、信号Ａと信号Ｃと信号Ｆと信号Ｉは、共に発振を停止したタイミングで高レベルに固定された状態となるので、信号Ｊと信号Ｋと信号Ｌは、いずれもが低レベルに固定された状態となり、ＮＡＮＤゲート４０９が出力する信号Ｐは正常時の高レベル状態をそのまま維持する。
【００５６】
同時に、信号Ｍと信号Ｎと信号Ｏは、いずれも低レベルに固定された状態になるので、ＯＲゲート４１０が出力する信号Ｑは高レベルから低レベルに変化する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、発振停止検出信号Ｒを低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。なお、信号Ｊ、信号Ｋ、信号Ｌ、信号Ｐ、信号Ｍ、信号Ｎ、信号Ｏ、信号Ｑ、信号Ｒの各論理式を以下に示す。
【００５７】
【数２】
2005130109.tif 000004
【００５８】
このように、実施の形態３によれば、実施の形態１と同様に、検出対象である発振回路の他に第２の発振回路を設けずに、論理ゲートの組み合わせ回路および抵抗素子とコンデンサとからなる位相遅延回路という簡単な回路構成によって、検出対象である発振回路の発振停止有無を検出することができる。
【００５９】
加えて、実施の形態３では、３個の位相遅延回路を設け、位相遅延量を実施の形態１よりも広く６０度以上３００度以下の範囲内に設定するようにしたので、位相遅延回路を構成する抵抗素子の抵抗値やコンデンサの容量値を小さくしても検出動作が行えるようになる。したがって、抵抗素子の抵抗値とコンデンサの容量値の選択範囲を広げることができる。
【００６０】
実施の形態４．
図１０は、この発明の実施の形態４である発振停止検出回路の構成を示す回路図である。なお、図１０では、図６（実施の形態３）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００６１】
図１０に示すように、実施の形態４による発振停止検出回路は、図６（実施の形態３）に示した構成において、第１位相遅延回路（抵抗素子１０３とコンデンサ１０４）と第２位相遅延回路（抵抗素子１０８とコンデンサ１０９）と第３位相遅延回路（抵抗素子４０３とコンデンサ４０４）に加えて、同様構成の位相検出回路が１以上設けられる。つまり、図１０では、代表例として、抵抗素子５０３とコンデンサ５０４とからなる位相遅延回路が追加して示されているが、この実施の形態４では、実施の形態３に対しｎ個（ｎ≧４）の位相遅延回路が設けられる。それに伴い、論理回路部４０１に代えて論理回路部５０１が設けられている。なお、実施の形態１を含む場合は、ｎ≧２となる。
【００６２】
論理回路部５０１では、図６（実施の形態３）に示した論理回路部４０１において、位相遅延回路（抵抗素子５０３と容量素子５０４）に信号を送り出すインバータ５０２と、位相遅延回路（抵抗素子５０３と容量素子５０４）からの信号を波形整形するシュミットバッファ５０５と、シュミットバッファ５０５の出力を反転するインバータ５０６と、２つの位相遅延された信号の論理積を取るＡＮＤゲート５０７と、２つの位相遅延された信号の論理和を取るＯＲゲート５０８とが追加して示されているが、この一組がこの実施の形態４ではｎ組設けられる。したがって、３入力のＮＡＮＤゲート４０９に代えてｎ入力のＮＡＮＤゲート５０９が設けられ、３入力のＯＲゲート４１０に代えてｎ入力のＯＲゲート５１０が設けられている。
【００６３】
この実施の形態４では、ｎ個の位相遅延回路は、それぞれ、位相を１８０／ｎ度以上（３６０−１８０／ｎ）度以下の範囲内で遅延させ得るように抵抗値と容量値が定められている。したがって、発振回路１が正常に発振動作を行っている場合は、実施の形態１や実施の形態３と同様に、ｎ入力のＮＡＮＤゲート５０９に入力するｎ個の信号相互間では、高レベルとなる期間がずれるので、ｎ入力のＮＡＮＤゲート５０９の出力は高レベルに固定される。また、ｎ入力のＯＲゲート５１０に入力するｎ個の信号相互間では、低レベルとなる期間がずれるので、ｎ入力ＯＲゲート５１０の出力は高レベルに固定される。その結果、ＮＡＮＤゲート１１８は、両入力が共に高レベルであるので、出力（発振停止検出信号）を低レベルに固定して出力し、発振回路１が正常に発振動作を行っていることを外部に報知することができる。
【００６４】
そして、発振回路１の発振出力が高レベルで固定される形で停止した場合には、ｎ入力のＮＡＮＤゲート５０９の出力は高レベルから低レベルに変化し、ｎ入力のＯＲゲート５１０の出力は高レベルをそのまま維持する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、出力（発振停止検出信号）を低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。
【００６５】
一方、発振回路１の発振出力が低レベルで固定される形で停止した場合には、ｎ入力のＮＡＮＤゲート５０９の出力は高レベルをそのまま維持する。ｎ入力のＯＲゲート５１０の出力は高レベルから低レベルに変化する。その結果、ＮＡＮＤゲート１１８では、発振回路１が発振を停止したタイミングにて両入力のレベルが不一致となるので、出力（発振停止検出信号）を低レベルから高レベルに変化させる。これによって、発振回路１が発振動作を停止したことを外部に報知することができる。
【００６６】
このように、実施の形態４によれば、実施の形態１、実施の形態３と同様に、検出対象である発振回路の他に第２の発振回路を設けずに、論理ゲートの組み合わせ回路および抵抗素子とコンデンサとからなる位相遅延回路という簡単な回路構成によって、検出対象である発振回路の発振停止有無を検出することができる。
【００６７】
加えて、実施の形態４では、実施の形態３に対しｎ個（ｎ≧４）の位相遅延回路を設け、位相遅延量を実施の形態３よりも広く１８０／ｎ度以上（３６０−１８０／ｎ）度以下の範囲内に設定するようにしたので、位相遅延回路を構成する抵抗素子の抵抗値やコンデンサの容量値を小さくしても検出動作が行えるようになる。したがって、抵抗素子の抵抗値とコンデンサの容量値の選択範囲を実施の形態３よりもさらに広げることができる。
【００６８】
なお、実施の形態３や実施の形態４においても、実施の形態２と同様に、抵抗素子とコンデンサからなる位相遅延回路に代えて、複数の遅延バッファを直列に配置した遅延バッファ回路を適用することができることは言うまでもない。
【産業上の利用可能性】
【００６９】
以上のように、この発明にかかる発振停止検出回路は、簡単な回路構成で発振回路が正常に発振動作をしているか否かを監視するのに有用であり、特にマイクロコンピュータを用いる集積回路において発振回路の発振信号から必要なクロックを生成している場合に、発振回路が停止したときにリセット処理を実施してシステム全体を安全な方向に導くトリガとして好適である。
【図面の簡単な説明】
【００７０】
【図１】この発明の実施の形態１である発振停止検出回路の構成を示す回路図である。
【図２】図１に示す発振回路が正常に発振動作を行っている場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図３】図１に示す発振回路が発振を停止し高レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図４】図１に示す発振回路が発振を停止し低レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図５】この発明の実施の形態２である発振停止検出回路の構成を示す回路図である。
【図６】この発明の実施の形態３である発振停止検出回路の構成を示す回路図である。
【図７】図６に示す発振回路が正常に発振動作を行っている場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図８】図６に示す発振回路が発振を停止し高レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図９】図６に示す発振回路が発振を停止し低レベルを出力した状態にある場合の発振停止検出回路の動作を説明する各部のタイミング図である。
【図１０】この発明の実施の形態４である発振停止検出回路の構成を示す回路図である。
【図１１】従来の発振停止検出回路の構成例を示す回路図である。
【符号の説明】
【００７１】
１  発振回路
１０１  分周回路
１０２，１０６，１０７，１１１，４０２，４０６，５０２，５０６  インバータ
１０３，１０８，４０３，５０３  抵抗素子
１０４，１０９，４０４，５０４  コンデンサ
１０５，１１０，４０５，５０５  シュミットバッファ
１１２，１１３，４０７，５０７  ＡＮＤゲート
１１４，１１５，１１７，４０８，５０８  ＯＲゲート
１１６，１１８  ＮＡＮＤゲート
１００，３０１，４０１，５０１  論理回路部
２０１，２０３，４２１  ポジティブトリガ電圧
２０２，２０４，４２２  ネガティブトリガ電圧
３０２，３０３  遅延バッファ回路
４０９  ３入力のＮＡＮＤゲート
４１０  ３入力のＯＲゲート
５０９  ｎ入力のＮＡＮＤゲート
５１０  ｎ入力のＯＲゲート
【図１】
2005130109.tif 000005
【図２】
2005130109.tif 000006
【図３】
2005130109.tif 000007
【図４】
2005130109.tif 000008
【図５】
2005130109.tif 000009
【図６】
2005130109.tif 000010
【図７】
2005130109.tif 000011
【図８】
2005130109.tif 000012
【図９】
2005130109.tif 000013
【図１０】
2005130109.tif 000014
【図１１】
2005130109.tif 000015