(57)【要約】【課題】セキュリティを保持しつつ、昇圧回路の昇圧電圧の低下を防止する半導体装置およびＩＣカードを提供することを目的とする。【解決手段】昇圧電圧ＶＰＰを生成して出力ラインＯＬに出力する昇圧回路４と、昇圧回路４から出力ラインＯＬを介して昇圧電圧ＶＰＰが供給されるメモリセル５と、出力ラインＯＬに接続されたテストラインＴＬと、出力ラインＯＬとテストラインＴＬとの間に設けられ、昇圧回路４の昇圧動作時に出力ラインＯＬからテストラインＴＬに流れる電流を遮断する制御回路６とを具備することを特徴としている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
昇圧電圧を生成して出力ラインに出力する昇圧回路と、
前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、
前記出力ラインに接続されたテストラインと、
前記出力ラインと前記テストラインとの間に設けられ、前記昇圧回路の昇圧動作時に前記出力ラインから前記テストラインに流れる電流を遮断する制御回路とを具備することを特徴とする半導体装置。
【請求項２】
昇圧電圧を生成して出力ラインに出力する昇圧回路と、
前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、
前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたデプレッション型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタのソースにドレインが接続され、ゲートが前記抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、
前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、
前記デプレッション型ＮＭＯＳトランジスタおよび前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴とする半導体装置。
【請求項３】
昇圧電圧を生成して出力ラインに出力する昇圧回路と、
前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、
前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、
前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、
前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴とする半導体装置。
【請求項４】
制御パッドを介して制御回路に電圧を供給し、テスト用パッドと昇圧回路の出力ラインとの間を導通させるステップと、
前記テスト用パッドを介して前記昇圧回路の出力ラインの電圧をモニタし、または、前記テスト用パッドを介して前記出力ラインに電圧を供給するステップとを具備することを特徴とする半導体装置のテスト方法。
【請求項５】
半導体メモリと、
前記半導体メモリに接続されたＣＰＵとを具備し、
前記半導体メモリが、前記内部回路をメモリセルとした請求項１乃至３のいずれか１項記載の半導体装置であることを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、そのテスト方法およびＩＣカードに関し、特に、高電圧を供給する昇圧回路を備えた半導体装置、そのテスト方法およびＩＣカードに関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭなどの不揮発性メモリの書き換えは、メモリセルに高電圧を印加することにより行われる。このため、不揮発性メモリには、必要とされる高電圧をメモリセルに供給するための昇圧回路が備えられている。また、ダイシング前のウェハ検査において昇圧回路の昇圧電位のモニタやメモリセルの書き込みマージンの評価を行うために、この昇圧回路の出力ラインはテスト用パッドに接続されていることが多い。
【０００３】
このテスト用パッドはウェハ検査後に使用されることがないため、セキュリティの制約が厳しいＩＣカード等に不揮発性メモリが搭載される場合、テスト用パッドをダイシングライン上に設けてダイシングとともにテスト用パッドを切除する構成が採用される。
【０００４】
しかし、テスト用パッドをダイシングライン上に設けると、ダイシングによりテスト用パッドに接続されたメタル配線が接地電位にショートされ、昇圧回路の出力ラインが接地される可能性がある。昇圧回路の出力ラインが接地されると、リーク電流が生じる結果、昇圧回路の昇圧電圧が低下する可能性があった。
【０００５】
このような背景から、昇圧回路の昇圧電圧を低下させることなくテスト用パッドを除去できる半導体装置が提案されている（例えば、特許文献１参照）。
【０００６】
この従来の半導体装置について図７を参照しながら説明する。図７は、従来の半導体装置のウェハ状態の構造を示す構成図である。
【０００７】
ダイシングライン２０１によって区切られたチップ領域２０２内に昇圧回路２０３とヒューズ２０４とが設けられている。昇圧回路２０３の出力ラインＯＬは、メモリセルに接続されるとともに、ダイシング前のウェハ検査において昇圧電位のモニタやメモリセルの書き込みマージンの評価を行うために、ダイシングライン２０１上に設けられたテスト用パッド２０５にヒューズ２０４を介して接続されている。
【０００８】
昇圧電位のモニタやメモリセルの書き込みマージンの評価を行い、テスト用パッドを使用することがなくなったときに、ヒューズ２０４をレーザなどを使用して切断する。ヒューズ２０４を切断することにより、テスト用パッド２０５に接続されていた昇圧回路２０３の出力ラインＯＬは非接続状態となる。これにより、ダイシングにより昇圧回路２０３の出力ラインＯＬが接地されることで昇圧回路２０３の昇圧電圧が低下することを防止することができる。
【特許文献１】
特開２０００−４０７９２号公報（第３頁、図２）
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、レーザなどでヒューズ２０４を切断するために、ヒューズ２０４を露出して保護膜を形成しなければならず、ヒューズ２０４が設けられた箇所において昇圧回路２０３の出力ラインＯＬが表面に露出してしまう。セキュリティの観点から、昇圧回路２０３の出力ラインＯＬは表面に露出させないことが望ましい。
【００１０】
また、従来の半導体装置においては、昇圧回路２０３の出力ラインＯＬと出力パッド２０５とを非接続状態にするために、レーザなどでヒューズ２０４を切断する必要があった。このため、従来の半導体装置のテスト方法は、テスタにより昇圧電位のモニタやメモリセルの書き込みマージンの評価を行った後に、ウェハをヒューズブロー装置に移送してヒューズ２０４を切断し、その後に再びウェハをテスタに移送して昇圧回路２０３の出力ラインＯＬが開放状態となったかどうかを検査しなければならなかった。このように従来の半導体装置のテスト方法ではウェハ検査時の工程が煩雑となることから、テスト工程のコストアップが問題視されていた。
【００１１】
本発明は、以上の背景からなされたもので、セキュリティを保持しつつ、昇圧回路の昇圧電圧の低下を防止する半導体装置およびＩＣカードを提供することを目的とする。
【００１２】
また、本発明は、テスト工程のコストアップを伴わずに昇圧回路の昇圧電圧の低下を防止する半導体装置のテスト方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記出力ラインに接続されたテストラインと、前記出力ラインと前記テストラインとの間に設けられ、前記昇圧回路の昇圧動作時に前記出力ラインから前記テストラインに流れる電流を遮断する制御回路とを具備することを特徴としている。
【００１４】
また、本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたデプレッション型ＮＭＯＳトランジスタと、前記デプレッション型ＮＭＯＳトランジスタのソースにドレインが接続され、ゲートが前記抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、前記デプレッション型ＮＭＯＳトランジスタおよび前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴としている。
【００１５】
更に、本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴としている。
【００１６】
更に、本発明に係る半導体装置のテスト方法は、制御パッドを介して制御回路に電圧を供給し、テスト用パッドと昇圧回路の出力ラインとの間を導通させるステップと、前記テスト用パッドを介して前記昇圧回路の出力ラインの電圧をモニタし、または、前記テスト用パッドを介して前記出力ラインに電圧を供給するステップとを具備することを特徴としている。
【００１７】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係る半導体装置およびそのテスト方法についての第１の実施の形態を図１乃至３を参照しながら説明する。
【００１８】
まず、本実施の形態に係る半導体装置について図１および図２を参照しながら説明する。図１は半導体ウェハ上のチップ領域を示している。図２は、図１中の破線で囲んだ領域Ａを拡大したもので、本実施の形態に係る半導体装置のウェハ状態の構成を示している。
【００１９】
半導体ウェハ１には、ダイシングライン２によって区切られた複数のチップ領域３が規則的に配置されている。チップ領域３内には、昇圧回路４とメモリセル５とが設けられている。昇圧回路４は昇圧電圧ＶＰＰを生成して出力ラインＯＬに出力する。この出力ラインＯＬから出力された昇圧電圧ＶＰＰは、内部回路であるメモリセル５に供給される。メモリセル５は、例えば、ＥＥＰＲＯＭなどの不揮発性メモリのメモリセルであり、昇圧回路４から供給された昇圧電圧ＶＰＰをワードライン等に印加することでデータの書き換えを行う。
【００２０】
また、ダイシング前のウェハ検査において昇圧電圧ＶＰＰのモニタおよびメモリセル５の書き込みマージンの評価を行うために、昇圧回路４の出力ラインＯＬは制御回路６を介してテストラインＴＬに接続されている。また、テストラインＴＬはテスト用パッド７に接続されている。このテスト用パッド７はダイシングライン２上に設けられ、ダイシングにより切除されるようになっている。
【００２１】
制御回路６は、ウェハ検査時には、制御パッド１１に電圧が供給されることで昇圧回路４の出力ラインＯＬとテストラインＴＬとの間を導通させる。また、制御回路６は、ダイシング後の昇圧回路４の昇圧動作時には、昇圧回路４の出力ラインＯＬからテストラインＴＬに流れる電流を遮断する。つまり、制御回路６は、ダイシング後の昇圧回路４の昇圧動作時に、昇圧回路４の出力ラインＯＬとテストラインＴＬとを非接続状態とする。
【００２２】
次に、制御回路６の具体的な構成について説明する。制御回路６は、デプレッション型ＮＭＯＳトランジスタ８、エンハンスメント型ＮＭＯＳトランジスタ９、および、抵抗１０を有している。デプレッション型ＮＭＯＳトランジスタ８およびエンハンスメント型ＮＭＯＳトランジスタ９は直列に接続され、デプレッション型ＮＭＯＳトランジスタ８のドレインが昇圧回路４の出力ラインＯＬに接続され、エンハンスメント型ＮＭＯＳトランジスタ９のソースがテストラインＴＬに接続されている。また、デプレッション型ＮＭＯＳトランジスタ８およびエンハンスメント型ＮＭＯＳトランジスタ９のゲートは抵抗１０を介して接地されている。更に、デプレッション型ＮＭＯＳトランジスタ８およびエンハンスメント型ＮＭＯＳトランジスタ９のゲートは制御ラインＣＬに接続されている。また、制御ラインＣＬは制御パッド１１に接続されている。この制御パッド１１も、テスト用パッド７と同様に、ダイシングライン２上に設けられ、ダイシングにより切除されるようになっている。
【００２３】
また、ダイシング後においては、デプレッション型ＮＭＯＳトランジスタ８およびエンハンスメント型ＮＭＯＳトランジスタ９のゲートは抵抗１０を介して接地され、エンハンスメント型ＮＭＯＳトランジスタ９がオフとなることで、昇圧回路４の出力ラインＯＬとテストラインＴＬとが非接続状態となる。
【００２４】
次に、本実施の形態における制御回路６の動作について図３を参照しながら説明する。図３は制御回路６の構造を示す断面図である。
【００２５】
デプレッション型ＮＭＯＳトランジスタ８は、Ｎ型拡散層１２、１３、および、ゲート電極１４を有している。Ｎ型拡散層１２およびＮ型拡散層１３はＰ型シリコン基板１５の上部に離間して設けられている。また、Ｎ型拡散層１２とＮ型拡散層１３との間のＰ型シリコン基板１５上にゲート絶縁膜（図示せず）を介してゲート電極１４が設けられている。このＮ型拡散層１２はデプレッション型ＮＭＯＳトランジスタ８のドレイン層であり、一方、Ｎ型拡散層１３はデプレッション型ＮＭＯＳトランジスタ８のソース層である。また、Ｎ型拡散層１２は昇圧回路４の出力ラインＯＬに接続され、昇圧回路４の昇圧動作時に昇圧電圧ＶＰＰが印加される。更に、ゲート電極１４およびＰ型シリコン基板１５が接地されている。
【００２６】
エンハンスメント型ＮＭＯＳトランジスタ９は、Ｎ型拡散層１３、１６、および、ゲート電極１７を有している。Ｎ型拡散層１６はＮ型拡散層１３に離間してＰ型シリコン基板１５の上部に設けられている。また、Ｎ型拡散層１３とＮ型拡散層１６との間のＰ型シリコン基板１５上にゲート絶縁膜（図示せず）を介してゲート電極１７が設けられている。このＮ型拡散層１３は、デプレッション型ＮＭＯＳトランジスタ８のソース層であるとともに、エンハンスメント型ＮＭＯＳトランジスタ９のドレイン層でもある。一方、Ｎ型拡散層１６はエンハンスメント型ＮＭＯＳトランジスタ９のソース層である。また、Ｎ型拡散層１６はテストラインＴＬに接続されている。図３においては、ダイシングによりテスト用パッド７が切除され、テストラインＴＬが接地された場合を示している。更に、ゲート電極１７が接地されている。
【００２７】
ここで、ダイシングによりテストラインＴＬが接地された後に、昇圧回路４から出力ラインＯＬを介して昇圧電圧ＶＰＰがＮ型拡散層１２に印加された場合を説明する。
【００２８】
デプレッション型ＮＭＯＳトランジスタ８は、ゲート電極１４が接地されているため、デプレッション型ＮＭＯＳトランジスタ８のゲート−ソース間電圧が−ＶｔｈＤ程度となるまで、つまり、ソース層であるＮ型拡散層１３の電位が閾値電圧ＶｔｈＤ程度となるまでオン動作する。このため、昇圧回路４の昇圧動作時には、Ｎ型拡散層１３の電位はデプレッション型ＮＭＯＳトランジスタ８の閾値電圧ＶｔｈＤ程度となる。
【００２９】
また、Ｐ型シリコン基板１５とＮ型拡散層１２とによりＰＮダイオードが寄生的に形成されている。昇圧回路４の昇圧動作時には、この寄生ＰＮダイオードに昇圧電圧ＶＰＰが逆バイアス方向に印加される。昇圧電圧ＶＰＰが高い場合、Ｐ型シリコン基板１５とＮ型拡散層１２との境界において電界集中による衝突電離が生じる。そして、この衝突電離により発生した電子がＮ型拡散層１２側へ引き込まれ、ホールがＰ型シリコン基板１５へと流入することで、Ｎ型拡散層１２とＰ型シリコン基板１５との間に電流が流れる。このドレイン近傍での衝突電離による電流の発生はサーフェスブレークダウンと呼ばれる。
【００３０】
サーフェスブレークダウンが生じると、Ｐ型シリコン基板１５の抵抗による電圧降下からＰ型シリコン基板１５の電位が上昇する。このとき、Ｎ型拡散層１３の電位が低いと、Ｎ型拡散層１２、１３、および、Ｐ型シリコン基板１５とからなる寄生バイポーラトランジスタが導通し、大電流がＮ型拡散層１２とＮ型拡散層１３との間に流れることで、素子が破壊される場合がある。しかしながら、図３に示した制御回路６においては、Ｎ型拡散層１３の電位がデプレッション型ＮＭＯＳトランジスタ８の閾値電圧ＶｔｈＤ程度であるため、Ｐ型シリコン基板１５の電位が上昇した場合においてもＮ型拡散層１３とＰ型シリコン基板１５とからなる寄生ＰＮダイオードに順バイアス方向の電圧が印加されることがなく、Ｎ型拡散層１２、１３、および、Ｐ型シリコン基板１５とからなる寄生バイポーラトランジスタが導通することがない。
【００３１】
また、デプレッション型ＮＭＯＳトランジスタ８の閾値電圧ＶｔｈＤを、エンハンスメント型ＮＭＯＳトランジスタ９でサーフェスブレークダウンが生じないような値に設計する。これにより、昇圧回路４の出力ラインＯＬからテストラインＴＬに流れる電流が遮断され、昇圧回路４の出力ラインＯＬとテストラインＴＬとが非接続状態となる。
【００３２】
以上に説明した本実施の形態に係る半導体装置は、昇圧回路４の出力ラインＯＬとテストラインＴＬとの間に、ダイシング後の昇圧回路４の昇圧動作時に昇圧回路４の出力ラインＯＬからテストラインＴＬに流れる電流を遮断する制御回路６を設けている。このため、本実施の形態に係る半導体装置は、昇圧回路４の出力ラインＯＬとテストラインＴＬとを非接続状態とするために昇圧回路４の出力ラインＯＬを表面に露出させることがない。よって、本実施の形態に係る半導体装置は、セキュリティを保持しつつ、昇圧回路４の昇圧電圧ＶＰＰの低下を防止することができる。
【００３３】
また、本実施の形態に係る半導体装置は、制御回路６においてデプレッション型ＮＭＯＳトランジスタ８を設けることで、エンハンスメント型ＮＭＯＳトランジスタ９のドレインに昇圧電圧ＶＰＰが直接に印加されないようにしている。このため、本実施の形態に係る半導体装置は、昇圧電圧ＶＰＰが高い場合に、サーフェスブレークダウンによる寄生バイポーラトランジスタの導通を防止することができる。
【００３４】
次に、図２に示した本実施の形態に係る半導体装置のテスト方法について説明する。
【００３５】
まず、エンハンスメント型ＮＭＯＳトランジスタ９のゲート−ソース間電圧がエンハンスメント型ＮＭＯＳトランジスタ９の閾値電圧ＶｔｈＥ以上の電圧となるように、デプレッション型ＮＭＯＳトランジスタ８およびエンハンスメント型ＮＭＯＳトランジスタ９のゲートに制御パッド１１を介して電圧を印加し、エンハンスメント型ＮＭＯＳトランジスタ９をオンとする。つまり、制御パッド１１を介して電圧を制御回路６に供給し、テスト用パッド７と出力ラインＯＬとの間を導通させる。
【００３６】
次に、テスト用パッド７と出力ラインＯＬとの間を導通させた状態で、ダイシング前のウェハ検査において昇圧電圧ＶＰＰのモニタを行う場合は、テスト用パッド７に印加された昇圧電圧ＶＰＰの電圧を測定し、メモリセル５の書き込みマージンの評価を行う場合は、テスト用パッド７を介してメモリセル５内のワードライン等に電圧を供給する。そして、メモリセル５からデータを読み出し、ワードライン等への電圧の供給によりデータの書き換えが行われたか否かを検査する。
【００３７】
以上に説明した本実施の形態に係る半導体装置のテスト方法は、昇圧回路４の出力ラインＯＬとテストラインＴＬとを非接続状態とするためにウェハ検査時に新たな工程をほどこす必要がない。よって、本実施の形態に係る半導体装置のテスト方法は、ウェハ検査の工程数の増加を伴わずに、昇圧回路４の昇圧電圧ＶＰＰの低下を防止することができる。
【００３８】
なお、本実施の形態においては、昇圧回路４が昇圧電圧ＶＰＰを供給する内部回路としてメモリセル５を示したが、この内部回路はメモリセルに限られない。
【００３９】
また、本実施の形態においては、デプレッション型ＮＭＯＳトランジスタ８のソースとエンハンスメント型ＮＭＯＳトランジスタ９のドレインとを同一の層（Ｎ型拡散層１３）としているが、これに限られない。デプレッション型ＮＭＯＳトランジスタ８のソースとエンハンスメント型ＮＭＯＳトランジスタ９のドレインとが接続されていれば、必ずしも、デプレッション型ＮＭＯＳトランジスタ８のソースとエンハンスメント型ＮＭＯＳトランジスタ９のドレインとを同一の層（Ｎ型拡散層１３）とする必要はない。
（第２の実施の形態）
以下に、本発明に係る半導体装置およびそのテスト方法についての第２の実施の形態を図４を参照しながら説明する。図４は、本実施の形態に係る半導体装置のウェハ状態の構成を示す概略図である。なお、本実施の形態に係る半導体装置は、サーフェスブレークダウンが生じない程度に昇圧電圧ＶＰＰが低い場合に、制御回路６の回路構成を簡略化したものである。よって、図２を用いて説明した第１の実施の形態に係る半導体装置の構成と共通する部分は図４において同一の符号を付し、その説明を省略する。
【００４０】
制御回路１８は、エンハンスメント型ＮＭＯＳトランジスタ１９、および、抵抗２０を有している。エンハンスメント型ＮＭＯＳトランジスタ１９のドレインが昇圧回路４の出力ラインＯＬに接続され、ソースがテストラインＴＬに接続されている。また、エンハンスメント型ＮＭＯＳトランジスタ１９のゲートは、抵抗２０を介して接地されている。更に、エンハンスメント型ＮＭＯＳトランジスタ１９のゲートは制御ラインＣＬに接続され、この制御ラインＣＬは制御パッド１１に接続されている。
【００４１】
また、ダイシング後においては、エンハンスメント型ＮＭＯＳトランジスタ１９のゲートは抵抗２０を介して接地され、エンハンスメント型ＮＭＯＳトランジスタ１９がオフとなることで、昇圧回路４の出力ラインＯＬとテストラインＴＬとが非接続状態となる。
【００４２】
以上に説明した本実施の形態に係る半導体装置は、昇圧回路４の出力ラインＯＬとテストラインＴＬとの間に、ダイシング後の昇圧回路４の昇圧動作時に昇圧回路４の出力ラインＯＬからテストラインＴＬに流れる電流を遮断する制御回路１８を設けている。このため、本実施の形態に係る半導体装置は、昇圧回路４の出力ラインＯＬとテストラインＴＬとを非接続状態とするために昇圧回路４の出力ラインＯＬを表面に露出させることがない。よって、本実施の形態に係る半導体装置は、第１の実施の形態同様、セキュリティを保持しつつ、昇圧回路４の昇圧電圧ＶＰＰの低下を防止することができる。
【００４３】
次に、図４に示した本実施の形態に係る半導体装置のテスト方法について説明する。
【００４４】
まず、エンハンスメント型ＮＭＯＳトランジスタ１９のゲート−ソース間電圧がエンハンスメント型ＮＭＯＳトランジスタ１９の閾値電圧ＶｔｈＥ以上の電圧となるように、エンハンスメント型ＮＭＯＳトランジスタ１９のゲートに制御パッド１１を介して電圧を印加し、エンハンスメント型ＮＭＯＳトランジスタ１９をオンとする。つまり、制御パッド１１を介して電圧を制御回路１８に供給し、テスト用パッド７と出力ラインＯＬとの間を導通させる。
【００４５】
次に、テスト用パッド７と出力ラインＯＬとの間を導通させた状態で、ダイシング前のウェハ検査において昇圧電圧ＶＰＰのモニタを行う場合は、テスト用パッド７に印加された昇圧電圧ＶＰＰの電圧を測定し、メモリセル５の書き込みマージンの評価を行う場合は、テスト用パッド７を介してメモリセル５内のワードライン等に電圧を供給する。そして、メモリセル５からデータを読み出し、ワードライン等への電圧の供給によりデータの書き換えが行われたか否かを検査する。
【００４６】
以上に説明した本実施の形態に係る半導体装置のテスト方法は、第１の実施の形態同様、昇圧回路４の出力ラインＯＬとテストラインＴＬとを非接続状態とするためにウェハ検査時に新たな工程をほどこす必要がない。このため、本実施の形態に係る半導体装置のテスト方法は、第１の実施の形態同様、ウェハ検査の工程数の増加を伴わずに昇圧回路４の昇圧電圧ＶＰＰの低下を防止することができる。
【００４７】
なお、本実施の形態においては、昇圧回路４が昇圧電圧ＶＰＰを供給する内部回路としてメモリセル５を示したが、第１の実施の形態同様、この内部回路はメモリセルに限られない。
（適用例）
本発明の第１および第２の実施の形態においては、様々な適用例が可能である。この適用例の一つとして、本発明の第１および第２の実施の形態に係る半導体装置を適用したＩＣ（Ｉｎｔｅｒｆａｃｅ  Ｃｉｒｃｕｉｔ）カードについて図５および図６を参照しながら説明する。
【００４８】
ＩＣカード１０１は、ＭＰＵ１０２およびプレーンターミナル１０３を具備している。ＭＰＵ１０２とプレーンターミナル１０３とは、ＩＣカード１０１内において接続されている。ＭＰＵ１０１は、半導体メモリ１０４、ＲＯＭ１０５、ＲＡＭ１０６およびＣＰＵ１０７から構成されている。また、ＣＰＵ１０７は、演算部１０８および制御部１０９を具備している。制御部１０９は、半導体メモリ１０４、ＲＯＭ１０５およびＲＡＭ１０６に接続されている。ＭＰＵ１０１はＩＣカード１００の一方の表面上にモールドされ、プレーンターミナル１０３はＩＣカード１０１の他方の表面上において形成されることが望ましい。図７において、半導体メモリ１０４またはＲＯＭ１０５に対して、本発明の第１および第２の実施の形態に係る半導体装置を適用することができる。
【００４９】
第１および第２の実施の形態において説明したように、本発明の第１および第２の形態に係る半導体装置は、セキュリティを保持しつつ、昇圧回路４の昇圧電圧ＶＰＰの低下を防止することができる。このため、本発明の第１および第２の実施の形態に係る半導体装置をＩＣカードに適用すると、従来の半導体装置が適用されたＩＣカードに比較して、セキュリティ面で信頼性が高いＩＣカードを提供することができる。
【００５０】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００５１】
以上、詳述したように、本発明に係る半導体装置の特徴をまとめると以下の通りになる。
【００５２】
本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記出力ラインに接続されたテストラインと、前記出力ラインと前記テストラインとの間に設けられ、前記昇圧回路の昇圧動作時に前記出力ラインから前記テストラインに流れる電流を遮断する制御回路とを具備することを特徴としている。
【００５３】
また、本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたデプレッション型ＮＭＯＳトランジスタと、前記デプレッション型ＮＭＯＳトランジスタのソースにドレインが接続され、ゲートが前記抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、前記デプレッション型ＮＭＯＳトランジスタおよび前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴としている。
【００５４】
更に、本発明に係る半導体装置は、昇圧電圧を生成して出力ラインに出力する昇圧回路と、前記昇圧回路から前記出力ラインを介して前記昇圧電圧が供給される内部回路と、前記昇圧回路の前記出力ラインにドレインが接続され、ゲートが抵抗を介して接地されたエンハンスメント型ＮＭＯＳトランジスタと、前記エンハンスメント型ＮＭＯＳトランジスタのソースに接続されたテストラインと、前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続された制御ラインとを具備することを特徴としている。
【００５５】
更に、本発明に係る半導体装置のテスト方法は、制御パッドを介して制御回路に電圧を供給し、テスト用パッドと昇圧回路の出力ラインとの間を導通させるステップと、前記テスト用パッドを介して前記昇圧回路の出力ラインの電圧をモニタし、または、前記テスト用パッドを介して前記出力ラインに電圧を供給するステップとを具備することを特徴としている。
【００５６】
【発明の効果】
本発明によれば、セキュリティを保持しつつ、昇圧回路の昇圧電圧の低下を防止する半導体装置およびＩＣカードを提供することができる。
【００５７】
また、本発明によれば、テスト工程のコストアップを伴わずに昇圧回路の昇圧電圧の低下を防止する半導体装置のテスト方法を提供することができる。
【図面の簡単な説明】
【図１】半導体ウェハ上のチップ領域を示す図。
【図２】本発明の第１の実施の形態に係る半導体装置のウェハ状態の構成を示す構成図。
【図３】本発明の第１の実施の形態に係る半導体装置の制御回路の構成を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置のウェハ状態の構成を示す構成図。
【図５】本発明の第１および第２の実施の形態に係る半導体装置を適用するＩＣカードの構成図。
【図６】本発明の第１および第２の実施の形態に係る半導体装置を適用するＩＣカードの内部構造を示すブロック図。
【図７】従来の半導体装置の構成を示す構成図。
【符号の説明】
１…半導体ウェハ
２…ダイシングライン
３…チップ領域
４…昇圧回路
５…メモリセル
６、１８…制御回路
７…テスト用パッド
８…デプレッション型ＮＭＯＳトランジスタ
９、１９…エンハンスメント型ＮＭＯＳトランジスタ
１０、２０…抵抗
１１…制御パッド
１２、１３、１６…Ｎ型拡散層
１４、１７…ゲート電極
１５…Ｐ型シリコン基板
１０１…ＩＣカード
１０２…ＭＰＵ
１０３…プレーンターミナル
１０４…半導体メモリ
１０５…ＲＯＭ
１０６…ＲＡＭ
１０７…ＣＰＵ
１０８…演算部
１０９…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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