(57)【要約】【課題】  素子間配線・ゲート電極もしくはトレンチ素子によって分離された活性領域等のライン状パターンを形成する際に、レジストパターンが崩れてしまうことを防止する。【解決手段】  半導体装置は、素子間配線・ゲート電極もしくはトレンチ素子によって分離された活性領域となるライン状パターンを有するシリコン基板を含む。これらのパターン間の分離領域内において、複数のダミーパターンが設置されている。そのダミーパターンのうち、前記素子間配線・ゲート電極もしくはトレンチ素子によって分離された活性領域に隣接して配置されるダミーパターンについて以下の方法のように設定する。第１の方法は、形状の異なるダミーパターンを上記分離領域に互いに隣接するように配置する。第２の方法は、ダミーパターンの幅とレジスト高さのアスペクト比が２以下になるパターンを上記分離領域に配置する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ライン状パターンを有する回路パターンを半導体装置に形成するための半導体装置のパターン形成工程において、前記ライン状パターンを分離する領域において少なくとも１個または２個以上のダミーパターンを配置することを特徴とするパターン配置方法。
【請求項２】
前記ダミーパターンが相対的に狭い分離領域を経て互いに隣接して配置されることを特徴とする請求項１に記載のパターン配置方法。
【請求項３】
前記ダミーパターンの形状として、その幅とレジスト高さのアスペクト比が２以上であることを特徴とする請求項１または２に記載のパターン配置方法。
【請求項４】
ライン状パターンを有する回路パターンを半導体装置に形成するための半導体装置のパターン形成工程において、前記ライン状パターンを分離する領域内において１個または２個のダミーパターンが設けられ、そのダミーパターンの形状として、その幅とレジスト高さのアスペクト比が２以下であることを特徴とするパターン配置方法。
【請求項５】
前記ライン状パターンの周囲の領域において、前記ダミーパターンが前記ライン状パターンに隣接して配置されることを特徴とする請求項１〜４の何れか１項に記載のパターン配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に、ＡｒＦエキシマレーザー用レジストによって形成されたパターンをマスクとしてドライエッチングを行なって対象膜にパターンを形成する半導体集積回路装置のパターン配置方法に関するものである。
【背景技術】
【０００２】
半導体集積回路素子の微細加工方法として、レジストによりパターンを形成しエッチングすることで対象膜にパターンを形成する方法は一般に良く用いられている。また、この方法によって形成されるエッチング対象膜のパターンの寸法は、レジストにて形成されたレジストパターンの寸法に対してほぼ同一の寸法となるようにほぼ垂直にエッチングされている。これを異方性のエッチングという。
【０００３】
以下、図８（ａ）〜（ｅ）を例として参照にしながら、上記異方性のエッチング方法について説明する（例えば、
【非特許文献１】を参照）。
【０００４】
最初に、図８（ａ）に示すように、Ｓｉ基板１上にＳｉ酸化膜２を約２０ｎｍ、ポリシリコン膜３を約２０ｎｍ、Ｓｉ窒化膜４を約１２０ｎｍの厚さで形成させる。ここで、Ｓｉ酸化膜２は、熱酸化法もしくは気相成長法いずれの方法でも形成できる。ポリシリコン膜３およびＳｉ窒化膜４は化学気相成長法で形成することができる。
【０００５】
次に、図８（ｂ）に示すように、Ｓｉ窒化膜４上に露光による反射防止のための反射防止膜５を形成させる。反射防止膜５の材料としてはＳｉ酸窒化膜もしくは有機膜のいずれかを使用可能であり、反射防止膜５の膜厚設定は上記の下地膜の膜構成および膜厚の場合は、Ｓｉ酸窒化膜を使用する場合には、膜厚は約４０ｎｍが適当であり、プラズマＣＶＤ法にて形成できる。有機膜を使用した場合は、膜厚は約８０ｎｍが適当であり、塗布法によって形成できる。
【０００６】
この反射防止膜５の上にＫｒＦフォトレジスト６を約５５０ｎｍの厚さで塗布し、ＫｒＦフォトレジスト６上に半導体装置の回路パターンが既に形成されているフォトマスク（図示せず）を整列させた後、フォトマスクを通じて光を通過してＫｒＦフォトレジスト６を露光する。
【０００７】
次に、図８（ｃ）に示すように、露光されたＫｒＦフォトレジスト６を現像してフォトレジストパターンを形成する。
【０００８】
次に、図８（ｄ）に示すように、フォトレジストパターンをエッチングマスクとして反射防止膜５およびＳｉ窒化膜４をエッチングする。この際、エッチングガスとして主としてエッチング作用を持つガスと、主として堆積物を発生させるガスの混合ガスを使用することにより、エッチング中にエッチング対象膜の側壁に堆積物が付着する。この堆積物の量とエッチングガスによるエッチング速度がつりあう時、図８（ｅ）のようなほぼ垂直な形状のエッチングが実現される。
【０００９】
このようにして形成された素子分離層やゲート電極層・配線層とこれらの層間を絶縁する層を順番に積層していくことによって半導体素子を形成し半導体装置を製造する。
【００１０】
また、絶縁層の上面の凸状態を平坦化させる技術として、更には凹パターンに金属を埋め込み余分な金属を除去して配線を形成する技術として、近年では化学的機械的研磨法（以下ＣＭＰ法という）がよく用いられている。
【００１１】
このＣＭＰ法を適用する際に発生する問題としては、パターン間の分離幅やパターンの占める密度によって平坦性の低下（ディッシングという）が発生したり、パターンの研磨量が変化したりする現象（エロージョンという）が発生する問題がある。（例えば、非特許文献２を参照）
このディッシングおよびエロージョンを防ぐ方法として、パターン間分離領域に半導体装置の設計上では本来必要でないパターン（以下ダミーパターンと表記）を形成して、パターンの凸部および凹部がほぼ均等になるように配置することが考案されている。
【００１２】
上記ディッシングおよびエロージョンを防ぐためのダミーパターンを形成する技術については、特許文型１〜６において、開示されている。
【特許文献１】特開平９−１０７０２８号公報
【特許文献２】特開平９−１８１１５９号公報
【特許文献３】特開平１０−９２９２１号公報
【特許文献４】特開平１１−２６５７６号公報
【特許文献５】米国特許第５，８８５，８５６号明細書
【特許文献６】米国特許第５，９０２，７５２号明細書
【非特許文献１】徳山巍編著「半導体ドライエッチング技術」産業図書株式会社、１９９２年１０月、ｐ．８１−８９
【非特許文献２】土肥俊郎編著「詳説半導体ＣＭＰ技術」株式会社工業調査会、２００１年１月、ｐ．４８−５０
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年は、半導体素子の微細化が進み、それに伴いレジストパターンを露光するための光源の波長が短波長化している。従来ではパターンに要求される寸法にあわせてｇ線（４３６ｎｍ）からｉ線（３６５ｎｍ）、ＫｒＦエキシマレーザー（２４８ｎｍ）が使われてきた。しかし、１３０ｎｍより細いパターンの露光はＫｒＦの波長では不可能であり、更に微細なパターンを露光するための光源としてはＡｒＦエキシマレーザー（波長１９４ｎｍ）等が用いられようとしている。
【００１４】
従来のレジストでは、エッチング耐性を持つ材料としてノボラック等のベンゼン環系樹脂を使用してきたが、この樹脂はＡｒＦの波長帯において強い吸収を持つため、ＡｒＦレジストではアクリル系樹脂が使用されていることが多い。しかし、ベンゼン環系のような強度の強い樹脂が使えないため、ＡｒＦレジストの強度は従来のレジストと比較して弱く、エッチング前には良好なレジスト形状であっても、エッチング中にてレジストパターンが倒れることや傾斜することもしくはうねりを生じる場合があるという問題点を有していた。
【００１５】
また、レジストの厚さとパターン幅のアスペクト比についても、ＫｒＦレジストでは、３程度のアスペクト比にて使用されていたが、ＡｒＦレジストでは４程度のアスペクト比にて使用されることが多く、この点においてもＡｒＦレジストはＫｒＦレジストより傾斜もしくは倒壊しやすい。
【００１６】
このようにレジストがうねりを生じたり、傾斜もしくは倒壊することによって、パターンによって形成される金属配線やゲート電極間に電気的リークが生じたり、活性領域の分離が正常になされずにトランジスタ回路の動作マージンにばらつきが発生したり、動作特性に不良が発生する場合があるという問題点があった。
【００１７】
上記問題点に鑑み、本発明は、ＡｒＦレジストにより形成されたレジストパターンを用いエッチング対象膜のパターンをドライエッチングによって形成する際に、半導体素子の構成にかかわるパターンのレジストが傾斜したり倒れたりすることなくエッチング対象膜に異方性形状を得るとともに、寸法を所望の値に精密に制御することができる半導体装置のパターン配置方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１８】
上記問題点を解決するために本件発明者は、まずエッチング中においてレジストパターンの倒れが発生する原因について検討した。その結果、本件発明者は下記のような知見を得て、解決する手段を見出した。
【００１９】
まず、倒れが発生する原理について言及する。倒れが発生する場合とは、レジストパターンの両側にかかる応力が異なり、その加重応力による変位量がその部分のレジストパターンにおける降伏点以上になった場合である。その応力の発生源としては、レジストの熱による収縮量と側壁堆積物の収縮量の差が考えられる。レジストがエッチング中にイオンにさらされることにより過熱され収縮することは一般に知られている現象である。収縮量は断面積に比例し、側壁堆積物の収縮量はレジストの収縮量に比較するとほとんど変化しない。
【００２０】
したがって、側壁堆積物からレジストに作用する応力は、両側の側壁堆積物の断面積変化量によって、その大小が決定される。一般に、側壁堆積物の付着量は、ラインパターン間のスペースが一定幅以上では付着量はほぼ一定量であるが、一定幅未満では、開口比（スペース幅／パターン高さ）に依存して変化することが知られている。これはエッチングにおけるマイクロローディング効果と同等の現象である。これを模式的に示したものを図９に示す。図９において、横軸には規格化された開口幅をとり、縦軸には規格化された側壁厚さをとっている。規格化された開口幅とは、最小ライン幅と同一値の場合を１として規格化した値であり、規格化された側壁厚さとは、開口幅が∞の場合に付着する側壁厚さを１として規格化した値である。
【００２１】
したがって、側壁堆積物からレジストに作用する応力は、ラインパターン間のスペース（開口幅）が一定幅以上では一定量となるが、一定幅未満では開口比に依存して変化すると考えられる。これを模式的に示したものを図１０に示す。図１０において、横軸には規格化された開口幅をとり、縦軸には規格化された加重応力をとっている。規格化された加重応力加重応力とは、開口幅が∞の場合にかかる加重応力を１として規格化した値である。
【００２２】
このことから、レジストパターンに対してかかる最大応力は、片側が最小スペースであり、かつもう片側が一定幅を超えるスペースの場合であると考えられる。
【００２３】
このようにレジスト倒れによるパターン崩れが発生する経過を、以下のように図１１を使用して説明する。まず、図１１（ａ）のようにレジストパターンを形成する。次に、エッチングを実施する際に、図１１（ｂ）のように、ラインパターンの両側に付着する側壁堆積物７の量に差が発生する。その結果、図１１（ｃ）のように、この部分のレジスト６に収縮が起こった場合に、レジスト６に与えられた加重応力が降伏点以上になると、倒れが発生する。そして、倒れたレジストパターンを基に図１１（ｄ）のようなパターン崩れが最終的に形成される。
【００２４】
なお、図１１では、便宜上レジストの両側のスペースが同じになっているが、レジストの両側のスペースは側壁堆積物１１が厚い方のスペースが薄い方のスペースより広くなっている。
【００２５】
次に、レジストの持つ強度の変化について言及する。一般に、材料に対する加重降伏点は、その材料自体が持つ強度とその材料に対する加重部分の断面積に依存して変化する。レジストの堆積方法は、レジスト材をウェハ上に塗布することによって堆積させることが多い。その膜厚は、解像度や被エッチング膜に対するエッチング耐性によって膜厚を変化させる。したがって、レジストパターンのライン幅と高さのアスペクト比を変化させると、それに依存してレジストパターンの断面積が変化することになる。すなわち、レジストパターンのライン幅と高さのアスペクト比に依存して加重降伏点が変化するということに相当する。この関係を模式化したものを図１２に示す。図１２において、横軸には規格化された加重応力をとり、縦軸には応力による変位量（規格化値）をとっている。応力による変位量（規格化値）とは、アスペクト比＝１の場合に加重降伏点に到達した際の変位量を１として規格化した値である。
【００２６】
これらの知見を基にし、本発明者は、レジストパターンのアスペクト比およびレジストパターン間スペース幅比の両者の関係によって、倒れ発生を決定することが可能であると考え、このデータを取得した。その結果を図１３に示す。図１３において、横軸には規格化された開口幅比をとり、縦軸には規格化されたアスペクト比をとっている。規格化された開口幅比とは、最小ライン幅と同一値の場合を１として規格化した値である。規格化されたアスペクト比とは、レジスト倒れが無い限界のアスペクト比を１として規格化した値である。
【００２７】
図１３には、以下のような幅のラインのレジストについて、レジストパターンの幅・高さアスペクト比と開口幅比の関係が示されている。
・０．１５μｍ幅のラインのＫｒＦレジスト（倒れ無し）
・０．２５μｍ幅のラインのＫｒＦレジスト（倒れ無し）
・０．１１μｍ幅のラインのＡｒＦレジストＡ（倒れ無し）
・０．１１μｍ幅のラインのＡｒＦレジストＡ（倒れ有り）
・０．１１μｍ幅のラインのＡｒＦレジストＢ（倒れ無し）
・０．１１μｍ幅のラインのＡｒＦレジストＢ（倒れ有り）
・０．１３μｍ幅のラインのＡｒＦレジストＡ（倒れ無し）
・０．１３μｍ幅のラインのＡｒＦレジストＡ（倒れ有り）
・０．１３μｍ幅のラインのＡｒＦレジストＢ（倒れ無し）
・０．１３μｍ幅のラインのＡｒＦレジストＢ（倒れ有り）
・０．１８μｍ幅のラインのＡｒＦレジストＡ（倒れ無し）
・０．１８μｍ幅のラインのＡｒＦレジストＡ（倒れ有り）
・０．１８μｍ幅のラインのＡｒＦレジストＢ（倒れ無し）
・０．１８μｍ幅のラインのＡｒＦレジストＢ（倒れ有り）
・０．２４μｍ幅のラインのＡｒＦレジストＡ（倒れ無し）
・０．２４μｍ幅のラインのＡｒＦレジストＡ（倒れ有り）
・０．２４μｍ幅のラインのＡｒＦレジストＢ（倒れ無し）
・０．２４μｍ幅のラインのＡｒＦレジストＢ（倒れ有り）
この際、ＫｒＦレジストとＡｒＦレジストＡ、ＡｒＦレジストＢ（ＡとＢは製造元が異なる）について分けてプロットを行っている。また、上述した原理に基づき、ウェハ面内で最も倒れが発生しやすいと考えられる場所である周辺部に径に垂直な方向に配置された配線にて評価を実施している。なお、エッチング装置として、ＵＨＦ−ＥＣＲ方式のプラズマエッチング装置を用い、エッチング条件は寸法変換差が±０ｎｍとなるように条件設定を行った。
【００２８】
なお、レジストパターン間スペース幅比とは、レジストパターンにおける、片側のスペース幅ともう片側のスペース幅の比を意味する。もし、両方のスペース幅が同一の場合は「１」になる。もし、一方が０．１μｍ、もう一方が０．３μｍの場合は、「３」になる。
【００２９】
この結果により、ＫｒＦレジストは、実現可能なアスペクト比とパターン間スペース幅の比の範囲内について、最も細い線である０．１５μｍ幅のラインの場合でも、いかなる状態でもレジスト倒れは発生していない。ところが、ＡｒＦレジストの場合には、実現可能なアスペクト比とパターン間スペース幅の比の間に、以下の関係があることが解る。
【００３０】
１）ある一定のアスペクト比以下では、レジスト倒れは発生しない。
【００３１】
２）ライン幅が細くなりアスペクト比が大きくなるかパターン間スペース幅の比が大きくなるに従い、レジスト倒れが発生する。
【００３２】
これを模式化したものを図１４に示す。図１４において、横軸には規格化された開口幅比をとり、縦軸には規格化されたアスペクト比をとっている。
【００３３】
図１４中に示す領域区分のようにＡｒＦレジストのアスペクト比およびパターン間スペース幅比の間に、レジストが倒れる領域と倒れない領域があると考えられる。
【００３４】
このように、ＫｒＦレジストよりも相対的に強度の弱いＡｒＦレジストの場合でも、アスペクト比とパターン間スペース幅比の値によって倒れる領域と倒れない領域を分離することが可能であることを見出した。
【００３５】
この知見を基に、ＡｒＦレジストパターンから所望のパターンを形成する際に、所望のパターン以外にダミー凸部パターンを特定の配置ルールにしたがって配置することにより、回路パターンのレジスト倒れを抑制する方法を考案した。
【００３６】
具体的に、本発明に係る第１のパターン配置方法は、ウェハ上に被エッチング膜を形成する第１の工程と、被エッチング膜の上に、ＡｒＦエキシマレーザー光またはそれよりも短い波長を持つ露光光に感光するレジスト材からなるレジストパターンを形成する第２の工程と、レジストパターンをマスクとして、被エッチング膜に対してエッチングを行なう第３の工程を有し、その第２の工程において、被エッチング膜に対する回路パターンに隣接する分離領域に、アスペクト比が２以上となるような相対的に幅の狭い第１のダミーパターンを、ダミーパターン配置禁止区域にかからないように隣接させて配置する。こうして配置した第１のダミーパターンに対して、アスペクト比が２以上となるような相対的に幅の狭い第２のダミーパターンを前記第１のダミーパターンに最小分離幅（相対的に幅の狭い分離領域）を経て隣接させて配置する。
【００３７】
ここで、相対的というのは、以下のような意味で記載している。すなわち、配置されるライン状パターンにおいて、アスペクト比が大きいパターンを「相対的に幅が狭い」と表現し、アスペクト比が小さいパターンを「相対的に幅が広い」と表現している。基準にしているアスペクトは２であるが、この基準となるアスペクト比の値は、最小ルール並びにレジスト材の強度に依存して微妙に変化する。
【００３８】
このように配置することにより、少なくとも回路パターンおよび第１のダミーパターンは倒れない領域に設定することができる。第２のダミーパターンはレジスト倒れを発生させる可能性があるが、倒れた場合であっても、回路パターンとの間に第１のダミーパターンがあるため、回路パターンへ与える影響は無い。
【００３９】
もし、第１のダミーパターンが倒れた場合、倒れた部分が不完全な分離領域として形成される。その場合、この分離領域に隣接した活性領域に形成されるトランジスタの電気特性が異常になるという不具合が発生する可能性があるので、ダミーパターンが相対的に細い場合には、２本以上並設することが望ましい。
【００４０】
また、上記配置方法にて設置した後に残る広い分離領域には、ＣＭＰ法にてディッシングやエロージョンが発生しないようなサイズのダミーパターンを配置することが好ましい。
【００４１】
第１のパターン配置方法において、ダミーパターンを併せた全パターンの占める面積は、ウェハ全面の面積に対して、一定の比率値の範囲内であることが好ましい。これは、パターン形成時のドライエッチング速度ならびに分離領域形成時のCMPの研磨速度がパターン面積比によって変動するのを避けるためである。このことは、非特許文献１（徳山巍編著「半導体ドライエッチング技術」産業図書株式会社、１９９２年１０月、ｐ．１９４−１９５）と、非特許文献２（土肥俊郎編著「詳説半導体ＣＭＰ技術」株式会社工業調査会、２００１年１月、ｐ．１１９−１２１）に記載されている。
【００４２】
第１のパターン配置方法において、ダミーパターンを併せた全パターンによるパターン周縁長は、一定の値の範囲内であることが好ましい。これは、パターン形成時のドライエッチング時の仕上り寸法がパターン周縁長に依存して変化するのを避けるためである。このことは、特開平２００２−１９８４３５公報に記載されている。
【００４３】
第１のパターン配置方法において、第１および第２のダミーパターンの平面形状は、正方形・長方形に限定せず、アスペクト比が２以上となるパターン幅・スペース幅の組み合わせによって実現されるいかなる形状も許される。
【００４４】
本発明に係る第２のパターン配置方法は、ウェハ上に被エッチング膜を形成する第１の工程と、被エッチング膜の上に、ＡｒＦエキシマレーザー光またはそれよりも短い波長を持つ露光光に感光するレジスト材からなるレジストパターンを形成する第２の工程と、レジストパターンをマスクとして、被エッチング膜に対してエッチングを行なう第３の工程を有し、その第２の工程において、被エッチング膜に対する回路パターンに隣接する分離領域に、アスペクト比が２以下となるような相対的に幅の広いダミーパターンを、ダミーパターン配置禁止区域にかからないように隣接させて配置する。このように配置することにより、回路パターンおよびダミーパターンを倒れない領域に設定することができる。また、上記配置方法にて設置した後に残る広い分離領域には、ＣＭＰ法にてディッシングやエロージョンが発生しないような種類のダミーパターンを配置することが好ましい。
【００４５】
第２のパターン配置方法において、ダミーパターンを併せた全パターンの占める面積は、ウェハ全面の面積に対して、一定の比率値の範囲内であることが好ましい。これは、パターン形成時のドライエッチング速度ならびに分離領域形成時のCMPの研磨速度がパターン面積比によって変動するのを避けるためである。
【００４６】
第２のパターン配置方法において、ダミーパターンを併せた全パターンによるパターン周縁長が、一定の値の範囲内であることが好ましい。これは、パターン形成時のドライエッチング時の仕上り寸法がパターン周縁長に依存して変化するのを避けるためである。
【００４７】
第２のパターン配置方法において、ダミーパターンの平面形状は、正方形・長方形に限定せず、アスペクト比が２以下となるパターン幅・スペース幅の組み合わせによって実現されるいかなる形状も許される。
【００４８】
以上の説明が、本件発明者らがＡｒＦレジストパターンをエッチングする実験を行なうことによって得られた倒れの発生およびその抑制方法に関する知見である。
【００４９】
本件発明に係るダミーパターンの配置方法は、前記の知見に基づいてなされたものであって、基板上に窒化膜、酸化膜、ポリシリコン膜もしくはこれらの積層からなるエッチング対象膜を堆積する第１の工程と、前記エッチング対象膜の上にＡｒＦエキシマレーザー用レジストによってパターンを形成する第２の工程と、前記レジストパターンをマスクとして前記エッチング対象膜に対してドライエッチングを行なってパターンを形成する第３の工程とを備えたパターン形成方法を前提とし、第２の工程にて使用するマスクにおいて回路パターンの分離領域に、所定の配置方法にてダミーパターンを配置する方法を含む。
【発明の効果】
【００５０】
本発明の半導体装置の製造方法によると、１３０ｎｍより細いラインのような微細パターンを加工する際に、ＡｒＦレジストのような強度の低い倒れ易いフォトレジストを使用しても、レジストに倒れ・傾斜・うねりを発生させることなく、所望のエッチング対象膜のパターンを得ることが可能となる。
【００５１】
以上において、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００５３】
（第１の実施の形態）
まず、本発明の第１の実施の形態について、図面を参照しながら詳細に説明する。なお、第１の実施の形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えた半導体集積回路装置の製造方法を前提とする。
【００５４】
第１の実施の形態の特徴は、ライン状パターンを有する回路パターンの配置領域間の分離領域にダミーパターンが挿入されており、第１のダミーパターンとそれに最小分離領域幅を経て隣接する第２のダミーパターンが配置されていることである。
【００５５】
図１は本発明の第１の実施の形態に係る半導体集積回路装置におけるダミーパターン挿入前のＭＯＳ型トランジスタの活性領域パターンの一例を示しており、図２は、第１の実施の形態に係る半導体集積回路装置におけるダミーパターン挿入後のレイアウトの一例を示している。同図において、１０は回路パターン、１１は倒れ防止用の第１のダミーパターンを示し、１２は倒れ防止用の第２のダミーパターンを示し、１５はＣＭＰ用のダミーパターンを示し、２０はダミーパターン配置禁止区域を示し、３０は分離領域を示している。なお、図１および図２においては、ロジック回路の回路パターン１０を示しているが、第１の実施の形態において、チップ上にロジック回路に加えて、ＲＡＭまたはＲＯＭ等のメモリ回路が搭載されていてもよい。
【００５６】
図１に示す回路パターン１０は、ＭＯＳ型トランジスタの活性領域パターンで構成されている。また、図２には、活性領域パターンが設けられていない空き領域にダミーパターン１１，１２が挿入されている。このようにダミーパターン１１，１２を挿入することにより、エッチング条件やウェハ上における位置に依存することなく、レジストパターンが倒れることを防ぐことができる。
【００５７】
具体的には、図１に示すダミーパターン挿入前の回路パターン１０において、活性領域パターンは、デバイスの設計上、互いに密に形成された活性領域パターンと、孤立した活性領域パターンとを有する。互いに密に形成された活性領域パターン同士、孤立した活性領域パターン同士、もしくは互いに密に形成された活性領域パターンと孤立した活性領域パターンとの間には、広いトレンチ素子分離領域が形成されている。
【００５８】
これに対して、図２に示す回路パターンにおいては、広いトレンチ素子分離領域内に第１のダミーパターン１１および第２のダミーパターン１２が形成されている。活性領域パターンの周囲には、ダミーパターンの配置を禁止するダミーパターン配置禁止区域２０が設定されている。ダミーパターン１１，１２は、互いに密に形成された活性領域パターンもしくは孤立した活性領域パターンに対してダミーパターン配置禁止区域２０を挟んで隣接するように配置するように形成されている。つまり、ダミーパターン１１，１２は、このダミーパターン配置禁止区域２０内に掛からないように隣接して配置されている。
【００５９】
ここで、ダミーパターン配置禁止区域を具体的に説明する。図３は、ダミーパターン配置禁止区域を説明するための図であって、ダミーパターンを有するシリコン基板の平面図である。図３において、１０１は活性領域を示し、１０２はゲート電極を示し、１０３はｎウェル領域を示し、１０４はｐウェル領域を示し、１０５は抵抗領域を示し、１０６〜１０９はそれぞれダミーパターン配置禁止区域を示す。ダミーパターン配置禁止区域１０６〜１０９は、たとえば、次の領域において設定される。
【００６０】
（１）第１に、活性領域パターンの周囲の領域である（図３のダミーパターン配置禁止区域１０６）。この領域にダミーパターン配置禁止区域１０６を設けないと、ダミーパターンが、活性領域パターンと接した状態で形成される場合が生じる。この場合、たとえば、活性領域パターンとダミーパターンとがショートしてしまい、必要以外の部分まで活性領域となってしまう不具合が生じる。このダミーパターン配置禁止区域１０６の幅は、この不具合を抑えることができることが前提であり、分離領域の最小幅であることが好ましい。
【００６１】
（２）第２に、ゲート電極が形成されることになる領域の周囲の領域である（図３のダミーパターン配置禁止区域１０７）。この領域にダミーパターン配置禁止区域１０７を設けないと、ダミーパターンとゲート電極とが重なった状態で形成される場合がある。この場合、必要以外の領域でゲート電極の下に活性な領域が形成され、ゲート電極と活性な領域との間に容量部が形成されてしまい、本来のＭＯＳ型トランジスタの特性を劣化させてしまうなどの不具合が生じる。このダミーパターン配置禁止区域１０７の幅は、この不具合を抑えることができることが前提であり、分離領域の最小幅であることが好ましい。
【００６２】
（３）第３に、ｎウエルとｐウエルとの境界領域の周囲の領域である（図３のダミーパターン配置禁止区域１０８）。この領域にダミーパターン配置禁止区域１０８を設けないと、ｎウエルとｐウエルとの境界領域において、ダミーパターンが形成される場合がある。この場合、ｎウエルとｐウエルとがダミーパターンによって形成される活性な領域を介して接触してしまい、電流リークが発生するなどの不具合が生じる。このダミーパターン配置禁止区域１０８の幅は、この不具合を抑えることができることが前提であり、分離領域の最小幅であることが好ましい。
【００６３】
（４）第４に、抵抗として機能するウエル領域の周囲の領域である（図３のダミーパターン配置禁止区域１０９）。この領域にダミーパターン配置禁止区域１０９を設けないと、ウエル領域上にダミーパターンが形成されるため、ウエル領域の抵抗などが変化するなどの不具合が生じる。このダミーパターン配置禁止区域１０９の幅は、この不具合を抑えることができることが前提であり、分離領域の最小幅であることが好ましい。
【００６４】
なお、これらの領域以外でも、ダミーパターンとの干渉によってトランジスタの動作や配線の機能に不具合を発生させる領域があれば、ダミーパターン配置禁止区域として設定する必要がある。このダミーパターン配置禁止区域の幅も、この不具合を抑えることができることが前提であり、分離領域の最小幅であることが好ましい。
【００６５】
このダミーパターン配置禁止区域１０６〜１０９に隣接するように、アスペクト比が２以上となるような相対的に幅の狭い第１のダミーパターンを配置する。こうして配置した第１のダミーパターンに対して、アスペクト比が２以上となるような相対的に幅の狭い第２のダミーパターンを、前記第１のダミーパターンに最小設定幅の分離領域を経て隣接させて配置する。
【００６６】
なお、第１のダミーパターンおよび第２のダミーパターンの平面形状は、特に限定されず、方形，多角形，円形，もしくは各形状の結合した形状が挙げられる。第１および第２のダミーパターンの平面形状は、好ましくは方形ならびに方形が結合した形状である。これらの平面形状の例を図４に示す。同図（ａ）には、方形の例（正方形、横長、縦長の３種類）が示され、同図（ｂ）には、多角形の例（五角形、六角形、八角形の３種類）が示され、同図（ｃ）には円・楕円形の例（真円、横長、縦長）が示され、同図（ｄ）には任意の平面図形の組み合わせの例（方形同士の組み合わせ、方形と多角形の組み合わせ、方形と円形の組み合わせ）が示されている。
【００６７】
また、上記第１のダミーパターンおよび第２のダミーパターンを配置したあとのダミーパターン配置禁止区域でない相対的に広い分離領域には、ＣＭＰ法のルールに従ったダミーパターン１５を配置しても良い。
【００６８】
このようにして第１のダミーパターンおよび第２のダミーパターンを配置した結果、回路パターンの部分にパターン崩れが生じることを防止できる。すなわち、それぞれの活性領域パターンを常に一定の寸法に精度良くエッチング加工するとともに、それぞれの活性領域パターン間の分離を正常に行なうことが可能となる。したがって、その活性領域に形成されるＭＯＳ型トランジスタの特性を安定させることができるので、１３０ｎｍ以下の設定ルールのシステムＬＳＩにおいても動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００６９】
なお、第１の実施の形態において、活性領域パターンの加工方法は、特に限定されるものではないが、例えば、図７に示すようなＵＨＦ−ＥＣＲ方式のプラズマエッチング装置を用いるとともに、エッチング条件として以下の条件を使用する。
・反応性ガス（ＳＦ6）の流量  ：４０ｍｌ／ｍｉｎ
・反応性ガス（ＣＨＦ3）の流量：２０ｍｌ／ｍｉｎ
・希釈ガス（Ａｒ）の流量      ：１０００ｍｌ／ｍｉｎ
・反応室の圧力                ：２Ｐａ
・ＵＨＦ波の電力              ：６００Ｗ
・上部電極に対するＲＦ電力    ：４００Ｗ
・下部電極に対するＲＦ電力    ：１５０Ｗ
・下部電極の温度              ：２０℃
・反応室の壁面温度            ：３０℃
・電極間距離                  ：３０ｍｍ
図７は、ＵＨＦ−ＥＣＲ方式のプラズマエッチング装置の構成を示す断面図である。図７において、１４１はＵＨＦ電源、１４２は上部電極、１４３は上部電極ＲＦ電源、１４４はガス導入口、１４５は圧力計、１４６はウェハ、１４７は下部電極、１４８は下部電極ＲＦ電源、１４９は真空ポンプである。
【００７０】
また、第１の実施の形態において、活性領域の加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤの微細加工、例えばゲート電極の加工やアルミニウムまたは銅等からなるメタル配線の加工、もしくは、埋め込み式メタル配線を形成するための絶縁膜の溝の加工等を対象としても、同様の高い加工精度を達成することができる。なお、ダミーパターン配置禁止区域の設定については、対象とする回路パターンの特性に応じて設定を変更することが好ましい。
【００７１】
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図面を参照しながら詳細に説明する。なお、第２の実施の形態に係る半導体集積回路装置の製造方法は、ライン状パターンを有する回路パターンを備えた半導体集積回路装置の製造方法を前提とする。
【００７２】
第２の実施の形態の特徴は、ライン状パターンを有する回路パターンの配置領域間の分離領域にダミーパターンが挿入されており、そのダミーパターンの幅と使用するレジストの厚さとのアスペクト比が所定の範囲に設定されていることである。
【００７３】
図５は本発明の第２の実施の形態に係る半導体集積回路装置におけるダミーパターン挿入前のＭＯＳ型トランジスタの活性領域パターンの一例を示しており、図６は、第２の実施の形態に係る半導体集積回路装置におけるダミーパターン挿入後のレイアウトの一例を示している。同図において、１０は回路パターンを示し、１３は倒れ防止用の太い（相対的に幅の広い）ダミーパターンを示し、１５はＣＭＰ用のダミーパターンを示し、２０はダミーパターン配置禁止区域を示し、３０は分離領域を示している。なお、図５および図６においては、ロジック回路の回路パターン１０を示しているが、第２の実施の形態において、チップ上にロジック回路に加えて、ＲＡＭまたはＲＯＭ等のメモリ回路が搭載されていてもよい。
【００７４】
図５に示す回路パターン１０は、ＭＯＳ型トランジスタの活性領域パターンで構成されている。また、図６には、活性領域パターンが設けられていない空き領域に太いダミーパターン１３が挿入されている。このように太いダミーパターン１３を挿入することにより、エッチング条件やウェハ上における位置に依存することなく、レジストパターンが倒れることを防ぐことができる。
【００７５】
具体的には、図５に示すダミーパターン挿入前の回路パターン１０において、活性領域パターンは、デバイスの設計上、互いに密に形成された活性領域パターンと、孤立した活性領域パターンとを有する。互いに密に形成された活性領域パターン同士、孤立した活性領域パターン同士、もしくは互いに密に形成された活性領域パターンと孤立した活性領域パターンとの間には、広いトレンチ素子分離領域が形成されている。
【００７６】
これに対して、図６に示す回路パターンにおいては、相対的に広いトレンチ素子分離領域内にダミーパターン１３が形成されている。活性領域パターンの周囲には、ダミーパターン１３の配置を禁止するダミーパターン配置禁止区域２０が設定されている。ダミーパターン１３は、互いに密に形成された活性領域パターンもしくは孤立した活性領域パターンに対してダミーパターン配置禁止区域２０を挟んで隣接するように配置するように形成されている。つまり、ダミーパターン１３は、このダミーパターン配置禁止区域２０内に掛からないように隣接して配置されている。
【００７７】
この際、ダミーパターンの幅は、レジスト高さとのアスペクト比が２以下になるような値に幅を設定する。例えば、回路パターンの最小幅が１００ｎｍと設定した場合、適用可能なレジストの膜厚は、エッチング条件ならびにレジストの解像度から算出され、２００ｎｍ〜６００ｎｍである。この値を基に、必要なダミーパターン１３の幅が算出できる。
【００７８】
また、ダミーパターン１３の平面形状は、特に限定されず、方形，多角形，円形，もしくは各形状の結合した形状が挙げられる。太いダミーパターン１３の平面形状は、好ましくは方形ならびに方形が結合した形状である。
【００７９】
なお、ダミーパターン配置禁止区域についての説明は、第１の実施の形態に示したものと同等である。
【００８０】
また、上記ダミーパターンを配置したあとのダミーパターン配置禁止区域でない相対的に広い分離領域には、ＣＭＰ法のルールに従ったダミーパターン１５を配置しても良い。
【００８１】
このようにしてダミーパターン１３を配置した結果、回路パターン１０の部分にパターン崩れが生じることを防止できる。すなわち、それぞれの活性領域パターンを常に一定の寸法に精度良くエッチング加工するとともに、それぞれの活性領域パターン間の分離を正常に行なうことが可能となる。したがって、その活性領域に形成されるＭＯＳ型トランジスタの特性を安定させることができるので、１００ｎｍ以下のルールのシステムＬＳＩにおいても動作マージンのバラツキが解消された半導体集積回路装置を実現できる。
【００８２】
なお、第２の実施の形態においても、活性領域パターンの加工方法は、特に限定されるものではないが、例えば、図７に示すようなＵＨＦ−ＥＣＲ方式のプラズマエッチング装置を用いるとともに、エッチング条件として以下の条件を使用する。
・反応性ガス（ＳＦ6）の流量  ：４０ｍｌ／ｍｉｎ
・反応性ガス（ＣＨＦ3）の流量：２０ｍｌ／ｍｉｎ
・希釈ガス（Ａｒ）の流量      ：１０００ｍｌ／ｍｉｎ
・反応室の圧力                ：２Ｐａ
・ＵＨＦ波の電力              ：６００Ｗ
・上部電極に対するＲＦ電力    ：４００Ｗ
・下部電極に対するＲＦ電力    ：１５０Ｗ
・下部電極の温度              ：２０℃
・反応室の壁面温度            ：３０℃
・電極間距離                  ：３０ｍｍ
また、第２の実施の形態においても、活性領域の加工を対象としたが、これに限られず、他のライン状パターンを有するレイヤの微細加工、例えばゲート電極の加工やアルミニウムまたは銅等からなるメタル配線の加工、もしくは、埋め込み式メタル配線を形成するための絶縁膜の溝の加工等を対象としても、同様の高い加工精度を達成することができる。なお、ダミーパターン配置禁止区域の設定については、対象とする回路パターンの特性に応じて設定を変更することが好ましい。
【００８３】
また、上記実施の形態においては、被エッチング膜に窒化シリコンを用いたが、酸化シリコンであっても効果について変化が生じることはなく、同じようにパターンの適用が可能である。さらには、シリコン化合物に限らず、エッチングによって加工可能な材料であれば、半導体製造プロセスに適合する、種々の半導体材料、導電性材料および絶縁材料に適用できる。
【００８４】
また、上記実施の形態においては、エッチングガスとして、六フッ化イオウ（ＳＦ6）、トリフルオロメタン（ＣＨＦ3）およびアルゴン（Ａｒ）を含む混合ガスを用いたが、被エッチング膜をエッチングする作用を持つガスと、被エッチング膜に堆積物を堆積させる作用を持つガスと、不活性なガスの組み合わせであれば適用可能である。例えば、トリフルオロメタン（ＣＨＦ3）の代わりに、メタン（ＣＨ4）やテトラフルオロカーボン（ＣＦ4）、さらには、Ｃ4Ｆ8、Ｃ2Ｆ6、Ｃ4Ｆ6、Ｃ5Ｆ8等のフルオロカーボン（ＣxＦy）や、ジフルオロメタン（ＣＨ2Ｆ2）等のヒドロフルオロカーボン（ＣＨxＦy、但し、０≦ｘ，ｙ≦４、ｘ＋ｙ＝４）を用いても良い。
【００８５】
また、上記実施の形態においては、図７に示すＵＨＦ（Ultra High Frequency）−ＥＣＲ（Electron Cyclotron Resonance）プラズマ方式のドライエッチング装置を用いたが、これに代えて、例えばＲＩＥ（Reactive Ion Etching）、ＩＣＰ（Inductively Coupled Plasma）、ＴＣＰ（Transformer Coupled Plasma）、ＤＰＳ（Decoupled Plasma Source）方式等のプラズマ源を有するドライエッチング装置を用いた場合であっても、本発明における効果と同等の効果が得られることは言うまでもない。
【００８６】
また、各実施の形態においては、レジスト膜の材料に、ＡｒＦエキシマレーザー感光用レジストを用いたが、これに限られない。すなわち、ＡｒＦエキシマレーザー光かまたはそれよりも短い波長を持つ露光光に感光するレジスト材料であれば、同等の効果を得ることができる。具体的には、ノボラック等のベンゼン環系樹脂を含まないレジスト材料や、線幅が１３０ｎｍよりも小さいパターンを形成するためのレジスト材料であって、ＡｒＦエキシマレーザー感光用のレジスト材料と同程度以下の強度を持つレジスト材であれば、同等の効果を奏する。
【産業上の利用可能性】
【００８７】
本発明にかかるパターン配置方法は、１３０ｎｍより細いラインのような微細パターンを加工する際に、ＡｒＦレジストのような強度の低い倒れ易いフォトレジストを使用しても、レジストに倒れ・傾斜・うねりを発生させることなく、所望のエッチング対象膜のパターンを得ることが可能となるという効果を有し、ＡｒＦエキシマレーザー用レジストによって形成されたパターンをマスクとしてドライエッチングを行なって対象膜にパターンを形成する半導体集積回路装置のパターン配置方法等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態におけるダミーパターン挿入前の基板上の状態を示す模式図である。
【図２】本発明の第１の実施の形態におけるダミーパターン挿入後の基板上の状態を示す模式図である。
【図３】ダミーパターン配置禁止区域の設定例を示す概略平面図である。
【図４】ダミーパターンの平面形状例を示す模式図である。
【図５】本発明の第２の実施の形態におけるダミーパターン挿入前の基板上の状態を示す模式図である。
【図６】本発明の第２の実施の形態におけるダミーパターン挿入後の基板上の状態を示す模式図である。
【図７】本発明の実施の形態に使用したＵＨＦ−ＥＣＲ方式のプラズマエッチング装置の構成を示す概略断面図である。
【図８】従来の半導体装置のエッチング方法を示す工程順断面図である。
【図９】エッチング時における開口幅と側壁厚さ（側壁付着堆積物の量）の関係を示す特性図である。
【図１０】レジストパターンにおける開口幅と加重応力の関係を示す特性図である。
【図１１】レジスト倒れ発生原理を示す断面図である。
【図１２】レジストパターンの幅・高さアスペクト比と加重降伏点の関係を示す特性図である。
【図１３】レジストパターンの幅・高さアスペクト比と開口幅比の関係を示す特性図である。
【図１４】レジストパターンの幅・高さアスペクト比と開口幅比の関係を示す他の特性図である。
【符号の説明】
【００８９】
１    Ｓｉ基板
２    Ｓｉ酸化膜
３    ポリシリコン膜
４    Ｓｉ窒化膜
５    反射防止膜
６    レジスト
７    側壁堆積物
１０  回路パターン
１１  第１のダミーパターン１（倒れ防止）
１２  第２のダミーパターン２（倒れ防止）
１３  太いダミーパターン（倒れ防止）
１５  ダミーパターン（ＣＭＰ用）
２０  ダミーパターン配置禁止区域
３０  分離領域
１０１  活性領域
１０２  ゲート電極
１０３  ｎウェル領域
１０４  ｐウェル領域
１０５  抵抗領域
１０６  禁止区域
１０７  禁止区域
１０８  禁止区域
１０９  禁止区域
１４１  ＵＨＦ電源
１４２  上部電極
１４３  上部電極ＲＦ電源
１４４  ガス導入口
１４５  圧力計
１４６  ウェハ
１４７  下部電極
１４８  下部電極ＲＦ電源
１４９  真空ポンプ
【図１】
2005039072.tif 000003
【図２】
2005039072.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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