(57)【要約】【課題】従来のスナバ回路よりも部品点数を低減させつつ、スイッチング手段１のスイッチング時にスイッチング手段１のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制する。【解決手段】スイッチング手段１に対して並列にスイッチング手段２を配列し、スイッチング手段１のゲート端子にターンオフ信号が入力されて、スイッチング手段１のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、スイッチング手段１のコレクタ端子に接続されている配線３またはスイッチング手段１のエミッタ端子に接続されている配線４が有するインダクタンス成分Ｌｓ２により生じた電位差を利用して形成された駆動信号をスイッチング手段２のゲート端子に入力し、スイッチング手段２のコレクタ端子およびエミッタ端子を介して電流ＩＳを流す。【選択図】図１
2005341635.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング手段のスイッチング時に前記第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第１スイッチング手段を保護するためのスナバ回路において、前記第１スイッチング手段に対して並列に第２スイッチング手段を配列し、前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第１スイッチング手段のコレクタ端子に接続されている配線または前記第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第２スイッチング手段のゲート端子に入力し、前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流を流すことを特徴とするスナバ回路。
【請求項２】
前記駆動信号により、電流が前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容されるように、前記第２スイッチング手段の閾値電圧を設定したことを特徴とする請求項１に記載のスナバ回路。
【請求項３】
抵抗を設け、その抵抗を介して前記駆動信号を前記第２スイッチング手段のゲート端子に入力することを特徴とする請求項１又は２に記載のスナバ回路。
【請求項４】
前記電位差を得るための２点を同一の基板上に配置したことを特徴とする請求項１〜３のいずれか一項に記載のスナバ回路。
【請求項５】
第１スイッチング手段のスイッチング時に前記第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第１スイッチング手段を保護するためのスナバ回路において、前記第１スイッチング手段に対して並列に第２スイッチング手段をコレクタコモンで配列し、前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第２スイッチング手段のゲート端子に入力するために、前記配線上の第１点を前記第２スイッチング手段のゲート端子に抵抗を介して接続し、その時に前記第１点よりも電位が低くなる前記配線上の第２点を前記第２スイッチング手段のエミッタ端子に接続したことを特徴とするスナバ回路。
【請求項６】
前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記駆動信号が前記第２スイッチング手段のゲート端子に入力されると、前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れるように、前記第２スイッチング手段を設定し、前記第１点および前記第２点を配置したことを特徴とする請求項５に記載のスナバ回路。
【請求項７】
前記第２スイッチング手段の電流容量を前記第１スイッチング手段の電流容量の約１／６〜約１／４に設定し、前記抵抗の抵抗値を約５０Ω以下に設定し、前記第２スイッチング手段のゲート端子とエミッタ端子との間の電気容量と前記抵抗の抵抗値との積を約２００ｎｓ〜約５００ｎｓに設定したことを特徴とする請求項５又は６に記載のスナバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することによりスイッチング手段を保護するためのスナバ回路に関し、特には、従来のスナバ回路よりも部品点数を低減させつつ、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができるスナバ回路に関する。
【０００２】
詳細には、本発明は、例えばＩＧＢＴ等のようなスイッチング手段が設けられた電力用モジュールの内部配線が有するインダクタンス成分に起因して、スイッチング時（特にターンオフ時）に発生するスパイク電圧（サージ電圧）を吸収（抑制）するための小型で簡易かつ高性能なスナバ回路に関する。
【背景技術】
【０００３】
従来から、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することによりスイッチング手段を保護するためのスナバ回路が知られている。この種のスナバ回路の例としては、例えば特開平８−１６８２３６号公報に記載されたものがある。図１５は従来のスナバ回路等を示したブロック図である。図１５において、４１は直流電源、４２はスイッチング手段、４３は負荷である。４Ｌｗは直流電源４１からスイッチング手段４２と負荷４３との直列回路までの電源配線にあるインダクタンス成分を示している。５１は順方向ダイオード、５２は逆方向スイッチング手段、５３は静電容量、６０は逆方向スイッチング手段制御信号発生手段、６１は負荷サージ逓減ダイオードである。
【０００４】
図１６は図１５に示した従来のスナバ回路の動作を示すタイムチャートである。図１６において、（ａ）はスイッチング手段４２の通電（ＯＮ）／遮断（ＯＦＦ）状態を示しており、（ｂ）は逆方向スイッチング手段制御信号発生手段６０の出力オンオフ信号波形を示しており、（ｃ）は逆方向スイッチング手段５２のオンオフ状態を示しており、（ｄ）は静電容量５３に流れる電流波形を示しており、（ｅ）は静電容量５３の両端電圧波形を示している。
【０００５】
特開平８−１６８２３６号公報に記載されたものでは、図１５に示すように、直流電源４１と、インダクタンス成分４Ｌｗと、スイッチング手段４２と、負荷４３と、静電容量５３と、ダイオード６１とからなる通常のＲＣＤスナバ回路に加えて、逆方向スイッチング手段５２と、ダイオード５１と、負荷抵抗（逆方向スイッチング手段制御信号発生手段）６０とが追加されている。これにより、スイッチング手段４２のＯＮ／ＯＦＦモードに対して、逆方向スイッチング手段５２が、図１６に示すような動作条件で、また、サージ（電圧）吸収用の静電容量５３への充放電が図１６（ｄ）に示すように行われることで、振動電流による誤動作や、負荷（抵抗）４３による熱損失も抑えられると特開平８−１６８２３６号公報には記載されている。
【０００６】
しかしながら、図１５に示した回路によれば、部品点数が増大し、回路がより複雑化し、その結果、回路を小型化したい場合に、それらがマイナス要因になってしまう。更に、追加された部品自身の有するインダクタンス成分が、図１５に示したインダクタンス成分４Ｌｗに追加されることになってしまい、図１５に示したスナバ回路を特に大型のパワーモジュール等に適用する場合には、不都合である。
【０００７】
また、他の従来のスナバ回路として、例えば特開平１１−１０３５７７号公報に記載されたものが知られている。図１７は他の従来のスナバ回路の例を示した図、図１８は図１７（Ｃ）の具体例を示した図、図１９は図１８に示した回路を改善した回路を示した図である。特開平１１−１０３５７７号公報には、逆変換（インバータ）素子の並列接続等で、主回路を構成する大容量インバータの配線に存在する寄生インダクタンスＬＭ（相互インダクタンス）、Ｌｓ（自己インダクタンス）により発生し、ＩＧＢＴに印加されるサージ電圧は、
ΔＶＣＥ１＝Ｌｓ・（ｄｉ／ｄｔ）
ΔＶＣＥ２＝（（ＬＭ／Ｃｓ）・Ｉｏｆｆ）１／２
となることが記載されている。また、ΔＶＣＥ１、ΔＶＣＥ２がＬＭ、Ｌｓ、また、電流変化率（ｄｉ／ｄｔ）に比例すると記載されている。
【０００８】
更に、図１８に示した改善前の回路に対して、ＣＭ（Ｖｃｃ分）を、図１９に示したようにＣＭ１（１／２・Ｖｃｃ）と、ＣＭ２（１／２・Ｖｃｃ）とに２分割し、各ＩＧＢＴの直近にそれぞれを配置することにより、ＩＧＢＴにかかるサージ電圧を抑制するためのＬＭ、Ｌｓを下げることが記載されている。
【０００９】
しかしながら、図１９に示したものにおいても、部品点数が多くなってしまい、そのため、回路を十分に小型化、低価格化、低インダクタンス化することができない。
【００１０】
そこで、基本にかえり、Ｒ、Ｃ、Ｄのスナバ回路部品を取り去り、図２０に示すようなスナバレス回路において、主ＩＧＢＴのターンオフ時に主ＩＧＢＴの両端に発生するサージ電圧ΔＶの値を見積もってみる。図２０はスナバレス回路を示した図である。
【００１１】
図２０に示すように、主ＩＧＢＴのＧ（ゲート）端子と補助Ｅ（エミッタ）端子との間に、図中に示したような例えばＶＧＥ＝±１５Ｖのターンオフ信号が入力されると、図中にＬｓとして示した配線自体が有する（自己）インダクタンス成分によって、主ＩＧＢＴがＯＮモードからＯＦＦモードにスイッチングされる。それにより、主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れる主電流が徐々に低下し、それに伴って、Ｌｓ中にはＯＮモード中に貯えられていたエネルギー（電圧）が正から負の方向に転じ、ΔＶ＝−Ｌｓ・（ｄｉ／ｄｔ）となって、逆電圧が、本来のＶＣＥに加算され、主ＩＧＢＴの両端に印加される。この時、ｄｉ／ｄｔ＝２０００（Ａ／μｓ）、Ｌｓ≦４０ｎＨであるとすれば、ΔＶ≒−Ｌｓ・（ｄｉ／ｄｔ）≒−（４０×１０−９）・（２０００／１０−６）≒−８０（Ｖ）となる。
【００１２】
図２１は図２０に示した主ＩＧＢＴのターンオフ時に主ＩＧＢＴの主Ｃ（コレクタ）端子および主Ｅ（エミッタ）端子を介して流れる電流ＩＣＥ、図２０に示した主ＩＧＢＴのターンオフ時における主ＩＧＢＴの主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間の電圧ＶＣＥなどを示したグラフである。図２１に示すように、図２０に示したスナバレス回路の主ＩＧＢＴのターンオフ時には、スナバレス回路の電流ＩＣＥは、急峻に減少してオーバーシュートし、振動した後に落ち着くといった波形を示す。また、スナバレス回路の電圧ＶＣＥは、スナバレス回路の電流ＩＣＥと逆位相で、急峻に増加してオーバーシュートし、振動した後に落ち着くといった波形を示す。詳細には、図２１中のΔＶが約８０Ｖになる。仮に、６００Ｖ定格ぎりぎりの電圧ＶＣＥが主ＩＧＢＴの両端に印加されていたとすると、ＶＣＥ＋ΔＶ＝６００＋８０＝６８０（Ｖ）もの電圧（サージ電圧、はね上がり電圧）となって、その電圧が主ＩＧＢＴに印加されることになる。通常、ＩＧＢＴの耐圧のマージンは１割程度しかとられていない。つまり、ＩＧＢＴの定格電圧が６００（Ｖ）であればマージンは６０（Ｖ）である。そのため、定格電圧が６００（Ｖ）の主ＩＧＢＴに６８０（Ｖ）ものサージ電圧がかかってしまうと、この主ＩＧＢＴはブレーク・オーバー（ブレーク・ダウン）してしまうおそれがある。
【００１３】
尚、図２１において、ＶＧＥは図２０に示した主ＩＧＢＴのＧ（ゲート）端子と補助Ｅ（エミッタ）端子との間に入力される駆動信号（ターンオフ信号）を示している。また、本発明の電圧ＶＣＥは、後述する本発明のスナバ回路の主ＩＧＢＴのターンオフ時に主ＩＧＢＴの主Ｃ１（コレクタ）端子と主Ｅ１（エミッタ）端子との間に発生する電圧を示しており、本発明の電流ＩＣＥは、後述する本発明のスナバ回路の主ＩＧＢＴのターンオフ時に主ＩＧＢＴの主Ｃ１（コレクタ）端子および主Ｅ１（エミッタ）端子を介して流れる電流を示している。
【００１４】
更に、近年のＩＧＢＴはＦＳ（フィールド・ストップ）型ＩＧＢＴと称する構造で、ＯＮ電圧降下ＶＣＥＯＮを下げる目的で、図２２に示すようにＮ−層およびＮ＋層がぎりぎりの薄めに製作されている。このようなＩＧＢＴの例としては、例えば特開２００３−２６４２８８号公報に記載されたものがある。図２２は従来のＦＳ型ＩＧＢＴの構成を示す縦断面図である。図２２において、７１はｐ＋コレクタ層、７２はｎ＋バッファ層、７３はＦＺウエハよりなるｎ−ドリフト層である。７４はｐベース領域、７５はｎ＋エミッタ領域、７６はゲート酸化膜、７７はゲート電極、７８はエミッタ電極、７９はコレクタ電極である。近年のＩＧＢＴは、上述したようにＮ−層およびＮ＋層がぎりぎりの薄めに製作されており、耐圧がぎりぎりに設定されているため、サージ電圧ΔＶの印加に対して弱い構造になっている。
【００１５】
つまり、近年のＩＧＢＴ素子を用いた電力用モジュールでは、以前よりも益々サージ電圧が発生しやすく、また、その耐圧もより低下する傾向がある。そのため、サージ電圧を抑制するためのスナバ回路の重要性が益々高まっている。とはいえ、例えば図１５に示したようなＲ，Ｃ，Ｄ部品をスナバ回路に用いたのでは、上述したような問題点が生じてしまう。加えて、近年、電力用モジュールは、より大電力化（大電流、高耐圧化）の傾向を示しており、また、その電力用モジュールを高速運転することが強いられているので、ｄｉ／ｄｔがより大きくなってしまい、それにより、ΔＶもより大きくなってしまうという深刻な技術課題がある。
【００１６】
つまり、従来においては、大電力モジュールを高速運転できるように部品点数を増大し、スナバ回路をより充実するという手法はあったが、これらは部品点数の増大によるインダクタンス成分の増加を必然的に伴ってしまっていた。また、装置の小型化、コスト面においても、マイナス要因となってしまっていた。更に、ＲＣＤスナバ回路自体の電力消費も増大してしまっていた。その上、近年の素子構造のトレンドは、サージ電圧発生に対して弱体化の傾向を強めており、益々より高性能なスナバ回路によるスイッチング手段の保護が求められている。加えて、近年の電力用モジュールは、より大型化（高電流、高電圧化）しており、ｄｉ／ｄｔの値がより大きくなるのに伴ってサージ電圧ΔＶもより大きくなるという、技術的に避けて通れない未解決課題が存在している。
【００１７】
【特許文献１】特開平８−１６８２３６号公報
【００１８】
【特許文献２】特開平１１−１０３５７７号公報
【００１９】
【特許文献３】特開２００３−２６４２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
前記問題点に鑑み、本発明は、従来のスナバ回路よりも部品点数を低減させつつ、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができるスナバ回路を提供することを目的とする。
【００２１】
詳細には、本発明は、部品点数の増大もなく、より小型化、低コスト化、かつ、低インダクタンス化された大電力モジュールに適したスナバ回路を提供することを目的とする。
【００２２】
更に詳細には、本発明は、優れたスナバ回路であることは勿論、近年のデバイス構造ゆえの特性にマッチングしたものであって、近年の電力用モジュールのより大型化傾向にもマッチングしたスナバ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
請求項１に記載の発明によれば、第１スイッチング手段のスイッチング時に前記第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第１スイッチング手段を保護するためのスナバ回路において、前記第１スイッチング手段に対して並列に第２スイッチング手段を配列し、前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第１スイッチング手段のコレクタ端子に接続されている配線または前記第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第２スイッチング手段のゲート端子に入力し、前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流を流すことを特徴とするスナバ回路が提供される。
【００２４】
請求項２に記載の発明によれば、前記駆動信号により、電流が前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容されるように、前記第２スイッチング手段の閾値電圧を設定したことを特徴とする請求項１に記載のスナバ回路が提供される。
【００２５】
請求項３に記載の発明によれば、抵抗を設け、その抵抗を介して前記駆動信号を前記第２スイッチング手段のゲート端子に入力することを特徴とする請求項１又は２に記載のスナバ回路が提供される。
【００２６】
請求項４に記載の発明によれば、前記電位差を得るための２点を同一の基板上に配置したことを特徴とする請求項１〜３のいずれか一項に記載のスナバ回路が提供される。
【００２７】
請求項５に記載の発明によれば、第１スイッチング手段のスイッチング時に前記第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第１スイッチング手段を保護するためのスナバ回路において、前記第１スイッチング手段に対して並列に第２スイッチング手段をコレクタコモンで配列し、前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第２スイッチング手段のゲート端子に入力するために、前記配線上の第１点を前記第２スイッチング手段のゲート端子に抵抗を介して接続し、その時に前記第１点よりも電位が低くなる前記配線上の第２点を前記第２スイッチング手段のエミッタ端子に接続したことを特徴とするスナバ回路が提供される。
【００２８】
請求項６に記載の発明によれば、前記第１スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記駆動信号が前記第２スイッチング手段のゲート端子に入力されると、前記第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れるように、前記第２スイッチング手段を設定し、前記第１点および前記第２点を配置したことを特徴とする請求項５に記載のスナバ回路が提供される。
【００２９】
請求項７に記載の発明によれば、前記第２スイッチング手段の電流容量を前記第１スイッチング手段の電流容量の約１／６〜約１／４に設定し、前記抵抗の抵抗値を約５０Ω以下に設定し、前記第２スイッチング手段のゲート端子とエミッタ端子との間の電気容量と前記抵抗の抵抗値との積を約２００ｎｓ〜約５００ｎｓに設定したことを特徴とする請求項５又は６に記載のスナバ回路が提供される
【発明の効果】
【００３０】
請求項１及び２に記載のスナバ回路では、保護すべき第１スイッチング手段に対して並列に第２スイッチング手段が配列されている。つまり、第１スイッチング手段に接続された電源から供給される電流が、第１スイッチング手段を流れることができるだけではなく、所定の条件下においては第１スイッチング手段の代わりに第２スイッチング手段を流れることができるように、第２スイッチング手段が配列されている。
【００３１】
また、請求項１及び２に記載のスナバ回路では、第１スイッチング手段のゲート端子にターンオフ信号が入力されて、第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時、つまり、第１スイッチング手段のスイッチング時には、第１スイッチング手段のコレクタ端子に接続されている配線または第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差が利用され、その電位差に基づいて形成された駆動信号が第２スイッチング手段のゲート端子に入力される。それにより、電源から供給された電流が第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容され、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れる。
【００３２】
その結果、請求項１及び２に記載のスナバ回路では、第１スイッチング手段のゲート端子にターンオフ信号が入力された時に、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れることなく、第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流が急激に遮断されてしまう場合よりも、第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
【００３３】
つまり、請求項１及び２に記載のスナバ回路によれば、従来のスナバ回路よりも部品点数を低減させつつ、第１スイッチング手段のスイッチング時に第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
【００３４】
詳細には、請求項１及び２に記載のスナバ回路によれば、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路中のインダクタンス成分が増加してしまうのを回避することができる。更に、従来のスナバ回路のように部品点数が増大するのに伴って装置全体が大型化してしまうのを回避することができる。また、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路のコストが嵩んでしまうのを回避することができる。更に、従来のスナバ回路よりも電力消費量、詳細には、損失を低減することができる。また、サージ電圧に対して比較的弱い近年のスイッチング手段を、従来のスナバ回路よりも確実に保護することができる。
【００３５】
更に詳細には、請求項１及び２に記載のスナバ回路は、スイッチング手段を流れる電流の変化率が比較的高い近年の高電流化、高電圧化した大型の電力用モジュールに対しても適用することができる。
【００３６】
尚、上述した第１スイッチング手段のコレクタ端子に接続されている配線、または、第１スイッチング手段のエミッタ端子に接続されている配線は、例えば基板上の配線パターンであってもよく、あるいは、例えばリード線であってもよい。
【００３７】
請求項３に記載のスナバ回路では、抵抗が設けられ、駆動信号がその抵抗を介して第２スイッチング手段のゲート端子に入力される。そのため、抵抗を介することなく駆動信号が第２スイッチング手段のゲート端子に入力される場合よりも、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れる電流値の立下りを緩やかにすることができる。それにより、第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧の振動を低減することができる。
【００３８】
請求項４に記載のスナバ回路では、駆動信号を形成するために利用される電位差を得るための２点が同一の基板上に配置されている。そのため、その２点が異なる基板上に配置されている場合よりも、回路全体をコンパクトにすることができる。
【００３９】
請求項５〜７に記載のスナバ回路では、保護すべき第１スイッチング手段に対して並列に第２スイッチング手段がコレクタコモンで配列されている。つまり、第１スイッチング手段に接続された電源から供給される電流が、第１スイッチング手段を流れることができるだけではなく、所定の条件下においては第１スイッチング手段の代わりに第２スイッチング手段を流れることができるように、第２スイッチング手段が配列されている。
【００４０】
また、請求項５〜７に記載のスナバ回路では、第１スイッチング手段のゲート端子にターンオフ信号が入力されて、第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時、つまり、第１スイッチング手段のスイッチング時には、第１スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差が利用され、その電位差に基づいて形成された駆動信号が第２スイッチング手段のゲート端子に入力される。それにより、電源から供給された電流が第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容され、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れる。
【００４１】
その結果、請求項５〜７に記載のスナバ回路では、第１スイッチング手段のゲート端子にターンオフ信号が入力された時に、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れることなく、第１スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流が急激に遮断されてしまう場合よりも、第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
【００４２】
つまり、請求項５〜７に記載のスナバ回路によれば、従来のスナバ回路よりも部品点数を低減させつつ、第１スイッチング手段のスイッチング時に第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
【００４３】
詳細には、請求項５〜７に記載のスナバ回路によれば、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路中のインダクタンス成分が増加してしまうのを回避することができる。更に、従来のスナバ回路のように部品点数が増大するのに伴って装置全体が大型化してしまうのを回避することができる。また、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路のコストが嵩んでしまうのを回避することができる。更に、従来のスナバ回路よりも電力消費量、詳細には、損失を低減することができる。また、サージ電圧に対して比較的弱い近年のスイッチング手段を、従来のスナバ回路よりも確実に保護することができる。
【００４４】
更に詳細には、請求項５〜７に記載のスナバ回路は、スイッチング手段を流れる電流の変化率が比較的高い近年の高電流化、高電圧化した大型の電力用モジュールに対しても適用することができる。
【００４５】
尚、上述した第１スイッチング手段のエミッタ端子に接続されている配線は、例えば基板上の配線パターンであってもよく、あるいは、例えばリード線であってもよい。
【００４６】
更に、請求項５〜７に記載のスナバ回路では、抵抗が設けられ、駆動信号がその抵抗を介して第２スイッチング手段のゲート端子に入力される。そのため、抵抗を介することなく駆動信号が第２スイッチング手段のゲート端子に入力される場合よりも、第２スイッチング手段のコレクタ端子およびエミッタ端子を介して流れる電流値の立下りを緩やかにすることができる。それにより、第１スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧の振動を低減することができる。
【００４７】
また、請求項５〜７に記載のスナバ回路では、好ましくは、第２スイッチング手段の電流容量が第１スイッチング手段の電流容量の約１／６〜約１／４に設定され、抵抗の抵抗値が約５０Ω以下に設定され、第２スイッチング手段のゲート端子とエミッタ端子との間の電気容量と抵抗の抵抗値との積が約２００ｎｓ〜約５００ｎｓに設定されている。
【発明を実施するための最良の形態】
【００４８】
図１は本発明のスナバ回路の第１の実施形態の概略を示したブロック図である。図１において、１は例えば直流電源（図示せず）から負荷（図示せず）に供給される電力をオンオフ制御するため、つまり、スイッチングするために例えばＩＧＢＴにより構成された第１スイッチング手段である。２は第１スイッチング手段１を保護するためのスナバ回路の一部を構成する例えばＩＧＢＴのような第２スイッチング手段である。３は第１スイッチング手段１のＣ１（コレクタ）端子に接続されている配線、４は第１スイッチング手段１の主Ｅ１（エミッタ）端子に接続されている配線である。５は第２スイッチング手段２のＣ２（コレクタ）端子と配線３とを接続するための配線、６は第２スイッチング手段２の主Ｅ２（エミッタ）端子と配線４とを接続するための配線である。７は第２スイッチング手段２のＧ２（ゲート）端子と配線４とを接続するための配線、８はスナバ回路の一部を構成するために配線７上に配置された抵抗、９は環流用ダイオードである。
【００４９】
ＬｓＣは図１中の点Ａと主Ｃ（コレクタ）端子との間で配線３が有するインダクタンス成分を示しており、ＬｓＥは図１中の点Ｐ２と主Ｅ（エミッタ）端子との間で配線４が有するインダクタンス成分を示している。Ｌｓ２は図１中の点Ｐ１と点Ｐ２との間で配線４が有するインダクタンス成分を示しており、Ｌｓ１は図１中の点Ｐ１と第１スイッチング手段１の補Ｅ１（エミッタ）端子とを接続している配線が有するインダクタンス成分を示している。
【００５０】
図２は図１に示したスナバ回路の動作を示したタイムチャートである。詳細には、図２（Ａ）は第１スイッチング手段１としての主ＩＧＢＴのＧ１（ゲート）端子に入力される駆動電圧信号ＶＧＥの波形を示している。図２（Ｂ）は図１中の点Ｐ１から点Ｐ２に流れる電流の変化およびインダクタンス成分Ｌｓ２に起因して点Ｐ１と点Ｐ２との間に発生する電圧ΔＶの波形を示している。図２（Ｃ）は第２スイッチング手段２としての副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間に入力される駆動電圧信号ＶＧＥの波形を示している。図２（Ｂ）および図２（Ｃ）において、Ｖｔｈは第２スイッチ手段２としての副ＩＧＢＴのＯＮ／ＯＦＦが切り換わる閾値電圧を示している。図２（Ｄ）は図１に示したスナバ回路の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れる電流の波形を示している。詳細には、図２（Ｄ）中のＩＣＥは第１スイッチング手段１としての主ＩＧＢＴのＣ１（コレクタ）端子および主Ｅ１（エミッタ）端子を介して流れる電流を示しており、ＩＳは第２スイッチング手段２としての副ＩＧＢＴのＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して流れる電流を示している。
【００５１】
図３は図１に示したスナバ回路の実装イメージを示した図である。図３に示すように、スナバ回路の主Ｃ（コレクタ）端子と、第１スイッチング手段１としての主ＩＧＢＴと、第２スイッチング手段２としての副ＩＧＢＴとが同一の絶縁基板上に配置され、点Ｐ１と、点Ｐ２と、スナバ回路の主Ｅ（エミッタ）端子とが同一の絶縁基板上に配置されている。また、別個の絶縁基板上に設けられた第１スイッチング手段１としての主ＩＧＢＴのＧ領域と、そのＧ１（ゲート）端子とが、アルミニウムボンディングワイヤを介して接続されており、別個の絶縁基板上に設けられた第１スイッチング手段１としての主ＩＧＢＴのＥ領域と、スナバ回路の主Ｅ（エミッタ）端子とが、アルミニウムボンディングワイヤを介して接続されている。
【００５２】
第１の実施形態のスナバ回路では、図１に示すように、保護すべき第１スイッチング手段１としての主ＩＧＢＴに対して並列に第２スイッチング手段２としての副ＩＧＢＴがコレクタコモン配列されている。つまり、第１スイッチング手段１としての主ＩＧＢＴに接続された電源（図示せず）から供給される電流が、第１スイッチング手段１のＣ１（コレクタ）端子および主Ｅ１（エミッタ）端子を介して流れることができるだけではなく、所定の条件下においては第１スイッチング手段１の代わりに第２スイッチング手段２のＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して流れることができるように、第２スイッチング手段２が配列されている。
【００５３】
また、第１の実施形態のスナバ回路では、図１および図２に示すように、例えば時間ｔ１のように、第１スイッチング手段１のＧ１（ゲート）端子にターンオフ信号（図２（Ａ）参照）が入力されて、第１スイッチング手段１のＣ１（コレクタ）端子および主Ｅ１（エミッタ）端子を介して流れていた電流ＩＣＥ（図２（Ｄ）参照）の値が減少する時、つまり、第１スイッチング手段１のスイッチング時には、第１スイッチング手段１の主Ｅ１（エミッタ）端子に接続されている配線４が有するインダクタンス成分Ｌｓ２により生じた電位差ΔＶ（図２（Ｂ）参照）が利用され、その電位差に基づいて形成された駆動信号ＶＧＥ（図２（Ｃ）参照）が第２スイッチング手段２のＧ２（ゲート）端子に入力される。それにより、電源（図示せず）から供給された電流が第２スイッチング手段２のＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して流れることが許容され、第２スイッチング手段２のＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して電流ＩＳ（図２（Ｄ）参照）が流れる。
【００５４】
その結果、第１の実施形態のスナバ回路では、第１スイッチング手段１のＧ１（ゲート）端子にターンオフ信号が入力された時に、第２スイッチング手段２のＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して電流ＩＳが流れることなく、第１スイッチング手段１のＣ１（コレクタ）端子および主Ｅ１（エミッタ）端子を介して流れていた電流ＩＣＥが急激に遮断されてしまう場合よりも、第１スイッチング手段１のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間に発生するサージ電圧を抑制することができる。
【００５５】
つまり、第１の実施形態のスナバ回路によれば、例えば図１５、図１７〜図１９に示したような従来のスナバ回路よりも部品点数を低減させつつ、第１スイッチング手段１のスイッチング時に第１スイッチング手段１のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間に発生するサージ電圧を抑制することができる。
【００５６】
上述したように、第１の実施形態のスナバ回路では、電流ＩＣＥ（図２（Ｄ）参照）の値が減少する時に、第１スイッチング手段１の主Ｅ１（エミッタ）端子に接続されている配線４が有するインダクタンス成分Ｌｓ２により生じた電位差が利用されるが、第２の実施形態のスナバ回路では、その時に、代わりに、第１スイッチング手段１の主Ｃ１（コレクタ）端子に接続されている配線３が有するインダクタンス成分（図示せず）により生じた電位差を利用することも可能である。第２の実施形態のスナバ回路によっても、第１の実施形態のスナバ回路と同様の効果を奏することができる。
【００５７】
上述した第１および第２の実施形態のスナバ回路では、第１スイッチング手段１のＣ１（コレクタ）端子に接続されている配線３、および、第１スイッチング手段１の主Ｅ１（エミッタ）端子に接続されている配線４のうち、そのインダクタンス成分により電位差を発生させる部分として、基板上の配線パターンが用いられているが、第３の実施形態のスナバ回路では、代わりに、電位差を発生させる部分として、リード線を用いることも可能である。
【００５８】
更に、第１の実施形態のスナバ回路では、図１に示すように、抵抗８が設けられており、第２スイッチング手段２を駆動するための駆動信号が、その抵抗８を介して第２スイッチング手段２のＧ２（ゲート）端子に入力される。そのため、抵抗８を介することなく駆動信号が第２スイッチング手段２のＧ２（ゲート）端子に入力される場合よりも、第２スイッチング手段２のＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して流れる電流ＩＳ（図２（Ｄ）参照）の値の立下りを緩やかにすることができる。それにより、第１スイッチング手段１のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間に発生するサージ電圧の振動を低減することができる。
【００５９】
また、第１の実施形態のスナバ回路では、図１および図３に示すように、第２スイッチング手段２を駆動する駆動信号を形成するために利用される電位差を得るための２点Ｐ１，Ｐ２が同一の基板上に配置されている。そのため、その２点Ｐ１，Ｐ２が異なる基板上に配置されている場合よりも、回路全体をコンパクトにすることができる。
【実施例】
【００６０】
第１の実施例のスナバ回路を図１に示したように構成した。つまり、第１の実施例では、図２０に示したスナバレス回路に、第２スイッチング手段２としての副ＩＧＢＴ（５０Ａ／６００Ｖ型）を追加し、第２スイッチング手段２としての副ＩＧＢＴのＧ２（ゲート）端子と、第１スイッチング手段１としての主ＩＧＢＴの主Ｅ１（エミッタ）端子のなるべく直近の配線４上の点Ｐ１との間に、抵抗８（５０Ω以下）を配置した。第２スイッチング手段２としての副ＩＧＢＴのＣ２（コレクタ）端子は、第１スイッチング手段１としての主ＩＧＢＴのＣ１（コレクタ）端子の直近に接続した。第２スイッチング手段２としての副ＩＧＢＴの主Ｅ２（エミッタ）端子は、第１スイッチング手段１としての主ＩＧＢＴの主Ｅ１（エミッタ）端子の直近ではなく、スナバ回路の主Ｅ（エミッタ）端子に近い側のパッケージ内部の配線４上の点Ｐ２に接続した。図１中のＬｓＥはパッケージ内部からスナバ回路の主Ｅ（エミッタ）端子（外部引き出しリード線用端子）までのインダクタンス成分であり、Ｌｓ２≫ＬｓＥである。同様に、図１中のＬｓＣはパッケージ内部からスナバ回路の主Ｃ（コレクタ）端子（外部引き出しリード線用端子）までのインダクタンス成分であり、Ｌｓ１≫ＬｓＣである。
【００６１】
第１スイッチング手段１としての主ＩＧＢＴのＧ１（ゲート）端子と補Ｅ１（エミッタ）端子との間に図２（Ａ）に示したようなゲート信号パルスＶＧＥ（＝±１５（Ｖ））を加えた。主ＩＧＢＴの主Ｅ１（エミッタ）端子側の配線４上の点Ｐ１と点Ｐ２との間には有限のインダクタンスＬｓ２（≒４０ｎＨ）が存在するため、上述したゲート信号パルスＶＧＥにより、主ＩＧＢＴには、図２（Ｄ）に示すようなメイン電流ＩＣＥが時間ｔ０をスタートとして流れ始めた。
【００６２】
すると、点Ｐ１と点Ｐ２との間には、図２（Ｂ）に示すような電圧ΔＶ（＝（±）Ｌｓ２・（ｄｉ／ｄｔ））が発生した。詳細には、ターンオン時（時間ｔ０）の逆起電力ΔＶ（＝−Ｌｓ２・（ｄｉ／ｄｔ）＜０）により、時間ｔ０直後には電圧ΔＶが負になり、次いで、環流用ダイオード９に流れ込むリカバリー（回復）電流により、電圧ΔＶが正になった。次いで、ターンオフ時（時間ｔ１）の逆起電力ΔＶ（＝−Ｌｓ２・（ｄｉ／ｄｔ）＞０）により、時間ｔ１〜ｔ２には電圧ΔＶが正になった。
【００６３】
図２（Ｂ）に示すように、電圧ΔＶがＭＡＸに達し、下降し始めるまでの時間ｔ１〜ｔ２には、図２（Ｄ）に示すように、主ＩＧＢＴを流れる電流ＩＣＥの値がかなり低下した。つまり、時間ｔ１は、主ＩＧＢＴがＯＮからＯＦＦにスイッチングされる寸前である。
【００６４】
主ＩＧＢＴのターンオフの初期、つまり、時間ｔ１直後には、図１に示したＬｓ１のインダクタンス成分により、その両端に電位差が発生した。詳細には、Ｌｓ１の両端のうち、主ＩＧＢＴの補Ｅ１（エミッタ）端子側がプラスになり、点Ｐ１側がマイナスになった。また、主ＩＧＢＴのターンオフの完了直前には、図１に示したＬｓ２のインダクタンス成分により、その両端に電位差が発生した。詳細には、Ｌｓ２の両端のうち、Ｐ１側がプラスになり、点Ｐ２側がマイナスになった。
【００６５】
Ｌｓ２の両端の電位差ΔＶが、図２（Ｂ）に示すように第２スイッチング手段２としての副ＩＧＢＴの閾値電圧Ｖｔｈよりも高くなり、それに伴って、副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間に入力される駆動電圧ＶＧＥが、図２（Ｃ）に示すように閾値電圧Ｖｔｈよりも高くなると、副ＩＧＢＴはＯＮ可能になった。詳細には、主ＩＧＢＴのＯＦＦが近づくと、副ＩＧＢＴ側とのインピーダンスの差が狭まり、やがて副ＩＧＢＴがＯＮモードに入り、それにより、今度は副ＩＧＢＴ側のインピーダンスの方が小さくなり、その結果、図２（Ｄ）に示すように、時間ｔ１〜ｔ２間に、副ＩＧＢＴのＣ２（コレクタ）端子および主Ｅ２（エミッタ）端子を介して電流ＩＳが流れた。
【００６６】
つまり、図１に示した本発明のスナバ回路の主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間には、図１（Ｄ）に示したように、電流ＩＣＥと電流ＩＳとが流れた。詳細には、主ＩＧＢＴのターンオフ時（時間ｔ１〜ｔ２）には、電流ＩＳが流れたため、スナバ回路の主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間を流れる電流（ＩＣＥ＋ＩＳ）がリニアに低下した。
【００６７】
すなわち、図２０に示したように副ＩＧＢＴなどが設けられていないスナバレス回路では、主ＩＧＢＴのターンオフ時（時間ｔ１〜ｔ２）に、スナバレス回路の主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間を流れる電流（ＩＣＥ）が急激に低下し、それに伴って、図２１中にスナバレス回路の電圧ＶＣＥとして示したように、主ＩＧＢＴのコレクタ端子とエミッタ端子との間に非常に大きいサージ電圧ＶＣＥが発生していた、つまり、図２１中のΔＶが非常に大きくなっていた。それに対し、図１に示した本発明のスナバ回路では、主ＩＧＢＴのターンオフ時（時間ｔ１〜ｔ２）に、スナバ回路の主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間を流れる電流（ＩＣＥ＋ＩＳ）が緩やかに低下し、それに伴って、図２１中に本発明の電圧ＶＣＥとして示したように、主ＩＧＢＴのＣ１（コレクタ）端子と主Ｅ１（エミッタ）端子との間に発生するサージ電圧ＶＣＥを小さくすることができた。つまり、図２１中のΔＶを小さくすることができた。
【００６８】
また、図２０に示したスナバレス回路では、図２１中にスナバレス回路の電圧ＶＣＥとして示すように、主ＩＧＢＴのコレクタ端子とエミッタ端子との間に発生するサージ電圧ＶＣＥが振動を繰り返したが、図１に示した本発明のスナバ回路では、図２１中に本発明の電圧ＶＣＥとして示すように、主ＩＧＢＴのＣ１（コレクタ）端子と主Ｅ１（エミッタ）端子との間に発生するサージ電圧ＶＣＥの振動の繰り返し回数を低減することができた。
【００６９】
本発明のスナバ回路に設けられている抵抗８の値ＲＧ（５０Ω以下）により、副ＩＧＢＴ側と主ＩＧＢＴ側とのインピーダンス比が決定された。更に、この抵抗８の値ＲＧと、副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間の電気容量ＣＧＥとの積である時定数τ（＝ＲＧ×ＣＧＥ）により、図２（Ｄ）に示した電流ＩＳが低下する傾きが決定された。
【００７０】
つまり、抵抗値ＲＧと、副ＩＧＢＴの電気容量ＣＧＥとを選択することにより、図２（Ｄ）に示した電流ＩＳが低下する傾きの緩急を決定することができた。すなわち、大きい抵抗値ＲＧを選択することにより、図２（Ｄ）に示した電流ＩＳが低下する傾きを緩やかにすることができ、小さい抵抗値ＲＧを選択することにより、図２（Ｄ）に示した電流ＩＳが低下する傾きを急にすることができた。
【００７１】
副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間に入力される駆動電圧ΔＶは、式ΔＶ＝±Ｌｓ２・（ｄｉ／ｄｔ）により算出される。３００Ａ型の主ＩＧＢＴと、５０Ａ型の副ＩＧＢＴとを用いた実施例では、主ＩＧＢＴのｄｉ／ｄｔが２０００（Ａ／μｓ）である時、副ＩＧＢＴのｄｉ／ｄｔが２０００（Ａ／μｓ）×（５０Ａ／３００Ａ）≒３３３（Ａ／μｓ）となった。
【００７２】
本発明の主ＩＧＢＴのＣ１（コレクタ）端子と主Ｅ１（エミッタ）端子との間の電圧ＶＣＥのうち、図２１中に示した電圧ΔＶは、ほぼ８０（Ｖ）となった。また、本発明の副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間に発生した駆動電圧は、ほぼ１３．３（Ｖ）となった。副ＩＧＢＴのＶＧＥ定格電圧として±１５（Ｖ）が選定され、副ＩＧＢＴをＯＮするための閾値電圧Ｖｔｈとして５〜６（Ｖ）が選定されていたため、１３．３（Ｖ）の駆動電圧により、副ＩＧＢＴが駆動された。
【００７３】
つまり、図１に示したスナバ回路に含まれるインダクタンス成分Ｌｓ１，Ｌｓ２を適切な値に設定し、副ＩＧＢＴに流される電流値（５０Ａ）と主ＩＧＢＴに流される電流値（３００Ａ）との比を適切な値に設定し、抵抗８の値ＲＧと副ＩＧＢＴの電気容量ＣＧＥとを適切な値に設定することにより、図１に示したような簡単な回路構成で、図２１中に本発明の電圧ＶＣＥとして示したように、主ＩＧＢＴのＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間に発生するサージ電圧ΔＶを抑制することができた。
【００７４】
図１および図３に示したように、本発明のスナバ回路によれば、図２０に示したスナバレス回路に比べ、追加部品は、第２スイッチング手段２としての例えば５０Ａ型の副ＩＧＢＴチップを１個と、１個の抵抗８（抵抗値ＲＧ≦５０Ω）だけで済んだ。また、第１スイッチング手段１としての主ＩＧＢＴと第２スイッチング手段２としての副ＩＧＢＴとを搭載する絶縁基板は、共通の下面側コレクタであるので、図３に示すように兼用できた。また、各ＩＧＢＴのエミッタ端子からのアルミニウム太線ボンディングワイヤにより、図３に示したように内部配線パターンに接続を行うことができた。
【００７５】
詳細には、図１および図３に示すように、図１中の点Ｐ１と抵抗８とをアルミニウムワイヤボンディングによって接続し、第２スイッチング手段２としての副ＩＧＢＴのＧ２（ゲート）端子と抵抗８とを同様にアルミニウムワイヤボンディングによって接続した。また、副ＩＧＢＴの主Ｅ２（エミッタ）端子と点Ｐ２とをアルミニウムワイヤボンディングによって接続し、本発明のスナバ回路を形成した。
【００７６】
図４は第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第２の実施例と比較例（スナバレス回路）とで比較して示したグラフである。図４において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオフ信号）を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００７７】
図４に示した実施例および比較例では、主ＩＧＢＴとして、日本インター株式会社製の２００Ａ／１２００Ｖ型ＩＧＢＴ（品名：ＰＤＭＢ２００Ｂ１２）を用い、測定条件として、電流Ｉｃを２００Ａに設定し、電圧Ｖｃｃを６００Ｖに設定し、抵抗８の値ＲＧを２．４Ωに設定した。また、実施例の副ＩＧＢＴとして、５０Ａ／１２００Ｖ型ＩＧＢＴを用いた。
【００７８】
図４に示すように、比較例のサージ電圧ＶＣＥがＭＡＸで１０８４Ｖ発生したのに対し、本発明の実施例では、サージ電圧ＶＣＥをＭＡＸで７２０Ｖに鎮圧（スナブ）することができた。詳細には、比較例のサージ電圧ＶＣＥのうち、電圧ΔＶが４８４Ｖであったのに対し、本発明の実施例では、電圧ΔＶを約１／４０の１２０Ｖに低減することができた。主ＩＧＢＴの定格電圧が１２００Ｖであるため、比較例のサージ電圧ＶＣＥが１０８４Ｖであれば、このＩＧＢＴはブレークダウンしないが、仮に定格電圧が６００ＶのＩＧＢＴを用いていれば、そのＩＧＢＴはブレークダウンし、やがては破壊に至っていたであろう。
【００７９】
それに対し、本発明の実施例では、サージ電圧ＶＣＥが７２０Ｖ程度に抑えられたので、１２００Ｖの定格電圧に対して十分に余裕があり、うまくいけば６００Ｖの定格電圧のＩＧＢＴを使用可能な程度に低くサージ電圧ＶＣＥを抑えることができた。
【００８０】
もっと大切なこととして、図４に示したように、比較例の電圧ＶＣＥの波形は、最大値を示した後に、数回振動を繰り返して減衰・収束したのに対し、本発明の実施例の電圧ＶＣＥは、最大値に達した後に、振動せずにそのまま収束した。
【００８１】
その謎は、比較例の電流ＩＣＥと、本発明の実施例の電流ＩＣＥとを比較することにより理解できる。図２２に示したような近年のＦＳ型ＩＧＢＴのような素子の内部では、ｎ−層をより薄く設計する手法がとられているために、ｐベース領域７４とｎ−ドリフト層７３との間に形成されるＰＮ接合に対して、スイッチング手段としてのＩＧＢＴのスイッチングオフの過程で一気に空乏層が形成され、ｎ−層中の中に溜まっていたキャリア（正孔）もまた急激に減少する。そのため、図４に示したように、比較例（スナバレス回路）の電流ＩＣＥが、急激に低下し、オーバーシュートした後、振動を繰り返して収束した。一方、本発明の実施例の電流ＩＣＥは、ターンオフの開始後に２０％程度低下したあたりから副ＩＧＢＴがＯＮを開始したため、その後徐々に低下した。その結果、主ＩＧＢＴのターンオフが徐々に進行した、つまり、電流ＩＣＥが時間をかけてリニアに減少した。そのため、電流ＩＣＥは振動しなかった。その影響を受けて、本発明の実施例の電圧ＶＣＥも振動しなかった。
【００８２】
図５は第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第２の実施例と比較例（スナバレス回路）とで比較して示したグラフである。図５において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオン信号）を示しており、副ＩＧＢＴのＶＧＥは、第２スイッチング手段としての副ＩＧＢＴのゲート端子に入力された駆動電圧を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００８３】
図５に示すように、主ＩＧＢＴのＶＧＥは、−１５Ｖから＋１５Ｖに立ち上がり、６００ｎｓあたりに約１８．５Ｖのピークに達した後、一旦下降し、振動した後、３μｓ程度の時間をかけて、徐々に回復して落ち着いた。副ＩＧＢＴのＶＧＥは、主ＩＧＢＴのＶＧＥの立ち上がり開始時点から約４００ｎｓ後に、約−１１Ｖの極小値に達した。詳細には、実施例の電流ＩＣＥが約２０％立ち上がるのに伴って、図１に示した点Ｐ１の電位がマイナスになり、点Ｐ２の電位がプラスになった結果、副ＩＧＢＴのＶＧＥが約−１１Ｖまで減少した。その後、副ＩＧＢＴのＶＧＥは、振動を繰り返し、約−２．５Ｖに落ち着いた。すなわち、主ＩＧＢＴのターンオン時には、副ＩＧＢＴは、常時ＯＦＦしており、ＯＮになることはなかった。
【００８４】
図６は図５に示した場合よりも横軸（時間軸）の間隔を広げて、第１スイッチング手段１としての主ＩＧＢＴのターンオン時における点Ｐ１と点Ｐ２との間の電圧ΔＶなどを示したグラフである。図６において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオン信号）を示しており、副ＩＧＢＴのＶＧＥは、第２スイッチング手段としての副ＩＧＢＴのゲート端子に入力された駆動電圧を示しており、Ｐ１〜Ｐ２間電圧ΔＶは、図１に示した点Ｐ１と点Ｐ２との間の電圧を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００８５】
図７は第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を示したグラフである。図７において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオフ信号）を示しており、副ＩＧＢＴのＶＧＥは、第２スイッチング手段としての副ＩＧＢＴのゲート端子に入力された駆動電圧を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００８６】
図７に示すように、主ＩＧＢＴのターンオフ時には、主ＩＧＢＴのＶＧＥは、約１６Ｖから約１Ｖ付近にまで急激に低下し、約３００ｎｓの間、その値を維持した。この約３００ｎｓの間には、主ＩＧＢＴのＧ１（ゲート）端子と主Ｅ１（エミッタ）端子との間の電気容量ＣＧＥに蓄えられていた電荷が放電された。その後、電流ＩＣＥが低下し始め、電圧ＶＣＥが立ち上がり始めた。その後、主ＩＧＢＴのＶＧＥは、更に急激に低下し、約−１５Ｖに収束した。
【００８７】
詳細には、主ＩＧＢＴのターンオフ信号パルスが発せられると、電圧ＶＣＥが立ち上がると共に、電流ＩＣＥが立下り、それにより、図１に示した点Ｐ１と点Ｐ２との間に電位差が発生した。詳細には、点Ｐ１がプラスになり、点Ｐ２がマイナスになった。その結果、副ＩＧＢＴの駆動電圧としてのＶＧＥが上昇した。この副ＩＧＢＴのＶＧＥは、約９Ｖまで急激に立ち上がった後、約６Ｖまで緩やかに低下した。副ＩＧＢＴのＶＧＥが約６Ｖまで緩やかに低下する間に、電流ＩＣＥが０Ａまで徐々に低下した。電流ＩＣＥが０Ａまで低下すると、副ＩＧＢＴのＧ２（ゲート）端子と主Ｅ２（エミッタ）端子との間の電気容量ＣＧＥに蓄えられていた電荷が放電され、副ＩＧＢＴのＶＧＥが徐々に低下した。
【００８８】
図８は図７に示した場合よりも横軸（時間軸）の間隔を広げて、第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における点Ｐ１と点Ｐ２との間の電圧ΔＶなどを示したグラフである。図８において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオフ信号）を示しており、副ＩＧＢＴのＶＧＥは、第２スイッチング手段としての副ＩＧＢＴのゲート端子に入力された駆動電圧を示しており、Ｐ１〜Ｐ２間電圧ΔＶは、図１に示した点Ｐ１と点Ｐ２との間の電圧を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００８９】
図９は第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第３の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。図９において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオン信号）を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示しており、実施例の損失（ＶＣＥ×ＩＣＥ）は、上述した実施例の電圧ＶＣＥと実施例の電流ＩＣＥとの積を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示しており、比較例の損失は、上述した比較例の電圧ＶＣＥと比較例の電流ＩＣＥとの積を示している。
【００９０】
図９に示した第３の実施例およびその比較例では、主ＩＧＢＴとして、６００Ａ／１２００Ｖ型ＩＧＢＴを用い、測定条件として、電流Ｉｃを４００Ａに設定し、電圧Ｖｃｃを８００Ｖに設定した。
【００９１】
図９に示すように、主ＩＧＢＴのターンオン時には、実施例の電圧ＶＣＥが、比較例の電圧ＶＣＥとほぼ一致し、実施例の電流ＩＣＥが、比較例の電流ＩＣＥとほぼ一致し、実施例の損失（ＶＣＥ×ＩＣＥ）が、比較例の損失（ＶＣＥ×ＩＣＥ）とほぼ一致した。このことは、換言すれば、図１に示した本発明のスナバ回路によれば、第２スイッチング手段２としての副ＩＧＢＴと抵抗８とが追加されたにもかかわらず、主ＩＧＢＴのターンオンの過程では、副ＩＧＢＴがＯＮされないため、第２スイッチング手段２としての副ＩＧＢＴおよび抵抗８に電流が流れ込むことも、第２スイッチング手段２としての副ＩＧＢＴおよび抵抗８が第１スイッチング手段１としての主ＩＧＢＴに電圧変動を与えることもない、すなわち、主ＩＧＢＴのターンオン過程に何ら悪影響を及ぼすことがないということを物語っている。
【００９２】
図１０は第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第３の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。図１０において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオフ信号）を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示しており、実施例の損失（ＶＣＥ×ＩＣＥ）は、上述した実施例の電圧ＶＣＥと実施例の電流ＩＣＥとの積を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示しており、比較例の損失は、上述した比較例の電圧ＶＣＥと比較例の電流ＩＣＥとの積を示している。
【００９３】
図１０に示した第３の実施例およびその比較例では、図９に示した場合と同様に、主ＩＧＢＴとして、６００Ａ／１２００Ｖ型ＩＧＢＴを用い、測定条件として、電流Ｉｃを４００Ａに設定し、電圧Ｖｃｃを８００Ｖに設定した。
【００９４】
図１０に示すように、主ＩＧＢＴのターンオフ時には、実施例の電圧ＶＣＥは、比較例の電圧ＶＣＥと大きく異なった。詳細には、比較例の電圧ＶＣＥの場合には、サージ電圧が大きく、電圧の振動も大きかったが、実施例の電圧ＶＣＥの場合には、サージ電圧が小さくなり、電圧の振動も殆どなくなり、大きく改善された。また、主ＩＧＢＴのターンオフ時には、実施例の電流ＩＣＥも、比較例の電流ＩＣＥと大きく異なった。詳細には、比較例の電流ＩＣＥは急峻に低下していたのに対し、実施例の電流ＩＣＥは緩やかに低下するようになった。
【００９５】
更に、主ＩＧＢＴのターンオフ時には、実施例の損失（≒１２０．５９ｍＪ）が、比較例の損失（≒１００．４４ｍＪ）の約１．２倍になった。実施例では、ゆっくりと時間をかけて電流ＩＣＥを低下させたため、実施例の損失が比較例の損失よりも若干増加した。この損失の増加分は、例えば図１５、図１７〜図１９に示した従来のＲＣＤスナバ回路における損失の増加分に比べれば、充分、容認できる範囲であろう。また、本発明のスナバ回路によれば、第２スイッチング手段２としての副ＩＧＢＴおよび抵抗８のわずかに２つの部品の追加で済み、しかもそれらを第１スイッチング手段１としての主ＩＧＢＴの直近に配置できるために余分のインダクタンス成分が殆ど増加しない点などを考慮すれば、上述した損失の増加分は無視できる範囲であろう。
【００９６】
図１１は第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第４の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。図１１において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオン信号）を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【００９７】
図１１に示した第４の実施例およびその比較例では、主ＩＧＢＴとして、６００Ａ／１２００Ｖ型ＩＧＢＴを用い、測定条件として、電流Ｉｃを４００Ａに設定し、電圧Ｖｃｃを６００Ｖに設定した。
【００９８】
図１１に示すように、主ＩＧＢＴのターンオン時には、図９に示した場合と同様に、実施例の電圧ＶＣＥが、比較例の電圧ＶＣＥとほぼ一致し、実施例の電流ＩＣＥが、比較例の電流ＩＣＥとほぼ一致した。
【００９９】
図１２は第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第４の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。図１２において、主ＩＧＢＴのＶＧＥは、第１スイッチング手段としての主ＩＧＢＴのゲート端子に入力された駆動電圧（ターンオフ信号）を示しており、実施例の電圧ＶＣＥは、第１スイッチング手段１としての主ＩＧＢＴ（図１参照）のＣ１（コレクタ）端子側と主Ｅ１（エミッタ）端子側との間の電圧を示しており、実施例の電流ＩＣＥは、本発明のスナバ回路（図１参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。一方、比較例の電圧ＶＣＥは、主ＩＧＢＴ（図２０参照）のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ＩＣＥは、スナバレス回路（図２０参照）の主Ｃ（コレクタ）端子から主Ｅ（エミッタ）端子に流れた電流を示している。
【０１００】
図１２に示した第４の実施例およびその比較例では、図１１に示した場合と同様に、主ＩＧＢＴとして、６００Ａ／１２００Ｖ型ＩＧＢＴを用い、測定条件として、電流Ｉｃを４００Ａに設定し、電圧Ｖｃｃを６００Ｖに設定した。
【０１０１】
図１２に示すように、主ＩＧＢＴのターンオフ時には、実施例の電圧ＶＣＥは、比較例の電圧ＶＣＥと大きく異なった。詳細には、比較例の電圧ＶＣＥの場合には、サージ電圧が大きく、電圧の振動も大きかったが、実施例の電圧ＶＣＥの場合には、サージ電圧が小さくなり、電圧の振動も低減され、大きく改善された。また、主ＩＧＢＴのターンオフ時には、実施例の電流ＩＣＥも、比較例の電流ＩＣＥと大きく異なった。詳細には、比較例の電流ＩＣＥは急峻に低下していたのに対し、実施例の電流ＩＣＥは緩やかに低下するようになった。
【０１０２】
図１３は本発明のスナバ回路の性能を評価するために使用された測定回路を示した図、図１４は図１３に示した測定回路に与えた信号パルスと測定回路中を流れる電流波形とを示した図である。図１３に示すように、本発明のスナバ回路の性能を評価する際には、タブラー構造モジュールの上側の主ＩＧＢＴ１をＯＦＦにし、ＦＷＤ１を環流用ダイオードとして用い、下側の主ＩＧＢＴを被測定デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に用いた。図１３には示していないが、図１３中のＤＵＴ側に本発明のスナバ回路、あるいは、スナバレス回路を配置して、性能の評価を行った。
【図面の簡単な説明】
【０１０３】
【図１】本発明のスナバ回路の第１の実施形態の概略を示したブロック図である。
【図２】図１に示したスナバ回路の動作を示したタイムチャートである。
【図３】図１に示したスナバ回路の実装イメージを示した図である。
【図４】第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第２の実施例と比較例（スナバレス回路）とで比較して示したグラフである。
【図５】第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第２の実施例と比較例（スナバレス回路）とで比較して示したグラフである。
【図６】図５に示した場合よりも横軸（時間軸）の間隔を広げて、第１スイッチング手段１としての主ＩＧＢＴのターンオン時における点Ｐ１と点Ｐ２との間の電圧ΔＶなどを示したグラフである。
【図７】第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を示したグラフである。
【図８】図７に示した場合よりも横軸（時間軸）の間隔を広げて、第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における点Ｐ１と点Ｐ２との間の電圧ΔＶなどを示したグラフである。
【図９】第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第３の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。
【図１０】第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第３の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。
【図１１】第１スイッチング手段１としての主ＩＧＢＴのターンオン時における波形を第４の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。
【図１２】第１スイッチング手段１としての主ＩＧＢＴのターンオフ時における波形を第４の実施例とその比較例（スナバレス回路）とで比較して示したグラフである。
【図１３】本発明のスナバ回路の性能を評価するために使用された測定回路を示した図である。
【図１４】図１３に示した測定回路に与えた信号パルスと測定回路中を流れる電流波形とを示した図である。
【図１５】従来のスナバ回路等を示したブロック図である。
【図１６】図１５に示した従来のスナバ回路の動作を示すタイムチャートである。
【図１７】他の従来のスナバ回路の例を示した図である。
【図１８】図１７（Ｃ）の具体例を示した図である。
【図１９】図１８に示した回路を改善した回路を示した図である。
【図２０】スナバレス回路を示した図である。
【図２１】図２０に示した主ＩＧＢＴのターンオフ時に主ＩＧＢＴの主Ｃ（コレクタ）端子および主Ｅ（エミッタ）端子を介して流れる電流ＩＣＥ、図２０に示した主ＩＧＢＴのターンオフ時における主ＩＧＢＴの主Ｃ（コレクタ）端子と主Ｅ（エミッタ）端子との間の電圧ＶＣＥなどを示したグラフである。
【図２２】従来のＦＳ型ＩＧＢＴの構成を示す縦断面図である。
【符号の説明】
【０１０４】
１                  第１スイッチング手段（主ＩＧＢＴ）
２                  第２スイッチング手段（副ＩＧＢＴ）
３，４，５，６，７  配線
８                  抵抗
【図１】
2005341635.tif 000003
【図２】
2005341635.tif 000004
【図３】
2005341635.tif 000005
【図４】
2005341635.tif 000006
【図５】
2005341635.tif 000007
【図６】
2005341635.tif 000008
【図７】
2005341635.tif 000009
【図８】
2005341635.tif 000010
【図９】
2005341635.tif 000011
【図１０】
2005341635.tif 000012
【図１１】
2005341635.tif 000013
【図１２】
2005341635.tif 000014
【図１３】
2005341635.tif 000015
【図１４】
2005341635.tif 000016
【図１５】
2005341635.tif 000017
【図１６】
2005341635.tif 000018
【図１７】
2005341635.tif 000019
【図１８】
2005341635.tif 000020
【図１９】
2005341635.tif 000021
【図２０】
2005341635.tif 000022
【図２１】
2005341635.tif 000023
【図２２】
2005341635.tif 000024