(57)【要約】【課題】  この発明は、Ａ／Ｄ変換器の多ビット化が可能となる映像信号入力処理回路を提供することを目的とする。【解決手段】  映像信号入力処理回路において、基準値を発生するための基準値付与手段と、Ａ／Ｄ変換器のビット数を増加させるためのビット数変換手段とを備えており、基準値付与手段は、隣合うフレーム間において、１方のフレームにおいては第１の基準値を出力し、他方のフレームにおいては第１の基準値と第２の基準値とを１水平期間毎に切り換えて出力するものであり、ビット数変換手段は、隣合うフレーム間の同じ画素に対するＡ／Ｄ変換器の出力値を、それらの出力値に基づいて、それらの出力値の両方または一方を１ビット多い出力値に変換するものである。【選択図】  図７
2005130367.tif 000002
【特許請求の範囲】
【請求項１】
結合コンデンサを介して入力映像信号が入力されるＡ／Ｄ変換器、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値と等しい場合にはハイインピーダンス状態となり、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値より小さいときにはハイレベルの信号を出力し、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値より大きいときにはローレベルの信号を出力する比較判定回路を備え、比較判定回路の出力がＡ／Ｄ変換器の入力側に戻されている映像信号入力処理回路において、
基準値を発生するための基準値付与手段と、Ａ／Ｄ変換器のビット数を増加させるためのビット数変換手段とを備えており、基準値付与手段は、隣合うフレーム間において、１方のフレームにおいては第１の基準値を出力し、他方のフレームにおいては第１の基準値と第２の基準値とを１水平期間毎に切り換えて出力するものであり、
ビット数変換手段は、隣合うフレーム間の同じ画素に対するＡ／Ｄ変換器の出力値を、それらの出力値に基づいて、それらの出力値の両方または一方を１ビット多い出力値に変換するものであることを特徴とする映像信号入力処理回路。
【請求項２】
ビット数変換手段は、隣合うフレーム間の同じ画素に対するＡ／Ｄ変換器の出力値の最下位ビットが同じ値である否かに基づいて、付加ビット値を決定する第１手段、上記両出力値のうち、小さい方の出力値の下位に付加ビット値を付加する第２手段および上記両出力値の両方または一方を第２手段によって求められた値に置き換える手段を備えていることを特徴とする請求項１に記載の映像信号入力処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶プロジェクタ等の映像信号入力処理回路に関する。
【背景技術】
【０００２】
液晶プロジェクタの映像信号入力処理回路には、図１に示すように、映像信号のペデスタル・レベルを一定の直流電位に固定するためのペデスタルクランプ回路１０１がＡ／Ｄ変換器１０２の前段に設けられている。このような回路は、各チャンネル（Ｒ、Ｇ、Ｂ信号）毎に設けられている。従来のペデスタルクランプ回路１０１は、Ａ／Ｄ変換器１０２の出力を負帰還していない構成であった。
【０００３】
従来のペデスタルクランプ回路では、各チャンネル（Ｒ、Ｇ、Ｂ信号）間で直流出力偏差が発生するために、（ａ）白バランス調整のために直流出力調整回路が必要である、（ｂ）白バランスの電源、温度依存性、経年変化が大きい等の問題があった。
【０００４】
そこで、本出願人は、各チャンネル間で直流出力偏差が発生しなくなるペデスタルクランプ回路を開発した。
【０００５】
図２は、本出願人が開発した液晶プロジェクタの映像信号入力処理回路に用いられるペデスタルクランプ回路の構成を示している。図２は、１チャンネル分の回路を示している。
【０００６】
入力映像信号は、結合コンデンサ１を介してＡ／Ｄ変換器２に供給される。Ａ／Ｄ変換器２の出力ａは、コンパレータ１１の一方の入力端子（Ｓ）に供給される。コンパレータ１１の他方の入力端子（Ｒ）には、ペデスタルレベルに対応する基準デジタル値ｂが供給されている。
【０００７】
コンパレータ１１からは、第１の比較結果信号ｃと、第２の比較結果信号ｄとが出力される。第１の比較結果信号ｃは、Ａ／Ｄ変換器２の出力ａが基準デジタル値ｂより小さいときには、Ｈレベルとなり、Ａ／Ｄ変換器２の出力ａが基準デジタル値ｂより大きいときには、Ｌレベルとなる。第１の比較結果信号ｃは、スリーステートバッファ１３の入力端子に供給されている。
【０００８】
第２の比較結果信号ｄは、Ａ／Ｄ変換器２の出力ａが基準デジタル値ｂと等しいときにＨレベルとなり、それ以外の場合にはＬレベルとなる。第２の比較結果信号ｄは、ＯＲ回路１２の一方の入力端子に供給される。ＯＲ回路１２の他方の入力端子には、常時はＨレベルであり、入力映像信号のペデスタル期間の間のみＬレベルとなるクランプパルスが供給されている。ＯＲ回路１２の出力信号ｅは、スリーステートバッファ１３の制御入力端子に供給されている。
【０００９】
スリーステートバッファ１３の出力信号ｆは、電流制限抵抗１４を介して、Ａ／Ｄ変換器２の入力側に戻されている。
【００１０】
ＯＲ回路１２の出力信号ｅがＨレベルである場合には、スリーステートバッファ１３はハイインピーダンス状態（出力端子が内部と切り離された状態）となる。ＯＲ回路１２の出力信号ｅがＬレベルである場合には、スリーステートバッファ１３は、第１の比較結果信号ｃに応じたレベルの電圧を出力する状態となる。
【００１１】
ペデスタル期間以外の期間である場合または第２の比較結果信号ｄがＨレベル（ａ＝ｂ）の場合には、ＯＲ回路１２の出力信号ｅがＨレベルとなるため、スリーステートバッファ１３はハイインピーダンス状態となる。
【００１２】
ペデスタル期間であってかつ第２の比較結果信号ｄがＬレベル（ａ≠ｂ）の場合には、ＯＲ回路１２の出力信号ｅがＬレベルとなるため、スリーステートバッファ１３の出力信号ｆは、第１の比較結果信号ｃに応じたレベルとなる。つまり、Ａ／Ｄ変換器２の出力ａが基準デジタル値ｂより小さいときには、第１の比較結果信号ｃはＨレベルとなるため、スリーステートバッファ１３の出力信号ｆはＨレベルとなる。この結果、結合コンデンサ１が充電され、入力映像信号のペデスタルレベルが高くなる。逆に、Ａ／Ｄ変換器２の出力ａが基準デジタル値ｂより大きいときには、第１の比較結果信号ｃはＬレベルとなるため、スリーステートバッファ１３の出力信号ｆはＬレベルとなる。この結果、結合コンデンサ１が放電され、入力映像信号のペデスタルレベルが低くなる。このような動作により、Ａ／Ｄ変換器２のデジタル直流出力値は、基準デジタル値ｂに等しくなるように制御される。
【００１３】
ところで、図２のＡ／Ｄ変換器２の入力範囲は、０〜１．０Ｖ程度である。図３に示すように、Ａ／Ｄ変換器２の入力部には保護ダイオード（ショットキーダイオード）２１、２２が付加されているため、同期信号が付加されているような映像信号では、ペデスタルレベルをＧＮＤレベルに設定すると、Ｌレベルの同期信号部分において保護ダイオード２２が導通してしまい、結合コンデンサ１が充電され、ペデスタルレベルが持ち上げられてしまう。
【００１４】
同期信号部分において保護ダイオード２２が導通しないようにするためには、ペデスタルレベルをＧＮＤレベルより高い０．２〜０．３Ｖ程度に設定する必要があった。この結果、Ａ／Ｄ変換器２の有効信号領域が０．２または０．３Ｖから１．０Ｖの範囲となり、Ａ／Ｄ変換器の有効ダイナミックレンジを充分活用できないという問題がある。
【００１５】
本出願人は、この問題を解消するために、図４に示すようなペデスタルクランプ回路を開発している。このペデスタルクランプ回路では、図２のＡ／Ｄ変換器２と結合コンデンサ１との間に、バッファ回路３０が設けられている。
【００１６】
図５は、バッファ回路３０の詳細と、Ａ／Ｄ変換器２の入力部とを示している。
【００１７】
バッファ回路３０は、トランジスタ３１と抵抗３２とから構成されている。トランジスタ３１のコレクタは直流電源ＶＤＤに接続されている。トランジスタ３１のベースは、結合コンデンサ１に接続されている。トランジスタ３１のエミッタには、抵抗３２の一端が接続されている。抵抗３２の他端は、負電源（−Ｖ）に接続されている。トランジスタ３１のエミッタと抵抗３２との接続点は、Ａ／Ｄ変換器２内の抵抗２３に接続されている。      
【００１８】
Ａ／Ｄ変換器２の入力部には、信号入力ラインと直流電源ＶＤＤとの間に保護ダイオード（ショットキーダイオード）２１が接続されているとともに、信号入力ラインとＧＮＤとの間に保護ダイオード（ショットキーダイオード）２２が接続されている。
【００１９】
図４に示すペデスタルクランプ回路では、Ａ／Ｄ変換器２と結合コンデンサ１との間にバッファ回路３０が設けられているので、たとえ保護ダイオード２２が導通したとしても保護ダイオード２２側から結合コンデンサ１側に電流が逆流することが阻止されるので、同期信号のＬレベルの期間において、結合コンデンサ１が充電されるいったことが回避される。このため、ペデスタルレベルをＧＮＤレベルに設定でき、Ａ／Ｄ変換器の有効ダイナミックレンジを効率良く活用することが可能となる。
【００２０】
図６は、バッファ回路の変形例を示している。
【００２１】
このバッファ回路１３０は、オペアンプ１３１と抵抗１３２とから構成されている。オペアンプ１３１の非反転入力端子は結合コンデンサ１に接続されている。オペアンプ１３１の出力はそのままオペアンプ１３１の反転入力端子に帰還されている。オペアンプ１３１の出力は抵抗１３２を介して保護ダイオード２１、２２の接続点に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、８ビットのＡ／Ｄ変換器に比べて、それより多ビットのＡ／Ｄ変換器は、量子化誤差の面で有利であるが、回路規模が大きく、価格が高いという問題がある。
【００２３】
この発明は、Ａ／Ｄ変換器の多ビット化が可能となる映像信号入力処理回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
請求項１に記載の発明は、結合コンデンサを介して入力映像信号が入力されるＡ／Ｄ変換器、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値と等しい場合にはハイインピーダンス状態となり、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値より小さいときにはハイレベルの信号を出力し、入力映像信号のペデスタル期間においてＡ／Ｄ変換器の出力値が基準値より大きいときにはローレベルの信号を出力する比較判定回路を備え、比較判定回路の出力がＡ／Ｄ変換器の入力側に戻されている映像信号入力処理回路において、基準値を発生するための基準値付与手段と、Ａ／Ｄ変換器のビット数を増加させるためのビット数変換手段とを備えており、基準値付与手段は、隣合うフレーム間において、１方のフレームにおいては第１の基準値を出力し、他方のフレームにおいては第１の基準値と第２の基準値とを１水平期間毎に切り換えて出力するものであり、ビット数変換手段は、隣合うフレーム間の同じ画素に対するＡ／Ｄ変換器の出力値を、それらの出力値に基づいて、それらの出力値の両方または一方を１ビット多い出力値に変換するものであることを特徴とする。
【００２５】
請求項２に記載の発明は、請求項１に記載の発明において、ビット数変換手段は、隣合うフレーム間の同じ画素に対するＡ／Ｄ変換器の出力値の最下位ビットが同じ値である否かに基づいて、付加ビット値を決定する第１手段、上記両出力値のうち、小さい方の出力値の下位に付加ビット値を付加する第２手段および上記両出力値の両方または一方を第２手段によって求められた値に置き換える手段を備えていることを特徴とする。
【発明の効果】
【００２６】
この発明によれば、Ａ／Ｄ変換器の多ビット化が可能となる映像信号入力処理回路が得られる。
【発明を実施するための最良の形態】
【００２７】
以下、図７〜図９を参照して、この発明の実施例について説明する。
【実施例１】
【００２８】
図７は、映像信号入力処理回路の構成を示している。図７において、図２と同じものには、同じ符号を付してその説明を省略する。
【００２９】
この映像信号入力処理回路では、コンパレータ１１の入力端子（Ｒ）に供給される基準デジタル値を生成するための基準デジタル値付与回路１０１が設けられている。また、Ａ／Ｄ変換器２の出力値のビット数を増加させるためのビット数変換回路１０２が設けられている。この例では、説明の便宜上、Ａ／Ｄ変換器２からは、４ビットの信号が出力されるものとする。
【００３０】
基準デジタル値付与回路１０１には、第１の基準デジタル値ｂ１と、第２の基準デジタル値ｂ２と、入力映像信号の垂直同期信号と、入力映像信号の水平同期信号とが与えられている。この例では、第１の基準デジタル値ｂ１は、”０００１”であり、第２の基準デジタル値ｂ２は”００００”である。
【００３１】
基準デジタル値付与回路１０１は、１フレーム毎に異なるパターンで基準デジタル値の発生パターンを変化させる。たとえば、奇数番目のフレームでは、常に第１の基準デジタル値ｂ１を出力する。そして、偶数番目のフレームでは、第１の基準デジタル値ｂ１と第２の基準デジタル値ｂ２とを１水平ライン毎に切り換えて出力する。
【００３２】
入力映像信号がたとえば、図８に実線ｓで示すような信号である場合を想定する。奇数番目のフレームでは、入力信号ｓのペデスタルレベルに対応するＡ／Ｄ変換器２の出力値は、第１の基準デジタル値ｂ１”０００１”となる。したがって、入力信号ｓに対するＡ／Ｄ変換器２の出力値は、図８に折れ線ａ１で示すような値となる。折れ線ａ１のデジタル値は、図８の左側に示されている。
【００３３】
偶数番目のフレームでは、第１の基準デジタル値ｂ１”０００１”と第２の基準デジタル値ｂ２”００００”とが１水平ライン毎に切り換えられるため、入力信号ｓのペデスタルレベルに対応するＡ／Ｄ変換器２の入力電圧は、ペデスタルクランプ回路によって”００００”と”０００１”との丁度中間の値に対応する電圧となるように調整される。したがって、入力信号ｓに対するＡ／Ｄ変換器２の出力値は、図８に折れ線ａ２で示すような値となる。折れ線ａ２のデジタル値は、図８の右側に示されている。
【００３４】
ビット数変換回路１０２の動作について説明する。ビット数変換回路１０２は、奇数番目のフレームとその次の偶数番目のフレームの対応する画素の信号値に基づいて、それらの４ビットの信号値を５ビットの信号値に変換する。
【００３５】
奇数番目のフレームのある画素の信号値Ｄ１の４ビットを上位ビットから順にｐ４，ｐ３，ｐ２，ｐ１で表し、その次の偶数番目のフレームの対応する画素の信号値Ｄ２の４ビットを上位ビットから順にｑ４，ｑ３，ｑ２，ｑ１で表すことにする。ビット数変換回路１０２では、これらの４ビットの信号値に、下位１ビットｘ０を付加して、これらの信号値を５ビットの信号値に変換する。
【００３６】
まず、付加する下位１ビットの値ｘ０が、両信号値Ｄ１，Ｄ２の最下位ビットｐ１，ｑ１が等しいか否かに基づいて、決定される。つまり、ｘ０は、次式（１）で表される。
【００３７】
ｉｆ  ｐ１＝ｑ１  ｔｈｅｎ  ｘ０＝０，
ｉｆ  ｐ１≠ｑ１  ｔｈｅｎ  ｘ０＝１          …（１）
【００３８】
次に、両信号値Ｄ１，Ｄ２の大小関係に基づいて、ビット変換後の信号値Ｄ１’，Ｄ２’が求められる。つまり、次式（２）で示すように、両信号値Ｄ１，Ｄ２のうち、小さい方の信号値の下位に、ｘ０を付加することにより、ビット変換後の信号値Ｄ１’，Ｄ２’が求められる。
【００３９】
ｉｆ  Ｄ１≦Ｄ２  ｔｈｅｎ  Ｄ１’＝Ｄ２’＝”ｐ４，ｐ３，ｐ２，ｐ１，ｘ０”
ｉｆ  Ｄ１＞Ｄ２  ｔｈｅｎ  Ｄ１’＝Ｄ２’＝”ｑ４，ｑ３，ｑ２，ｑ１，ｘ０”
…（２）
【００４０】
図８を参照して、連続する３つの画素に対応する入力信号Ａ，Ｂ，Ｃに対するビット変換後の信号値Ｄ１’，Ｄ２’について具体的に説明する。
【００４１】
入力信号ｓがＡである場合には、奇数番目のフレームの信号値Ｄ１は”００１０”であり、その次の偶数番目のフレームの信号値Ｄ２は”０００１”である。両信号値Ｄ１，Ｄ２の最下位ビットｐ１，ｑ１は等しくないので、ｘ０＝１となる。また、Ｄ１＞Ｄ２であるので、Ｄ１’＝Ｄ２’＝”０００１１”となる。
【００４２】
入力信号ｓがＢである場合には、奇数番目のフレームの信号値Ｄ１は”００１０”であり、その次の偶数番目のフレームの信号値Ｄ２は”００１０”である。両信号値Ｄ１，Ｄ２の最下位ビットｐ１，ｑ１は等しので、ｘ０＝０となる。また、Ｄ１≦Ｄ２であるので、Ｄ１’＝Ｄ２’＝”００１００”となる。
【００４３】
入力信号ｓがＣである場合には、奇数番目のフレームの信号値Ｄ１は”００１１”であり、その次の偶数番目のフレームの信号値Ｄ２は”００１０”である。両信号値Ｄ１，Ｄ２の最下位ビットｐ１，ｑ１は等しくないので、ｘ０＝１となる。また、Ｄ１＞Ｄ２であるので、Ｄ１’＝Ｄ２’＝”００１０１”となる。
【００４４】
つまり、デジタル基準値を、図２で説明したように固定、たとえば”０００１”に固定した場合には、入力信号Ａ，Ｂ、Ｃに対応するＡ／Ｄ変換器２の出力値は、”００１０”，”００１０”，”００１１”となるが、本実施例では、”０００１１”，”００１００”，”００１０１”となり、本実施例によれば量子化誤差を低減できることがわかる。
【００４５】
なお、上記実施例では、奇数番目のフレームとその次の偶数番目のフレームとの間で、各画素の出力値が１ビット多い値に変換されているが、奇数番目のフレームとその次の偶数番目のフレームとの間のみならず、偶数番目のフレームとその次の奇数番目のフレームとの間においても、同様な処理を行うようにしてもよい。この場合には、１番最初は、２つのフレーム間において、同じ画素の出力値がともに同じ値に変換されるが、それ以降においては、２つのフレーム間において、時間的に前のフレームの出力値の変換値は既に求められているので、時間的に後のフレームの出力値のみが変換される。
【００４６】
なお、図９に示すように、図４のようにＡ／Ｄ変換器２の前段にバッファ回路３０が設けられた回路についても、基準デジタル値付与回路１０１とビット数変換回路１０２とを設けることが可能である。
【図面の簡単な説明】
【００４７】
【図１】液晶プロジェクタの映像信号入力処理回路に設けられた従来のペデスタルクランプ回路を示すブロック図である。
【図２】本出願人が開発したペデスタルクランプ回路の構成を示すブロック図である。
【図３】Ａ／Ｄ変換器２の入力部に保護ダイオード（ショットキーダイオード）が設けられていることを示す回路図である。
【図４】本出願人が開発したペデスタルクランプ回路の構成を示すブロック図である。
【図５】バッファ回路３０の詳細と、Ａ／Ｄ変換器２の入力部とを示す回路図である。
【図６】バッファ回路の変形例を示す回路図である。
【図７】本発明の実施例である映像信号入力処理回路の構成を示すブロック図である。
【図８】図７の映像信号入力処理回路の動作説明するための模式図である。
【図９】映像信号入力処理回路の他の例を示すブロック図である。
【符号の説明】
【００４８】
１  結合コンデンサ
２  Ａ／Ｄ変換器
１１  コンパレータ
１２  ＯＲ回路
１３  スリーステートバッファ
３０、１３０  バッファ回路
１０１  基準デジタル値付与回路
１０２  ビット数変換回路
【図１】
2005130367.tif 000003
【図２】
2005130367.tif 000004
【図３】
2005130367.tif 000005
【図４】
2005130367.tif 000006
【図５】
2005130367.tif 000007
【図６】
2005130367.tif 000008
【図７】
2005130367.tif 000009
【図８】
2005130367.tif 000010
【図９】
2005130367.tif 000011