(57)【要約】【課題】より優れた安定性またはより小さなセル・サイズあるいはその両方を有する６Ｔ  ＳＲＡＭを設計する方法を提供すること【解決手段】６Ｔ  ＳＲＡＭセルは、対のアクセス・トランジスタ（ＮＦＥＴ）、一対のプルアップ・トランジスタ（ＰＦＥＴ）、および一対のプルダウン・トランジスタ（ＮＦＥＴ）を有し、このアクセス・トランジスタはプルダウン・トランジスタよりも高い閾値電圧を有し、このことによって、セルのアクセス中にＳＲＡＭセルは効果的に論理「０」を維持することができるようなり、特に「半選択」中のセルについて、セルの安定性が高められる。さらに、プルダウン・トランジスタのチャネル幅を減少させることができ、これによって、アクセス中にセルの安定性に影響を及ぼすことなく、高性能６トランジスタＳＲＡＭセルのサイズを減少させる。さらに、セル・サイズを減少することによって、チップの全体的な設計レイアウトも減少させることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
スタティック・ランダム・アクセス・メモリ・セルであって、
第１および第２のパスゲート・トランジスタと、
第１および第２の記憶ノードとを備え、前記第１のパスゲート・トランジスタが第１のビット・ラインと第１の記憶ノードの間に接続され、前記第１のパスゲート・トランジスタのゲート端子がワード・ラインに接続し、さらに前記第２のパスゲート・トランジスタが第２のビット・ラインと前記第２の記憶ノードの間に接続され、前記第２のパスゲート・トランジスタのゲート端子が前記ワード・ラインに接続しており、さらに、
電源電圧と前記第１の記憶ノードの間に接続された第１のプルアップ・デバイスと、
前記電源電圧と前記第２の記憶ノードの間に接続された第２のプルアップ・デバイスと、
前記第１の記憶ノードと接地の間に接続された第１のプルダウン・トランジスタであって、それのゲート端子が前記第２の記憶ノードに接続されている第１のプルダウン・トランジスタと、
前記第２の記憶ノードと前記接地の間に接続された第２のプルダウン・トランジスタであって、それのゲート端子が前記第１の記憶ノードに接続されている第２のプルダウン・トランジスタとを備え、
前記第１および第２のパスゲート・トランジスタが、実質的に同じである第１の閾値電圧を有し、さらに前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２の閾値電圧を有し、さらに前記第１の閾値電圧が、前記第２の閾値電圧よりも大きいスタティック・ランダム・アクセス・メモリ・セル。
【請求項２】
前記第１の閾値電圧が約０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項１に記載のメモリ・セル。
【請求項３】
前記第１および第２のパスゲート・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅が前記第１のチャネル幅よりも大きい、請求項１に記載のメモリ・セル。
【請求項４】
前記メモリ・セルが、約３．０のセル・ベータ比を有する、請求項３に記載のメモリ・セル。
【請求項５】
前記第１および第２のパスゲート・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅と前記第１のチャネル幅が実質的に同じであり、かつセル・ベータ比が約１である、請求項１に記載のメモリ・セル。
【請求項６】
前記第１の閾値電圧が０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項５に記載のメモリ・セル。
【請求項７】
前記メモリ・セルのサイズが、約２．４０μｍ２である、請求項６に記載のメモリ・セル。
【請求項８】
前記第１のプルアップ・デバイスが、第１のプルアップ・トランジスタであり、前記第２のプルアップ・デバイスが、第２のプルアップ・トランジスタであり、さらに前記第１のプルアップ・トランジスタのゲート端子が、前記第２の記憶ノードに接続し、前記第２のプルアップ・トランジスタのゲート端子が、前記第１の記憶ノードに接続する、請求項１に記載のメモリ・セル。
【請求項９】
６トランジスタ・スタティック・ランダム・アクセス・メモリ・セルであって、
第１および第２のビット・ライン端子と、
第１および第２の記憶ノードと、
ワード・ラインと、
前記第１のビット・ライン端子と前記第１の記憶ノードの間に接続された第１のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第１のＮＦＥＴアクセス・トランジスタと、
前記第２のビット・ライン端子と前記第２の記憶ノードの間に接続された第２のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第２のＮＦＥＴアクセス・トランジスタと、
電圧源と前記第１の記憶ノードの間に接続された第１のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が前記第２の記憶ノードに接続されている第１のＰＦＥＴプルアップ・トランジスタと、
電圧源と前記第２の記憶ノードの間に接続された第２のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が前記第１の記憶ノードに接続されている第２のＰＦＥＴプルアップ・トランジスタと、
前記第１の記憶ノードと接地の間に接続された第１のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が前記第２の記憶ノードに接続されている第１のＮＦＥＴプルダウン・トランジスタと、
前記第２の記憶ノードと接地の間に接続された第２のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が前記第１の記憶ノードに接続されている第２のＮＦＥＴプルダウン・トランジスタとを備え、
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１の閾値電圧を有し、さらに前記第１および第２のＮＦＥＴプルダウン・トランジスタが、実質的に同じである第２の閾値電圧を有し、前記第２の閾値電圧が、前記第１の閾値電圧よりも大きい６トランジスタ・スタティック・ランダム・アクセス・メモリ・セル。
【請求項１０】
前記第１の閾値電圧が約０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項９に記載のメモリ・セル。
【請求項１１】
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅が、前記第１のチャネル幅よりも大きい、請求項９に記載のメモリ・セル。
【請求項１２】
前記メモリ・セルが、約３．０のセル・ベータ比を有する、請求項１１に記載のメモリ・セル。
【請求項１３】
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅と前記第１のチャネル幅が実質的に同じであり、かつセル・ベータ比が約１である、請求項９に記載のメモリ・セル。
【請求項１４】
前記第１の閾値電圧が０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項１３に記載のメモリ・セル。
【請求項１５】
前記メモリ・セルのサイズが、約２．４０μｍ２である、請求項１４に記載のメモリ・セル。
【請求項１６】
半導体基板に形成され行と列に配列されたメモリ・セルのアレイを備えるメモリ・アレイであって、メモリ・セルの行は一般にワード・ラインに接続され、メモリ・セルの列は一般にビット・ライン対に接続されているメモリ・アレイと、
アドレス信号および命令信号を生成するコントローラと、
前記メモリ・アレイのメモリ・セルにアクセスするように前記アドレス信号および命令信号を復号するための復号回路であって、前記メモリ・アレイの各メモリ・セルが６トランジスタ・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルを備えるものである復号回路とを備えるメモリ・システムであって、前記６トランジスタ・スタティック・ランダム・アクセス・メモリが、
第１および第２のビット・ライン端子と、
第１および第２の記憶ノードと、
ワード・ラインと、
前記第１のビット・ライン端子と前記第１の記憶ノードの間に接続された第１のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第１のＮＦＥＴアクセス・トランジスタと、
前記第２のビット・ライン端子と前記第２の記憶ノードの間に接続された第２のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第２のＮＦＥＴアクセス・トランジスタと、
電圧源と前記第１の記憶ノードの間に接続された第１のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が前記第２の記憶ノードに接続されている第１のＰＦＥＴプルアップ・トランジスタと、
電圧源と前記第２の記憶ノードの間に接続された第２のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が前記第１の記憶ノードに接続されている第２のＰＦＥＴプルアップ・トランジスタと、
前記第１の記憶ノードと接地の間に接続された第１のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が前記第２の記憶ノードに接続されている第１のＮＦＥＴプルダウン・トランジスタと、
前記第２の記憶ノードと接地の間に接続された第２のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が前記第１の記憶ノードに接続されている第２のＮＦＥＴプルダウン・トランジスタとを備え、
前記第１および第２のアクセス・トランジスタが実質的に同じである第１の閾値電圧を有し、さらに前記第１および第２のＮＦＥＴプルダウン・トランジスタが実質的に同じである第２の閾値電圧を有し、前記第２の閾値電圧が前記第１の閾値電圧よりも大きいメモリ・システム。
【請求項１７】
前記第１の閾値電圧が約０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項１６に記載のメモリ・システム。
【請求項１８】
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅が前記第１のチャネル幅よりも大きい、請求項１６に記載のメモリ・システム。
【請求項１９】
前記メモリ・セルが、約３．０のセル・ベータ比を有する、請求項１８に記載のメモリ・システム。
【請求項２０】
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅と前記第１のチャネル幅が実質的に同じであり、かつセル・ベータ比が約１である、請求項１６に記載のメモリ・システム。
【請求項２１】
前記第１の閾値電圧が０．７Ｖであり、前記第２の閾値電圧が約０．３Ｖである、請求項２０に記載のメモリ・システム。
【請求項２２】
前記メモリ・セルのサイズが、約２．４０μｍ２である、請求項２１に記載のメモリ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にディジタル論理回路に関し、より詳細には、安定性向上のために作られた高性能スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の設計に関する。
【背景技術】
【０００２】
Ｌ１キャシュ・メモリのために考慮される様々な要素としては、Ｌ１キャッシュを実装するために使用されるメモリの型の大きさおよび性能がある。一般に、Ｌ１キャッシュをＣＰＵ（中央処理装置）に埋め込むとき、その性能、例えばアクセス速度がＣＰＵのサイクル時間に適合できなければならない。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とは対照的に、主にＬ１キャッシュ・メモリに使用される。実際、アクセス速度に関して、ＳＲＡＭは１ｎｓ未満のアクセス時間を実現することができるが、最先端のＤＲＡＭは４ｎｓから１０ｎｓまでのアクセス時間を有する。
【０００３】
他方で、ＳＲＡＭセルは一般には６トランジスタ（６Ｔセル）で形成されるが、ＤＲＡＭセルは１トランジスタと１コンデンサで形成される。したがって、ＳＲＡＭセルで構成されるメモリ・アレイは、ＤＲＡＭセルで構成されるメモリ・アレイよりも遥かに大きい。このようにして、ＳＲＡＭを使用するオンチップ・キャッシャの最大容量は、１Ｍ未満に制限される。したがって、ネットワーク通信、マルチメディア、および通信のような分野でのプロセッサ性能を拡大するために、キャッシュ容量を増加する必要がある。
【０００４】
ＳＲＡＭ設計上の考慮すべき事項は、主として特定の用途で決定される。例えば、読み書き動作が短いクロックサイクル内で行われるキャッシュの設計のような高性能設計でのセル・ベータ比（これは、転送（transfer）デバイスとも呼ばれるパスゲート（passgate）デバイスのチャネル抵抗とプルダウン・デバイスとも呼ばれるドライバ・デバイスのチャネル抵抗の比として定義される）は、当技術分野でよく知られている「半選択セル外乱」のようなセル外乱が起こらないようにするために、一般におおよそ２．２から３．５である。
【０００５】
「半選択セル外乱（Half selected cell disturbance）」は、ビット・ラインが所定のＶｄｄにバイアスされている状態で選択されない列のメモリ・セルに接続されたワード・ラインが活動化されたときに起こる。これによって、活動化されたワード・ラインに沿った読出しまたは書込み動作に選択されないセルの転送デバイスのボディ電圧が上昇し、転送デバイスがプルダウン・デバイスよりも伝導性になり、これによって、接地状態ノード（「０」ノード）が論理状態を切り換え、メモリ・セルを混乱させるようになる。
【０００６】
一般に、従来の方法では、上述の外乱がセル安定性に影響を及ぼさないようにするために、プルダウン・デバイスのＷ／Ｌ（幅／長さ）をパスゲート・デバイスのＷ／Ｌより大きく設計してベータ比が維持される。例えば、高いベータ比（３．５以上）を有するセルでは、抵抗分割器によってデータの完全性が保全される。さらに、比較的遅い設計では、セルのベータ比が１．２から１．８の範囲にあるとき、比較的高いＶｔを有する比較的遅いデバイスによってセルの動作速度は減少するので、セル外乱（cell disturbances）は問題にならない。
【０００７】
セル構造に依存して、このデバイスは、ＮＭＯＳトランジスタかＰＭＯＳトランジスタかのどちらかであることができる。例えば、ＮＭＯＳのパスゲート・デバイスおよびプルダウン・デバイスを有する６トランジスタＳＲＡＭでは、プルダウン・デバイスのチャネル幅を大きくしてプルダウン・デバイスの伝導性を高め、これによって、ＳＲＡＭセルの全体的な安定性を高める。
【０００８】
図１は、６個のＭＯＳ（または、ＦＥＴ）トランジスタを備える６ＴＳＲＡＭセルの従来構造を示す図である。図１を参照すると、ＳＲＡＭセル１０を示している。ＳＲＡＭセル（１０）は、４個のＮチャネル・トランジスタ（２１Ａ、２１Ｂ、２１Ｃ、および２１Ｄ）を含むように示されている。また、ＳＲＡＭセル（１０）は、２個のＰチャネル・トランジスタ（２２Ａ）および（２２Ｂ）も含む。トランジスタ（２１Ａ）のソースは第１のビット・ライン（２３）に接続され、トランジスタ（２１Ａ）のゲートはワード・ライン（２６）に接続され、そしてトランジスタ（２１Ａ）のドレインは第１のノード（２７）に接続されている。ここで、第１のノード（２７）はトランジスタ（２１Ｂ）のソースおよびトランジスタ（２２Ａ）のドレインに接続されている。トランジスタ（２１Ｃ）のソースは第２のビット・ライン（２４）に接続され、トランジスタ（２１Ｃ）のゲートはワード・ライン（２６）に接続され、そしてトランジスタ（２１Ｃ）のドレインは第２のノード（２８）に接続されている。この第２のノード（２８）はトランジスタ（２１Ｄ）のソースおよびトランジスタ（２２Ｂ）のドレインに接続されている。さらに、トランジスタ（２２Ａ）および（２２Ｂ）のソースは電圧源（２５）に接続され、そしてトランジスタ（２１Ｂ）および（２１Ｄ）のドレインは接地（２９）に接続されている。さらに、第１のノード（２７）はトランジスタ（２１Ｄ）および（２２Ｂ）のゲートに接続され、第２のノード（２８）はトランジスタ（２１Ｂ）および（２２Ａ）のゲートに接続され、そしてここで記憶ノードの一方はローに引っ張られ、他方の記憶ノードはハイに引っ張れている。上で指摘したように、６Ｔ  ＳＲＡＭセルは高速動作を実現することができ、かつ低電源電圧で動作することができるが、６Ｔ  ＳＲＡＭセルは大きな面積を占有し、したがってメモリ・セル密度を制限する。
【０００９】
次の表は、０．１３μｍ世代の設計における表にしたベータ比対セル・サイズを示す。
【００１０】
【表１】
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【００１１】
高速スイッチング環境では、高ベータ比（例えば、表１で上に示した３．７５）を有するＳＲＡＭアレイはより望ましい雑音余裕度を可能にするが、高ベータ比を有するＳＲＡＭアレイはより大きな予算面積を必要とし、この大きな面積は、結果としてより高いコストをもたらすだけでなく、より遅い書込み動作のようなセル性能の低下およびメモリ・セル密度の制限ももたらすする。
【００１２】
さらに、ＳＯＩ（シリコン・オン・インシュレータ）基板に作られた１．５０のベータ比を有するＳＲＡＭセルは、十分に機能することができない。これは、ＳＯＩ基板に作られたＳＲＡＭセルは、浮遊ボディ効果のために余分の外乱に対して敏感であるからである。ＳＯＩ基板に作られたＳＲＡＭが例えば約２．２５のベータ比を有するように設計されたときでも、ＳＯＩＳＲＡＭの安定性はまだほとんど余裕のないものである。浮遊ボディ効果によって、デバイス寸法で定義されるベータ比が実質上減少することが明らかになっている。
【００１３】
言い換えると、ビット・ラインは常にＶｄｄにバイアスされているので、転送デバイスのボディ電圧は上昇し、転送デバイスがプルダウン・デバイスよりも伝導性になる傾向があり、このことで、接地状態ノード（「０」ノード）が論理状態を切り換えるようになるかもしれない。例えば「０」の論理状態から論理状態「１」に切り換えるかもしれない。現在のところでは、解決策は、ただ単に、プルダウン・デバイスのチャネルの幅を大きくして閾値電圧（Ｖｔ）を下げることである。しかし、これによってＳＲＡＭセル・サイズが増し、これによって今度は、チップの全体的な設計面積予算が増す。
【００１４】
図２に、バルク基板のＳＲＡＭに最小限のセル安定性を保証するベータ比２を有する従来セルを示す。より大きなベータ比を有するＳＯＩ基板のＳＲＡＭは安定性の向上から望ましいかもしれないが、ＳＲＡＭアレイのサイズも増加し、これによって全体的なチップ・レイアウトの面積予算が増す。
【００１５】
ここで図２を参照すると、図２は、パスゲートが０．３Ｖの閾値電圧、２のベータ、２．６５μｍ２のセル・サイズ、および０．１２μｍのＬ設計を有する従来６ＴＳＲＡＭのレイアウトを示す。さらに、ＲＸは能動シリコンであり、ＰＣはポリシリコンであり、そしてＮＷはＰＦＥＴ、Ｐ１およびＰ２用のｎウエルである。Ｐ１およびＰ２はプルアップ・デバイスである。Ｎ１およびＮ２は、Ｗ／Ｌがそれぞれ約０．３６μｍと約０．１２μｍのプルダウン・デバイスＮＦＥＴである。さらに、ＮＬおよびＮＲは、Ｗ／Ｌがそれぞれ約０．１８μｍおよび約０．１２μｍの左および右のパスゲート・デバイスＮＦＥＴである。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、全体的なチップ設計を指定された面積予算内に保ちかつＳＲＡＭ安定性を向上させながら、ネットワーク通信、マルチメディア、および通信のような分野でのプロセッサ性能を拡大するために、チップ上のキャッシュ容量を増加する必要がある。
【課題を解決するための手段】
【００１７】
発明の例示の実施例は、安定性向上のために作られた高性能スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を設計する方法、およびチップの全体的な設計レイアウトを減少するようにＳＲＡＭセル・サイズを減少しかつセル安定性を維持して高性能スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を設計する方法を含む。
【００１８】
一般的に、発明の例示の実施例は、プルダウン・デバイスよりも高い閾値電圧を有するパスゲート・デバイスを含んだＳＲＡＭセルの設計を提供する。パスゲート・デバイスの閾値電圧は、クリティカルなマスクを用いたイオン打込みで高くする。これによって、レイアウト面積の減少したパスゲート・デバイスを形成することが容易になり、したがってＳＲＡＭレイアウトの全体的なサイズを減少する。この設計および方法の利益は、読出し／書込み動作中のアクセス外乱を最小限にし、かつＳＲＡＭセルのサイズを減少することである。また、この設計および方法は、全体的なセル安定性を高めながら、従来の６Ｔ  ＳＲＡＭセルと同じサイズの６Ｔ  ＳＲＡＭセルを提供する。
【００１９】
本発明の例示の実施例に従ってスタティック・ランダム・アクセス・メモリ・セルが提供され、このスタティック・ランダム・アクセス・メモリ・セルは、第１および第２のパスゲート・トランジスタと、第１および第２の記憶ノードとを備え、第１のパスゲート・トランジスタは第１のビット・ラインと第１の記憶ノードの間に接続され、前記第１のパスゲート・トランジスタのゲート端子はワード・ラインに接続し、さらに第２のパスゲート・トランジスタは第２のビット・ラインと第２の記憶ノードの間に接続され、第２のパスゲート・トランジスタのゲート端子はワード・ラインに接続している。
【００２０】
また、このセルは、電源電圧と第１の記憶ノードの間に接続された第１のプルアップ・デバイスと、電源電圧と第２の記憶ノードの間に接続された第２のプルアップ・デバイスと、第１の記憶ノードと接地の間に接続された第１のプルダウン・トランジスタであって、それのゲート端子が第２の記憶ノードに接続されている第１のプルダウン・トランジスタと、第２の記憶ノードと接地の間に接続された第２のプルダウン・トランジスタであって、それのゲート端子が第１の記憶ノードに接続されている第２のプルダウン・トランジスタとを備え、第１および第２のパスゲート・トランジスタは、実質的に同じである第１の閾値電圧を有し、さらに第１および第２のプルダウン・トランジスタは、実質的に同じである第２の閾値電圧を有し、さらに第１の閾値電圧は第２の閾値電圧よりも大きい。
【００２１】
好ましくは、第１および第２の閾値電圧は、それぞれ約０．７Ｖおよび約０．３Ｖである。
【００２２】
本メモリ・セルは、さらに、実質的に同じである第１のチャネル幅を有する第１および第２のパスゲート・トランジスタ、および実質的に同じである第２のチャネル幅を有する第１および第２のプルダウン・トランジスタを備えることができ、そして第２のチャネル幅は、第１のチャネル幅よりも大きい。好ましくは、本メモリ・セルは、約３．０のセル・ベータ比を有する。
【００２３】
本メモリ・セルは、さらに、第１のプルアップ・デバイスが第１のプルアップ・トランジスタでありかつ第２のプルアップ・デバイスが第２のプルアップ・トランジスタであることを含むことができ、第１のプルアップ・トランジスタは、電源電圧と第１の記憶ノードの間に接続され、第１のプルアップ・トランジスタのゲート端子は第２の記憶ノードに接続し、さらに第２のプルアップ・トランジスタは電源電圧と第２の記憶ノードの間に接続され、第２のプルアップ・トランジスタのゲート端子は第１の記憶ノードに接続されている。
【００２４】
本発明の他の例示の実施例に従って、上述の本メモリ・セルは、実質的に同じである第１のチャネル幅を有する第１および第２のパスゲート・トランジスタ、および実質的に同じである第２のチャネル幅を有する第１および第２のプルダウン・トランジスタを有することができ、第２のチャネル幅と第１のチャネル幅は実質的に同じであり、セル・ベータ比は約１である。好ましくは、第１および第２の閾値電圧はそれぞれ約０．７Ｖおよび約０．３Ｖである。さらに、本メモリ・セルのサイズは、約２．４０μｍ２である。
【００２５】
本発明のさらに他の例示の実施例に従って、６トランジスタ・スタティック・ランダム・アクセス・メモリ・セルが提供され、この６トランジスタ・スタティック・ランダム・アクセス・メモリ・セルは、第１および第２のビット・ライン端子と、第１および第２の記憶ノードと、ワード・ラインと、第１のビット・ライン端子と第１の記憶ノードの間に接続された第１のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第１のＮＦＥＴアクセス・トランジスタとを備える。
【００２６】
上述の本６ＴＳＲＡＭは、第２のビット・ライン端子と第２の記憶ノードの間に接続された第２のＮＦＥＴアクセス・トランジスタであって、それのゲート端子がワード・ラインに接続されている第２のＮＦＥＴアクセス・トランジスタと、電圧源と第１の記憶ノードの間に接続された第１のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が第２の記憶ノードに接続されている第１のＰＦＥＴプルアップ・トランジスタと、電圧源と第２の記憶ノードの間に接続された第２のＰＦＥＴプルアップ・トランジスタであって、それのゲート端子が第１の記憶ノードに接続されている第２のＰＦＥＴプルアップ・トランジスタと、第１の記憶ノードと接地の間に接続された第１のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が第２の記憶ノードに接続されている第１のＮＦＥＴプルダウン・トランジスタと、第２の記憶ノードと接地の間に接続された第２のＮＦＥＴプルダウン・トランジスタであって、それのゲート端子が第１の記憶ノードに接続されている第２のＮＦＥＴプルダウン・トランジスタとを備える。
【００２７】
さらに、第１および第２のアクセス・トランジスタは、実質的に同じである第１の閾値電圧を有することができ、さらに第１および第２のＮＦＥＴプルダウン・トランジスタは、実質的に同じである第２の閾値電圧を有することができ、第２の閾値電圧は第１の閾値電圧よりも大きい。
【００２８】
本発明のさらに他の例示の実施例に従って、メモリ・システムが提供され、このメモリ・システムは、半導体基板に形成され行と列に配列されたメモリ・セルのアレイを備えるメモリ・アレイを備え、メモリ・セルの行は一般にワード・ラインに接続され、メモリ・セルの列は一般にビット・ライン対に接続されている。
【００２９】
さらに、本メモリ・システムは、アドレス信号および命令信号を生成するコントローラと、メモリ・アレイのメモリ・セルにアクセスするようにアドレス信号および命令信号を復号するための復号回路であって、メモリ・アレイの各メモリ・セルが６トランジスタ・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルを備える復号回路とを有し、この６トランジスタＳＲＡＭは上述の実施例の特徴のいずれかを備えることができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、本発明の好ましい実施例を示す添付の図面を参照して、以下で、より完全に説明する。しかし、本発明は異なる形で具現することができ、本明細書で述べる実施例に制限されるように解釈すべきでない。そうではなくて、これらの実施例は、本開示が徹底的かつ完全であり、本発明の精神および範囲を当業者に完全に伝えるように提供される。
【００３１】
発明の例示の実施例は、プルダウン・デバイスよりも高い電圧閾値を有するパスゲート・デバイスを含んだＳＲＡＭセル設計を実現する。パスゲート・デバイスの閾値電圧は、クリティカルなマスクを用いたイオン打ち込みで高くする。これによって、レイアウト面積の減少したパスゲート・デバイスの形成が容易になり、したがってＳＲＡＭレイアウトの全体的なサイズの減少が容易になる。この設計および方法の利益は、読出し／書込み動作中のアクセス外乱を最小限にし、かつＳＲＡＭセル・サイズを小さくすることである。この方法を使用することによって、ＳＲＡＭセルのレイアウトを既存の従来方法に比べて約１５％以上小さくすることができる。
【００３２】
図３は、本発明の実施例に従って設計された６Ｔ  ＳＲＡＭのレイアウトを示す。図３を参照すると、パスゲート・デバイスに高Ｖｔ打ち込みを有し、ベータ比が１、セル・サイズが２．４μｍ２、さらにＬ設計が０．１２μｍである６ＴＳＲＡＭレイアウトを示す。さらに、ＲＸは能動シリコンであり、ＰＣはポリシリコンであり、そしてＮＷはＰＦＥＴ、Ｐ１およびＰ２用のｎウエルである。Ｐ１およびＰ２はプルアップ・デバイスである。Ｎ１およびＮ２は、Ｗ／Ｌがそれぞれ約０．１８μｍと約０．１２μｍのプルダウン・デバイスＮＦＥＴである。さらに、ＮＬおよびＮＲは、Ｗ／Ｌがそれぞれ約０．１８μｍおよび約０．１２μｍの左および右のパスゲート・デバイスＮＦＥＴである。パスゲート・デバイス（ＮＬおよびＮＲ）は、プルダウン・デバイス（Ｎ１およびＮ２）よりも高い電圧閾値を有する。好ましくは、パスゲート・デバイス（ＮＬおよびＮＲ）のＶｔは約０．６Ｖであり、プルダウン・デバイス（Ｎ１およびＮ２）のＶｔは約０．３Ｖである。
【００３３】
上で述べた実施例は、プルダウン・デバイス（または、負荷デバイス）がＰＦＥＴであることを開示するが、理解すべきことであるが、本発明の実施例はまた、抵抗負荷を有するＳＲＡＭまたはＴＦＴ（薄膜トランジスタ）負荷を有するＳＲＡＭのような他の型のＳＲＡＭセルに応用することもできる。より具体的には、負荷デバイスは、ＰＮ接合ダイオード、ダイオード接続電界効果トランジスタ（ＦＥＴ）、抵抗器、通常のＰＭＯＳデバイス、または任意の同様なデバイスであることができる。
【００３４】
図２に示す従来の６ＴＳＲＡＭレイアウトを本発明の実施例に従った図３のレイアウトと比較すると、図３の６ＴＳＲＡＭセルは、１の設計ベータ比を有し、その結果、遥かに高い電気的なベータ比となっている。設計のベータ比は、プルダウン・デバイスのレイアウトＷ／Ｌとパスゲート・デバイスのレイアウトＷ／Ｌの比であり、電気的なベータ比は、パスゲート・デバイスのチャネル抵抗とプルダウン・デバイスのチャネル抵抗の比である。さらに、プルダウン・デバイスのチャネル幅は半分に減少されている。言い換えると、図３に示すプルダウン・デバイスの幅は約０．１８μｍであり、ＳＲＡＭセルのサイズは約２．４０μｍ２である。このことは、図２に示す従来のセルに比べて図３に示すセルの９．５％の面積節約に等しい。
【００３５】
図４は、本発明の他の例示の実施例に従った６ＴＳＲＡＭセルの回路図である。図４を参照すると、４個のＮチャネル・トランジスタ（４２Ａ、４２Ｂ、４２Ｃ、および４２Ｄ）を有するＳＲＡＭセル（４０）を示す。Ｎチャネル・トランジスタ（４２Ａおよび４２Ｂ）はそれぞれ第１および第２のパスゲート・デバイスであり、Ｎチャネル・トランジスタ（４２Ｃおよび４２Ｄ）はそれぞれ第１および第２のプルダウン・デバイスである。また、６ＴＳＲＡＭセルは２個のＰチャネル・トランジスタ（４４Ａおよび４４Ｂ）を含み、これらのトランジスタはそれぞれ第１および第２のプルアップ・デバイスである。第１および第２のパスゲート・デバイス（４２Ａおよび４２Ｂ）のＶｔは同じである。第１および第２のプルダウン・デバイス（４２Ｃおよび４２Ｄ）のＶｔは同じである。さらに、第１および第２のパスゲート・デバイス（４２Ａおよび４２Ｂ）のＶｔは、第１および第２のプルダウン・デバイス（４２Ｃおよび４２Ｄ）のＶｔよりも大きい。好ましくは、パスゲート・デバイス（４２Ａおよび４２Ｂ）のＶｔは約０．７Ｖであり、プルダウン・デバイス（４２Ｃおよび４２Ｄ）のＶｔは約０．３Ｖである。
【００３６】
さらに、ビット・ライン（４６および４８）は、それぞれ第１および第２のパスゲート（４２Ａおよび４２Ｂ）に接続されている。第１および第２のパスゲート（４２Ａおよび４２Ｂ）はそれぞれ第１の記憶ノード（４１）および第２の記憶ノード（４３）に接続されている。また、第１および第２のパスゲートの各々は、ワード・ライン（図示しない）に接続されたゲートを有する。第１のプルアップ・デバイス（４４Ａ）は電圧源（Ｖｄｄ）および第１の記憶ノード（４１）に接続されている。第２のプルアップ・デバイス（４４Ｂ）は、電圧源（Ｖｄｄ）および第２の記憶ノード（４３）に接続されている。さらに、第１および第２のプルアップはゲートを有し、第１のプルアップ（４４Ａ）のゲートは第２の記憶ノード（４３）に接続され、第２のプルアップ（４４Ｂ）のゲートは第１の記憶ノード（４１）に接続されている。第１および第２のプルダウン・デバイス（４２Ｃおよび４２Ｄ）は共通の接地に接続され、第１および第２のプルダウン・デバイス（４２Ｃおよび４２Ｄ）はゲートを有する。第１のプルダウン（４２Ｃ）はまた第１の記憶ノード（４１）に接続され、第１のプルダウン（４２Ｃ）のゲートは第２の記憶ノード（４３）に接続されている。また、第２のプルダウン（４２Ｄ）は第２の記憶ノード（４３）に接続され、第２のプルダウン（４２Ｄ）のゲートは第１の記憶ノード（４１）に接続されている。
【００３７】
さらに、セル安定性は、パスゲート・デバイスの伝導性に対するプルダウン・デバイスの伝導性の比で決定することができる。クリティカルなマスク・ステップを用いたイオン打ち込みでパスゲートのＶｔ（電圧閾値）を高くして、パスゲートの伝導性を減少することによって、プルダウン・デバイスのＷ／Ｌを大きくする従来方法よりも効率よく、ＳＲＡＭセルの容量を増加することができる。さらに、任意の従来のディープＵＶ露光ツールを使用して、高精度のマスク位置合せを行うことができる。
【００３８】
上述の実施例は、６ＴＳＲＡＭセル内でパスゲート・デバイスのＶｔがプルダウン・デバイスのＶｔよりも大きくなるようにパスゲート・デバイスのＶｔを高くして、ノードのデータ状態（例えば、ゼロ・ノードの論理「０」）およびセル安定性を維持する。言い換えると、外部電源例えばＶｄｄにバイアスされたビット・ラインからゼロ・ノードに流れる漏れ電流は、プルダウン・デバイス例えば接地に接続されたＮＦＥＴトランジスタを通してゼロ・ノードから引き込まれる電流よりも小さい。
【００３９】
実際のセル安定性は、パスゲート・デバイスの伝導性に対するプルダウン・デバイスの伝導性の比で左右されるので、図２と３の比較で示すように、パスゲート・デバイスのＶｔ（閾値電圧）を打ち込みで高くし、さらにプルダウン・デバイスのチャネル幅を小さくすることで、ＳＲＡＭセルの安定性に影響を及ぼすことなく、従来のＳＲＡＭセルの設計レイアウトを縮小することができる。
【００４０】
図５〜７は、ＨＳＰＩＣＥのような回路設計ツールを使用して、上述の実施例に関する設計の回路シミュレーションから作成する。
【００４１】
セル安定性は、「Ｎ曲線」で特徴付けることができる。Ｎ曲線は、ノードを下のＧＮＤから上のＶＤＤに押し上げたときのそのノード電流のＩ‐Ｖ特性図である。このＮ曲線は、ＳＲＡＭセルの雑音余裕度情報を与える。
【００４２】
図５は、本発明の実施例に従って、「半選択（half-selected）」セルのＳＲＡＭ雑音余裕度情報を与える「Ｎ曲線」を示すグラフである。さて、図５を参照すると、この例では、ワード・ライン（ＷＬ）はＶＤＤ＝１．２Ｖに設定され、選択されないＢＬ（ビット・ライン）はまたＶＤＤ＝１．２Ｖの待機バイアスに設定されている。セル・ノードがＧＮＤからＶＤＤに押し上げられるとき、セルが安定な状態のままであれば、電圧源の電流はゼロ電流軸を３度横切る。点線は、異なるベータ比を有するＳＲＡＭセルを表す。実線は、異なる打込みのＳＲＡＭセルを表す。電圧雑音余裕度（voltagenoise margin）Ｖｎｍ０は、左の交点１０と中間の交点１２の電圧差で定義される。電圧雑音余裕度Ｖｎｍ１は、中間の交点１２と右の交点（図示しない）の電圧差で定義される。電流雑音余裕度Ｉｎｍ０は、第１の交点１０と中間の交点１２の間のピーク電流である。電流雑音余裕度Ｉｎｍ１は、中間の交点１２と右の交点（図示しない）の間のピーク電流である。ベータ２．２５のセルでは、Ｉｎｍ０は約１００μＡである。このことは、プルダウンＮＦＥＴが十分強力であり、「半選択」モードでの回路動作中に、１００μＡの雑音電流漏れのうちのいくらかをロー・ノードに吸収することを示す。
【００４３】
言い換えれば、図１のＩｎｍＯ部分に示すように、最大電流ピークは、セルが乱されてとき接地ノードが吸収することのできる最大電流である。さらに、漏れ電流が最大電流を超える場合、接地は上の方にドリフトし、記憶ノードの論理状態を「０」から「１」に変え、それによって、メモリ・セルの状態全体が変わるようになる。
【００４４】
プルアップＰＦＥＴは同じサイズのままであるので、Ｉｎｍ１はベータ比に対して比較的敏感でない。バルクＣＭＯＳＳＲＡＭでは、ベータ１．５の標準的なセルは、６０μＡの電圧雑音余裕度Ｉｎｍ０の内部漏れを許容することができる。
【００４５】
パスゲートの伝導性はＷ／ＬよりもＶｔに対して敏感であるので、雑音余裕度（noisemargins）はパスゲートのＶｔに対して同様に敏感である。図５から理解できることであるが、パスゲートＶｔ飽和（飽和の閾値電圧）が０．５Ｖであるベータ１．０のセルは、パスゲートＶｔ飽和が０．３Ｖであるベータ１．５のセルと同程度に安定である。Ｉｎｍ０は主にプルダウン・デバイスのＷ／Ｌに依存するが、またベータ比に比例する。チャネル打込みは、主に、ビット・ラインからセルへの電流漏れの量を減らすために行われる。このチャネル打込みの利益は、図６に示すように、Ｎ曲線でのより釣り合いのとれた余裕度で反映される。さらに、最小の余裕度は、図６のＩｎｍ１領域であり、パスゲート・デバイスのベータ比をより大きくすることまたはＶｔ打込みをより高めることではどうすることもできない。というのは、プルアップ・トランジスタＰＦＥＴは常に同じ最小サイズであり、さらに外への電流漏れＩｎｍ１に対するセル耐性が全てのベータ比に対してほぼ同じであるからである。
【００４６】
さらに、セル安定性のより正確な測定は、中間の交点から右の交点まで電力雑音余裕度（Ｐｎｍ１）を、Ｖに対するＩの積分で、求めることである。言い換えると、Ｐｎｍ１は、「１」状態から「０」状態への外乱に対するセル安定性を表す。したがって、大きなＰｎｍ１を有するセルは、たとえセルのＩｎｍ１（またはＶｎｍ１）が大きくなくても、安定である。
【００４７】
Ｖｔが０．７でベータが１のパスゲートを有するセルは、パスゲートのＶｔが０．３Ｖであるベータ３のセルよりも安定である。さらに、Ｖｔが０．６Ｖでベータが１のパスゲートを有するセルは、パスゲートのＶｔが０．３Ｖでベータ２．２５のセルよりも安定である。
【００４８】
さらに、パスゲートの閾値電圧打込み（passgate thresholdvoltage implant）を増し、かつ高いセル・ベータ比（例えば、３．０以上）を維持することで、アレイ・アクセス中における、特に「半選択モード」のセルの、セル安定性が改善される。
【００４９】
図６は、待機中のＳＲＡＭセルについてセル雑音余裕度情報を与える「Ｎ曲線」を示すグラフである。待機中に、ビット・ラインからセルへの基本的なアクセス電流漏れはないので、セル雑音余裕度はより大きくなる。パスゲートがオフである場合、パスゲート閾値電圧打込みは安定性に対して影響が全くない。ここで図６を参照すると、Ｉｎｍ０は、第１の交点２０と第２の交点２２の電圧差で定義される。Ｉｎｍ０は６９μＡから１８４μＡまでの範囲にあるが、Ｉｎｍ１は約２２μＡである。２２μＡのこの不十分さは、ベータ比でもチャネル打込みでも避けることができない。プルアップＰＦＥＴは常に同じ最小サイズであるので、外向きの電流漏れＩｎｍ１に対するセル耐性は、全てのベータ比でほぼ同じである。
【００５０】
図７は、本発明の実施例に従ったデュアルＶｔレイアウトに関する電圧余裕度の改善を示す従来の蝶形図である。図７を参照すると、６個のトランジスタに対するＶｔ打込みの様々な組合せに関して、９０ｎｍノードＣＭＯＳ技術の標準的なＳＲＡＭセルの蝶形図を示す。例えば、「ｒｐｄ」はプルダウン・デバイスの常用Ｖｔを示し、一方で、「ａｐｄ」はプルダウン・デバイスの代替えＶｔを示す。代替えＶｔは常用Ｖｔよりも約１０％小さい。同様に、「ｒｐｇ」および「ａｐｇ」は、それぞれパスゲート・デバイスの常用Ｖｔおよびパスゲート・デバイスの代替えＶｔパスゲートを示す。さらに、「ｒｐｕ」および「ａｐｕ」は、それぞれプルアップ・デバイスの常用Ｖｔおよびプルアップ・デバイスの代替えＶｔを示す。
【００５１】
最も安定なＳＲＡＭセルは、最も大きな静的雑音余裕度（ＳＮＭ）を有するセルである。ＳＮＭは、蝶の羽の内側にぴったり合う最も大きな正方形の対角線を測定して求める。図７に示すように、ａｐｄ、ｒｐｇ、およびａｐｕに対応するＳＲＡＭセル（１）は、最も安定でないセルである。というのは、それは、最も小さなＳＮＭすなわち対応する正方形の中に最短の対角線を有するからである。図７に示さないａｐｄ、ａｐｇ、およびｒｐｕの組合せで、セル（１）よりももっと小さなＳＮＭを有するセルが作られるかもしれない。図７に示す最も安定なセルは、ａｐｄ、ｒｐｇ、およびａｐｕに対応するセル（５）である。というのは、セル（５）は最も大きなＳＮＭ、すなわち対応する正方形内に最も長い対角線を有するからである。
【００５２】
理解すべきことであるが、ここで説明するように本発明の実施例に従った６ＴＳＲＡＭセルは、どのようなメモリ・システムのアーキテクチャでも実施することができる。例えば、本発明が実施されるメモリ・システムは、半導体基板に形成されかつ行と列に配列された６Ｔ  ＳＲＡＭメモリ・セルのアレイを有するメモリ・アレイを備え、メモリ・セルの行は一般にワード・ラインに接続され、メモリ・セルの列は一般にビット・ライン対に接続されている。さらに、メモリ・システムは、メモリ・アクセス動作を行うためのアドレス信号および命令信号を生成するコントローラ（例えば、ＣＰＵ、メモリ・コントローラ、その他）を備える。さらに、メモリ・システムは、コントローラから受け取られたアドレス信号および命令信号を復号するための復号回路（例えば、ワード・ライン・アドレス復号器および列アドレス復号器）、並びにメモリ・アレイのメモリ・セルのデータをアクセスするための回路（例えば、センス増幅器、ワード・ライン駆動回路、その他）を含む。
【００５３】
本発明は好ましい実施例に関連して特に示しかつ説明したが、当業者は理解することであろうが、次の特許請求の範囲で定義されるような本発明の精神および範囲から逸脱することなく、形および細部の様々な変更を行うことができる。
【図面の簡単な説明】
【００５４】
【図１】６ＴＳＲＡＭセルの従来構造を示す図である。
【図２】従来のＳＲＡＭレイアウトを示す図である。
【図３】本発明の実施例に従ったＳＲＡＭレイアウトを示す図である。
【図４】本発明の実施例に従った６ＴＳＲＡＭセルを示す回路図である。
【図５】本発明の実施例に従って、「半選択」セルのＳＲＡＭセル雑音余裕度情報を与える「Ｎ曲線」を示すグラフである。
【図６】本発明の実施例に従って、待機中のセル雑音余裕度情報を与える「Ｎ曲線」を示すグラフである。
【図７】本発明の実施例に従って、デュアルＶｔレイアウトによる電圧余裕度の改善を示す従来の蝶形図である。
【符号の説明】
【００５５】
４０  ＳＲＡＭセル
４１  第１の記憶ノード
４３  第２の記憶ノード
４２Ａ  第１のパスゲート・デバイス（Ｎチャネル・トランジスタ）
４２Ｂ  第２のパスゲート・デバイス（Ｎチャネル・トランジスタ）
４２Ｃ  第１のプルダウン・デバイス（Ｎチャネル・トランジスタ）
４２Ｄ  第２のプルダウン・デバイス（Ｎチャネル・トランジスタ）
４４Ａ  第１のプルアップ・デバイス（Ｐチャネル・トランジスタ）
４４Ｂ  第２のプルアップ・デバイス（Ｐチャネル・トランジスタ）
４６  ビット・ライン
４８  ビット・ライン
Ｖｄｄ  電圧源
ＷＬ  ワード・ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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