(57)【要約】【課題】  ショート回路を有するキャリブレーションウェハを用い、故障率が低く、キャリブレーション時間が最小で、精度の高い半導体試験装置を実現する。【解決手段】  被検査デバイスのピン配列と同一配列のパッドを有するキャリブレーションウェハの前記パッドに、プローブカードのプローブを接触させてピン間スキュー調整を行う半導体試験装置において、  前記プローブカードに設けられる接触パッドと、  この接触パッドと対向する前記キャリブレーションウェハの面上に設けられ、前記接触パッドに電気的に接触する基準ピン手段と、を備える。【選択図】                    図１
2005331264.tif 000002
【特許請求の範囲】
【請求項１】
被検査デバイスのピン配列と同一配列のパッドを有するキャリブレーションウェハの前記パッドに、プローブカードのプローブを接触させてピン間スキュー調整を行う半導体試験装置において、
前記プローブカードに設けられる接触パッドと、
この接触パッドと対向する前記キャリブレーションウェハの面上に設けられ、前記接触パッドに電気的に接触する基準ピン手段と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記キャリブレーションウェハは、前記基準ピン手段と各パッド間を夫々略等距離でショートさせた前記被検査デバイスのピン数と同数のキャリブレーションチップ群で形成されていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記キャリブレーションウェハは、前記基準ピン手段と前記各パッド間を略等距離でショートさせるリレー手段を自身に備えたことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記基準ピン手段と奇数パッドとを接続する前記リレー手段を偶数パッドへの信号により操作したり、前記基準ピン手段と偶数パッドとを接続する前記リレー手段を奇数パッドへの信号により操作することを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記キャリブレーションウェハは、前記リレー手段により前記基準ピン手段と奇数パッドが接続される第１キャリブレーションチップと、前記リレー手段により前記基準ピン手段と偶数パッドが接続される第２キャリブレーションチップの一対で形成されていることを特徴とする請求項３又は４記載の半導体試験装置。
【請求項６】
前記プローブカードに設けられる接触パッドに接続される基準コンパレータ又は基準ドライバの少なくともいずれかを備えたことを特徴とする請求項１乃至５のいずれかに記載の半導体試験装置。
【請求項７】
前記基準コンパレータ又は前記基準ドライバを、前記接触パッドを介して各キャリブレーションチップに設けられた前記基準ピン手段に選択接続する選択手段を備えたことを特徴とする請求項６記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査デバイス（以下ＤＵＴ：Device Under Test）のピン配列と同一配列のパッドを有するキャリブレーションウェハのパッドに試験装置のプローブを接触させてピン間スキュー調整を行う半導体試験装置に関する。
【背景技術】
【０００２】
ＤＵＴのピン配列と同一配列のパッドを有するキャリブレーションウェハのパッドに試験装置のプローブを接触させてピン間のスキュー（SKEW:タイミング誤差）調整（以下、キャリブレーション）を行う先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平１１−１９０７６０号公報
【０００４】
図４は特許文献１で開示されている従来の半導体試験装置の構成を示す機能ブロック図である。この試験装置の特徴は、ドライバからプローブまで及びプローブからコンパレータまでの伝送線路をオープンにして行う旧来のＴＤＲ（Time Domain Reflect）方式の精度誤差の改善をするために、ＤＵＴのピン配列と同一のピン配列を備えるショートＤＵＴをキャリブレーションウェハとして用いる検査方式にある。
【０００５】
図４（ａ）において、第１のショートＤＵＴ１１は、基準となるコンパレータピンとキャリブレーションの対象となるドライバピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートＤＵＴの１個を代表して示す。
【０００６】
図４（ｂ）において、第２のショートＤＵＴ２２は、基準となるドライバピンとキャリブレーションの対象となるコンパレータピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートＤＵＴの１個を代表して示す。
【０００７】
尚、ピン間のスキュー調整を行うための機能構成並びに信号処理手順については、種々の文献等で周知の技術であり、本発明の直接の技術対象ではないので、ここでは詳細な説明を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１で開示されているショートＤＵＴをキャリブレーションウェハとして用い、実際の検査環境に近い状態を模擬した検査方式により、前記ＴＤＲ方式の精度誤差は大幅に改善することが可能であるが、次のような問題点がある。
【０００９】
（１）ショートＤＵＴのキャリブレーションの基準となるコンパレータピン及びドライバピンに対するキャリブレーション用信号の供給は、伝送線路やプローブを含む検査装置のコンパレータ及びドライバを用いる。
【００１０】
これらコンパレータ及びドライバは、実際の検査工程で酷使されて不良交換するケースが多い。基準となるコンパレータ又はドライバが交換された場合には、交換前のキャリブレーションは無効となるので検査装置としての故障率が高くなる。正常に復帰するためには、交換後にこれらを基準としたキャリブレーションを再度実行する必要があり、メンテナンスが煩雑となる。
【００１１】
（２）特許文献１で開示されているショートＤＵＴは、基準となるピンとしてショートＤＵＴ自身のピンを利用するために、キャリブレーション工程は、ＤＵＴのピン数と同一個数のショートＤＵＴを順次切り換えて検査装置にコンタクトさせる必要があり、ピン数が多い場合にはピン数に比例してキャリブレーション時間を要し、検査時間に占める準備工程の比率が増大し、検査効率低下の要因となる。
【００１２】
（３）ショートＤＵＴのピンを基準ピンとして使用する方式は、あるピンのコンパレータを基準として調整し、その基準となったピンのドライバは、別のピンのコンパレータを調整してからそのコンパレータを使用して調整するため、キャリブレーションの精度は±１LSB（Least Significant Bit：ドライブ波形を設定するクロックの最小分解能、もしくは、ドライブ波形を判定するコンパレータの判定ストローブの最小分解能）を超える調整しかできない。
【００１３】
従って本発明が解決しようとする課題は、ショート回路を有するキャリブレーションウェハを用い、故障率が低く、キャリブレーション時間が最小で、精度の高い半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明の構成は次の通りである。
（１）被検査デバイスのピン配列と同一配列のパッドを有するキャリブレーションウェハの前記パッドに、プローブカードのプローブを接触させてピン間スキュー調整を行う半導体試験装置において、
前記プローブカードに設けられる接触パッドと、
この接触パッドと対向する前記キャリブレーションウェハの面上に設けられ、前記接触パッドに電気的に接触する基準ピン手段と、
を備えたことを特徴とする半導体試験装置。
【００１５】
（２）前記キャリブレーションウェハは、前記基準ピン手段と各パッド間を夫々略等距離でショートさせた前記被検査デバイスのピン数と同数のキャリブレーションチップ群で形成されていることを特徴とする（１）記載の半導体試験装置。
【００１６】
（３）前記キャリブレーションウェハは、前記基準ピン手段と前記各パッド間を略等距離でショートさせるリレー手段を自身に備えたことを特徴とする（１）記載の半導体試験装置。
【００１７】
（４）前記基準ピン手段と奇数パッドとを接続する前記リレー手段を偶数パッドへの信号により操作したり、前記基準ピン手段と偶数パッドとを接続する前記リレー手段を奇数パッドへの信号により操作することを特徴とする（３）記載の半導体試験装置。
【００１８】
（５）前記キャリブレーションウェハは、前記リレー手段により前記基準ピン手段と奇数パッドが接続される第１キャリブレーションチップと、前記リレー手段により前記基準ピン手段と偶数パッドが接続される第２キャリブレーションチップの一対で形成されていることを特徴とする（３）又は（４）記載の半導体試験装置。
【００１９】
（６）前記プローブカードに設けられる接触パッドに接続される基準コンパレータ又は基準ドライバの少なくともいずれかを備えたことを特徴とする（１）乃至（５）のいずれかに記載の半導体試験装置。
【００２０】
（７）前記基準コンパレータ又は前記基準ドライバを、前記接触パッドを介して各キャリブレーションチップに設けられた前記基準ピン手段に選択接続する選択手段を備えたことを特徴とする（６）記載の半導体試験装置。
【発明の効果】
【００２１】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）基準となるコンパレータ又はドライバは、キャリブレーション専用の基準ピン手段が用いられるので実際に試験で用いられるコンパレータやドライバに比較して使用頻度は格段に低く、装置の故障率が極めて低い。
（２）コンパレータやドライバを不良交換した場合でも、基準となるピンは変更されないので、正常に復帰するためのキャリブレーションを再度実行は、交換したコンパレータやドライバのみについて実行すればよく、メンテナンスが極めて簡単となる。
【００２２】
（３）専用の基準ピン手段が独立しているので、キャリブレーション工程は、ＤＵＴのピン数と同一個数のキャリブレーションウェハを１工程で検査装置にコンタクトさせることが可能となり、ピン数が多い場合には従来装置に比較してキャリブレーション時間を大幅に短縮でき、検査効率が極めて向上する。
【００２３】
（４）キャリブレーションは、ジッタなどの不確実な要素を除いた場合、本発明の基準ピン手段方式の場合には、基準ピン手段に対して±１LSBに追い込むキャリブレーションが可能となり、従来方式に比較してキャリブレーション精度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を図面により詳細に説明する。図１は本発明を適用した半導体試験装置の一実施形態を示す主要部の側面図である。図２（Ａ）は、キャリブレーションウェハの平面図、図２（Ｂ）は、キャリブレーションウェハを構成するキャリブレーションチップ群を拡大した平面図である。
【００２５】
図１において、１００はテストヘッドであり、キャリブレーションやＤＵＴ検査のための電子部品が実装されている。２００はウェハマザーボードであり、コネクタ手段ＣＮ１によりテストヘッド１００に接続されている。
【００２６】
３００はプローブカードであり、コネクタ手段ＣＮ２によりウェハマザーボード２００に接続されている。３０１はプローブカードに植設されたプローブであり、検査時にはウェハ上に形成されるＤＵＴ（図示せず）のピンに接触するプローブである。
【００２７】
４００はキャリブレーションウェハであり、キャリブレーション時にＤＵＴを模擬するウェハとして用いられる。このキャリブレーションウェハ上にＤＵＴを模擬して生成されたキャリブレーションチップ（図２で後述する）がプローブ３０１に対向して配置される。
【００２８】
ＫＰは基準ピン手段であり、キャリブレーションウェハ４００に生成されたキャリブレーションチップの夫々の上面にプローブ３００と対向する方向に設けられる。３０２は、プローブカード３００側に基準ピン手段ＫＰと対向して設けられる接触パッドであり、キャリブレーション時に基準ピン手段ＫＰと接触して電気的に接続される。
【００２９】
基準ピン手段ＫＰとこれに対向して配置される接触パッド３０２は、図１では各１個を代表して示したが、現実の装置では、各キャリブレーションチップの数（被検査デバイスのピン数）と等しい数の対が形成される。
【００３０】
Ｃ１，Ｃ２及びＤ１，Ｄ２は、テストヘッド１００に実装されたコンパレータ及びドライバであり、ウェハマザーボード２００を経由してプローブカード３００のプローブに接続される。Ｃ０及びＤ０は、テストヘッド１００に実装された基準コンパレータ及び基準ドライバである。
【００３１】
これら基準コンパレータ及び基準ドライバは、どちらか一方が切り換え使用され、ウェハマザーボード２００内に設けられた選択手段５００により、キャリブレーションチップの基準ピン手段と対向してプローブカードに設けられた基準パッドの一つに選択的に接続される。
【００３２】
図２（Ａ）は、プローブカード３００と対向配置され、相対位置関係がＸ，Ｙ制御されるキャリブレーションウェハ４００の平面図である。４０１はキャリブレーションウェハ４００上に生成されたキャリブレーションチップ群であり、ＤＵＴのピンの数に等しい個数が生成される。
【００３３】
簡単のため、ＤＵＴのピンの数を８とすれば、キャリブレーションチップ４０１は、８個のキャリブレーションチップ群ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，…ＣＴ８により構成される。これらキャリブレーションチップ群の行及び列の配列は自由に設計できる。
【００３４】
図２（Ｂ）は、８個のキャリブレーションチップ群ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，…ＣＴ８を拡大した平面図である。各キャリブレーションチップは、ＤＵＴのピン配列と同一配列のパッドを有しており、キャリブレーション時にはプローブ３００がするキャリブレーションチップのパッドに接触する。
【００３５】
ＫＰ１，ＫＰ２，ＫＰ３，ＫＰ４，…ＫＰ８は、８個のキャリブレーションチップ群ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，…ＣＴ８のウェハ面上の中央部に設けられた基準ピン手段であり、これら基準ピン手段は、プローブカード３００側に形成された８個の接触パッドに対向しており、キャリブレーション時に接触して電気的に接続される。
【００３６】
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，…ＳＷ８はショート配線であり、各キャリブレーションチップの基準ピン手段ＫＰ１，ＫＰ２，ＫＰ３，ＫＰ４，…ＫＰ８と各キャリブレーションチップの第１乃至第８パッドＰ１１，Ｐ２２，Ｐ３３，Ｐ４４，…Ｐ８８間を接続する。
これらショート配線は、略等距離であり同一配線遅延量を有する。
【００３７】
図１で示したコンパレータＣ１，Ｃ２及びドライバＤ１，Ｄ２は、プローブ３０１に接続され、キャリブレーション時にはキャリブレーションチップ群ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，…ＣＴ８のパッドに同時に接触して電気的に接続される。
【００３８】
この接続状態において、基準ドライバＤ０又は基準コンパレータＣ０は、選択手段５００によりキャリブレーションチップ群ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，…ＣＴ８の基準ピン手段ＫＰ１，ＫＰ２，ＫＰ３，ＫＰ４，…ＫＰ８と対向接触する複数（この実施形態では８個）の接触パッド３０１に切り換え接続しながらキャリブレーションを実行する。
【００３９】
選択手段５００は、階層的に接続されたリレー回路で実現され、反射防止のために接続元と接続先の回路の途中で分岐回路を形成させない手法が採用されている。
【００４０】
このように、本発明によるキャリブレーションでは、キャリブレーションチップ群のパッドを基準ピンとせずに、キャリブレーションウェハ４００とプローブ３００を接触した状態のままで、専用の基準ピン手段を切り換えてキャリブレーションできる。
【００４１】
従って、キャリブレーションウェハ４００とプローブ３００の接触は１工程で済ますことが可能となり、従来手法のようにショートＤＵＴを順次プローブ３００に接触させる煩雑な操作を必要としない。
【００４２】
図３は、本発明の他の実施形態を示すキャリブレーションチップの平面図である。この実施形態の特徴は、キャリブレーションチップに設けた基準ピン手段と複数のパッドを切り換え接続するリレー手段をキャリブレーションチップ自身に形成した点にある。
【００４３】
更に、基準ピン手段と奇数番号のパッドとの接続を行うリレー手段を、隣り合う偶数番号のパッドへの信号で開閉操作すると共に、基準ピン手段と偶数番号のパッドとの接続を行うリレー手段を、隣り合う奇数番号のパッドへの信号で開閉操作するようにした点にある。
【００４４】
従って、この実施形態では、キャリブレーションウェハ上に生成されるキャリブレーションチップは、奇数ピン用のキャリブレーションチップＣＴｏｄと偶数ピン用のキャリブレーションチップＣＴｅｖの一対で形成される。
【００４５】
キャリブレーションチップＣＴｏｄにおいて、リレー手段ＲＬｏｄは、基準ピン手段ＫＰｏｄと奇数番号のパッドＰｏ１，Ｐｏ３，Ｐｏ５，Ｐｏ７への切り換え接続を、偶数番号のパッドＰｏ２，Ｐｏ４，Ｐｏ６，Ｐｏ８へプローブ３００を介してテストヘッド側のドライバから与えられる信号により開閉操作する。
【００４６】
同様に、キャリブレーションチップＣＴｅｖにおいて、リレー手段ＲＬｅｖは、基準ピン手段ＫＰｅｖと偶数番号のパッドＰｏ２，Ｐｏ４，Ｐｏ６，Ｐｏ８への切り換え接続を、奇数番号のパッドＰｅ１，Ｐｅ３，Ｐｅ５，Ｐｅ７へプローブ３００を介してテストヘッド側のドライバから与えられる信号により開閉操作する。
【００４７】
この実施形態でも、一対のキャリブレーションチップのパッドを基準ピンとせずに、キャリブレーションウェハ４００とプローブ３００を接触した状態のままで専用の基準ピン手段を切り換え、更にリレー手段を操作して基準ピン手段と各パッドへの接続を切り換えながらキャリブレーションできる。
【００４８】
従って、キャリブレーションウェハ４００とプローブ３００の接触は１工程で済ますことが可能となり、従来手法のようにショートＤＵＴを順次プローブ３００に接触させる煩雑な操作を必要としない。
【図面の簡単な説明】
【００４９】
【図１】本発明を適用した半導体試験装置の一実施形態を示す主要部の側面図である。
【図２】（Ａ）キャリブレーションウェハの平面図である。  （Ｂ）キャリブレーションチップ群の平面図である。
【図３】本発明の他の実施形態を示すキャリブレーションチップの平面図である。
【図４】特許文献１で開示されている従来の半導体試験装置の構成示す機能ブロック図である。
【符号の説明】
【００５０】
１００  テストヘッド
２００  ウェハマザーボード
３００  プローブカード
３０１  プローブ
３０２  接触パッド
４００  キャリブレーションウェハ
５００  選択手段
ＫＰ  基準ピン手段
Ｃ０  基準コンパレータ
Ｄ０  基準ドライバ
Ｃ１，Ｃ２  コンパレータ
Ｄ１，Ｄ２  ドライバ
ＣＮ１，ＣＮ２  コネクタ手段
【図１】
2005331264.tif 000003
【図２】
2005331264.tif 000004
【図３】
2005331264.tif 000005
【図４】
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