(57)【要約】【課題】改良された位相ロックループを提供する。【解決手段】位相ロックループは、位相／周波数検出器１１０とロック検出器１２０とを有する。位相／周波数検出器１１０は、入力クロック信号及びフィードバック信号に応答して、第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する。ロック検出器１２０は、第１の差及び第２の差に基づいて電圧を生成するコンバータ部１２２を有する。前記第１の差は、前記第１のアップ信号及び前記第１のダウン信号に基づく。前記第２の差は、前記第２のアップ信号及び前記第２のダウン信号に基づく。ロック検出器１２０は、また、前記電圧に基づいてロック信号を生成するロック信号発生器１２７（１２８）を有する。【選択図】      図１
2005065283.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号及びフィードバック信号に応答して、第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する位相／周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第１の差及び第２の差に基づいて電圧を生成するコンバータ部と、前記第１の差は、前記第１のアップ信号及び前記第１のダウン信号に基づくことと、前記第２の差は、前記第２のアップ信号及び前記第２のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備することを特徴とする位相ロックループ。
【請求項２】
前記第１の差は位相エラーの第１の関数であり、前記第２の差は位相エラーの第２の関数であり、
前記コンバータ部は、前記第１の差及び前記第２の差に基づいて、位相エラーを電圧に変換する
ことを特徴とする請求項１に記載の位相ロックループ。
【請求項３】
前記電圧は、前記第１の差が前記第２の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する
ことを特徴とする請求項２に記載の位相ロックループ。
【請求項４】
第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する工程と、
前記第１のアップ及び第１のダウン信号に基づいて第１の差を生成すると共に、前記第２のアップ及び第２のダウン信号に基づいて第２の差を生成する工程と、
前記第１の差及び前記第２の差に基づいて電圧を生成する工程と、ここで、前記第１の差が前記第２の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備することを特徴とする位相ロックループにおいてロック状況を検出する方法。
【請求項５】
第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する工程と、
前記第１のアップ及び第１のダウン信号に基づいて第１の差を生成すると共に、前記第２のアップ及び第２のダウン信号に基づいて第２の差を生成する工程と、
前記第１の差及び前記第２の差に基づいて電圧を生成する工程と、ここで、前記第１の差が前記第２の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備し、前記第１の差及び前記第２の差に基づいて電圧を生成する前記工程は、
前記第１のアップ信号及び前記第１のダウン信号の少なくとも１つに応答して、前記第１の差に対応する第１の電流を生成する工程と、
前記第２のアップ信号及び前記第２のダウン信号の少なくとも１つに応答して、前記第２の差に対応する第２の電流を生成する工程と、
前記電圧を生成するように前記第１及び第２の電流の少なくとも１つにフィルタをかける工程と、
を具備することを特徴とする位相ロックループにおいてロック状況を検出する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に位相ロックループ（ＰＬＬ）に関し、より具体的には位相ロックループにおいて使用されるロック検出器に関する。
【背景技術】
【０００２】
［位相ロックループ回路］  
位相ロックループ（ＰＬＬ）回路は、クロック合成器、通信回路、及び周波数同期器などの多くのアプリケーションにおいて使用される。ＰＬＬ回路は、入力基準信号に対して位相ロックされる出力信号を提供するために使用される。位相／周波数検出器に対するそのフィードバック信号は、入力基準信号と同じ周波数である。
【０００３】
従来のＰＬＬ回路は、典型的には、位相／周波数検出器（ＰＦＤ）と、ループフィルタ（例えばローパスフィルタ）を有する充電ポンプと、電圧制御発振器（ＶＣＯ）とを含む。ＰＦＤは、ＰＬＬ入力基準信号及びフィードバック信号という２つの信号に応答する。フィードバック信号は、デバイダを介してフィードバックされるＶＣＯ出力信号から生成される。フィードバック信号が、実質的に入力基準信号と同じ周波数及び位相である時、ＰＬＬ回路が「位相ロック」される。ＰＬＬ回路が位相ロックされると、ＰＦＤの２つの出力、即ちアップ及びダウン信号は、両者とも、この状態を表す第１の論理レベルをとり、これは論理ローレベルの可能性がある。これらの信号は、充電ポンプを制御して、その出力制御電圧ＶＣを増加または減少させるために使用される。
【０００４】
入力信号がフィードバック信号を導き、ＶＣＯがあまりに遅く動作していることを示す場合、ＰＦＤはポンプアップ信号（ＵＰ）を生成し、この信号はフィードバック信号の立ち上がりエッジまで継続する。従って、アップ信号は、入力基準信号とフィードバック信号との間の位相差を表すパルス幅によって特徴づけることが可能である。
【０００５】
対照的に、ＰＦＤに対する入力であるフィードバック信号が入力基準信号を導く場合、ＰＦＤはポンプダウン信号を生成し、この信号はフィードバック入力の立ち上がりエッジでトリガされ、ＰＬＬ入力基準信号の立ち上がりエッジまで継続する。ダウンパルスもまた、入力基準信号とフィードバック信号との間の位相差を表すパルス幅によって特徴づけることが可能である。
【０００６】
その結果、ＰＦＤは、ＰＬＬ入力基準信号とフィードバック信号との間の関係に基づいて、ＶＣＯがより速くまたはより遅く動作するように強制する。
【０００７】
ＰＬＬ回路は、全体的な伝達関数によって特徴づけられる。従って、ＶＣＯ出力がＰＬＬ入力に対してロックする前に、スタートアップ期間が生じる。即ち、ここで、定常状態に位相ロックされた状況が達成される前に、フィードバック信号が入力基準信号を中心として振動する（即ち、入力基準信号に対してアンダーシュート及びオーバーシュートする）。ＰＬＬ回路の初期パワーオン状態から、定常状態に位相ロックされた状況が達成される前に、何千或いは何百万ものサイクルが必要となる可能性がある。
【０００８】
［ロック検出器］  
多くの用途において、データの完全性を確実にするために、システムクロック（通常ＰＬＬによって生成される）がロック状況にあるか否かを、システムが常に知ることは重要である。ロック検出回路は、このために使用可能である。
【０００９】
ＰＬＬロック検出器は、典型的には、定常状態位相ロックが、ＰＬＬ回路によって実際に達成されたことを確実にするために使用される。多くの場合において、ＰＬＬは、実際にロックされない時に、ロックされたように見える可能性がある。例えば、ＰＬＬ回路の動作中、ＰＦＤのアップまたはダウン出力端子のいずれにもパルスがないと、位相ロックされた状況に見える可能性がある。しかし、この場合、実際は、いくつかのクロックサイクルの間に亘って継続するにもかかわらず、本当の定常状態位相ロックでなく、一時的に位相ロックされた状況である可能性がある。
【００１０】
更に、一旦ＰＬＬ回路が定常状態にロックされると、検出回路は、論理ロック信号を停止すること無しに、ＰＦＤのアップまたはダウン出力端子のいずれかにパルスを生成する軽微なドリフトに対して免疫力があることが望ましい。
【００１１】
提案されたさまざまなロック検出回路の内のいくつかでは、大きな周波数カウンタによって、基準入力信号及びＶＣＯデバイダの出力における信号の周波数をモニタすることが必要となる。これらの提案はシリコン及びパワーを広域に亘って消費し、典型的には、周波数ロック検出のみに備え、位相ロック検出には備えていない。カウンタは、定常状態に位相ロックされた状況の間、連続的に切り換わるため、大きなパワーを消費する。カウンタは、また、切替えノイズを招き、これは混合信号ＰＬＬ設計において使用されるアナログ構成部品の性能を制限する可能性がある。更に、既存のロック検出回路は、典型的には、基準周波数が消えるかまたは意図された周波数から大幅にそれた時、状況をロックすることについての不履行に対処しない。
【００１２】
検出回路は、所定のパルス幅よりも大きなアップまたはダウンパルスが生成された時を決定するパルス弁別器を使用して実施される。パルス弁別器が、広いアップ／ダウンパルスが検出されたことを示す（即ち、「近位相ロック」状況が失われたことを示す）毎に、フリーランニング・デジタルカウンタがリセットされ、計数プロセスが再開される。しかし、デジタルカウンタが予め選択されたサイクル数を計数する前に、パルス弁別器が広いアップ／ダウンパルスが生成されたことを示さない場合、デジタルカウンタの出力は状態を変え、これにより、定常状態位相ロックが得られたことを示している論理ロック信号を生成することができる。
【００１３】
他の方法は、アップ及びダウンパルス列の夫々に応答する抵抗器／コンデンサ（ＲＣ）フィルタを使用することである。位相ロックループ回路が位相ロックに近いが非ゼロ出力を提供する時、夫々のフィルタがゼロパルス出力を提供する。このようなＲＣフィルタ構成は、対応のＲＣ充電回路に連結される。ＰＬＬ回路がロックされていないことを示す、フィルタをかけられたパルスが非ゼロの時はいつでも、このＲＣ充電回路が放電される。
【００１４】
デジタルカウンタ及びＲＣ充電回路は比較的大きいため、従来技術において採用される上述の両手法は、実施するのに大きなシリコン領域を必要とする。
【００１５】
更に、ＲＣフィルタ手法に関し、この種のフィルタは、典型的には、高精度を有するように実施することができない。例えば、典型的な製作プロセス上の変化により、この種のＲＣフィルタの時定数は１０−２０％の間で変化する可能性がある。この変化は、定常状態に位相ロックされた状況を検出するためのロック検出器の能力に直接悪影響を及ぼす可能性がある。
【００１６】
ロック検出における従来の手法では、位相エラーに関する不十分な検出感度が問題となる。例えば、多くのロック検出器は、位相エラーが１０ピコ秒程度の時、検出信号を出力する。しかし、高性能ＰＬＬは、２ピコ秒未満のデッドゾーンを必要とし、また、ゼロデッドゾーンを有することが理想的である。従って、位相エラーが１０ピコ秒程度の時に検出信号を出力するロック検出器では、精度が問題となる可能性がある。更に、幾つかのロック検出器では、基準クロックまたは電圧制御発振器（ＶＣＯ）の周波数に検出感度が依存する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、上述の問題の少なくも一つを減少または除去する、改良された位相ロックループを提供することが求められている。
【課題を解決するための手段】
【００１８】
本発明の第１の視点は、位相ロックループであって、
入力クロック信号及びフィードバック信号に応答して、第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する位相／周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第１の差及び第２の差に基づいて電圧を生成するコンバータ部と、前記第１の差は、前記第１のアップ信号及び前記第１のダウン信号に基づくことと、前記第２の差は、前記第２のアップ信号及び前記第２のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備することを特徴とする。
【００１９】
本発明の第２の視点は、位相ロックループにおいてロック状況を検出する方法であって、
第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する工程と、
前記第１のアップ及び第１のダウン信号に基づいて第１の差を生成すると共に、前記第２のアップ及び第２のダウン信号に基づいて第２の差を生成する工程と、
前記第１の差及び前記第２の差に基づいて電圧を生成する工程と、ここで、前記第１の差が前記第２の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備することを特徴とする。
【００２０】
本発明の第３の視点は、位相ロックループにおいてロック状況を検出する方法であって、
第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する工程と、
前記第１のアップ及び第１のダウン信号に基づいて第１の差を生成すると共に、前記第２のアップ及び第２のダウン信号に基づいて第２の差を生成する工程と、
前記第１の差及び前記第２の差に基づいて電圧を生成する工程と、ここで、前記第１の差が前記第２の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備し、前記第１の差及び前記第２の差に基づいて電圧を生成する前記工程は、
前記第１のアップ信号及び前記第１のダウン信号の少なくとも１つに応答して、前記第１の差に対応する第１の電流を生成する工程と、
前記第２のアップ信号及び前記第２のダウン信号の少なくとも１つに応答して、前記第２の差に対応する第２の電流を生成する工程と、
前記電圧を生成するように前記第１及び第２の電流の少なくとも１つにフィルタをかける工程と、
を具備することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、改良された位相ロックループを提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２３】
本発明のある視点によれば、定常状態にロックされた状況を検出する上で狭い感度範囲を有し、また、非常に小さい位相エラーを検出することができる、ロック検出器が提供される。ロック検出器の実施形態は、遅延線を必要としない。遅延線は、適当な公差で製造することが困難であり、また、ロック検出のための周波数範囲を制限する可能性がある。更に、ロック検出器は、大量のパワーを消費すると共にデジタル切替えノイズをもたらすカウンタを利用しない。切替えノイズは、混合信号位相ロックループ設計において使用されるアナログ構成部品の性能を制限する可能性がある。
【００２４】
幾つかの実施形態によれば、拡張された周波数範囲に亘るロック検出を提供すること、パワー消費量が低いこと、製造するのが容易であること、比較的小さな領域を使用すること、及び周波数ロック状況及び位相ロック状況の両者を検出すること、が可能となる。更に、幾つかの実施形態によれば、増倍率のようなＰＬＬ構成が変わっても、調整や付加諸費用を必要とならない。
【００２５】
図１は、ＵＰ０、ＵＰ１、ＤＮ０及びＤＮ１信号を生成する位相／周波数検出器と、これらの信号に応答するロック検出器とを有する位相ロックループのブロック図である。位相ロックループ（ＰＬＬ）回路１００は、ロック検出器１２０に接続される。ＰＬＬ回路１００は、位相／周波数検出器（ＰＦＤ）１１０と、ループフィルタを有する充電ポンプ１３０と、電圧制御発振器（ＶＣＯ）１４０とを含むと共に、任意にデバイダ１５０を含む。
【００２６】
位相／周波数検出器１１０は、入力クロック信号ＲＥＦ＿ＣＬＫと、位相ロックループのフィードバックループからのフィードバック信号ＦＢ＿ＣＬＫとを受信することができる入力を有する。ＰＦＤ１１０は、ＰＬＬ入力基準信号ＲＥＦ＿ＣＬＫ、及びフィードバック信号ＦＢ＿ＣＬＫに応答する。フィードバック信号ＦＢ＿ＣＬＫは、デバイダ１５０によってｎ分割されたＶＣＯ出力ＰＬＬ＿ＯＵＴに等しい。ＰＦＤ１１０は、ロック外であることを示す複数の信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０を生成する。これらの信号は、フィードバック信号ＦＢ＿ＣＬＫが、入力基準信号ＲＥＦ＿ＣＬＫに対して、ロック外であるか或いは位相ロックされているか、及びそれがどの程度であるかに対応する。位相／周波数検出器１１０は、入力クロック信号ＲＥＦ＿ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫとの間の位相差または周波数差を検出するのに応じて、信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０を出力する。図１に示される実施形態において、位相／周波数検出器１１０によって生成された信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０は、４本の別々の信号経路を介してロック検出器１２０に伝送されると共に、２本の別々の信号経路を介して充電ポンプ１３０に伝送される。
【００２７】
位相−周波数検出器１１０は、基準信号ＲＥＦ＿ＣＬＫ及びフィードバック信号ＦＢ＿ＣＬＫを受信し、そして、アップ信号ＵＰ１、ＵＰ０及びダウン信号ＤＮ１、ＤＮ０を生成し、これにより基準信号ＲＥＦ＿ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫとの間の位相差／エラーを示すようにする。
【００２８】
ある実施形態において、アップ信号ＵＰ０は、基準信号ＲＥＦ＿ＣＬＫの立ち上がりエッジと、フィードバック信号ＦＢ＿ＣＬＫの立ち上がりエッジとの間の位相差と比例するパルス幅を有する。この時、基準信号ＲＥＦ＿ＣＬＫの立ち上がりエッジがリーディングエッジである。ダウン信号ＤＮ０は、フィードバック信号ＦＢ＿ＣＬＫの立ち上がりエッジと、基準信号ＲＥＦ＿ＣＬＫの立ち上がりエッジとの間の位相差と比例するパルス幅を有する。この時、フィードバック信号ＦＢ＿ＣＬＫの立ち上がりエッジがリーディングエッジである。しかし、基準信号ＲＥＦ＿ＣＬＫの立ち上がりエッジがフィードバック信号ＦＢ＿ＣＬＫと整列すると、アップ信号ＵＰ０及びダウン信号ＤＮ０はパルス幅を有しないか、または非常に短いパルス幅を有することとなる。同様に、基準信号ＲＥＦ＿ＣＬＫの立ち上がりエッジがフィードバック信号ＦＢ＿ＣＬＫとほとんど同期すると（または整列すると）、アップ信号ＵＰ０、ダウン信号ＤＮ０、または両信号は、非常に短いパルス幅を有することとなる。
【００２９】
完全な位相ロックにおいて、アップ及びダウン信号パルスは、正確に互いに適合する。しかし、実際は、アップ及びダウン信号ＵＰ０、ＤＮ０の対応するパルス間に僅かな変化があろう場合でも、「本当の」位相ロックが達成される。アップ信号のパルス幅がダウン信号のパルス幅より大きい場合、位相／周波数検出器１１０は、充電ポンプ１３０に対して、位相ロックループ出力信号ＰＬＬ＿ＯＵＴの周波数のシフトアップが必要であることを指示する。一方、ダウン信号ＤＮ０のパルス幅がアップ信号ＵＰ０のパルス幅より大きい場合、位相／周波数検出器１１０は、充電ポンプ１３０に対して、位相ロックを達成するために上記出力周波数のシフトダウンが必要であることを指示する。
【００３０】
ある実施形態において、ＰＦＤ１１０は、基準信号ＲＥＦ＿ＣＬＫ及びフィードバック信号ＦＢ＿ＣＬＫを受信し、そして、アップ信号ＵＰ１、ＵＰ０及びダウン信号ＤＮ１、ＤＮ０を生成する。これらの信号は、入力クロック信号ＲＥＦ＿ＣＬＫとフィードバック信号ＦＢ＿ＣＬＫとの間の位相差を示す。これらの信号に応答して、ロック検出回路１２０は、ロック信号ＰＬＬ＿ＬＯＣＫを出力し、これにより、ＰＬＬがロック内モード及びロック外モードのいずれで動作しているかを示すようにする。ロック信号ＰＬＬ＿ＬＯＣＫは、ＰＬＬ回路の現在の動作モードを示すため、基準及びフィードバック信号の各期間（またはクロックサイクル）において更新される。
【００３１】
充電ポンプ１３０は、ＵＰ０及びＤＮ０信号に応答し、制御信号ＶＣを生成するように配設される。ＵＰ０及びＤＮ０信号によって示されるように、制御信号ＶＣの電位は、フィードバック信号と入力基準信号との間の位相エラーに対応する。アップ信号ＵＰ０及びダウン信号ＤＮ０に応答し、ローパスフィルタを有する充電ポンプ１３０は、ＶＣＯ１４０に対する入力である直流電圧ＶＣを生成する。
【００３２】
ある実施形態において、充電ポンプ１３０は、第１の電流源及び第２の電流源を具備することができる。アップ信号ＵＰ０は、第１の電流源を起動させ、ノードＤを充電する。一方、ダウン信号ＤＮ０は、第２の電流源を起動させ、ノードＤを放電させる。
【００３３】
別の実施形態において、充電ポンプ１３０は、位相／周波数検出器１１０からのアップ及びダウン信号ＵＰ０、ＤＮ０間の差を検出するのに応じて、ポンプ電流を生成する電流源とすることができる。アップ及びダウン信号ＵＰ０、ＤＮ０のパルスは、僅かな偏差のために正確に適合しない可能性があるため（位相ロックが達成される場合であっても）、充電ポンプ１３０は、アップ及びダウン信号ＵＰ０、ＤＮ０間の差を、非常に狭いパルスとして検出する可能性がある。これらの狭いパルスは、ポンプ電流に高周波ジッターを発生させる可能性がある。ポンプ電流の大きさは、アップ及びダウン信号ＵＰ０、ＤＮ０間の差と、アップ及びダウン信号ＵＰ０、ＤＮ０が位相ロックを達成するためにＰＬＬ＿ＯＵＴの出力周波数のシフトアップ及びシフトダウンのいずれを必要としているかと、に依存する。ポンプ電流は、位相ロックループの出力クロック信号ＰＬＬ＿ＯＵＴの周波数を決定する。
【００３４】
ループフィルタは、制御信号ＶＣの伝達特性を増幅すると共に整形する充電ポンプ１３０に連結することができる。ループフィルタ（別の１ブロックとして図示せず）は、制御電圧ＶＣが生成される前に、ポンプ電流信号中の望ましくないノイズ及びジッターをフィルタ除去するように充電ポンプ１３０に連結される。
【００３５】
ループフィルタは、当業者にとって公知の、従来の受動ループフィルタ及び能動ループフィルタのいずれであってもよい。例えば、ループフィルタは、位相エラーに対応する電位を有する変更された制御信号ＶＣを出力する、従来の抵抗器−コンデンサ（ＲＣ）ローパスフィルタとすることができる。この場合、時定数ＲＣは、ループフィルタの通過帯域を決定する。ループフィルタの伝達関数は、位相ロックループの所望の総合応答率に従って設計可能である。
【００３６】
発振器１４０（電圧制御発振器１４０であってもよい）は、ループフィルタによって生成される制御信号ＶＣに従って制御され、ＶＣＯ入力において電圧ＶＣと比例する周波数を有するＶＣＯ出力信号ＰＬＬ＿ＯＵＴを生成する。ＶＣＯ出力信号ＰＬＬ＿ＯＵＴは、ループフィルタ制御電圧ＶＣによって決定される発振器周波数において位相ロックされた信号である。ＶＣＯ１４０は、従来公知の複数の形態のいずれであってもよい。位相ロックループ出力ＰＬＬ＿ＯＵＴ信号は、実質的に矩形の波形を有するデジタルクロック信号、またはデジタル信号に近い省略された（clipped）正弦波形とすることができる。
【００３７】
ＰＬＬ１００には、デバイダ１５０が任意に含まれる。デバイダ１５０は、ＶＣＯ出力信号ＰＬＬ＿ＯＵＴに基づいてフィードバック信号ＦＢ＿ＣＬＫを生成する。
【００３８】
ある実施形態において、デバイダ１５０は、ＶＣＯ出力信号ＰＬＬ＿ＯＵＴの周波数の１／Ｎ（Ｎは任意の値）である周波数を有するフィードバック信号ＦＢ＿ＣＬＫを生成する。例えば、チップを介して分配される時に、出力クロック信号ＰＬＬ＿ＯＵＴの所望の周波数が、入力クロック信号ＲＥＦ＿ＣＬＫの周波数より大きい周波数に逓倍される場合、フィードバックデバイダ１５０がフィードバックループ内に提供される可能性がある。フィードバックデバイダ１５０は、整数の倍数に等しい整数の除数を有することができ、これにより、位相／周波数検出器１１０が、フィードバック信号ＦＢ＿ＣＬＫの周波数を入力クロック信号ＲＥＦ＿ＣＬＫの周波数と比較することができる。
【００３９】
チップに分配される時に、位相ロック出力クロック信号ＰＬＬ＿ＯＵＴの周波数が可変的に変化する更に別の実施形態において、デバイダ１５０は、可変の除数を有するプログラム可能なデバイダとすることができる。これは、入力クロック信号ＲＥＦ＿ＣＬＫの周波数に対する、出力クロック信号ＰＬＬ＿ＯＵＴの所望の周波数の関係に依存する。位相ロック出力クロック信号ＰＬＬ＿ＯＵＴの周波数が、入力クロック信号ＲＥＦ＿ＣＬＫの周波数と同じであることが望ましい場合、フィードバックループ、及びＶＣＯ１４０からのフィードバック信号ＦＢ＿ＣＬＫにおいて、周波数デバイダを配設する必要はない。
【００４０】
デバイダ１５０は、例えば、単純なカウンタを使用して実施することができ、従来技術において当業者にとって公知の設計原理に従って、ＶＣＯ出力基準信号ＰＬＬ＿ＯＵＴの周波数を増大させる。
【００４１】
ロック検出器１２０は、信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０に応答する。アップ及びダウン信号ＵＰ０、ＤＮ０は実質的にゼロデッドゾーンを発生させる一方、アップ及びダウン信号ＵＰ１、ＤＮ１は幾らかのデッドゾーンを発生させる。この点は、図５（ａ）を参照して以下に詳述される。ロック検出器は、ロック信号ＰＬＬ＿ＬＯＣＫを生成し、これは、活動状態において、ＰＬＬ回路１００の定常状態ロック状況に対応する。
【００４２】
位相ロック検出器１２０は、位相ロックを検出し、位相検出器１１０からアップ及びダウン信号ＵＰ１、ＵＰ０、ＤＮ１、及びＤＮ０を受信するために連結される。位相ロック検出器１２０は、位相ロック指示信号ＰＬＬ＿ＬＯＣＫを生成する。ある実施形態において、位相ロック検出器１２０の入力は、位相／周波数検出器１１０の出力から通じているアップ及びダウン信号経路に連結される。
【００４３】
位相ロック検出器１２０は、フィードバック信号ＦＢ＿ＣＬＫと入力クロック信号ＲＥＦ＿ＣＬＫとの間の位相または周波数の変動を示す周波数検出器からのアップ及びダウン信号間の差を決定することができる。位相ロック指示信号ＰＬＬ＿ＬＯＣＫは、本当のロック状況が達成されると、スイッチオンとなるか或いはハイレベルとなる。ＰＬＬ＿ＬＯＣＫのハイまたはオンはまた、ロック信号として知られている。ロック信号の生成は後述される。
【００４４】
ロック検出器１２０によって生成される位相ロック指示信号ＰＬＬ＿ＬＯＣＫは、例えば、出力パッドに送られる可能性がある。論理ロック信号は、多くの目的に使用される可能性があり、それらは当業者によれば理解されるであろう。
【００４５】
図２は、ロック検出器のコンバータ部の概略回路図であり、このコンバータ部は、位相エラー（ΔΦ）の関数である電流を、ローパスフィルタを介して電圧ＬＤＬＶＬへ変換する。
【００４６】
ロック検出器１２０のコンバータ部１２２は、電流源１２３、電流源１２４、抵抗器１２５及びコンデンサ１２６を含む。電流源１２３は、ＶＤＤ１３５に連結され、位相エラー（ΔΦ）の関数ｆ1 である電流Ｉ1 を発生させる。電流源１２４は、グラウンド１３８に連結され、位相エラー（ΔΦ）の異なる関数ｆ0 である電流Ｉ0 を発生させる。電流Ｉ0 、Ｉ1 は、ローパスフィルタ１４２に連結されたノードＡに供給される。電流源１２３及び電流源１２４によって発生された電流は、位相エラー（ΔΦ）を電圧レベルＬＤＬＶＬに変換するために利用可能性である。
【００４７】
ある実施形態において、ローパスフィルタ１４２は、抵抗器１２５及びコンデンサ１２６を具備し、ここで、コンデンサ１２６に掛る電圧ＬＤＬＶＬはフィルタ１４２の出力である。抵抗器１２５は、電流源とコンデンサ１２６との間に連結される。フィルタ１４２の周波数応答は、抵抗器１２５の抵抗（Ｒ）とコンデンサ１２６の静電容量（Ｃ）との積である時定数ＲＣによって特徴づけられる。時定数ＲＣは、コンバータ部１２２に対する入力であるアップ及びダウン信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０間の僅かなズレからもたらされる、狭いパルスをフィルタ除去するように設計される。位相ロックループが定常状態位相ロックにある場合でも、アップ及びダウン信号パルス間の小さな変化は許容される必要がある。ローパスフィルタ１４２は、このように、閾値パルス幅より狭いパルス幅を有するパルスをフィルタ除去するために、アップ及びダウン信号パルスの対応するエッジ間の最大許容偏差を表す、所定の閾値パルス幅に依存する通過帯域を有するように設計される。
【００４８】
図１のループフィルタは、位相ロック制御電圧ＶＣを生成するため、位相／周波数検出器１１０によって生成されるアップ及びダウン信号パルスＵＰ０、ＤＮ０における変化に対して感受性が高い必要がある。従って、図１の位相ロックループのループフィルタ（図示せず）の周波数応答と比較して、図２のロック検出器１２０のフィルタ１４２は、ループフィルタ（図示せず）によってフィルタ除去されるバルスより広いパルスをフィルタ除去するように設計することができる。
【００４９】
ロック検出器１２０は、アップ及びダウン信号ＵＰ０、ＤＮ０おける変化を密接に追うというより、定常状態の「本当の」位相ロックを示すように配設される。このため、ロック検出器１２０のフィルタ１４２は、アップ及びダウン信号ＵＰ１、ＤＮ１、ＵＰ０、及びＤＮ０における幾らかの小さな偏倚を許容するように、図１の位相ロックループのループフィルタ（図示せず）によっては通されるような、狭いパルスをフィルタ除去するように設計することができる。
【００５０】
図２のローパスフィルタ１４２の通過帯域は、このように、図１のループフィルタ（図示せず）の通過帯域より狭くてもよい。従ってまた、ロック検出器１２０のローパスフィルタ１４２の時定数ＲＣは、ループフィルタ（図示せず）の時定数より大きくてもよい。
【００５１】
電圧ＬＤＬＶＬは、抵抗器１２５をコンデンサ１２６に連結するノードにおける出力である。図２に示されるコンバータ部によって生成される電圧ＬＤＬＶＬは、次に、図３Ａまたは図３Ｂに示されるようなロック信号発生器部に供給される。
【００５２】
図３Ａは、ロック検出器のロック信号発生器回路部の概略回路図であり、このロック信号発生器回路部は、電圧ＬＤＬＶＬを検出すると共にロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを生成するヒステリシスドライバを具備する。
【００５３】
図３Ａにおいて、ヒステリシスドライバ１２７は、電圧ＬＤＬＶＬを受信すると共にロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを提供するように配設される。
【００５４】
ある実施形態において、ローパスフィルタ１４２の出力は、電圧ＬＤＬＶＬによって特徴づけられるヒステリシスを有するインバータ１２７、例えばシュミットトリガに連結される。ＬＤＬＶＬがシュミットトリガへ入力されると、シュミットトリガは位相ロック指示信号ＰＬＬ＿ＬＯＣＫを生成することができる。ＰＬＬ＿ＬＯＣＫ出力は、本当の位相ロックを示すためにハイ状態にあるか、さもなければロー状態にある。
【００５５】
図３Ｂは、ロック検出器のロック信号発生器部の他の実施形態の概略回路図であり、このロック信号発生器部は、演算増幅器と、電圧ＬＤＬＶＬを検出すると共にロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを生成するヒステリシスドライバと、を具備する。
【００５６】
ある実施形態において、ロック信号発生器部は更に、非反転端末で電圧ＬＤＬＶＬを受信すると共に、非反転端末で電圧基準信号Ｖｒｅｆを受信する演算増幅器１２８を含む。ロック検出器の感度は、演算増幅器にさまざまな基準電圧を入力することによって変えることができる。
【００５７】
典型的な位相ロックループ動作において、位相ロックループが定常状態位相ロックにある時でも、アップ及びダウン信号間に小さな変化が時々生じる。このように、位相ロック検出器１２０は、本当の定常状態位相ロックを示す一方、位相／周波数検出器１１０によって生成されるアップ及びダウン信号における幾らかの小さい変化を許容するように設計される。
【００５８】
ロック検出器１２０において、アップ及びダウン信号パルスが完全に適合しない場合であっても、アップ及びダウン信号間の変化が閾値の範囲内である時は、「本当の」位相ロックを示すロック指示信号ＰＬＬ＿ＬＯＣＫをロック検出器１２０が出力するように、閾値変化を設計することができる。演算増幅器は、ヒステリシスドライバ１２７へ入力される出力信号を生成する。次に、ヒステリシスドライバ１２７は、ロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを生成する。ドライバに入力される電圧が閾値の近くで小さい振動を有する時に、ヒステリシスドライバ１２７は、異常なパルスが位相ロック指示信号ＰＬＬ＿ＬＯＣＫに現れるのを防止するのを助ける。ヒステリシスがないと、異常なパルスが位相ロック指示信号ＰＬＬ＿ＬＯＣＫに現れる可能性が高くなる。
【００５９】
図４Ａは、図２の電流源１２３の実施形態の概略回路図であり、この電流源は、制御信号ＤＮ１、ＵＰ１に応答してＩ1 を生成する。
【００６０】
電流源１２３は、インバータ１３１、１３４と、ＶＤＤ１３５及び出力ノードＢ間で並列に平行に連結された一対のｐチャネルＭＯＳＦＥＴ１３２、１３３と、を含む。ダウン信号ＤＮ１がインバータ１３１へ入力され、インバータ１３１の出力がトランジスタ１３２のゲートに連結される。ＤＮ１はゲートをバイアスし、電流ＩDN1 がトランジスタ１３２のソース／ドレイン及びドレイン／ソース間で流れるようにする。これと類似の態様で、アップ信号ＵＰ１がインバータ１３４によって反転され、反転されたＵＰ１信号がトランジスタ１３３のゲートへ入力され、トランジスタ１３３をバイアスし、電流ＩUP1 がトランジスタ１３３のドレイン／ソースからソース／ドレインに流れるようにする。電流ＩDN1 及びＩUP1 の両者は、次にＩ1 を生成するためにノードＢに流れる。
【００６１】
図４Ｂは、図２の電流源１２４の実施形態の概略回路図であり、この電流源は、制御信号ＤＮ０、ＵＰ０に応答してＩ0 を生成する。
【００６２】
電流源１２４は、グラウンド１３８及びノードＣ間で並列に連結された一対のｎチャネルＭＯＳＦＥＴトランジスタ１３６及び１３７を含む。図４Ｂに示されるように、ダウン信号ＤＮ０がトランジスタ１３６のゲートをバイアスし、電流ＩDN0 がトランジスタ１３６のドレイン／ソース及びソース／ドレイン間で流れるようにする。これと類似の態様で、アップ信号ＵＰ０がトランジスタ１３７のゲートへ入力され、トランジスタ１３７をバイアスし、電流ＩUP0 がトランジスタ１３７のドレイン／ソース及びソース／ドレイン間で流れるようにする。電流ＩDN0 及びＩUP0 は、次に電流Ｉ0 を生成するためにノードＣで組み合わされる。
【００６３】
電流ＩDN1 、ＩUP1 、ＩDN0 、ＩUP0 、Ｉ0 、及びＩ1 、並びに電荷ＱDN1 、ＱUP1 、ＱDN0 、ＱUP0 、Ｑ0 、及びＱ1 は、夫々下記の式（１）−（６）によって支配される。
【数１】
2005065283.tif 000003
【００６４】
式（１）に示されるように、ＩDN1 は、ＶDN1 及びトランジスタ（Ｐ０）１３２の相互トランスコンダクタンスに依存する。同様に、式（２）−（４）に示されるように、電流ＩUP1 、ＩDN0 、及びＩUP0 は、夫々、ＶUP1 、ＶDN0 、及びＶUP0 、並びにトランジスタ（Ｐ１）１３３、（Ｎ０）１３６、及び（Ｎ１）１３７の相互トランスコンダクタンスに依存する。Ｔは、ＰＬＬ入力基準信号ＲＥＦ＿ＣＬＫのサイクルタイン（cycle tine）である。
【００６５】
ＵＰ０、ＤＮ１、ＵＰ１、及びＤＮ１の全てが図５（ａ）に示される。図５（ａ）及び図５（ｂ）に示されるように、位相エラー（ΔΦ）が正である時、ＤＮ０及びＤＮ１は完全なオンまたは完全なハイとなり、ＵＰ０及びＵＰ１はオフまたはローとなる。逆に、位相エラー（ΔΦ）が負である時、ＤＮ０及びＤＮ１はオフまたはローとなり、ＵＰ０及びＵＰ１は完全なオンまたはハイとなる。このように、ＶDN1 が位相エラー（ΔΦ）に依存するので、ＱDN1 もまた位相エラー（ΔΦ）に依存する。ＱUP1 、ＱDN0 、及びＱUP0 の夫々は、類似の態様で位相エラー（ΔΦ）に依存する。従って、式（５）及び（６）に示されるように、電荷Ｑ0 （ＱDN0 及びＱUP0 の合計）及びＱ1 （ＱDN1 及びＱUP1 の合計）の両者もまた、位相エラーに依存する。
【００６６】
トランジスタ（Ｐ０）１３２、（Ｐ１）１３３、（Ｎ０）１３６、及び（Ｎ１）１３７の相互トランスコンダクタンスｇm 間の関係は、下記の式７で表される。
【００６７】
ｇm_P0  ＝  ｇm_P1  ＞  ｇm_N0  ＝  ｇm_N1  （７）
式７に示されるように、トランジスタ（Ｐ０）１３２の相互トランスコンダクタンスは、トランジスタ（Ｐ１）１３３のそれと同じである。また、トランジスタ（Ｎ０）１３６の相互トランスコンダクタンスは、トランジスタ（Ｎ１）１３７のそれと同じである。更に、トランジスタ（Ｐ０）１３２及び（Ｐ１）１３３の相互トランスコンダクタンスは、トランジスタ（Ｎ０）１３６及び（Ｎ１）１３７のそれよりも大きい。
【００６８】
図４Ｃは、位相エラー（ΔΦ）の関数としての電荷Ｑ0 及びＱ1 のグラフである。
【００６９】
矢印１はＱ0 及びＱ1 間の差を示し、これは、位相エラー（ΔΦ）の増加に関連する、ＵＰ１及びＤＮ１信号並びにＵＰ０及びＤＮ０信号の「デッドゾーン」範囲の差に起因する。位相エラー（ΔΦ）が小さい時、アップ信号ＵＰ１及びダウン信号ＤＮ１の両者がオフとなるデッドゾーンによって、電荷Ｑ1 はＱ0 より小さくなることができる。位相エラーが比較的大きい時、信号ＵＰ０、ＤＮ０及びＵＰ１、ＤＮ１は交互にオン及びオフとなる。位相エラー（ΔΦ）が比較的大きい時、ＶUPが概ねＶDNに等しい（ＶDNは概ねＶＤＤ／２に等しい）として、Ｑ1 はＱ0 よりも大きい。
【００７０】
矢印２はＱ1 及びＱ0 間の差を示す。以下に述べるように、これらの電荷の差は、電流源１２３で使用されるトランジスタ１３２、１３３及び電流源１２４で使用されるトランジスタ１３６、１３７の相互トランスコンダクタンスにおける差によって生じる。位相エラー（ΔΦ）が比較的高い値まで増加すると、信号ＵＰ０、ＤＮ０及びＵＰ１、ＤＮ１は交互にオン及びオフとなり、この際、ＰＬＬ１００は、位相エラーの値を減少させることによってロックすることを試みる。
【００７１】
図５（ａ）乃至図５（ｅ）は、タイミングダイアグラムである。
【００７２】
図５（ａ）は、ＰＬＬ入力基準信号ＲＥＦ＿ＣＬＫ、フィードバック信号ＦＢ＿ＣＬＫ、アップ信号ＵＰ０、ダウン信号ＤＮ０、アップ信号ＵＰ１、及びダウン信号ＤＮ１のタイミング間の関係を示す。
【００７３】
図５（ａ）は、２つの異なった状態、第１の状態（状態Ａ）及び第２の状態（状態Ｂ）に分けられる。
【００７４】
状態Ａにおいて位相エラーが比較的大きい一方、状態Ｂにおいて位相エラーが比較的小さい。第２の状態Ｂ中、信号ＵＰ１、ＤＮ１及びＵＰ０、ＤＮ０は、第１の離散値（例えば０）、第２の離散値（例えば０．５）、または第３の離散値（例えば１）有することができる。
【００７５】
［状態Ａ］  
第１の状態（Ａ）中、第１のアップ信号ＵＰ１、第１のダウン信号ＤＮ１、第２のアップ信号ＵＰ０、及び第２のダウン信号ＤＮ０は、第１の離散値（例えば０）または第３の離散値（例えば１）を有することができる。ある実施形態において、信号ＵＰ０、ＵＰ１は、位相エラーが正である状態Ａの時に「オフ」となり、位相エラーが負である時に「完全なオン」となる。逆に、信号ＤＮ０、ＤＮ１は、位相エラーが正である状態Ａの時に「完全なオン」となり、位相エラーが負である時に「オフ」となる。このように、状態Ａにおいて、信号ＤＮ０及びＤＮ１はほぼ同一であり、信号ＵＰ０及びＵＰ１もまたほぼ同一である。更に、ＤＮ０及びＤＮ１は信号ＵＰ０及びＵＰ１と反対で、ＤＮ０及びＤＮ１の両者がオフまたはローの時、信号ＵＰ０及びＵＰ１の両者が完全なオンまたはハイとなる。逆に、ＤＮ０及びＤＮ１の両者が完全なオンまたはハイの時、信号ＵＰ０及びＵＰ１の両者が完全なローまたはオフとなる。
【００７６】
図５（ｂ）は、位相エラー（ΔΦ）ＰＨＡＳＥ＿ＥＲＲＯＲを示す。
【００７７】
状態Ａにおいて、位相エラー（ΔΦ）は比較的大きく、また、図５（ａ）及び図５（ｂ）に示されるように、第１のアップ信号ＵＰ１は第２のアップ信号ＵＰ０にほぼ等しい。ある実施形態において、位相エラー（ΔΦ）が正である時、ＤＮ０及びＤＮ１は完全なオンまたは完全なハイとなり、ＵＰ０及びＵＰ１はオフまたはローとなる。この実施形態において、位相エラーが負である時、第１のアップ信号ＵＰ１及び第２のアップ信号ＵＰ０は第３の離散値を有する。その一方で、位相エラーが負である時、第１のダウン信号ＤＮ１（第２のダウン信号ＤＮ０にほぼ等しい）は第１の離散値となる。
【００７８】
逆に、位相エラー（ΔΦ）が正である時、ＤＮ０及びＤＮ１は完全なオンまたはハイとなり、ＵＰ０及びＵＰ１はオフまたはローとなる。このように、位相エラーが正である時、第１のアップ信号ＵＰ１及び第２のアップ信号ＵＰ０は第１の離散値を有する。位相エラーが正である時、第１のダウン信号ＤＮ１（第２のダウン信号ＤＮ０に等しい）は第３の離散値を有する。
【００７９】
図５（ｃ）は、電荷Ｑ1 及びＱ0 を示す。図５（ｃ）に示されるように、ＶUP及びＶDNの両者がＶＤＤ／２に概ね等しい場合、これはＱ1 がＱ0 より大きくなることを意味する。ＵＰ１及びＤＮ１が「オン」の時、Ｑ1 はＱ0 より大きく、これは、トランジスタ（Ｎ０）１３６及び（Ｎ１）１２７の相互トランスコンダクタンスと比較した、トランジスタ（Ｐ０）１３２及び（Ｐ１）１３３の相互トランスコンダクタンスにおける差に起因する。
【００８０】
図５（ｄ）は、基準信号Ｖｒｅｆに対する電圧ＬＤＬＶＬを示す。状態Ａ中、電圧ＬＤＬＶＬはＶＤＤにある。
【００８１】
［状態Ｂ］  
第２の状態（Ｂ）中、第１のアップ信号ＵＰ１、第１のダウン信号ＤＮ１は、第１の離散値（例えば０）、第２の離散値（例えば０．５）、または第３の離散値（１）を有する。その一方で、第２のアップ信号ＵＰ０及び第２のダウン信号ＤＮは、位相エラーと関連して、第２の離散値（０．５）または第３の離散値（１）を有する。
【００８２】
ある実施形態において、信号ＵＰ０及びＤＮ０の両者は、常に完全なオンまたは半分のオンとなる。その一方で、信号ＵＰ１及びＤＮ１は同時にオンとなることはない。
【００８３】
位相エラーが負である時、第１のアップ信号ＵＰ１（位相エラーが負である時は第２のアップ信号ＵＰ０にほぼ等しい）は、第２の離散値または第３の離散値を有する。ある実施形態において、信号ＵＰ１は、位相エラーが正である時（または正から負へまたは負から正へ移行している時）、「オフ」となり、また、位相エラーが負である時、完全なオンまたは部分的なオンとなる。
【００８４】
逆に、位相エラーが正である時、第１のダウン信号ＤＮ１（位相エラーが正である時は第２のダウン信号ＤＮ０にほぼ等しい）は、第２の離散値または第３の離散値を有する。
【００８５】
ある実施形態において、信号ＤＮ１は、位相エラーが正である時、「完全なオン」または部分的なオンとなり、また、位相エラーが負である時（または正から負へまたは負から正へ移行している時）、「オフ」となる。このように、ＵＰ１及びＤＮ１は、状態Ｂの間に交互にオン及びオフとなり、ここで、ＵＰ１が完全なオンまたは部分的なオンの時にＤＮ１がオフとなり、ＤＮ１が完全なオンまたは部分的なオンの時にＵＰ１がオフとなる。
【００８６】
図５（ａ）中に双頭矢印で示されるように、ＵＰ１及びＤＮ１の両者がオフとなる期間は、「デッドゾーン」を規定する。デッドゾーンは、位相エラー信号が正から負へまたは負から正へ移行している時に生じる。デッドゾーンは、Ｑ1 がＱ0 未満となるように低下させ、何故なら、「デッドゾーン」中、ＵＰ１及びＤＮ１の両者がオフで、従ってＱ1 がＱ0 未満まで最終的に減少するからである。図５（ｂ）に示されるように、状態Ｂにおいて、位相エラー（ΔΦ）は小さくなり、ゼロに向かって漸減的に振動する。位相エラーが、ゼロに近い十分に小さな安定値に到達すると、ＰＬＬがロックされる。
【００８７】
図５（ｃ）に示されるように、ＶUP及びＶDNがＶＤＤ／２に実質的に等しい時、位相エラー（ΔΦ）がより小さくなるにつれて、電荷Ｑ1 及びＱ0 の値は徐々に近くなり、これは、Ｑ0 がＱ1 より大きくなるまで続く。状態Ｂ中でＵＰ１及びＤＮ１の両者オフの時に生じるデッドゾーンに起因して、Ｑ0 はＱ1 より大きくなる。これにより、この期間に亘って、Ｑ0 が減少する率よりも急速にＱ1 の値が減少し、何故なら、電流ＩDN1 、ＩUP1 が電流ＩDN0 、ＩUP0 よりも小さいからである。
【００８８】
Ｑ0 がＱ1 より大きくなる時、図５（ｄ）に示されるように、これは電圧ＬＤＬＶＬがＶＤＤからグラウンドに向けて移行するようにトリガする。Ｑ1 がＱ0 より小さいため、電圧ＬＤＬＶＬがグラウンドに向かって移行する。
【００８９】
図５（ｅ）は、ロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを示す。電圧ＬＤＬＶＬが基準電圧Ｖｒｅｆ未満まで低下すると、ロック検出器の出力信号ＰＬＬ＿ＬＯＣＫがＶＤＤに変化し、これはロック状況が検出されたことを意味する。第２のアップ信号ＵＰＯ及び第２のダウン信号ＤＮＯの両者が第２の離散値（０．５）に到達し、且つ、第２のダウン信号ＤＮ０が第１のダウン信号ＤＮ１より大きく、且つ、第２のアップ信号ＵＰＯが第１のアップ信号ＵＰ１より大きく、従って、コンデンサ１２６を放電させる時、ロック信号が生成される。
【００９０】
図６Ａは、ロック検出器が状態Ａで動作する時のＶUP及びＶDNのグラフである。ＶUPを示す上のグラフにおいて、実線はＵＰ０を表し、破線はＵＰ１を表す。ＶDNを示す下のグラフにおいて、実線はＤＮ０を表し、破線はＤＮ１を表す。図６Ａに示されるように、状態Ａにおいて、ＵＰ０及びＵＰ１は実質的に等しく、また、ＤＮ０、ＤＮ１もまた実質的に等しい。
【００９１】
図６Ｂは、ロック検出器が状態Ｂで動作する時のＶUP及びＶDNのグラフである。ＶUPを示す上のグラフにおいて、実線はＵＰ０を表し、破線はＵＰ１を表す。ＶDNを示す下のグラフにおいて、実線はＤＮ０を表し、破線はＤＮ１を表す。図６Ｂに示されるように、状態Ｂ中、ＵＰ０及びＵＰ１が時々大幅に異なり、またＤＮ０及びＤＮ１もまた時々異なる。
【００９２】
図７は、図１に示される位相ロックループのシミュレーションからのグラフを含む。図７のグラフは、周波数及び位相の取得中における、時間の関数としての位相エラー（ΔΦ）ＰＨＡＳＥ＿ＥＲＲＯＲ、時間の関数としての電圧ＬＤＬＶＬ、及び時間の関数としてのロック検出器の出力信号ＰＬＬ＿ＬＯＣＫを示す。
【００９３】
このシミュレーション結果は、位相エラー（ΔΦ）が５ピコ秒未満の時、中間のグラフに示される電圧ＬＤＬＶＬが減少することを明らかにする。位相エラー（ΔΦ）が２ピコ秒未満の時、ロック検出器の出力ＰＬＬ−ＬＯＣＫはＶＤＤに変化し、これはロック状態が検出されたことを反映する（即ち、ロック信号が生成される）。
【００９４】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００９５】
例えば、ある実施形態において、異なる位相ロック出力クロック信号ＰＬＬ＿ＯＵＴが望ましい場合、出力周波数デバイダ（図示せず）が電圧制御発振器１４０に連結されてもよい。これにより、所定の除数によって発振器周波数を割って、所望の出力周波数で位相ロック出力クロック信号ＰＬＬ＿ＯＵＴを生成できるようになる。出力周波数デバイダは、５０％のデューティサイクルを有する位相ロック出力デジタルクロック信号ＰＬＬ＿ＯＵＴを生成するため、発振器周波数を２分割するように配設することができる。
【００９６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。以下に、それ等を例示する。
【００９７】
（１）ロック検出器において、
第１の差及び第２の差に基づいて電圧を生成するコンバータ部と、前記第１の差は、第１のアップ信号及び第１のダウン信号に基づくことと、前記第２の差は、第２のアップ信号及び第２のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備する。
【００９８】
（２）上記（１）に記載のロック検出器において、
前記第１の差は位相エラーの第１の関数であり、前記第２の差は位相エラーの第２の関数であり、
前記コンバータ部は、前記第１の差及び前記第２の差に基づいて、位相エラーを電圧に変換する。
【００９９】
（３）上記（２）に記載のロック検出器において、
前記電圧は、前記第１の差が前記第２の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する。
【０１００】
（４）上記（２）に記載のロック検出器において、
前記第１の差は第１の電流に対応し、前記第２の差は第２の電流に対応し、
前記コンバータ部は、
前記第１のアップ信号及び前記第１のダウン信号の少なくとも１つに応答して、前記第１の電流を生成する第１の電流源と、
前記第２のアップ信号及び前記第２のダウン信号の少なくとも１つに応答して、前記第２の電流を生成する第２の電流源と、
前記第１及び第２の電流の１つに応答して、前記電圧を生成するフィルタと、
を具備する。
【０１０１】
（５）上記（３）に記載のロック検出器において、
前記第１の電流は第１の電荷を生成し、前記第２の電流は第２の電荷を生成し、前記電圧は前記第１の電荷及び前記第２の電荷に基づく。
【０１０２】
（６）上記（３）に記載のロック検出器において、
前記第１の電流源は、前記第１のアップ信号及び前記第１のダウン信号に応答して第１のダウン電流及び第１のアップ電流を夫々生成する第１の差動増幅器を具備し、ここで、前記第１の電流は第１のダウン電流及び第１のアップ電流に基づく。
【０１０３】
（７）上記（３）に記載のロック検出器において、
前記第２の電流源は、前記第２のアップ信号及び前記第２のダウン信号に応答して第２のダウン電流及び第２のアップ電流を夫々生成する第２の差動増幅器を具備し、ここで、前記第２の電流は第２のダウン電流及び第２のアップ電流に基づく。
【０１０４】
（８）上記（６）に記載のロック検出器において、
前記第１の差動増幅器は、
前記第１のダウン信号に応答して前記第１のダウン電流を提供する第１の導電型の第１のトランジスタと、
前記第１のアップ信号に応答して前記第１のアップ電流を提供する前記第１の導電型の第２トランジスタと、
を具備し、前記第１及び第２のトランジスタの各々は、実質的に等しい第１のトランスコンダクタンスを有する。
【０１０５】
（９）上記（７）に記載のロック検出器において、
前記第２の差動増幅器は、
前記第２のダウン信号に応答して前記第２のダウン電流を提供する第２の導電型の第３のトランジスタと、
前記第２のアップ信号に応答して前記第２のアップ電流を提供する前記第２の導電型の第４トランジスタと、
を具備し、前記第３及び第４のトランジスタの各々は、実質的に等しい第２のトランスコンダクタンスを有し、ここで、前記第２のトランスコンダクタンスは前記第１のトランスコンダクタンスよりも小さい。
【０１０６】
（１０）上記（５）に記載のロック検出器において、
前記ロック検出器は第１の状態及び第２の状態において動作可能であり、ここで、前記位相エラーの大きさは、第１の状態においてある値より上であると共に、第２の状態において前記ある値よりも下である。
【０１０７】
（１１）上記（１０）に記載のロック検出器において、
前記第１のアップ信号は、位相エラーが正である時はオフとなり、前記第１のダウン信号は、位相エラーが負である時はオフとなり、また、前記第２のアップ信号及び前記第２のダウン信号は、前記第２の状態中はオンとなる。
【０１０８】
（１２）上記（１１）に記載のロック検出器において、
前記第１のアップ信号及び前記第１のダウン信号は、前記第２の状態のデッドゾーンによって特徴づけられ、この間は、前記第１のアップ信号及び前記第１のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
【０１０９】
（１３）上記（１１）に記載のロック検出器において、
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第２のダウン信号が前記第１のダウン信号より大きく、且つ、前記第２のアップ信号が前記第１のアップ信号より大きい時、前記第２の状態において生成される。
【０１１０】
（１４）上記（５）に記載のロック検出器において、
前記電圧は、前記第１の電荷が前記第２の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
【０１１１】
（１５）上記（１４）に記載のロック検出器において、
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
【０１１２】
（１６）上記（１５）に記載のロック検出器において、
前記第１の電荷は、前記ロック信号が生成される時、前記第２の電荷未満である。
【０１１３】
（１７）上記（１１）に記載のロック検出器において、
前記ロック信号は、前記位相エラーが２ピコ秒未満の時に生成される。
【０１１４】
（１８）上記（２）に記載のロック検出器において、
検知のための手段は、前記電圧に応答して前記ロック信号を生成するヒステリシスドライバを具備する。
【０１１５】
（１９）上記（２）に記載のロック検出器において、
検知のための手段は、
前記電圧及び前記基準電圧に応答して増幅器出力を生成する増幅器と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成するシュミットトリガと、
を具備する。
【０１１６】
（２０）位相ロックループにおいて、
入力クロック信号及びフィードバック信号に応答して、第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する位相／周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第１の差及び第２の差に基づいて電圧を生成するコンバータ部と、前記第１の差は、前記第１のアップ信号及び前記第１のダウン信号に基づくことと、前記第２の差は、前記第２のアップ信号及び前記第２のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備する。
【０１１７】
（２１）上記（２０）に記載の位相ロックループにおいて、
前記第１の差は位相エラーの第１の関数であり、前記第２の差は位相エラーの第２の関数であり、
前記コンバータ部は、前記第１の差及び前記第２の差に基づいて、位相エラーを電圧に変換する。
【０１１８】
（２２）上記（２１）に記載の位相ロックループにおいて、
前記電圧は、前記第１の差が前記第２の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する。
【０１１９】
（２３）上記（２２）に記載の位相ロックループにおいて、
前記第１の差は第１の電流に対応し、前記第２の差は第２の電流に対応し、
前記コンバータ部は、
前記第１のアップ信号及び前記第１のダウン信号の少なくとも１つに応答して、前記第１の電流を生成する第１の電流源と、
前記第２のアップ信号及び前記第２のダウン信号の少なくとも１つに応答して、前記第２の電流を生成する第２の電流源と、
前記第１及び第２の電流の１つに応答して、前記電圧を生成するフィルタと、
を具備する。
【０１２０】
（２４）上記（２３）に記載の位相ロックループにおいて、
前記第１の電流は第１の電荷を生成し、前記第２の電流は第２の電荷を生成し、前記電圧は前記第１の電荷及び前記第２の電荷に基づく。
【０１２１】
（２５）上記（２３）に記載の位相ロックループにおいて、
前記第１の電流源は、前記第１のアップ信号及び前記第１のダウン信号に応答して第１のダウン電流及び第１のアップ電流を夫々生成する第１の差動増幅器を具備し、ここで、前記第１の電流は第１のダウン電流及び第１のアップ電流に基づく。
【０１２２】
（２６）上記（２３）に記載の位相ロックループにおいて、
前記第２の電流源は、前記第２のアップ信号及び前記第２のダウン信号に応答して第２のダウン電流及び第２のアップ電流を夫々生成する第２の差動増幅器を具備し、ここで、前記第２の電流は第２のダウン電流及び第２のアップ電流に基づく。
【０１２３】
（２７）上記（２６）に記載の位相ロックループにおいて、
前記第１の差動増幅器は、
前記第１のダウン信号に応答して前記第１のダウン電流を提供する第１の導電型の第１のトランジスタと、
前記第１のアップ信号に応答して前記第１のアップ電流を提供する前記第１の導電型の第２トランジスタと、
を具備し、前記第１及び第２のトランジスタの各々は、実質的に等しい第１のトランスコンダクタンスを有する。
【０１２４】
（２８）上記（２７）に記載の位相ロックループにおいて、
前記第２の差動増幅器は、
前記第２のダウン信号に応答して前記第２のダウン電流を提供する第２の導電型の第３のトランジスタと、
前記第２のアップ信号に応答して前記第２のアップ電流を提供する前記第２の導電型の第４トランジスタと、
を具備し、前記第３及び第４のトランジスタの各々は、実質的に等しい第２のトランスコンダクタンスを有し、ここで、前記第２のトランスコンダクタンスは前記第１のトランスコンダクタンスよりも小さい。
【０１２５】
（２９）上記（２５）に記載の位相ロックループにおいて、
前記位相ロックループは第１の状態及び第２の状態において動作可能であり、ここで、前記位相エラーの大きさは、第１の状態においてある値より上であると共に、第２の状態において前記ある値よりも下である。
【０１２６】
（３０）上記（２５）に記載の位相ロックループにおいて、
前記第１のアップ信号は、位相エラーが正である時はオフとなり、前記第１のダウン信号は、位相エラーが負である時はオフとなり、また、前記第２のアップ信号及び前記第２のダウン信号は、前記第２の状態中はオンとなる。
【０１２７】
（３１）上記（３０）に記載の位相ロックループにおいて、
前記第１のアップ信号及び前記第１のダウン信号は、前記第２の状態のデッドゾーンによって特徴づけられ、この間は、前記第１のアップ信号及び前記第１のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
【０１２８】
（３２）上記（３１）に記載の位相ロックループにおいて、
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第２のダウン信号が前記第１のダウン信号より大きく、且つ、前記第２のアップ信号が前記第１のアップ信号より大きい時、前記第２の状態において生成される。
【０１２９】
（３３）上記（２４）に記載の位相ロックループにおいて、
前記電圧は、前記第１の電荷が前記第２の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
【０１３０】
（３４）上記（３２）に記載の位相ロックループにおいて、
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
【０１３１】
（３５）上記（３２）に記載の位相ロックループにおいて、
前記第１の電荷は、前記ロック信号が生成される時、前記第２の電荷未満である。
【０１３２】
（３６）上記（３１）に記載の位相ロックループにおいて、
前記ロック信号は、前記位相エラーが２ピコ秒未満の時に生成される。
【０１３３】
（３７）上記（２２）に記載の位相ロックループにおいて、
検知のための手段は、前記電圧に応答して前記ロック信号を生成するヒステリシスドライバを具備する。
【０１３４】
（３８）上記（２２）に記載の位相ロックループにおいて、
検知のための手段は、
前記電圧及び前記基準電圧に応答して増幅器出力を生成する増幅器と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成するシュミットトリガと、
を具備する。
【０１３５】
（３９）上記（２１）に記載の位相ロックループにおいて、
前記位相／周波数検出器に連結され、前記第２のアップ信号及び前記第２のダウン信号に応答して、ポンプ電流を生成することが可能な充電ポンプと、
前記充電ポンプに連結され、前記ポンプ電流に応答して、発振器周波数で発振器出力信号を生成することが可能な発振器と、
前記充電ポンプ及び前記発振器間に連結され、前記発振器のための電圧を生成するように前記ポンプ電流にフィルタをかけることが可能性なループフィルタと、
を更に具備する。
【０１３６】
（４０）上記（２１）に記載の位相ロックループにおいて、
前記発振器に連結され、前記フィードバック信号を生成するように前記位相ロック出力信号を分割するデバイダを更に具備する。
【０１３７】
（４１）位相ロックループにおいてロック状況を検出する方法において、
第１のアップ信号、第１のダウン信号、第２のアップ信号、及び第２のダウン信号を生成する工程と、
前記第１のアップ及び第１のダウン信号に基づいて第１の差を生成すると共に、前記第２のアップ及び第２のダウン信号に基づいて第２の差を生成する工程と、
前記第１の差及び前記第２の差に基づいて電圧を生成する工程と、ここで、前記第１の差が前記第２の差より大きい時に前記電圧は減少することと、
を具備する。
【０１３８】
（４２）上記（４１）に記載の方法において、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を更に具備する。
【０１３９】
（４３）上記（４２）に記載の方法において、
前記第１の差及び前記第２の差に基づいて電圧を生成する前記工程は、
前記第１のアップ信号及び前記第１のダウン信号の少なくとも１つに応答して、前記第１の差に対応する第１の電流を生成する工程と、
前記第２のアップ信号及び前記第２のダウン信号の少なくとも１つに応答して、前記第２の差に対応する第２の電流を生成する工程と、
前記電圧を生成するように前記第１及び第２の電流の少なくとも１つにフィルタをかける工程と、
を具備する。
【０１４０】
（４４）上記（４３）に記載の方法において、
前記第１の電流は位相エラーの第１の関数であり、第１の電圧を生成する。
【０１４１】
（４５）上記（４４）に記載の方法において、
前記第２の電流は位相エラーの第２の関数であり、第２の電圧を生成し、ここで、前記第１の電圧及び前記第２の電圧は、前記電圧を生成するために使用される。
【０１４２】
（４６）上記（４５）に記載の方法において、
前記第１の電流は、前記第１のアップ信号及び前記第１のダウン信号に夫々応答して生成される第１のダウン電流及び第１のアップ電流に基づく。
【０１４３】
（４７）上記（４５）に記載の方法において、
前記第２の電流は、前記第２のアップ信号及び前記第２のダウン信号に夫々応答して生成される第２のダウン電流及び第２のアップ電流に基づく。
【０１４４】
（４８）上記（４６）に記載の方法において、
位相エラーの大きさは、第１の状態においてある値より上であると共に、第２の状態において前記ある値よりも下である。
【０１４５】
（４９）上記（４８）に記載の方法において、
前記第１のアップ信号は、位相エラーが正である時はオフとなり、前記第１のダウン信号は、位相エラーが負である時はオフとなり、また、前記第２のアップ信号及び前記第２のダウン信号は、前記第２の状態中はオンとなる。
【０１４６】
（５０）上記（４９）に記載の方法において、
前記第１のアップ信号及び前記第１のダウン信号は、前記第２の状態のデッドゾーンによって特徴づけられ、この間は、前記第１のアップ信号及び前記第１のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
【０１４７】
（５１）上記（５０）に記載の方法において、
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第２のダウン信号が前記第１のダウン信号より大きく、且つ、前記第２のアップ信号が前記第１のアップ信号より大きい時、前記第２の状態において生成される。
【０１４８】
（５２）上記（５１）に記載の方法において、
前記電圧は、前記第１の電荷が前記第２の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
【０１４９】
（５３）上記（５２）に記載の方法において、
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
【０１５０】
（５４）上記（５３）に記載の方法において、
前記第１の電流は、前記ロック信号が生成される時、前記第２の電流未満である。
【０１５１】
（５５）上記（５０）に記載の方法において、
前記ロック信号は、前記位相エラーが２ピコ秒未満の時に生成される。
【０１５２】
（５６）上記（４３）に記載の方法において、
前記第１の差は位相エラーの第１の関数であり、前記第２の差は位相エラーの第２の関数であり、
前記第１の差及び前記第２の差に基づいて電圧を生成する前記工程は、位相エラーを前記電圧に変換する工程を具備する。
【０１５３】
（５７）上記（４４）に記載の方法において、
検知する工程は、
増幅器出力を生成するように前記電圧及び前記基準電圧を増幅する工程と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成する工程と、
を具備する。
【０１５４】
（５８）上記（４３）に記載の方法において、
前記第２のアップ信号及び前記第２のダウン信号に応答して、ポンプ電流を生成する工程と、
前記ポンプ電流に応答して、発振器周波数で発振器出力信号を生成する工程と、
前記ポンプ電流にフィルタをかける工程と、
を更に具備する。
【０１５５】
（５９）上記（４３）に記載の方法において、
前記フィードバック信号を生成するように前記位相ロック出力信号を分割する工程を更に具備する。
【０１５６】
（６０）位相ロックループにおいてロック状況を検出する方法において、
第１の差及び第２の差に基づいて電圧を生成する工程と、前記第１の差は第１のアップ信号及び第１のダウン信号に基づくことと、前記第２の差は第２のアップ信号及び第２のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成する工程と、
を具備する。
【０１５７】
（６１）上記（６０）に記載の方法において、
前記第１の差は位相エラーの第１の関数であり、前記第２の差は位相エラーの第２の関数であり、
第１の差及び第２の差に基づいて電圧を生成する前記工程は、前記第１の差及び前記第２の差に基づいて位相エラーを電圧に変換する工程を具備する。
【０１５８】
（６２）上記（６１）に記載の方法において、
前記電圧は、前記第１の差が前記第２の差より大きい時に減少し、
前記電圧に基づいてロック信号を生成する工程は、前記電圧が基準電圧未満になる時に前記ロック信号を生成する工程を具備する。
【０１５９】
（６３）上記（６２）に記載の方法において、
前記第１の差は第１の電流に対応し、前記第２の差は第２の電流に対応し、
前記第１の差及び前記第２の差に基づいて位相エラーを電圧に変換する工程は、
前記第１のアップ信号及び前記第１のダウン信号に応答して、前記第１の電流を生成する工程と、
前記第２のアップ信号及び前記第２のダウン信号に応答して、前記第２の電流を生成する工程と、
前記電圧を生成するように前記第１及び第２の電流にフィルタをかける工程と、
を具備する。
【０１６０】
（６４）上記（６３）に記載の方法において、
前記第１の電流は第１の電荷を生成し、前記第２の電流は第２の電荷を生成し、前記電圧は前記第１の電荷及び前記第２の電荷に基づく。
【図面の簡単な説明】
【０１６１】
【図１】ＵＰ０、ＵＰ１、ＤＮ０及びＤＮ１信号を生成する位相／周波数検出器と、ＵＰ０、ＵＰ１、ＤＮ０及びＤＮ１信号に応答するロック検出器とを有する位相ロックループのブロック図である。
【図２】ロック検出器のコンバータ部の概略回路図である。
【図３Ａ】ロック検出器のロック信号発生器部の概略回路図である。
【図３Ｂ】ロック検出器のロック信号発生器部の他の実施形態の概略回路図である。
【図４Ａ】図２の電流源１２３の実施形態の概略回路図である。
【図４Ｂ】図２の電流源１２４の実施形態の概略回路図である。
【図４Ｃ】位相エラーの関数としての電流Ｉ0 及びＩ1 のグラフである。
【図５】（ａ）乃至（ｅ）は、ＰＬＬ入力基準信号ＲＥＦ＿ＣＬＫ、フィードバック信号ＦＢ＿ＣＬＫ、アップ信号ＵＰ０、ダウン信号ＤＮ０、アップ信号ＵＰ１、ダウン信号ＤＮ１、位相エラーＰＨＡＳＥ＿ＥＲＲＯＲ、電流Ｉ1 及びＩ0 、電圧ＬＤＬＶＬ、基準信号Ｖｒｅｆ、及びロック検出器の出力信号ＰＬＬ＿ＬＯＣＫの関係を示すタイミングダイアグラムである。
【図６Ａ】ロック検出器が状態Ａで動作する時のＶUP及びＶDNのグラフである。
【図６Ｂ】ロック検出器が状態Ｂで動作する時のＶUP及びＶDNのグラフである。
【図７】図１に示される位相ロックループのシミュレーションからのグラフである。
【符号の説明】
【０１６２】
１００…位相ロックループ回路；１１０…位相／周波数検出器（ＰＦＤ）；１２０…ロック検出器；１３０…充電ポンプ；１４０…電圧制御発振器（ＶＣＯ）；１５０…デバイダ；１２２…コンバータ部；１２３、１２４…電流源；１２５…抵抗器；１２６…コンデンサ１３５…ＶＤＤ；１３８…グラウンド１３８；１２７…ヒステリシスドライバ；１２８…演算増幅器；１３２、１３３…ｐチャネルＭＯＳＦＥＴ；１３６、１３７…ｎチャネルＭＯＳＦＥＴトランジスタ。
【図１】
2005065283.tif 000004
【図２】
2005065283.tif 000005
【図３Ａ】
2005065283.tif 000006
【図３Ｂ】
2005065283.tif 000007
【図４Ａ】
2005065283.tif 000008
【図４Ｂ】
2005065283.tif 000009
【図４Ｃ】
2005065283.tif 000010
【図５】
2005065283.tif 000011
【図６Ａ】
2005065283.tif 000012
【図６Ｂ】
2005065283.tif 000013
【図７】
2005065283.tif 000014