(57)【要約】    【課題】  本発明は、安価で簡易に封止された半導体装置が得られる半導体装置の製造技術を提供することを目的としている。    【解決手段】  複数の半導体素子が設けられた第一の基板と、前記第一の基板上の前記複数の半導体素子に各々対応する位置に複数の凹部が形成された第二の基板とを、前記第二の基板上の前記凹部が前記第一の基板上の前記半導体素子を個別に覆うように前記第一の基板と前記第二の基板とを対向させて接合することにより、前記第一の基板と前記第二の基板との接合体を形成する接合工程と、前記接合体を分割することにより、個片化された半導体装置を得る分割工程と、を含む半導体装置の製造方法により上記課題を解決する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数の半導体素子が設けられた第一の基板と、前記第一の基板上の前記複数の半導体素子に各々対応する位置に複数の凹部が形成された第二の基板とを、前記第二の基板上の前記凹部が前記第一の基板上の前記半導体素子を個別に覆うように前記第一の基板と前記第二の基板とを対向させて接合することにより、前記第一の基板と前記第二の基板との接合体を形成する接合工程と、
前記接合体を分割することにより、個片化された半導体装置を得る分割工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第二の基板が、基板上にエッチング保護膜を形成し、パターニングする保護膜形成工程と、前記保護膜形成後の前記基板をエッチングし、前記複数の凹部を形成する凹部形成工程と、を含む工程から形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合工程の前に、前記第一の基板の前記半導体素子が形成された素子形成面に微細な凹部を形成する微細凹部形成工程と、前記微細な凹部を導電体で埋め込む埋め込み工程と、を含み、
前記接合工程の後に、前記接合体の前記第一の基板を前記導電体が露出するまで研削する研削工程と、を含む、請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記接合工程の前に、前記第一の基板の前記半導体装置が形成された素子形成面に複数の微細な凹部を形成する微細凹部形成工程と、複数の前記微細な凹部のうち少なくとも一つを残して前記微細な凹部を導電体で埋め込む埋め込み工程と、を含み、
前記接合工程の後に、前記接合体の前記第一の基板を前記導電体が露出し、前記導電体が埋め込まれなかった凹部が貫通孔となるまで研削する研削工程と、を含み、
前記分割工程の前又は後に、前記貫通孔から前記第一の基板及び前記第二の基板の間に介在する気体を除去する除去工程と、を含む、請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記接合工程の前に、前記第一の基板又は前記第二の基板に貫通孔を形成する工程を含む、請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項６】
前記接合工程において、前記第一の基板と前記第二の基板とが陽極接合により接合される、請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第一の基板及び前記第二の基板がシリコン製であり、前記接合工程の前に、前記第二の基板に形成された前記凹部の周縁領域及び／又は前記第一の基板上の前記周縁領域に対応する領域にガラスを付着させる工程を含み、
前記接合工程が、前記ガラスを介して前記第一の基板と前記第二の基板とを接合する工程である、請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第一の基板及び前記第二の基板がガラス製であり、前記接合工程の前に、前記第二の基板に形成された前記凹部の周縁領域及び／又は前記第一の基板上の前記周縁領域に対応する領域に金属を付着させる工程を含み、
前記接合工程が、前記金属を介して前記第一の基板と前記第二の基板とを接合する工程である、請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記研削工程の後、前記接合体の前記導電体が露出した部位にバンプを形成するバンプ形成工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記バンプ形成工程が、前記接合体の前記第一の基板側の面にソルダレジストを施し、前記導電体が露出した部位に対応する位置に貫通孔を有するソルダレジスト層を形成するソルダレジスト層形成工程と、
前記ソルダレジスト層の貫通孔に半田端子を形成する工程と、を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
複数の半導体素子が設けられた第一の基板と、
前記第一の基板上の前記複数の半導体素子に各々対応する位置に複数の凹部が形成された第二の基板と、を含み構成され、
前記第一の基板と前記第二の基板とが、前記第一の基板上の前記半導体素子を前記第二の基板上の前記凹部が個別に覆うように接合されていることを特徴とするウェハ。
【請求項１２】
前記第一の基板が貫通孔を有し、当該貫通孔内に外部接続端子が設けられている、請求項１１に記載のウェハ。
【請求項１３】
前記第一の基板の厚みが、３００μｍ以下である、請求項１１又は請求項１２に記載のウェハ。
【請求項１４】
半導体素子が設けられた基板と、当該基板を中空封止する封止手段とから構成され、前記基板の厚みが３００μｍ以下であることを特徴とする半導体装置。
【請求項１５】
前記半導体素子が設けられた基板に貫通孔を有し、当該貫通孔内に外部接続端子が設けられている、請求項１４に記載の半導体装置。
【請求項１６】
請求項１４又は請求項１５に記載の半導体装置を用いたセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、詳しくは、安価で簡易に封止された半導体装置が得られる半導体装置の製造技術に関する。
【背景技術】
【０００２】
近年、半導体微細加工技術の発展により、微小な機械部品と電子回路を集積したシステム（ＭＥＭＳ：Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）が注目されている。このようなＭＥＭＳデバイスとして、例えば、シリコンマイクロマシニングを用いた各種センサが挙げられている。このようなセンサは、センシング精度を向上させるために、例えばセラミクスや金属を用いたハーメチックパッケージなどによる気密封止（ハーメチック封止）がされている。
【０００３】
また、非特許文献１には、シリコンチップに形成された空洞部を、シリコンチップの両面を平坦なガラス基板により覆うことで封止した真空パッケージが開示されている。また、シリコンロータが形成されたガラス基板を、シリコンフレームを介在させて他のガラス基板と接合させることにより封止した真空パッケージが開示されている。
【非特許文献１】江刺正喜、“真空パッケージ”、２０００年６月号ＯＰＴＲＯＮＩＣＳ社  ＩｎｔｅｒＬａｂ、［平成16年2月12日検索］、インターネット＜ＵＲＬ： HYPERLINK "http://mems.mech.tohoku.ac.jp/esashilab/intlab/spe1ess.pdf" http://mems.mech.tohoku.ac.jp/esashilab/intlab/spe1ess.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のセラミクスや金属を用いたハーメチックパッケージは、高価であり、製品コストの低減という観点からは不向きであった。
【０００５】
また、非特許文献１に記載の真空パッケージでは、シリコンチップの構造を利用して封止しているため、シリコンチップの設計に制約を受ける。また、上記真空パッケージは、ガラス基板とシリコンチップ又はシリコンフレームの三層構造を有するため、アライメント作業が複雑になり、また、複数の作業工程を要する。
【０００６】
本発明は、かかる課題を解決すべく、安価で簡易に封止された半導体装置が得られる半導体装置の製造技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様は、複数の半導体素子が設けられた第一の基板と、上記第一の基板上の上記複数の半導体素子に各々対応する位置に複数の凹部が形成された第二の基板とを、上記第二の基板上の上記凹部が上記第一の基板上の上記半導体素子を個別に覆うように上記第一の基板と上記第二の基板とを対向させて接合することにより、上記第一の基板と上記第二の基板との接合体を形成する接合工程と、上記接合体を分割することにより、個片化された半導体装置を得る分割工程と、を含む半導体装置の製造方法を提供するものである。
【０００８】
これによれば、第二の基板上に設けられた複数の凹部により、第一の基板上に設けられた半導体素子を個別に覆うことになるので、簡易に半導体素子を封止することが可能となる。また、第二の基板上の凹部により封止するので、半導体素子の構成が封止部材により影響されることなく、装置の設計の自由度が増す。また、ウェハ状態で一括して封止を行うことが可能となるので、半導体装置を個片化（チップ化）した後の封止工程が不要となるので、量産性に優れ製造コストを低減することが可能となる。また、個片化した後の個別封止等の作業がなくなることから、製造時間の短縮化を図ることが可能となる。また、第二の基板の接合後に個片化を行うので、個片化時に生じる基板の切り屑等の汚染から半導体素子を保護することが可能となる。
【０００９】
好ましくは、上記第二の基板が、基板上にエッチング保護膜を形成し、パターニングする保護膜形成工程と、上記保護膜形成後の上記基板をエッチングし、上記複数の凹部を形成する凹部形成工程と、を含む工程から形成される。
これによれば、複数の凹部を精度よく、一括形成し得る。
【００１０】
好ましくは、上記接合工程の前に、上記第一の基板の上記半導体素子が形成された素子形成面に微細な凹部を形成する微細凹部形成工程と、前記微細な凹部を導電体で埋め込む埋め込み工程と、を含み、前記接合工程の後に、前記接合体の前記第一の基板を前記導電体が露出するまで研削する研削工程と、を含む。
【００１１】
これによれば、外部との電気的接続を図るための外部接続端子（導電体）を容易に形成することが可能となる。特に、第一の基板がシリコン基板である場合には、外部接続端子を形成するための凹部のさらなる微細化、ピッチ間隔の狭小化等が可能となり、一層精度よく微小な半導体装置を形成することが可能となる。
【００１２】
好ましくは、上記接合工程の前に、上記第一の基板の上記半導体装置が形成された素子形成面に複数の微細な凹部を形成する微細凹部形成工程と、複数の上記微細な凹部のうち少なくとも一つを残して上記微細な凹部を導電体で埋め込む埋め込み工程と、を含み、上記接合工程の後に、上記接合体の上記第一の基板を上記導電体が露出し、上記導電体が埋め込まれなかった凹部が貫通孔となるまで研削する研削工程と、を含み、上記分割工程の前又は後に、上記貫通孔から上記第一の基板及び上記第二の基板の間に介在する気体を除去する除去工程とを含む。
【００１３】
これによれば、第一の基板に気体を除去するための貫通孔を設けるので、第一の基板と第二の基板の接合後においても、第一の基板と第二の基板との間にできる空洞部（キャビティ）内の真空度を調整することが可能となる。また、例えば、陽極接合をした場合のように、接合時に気体が生じる場合などにおいても、気体を除去するためのゲッタ等を設ける必要がなく、半導体装置のさらなる小型化を図ることが可能となる。また、気体を除去するための貫通孔を外部との電気的接続を図るための外部接続端子（導電体）と同時に形成するので、工程数を増やすことがない。
【００１４】
好ましくは、上記接合工程の前に、上記第一の基板又は上記第二の基板に貫通孔を形成する工程を含む。
これによれば、外部との電気的接続を図るための外部接続端子を形成し、また、必要に応じて、第一の基板と第二の基板との接合後に、その間に介在する気体を除去することが可能となる。
【００１５】
好ましくは、上記接合工程において、上記第一の基板と上記第二の基板とが陽極接合により接合される。
これによれば、簡易に気密性よく第一の基板と第二の基板とを接合することが可能となる。
【００１６】
好ましくは、上記第一の基板及び上記第二の基板がシリコン製であり、上記接合工程の前に、上記第二の基板に形成された上記凹部の周縁領域及び／又は上記第一の基板上の上記周縁領域に対応する領域にガラスを付着させる工程を含み、上記接合工程が、上記ガラスを介して上記第一の基板と上記第二の基板とを接合する工程である。
これによれば、第一の基板と第二の基板として、シリコン基板を用いたい場合においても、容易に陽極接合をすることが可能となる。
【００１７】
好ましくは、上記第一の基板及び上記第二の基板がガラス製であり、上記接合工程の前に、上記第二の基板に形成された上記凹部の周縁領域及び／又は上記第一の基板上の上記周縁領域に対応する領域に金属を付着させる工程を含み、上記接合工程が、上記金属を介して上記第一の基板と上記第二の基板とを接合する工程である。
これによれば、第一の基板と第二の基板として、ガラス基板を用いたい場合においても、容易に陽極接合をすることが可能となる。
【００１８】
好ましくは、上記研削工程の後、上記接合体の上記導電体が露出した部位にバンプを形成するバンプ形成工程を含む。
これによれば、外部との接続を一層容易かつ確実に図ることが可能となる。また、ウェハ状態で、バンプの形成を行う場合には、一括して形成することが可能となるので、さらに製造の効率化を図ることが可能となる。
【００１９】
好ましくは、上記バンプ形成工程が、上記接合体の上記第一の基板側の面にソルダレジストを施し、上記導電体が露出した部位に対応する位置に貫通孔を有するソルダレジスト層を形成するソルダレジスト層形成工程と、上記ソルダレジスト層の貫通孔に半田端子を形成する工程と、を含む。
【００２０】
これによれば、ソルダレジスト層を形成することで、半田端子の接続位置精度を高めることが可能となる。なお、ソルダレジスト層に設けられた貫通孔の孔径は、第一の基板に露出した導電体の孔径よりも小さいことが好ましい。これにより、半導体装置を他の部材に実装する際に半導体装置に加わる応力を緩和することが可能となる。
【００２１】
本発明の第二の態様は、複数の半導体素子が設けられた第一の基板と、上記第一の基板上の上記複数の半導体素子に各々対応する位置に複数の凹部が形成された第二の基板と、を含み構成され、上記第一の基板と上記第二の基板とが、上記第一の基板上の上記半導体素子を上記第二の基板上の上記凹部が個別に覆うように接合されているウェハである。
【００２２】
これによれば、第一の基板は、複数の凹部を有する第二基板により支持され、強度が補強されているので、個片化時における破損の虞がなく、容易に分割（切断）することが可能となる。また、第一の基板と第二の基板とを接合した単純な構成を有することから、製造が容易である。
【００２３】
好ましくは、上記第一の基板が貫通孔を有し、当該貫通孔内に外部接続端子が設けられている。これによれば、第一の基板側に外部接続端子を設けているので、他の部材上に容易に実装可能となる。
【００２４】
好ましくは、上記第一の基板の厚みが、３００μｍ以下、さらに好ましくは１００μｍ以下である。これによれば、ウェハを個片化して得られる半導体装置のさらなる小型化、軽量化が図れる。
【００２５】
本発明の第３の態様は、半導体素子が設けられた基板と、当該基板を中空封止する封止手段とから構成され、上記基板の厚みが３００μｍ以下、さらに好ましくは１００μｍ以下である半導体装置である。これによれば、半導体装置の小型化、軽量化が図られているので、これを用いる装置のさらなる小型化、軽量化を図ることが可能となる。
【００２６】
好ましくは、上記半導体素子が設けられた基板に貫通孔を有し、当該貫通孔内に外部接続端子が設けられている。これによれば、半導体素子が設けられた基板側に外部接続端子を設けているので、他の部材上に容易に実装可能となる。
【００２７】
本発明の第４の態様は、上記半導体装置を用いたセンサである。これによれば、上記半導体装置を用いるので、小型で軽量である。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら本発明について説明する。
［第一の実施形態］
図１乃至図７は、本実施形態に係る半導体装置の製造方法を説明するための図である。
【００２９】
（第一の基板の準備）
まず、図１（Ａ）に示すように、一面側に半導体素子が形成されたシリコン製の基板１０１を準備する。図１（Ａ）中、１０３は例えばＡｌより構成される半導体素子の電極パッドを示す。この電極パッド１０３の間隔は、限定するものではないが、例えば２００μｍである。この基板１０１の半導体素子が形成された素子形成面（電極パッド１０３が形成されている面）に、レジスト材を塗布してエッチング保護膜としてのフォトレジスト膜１０５を形成する。なお、図１（Ａ）中、点線で区切られた領域は、一の半導体装置の領域（単位領域）１０２を示す。なお、図示しないが、フォトレジスト膜１０５を形成する前に、必要に応じて、半導体素子等を保護するための絶縁膜（例：ＳｉＯ2）が形成される。
【００３０】
次に、図１（Ｂ）に示すように、フォトレジスト膜１０５にフォトリソグラフィ技術を用いたパターニング処理を行うことによって、電極パッド１０３が形成された領域の所定位置に孔部１０７を形成する。
【００３１】
次に、図１（Ｃ）に示すように、Ｃｌ2、ＳＦ6などのエッチングガスを用い、ドライエッチングを行い、外部との電気的接続を図るための外部接続端子を形成するための微細な凹部１０９（例：深さ７０μｍ、孔径５０μｍ）を形成する。
【００３２】
その後、レジスト剥離処理を行い、フォトレジスト膜１０５を剥離し、図２（Ａ）に示すように、再度、ＴＥＯＳ−ＣＶＤ法等により絶縁膜１１１（例：ＳｉＯ2）を形成する。この絶縁膜１１１をパターニングし、図２（Ｂ）に示すような電極パッド１０３とのコンタクト部１１３を形成する。次に、図２（Ｃ）に示すように、パラジウムなどの金属を用いて例えばスパッタリング又はＣＶＤ法等によりシード層１１５を形成する。
【００３３】
図３（Ａ）に示すように、このシード層１１５上に例えばドライフィルム（プリント配線板用感光性フィルム）などによりレジスト層１１７を設け、フォトリソグラフィ技術を用いてパターニング処理を行い、凹部１０９に対応する位置に孔部１１８を形成する。この際、孔部１１８は、電極パッド１０３と後に形成する外部接続端子との接続を図るために、コンタクト部１１３が形成された位置を含むような大きさに形成する。
【００３４】
次に、図３（Ｂ）に示すように、シード層１１５を陰極（カソード）とし、例えば銅電極を陽極（アノード）とし、硫酸銅等を含む電解溶液を用いて電解めっきを行い、露出したシード層１１５上に銅を析出させることにより、凹部１０９及び孔部１１８を導電体で埋め込む。この埋め込まれた導電体１１９が、後に外部接続端子となる。
【００３５】
その後、図３（Ｃ）に示すように、レジスト層１１７を除去する。この際、必要に応じて、導電体１１９が形成された部位以外のシード層１１５を除去又はパターニングしてもよい。
【００３６】
次に、図３（Ｄ）に示すように、半導体装置の単位領域１０２の周縁部に、例えばスパッタリング等によりＡｕ、Ｓｎなどの金属から構成される接着層１２１を設ける。この接着層１２１は、後の第二の基板との接合工程で、第二の基板との接合を図るための接着剤の役割を果たす。
【００３７】
（第二の基板の準備）
図４（Ａ）に示すように、ガラス製の基板２０１の一面側に、例えばＣｒ／Ａｕ（例えば、膜厚：０．０３／０．０７μｍ）をスパッタリング等により成膜し、エッチング保護膜２０３を形成する。このエッチング保護膜２０３に対し、凹部を形成する領域が開口するようにフォトリソグラフィ技術を用いてパターニングする。
【００３８】
次に、図４（Ｂ）に示すように、フッ酸水溶液によるウェットエッチング等により、第一の基板上に形成された半導体素子を封止するための凹部２０５（例：深さ４μｍ）を形成する。なお、エッチング保護膜２０３は、第一の基板との接合を図るための接着層として、そのまま残しておいてもよい。また、エッチング保護膜２０３を除去した後、新たにＡｕ、Ｓｎなどの金属を成膜することにより接着層を形成してもよい。
（半導体装置の形成）
図５（Ａ）に示すように、上記のように準備した第一の基板１００と第二の基板２００とを、第一の基板１００の半導体素子の電極パッド１０３が形成された側の面（素子形成面）を、第二の基板２００に設けられた凹部２０５が覆うように接合し、第一の基板と第二の基板との接合体を得る。
【００３９】
図８は、複数の半導体素子が形成された第一の基板の概略図である。図９は、複数の凹部が形成された第二の基板の概略図である。図８に示すように、第一の基板１００には、後に一の半導体装置とされる、半導体素子を含む単位領域１０２が複数形成されている。また、図９に示すように、第二の基板２００には、第一の基板１００の単位領域１０２に対応する位置に、各半導体装置を個別に封止するための複数の凹部２０５が設けられている。図９中、２５０は第一の基板１００の単位領域１０２に対応する領域を示している。
【００４０】
このような第一の基板１００と第二の基板２００とを各凹部２０５が、単位領域１０２内に形成された半導体素子を含む能動部を個別に覆うようにアライメントをしながら、接合する。これにより、図１０に示すように、各単位領域１０２が各凹部２０５により封止された構造を有するウェハ（接合体）５００が得られる。
【００４１】
具体的には、第一の基板１００と第二の基板との接合は、例えば、Ａｒ，Ｎ2等の不活性ガス雰囲気下、又は真空下（減圧下）で行われ、各凹部が、各半導体装置の単位領域１０２を個別に覆うように、アライメントをしながら接合する。この際、第一の基板１００及び／又は第二の基板２００の接着層を、加熱溶融させ接合する。これにより、第一の基板１００と第二の基板２００との密閉性を高めることが可能となる。
【００４２】
次に、図５（Ｂ）に示すように、得られた接合体５００の裏面（第一の基板１００）側を機械研磨等により研削する。研削は、導電体１１９が接合体５００の裏面から露出するまで行う。この接合体５００の裏面に、ソルダレジストを塗布し、ソルダレジスト層１２３を形成する。次に、図５（Ｃ）に示すように、フォトリソグラフィ技術を用いて導電体１１９の露出した部位に対応する位置に開口部１２５が設けられるようにパターニングを行う。
【００４３】
次に、図６（Ａ）に示すように、開口部１２５にバンプとしての半田ボール１２７を搭載し、例えば２００〜３００℃で半田ボール１２７を加熱溶融させる。その後、接合体５００を半導体装置の単位領域１０２ごとに、例えばダイシングにより切断し、個片化することにより、図６（Ｂ）に示すような半導体装置が得られる。ここで、第一の基板１００の厚みは、特に限定するものではないが、例えば約１００μｍである。
【００４４】
本実施形態によれば、複数の凹部を有する第二の基板により、第一の基板上に設けられた半導体素子を個別に封止するので、簡易に半導体素子を封止することが可能となる。また、凹部により封止するので、半導体素子の構成が封止部材により影響されることなく、装置の設計の自由度が増す。また、ウェハ状態（個片化する前の状態）で一括して気密封止を行うことで、半導体装置を個片化（チップ化）した後の封止工程が不要となるので、量産性に優れ製造コストを低減することが可能となる。また、個片化した後の個別作業がなくなることから、製造時間の短縮化を図ることが可能となる。また、封止後に個片化を行うので個片化時に、ダイシング等による切断屑等が付着する虞がなく、半導体素子が汚染されるのを回避することが可能となる。また、ウェハ状態で半導体素子が形成された第一の基板に、封止部材としての第二の基板を接合しているので、第二の基板により第一の基板の強度が補強され、研削加工時に第一の基板を薄板化することが可能となり、個片化時の破損等による歩留まりの低下を回避することが可能となる。
【００４５】
また、本実施形態では、第一の基板１００としてシリコン基板を用いているので、微細加工が可能となり、径の小さな外部接続端子（導電体１１９）を設けることができ、さらに外部接続端子間のピッチ間隔を狭小化することが可能となるので、半導体装置のさらなる集積化、小型化が可能となる。
【００４６】
なお、上記実施形態では、半田ボールを搭載することにより、バンプを形成したが、これに限定されず、例えば、半田印刷を用いて半田バンプを形成してもよい。また、半田付け性を高めるために、必要に応じてフラックスを塗布していてもよい。また、ソルダレジスト層１２３は、必ずしも設けていなくてもよい。
【００４７】
また、上記例では、ソルダレジスト層１２３の開口部１２５は、第一の基板１００から露出した外部接続端子（導電体１１９）の露出面とほぼ同じ大きさに形成している。しかし、これに限定されず、例えば図７に示すように、開口部１２５の大きさは導電体１１９の露出部の径よりも小さくしてもよい。これにより、半導体装置を他の部材に搭載する際に、半導体装置に加わる応力を緩和することが可能となる。
【００４８】
また、上記例では、第一の基板１００と第二の基板２００の組合せとして、シリコン基板とガラス基板を用いた場合を例に採り説明した。しかし、これに限定されず、例えば第一の基板１００と第二の基板２００の双方を、シリコン基板、ガラス基板としてもよい。
【００４９】
また、上記において、第一の基板１００と第二の基板２００の接合方法として、Ａｕ又はＳｎ等の金属を接着層として用いた接合法について説明した。但し、このような金属を用いた接合法に用いられる接着層を構成する金属は、特に限定されるものではなく、他の金属を用いてもよい。第一の基板１００と第二の基板２００に付着する接着層としての金属層の好適な組合せとしては、例えば、Ａｕ−Ｓｎ、Ａｕ−Ａｕ等が挙げられる。また、金属の代わりに、Ｓｉ等の半金属を用いた、Ｓｉ−Ｓｉの組合せを用いてもよい。さらに、接着層は、第一の基板１００又は第二の基板２００のいずれか一方にのみ付着するだけでもよい。このような金属又は半金属を接着層として用いた接合方法によれば、第一の基板１００及び第二の基板２００に使用される基板材料が制限を受けないので、半導体装置の設計の自由度が向上する。
【００５０】
また、バンプの形成は、第一の基板１００と第二の基板２００との接合体５００の切断前に行ったが、切断後に行うことを妨げるものではない。
【００５１】
［第二の実施形態］
第一の実施形態では、第一の基板１００と第二の基板２００との接合方法として、金属又は半金属を接着層として用いた接合方法について説明した。これに対し、第二の実施形態では、第一の基板１００と第二の基板２００との接合方法として、陽極接合を用いる方法について説明する。なお、第一の実施形態と同様の工程については、第一の実施形態を適宜参酌することにより説明を省略し、第一の実施形態と異なる点について詳述する。
【００５２】
第一の実施形態と同様の工程により、シリコン製の第一の基板１００とガラス製の第二の基板２００を準備する。ここで、第二の基板２００としては、陽極接合を可能とするために、例えば、ナトリウム（Ｎａ）のようなアルカリ金属を含有したガラスを用いる。具体的には、このようなガラスとしては、例えば、ホウケイ酸ナトリウムガラスを用いることができ、さらに具体的には、コーニング社製のパイレックス（登録商標）ガラス（商品名）を用いることができる。特に、陽極接合時にガラス基板を加熱するため、第一の基板として用いられるシリコン基板との熱膨張係数がほぼ等しいことを考慮すると、コーニング社製のコーニング＃７７４０（商品名）が最適である。
【００５３】
次に、第一の基板１００と第二の基板２００とを所定の向きに対向させ、アライメントをしながら接合する。この際、ガラス製の第二の基板２００側を、直流電源のマイナス端子に接続し、シリコン製の第一の基板１００側をプラス端子に接続する。そして、第二の基板２００を加熱しながら電圧を印可する。この加熱により、第二の基板２００を構成するガラス中のＮａ+等の陽イオンが移動しやすくなる。この陽イオンの移動により、第二の基板２００の第一の基板１００との接合面がマイナスに帯電し、第一の基板１００の第二の基板２００との接合面はプラスに帯電する。この結果、第一の基板１００と第二の基板２００とが強固に接合されることになる。
【００５４】
このような陽極接合によれば、金属等の接着層を介さず、第一の基板１００と第二の基板２００とを直接接合することが可能となる。陽極接合は、第一の基板１００及び第二の基板２００の接合面が微小な凹凸がある粗面であるような場合においても、密着性よく簡便に接合することが可能となる。したがって、製造工程を簡略化することが可能となる。
【００５５】
なお、本例では、第一の基板１００としてシリコン基板を用い、第二の基板２００としてガラス基板を用いた場合を説明したが、第一の基板１００としてガラス基板を用い、第二の基板としてシリコン基板を用いてもよい。
【００５６】
さらに、このような陽極接合を利用した変形例として、下記の方法が挙げられる。
まず、第一の基板１００と第二の基板２００の双方にシリコン基板を用い、第一の実施形態と同様の工程により、第一の基板１００と第二の基板２００とを準備する。
次に、第一の基板１００又は第二の基板２００のいずれか一方の基板の接合面の所定領域に、第一の実施形態で用いたＡｕ、Ｓｎ等の金属の代わりに、例えば、パイレックス（登録商標）ガラス等のアルカリ金属を含有したガラスをスパッタリング等により付着させ、接着層を形成する。
【００５７】
次に、第一の基板１００と第二の基板２００とを接着層を介して接合する。この際、シリコン製の第一の基板１００と第二の基板２００に、直流電源のプラス端子を接続し、接着層にプラス端子を接続し、過熱しながら電圧を印可する。
その結果、第一の基板１００と第二の基板２００との接合が可能となる。図１１に、本実施形態の製造方法により製造される気密封止されたウェハの例を示す。
【００５８】
このように、シリコン基板１００間における接合が可能となることで、得られるウェハ（接合体５００）及び半導体装置の設計の自由度が向上する。
なお、陽極接合時に発生する気体を除去するために、各半導体装置内には、気体を除去するための除去手段２１０が設けられていてもよい。このような気体を除去するための除去手段２１０としては、例えば気体を吸着除去するゲッタ材（気体を化学吸着させる部材）が挙げられる。  
【００５９】
［第三の実施形態］
本実施形態では、第一の基板１００と第二の基板２００との接合後に、第一の基板１００と第二の基板２００との間に介在する気体を除去するための貫通孔を有するウェハの製造方法について説明する。
【００６０】
図１２は、気体を除去するための貫通孔を設けたウェハの一例を示す図である。
本実施形態では、第一の実施形態において、外部接続端子としての導電体１１９を形成するための微細な凹部１０９を形成する際に、後に気体を除去するための貫通孔１６１を形成するための凹部を、凹部１０９と同様の方法で形成しておく。この際、貫通孔形成用の凹部の深さは、外部接続端子形成用の凹部１０９の深さと同等か若しくはそれよりも深く形成しておくことが好ましい。これにより、後の研削工程で、外部接続端子としての導電体１１９が第一の基板１００と第二の基板２００との接合体５００の裏面に露出させた際に、同時に貫通孔１６１を形成することが可能となる。
【００６１】
その後の工程は、第一の実施形態と同様の工程により、気体除去用の貫通孔１６１を有するウェハ及び半導体装置を得ることができる。
次に、貫通孔１６１が形成された第一の基板１００及び第二の基板２００との接合体５００内に含まれる気体の除去方法又は真空度の調節方法について説明する。
【００６２】
まず、接合体５００を例えば所望の真空度に減圧した真空チャンバ内に入れ、貫通孔１６１を通じて、第一の基板１００の素子形成面と第二の基板２００とに設けられた各凹部２０５とにより形成された各キャビティ内の真空度を調節する。
キャビティ内の真空度が所望の真空度に達した際に、貫通孔１６１の開口を高温半田又は接着剤等の栓部材１６３によって塞ぐ。
【００６３】
これにより、ウェハ状態で、第一の基板１００及び第二の基板２００間の気体の除去及び真空度の調整が可能となる。また、例えば、陽極接合をした場合のように、接合時に気体が生じる場合などにおいても、気体を除去するためのゲッタ等を設ける必要がなく、半導体装置のさらなる小型化を図ることが可能となる。
【００６４】
また、各貫通孔１６１ごとに、栓部材１６３により塞ぐことができるので、キャビティごとに真空度を調整することが可能となる。したがって、一のウェハで、異なる真空度に封止された半導体装置を得ることが可能となる。
なお、本発明は、個片化後に各半導体装置の真空度を調整することを除外するものではない。  
【００６５】
［適用例］
本発明の半導体装置は、例えば、センサ、光変調器、光スキャナといった、特に、デバイス自体の気密性の保持が重要となるＭＥＭＳデバイスに好適に適用することができる。
【００６６】
図１３は、本発明の半導体装置を用いたセンサの一例を説明するための図である。図１３（Ａ）に示すように、センサ６００は、第一の基板１００及び第二の基板２００により構成されたキャビティ６０３内に、半導体素子により駆動される例えば、振動子、レゾネータ（共振器）等の機能部６０１をさらに含む構成を有する。
【００６７】
また、図１３（Ｂ）に示すように、半導体装置（例：センサ）の裏面にさらに、配線層１７０を設けることで、配線を再配置することも可能である。これにより、当該装置を利用した電子機器等の設計の自由度が向上する。
なお、本発明の半導体装置は、上記例に限定されず、上記以外にも、例えば、光スイッチ、ｕ−ＴＡＳ（チップ型分析素子）等のＭＥＭＳデバイスに好適に使用することが可能である。
【図面の簡単な説明】
【００６８】
【図１】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図２】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図３】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図４】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図５】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図６】本実施形態に係る半導体装置の製造方法を説明するための図である。
【図７】他の態様に係る半導体装置を説明するための図である。
【図８】図８は、複数の半導体素子が形成された第一の基板の概略図である。
【図９】図９は、複数の凹部が形成された第二の基板の概略図である。
【図１０】図１０は、本実施形態に係るウェハ（接合体）の一例を示す図である。
【図１１】図１１は、他の実施形態の製造方法により製造される気密封止されたウェハの例を示す図である。
【図１２】図１２は、気体を除去するための貫通孔を設けたウェハの一例を示す図である。
【図１３】図１３は、本発明の半導体装置を用いたセンサの一例を説明するための図である。
【符号の説明】
【００６９】
１００・・・第一の基板、１０１・・・基板、１０２・・・単位領域、１０３・・・電極パッド、１０５・・・フォトレジスト膜、１０７・・・孔部、１０９・・・凹部、１１１・・・絶縁膜、１１３・・・コンタクト部、１１５・・・シード層、１１７・・・レジスト層、１１８・・・孔部、１１９・・・導電体、１２１・・・接着層、１２３・・・ソルダレジスト層、１２５・・・開口部、１２７・・・半田ボール、１６１・・・貫通孔、１６３・・・栓部材、１７０・・・配線層、２００・・・第二の基板、２０１・・・基板、２０３・・・エッチング保護膜、２０５・・・凹部、２１０・・・除去手段、５００・・・接合体、６００・・・センサ、６０１・・・機能部、６０３・・・キャビティ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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