(57)【要約】【課題】  有効データが供給される期間にのみ誤り訂正を実行することにより、消費電力を低減可能な復調データ処理回路及び半導体集積回路を提供する。【解決手段】  受信データＳＴから得られる復調データＤＳ内の有効データを一定データ量記憶し、有効データが供給される期間にのみ誤り訂正を実行し、訂正パケットＰＣＳを生成するパケットデータ生成回路６ａ、誤り訂正パケットＰＣＳ内の無効データをヌルパケットＮＰに置換する置換回路７、及び受信データＳＴの情報を有する受信データパラメータＰＡに基づき、パケットデータ生成回路６ａの動作タイミングを制御するコントローラ４ａとを備える。【選択図】    図１
2005117555.tif 000002
【特許請求の範囲】
【請求項１】
受信データから得られる復調データ内の有効データを一定データ量記憶し、前記有効データが供給される期間にのみ誤り訂正を実行し、誤り訂正パケットを生成するパケットデータ生成回路と、
前記誤り訂正パケット内の無効データをヌルパケットに置換する置換回路と、
前記受信データの情報を有する受信データパラメータに基づき、前記パケットデータ生成回路の動作タイミングを制御するコントローラ
とを備えることを特徴とする復調データ処理回路。
【請求項２】
前記コントローラは、前記無効データが供給される期間において前記パケットデータ生成回路に供給する制御クロックを停止することを特徴とする請求項１に記載の復調データ処理回路。
【請求項３】
半導体チップ上に集積化され、受信データを復調し、復調データ及び前記受信データの情報を有する受信データパラメータを生成する復調データ生成回路と、
前記半導体チップ上に集積化され、前記復調データ内の有効データを一定データ量記憶し、前記有効データが供給される期間にのみ誤り訂正を実行して誤り訂正パケットを生成し、前記誤り訂正パケット内の無効データをヌルパケットに置換する復調データ処理回路
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル伝送技術に関し、特に、直交周波数分割多重（ＯＦＤＭ）方式に対応した復調データ処理回路及び半導体集積回路に関する。
【背景技術】
【０００２】
地上波デジタル放送及び無線ＬＡＮ等の無線通信、又は有線通信における音声及び映像データのデジタル伝送方式として、ＯＦＤＭ方式が主流になりつつある。ＯＦＤＭ方式においては、互いに直交する複数キャリアにデータが割り当てられる。送信側は、送信データを１次変調として逆高速フーリエ変換（ＩＦＦＴ）し、更に２次変調する。これに対して受信側は、受信データを１次復調として高速フーリエ変換（ＦＦＴ）し、更に２次復調してデータを復調する。更に、ＯＦＤＭ方式においては、伝送帯域内において複数の階層を構成する「階層伝送」が用いられる。即ち、送信側は複数の階層を含む単位フレーム毎に周期構造を有するデータを送信する。各階層の符号化率及びキャリア変調の伝送パラメータ等は個別に設定可能である。
【０００３】
受信側は、ＦＦＴを実行するフーリエ変換回路、フーリエ変換された受信データを復調する復調回路、及び復調データを誤り訂正する誤り訂正回路を備える。フーリエ変換回路は、実際のデータの帯域より広い帯域幅を復調するために、復調データに無効データが生じる。復調データを信号処理する復調データ処理回路として、復調データ内の有効データを一定データ量記憶することにより、パケット同期やパケット単位の処理が容易に実行可能なデジタルデータに変換する手法が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−３１９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら誤り訂正回路は、復調データの周期構造を崩さないために、無効データ期間においても誤り訂正を実行する必要がある。誤り訂正回路は複雑な演算を実行するため、回路規模及び動作時の消費電力が大きい。特に移動体通信機器においては消費電力の増大が長時間駆動の妨げとなる。
【０００５】
上記問題点を鑑み、本発明は、有効データが供給される期間にのみ誤り訂正を実行することにより、消費電力を低減可能な復調データ処理回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成する為に、本発明の第１の特徴は、（イ）受信データから得られる復調データ内の有効データを一定データ量記憶し、有効データが供給される期間にのみ誤り訂正を実行し、誤り訂正パケットを生成するパケットデータ生成回路；（ロ）誤り訂正パケット内の無効データをヌルパケットに置換する置換回路；（ハ）受信データの情報を有する受信データパラメータに基づき、パケットデータ生成回路の動作タイミングを制御するコントローラを備える復調データ処理回路であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）半導体チップ上に集積化され、外部からの受信データを復調し、復調データ及び受信データの情報を有する受信データパラメータを生成する復調データ生成回路；（ロ）半導体チップ上に集積化され、復調データ内の有効データを一定データ量記憶し、有効データが供給される期間にのみ誤り訂正を実行して誤り訂正パケットを生成し、誤り訂正パケット内の無効データをヌルパケットに置換する復調データ処理回路を備える半導体集積回路であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、有効データが供給される期間にのみ誤り訂正を実行することにより、消費電力を低減可能な復調データ処理回路及び半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
（第１の実施の形態）
本発明の実施の形態に係る受信装置は、図１に示すように、アンテナ１、アンテナ１に接続された復調データ生成回路２、及び復調データ生成回路２に接続された復調データ処理回路３ａを備える。復調データ生成回路２は、アンテナ１が受信した受信データＳＴを復調し、復調データＤＳ及び受信データＳＴの情報を有する受信データパラメータＰＡを生成する。復調データ処理回路３ａは、復調データＤＳ内の有効データを一定データ量記憶し、有効データが供給される期間にのみ誤り訂正を実行する。更に復調データ処理回路３ａは、誤り訂正パケットＰＣＳを生成し、誤り訂正パケットＰＣＳ内の無効データをヌルパケットＮＰに置換する。ここで「受信データパラメータ」とは、例えば、受信データＳＴの変調方式、誤り訂正方式、階層数、及びモード情報等を有するＯＦＤＭ伝送パラメータを意味する。「無効データ」とは、例えば復調データ生成回路２が受信データＳＴの帯域より広い帯域幅を復調することにより生成されるデータであることを意味する。
【００１１】
更に、復調データ処理回路３ａは、復調データ入力端子３０ａ、出力端子３０ｂ、パラメータ入力端子３０ｃ、復調データ入力端子３０ａに接続されたパケットデータ生成回路６ａ、パケットデータ生成回路６ａと出力端子３０ｂとの間に接続された置換回路７、及びパラメータ入力端子３０ｃとパケットデータ生成回路６ａとの間に接続されたコントローラ４ａを備える。パケットデータ生成回路６ａは、復調データＤＳ内の有効データを一定データ量記憶し、有効データが供給される期間にのみ誤り訂正を実行し、誤り訂正パケットＰＣＳを生成する。置換回路７は、誤り訂正パケットＰＣＳ内の無効データをヌルパケットＮＰに置換する。コントローラ４ａは、受信データパラメータＰＡに基づき、パケットデータ生成回路６ａの動作タイミングを制御する。尚、コントローラ４ａは、無効データが供給される期間においてパケットデータ生成回路６ａに供給する制御クロックを停止する。
【００１２】
また、コントローラ４ａは、クロック生成回路８、及びパラメータ入力端子３０ｃとクロック生成回路８とに入力が接続され、誤り訂正回路３１ａとメモリ回路５ａとに出力が接続された制御クロック生成回路４０ａを備える。クロック生成回路８は、ビットクロックＩＣＬＫ及びビットクロックＩＣＬＫをバイト変換したバイトクロックＹＣＬＫを生成する。制御クロック生成回路４０ａは、ビットクロックＩＣＬＫ及びバイトクロックＹＣＬＫに基づき、受信データパラメータＰＡを用いて制御クロックを生成する。更に制御クロック生成回路４０ａは、有効データが一定データ量供給された場合に有効パケットフラグＦＬを生成する。
【００１３】
更に、制御クロック生成回路４０ａは、図２に示すように、ビットクロック入力端子４００ａ、バイトクロック入力端子４００ｂ、第１制御クロック端子４００ｃ、第２制御クロック端子４００ｄ、フラグ出力端子４００ｅ、有効データ検知回路４０１ａ、及びクロック制御回路４０２ａを備える。有効データ検知回路４０１ａは、パラメータ入力端子３０ｃに入力が接続され、フラグ出力端子４００ｅ及びクロック制御回路４０２ａに出力が接続される。クロック制御回路４０２ａは、ビットクロック入力端子４００ａ及びバイトクロック入力端子４００ｂに入力が接続され、第１制御クロック端子４００ｃ及び第２制御クロック端子４００ｄに出力が接続される。有効データ検知回路４０１ａは、受信データパラメータＰＡを解読して有効データ検知信号ＣＣを生成し、有効データ検知信号ＣＣに応じて有効パケットフラグＦＬを生成する。クロック制御回路４０２ａは、有効データ検知信号ＣＣに基づき、制御クロックとして第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２を生成する。
【００１４】
詳細には有効データ検知回路４０１ａは、パラメータ入力端子３０ｃに接続されたパラメータ判定回路４１ａ、パラメータ判定回路４１ａとビットクロック入力端子４００ａとに接続されたカウンタ４２、及びカウンタ４２とビットクロック入力端子４００ａとに接続されたフラグレジスタ４３を備える。パラメータ判定回路４１ａは、受信データパラメータＰＡを解読して有効データ検知信号ＣＣを生成する。カウンタ４２は、有効データ検知信号ＣＣが生成される期間におけるビットクロックＩＣＬＫをカウントして有効パケットフラグＦＬを生成する。フラグレジスタ４３は、有効パケットフラグＦＬをビットクロックＩＣＬＫと同期してラッチする。
【００１５】
また、クロック制御回路４０２ａは、パラメータ判定回路４１ａとビットクロック入力端子４００ａとに入力が接続され、第１制御クロック端子４００ｃに出力が接続された第１切り換え回路４８、及びパラメータ判定回路４１ａとバイトクロック入力端子４００ｂとに入力が接続され、第２制御クロック端子４００ｄに出力が接続された第２切り換え回路４９を備える。第１切り換え回路４８は、有効データ検知信号ＣＣに応じて第１制御クロックＣＬＫ１を生成する。第２切り換え回路４９は、有効データ検知信号ＣＣに応じて第２制御クロックＣＬＫ２を生成する。
【００１６】
一方、図１に示すパケットデータ生成回路６ａは、復調データ入力端子３０ａと制御クロック生成回路４０ａとに接続された誤り訂正回路３１ａ、及び誤り訂正回路３１ａと制御クロック生成回路４０ａとに接続されたメモリ回路５ａを備える。誤り訂正回路３１ａは、例えば図示を省略するビタビ複号器及びリードソロモン復号器を備える。誤り訂正回路３１ａは、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２と同期して復調データＤＳを誤り訂正する。メモリ回路５ａは、第２制御クロックＣＬＫ２とバイトクロックＹＣＬＫとを用いて、誤り訂正データＣＳ内の有効パケットを記憶して誤り訂正パケットＰＣＳを生成する。尚、誤り訂正回路３１ａがビタビ複号器及びリードソロモン復号器を備える場合、ビタビ複号器は第１制御クロックＣＬＫ１と同期してビタビ復号を行う。これに対してリードソロモン復号器は、第２制御クロックＣＬＫ２と同期してリードソロモン復号を行う。
【００１７】
また、メモリ回路５ａは、誤り訂正回路３１ａと選択回路３３との間に接続されたパケットバッファ３５ａ、及びクロック生成回路８と制御クロック生成回路４０ａとに入力が接続され、パケットバッファ３５ａに出力が接続されたバッファ制御回路５０ａを備える。バッファ制御回路５０ａは、第２制御クロックＣＬＫ２、バイトクロックＹＣＬＫ、及び有効パケットフラグＦＬに応じて書き込みアドレスＷＡと読み出しアドレスＲＡとを生成する。パケットバッファ３５ａは、書き込みアドレスＷＡに基づいて誤り訂正データＣＳを記憶し、読み出しアドレスＲＡに基づいて読み出しを実行する。
【００１８】
バッファ制御回路５０ａは、図３に示すように、第１バッファ制御端子５０１ａ、第２バッファ制御端子５０１ｂ、フラグ入力端子５０１ｃ、書き込みアドレスカウンタ５１、及び読み出しアドレスカウンタ５２を備える。書き込みアドレスカウンタ５１は第１バッファ制御端子５０１ａとパケットバッファ３５ａとの間に接続される。読み出しアドレスカウンタ５２は第２バッファ制御端子５０１ｂとパケットバッファ３５ａとの間に接続される。書き込みアドレスカウンタ５１は、第１バッファ制御端子５０１ａを介して伝達される第２制御クロックＣＬＫ２をカウントして書き込みアドレスＷＡを生成する。読み出しアドレスカウンタ５２は、有効パケットフラグＦＬが生成される期間において第２バッファ制御端子５０１ｂを介して伝達されるバイトクロックＹＣＬＫをカウントして読み出しアドレスＲＡを生成する。
【００１９】
図１に示す置換回路７は、パケットバッファ３５ａと出力端子３０ｂとの間に接続された選択回路３３、選択回路３３に接続されたヌルパケット生成回路３２を備える。ヌルパケット生成回路３２はヌルパケットＮＰを生成する。選択回路３３は置換処理を実行する。
【００２０】
尚、復調データ生成回路２は、例えば、アンテナ１に接続されたチューナ２１、チューナ２１に接続されたアナログ／デジタル（Ａ／Ｄ）変換器２２、Ａ／Ｄ変換器２２に接続された検波回路２３、検波回路２３に接続されたフーリエ変換回路２４、フーリエ変換回路２４に接続された復調回路２５、及び復調回路２５に接続されたデインタリーブ回路２６を備える。検波回路２３は、受信データＳＴの時間方向における各キャリアの位相情報及び振幅情報を有するベースバンド信号を生成する。フーリエ変換回路２４は、ベースバンド信号をＦＦＴする。ＦＦＴにより、ベースバンド信号は時間領域から周波数領域に変換される。フーリエ変換された受信データＳＴは、周波数方向における各キャリアの位相情報及び振幅情報を有する。復調回路２５は、フーリエ変換された受信データＳＴに基づき、同期検波による復調を行う。この結果、各データキャリアの伝達関数が推定され、データの振幅及び位相等化が実行される。デインタリーブ回路２６は、送信側で分散されたビット系列を再配置する。
【００２１】
ここで、受信データＳＴ内の階層が１階層の場合、デインタリーブ回路２６からの復調データＤＳは図４（ａ）に示すようなシリアルデータ列となる。図４（ａ）に示すように、復調データＤＳの１フレームは期間Ｔ１を周期とする周期構造を有する。復調データＤＳの１フレームに含まれる１シンボルは期間Ｔ２を周期とする周期構造を有する。無効データ１〜無効データ４のそれぞれは、フーリエ変換回路２４が実際のデータの帯域より広い帯域幅を復調するために生じる。また、有効データＡ１〜Ａ４のそれぞれのデータ長は互いに等しい。
【００２２】
次に、図１〜図４を用いて第１の実施の形態に係る受信装置の動作を説明する。
【００２３】
（イ）先ず、図４（ａ）に示す復調データＤＳは、図１に示すデインタリーブ回路２６から復調データ入力端子３０ａを介して誤り訂正回路３１ａにバースト的に伝送される。また、復調回路２５はフーリエ変換された受信データＳＴから受信データパラメータＰＡを検出する。受信データパラメータＰＡは、パラメータ入力端子３０ｃを介して図２に示すパラメータ判定回路４１ａに伝達される。パラメータ判定回路４１ａは、受信データパラメータＰＡから復調データＤＳ内の有効データのデータ長を算出し、有効データ検知信号ＣＣを生成する。この結果、図４（ａ）に示す有効データＡ１〜Ａ４のそれぞれの期間において有効データ検知信号ＣＣが生成される。
【００２４】
（ロ）次に、図２に示すカウンタ４２は、有効データ検知信号ＣＣの生成時にビットクロックＩＣＬＫをカウントし、カウント回数が図１に示すパケットバッファ３５ａの記憶容量分のデータ長に達すると有効パケットフラグＦＬを生成する。カウンタ４２は、例えば図４（ｂ）に示す時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５、及び時刻ｔ６〜ｔ７のそれぞれの期間においてビットクロックＩＣＬＫをカウントし、カウント回数が時刻ｔ７において一定値に達したとする。カウント回数が時刻ｔ７において一定値に達すると、時刻ｔ７において有効パケットフラグＦＬを生成する。有効パケットフラグＦＬはフラグレジスタ４３に一旦ラッチされ、図３に示す読み出しアドレスカウンタ５２に伝達される。
【００２５】
（ハ）次に、第１切り換え回路４８は、有効データ検知信号ＣＣに応じて第１制御クロックＣＬＫ１を生成する。第２切り換え回路４９は、有効データ検知信号ＣＣに応じて第２制御クロックＣＬＫ２を生成する。この結果、図４（ｂ）の時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、及び時刻ｔ９〜ｔ１０のそれぞれの期間において、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２が生成される。
【００２６】
（ニ）次に、誤り訂正回路３１ａは、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２と同期して復調データＤＳを誤り訂正する。よって、誤り訂正回路３１ａは、復調データＤＳの有効データ期間、即ち図４（ｂ）の時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、及び時刻ｔ９〜ｔ１０のそれぞれの期間において復調データＤＳを誤り訂正する。誤り訂正回路３１ａは、時刻ｔ２〜ｔ４、時刻ｔ５〜ｔ６、及び時刻ｔ７〜ｔ９のそれぞれの期間においては、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２が停止しているため、復調データＤＳを誤り訂正しない。尚、誤り訂正回路３１ａの停止期間、即ち時刻ｔ２〜ｔ４、時刻ｔ５〜ｔ６、及び時刻ｔ７〜ｔ９のそれぞれの期間においては、停止直前のデータが保持されている。
【００２７】
（ホ）次に、図３に示す書き込みアドレスカウンタ５１は、第２制御クロックＣＬＫ２をカウントアップして書き込みアドレスＷＡを生成する。したがって、図４（ｂ）に示す有効データＡ１〜Ａ３がパケットバッファ３５ａに蓄積される。更に読み出しアドレスカウンタ５２は、有効パケットフラグＦＬに応じてバイトクロックＹＣＬＫをカウントアップして読み出しアドレスＲＡを生成する。この結果、図４（ｃ）の時刻ｔ７〜ｔ８の期間において有効データパケットＡ５が生成される。有効データパケットＡ５のデータ量は有効データＡ１〜Ａ３のデータ量の総和と等しい。更に、図１に示す選択回路３３は、図４（ｄ）に示すように、図４（ｃ）に示す無効データ期間においてヌルパケット生成回路３２からのヌルパケットＮＰを選択する。
【００２８】
このように、第１の実施の形態に係る復調データ処理回路３ａによれば、復調データＤＳの周期構造を確保しながら、有効データのみを誤り訂正できる。また、バッファ制御回路５０ａは、第２制御クロックＣＬＫ２を利用してパケットバッファ３５ａの書き込みを制御するので、バッファ制御回路５０ａの構成を簡略化できる。誤り訂正回路３１ａの不要な動作を停止させるため、低消費電力動作可能な復調データ処理回路３ａを提供できる。特に、図４に示すように復調データＤＳが単一階層の場合に消費電力量を大幅に削減できる。この結果、受信装置全体の消費電力量が削減できる。
【００２９】
更に、図１に示した受信装置は、例えば図５に示すように、同一の半導体チップ９１上にモノリシックに集積化し、半導体集積回路９０を形成することが可能である。図５に示す例においては、半導体集積回路９０は、半導体チップ９１上にボンディングパッド９２ａ及び９２ｂを備えている。ボンディングパッド９２ａは、図１に示すアンテナ１からの受信データをチューナ２１に供給する為の内部端子である。ボンディングパッド９２ｂは、選択回路３３からの出力データＯＵＴを外部に出力する為の内部端子である。図５に示す半導体集積回路９０を内蔵した移動体通信機器は、低消費電力でデータ通信を実行できる。
【００３０】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例に係る受信装置として、図６に示すように、パケットデータ生成回路６ｂが、復調データ入力端子３０ａに接続されたメモリ回路５ｂ、及びメモリ回路５ｂと選択回路３３との間に接続された誤り訂正回路３１ｂを備える構成でもよい。メモリ回路５ｂは、第１制御クロックＣＬＫ１及びビットクロックＩＣＬＫを用いてパケットデータＰＤを生成する。誤り訂正回路３１ｂは、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２と同期してパケットデータＰＤを誤り訂正し、誤り訂正パケットＰＣＳを生成する。
【００３１】
図７に示すように、制御クロック生成回路４０２ｂは、デコーダ４４ａに接続されたシフトレジスタ４５、及びシフトレジスタ４５に入力が接続され、第１切り換え回路４８と第２切り換え回路４９に出力が接続された無効データ検出回路４７を更に備える点が図２に示す制御クロック生成回路４０ａと異なる。シフトレジスタ４５は、フラグ判定信号ＦＤをビットクロックＩＣＬＫと同期してラッチする。無効データ検出回路４７は、シフトレジスタ４５にラッチされたフラグ判定信号ＦＤに基づき、復調データＤＳの無効データ期間において停止信号ＳＳを生成する。
【００３２】
制御クロック生成回路４０ｂは、図７に示すように、有効データ検知回路４０１ｂが、フラグレジスタ４３に接続されたデコーダ４４ａを更に備える点が図２に示す制御クロック生成回路４０ａと異なる。デコーダ４４ａは、有効パケットフラグＦＬが生成されているか否かを判定し、フラグ判定信号ＦＤを生成する。
【００３３】
これに対して図６に示すメモリ回路５ｂは、図３に示すメモリ回路５ａと同様に構成されている。メモリ回路５ｂにおいては、図３に示す第１バッファ制御端子５０１ａに第１制御クロックＣＬＫ１が供給され、第２バッファ制御端子５０１ｂにビットクロックＩＣＬＫが供給される。
【００３４】
復調データＤＳはパケットバッファ３５ｂに供給される。書き込みアドレスＷＡが有効パケットデータの１パケット分に達すると、パケットバッファ３５ｂはパケットデータＰＤを誤り訂正回路３１ｂに供給する。誤り訂正回路３１ｂは、パケットバッファ３５ｂから有効パケットデータが供給されていない期間は、誤り訂正を中断する。したがって復調データ処理回路３ｂは、図１に示す復調データ処理回路３ａと同様に消費電力を低減できる。
【００３５】
（第２の実施の形態）
本発明の第２の実施の形態に係る受信装置は、図８に示すように、パケットデータ生成回路６ｃが、デマルチプレクサ６１ａ、複数のメモリ回路５００ａ〜５００ｎ、及びマルチプレクサ６２ａを更に備える点が図１に示したパケットデータ生成回路６ａと異なる（ｎ；２以上の整数）。デマルチプレクサ６１ａの入力は復調データ入力端子３０ａに接続される。複数のメモリ回路５００ａ〜５００ｎのそれぞれの入力はデマルチプレクサ６１ａの出力に接続される。マルチプレクサ６２ａの入力は複数のメモリ回路５００ａ〜５００ｎのそれぞれの出力に接続される。誤り訂正回路３１ｃはマルチプレクサ６２ａと選択回路３３との間に接続される。その他の構成については、図１に示す復調データ処理回路３ａの構成と同様である。
【００３６】
また、デマルチプレクサ６１ａは復調データＤＳを階層別に分割する。複数のメモリ回路５００ａ〜５００ｎは、第１制御クロックＣＬＫ１及びビットクロックＩＣＬＫを用いて、分割された復調データＤＳのそれぞれを一定データ量記憶して複数のパケットデータをそれぞれ生成する。マルチプレクサ６２ａは、複数のパケットデータのいずれか１つを選択する。誤り訂正回路３１ｃは、選択されたパケットデータＰＤを第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２と同期して誤り訂正し、誤り訂正パケットＰＣＳを生成する。尚、複数のメモリ回路５００ａ〜５００ｎのそれぞれの記憶容量は互いに等しく設計される。
【００３７】
更に、図９に示す制御クロック生成回路４０ｃは、有効データ検知回路４０１ｃが複数のカウンタ４２ａ〜４２ｎ、及び複数のカウンタ４２ａ〜４２ｎに接続された複数のフラグレジスタ４３ａ〜４３ｎを備える点が図２に示す制御クロック生成回路４０ａと異なる。その他の構成については、図２に示す制御クロック生成回路４０ａの構成と同様である。複数のカウンタ４２ａ〜４２ｎはパラメータ判定回路４１ｂからの複数の有効パケット検知信号ＣＣ１〜ＣＣｎのそれぞれに応じて複数の有効パケットフラグＦＬ１〜ＦＬｎをそれぞれ生成する。複数のフラグレジスタ４３ａ〜４３ｎは、ビットクロックＩＣＬＫと同期して複数の有効パケットフラグＦＬ１〜ＦＬｎをそれぞれラッチする。
【００３８】
次に、図８〜図１０を用いて、第２の実施の形態に係る受信装置の動作を説明する。但し、第１の実施の形態に係る受信装置と同様の動作については、重複する説明を省略する。また、図８及び図９においてｎを３とした場合、即ち第１〜第３メモリ回路５００ａ〜５００ｃ、第１〜第３カウンタ４２ａ〜４２ｃ、及び第１〜第３フラグレジスタ４３ａ〜４３ｃの場合を例に説明する。更に、復調データＤＳ内の階層数が３の場合を例に説明する。
【００３９】
（イ）受信データＳＴ内の階層数が３の場合、復調データＤＳは図１０（ａ）に示すシリアルデータ列となる。図１０（ｂ）〜（ｄ）に示すように、期間Ｔ２においては、復調データＤＳは無効データ及び３階層の有効データＡ、Ｂ、及びＣを有する。受信データパラメータＰＡは、パラメータ入力端子３０ｃを介して図９に示すパラメータ判定回路４１ｂに伝達される。図８に示すデマルチプレクサ６１ａは、図１０（ｂ）に示す有効データＡを第１メモリ回路５００ａに伝達する。更に、デマルチプレクサ６１ａは、図１０（ｃ）に示す有効データＢを第２メモリ回路５００ｂに伝達し、図１０（ｄ）に示す有効データＣを第３メモリ回路５００ｃに伝達する。
【００４０】
（ロ）次に、パラメータ判定回路４１ｂは、受信データパラメータＰＡから図１０（ｂ）〜（ｄ）に示す復調データＤＳ内の３階層の有効データＡ、Ｂ、及びＣのそれぞれのデータ長を算出し、第１〜第３有効データ検知信号ＣＣ１〜ＣＣ３を生成する。第１カウンタ４２ａは、第１有効データ検知信号ＣＣ１が有効時にビットクロックＩＣＬＫをカウントし、１パケット分のデータ量をカウントすると第１有効パケットフラグＦＬ１を生成する。同様に、第２カウンタ４２ｂは、第２有効データ検知信号ＣＣ２が有効時にビットクロックＩＣＬＫをカウントし、１パケット分のデータ量をカウントすると第２有効パケットフラグＦＬ２を生成する。第３カウンタ４２ｃは、第３有効データ検知信号ＣＣ３が有効時にビットクロックＩＣＬＫをカウントし、１パケット分のデータ量をカウントすると第３有効パケットフラグＦＬ３を生成する。
【００４１】
（ハ）次に、第１〜第３有効パケットフラグＦＬ１〜ＦＬ３は、第１〜第３フラグレジスタ４３ａ〜４３ｃにそれぞれ一旦ラッチされ、デコーダ４４ｂに伝達される。また、ラッチされた第１〜第３有効パケットフラグＦＬ１〜ＦＬ３は、第１〜第３フラグ出力端子４０１ａ〜４０１ｃを介して図７に示す第１〜第３メモリ回路５００ａ〜５ｃにそれぞれ伝達される。デコーダ４４ｂは、第１〜第３有効パケットフラグＦＬ１〜ＦＬ３が有効となった順番をフラグ判定信号ＦＤとしてシフトレジスタ４５に供給する。また、デコーダ４４ｂは、第１〜第３有効パケットフラグＦＬ１〜ＦＬ３のいずれも生成されていない場合、シフトレジスタ４５にフラグ判定信号ＦＤとして論理値”０”を供給する。フラグ判定信号ＦＤは、シフトレジスタ４５を介して判定信号出力端子４００ｆ及び無効データ検出回路４７に供給される。
【００４２】
（ニ）図７に示すマルチプレクサ６２ａは、フラグ判定信号ＦＤに応じて第１〜第３メモリ回路５００ａ〜５００ｃのいずれか１つを選択する。この結果、マルチプレクサ６２ａは、図１０（ｅ）に示すパケットデータＰＤを生成する。これに対して無効データ検出回路４７は、シフトレジスタ４５に論理値“０”が記憶されている場合、停止信号ＳＳを第１切り換え回路４８及び第２切り換え回路４９に供給する。停止信号ＳＳが生成されると、第１切り換え回路４８及び第２切り換え回路４９は第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２をそれぞれ停止させる。よって、図１０（ｅ）の時刻ｔ５〜ｔ６及び時刻ｔ８〜ｔ９の期間においては、誤り訂正回路３１ｃは誤り訂正を行わない。選択回路３３は、図１０（ｈ）に示すように、図１０（ｆ）に示す誤り訂正パケットＰＣＳ内の無効データをヌルパケットに置換する。
【００４３】
このように、第２の実施の形態に係る復調データ処理回路３ｃによれば、復調データＤＳが複数の階層を有する場合においても、復調データＤＳの周期構造を確保しながら、有効データのみを誤り訂正できる。したがって、不要な動作を停止させて消費電力を削減した受信装置を提供できる。
【００４４】
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る受信装置として、図１１に示すように、パケットデータ生成回路６ｄが、復調データ入力端子３０ａに接続された誤り訂正回路３１ｄ、誤り訂正回路３１ｄに接続されたデマルチプレクサ６１ｂ、デマルチプレクサ６１ｂに接続された複数のメモリ回路５１０ａ〜５１０ｎ、及び複数のメモリ回路５１０ａ〜５１０ｎに接続されたマルチプレクサ６２ｂを備える構成でもよい。
【００４５】
また、誤り訂正回路３１ｄは、第１制御クロックＣＬＫ１及び第２制御クロックＣＬＫ２と同期して復調データＤＳを誤り訂正し、誤り訂正データＣＳを生成する。デマルチプレクサ６１ｂは誤り訂正データＣＳを階層別に分割する。複数のメモリ回路５１０ａ〜５１０ｎは、第２制御クロックＣＬＫ２及びバイトクロックＹＣＬＫを用いて、分割された誤り訂正データＣＳのそれぞれを一定データ量記憶して複数の誤り訂正パケットを生成する。マルチプレクサ６２ｂは、複数の誤り訂正パケットのいずれか１つを誤り訂正パケットＰＣＳとして選択する。したがって復調データ処理回路３ｄは、図８に示す復調データ処理回路３ｃと同様に、復調データＤＳが複数階層の場合においても消費電力を低減できる。
【００４６】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４７】
上述した第１及び第２の実施の形態に係る受信装置は、地上波デジタル放送に限らず、無線ＬＡＮ及び移動体通信機器等の広い分野に利用可能であることは言うまでも無い。また、無線通信機器に限らず有線通信機器に適用しても良い。第１及び第２の実施の形態に係る受信装置を有線通信機器に用いる場合、図１に示すアンテナ１は不要である。
【００４８】
更に、第１及び第２の実施の形態において、誤り訂正回路はビタビ複号器及びリードソロモン復号器を備えるとして説明した。しかし、第１及び第２の実施の形態に係る受信装置を無線ＬＡＮ等に適用する場合、誤り訂正回路がビタビ複号器のみ又はリードソロモン復号器のみを備える構成でも良い。
【００４９】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態に係る受信装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る制御クロック生成回路の構成を示すブロック図である。
【図３】第１の実施の形態に係るメモリ回路の構成を示すブロック図である。
【図４】第１の実施の形態に係る復調データ処理回路の動作を示すタイムチャートである。
【図５】第１の実施の形態に係る半導体集積回路の構成を示す模式図である。
【図６】第１の実施の形態の変形例に係る復調データ処理回路の構成を示すブロック図である。
【図７】第１の実施の形態の変形例に係る制御クロック生成回路の構成を示すブロック図である。
【図８】第２の実施の形態に係る復調データ処理回路の構成を示すブロック図である。
【図９】第２の実施の形態に係る制御クロック生成回路の構成を示すブロック図である。
【図１０】第２の実施の形態に係る復調データ処理回路の動作を示すタイムチャートである。
【図１１】第２の実施の形態の変形例に係る復調データ処理回路の構成を示すブロック図である。
【符号の説明】
【００５１】
１…アンテナ
２…復調データ生成回路
３ａ〜３ｄ…復調データ処理回路
４ａ〜４ｄ…コントローラ
５ａ，５ｂ，…メモリ回路
６ａ〜６ｄ…パケットデータ生成回路
７…置換回路
８…クロック生成回路
２１…チューナ
２２…Ａ／Ｄ変換器
２３…検波回路
２４…フーリエ変換回路
２５…復調回路
２６…デインタリーブ回路
３０ａ…復調データ入力端子
３０ｂ…出力端子
３０ｃ…パラメータ入力端子
３１ａ〜３１ｄ…誤り訂正回路
３２…ヌルパケット生成回路
３３…選択回路
３５…パケットバッファ
４０ａ〜４０ｄ…制御クロック生成回路
４１ａ，４１ｂ…パラメータ判定回路
４２，４２ａ〜４２ｎ…カウンタ
４３，４３ａ〜４３ｎ…フラグレジスタ
４４ａ，４４ｂ…デコーダ
４５…シフトレジスタ
４７…無効データ検出回路
４８…第１切り換え回路
４９…第２切り換え回路
５０ａ、５０ｂ…バッファ制御回路
５１…書き込みアドレスカウンタ
５２…読み出しアドレスカウンタ
６１ａ…デマルチプレクサ
６２ａ…マルチプレクサ
９０…半導体集積回路
９１…半導体チップ
９２ａ，９２ｂ…ボンディングパッド
４００ａ…ビットクロック入力端子
４００ｂ…バイトクロック入力端子
４００ｃ…第１制御クロック端子
４００ｄ…第２制御クロック端子
４０１ａ〜４０１ｃ…有効データ検知回路
４０２ａ〜４０２ｃ…クロック制御回路
５００ａ〜５００ｎ，５１０ａ〜５１０ｎ…第１〜第ｎメモリ回路
５０１ａ…第１バッファ制御端子
５０１ｂ…第２バッファ制御端子
５０１ｃ…フラグ入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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