(57)【要約】【課題】  インプリントを抑制することができる強誘電体記憶装置、その駆動方法及び駆動回路を提供すること。【解決手段】  強誘電体記憶装置は、複数のワード線１４と、複数のビット線１６と、複数の強誘電体メモリセル１８と、複数のワード線を駆動するワード線ドライバ２０と、複数のビット線を駆動するビット線ドライバ２２とを有する。ワード線ドライバ２０及びビット線ドライバ２２は、複数の強誘電体メモリセルの少なくとも一つの選択セルＣ１１に対して、第１極性の選択電圧Ｖｓを印加して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つの動作モードを実施し、動作モードが少なくとも１回実施された後のインプリント防止モード時に、少なくとも一つの選択セルＣ１１に、その強誘電体メモリセルの記憶データを反転させない電圧であって、第１極性とは逆極性となる第２極性の電圧（−Ｖｓ／３）を印加する。【選択図】      図９
2005085332.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して第１極性の選択電圧を印加して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程と、
前記動作工程が少なくとも１回実施された後に、前記少なくとも一つの選択セルに、前記強誘電体メモリセルの記憶データを反転させない電圧であって、前記第１極性とは逆極性となる第２極性の電圧を印加するインプリント防止工程と、
を有することを特徴とする強誘電体記憶装置の駆動方法。
【請求項２】
請求項１において、
前記複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されていることを特徴とする強誘電体記憶装置の駆動方法。
【請求項３】
請求項１または２において、
前記動作工程と前記インプリント工程との間に、前記少なくとも一つの選択メモリセルに接続されたワード線及びビット線の電位を等しくするイコライズ工程が実施されることを特徴とする強誘電体記憶装置の駆動方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記動作工程が１回実施される度に、前記インプリント防止工程が実施されることを特徴とする強誘電体記憶装置の駆動方法。
【請求項５】
請求項１乃至３のいずれかにおいて、
前記動作工程が複数回実施される度に、前記インプリント防止工程が実施されることを特徴とする強誘電体記憶装置の駆動方法。
【請求項６】
互いに平行に配置される複数のワード線と、
前記複数のワード線と交差して、互いに平行に配置される複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に形成される複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線ドライバと、
前記複数のビット線を駆動するビット線ドライバと、
を有し、
前記ワード線ドライバ及び前記ビット線ドライバは、前記複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、第１極性の選択電圧を印加して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つの動作モードを実施し、前記動作モードが少なくとも１回実施された後のインプリント防止モード時に、前記少なくとも一つの選択セルに、前記強誘電体メモリセルの記憶データを反転させない電圧であって、前記第１極性とは逆極性となる第２極性の電圧を印加することを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されていることを特徴とする強誘電体記憶装置。
【請求項８】
請求項６乃至７のいずれかにおいて、
前記ワード線ドライバ及び前記ビット線ドライバは、前記動作モードと前記インプリント防止モードとの間に、前記少なくとも一つの選択メモリセルに接続されたワード線及びビット線の電位を等しくするイコライズモードを実施することを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記動作モード時に、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に２種の選択電位の一方を、前記非選択セルに接続されたワード線に２種の非選択電位の一方を供給し、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に前記２種の選択電位の他方を、前記非選択セルに接続されたビット線に前記２種の非選択電位の他方をそれぞれ供給し、
前記インプリント防止モード時に、前記ワード線ドライバは前記複数のワード線に前記イコライズモード時の電位を供給し、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に前記２種の非選択電位の一方を供給し、他のビット線には前記イコライズモード時の電位を供給することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項８において、
前記動作モード時に、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に２種の選択電位の一方を、前記非選択セルに接続されたビット線に２種の非選択電位の一方を供給し、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に前記２種の選択電位の他方を、前記非選択セルに接続されたワード線に前記２種の非選択電位の他方をそれぞれ供給し、
前記インプリント防止モード時に、前記ビット線ドライバは前記複数のビット線に前記イコライズモード時の電位を供給し、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に前記２種の非選択電位の一方を供給し、他のワード線には前記イコライズモード時の電位を供給することを特徴とする強誘電体記憶装置。
【請求項１１】
請求項６乃至１０のいずれかにおいて、
前記動作モードが複数回実施されたことをカウントするカウンタがさらに設けられ、前記ワード線ドライバ及び前記ビット線ドライバは、前記カウンタの出力に基づいて前記インプリント防止モードを実施することを特徴とする強誘電体記憶装置。
【請求項１２】
請求項６乃至１０のいずれかにおいて、
前記ワード線ドライバにはＮ本のワード線が接続され、前記ビット線ドライバにはＭ本のビット線が接続され、計ＮラＭ個の強誘電体メモリセルが配置され、
前記ワード線ドライバ及び前記ビット線ドライバは、前記ＮラＭ個の強誘電体メモリセルの中の少なくとも一つの有効アドレスが選択された時に前記動作モードを実施し、前記有効アドレス以外の架空アドレスが選択された時に、前記インプリント防止モードを実施することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項６乃至１２のいずれかにおいて、
前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプがさらに設けられ、以下の式を満たすことを特徴とする強誘電体記憶装置。
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数
ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である
Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）
ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）
【請求項１４】
請求項６乃至１２のいずれかにおいて、
前記強誘電体メモリセルの抗電圧をＶｃとし、前記強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、ΔＶ≦Ｖｃを満たすことを特徴とする強誘電体記憶装置。
【請求項１５】
複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルを備えた強誘電体記憶部に接続される駆動回路であって、
前記複数のワード線を駆動するワード線ドライバと、
前記複数のビット線を駆動する複数のビット線ドライバと、
を有し、
前記ワード線ドライバ及び前記ビット線ドライバは、前記複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、第１極性の選択電圧を印加して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つの動作モードを実施し、前記動作モードが少なくとも１回実施された後のインプリント防止モード時に、前記少なくとも一つの選択セルに、前記強誘電体メモリセルの記憶データを反転させない電圧であって、前記第１極性とは逆極性となる第２極性の電圧を印加することを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置、その駆動方法及び駆動回路に関する。
【背景技術】
【０００２】
強誘電体キャパシタを記憶素子として持つ強誘電体記憶装置は、ＤＲＡＭなみの動作速度を持ち、かつ、フラッシュメモリのように不揮発性である、などの特徴を持つことから、従来のメモリに置き換わる可能性のあるメモリ素子として期待されている。
【０００３】
強誘電体記憶装置として、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。ただし、将来の高集積化を考えると、１Ｔ／１Ｃセル、２Ｔ／２Ｃセルには集積度に限界があり、より小さなメモリ素子構造が求められている。
【０００４】
強誘電体材料自体に記憶保持機能があり、強誘電体キャパシタのみでもメモリ動作をさせることができることから、一つの強誘電体キャパシタのみでメモリセルを構成したもの（１Ｃセル）が提案されている（特許文献１，２）。
【特許文献１】特開平９−１１６１０７号公報
【特許文献２】特表２００１−５１５２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、選択メモリセルに例えばプラス電界の選択電圧が繰り返し印加されると、その後に、選択メモリセルにマイナス電界の選択電圧を印加してデータを書き込むことが困難となる。これは、強誘電体メモリセルのヒステリシス特性がマイナス電界側にて、選択電圧の絶対値が大きくなる方向にシフトするインプリントが生ずるからである。このインプリントは、マイナス電界の選択電圧が繰り返し印加された場合にも生じる。この場合には、強誘電体メモリセルのヒステリシス特性がプラス電界側にて、選択電圧の絶対値が大きくなる方向にシフトする。そして、一方向の電界が選択メモリセルに繰り返し印加され続けると、ついには絶対値の大きな選択電圧を印加しても、強誘電体キャパシタの分極値が反転しなくなるエラーが生じてします。
【０００６】
本発明は、インプリントを抑制することができる強誘電体記憶装置、その駆動方法及び駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る強誘電体記憶装置及びその駆動方法では、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して第１極性の選択電圧を印加して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程（動作モード）と、前記動作工程が少なくとも１回実施された後に、前記少なくとも一つの選択セルに、前記強誘電体メモリセルの記憶データを反転させない電圧であって、前記第１極性とは逆極性となる第２極性の電圧を印加するインプリント防止工程（インプリント防止モード）とを有することを特徴とする。
【０００８】
本発明の一態様では、選択セルに対してある頻度で、その記憶データを反転させない電界方向に、選択電圧とは逆極性の電圧が必ず印加される。よって、一方向の電界の選択電圧が繰り返し印加される過酷な状況でも、ある頻度で印加される逆極性電圧によりインプリントが抑制または防止される。
【０００９】
特に本発明は、複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されている、いわゆるクロスポイント型あるいはパッシブ型と称される強誘電体記憶装置にて好適である。
【００１０】
本発明の一態様では、前記動作工程と前記インプリント工程との間に、前記少なくとも一つの選択メモリセルに接続されたワード線及びビット線の電位を等しくするイコライズ工程が実施されてもよい。
【００１１】
本発明の一態様では、前記動作工程が１回実施される度に、前記インプリント防止工程が実施される他、前記動作工程が複数回実施される度に、前記インプリント防止工程が実施されてもよい。
【００１２】
ここで、前記動作モード時には、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に２種の選択電位の一方を、前記非選択セルに接続されたワード線に２種の非選択電位の一方を供給し、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に前記２種の選択電位の他方を、前記非選択セルに接続されたビット線に前記２種の非選択電位の他方をそれぞれ供給することができる。
【００１３】
この場合、前記インプリント防止モード時に、前記ワード線ドライバは前記複数のワード線に前記イコライズモード時の電位を供給し、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に前記２種の非選択電位の一方を供給し、他のビット線には前記イコライズモード時の電位を供給すればよい。
【００１４】
あるいは、前記動作モード時に、前記ビット線ドライバは、前記少なくとも一つの選択セルに接続されたビット線に２種の選択電位の一方を、前記非選択セルに接続されたビット線に２種の非選択電位の一方を供給し、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に前記２種の選択電位の他方を、前記非選択セルに接続されたワード線に前記２種の非選択電位の他方をそれぞれ供給することができる。
【００１５】
この場合、前記インプリント防止モード時に、前記ビット線ドライバは前記複数のビット線に前記イコライズモード時の電位を供給し、前記ワード線ドライバは、前記少なくとも一つの選択セルに接続されたワード線に前記２種の非選択電位の一方を供給し、他のワード線には前記イコライズモード時の電位を供給すればよい。
【００１６】
本発明の一態様によれば、前記動作モードが複数回実施されたことをカウントするカウンタがさらに設けられ、前記ワード線ドライバ及び前記ビット線ドライバは、前記カウンタの出力に基づいて前記インプリント防止モードを実施することができる。
【００１７】
あるいは、前記ワード線ドライバにはＮ本のワード線が接続され、前記ビット線ドライバにはＭ本のビット線が接続され、計ＮラＭ個の強誘電体メモリセルが配置され、前記ワード線ドライバ及び前記ビット線ドライバは、前記ＮラＭ個の強誘電体メモリセルの中の少なくとも一つの有効アドレスが選択された時に前記動作モードを実施し、前記有効アドレス以外の架空アドレスが選択された時に、前記インプリント防止モードを実施することができる。
【００１８】
本発明の一態様に用いられる強誘電体メモリセルは、そのヒステリシス特性の角型性が良好であるものがこのましい。角型性が良好であると、ディスターブの悪影響が少ないからである。
【００１９】
ここで、角型性が良好な強誘電体メモリは、以下の式を満たすことができる。
【００２０】
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ここで、ｎは前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数である。ΔＰａは、電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である。Ｃｕは、前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）である。ΔＶＢＬは、前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプが増幅可能な最小入力振幅（Ｖ）である。
【００２１】
上記の定義に代えて、角型性が良好な強誘電体メモリは、前記強誘電体メモリセルの抗電圧をＶｃとし、前記強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、ΔＶ≦Ｖｃを満たすことができる。
【００２２】
本発明の他の態様に係る強誘電体記憶装置の駆動回路には、前記強誘電体記憶装置のうち、ワード線・ビット線ドライバが配置される。これらの駆動回路でも、上述した本発明方法が実施される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００２４】
（強誘電体記憶装置の説明）
図１は、本発明の第１実施形態に係る強誘電体記憶装置であるＦｅＲＡＭのブロック図であり、図２はそのメモリアレイを模式的に示す斜視図である。図２に示すように、メモリセルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１２の一方の面に配列された複数のワード線１４と、強誘電体薄膜１２の他方の面に配列された複数のビット線１６とを有する。
【００２５】
上記の構造により、複数のワード線１４及び複数のビット線１６の各交点（クロスポイント）には、図１に示すように強誘電体メモリセル１８がそれぞれ形成される。このような構造から、図２に示すメモリは、クロスポイントＦｅＲＡＭあるいはパッシブ型ＦｅＲＡＭと称されている。よって、図２に示すメモリは、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型メモリとは異なる。
【００２６】
本実施形態のＦｅＲＡＭは、メモリセルアレイ１０内にトランジスタを要しないので、高集積化が可能であり、また、図２の構造を多段に積層することが可能である。また、ＣＭＯＳロジックが搭載される駆動回路基板は、図２の構造の例えば下方に配置できる。
【００２７】
本実施形態に用いられる強誘電体は、ヒステリシス特性の角型性の良好なＰＺＴ（リード−ジルコニウム−タイタニウム）またはこれらの酸化物である無機材料を好適に用いることができるが、他の無機材料あるいは有機材料を用いても良い。
【００２８】
本実施形態に用いられるワード線１４及びビット線１６を形成する電極材料は、耐酸化性が強く耐熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチウム−ルテニウムまたはその酸化物を好適に用いることができるが、他の導電材料であっても良い。
【００２９】
このメモリセルアレイ１０の駆動回路系として、複数のワード線１４を駆動するワード線ドライバ２０と、複数のビット線１６を駆動するビット線ドライバ２２と、ワード線及びビット線ドライバ１０，２２に複数種の駆動電圧（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）を供給する電源回路２４とが設けられている。ワード線ドライバ２０は複数のワード線１４の各々の一端（図１の左端）に接続され、ビット線ドライバ２２は複数のビット線１６の各々の一端（図１の上端）に接続されている。
【００３０】
ワード線ドライバ２０は、行方向アドレスデコーダを含み、アドレス選択された１本のワード線１４と残りの非選択のワード線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。同様に、ビット線ドライバ２２は、列方向アドレスデコーダを含み、アドレス選択された少なくとも１本のビット線１６と残りの非選択のビット線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。
【００３１】
また、ワード線・ビット線ドライバ２０，２２は、上述の動作モード時にワード線１４及びビット線１６に電位供給することに加えて、その後のインプリント防止工程を実施するために、ワード線１４及びビット線１６に電位供給する機能を有する。
【００３２】
（一般動作説明）
次に、図１に示すＦｅＲＡＭの動作について説明する。図３は、図１に示すメモリセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変化ラキャパシタ面積）の電圧依存性が示すヒステリシス特性を表している。
【００３３】
図３では例えば、ビット線１６に対してワード線１４の電位が高くなる方向をプラス（＋）としている。ワード線１４及びビット線電位が同電位（共に０Ｖである電源ＯＦＦ時も含む）である時に、メモリセル１８の印加電圧が０Ｖとなる。このときの強誘電体キャパシタは、２種の残留分極アＰｒ（図３のＡ点及びＤ点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを“１”のメモリ状態と定義して、２値の記憶状態を得ることができる。
【００３４】
ここで、図３の点Ｃ及び点Ｆはそれぞれ、強誘電体メモリセル１８の飽和分極点である。また、図３の点Ｂ及び点Ｅは、分極方向が反転する点である。この点Ｂまたは点Ｅのように、分極値を０とする電圧を抗電圧と称する。
【００３５】
図３のヒステリシス特性によれば、データ“０”を書き込む時には、強誘電体メモリセル１８に電圧Ｖｓを印加し、図３の点Ｃに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行させれば良い。逆に、データ“１”を書き込む時には、強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の点Ｆに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ａに移行させれば良い。
【００３６】
データの読み出しは、点Ａまたは点Ｄの分極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印加して行う。
【００３７】
選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。このとき、Ａ点からＣ点に移行するとき（メモリ状態が“１”のリード時）には分極値が０となるＢ点を越えて分極方向が負から正に反転する。このため、図３に示す比較的大きな電荷量Ｑ１に相当する電流がビット線１６に流れる。一方、Ｄ点からＣ点に移行するとき（メモリ状態が“０”のリード時）には、分極方向は反転しない。よって、図３に示す比較的小さな電荷量Ｑ２に相当する電流がビット線１６に流れる。よって、ビット線１６に流れる電流を、図示しないリファレンス電流と比較することで、メモリ状態が“１”であるか“０”であるかを判定できる。
【００３８】
次に、データの読み出しを例に挙げて、ワード線１４及びビット線１６の電位設定について説明する。この電位設定は、電源回路２４から４種類の電位（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワード線ドライバ２０及びビット線ドライバ２２によって実施される。なお、電位Ｖｓ，０Ｖが２種の選択電位となり、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位となる。
【００３９】
図４には、一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。よって、選択セル１８ａに接続されたビット線１６の電流を検出すれば、上述の通り、メモリ状態が“１”であるか“０”であるかを判定できる。
【００４０】
なお、図３のＣ点の分極状態に設定することは、データ“０”の書き込み動作と同じである。よって、データ“０”を書き込む時にも、図４の通り電位設定すればよい。
【００４１】
また、実際のデータリード動作は、一本のワード線１４上の複数のメモリセル１８に対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【００４２】
（インプリントの説明）
図５は、図３のＤ点の分極値（＋Ｐｒ）を保持しているメモリセル、即ちデータ‘０’の記憶状態にあるメモリセルのヒステリシスを模式的に示している。このメモリセルを選択し、図６（Ｂ）に示すように、プラス電界の選択電圧Ｖｓを繰り返し印加して、分極値をＤ点からＣ点に移行させてデータ読み出しを繰り返し行う。
【００４３】
そうすると、マイナス電界側のヒステリシス特性が図５の破線に示すようにシフトする。破線のヒステリシス特性でも、データ‘１’の書き込みは可能である。さらに図６（Ｂ）の選択電圧Ｖｓを繰り返し印加すると、マイナス電界側のヒステリシス特性が図５の一点鎖線に示すようにさらにシフトする。また、図５の一点鎖線のヒステリシス特性では、マイナス電界では正の分極値から負の分極値に反転せず、データ‘１’の書き込みは不可能となるエラーが生ずる。
【００４４】
このインプリントは、繰り返し回数１０nのべき乗数ｎが大きくなる顕著であり、耐用寿命として例えば１０１５回程度が求められている。
【００４５】
（本実施形態の駆動方法）
本実施例では、上述のインプリントを低減するものである。この解決原理を簡易化したのが図６（Ａ）であり、図６（Ｂ）は比較例の駆動法である。
【００４６】
図６（Ａ）（Ｂ）は共に、強誘電体キャパシタにプラス電界方向の選択パルス（Ｖｓ）が繰り返し印加されて、分極状態を図３のＣ点に移行させて、データ“０”の書き込みが繰り返し行われている。なお、この書き込み動作に代えて、図３のＡ点（データ“１”の記憶状態）からＣ点に移行させてデータを読み出す動作としても同じである。
【００４７】
図６（Ａ）では、各選択パルスＶｓの印加後に、マイナス電界方向の電圧、例えば非選択電圧（−Ｖｓ／３）が印加されている。つまり、本実施形態では、選択期間に第１極性（例えばプラス）の選択電圧が印加された時には、第１極性とは逆極性の第２極性（この場合はマイナス）の電圧を選択メモリセルに印加しています。ただし、この第２極性の電圧は、選択メモリセルの記憶データを反転させない電圧である必要がある。本実施形態では、既に用意されている電圧として、非選択電圧を用いる。
【００４８】
このように、選択電圧を選択メモリセルに印加した後に、選択電圧とは逆極性の非選択電圧を選択メモリセルに印加することで、同一電界方向の選択電圧を選択メモリセルに印加してデータ書き込みまたは読み出しを繰り返す過酷な状況でも、少なくとも一方向の電界が選択メモリセルに印加され続けることを防止できる。
【００４９】
従って、図５にて説明したインプリントは、抑制されるかまたは防止され、強誘電体メモリの耐用寿命を長くすることができる。
【００５０】
（本実施形態の駆動方法の具体例）
以下、本実施形態のより具体的な駆動方法について説明する。以下の説明では、図７に示すセルＣ１１を選択セルとし、セルＣ１２，Ｃ２１，Ｃ２２を非選択セルとする。
【００５１】
図８（Ａ）〜図８（Ｄ）は、図３に示すデータ“０”を選択セルＣ１１に書き込む時、あるいは図３に示すデータ“０”及び“１”を選択セルＣ１１より読み出すときの、２本のワード線ＷＬ１，ＷＬ２の電位と、２本のビット線ＢＬ１，ＢＬ２の電位をそれぞれ示している。図９（Ａ）〜図９（Ｄ）は、図８（Ａ）〜図８（Ｄ）に示す各種電位をワード線ＷＬ１，ＷＬ２及びビット線ＢＬ１，ＢＬ２に印加した際の、４つのセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２に印加される電圧を示している。
【００５２】
各図に示す駆動期間は、データ“１”書き込み期間Ｔ１、イコライズ期間Ｔ２及びインプリント防止期間Ｔ３に大別される。本実施形態では、最小パルス幅Ｗとしたとき、書き込み期間Ｔ１＝５Ｗ、イコライズ期間Ｔ２＝Ｗ、インプリント防止期間Ｔ３＝Ｗとしているがこれに限らない。
【００５３】
選択セルＣ１１を図３の点Ｃの飽和分極状態に設定するには、選択セルＣ１１に接続されたワード線ＷＬ１に図９（Ａ）に示すパルス幅Ｗのワード線選択電位（Ｖｓ）を、選択セルＣ１１に接続されたビット線ＢＬ１に図９（Ｃ）に示すビット線選択電位（０）を印加すればよい。このとき、図１２（Ａ）に示すように、選択セルＣ１１の両端にはプラス電界方向の電圧（Ｖｓ）が印加される。書き込み期間Ｔ１では、非選択セルＣ１２，Ｃ２１，Ｃ２２に、非選択電圧（アＶｓ／３）が印加される。このため、ワード線ＷＬ２には、図８（Ｂ）に示すようにワード非選択電位（Ｖｓ／３）が印加され、ビット線ＢＬ２には、図８（Ｄ）に示すようにビット線非選択電位（２Ｖｓ／３）が印加される。
【００５４】
図８（Ａ）〜図８（Ｄ）に示す波形図では、各電圧パルスが時間軸上でずれたとしても、非選択セルＣ１２，Ｃ２１，Ｃ２２に非選択電圧（アＶｓ／３）よりも絶対値が大きい電圧がかからないようにしている。例えば、選択ワード線ＷＬにパルス幅Ｗの選択ワード電位Ｖｓが印加されるタイミングに合わせて、ビット線ＢＬ２にはパルス幅３Ｗの非選択ビット電位（２Ｖｓ／３）が印加されている。同様に、ビット線ＢＬ２にパルス幅３Ｗの非選択ビット電位（２Ｖｓ／３）が印加されるタイミングに合わせて、ワード線ＷＬ１，Ｌ２には、パルス幅５Ｗの非選択ワード電位（Ｖｓ／３）が印加されている。こうすると、図８（Ａ）の選択ワード電位Ｖｓの電圧パルスが時間軸上でずれても、あるいは図８（Ｄ）の非選択ビット電位（２Ｖｓ／３）の電圧パルスが時間軸上でずれても、非選択セルＣ１２，Ｖ２１，Ｃ２２に非選択電圧（アＶｓ／３）よりも絶対値が大きい電圧がかからない。
【００５５】
次に、イコライズ期間Ｔ２では、全てのワード線及びビット線が共に等しい電位、例えば共に０Ｖとされる。こうすると、先の書き込み期間Ｔ１にて図３のＣ点に移行した選択セルの分極状態は、書き込み期間Ｔ１内に点Ｊに移行した後に、イコライズ動作によって点Ｄに移行する。非選択セルは、書き込み期間Ｔ１内に点Ｇ，Ｊのどちらか（点Ｄの状態にあるとき）、または点Ｈ，Ｉのどちらか（点Ａの状態にあるとき）に移動した後、元の点Ｄまたは点Ａに戻る。
【００５６】
インプリント防止期間Ｔ３には、選択メモリセルＣ１１に印加された選択電圧Ｖｓとは逆極性の非選択電圧（−Ｖｓ／３）が選択メモリセルＣ１１に印加される（図９（Ａ）参照）。このために、インプリント防止期間Ｔ３では、ワード線ＷＬ１，２及びビット線ＢＬ２は０Ｖに維持される一方で、ビット線ＢＬ１のみに非選択電圧（Ｖｓ／３）が印加される。
【００５７】
このインプリント防止期間Ｔ３では、図９（Ａ）〜図９（Ｄ）に示すように、選択セルＣ１１及び非選択セルＣ２１に非選択電圧（−Ｖｓ／３）が印加され、他の非選択セルＣ１２，Ｃ２２には０Ｖが印加される。このように、選択メモリセルＣ１１には、書き込み期間Ｔ１にてプラス電界の選択電圧Ｖｓが印加され、イコライズ期間Ｔ２を経た後に、インプリント防止期間Ｔ３にて、選択電圧Ｖｓとは逆極性の非選択電圧（−Ｖｓ／３）が印加される。よって、選択セルＣ１１に選択電圧Ｖｓを繰り返し印加する場合でも、毎回、非選択電圧（−Ｖｓ）が印加されるので、上述した原理によりインプリントが抑制または防止される。
【００５８】
なお、選択セルＣ１１に、書き込み期間Ｔ１にて選択電圧（−Ｖｓ）が印加される場合には、インプリント防止期間Ｔ３にて非選択電圧（＋Ｖｓ／３）を印加すればよい。この場合は、ワード線ＷＬ１に図８（Ａ）の電位が、ビット線ＢＬ１に図８（Ａ）の電位が、ワード線ＷＬ２に図８（Ｄ）の電位が、ビット線ＢＬ２に図８（Ｃ）の電位がそれぞれ供給される。
【００５９】
図１０は、本実施形態でのインプリント前後のヒステリシス特性を示している。初期特性１００に対して、マイナス電界の選択電圧を印加し続けた後の特性１１０はほとんど変化がなかった。
【００６０】
一方、図１１は比較例でのインプリント前後のヒステリシス特性を示している。初期特性１２０に対して、マイナス電界の選択電圧を印加し続けた後の特性１３０にはインプリントが生じていることが分かる。
【００６１】
ここで、図９（Ｂ）に示すように、選択セルＣ１１とビット線ＢＬ１を共有する非選択セルＣ２１には、インプリント防止期間Ｔ３にて非選択電圧（−Ｖｓ／３）が印加されてしまう。このこと自体は、ディスターブの観点で好ましいことではない。
【００６２】
しかし、このディスターブは、強誘電体メモリのヒステリシスの角型性を向上させることで改善できる。よって、本実施形態は、角型性の良好なヒステリシス特性を持つ強誘電体記憶装置に適用することが好ましい。
【００６３】
（デスィスターブ現象の説明）
ここで、角型性が良好でないヒステリシス特性（図１２）の強誘電体メモリでのディスターブについて簡単に説明する。
【００６４】
図１２は、点Ｄの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｅ側に移行する電界方向でマイナス電界方向）に、１０nオーダで繰り返し非選択電圧−Ｖｓ／３が印加される場合を示している。同様に、点Ａの分極状態にある非選択メモリセルに、他の選択セルの動作モードの度に、分極状態を反転させる電界方向（点Ｂ側に移行する電界方向でプラス電界方向）に１０nオーダで繰り返し非選択電圧Ｖｓ／３が印加される場合を示している。
【００６５】
いずれの場合も、繰り返し回数１０nのべき乗数ｎが大きくなると、残留分極Ｐｒまたは−Ｐｒの絶対値が小さくなってしまう。図１３（Ａ）に示す角型性の良好でないヒステリシス特性の強誘電体メモリについて、ディスターブが顕著であることは図１３（Ｂ）に示す通りである。図１３（Ｂ）に示すように、データ読み出し時のデータ‘０’の電荷Ａとデータ‘１’の電荷Ｂとのマージンは、繰り返し回数１０nのべき乗数ｎが大きくなるに従い小さくなり、ついにはマージンがなくなってセンスアンプでのデータ判別が不能となる。
【００６６】
一方、図１４（Ａ）に示す角型性の良好なヒステリシス特性の強誘電体メモリについては、ディスターブは問題とならない。この場合は、図１４（Ｂ）に示す通り、データ読み出し時のデータ‘０’の電荷Ａとデータ‘１’の電荷Ｂとのマージンは、繰り返し回数１０nのべき乗数ｎが大きくなっても、充分に確保できるからである。よって、図９（Ｂ）に示すように、非選択セル２１に、インプリント防止期間Ｔ３にて余分な非選択電圧（−Ｖｓ／３）が印加されても、ディスターブは問題とならない。
【００６７】
（インプリント防止期間の設定方法）
本実施形態では、書き込み動作、再書き込み動作及び読み出し動作が終了する度に、インプリント防止期間を設けることができる。あるいは、これらの動作が複数回終了する毎に１回、ディスターブ期間を設けるものでも良い。
【００６８】
このために、図１５に示すように、書き込み動作及び読み出し動作の回数をカウントし、所定値にカウントアップしたらインプリント防止期間Ｔ３内の動作を行うように指示するカウンタ４０を設けることが出来る。このカウンタ４０は、書き込み動作及び読み出し動作の回数をカウントするために、例えばアドレス遷移信号ＡＴＤをカウントすることが出来る。なお、読み出し動作が行われると続いて再書き込みが必ず実施され、書き込み動作としてもデータ“０”とデータ“１”との２回の書き込みが必要である。従って、カウンタ４０がアドレス遷移信号ＡＴＤを１回カウントすると、上述の２つの動作が終了したことを検出できるので、これを考慮してカウントアップ値を決定すればよい。
【００６９】
図１６は、メモリアドレスとして用いられない架空のアドレス（Ｍ＋１，Ｎ＋１）が指定された場合に、インプリント防止期間Ｔ３内の動作が実施される他の実施形態を示している。
【００７０】
図１６において、有効ワード線１４はＮ本、有効ビット線１６はＭ本、強誘電体メモリセル１８は計（ＭラＮ）個存在する。ここで、（Ｎ＋１）本目の仮想のワード線１４Ａと、（Ｍ＋１）本目の仮想のビット線１６Ａを想定する。アドレス（Ｍ＋１，Ｎ＋１）も仮想アドレスである。
【００７１】
上述の書き込み及び読み出し動作は、実際のアドレス（１，１）〜（Ｍ，Ｎ）のいずれかが指定されて実施される。ワード線・ビット線ドライバ２０，２２は上述したようにアドレスデコーダを内蔵するので、有効アドレスが指定された時には上述の動作工程が実施される。ここで、仮想アドレス例えばアドレス（Ｍ，Ｎ）が指定されたら、インプリント防止工程が実施されるように、ワード線・ビット線ドライバ２０，２２を設定しておく。こうすると、カウンタ４０等を要せずに、アドレス指定のみでインプリント防止工程を実施することができる。
【００７２】
（ヒステリシス特性の角型性）
本実施形態は、本願出願人による先願（特願２００３−２８６５６２）等に記載のように、角型性の良好なヒステリシス特性を有する強誘電体記憶装置にて好適に実施できる。
【００７３】
角型性の良好なヒステリシス特性では、下記の式（１）が成立する。
【００７４】
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ…（１）
ここで、ｎは、図１７に示すビット線（またはサブビット線）ＢＬｍに接続される強誘電体メモリセルの数ある。式（１）中の（ｎ−１）は、ｎ個の強誘電体メモリセルの一つが選択セルとなった場合の非選択セルの数を示す。ΔＰａは、電圧Ｖを印加した時に強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、ビット線ＢＬｍに接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差である（図１８参照）。つまり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である。図１８に示すように角型性が良好でＣｕの値が充分に小さい場合（傾きがほぼ水平に近い等の場合）、ΔＰａ≒２×Ｐｒとしてもよい。Ｃｕは、ビット線ＢＬｍに接続されている（ｎ−１）個の非選択メモリセルの各々の容量（ｄＰ／ｄＶ；μＣ／ｃｍ２／Ｖ）である。ΔＶＢＬは、センスアンプＳＡｍが増幅可能な最小入力振幅（Ｖ）である。
【００７５】
上述したパラメータのうち、Ｃｕはヒステリシス特性から導出でき、非選択時の電圧Ｖ＝Ｖｕとすると、Ｖ＝Ｖｕにおけるヒステリシス特性（Ｐ−Ｖカーブ）の微分により得られる。つまり、Ｃｕは、図１８に示す電圧Ｖｕまたは−電圧ＶｕがＰ−Ｖカーブと交わる各点での傾き（角型性の一指標）であり、Ｃｕ＝ｄＰ／ｄＶ≒ΔＰ／ΔＶとなる。なお、Δとは任意の差分であり、例えば、測定器の感度限界に設定することができる。
【００７６】
ヒステリシス特性の角型性、下記の式（２）にて表わすこともできる。
【００７７】
つまり、図１８に示すように、強誘電体メモリセルの抗電圧をＶｃとし、強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、式（２）は以下の通りとなる。
【００７８】
ΔＶ≦Ｖｃ…（２）
図１８のように角型性が優れたヒステリシス特性では、ΔＶ≦Ｖｃとなり、この特性は従来の強誘電体キャパシタでは見られない特性である。図１８の角型性が維持される限り、｜Ｖｓ｜＞｜Ｖｃ｜となり、よって、｜Ｖｓ｜−｜Ｖｃ｜＞０が常に成立する。特に、強誘電体記憶装置をインプリント試験した後でも、下記の式（３）を満たすことが、実用上極めて重要である。
【００７９】
｜Ｖｓ｜＞｜Ｖｃ｜…（３）
以下、角型性の良好なヒステリシス特性を有する強誘電体記憶装置に用いられる強誘電体薄膜の好適な例については、本願出願人による先願（特願２００３−２８６５６２）等に具体的に説明されている。
【００８０】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態に係る強誘電体記憶装置のブロック図である。
【図２】図１に示すメモリセルアレイの概略斜視図である。
【図３】図１に示す強誘電体メモリセルのヒステリシス特性図である。
【図４】強誘電体メモリセルアレイのリード時（データ“０”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図５】強誘電体キャパシタのインプリントを説明するための特性図である。
【図６】図６（Ａ）は比較例の駆動法を、図６（Ｂ）は本発明の実施形態の駆動法をそれぞれ示す波形図である。
【図７】図１中の一部のセルの拡大図である。
【図８】図８（Ａ）〜図８（Ｄ）は、データ“０”を選択セルＣ１１に書き込む時の２本のワード線と２本のビット線の電位をそれぞれ示す波形図である。
【図９】図９（Ａ）〜図９（Ｄ）は、図８（Ａ）〜図８（Ｄ）の電位設定により図７の選択セルＣ１１〜Ｃ２２に印加される電圧をそれぞれ示す波形図である。
【図１０】インプリントが生じない本発明の実施形態の強誘電体キャパシタの特性図である。
【図１１】インプリントが生じる比較例の強誘電体キャパシタの特性図である。
【図１２】強誘電体キャパシタのディスターブ現象を説明するための特性図である。
【図１３】図１３（Ａ）は角型性が良好でないヒステリシス特性を示し、図１３（Ａ）は図１３（Ｂ）の特性を有する強誘電体キャパシタでのディスターブ特性を示す図である。
【図１４】図１４（Ａ）は角型性が良好なヒステリシス特性を示し、図１４（Ａ）は図１４（Ｂ）の特性を有する強誘電体キャパシタでの非ディスターブ特性を示す図である。
【図１５】インプリント防止工程を実施するタイミングを決定するカウンタを有する強誘電体記憶装置のブロック図である。
【図１６】仮想アドレスの指定によりインプリント防止工程を実施するタイミングを決定する強誘電体記憶装置のブロック図である。
【図１７】１本のビット線に接続されるｎ個の強誘電体メモリセル、選択ゲート及びセンスアンプを示した図である。
【図１８】本発明の実施の形態における、強誘電体キャパシタのＰ(分極)−Ｖ(電圧)ヒステリシス曲線を示した図である。
【符号の説明】
【００８２】
１０  メモリセルアレイ、  １２  強誘電体、  １４  ワード線、  １６  ビット線、  １８  強誘電体メモリセル、  １８ａ  選択セル、  １８ｂ  非選択セル、  ２０  ワード線ドライバ、  ２２  ビット線ドライバ、  ２４  電源回路、  ４０  カウンタ
【図１】
2005085332.tif 000003
【図２】
2005085332.tif 000004
【図３】
2005085332.tif 000005
【図４】
2005085332.tif 000006
【図５】
2005085332.tif 000007
【図６】
2005085332.tif 000008
【図７】
2005085332.tif 000009
【図８】
2005085332.tif 000010
【図９】
2005085332.tif 000011
【図１０】
2005085332.tif 000012
【図１１】
2005085332.tif 000013
【図１２】
2005085332.tif 000014
【図１３】
2005085332.tif 000015
【図１４】
2005085332.tif 000016
【図１５】
2005085332.tif 000017
【図１６】
2005085332.tif 000018
【図１７】
2005085332.tif 000019
【図１８】
2005085332.tif 000020