(57)【要約】【課題】マスク部材が後退して上部電極の上面がマスク部材下から露出した場合でも、この上部電極のエッチングを抑制できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１０上に形成された層間絶縁膜２０上に下部電極膜３１´と強誘電体膜３３´と上部電極膜とを順次形成し、この上部電極膜を所定形状にパターニングして強誘電体キャパシタ５０の上部電極３５を形成する。次に、この上部電極３５の露出面全体と、当該上部電極３５周辺の強誘電体膜３３´上とに下側からエッチングバリア膜３７と、レジストマスク４３とを順次形成する。そして、このレジストマスク４３をマスクに強誘電体膜３３´及び下部電極膜３１´とを順次エッチングして除去し、強誘電体キャパシタ５０の強誘電体３３と下部電極３１とをそれぞれ形成する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを形成する方法であって、
半導体基板上に絶縁膜を形成し、当該絶縁膜上に前記強誘電体キャパシタ用の下部電極膜と強誘電体膜と上部電極膜とを順次形成する工程と、
前記上部電極膜を所定形状にパターニングして前記強誘電体キャパシタの上部電極を形成する工程と、
前記上部電極の露出面全体と、当該上部電極周辺の前記強誘電体膜上とに下側からエッチングバリア膜と、所定のマスク部材とを順次形成する工程と、
前記マスク部材をマスクに前記強誘電体膜及び前記下部電極膜とを順次エッチングして除去し、前記強誘電体キャパシタの強誘電体と下部電極とをそれぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングバリア膜は、酸化アルミニウム（ＡｌＯＸ）からなる膜であり、
前記上部電極の露出面全体と、当該上部電極周辺の前記強誘電体膜上とに下側からエッチングバリア膜と、所定のマスク部材とを順次形成する工程は、
前記上部電極を覆うように前記強誘電体膜上に前記エッチングバリア膜を形成し、前記上部電極上と当該上部電極周辺の前記強誘電体膜上とに前記マスク部材を形成し、その後、前記マスク部材をマスクに前記エッチングバリア膜をエッチングして除去する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク部材をマスクに前記エッチングバリア膜をエッチングして除去する際に、エッチングガスとして、三塩化ホウ素（ＢＣｌ３）を用いることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、強誘電体メモリにおける強誘電体キャパシタの製造方法に関するものである。
【背景技術】
【０００２】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ferroelectric memory）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。このような強誘電体メモリは、一般に、強誘電体キャパシタと、スイッチング用のＭＯＳトランジスタ等からなるメモリセルが複数個集まって構成される。また、強誘電体キャパシタは、上部電極及び下部電極と、この両電極に挟まれた強誘電体とから構成される。
【０００３】
ここで、上部電極及び下部電極にはプラチナ（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属が用いられ、また、強誘電体膜にはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）等の強誘電体材料が用いられることが多い。これらの貴金属や、ＳＢＴ等はエッチングガスに対する反応性が乏しく、レジスト膜との間でエッチングの選択比を十分に得ることができないということが広く知られている（例えば、特許文献１参照。）。
【０００４】
図５（Ａ）〜（Ｃ）は従来例に係る強誘電体キャパシタ９０の形成方法を示す工程図である。図５（Ａ）において、まず始めに、シリコン基板９１上に形成された層間絶縁膜９２上にプラチナ等からなる下部電極膜９３´を形成する。次に、この下部電極膜９３´上にＳＢＴ等からなる強誘電体膜９４´を形成する。さらに、この強誘電体膜９４´上にプラチナ等からなる上部電極膜９５´を形成する。そして、この上部電極膜９５´上にレジスト膜（図示せず）を形成する。
【０００５】
次に、このレジスト膜をパターニングして、図５（Ｂ）に示すように、キャパシタ形成領域を覆い、他の領域を露出させるレジストマスク９６を上部電極膜９５´上に形成する。そして、このレジストマスク９６をマスクにして、上部電極膜９５´と、強誘電体膜９４´と、下部電極膜９３´とをエッチングして除去する。これにより、図５（Ｃ）に示すように、層間絶縁膜９２上に下部電極９３と、強誘電体９４と、上部電極９５とからなる強誘電体キャパシタ９０を完成させる。上部電極膜と、強誘電体膜と、下部電極膜のパターニングは、塩素（Ｃｌ２）と、酸素（Ｏ２）と、アルゴン（Ａｒ）とを含む混合ガスを用いたプラズマエッチングにより行うことが多い。
【特許文献１】特開２００２−３５３４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来例に係る強誘電体キャパシタ９０の形成方法によれば、レジストマスク９６をマスクにして、上部電極膜９５´と、強誘電体膜９４´と、下部電極膜９３´とにプラズマエッチングを施すことによって、層間絶縁膜９２上に強誘電体キャパシタ９０を形成していた。
しかしながら、上部電極膜９５´及び下部電極膜９３´、強誘電体膜９４´は上記の混合ガスに対して反応性が乏しく、これらの被エッチング膜とレジストマスク９６との間でエッチングの選択比を十分に得ることができなかった。このため、被エッチング膜をエッチングしている間に、このレジストマスク９６の表面が削られてしまい（即ち、レジストマスク９６の後退が進んでしまい）、特に、強誘電体膜９４´や下部電極膜９３´をエッチングしている間に、このレジストマスク９６下から上部電極９５の上面がその周縁から徐々に露出してしまうことが多かった。このように、上部電極９５の上面がレジストマスク９６下から露出してしまうと、この上部電極９５を介して強誘電体膜９４´に過剰なエッチングダメージを与えてしまい、強誘電体キャパシタのキャパシタ特性を劣化させてしまうおそれがある。
【０００７】
また、レジストマスク９６は、ウエーハ面内や、ウエーハ間、バッチ間でばらつきを持って徐々に後退し、このレジストマスク９６の後退にしたがって、上部電極９５はその周縁から徐々に削られ、上部電極９５と強誘電体９４との界面の面積（即ち、強誘電体キャパシタの実効面積）は徐々に減少していく。このため、強誘電体キャパシタ９０の実効面積をウエーハ面内や、ウエーハ間、バッチ間で一定に保つことが困難であるという問題があった。
【０００８】
そこで、この発明はこのような問題を解決したものであって、マスク部材が後退して上部電極の上面がマスク部材下から露出した場合でも、この上部電極のエッチングを抑制することができるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は強誘電体キャパシタを形成する方法であって、半導体基板上に絶縁膜を形成し、当該絶縁膜上に前記強誘電体キャパシタ用の下部電極膜と強誘電体膜と上部電極膜とを順次形成する工程と、前記上部電極膜を所定形状にパターニングして前記強誘電体キャパシタの上部電極を形成する工程と、前記上部電極の露出面全体と、当該上部電極周辺の前記強誘電体膜上とに下側からエッチングバリア膜と、所定のマスク部材とを順次形成する工程と、前記マスク部材をマスクに前記強誘電体膜及び前記下部電極膜とを順次エッチングして除去し、前記強誘電体キャパシタの強誘電体と下部電極とをそれぞれ形成する工程と、を含むことを特徴とするものである。
【００１０】
ここで、上部電極膜と下部電極膜は、例えばプラチナ（Ｐｔ）またはイリジウム（Ｉｒ）等の高い耐食性をもつ貴金属からなるものである。また、強誘電体膜とは、例えばＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）またはＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）からなるものである。さらに、マスク部材とは、例えばレジストからなるレジストマスクや、シリコン酸化膜またはメタル系材料等からなるハードマスクである。このマスク部材をマスクに上部電極膜や、下部電極膜、強誘電体膜（以下で、これらをまとめて被エッチング膜という）をエッチングする場合には、これらの被エッチング膜はエッチングガスに対する反応性が低いために、マスク部材と被エッチング膜との間でエッチングの選択比を十分に得ることができない。
【００１１】
本発明に係る第１の半導体装置の製造方法によれば、強誘電体膜と下部電極膜とをエッチングして除去する前に、上部電極の露出面全体と、当該上部電極周辺の強誘電体膜上とにエッチングバリア膜を形成しているので、マスク部材が後退して上部電極の上面がマスク部材下から露出した場合でも、この上部電極へのエッチングをエッチングバリア膜で抑制することができる。
【００１２】
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記エッチングバリア膜は、酸化アルミニウム（ＡｌＯＸ）からなる膜であり、前記上部電極の露出面全体と、当該上部電極周辺の前記強誘電体膜上とに下側からエッチングバリア膜と、所定のマスク部材とを順次形成する工程は、前記上部電極を覆うように前記強誘電体膜上に前記エッチングバリア膜を形成し、前記上部電極上と当該上部電極周辺の前記強誘電体膜上とに前記マスク部材を形成し、その後、前記マスク部材をマスクに前記エッチングバリア膜をエッチングして除去する工程であることを特徴とするものである。
【００１３】
本発明に係る第２の半導体装置の製造方法によれば、マスク部材をあまり後退させずにエッチングバリア膜をパターニングすることができるので、このエッチングバリア膜をパターニングするためのマスク部材を、強誘電体膜及び下部電極膜をパターニングするためのマスク部材に兼用することができる。また、強誘電体膜及び下部電極膜をパターニングする際に、上部電極の露出面全体を絶縁性の酸化アルミニウム（ＡｌＯＸ）で覆っているので、例えば、この上部電極を介しての強誘電体膜へのプラズマダメージを低減することができる。
【００１４】
本発明に係る第３の半導体装置の製造方法は、上述した第２の半導体装置の製造方法において、前記マスク部材をマスクに前記エッチングバリア膜をエッチングして除去する際に、エッチングガスとして、三塩化ホウ素（ＢＣｌ３）を用いることを特徴とするものである。
本発明に係る第３の半導体装置の製造方法によれば、マスク部材の後退を抑制しつつ、エッチングバリア膜を良好にパターニングすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１は、本発明の実施形態に係る強誘電体メモリ１００の構成例を示す要部断面図である。図１において、１０はシリコン基板、２０は層間絶縁膜、３１は下部電極、３３は強誘電体、３５は上部電極、３７はエッチングバリア膜である。図１に示すように、これらの下部電極３１と、強誘電体３３と、上部電極３５とから強誘電体キャパシタ５０は構成されている。また、図示しないが、このシリコン基板１０にはスイッチング用のＭＯＳトランジスタが形成されており、このＭＯＳトランジスタと強誘電体キャパシタ５０とで、例えば１Ｔ１Ｃ型のメモリセルが構成されている。強誘電体メモリ１００は、このようなメモリセルが複数個集まって構成されている。
【００１６】
図１に示す層間絶縁膜２０は、上記のＭＯＳトランジスタを覆うようにシリコン基板上に設けられている。この層間絶縁膜は例えばシリコン酸化膜である。また、下部電極３１と上部電極３５は、例えばプラチナ（Ｐｔ）、またはイリジウム（Iｒ）等で構成されている。これら下部電極３１と上部電極３５の膜厚は、例えば２０００[Å]程度である。さらに、強誘電体膜３３は、例えばＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、またはＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）等からなるものである。この強誘電体膜３３の膜厚は、例えば２０００[Å]程度である。
【００１７】
エッチングバリア膜３７は、例えば酸化アルミニウム（ＡｌＯＸ）からなるものである。図１に示すように、このエッチングバリア膜３７は、上部電極３５の露出面全体と、当該上部電極３５周辺の強誘電体膜３３上とに設けられている。このエッチングバリア膜３７の膜厚は、例えば５００[Å]程度である。以下、このエッチングバリア膜３７の形成工程と、そのはたらきを含めて、強誘電体メモリ１００の製造方法について説明する。
【００１８】
図２（Ａ）〜図４（Ｂ）は強誘電体メモリ１００の製造方法を示す工程図（その１〜３）である。まず始めに、図２（Ａ）に示すように、シリコン基板１０上にシリコン酸化膜等からなる層間絶縁膜２０を形成する。この層間絶縁膜２０の形成は、例えばＣＶＤ（chemical vapor deposition）法で行う。
次に、この層間絶縁膜２０上に例えばプラチナ等からなる下部電極膜３１´を形成する。この下部電極膜３１´の形成は、例えばスパッタリング法で行う。そして、この下部電極膜３１´上に例えばＳＢＴ等からなる強誘電体膜３３´を形成する。この強誘電体膜３３´の形成は、例えば周知技術のゾルーゲル法で行う。さらに、この強誘電体膜３３´上に例えばプラチナ等からなる上部電極膜３５´を形成する。この上部電極膜３５´の形成は、例えばスパッタリング法で行う。
【００１９】
次に、図２（Ｂ）に示すように、上部電極３５を形成する領域を覆い、他の領域を露出させるような第１のレジストマスク４１を形成する。このレジストマスク４１の形成は、例えばフォトリソグラフィ技術を用いて行う。次に、図２（Ｃ）に示すように、このレジストマスク４１をマスクに上部電極膜３５´をエッチングして除去し、上部電極３５を形成する。この上部電極３５の形成は、例えば塩素（Ｃｌ２）と、酸素（Ｏ２）と、アルゴン（Ａｒ）とを含む混合ガスを用いたプラズマエッチングで行う。
【００２０】
ところで、この塩素と、酸素と、アルゴンとを含む混合ガスを用いたプラズマエッチングでは、プラチナ等からなる上部電極３５とレジストマスク４１とのエッチングの選択比が十分得られない。このため、図２（Ｃ）に示すように、レジストマスク４１はその上面と側面とからエッチングされてシリコン基板１０側に後退してしまう。
ここで、上記の混合ガスを用いたプラズマエッチングは異方性のため、このレジストマスク４１はその側面よりも上面が大きくエッチングされる。このため、図２（Ｃ）に示すように、エッチング後のレジストマスク４１の断面視での形状（以下で、断面形状という）は、略台形となる。また、上部電極膜３５´は、このシリコン基板側に徐々に後退するレジストマスク４１をマスクにエッチングされるので、上部電極３５の断面形状も略台形となる。
【００２１】
さらに、上記の混合ガスを用いたプラズマエッチングでは、プラチナ等からなる上部電極膜３５´だけでなく、ＳＢＴ等からなる強誘電体膜３３´もエッチングされる。そのため、上部電極膜３５´をオーバーエッチングして上部電極３５を形成すると、図２（Ｃ）に示すように、このエッチングにより除去された上部電極膜の下地にある強誘電体膜３３´もある程度エッチングされて、膜減りする。
【００２２】
次に、レジストマスク４１をアッシングして除去する。そして、図３（Ａ）に示すように、この上部電極３５を覆うように強誘電体膜３３´上の全面に、例えば酸化アルミニウム（ＡｌＯＸ）からなるエッチングバリア膜３７を形成する。このエッチングバリア膜３７の形成は、例えばスパッタリング法で行う。次に、図３（Ｂ）に示すように、上部電極３５上と、当該上部電極３５周辺の強誘電体膜３３´上とを覆い、他の領域を露出させるような第２のレジストマスク４３をエッチングバリア膜３７上に形成する。この第２のレジストマスク４３の形成は、例えばフォトリソグラフィで行う。
【００２３】
次に、このレジストマスク４３をマスクにエッチングバリア膜３７をエッチングして除去し、このエッチングバリア膜３７を上部電極３５上及び当該上部電極３５周辺の強誘電体膜３３´上だけに残す。このエッチングバリア膜３７のエッチングは、例えば、三塩化ホウ素（ＢＣｌ３）をエッチングガスに用いたプラズマエッチングにより行う。これにより、図４（Ａ）に示すように、上部電極３５の露出面全体と、当該上部電極３５周辺の強誘電体膜３３´上とに、この酸化アルミニウムからなるエッチングバリア膜３７を残すことができる。さらに、このエッチングバリア膜３７のパターニング工程では、レジストマスク４３はあまり後退しないので、このレジストマスク４３を強誘電体膜３３´及び下部電極膜３１´をパターニングするためのマスクとして、そのまま用いることができる。
【００２４】
次に、このレジストマスク４３をマスクに強誘電体膜３３´と、下部電極膜３１´とを順次エッチングして除去し、図４（Ｂ）に示すように、強誘電体キャパシタ５０の強誘電体３３と下部電極３１とをそれぞれ形成する。この強誘電体３３と下部電極３１の形成は、例えば、塩素と、酸素と、アルゴンとを含む混合ガスを用いたプラズマエッチングで行う。その後、レジストマスク４３をアッシングして除去し、図１に示した強誘電体キャパシタ５０を完成させる。
【００２５】
このように、本発明に係る強誘電体メモリ１００の製造方法によれば、強誘電体膜３３´と下部電極膜３１´とをエッチングして除去する前に、上部電極３５の露出面全体と、当該上部電極３５周辺の強誘電体膜３３´上とにエッチングバリア膜３７を形成しているので、レジストマスク４３が後退して上部電極３５の上面がレジストマスク４３下から露出した場合でも、この上部電極３５へのエッチングをエッチングバリア膜３７で抑制することができる。
【００２６】
従って、強誘電体３３へのエッチングダメージを低減することができ、強誘電体キャパシタ５０のキャパシタ特性（例えば、電荷保持特性等）の劣化を防止することができる。また、上部電極３５のエッチングを防ぐことができるので、強誘電体３３と接する上部電極３５の下面の面積、即ち、強誘電体キャパシタ５０の実効面積のばらつきを低減することができる。それゆえ、強誘電体キャパシタ５０の容量のばらつきを低減することができる。
【００２７】
この実施形態では、強誘電体キャパシタ５０が本発明の強誘電体キャパシタに対応し、シリコン基板１０が本発明の半導体基板に対応している。また、層間絶縁膜２０が本発明の絶縁膜に対応し、第２のレジストマスク４３が本発明のマスク部材に対応している。さらに、下部電極膜３１´が本発明の下部電極膜に対応し、下部電極３１が本発明の下部電極に対応している。また、強誘電体膜３３´が本発明の強誘電体膜に対応し、強誘電体３３が本発明の強誘電体に対応している。さらに、上部電極膜３５´が本発明の上部電極膜に対応し、上部電極３５が本発明の上部電極に対応している。また、強誘電体メモリ１００が本発明の半導体装置に対応している。
【００２８】
なお、この実施形態では、マスク部材の一例としてレジストマスクを用いる場合について説明したが、本発明のマスク部材はこれに限られることはない。本発明のマスク部材は、例えば、シリコン酸化膜、またはメタル系材料からなるハードマスクでも良い。このようなハードマスクは、レジストマスクと比べて、エッチングされにくい性質を有するので、強誘電体膜３３´や下部電極膜３１´をエッチングして除去する際に、マスク部材の後退をある程度防ぐことができる。
【００２９】
また、この実施形態では、半導体基板の一例としてシリコン基板を用いる場合について説明したが、本発明の半導体基板はこれに限られることはなく、例えばＳＯＩ（silicon on insulator）基板でも良い。本発明の半導体基板にＳＯＩ基板を用いる場合には、図示しないＭＯＳトランジスタはＳＯＩ基板のトップシリコン層に形成される。また、層間絶縁膜２０は、このトップシリコン層上に形成される。
【図面の簡単な説明】
【００３０】
【図１】実施形態に係る強誘電体メモリ１００の構成例を示す要部断面図。
【図２】強誘電体メモリ１００の製造方法（その１）を示す工程図。
【図３】強誘電体メモリ１００の製造方法（その２）を示す工程図。
【図４】強誘電体メモリ１００の製造方法（その３）を示す工程図。
【図５】従来例に係る強誘電体キャパシタ９０の製造方法を示す工程図。
【符号の説明】
【００３１】
１０  半導体基板、２０  層間絶縁膜、３１  下部電極、３１´  下部電極膜、３３  強誘電体、３３´  強誘電体膜、３５  上部電極、３５´  上部電極膜、３７  エッチングバリア膜、４１、４３  レジストマスク、５０  強誘電体キャパシタ、１００  強誘電体メモリ
【図１】
2005085864.tif 000003
【図２】
2005085864.tif 000004
【図３】
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【図４】
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【図５】
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