(57)【要約】【課題】  高性能でかつ閾値電圧の低いCMOS型半導体装置を提供する。【解決手段】  ゲート絶縁膜14を、下層がSiO2、上層がハフニウム(Hf)若しくはジルコニウム(Zr)の酸化膜又はシリケート膜である積層膜で形成し、ゲート絶縁膜直上のゲート電極は、NMOSではポリシリ15で、PMOSではニッケル(Ni)28又はニッケルシリサイド(NiSi)27で形成するCMOS型半導体装置。【選択図】  図９
2005228761.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された酸化シリコン膜と、この酸化シリコン膜上に形成されたハフニウム若しくはジルコニウムの酸化膜又はシリケート膜でなるNMOS及びPMOSのゲート絶縁膜と、これらのゲート絶縁膜上に形成されたNMOS及びPMOSのポリシリゲート電極と、NMOSのポリシリゲート電極上に形成されたシリサイド層と、PMOSのポリシリゲート電極上に形成されたニッケル層又はニッケルシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
前記酸化シリコン膜は、移動度の劣化を防ぐことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記NMOSのポリシリゲート電極上に形成されたシリサイド層は、ゲート抵抗を下げることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記PMOSのポリシリゲート電極上に形成されたニッケル層又はニッケルシリサイド層は、前記PMOSのポリシリゲート電極の閾値を低くすることを特徴とする請求項１に記載の半導体装置。
【請求項５】
シリコン基板に素子分離領域及びウェルを形成し、このシリコン基板上に酸化シリコン膜、絶縁膜及びポリシリを順次成膜し、この酸化シリコン膜、絶縁膜及びポリシリをフォトレジストのパターンニングと異方性エッチングにより下層に酸化シリコン膜を有するゲート絶縁膜上にNMOS及びPMOSのポリシリゲート電極を形成し、これらのポリシリゲート電極の側壁にシリコン酸化膜及びサイドウォールスペーサを形成する半導体装置の製造方法において、
前記PMOSのポリシリゲート電極をエッチングした後に、ニッケルをスパッタリングし、NMOSのポリシリゲート電極の上部をシリサイド化すると共に、PMOSのポリシリゲート電極をニッケル又はニッケルシリサイド化することを特徴とする半導体装置の製造方法。
【請求項６】
前記酸化シリコン膜は、移動度の劣化を防ぐために形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記NMOSのポリシリゲート電極上に形成されたシリサイド層は、ゲート抵抗を下げるために形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記PMOSのポリシリゲート電極上に形成されたニッケル層又はニッケルシリサイド層は、前記PMOSのポリシリゲート電極の閾値を低くするために形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り，特に，CMOS型半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
CMOS型半導体装置では、ゲート絶縁膜に酸化シリコン(SiO2)を用いるのが一般的であるが、高性能化のためには、ゲート絶縁膜のSiO2を薄くするか、又は、ゲート絶縁膜を、いわゆるHigh-k材料と呼ばれる高誘電率の材料に変えていく必要がある（下記特許文献２を参照）。ただ、従来のゲート絶縁膜であるSiO2膜を薄くするだけでは、その膜厚が2nm以下くらいから、ゲート絶縁膜を通してのリーク電流が大きくなりすぎ、SiO2膜を用いることには限界が見え始めている。
【０００３】
また、その一方で、高集積化、低電圧、高速動作化のために、これまで一般にデュアルポリシリゲートが用いられてきた（下記特許文献１を参照）。しかし、ポリシリゲートでは、ゲート電極の空乏化の問題があり、ゲート絶縁膜が薄くなると問題はさらに深刻となる。なかでも、PMOSでは特に深刻である。すなわち、ゲート電極には、ポリシリコンにボロンを不純物としてドーピングしたものが用いられているが、ボロンの活性化が十分にされないといった問題以外に、ボロンが拡散して薄いゲート絶縁膜を突き抜けシリコン基板にまでドーピングされるといった問題が発生する。
【特許文献１】特開２００２−３５９２９５号公報
【非特許文献１】2003 Symposium on VLSI Technology Digest of Technical Papers:Fermi Level Pinning at the PolySi/Metal Oxide Interface
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記のSiO2ゲート絶縁膜の薄膜化にも限界が見え始めたこともあり、High-k材料の試みがされ始めているが、この場合、デュアルポリシリゲートができにくいという問題がある。すなわち、FermiLevelのPinningと呼ばれている現象で、例えば、High-k材料として、HfO2を用いた場合、NMOS用のN+ドーピングのポリシリゲート電極の仕事関数も、PMOS用のP+ドーピングのポリシリゲート電極の仕事関数も、シリコンの伝導帯に近い値となり、両者の差が小さくなる。NMOSにとっては、ポリシリゲート電極が適しているが、PMOSでは、この場合、閾値が大きくなりすぎ、駆動電流が小さくなってしまう。
【０００５】
そこで、本発明は、高性能（高集積化、低電圧、高速動作化）で、かつ閾値電圧の低いCMOS型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
PMOS用のゲート電極としては、ボロンをドーピングしたポリシリでは、背景技術で述べた問題もあるため、金属又はシリサイドを用いることが考えられる。その際、仕事関数がシリコンの価電子帯に近い材料を選択する必要があるのと、製造工程が複雑にならないようにする必要がある。上記のことに鑑み、PMOSのゲート電極には、Ni又はNiのシリサイドを用いる。
【０００７】
以下、本発明に係る半導体装置及びその製造方法は、請求項１ないし８に記載のものであって、図面を参照して説明すると、次の(1)ないし(8)の特徴を有するものである。
【０００８】
(1) シリコン基板(10)上に形成された酸化シリコン膜と、この酸化シリコン膜上に形成されたハフニウム若しくはジルコニウムの酸化膜又はシリケート膜でなるNMOS及びPMOSのゲート絶縁膜(14)と、これらのゲート絶縁膜上に形成されたNMOS及びPMOSのポリシリゲート電極(16,17)と、NMOSのポリシリゲート電極(16)上に形成されたシリサイド層(26)と、PMOSのポリシリゲート電極上に形成されたニッケル層(28)又はニッケルシリサイド層(27)とを備えることを特徴とする。
【０００９】
(2) 前記酸化シリコン膜は、移動度の劣化を防ぐことを特徴とする。
【００１０】
(3) 前記NMOSのポリシリゲート電極上に形成されたシリサイド層は、ゲート抵抗を下げることを特徴とする。
【００１１】
(4) 前記PMOSのポリシリゲート電極上に形成されたニッケル層又はニッケルシリサイド層は、前記PMOSのポリシリゲート電極の閾値を低くすることを特徴とする。
【００１２】
(5) シリコン基板(10)に素子分離領域(11)及びウェル(12,13)を形成し、このシリコン基板上に酸化シリコン膜、絶縁膜(14)及びポリシリ(15)を順次成膜し、この酸化シリコン膜、絶縁膜及びポリシリをフォトレジストのパターンニングと異方性エッチングにより下層に酸化シリコン膜を有するゲート絶縁膜(14)上にNMOS及びPMOSのポリシリゲート電極(16,17)を形成し、これらのポリシリゲート電極の側壁にシリコン酸化膜(18)及びサイドウォールスペーサ(21)を形成する半導体装置の製造方法において、前記PMOSのポリシリゲート電極をエッチングした後に、ニッケルをスパッタリングし、NMOSのポリシリゲート電極の上部をシリサイド化すると共に、PMOSのポリシリゲート電極をニッケル又はニッケルシリサイド化することを特徴とする。
【００１３】
(6) 前記酸化シリコン膜は、移動度の劣化を防ぐために形成することを特徴とする。
【００１４】
(7) 前記NMOSのポリシリゲート電極上に形成されたシリサイド層は、ゲート抵抗を下げるために形成することを特徴とする。
【００１５】
(8) 前記PMOSのポリシリゲート電極上に形成されたニッケル層又はニッケルシリサイド層は、前記PMOSのポリシリゲート電極の閾値を低くするために形成することを特徴とする。
【発明の効果】
【００１６】
本発明による半導体装置によると、ゲート絶縁膜にいわゆるHigh-k材料を用いることによりゲート絶縁膜の薄膜化によるゲートリーク電流の増加が抑制され、また、NMOS、PMOSともに閾値電圧を低い値に設定でき、PMOSでは、ゲート電極の空乏化がなくなりことにより、電流駆動能力が向上し、同時に、ソース/ドレイン、ゲートがシリサイドにより低抵抗化されたことにより、高性能なCMOS型半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最良の形態について、図面を参照して説明する。
【実施例１】
【００１８】
この実施例においては、シリコン基板上に形成するゲート絶縁膜にハフニウム(Hf)若しくはジルコニウム(Zr)の酸化膜又はシリケート膜を用いる。NMOSのゲート電極にポリシリを用いることにより、仕事関数は、シリコンの伝導帯に近くに位置することになり、閾値を低く設定することが可能となる。また、移動度の劣化を防ぐために、前記Hf若しくはZrの酸化膜又はシリケート膜の下層に2nm以下の酸化シリコン(SiO2)膜を形成してもよい。
【００１９】
前記ゲート絶縁膜直上のゲート電極には、NMOSでは、ポリシリを用いる。ただし、ゲート抵抗を下げるため、前記ポリシリ上部にシリサイド層を形成してもよい。
【００２０】
前記ゲート絶縁膜直上のゲート電極には、PMOSでは、Ni又はNiシリサイドを用いる。本発明によるゲート電極の仕事関数は、シリコンの価電子帯の近くに位置することになり、閾値を低く設定することが可能となる。
【００２１】
以下に、製造工程を説明する。まず、図１に示すように、シリコン基板10に素子分離領域11を形成した後、NMOS領域にPウェル12を、PMOS領域にはNウェル13をそれぞれ形成する。
【００２２】
次に、図２に示すように、Pウェル12及びNウェル13に閾値電圧調整用の不純物をそれぞれ導入した後、ゲート絶縁膜14を形成する。このゲート絶縁膜14は、例えば、Hf又はZrを含有した材料を用い、MOCVD法により形成されたHfO2又はZrO2、あるいは、前記材料にSiを含有した材料も加えることにより形成されるHfSiO4又はZrSiO4を用いることができる。その膜厚は1.0〜4.0nmとする。
【００２３】
これらのゲート絶縁膜14を用いた場合には、仕事関数がシリコンの伝導帯近くになるポリシリをNMOS用のゲート電極として用いることができる。前記HfO2、ZrO2、HfSiO4又はZrSiO4の下層に2nm以下のSiO2膜を熱酸化で形成してもよい。次に、前記ゲート絶縁膜14上に、ポリシリ15を、SiH4又はSiD4を原料材料としたLPCVD法にて、膜厚100〜200nmとして成膜する。
【００２４】
次に、図３において、フォトレジストのパターンニングと異方性エッチングにより、PMOS領域とNMOS領域に、それぞれゲート電極16,17を形成する。その際、ゲート絶縁膜は、ゲート電極16,17の直下にのみ残すこととする。
【００２５】
次に、図４に示すように、全面にシリコン酸化膜18を形成する。このシリコン酸化膜18は、TEOSを原材料としたLPCVD法により成膜する。その膜厚は1.0〜5.0nmとする。
【００２６】
次に、図５に示すように、NMOSのLDD領域19とPMOSのLDD領域20をそれぞれイオン注入法にて形成する。
【００２７】
次に、図６に示すように、LPCVD法によりシリコン窒化膜を成膜後、エッチバックによりサイドウォールスペーサ21を形成する。
【００２８】
次に、図７に示すように、NMOSのソ−ス/ドレイン領域22とPMOSのソ−ス/ドレイン領域23をそれぞれイオン注入法により形成する。
【００２９】
次に、図８に示すように、エッチングにより、PMOSのゲート電極24のポリシリの膜厚を、後工程で成膜するNiの膜厚より薄くする。
【００３０】
次に、全面にTiN/Niの積層膜をスパッタ法を用いて堆積した後、400〜550℃で、数秒〜数十分、窒素雰囲気でアニールすることにより、Niは、基板のシリコン、又はゲート電極のポリシリとの間で、Niシリサイド（NiSi）を形成する。このとき、スパッタするNiの膜厚は、5〜20nmとし、前記PMOSのゲートポリシリ膜厚より厚くする。
【００３１】
その後、未反応となって残ったTiN/Niは、硫酸に過酸化水素を加えた液等で除去する。その結果を、図９に示した。ソ−ス/ドレイン領域、PMOSのゲート電極及びNMOSのゲート電極に、それぞれNiシリサイド25、26及び27が形成される。NiとSiのシリサイド反応では、Niが可動原子であるため、PMOSのゲート電極では、過剰なニッケル28が、ゲート絶縁膜直上にまで拡散することになる。
【００３２】
この後は、図に表していないが、全面に絶縁膜を成膜し、CMP処理により平坦化を行い、ソース、ドレイン及びゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、CMOS型半導体装置は完成する。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るCMOS型半導体装置の製造工程図
【図２】本発明に係るCMOS型半導体装置の製造工程図
【図３】本発明に係るCMOS型半導体装置の製造工程図
【図４】本発明に係るCMOS型半導体装置の製造工程図
【図５】本発明に係るCMOS型半導体装置の製造工程図
【図６】本発明に係るCMOS型半導体装置の製造工程図
【図７】本発明に係るCMOS型半導体装置の製造工程図
【図８】本発明に係るCMOS型半導体装置の製造工程図
【図９】本発明に係るCMOS型半導体装置の製造工程図
【符号の説明】
【００３４】
10…シリコン基板、11…素子分離領域、12…Pウェル、13…Nウェル、14…ゲート絶縁膜、15…ポリシリ、16…NMOSのゲート電極、17…PMOSのゲート電極、18…シリコン酸化膜、19…NMOSのLDD領域、20…PMOSのLDD領域、21…サイドウォールスペーサ、22…NMOSのソ−ス/ドレイン領域、23…PMOSのソ−ス/ドレイン領域、24…PMOSのゲート電極、25,26,27…ニッケルシリサイド(NiSi)、28…ニッケル(Ni)
【図１】
2005228761.tif 000003
【図２】
2005228761.tif 000004
【図３】
2005228761.tif 000005
【図４】
2005228761.tif 000006
【図５】
2005228761.tif 000007
【図６】
2005228761.tif 000008
【図７】
2005228761.tif 000009
【図８】
2005228761.tif 000010
【図９】
2005228761.tif 000011