(57)【要約】【課題】  リセット状態での抵抗値の範囲が均一に維持されうるＰＲＡＭ装置及びその方法を提供する。【解決手段】ＰＲＡＭセルにデータを提供する段階と、前記ＰＲＡＭセルに保存されたデータと前記ＰＲＡＭセルに提供されたデータとが同一か否かを判断する段階と、前記保存されたデータと前記提供されたデータとが同一でなければ前記ＰＲＡＭセルに所定大きさを有する補助書込み電流を供給して前記保存されたデータと前記提供されたデータとが同一か否かを再び判断する段階と、前記保存されたデータと前記提供されたデータとが同一であれば次のＰＲＡＭセルにデータを提供する段階と、を含むリセット状態での相変化物質の抵抗値の範囲を均一に維持する方法。前記ＰＲＡＭセルに提供されるデータはリセットデータである。これにより、相変化物質と下部コンタクトとの接触面積の大きさがＰＲＡＭセル別に差があってもメモリセルがリセット状態で均一な抵抗範囲を有しうるという長所がある。【選択図】  図７
2005100617.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリセルにデータを提供する段階と、
前記相変化メモリセルに保存されたデータと前記相変化メモリセルに提供されたデータとが同一か否かを判断する段階と、
前記保存されたデータと前記提供されたデータとが同一でなければ、前記相変化メモリセルに所定の大きさを有する補助書込み電流を供給し、前記保存されたデータと前記提供されたデータとが同一か否かをさらに判断する段階と、
前記保存されたデータと前記提供されたデータとが同一であれば、次の相変化メモリセルにデータを提供する段階と、を含むことを特徴とするリセット状態での相変化物質の抵抗値の範囲を均一に維持する方法。
【請求項２】
前記相変化メモリセルに提供されるデータは、
リセットデータであることを特徴とする請求項１に記載の方法。
【請求項３】
前記保存されたデータと前記提供されたデータとが同一か否かを判断する段階は、
前記提供されたデータをラッチする段階と、
前記相変化メモリセルに保存されたデータをセンシングする段階と、
前記センシングされた値と前記ラッチされた値とを比較する段階と、を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記補助書込み電流は、
相変化メモリセルに供給される度に電流の大きさが一定量ずつ増加することを特徴とする請求項１に記載の方法。
【請求項５】
データを受信して相変化メモリセルに前記データを提供し、第１〜第ｎ電流制御信号に応答して前記相変化メモリセルに補助書込み電流を供給する書込みドライバと、
前記相変化メモリセルに保存されたデータをセンシングして前記保存されたデータの論理値をセルデータ信号として出力するデータセンシング部と、
前記セルデータ信号に応答して前記相変化メモリセルに提供されたデータと前記相変化メモリセルに保存されたデータとが同一か否かを判断し、その結果を検出信号として出力する比較部と、
前記検出信号及びパルス信号に応答して前記第１〜第ｎ電流制御信号を発生させるパルス制御部と、を備えることを特徴とする相変化メモリ装置。
【請求項６】
前記相変化メモリセルに提供されるデータをラッチするラッチ部をさらに備えることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記パルス制御部は、
前記検出信号の論理レベルが第１レベルであれば、前記パルス信号に応答して前記第１〜第ｎ電流制御信号を順次出力し、
前記検出信号の論理レベルが第２レベルであれば、前記第１〜第ｎ電流制御信号を出力しないことを特徴とする請求項５に記載の相変化メモリ装置。
【請求項８】
前記補助書込み電流は、
前記第１〜第ｎ電流制御信号に応答して、電流の大きさが一定量ずつ増加することを特徴とする請求項５に記載の相変化メモリ装置。
【請求項９】
前記検出信号は、
前記相変化メモリセルに提供されたデータと前記相変化メモリセルに保存されたデータとが同一でなければ第１レベルで生成され、前記相変化メモリセルに提供されたデータと前記相変化メモリセルに保存されたデータとが同一であれば第２レベルで生成されることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項１０】
前記相変化メモリセルに提供されるデータは、
リセットデータであることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項１１】
前記書込みドライバは、
前記データ及びリセットパルスに応答して前記相変化メモリセルに前記データを保存し、第１レベルを有する前記第１〜第ｎ電流制御信号を順次受信して前記補助書込み電流の大きさを順次増加させ、前記相変化メモリセルに供給することを特徴とする請求項１０に記載の相変化メモリ装置。
【請求項１２】
前記書込みドライバは、
バイアス電圧に応答して第１ノードの電圧レベルを第１レベルに維持し、前記データ及び前記リセットパルスに応答して前記第１ノードの電圧レベルを第２レベルに変化させて、前記相変化メモリセルに前記データを提供する第１電流制御部と、
前記第１ノードの電圧レベルが第１レベルであればターンオフされ、前記第１ノードの電圧レベルが第２レベルであれば前記リセットパルスの反転信号及び第１レベルを有する前記第１〜第ｎ電流制御信号に応答して、前記補助書込み電流の大きさを順次増加させて出力する第２電流制御部と、を備えることを特徴とする請求項１１に記載の相変化メモリ装置。
【請求項１３】
前記第１電流制御部は、
電源電圧に第１端が連結されて前記第１ノードにゲート及び第２端が連結される第１トランジスタと、
前記電源電圧に第１端が連結されてゲートに前記リセットパルスが印加され、前記第１ノードに第２端が連結される第２トランジスタと、
前記電源電圧に第１端が連結されて前記第１ノードにゲートが連結され、第３ノードに第２端が連結される第３トランジスタと、
前記第１ノードと第２ノードとの間に直列連結され、ゲートに前記バイアス電圧が印加される第４及び第５トランジスタと、
前記第１ノードと第２ノードとの間に直列連結され、ゲートに前記データが提供される第６及び第７トランジスタと、
前記第２ノードと接地電圧との間に連結され、ゲートに前記リセットパルスが印加される第８トランジスタと、
前記リセットパルスを反転させて出力するインバータと、を備えることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１４】
前記第２電流制御部は、
前記第１ノードに第１端が連結されてゲートに対応する前記第１〜第ｎ電流制御信号が印加される第１〜第ｎスイッチトランジスタと、
対応する前記第１〜第ｎスイッチトランジスタの第２端にゲートが連結されて電源電圧に第１端が連結され、第３ノードに第２端が連結される第１〜第ｎ制御トランジスタと、
前記電源電圧に第１端が連結されて対応する前記第１〜第ｎ制御トランジスタのゲートに第２端が連結され、対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎプリチャージトランジスタと、
前記第３ノードに第１端が連結されて接地電圧に第２端が連結され、前記リセットパルスを反転させた信号がゲートに印加される駆動トランジスタと、を備え、
前記第３ノードを通じて前記補助書込み電流が出力されることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１５】
前記第２電流制御部は、
前記第１ノードと所定の第ｎ制御トランジスタのゲートとの間に直列連結されて対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎスイッチトランジスタと、
対応する前記第１〜第ｎスイッチトランジスタの第２端にゲートが連結されて電源電圧に第１端が連結され、第３ノードに第２端が連結される第１〜第ｎ制御トランジスタと、
前記電源電圧に第１端が連結されて対応する前記第１〜第ｎ制御トランジスタのゲートに第２端が連結され、対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎプリチャージトランジスタと、
前記第３ノードに第１端が連結されて接地電圧に第２端が連結され、前記リセットパルスを反転させた信号がゲートに印加される駆動トランジスタと、を備え、
前記第３ノードを通じて前記補助書込み電流が出力されることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１６】
リセットデータを相変化メモリセルに提供する段階と、
前記相変化メモリセルに保存されたデータをセンシングする段階と、
前記センシングされたデータと前記提供されたデータとが同一であるかを判断する段階と、
前記センシングされたデータと前記提供されたデータとが同一でなければ、前記センシングされたデータと前記提供されたデータとが同一になるまで補助書込み電流を前記相変化メモリセルに供給する段階と、
前記センシングされたデータと前記提供されたデータとが同一であれば次の相変化メモリセルに前記リセットデータを提供する段階と、を備えることを特徴とするリセット状態での相変化物質の抵抗値の範囲を均一に維持する方法。
【請求項１７】
前記補助書込み電流は、
前記相変化メモリセルに供給される度に電流の大きさが一定量ずつ増加することを特徴とする請求項１６に記載の方法。
【請求項１８】
データ及びリセットパルスに応答して、相変化メモリセルに前記データを提供する第１電流制御部と、
前記相変化メモリセルに保存されたデータと前記メモリセルに提供されるデータとが同一でなければ、所定の第１〜第ｎ電流制御信号に応答して補助書込み電流を前記相変化メモリセルに供給する第２電流制御部と、を備えることを特徴とする相変化メモリ装置の書込みドライバ。
【請求項１９】
前記第１電流制御部は、
バイアス電圧に応答して第１ノードの電圧レベルを第１レベルに維持し、前記データ及び前記リセットパルスに応答して前記第１ノードの電圧レベルを第２レベルに変化させて、前記相変化メモリセルに前記データを提供することを特徴とする請求項１８に記載の相変化メモリ装置の書込みドライバ。
【請求項２０】
前記第１電流制御部は、
電源電圧に第１端が連結されて前記第１ノードにゲート及び第２端が連結される第１トランジスタと、
前記電源電圧に第１端が連結されてゲートに前記リセットパルスが印加され、前記第１ノードに第２端が連結される第２トランジスタと、
前記電源電圧に第１端が連結されて前記第１ノードにゲートが連結され、第３ノードに第２端が連結される第３トランジスタと、
前記第１ノードと第２ノードとの間に直列連結されてゲートに前記バイアス電圧が印加される第４及び第５トランジスタと、
前記第１ノードと第２ノードとの間に直列連結されてゲートに前記データが提供される第６及び第７トランジスタと、
前記第２ノードと接地電圧との間に連結されてゲートに前記リセットパルスが印加される第８トランジスタと、
前記リセットパルスを反転させて出力するインバータと、を備えることを特徴とする請求項１９に記載の相変化メモリ装置の書込みドライバ。
【請求項２１】
前記第２電流制御部は、
前記第１ノードの電圧レベルが第１レベルであればターンオフされ、前記第１ノードの電圧レベルが第２レベルであれば前記リセットパルスの反転信号と第１レベルを有する前記第１〜第ｎ電流制御信号とに応答して、前記補助書込み電流の大きさを順次増加させて出力する第２電流制御部を備えることを特徴とする請求項１９に記載の相変化メモリ装置の書込みドライバ。
【請求項２２】
前記第１〜第ｎ電流制御信号は、
前記相変化メモリセルに提供されたデータと前記相変化メモリセルに保存されたデータとが同一でなければ第１レベルで生成され、前記相変化メモリセルに提供されたデータと前記相変化メモリセルに保存されたデータとが同一であれば、第２レベルで生成されることを特徴とする請求項２１に記載の相変化メモリ装置の書込みドライバ。
【請求項２３】
前記第２電流制御部は、
前記第１ノードに第１端が連結されてゲートに対応する前記第１〜第ｎ電流制御信号が印加される第１〜第ｎスイッチトランジスタと、
対応する前記第１〜第ｎスイッチトランジスタの第２端にゲートが連結されて電源電圧に第１端が連結され、第３ノードに第２端が連結される第１〜第ｎ制御トランジスタと、
前記電源電圧に第１端が連結されて対応する前記第１〜第ｎ制御トランジスタのゲートに第２端が連結され、対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎプリチャージトランジスタと、
前記第３ノードに第１端が連結されて接地電圧に第２端が連結され、前記リセットパルスを反転させた信号がゲートに印加される駆動トランジスタと、を備え、
前記第３ノードを通じて前記補助書込み電流が出力されることを特徴とする請求項２１に記載の相変化メモリ装置の書込みドライバ。
【請求項２４】
前記第２電流制御部は、
前記第１ノードと所定の第ｎ制御トランジスタのゲートとの間に直列連結されて対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎスイッチトランジスタと、
対応する前記第１〜第ｎスイッチトランジスタの第２端にゲートが連結されて電源電圧に第１端が連結され、第３ノードに第２端が連結される第１〜第ｎ制御トランジスタと、
前記電源電圧に第１端が連結されて対応する前記第１〜第ｎ制御トランジスタのゲートに第２端が連結され、対応する前記第１〜第ｎ電流制御信号がゲートに印加される第１〜第ｎプリチャージトランジスタと、
前記第３ノードに第１端が連結されて接地電圧に第２端が連結され、前記リセットパルスを反転させた信号がゲートに印加される駆動トランジスタと、を備え、
前記第３ノードを通じて前記補助書込み電流が出力されることを特徴とする請求項２１に記載の相変化メモリ装置の書込みドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は相変化メモリ装置に係り、特にリセット状態での相変化物質の抵抗値の範囲を均一に維持しうる相変化メモリ装置、及びリセット状態での相変化物質の抵抗値の範囲を均一に維持しうる方法に関する。
【背景技術】
【０００２】
相変化メモリ（以下、ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙという。）は温度変化による相転移に従って抵抗値が変化する相変化物質（Ｇｅ−Ｓｂ−Ｔｅ：以下、ＧＳＴという。）を用いてデータを保存する不揮発性メモリ素子である。
【０００３】
ＰＲＡＭセルの相変化物質ＧＳＴは温度及び加熱時間によって結晶化または非結晶化されることによりデータを保存する。相変化物質ＧＳＴの相変化のため、一般的に９００℃以上の高い温度が必要であり、高い温度はＰＲＡＭセルに流れる電流を用いたジュール熱によって得られる。
【０００４】
書込み動作を説明する。相変化物質ＧＳＴに電流を流して相変化物質ＧＳＴを溶融点以上に加熱した後、急速に冷却させれば相変化物質ＧＳＴが非結晶化形態で情報“１”を保存する。このような状態をリセット状態という。
【０００５】
相変化物質ＧＳＴを結晶化温度以上に加熱して一定時間維持した後、冷却させれば相変化物質ＧＳＴが結晶化形態で情報“０”を保存する。これをセット状態という。
【０００６】
読出し動作はビットライン及びワードラインを選択して特定メモリセルを選択した後、外部から電流を流して相変化物質ＧＳＴの抵抗状態による電圧変化の差によって“１”と“０”とを区分する。
【０００７】
相変化物質ＧＳＴにデータを書込む動作はジュール熱によって発生するが、ジュール熱は相変化物質ＧＳＴと下部コンタクトとの接触面積に比例して増加または減少する。
【０００８】
ところが、工程上の問題など様々な原因により、ＰＲＡＭセルアレイ内のメモリセルの位置によって相変化物質ＧＳＴと下部コンタクトとの接触面積の大きさが不均一に形成されてしまうという問題がある。
【０００９】
接触面積の大きさが不均一に形成されるメモリセルは、相変化物質の不完全な非結晶化が行われて読出し動作時にリセット状態の抵抗値が不均一になる恐れがあり、データ読出し動作時に誤動作が発生しうる。
【００１０】
図１はＰＲＡＭセルアレイ及び単位セルの位置を示す図面である。
【００１１】
図２Ａ〜ＣはＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積を説明する図面である。
【００１２】
図２Ａは図１の単位セルＡの相変化物質ＧＳＴ及び下部コンタクトを、図２Ｂは図１の単位セルＢの相変化物質ＧＳＴ及び下部コンタクトを、図２Ｃは図１の単位セルＣの相変化物質ＧＳＴ及び下部コンタクトを、それぞれ示したものである。
【００１３】
図２Ａ〜Ｃを参照すれば、製造工程上の問題等によって相変化物質ＧＳＴと下部コンタクトとの接触面積が単位セルごとに変われることが分かる。
【００１４】
図２Ａの相変化物質ＧＳＴと下部コンタクトとの接触面積iが最も狭く、図２Ｂの相変化物質ＧＳＴと下部コンタクトとの接触面積iiが中間で、図２Ｃの相変化物質ＧＳＴと下部コンタクトとの接触面積iiiが最も広い。
【００１５】
単位セルの相変化物質ＧＳＴにリセット電流を供給して相変化物質ＧＳＴを非結晶状態にする場合、相変化物質ＧＳＴと下部コンタクトとの接触面積が広いほど接触抵抗が小さくなって相変化物質ＧＳＴの非結晶状態への進行が遅れる。
【００１６】
図３はＰＲＡＭセルの位置によるリセット抵抗の範囲を説明する図面である。
【００１７】
図３で相変化物質のセット抵抗の範囲を１０ＫΩ〜２０ＫΩと仮定し、リセット抵抗の範囲を４０ＫΩ〜５０ＫΩと仮定する。この場合、同じリセット電流を位置の相異なる単位セルＡ、Ｂ及びＣに供給する場合、図３から分かるように単位セル別にリセット抵抗の範囲が異なることが分かる。
【００１８】
図２Ａ及び図２Ｂに対応する単位セルＡ及びＢのリセット抵抗値は、平均的なリセット抵抗の範囲である４０〜５０ＫΩより高い。しかし、相変化物質ＧＳＴと下部コンタクトとの接触面積iiiが最も広い図２Ｃに対応する単位セルＣのリセット抵抗値は、平均的なリセット抵抗の範囲である４０〜５０ＫΩより低い。
【００１９】
従って、単位セルＡ及びＢに対する読出し動作時には、正常に単位セルＡ及びＢの状態（すなわち、リセット状態）をセンシングしうるが、単位セルＣに対する読出し動作の場合には、正常なセンシング動作が行えずに動作エラーが発生しうるという問題がある。
【００２０】
このように、製造工程上の問題等によってＰＲＡＭセルアレイ内部の単位セルの相変化物質と下部コンタクトとの接触面積が相異なり、従ってリセット状態で単位セルの相変化物質の相異なる抵抗値を有し、読出し動作時に誤動作が発生しうるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする技術的課題は、相変化物質と下部コンタクトとの接触面積の大きさが単位セル別に差があっても、リセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法を提供するところにある。
【００２２】
本発明が解決しようとする他の技術的課題は、相変化物質と下部コンタクトとの接触面積の大きさが単位セル間で差があっても、リセット状態での相変化物質の抵抗値の範囲を均一に維持せしめるＰＲＡＭ装置を提供するところにある。
【課題を解決するための手段】
【００２３】
前記技術的課題を達成するための本発明の好適な実施の形態に係るリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法は、ＰＲＡＭセルにデータを提供する段階と、前記ＰＲＡＭセルに保存されたデータと前記ＰＲＡＭセルに提供されたデータとが同一か否かを判断する段階と、前記保存されたデータと前記提供されたデータとが同一でなければ前記ＰＲＡＭセルに所定大きさを有する補助書込み電流を供給して前記保存されたデータと前記提供されたデータとが同一か否かを再び判断する段階と、前記保存されたデータと前記提供されたデータとが同一であれば次のＰＲＡＭセルにデータを提供する段階と、を備える。
【００２４】
前記ＰＲＡＭセルに提供されるデータはリセットデータである。
【００２５】
前記保存されたデータと前記提供されたデータとが同一か否かを判断する段階は、前記提供されたデータをラッチする段階と、前記ＰＲＡＭセルに保存されたデータをセンシングする段階と、前記センシングされた値と前記ラッチされた値とを比較する段階と、を備える。前記補助書込み電流は前記ＰＲＡＭセルに供給される度に電流の大きさが一定量ずつ順次増加する。
【００２６】
前記技術的課題を達成するための本発明の好適な実施の形態に係るＰＲＡＭ装置は、書込みドライバ、データセンシング部、比較部及びパルス制御部を備える。
【００２７】
書込みドライバはデータを受信してＰＲＡＭセルに前記データを提供し、第１〜第ｎ電流制御信号に応答して前記ＰＲＡＭセルに補助書込み電流を供給する。
【００２８】
データセンシング部は、前記ＰＲＡＭセルに保存されたデータをセンシングして前記保存されたデータの論理値をセルデータ信号として出力する。比較部は、前記セルデータ信号に応答して前記ＰＲＡＭセルに提供されたデータと前記ＰＲＡＭセルに保存されたデータとが同一か否かを判断し、その結果を検出信号として出力する。
【００２９】
パルス制御部は、前記検出信号及びパルス信号に応答して前記第１〜第ｎ電流制御信号を発生させる。前記ＰＲＡＭ装置は、前記ＰＲＡＭセルに提供されるデータをラッチするラッチ部をさらに備えることができる。
【００３０】
前記パルス制御部は、前記検出信号の論理レベルが第１レベルであれば前記パルス信号に応答して前記第１〜第ｎ電流制御信号を順次出力し、前記検出信号の論理レベルが第２レベルであれば前記第１〜第ｎ電流制御信号を出力しない。
【００３１】
前記補助書込み電流は、前記第１〜第ｎ電流制御信号に応答して電流の大きさが一定量ずつ増加する。前記検出信号は前記ＰＲＡＭセルに提供されたデータと前記ＰＲＡＭセルに保存されたデータとが同一でなければ第１レベルで発生し、前記ＰＲＡＭセルに提供されたデータと前記ＰＲＡＭセルに保存されたデータとが同一であれば第２レベルで発生する。
【００３２】
前記ＰＲＡＭセルに提供されるデータはリセットデータである。前記書込みドライバは、前記データ及びリセットパルスに応答して前記ＰＲＡＭセルに前記データを保存し、第１レベルを有する前記第１〜第ｎ電流制御信号を順次受信して前記補助書込み電流の大きさを順次増加させて前記ＰＲＡＭセルに供給する。
【００３３】
前記書込みドライバは第１電流制御部及び第２電流制御部を備える。第１電流制御部は、バイアス電圧に応答して第１ノードの電圧レベルを第１レベルに維持し、前記データ及び前記リセットパルスに応答して前記第１ノードの電圧レベルを第２レベルに変化させて前記ＰＲＡＭセルに前記データを提供する。
【００３４】
第２電流制御部は、前記第１ノードの電圧レベルが第１レベルであればターンオフされ、前記第１ノードの電圧レベルが第２レベルであれば前記リセットパルスの反転信号と第１レベルを有する前記第１〜第ｎ電流制御信号とに応答して前記補助書込み電流の大きさを順次増加させて出力する。
【００３５】
前記技術的課題を達成するための本発明の好適な他の実施の形態に係るリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法は、リセットデータをＰＲＡＭセルに提供する段階と、前記ＰＲＡＭセルに保存されたデータをセンシングする段階と、前記センシングされたデータと前記提供されたデータとが同一であるかを判断する段階と、前記センシングされたデータと前記提供されたデータとが同一でなければ前記センシングされたデータと前記提供されたデータとが同一になるまで補助書込み電流を前記ＰＲＡＭセルに供給する段階と、前記センシングされたデータと前記提供されたデータとが同一であれば次のＰＲＡＭセルに前記リセットデータを提供する段階を備える。
【００３６】
前記補助書込み電流は前記ＰＲＡＭセルに供給される度に電流の大きさが一定量ずつ増加する。
【００３７】
前記技術的課題を達成するための本発明の好適な他の実施の形態に係る書込みドライバは、第１電流制御部及び第２電流制御部を備える。
【００３８】
第１電流制御部はデータ及びリセットパルスに応答してＰＲＡＭセルに前記データを提供する。第２電流制御部は、前記ＰＲＡＭセルに保存されたデータと前記メモリセルに提供されるデータとが同一でなければ、所定の第１〜第ｎ電流制御信号に応答して補助書込み電流を前記ＰＲＡＭセルに供給する。
【００３９】
前記第１電流制御部は、バイアス電圧に応答して第１ノードの電圧レベルを第１レベルに維持し、前記データ及び前記リセットパルスに応答して前記第１ノードの電圧レベルを第２レベルに変化させ、前記ＰＲＡＭセルに前記データを提供する。
【００４０】
前記第１〜第ｎ電流制御信号は、前記ＰＲＡＭセルに提供されたデータと前記ＰＲＡＭセルに保存されたデータとが同一でなければ第１レベルで発生し、前記ＰＲＡＭセルに提供されたデータと前記ＰＲＡＭセルに保存されたデータとが同一であれば第２レベルで発生する。
【発明の効果】
【００４１】
本発明によるリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法及びＰＲＡＭ装置は、相変化物質と下部コンタクトとの接触面積の大きさがＰＲＡＭセル別に差があっても、メモリセルがリセット状態で均一な抵抗範囲を有しうるという長所がある。
【発明を実施するための最良の形態】
【００４２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００４３】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００４４】
図４は本発明の好適な実施の形態によるリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法を説明するフローチャートである。
【００４５】
本発明の好適な実施の形態によるリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法４００は、ＰＲＡＭセルの相変化物質をリセット状態にするためのリセットデータをＰＲＡＭセルに提供した後、そのＰＲＡＭセルの相変化物質が完全にリセット状態になったかを検出して完全にリセット状態になるまで相変化物質に電流を供給する。
【００４６】
そして、相変化物質が完全にリセット状態になったことが確認されれば他のＰＲＡＭセルにデータを提供する。
【００４７】
本発明の好適な実施の形態によるリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法４００は、まずＰＲＡＭセルにデータを提供する（４１０段階）。この時、前記ＰＲＡＭセルに提供されるデータはリセットデータである。
【００４８】
本発明は相変化物質と下部コンタクトとの接触面積の大きさに関わらず、相変化物質を安定したリセット状態に維持するためのものであるからである。
【００４９】
前記ＰＲＡＭセルに保存されたデータと前記ＰＲＡＭセルに提供されたデータとが同一か否かを判断する（４２０段階）。
【００５０】
前記４２０段階は前記ＰＲＡＭセルに提供されるデータをラッチして保存し、前記ＰＲＡＭセルに保存されたデータをセンシングして、センシングされた値と前記ラッチされた値とを比較することによって行われる。
【００５１】
ＰＲＡＭセルに提供されるデータはリセットデータであるので“１”の論理値を有する。提供されたリセットデータによってＰＲＡＭセルで非結晶化が完全に行われればセンシングされた値もまた“１”の論理値を有する。
【００５２】
しかし、もしＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積が広くて接触抵抗が小さくなれば、ＰＲＡＭセルで非結晶化が完全に行われない。それによりセンシングされた値は“０”の論理値を有する。
【００５３】
前記保存されたデータと前記提供されたデータとが同一でなければ前記ＰＲＡＭセルに所定大きさを有する補助書込み電流を供給し、前記保存されたデータと前記提供されたデータとが同一か否かを再び判断する（４３０段階）。
【００５４】
センシングされた値が“０”の論理値を有すれば、相変化物質の非結晶化が完全に行われていないことを意味する。従って、ＰＲＡＭセルに補助書込み電流を供給する。そして、再びＰＲＡＭセルに保存されたデータをセンシングし、センシングされた値と提供されたデータとが同一であるかを判断する。
【００５５】
センシングされた値と提供されたデータとがまた異なればＰＲＡＭセルに補助書込み電流を再び供給する。この時、供給される補助書込み電流の電流量は以前に供給された補助書込み電流の電流量より大きい。
【００５６】
すなわち、前記補助書込み電流はＰＲＡＭセルに一度ずつ供給される度に電流の大きさが一定量ずつ増加する。
【００５７】
前記保存されたデータと前記提供されたデータとが同一であれば次のＰＲＡＭセルにデータを提供する（４４０段階）。
【００５８】
図５は図４のリセット状態での相変化物質の抵抗値の範囲を均一に維持せしめる方法を具体的に説明するタイミング図である。
【００５９】
図６は補助書込み電流の電流量を説明する図面である。
【００６０】
図５を参照すれば、書込み許可信号ＷＥＢがローレベルで発生すれば、書込み命令ＷＣＭＤがローレベルにイネーブルされて書込みフラグＷＲＩＴＥＦＬＡＧをハイレベルで発生させる。
【００６１】
書込みフラグＷＲＩＴＥＦＬＡＧに応答して書込み実行フラグＷＲＩＴＥ ＥＸＥＣＵＴＩＯＮ ＦＬＡＧが発生し、書込み実行フラグＷＲＩＴＥ ＥＸＥＣＵＴＩＯＮ ＦＬＡＧがハイレベルである間にデータがＰＲＡＭセルに書込まれる。
【００６２】
書込み実行フラグＷＲＩＴＥＥＸＥＣＵＴＩＯＮ ＦＬＡＧがローレベルに遷移されれば、すなわち書込み動作が終わればＰＲＡＭセルに保存されたデータをセンシングする動作が行われる。
【００６３】
すなわち、書込み実行フラグＷＲＩＴＥＥＸＥＣＵＴＩＯＮ ＦＬＡＧの立下りエッジに応答してセンシング及びデータ比較動作のための検証フラグＶＥＲＩＦＹ ＦＬＡＧが発生し、検証フラグＶＥＲＩＦＹ ＦＬＡＧに応答して検証実行フラグＶＥＲＩＦＹＥＸＥＣＵＴＩＯＮ ＦＬＡＧが発生する。
【００６４】
検証実行フラグＶＥＲＩＦＹＥＸＥＣＵＴＩＯＮ ＦＬＡＧがハイレベルである間にＰＲＡＭセルに提供されたデータとセンシングされた値との比較動作が行われ、提供されたデータとセンシングされた値とが同一か否かについての情報が発生する。その情報に応答して補助書込み電流をＰＲＡＭセルに供給するか否かが決定され、書込み命令ＷＣＭＤがハイレベルで発生するか、ローレベルで発生するかが決定される。
【００６５】
図６を参照すれば、ＰＲＡＭセルに供給される補助書込み電流ＣＷＣの回数が増加するほど補助書込み電流ＣＷＣの電流量が増加することが分かる。
【００６６】
図７は本発明の好適な他の実施の形態によるＰＲＡＭ装置を示すブロック図である。
【００６７】
本発明の好適な実施の形態によるＰＲＡＭ装置７００は、書込みドライバ７２０、データセンシング部７３０、比較部７４０及びパルス制御部７５０を備える。
【００６８】
書込みドライバ７２０は、データＤＡＴＡを受信してＰＲＡＭアレイセル７１０内部のメモリセルにデータＤＡＴＡを提供する。そして、第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎに応答してＰＲＡＭセルに補助書込み電流ＣＷＣを供給する。
【００６９】
ＰＲＡＭセルに提供されるデータＤＡＴＡはリセットデータである。書込みドライバ７２０については後述する。
【００７０】
データセンシング部７３０は、ＰＲＡＭセルに保存されたデータＤＡＴＡをセンシングして保存されたデータＤＡＴＡの論理値をセルデータ信号ＣＤＡＴＡとして出力する。データセンシング部７３０はセンスアンプ回路であってもよい。
【００７１】
ＰＲＡＭセルにリセットデータに対応する電流が供給されて相変化物質が完全に非結晶化されれば、データセンシング部７３０が出力するセルデータ信号ＣＤＡＴＡはリセットデータと同一な論理値、すなわち“１”の論理値を有する。
【００７２】
しかし、ＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積が他のＰＲＡＭセルに比べて大きければ、リセットデータが提供されたＰＲＡＭセルの相変化物質は完全に非結晶化されない。
【００７３】
それにより、データセンシング部７３０が出力するセルデータ信号ＣＤＡＴＡはリセットデータと異なる論理値、すなわち“０”の論理値を有する。
【００７４】
比較部７４０は、セルデータ信号ＣＤＡＴＡに応答してＰＲＡＭセルに提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが同一か否かを判断し、その結果を検出信号ＤＥＴＳとして出力する。
【００７５】
ＰＲＡＭ装置７００は、ＰＲＡＭセルに提供されるデータＤＡＴＡをラッチするラッチ部７６０をさらに備えることができる。比較部７４０は、ラッチ部７６０に保存されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが同一か否かを判断する。
【００７６】
ラッチ部７６０に保存されたデータＤＡＴＡはリセットデータであるため“１”の論理値を有する。セルデータ信号ＣＤＡＴＡが“１”の論理値を有すれば、ＰＲＡＭセルに提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが同一であることを意味する。それにより、比較部７４０は検出信号ＤＥＴＳを第２レベルに出力する。
【００７７】
セルデータ信号ＣＤＡＴＡが“０”の論理値を有すれば、ＰＲＡＭセルに提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが同一でないことを意味する。そうであれば、比較部７４０は検出信号ＤＥＴＳを第１レベルに出力する。
【００７８】
ここでは、第１レベルはハイレベルであり、第２レベルはローレベルであるとして説明する。しかし、本発明は必ずしもこれに限定されるものではない。
【００７９】
パルス制御部７５０は、検出信号ＤＥＴＳ及びパルス信号ＰＬＳに応答して第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎを発生させる。パルス制御部７５０は検出信号ＤＥＴＳの論理レベルが第１レベルであれば、パルス信号ＰＬＳに応答して第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎを順次出力する。
【００８０】
パルス制御部７５０は検出信号ＤＥＴＳの論理レベルが第２レベルであれば、第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎを出力しない。すなわち、パルス制御部７５０はＰＲＡＭセルに提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが同一でない場合にのみ動作する。
【００８１】
図８Ａは図７のパルス制御部のブロック図である。
【００８２】
図８Ｂは図７のパルス制御部から出力される第１〜第ｎ電流制御信号の波形を説明する図面である。
【００８３】
検出信号ＤＥＴＳは、パルス制御部７５０をターンオンまたはターンオフさせる信号である。検出信号ＤＥＴＳの論理レベルが第１レベルである場合にパルス制御部７５０はターンオンされ、検出信号ＤＥＴＳの論理レベルが第２レベルである場合にパルス制御部７５０はターンオフされる。
【００８４】
パルス制御部７５０がターンオンされれば、パルス制御部７５０はパルス信号ＰＬＳに応答して第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎを出力する。
【００８５】
初めてＰＲＡＭセルにデータＤＡＴＡを提供し、提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが相異なると判断された場合、すなわち検出信号ＤＥＴＳが第１レベルで発生される場合、パルス制御部７５０は第１電流制御信号ＣＣＳ１を出力する。
【００８６】
第１電流制御信号ＣＣＳ１の波形は図８Ｂに示している。パルス制御部７５０は、パルス信号ＰＬＳを用いて第１電流制御信号ＣＣＳ１と同じ波形を発生させる。書込みドライバ７２０は、第１電流制御信号ＣＣＳ１に応答して補助書込み電流ＣＷＣをデータＤＡＴＡが初めて提供されたＰＲＡＭセルに供給する。
【００８７】
それにより、ＰＲＡＭセルの相変化物質のジュール熱が高まり、従って相変化物質の非結晶化がさらに進行する。
【００８８】
非結晶化がさらに進行したＰＲＡＭセルのデータＤＡＴＡをデータセンシング部７３０が再びセンシングし、比較部７４０はラッチ部７６０に保存されたデータＤＡＴＡと新たにセンシングされたデータＤＡＴＡとを比較する。
【００８９】
再びＰＲＡＭセルに提供されたデータＤＡＴＡとＰＲＡＭセルに保存されたデータＤＡＴＡとが相異なると判断されれば、パルス制御部７５０は検出信号ＤＥＴＳに応答して第２電流制御信号ＣＣＳ２を出力する。
【００９０】
第２電流制御信号ＣＣＳ２の波形は図８Ｂに示している。パルス制御部７５０は、第１電流制御信号ＣＣＳ１及び第２電流制御信号ＣＣＳ２を書込みドライバ７２０に同時に印加する。書込みドライバ７２０は、第１電流制御信号ＣＣＳ１及び第２電流制御信号ＣＣＳ２に応答して補助書込み電流ＣＷＣをデータＤＡＴＡが初めて提供されたＰＲＡＭセルに供給する。
【００９１】
この時の補助書込み電流ＣＷＣの電流量は第１電流制御信号ＣＣＳ１だけに応答して、ＰＲＡＭセルに供給される補助書込み電流ＣＷＣの電流量に比べてさらに大きい。すなわち、補助書込み電流ＣＷＣは第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎが順次活性化されるほど電流量が一定量ずつ増加してＰＲＡＭセルに供給される。
【００９２】
補助書込み電流ＣＷＣの電流量がさらに増加するので、ＰＲＡＭセルの相変化物質のジュール熱もさらに高まり、従って相変化物質の非結晶化もさらに進行する。
【００９３】
このような方式で、非結晶化が不完全に進行したＰＲＡＭセルの非結晶化を完全にし、ＰＲＡＭセルがリセット状態である場合のリセット抵抗の範囲を均一に維持しうる。
【００９４】
ＰＲＡＭセルが完全に非結晶化されればセルデータ信号ＣＤＡＴＡは“１”の論理値を有し、検出信号ＤＥＴＳも第２レベルを有する。その後、次のＰＲＡＭセルにデータＤＡＴＡを書込む。書込みドライバ７２０の構造及び動作については図１０を参照して説明する。
【００９５】
図９は図７の書込みドライバを説明する回路図である。
【００９６】
書込みドライバ７２０は、データＤＡＴＡ及びリセットパルスＰ＿ＲＥＳＥＴに応答してＰＲＡＭセルにデータＤＡＴＡを保存して第１レベルを有する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎを順次受信し、補助書込み電流ＣＷＣの大きさを順次増加させてＰＲＡＭセルに供給する。
【００９７】
さらに説明すれば、書込みドライバ７２０は第１電流制御部ＣＣＴＵ１及び第２電流制御部ＣＣＴＵ２を備える。
【００９８】
第１電流制御部ＣＣＴＵ１は、バイアス電圧ＤＣ＿ＢＩＡＳに応答して第１ノードＮ１の電圧レベルを第１レベルに維持し、データＤＡＴＡ及びリセットパルスＰ＿ＲＥＳＥＴに応答して第１ノードＮ１の電圧レベルを第２レベルに変化させてＰＲＡＭセルにデータＤＡＴＡを提供する。
【００９９】
第２電流制御部ＣＣＴＵ２は、第１ノードＮ１の電圧レベルが第１レベルであればターンオフされ、第１ノードＮ１の電圧レベルが第２レベルであればリセットパルスＰ＿ＲＥＳＥＴの反転信号と第１レベルを有する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎとに応答して補助書込み電流ＣＷＣの大きさを順次増加させて出力する。
【０１００】
第１電流制御部ＣＣＴＵ１は、第１〜第８トランジスタＴＲ１〜ＴＲ８及びインバータＩＮＶを備える。第１トランジスタＴＲ１は、電源電圧ＶＣＣに第１端が連結されて第１ノードＮ１にゲート及び第２端が連結される。
【０１０１】
第２トランジスタＴＲ２は、電源電圧ＶＣＣに第１端が連結されてゲートにリセットパルスＰ＿ＲＥＳＥＴが印加され、第１ノードＮ１に第２端が連結される。第３トランジスタＴＲ３は、電源電圧ＶＣＣに第１端が連結されて第１ノードＮ１にゲートが連結され、第３ノードＮ３に第２端が連結される。
【０１０２】
第４トランジスタＴＲ４及び第５トランジスタＴＲ５は、第１ノードＮ１と第２ノードＮ２との間に直列連結されてゲートにバイアス電圧ＤＣ＿ＢＩＡＳが印加される。第６トランジスタＴＲ６及び第７トランジスタＴＲ７は、第１ノードＮ１と第２ノードＮ２との間に直列連結されてゲートにデータＤＡＴＡが提供される。
【０１０３】
第８トランジスタＴＲ８は、第２ノードＮ２と接地電圧ＶＳＳとの間に連結されてゲートにリセットパルスＰ＿ＲＥＳＥＴが印加される。インバータＩＮＶはリセットパルスＰ＿ＲＥＳＥＴを反転させて出力する。
【０１０４】
第２電流制御部ＣＣＴＵ２は、第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎ、第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎ、第１〜第ｎプリチャージトランジスタＰＴＲ１〜ＰＴＲｎ及び駆動トランジスタＤＴＲを備える。
【０１０５】
第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎは、第１ノードＮ１に第１端が連結されてゲートに対応する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎが印加される。第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎは、対応する第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎの第２端にゲートが連結されて電源電圧ＶＣＣに第１端が連結され、第３ノードＮ３に第２端が連結される。
【０１０６】
第１〜第ｎプリチャージトランジスタＰＴＲ１〜ＰＴＲｎは、電源電圧ＶＣＣに第１端が連結されて対応する第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎのゲートに第２端が連結され、対応する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎがゲートに印加される。
【０１０７】
駆動トランジスタＤＴＲは、第３ノードＮ３に第１端が連結されて接地電圧ＶＳＳに第２端が連結され、リセットパルスＰ＿ＲＥＳＥＴを反転させた信号がゲートに印加される。第３ノードＮ３を通じて補助書込み電流ＣＷＣが出力される。
【０１０８】
リセットパルスＰ＿ＲＥＳＥＴは、リセットデータが受信されれば活性化されるパルスである。本発明で第１電流制御部ＣＣＴＵ１に受信されるデータＤＡＴＡはリセットデータであるので、リセットパルスＰ＿ＲＥＳＥＴはデータＤＡＴＡが受信されれば活性化される。
【０１０９】
バイアス電圧ＤＣ＿ＢＩＡＳは第４トランジスタＴＲ４及び第５トランジスタＴＲ５をターンオンさせる。データＤＡＴＡが受信される前にはリセットパルスＰ＿ＲＥＳＥＴがローレベルで発生するので、第２トランジスタＴＲ２は第１ノードＮ１を第１レベル、すなわちハイレバルに維持する。
【０１１０】
データＤＡＴＡが入力されれば第６トランジスタＴＲ６及び第７トランジスタＴＲ７がターンオンされてリセットパルスＰ＿ＲＥＳＥＴによって第８トランジスタＴＲ８はターンオンされ、第２トランジスタＴＲ２はターンオフされる。それにより第１ノードＮ１はローレベルに転換されて第３トランジスタＴＲ３がターンオンされる。
【０１１１】
第３トランジスタＴＲ３がターンオンされるので、第３ノードＮ３を通じてハイレバルのデータＤＡＴＡが出力される。出力されたデータＤＡＴＡはＰＲＡＭセルに保存される。この時、第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎはローレベルに維持される。
【０１１２】
もし、データセンシング部７３０及び比較部７４０によってＰＲＡＭセルに提供されたデータＤＡＴＡとセンシングされた値とが同一でなければ、パルス制御部７５０は検出信号ＤＥＴＳに応答して第１電流制御信号ＣＣＳ１をハイレベルで発生させる。
【０１１３】
それにより第１スイッチトランジスタＳＷＴＲ１はターンオンされ、第１プリチャージトランジスタＰＴＲ１はターンオフされる。第１ノードＮ１がローレベルであるので、第１ノードＮ１にゲートが連結された第１制御トランジスタＣＴＲ１はターンオンされ、第３ノードＮ３を通じて電流を出力する。この電流が補助書込み電流ＣＷＣである。
【０１１４】
出力された補助書込み電流ＣＷＣは、データＤＡＴＡが提供されたＰＲＡＭセルに供給されて相変化物質をさらに非結晶化させる。このような方法でＰＲＡＭセルの相変化物質が完全に非結晶化状態になるまで、第２〜第ｎ電流制御信号ＣＣＳ２〜ＣＣＳｎが順次ターンオンされて補助書込み電流ＣＷＣがＰＲＡＭセルに供給される。
【０１１５】
図１０は図７の書込みドライバの好適な他の実施の形態を説明する回路図である。
【０１１６】
図１０を参照すれば、第１電流制御部ＣＣＴＵ１の構造及び機能は図９の第１電流制御部ＣＣＴＵ１と同様である。しかし、図１０の第２電流制御部ＣＣＴＵ２の構造は図９の第２電流制御部ＣＣＴＵ２と異なる。従って、図１０の第２電流制御部ＣＣＴＵ２の構造及び機能を中心に説明する。
【０１１７】
第２電流制御部ＣＣＴＵ２は、第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎ、第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎ、第１〜第ｎプリチャージトランジスタＰＴＲ１〜ＰＴＲｎ及び駆動トランジスタＤＴＲを備える。
【０１１８】
第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎは、第１ノードＮ１と所定の第ｎ制御トランジスタＣＴＲｎとのゲート間に直列連結され、対応する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎがゲートに印加される。
【０１１９】
第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎは、対応する第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎの第２端にゲートが連結されて電源電圧ＶＣＣに第１端が連結され、第３ノードＮ３に第２端が連結される。
【０１２０】
第１〜第ｎプリチャージトランジスタＰＴＲ１〜ＰＴＲｎは、電源電圧ＶＣＣに第１端が連結されて対応する第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎのゲートに第２端が連結され、対応する第１〜第ｎ電流制御信号ＣＣＳ１〜ＣＣＳｎがゲートに印加される。
【０１２１】
駆動トランジスタＤＴＲは、第３ノードＮ３に第１端が連結されて接地電圧ＶＳＳに第２端が連結され、リセットパルスＰ＿ＲＥＳＥＴを反転させた信号がゲートに印加される。第３ノードＮ３を通じて補助書込み電流ＣＷＣが出力される。
【０１２２】
図１０の第２電流制御部ＣＣＴＵ２の第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎは、図９の第２電流制御部ＣＣＴＵ２の第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎと違って第１ノードに直列に連結される。
【０１２３】
第ｎ制御トランジスタＣＴＲｎがターンオンされるためには、第１ノードのローレベル信号が第１〜第ｎスイッチトランジスタＳＷＴＲ１〜ＳＷＴＲｎを全て通過せねばならない。従って、図１０の第ｎ制御トランジスタＣＴＲｎがターンオンされるのにかかる時間は、図９の第ｎ制御トランジスタＣＴＲｎがターンオンされるのにかかる時間よりさらに長い。
【０１２４】
図１０の第２電流制御部ＣＣＴＵ２の第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎは、ターンオンされるのに図９の第２電流制御部ＣＣＴＵ２の第１〜第ｎ制御トランジスタＣＴＲ１〜ＣＴＲｎよりさらに時間的遅延を有する。
【０１２５】
図１０の第２電流制御部ＣＣＴＵ２の動作原理は図９の第２電流制御部ＣＣＴＵ２の動作原理と同様なので詳細な説明は省略する。
【０１２６】
以上のように、図面及び明細書で最適の実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。従って、当業者であればこれらより多様な変形及び均等な他の実施の形態が可能であるという点は理解できるであろう。よって、本発明の真の技術的範囲は特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【０１２７】
本発明は相変化物質のプログラミング時に抵抗値を均一に維持させる方法に関するものであり、相変化物質を備えるＰＲＡＭ装置分野に利用されうる。
【図面の簡単な説明】
【０１２８】
【図１】ＰＲＡＭセルアレイ及び単位セルの位置を示す図面である。
【図２Ａ】ＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積を説明する図面である。
【図２Ｂ】ＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積を説明する図面である。
【図２Ｃ】ＰＲＡＭセルの相変化物質と下部コンタクトとの接触面積を説明する図面である。
【図３】ＰＲＡＭセルの位置によるリセット抵抗範囲を説明する図面である。
【図４】本発明の好適な実施の形態による相変化物質をしてリセット状態で均一な抵抗範囲を有せしめる方法を説明するフローチャートである。
【図５】図４の相変化物質をしてリセット状態で均一な抵抗範囲を有せしめる方法を具体的に説明するタイミング図である。
【図６】補助書込み電流の電流量を説明する図面である。
【図７】本発明の好適な他の実施の形態によるＰＲＡＭ装置を示すブロック図である。
【図８Ａ】図７のパルス制御部のブロック図である。
【図８Ｂ】図７のパルス制御部から出力される第１〜第ｎ電流制御信号の波形を説明する図面である。
【図９】図７の書込みドライバを説明する回路図である。
【図１０】図７の書込みドライバの好適な他の実施の形態を説明する回路図である。
【符号の説明】
【０１２９】
７００  ＰＲＡＭ装置
７１０  ＰＲＡＭアレイ
７２０  書込みドライバ
７３０  データセンシング部
７４０  比較部
７５０  パルス制御部
７６０  ラッチ部
ＣＣＳ１〜ＣＣＳＮ  第１〜第ｎ電流制御信号
ＣＤＡＴＡ  セルデータ信号
ＣＷＣ  補助書込み電流
ＤＡＴＡ  データ
ＤＥＴＳ  検出信号
ＰＬＳ  パルス信号
【図１】
2005100617.tif 000003
【図２Ａ】
2005100617.tif 000004
【図２Ｂ】
2005100617.tif 000005
【図２Ｃ】
2005100617.tif 000006
【図３】
2005100617.tif 000007
【図４】
2005100617.tif 000008
【図５】
2005100617.tif 000009
【図６】
2005100617.tif 000010
【図７】
2005100617.tif 000011
【図８Ａ】
2005100617.tif 000012
【図８Ｂ】
2005100617.tif 000013
【図９】
2005100617.tif 000014
【図１０】
2005100617.tif 000015