(57)【要約】【課題】  メモリチップの面積縮小を図った不揮発性半導体記憶装置とこれを用いた電子装置を提供する。【解決手段】  不揮発性半導体記憶装置は、複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、前記セルアレイのブロックを選択するためのロウデコーダと、前記セルアレイの選択メモリセルのデータをセンスするセンスアンプ回路とを備え、前記ロウデコーダは、前記セルアレイの各ブロック毎に配置されたワード線駆動電圧を転送するための転送トランジスタを配列した転送トランジスタアレイと、前記セルアレイの各ブロック毎に設けられた、前記転送トランジスタアレイを駆動するための高電圧デコード部と、前記セルアレイの連続する２ブロックの高電圧デコード部が共有してブロック選択を行う低電圧デコード部とを有する。【選択図】  図５
2005100538.tif 000002
【特許請求の範囲】
【請求項１】
複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、
前記セルアレイのブロックを選択するためのロウデコーダと、
前記セルアレイの選択メモリセルのデータをセンスするセンスアンプ回路とを備え、
前記ロウデコーダは、
前記セルアレイの各ブロック毎に配置されたワード線駆動電圧を転送するための転送トランジスタを配列した転送トランジスタアレイと、
前記セルアレイの各ブロック毎に設けられた、前記転送トランジスタアレイを駆動するための高電圧デコード部と、
前記セルアレイの連続する２ブロックの高電圧デコード部が共有してブロック選択を行う低電圧デコード部とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ロウデコーダは、前記セルアレイのワード線方向の一端側に配置されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記転送トランジスタアレイは、前記セルアレイの各ブロック毎に、ワード線と直交する方向をチャネル長方向としてワード線の方向に配列された複数の転送トランジスタにより構成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記セルアレイの各ブロックのワード線と対応する転送トランジスタアレイとの間を接続する引き出し配線は、
ワード線の延長としてワード線と同じピッチで複数の第１の多結晶シリコン配線が配設された第１の配線領域と、
前記複数の第１の多結晶シリコン配線の一部から連続して前記転送トランジスタアレイの拡散層に接続される複数の第２の多結晶シリコン配線及びこれらの第２の多結晶シリコン配線に重ねて配置されて前記複数の第１の多結晶シリコン配線の残部を前記転送トランジスタアレイの拡散層まで接続する複数のメタル配線を有する第２の配線領域とを有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記セルアレイの各ブロック毎に、前記引き出し配線の第１の配線領域は、ブロック幅と実質同じ配線配置幅を有し、第２の配線領域は、それより小さい配線配置幅を有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記引き出し配線の第２の配線領域において前記セルアレイの隣接する２つのワード線対応の２つの配線が重ならないように、第１の配線領域と第２の配線領域の間の配線接続関係が設定されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項７】
少なくとも２プレーンのセルアレイが、ワード線のロウデコーダが配置された側と反対の端部を対向させて配置されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置が搭載された電子カード。
【請求項９】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項８記載の前記電子カードと、
を有する電子装置。
【請求項１０】
前記電子装置は、ディジタルカメラである
請求項９記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置とこれを用いた電子装置に関する。
【背景技術】
【０００２】
従来より、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。なかでも、複数のメモリセルを隣接セルがソース，ドレイン拡散層を共有するように直列接続してＮＡＮＤセルユニット（ＮＡＮＤストリング）を構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして、注目されている。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルには通常、半導体基板に電荷蓄積層（浮遊ゲート）と制御ゲートを積層形成したＭＯＳトランジスタが用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によってデータを不揮発に記憶する。
【０００３】
ＮＡＮＤセルユニットの一端は選択ゲートトランジスタを介してビット線に接続され、他端は選択ゲートトランジスタを介してソース線に接続される。各メモリセルの制御ゲートは、一方向に連続するワード線に接続される。１ワード線につながる複数のメモリセルの集合は、同時にデータ書き込み及び読み出しが行われる１ページとなる。またワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲（１６ワード線或いは３２ワード線）は、通常データ一括消去の単位となるブロック（セルブロック）となる。通常、１プレーンのセルアレイは、ビット線の方向に複数のブロックが配置されて構成される。
【０００４】
セルアレイのビット線端部には、ページバッファを構成するセンスアンプ兼データラッチ回路が配置され、ワード線端部にはワード線を選択駆動するロウデコーダが配置される。これらのセルアレイとページバッファ及びロウデコーダを含んでメモリコアが構成される。メモリコアの周辺には、書き込みや消去に用いられる各種高電圧を発生するための高電圧発生回路、リダンダンシーのためのヒューズ回路、書き込みや消去のシーケンス制御及び読み出しの動作制御を行うコントローラ等が配置される。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイは、周期的パターンであるために微細化が容易である。しかし、ロウデコーダ内のセルアレイのワード線に接続される転送トランジスタは、メモリセルよりチャネル長の大きな高電圧トランジスタを用いる必要がある。このため、転送トランジスタをワード線ピッチで配置することはできない。この点を解決するために、ワード線をドライバする転送トランジスタをセルアレイのワード線両端側に振り分けて配置する方式が提案されている（例えば、特許文献１，２参照）。
【０００６】
【特許文献１】特開平７−２３０６９６号公報
【特許文献２】特開２０００−０７６８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
転送トランジスタをセルアレイの両側に振り分けて配置する具体的な方式としては、１）ワード線毎に交互に転送トランジスタを振り分ける方式、２）ブロック毎に交互に転送トランジスタを振り分ける方式、３）２ブロック毎に転送トランジスタを振り分ける方式、等がある。これらのうち、１）の方式は、あるワード線の一端側のＮＡＮＤセルユニットに着目し、隣接する二つのワード線に着目したとき、その二つのワード線の駆動端が異なるために、これらのワード線により駆動されるあるＮＡＮＤセルユニット内の二つのメモリセルの駆動タイミングにずれが生じるという問題がある。２），３）の方式は、ブロック内の全ワード線の駆動端が同じであるために、その様な駆動タイミングの問題はない。
【０００８】
転送トランジスタをセルアレイの両側に振り分ける方式のもう一つの問題は、セルアレイのワード線を転送トランジスタの拡散層まで引き出すための引き出し配線部には、ワード線の配線ピッチを拡大するための配線ピッチ切り換えを必要とする。ワード線のライン／スペースの周期性がセルアレイの外側で崩れることによる露光の困難性に配慮しながら、セルアレイの両側にワード線ピッチを拡大させる引き出し配線部を配置することは、メモリチップの面積増大の原因となる。
【０００９】
この発明は、メモリチップの面積縮小を図った不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
この発明に係る不揮発性半導体記憶装置は、複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、前記セルアレイのブロックを選択するためのロウデコーダと、前記セルアレイの選択メモリセルのデータをセンスするセンスアンプ回路とを備え、前記ロウデコーダは、前記セルアレイの各ブロック毎に配置されたワード線駆動電圧を転送するための転送トランジスタを配列した転送トランジスタアレイと、前記セルアレイの各ブロック毎に設けられた、前記転送トランジスタアレイを駆動するための高電圧デコード部と、前記セルアレイの連続する２ブロックの高電圧デコード部が共有してブロック選択を行う低電圧デコード部とを有する。
【発明の効果】
【００１１】
この発明によれば、メモリチップの面積縮小を図った不揮発性半導体記憶装置とこれを用いた電子装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の機能ブロック構成を示している。セルアレイ１は、複数本ずつのワード線ＷＬとビット線ＢＬの交差部に、電気的書き換え可能な不揮発性のメモリセルＭＣが配置されて構成される。具体的にセルアレイ１は、データ書き換え単位となる複数のブロックにより構成されるＮＡＮＤ型であるが、その詳細は後述する。
【００１３】
ロウデコーダ２は、ロウアドレスＲＡをデコードしてセルアレイ１のブロック及びワード線ＷＬを選択する。センスアンプ回路３は、ビット線データをセンスする機能と、データラッチ機能を備え、具体的には１ページ分のデータセンス／ラッチを行うページバッファである。カラムデコーダ４は、カラムアドレスＣＡをデコードしてビット線選択を行う。外部アドレスＡｄｄは、アドレスレジスタ７に取り込まれ、ロウアドレスＲＡ及びカラムアドレスＣＡがそれぞれロウデコーダ２及びカラムデコーダ４に供給される。
【００１４】
書き込みや消去に用いられる各種高電圧を発生するために、高電圧発生回路６が設けられている。コントローラ８には、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ等の制御信号が入る他、コマンドデコーダ９でデコードされたコマンドＣＭＤが供給される。これによりコントローラ８は、動作モードに応じて高電圧発生回路６の制御、書き込みや消去のシーケンス制御及び読み出し動作制御を行う。ヒューズ回路５は、不良救済のための不良アドレスを記憶する。詳細説明は省くが、セルアレイ１の不良ワード線を含むブロックを冗長ブロックで置換するように、ヒューズ回路５がプログラムされる。
【００１５】
図２は、セルアレイ１のレイアウトを示し、図３及び図４は図２のＩ−Ｉ’及びII−II’断面図を示している。シリコン基板３０のセルアレイ形成領域にはｐ型ウェルが形成される。このｐ型ウェルに、図４に示すように、素子分離絶縁膜３１によって、所定ピッチのストライプ状の素子形成領域３２が区画される。各素子形成領域３２に、トンネル絶縁膜を介して多結晶シリコン膜による浮遊ゲート３３が形成され、この上に層間絶縁膜を介して多結晶シリコン膜による制御ゲート３４が形成される。制御ゲート３４に自己整合されてソース、ドレイン拡散層３８が形成されて、メモリセルＭＣ（ＭＣ０〜ＭＣ３１）が構成される。メモリセルＭＣのソース、ドレイン拡散層３８は隣接するセルで共有されて、複数のメモリセルによりＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの両端部には、選択ゲートトランジスタＳＧ１，ＳＧ２が形成される。
【００１６】
制御ゲート３４は、図２及び図４に示すように、一方向に連続的にパターニングされて、ワード線（ＷＬ）となる。セルアレイ上は層間絶縁膜３５で覆われ、この上にビット線（ＢＬ）３６が配設される。ビット線３６は、ＮＡＮＤセルユニットのドレイン側選択ゲートトランジスタの拡散層にコンタクトする。ＮＡＮＤセルユニットのソース側選択トランジスタの拡散層にコンタクトする共通ソース線（ＳＬ）３７は、層間絶縁膜３５内に埋設される。
【００１７】
図５は、図１に機能ブロックで示したセルアレイ１とロウデコーダ２及びヒューズ回路５の部分について、メモリチップ上での模式的なレイアウトを示している。前述のようにセルアレイ１は、データ書き換えの単位となる複数のブロックがビット線方向に並ぶが、ここでは４個のブロックＢＬＫ０〜ＢＬＫ３が示されている。これらのブロックに対して、ロウデコーダ２（２ａ，２ｂ）は、セルアレイ１のワード線方向の両側に振り分けて配置されている。即ち上部２ブロックＢＬＫ０，ＢＬＫ１の選択を行うロウデコーダ２ａは、セルアレイ１の右側に、下部２ブロックＢＬＫ２，ＢＬＫ３の選択を行うロウデコーダ２ｂはセルアレイ１の左側に配置される。ブロック数が更に多い場合にも、同様に２ブロックずつ交互にロウデコーダを振り分けて配置する。
【００１８】
ロウデコーダ２ａは、ブロックＢＬＫ０，ＢＬＫ１毎に、ワード線及び選択ゲート線に駆動電圧を転送するための高電圧系の転送トランジスタを配列したトランジスタアレイ２１と、これらの転送トランジスタアレイ２１を駆動する高電圧デコード部（ＨＶ−ＤＥＣ）２２と、二つのブロックＢＬＫ０，ＢＬＫ１の高電圧デコード部２２が共有する低電圧デコード部（ＬＶ−ＤＥＣ）２３を有する。同様に、ロウデコーダ２ｂは、ブロックＢＬＫ２，ＢＬＫ３毎に、転送トランジスタアレイ２１と、これらの転送トランジスタアレイ２１を駆動する高電圧デコード部（ＨＶ−ＤＥＣ）２２と、これらの高電圧デコード部２２が共有する低電圧デコード部（ＬＶ−ＤＥＣ）２３を有する。
【００１９】
この様にセルアレイ１の左右に２ブロックずつのロウデコーダ２ａ，２ｂを配置することによって、ブロック幅より広いレイアウトを必要とする各ブロックの高電圧系の転送トランジスタアレイ２１を配置することができる。各ブロックＢのワード線をロウデコーダ２ａ，２ｂの転送トランジスタアレイ２１に接続するための引き出し配線１０は、ブロック内でのワード線ピッチからより大きな配線ピッチに変更するピッチ切り換えを伴う。
【００２０】
このようにこの実施の形態では、二つのブロックＢＬＫ０，ＢＬＫ１に対応する二つの高電圧デコード部２２が一つの低電圧デコード部２３を共有する。同様に二つのブロックＢＬＫ２，ＢＬＫ３に対応する二つの高電圧デコード部２２が一つの低電圧デコード部２３を共有する。この様にロウデコーダ２ａ，２ｂの回路の一部を共有化することにより、配線ピッチの切り換えを伴う引き出し配線１０に起因するメモリチップ面積の増大を抑制することが可能になる。
【００２１】
図６は、セルアレイ１とそのワード線及び選択ゲート線に接続される転送トランジスタアレイ２１の部分の等価回路を、連続する二つのブロックＢＬＫ０，ＢＬＫ１について示している。ＮＡＮＤセルユニットＮＵは、この例では３２個直列接続された積層ゲート構造のメモリセルＭＣ０−ＭＣ３１を有する。このメモリセルＭＣ０−ＭＣ３１の一端は選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。
【００２２】
各メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ、ビット線ＢＬと交差して連続するワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。これらのワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳの一端にそれぞれ接続されるＮＭＯＳトランジスタＭＮ０−ＭＮ３１及びＭＮ３２，ＭＮ３３が、ロウデコーダの出力により駆動されて種々のワード線駆動電圧を転送する転送トランジスタアレイ２１を構成する。
【００２３】
転送トランジスタアレイ２１を構成するトランジスタＭＮ０−ＭＮ３３のゲートは、ブロック毎に端子ＴＧ０，ＴＧ１に共通接続され、これらの端子ＴＧ０，ＴＧ１がロウデコーダ出力により駆動される。書き込み及び読み出しモードにおいて選択されたブロックについて、これらの転送トランジスタＭＮ０−ＭＮ３３がオンになる。これらの転送トランジスタＭＮ０−ＭＮ３３の端子ＣＧ０−ＣＧ３１，ＳＧＤＮ，ＳＧＳＮには、図示しないワード線ドライバから、動作モードに応じて種々の駆動電圧（書き込み電圧Ｖｐｇｍ，書き込みパス電圧Ｖｐａｓｓ，読み出しパス電圧Ｖｒｅａｄ等）或いは接地電圧が与えられ、これがワード線及び選択ゲート線に供給されることになる。
【００２４】
図７は、ロウデコーダ内の隣接する二つのブロックに対応する高電圧デコード部２２とこれらが共有する低電圧デコード部２３の具体的な回路構成を示している。低電圧デコード部２３は、ブロックアドレスが入力される、２ブロックに共通のデコードゲートであるＮＭＯＳトランジスタＮ２〜Ｎ５と、２ブロックを選択するためのデコードゲートであるＮＭＯＳトランジスタＮ６，Ｎ７を有する。ＮＭＯＳトランジスタＮ２〜Ｎ５の一端は、活性化信号ＲＤＥＣが入る活性化用ＮＭＯＳトランジスタＮ１を介して接地される。ＮＭＯＳトランジスタＮ６，Ｎ７のドレインはそれぞれ、活性化信号ＲＤＥＣにより駆動される活性化用ＰＭＯＳトランジスタＰ１，Ｐ２を介して電源Ｖｄｄに接続される。
【００２５】
ＮＭＯＳトランジスタＮ６，Ｎ７のドレインノードＮＤ０，ＮＤ１が、選択ブロックについて“Ｌ”となるデコード出力端子である。このノードＮＤ０，ＮＤ１の出力は、インバータ２７，２８を介して高電圧デコード部２２に転送される。高電圧デコード部２２は具体的には、昇圧回路から出力される高電圧ＶＲＤＥＣをレベルシフトして転送トランジスタアレイ２１のゲート端子ＴＧ０，ＴＧ１を駆動するレベルシフタ（ＬＳ）２９，３０により構成される。
【００２６】
セルアレイの不良救済は、ブロック単位で不良のブロックを冗長ブロック（図示せず）で置き換える制御を行う。図５に示すフューズ回路５ａ，５ｂには不良アドレスが予めプログラムされる。図７のロウデコーダ構成においては、簡単に説明するが、フューズデータラッチを含む置換制御回路２５，２６が設けられ、不良ブロックアドレスが入力された時には対応するロウデコーダを非活性化し、代わりに冗長ロウデコーダ（図示せず）を活性化する制御が行われる。
【００２７】
以上のようにこの実施の形態１では、セルアレイの二つのブロック毎に同じ側に配置されるロウデコーダ内で低電圧デコード部を共有化することにより、ロウデコーダ面積の縮小が図られる。
【００２８】
［実施の形態２］
次に、実施の形態１と同様にロウデコーダ内で低電圧デコード部を共有すると共に、ワード線をロウデコーダに接続する引き出し配線部を工夫することによって、ロウデコーダをセルアレイの一方側にのみ配置するようにした実施の形態２を説明する。この実施の形態２によって、より小さいメモリチップ面積を実現することが可能になる。
【００２９】
図８は、実施の形態２のＮＡＮＤ型ＥＥＰＲＯＭについて、セルアレイ１とロウデコーダ２の部分の模式的レイアウトを、実施の形態１の図５に対応させて示している。図示のように、セルアレイ１のワード線方向の一方の端部側のみにロウデコーダ２が配置される。ロウデコーダ２は、各ブロック毎の高電圧デコード部２２と、２ブロックずつの高電圧デコード部で共有される低電圧デコード部２３を有する。このことは、実施の形態１と同様である。
【００３０】
ロウデコーダ２は、セルアレイ１の一方のみに配置するため、セルブロックＢＬＫの幅Ｄの範囲内に、それぞれの引き出し配線１０と転送トランジスタアレイ２１が配置される。具体的に転送トランジスタアレイ２１は、それぞれブロックＢＬＫ０〜ＢＫＫ３のワード線方向に転送トランジスタを並べて構成される。各転送トランジスタは、ワード線と直交する方向をチャネル長方向としている。各ブロックＢＬＫ０−ＢＬＫ３内のワード線を転送トランジスタアレイ２１に接続する引き出し配線１０は、実施の形態１とは異なり、ワード線及び選択ゲート線の配置幅と同じ幅をもってレイアウトされている。これは、引き出し配線１０の配線構造とロウデコーダ２内の転送トランジスタの配置を工夫することにより可能となっている。
【００３１】
具体的に引き出し配線部１０はそれぞれ、ブロック内のワード線のピッチを保ってワード線の延長として複数本の多結晶シリコン配線が配設される第１の配線領域１０ａと、隣接するトランジスタアレイ２１の間に配置されて、ワード線と同じ多結晶シリコン配線とメタル配線との積層構造による第２の配線領域１０ｂとを有する。即ち、第１の配線領域１０ａは、セルアレイのブロックのワード線配置幅と実質等しい配線配置幅を持つ。転送トランジスタアレイ２１が配置される第２の配線領域では、積層配線構造を利用することによって、より小さい配線配置幅内に同じ本数の配線を配置している。
【００３２】
図９は、図８の引き出し配線１０とトランジスタアレイ２１の部分を拡大して、引き出し配線１０の配線レイアウトをより具体的に示している。第１の配線領域１０ａは、ワード線ピッチで配設された多結晶シリコン配線４１である。第１の配線領域１０ａの所定数の多結晶シリコン配線は、そのまま第２の配線領域１０ｂの多結晶シリコン配線４３につながり、トランジスタアレイ２１のトランジスタ拡散層に接続される。第１の配線領域１０ａの残りの多結晶シリコン配線４１は、その端部で、直線で模式的に示すメタル配線４２に接続される。第２の配線領域１０ｂでは、メタル配線４２のうちの少なくとも一部が多結晶シリコン配線４３に重ねられて両者が並行する。残りのメタル配線４２は下地に多結晶シリコン配線がない状態で配設される。
【００３３】
この様に、第２の配線領域１０ｂでは多結晶シリコン配線４３とメタル配線４２の積層構造を利用することにより、セルアレイ１の各ブロックのワード線を一方向のみに引き出すことができる。これにより、セルアレイの両側に引き出し配線を設ける従来方式に比べて、メモリチップ面積を小さいものとすることができる。
なお、転送トランジスタアレイ２１は、ここでは各ブロック毎に一列に配置した例を示しているが、ワード線数分のトランジスタを一列に配置するスペースがない場合には、２列にしてもよい。その場合、各トランジスタ拡散層までの配線はより複雑になるが、各トランジスタの間の素子分離領域上を通る配線には、上部配線であるメタル配線を利用する。これにより、各トランジスタ間の分離を確実にすることができる。
【００３４】
図１０は、図９における引き出し配線１０の第２の配線領域１０ｂのＡ−Ａ’位置での積層断面構造を、３段に分けて模式的に示している。四角で囲んだ配線内の番号は、１ブロックが３２本のワード線を含む場合のブロック内でのワード線配列順を示している。図示のように、第２の配線領域１０ｂは、メタル配線４２のみの部分と、多結晶シリコン配線４３とメタル配線４２が重なる部分とがある。通常上部メタル配線４２と下部多結晶シリコン配線４３との間のカップリング容量は、横方向の配線間カップリング容量よりも大きい。従って、セルアレイのなかの隣接ワード線に対応する配線がこの第２の配線領域１０ｂで上下に重ならないようにすることが好ましい。特に、書き込み時のワード線電位関係を考慮することが必要である。
【００３５】
例えば、データ書き込み時、非選択セルでの書き込みを禁止するために非選択セルのチャネルを容量カップリングで昇圧する方式として、セルフブースト方式やローカルセルフブースト方式が知られている。前者は、選択ワード線に書き込み電圧Ｖｐｇｍを、非選択ワード線にパス電圧Ｖｐａｓｓを与えて、非選択セルのチャネルを、電子注入が生じないように電位昇圧する。後者は更に効率的なチャネル昇圧のために、選択ワード線に隣接する非選択ワード線に０Ｖを与える方式である。
【００３６】
従って、セルフブースト方式に比べて、ローカルセルフブースト方式の方が隣接ワード線に大きな電圧がかかる場合があり、隣接ワード線の影響による誤書き込みの危険が大きい。図１０の配線構造は、領域Ｂでは、隣接するワード線対応の配線が上下に隣接することになる。従って、これはセルフブースト方式の場合はよいが、ローカルセルフブースト方式の場合は好ましくない。図１１は、隣接ワード線対応の配線が第２の配線領域１０ｂで完全に重ならないようにした例である。ローカルセルフブースト方式の場合には、この様な配線構造を用いればよい。これらの配線構造は、第１の配線領域１０ａと第２の配線領域１０ｂの間での配線接続関係を設定することで容易に実現できる。
【００３７】
［実施の形態３］
ここまでの実施の形態では、１プレーンのセルアレイを用いた例を説明した。ＮＡＮＤ型ＥＥＰＲＯＭの電子カード応用等においては、データ書き換え単位であるブロックの仕様を変更することなく、プレーン数（セルアレイ数）を変えることでメモリ容量を変更することが好ましい。
図１２は、実施の形態２の方式を２プレーンのメモリチップに適用した場合の要部構成例を示している。２プレーンのセルアレイ１から引き出し配線１０及びロウデコーダ２までを、対称パターンとしてレイアウトすることで、大きな設計変更なく、メモリ容量を増やすことができる。プレーン数を３個或いはそれ以上に増やすには、このレイアウトを繰り返せばよい。
【００３８】
［実施の形態４］
次に、上記各実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１３は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００３９】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される
【００４０】
図１４は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００４１】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００４２】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００４３】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００４４】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００４５】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００４６】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００４７】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１５Ａ−１５Ｊに示すような他の各種電子機器に適用することができる。即ち、図１５Ａに示すビデオカメラ、図１５Ｂに示すテレビジョン、図１５Ｃに示すオーディオ機器、図１５Ｄに示すゲーム機器、図１５Ｅに示す電子楽器、図１５Ｆに示す携帯電話、図１５Ｇに示すパーソナルコンピュータ、図１５Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１５Ｉに示すヴォイスレコーダ、図１５Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【００４８】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイの平面図である。
【図３】図２のＩ−Ｉ’断面図である。
【図４】図２のII−II’断面図である。
【図５】同フラッシュメモリのセルアレイとロウデコーダ部のレイアウトを示す図である。
【図６】セルアレイの等価回路である。
【図７】セルアレイの隣接２ブロック対応のロウデコーダの高電圧デコード部と低電圧デコード部の等価回路である。
【図８】セルアレイのワード線引き出し配線構造を示すレイアウトである。
【図９】同引き出し配線及び転送トランジスタアレイの拡大レイアウトである。
【図１０】図９の第２の配線領域（Ａ−Ａ’）の模式的断面構造を示す図である。
【図１１】図９の第２の配線領域（Ａ−Ａ’）の他の模式的断面構造を示す図である。
【図１２】２プレーンのセルアレイを有する場合の実施の形態を示す図である。
【図１３】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１４】同ディジタルスチルカメラの内部構成を示す図である。
【図１５Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１５Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１５Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１５Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１５Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１５Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１５Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１５Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１５Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１５Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
【００４９】
１…セルアレイ、２（２ａ，２ｂ）…ロウデコーダ、３…センスアンプ兼データラッチ、４…カラムデコーダ、５…ヒューズ回路、６…高電圧発生回路、７…アドレスレジスタ、８…コントローラ、９…コマンドデコーダ、１０…ワード線引き出し配線、２１…転送トランジスタアレイ、２２…高電圧デコード部、２３…低電圧デコード部、ＮＵ…ＮＡＮＤセルユニット、１０ａ…第１の配線領域、１０ｂ…第２の配線領域、４１…多結晶シリコン配線、４２…メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１５Ｈ】
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【図１５Ｉ】
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【図１５Ｊ】
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【手続補正書】
【提出日】平成16年9月30日(2004.9.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、
前記セルアレイのブロックを選択するためのロウデコーダとを備え、
前記ロウデコーダは、
前記セルアレイの各ブロック毎に配置されたワード線駆動電圧を転送するための転送トランジスタを配列した転送トランジスタアレイと、
前記転送トランジスタアレイに対応して設けられ、それぞれ昇圧電圧が与えられて前記転送トランジスタアレイを選択的に駆動するための第１のデコード部と、
隣接する二つの第１のデコード部で共有されて配置された、ブロック選択を行うための第２のデコード部とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ロウデコーダは、前記セルアレイのワード線方向の一方側に配置され、
前記転送トランジスタアレイは、前記セルアレイの各ブロック毎に、ワード線と直交する方向をチャネル長方向としてワード線の方向に配列された複数の転送トランジスタにより構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、
前記セルアレイのブロックを選択するためのロウデコーダとを備え、
前記ロウデコーダは、前記セルアレイのワード線方向の一方側に配置され且つ、
前記ブロックに対応して配置されて、それぞれワード線駆動電圧をブロックに転送するためのワード線方向に配列された転送トランジスタを有する転送トランジスタアレイを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ロウデコーダは、
前記転送トランジスタアレイに対応して配置されて、それぞれ昇圧電圧が与えられて前記転送トランジスタアレイを選択的に駆動するための第１のデコード部と、
隣接する二つの第１のデコード部で共有されて配置された、ブロック選択を行うための第２のデコード部とを有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記セルアレイの各ブロックのワード線と対応する転送トランジスタアレイとの間を接続する引き出し配線領域は、
ワード線の延長としてワード線と同じピッチで複数の第１の多結晶シリコン配線が配設された第１の配線領域と、
前記複数の第１の多結晶シリコン配線の一部から連続して前記転送トランジスタアレイの拡散層に接続される複数の第２の多結晶シリコン配線及びこれらの第２の多結晶シリコン配線に重ねて配置されて前記複数の第１の多結晶シリコン配線の残部を前記転送トランジスタアレイの拡散層まで接続する複数のメタル配線を有する第２の配線領域とを有する
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【請求項６】
前記引き出し配線の第２の配線領域において前記セルアレイの隣接する２つのワード線対応の２つの配線が重ならないように、第１の配線領域と第２の配線領域の間の配線接続関係が設定されている
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明に係る不揮発性半導体記憶装置は、複数本ずつのビット線とワード線が交差して配設されて各交差部に電気的書き換え可能な不揮発性メモリセルが配置され、複数個ずつのメモリセルが直列接続されてＮＡＮＤセルユニットを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルユニットにより構成されたブロックがビット線方向に複数個配置されたセルアレイと、前記セルアレイのブロックを選択するためのロウデコーダとを備え、前記ロウデコーダは、前記セルアレイの各ブロック毎に配置されたワード線駆動電圧を転送するための転送トランジスタを配列した転送トランジスタアレイと、前記転送トランジスタアレイに対応して設けられ、それぞれ昇圧電圧が与えられて前記転送トランジスタアレイを選択的に駆動するための第１のデコード部（高電圧デコード部）と、隣接する二つの第１のデコード部で共有されて配置された、ブロック選択を行うための第２のデコード部（低電圧デコード部）とを有する。