(57)【要約】【課題】半導体素子の駆動電圧を効果的に抑制すること。【解決手段】既に研磨加工された導電性の  ＩＩＩ族窒化物系化合物半導体から成る半導体基板ａの被研磨面に負電極（ｎ電極ｃ）を形成する電極形成工程の前に、その被研磨面をドライエッチングする。この半導体基板ａは、発光ダイオード１０におけるｎ型コンタクト層の機能を有する。電極形成工程の前に被研磨面をドライエッチングすれば、結晶性が劣化したダメージ層が除去でき、良好なオーミック接触が得られる。これは、ダメージ層が結晶性の劣化などによって、高い抵抗率を有するためだと考えられる。また、上記の手段によれば、研磨加工におけるスラリー、摩擦力、圧力等の大きさを小さく抑制する必要が特には生じないので、半導体基板の研磨時間を短くすることができる。したがって、本発明の方法によれば、半導体素子の生産性を向上させることもできる。【選択図】  図５
2005044954.tif 000002
【特許請求の範囲】
【請求項１】
既に研磨加工された導電性の  ＩＩＩ族窒化物系化合物半導体から成る半導体基板の被研磨面に電極を形成する方法であって、
前記被研磨面に電極を形成する電極形成工程の前に、前記被研磨面をドライエッチングするエッチング工程を有する
ことを特徴とする電極形成方法。
【請求項２】
前記半導体基板は、ｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）から成る
ことを特徴とする請求項１に記載の電極形成方法。
【請求項３】
前記ドライエッチングによって除去される前記被研磨面の深さは、
０．１μｍ以上、１５μｍ以下である
ことを特徴とする請求項１又は請求項２に記載の電極形成方法。
【請求項４】
前記ドライエッチングによって除去される前記被研磨面の深さは、
０．２μｍ以上、８μｍ以下である
ことを特徴とする請求項３に記載の電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、既に研磨加工された導電性の  ＩＩＩ族窒化物系化合物半導体から成る半導体基板の被研磨面に電極を形成する方法に関する。
本発明は、半導体基板に直接電極が形成される形態の半導体素子に対して幅広く用いることができる。その様な半導体素子としては、半導体レーザ（ＬＤ）、発光ダイオード（ＬＥＤ）等の半導体発光素子の他にも、例えば受光素子や圧力センサ等が挙げられる。本発明の適用はそれらの半導体素子の具体的な機能や構成などを特に制約するものではないので、本発明の適用可能な範囲は非常に広範に渡る。
【０００２】
【従来の技術】
【特許文献１】
特開２００２−２６１０１４号公報
【特許文献２】
特開２００１−７７４７６号公報
【特許文献３】
特開２００１−１０２６７３号公報
【特許文献４】
特開平７−１３１０６９号公報
【特許文献５】
特開平１１−１６３４０３号公報
【０００３】
半導体基板の裏面に電極が設けられている半導体素子の構造としては、例えば、上記の特許文献１〜特許文献３に記載されている半導体発光素子などが公知である。これらの半導体素子では、導電性を有する半導体基板の裏面にｎ電極が形成されており、ｐ型層の上面にｐ電極がｎ電極に対峙させて形成されている。
【０００４】
また、上記の特許文献４や特許文献５などから判る様に、通常半導体基板が結晶成長基板を兼ねる場合、その結晶成長基板の厚さは３００μｍ〜８００μｍ程度確保されており、これらの基板は研磨処理を経て通常は５０μｍ〜１５０μｍ程度の厚さにまで薄くしてから、個々のチップ（発光素子）単位に分割される。この様な薄板化のための研磨処理は、必要となる各種の半導体層の結晶成長工程の前に行っても良いし、後に行っても良い。
【０００５】
ただし、基板を薄くし過ぎると、基板自身が割れ易くなり、更に研磨処理工程に費やす時間も長くなるため望ましくない。また、基板が厚過ぎると、半導体ウエハの分割時に所望の形状に正確或いは確実に分割することが難しくなるため望ましくない。また、半導体基板が結晶成長基板を兼ねる場合、通常、結晶成長工程の前後において、半導体基板をハンドリング（移動操作）しなければならないことが多いので、そのハンドリングに耐え得る強度を半導体基板に持たせるために、上記の研磨処理は結晶成長工程の後に行うのが普通である。
【０００６】
以上の理由から、上記の研磨処理は通常、半導体ウエハを個々のチップ単位に分割する分割工程よりも前の段階で、半導体基板がハンドリング可能（又は容易）な厚さから、その半導体基板が約１００μｍ程度の厚さになるまで実施される。
【０００７】
【発明が解決しようとする課題】
上記の研磨加工の際に用いるスラリー（研磨剤）の粒子の大きさが大きい場合には、被研磨面が荒くなったり、或いは被研磨面の直下にダメージ層が形成されたりする。このダメージ層とは、研磨加工の際の摩擦や圧力等に起因して結晶性の劣化が見られる層のことであり、スラリー、摩擦力、圧力等の大きさ等にも左右されるが、通常、０．１〜１０μｍ程度の膜厚で形成されることが、我々の調査によって判明した。
【０００８】
図１に、その様な研磨加工により生成されてしまうダメージ層の断面写真を例示する。この研磨加工は、９μｍのスラリーを用いて行ったものである。本図１の左側（ａ）は走査電子顕微鏡による画像（ＳＥＭ像）であり、右側（ｂ）は電子線ルミネッセンスによるモノクロ画像（ＣＬ像）である。これらの写真から、結晶性の劣化したダメージ層が被研磨面の直下に１μｍ以上に渡って形成されていることが判る。
【０００９】
このダメージ層は、後に形成される電極と上記の被研磨面との間の接触状態を良好にする際の障害となるものであり、このダメージ層の介在により、良好なオーミック接触が得られない。このことは、半導体素子の駆動電圧を不要に高くする原因となる。
【００１０】
被研磨面を滑らかにしたり、研磨加工に伴って生成されてしまう上記のダメージ層の膜厚を薄くしたりするためには、研磨加工におけるスラリー、摩擦力、圧力等の大きさを極力小さく抑制することが望ましいが、実際、その様な対策を講じれば研磨加工の処理時間が膨大となるので、その様な対策は、工業製品を生産する上では全く現実的ではない。
【００１１】
本発明は、上記の課題を解決するために成されたものであり、その目的は、半導体素子の駆動電圧を効果的に抑制することである。
また、本発明の更なる目的は、上記の研磨加工の処理時間をできるだけ短縮することである。
ただし、上記の個々の目的は、本発明の個々の手段の内の少なくとも何れか１つによって、個々に達成されれば十分なのであって、本願の個々の発明は、上記の全ての課題を同時に解決し得る手段が存在することを必ずしも保証するものではない。
【００１２】
【課題を解決するための手段、並びに、作用及び発明の効果】
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、既に研磨加工された導電性の  ＩＩＩ族窒化物系化合物半導体から成る半導体基板の被研磨面に電極を形成する電極形成工程の前に、被研磨面をドライエッチングすることである。
【００１３】
ただし、ここで言う「  ＩＩＩ族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌ１−ｘ−ｙ  Ｇａｙ  Ｉｎｘ  Ｎ；０≦ｘ≦１，０≦ｙ≦１，０≦１−ｘ−ｙ≦１」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ型或いはｎ型の不純物が添加された半導体もまた、これらの「  ＩＩＩ族窒化物系化合物半導体」の範疇である。
【００１４】
また、上記の  ＩＩＩ族元素（Ａｌ，Ｇａ，Ｉｎ）の内の少なくとも一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の少なくとも一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりした半導体等をもまた、これらの「  ＩＩＩ族窒化物系化合物半導体」の範疇とする。
【００１５】
また、上記のｐ型の不純物（アクセプター）としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等の公知のｐ型不純物を添加することができる。
また、上記のｎ型の不純物（ドナー）としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等の公知のｎ型不純物を添加することができる。
また、これらの不純物（アクセプター又はドナー）は、同時に２元素以上を添加しても良いし、同時に両型（ｐ型とｎ型）を添加しても良い。
【００１６】
上記の様に、電極形成工程の前に被研磨面をドライエッチングすれば、結晶性が劣化したダメージ層が除去でき、同時に被研磨面が比較的滑らかになるので、良好なオーミック接触が得られる。これは、ダメージ層が結晶性の劣化などによって、高い抵抗率を有するためだと考えられる。
以上の作用により、上記の手段によれば、半導体素子の駆動電圧を効果的に抑制することができる。
例えばＲＩＥ装置やＩＣＰ装置などにより、ドライエッチングを実施する理由は、所望の面だけを選択的にエッチングするためである。
【００１７】
また、上記の手段によれば、研磨加工におけるスラリー、摩擦力、圧力等の大きさを小さく抑制する必要が特には生じないので、半導体基板の研磨時間を短くすることができる。したがって、本発明の方法によれば、半導体素子の生産性を向上させることができる。
【００１８】
また、本発明の第２の手段は、上記の第１の手段において、上記の半導体基板をｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）から構成することである。
【００１９】
図２は、Ｓｉを４×１０１８／ｃｍ３  の濃度で添加した窒化ガリウム（：ｎ型のＧａＮ）から成る半導体基板（図３、図４中のＧａＮ基板）の被研磨面をドライエッチングした深さＤと、その時のオーミック特性との関係を例示するグラフである。ドライエッチングの深さＤに付いては、０μｍ、１μｍ、４μｍの３通りについて、その電圧−電流特性を測定した。
【００２０】
図３、図４に、その測定の実施形態を示す。ｎ電極ｃは半導体基板ａの被研磨面に蒸着により形成されている。結晶成長層ｂは、所望の半導体素子の構造に応じて任意に形成すれば良い。その時に用いる結晶成長法は任意である。図４の構成は、ダメージ層ａ１をドライエッチングにより除去したものである。また、図３、図４の２つのｎ電極ｃ間の距離は、それぞれ約１００μｍ程度である。
なお、測定装置ｙは、図略の可変電圧の直流電源と電圧測定器と電流測定器から成る。
【００２１】
図２に示す測定結果は、約９μｍのスラリーを用いて行った研磨加工後のものであるが、この結果から判る様に、ドライエッチングを全く実施しないと、ｎ電極ｃに関するオーミック特性が非常に劣悪となることが判る。
上記の第１の手段によって、半導体発光素子を製造する場合、例えば上記の図２、図３、図４に例示する様に、半導体基板は、ｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）から構成することが望ましい。言い換えれば、この第２の手段は、少なくとも半導体発光素子の基板裏面の電極の形成に非常に適している。
【００２２】
特に、Ａｌｘ  Ｇａ１−ｘ  Ｎ（ｘ≒０）成る半導体に例えばＳｉ等のｎ型不純物を添加したもの（ｎ型の窒化ガリウム）から上記の半導体基板ａを形成すれば、固さ、格子定数、結晶性、電気電導特性等の物性的観点から、この半導体基板には、半導体結晶成長基板としての機能と、ｎ型コンタクト層としての機能とを同時に極めて良好に与えることができるのでとても都合がよい。
【００２３】
また、本発明の第３の手段は、上記の第１又は第２の手段において、ドライエッチングによって除去される被研磨面の深さを０．１μｍ以上、１５μｍ以下にすることである。
研磨加工におけるスラリー、摩擦力、圧力等の大きさ等の条件にもよるが、本発明は上記の範囲で有効に作用する。この深さを大きくし過ぎると、ドライエッチングの時間が掛かり過ぎてしまい望ましくない。また、この深さを小さくし過ぎると、ドライエッチングによる効果が不十分となり、良好なオーミック接触が得られないので望ましくない。或いは、この深さを小さくし過ぎると、ある程度良好なオーミック接触を得るためには、スラリー、摩擦力、圧力等の大きさを非常に小さくしなければならなくなり、よって、研磨時間が非常に長くなるので望ましくない。
【００２４】
また、第４の手段は、上記の第３の手段において、ドライエッチングによって除去される被研磨面の深さを０．２μｍ以上、８μｍ以下にすることである。
ドライエッチングの深さに関する最適な値は、スラリー、摩擦力、圧力等の大きさや、基板の組成比等にもよるが、概ねこの範囲において得られる。即ち、上記の範囲においては、研磨加工時間とドライエッチング時間との和を最小に抑制した上で、なおかつ、半導体基板と電極との間において最良のオーミック特性を得ることができる。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
【００２５】
【発明の実施の形態】
以下、本発明を具体的な実施例に基づいて説明する。ただし、本発明は以下に示す実施例に限定されるものではない。
（実施例）
図５は、本実施例の発光ダイオード１０の主要部分の断面図である。本図５の半導体基板ａには、ｎ型の不純物としてシリコン（Ｓｉ）が添加されている。その添加濃度は、４×１０１８／ｃｍ３  程度である。以下、この半導体基板ａのことを、発光ダイオード１０におけるその機能から、ｎ型コンタクト層３と呼ぶことがある。
【００２６】
結晶成長層ｂは、多層構造を有する  ＩＩＩ族窒化物系化合物半導体から成る。ｎ型の窒化ガリウム（ＧａＮ）から成る半導体基板ａの上面は、この結晶成長層ｂの結晶成長に寄与する。半導体基板ａは、その上面とは反対側の面（以下、裏面又は被研磨面などと呼ぶ。）が研磨加工並びにドライエッチングされており、更にその面には負電極（ｎ電極ｃ）が形成されている。
【００２７】
上記の半導体基板ａ（ｎ型コンタクト層３）の上には、ノンドープのＧａＮから成る膜厚１０５Åのｎ型クラッド層４（低キャリア濃度層）が形成されている。また、その上には、膜厚約３５ÅのＩｎ０．３０Ｇａ０．７０Ｎから成る井戸層５１と膜厚約７０ÅのＧａＮから成るバリア層５２とが交互に合計５層積層されたＭＱＷ構造の活性層５が形成されている。また、この活性層５の上には、Ｍｇドープのｐ型Ａｌ０．１５Ｇａ０．８５Ｎから成る膜厚約５０ｎｍのｐ型クラッド層６が形成されている。更に、ｐ型クラッド層６の上にはＭｇドープのｐ型ＧａＮから成る膜厚約１００ｎｍのｐ型コンタクト層７が形成されている。
【００２８】
また、ｐ型コンタクト層７の上には金属蒸着による透光性の正電極（ｐ電極９）が形成されている。このｐ電極９は、ｐ型コンタクト層７に直接接合する膜厚約４０Åのコバルト（  Ｃｏ）  と、このＣｏに接合する膜厚約６０Åの金（  Ａｕ）  とで構成されている。
一方、ｎ電極ｃは、裏面（被エッチング面）から順次、膜厚約２００  Åのバナジウム（Ｖ）  と膜厚約１．８μｍのアルミニウム（  Ａｌ）  又はＡｌ合金で構成されている。この様にｎ電極ｃの膜厚を厚くするのは、光を上方に十分反射させるためである。
【００２９】
次に、この発光ダイオード１０の製造方法について説明する。
上記発光ダイオード１０は、有機金属気相成長法（以下「ＭＯＶＰＥ」と略す）による気相成長により製造された。用いられたガスは、アンモニア（ＮＨ３）  、キャリアガス（  Ｈ２  ，  Ｎ２  ）  、トリメチルガリウム（  Ｇａ（ＣＨ３）３）  （以下「ＴＭＧ」と記す）、トリメチルアルミニウム（  Ａｌ（ＣＨ３）３）  （以下「ＴＭＡ」と記す）、トリメチルインジウム（  Ｉｎ（ＣＨ３）３）  （以下「ＴＭＩ」と記す）、シラン（  ＳｉＨ４）  とシクロペンタジエニルマグネシウム（  Ｍｇ（Ｃ５Ｈ５）２）（以下「ＣＰ２  Ｍｇ」と記す）である。
【００３０】
まず、有機洗浄及び熱処理により洗浄したａ面を主面とした単結晶のＧａＮから成る半導体基板ａをＭＯＶＰＥ装置の反応室に載置されたサセプタに装着する。この装着時における半導体基板ａの厚さは、４００μｍ程度とする。次に、常圧でＨ２  を流速２リットル／分で約３０分間反応室に流しながら温度１１５０℃で半導体基板ａをベーキングする。
【００３１】
（ｎ型クラッド層４の成長）
その後、半導体基板ａの温度を１１５０℃に保持して、Ｈ２  を２０リットル／分、ＮＨ３  を１０リットル／分、ＴＭＧを１．７  ×１０−４モル／分で供給し、ノンドープのＧａＮから成る膜厚１０５Åのｎ型クラッド層４（低キャリア濃度層）を形成する。
【００３２】
（活性層５の成長）
そして、上記のｎ型クラッド層４を形成した後、合計５層から成る前記のＭＱＷ構造（図５）の活性層５を形成する。
即ち、まず最初に、半導体基板ａの温度を７３０℃まで低下させ、それと同時にＨ２  からＮ２  にキャリアガスを変更し、このキャリアガスとＮＨ３  の供給量を維持しながら、ＴＭＧを３．１×１０−６モル／分、ＴＭＩを０．７×１０−６モル／分で供給することにより、膜厚約３５ÅのＩｎ０．３０Ｇａ０．７０Ｎから成る井戸層５１をｎ型クラッド層４の上に形成する。
【００３３】
次に、半導体基板ａの温度を８８５℃にまで昇温し、上記の井戸層５１上に、Ｎ２  を２０リットル／分、ＮＨ３  を１０リットル／分、ＴＭＧを１．２×１０−５モル／分で供給して、膜厚約７０ÅのＧａＮから成るバリア層５２を形成する。
以下、これを繰り返して、井戸層５１とバリア層５２とを交互に積層し、合計５層（井戸層５１、バリア層５２、井戸層５１、バリア層５２、最後の井戸層５１）から成る前記の活性層５を形成する。
【００３４】
（ｐ型クラッド層６の結晶成長）
その後、半導体基板ａの温度を８９０℃に昇温し、Ｎ２  を１０リットル／分、ＴＭＧを１．６×１０−５モル／分、ＴＭＡを６×１０−６モル／分、ＣＰ２  Ｍｇを４×１０−７モル／分で供給して、膜厚約２００Å、濃度５×１０１９／ｃｍ３  のマグネシウム（Ｍｇ）をドープしたｐ型Ａｌ０．１５Ｇａ０．８５Ｎから成るｐ型クラッド層６を形成する。
【００３５】
（ｐ型コンタクト層７の結晶成長）
最後に、半導体基板ａの温度を１０００℃に昇温し、同時にキャリアガスを再びＨ２  に変更し、Ｈ２  を２０リットル／分、ＮＨ３  を１０リットル／分、ＴＭＧを１．２×１０−４モル／分、ＣＰ２  Ｍｇを２×１０−５モル／分で供給して、膜厚約８５ｎｍ、濃度５×１０１９／ｃｍ３  のＭｇをドープしたｐ型ＧａＮから成るｐ型コンタクト層７を形成する。
以上に示した工程が、  ＩＩＩ族窒化物系化合物半導体から成る各半導体層の結晶成長工程である。
【００３６】
（ｐ電極９の形成）
以上の結晶成長工程の後、ｐ型コンタクト層７の表面上にフォトレジストを塗布し、フォトリソグラフによりｐ型コンタクト層７上の電極形成部分のフィトレジストを除去して窓を形成し、ｐ型コンタクト層７を露出させる。１０−４Ｐａオーダ以下の高真空に排気した後、露出させたｐ型コンタクト層７の上に、Ｃｏを膜厚約４０Å蒸着し、このＣｏ上にＡｕを膜厚約６０Å蒸着する。次に、試料を蒸着装置から取り出し、リフトオフ法によりフォトレジスト上に堆積したＣｏとＡｕとを除去することにより、ｐ型コンタクト層７に密着した透光性のｐ電極９を形成する。
【００３７】
（研磨加工）
次に、研磨盤を用いて、半導体基板ａの裏面を研磨する。用いるスラリーの大きさは９μｍとし、４００μｍある半導体基板ａの厚さを１５０μｍまで薄板化し、その後洗浄し、乾燥させる。スラリーの直径は、０．５〜１５μｍ程度が望ましい。この直径が大き過ぎると、ダメージ層の厚さが予想以上に厚くなる場合があり望ましくない。また、この直径が小さ過ぎると、研磨時間が長くなるので望ましくない。より望ましくは、１〜９μｍ程度である。
【００３８】
（エッチング工程）
次に、研磨された半導体基板ａの裏面（被研磨面）を約２μｍの深さまでドライエッチングする。このドライエッチングにより、研磨加工の際に生成されてしまったダメージ層の少なくとも大半が削除される。このドライエッチングには、次の何れの装置を用いても良い。
（ａ）ＲＩＥ装置
（ｂ）ＩＣＰ装置
このドライエッチングに関するより詳細な実施基準としては、例えば、特開平８−２７４０８１に記載されているドライエッチング方法等が参考になる。
【００３９】
（ｎ電極ｃの形成）
次に、半導体基板ａの裏面全面にフォトレジストを塗布し、フォトリソグラフィによりｎ型コンタクト層３の露出面上の所定領域に窓を形成し、１０−４Ｐａオーダ以下の高真空に排気した後、膜厚約２００Åのバナジウム（Ｖ）  と膜厚約１．８  μｍのＡｌをそれぞれ順次蒸着により積層する。この後、フォトレジストを除去することにより、半導体基板ａ（：ｎ型コンタクト層３）に密着したｎ電極ｃを形成する。
【００４０】
（合金化処理）
この後、試料雰囲気を真空ポンプで排気し、Ｏ２  ガスを供給して圧力３Ｐａとし、その状態で雰囲気温度を約５５０℃にして、３分程度、加熱し、ｐ型コンタクト層７、ｐ型クラッド層６をｐ型低抵抗化すると共に、ｐ型コンタクト層７とｐ電極９との合金化処理、並びに、半導体基板ａとｎ電極ｃとの合金化処理を行った。これにより、各電極（ｎ電極ｃ、ｐ電極９）を、接合すべき各半導体層に対して非常に強固に接合することができる。
【００４１】
その後、ハーフカット工程、分割工程等を経て、ウェハー状の半導体を個々のチップ状に分割する。これらの各工程は、周知の工法に従って実施すれば良い。この分割方法に関するより詳細な実施基準としては、例えば、特開２００１−２８４６４２に記載されている分割技法等を参考にしても良い。
【００４２】
図６に、本発明の実施例における発光ダイオード１０と、その変形例（発光ダイオード１０′）の各駆動電圧ＶＦ  を示す。発光ダイオード１０′は、図５と同様の構造を有しており、上記の発光ダイオード１０の製造工程において、半導体基板ａの被研磨面をドライエッチングするエッチング工程を省略することにより製造された点が製法上の唯一の相違点である。即ち、発光ダイオード１０′においては、前述のドライエッチングの深さＤが０μｍとなっている。
【００４３】
この表の２つ目の項目”Ｉ”は、素子の正負両電極間に流した駆動電流であり、各発光ダイオードの良好な発光出力に必要となる電流値を示している。この表から、深さ２μｍのドライエッチングを実施した発光ダイオード１０では、駆動電圧ＶＦ  が３．５ｖであったのに対し、ドライエッチングを実施しなかった発光ダイオード１０′では、駆動電圧ＶＦ  が、１０ｖとなり、その差は６．５ｖにも達していることが判る。
【００４４】
以上の様な測定結果から、例えば図５の発光ダイオード１０の様に、電導性を有する半導体基板ａの裏面にｎ電極ｃを形成する場合には、ドライエッチングの深さＤを例えば２μｍ程度にすると良いことが判る。この結果は、図２、図３、図４を用いて行った前述の作用・効果の説明とも良く一致している。
【００４５】
半導体基板と電極との間において最良のオーミック特性を得るためのドライエッチングの深さＤに関する最適な値は、スラリー、摩擦力、圧力等の大きさや、基板の組成比等にもよるが、その他の調査から、経験的には概ね１〜８μｍ程度の範囲において得られることが判っている。また、この場合には、研磨加工時間とドライエッチング時間との和を最小に抑制することができ、生産性の面でも都合がよい。
【００４６】
なお、上記の実施例では、半導体基板ａとして、ｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）を用いることが望ましいが、その他の  ＩＩＩ族窒化物系化合物半導体を用いても良い。また、添加すべきｎ型の不純物も、特にＳｉに限定されるものではない。
【００４７】
また、上記の実施例では、半導体基板ａとして、単独の窒化ガリウム結晶（：ｎ型のバルクＧａＮ）からなる半導体基板を用いたが、半導体基板ａは必ずしも単層である必要はない。例えば図５と同様の構成を得るためには、適当なｎ型コンタクト層３として残る、１５０μｍ以上の厚さを有するｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）があれば良い。１５０μｍ以上のその他の部位は、研磨工程において削除されるので、その構成は任意で良い。したがって、例えば、シリコン基板上に下地層を成膜し、その上にｎ型のＧａＮを成長させたものを用いても良い。この場合には、シリコン基板や下地層を研磨工程にて削除してｎ型のＡｌｘ  Ｇａ１−ｘ  Ｎ（０≦ｘ≦１）の部位だけを約１５０μｍ程度残せば良い。
【００４８】
ただし、残すべきｎ型コンタクト層の厚さを、必ずしも上記の１５０μｍに限定する必要はなく、ここで残すべきｎ型コンタクト層の厚さは５０〜３００μｍの範囲内であれば何れでも良い。また、研磨工程実施前の半導体基板ａの厚さは、２５０〜５００μｍ程度あることが望ましい。より望ましくは３００〜４００μｍ程度である。この厚さが厚過ぎると研磨工程に時間がかかり過ぎ、短過ぎると半導体ウェハのハンドリングの際に半導体ウェハが損傷する恐れが生じ、望ましくない。
【００４９】
また、上記の実施例では、ｐ電極９の形成を研磨工程の前に実施しているが、ｐ電極９の形成は、ｎ電極ｃの形成と略同様の工程順序（エッチング工程の後）で実施しても良い。
また、ｎ電極ｃの形成は、熱処理（ｐ電極９の合金化処理）の後に実施しても良い。この場合には、蒸着されたｎ電極ｃは熱処理されないので、ｎ電極ｃの合金化処理は事実上実施されない。
また、上記の実施例では、ｐ電極９を透光性としたが、ｎ電極ｃを透光性にしても良い。
また、上記の実施例では、活性層をＭＱＷ構造としたが、活性層の構造としては、ＳＱＷ構造や、或いは量子井戸構造を持たない単一層構造などを採用しても良い。
【００５０】
更に、本発明は、半導体基板に直接電極が形成される形態の半導体素子に対して幅広く用いることができる。その様な半導体素子としては、半導体レーザ（ＬＤ）、発光ダイオード（ＬＥＤ）等の半導体発光素子の他にも、例えば受光素子や圧力センサ等が挙げられる。即ち、本発明の適用はそれらの半導体素子の具体的な機能や構成などを特に制約するものではないので、本発明の適用可能な範囲は非常に広範に渡る。
【図面の簡単な説明】
【図１】研磨加工により生成されてしまうダメージ層の断面写真。
【図２】被研磨面をドライエッチングした深さとオーミック特性との関係を例示するグラフ。
【図３】図２のオーミック特性を測定する形態を示す模式的な回路図。
【図４】図２のオーミック特性を測定する形態を示す模式的な回路図。
【図５】本発明の実施例における発光ダイオード１０の断面図。
【図６】本発明の実施例における発光ダイオード１０と、その変形例（発光ダイオード１０′）の各駆動電圧ＶＦ  を示す表。
【符号の説明】
ａ    …  半導体基板
ａ１  …  ダメージ層
ｂ    …  結晶成長層（半導体層）
ｃ    …  ｎ電極（負電極）
Ｄ    …  ドライエッチングの深さ
ｙ    …  測定装置
１０  …  発光ダイオード
４  …  ｎ型クラッド層
５  …  活性層
５１…  井戸層
５２…  バリア層
６  …  ｐ型クラッド層
７  …  ｐ型コンタクト層
９  …  透光性電極（正電極）
【図１】
2005044954.tif 000003
【図２】
2005044954.tif 000004
【図３】
2005044954.tif 000005
【図４】
2005044954.tif 000006
【図５】
2005044954.tif 000007
【図６】
2005044954.tif 000008