(57)【要約】【課題】  テスト時間を短縮することが可能な不揮発性半導体記憶装置を提供する。【解決手段】  ＣＰＵ１３からの制御命令により、メモリセル１６から読み出されたメモリセルデータＭＤがベリファイ回路１４を介してページバッファ１５に格納される。ページバッファ１５は、ベリファイ回路１４にページバッファデータＰＤを出力する。ベリファイ回路１４内にはメモリセルデータＭＤの期待値比較を行なえる機能が追加されており、従来なら外部からテスターで行なわなければならなかった期待値比較を、内部でデータ読出し中に同時に完了させることができる。ベリファイ回路１４での期待値比較結果は、ベリファイ判定信号ＶＥＲＤとしてＳＲレジスタ１７に出力される。【選択図】        図１
2005085428.tif 000002
【特許請求の範囲】
【請求項１】
外部からのコマンド入力を認識するコマンド入力部と、
前記コマンド入力部からの制御信号を受けてベリファイ判定信号を出力するベリファイ回路と、
前記ベリファイ回路に対してメモリセルデータが読み出されるメモリセルと、
前記ベリファイ回路を介して前記メモリセルデータを格納し、前記ベリファイ回路にページバッファデータを出力するページバッファと、
複数のアドレスにおける前記ベリファイ判定信号を比較判定して最終判定信号を出力するステータスレジスタとを備え、
前記ベリファイ回路は、ベリファイ動作とともに前記メモリセルデータの期待値比較を行なうことができる、不揮発性半導体記憶装置。
【請求項２】
前記ベリファイ回路は、複数のベリファイ制御信号の論理組み合わせに応じて複数の動作モードをとり、前記メモリセルデータおよび前記ページバッファデータを受けて、複数ビット分の部分判定信号の論理積である全判定信号と前記複数の動作モードに依存した論理信号とに応じた前記ベリファイ判定信号を出力する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ステータスレジスタは、あるアドレスにおける前記ベリファイ判定信号と、他のアドレスにおける前記ベリファイ判定信号を重畳した信号との論理積をとる動作を全アドレス分繰り返した後、前記最終判定信号を出力する、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
外部からのコマンド入力を認識するコマンド入力部と、
前記コマンド入力からの制御信号を受けてオーバーイレースリカバリ動作をセットするＯＥＲ制御信号を出力する制御回路と、
前記ＯＥＲ制御信号を受けて、オーバーイレースリカバリ動作のタイマー設定を行ない、タイマー動作に応じたアボート信号を出力するループタイマーと、
内部コマンドを受け付けるかどうかを制御するステータスレジスタとを備える、不揮発性半導体記憶装置。
【請求項５】
前記ループタイマーは、
前記ＯＥＲ制御信号を受けて、オーバーイレースリカバリ動作のタイマー設定を行ないデータ信号を出力するタイマー回路と、
前記データ信号をデコードし、前記タイマー設定の時間内にオーバーイレースリカバリ動作が完了するかどうかに応じて前記アボート信号を出力するデコード回路とを含む、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
外部からのコマンド入力を認識するコマンド入力部と、
前記コマンド入力部からの制御信号を受けて、ベリファイ動作を行なうベリファイ回路と、
前記ベリファイ回路に対してメモリセルデータを読み出すメモリセルと、
外部からのデータ入力および前記コマンド入力部からのビット線クリア信号を受けて、前記ベリファイ回路を介して前記メモリセルデータを格納し、前記ベリファイ回路にページバッファデータを出力するページバッファと、
前記ベリファイ回路から出力されるベリファイ判定結果を格納するステータスレジスタとを備え、
前記ページバッファは、前記ビット線クリア信号に応じて、内部に格納されたデータを瞬時に“０”とすることができる、不揮発性半導体記憶装置。
【請求項７】
前記ページバッファは、
メモリセルと、
前記メモリセルを選択するワード線と、
前記メモリセルに対してデータの読出し／書き込みを行なうビット線および該ビット線と相補な相補ビット線と、
前記ビット線と接地ノードとの間に接続され、ゲートに第１のビット線クリア信号を受ける第１のトランジスタと、
前記相補ビット線と接地ノードとの間に接続され、ゲートに第２のビット線クリア信号を受ける第２のトランジスタとを含み、
前記第１および第２のトランジスタは、前記第１および第２のビット線クリア信号にそれぞれ応じて、前記メモリセルに格納されたデータを瞬時に“０”とすることができる、請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、フローティングゲート内の電子を制御することによりプログラム／消去を行なう不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるフラッシュメモリは、フローティングゲート内の電子を制御することによりプログラム／消去を行なう。ここでは、フローティングゲートへ電子を注入することをプログラムと呼ぶ。プログラムによってメモリセルは論理値“０”をとり、このときメモリセルトランジスタのしきい値電圧は高くなる。逆に、フローティングゲートから電子を引く抜くことを消去と呼ぶ。消去によってメモリセルは論理値“１”をとり、このときメモリセルトランジスタのしきい値電圧は低くなる。
【０００３】
フラッシュメモリでは、これらの動作がメモリセルの規格値内で正常に行なわれているかどうかをテストする。また、いろいろな条件および状態のもとでは、メモリセルにおいて意図しない電子の抜けまたは注入が起こる場合がある。電子の抜けまたは注入が起こると、メモリセルトランジスタのしきい値電圧がシフトし、それによりメモリセルの論理値が変化してしまう可能性がある。フラッシュメモリでは、このようなメモリセルの論理値変化が起きていないかどうかをテストする。上記のテストは、期待値パターン読出しテスト、消去動作確認テスト、および消去／プログラム繰返しテストの３つに大別される。
【０００４】
期待値パターン読出しテストでは、バーンイン試験、ベーク試験、およびストレス試験などを行ない、これらの試験の前後でメモリセルのデータが変化していないかどうかを確認する。具体的には、チップ全領域の読出しを行ない、テスターを用いて期待値を比較する。これにより、ディスターブによるしきい値電圧シフトや加速試験などによって不良（ＮＧ）となるチップをリジェクトすることができる。
【０００５】
消去動作確認テストでは、通常の消去コマンドを入力して消去動作を行ない、規格時間内に消去動作が終了しなければ、そのチップをＮＧとしてリジェクトする。具体的には、テスター側で消去時間または消去回数の最大値を設定しておき、その値を超えるとテスター側でＮＧ判定を行なう。
【０００６】
消去／プログラム繰返しテストでは、プログラムデータ、特にすべてが“０”のプログラムデータを、フラッシュメモリ内のページバッファに外部からロードし、プログラムを開始する。プログラム終了後には消去を行ない、メモリセルのデータをすべて“１”とする。これらを繰り返すことにより、メモリセルのしきい値電圧にどのような変化が起こるのかをテストする。
【０００７】
これらのテスト時間を短縮するには、半導体チップの性能アップまたは機能強化により、読出し，プログラム，消去の各動作自体をできる限り高速にする必要がある。また、テスト結果の判定も効率よく行なう必要がある。
【０００８】
従来のある不揮発性半導体記憶装置は、メモリブロックからの出力データと期待値データとを比較するベリファイ回路をメモリブロックに対応して備える。これにより、ベリファイ試験を各メモリブロック毎に並列に実行することが可能となり、ベリファイ試験を高速化することができる（たとえば、特許文献１参照）。
【０００９】
従来の他の不揮発性半導体記憶装置は、消去時においてタイマの設定時間内に次の動作に移行しなければ、消去動作をストップする（たとえば、特許文献２参照）。
【特許文献１】特開２００１−１５５５００号公報
【特許文献２】特開平９−２５９５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の不揮発性半導体記憶装置は、テスト時間を短縮することが可能であるが、テスト時間を短縮することが可能な不揮発性半導体記憶装置は他にも考えられる。
【００１１】
この発明の目的は、テスト時間を短縮することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明による不揮発性半導体記憶装置は、外部からのコマンド入力を認識するコマンド入力部と、コマンド入力部からの制御信号を受けてベリファイ判定信号を出力するベリファイ回路と、ベリファイ回路に対してメモリセルデータが読み出されるメモリセルと、ベリファイ回路を介してメモリセルデータを格納し、ベリファイ回路にページバッファデータを出力するページバッファと、複数のアドレスにおけるベリファイ判定信号を比較判定して最終判定信号を出力するステータスレジスタとを備える。ベリファイ回路は、ベリファイ動作とともにメモリセルデータの期待値比較を行なうことができる。
【発明の効果】
【００１３】
この発明によれば、テスト時間を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
［実施の形態１］
図１は、実施の形態１による不揮発性半導体記憶装置１Ａの概略的な構成を示した概略ブロック図である。
【００１６】
図１を参照して、実施の形態１の不揮発性半導体記憶装置１Ａは、ＣＵＩ（Command User Interface）１１と、内部クロック発生回路（以下、ＯＳＣとも称する）１２と、ＣＰＵ（Central Processing Unit）１３と、ベリファイ回路１４と、ページバッファ１５と、メモリセル１６と、ステータスレジスタ（以下、ＳＲレジスタとも称する）１７とを備える。
【００１７】
ＣＵＩ１１は、外部からのコマンド入力を認識し、ＯＳＣ１２およびベリファイ回路１４に制御信号をそれぞれ出力する。ＯＳＣ１２は、ＣＵＩ１１からの制御信号を受けて、ＣＰＵ１３にクロック信号を出力する。ＣＰＵ１３は、当該クロック信号を受けて、ベリファイ回路１４を含む不揮発性半導体記憶装置１Ａの内部動作を制御する。ベリファイ回路１４は、ＣＵＩ１１およびＣＰＵ１３からの制御信号を受けて、ベリファイなどの動作を行なう。ページバッファ１５は、主として内部読出し動作において用いられる。
【００１８】
不揮発性半導体記憶装置１Ａにおける読出し動作は、通常読出し動作と内部読出し動作とに大別される。通常読出し動作では、外部から入力されたコマンド信号、制御信号、およびアドレス信号に応じた読出し経路が選択され、メモリセル１６から読み出されたデータはその読出し経路を通って外部に出力される。これに対し、内部読出し動作では、以下のようになる。
【００１９】
まず、外部から内部読出し用コマンドがＣＵＩ１１に入力される。ＣＵＩ１１は、当該内部読出し用コマンドに応じた制御信号を生成し、ＯＳＣ１２に出力する。ＯＳＣ１２は、ＣＵＩ１１からの制御信号を受けて、ＣＰＵ１３にクロック信号を出力する。ＣＰＵ１３は、当該クロック信号を受けて、ベリファイ回路１４を含む不揮発性半導体記憶装置１Ａの内部動作を制御する。ＣＰＵ１３からの制御命令により、メモリセル１６から読み出されたメモリセルデータＭＤがベリファイ回路１４を介してページバッファ１５に格納される。この内部読出し動作をフラッシュ−ＰＢ（Page Buffer）動作と呼ぶ。ページバッファ１５は、ベリファイ回路１４にページバッファデータＰＤを出力する。
【００２０】
実施の形態１の不揮発性半導体記憶装置１Ａでは、メモリセル１６から読み出されたメモリセルデータＭＤが所定の期待値と等しいかどうかを検査する期待値比較機能がベリファイ回路１４内に追加されている。これにより、従来なら外部からテスターで行なわなければならなかった期待値比較を、内部でデータ読出し中に同時に完了させることが可能となる。ベリファイ回路１４における期待値比較機能については、後に回路図を参照して詳述する。ベリファイ回路１４での期待値比較結果は、ベリファイ判定信号ＶＥＲＤとしてＳＲレジスタ１７に出力される。
【００２１】
ＳＲレジスタ１７は、ＣＰＵ１３からの制御信号を受けて、あるアドレスにおけるベリファイ判定信号ＶＥＲＤと次のアドレスにおけるベリファイ判定信号ＶＥＲＤとを比較することにより、複数のアドレスにおけるベリファイ判定結果ＶＥＲＤを比較判定することができる。すなわち、ＳＲレジスタ１７に一度でもフェイルのベリファイ判定信号が入力されると、その後に入力されるベリファイ判定信号がすべてパスであったとしても、ＳＲレジスタ１７に蓄えられるベリファイ判定信号はフェイルとなる。このため、チップの全アドレス空間に対して期待値比較の読出しを行なった場合、全データがパスであった時のみ最終判定結果がパスとなり、１ビットでもフェイルがあれば最終判定結果はＮＧとなる。ＳＲレジスタ１７の回路構成については、後に説明する。ＳＲレジスタ１７での最終判定結果は、最終判定信号ＶＥＲＦＤとして外部に出力される。
【００２２】
次に、この発明の実施の形態１による不揮発性半導体記憶装置１Ａの期待値パターン読出しテスト手順について説明する。まず、背景としての期待値パターン読出しテスト手順について説明する。
【００２３】
図２は、この発明の実施の形態１による不揮発性半導体記憶装置１Ａの期待値パターン読出しテスト手順を説明する背景としての期待値パターン読出しテスト手順を示したフロー図である。
【００２４】
図２を参照して、まず、ステップＳ１０１において、リードコマンドが入力される。これを受けて、ステップＳ１０２において、“０”期待値の比較が行なわれる。この期待値比較は、外部からテスターを用いて判定される。次に、ステップＳ１０３において、アドレスのインクリメントが行なわれる。以上のステップＳ１０１〜Ｓ１０３を全容量分（８Ｍワード回）繰り返し、さらにそれを同測数分だけ繰り返す。
【００２５】
上記で説明した、背景としての期待値パターン読出しテスト手順は、読み出されるアドレス空間があまり大きくなければ問題にならない。しかしながら、チップの全アドレス空間を読み出す場合、その結果をすべてテスターで期待値比較し、さらにその結果をテスター内のメモリに格納するとなると、読出しおよびテスター判定にどうしても時間がかかってしまう。
【００２６】
特に、バーンインボードに複数のチップを装着して試験を行なうバーンイン試験では、入出力バスを共通に使用するため、いくら同測数が増えても期待値パターン読出し判定は１チップごとに行なう必要がある。しかも１チップごとに全読出しを行なわなければならない。そのため、バーンイン試験をともなう期待値パターン読出しテストにとても時間がかかるという問題があった。このような問題点を解決する実施の形態１の期待値パターン読出しテスト手順について次に説明する。
【００２７】
図３は、この発明の実施の形態１による不揮発性半導体記憶装置１Ａの期待値パターン読出しテスト手順を示したフロー図である。
【００２８】
図３を参照して、まず、ステップＳ１１において、図１のＣＵＩ１１に外部から期待値リードテストコマンドが入力される。次に、ステップＳ１２において、図１のＣＵＩ１１に外部からフラッシュ−ＰＢコマンドが入力される。これにより、内部ベリファイ読出し動作のセットアップが行なわれる。次に、ステップＳ１３において、図１のＣＵＩ１１に外部から確認コマンドが入力される。これにより、内部ベリファイ読出し動作が開始される。このときの動作単位は、１２８ワードである。
【００２９】
これらのコマンドを受けて、ステップＳ１４において、図１のベリファイ回路１４での内部リード＆チップ内判定動作が行なわれる。これにより、図１のメモリセル１６から読み出されたメモリセルデータＭＤが図１のページバッファ１５に書込まれると同時に、メモリセルデータＭＤの内容が“０”であるかどうかの判定が行なわれる。以上のステップＳ１１〜Ｓ１４を全容量分（６４Ｋページ回）繰り返すことにより、全容量での内部リードおよびチップ内判定が行なわれる。
【００３０】
ステップＳ１５において、図１のＣＵＩ１１に外部からＳＲリードコマンドが入力される。これにより、図１のＳＲレジスタ１７において同測数分だけＳＲレジスタ読出しが行なわれ、ステップＳ１１〜Ｓ１４でのチップ内判定がパスかＮＧかを最終的に判定する。次に、図１のベリファイ回路１４の具体的な回路構成について説明する。
【００３１】
図４は、この発明の実施の形態１によるベリファイ回路１４の具体的な回路構成を示した回路図である。
【００３２】
図４を参照して、実施の形態１のベリファイ回路１４は、フリップフロップ回路１４１，１４３と、インバータ１４２と、ＡＮＤ回路１４４，１５０，１５１と、ＮＡＮＤ回路１４５，１４６，１４８，１４９，１５２と、ＯＲ回路１４７，１５３を含む。なお、ＡＮＤ回路１４４，１５１、ＮＡＮＤ回路１５２、およびＯＲ回路１５３は、通常のベリファイ動作にも用いられる。
【００３３】
フリップフロップ回路１４１は、ページバッファデータＰＤをイネーブル信号ＥＮ１に同期して一時的に保持する。フリップフロップ回路１４１に保持されたページバッファデータＰＤは、リセット信号ＲＳＴ１によってリセットされる。インバータ１４２は、フリップフロップ回路１４１の出力を反転する。フリップフロップ回路１４３は、メモリセルデータＭＤをイネーブル信号ＥＮ２に同期して一時的に保持する。フリップフロップ回路１４３に保持されたメモリセルデータＭＤは、リセット信号ＲＳＴ２によってリセットされる。ＡＮＤ回路１４４は、“０”期待ベリファイ信号ＥＸ０の反転信号およびベリファイ制御信号ＶＣ１を受ける。
【００３４】
ＮＡＮＤ回路１４５は、フリップフロップ回路１４３の出力信号およびＡＮＤ回路１４４の出力信号を受ける。ＮＡＮＤ回路１４６は、インバータ１４２の出力信号、ベリファイ制御信号ＶＣ２、およびＡＮＤ回路１４４の出力信号を受ける。ＯＲ回路１４７は、フリップフロップ回路１４３の出力信号およびＡＮＤ回路１４４の出力信号を受ける。ＮＡＮＤ回路１４８は、インバータ１４２の出力信号、ベリファイ制御信号ＶＣ２、およびＡＮＤ回路１４４の出力反転信号を受ける。ＮＡＮＤ回路１４９は、ＮＡＮＤ回路１４５，１４６，１４８およびＯＲ回路１４７の各出力信号を受けて、部分判定信号ＣＤ［１５：０］を出力する。
【００３５】
上記した一連の動作を、他のページバッファデータＰＤおよびメモリセルデータＭＤに対して計１６ビット分繰り返す。ＡＮＤ回路１５０は、１６ビット分の部分判定信号ＣＤ［１５：０］を受けて、縮退された全判定信号ＣＤ＿ＡＬＬを出力する。すなわち、全判定信号ＣＤ＿ＡＬＬは、１６ビット分の部分判定信号ＣＤ［１５：０］がすべて“１”であった場合にのみ“１”となる。
【００３６】
ＡＮＤ回路１５１は、“０”期待ベリファイ信号ＥＸ０の反転信号およびベリファイ制御信号ＶＣ２を受ける。ＮＡＮＤ回路１５２は、ＡＮＤ回路１５１の出力信号およびベリファイ制御信号ＶＣ１，ＶＣ３を受ける。ＯＲ回路１５３は、ＮＡＮＤ回路１５２の出力信号および全判定信号ＣＤ＿ＡＬＬを受けて、ベリファイ判定信号ＶＥＲＤを出力する。
【００３７】
上記のような構成を有するベリファイ回路１４は、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３の論理レベルの組み合わせに応じて、いくつかのモードをとる。ベリファイ回路１４の各モードにおける動作について、次に説明する。
【００３８】
図５は、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３の論理レベルの組み合わせに応じてベリファイ回路１４がとるモードを示した図である。
【００３９】
図５を参照して、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３がそれぞれＬレベル，Ｌレベル，Ｈレベルのとき、ベリファイ回路１４はＯＥＶ（Over Erase Verify）モードをとる。ＯＥＶモードとは、過消去ベリファイを行なうモードである。このとき、ＡＮＤ回路１４４は、ベリファイ制御信号ＶＣ１のＬレベルを受けて、出力信号がＬレベルとなる。この結果、ＮＡＮＤ回路１４５，１４６の出力信号はＨレベルに固定される。また、ベリファイ制御信号ＶＣ２がＬレベルであることから、ＮＡＮＤ回路１４８の出力信号もＨレベルに固定される。
【００４０】
これに対し、ＯＲ回路１４７の出力信号は、メモリセルデータＭＤの値に応じて変化する。すなわち、メモリセルデータＭＤがＬレベルであれば、ＯＲ回路１４７の出力信号はＨレベルとなり、メモリセルデータＭＤがＨレベルであれば、ＯＲ回路１４７の出力信号はＬレベルとなる。その結果、部分判定信号ＣＤ［１５：０］の信号レベルは、メモリセルデータＭＤの信号レベルと等しくなる。
【００４１】
図５を参照して、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３がそれぞれＬレベル，Ｈレベル，Ｈレベルのとき、ベリファイ回路１４はＰＶ（Program Verify）モードまたはＶＬＣ（Vth Lower Check）モードをとる。ＰＶモードとは、書込ベリファイを行なうモードである。また、ＶＬＣモードとは、過消去ビット書込後の下裾ベリファイを行なうモードである。このとき、ＡＮＤ回路１４４は、ベリファイ制御信号ＶＣ１のＬレベルを受けて、出力信号がＬレベルとなる。この結果、ＮＡＮＤ回路１４５，１４６の出力信号はＨレベルに固定される。
【００４２】
これに対し、ＯＲ回路１４７の出力信号は、メモリセルデータＭＤの値に応じて変化する。すなわち、メモリセルデータＭＤがＬレベルであれば、ＯＲ回路１４７の出力信号はＨレベルとなり、メモリセルデータＭＤがＨレベルであれば、ＯＲ回路１４７の出力信号はＬレベルとなる。また、ＮＡＮＤ回路１４８の出力信号は、ページバッファデータＰＤの値に応じて変化する。すなわち、ページバッファデータＰＤがＬレベルであれば、ＮＡＮＤ回路１４８の出力信号はＬレベルとなり、ページバッファデータＰＤがＨレベルであれば、ＮＡＮＤ回路１４８の出力信号はＨレベルとなる。これらの結果、部分判定信号ＣＤ［１５：０］は、メモリセルデータＭＤがＬレベルでページバッファデータＰＤがＨレベルのときのみ、Ｌレベルとなる。
【００４３】
図５を参照して、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３がそれぞれＨレベル，Ｌレベル，Ｌレベルのとき、ベリファイ回路１４はＥＶ（Erase Verify）モードをとる。ＥＶモードとは、消去ベリファイを行なうモードである。このとき、ＮＡＮＤ回路１４６，１４８は、ベリファイ制御信号ＶＣ２のＬレベルであることから、出力信号がＨレベルに固定される。
【００４４】
これに対し、ＮＡＮＤ回路１４５およびＯＲ回路１４７は、メモリセルデータＭＤおよび“０”期待ベリファイ信号ＥＸ０の値に応じて変化する。ＮＡＮＤ回路１４５は、メモリセルデータＭＤがＬレベルまたは“０”期待ベリファイ信号ＥＸ０がＨレベルであれば、出力信号がＨレベルとなる。ＯＲ回路１４７は、メモリセルデータＭＤがＨレベルまたは“０”期待ベリファイ信号ＥＸ０がＬレベルであれば、出力信号がＨレベルとなる。これらの結果、部分判定信号ＣＤ［１５：０］は、メモリセルデータＭＤおよび“０”期待ベリファイ信号ＥＸ０が同一信号レベルであれば、Ｌレベルとなる。
【００４５】
さらに、ＥＶモードではベリファイ制御信号ＶＣ３がＬレベルであるため、ＯＲ回路１５３から出力されるベリファイ判定信号ＶＥＲＤは、全判定信号ＣＤ＿ＡＬＬの判定結果にかかわらず、Ｈレベルに固定される。
【００４６】
図５を参照して、ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３がそれぞれＨレベル，Ｌレベル，Ｈレベルのとき、ベリファイ回路１４はフラッシュ−ＰＢモードをとる。フラッシュ−ＰＢモードとは、先述したように、メモリセル１６の内容をベリファイ経路を利用してページバッファ１５に書込むために、ベリファイ回路１４に比較なしで動作を行なわせるモードである。このとき、ＮＡＮＤ回路１４６，１４８は、ベリファイ制御信号ＶＣ２のＬレベルであることから、出力信号がＨレベルに固定される。
【００４７】
これに対し、ＮＡＮＤ回路１４５およびＯＲ回路１４７は、メモリセルデータＭＤおよび“０”期待ベリファイ信号ＥＸ０の値に応じて変化する。ＮＡＮＤ回路１４５は、メモリセルデータＭＤがＬレベルまたは“０”期待ベリファイ信号ＥＸ０がＨレベルであれば、出力信号がＨレベルとなる。ＯＲ回路１４７は、メモリセルデータＭＤがＨレベルまたは“０”期待ベリファイ信号ＥＸ０がＬレベルであれば、出力信号がＨレベルとなる。これらの結果、部分判定信号ＣＤ［１５：０］は、メモリセルデータＭＤおよび“０”期待ベリファイ信号ＥＸ０が同一信号レベルであれば、Ｌレベルとなる。
【００４８】
次に、図４に示したベリファイ回路１４の回路動作について、各種信号波形を参照しながら説明する。
【００４９】
図６は、この発明の実施の形態１によるベリファイ回路１４の回路動作を説明するためのタイミング図である。
【００５０】
図６を参照して、クロック信号Ｐ１，Ｐ２は、ベリファイ回路１４のベリファイ動作を制御するクロック信号であって、互いに相補に変化する。時刻ｔ１において、クロック信号Ｐ１は、ＬレベルからＨレベルに立ち上がる。逆に、クロック信号Ｐ２は、時刻ｔ１において、ＨレベルからＬレベルに立ち下がる。クロック信号Ｐ１，Ｐ２の変化は、時刻ｔ１〜ｔ４で１サイクル（７０ｎｓ）となり、時刻ｔ１〜ｔ９の２サイクル（７０ｎｓ×２＝１４０ｎｓ）で１ベリファイの動作が完了する。
【００５１】
また、時刻ｔ１において、ベリファイ開始信号ＶＳＴＡＲＴがＬレベルからＨレベルに立ち上がる。これにより、ベリファイ回路１４におけるベリファイ動作が開始する。また、時刻ｔ１において、ビット線プリチャージ信号ＰＢ−ＰＲＣＧがＬレベルからＨレベルに立ち上がる。これにより、図１のページバッファ１５におけるビット線がプリチャージされる。なお、ページバッファ１５は、ＳＲＡＭ（Static Random Access Memory）により構成される。
【００５２】
時刻ｔ２において、ベリファイセンスアンプ活性信号ＳＴＲＢがＬレベルからＨレベルに立ち上がる。これにより、ベリファイ回路１４における図示しないベリファイセンスアンプが活性化される。また、時刻ｔ２において、ページバッファ内容読出し信号ＰＢ−ＲＥＡＤがＬレベルからＨレベルに立ち上がる。これにより、図１のページバッファ１５からページバッファデータＰＤの読出しが行なわれる。また、時刻ｔ２において、ビット線プリチャージ信号ＰＢ−ＰＲＣＧがＨレベルからＬレベルに立ち下がる。また、時刻ｔ２において、ベリファイセンスアンププリチャージ信号ＡＴＤがＬレベルからＨレベルに立ち上がる。これにより、図示しないベリファイセンスアンプにおけるプリチャージ動作が実行される。
【００５３】
時刻ｔ３において、クロック信号Ｐ１は、ＨレベルからＬレベルに立ち下がる。逆に、クロック信号Ｐ２は、時刻ｔ３において、ＬレベルからＨレベルに立ち上がる。また、時刻ｔ３において、ベリファイセンスアンププリチャージ信号ＡＴＤがＨレベルからＬレベルに立ち下がる。ベリファイセンスアンププリチャージ信号ＡＴＤがＨレベルの期間（時刻ｔ２〜ｔ３）は、１７．５ｎｓとなる。また、時刻ｔ３の直前において、ページバッファデータＰＤ［１５：０］が変化する。また、時刻ｔ３と時刻ｔ４との間において、メモリセルデータＭＤ［１５：０］が変化する。
【００５４】
時刻ｔ５において、クロック信号Ｐ１は、ＬレベルからＨレベルに立ち上がる。逆に、クロック信号Ｐ２は、時刻ｔ５において、ＨレベルからＬレベルに立ち下がる。また、時刻ｔ５において、ページバッファ内容読出し信号ＰＢ−ＲＥＡＤがＨレベルからＬレベルに立ち下がる。時刻ｔ６において、ビット線プリチャージ信号ＰＢ−ＰＲＣＧがＬレベルからＨレベルに立ち上がる。これにより、図１のページバッファ１５におけるビット線が再びプリチャージされる。図４において説明したベリファイ判定動作は、時刻ｔ５と時刻ｔ６との間において行なわれる。
【００５５】
時刻ｔ７において、クロック信号Ｐ１は、ＨレベルからＬレベルに立ち下がる。逆に、クロック信号Ｐ２は、時刻ｔ７において、ＬレベルからＨレベルに立ち上がる。また、時刻ｔ７において、ベリファイセンスアンプ活性信号ＳＴＲＢがＨレベルからＬレベルに立ち下がる。また、時刻ｔ７において、書込み活性信号ＰＢ−ＷＲＴがＬレベルからＨレベルに立ち上がる。これにより、図１のメモリセル１６からベリファイ回路１４を介してベージバッファ１５にメモリセルデータＭＤの書込みが行なわれる。
【００５６】
また、時刻ｔ７において、ビット線プリチャージ信号ＰＢ−ＰＲＣＧがＨレベルからＬレベルに立ち下がる。時刻ｔ７と時刻ｔ８との間において、メモリセルデータＭＤ［１５：０］が変化する。時刻ｔ８において、書込み活性信号ＰＢ−ＷＲＴがＨレベルからＬレベルに立ち下がる。
【００５７】
時刻ｔ９において、クロック信号Ｐ１は、ＬレベルからＨレベルに立ち上がる。逆に、クロック信号Ｐ２は、時刻ｔ９において、ＨレベルからＬレベルに立ち下がる。また、時刻ｔ９において、ベリファイ開始信号ＶＳＴＡＲＴがＨレベルからＬレベルに立ち下がる。これにより、ベリファイ回路１４におけるベリファイ動作が終了する。
【００５８】
再び図４を参照して、図５のいずれかのモードを経てＯＲ回路１５３から出力されたベリファイ判定信号ＶＥＲＤは、図１に示すようにＳＲレジスタ１７に出力される。ＳＲレジスタ１７の具体的な回路構成について次に説明する。
【００５９】
図７は、この発明の実施の形態１によるＳＲレジスタ１７の具体的な回路構成を示した回路図である。
【００６０】
図７を参照して、実施の形態１のＳＲレジスタ１７は、ＡＮＤ回路１７１，１７４と、フリップフロップ回路１７２，１７３とを含む。
【００６１】
ＡＮＤ回路１７１は、ベリファイ判定信号ＶＥＲＤおよびフリップフロップ回路１７３の出力信号を受ける。フリップフロップ回路１７２は、ＡＮＤ回路１７１の出力信号をタイミング信号ＴＭ１に同期して一時的に保持する。フリップフロップ回路１７３は、フリップフロップ回路１７２の出力信号をタイミング信号ＴＭ２に同期して一時的に保持する。ＡＮＤ回路１７４は、リセット制御信号ｒｓｔおよび“０”期待ベリファイ信号ＥＸ０の反転信号を受けて、リセット信号ＲＥＳＥＴをフリップフロップ回路１７２，１７３にそれぞれ出力する。フリップフロップ回路１７２の出力から、最終判定信号ＶＥＲＤＦが取り出される。
【００６２】
先に説明したフラッシュ−ＰＢモードでは、通常、コマンドを入力するごとにリセット制御信号ｒｓｔが活性化され、そのたびにフリップフロップ回路１７２，１７３が初期化されてしまう。これに対し、実施の形態１のＳＲレジスタ１７では、リセット制御信号ｒｓｔと“０”期待ベリファイ信号ＥＸ０の反転信号との論理和をフリップフロップ回路１７２，１７３のリセット信号ＲＥＳＥＴとしている。これにより、リセット信号ＲＥＳＥＴは“０”期待ベリファイ信号ＥＸ０の反転信号によってマスクされ、同測数分入力されるベリファイ判定信号ＶＥＲＤがすべて“１”であった場合にのみ、最終判定信号ＶＥＲＤＦが“１”となる。
【００６３】
このように、実施の形態１の不揮発性半導体記憶装置１Ａでは、ベリファイ回路１４内に期待値比較を行なえる機能が追加されている。すなわち、不揮発性半導体記憶装置１Ａでは、すべてのアドレスに対してメモリセルデータＭＤを読み出すと同時に期待値判定を行ない、その後、ＳＲレジスタ１７において同測数分の判定結果を重畳した最終判定を行なう。これにより、従来のように、チップの全アドレス空間を読み出す場合に、その結果をすべてテスターで期待値比較する必要がなくなる。
【００６４】
なお、実施の形態１では、データがすべて“０”かすべて“１”の場合を判定するベリファイ回路１４の回路構成例を示した。しかしながら、これは一例であって、期待値パターンを作成するための回路を追加することにより、チェッカーパターン、チェッカー反転パターン、またはそれ以上の複雑なパターンの判定も可能となる。
【００６５】
また、ページバッファ１５の内容を初回に定めておいてそれを期待値とし、フラッシュ−ＰＢ動作においても、そのページバッファ１５の内容を書き換えずに保持しておく。これにより、期待値を自由に変更することが可能となる。
【００６６】
以上のように、実施の形態１によれば、ベリファイ回路１４内に期待値比較を行なえる機能を追加することによって、期待値パターン読出しテストのテスト時間を短縮することが可能となる。
【００６７】
［実施の形態２］
図８は、実施の形態２による不揮発性半導体記憶装置１Ｂの概略的な構成を示した概略ブロック図である。
【００６８】
図８を参照して、実施の形態２の不揮発性半導体記憶装置１Ｂは、ＣＵＩ２１と、内部クロック発生回路（以下、ＯＳＣとも称する）２２と、ＣＰＵ２３と、制御回路２４と、ループタイマー２５と、ステータスレジスタ（以下、ＳＲレジスタとも称する）２６とを備える。制御回路２４は、明示していないが、電源回路および経路設定回路を含む。
【００６９】
ＣＵＩ２１は、外部からのコマンド入力を認識し、ＯＳＣ２２および制御回路２４に制御信号をそれぞれ出力する。ＯＳＣ２２は、ＣＵＩ２１からの制御信号を受けて、ＣＰＵ２３にクロック信号を出力する。ＣＰＵ２３は、当該クロック信号を受けて、制御回路２４を含む不揮発性半導体記憶装置１Ｂの内部動作を制御する。制御回路２４は、ＣＵＩ２１およびＣＰＵ２３からの制御信号を受けて、電源制御、経路設定の動作などを行なう。  
【００７０】
ループタイマー２５は、制御回路２４からの制御信号ＳＥＴ＿ＯＥＲ（ＯＥＲ制御信号）を受けて、ＯＥＲ動作のタイマー設定を行ない、ＣＰＵ２３にアボート信号ＡＢＯＲＴを出力する。ループタイマー２５の具体的な回路構成については、後に説明する。ＳＲレジスタ２６は、ＣＰＵ２３からの制御信号を受けて、フェイルビットの設定を行なう。フェイルビットが設定されることによって、その後の内部動作コマンドが受け付けられなくなり、ＮＧチップに対して、それ以上の動作が起こらないようにすることができる。
【００７１】
次に、この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの消去動作確認テスト手順について説明する。まず最初に、背景としての消去動作確認テスト手順について説明する。
【００７２】
図９は、この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの消去動作確認テスト手順を説明する背景としての消去動作確認テスト手順を示したフロー図である。
【００７３】
図９を参照して、まず、ステップＳ２０１において、消去コマンドが入力される。これを受けて、ステップＳ２０２において、外部からテスターで消去テストの時間が判定される。不揮発性半導体記憶装置（フラッシュメモリ）における消去シーケンスの流れは、一般に以下のようになる。
【００７４】
第１に、フラッシュプログラムによるブロック一括パルスでメモリセルのしきい値電圧を上げる。第２に、ベリファイ後に消去パルスを印加してメモリセルのしきい値電圧を下げる。第３に、ソフトフラッシュプログラムによるブロック一括パルスでメモリセルのしきい値電圧を少し上げる。第４に、ベリファイ後に消去パルスを印加してメモリセルのしきい値電圧を下げる。第５に、過消去ビットが存在しないかどうかをベリファイする。第６に、ベリファイフェイルの箇所をビット毎にパルス印加し、メモリセルのしきい値電圧を上げる（オーバーイレースリカバリ動作）。
【００７５】
上記の消去テスト時間は、通常６００ｍｓ程度となる。ステップＳ２０３において、消去テスト時間がタイムオーバーになると、消去動作確認テストが終了する。
【００７６】
上記で説明した、背景としての消去動作確認テスト手順は、メモリセルの特性が悪い場合、消去パルスでメモリセルのしきい値電圧が低い側にシフトせず、消去動作自体に時間がかかる。また、過消去ビットが数多く存在する場合、そのビットを１つずつ書き上げていくのに時間がかかる。これらの結果、従来の消去動作確認テストでは、消去テスト時間がタイムオーバーになる。
【００７７】
特に、過消去ビットが数多く存在して消去テスト時間がタイムオーバーになる場合、当該消去テスト時間は過消去ビットの数および特性に依存する。上記の消去動作確認テストでＮＧの半導体チップをリジェクトしようとすると、どうしても当該テスト規格のタイムオーバー時間まで待つ必要がある。この場合、他のチップを同測していたとしても、１つのチップの消去時間が長くなるため、結果として消去動作確認テストに時間がかかるという問題があった。このような問題点を解決する実施の形態２の消去動作確認テスト手順について次に説明する。
【００７８】
図１０は、この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの消去動作確認テスト手順を示したフロー図である。
【００７９】
図１０を参照して、まず、ステップＳ２１において、図８のＣＵＩ２１に外部から消去コマンドが入力される。次に、ステップＳ２２において、チップの内部で消去テストの時間が判定される。チップ内部における具体的な判定動作は、次のステップＳ２２＿１〜Ｓ２２＿３のようになる。
【００８０】
まず、ステップＳ２２＿１において、オーバーイレースリカバリ（ＯＥＲ）動作が行なわれる。次に、ステップＳ２２＿２において、タイマー動作が行なわれる。ここでは、一例として１５０ｍｓにタイマー設定される。そして、ステップＳ２２＿３において、最終的に消去テスト時間が判定される。
【００８１】
ステップＳ２２＿１〜Ｓ２２＿３における具体的な判定動作の後、ステップＳ２３において、消去テスト時間がタイムオーバーになると、消去動作確認テストが終了する。次に、図８におけるループタイマー２５の具体的な回路構成の一部について説明する。
【００８２】
図１１は、この発明の実施の形態２によるループタイマー２５の具体的な回路構成の一部を示した回路図である。
【００８３】
図１１を参照して、実施の形態２のループタイマー２５は、ＮＯＲ回路２４１と、ＮＡＮＤ回路２４２，２４４と、ＯＲ回路２４３と、インバータ２４５，２４６と、タイマー回路２５０と、デコード回路２７０とを含む。
【００８４】
ＮＯＲ回路２４１は、制御信号ＴＮ＿ＭＬＤＩＳＥの反転信号および制御信号ＴＭＳ＿ＭＬＤＩＳＥを受ける。ＮＡＮＤ回路２４２は、制御信号ＴＭＳ＿ＥＲＳＡＢＲＴおよび制御信号ＳＥＴ＿ＯＥＲを受ける。ＯＲ回路２４３は、ＮＯＲ回路２４１の出力信号およびＮＡＮＤ回路２４２の出力反転信号を受ける。ＮＡＮＤ回路２４４は、制御信号ＣＸＬＭ４ＲＲＳＴおよびＯＲ回路２４３の出力信号を受ける。インバータ２４５は、ＮＡＮＤ回路２４４の出力信号を反転する。インバータ２４６は、インバータ２４５の出力信号を反転する。インバータ２４５の出力信号は、リセット信号ＲＳＴとしてタイマー回路２５０に出力される。
【００８５】
タイマー回路２５０は、カウント制御信号ＣＯＵＴ＜３２：０＞、クロック信号ＧＰ１，ＧＰ２、およびリセット信号ＲＳＴを受けて、カウント制御信号ＣＯＵＴ＜３３：０＞およびデータ信号Ｑ＜３３：０＞を出力する。デコード回路２７０は、データ信号Ｑ＜３３：０＞を受けてデコードし、アボート信号ＡＢＯＲＴを出力する。タイマー回路２５０のより具体的な回路構成について、次に説明する。
【００８６】
図１２は、この発明の実施の形態２によるタイマー回路２５０の具体的な回路構成の一部を示した回路図である。
【００８７】
図１２を参照して、実施の形態２のタイマー回路２５０は、インバータ２５１，２５３，２５５〜２５７，２５９〜２６１と、トランスファゲート２５２，２５８と、ＮＡＮＤ回路２５４と、ＸＯＲ回路２６２と、ＡＮＤ回路２６３とを含む。
【００８８】
インバータ２５１は、クロック信号ＧＰ２を反転する。トランスファゲート２５２は、クロック信号ＧＰ２およびその反転信号に応じて、ＸＯＲ回路２６２の出力信号ＬＤ２とノードＮ１とを電気的に接続／分離する。インバータ２５３は、リセット信号ＲＳＴを反転する。ＮＡＮＤ回路２５４は、ノードＮ１における信号およびインバータ２５３の出力信号を受け、出力端子がノードＮ２に接続される。インバータ２５５は、入力端子がノードＮ２に接続され、出力端子がノードＮ１に接続される。インバータ２５６は、ノードＮ２における信号を反転し、出力信号ＬＤ１として出力する。
【００８９】
インバータ２５７は、クロック信号ＧＰ１を反転する。トランスファゲート２５８は、クロック信号ＧＰ１およびその反転信号に応じて、インバータ２５６の出力信号ＬＤ１とノードＮ３とを電気的に接続／分離する。インバータ２５９は、入力端子がノードＮ３に接続され、出力端子がノードＮ４に接続される。インバータ２６０は、入力端子がノードＮ４に接続され、出力端子がノードＮ３に接続される。インバータ２６１は、入力端子がノードＮ４に接続され、出力端子がノードＮ５に接続される。
【００９０】
ＸＯＲ回路２６２は、ノードＮ５における信号およびカウント制御信号ＣＯＵＴ＜３２：０＞を受けて、出力信号ＬＤ２をトランスファゲート２５２にフィードバックする。ＡＮＤ回路２６３は、ノードＮ５における信号およびカウント制御信号ＣＯＵＴ＜３２：０＞を受けて、データ信号Ｑ＜３３：０＞を出力する。また、ノードＮ５からは、カウント制御信号ＣＯＵＴ＜３３：０＞が出力される。
【００９１】
次に、図１１に示したループタイマー２５の回路動作について、各種信号波形を参照しながら説明する。
【００９２】
図１３は、この発明の実施の形態２によるループタイマー２５の回路動作を説明するためのタイミング図である。
【００９３】
図１３を参照して、時刻ｔ１において、図８のＣＵＩ２１に外部から消去コマンドが入力される（図１０のステップＳ２１）のを受けて、制御信号ＴＭＳ＿ＥＲＳＡＢＲＴがＬレベルからＨレベルに立ち上がる。時刻ｔ２において、図８の制御回路２４から出力される制御信号ＳＥＴ＿ＯＥＲがＨレベルからＬレベルに立ち上がる。これにより、不揮発性半導体記憶装置２ＢはＯＥＲ動作を開始する。その結果、図１１を参照して、制御信号ＣＸＬＭ４ＲＲＳＴがＨレベルのとき、タイマー回路２５０に入力されるリセット信号ＲＳＴはＬレベルとなる。これを受けて、時刻ｔ２において、タイマー回路２５０はタイマー動作を開始する（図１０のステップＳ２２＿２）。
【００９４】
タイマー回路２５０のタイマー設定時間内にＯＥＲ動作が完了しなければ、時刻ｔ３において、アボート信号ＡＢＯＲＴがＬレベルからＨレベルに立ち上がる。これにより、消去テスト時間がタイムオーバーと判定され、消去動作確認テストが終了する（図１０のステップＳ２３）。タイマー回路２５０のタイマー設定時間内にＯＥＲ動作が完了すれば、図１３には明示していないが、制御信号ＳＥＴ＿ＯＥＲはＨレベルからＬレベルに立ち下がる。これにより、制御信号ＴＮ＿ＭＬＤＩＳＥ，ＴＭＳ＿ＭＬＤＩＳＥ，ＣＸＬＭ４ＲＲＳＴの論理状態によっては、リセット信号ＲＳＴがＨレベルに活性化される。これを受けて、タイマー回路２５０がリセットされる。
【００９５】
このように、実施の形態２の不揮発性半導体記憶装置１Ｂでは、消去テスト時間の判定においてＯＥＲ動作を行ない、タイマー設定時間内にＯＥＲ動作が完了するかどうかに応じてアボート信号ＡＢＯＲＴの活性／非活性を決定する。これにより、従来のように、消去動作確認テストでＮＧの半導体チップをリジェクトする際、当該テスト規格のタイムオーバー時間まで待つ必要がなくなる。
【００９６】
以上のように、実施の形態２によれば、タイマー設定時間内にＯＥＲ動作が完了するかどうかに応じてアボート信号の活性／非活性を決定することにより、消去動作確認テストのテスト時間を短縮することが可能となる。
【００９７】
［実施の形態３］
図１４は、実施の形態３による不揮発性半導体記憶装置１Ｃの概略的な構成を示した概略ブロック図である。
【００９８】
図１４を参照して、実施の形態３の不揮発性半導体記憶装置１Ｃは、ＣＵＩ３１と、内部クロック発生回路（以下、ＯＳＣとも称する）３２と、ＣＰＵ３３と、ベリファイ回路３４と、ページバッファ３５と、メモリセル３６と、ステータスレジスタ（以下、ＳＲレジスタとも称する）３７とを備える。
【００９９】
ＣＵＩ３１は、外部からのコマンド入力を認識し、ＯＳＣ３２、ベリファイ回路３４、およびページバッファ３５に制御信号をそれぞれ出力する。ＯＳＣ３２は、ＣＵＩ３１からの制御信号を受けて、ＣＰＵ３３にクロック信号を出力する。ＣＰＵ３３は、当該クロック信号を受けて、ベリファイ回路３４を含む不揮発性半導体記憶装置１Ｃの内部動作を制御する。ベリファイ回路３４は、ＣＵＩ３１およびＣＰＵ３３からの制御信号を受けて、ベリファイなどの動作を行なう。
【０１００】
ページバッファ３５は、外部からのデータ入力およびＣＵＩ３１から出力されるビット線クリア信号ＮＩＢＬ，ＮＢＬを受ける。また、ページバッファ３５は、ベリファイ回路３４を介してメモリセル３６からのメモリセルデータを格納（フラッシュ−ＰＢ動作）し、ベリファイ回路３４にページバッファデータを出力する。ＳＲレジスタ３７は、ＣＰＵ３３からの制御信号を受けて、ベリファイ回路３４から出力されるベリファイ判定結果を格納する。
【０１０１】
次に、この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの消去／プログラム繰返しテスト手順について説明する。まず最初に、背景としての消去／プログラム繰返しテスト手順について説明する。
【０１０２】
図１５は、この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの消去／プログラム繰返しテスト手順を説明する背景としての消去／プログラム繰返しテスト手順を示したフロー図である。
【０１０３】
図１５を参照して、まず、ステップＳ３０１において、ページバッファにページプログラムコマンドが入力される。次に、ステップＳ３０２において、“００”のデータロードが１２８ワード分繰り返される。この動作の後、ステップＳ３０３において、消去／プログラムの内部動作が行なわれる。
【０１０４】
上記で説明した、背景としての消去／プログラム繰返しテスト手順は、単純にプログラム／消去の繰返し分だけ時間がかかる。従来の消去／プログラム繰返しテストでは、消去コマンドですべてのデータを“１”とし、プログラムコマンドで全てのデータを“０”とする。このプログラムコマンドで全てのデータを“０”とするとき、コマンド入力後に“０”データをロードする必要がある。
【０１０５】
従来の消去／プログラム繰返しテストでは、外部からページバッファに対して各ワードごとに“００”データが入力される。その後、プログラムおよびベリファイ動作をするたびに、プログラムを完了したデータは“００”から“ＦＦ”に変化していく。
【０１０６】
プログラム動作では、ページプログラムを使用して、１２８ワード分のデータを一度にプログラムする。元の書込みデータを残さない仕様の不揮発性半導体記憶装置（フラッシュメモリ）の場合、プログラムが完了すると、ページバッファ内のデータはすべて“ＦＦ”（すべて“１”）になってしまう。そのため、次の消去後のプログラム時も、同じように１２８ワード分の“００”データをロードする必要がある。この場合、外部からテスターで１２８ワード分のデータ（すべて“０”）をロードするだけでも無視できない時間となる。しかも、消去／プログラム繰返しテストではそれが繰返し回数分加算されるので、消去／プログラム繰返しテストに時間がかかるという問題があった。このような問題点を解決する実施の形態３の消去／プログラム繰返しテスト手順について次に説明する。
【０１０７】
図１６は、この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの消去動作確認テスト手順を示したフロー図である。
【０１０８】
図１６を参照して、まず、ステップＳ３１において、図１４のＣＵＩ３１に外部から “００”をセットするページバッファ“００”セットコマンドが入力される。次に、ステップＳ３２において、図１４のＣＵＩ３１に外部からＰＢ−フラッシュコマンドが入力される。これらを受けて、ステップＳ３３において、消去／プログラムを繰り返す内部動作が行なわれる。
【０１０９】
実施の形態３の不揮発性半導体記憶装置１Ｃでは、図１４を参照して、ページバッファ３５に入力されるビット線クリア信号ＮＩＢＬ，ＮＢＬを活性化することにより、ページバッファ３５に格納されたデータを瞬時にすべて“０”とすることができる。次に、図１４におけるページバッファ３５の具体的な回路構成の一部について説明する。
【０１１０】
図１７は、この発明の実施の形態３によるページバッファ３５の具体的な回路構成の一部を示した回路図である。
【０１１１】
図１７を参照して、実施の形態３のページバッファ３５は、ＰチャネルＭＯＳトランジスタ３５１，３５３と、ＮチャネルＭＯＳトランジスタ３５２，３５４と、メモリセル３６０とを含む。メモリセル３６０は、ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）３６１，３６２と、インバータ３６３，３６４とを有する。
【０１１２】
ＰチャネルＭＯＳトランジスタ３５１は、電源ノードとビット線ＩＢＬとの間に接続され、ゲートにビット線プリチャージ信号ＰＩＢＬを受ける。ＮチャネルＭＯＳトランジスタ３５２は、ビット線ＩＢＬと接地ノードとの間に接続され、ゲートにビット線クリア信号ＮＩＢＬを受ける。ＰチャネルＭＯＳトランジスタ３５３は、電源ノードとビット線ＢＬとの間に接続され、ゲートにビット線プリチャージ信号ＰＢＬを受ける。ＮチャネルＭＯＳトランジスタ３５４は、ビット線ＢＬと接地ノードとの間に接続され、ゲートにビット線クリア信号ＮＢＬを受ける。なお、ビット線ＩＢＬとビット線ＢＬとは、互いに相補なビット線対である。
【０１１３】
メモリセル３６０において、ＮチャネルＭＯＳトランジスタ３６１は、ビット線ＩＢＬとノードＮ１１との間に接続され、ゲートがワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ３６２は、ビット線ＢＬとノードＮ１２との間に接続され、ゲートがワード線ＷＬに接続される。インバータ３６３，３６４は、ノードＮ１１とノードＮ１２との間に互いに環状に接続される。このように、メモリセル３６０は、ＳＲＡＭの回路構成を有する。
【０１１４】
実施の形態３のページバッファ３５は、ビット線ＩＢＬに通常付加しているクリア用のＮチャネルＭＯＳトランジスタ３５２と同じく、ビット線ＢＬにもクリア用のＮチャネルＭＯＳトランジスタ３５４を付加した構成となっている。また、クリア用のＮチャネルＭＯＳトランジスタ３５２がビット線クリア信号ＮＩＢＬによって制御できるのと同じく、クリア用のＮチャネルＭＯＳトランジスタ３５４もビット線クリア信号ＮＢＬによって制御できる。
【０１１５】
上記のような構成を有する実施の形態３のページバッファ３５は、ビット線クリア信号ＮＩＢＬ，ＮＢＬに応じて、ビット線対ＩＢＬ，ＢＬのチャージを瞬時に接地ノードに引く抜くことができる。これにより、ページバッファ３５に格納されたデータを瞬時にすべて“０”とすることが可能となる。
【０１１６】
このように、実施の形態３の不揮発性半導体記憶装置１Ｃでは、外部から“０”データをロードする必要がなく、ビット線クリア信号ＮＩＢＬ，ＮＢＬを活性するためのテストコマンドをＣＵＩ３１に入力するだけで、ページバッファ３５内のデータを瞬時にすべて“０”とすることができる。さらに、通常のプログラムコマンドではなく、ＰＢ−フラッシュコマンドを組み合わせることによって、ページバッファ３５内のデータがすべて“０”の状態からプログラム動作を行なうことが可能となる。これにより、データロードの時間が短縮でき、その結果、消去／プログラム繰返しテストの時間が短くなる。
【０１１７】
以上のように、実施の形態３によれば、ビット線クリア信号ＮＩＢＬ，ＮＢＬを活性するためのテストコマンドをＣＵＩ３１に入力することにより、消去／プログラム繰返しテストのテスト時間を短縮することが可能となる。
【０１１８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１９】
【図１】実施の形態１による不揮発性半導体記憶装置１Ａの概略的な構成を示した概略ブロック図である。
【図２】この発明の実施の形態１による不揮発性半導体記憶装置１Ａの期待値パターン読出しテスト手順を説明する背景としての期待値パターン読出しテスト手順を示したフロー図である。
【図３】この発明の実施の形態１による不揮発性半導体記憶装置１Ａの期待値パターン読出しテスト手順を示したフロー図である。
【図４】この発明の実施の形態１によるベリファイ回路１４の具体的な回路構成を示した回路図である。
【図５】ベリファイ制御信号ＶＣ１，ＶＣ２，ＶＣ３の論理レベルの組み合わせに応じてベリファイ回路１４がとるモードを示した図である。
【図６】この発明の実施の形態１によるベリファイ回路１４の回路動作を説明するためのタイミング図である。
【図７】この発明の実施の形態１によるＳＲレジスタ１７の具体的な回路構成を示した回路図である。
【図８】実施の形態２による不揮発性半導体記憶装置１Ｂの概略的な構成を示した概略ブロック図である。
【図９】この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの消去動作確認テスト手順を説明する背景としての消去動作確認テスト手順を示したフロー図である。
【図１０】この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの消去動作確認テスト手順を示したフロー図である。
【図１１】この発明の実施の形態２によるループタイマー２５の具体的な回路構成の一部を示した回路図である。
【図１２】この発明の実施の形態２によるタイマー回路２５０の具体的な回路構成の一部を示した回路図である。
【図１３】この発明の実施の形態２によるループタイマー２５の回路動作を説明するためのタイミング図である。
【図１４】実施の形態３による不揮発性半導体記憶装置１Ｃの概略的な構成を示した概略ブロック図である。
【図１５】この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの消去／プログラム繰返しテスト手順を説明する背景としての消去／プログラム繰返しテスト手順を示したフロー図である。
【図１６】この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの消去動作確認テスト手順を示したフロー図である。
【図１７】この発明の実施の形態３によるページバッファ３５の具体的な回路構成の一部を示した回路図である。
【符号の説明】
【０１２０】
１Ａ，１Ｂ，１Ｃ  不揮発性半導体記憶装置、１１，２１，３１  ＣＵＩ、１２，２２，３２  ＯＳＣ、１３，２３，３３  ＣＰＵ、１４，３４  ベリファイ回路、１５，３５  ベリファイ回路、１５，３５  ページバッファ、１６，３６  メモリセル、１７，２６，３７  ＳＲレジスタ、２４  制御回路、２５  ループタイマー、２５０  タイマー回路、２７０  デコード回路、３６０  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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