(57)【要約】【課題】電流を増大せずにセンス層における磁界強度を高めること。【解決手段】磁気メモリセル(48/148)の一実施形態は、第１の線(52/177)と、その第１の線(52/177)と電気的に連絡するセンス層(72/172)とを含む。基準層線(58/158)が、センス層(72/172)から受け取られるセンス電流(84/184)を伝えるように構成される。【選択図】図３
2005117047.tif 000002
【特許請求の範囲】
【請求項１】
磁気メモリセル（４８／１４８）であって、
第１の線（５２／１７７）と、
前記第１の線（５２／１７７）と電気的に連絡するセンス層（７２／１７２）と、及び
前記センス層（７２／１７２）から受け取られるセンス電流（８４／１８４）を伝えるように構成された基準層線（５８／１５８）とを含む、磁気メモリセル（４８／１４８）。
【請求項２】
前記基準層線（５８／１５８）を前記センス層（７２／１７２）に結合する障壁層（７４／１７４）を含み、前記センス層（７２／１７２）が変更可能な磁気的な向きを有し、前記基準層線（５８／１５８）がピン留めされた磁気的な向きを有し、前記基準層線（５８／１５８）が２つ以上の磁気メモリセル（４８／１４８）に結合される、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項３】
前記基準層線（５８／１５８）が、ＮｉＦｅ及びＣｏＦｅからなるグループから選択された強磁性薄膜を含む、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項４】
前記基準層線（５８／１５８）が、ＩｒＭｎ、ＰｔＭｎ、ＣｒＰｔＭｎ及びＮｉＭｎからなるグループから選択された反強磁性材料に隣接する強磁性薄膜を含む、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項５】
前記基準層線（５８／１５８）が、強磁性材料からなる少なくとも２つの層を含み、強磁性層の各対が非磁性材料の層によって分離され、強磁性材料の少なくとも１つの層が、反強磁性材料に隣接する、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項６】
前記非磁性材料の層が、Ｒｕ、Ｒｅ、Ｏｓ、Ｃｕ及びＣｒからなるグループから選択された材料を含む、請求項５に記載の磁気メモリセル（４８／１４８）。
【請求項７】
前記基準層線（５８／１５８）が、Ｔａ、Ｒｕ、Ｔａ／Ｒｕ及びＴａ／ＮｉＦｅからなるグループから選択された薄いシード層を含む、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項８】
前記基準層線（１５８）から絶縁された第２の線（１５０）と、前記第１の線（１７７）から絶縁された第３の線（１５２）とを含み、前記第３の線（１５２）及び前記第２の線（１５０）が互いに対して概ね直交する、請求項１に記載の磁気メモリセル（４８／１４８）。
【請求項９】
磁気メモリセル（４８／１４８）の状態をセンシングする方法であって、
基準層線（５８／１５８）を設け、及び
前記基準層線（５８／１５８）を経由して前記磁気メモリセル（４８／１４８）を流れるセンス電流（８４／１８４）を供給することを含む、磁気メモリセルの状態をセンシングする方法。
【請求項１０】
前記磁気メモリセル（４８／１４８）が第１の線（５２／１７７）を有し、前記センス電流（８４／１８４）が前記第１の線（５２／１７７）及び前記基準層線（５８／１５８）を経由して前記磁気メモリセル（４８／１４８）に流れ、前記センス電流（８４／１８４）が前記基準層線（５８／１５８）を経由して前記磁気メモリセル（４８／１４８）の概ね外部に流れる、請求項９に記載の磁気メモリセルの状態をセンシングする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を伝える基準層を有する磁気メモリデバイスに関する。
【背景技術】
【０００２】
当該技術分野において知られている１つのタイプの不揮発性メモリは、磁気メモリセルに依存する。磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスとして知られているこれらのデバイスは、磁気メモリセルのアレイを含む。磁気メモリセルは種々のタイプからなることができる。例えば、磁気トンネル接合（ＭＴＪ）メモリセル又は巨大磁気抵抗（ＧＭＲ）メモリセルがある。
【０００３】
一般に、磁気メモリセルは、磁化が変更可能である磁気薄膜の層と、磁化がある特定の方向に固定または「ピン留め」されることができる磁気薄膜の層とを含む。変更可能な磁化を有する磁気薄膜は、センス層またはデータ記憶層と呼ばれることがあり、磁化が固定された磁気薄膜は、基準層またはピン留め層と呼ばれることがある。
【０００４】
導電性トレース（一般にワード線およびビット線と呼ばれ、又はまとめて書込み線と呼ばれる）が、メモリセルのアレイにわたって配線される。ワード線はメモリセルの行に沿って延在し、ビット線はメモリセルの列に沿って延在する。メモリセルは、ワード線とビット線との交点において、磁化の向きとして情報ビットを格納する。センス層の磁化の向きは、一般にその磁化容易軸と呼ばれるセンス層の軸に沿って整列する。その磁化容易軸に沿ったセンス層の磁化の向きを、基準層の磁化の向きに対して、平行または反平行のいずれかの向きに反転するために、磁界がかけられる。
【０００５】
各メモリセルの磁化の向きは、常時、２つの安定した向きのうちの１つをとる。これら２つの安定した向き、平行および反平行は、「１」及び「０」の論理値を表す。選択されたメモリセルの磁化の向きは、選択されたメモリセルを横切るワード線およびビット線に電流を供給することにより変更され得る。それらの電流は磁界を生成し、それらの磁界が合成されるとき、選択されたメモリセルの磁化の向きが平行から反平行に、又はその逆に切り換えられる。
【０００６】
メモリセルの抵抗は、磁化の向きが平行であるか、又は反平行であるかによって異なる。その向きが反平行、即ち論理「０」状態であるとき、そのメモリセルの抵抗はその最も高い状態にある。その向きが平行、即ち論理「１」状態であるとき、そのメモリセルの抵抗はその最も低い状態にある。結果として、メモリセルに格納されたデータビットの論理状態は、その抵抗を測定することにより判定され得る。
【０００７】
１つの構成では、導電性トレース（一般にセンス導体と呼ばれる）が、メモリセルのアレイにわたって配線される。これらのセンス導体は、メモリセルの行に沿って延在し、メモリセルの基準層に電気的に結合される。ビット線は、メモリセルの列に沿って延在し、メモリセルのセンス層に電気的に結合される。メモリセルは、センス導体とビット線の各交点に配置される。
【０００８】
動作時に、メモリセルの抵抗をセンシング（検出）するための読出し回路が、各センス導体およびビット線に電気的に結合される。読出し回路は、１つのセンス導体および１つのビット線を選択して、ある特定のメモリセルの抵抗および状態を判定する。１つの構成では、読出し回路はセンス電流を供給し、そのセンス電流は、ビット線およびメモリセルスタックを通ってセンス導体まで流れて、読出し回路に戻り、読出し回路において電圧が検出される。この電圧を用いて、メモリセルの抵抗および状態が判定される。
【０００９】
各メモリセルの状態を書き込むための書込み回路が、各ワード線およびビット線に電気的に結合される。書込み操作中に、書込み回路は１つのワード線および１つのビット線を選択して、選択されたビット線およびワード線の交点にあるメモリセルのセンス層の磁化の向きを設定する。選択されたメモリセルのセンス層の磁化の向きは、選択されたビット線およびワード線の電流に応答して回転する。これらの電流は、右手の法則に従って磁界を生成し、それらが組合わさって、センス層の磁化の向きを回転させるように作用する。書込み線の電流が大きくなると、書込み線の周りに、より強い磁界が生成される。この磁界の強度は、書込み線からの距離が増すのに応じて減少する。
【特許文献１】米国特許第６，２５９，６４４号
【特許文献２】米国特許出願第１０／２８３，５５９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
センス層において存在する磁界は、センス層と書込み線との間の間隔に強く依存する関数である。センス層と書込み線との間の距離が長くなると、センス層の磁界強度を同じに維持するために、電流を大きくしなければならない。しかしながら、電流を大きくし、その結果として磁界を強くすると、メモリセルのアレイ内の隣接するメモリセルの状態に影響を及ぼす可能性がある。さらに、電流が大きくなると、書込み線においてエレクトロマイグレーションの問題が生じる場合があり、また電流が大きくなると、より大きな駆動トランジスタを用いる必要があり、磁気メモリデバイスにおいて貴重な空間が消費される。メモリセルに書込みを行うために磁界強度を高めるように、電流を大きくして、磁界を強くすることは、必ずしも実行可能な選択肢ではない。
【課題を解決するための手段】
【００１１】
磁気メモリセルの一実施形態は、第１の線と、その第１の線と電気的に連絡するセンス層とを含む。基準層線が、センス層から受け取られるセンス電流を伝えるように構成される。
【発明の効果】
【００１２】
本発明によれば、基準層線がセンス電流を伝えるように構成されるので、別個のセンス導体が不要となり、基準層と分離層との間からセンス導体が除去される。そのためワード線が物理的にセンス層にさらに接近して配置されることが可能となり、ワード線からの磁界の強度が、センス層においてさらに大きくなることが可能になる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態は、添付図面を参照することによりさらに理解される。図面の構成要素は互いに対して必ずしも一定の縮尺で描かれていない。類似の参照符号は、対応する類似の部品を示す。
【００１４】
図１は、本発明による、磁気メモリデバイス４０の１つの典型的な実施形態を示すブロック図である。磁気メモリデバイス４０は、書込み回路４４及び読出し回路４６に電気的に結合された磁気メモリセルアレイ４２を含む。４８で示され、本明細書で説明される磁気メモリセルの典型的な実施形態は、センス層に非常に接近して配置される書込み導体を有する。これにより、書込み電流を増加することなく、センス層において、より強い磁界を生じさせることができるようになる。磁気メモリセル４８の典型的な実施形態は、メモリセルからセンス導体を除去することにより達成される。これにより、１つの書込み導体がセンス層にさらに近くなる。この構成では、書込み導体を通じて同じ書込み電流が供給され、センス層において増大した磁界を生成することができる。この増大した磁界を第２の磁界と合成して、センス層の磁気的な向きが切り換えられる。メモリセル４８の抵抗および状態をセンシングするためのセンス電流は、除去されたセンス導体の代わりに、基準層を通ってメモリセル４８から伝わる。
【００１５】
磁気メモリセルアレイ４２は複数の磁気メモリセル４８を含む。メモリセル４８は行および列に配列され、行はｘ方向に沿って延び、列はｙ方向に沿って延びる。磁気メモリデバイス４０の図を簡単にするために、比較的少数のメモリセル４８のみが示される。実際には、多くの異なるサイズのアレイを用いることができる。
【００１６】
第１の線は、ビット線５２ａ〜ｃであり、アレイ４２の一方の側の平面内でｙ方向に沿って延在する。第２の線は、ワード線５０ａ〜ｃであり、アレイ４２の反対側の平面内でｘ方向に沿って延在する。アレイ４２の行毎に１つのワード線５０ａ〜ｃが存在し、アレイ４２の列毎に１つのビット線５２ａ〜ｃが存在する。各メモリセル４８は、ワード線５０ａ〜ｃとビット線５２ａ〜ｃの交点に配置される。一態様において、ワード線５０ａ〜ｃ及びビット線５２ａ〜ｃは、導電性トレースの形態をとる。
【００１７】
書込み回路４４は、書込み操作中に、ワード線５０ａ〜ｃを選択するための行デコーダ５４と、ビット線５２ａ〜ｃを選択するための列デコーダ５６とを含む。また、書込み回路４４は、書込み操作中に、選択されたワード線５０ａ〜ｃ及びビット線５２ａ〜ｃに書込み電流を供給する。
【００１８】
読出し回路４６は、読出し操作中に、選択されたメモリセル４８の抵抗をセンシングするための回路である。センシングされた抵抗は、メモリセル４８において格納された情報を表す。基準層線５８ａ〜ｃが、アレイ４２の一方の側にある平面内でｘ方向に沿って延在し、読出し回路４６に電気的に結合される。ビット線５２ａ〜ｃは、アレイ４２の反対側にある平面内でｙ方向に沿って延在し、同様に読出し回路４６に電気的に結合される。アレイ４２の行毎に１つの基準層線５８ａ〜ｃが存在し、アレイ４２の列毎に１つのビット線５２ａ〜ｃが存在する。各メモリセル４８は、基準層線５８ａ〜ｃとビット線５２ａ〜ｃの交点に配置される。
【００１９】
別の典型的な実施形態では、各磁気メモリセルは、その特有の独立した基準層線を有する。この基準層線は、分離トランジスタに結合され、磁気メモリセルの抵抗をセンシングするために、その分離トランジスタがオンされる。他の実施形態では、１つの基準層線が２つ以上の磁気メモリセルに結合され得る。
【００２０】
今説明された実施形態において、各基準層線５８ａ〜ｃは、アレイ４２の１つの行内のメモリセル４８を横切って延在する。読出し操作中に、読出し回路４６は、選択された基準層線５８ａ〜ｃ及びビット線５２ａ〜ｃの交点にあるメモリセル４８の抵抗６０をセンシングするために、基準層線５８ａ〜ｃ及びビット線５２ａ〜ｃを選択する。メモリセル４８の状態を判定するためのセンス電流を伝えるために基準層線５８ａ〜ｃを使用することが、この応用形態において詳細に説明される。メモリセル４８の状態を判定するためのセンス電流を伝えるために、別個のセンス導体はもはや不要である。
【００２１】
図２〜図４は、本発明による、セルの状態を判定するためのセンス電流を伝えるように構成された基準層線を有するメモリセルをさらに詳細に示す。図２は、７０で示される、アレイセクションの典型的な実施形態を示す図である。アレイセクション７０は、４８ａ及び４８ｂで示される、２つの磁気メモリセルを含む。メモリセル４８ａ及び４８ｂは、ビット線５２ａ及び５２ｂである第１の線と、ワード線５０ａである第２の線とを含む。メモリセル４８ａ及び４８ｂは、基準層線５８ａと、分離層７６と、ワード線５０ａとを含む。分離層７６は、基準層線５８ａとワード線５０ａとの間に配置される。
【００２２】
メモリセル４８ａは、ビット線５２ａと、センス層７２ａと、障壁層７４ａと、基準層線５８ａと、分離層７６と、ワード線５０ａとを含む。障壁層７４ａは、センス層７２ａと基準層線５８ａとの間に配置される。センス層７２ａはビット線５２ａに電気的に結合される。メモリセル４８ｂは、ビット線５２ｂと、センス層７２ｂと、障壁層７４ｂと、基準層線５８ａと、分離層７６と、ワード線５０ａとを含む。障壁層７４ｂは、センス層７２ｂと基準層線５８ａとの間に配置される。センス層７２ｂはビット線５２ｂに電気的に結合される。
【００２３】
今説明されている実施形態では、基準層線５８ａ及びワード線５０ａは類似のパターンを有するが、他の実施形態では、基準層線５８ａ及びワード線５０ａは類似のパターンを有さない。一態様において、分離層７６はシートフィルム絶縁層であり、他の実施形態では、分離層７６はパターニングされ得る。また、ビット線５２ａ及び５２ｂはワード線５０ａに対して本質的に直交するように示される。しかしながら、ビット線５２ａ及び５２ｂは、ワード線５０ａに対して他の角度関係で配置されることもできる。
【００２４】
図３は、読出し回路４６を有する２つの磁気メモリセル４８ａ及び４８ｂの１つの典型的な実施形態を示す断面図である。メモリセル４８ａ及び４８ｂは、分離層７６と、それぞれビット線５２ａ及び５２ｂとの間に配置されたメモリセルスタック８０ａ及び８０ｂを含む。分離層７６は、基準層線５８ａとワード線５０ａとの間に配置される。
【００２５】
メモリセルスタック８０ａは、センス層７２ａと、障壁層７４ａと、基準層線５８ａとを含む。障壁層７４ａは、センス層７２ａと基準層線５８ａとの間に配置される。センス層７２ａはビット線５２ａに隣接して配置され、基準層線５８ａは分離層７６に隣接して配置される。メモリセルスタック８０ｂは、センス層７２ｂと、障壁層７４ｂと、基準層線５８ａとを含む。障壁層７４ｂは、センス層７２ｂと基準層線５８ａとの間に配置される。センス層７２ｂはビット線５２ｂに隣接して配置され、分離層７６は基準層線５８ａに隣接して配置される。基準層線５８ａは両方のメモリセル４８ａ及び４８ｂに電気的に結合される。他の実施形態では、各基準層線は、１つのみのメモリセルと、メモリセルを読み出すために選択的に活性化される（即ち、オンされる）分離トランジスタとに電気的に結合される。
【００２６】
本実施形態では、基準層線５８ａと分離層７６との間にセンス導体は存在しない。基準層線５８ａがセンス導体としての役割を果たす。センス導体を除去することにより、ワード線５０ａがセンス層７２ａ及び７２ｂにさらに接近させられる。
【００２７】
ビット線５２ａ、５２ｂ及びセンス層７２ａ、７２ｂは、基準層線５８ａ及びワード線５０ａ上に示されるが、別の実施形態では、ワード線５０ａ及び基準層線５８ａは、センス層７２ａ、７２ｂ及びビット線５２ａ、５２ｂ上に配置されることもできる。また、別の実施形態では、ワード線５０ａ〜ｃ及びビット線５２ａ〜ｃは、ワード線５０ａ〜ｃがセンス層７２ａ、７２ｂの近くにあり、ビット線５２ａ〜ｃが基準層線５８ａ〜ｃの近くにあるように入れ換えられ得る。
【００２８】
今説明されている実施形態では、ビット線５２ａ及び５２ｂがセンス層７２ａ、７２ｂに隣接しており、センス層は変更可能な磁化の向きを有する。基準層線５８ａはピン留めされた磁化の向きを有する。他の実施形態では、センス層７２ａ、７２ｂ及び基準層線５８ａは、いずれも変更可能にすることができる。
【００２９】
メモリセル４８ｂの読出し操作中に、基準層線５８ａ及びビット線５２ｂは、メモリセル４８ｂの抵抗および状態をセンシングするための読出し回路４６に結合される。センス電流８４が、読出し回路４６からビット線５２ｂまで流れ、さらにセンス層７２ｂ及び障壁層７４ｂを通って流れる。基準層線５８ａはセンス電流８４を伝えるように構成される。センス電流８４は、基準層線５８ａまで流れ、メモリセル４８ｂから読出し回路４６に流れる。別の実施形態では、センス電流は異なる方向に流れることができる。読出し回路４６はある一定のセンス電流を供給し、ビット線５２ｂと基準層線５８ａとの間の電圧の大きさを検出する。この電圧は、メモリセル４８ｂの抵抗に正比例する。このようにして、メモリセル４８ｂの抵抗または状態が判定される。異なる実施形態では、読出し回路は、メモリセル４８ｂの種々の状態を判定するために、ある一定の電圧を供給し、センス電流の大きさの差を検出するような、メモリセル４８ｂを読み出すための異なる方法を用いることができる。メモリセル４８の抵抗および状態をセンシングするための回路および方法は、「Equipotential Sense Methods For Resistive Cross Point Memory Cell Arrays」と題する、２００１年７月１０日に発行された特許文献１に開示され、説明される。
【００３０】
メモリセル４８ｂを書き込むための書込み操作中に、ワード線５０ａ及びビット線５２ｂは、書込み回路４４に結合される。書込み電流がビット線５２ｂ及びワード線５０ａに供給され、右手の法則に従って、ビット線５２ｂ及びワード線５０ａの周りに磁界が生成される。基準層線５８ａと分離層７６との間からセンス導体が除去される場合、ワード線５０ａはセンス層７２にさらに接近する。これにより、同じ書込み電流を用いる場合に、センス層７２ｂにおいてワード線５０ａからの磁界の強度が高められる。磁界は、センス層７２ｂの磁化の向きを、基準層線５８ａの磁化の向きに対して、平行または反平行に設定する。これら２つの安定した状態、平行及び反平行は、読出し操作中に異なる抵抗値を示し、「１」及び「０」の論理値を表す。１つの構成では、高い方の検出された抵抗値が論理「０」状態を表し、低い方の検出された抵抗値が論理「１」状態を表す。
【００３１】
基準層線５８ａ〜ｃは、１つの強磁性薄膜、又は強磁性材料からなる２つ以上の層を含む多層の材料スタックから形成され、この場合、磁性層の各対が非磁性材料の層によって分離される。非磁性層に適した典型的な材料は、Ｒｕ、Ｒｅ、Ｏｓ、Ｃｕ又はＣｒ、或いはこれらの材料からなる合金を含む。強磁性薄膜としての基準層線５８ａ〜ｃに適した典型的な材料は、ＮｉＦｅ又はＣｏＦｅを含む。適切な典型的な多層スタックは、ＣｏＦｅ／Ｒｕ／ＣｏＦｅ又はＣｏ／Ｃｕ／Ｃｏを含む。さらに、これらは、ＩｒＭｎ、ＰｔＭｎ、ＣｒＰｔＭｎ又はＮｉＭｎのような反強磁性材料に結合され、結果として、ＮｉＦｅ／ＩｒＭｎ又はＣｏＦｅ／Ｒｕ／ＣｏＦｅ／ＩｒＭｎのようなスタックを形成することもできる。適切な基準層線５８ａ〜ｃのさらなる例および説明は、「Magnetic Memory Device and Methods For Making Same」と題する特許文献２に開示される。基準層線５８ａ〜ｃはさらに、Ｔａ、Ｒｕ、Ｔａ／Ｒｕ又はＴａ／ＮｉＦｅのような薄いシード層を含む。そのようなシード層は、基準層線５８ａ〜ｃにおいて、好ましい結晶学的組織を確立する。シード層を有する基準層線５８ａ〜ｃの一例は、ＮｉＦｅ／ＩｒＭｎ／Ｒｕ／Ｔａであり、この場合、Ｔａは薄膜スタックに堆積される最初の層である。シード層のための好ましい厚みの範囲は、１〜１０ｎｍである。基準層線５８ａ〜ｃのために他の適切な材料を用いることができることは、本明細書を読んだ後に当業者には明らかになるであろう。
【００３２】
センス層７２ａ及び７２ｂに適した典型的な材料は、ＮｉＦｅ、ＣｏＦｅ又はＣｏＦｅＢ、及びこれらの合金を含む。障壁層７４ａ及び７４ｂに適した典型的な材料は、ＡｌＯ又はＡｌＮを含む。分離層７６に適した典型的な材料はＳｉＮ、ＳｉＯ又はＳｉＯＮを含む。ワード線５０ａ〜ｃ及びビット線５２ａ〜ｃは、銅のような導電性トレース材料から形成される。メモリセルスタック８０ａ及び８０ｂのために他の適切な材料を用いることができることは、本明細書を読んだ後に当業者には明らかになるであろう。
【００３３】
図４は、読出し回路１４６を有する２つの磁気メモリセル１４８ａ及び１４８ｂからなる別の典型的な実施形態を示す断面図である。メモリセル１４８ａ及び１４８ｂは、分離層１７６と、この実施形態では、それぞれセンス導体である第１の線１７７ａ及び１７７ｂとの間に配置されるメモリセルスタック１８０ａ及び１８０ｂを含む。第２の分離層１７９ａ及び１７９ｂが、センス導体１７７ａ及び１７７ｂと、ビット線である第３の線１５２ａ及び１５２ｂとの間にそれぞれ配置される。分離層１７６が、基準層線１５８ａと、この実施形態では、ワード線である第２の線１５０ａとの間に配置される。
【００３４】
メモリセルスタック１８０ａは、センス層１７２ａと、障壁層１７４ａと、基準層線１５８ａとを含む。障壁層１７４ａは、センス層１７２ａと基準層線１５８ａとの間に配置される。センス層１７２ａはセンス導体１７７ａに隣接して配置され、基準層線１５８ａは分離層１７６に隣接して配置される。メモリセルスタック１８０ｂは、センス層１７２ｂと、障壁層１７４ｂと、基準層線１５８ａとを含む。障壁層１７４ｂは、センス層１７２ｂと基準層線１５８ａとの間に配置される。センス層１７２ｂはセンス導体１７７ｂに隣接して配置され、分離層１７６は基準層線１５８ａに隣接して配置される。基準層線１５８ａは、メモリセル１４８ａ及び１４８ｂの両方に電気的に結合される。他の実施形態では、各基準層線は１つのみのメモリセルと、メモリセルを読み出すためにオンされる分離トランジスタとに電気的に結合される。
【００３５】
本実施形態において、基準層線１５８ａと分離層１７６との間にセンス導体は存在しない。基準層線１５８ａがセンス導体としての役割を果たす。センス導体を除去することにより、ワード線１５０ａがセンス層１７２ａ及び１７２ｂにさらに接近させられる。
【００３６】
基準層線１５８ａ及びワード線１５０ａは類似のパターンを有する。しかしながら、他の実施形態では、基準層線１５８ａ及びワード線１５０ａは類似のパターンを有さない。また、分離層１７６はシートフィルム絶縁層であり、他の実施形態では、分離層１７６はパターニングされ得る。センス層１７２ａ及び１７２ｂは変更可能な磁化の向きを有し、基準層線１５８ａはピン留めされた磁化の向きを有する。他の実施形態では、センス層１７２ａ、１７２ｂ及び基準層線１５８ａはいずれも変更可能にすることができる。
【００３７】
ビット線１５２ａ、１５２ｂ及びメモリセル層からセンス層１７２ａ、１７２ｂまでは、基準層線１５８ａ、分離層１７６及びワード線１５０ａの上に示されるが、別の実施形態では、ワード線１５０ａ、分離層１７６及び基準層線１５８ａは、センス層１７２ａ、１７２ｂ及び他のメモリセル層からビット線１５２ａ、１５２ｂまでの上に存在することができる。また、別の実施形態では、１５０ａのようなワード線、及び１５２ａ、１５２ｂのようなビット線は、ワード線１５０ａがセンス層１７２ａ、１７２ｂの近くにあり、ビット線１５２ａ及び１５２ｂが１５８ａなどの基準層線の近くにあるように入れ換えられ得る。
【００３８】
今説明されている実施形態では、基準層線１５８ａ及びセンス導体１７７ａ、１７７ｂは、メモリセル１４８ａ及び１４８ｂを読み出すための読出し回路１４６に電気的に結合される。ワード線１５０ａ及びビット線１５２ａ、１５２ｂは、メモリセル１４８ａ及び１４８ｂを書き込むための書込み回路（図示せず）に電気的に結合される。ワード線１５０ａ及びビット線１５２ａ、１５２ｂは、センス層１７２ａ、１７２ｂ及び基準層線１５８ａから絶縁される。言い換えると、読出し操作は書込み操作から電気的に分離される。読出し操作および書込み操作は、同時に、又は異なる時間で行われ得る。
【００３９】
メモリセル１４８ｂの一例の読出し操作において、基準層線１５８ａ及びセンス導体１７７ｂが、メモリセル１４８ｂの抵抗および状態をセンシングするための読出し回路１４６に結合される。センス電流１８４が、読出し回路１４６からセンス導体１７７ｂまで流れ、さらにセンス層１７２ｂ及び障壁層１７４ｂを通って流れる。基準層線１５８ａはセンス電流１８４を伝えるように構成される。センス電流１８４は、基準層線１５８ａに流れ、メモリセル１４８ｂから読出し回路１４６に流れる。別の実施形態では、センス電流は異なる方向に流れることができる。読出し回路１４６は、一定のセンス電流を供給し、センス導体１７７ｂと基準層線１５８ａとの間の電圧の大きさを検出する。この電圧は、メモリセル１４８ｂの抵抗に正比例する。このようにして、メモリセル１４８ｂの抵抗および状態が判定される。異なる実施形態では、読出し回路は、メモリセル１４８ｂの種々の状態を判定するために、ある一定の電圧を供給し、センス電流の大きさの差を検出するような、メモリセル１４８ｂを読み出すための異なる方法を用いることができる。メモリセル１４８ｂの抵抗および状態をセンシングするための回路および方法は、「Equipotential Sense Methods For Resistive Cross Point Memory Cell Arrays」と題する、２００１年７月１０日に発行された特許文献１に開示され、説明される。
【００４０】
メモリセル１４８ｂを書き込むための書込み操作中に、ワード線１５０ａ及びビット線１５２ｂは書込み回路に結合される。書込み電流がビット線１５２ｂ及びワード線１５０ａに供給され、右手の法則に従って、ビット線１５２ｂ及びワード線１５０ａの周りに磁界が生成される。基準層線１５８ａと分離層１７６との間からセンス導体が除去される場合、ワード線１５０ａはセンス層１７２ｂにさらに接近する。これにより、同じ書込み電流を用いる場合に、センス層１７２ｂにおいてワード線１５０ａからの磁界の強度が高められる。磁界は、センス層１７２ｂの磁化の向きを、基準層線１５８ａの磁化の向きに対して、平行または反平行に設定する。これら２つの安定した状態、平行および反平行は、読出し操作中に異なる抵抗値を示し、「１」及び「０」の論理値を表す。１つの構成では、高い方の検出された抵抗値が論理「０」状態を表し、低い方の検出された抵抗値が論理「１」状態を表す。
【００４１】
基準層線１５８ａは、１つの強磁性薄膜、又は強磁性材料からなる２つ以上の層を含む多層の材料スタックから形成される。強磁性薄膜としての基準層線１５８ａに適した典型的な材料は、ＮｉＦｅ又はＣｏＦｅを含む。適切な典型的な多層スタックは、ＣｏＦｅ／Ｒｕ／ＣｏＦｅ又はＣｏ／Ｃｕ／Ｃｏを含む。さらに、これらは、ＩｒＭｎ、ＰｔＭｎ、ＣｒＰｔＭｎ又はＮｉＭｎのような反強磁性材料に結合され、結果として、ＮｉＦｅ／ＩｒＭｎ又はＣｏＦｅ／Ｒｕ／ＣｏＦｅ／ＩｒＭｎのようなスタックを形成することもできる。適切な基準層線１５８ａのさらなる例および説明は、「Magnetic Memory Device and Methods For Making Same」と題する特許文献２に開示される。基準層線１５８ａはさらに、Ｔａ、Ｒｕ、Ｔａ／Ｒｕ又はＴａ／ＮｉＦｅのような薄いシード層を含むことができる。そのようなシード層は、基準層線１５８ａにおいて好ましい結晶学的組織を確立する。シード層を有する基準層線１５８ａの一例は、ＮｉＦｅ／ＩｒＭｎ／Ｒｕ／Ｔａであり、この場合、Ｔａは薄膜スタックに堆積される最初の層である。シード層の好ましい厚みの範囲は１〜１０ｎｍである。基準層線１５８ａのために他の適切な材料を用いることができることは、本明細書を読んだ後に当業者には明らかになるであろう。
【００４２】
センス層１７２ａ及び１７２ｂに適した典型的な材料は、ＮｉＦｅ、ＣｏＦｅ又はＣｏＦｅＢ、及びこれらの合金を含む。障壁層１７４ａ及び１７４ｂに適した典型的な材料は、ＡｌＯ又はＡｌＮを含む。分離層１７６及び第２の分離層１７９ａ、１７９ｂに適した典型的な材料は、ＳｉＮ、ＳｉＯ又はＳｉＯＮを含む。センス導体１７７ａ及び１７７ｂに適した典型的な材料は、Ｔａ、Ｗ、Ａｌ又はＣｕを含み、ワード線１５０ａ及びビット線１５２ａ、１５２ｂは、銅のような導電性トレース材料から作成される。メモリセルスタック１８０ａ及び１８０ｂのために他の適切な材料を用いることができることは、本明細書を読んだ後に当業者には明らかになるであろう。
【００４３】
図５は、磁界を放出する導体の表面からの距離対磁界強度を示すグラフである。磁界強度は、ビット線およびワード線の表面から距離が増していくと小さくなる。基準層線５８ａ〜ｃ及び１５８ａがセンス電流を伝えるように構成されるので、別個のセンス導体はもはや不要である。基準層と分離層との間からセンス導体を除去することにより、ワード線が物理的に、７２ａ、７２ｂ及び１７２ａ、１７２ｂのようなセンス層にさらに接近して配置される。書込み電流を含む全ての他のものが一定に保持される場合、ワード線からの磁界の強度は、センス層７２ａ、７２ｂ及び１７２ａ、１７２ｂにおいてさらに大きくなる。代案として、センス層７２ａ、７２ｂ及び１７２ａ、１７２ｂの磁気的な向きを変更するのに十分な強度の磁界を生成するために（即ち、メモリセルの状態を変更または設定するために）、ワード線を通してさらに小さな書込み電流を用いることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明による、磁気メモリデバイスの１つの典型的な実施形態を示すブロック図である。
【図２】本発明による、２つの磁気メモリセルからなる１つの典型的な実施形態を示す斜視図である。
【図３】本発明による、２つの磁気メモリセル及び１つの読出し回路からなる１つの典型的な実施形態を示す断面図である。
【図４】本発明による、２つの磁気メモリセル及び１つの読出し回路からなる別の典型的な実施形態を示す断面図である。
【図５】磁界強度と、磁界を放出する導体の表面からの距離とを示すグラフである。
【符号の説明】
【００４５】
40  磁気メモリデバイス
42  磁気メモリセルアレイ
48、148  磁気メモリセル
50、150  ワード線
52、152  ビット線
58、158  基準層線
72、172  センス層
84、184  センス電流
177  センス導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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