(57)【要約】【課題】本発明は、出力トランジスタを構成するＭＯＳトランジスタのゲート端子を高速に放電することを特徴とする。【解決手段】発光ダイオード１１と、受光素子１３と、受光素子１３の第１及び第２の端子１４、１５間に接続された抵抗２０と、第１の端子１４に各アノードが接続されたダイオード２１、２２と、ダイオード２１のカソードと第２の端子１５との間に接続されたコンデンサ２３と、エミッタがダイオード２１のカソードに、ベースが第１の端子１４に接続された第１のトランジスタ２４と、第１のトランジスタ２４のコレクタと第２の端子１５との間に接続された抵抗素子２５と、コレクタがダイオード２２のカソードに、ベースが第１のトランジスタ２４のコレクタに接続され、エミッタが第２の端子１５に接続された第２のトランジスタ２６と、ゲートがダイオード２２のカソードに接続され、ソースが第２の端子１５に接続された出力トランジスタ１６とを具備している。【選択図】    図１
2005065165.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて発光する発光素子と、
上記発光素子からの光信号が照射されることで第１及び第２の端子間に光起電力を発生する受光素子と、
上記第１及び第２の端子間に接続された第１の抵抗素子と、
上記第１の端子に各アノード端子が接続された第１及び第２のダイオード素子と、
上記第１のダイオード素子のカソード端子と上記第２の端子との間に接続されたコンデンサと、
エミッタ端子が上記第１のダイオード素子のカソード端子に接続され、ベース端子が上記第１の端子に接続されたｐｎｐ型の第１のトランジスタと、
上記第１のトランジスタのコレクタ端子と上記第２の端子との間に接続された第２の抵抗素子と、
コレクタ端子が上記第２のダイオード素子のカソード端子に接続され、ベース端子が上記第１のトランジスタのコレクタ端子に接続され、エミッタ端子が上記第２の端子に接続されたｎｐｎ型の第２のトランジスタと、
ゲート端子が上記第２のダイオード素子のカソード端子に接続され、ソース端子が上記第２の端子に接続された出力トランジスタ
とを具備したことを特徴とする半導体リレー装置。
【請求項２】
前記受光素子は、直列接続された複数個のフォトダイオードからなることを特徴する請求項１記載の半導体リレー装置。
【請求項３】
前記出力トランジスタは、ゲート端子同士及びソース端子同士が共通に接続され、ゲート共通接続ノードが前記第２のダイオード素子のカソード端子に接続され、ソース共通接続ノードが前記第２の端子に接続されたｎチャネル型の２個のＭＯＳトランジスタからなることを特徴する請求項１記載の半導体リレー装置。
【請求項４】
前記発光素子を除き、前記受光素子、第１の抵抗素子、第１及び第２のダイオード素子、コンデンサ、第１のトランジスタ、第２の抵抗素子、第２のトランジスタ、及び出力トランジスタが１チップに集積化されていることを特徴する請求項１記載の半導体リレー装置。
【請求項５】
前記発光素子及び出力トランジスタを除き、前記受光素子、第１の抵抗素子、第１及び第２のダイオード素子、コンデンサ、第１のトランジスタ、第２の抵抗素子、及び第２のトランジスタが１チップに集積化されていることを特徴する請求項１記載の半導体リレー装置。
【請求項６】
入力信号に応じて発光する発光素子と、
上記発光素子からの光信号が照射されることで光起電力を発生する受光素子と、
上記受光素子で発生した光起電力がゲート端子に供給されて導通する出力用のＭＯＳトランジスタと、
バイポーラトランジスタを含み、このバイポーラトランジスタを導通させることにより上記出力用のＭＯＳトランジスタのゲート端子に蓄積された電荷を放電し、上記バイポーラトランジスタを導通させるための電荷を予め蓄積する電荷蓄積手段を有する放電回路
とを具備したことを特徴とする半導体リレー装置。
【請求項７】
前記電荷蓄積手段は、前記受光素子の両端間に接続されたコンデンサであることを特徴とする請求項６記載の半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電子化された半導体リレー装置に係り、特に出力トランジスタとしてＭＯＳトランジスタを使用した半導体リレー装置に関する。
【背景技術】
【０００２】
電子化された半導体リレー装置は、機械的なスイッチが使用されていないので、ノイズの発生が少ない、動作速度が速い等の利点を有する。
【０００３】
図４は、従来の半導体リレー装置の一例を示している。この半導体リレー装置は、発光ダイオード１１、直列接続された複数個のフォトダイオード１２からなる受光素子１３、受光素子１３の両端間に発生する光起電力によって導通制御されるＭＯＳトランジスタを有する出力トランジスタ１６、及び出力トランジスタ１６が非導通とされる際に一対のＭＯＳトランジスタ２７のゲート端子の電圧を放電する放電回路１７ａとから構成されている。
【０００４】
発光ダイオード１１のアノード端子及びカソード端子には入力端子１８、１９が接続されている。入力端子１９はトリガ端子として使用される。
【０００５】
放電回路１７ａは、受光素子１３の両端間に接続された第１の抵抗素子２０と、受光素子１３の一端にアノード端子が接続されたダイオード２１と、ダイオード２１のカソード端子にエミッタ端子が接続され、受光素子１３の一端にベース端子が接続されたｐｎｐ型の第１のトランジスタ２４と、第１のトランジスタ２４のコレクタ端子と受光素子１３の他端との間に接続された第２の抵抗素子２５と、ダイオード２１のカソード端子にコレクタ端子が接続され、第１のトランジスタ２４のコレクタ端子にベース端子が接続され、かつ受光素子１３の他端にエミッタ端子が接続されたｎｐｎ型の第２のトランジスタ２６とから構成されている。
【０００６】
出力トランジスタ１６は、それぞれゲート端子同士、ソース端子同士が接続され、ゲート共通接続ノード及びソース共通接続ノードがダイオード２１のカソード端子及び受光素子１３の他端にそれぞれ接続された一対のｎチャネル型のＭＯＳトランジスタ２７で構成されており、一対のｎチャネル型のＭＯＳトランジスタ２７の各ドレイン端子に出力端子２８、２９が接続されている。
【０００７】
このような構成の半導体リレー装置において、入力端子１８に所定の直流電圧を供給した状態で、トリガ端子となる入力端子１９に供給される入力信号ＩＮを低レベルの電圧とすると、電流が流れて発光ダイオード１１が発光する。そして、この光が受光素子１３に照射されると、受光素子１３の両端間に光起電力が発生し、出力トランジスタ１６内の一対のＭＯＳトランジスタ２７のゲート・ソース端子間に印加され、一対のＭＯＳトランジスタ２７が導通し、出力端子２８、２９相互間がクローズ状態となる。これを「リレーオン状態」と呼ぶ。この「リレーオン状態」のとき、一対のＭＯＳトランジスタ２７のゲート端子には電荷が充電されている。
【０００８】
一方、入力端子１９に供給される入力信号ＩＮを高レベルの電圧とすると、発光ダイオード１１が消灯し、受光素子１３の両端子間における起電力の発生が停止する。これにより、出力トランジスタ１６内の一対のＭＯＳトランジスタ２７は非導通状態となり、出力端子２８、２９相互間が高インピーダンス状態となって、出力端子２８、２９相互間はオープン状態となる。これを「リレーオフ状態」と呼ぶ。
【０００９】
「リレーオン状態」から「リレーオフ状態」に移行した際に、一対のＭＯＳトランジスタ２７のゲート端子に充電されていた電荷により、放電回路１７ａ内の第１のトランジスタ２４のエミッタ・ベース端子間及び第１の抵抗素子２０を介してベース電流が流れる。これにより、第１のトランジスタ２４には、トランジスタ２４のベース電流がその電流増幅率ｈFE倍に増幅されたコレクタ電流が流れる。このコレクタ電流の一部が第２のトランジスタ２６のベース電流として流れ込むことにより、この第２のトランジスタ２６には、ベース電流が電流増幅率ｈFE倍に増幅されたコレクタ電流が流れる。第２のトランジスタ２６に流れる大きなコレクタ電流により、一対のＭＯＳトランジスタ２７のゲート端子に充電されていた電荷が高速に放電され、「リレーオン状態」から「リレーオフ状態」に移行する際に、高速に移行させることができる。
【００１０】
すなわち、図４に示す従来の半導体リレー装置では、ダーリントン接続された第１、第２のトランジスタ２４、２６を放電回路１７ａ内に設けることで、出力トランジスタ１６内の一対のＭＯＳトランジスタ２７のゲート端子に充電されていた電荷を高速に放電して、「リレーオフ状態」時の動作の高速化を図るようにしている。
【００１１】
しかし、放電動作がある程度進み、一対のＭＯＳトランジスタ２７のゲート端子の電圧が第１のトランジスタ２４のエミッタ・ベース間電圧である例えば０．７Ｖ以下に低下すると、第１のトランジスタ２４がオフ状態となり、さらに第２のトランジスタ２６もオフ状態となる。従って、一対のＭＯＳトランジスタ２７のゲート端子に電荷を残したまま、第１、第２のトランジスタ２４、２６がオフ状態になる。
【００１２】
つまり、図４の半導体リレー装置では、第１のトランジスタ２４がオンするために必要な電荷をそれ自体で減少させるようにしており、第１のトランジスタ２４がオフ状態になった後に第２のトランジスタ２６がオフ状態になると、一対のＭＯＳトランジスタ２７のゲート端子に充電されていた電荷の放電は殆ど停止状態となる。このため、図５の信号波形図に示すように、入力信号ＩＮが低レベルの電圧から高レベルの電圧に変化した直後では、一対のＭＯＳトランジスタ２７のゲート・ソース端子間には約600ｍＶ程度の電圧が残ってしまう。ゲート・ソース端子間にこれだけの電圧が残ると、一対のＭＯＳトランジスタ２７は弱いオンの状態となり、出力端子２８、２９相互間にリーク電流が発生する期間が長くなる要因となる。
【００１３】
なお、放電回路を備えた半導体リレー装置については、例えば特許文献１に記載されている。
【特許文献１】特開平７−１５４２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように放電回路を備えた従来の半導体リレー装置では、出力トランジスタをオン状態からオフ状態に移行させる際に、ゲート端子に充電された電荷を放電するトランジスタが十分なオフ状態にならずにゲート端子に充電された電荷が十分に低下せず、出力端子相互間にリーク電流が発生する期間が長くなるという問題がある。
【００１５】
この発明は上記のような事情を考慮してなされたものであり、その目的は、出力トランジスタのゲート端子に充電された電荷を高速に放電することでリーク電流が発生する期間が短縮できる半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
この発明の半導体リレー装置は、入力信号に応じて発光する発光素子と、上記発光素子からの光信号が照射されることで第１及び第２の端子間に光起電力を発生する受光素子と、上記第１及び第２の端子間に接続された第１の抵抗素子と、上記第１の端子に各アノード端子が接続された第１及び第２のダイオード素子と、上記第１のダイオード素子のカソード端子と上記第２の端子との間に接続されたコンデンサと、エミッタ端子が上記第１のダイオード素子のカソード端子に接続され、ベース端子が上記第１の端子に接続されたｐｎｐ型の第１のトランジスタと、上記第１のトランジスタのコレクタ端子と上記第２の端子との間に接続された第２の抵抗素子と、コレクタ端子が上記第２のダイオード素子のカソード端子に接続され、ベース端子が上記第１のトランジスタのコレクタ端子に接続され、エミッタ端子が上記第２の端子に接続されたｎｐｎ型の第２のトランジスタと、ゲート端子が上記第２のダイオード素子のカソード端子に接続され、ソース端子が上記第２の端子に接続された出力トランジスタとを具備したことを特徴とする。
【００１７】
さらに、この発明の半導体リレー装置は、入力信号に応じて発光する発光素子と、上記発光素子からの光信号が照射されることで光起電力を発生する受光素子と、上記受光素子で発生した光起電力がゲート端子に供給されて導通する出力用のＭＯＳトランジスタと、バイポーラトランジスタを含み、このバイポーラトランジスタを導通させることにより上記出力用のＭＯＳトランジスタのゲート端子に蓄積された電荷を放電し、上記バイポーラトランジスタを導通させるための電荷を予め蓄積する電荷蓄積手段を有する放電回路とを具備したことを特徴とする。
【発明の効果】
【００１８】
この発明の半導体リレー装置では、出力トランジスタのゲート端子に充電された電荷を高速に放電することで、出力端子相互間にリーク電流が発生する期間が短縮できる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照してこの発明の実施の形態を説明する。
【００２０】
図１は、この発明の一実施の形態に係る半導体リレー装置の構成を示す回路図である。
【００２１】
本実施の形態による半導体リレー装置は、発光ダイオード１１、直列接続された複数個のフォトダイオード１２からなる受光素子１３、受光素子１３の第１の端子１４及び第２の端子１５間に発生する光起電力によって導通制御されるＭＯＳトランジスタを有する出力トランジスタ１６、及び出力トランジスタ１６が非導通とされる際に一対の一対のＭＯＳトランジスタのゲート端子の電圧を放電する放電回路１７とから構成されている。
【００２２】
発光ダイオード１１のアノード端子及びカソード端子には入力端子１８、１９が接続されている。一方の入力端子１９はトリガ端子として使用される。
【００２３】
放電回路１７は、受光素子１３の第１の端子１４及び第２の端子１５相互間に接続された第１の抵抗素子２０と、受光素子１３の第１の端子１４に各アノード端子が接続された第１、第２のダイオード２１、２２と、第１のダイオード２１のカソード端子と受光素子１３の第２の端子１５との間に接続されたコンデンサ２３と、エミッタ端子が第１のダイオード２１のカソード端子に接続され、ベース端子が受光素子１３の第１の端子１４に接続されたｐｎｐ型の第１のトランジスタ２４と、第１のトランジスタ２４のコレクタ端子と受光素子１３の第２の端子１５との間に接続された第２の抵抗素子２５と、コレクタ端子が第２のダイオード２２のカソード端子に接続され、ベース端子が第１のトランジスタ２４のコレクタ端子に接続され、かつエミッタ端子が受光素子１３の第２の端子１５に接続されたｎｐｎ型の第２のトランジスタ２６とから構成されている。
【００２４】
出力トランジスタ１６は、それぞれゲート端子同士、ソース端子同士が接続され、ゲート共通接続ノード及びソース共通接続ノードが第２のダイオード２２のカソード端子及び受光素子１３の第２の端子１５にそれぞれ接続された一対のｎチャネル型のＭＯＳトランジスタ２７で構成されており、一対のｎチャネル型のＭＯＳトランジスタ２７の各ドレインに出力端子２８、２９が接続されている。
【００２５】
つまり、この実施の形態の半導体リレー装置は、入力信号に応じて発光する発光素子としての発光ダイオード１１と、発光ダイオード１１からの光信号が照射されることで光起電力を発生する受光素子１３と、受光素子１３で発生した光起電力がゲート端子に供給されて導通する出力用のＭＯＳトランジスタ２７と、バイポーラ型のトランジスタ２４、２６を含み、このトランジスタ２４、２６を導通させることにより出力用のＭＯＳトランジスタ２７のゲート端子に蓄積された電荷を放電し、バイポーラ型のトランジスタ２４、２６を導通させるための電荷を予め蓄積する電荷蓄積手段としてのコンデンサ２３を有する放電回路１７とを具備している。
【００２６】
なお、発光ダイオード１１を除き、受光素子１３、第１の抵抗素子２０、第１及び第２のダイオード２１、２２、コンデンサ２３、第１のトランジスタ２４、第２の抵抗素子２５、第２のトランジスタ２６、及び出力トランジスタ１６は１チップに集積化されている。
【００２７】
このような構成の半導体リレー装置において、入力端子１８に所定の直流電圧を供給した状態で、トリガ端子となる入力端子１９に供給される入力信号ＩＮを低レベルの電圧とすると、電流が流れて発光ダイオード１１が発光する。そして、この光が受光素子１３に照射されると、受光素子１３の第１、第２の端子１４、１５相互間に光起電力が発生し、第２のダイオード２２を介して出力トランジスタ１６内の一対のＭＯＳトランジスタ２７の各ゲート・ソース端子間に印加されることで、一対のＭＯＳトランジスタ２７が導通する。これにより、出力端子２８、２９相互間がクローズ状態となり、「リレーオン状態」になる。この「リレーオン状態」のとき、一対のＭＯＳトランジスタ２７のゲート端子には電荷が充電されている。また、放電回路１７内のコンデンサ２３にも、第１のダイオード２１を介して電荷が充電されている。
【００２８】
一方、トリガ端子に供給される入力信号ＩＮを高レベルの電圧とすると、発光ダイオード１１が消灯し、受光素子１３の第１、第２の端子１４、１５相互間における起電力の発生が停止する。これにより、出力トランジスタ１６内の一対のＭＯＳトランジスタ２７は非導通状態となり、出力端子２８、２９相互間が高インピーダンス状態となって「リレーオフ状態」となる。
【００２９】
ここで、「リレーオン状態」から「リレーオフ状態」に移行した際に、予めコンデンサ２３に充電されていた電荷により、放電回路１７内の第１のトランジスタ２４のエミッタ・ベース端子間及び第１の抵抗素子２０を介してベース電流が流れる。これにより、第１のトランジスタ２４には、トランジスタ２４のベース電流がその電流増幅率ｈFE倍に増幅されたコレクタ電流が流れる。このコレクタ電流の一部が第２のトランジスタ２６のベース電流として流れ込むことにより、この第２のトランジスタ２６には、ベース電流が電流増幅率ｈFE倍に増幅されたコレクタ電流が流れる。第２のトランジスタ２６に流れる大きなコレクタ電流により、一対のＭＯＳトランジスタ２７のゲート端子に充電されていた電荷が高速に放電され、「リレーオン状態」から「リレーオフ状態」に移行する際に高速に移行させることができる。
【００３０】
このように、一対のＭＯＳトランジスタ２７のゲート端子の放電を行う第１、第２のトランジスタ２４、２６を動作させるための電荷は、ゲート端子に充電されていた電荷ではなく、予めコンデンサ２３に充電されていた電荷が用いられるので、ゲート端子の電圧の低下に影響されることなく、第１、第２のトランジスタ２４、２６のオン状態を保つことができ、ゲート端子に充電された電荷を、従来よりも多く、瞬時に放電することができるようになる。
【００３１】
図２の信号波形図に示すように、入力信号ＩＮが低レベルの電圧から高レベルの電圧に変化した直後では、一対のＭＯＳトランジスタ２７のゲート・ソース端子間の電圧は約300ｍＶ程度にまで低下する。この電圧の値は従来の約半分である。
【００３２】
図３は、出力トランジスタ１６を構成するＭＯＳトランジスタ２７のゲート・ソース端子間電圧ＶＧＳとドレイン電流ＩＤＳとの関係を示す特性図である。ドレイン電流ＩＤＳは、出力端子２８、２９相互間に流れるリーク電流に相当する。なお、ソース・ドレイン端子間電圧ＶＤＳは２０Ｖ及び４０Ｖとした。
【００３３】
「リレーオフ状態」の直後では、従来の半導体リレー装置ではＭＯＳトランジスタ２７のゲート・ソース端子間電圧ＶＧＳは約600ｍＶ程度であり、このときに約0.5ｎＡ程度のリーク電流（ドレイン電流ＩＤＳ）が流れるのに対し、この実施の形態ではＭＯＳトランジスタ２７のゲート・ソース端子間電圧ＶＧＳは約300ｍＶ程度であり、約0.1ｎＡ程度のリーク電流が流れるのみである。ＭＯＳトランジスタでは、ゲート端子の電圧が減少すると、ドレイン電流は指数関数的に減少する特性を持ち、「リレーオン状態」から「リレーオフ状態」に移行した直後の出力端子２８、２９相互間に流れるリーク電流は、従来に比べて約１／５程度まで低減している。「リレーオフ状態」に移行した後は、リークによってゲート端子の電圧は順次低下して行き、最終的には接地電圧に落ち着くが、「リレーオフ状態」に移行した直後におけるゲート端子の電圧が低いので、出力端子２８、２９相互間にリーク電流が発生する期間は従来よりも短縮することができる。
【００３４】
なお、この発明は上記実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記実施の形態では発光ダイオードを１個のみ設ける場合について説明したが、これは直列接続された複数個の発光ダイオードを用いるようにしてもよい。
【００３５】
また、上記実施の形態では、発光ダイオード１１を除いて、受光素子１３、第１の抵抗素子２０、第１及び第２のダイオード２１、２２、コンデンサ２３、第１のトランジスタ２４、第２の抵抗素子２５、第２のトランジスタ２６、及び出力トランジスタ１６が１チップに集積化される場合を説明したが、これは発光ダイオード１１と出力トランジスタ１６とを除いて、受光素子１３、第１の抵抗素子２０、第１及び第２のダイオード２１、２２、コンデンサ２３、第１のトランジスタ２４、第２の抵抗素子２５、及び第２のトランジスタ２６を１チップに集積化するようにしてもよい。
【図面の簡単な説明】
【００３６】
【図１】この発明の一実施の形態に係る半導体リレー装置の回路図。
【図２】図１の半導体リレー装置の要部の信号波形図。
【図３】ＭＯＳトランジスタのゲート・ソース端子間電圧とドレイン電流との関係を示す特性図。
【図４】従来の半導体リレー装置の一例を示す回路図。
【図５】図５に示す従来の半導体リレー装置の要部の信号波形図。
【符号の説明】
【００３７】
１１…発光ダイオード、１２…フォトダイオード、１３…受光素子、１４…受光素子の第１の端子、１５…受光素子の第２の端子、１６…出力トランジスタ、１７…放電回路、１８、１９…入力端子、２０…第１の抵抗素子、２１…第１のダイオード、２２…第２のダイオード、２３…コンデンサ、２４…ｐｎｐ型の第１のトランジスタ、２５…第２の抵抗素子、２６…ｎｐｎ型の第２のトランジスタ、２７…ｎチャネル型のＭＯＳトランジスタ、２８、２９…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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