(57)【要約】【課題】トランジスタのしきい値電圧がばらついてもバイアス電流を一定に抑えることができるバイアス回路を提供する。【解決手段】ゲートバイアス供給端子Ｔ３とゲート端子Ｇとの間に、トランジスタＦＥＴ１のしきい値に連動して抵抗値が変動する抵抗素子Ｒ１が接続されており、トランジスタＦＥＴ１のしきい値がばらついた場合であっても、しきい値の増減に応じて抵抗値が減増する。しきい値が増加した場合には抵抗値が減少して、抵抗分圧によりバイアス電圧が増加するように調整される。しきい値が減少した場合には抵抗値が増加して、抵抗分圧によりバイアス電圧が減少するように調整される。トランジスタＦＥＴ１は、第１導電型のチャネルと第２導電型のゲートを有する接合型トランジスタであり、抵抗素子Ｒ１は、第２導電型の半導体領域により作製される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧供給ラインとトランジスタのゲートの間に接続された抵抗素子を有し、電圧供給ラインから供給される電圧を抵抗分圧して、前記トランジスタの前記ゲートへのバイアス電圧を調節するバイアス回路であって、
前記抵抗素子は、前記トランジスタと同一の基板に形成され、前記トランジスタのしきい値の変動に連動した抵抗値を有する
バイアス回路。
【請求項２】
前記トランジスタは、第１導電型のチャネルと第２導電型のゲートを有する接合型トランジスタであり、
前記抵抗素子は、前記第２導電型の半導体領域により作製される
請求項１記載のバイアス回路。
【請求項３】
電圧供給ラインから供給される電圧を抵抗分圧してバイアス電圧を設定する抵抗素子と、前記バイアス電圧がゲートに印加される接合型トランジスタとを同一の半導体基板に製造する半導体装置の製造方法であって、
前記半導体基板に第１導電型のチャネル層を形成する工程と、
前記チャネル層の上層に第２導電型不純物を導入して、前記接合型トランジスタのゲート領域と、前記抵抗素子の抵抗領域を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
前記第２導電型不純物を導入する工程において、気相拡散により前記第２導電型不純物を導入する
請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば無線システムの送信機に適用される電力増幅器に搭載されるバイアス回路、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
無線送信機の電力増幅器（パワーアンプモジュール）、特に、携帯電話用送信部に適用されるパワーアンプモジュールでは、増幅素子としての電界効果トランジスタ（ＦＥＴ）のバイアス電流を所定の値に設定することがパワーアンプモジュールの性能（電力付加効率や歪特性など）を決める重要な要素となる。
【０００３】
電界効果トランジスタの動作電圧、動作電流を決めるためにはゲートにバイアス回路が接続される。このバイアス回路はゲートバイアス供給端子から抵抗にて分圧し、ゲートに印加する方法が用いられている。しかしながら、電界効果トランジスタのしきい値がばらついた場合には、一定の抵抗値で分圧すると、動作電流が一定にならないという問題があった。
【０００４】
また、電界効果トランジスタの完成後にゲートへのバイアスを調整することも行われているが、それぞれのトランジスタに対して抵抗のトリミングが必要になりトリミング時間を増大させる、バイアス回路の面積を増加させるという問題があった。
【０００５】
この問題を解決するためのバイアス回路が提案されている（特許文献１参照）。特許文献１に提案の発明は、電界効果トランジスタのチャネルと同じ構造を抵抗として使うものである。このように、半導体基板の中にしきい値電圧と連動する抵抗を作製できると、バイアス調整回路の小型化、バイアス調整の手間を大幅に削減することができる。
【特許文献１】特開平９−２８３７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、しきい値電圧がプラスになるとチャネルのシート抵抗は、ＭΩ〜ＧΩのオーダーになり、このような抵抗はバイアス回路には使えないという問題があった。これは、エンハンスメントモードのトランジスタのチャネルは、ゲート電極に印加される電圧が０Ｖの場合には、基本的に電流が流れないように設計されているからである。
【０００７】
特にパワーアンプ用途に使用されるトランジスタに対しては、消費電力を減らす目的で、しきい値電圧をプラスにし、ゲート電圧が０Ｖの際のオフ電流を小さくする、エンハンスメント型のトランジスタを作製する要求が強い。
【０００８】
従って、しきい値電圧がプラスの場合にも適用可能で、トリミングを行うことなくバイアス電流を一定にすることができるバイアス回路が求められている。
【０００９】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、トランジスタのしきい値電圧がばらついてもバイアス電流を一定に抑えることができるバイアス回路を提供することにある。
【００１０】
本発明の他の目的は、トランジスタのしきい値電圧がばらついても、バイアス電流を一定に抑えることができるバイアス回路をトランジスタと同一の基板に製造することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、本発明のバイアス回路は、電圧供給ラインとトランジスタのゲートの間に接続された抵抗素子を有し、電圧供給ラインから供給される電圧を抵抗分圧して、前記トランジスタの前記ゲートへのバイアス電圧を調節するバイアス回路であって、前記抵抗素子は、前記トランジスタと同一の基板に形成され、前記トランジスタのしきい値の変動に連動した抵抗値を有する。
【００１２】
上記の本発明のバイアス回路では、電圧供給ラインとゲートとの間に、トランジスタのしきい値に連動して抵抗値が変動する抵抗素子が接続されており、トランジスタのしきい値がばらついた場合であっても、しきい値の増減に応じて抵抗値が減増する。すなわち、しきい値が増加した場合には抵抗値が減少して、抵抗分圧によりバイアス電圧が増加するように調整される。しきい値が減少した場合には抵抗値が増加して、抵抗分圧によりバイアス電圧が減少するように調整される。
【００１３】
上記の目的を達成するため、本発明の半導体装置の製造方法は、電圧供給ラインから供給される電圧を抵抗分圧してバイアス電圧を設定する抵抗素子と、前記バイアス電圧がゲートに印加される接合型トランジスタとを同一の半導体基板に製造する半導体装置の製造方法であって、前記半導体基板に第１導電型のチャネル層を形成する工程と、前記チャネル層の上層に第２導電型不純物を導入して、前記接合型トランジスタのゲート領域と、前記抵抗素子の抵抗領域を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法によれば、接合型トランジスタのチャネル層の上層に第２導電型不純物を導入してゲート領域を形成するのと同時に、抵抗素子にも第２導電型不純物を導入することにより、抵抗領域を形成している。このようにして形成された抵抗領域は、接合型トランジスタのゲート領域の深さと同じとなる。抵抗領域の深さは、抵抗素子の抵抗値およびトランジスタのしきい値に影響することから、トランジスタのしきい値に連動して抵抗値が変動する抵抗素子が同一基板に作製される。
【発明の効果】
【００１５】
本発明のバイアス回路によれば、トランジスタのしきい値電圧がばらついてもバイアス電流を一定に抑えることができるという利点がある。従って、このバイアス回路をトランジスタと同一の基板に作製することにより、小型化したバイアス回路を実現することができる。
【００１６】
また、本発明の半導体装置の製造方法によれば、トランジスタのしきい値電圧がばらついてもバイアス電流を一定に抑えることができるバイアス回路をトランジスタと同一の基板に作製することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本実施形態に係るバイアス回路を備えたパワーアンプモジュール（電力増幅器）の構成例を示す図である。
【００１８】
パワーアンプモジュールは、複数段のＦＥＴ、本実施形態では１段のＦＥＴ１を有している。そして、パワーアンプモジュールは、図１に示すように、ＦＥＴ１のゲート端子Ｇと接続点ＮＤ１で接続されたバイアス回路２と、バイアス回路２の接続点ＮＤ１と入力端子Ｔ１との間に接続された整合回路３と、ＦＥＴ１のドレイン端子Ｄと出力端子Ｔ２との間に接続された整合回路４と、ＦＥＴ１のソース端子Ｓと接地ＧＮＤとの間に接続された整合回路５とを有している。
【００１９】
バイアス回路２は、ゲートバイアス供給端子Ｔ３と接地ＧＮＤとの間に抵抗素子Ｒ１と抵抗素子Ｒ２が直列に接続され、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点ＮＤ１がＦＥＴ１のゲート端子Ｇに接続されている。通常、抵抗素子Ｒ１と抵抗素子Ｒ２のいずれかにトリミング抵抗が使用されているが、本実施形態ではトリミング抵抗を使用せず、その代わりに抵抗素子Ｒ１が、ＦＥＴ１のしきい値の変動に連動して抵抗値が変動する構造をもつ。ＦＥＴのドレイン端子Ｄは電源電圧の供給端子Ｔ４に接続されている。ゲートバイアス供給端子Ｔ３と抵抗素子Ｒ１とを繋ぐラインが、本発明の電圧供給ラインに相当する。
【００２０】
上記構成のパワーアンプモジュールでは、高周波信号が入力端子Ｔ１と整合回路３を介してＦＥＴ１のゲート端子Ｇに与えられる。バイアス回路２は、ゲートバイアス供給端子Ｔ３から与えられた正の電圧に基づき、ゲート端子Ｇに対するゲートバイアス電圧を設定する。ＦＥＴ１は、ゲートバイアス電圧に基づく動作点で増幅し、高周波成分を含んだバイアス電流を整合回路４に出力する。整合回路４によってインピーダンスが整合された後、増幅された高周波信号が出力端子Ｔ２を介して出力される。
【００２１】
本実施形態に係るバイアス回路２は、トリミングを行わなくとも、そのＦＥＴ１のしきい値電圧に比例したバイアス電圧を接続点ＮＤ１に与える機能を有する。より詳細には、バイアス回路２を構成する抵抗素子Ｒ１は、ＦＥＴ１のチップ中にＦＥＴ１の製造と同じプロセスで作製されたものであり、ＦＥＴ１のしきい値電圧に合致（相関）した抵抗値を有する構造となる。なお、抵抗素子Ｒ２もＦＥＴ１と同一基板に形成されることが好ましい。
【００２２】
図２は、同一チップ内に形成されたＦＥＴ１と抵抗素子Ｒ１の模式的な断面図である。図２は、ＦＥＴ１が、エピタキシャル基板の中で格子不整合を許容して高い電子移動度を実現する擬似格子接合高電子移動度トランジスタ（ＰＨＥＭＴ : Pseudomorphic High Electron Mobility Transistor）で構成され、抵抗素子Ｒ１がＰＨＥＭＴのエピタキシャル成長基板を利用して作製された例である。本実施形態では、一例として第１導電型をｎ型とし、第２導電型をｐ型として説明する。
【００２３】
半絶縁性の単結晶ＧａＡｓ基板１１上に、不純物が添加されていないＧａＡｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化合物半導体よりなる障壁層１３が形成されている。
【００２４】
障壁層１３は、例えば、組成比０．２〜０．３のＡｌを含むＡｌＧａＡｓ混晶による半導体で構成され、不純物を含まない厚さ２００ｎｍ程度の高抵抗領域１３ａと、高濃度のｎ型不純物としてＳｉを１〜２×１０12／ｃｍ2 程度添加した厚さ４ｎｍ程度のキャリア供給領域１３ｂと、不純物を添加していない厚さ２ｎｍ程度の高抵抗領域１３ｃをバッファ層１２側から順次積層した構造となっている。障壁層１３の上には、チャネル層１４が形成されている。
【００２５】
チャネル層１４は、障壁層１３を構成する半導体よりも狭いバンドギャップを有する半導体、例えば組成比０．１〜０．２で不純物が添加されていないＩｎを含むＩｎＧａＡｓ混晶による半導体で構成されている。これにより、チャネル層１４には、障壁層１３のキャリア供給領域１３ｂおよび後述する高抵抗の障壁層１５のキャリア供給領域１５ｂから、キャリアが供給されて蓄積されるようになっている。チャネル層１４の上には、障壁層１５が形成されている。
【００２６】
障壁層１５は、障壁層１３と同様に、組成比０．２〜０．３のＡｌを含むＡｌＧａＡｓ混晶による半導体で構成され、不純物を含まない厚さ２ｎｍ程度の高抵抗領域１５ａと、高濃度のｎ型不純物としてＳｉを１〜２×１０12／ｃｍ2 程度添加した厚さ４ｎｍ程度のキャリア供給領域１５ｂと、不純物を添加していない厚さ７０〜２００ｎｍ程度の高抵抗領域１５ｃを、チャネル層１４側から順次積層した構成となっている。
【００２７】
高抵抗領域１５ｃには、例えばＺｎ等のｐ型不純物が、チャネル層１４から１０ｎｍ以上離れた所までドーピングされたｐ型不純物領域１７ａ，１７ｂが形成されている。ｐ型不純物領域（ゲート領域）１７ａは、接合型トランジスタＦＥＴ１のゲートを構成するものであり、ｐ型不純物領域（抵抗領域）１７ｂは、抵抗素子Ｒ１を構成するものである。後述するように、ｐ型不純物領域１７ａ，１７ｂは、障壁層１５の表面に形成された絶縁膜１６の所定の場所に設けられた開口部を通して、気相拡散またはイオン注入によってドーピングされたものである。
【００２８】
高抵抗領域１５ｃの表面には、厚さ３００ｎｍ程度の窒化シリコンからなる絶縁膜１６，１９が形成され、当該絶縁膜１６，１９には、ｐ型不純物領域１７ｂ表面を露出させる開口部が形成されている。そして、絶縁膜１６，１９の上に、その開口部を通してｐ型不純物領域１７ｂに接続する一対の電極２０が設けられている。当該電極２０は、ｐ型不純物領域１７ｂと良好なオーミック接触が可能で、かつ、障壁層１５との反応深さがこのｐ型不純物領域１７ｂよりも浅い金属が好ましい。従って、電極２０は、例えば厚さ５０ｎｍのチタン（Ｔｉ）、厚さ５０ｎｍの白金（Ｐｔ）、および厚さ２００ｎｍの金（Ａｕ）を、基板側から順次積層したもので構成されている。
【００２９】
絶縁膜１６には、ｐ型不純物領域１７ａを露出する開口が形成されており、開口内にはｐ型不純物領域１７ａに接続されたゲート電極１８が形成されている。ゲート電極１８は、基板側からＴｉ、ＰｔおよびＡｕを順次積層した構成となっている。
【００３０】
また、絶縁膜１６，１９には、適当な間隔を空けて障壁層１５を露出する２つの開口部が設けられ、この開口部にソースあるいはドレイン電極となる一対の電極２１が形成されている。電極２１は、基板側から金ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層して合金化したものにより構成されており、障壁層１５とオーミック接触している。
【００３１】
図示はしないが、抵抗素子Ｒ２も接合型トランジスタＦＥＴ１および抵抗素子Ｒ１と同じ基板に形成されている。抵抗素子Ｒ２は、例えばチャネル層１４を利用して形成するか、金属薄膜で形成することができる。
【００３２】
次に、図２に示す半導体装置の製造方法について、図３〜図６を参照して説明する。
【００３３】
まず、図３（ａ）に示すように、ＧａＡｓよりなる基板１１の上に、不純物を含まないＧａＡｓをエピタキシャル成長させてバッファ層１２を形成する。バッファ層１２上に、不純物を添加しないＡｌＧａＡｓ、Ｓｉを不純物として添加したｎ型ＡｌＧａＡｓ層および不純物を添加しないＡｌＧａＡｓ層を順次エピタキシャル成長させ、高抵抗領域１３ａ、キャリア供給領域１３ｂおよび高抵抗領域１３ｃを積層した障壁層１３を形成する。
【００３４】
次に、障壁層１３の上に、不純物を含まないＩｎＧａＡｓをエピタキシャル成長させてチャネル層１４を形成する。さらに、チャネル層１４の上に、不純物を添加しないＡｌＧａＡｓ、Ｓｉを不純物として添加したｎ型ＡｌＧａＡｓおよび不純物を添加しないＡｌＧａＡｓを順次エピタキシャル成長させて、高抵抗領域１５ａ、キャリア供給領域１５ｂおよび高抵抗領域１５ｃを積層した障壁層１５を形成する。
【００３５】
次に、図３（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition)法により、窒化シリコンを堆積して絶縁膜１６を形成する。
【００３６】
次に、図４（ｃ）に示すように、レジストでパターニングを行い、抵抗素子を形成する領域およびＦＥＴのゲートの形成領域における絶縁膜１６をＲＩＥ（Reactive Ion Etching) により除去する。その後、レジストを除去する。これにより、絶縁膜１６に開口部１６ａ，１６ｂが形成される。
【００３７】
次に、図４（ｄ）に示すように、例えば基板を６００°に加熱して、絶縁膜１６の開口１６ａ，１６ｂにｐ型不純物となるＺｎを気相拡散し、障壁層１５に一定の深さを有するｐ型不純物領域１７ａ，１７ｂを形成する。
ここで、ｐ型不純物のドーピングをイオン注入で行うことも可能であるが、この場合、高温熱処理によってドーピングした不純物を活性化させる必要があるので、気相拡散の方が好ましい。ここで、気相拡散をする場合は、時間制御によって拡散深さを制御する。
【００３８】
次に、図５（ｅ）に示すように、開口部１６ａに開口をもつレジストを形成し、ゲートメタルとして、Ｔｉ／Ｐｔ／Ａｕの積層膜を蒸着し、リフトオフ法により、ゲート電極部以外のゲートメタルを除去しゲート電極１８を形成する。これにより、絶縁膜１６の開口部１６ａ内にｐ型不純物領域１７ａに接続するゲート電極１８が形成される。このゲート電極１８は、図１に示すゲ−ト端子Ｇに相当する。
【００３９】
次に、図５（ｆ）に示すように、例えばＣＶＤ法により、ウエハ全面に窒化シリコンを堆積して絶縁膜１９を形成する。
【００４０】
次に、図６（ｇ）に示すように、例えばレジストを用いたエッチングにより、抵抗素子の電極形成領域における絶縁膜１９に開口部を形成し、当該開口部を含めた全面にＴｉ，Ｐｔ，Ａｕを順次蒸着し、リフトオフ法により、先のレジストとともに不要な金属を除去して、ｐ型不純物領域１７ｂに接続する一対の電極２０を形成する。
【００４１】
次に、図６（ｈ）に示すように、ソースあるいはドレインとなる２つの電極部に開口を有するレジストパターンを形成し、両電極部における絶縁膜１６，１９をエッチング除去する。これにより、絶縁膜１６，１９に障壁層１５を露出する２つの開口部１９ａが形成される。
【００４２】
以降の工程としては、レジストパターンを残したまま全面に、例えば金ゲルマニウム合金ＡｕＧｅ、ニッケルＮｉおよび金Ａｕを順次蒸着して金属層を形成し、リフトオフ法によりレジストパターンとともに不要部分の金属層を除去して、電極形成部にのみ金属層を残し、例えば４００℃程度の熱処理により合金化させソースあるいはドレインとなる２つの電極２１を形成することで、図１に示した半導体装置が製造される。
【００４３】
上記のようなＪＰＨＥＭＴ（Junction PHEMT）からなるＦＥＴでは、チャネルの導電型（ｎ型）と異なるｐ型不純物領域１７ａを形成することにより、チャネル層１４の半導体とゲートとなるｐ型不純物領域１７ａとのΦｂｉ（ビルトインポテンシャル）を大きくし、正の電源動作のみを可能としている。そして、上記構成のＪＰＨＥＭＴにおいては、ｐ型不純物領域１７ａとチャネル層１４との距離が小さければ小さいほど、チャネル層１４を構成する半導体とｐ型不純物領域１７ａとのΦｂｉ（ビルトインポテンシャル）を大きくすることができ、しきい値電圧が正の方向に大きくなる。すなわち、しきい値電圧は、チャネルの濃度や、深さにも依存するが、ｐ型不純物領域１７ａの濃度や深さにも依存する。
【００４４】
一方で、ｐ型不純物領域１７ａと同時に形成され、抵抗素子を構成するｐ型不純物領域１７ｂは、ｐ型不純物領域１７ａの拡散深さが深ければ、それだけ抵抗値が下がる。
【００４５】
以上をまとめると、ｐ型不純物領域の拡散深さに対するＦＥＴ１のしきい値電圧Ｖｔｈと、抵抗素子Ｒ１の抵抗値とは、図７に示す関係がある。すなわち、図７に示すように、ｐ型不純物領域１７ａの拡散ばらつきによりＦＥＴのしきい値電圧が増加した場合には、ｐ型不純物領域１７ｂにより構成される抵抗素子Ｒ１のシート抵抗が下がる。従って、接続点ＮＤ１におけるバイアス電圧が増加し、バイアス電流の変動が抑制される。
【００４６】
反対に、ｐ型不純物領域１７ａの拡散ばらつきによりＦＥＴのしきい値電圧が低下した場合には、ｐ型不純物領域１７ｂにより構成される抵抗素子Ｒ１のシート抵抗が増加する。従って、接続点ＮＤ１におけるバイアス電圧が低下し、バイアス電流の変動が抑制される。
【００４７】
実際に、上記のＪＰＨＥＭＴを作製した場合におけるＦＥＴ１のしきい値電圧と抵抗素子Ｒ１の抵抗値とを測定したところ、図８に示すような結果が得られた。すなわち、図８に示すように、ＦＥＴのしきい値電圧Ｖｔｈが増加した場合には抵抗素子Ｒ１の抵抗Ｒが下がっていることがわかる。
【００４８】
以上説明したように、本実施形態に係るバイアス回路では、ゲートバイアス供給端子Ｔ３とＦＥＴ１のゲート端子Ｇの間に、ＦＥＴ１のしきい値に合致した抵抗素子Ｒ１を同じチップ内に設けている。これにより、製品ロット毎にばらつくＦＥＴ１のしきい値によるバイアス電流の変動を抑制することができる。
【００４９】
この結果、トリミング抵抗が必要なくなり、さらに、上記の抵抗素子Ｒ１は、ＦＥＴ１の製造工程において形成することができることから、例えばバイアス回路が搭載されるパワーアンプモジュールの面積を小さくでき、製造工程を削減することができる。
【００５０】
特に、上記の抵抗素子Ｒ１を構成するｐ型不純物領域１７ｂを、接合型ＦＥＴのゲートとなるｐ型不純物領域１７ａの拡散工程と同時に形成することにより、ウエハ間で当該拡散工程における拡散深さが変動した場合においても、バイアス電流を一定にすることができる。
【００５１】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態では、ゲート端子に正電圧を印加するエンハンスメント型のＦＥＴについて説明したが、ゲート端子に負電圧を印加する場合にも同様に適用することが可能である。従って、広い範囲のしきい値に対応することができる。
【００５２】
例えば、本発明はＪＦＥＴのトランジスタにも適用することができる。この場合には、まずｎ型（第１導電型）のチャネルとしてＧａＡｓ基板にＳｉを注入する。アニールをしてｎ型不純物を活性化させた後に選択拡散マスクの絶縁膜を堆積する。ゲートとなる部分、しきい値と連動する抵抗の部分を開口し、ｐ型（第２導電型）の不純物であるＺｎを拡散させる。しきい値がプラスになるにつれ、この抵抗は小さくなるように変化する。この抵抗をトランジスタのバイアス回路に使用することで、しきい値電圧がばらついてもバイアス電流を一定に抑えることが可能となる。
【００５３】
また、基板１１はＧａＡｓに限らず、ＩｎＰ系の基板にも適用される。この場合には、チャネル層１４はＩｎＡｓ系半導体を用い、障壁層１３，１５はチャネル層１４よりもエネルギーバンドギャップが大きい半導体を用いる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５４】
【図１】本実施形態に係るバイアス回路を備えたパワーアンプモジュール（電力増幅器）の構成例を示す図である。
【図２】同一チップ内に形成されたＦＥＴと抵抗素子の模式的な断面図である。
【図３】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図４】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図５】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図６】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図７】ＦＥＴのしきい値とバイアス回路の抵抗値との関係を示す図である。
【図８】実際に測定された、ＦＥＴのしきい値の変動に対するバイアス回路の抵抗値の変動を示す図である。
【符号の説明】
【００５５】
１…ＦＥＴ、２…バイアス回路、３，４，５…整合回路、１１…基板、１２…バッファ層、１３…障壁層、１３ａ…高抵抗領域、１３ｂ…キャリア供給領域、１３ｃ…高抵抗領域、１４…チャネル層、１５…障壁層、１５ａ…高抵抗領域、１５ｂ…キャリア供給領域、１５ｃ…高抵抗領域、１６…絶縁膜、１７ａ，１７ｂ…ｐ型不純物領域、１８…ゲート電極、１９…絶縁膜、２０…電極、２１…電極、Ｒ１，Ｒ２…抵抗素子、Ｔ１…入力端子、Ｔ２…出力端子、Ｔ３…ゲートバイアス供給端子、Ｔ４…電源電圧、ＧＮＤ…接地
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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