(57)【要約】【課題】イネーブル装置を含む動的でプログラム可能なロジッグアレイを提供する。【解決手段】本発明のＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）はＯＲプレーン内のクロック信号を除去して各出力ラインにＯＲ演算の結果を提供するイネーブル装置が使用される。クロック信号は論理積ラインのプリチャージングのためにＡＮＤプレーンのみで使用される。このようなＤＰＬＡはＡＮＤプレーンとＯＲプレーンの二つのクロック信号の間に遅延なしに高い周波数でも適切に動作する。【選択図】図４
2005341565.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力で論理演算を実行して出力を生成する装置において、
各々の前記入力が第１入力ロジック状態であるとき、前記入力の第１サブセットを入力として受け入れ、第１出力ロジック状態を出力する個別的なスイッチング素子と、
第２サブセットのいずれかの入力が前記第１入力ロジック状態であるとき、前記入力の前記第２サブセットを受け入れ、前記第１出力ロジック状態を出力するイネーブル装置とを含む装置。
【請求項２】
前記イネーブル装置は前記第１サブセットのすべての入力が第２入力論理状態であれば、入力の前記第２サブセットから前記出力の論理状態を決めることを特徴とする請求項１に記載の装置。
【請求項３】
イネーブル回路を含む前記イネーブル装置は、
出力ラインと第１電圧ソースとを連結するようターンオンされ、第１出力論理状態で前記出力を設定する第１スイッチング素子と、
前記出力ラインと第２電圧ソースとを連結するようターンオンされ、第２出力論理状態に前記出力を設定する第２スイッチング素子と、
前記入力の前記第２サブセットから前記第１、第２スイッチ素子のいずれをターンオンさせるかを決定する少なくとも一つの論理ゲートとを含むことを特徴とする請求項２に記載の装置。
【請求項４】
前記第１サブセットと前記第２サブセットとは前記入力の相互排他的であることを特徴とする請求項１に記載の装置。
【請求項５】
前記第１サブセットと前記第２サブセットとは前記入力の全部を合わせたことを特徴とする請求項４に記載の装置。
【請求項６】
前記第２サブセットは前記第１サブセットの一部ではなく、前記入力のうちのただ一つで構成されることを特徴とする請求項５に記載の装置。
【請求項７】
前記各々のスイッチング素子は前記各々の入力と連結されるゲートを含むトランジスタであることを特徴とする請求項１に記載の装置。
【請求項８】
前記論理演算はＯＲ演算であることを特徴とする請求項１に記載の装置。
【請求項９】
前記出力は動的ＰＬＡの出力ラインで発生されることを特徴とする請求項８に記載の装置。
【請求項１０】
前記入力の各々は前記動的ＰＬＡの論理積ラインに対応する各々の論理積であることを特徴とする請求項９に記載の装置。
【請求項１１】
前記論理積ラインの各々はＡＮＤプレーンクロック信号のプリチャージ時間の間、前記第１出力論理状態で前記出力がプリチャージされることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記イネーブル装置と前記個別的なスイッチング素子とは前記ＡＮＤプレーンクロック信号のエバリュエーション時間の間、前記入力から前記出力の論理状態を決めることを特徴とする請求項１１に記載の装置。
【請求項１３】
前記出力ラインはＯＲプレーンクロック信号でプリチャージされないことを特徴とする請求項９に記載の装置。
【請求項１４】
前記出力ラインはいずれのＯＲプレーンクロック信号とも連結されないことを特徴とする請求項９に記載の装置。
【請求項１５】
多数の入力で論理演算を実行して出力を生成する装置において、
個別的な入力が第１入力論理状態であれば、前記入力の第１サブセットの各々を入力として受け入れ、第１プリ出力ライン上の第１プリ出力を第１出力論理状態として設定する個別的なスイッチング素子と、
第２サブセットのいずれかの入力が前記第１入力論理状態であれば、前記入力の第２サブセットを入力として受け入れ、前記第１プリ出力を前記第１出力論理状態として設定する第１イネーブル装置と、
個別的な入力が第１入力論理状態であれば、前記入力の第３サブセットの各々を入力として受け入れ、第２プリ出力ライン上の第２プリ出力を第１出力論理状態として設定する個別的なスイッチング素子と、
第４サブセットのいずれかの入力が前記第１入力論理状態であれば、前記入力の第４サブセットを入力として受け入れ、前記第２プリ出力を前記第１出力論理状態として設定する第２イネーブル装置と、
前記第１と第２プリ出力の組み合わせで前記出力を生成する論理装置とを含む装置。
【請求項１６】
第１イネーブル装置は前記第１サブセットのすべての入力が第２入力論理状態であれば、入力の前記第２サブセットから前記第１プリ出力の論理状態を決め、第２イネーブル装置は前記第３サブセットのすべての入力が前記第２入力論理状態であれば、入力の前記第４サブセットから前記第２プリ出力の論理状態を決めることを特徴とする請求項１５に記載の装置。
【請求項１７】
前記第１、第２、第３、第４ サブセットは前記入力の相互排他的なセットであり、前記第１、第２、第３、第４サブセットは前記入力の全部を示し、
前記第２サブセットは前記第１、第３、第４サブセットの一部ではなく、前記入力のうちのただ一つだけで構成され、前記第４サブセットは前記第１、第２、第３サブセットの一部ではなく、前記入力のうちのただ一つだけで構成されることを特徴とする請求項１５に記載の装置。
【請求項１８】
前記出力は動的ＰＬＡの出力ラインで生成され、前記入力の各々は前記動的ＰＬＡの論理積ラインに対応される各々の論理積であることを特徴とする請求項１５に記載の装置。
【請求項１９】
多数の論理積ラインに多数個の論理積を提供するＡＮＤプレーンと、
論理積の各々のＯＲ演算された結果を各々提供する少なくとも一つの出力ラインのＯＲプレーンで構成される動的ＰＬＡにおいて、
前記論理積の各々が第１入力論理状態であれば、前記論理積の第１サブセットの各々を論理積として受け入れ、前記出力を第１出力論理状態として設定する個別的なスイッチング素子と、
第２サブセットのいずれかの論理積が前記第１入力論理状態であれば、前記論理積の前記第２サブセットを受け入れ、前記出力を前記第１出力論理状態として設定する個別的なイネーブル装置とを含むことを特徴とする動的ＰＬＡ。
【請求項２０】
ＡＮＤプレーンは前記論理積ラインがクロック信号のプリチャージ時間の間、プリチャージされた後、クロック信号のエバリュエーション時間の間、前記論理積ラインに前記論理積を提供するためのクロック信号を受け入れることを特徴とする請求項１９に記載の動的ＰＬＡ。
【請求項２１】
前記ＯＲプレーンは前記出力ラインのプリチャージングなしに、前記エバリュエーションシの間、前記論理積のＯＲ演算に提供されることを特徴とする請求項２０に記載の動的ＰＬＡ。
【請求項２２】
前記個別的なイネーブル装置は、前記第１サブセットのすべての論理積が第２入力論理状態であれば、論理積の前記第２サブセットから前記出力ラインの論理状態を決めることを特徴とする請求項１９に記載の動的ＰＬＡ。
【請求項２３】
前記個別的なイネーブル装置はイネーブル回路を含み、
前記第１出力論理状態の前記出力を設定するために前記出力ラインと第１電圧ソースとが連結されるようターンオンされる第１スイッチング素子と、
前記第２出力論理状態の前記出力を設定するために前記出力ラインと第２電圧ソースとが連結されるようターンオンされる第２スイッチング素子と、
論理積の前記第２サブセットから前記第１と第２スイッチング素子がターンオンされることを決める少なくとも一つの論理ゲートとを含むことを特徴とする請求項２２に記載の動的ＤＰＡ。
【請求項２４】
出力ラインの各々に対する前記個別的なイネーブル装置は前記論理積の互いに異なる値の一つずつを受け入れることを特徴とする請求項１９に記載の動的ＤＰＡ。
【請求項２５】
前記個別的なイネーブル装置によって受け入れられた前記論理積の個別的に選択された一値は前記出力ラインの各々に対する前記個別的なスイッチング素子と連結されないことを特徴とする請求項２４に記載の動的ＤＰＡ。
【請求項２６】
多数の論理積ラインに多数個の論理積を提供するＡＮＤプレーンと、
各々の出力ラインを含む少なくとも一つの出力ラインのＯＲプレーンと、
前記出力ラインのプリチャージングに対するＯＲプレーンクロックがなく、個別的な論理積のＯＲ演算を提供する装置とを含むことを特徴とする動的ＰＬＡ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的な動的にプログラム可能なロジッグアレイ（ＤＰＬＡ'ｓ）に係り、さらに具体的には、ＯＲプレーン（ＯＲ−ｐｌａｎｅ）上にクロック信号を使用しない、イネーブル装置を含むＤＰＬＡに関する。
【背景技術】
【０００２】
ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）は入力信号の論理積の和（ｓｕｍ ｏｆ ｐｒｏｄｕｃｔｓ）を柔軟に提供する機能として、一般的に知られている。ＰＬＡは一般的に論理積の和を提供するためにＡＮＤプレーン（ＡＮＤ−ｐｌａｎｅ）とＯＲプレーンとを含む。また、ＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）はＤＰＬＡ動作のコントロールタイミングのためのクロック信号を含む。
【０００３】
図１はＡＮＤプレーンのための第１クロック信号ＣＬＫ１とＯＲプレーンのための第２クロック信号ＣＬＫ２とを使用する従来のＤＰＬＡ１００を示す。ＡＮＤプレーンは論理積ｆ１＊とｆ２＊を各々生成する第１と第２論理積ライン１０２、１０４で構成される。４個の入力ａ＊、ｂ＊、ｃ、ｄ＊は図１の４の入力ライン１０６に適用される。（ここで、“＊”一般的に使用される補数を示す。）
【０００４】
ＣＬＫ１と第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１のゲートと連結され、各々のトランジスタはハイとロー電圧ＶＤＤ、ＶＳＳと連結され、ＣＬＫ１の論理状態に従って第１論理積ライン１０２はチャージング／ディスチャージングされる。また、ＣＬＫ１は第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２のゲートと連結され、各々のトランジスタはハイとロー電圧ＶＤＤ、ＶＳＳと連結され、ＣＬＫ１の論理状態に従って第２論理積ライン１０４はチャージング／ディスチャージングされる。
【０００５】
ＣＬＫ１がプリチャージ時間の間論理ロー状態（すなわち、“０”）であれば、論理積ライン１０２、１０４は各々論理ハイ状態（すなわち、“１”）にプリチャージされる。図１のＡＮＤプレーンにＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８の連結によって、ＣＬＫ１がエバリュエーション時間の間、論理ハイ状態であれば、論理積ライン１０２、１０４上のｆ１＊、ｆ２*の各々の論理状態は下記のように入力ａ＊、ｂ＊、ｃ、ｄ＊の論理状態に依存するようになる。（ここで、“x”はＡＮＤ演算を意味し、“＋”はＯＲ演算を示す。）
ｆ１＊＝ａｘｂ
ｆ２＊＝ｃ＊ｘｄ
【０００６】
図１のＣＬＫ２は第３ＮＭＯＳトランジスタＭＮ３、第３ＰＭＯＳトランジスタＭＰ３、第４ＮＭＯＳトランジスタＭＮ４、第４ＰＭＯＳトランジスタＮＰ４のゲートと連結される。ＰＭＯＳトランジスタＭＰ３、ＭＰ４はＶＤＤと連結され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＶＳＳと連結される。ＣＬＫ２がプリチャージ時間の間、論理ロー状態であれば、プリ出力ライン１０８は論理ハイ状態にプリチャージされて生成された信号Ｆ＊を有する。出力ライン１１０はプリ出力ライン１０８と連結されたインバータ１１２を介して信号Ｆを出力するようになる。
【０００７】
図１のＯＲプレーン上のＮＭＯＳトランジスタＭＮ９、ＭＮ１０の連結によって、ＣＬＫ２がエバリュエーション時間の間、論理ハイ状態であれば、Ｆの論理状態は下記のように ｆ１＊、ｆ２＊の論理状態と入力ａ＊、ｂ＊、ｃ、ｄ＊の論理状態とに依存するようになる。
Ｆ＊＝ｆ１ｘｆ２
Ｆ＝ｆ１＊＋ｆ２＊＝ａｘｂ＋ｃ＊ｘｄ
【０００８】
したがって、出力ライン１１０は論理積ｆ１＊、ｆ２＊のＯＲ演算値になる。
【０００９】
図２はＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）１５０を示し、図３は特許文献１に記載されている図２のＤＰＬＡ１５０が動作する時タイミング図を示すことである。ＤＰＬＡ１５０のＡＮＤプレーンは入力ライン１０１０ 上の入力Ａ、Ａ＊、Ｂ、Ｂ＊から論理積ライン１０１１上の論理積を生成するようになる。ＤＰＬＡ１５０のＯＲプレーンは出力ライン１０１２に出力Ｙ１、Ｙ２を生成するようになる。
【００１０】
図２と図３とによれば、ＤＰＬＡ１５０はＡＮＤプレーンのための第１クロック信号φ１とＯＲプレーンのための第２クロック信号φ２とを含む。ＰＭＯＳ トランジスタとＮＭＯＳトランジスタとで構成された第１グループ１５２はＶＤＤとグラウンドとに連結され、φ１の論理状態に従って論理積ライン１０１１がチャージング／ディスチャージングされるためにクロック信号φ１が入力される。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成された第２グループ１５４はＶＤＤとグラウンドとに連結され、φ２の論理状態に従って論理積ライン１０１２がチャージジング／ディスチャージングされるためにクロック信号φ２が入力される。
【００１１】
ＮＭＯＳトランジスタＮ１の連結で各入力セットのＡＮＤ演算で論理積ライン１０１１の論理積値が決められる。ＮＭＯＳトランジスタＮ２の連結で各論理積セットのＯＲ演算で出力ライン１０１２の値が決められる。
【００１２】
図２と図３とによれば、ＡＮＤプレーンプリチャージ時間の間、φ１が論理ハイ状態であれば、論理積ライン１０１１の各々は論理ハイ状態にプリチャージされる。ＯＲプレーンプリチャージ時間の間、φ２が論理ハイ状態であれば、出力ライン１０１２の各々は論理ハイ状態にプリチャージされる。ＡＮＤプレーンエバリュエーション時間にφ１が論理ロー状態に遷移されれば、論理積ライン１０１１の各々はφ１が論理ロー状態に遷移された時から伝達遅延時間ｔｐが経過後に有効になる。
【００１３】
図３によれば、出力ライン１０１２に論理積のようなＯＲ演算で値が生成される前に論理積値が有効なことを保障するためにＯＲプレーンに対するφ２はＡＮＤプレーンに対するφ１に比べてΔｔだけ遅延される。したがって、従来技術のＤＰＬＡ１５０の適切な動作を保障するようにΔｔはｔｐより大きくなければならない。
【００１４】
反対に、ＤＰＬＡ１５０は高い周波数を有するφ１、φ２とともに動作するために速い速度が要求される。φ１、φ２の高い周波数はΔｔを制御し難しいので、Δｔ＞ｔｐの遅延関係を維持することはさらに難しくなる。さらに、ＡＮＤプレーンを介した伝達遅延によってｔｐを制御することは難しくなる。
【００１５】
φ１とφ２の間が遅延される制約によって、ＤＰＬＡ１５０は高い周波数のφ１、φ２と共に適当な動作をしない結果をもたらすようになる。したがって、ＤＰＬＡが高い周波数で適切に動作するためにはＡＮＤプレーンとＯＲプレーンの二つのクロック信号φ１、φ２の間に遅延がなくなるべきである。
【特許文献１】米国特許５，０８３，０４７号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的はＡＮＤプレーンとＯＲプレーンの二つのクロック信号の間に遅延なしに高い周波数でも適切に動作するＤＰＬＡを提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一実施形態によれば、複数の入力で論理演算を実行して出力を生成する装置は、各々の前記入力が第１入力ロジッグク状態であるとき、前記入力の第１サブセットを入力として受け入れ、第１出力ロジック状態を出力する個別的なスイッチング素子と、第２サブセットのいずれかの入力が前記第１入力ロジック状態であるとき、前記入力の前記第２サブセットを受け入れ、前記第１出力ロジック状態を出力するイネーブル装置とを含むことを特徴とする。
【００１８】
本発明の一実施形態によれば、多数の入力で論理演算を実行して出力を生成する装置は、個別的な入力が第１入力論理状態であれば、前記入力の第１サブセットの各々を入力として受け入れ、第１プリ出力ライン上の第１プリ出力を第１出力論理状態として設定する個別的なスイッチング素子と、第２サブセットのいずれかの入力が前記第１入力論理状態であれば、前記入力の第２サブセットを入力として受け入れ、前記第１プリ出力を前記第１出力論理状態として設定する第１イネーブル装置と、個別的な入力が第１入力論理状態であれば、前記入力の第３サブセットの各々を入力として受け入れ、第２プリ出力ライン上の第２プリ出力を第１出力論理状態として設定する個別的なスイッチング素子と、第４サブセットのいずれかの入力が前記第１入力論理状態であれば、前記入力の第４サブセットを入力として受け入れ、前記第２プリ出力を前記第１出力論理状態として設定する第２イネーブル装置と、前記第１と第２プリ出力の組み合わせで前記出力を生成する論理装置とを含むことを特徴とする。
【００１９】
本発明の一実施形態によれば、多数の論理積ラインに多数個の論理積を提供するＡＮＤプレーンと、論理積の各々のＯＲ演算された結果を各々提供する少なくとも一つの出力ラインのＯＲプレーンで構成される動的ＰＬＡは、前記論理積の各々が第１入力論理状態であれば、前記論理積の第１サブセットの各々を論理積として受け入れ、前記出力を第１出力論理状態として設定する個別的なスイッチング素子と、第２サブセットのどんな論理積が前記第１入力論理状態であれば、前記論理積の前記第２サブセットを受け入れ、前記出力を前記第１出力論理状態として設定する個別的なイネーブル装置とを含むことを特徴とする。
【００２０】
本発明の一実施形態によれば、動的ＰＬＡは多数の論理積ラインに多数個の論理積を提供するＡＮＤプレーンと、各々の出力ラインを含む少なくとも一つの出力ラインのＯＲプレーンと、前記出力ラインのプリチャージングに対するＯＲプレーンクロックがなしに個別的な論理積のＯＲ演算を提供する装置とを含むことを特徴とする。
【発明の効果】
【００２１】
本発明のＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）はＯＲプレーン内のクロック信号を除去して各出力ラインにＯＲ演算の結果を提供するイネーブル装置が使用される。クロック信号は論理積ラインのプリチャージングのためにＡＮＤプレーンでのみ使用される。このようなＤＰＬＡは、ＡＮＤプレーンとＯＲプレーンの二つのクロック信号の間に遅延なしに高い周波数でも適切に動作するようになる。
【発明を実施するための最良の形態】
【００２２】
図４によれば、本発明によるＤＰＬＡ２００はＡＮＤプレーン２０２とＯＲプレーン２０４とで構成される。ＡＮＤプレーン２０２は入力ライン２０８、２１０、２１２、２１４上の入力セットＩＮ１、ＩＮ１＊、ＩＮ２、ＩＮ２＊で論理積ライン２０６１、２０６２の各々の論理積Ｐ１、Ｐ２と“ｍ”論理積ライン２０６ｍの論理積Ｐｍとを生成する。
【００２３】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各対は各論理積ラインとハイとロー電圧ソースＶＤＤ、ＶＳＳとに連結されて、論理積ラインの各々をチャージ／ディスチャージする。第１ＰＭＯＳトランジスタＭＰ１と第１ＮＭＯＳトランジスタＭＮ１とは第１論理積ライン２０６１に連結され、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２とは第２論理積ライン２０６２に連結され、第ｍＰＭＯＳトランジスタＭＰｍと第ｍＮＭＯＳトランジスタＭＮｍとは第ｍ論理積ライン２０６ｍに連結される。
【００２４】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２、…、ＭＰｍの各々はハイ電圧ＶＤＤに連結され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、…、ＭＮｍの各々はロー電圧ＶＳＳに連結される。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートはＡＮＤプレーンのクロック信号ＣＬＫに連結される。
【００２５】
ＣＬＫがプリチャージ時間の間、論理ロー状態であれば、論理積ライン２０６１、２０６２、…、２０６ｍの各々は論理ハイ状態にプリチャージされる。反対に、ＣＬＫがエバリュエーション時間の間、論理ハイ状態になれば、ＡＮＤプレーン２０２内のＮＭＯＳトランジスタＭＮ４の連結で、入力ＩＮ１、ＩＮ１＊、ＩＮ２、ＩＮ２＊のセットを通じて論理積ライン２０６１、２０６２、…、２０６ｍの論理積値が提供される。エバリュエーション時間の間を例としてあげると、下記の通りである。
Ｐ１＝ＩＮ１＊ｘＩＮ２＊
Ｐ２＝ＩＮ１
Ｐｍ＝ＩＮ１＊ｘＩＮ２
【００２６】
ＯＲプレーン２０４はインバータに各々連結されて出力ライン２２０１、２２０２、…、２２０ｎ上の出力ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎを生成する多数のプリ出力ライン２１６１、２１６２、…、２１６ｎを含む。さらに、プリ出力ライン２１６１、２１６２、…、２１６ｎの各々はイネーブルブロック２１８ 内のイネーブル装置２１８１、２１８２、…、２１８ｎに連結される。
【００２７】
また、プリ出力ライン２１６１、２１６２、…、２１６ｎの各々は少なくとも一つのＮＭＯＳトランジスタセットに連結される。したがって、第１ＮＭＯＳトランジスタＭＮ５１は第１プリ出力ライン２１６１に連結され、第２ＮＭＯＳトランジスタＭＮ５２は第２プリ出力ライン２１６２に連結され、第ｎＮＭＯＳトランジスタＭＮ５ｎは第ｎプリ出力ライン２１６ｎに連結される。ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、…、ＭＮ５ｎが出力ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎに連結されることによって、下記のように各論理積セットのＯＲ演算によって各出力値が決められる。
ＯＵＴ１＝Ｐ１＋Ｐ２＋Ｐｍ
ＯＵＴ２＝Ｐ１＋Ｐ２
ＯＵＴ３＝Ｐ２＋Ｐｍ
【００２８】
図５は出力ライン２２０上に出力ＯＵＴを生成するプリ出力ライン２１６に対するイネーブル装置２１８の一例を示す。これはプリ出力ライン２１６１、２１６２、…、２１６ｎのうちの一つに対するイネーブル装置２１８１、２１８２、…、２１８ｎのうちの一つに適用することもできる。
【００２９】
図５によれば、下記のように出力ライン２２０上の出力ＯＵＴがＡＮＤプレーン２０２から論理積Ｐｉ、Ｐｘ、Ｐｙ、Ｐｚのセットの各々のＯＲ演算から得られる。
ＯＵＴ＝Ｐｉ＋Ｐｘ＋Ｐｙ＋Ｐｚ
【００３０】
本発明のイネーブル装置２１８に対する論理積のうちの一つ（図５でＰｉ）は連結されたイネーブル装置２１８から受け入れられるようになる。残りの論理積Ｐｘ、Ｐｙ、ＰｚはＮＭＯＳトランジスタＭＮ５のうちの一つのゲートに各々連結され、ＮＭＯＳトランジスタＭＮ５のソースはグラウンドに連結され、ドレインはプリ出力ライン２１６に連結される。出力ライン２２０はインバータ２２２を介してプリ出力ライン２１６に連結される。さらに、論理積Ｐｉ、Ｐｘ、Ｐｙ、Ｐｚの各々は論理積ライン２０６１、２０６２、…、２０６ｍに互いに異なる論理積Ｐｉ、Ｐｘ、Ｐｙ、Ｐｚ値のうちの一つが対応し互いに区別されるようになる。
【００３１】
図５によれば、イネーブル装置２１８はＰｉ入力を受けて、その出力がＮＡＮＤゲート３０４の入力と第１ＰＭＯＳトランジスタＭＰ５のゲートとに連結される第１インバータ３０２を含む。ＰＭＯＳトランジスタＭＰ５のソースはハイ電圧ソースＶＤＤに連結され、ドレインはＮＡＮＤゲート３０４の入力と第１ＮＭＯＳトランジスタＭＮ６のソースとに連結される。
【００３２】
ＮＡＮＤゲート３０４の出力は第２ＰＭＯＳトランジスタＭＰ４のゲートと第２インバータ３０６の入力とに連結される。第２ＰＭＯＳトランジスタＭＰ４のソースはハイ電圧ソースＶＤＤと連結され、ドレインは第２ＮＭＯＳトランジスタＭＮ７と第１ＮＭＯＳトランジスタＭＮ６のドレインとに連結される。第２インバータ３０６の出力は第１ＮＭＯＳトランジスタＭＮ６のゲートに連結される。また、Ｐｉは第２ＮＭＯＳトランジスタＭＮ７のゲートに連結される。
【００３３】
図６は図５の出力ライン２２０とともにイネーブル装置２１８が動作する間の論理状態を示す図表３１０である。図６で“１”は論理ハイ状態を示し、“０”は論理ロー状態を示す。さらに、出力信号ＯＵＴは出力ロジッグク状態を有し、論理積Ｐｉ、Ｐｘ、Ｐｙ、Ｐｚの各々は入力論理状態を有する。
【００３４】
図４、図５、図６によれば、クロック信号ＣＬＫがプリチャージ時間の間、論理ロー状態であれば、論理積Ｐｉ、Ｐｘ、Ｐｙ、Ｐｚの各々はハイ入力論理状態を有する。そして、出力信号ＯＵＴはプリチャージ時間の間、ハイ出力論理状態を有する。
【００３５】
クロック信号ＣＬＫがエバリュエーション時間の間、論理ハイ状態であれば、図６の表のように、ＮＭＯＳトランジスタＭＮ５に連結された論理積入力Ｐｘ、Ｐｙ、Ｐｚの８種の可能な組み合わせが示される。もし論理積Ｐｘ、Ｐｙ、Ｐｚのうちのいずれか一つがハイ入力論理状態であれば、出力信号ＯＵＴはイネーブル装置２１８から入力される論理積Ｐｉの入力論理状態に関係なしに、ハイ出力論理状態になる。論理積Ｐｘ、Ｐｙ、Ｐｚのうちのいずれか一つがハイ入力論理状態であれば、ＮＭＯＳトランジスタＭＮ５のうちの少なくとも一つがターンオンされて、論理積Ｐｉの入力論理状態に関係なしに、出力信号ＯＵＴがハイ出力論理状態になる。
【００３６】
一方、もしＮＭＯＳトランジスタＭＮ５に連結された論理積入力Ｐｘ、Ｐｙ、Ｐｚの全部がロー入力論理状態を有すれば、出力信号ＯＵＴの出力論理状態はイネーブル装置２１８から入力される論理積Ｐｉの入力論理状態によって決められる。論理積入力Ｐｘ、Ｐｙ、Ｐｚの全部がロー入力論理状態を有すれば、ＮＭＯＳトランジスタＭＮ５は全部ターンオフされて、出力信号ＯＵＴの出力論理状態はイネーブル装置２１８から出力される値によって決められる。
【００３７】
この場合、もしＰｉがハイ入力ロジッグ状態であれば、出力信号ＯＵＴはハイ出力ロジック状態を有し、プリ出力ライン２１６とグラウンドのロー電圧とに連結された第２ＮＭＯＳトランジスタＭＮ７はターンオンされる。反対に、もしＰｉがロー入力ロジック状態であれば、出力信号ＯＵＴはロー出力ロジック状態を有し、プリ出力ライン２１６とハイ電圧ＶＤＤに連結された第２ＰＭＯＳトランジスタＭＰ４はターンオンされる。
【００３８】
したがって、論理積入力Ｐｘ、Ｐｙ、Ｐｚの全部がロー入力論理状態であれば、出力信号ＯＵＴの出力論理状態はＰｉの入力論理状態になる。このように、論理積入力Ｐｘ、Ｐｙ、Ｐｚの全部がロー入力論理状態であれば、論理ゲート３０２、３０４、３０６がスイッチング装置ＭＮ４、ＭＮ７を制御して決められるＰｉの入力論理状態によって出力信号ＯＵＴの出力論理状態は決められる。
【００３９】
図４と図５とによれば、イネーブル装置２１８１、２１８２、…、２１８ｎは図５のイネーブル装置２１８と同様に適用されることができる。各々の出力ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎは論理積の各セットのＯＲ演算で求めるようになる。各イネーブル装置２１８１、２１８２、…、２１８nに対して論理積の各セットに対応する論理積はイネーブル装置に連結され、残りの論理積はＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、…、ＭＮ５ｎのセットのうちの一つに連結される。
【００４０】
本発明の一実施形態において、各々の連結長さの最小化のために、論理積はイネーブル装置２１８１、２１８２、…、２１８ｎと連結が異なるようになる。しかし、本発明の各イネーブル装置２１８１、２１８２、…、２１８ｎと連結された論理積のセットのどんな論理積も一般的に利用可能である。
【００４１】
さらに、本発明のイネーブル装置に対する他の適用も可能であろう。図７は図５のイネーブル装置２１８と異なる対置されたイネーブル装置２１８ａを示す。図７によれば、イネーブル装置２１８ａは第３インバータ３２２とエクスクルーシブＮＯＲゲート３２４とをさらに含む。第３インバータ３２２の入力は第１ＰＭＯＳトランジスタＭＰ５のゲートに連結され、出力は第２ＮＭＯＳトランジスタＭＮ７に連結される。
【００４２】
エクスクルーシブＮＯＲゲート３２４の入力は第１インバータ３０２の出力と出力ノード２１６とに連結され、出力は第１ＮＭＯＳトランジスタＭＮ６のドレインに連結される。図７のイネーブル装置２１８ａとＮＭＯＳトランジスタＭＮ５との動作状態は図５のイネーブル装置２１８とＮＭＯＳトランジスタＭＮ５との動作状態を示す図６の表３１０と同一である。
【００４３】
図８Ａと図８Ｂとは本発明の他の実施形態を示し、図８Ａでは一つのイネーブル装置２１８を、図８Ｂでは二つのイネーブル装置２１８ｂ、２１８ｃを利用して出力信号ＯＵＴを生成することを示す。図８Ａと図８Ｂとは下記のように論理積Ｐｉ、Ｐｖ、Ｐｗ、Ｐｘ、Ｐｙ、ＰｚのＯＲ演算で出力信号ＯＵＴを作り出す。
ＯＵＴ＝Ｐｉ＋Ｐｖ＋Ｐｗ＋Ｐｘ＋Ｐｙ＋Ｐｚ
【００４４】
図８Ａは図５と同様に、イネーブル装置２１８に連結された一つの論理積ＰｉとＮＭＯＳトランジスタＭＮ５のうちのいずれか一つと各々連結された残りの論理積Ｐｖ、Ｐｗ、Ｐｘ、Ｐｙ、Ｐｚを有する。図８Ｂによれば、第１イネーブル装置３５２は論理積Ｐｉと第１プリ出力ライン３５４に連結される。二つの残り出力Ｐｗ、Ｐｘの各々は第１プリ出力ライン３５４に連結されたＮＭＯＳトランジスタＭＮ５のゲートに連結される。
【００４５】
図８Ｂによれば、第２イネーブル装置３５６は他の論理積Ｐｖが入力され、第２プリ出力ライン３５８に連結される。二つの残りの出力Ｐｙ、Ｐｚの各々は第２プリ出力ライン３５８に連結されたＮＭＯＳトランジスタＭＮ５のゲートと連結される。第１、第２プリ出力ライン３５４、３５８はＮＡＮＤゲート３６０の入力になり、ＮＡＮＤゲート３６０は出力ライン２２０上の出力信号ＯＵＴを生成するようになる。
【００４６】
図８Ａと図８Ｂとで同一に生成された出力信号ＯＵＴは下記のように論理積Ｐｉ、Ｐｖ、Ｐｗ、Ｐｘ、Ｐｙ、ＰｚのＯＲ演算で作られる。
ＯＵＴ＝Ｐｉ＋Ｐｖ＋Ｐｗ＋Ｐｘ＋Ｐｙ＋Ｐｚ
図８Ａと図８Ｂのイネーブル装置２１８、３５２、３５６の各々は図５または図７のイネーブル装置と同一に動作する。
【００４７】
このように、本発明のＤＰＬＡ２００はＯＲプレーン２０４内にどんなクロック信号もなく、ＡＮＤプレーン２０２内にだけクロック信号ＣＬＫを含むようになる。クロック信号に代えて、各イネーブル装置２１８１、２１８２、…、２１８ｎはＯＲ演算で出力ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎの各々の出力論理状態を決める。ＯＲプレーン２０４内にクロック信号がないＤＰＬＡ２００はＡＮＤプレーン２０２とＯＲプレーン２０４クロック信号が遅延されるという制限なしに適切に動作するようになる。したがって、本発明のＤＰＬＡ２００は従来技術に比べて高い周波数でも適切に動作することができる。
【００４８】
上述の実施形態は本発明の範囲を制限しようとする目的ではない。例えば、図４、図５、図７、図８Ａ、図８Ｂのトランジスタはスイッチング素子の一例であり、本発明は他の類型のスイッチング素子にも適用することができるであろう。また、ＯＲプレーンの各出力ラインに対する論理積の番号は例をあげて説明したに過ぎない。
【００４９】
さらに、図５、図７、図８Ａ、図８Ｂ内のイネーブル装置によって提供されるＯＲ演算はＤＰＬＡ２００のＯＲプレーンの例とは異なる他のアプリケーションとＤＰＬＡ２００のＡＮＤプレーンから論理積の例とは異なるの他の類型の入力でも適用されることができるであろう。また、本発明はイネーブル装置の入力のうちの少なくとも一つの第１サブセットとＮＭＯＳトランジスタＭＮ５の入力のうちの少なくとも一つの第２サブセットとの連結で一般化することもできるであろう。
【００５０】
以上では、本発明による回路の構成及び動作を上述の説明及び図にしたがって示したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００５１】
【図１】従来技術によるＤＰＬＡ（Ｄｙｎａｍｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）の一実施形態を示す回路図である。
【図２】従来技術によるＤＰＬＡの他の例を示す回路図である。
【図３】従来技術による図２のＤＰＬＡの動作のうち信号を示すタイミング図である。
【図４】本発明の実施形態によるＯＲプレーン上のクロック信号に代えてイネーブル装置を含むＤＰＬＡを示す回路図である。
【図５】本発明の実施形態による図４のＤＰＬＡの出力ラインの一例に対するイネーブル装置の一例を示す回路図である。
【図６】本発明の実施形態による図５の回路図の信号に対する論理状態を示す図表である。
【図７】本発明の他の実施形態による図４のＤＰＬＡの出力ラインの一例に対するイネーブル装置の他の例を示す回路図である。
【図８Ａ】本発明の他の実施形態による同一の出力ラインに対して一つのイネーブル装置に代わる二つのイネーブル装置を使用した同一の構成を示す図である。
【図８Ｂ】本発明の他の実施形態による同一の出力ラインに対して一つのイネーブル装置に代わる二つのイネーブル装置を使用した同一の構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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