(57)【要約】【課題】半導体チップを積層化したパッケージ構造の半導体装置において、厚さ方向の薄型化を可能にする。【解決手段】配線基板１５上において、第２の領域２１ｂに存在する第２のビア電極と、第３の領域２１ｃに存在する第２のビア電極とを接続する比較的長距離のビア接続配線１７ｄ、１７ｅ、１７ｆを形成することによって、配線基板を必要以上に多層化せずに、半導体チップ内及び半導体チップ間の配線を行う。【選択図】  図３
2005044827.tif 000002
【特許請求の範囲】
【請求項１】
パッド電極が形成された半導体チップと、
前記半導体チップが搭載されたパッケージ基板と、
前記パッケージ基板に形成されたパッド接続配線と、
前記パッケージ基板に対向するように配置され、かつ、前記半導体チップの周囲を囲むように、相互に対向する第１の領域及び第２の領域と前記第１の領域及び第２の領域が対向する方向と交差する方向に相互に対向する第３の領域及び第４の領域からなる枠構造を有する少なくとも一つの配線基板と、
前記パッケージ基板を貫通し、かつ前記パッケージ基板の主面方向に相互に離れて配置されると共に、前記パッド接続配線に接続された複数の第１のビア電極と、
前記配線基板を貫通し、かつ前記配線基板の主面方向に相互に離れて配置されると共に、前記第１のビア電極に少なくとも一部にそれぞれ重ねられた複数の第２のビア電極と、
前記配線基板上に形成されたビア接続配線とを
備えた構造体の複数を積層したパッケージ構造を有し、
前記ビア接続配線の少なくとも一つが、前記配線基板の前記領域の一つの領域に設けられた少なくとも一つの第２のビア電極から、他の領域の少なくとも一つの第２のビア電極へ延びると共に、接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の領域、第２の領域、第３の領域及び第４の領域の少なくとも一つが矩形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線基板上の一つの領域から他の領域へ延びる前記ビア接続配線が、前記配線基板上に複数本形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記パッケージ基板が、前記半導体チップの周囲において、相互に対向する第５の領域及び第６の領域と前記第５の領域及び第６の領域が対向する方向と交差する方向に相互に対向する第７の領域及び第８の領域とを有し、かつ前記パッド接続配線の少なくとも一つが、前記パッケージ基板の前記領域の一つの領域に設けられた少なくとも一つの第１のビア電極から、他の領域に設けられた少なくとも一つの第１のビア電極へ延びると共に、接続されていることを特徴とする請求項１又は請求項３に記載の半導体装置。
【請求項５】
前記パッケージ基板の前記領域の一つの領域から、他の領域へ延びる前記パッド接続配線が、前記パッケージ基板上に複数本形成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数の半導体チップ実装した基板の複数を、厚さ方向に積み重ねてパッケージした積層タイプの半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体チップを厚さ方向に積み重ねてパッケージした積層タイプの半導体装置はＩＣカード、携帯電話等の薄型化、小型化が要求される製品に使用されている。
【０００３】
このような積層タイプの半導体装置の基本的モジュールは、半導体チップがパッケージ基板に実装され、更に、半導体チップの周辺部に配線基板が実装された構成になっている。このモジュールを積層化し、全体をパッケージして半導体装置としている。
【０００４】
積層化されたそれぞれの半導体チップにおいては、その周辺部に形成されたパッド電極が、パッケージ基板側のパッド接続配線に接続している。パッド接続配線はパッケージ基板の周辺に形成されているビア電極に接続し、更にパッケージ基板のビア電極はパッケージ基板を貫通して両主面側に延びており、パッケージ基板上に配置された配線基板のビア電極と接続している。また、配線基板のビア電極も配線基板を貫通して形成されている。上述のように、積層化された半導体チップ間の配線接続が行われている。
【０００５】
一方、積層化されるチップは、例えば、メモリ容量を上げるために、メモリチップだけに限られる場合もあるが、最近では、ＣＰＵ等のロジック回路が形成されたチップも含め、メモリ回路、ロジック回路等が混載化されているものも多い。このため、チップ内、及びチップ間の配線が複雑化している。これに対し、例えば、半導体チップのバッド電極からパッケージ基板のビア電極を配線する際、所定の辺に形成されたバッド電極と、その辺と異なる辺にあるビア電極とを接続する比較的長距離の配線を含むような配線接続方法が提案されている。
【０００６】
（例えば、特許文献１参照。）。
【０００７】
【特許文献１】
特開２０００−３６８１８７号公報（第６頁、図６）
【０００８】
【発明が解決しようとする課題】
複数の半導体チップを積層した半導体装置においても更なる小型化、薄型化は要求され、かつ、多機能化も進められるため、配線接続は益々複雑化する。このため、パッケージ基板と半導体チップとの配線接続だけでなく、配線基板の多層化等も更に必要となる。しかし、配線基板の多層化は半導体装置の薄型化を妨げることになる。
【０００９】
本発明はこのような事情に鑑みてなされたもので、その目的は半導体チップを積層化することによって高集積化し、かつ、その厚さ方向に薄型化された半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、半導体装置として、パッド電極が形成された半導体チップと、前記半導体チップが搭載されたパッケージ基板と、
前記パッケージ基板に形成されたパッド接続配線と、前記パッケージ基板に対向するように配置され、かつ、前記半導体チップの周囲において、相互に対向する第１の領域と第２の領域及び前記第１の領域と第２の領域が対向する方向と交差する方向に相互に対向する第３の領域と第４の領域とを有する枠構造の少なくとも一つの配線基板と、前記パッケージ基板をそれぞれ貫通し、かつ前記パッケージ基板の主面方向に相互に離れて配置された複数の第１のビア電極と、前記配線基板をそれぞれ貫通し、かつ前記配線基板の主面方向に相互に離れて配置されると共に、前記第１のビア電極にそれぞれ重なる複数の第２のビア電極と、前記配線基板上に形成されたビア接続配線とを備えた構造体の複数を積層したパッケージ構造を有し、前記ビア接続配線の少なくとも一つが、前記配線基板の前記領域の一つの領域の少なくとも一つの第２のビア電極から他の領域へ延びるように形成され、少なくとも一つの第２のビア電極に接続されていることを特徴とする。
【００１１】
本発明によれば、半導体チップが積層化された半導体装置において、配線基板上の一つの電極と、その電極と比較的遠い距離に存在する電極とを接続する配線を形成することによって、配線基板を必要以上に多層化せずに、半導体チップ内及び半導体チップ間の配線を形成でき、半導体装置の厚さ方向の薄型化が可能になる。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１は本発明による半導体装置の第１の実施の形態の基本構成を示す断面の模式図である。図に示すように、本実施の形態は、半導体チップを搭載した基板が４層に積層された半導体装置１０である。半導体チップ１１は、例えば、不揮発性メモリ、ＳＲＡＭ、ＤＲＡＭ，ＣＰＵ等でそれぞれ構成されており、このような場合、チップの大きさも異なる。
【００１４】
半導体装置１０の第１の主面１０ａには外部のボード等との接続が可能なようにボール状の半田１８が電極として形成されている。また、半導体装置１０は一つ或いは複数の配線基板１５と、半導体チップ１１を搭載しているパッケージ基板１２とを、非導電性フィルム、接着剤等を介して相互に積層化した後、比較的低温で圧着することによって形成される。従って、それぞれの配線基板１５及びパッケージ基板１２の間には、図示しない接着剤或いは非導電性フィルム等が形成されている。
【００１５】
配線基板１５は、例えば、ガラス繊維をエポキシ樹脂で固めたガラスエポキシ製の基板を用いる。また、パッケージ基板１２は、なるべく薄い基板として、例えば、１００〜２００μｍ程度のＰＴＰ（ｐａｐｅｒ  ｔｈｉｎ  ｐａｃｋａｇｅ）基板を用いる。半導体装置１０全体の厚さは重ねる半導体チップ数によって異なる。本実施の形態の場合は１〜２ｍｍ程度である。
【００１６】
半導体チップ１１はフリップチップ法によってパッケージ基板１２に実装されている。即ち、図示しない回路及びパッド電極が形成されている半導体チップ１１の第１の主面１１ａとパッケージ基板１２の第１の主面１２ａとを図示しない非導電性フィルムを介して対向させている。
【００１７】
半導体チップの周辺に形成されているパッド電極はバンプ形成法によってパッケージ基板１２上の銅で形成されたパッド接続配線１４に接続する。パッド接続配線１４はパッケージ基板１２の周辺に形成されている第１のビア電極１３と接続する。第１のビア電極１３はパッケージ基板１２を貫通したホールに埋められた銅によって形成され、また、その第１の主面１２ａ上でパッド接続配線１４と接続し、他方の主面で配線基板１５の第２のビア電極１６と接続する。
【００１８】
半導体チップ１１を囲むようにして枠構造体の配線基板１５がパッケージ基板１２に対向して、実装されている。配線基板１５には、その基板を貫通したホールに埋め込まれた銅による第２のビア電極１６が形成されている。第２のビア電極１６は先に述べたように、パッケージ基板１２に形成された第１のビア電極１３と接続する。
【００１９】
配線基板１５に形成された第２のビア電極１６は、積層された半導体チップ１１を電気的に接続する。また、ビア接続配線１７ａ、１７ｂ、１７ｃは、一つの半導体チップ１１内での電気的な接続のために用いられる。
【００２０】
例えば、ビア接続配線１７ａは配線基板上の外側の周辺部に形成さてれおり、第２のビア電極と別の第２のビア電極とを接続する。また、他のビア接続配線１７ｂは配線基板上の半導体チップ寄りの周辺部に形成されており、同じように第２のビア電極と別の第２のビア電極とを接続する。更に、他の接続配線１７ｃは隣接する第２のビア電極から他の第２のビア電極に接続するように、配線基板１５上の外側の周辺部に延在されている。
【００２１】
図２は本実施の形態における半導体チップが搭載されたパッケージ基板の平面の模式図である。半導体チップ１１の周辺に形成されたパッド電極１９は、パッケージ基板１２のパッド接続配線１４を介して第１のビア電極１３に接続されている。また、パッケージ基板１２における第１のビア電極１３は互いに近接する第１のビア電極とも相互の接続され、チップ内の配線にも利用される。更に、第１のビア電極１３はパッケージ基板１２を貫通して、互いに積層する図示しない配線基板の第２のビア電極と接続し、半導体チップ１１と積層されている他の半導体チップ及び外部との接続電極とを接続している。
【００２２】
図３は本実施の形態における配線基板１５の平面の模式図である。配線基板１５は図示しないパッケージ基板に実装された半導体チップを取り囲むように形成されている。即ち、半導体チップの設置部分は、デバイスホール２０として中空になっている。
【００２３】
配線基板１５は点線によって仮に区分けして表示したように、相互に対向する第１の領域と第２の領域及び前記第１の領域と第２の領域が対向する方向と交差する方向に相互に対向する第３の領域と第４の領域とを有する枠構造体をなしている。本実施の形態ではそれぞれの領域が矩形をなしている。
【００２４】
また、配線基板１５上には第２のビア電極１６ａ、１６ｂ、１６ｃが形成されており、図示しないパッケージ基板の第１のビア電極と重なるように接続する。例えば第２のビア電極１６ａは、この層に形成されている半導体チップと、他の層に形成されている半導体チップとを接続している。一方、例えば第２のビア電極１６ｂ、１６ｃは配線基板を貫通したホールは形成されておらず、配線基板内の第２のビア電極との接続に用いられている。
【００２５】
配線基板１５上のビア接続配線１７ｄ、１７ｅ、１７ｆのように、複数の第２のビア電極の脇を通して、領域が異なる第２のビア電極間をまたがり、距離の長い配線を用いていることが本実施の形態の特徴である。
【００２６】
ビア接続配線１７ｄは、外側周辺を経由して、第２の領域２１ｂから第４の領域２１ｄ及び第１の領域２１ａを通って、第３の領域２１ｃにおける第２のビア電極１６ｂに接続している。また、ビア接続配線１７ｅも外側周辺を経由して第２の領域から第３の領域に跨って第２のビア電極を接続している。一方、ビア接続配線１７ｆはデバイスホール２０側を通り、２つの領域間に配線されている。
【００２７】
これらの長距離の配線は、例えば、ＣＰＵを含む半導体チップからメモリ回路を含む半導体チップへ信号を入出力させる場合に用いられる。即ち、それぞれの半導体チップ内での配線接続における適切な設計を維持しつつ、異種の半導体チップ間の配線接続を実行する必要が生じるためである。
【００２８】
一方、ビア接続配線１７ｇは、隣り合う二つの第２のビア電極間、或いは一つの第２のビア電極を挟んでいる二つの第２のビア電極間を接続する比較的短い距離を接続するために用いられている。
【００２９】
本実施の形態に示すように、例えば、一つの品種のメモリが搭載されたチップだけでなく、ＣＰＵ等のロジック回路が搭載されたチップを含む複数の種類のチップが混載された積層構造の半導体装置では、半導体チップ内及びチップ間の配線接続が複雑になるため、配線基板周辺を通す距離の長い配線によって、設計上の自由度を増すことができる。
【００３０】
このため、配線基板を必要以上に積層化することを防ぎ、比較的薄い積層構造の半導体装置が可能になる。
【００３１】
（第２の実施の形態）
図４〜図７に本発明による半導体装置の第２の実施の形態を示す。図４は本実施の形態の基本構成を示す断面の模式図である。本実施の形態の特徴は、一部のパッケージ基板の間に複数の配線基板１５ａ、１５ｂを積層している点にある。一方、基本構成は図１で示した半導体チップが４層に積層された積層構造の半導体と同様であるため、説明は簡略にする。
【００３２】
配線基板１５ａ及び配線基板１５ｂが重ねられた場合においても、半導体装置１０の形成方法は第１の実施の形態と同様である。即ち、半導体装置１０の第１の主面１０ａには外部のボード等との接続が可能なようにボール状の半田１８が形成されている。
【００３３】
また、半導体装置１０は一つ或いは複数の配線基板１５、１５ａ、１５ｂと、半導体チップ１１が搭載されているパッケージ基板１２とを非導電性フィルム、接着剤等を介して相互に積層化した後、比較的低温で圧着することによって形成される。積層化された配線基板１５ａ、１５ｂも同様である。従って、積層化された配線基板１５ａ、１５ｂの間にも、図示しない接着剤或いは非導電性フィルム等が形成されている。
【００３４】
ビア接続配線１７ａは配線基板上の外の周辺部に形成さてれおり、第２のビア電極を接続する。また、他のビア接続配線１７ｂは配線基板上の半導体チップ寄りの周辺部に形成されており、同様に第２のビア電極を接続する。このため、配線基板１５ｂに、更に、接続配線を形成することは難しい。
【００３５】
例えば、ビア接続配線１７ａの外側にビア接続配線を更に形成すれば、配線基板を大きくする必要があり、半導体装置の面積が増加することになる。従って、配線基板１５ａを積層化するとこによって、半導体装置１０の面積が増加することを防ぐ。
【００３６】
図５は本実施の形態における半導体チップが搭載されたパッケージ基板の平面の模式図である。このパッケージ基板は図２の第１の実施の形態と基本的に同じ構成であるため、説明は省略する。
【００３７】
図６は本実施の形態における積層された複数の配線基板の一つである配線基板１５ａの平面の模式図である。配線基板１５ａの基本構造は図３で示した第１の実施の形態と同じである。
【００３８】
配線基板１５ａはパッケージ基板１２に実装された半導体チップ１１を取り囲むように形成され、そのパッケージ基板１２と接続している。配線基板１５ａの各領域には第２のビア電極１６ａ、１６ｂ、１６ｃが形成されており、図示しないパッケージ基板の第１のビア電極と重なるように接続している。
【００３９】
例えば第２のビア電極１６ａは、この層に形成されている半導体チップと、他の層に形成されている半導体チップ及び外部との接続用の電極とを接続している。一方、例えば第２のビア電極１６ｂ、１６ｃは配線基板を貫通したホールは形成されておらず、配線基板内の第２の電極を接続する目的で用いられる。
【００４０】
配線基板１５ａ上のビア接続配線１７ｇは、隣り合う二つの第２のビア電極間、或いは一つの第２のビア電極を挟んでいる二つの第２のビア電極間を接続する比較的短い距離を接続するために用いられている。一方、ビア接続配線１７ｄ、１７ｅ、１７ｆは、各領域を跨り、第２のビア電極間を接続する、比較的距離の長い配線である。
【００４１】
また、ビア接続配線１７ｄは第２のビア電極の外側周辺を経由しているのに対し、ビア接続配線１７ｆはデバイスホール２０側を通るように配線されている。従って，この付近の第２の電極を更に配線接続することが難しく、配線基板を更に積層化して配線可能な領域を増やすことが必要である。
【００４２】
図７は図６に示した配線基板１５ａに積層した配線基板１５ｂの平面の模式図である。基本構造は図６の配線基板１５ａ同じであるため、詳細な説明は省く。図７において示したビア接続配線１７ｉを、図６に示した配線基板１５ａ上に形成する場合、配線基板１５ａの面積を増やす必要がある。それを避けるためには、配線基板１５ｂによる積層化が有効になる。
【００４３】
（第３の実施の形態）
図８及び図９に本発明による半導体装置の第３の実施の形態を示す。本実施の形態の特徴は、パッケージ基板上においても比較的長距離の配線を形成したことである。
【００４４】
図８は本実施の形態における半導体チップ１１が搭載されたパッケージ基板１２の平面の模式図である。半導体チップ１１が搭載されていないパッケージ基板１２は、点線によって仮に区分けして表示したように、相互に対向する第５の領域と第６の領域及び前記第５の領域と第６の領域が対向する方向と交差する方向に相互に対向する第７の領域と第８の領域とをなしている。
【００４５】
パッケージ基板１２の第１のビア電極１３と半導体チップ１１のパッド電極１９とを接続するパッド接続配線１４が主たる配線である。更に、上記の隣接する第１のビア電極間を接続するパッド接続配線に加えて、各領域を跨り、第１のビア電極間を接続する長いパッド接続配線１４ａが形成されていることが特徴である。パッド接続配線１４ａは第５の領域に存在する第１のビア電極と、第７の領域に存在する第１のビア電極とを接続する。
【００４６】
図９は本実施の形態における配線基板１５の平面の模式図である。各領域を跨るビア接続配線１７ｊ、１７ｋ、１７ｌが形成されているため、この近辺の第２のビア電極を更に比較的長いビア接続配線によって接続することは困難である。従って、図８に示したパッケージ基板での各領域を跨る配線は、配線基板の積層化を防止できる。
【００４７】
本実施の形態によれば、配線構成が複雑化した場合においても、配線基板を必要以上に増やさずに薄型化した積層構造の半導体装置が得られる。
【００４８】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００４９】
積層する半導体チップは同種のものが含まれていても良く、例えばメモリのＤＲＡＭ、ＳＲＡＭ，不揮発性メモリ等が複数含まれていても良く、また、すべて同種の、例えばメモリであっても良い。チップの大きさも同じ大きさのものがあっても良いことは勿論である。
【００５０】
積層される半導体チップの数も４個とは限らず、３個以下あるいは５個以上あっても良い。
【００５１】
半導体チップに形成されるパッドは、チップ周辺だけでなく、チップの中央付近、所謂センターパッドであっても良い。
【００５２】
また、第１のビア電極及び第２のビア電極はそれぞれの基板を貫通している場合も、貫通していない場合もそれぞれあり得る。
【００５３】
【発明の効果】
以上、詳述したように、本発明によれば、半導体チップを積層化したパッケージ構造の半導体装置において、配線基板の一つの領域と、他の領域とを跨る比較的長距離の配線を形成することにより、配線基板を必要以上に多層化せずに、半導体チップ内及び半導体チップ間の配線を形成することが可能である。これにより、厚さ方向が薄型化された積層構造の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態を示す断面の模式図。
【図２】本発明による半導体装置の第１の実施の形態におけるパッケージ基板の平面の模式図。
【図３】本発明による半導体装置の第１の実施の形態における配線基板の平面の模式図。
【図４】本発明による半導体装置の第２の実施の形態を示す断面の模式図。
【図５】本発明による半導体装置の第２の実施の形態におけるパッケージ基板の平面の模式図。
【図６】本発明による半導体装置の第２の実施の形態における配線基板の平面の模式図。
【図７】本発明による半導体装置の第２の実施の形態における配線基板の平面の模式図。
【図８】本発明による半導体装置の第３の実施の形態におけるパッケージ基板の平面の模式図。
【図９】本発明による半導体装置の第３の実施の形態における配線基板の平面の模式図。
【符号の説明】
１０  半導体装置
１０ａ  半導体装置の第１の主面
１１  半導体チップ
１１ａ  半導体チップの第１の主面
１２  パッケージ基板
１２ａ  パッケージ基板の第１の主面
１３  第１のビア電極
１４  パッド接続配線
１５  配線基板
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ  第２のビア電極
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ  ビア接続配線
１７ｈ、１７ｉ、１７ｊ、１７ｋ、１７ｌ、１７ｍ  ビア接続配線
１８  半田
１９  パッド電極
２０  デバイスホール
２１ａ  第１の領域
２１ｂ  第２の領域
２１ｃ  第３の領域
２１ｄ  第４の領域
２２ａ  第５の領域
２２ｂ  第６の領域
２２ｃ  第７の領域
２２ｄ  第８の領域
【図１】
2005044827.tif 000003
【図２】
2005044827.tif 000004
【図３】
2005044827.tif 000005
【図４】
2005044827.tif 000006
【図５】
2005044827.tif 000007
【図６】
2005044827.tif 000008
【図７】
2005044827.tif 000009
【図８】
2005044827.tif 000010
【図９】
2005044827.tif 000011