(57)【要約】【課題】  放射線の入射に対応して回路が誤動作してしまうことを、より確実に防止する技術を提供する。【解決手段】  第１入力信号と第２入力信号とを受け、前記第１入力信号に応答して第１出力信号を生成して出力し、前記第２入力信号に応答して第２出力信号を生成して出力する第１回路と、前記第１回路に接続され、前記第１出力信号と前記第２出力信号とが供給され、前記第１出力信号に応答して第１論理出力信号を生成し、前記第２出力信号に応答して第２論理出力信号を生成する第１論理回路とを具備するラッチ回路を構成する。ここで、このラッチ回路の前記第１回路は、前記第１出力信号を生成するための閾値と異なる閾値で前記第２出力信号を生成する。それによって、半導体集積回路における放射線に対する耐性を向上させる。【選択図】        図４
2005341354.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号と第２入力信号とを受け、前記第１入力信号に応答して第１出力信号を生成して出力し、前記第２入力信号に応答して第２出力信号を生成して出力する第１回路と、
前記第１回路に接続され、前記第１出力信号と前記第２出力信号とが供給され、前記第１出力信号に応答して第１論理出力信号を生成し、前記第２出力信号に応答して第２論理出力信号を生成する第１論理回路と
を具備し、
前記第１回路は、前記第１出力信号を生成するための閾値と異なる閾値で前記第２出力信号を生成する
ラッチ回路。
【請求項２】
請求項１に記載のラッチ回路において、更に、
前記第１論理回路に接続され、前記第１論理出力信号と前記第２論理出力信号とが供給され、前記第１論理出力信号に応答して他の第１出力信号を生成し、前記第２論理出力信号に応答して他の第２出力信号を生成する第２回路と、
前記第２回路に接続され、前記他の第１出力信号と前記他の第２出力信号とが供給され、前記他の第１出力信号に応答して他の第１論理出力信号を生成し、前記他の第２出力信号に応答して他の第２論理出力信号を生成し、前記他の第１論理出力信号と前記他の第２論理出力信号とを前記第１回路に供給する第２論理回路と
を具備し、
前記他の第１回路は、前記他の第１出力信号を生成するための閾値と異なる閾値で前記他の第２出力信号を生成する
ラッチ回路。
【請求項３】
請求項１に記載のラッチ回路において、更に、
前記第１論理回路に接続され、前記第１論理出力信号と前記第２論理出力信号とが供給され、前記第１論理出力信号に応答して他の第１論理出力信号を生成し、前記第２論理出力信号に応答して他の第２論理出力信号を生成する第２論理回路と
を具備し、
前記第２論理回路は、前記他の第１論理出力信号と前記他の第２論理出力信号とを前記第１回路に供給する
ラッチ回路。
【請求項４】
請求項２または３に記載のラッチ回路において、
前記第１回路と前記第２回路の少なくとも一方は、
バッファ回路と、
前記バッファ回路に直列に接続される第１抵抗成分と、前記第１抵抗成分は前記バッファ回路の入力に接続され、
前記バッファ回路に並列に接続される第２抵抗成分と
を備える
ラッチ回路。
【請求項５】
請求項４に記載のラッチ回路において、
前記バッファ回路は、
第１インバータと、前記第１インバータに直列に接続される第２インバータとを含み、
前記第１インバータと、前記第２インバータとの少なくとも一方は、ＮＭＯＳインバータである
ラッチ回路。
【請求項６】
請求項４に記載のラッチ回路において、
前記第１インバータと、前記第２インバータとの少なくとも一方は、ＰＭＯＳインバータである
ラッチ回路。
【請求項７】
請求項５または６に記載のラッチ回路において、
前記第１抵抗成分と前記第２抵抗成分との少なくとも一方は、ポリシリコン抵抗である
ラッチ回路。
【請求項８】
請求項５または６に記載のラッチ回路において、
前記第１抵抗成分と前記第２抵抗成分との少なくとも一方は、ＭＯＳトランジスタである
ラッチ回路。
【請求項９】
請求項２から８の何れか１項に記載のラッチ回路において、
前記第１論理回路と前記第２論理回路との各々がインバータである
ラッチ回路。
【請求項１０】
請求項２から８の何れか１項に記載のラッチ回路において、
前記第１論理回路と前記第２論理回路との各々がＮＯＲ回路である
ラッチ回路。
【請求項１１】
請求項２から８の何れか１項に記載のラッチ回路において、
前記第１論理回路と前記第２論理回路との各々がＮＡＮＤ回路である
ラッチ回路。
【請求項１２】
第１特定回路と、前記第１特定回路に接続され、前記第１特定回路から出力される信号を受ける第２特定回路とを具備する第１ラッチ回路と、
前記第１ラッチ回路に接続され、前記第１ラッチ回路から出力される信号が供給される第２ラッチ回路と
を備え、
前記第１特定回路は、第１入力信号と第２入力信号とを受け、前記第１入力信号に応答して、第１閾値に基づいて第１出力信号を生成し、前記第２入力信号に応答して、前記第１閾値とは異なる第２閾値に基づいて第２出力信号を生成する
フリップフロップ回路。
【請求項１３】
請求項１２に記載のフリップフロップ回路において、
前記第２特定回路は、前記第１出力信号と前記第２出力信号とが供給され、前記第１出力信号に応答して、前記第１閾値に基づいて他の第１出力信号を生成し、前記第２出力信号に応答して、前記第２閾値に基づいて他の第２出力信号を生成し、前記他の第１出力信号と前記他の第２出力信号とを前記第１特定回路に供給する
フリップフロップ回路。
【請求項１４】
請求項１３に記載のフリップフロップ回路において、
前記第１特定回路と前記第２特定回路の少なくとも一方は、ヒステリシス回路を備え、
前記ヒステリシス回路は、第１正転信号に応答して、前記第１閾値に基づいて第１反転信号を出力し、第２反転信号に応答して、前記第２閾値に基づいて第２正転信号を出力する
フリップフロップ回路。
【請求項１５】
請求項１４に記載のフリップフロップ回路において、
前記第２ラッチ回路は、第３特定回路と、前記第３特定回路に接続される第４特定回路と
を具備し、
前記第３特定回路は、前記第１ラッチ回路から出力される正転信号と、前記第１ラッチ回路から出力される反転信号とが供給され、前記正転信号に応答して、前記第１閾値に基づいて第３出力信号を生成し、前記反転信号に応答して、前記第２閾値に基づいて第４出力信号を生成して出力する、
フリップフロップ回路。
【請求項１６】
請求項１５に記載のフリップフロップ回路において、
前記第４特定回路は、前記第３出力信号と前記第４出力信号とが供給され、前記第３出力信号に応答して、前記第１閾値に基づいて他の第３出力信号を生成し、前記第４出力信号に応答して、前記第２閾値に基づいて他の第４出力信号を生成し、前記他の第３出力信号と前記他の第４出力信号とを前記第３特定回路に供給する
フリップフロップ回路。
【請求項１７】
請求項１６に記載のフリップフロップ回路において、
前記第３特定回路と前記第４特定回路の少なくとも一方は、ヒステリシス回路を備え、
前記ヒステリシス回路は、第１正転信号に応答して、前記第１閾値に基づいて第１反転信号を出力し、第２反転信号に応答して、前記第２閾値に基づいて第２正転信号を出力する
フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体記憶回路に関する。
【背景技術】
【０００２】
コンピュータ技術の進歩により、様々な環境で多種多様なコンピュータが使用されており、そのような環境の中には、回路に重畳される可能性あるノイズが多く発生する環境も含まれている。従来、そのような環境においても回路が誤動作しないようにするための技術が知られている（例えば、特許文献１参照）。上述の回路に重畳される可能性あるノイズが多く発生する環境には、宇宙空間などの放射線や強力な電磁波が多量に照射されるような環境も含まれている。このような宇宙空間などで使用されるコンピュータには、数多くの半導体集積回路が搭載されており、その回路は、重畳されるノイズに対して、より堅牢な耐性が要求されることとなる。
【０００３】
宇宙空間などの特殊な環境において使用されることを前提にしたコンピュータの半導体集積回路であっても、その回路に強力な電磁波や放射線が照射されるとき、その回路が誤動作してしまうことがある。
【０００４】
図１は、従来、放射線が多量に照射されるような環境において使用されている回路の一例を示す回路図である。図１に示されているラッチ回路１００は、第１抵抗付加インバータ１０１と、第２抵抗付加インバータ１０２とで構成されたラッチ回路である。図１に示されているように、第１抵抗付加インバータ１０１は更に、第１抵抗素子１０３と、第１インバータ１０４とで構成され、第２抵抗付加インバータ１０２は更に、第２抵抗素子１０５と、第２インバータ１０６とで構成されている。その第１抵抗付加インバータ１０１と第２抵抗付加インバータ１０２が各々同様の動作をすることで、ラッチ回路１００は適切に動作している。
【０００５】
図２は、そのラッチ回路１００に放射線が照射された場合の様子を示す概念図である、図２を参照すると、その概念図には、照射される放射線として、宇宙空間などで回路に影響を与える可能性の高い重粒子が入射される場合の例が示されている。
【０００６】
図３は、上記の重粒子がラッチ回路１００に入射された場合の入力電圧の変化を示す図である。上記の重粒子が入射された場合、ラッチ回路１００を構成する素子（１０４、１０６）に印加される入力電圧が変化してしまう。図３に示されている波形を参照すると、ラッチ回路１００を構成するインバータ（１０４、１０６）の入力端には、ノイズが重畳した信号が印加されていることが示されている。しかしながら、第１抵抗付加インバータ１０１と、第２抵抗付加インバータ１０２とでラッチ回路を構成することにより、ノイズ成分が重畳したことによる電圧変化を、ラッチ回路１００を構成するインバータ（１０４、１０６）の閾値電圧以下の電圧におさえ、回路が誤動作してしまうことを防止することが可能になる。
【０００７】
このように、第１抵抗付加インバータ１０１（または、第２抵抗付加インバータ１０２）によってラッチ回路１００を構成することにより、放射線の入射によって生ずる電圧変化の波形をなまらせることが可能である。しかし、抵抗を付加することによって、ラッチ回路１００の通常動作時の波形にも波形なまりが起こってしまうことになる。このことから、第１抵抗付加インバータ１０１と、第２抵抗付加インバータ１０２とで構成されたラッチ回路１００は、第１インバータ１０４と第２インバータ１０６とで構成されるラッチ回路（通常使用されるラッチ回路）と比較して、高速に動作させることが困難になってしまう。
【０００８】
動作速度を低下させること無く、放射線に対する耐性の高い半導体集積回路を構成する技術が望まれている。
【０００９】
【特許文献１】特開２０００−２９５０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、放射線の入射に対応して回路が誤動作してしまうことを、より確実に防止する技術を提供することにある。
【００１１】
本発明が解決しようとする他の課題は、高速に動作しつつ、放射線の照射に対する耐性が高い回路を構成する技術を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
第１入力信号（Ｈｉｇｈレベル）と第２入力信号（Ｌｏｗレベル）とを受け、前記第１入力信号に応答して第１出力信号を生成して出力し、前記第２入力信号に応答して第２出力信号を生成して出力する第１回路（１１）と、前記第１回路（１１）に接続され、前記第１出力信号と前記第２出力信号とが供給され、前記第１出力信号に応答して第１論理出力信号を生成し、前記第２出力信号に応答して第２論理出力信号を生成する第１論理回路（１２）とを具備するようなラッチ回路を構成する。そして、前記第１回路（１１）は、前記第１出力信号を生成するための閾値と異なる閾値で前記第２出力信号を生成する。それによって、半導体集積回路における放射線に対する耐性を向上させる。
【００１４】
そのラッチ回路（１０）において、更に、前記第１論理回路（１２）に接続され、前記第１論理出力信号と前記第２論理出力信号とが供給され、前記第１論理出力信号に応答して他の第１出力信号を生成し、前記第２論理出力信号に応答して他の第２出力信号を生成する第２回路（２１）と、前記第２回路（２１）に接続され、前記他の第１出力信号と前記他の第２出力信号とが供給され、前記他の第１出力信号に応答して他の第１論理出力信号を生成し、前記他の第２出力信号に応答して他の第２論理出力信号を生成し、前記他の第１論理出力信号と前記他の第２論理出力信号とを前記第１回路（１１）に供給する第２論理回路（２２）とを具備し、
前記他の第１回路（１１）は、前記他の第１出力信号を生成するための閾値と異なる閾値で前記他の第２出力信号を生成するラッチ回路（１０）を構成する。それによって、ラッチされた値が放射線によって反転してしまうことを防止する。
【００１５】
そのラッチ回路（１０）において、更に、前記第１論理回路（１２）に接続され、前記第１論理出力信号と前記第２論理出力信号とが供給され、前記第１論理出力信号に応答して他の第１論理出力信号を生成し、前記第２論理出力信号に応答して他の第２論理出力信号を生成する第２論理回路（２２）とを具備し、
前記第２論理回路（２２）は、前記他の第１論理出力信号と前記他の第２論理出力信号とを前記第１回路（１１）に供給するラッチ回路（１０）を構成する。それによって、ラッチされた値が放射線によって反転してしまうことを防止する。
【００１６】
そのラッチ回路（１０）において、前記第１回路（１１）と前記第２回路（２１）の少なくとも一方は、バッファ回路（１１−１）と、前記バッファ回路（１１−１）に直列に接続される第１抵抗成分（１１−２）と、前記バッファ回路に並列に接続される第２抵抗成分（１１−３）とを備える構成にする。その場合に、前記第１抵抗成分（１１−２）は前記バッファ回路（１１−１）の入力に接続されるようにする。ここで、前記バッファ回路（１１−１）は、第１インバータと、前記第１インバータに直列に接続される第２インバータとを含むものとする。前記第１インバータと、前記第２インバータは通常、双方ともにＣＭＯＳインバータでラッチ回路（１０）を構成する。しかし前記第１インバータと、前記第２インバータの少なくとも一方は、ＮＭＯＳインバータであるようにラッチ回路（１０）を構成しても良い。また、前記第１インバータと、前記第２インバータの少なくとも一方は、ＰＭＯＳインバータであるようにラッチ回路を構成しても良い。
【００１７】
さらにそのラッチ回路（１０）において、前記第１抵抗成分（１１−２）と前記第２抵抗成分（１１−３）との少なくとも一方は、ポリシリコン抵抗であるようにラッチ回路（１０）を構成する。また、そのラッチ回路（１０）において、前記第１抵抗成分（１１−２）と前記第２抵抗成分（１１−３）との少なくとも一方は、ＭＯＳトランジスタであるようにラッチ回路を構成しても良い。
【００１８】
そのラッチ回路（１０）において、前記第１論理回路（１２）と前記第２論理回路（２２）との各々がインバータであるような構成であるラッチ回路（１０）を構成する。それによって、ラッチ回路（１０）に記憶された値が放射線によって反転してしまうことを防止する。また、前記第１論理回路（１２）と前記第２論理回路（２２）とをＮＡＮＤ回路やＮＯＲ回路で構成することも可能である。
【００１９】
第１特定回路（１）と、前記第１特定回路（１）に接続され、前記第１特定回路（１）から出力される信号を受ける第２特定回路（２）とを具備する第１ラッチ回路（１０）と、前記第１ラッチ回路（１０）に接続され、前記第１ラッチ回路（１０）から出力される信号が供給される第２ラッチ回路（２０）とを備え、
前記第１特定回路（１）は、第１入力信号と第２入力信号とを受け、前記第１入力信号に応答して、第１閾値に基づいて第１出力信号を生成し、前記第２入力信号に応答して、前記第１閾値とは異なる第２閾値に基づいて第２出力信号を生成する。そのような回路を備えたフリップフロップ回路を構成する。それによって、そのフリップフロップ回路に記憶された値が放射線によって反転してしまうことを防止する。
さらに、そのフリップフロップ回路において、前記第２特定回路（２）は、前記第１出力信号と前記第２出力信号とが供給され、前記第１出力信号に応答して、前記第１閾値に基づいて他の第１出力信号を生成し、前記第２出力信号に応答して、前記第２閾値に基づいて他の第２出力信号を生成し、前記他の第１出力信号と前記他の第２出力信号とを前記第１特定回路（１）に供給する。そのような回路を備えたフリップフロップ回路を構成する。それによって、上述の第１特定回路（１）の耐放射線性能を向上させたフリップフロップ回路に比較して、放射線に対する耐性をより向上させることが可能になる。
【００２０】
そのフリップフロップ回路において、前記第１特定回路（１）と前記第２特定回路（２）の少なくとも一方は、ヒステリシス回路（１１、２１）を備え、
前記ヒステリシス回路（１１、２１）は、第１正転信号に応答して、前記第１閾値に基づいて第１反転信号を出力し、第２反転信号に応答して、前記第２閾値に基づいて第２正転信号を出力する。そのような回路を備えることで、そのフリップフロップ回路を構成する。それによって、所定の閾値で信号を生成することが可能になり、入射される放射線に対応した回路を構成することが可能になる。
【００２１】
そのフリップフロップ回路において、前記第２ラッチ回路（２０）は、第３特定回路（３）と、前記第３特定回路（３）に接続される第４特定回路（４）とを具備するようなフリップフロップ回路にする。
前記第３特定回路（３）が、前記第１ラッチ回路（１０）から出力される正転信号と、前記第１ラッチ回路（１０）から出力される反転信号とが供給され、前記正転信号に応答して、前記第１閾値に基づいて第３出力信号を生成し、前記反転信号に応答して、前記第２閾値に基づいて第４出力信号を生成して出力するようにしてフリップフロップ回路を構成する。また、そのフリップフロップ回路において、前記第４特定回路（４）が、前記第３出力信号と前記第４出力信号とが供給され、前記第３出力信号に応答して、前記第１閾値に基づいて他の第３出力信号を生成し、前記第４出力信号に応答して、前記第２閾値に基づいて他の第４出力信号を生成し、前記他の第３出力信号と前記他の第４出力信号とを前記第３特定回路（３）に供給するようにしてフリップフロップ回路を構成する。それによって、前述の第１ラッチ回路（１０）の耐放射線性能を向上させたフリップフロップ回路に比較して、放射線に対する耐性を、更に向上させることが可能になる。
【００２２】
そのフリップフロップ回路において、前記第３特定回路（３）と前記第４特定回路（４）の少なくとも一方は、ヒステリシス回路（３１、４１）を備え、
前記ヒステリシス回路（３１、４１）は、第１正転信号に応答して、前記第１閾値に基づいて第１反転信号を出力し、第２反転信号に応答して、前記第２閾値に基づいて第２正転信号を出力するフリップフロップ回路を構成する。それによって、所定の閾値で信号を生成することが可能になり、入射される放射線に対応した回路を構成することが可能になる。
【発明の効果】
【００２３】
本発明によると、放射線照射に対応して回路が誤動作してしまうことを、より確実に防止することが可能になる。
【００２４】
さらに、本発明によると、高速に動作しつつ、放射線の照射に対する耐性が高い回路を構成することが可能になる。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を使用して、本発明を実施するための最良の形態について述べる。図４は、本発明を実施するための形態における回路構成の一例を示す図である。図４に示されている回路図には、環状に構成されている回路が示されているが、これは本発明の理解を容易にするためのものであり、本発明の構成を限定するものではない。
【００２６】
図４を参照すると、本実施の形態におけるヒステリシス付加ラッチ回路１０は、第１ヒステリシス付加回路１と、第２ヒステリシス付加回路２とによって構成されていることが示されている。第１ヒステリシス付加回路１と、第２ヒステリシス付加回路２とは互いに接続されており、第１ヒステリシス付加回路１の入力端は、第２ヒステリシス付加回路２の出力端に接続されている。同様に、第２ヒステリシス付加回路２の入力端は、その第１ヒステリシス付加回路１の出力端に接続されている。
【００２７】
第１ヒステリシス付加回路１は、さらに、第１ヒステリシス回路１１と、第１論理回路１２とによって構成され、第２ヒステリシス付加回路２は、第１ヒステリシス付加回路１と同様に、第２ヒステリシス回路２１と、第２論理回路２２とによって構成されている。
【００２８】
図５は、ヒステリシス付加ラッチ回路１０を構成する第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）の、詳細な回路構成を示す回路図である。ここで、図４に示されている第１ヒステリシス付加回路１と、第２ヒステリシス付加回路２とは、互いに同様の構成であるので、図５を参照した以下の説明においては、第１ヒステリシス付加回路１に対応して、その詳細な回路構成を説明していくものとする。
【００２９】
図５を参照すると、第１ヒステリシス付加回路１は、上述のように第１ヒステリシス回路１１と、第１論理回路１２とによって構成され、その第１ヒステリシス回路１１と第１論理回路１２とは、ノード１３を介して接続されていることが示されている。
【００３０】
第１ヒステリシス回路１１は、入力をＬｏｗレベルからＨｉｇｈレベルにするときの閾値電圧（以下、第１閾値電圧と呼ぶ。）と、入力をＨｉｇｈレベルからＬｏｗレベルにするときの閾値電圧（以下、第２閾値電圧と呼ぶ。）とが異なるようにしている回路である。第１ヒステリシス回路１１の構成に関する詳細な説明は、図６を使用して後述する。
【００３１】
第１論理回路１２は、入力された信号電圧に応答して所定の論理演算を実行する回路である。本実施の形態に述べる第１論理回路１２（または第２論理回路２２）は、一つの入力に対応する一つの出力を備えているが、これは本発明の回路を構成する論理回路を制限するものではない。
【００３２】
図５に示されている第１ヒステリシス付加回路１において、入力信号は、ノード６１を介して第１ヒステリシス回路１１に入力される。その入力信号に応答して第１ヒステリシス回路１１から出力される信号は、ノード１３を介して第１論理回路１２に入力され、第１論理回路１２は、その信号に応答して所定の論理演算を実行し、その演算結果に対応する信号電圧をノード６２に出力する。
【００３３】
図６は、第１ヒステリシス付加回路１を構成する第１ヒステリシス回路１１の具体的な回路構成を示す図である。ここで、上述のように、図４に示されている第１ヒステリシス付加回路１と、第２ヒステリシス付加回路２とは、互いに同様の構成である。したがって、以下のヒステリシス付加回路（１１、２１）の説明においては、第１ヒステリシス付加回路１を構成する第１ヒステリシス回路１１に対応して回路の構成を説明をする。また、以下の説明では、第１ヒステリシス回路１１と、第２ヒステリシス回路２１とは同様の構成であることを前提に説明を行っていくが、第１ヒステリシス回路１１と第２ヒステリシス回路２１とを異なる構成にすることは、本発明の動作を妨げるものではない。
【００３４】
図６を参照すると、第１ヒステリシス回路１１は、バッファ１１−１と、抵抗成分１１−２と、抵抗成分１１−３とによって構成されていることが示されている。バッファ１１−１は、入力論理と同一の論理を出力する論理回路である。本実施の形態において、バッファ１１−１は、直列に接続された２つのＣＭＯＳインバータである場合を前提に説明を行うが、これは本発明のバッファ１１−１の構成を限定するものではない。したがって、バッファ１１−１を、直列に接続された２つのＮＭＯＳインバータで構成することや、同様に、直列に接続された２つのＰＭＯＳインバータで構成することも可能である。さらに、ＮＭＯＳインバータとＰＭＯＳインバータとを接続する事で、バッファ１１−１を構成することも可能である。
【００３５】
抵抗成分１１−２および抵抗成分１１−３の各々は、所定の電気抵抗を有する抵抗成分である。バッファ１１−１と同様に、本実施の形態において、抵抗成分１１−２および抵抗成分１１−３とを構成するための制限はない。抵抗成分１１−２および抵抗成分１１−３を、非結晶（アモルファス）シリコン配線が高抵抗であることを利用したポリシリコン配線を利用することも可能である。さらに、ＭＯＳトランジスタのオン抵抗を利用することで、抵抗成分１１−２および抵抗成分１１−３を構成することも可能である。
【００３６】
図６を参照すると、バッファ１１−１は、抵抗成分１１−２に直列に接続され、ノード６１から入力された入力信号は、その抵抗成分１１−２を介してバッファ１１−１に入力される。また。バッファ１１−１は抵抗成分１１−３に並列に接続され、抵抗成分１１−２から出力された信号は、ノード１１−４を介して抵抗成分１１−３に入力される。バッファ１１−１から出力される信号はノード１１−５を介してノード１３に出力され、抵抗成分１１−３から出力される信号は、ノード１１−５を介してノード１３に出力される。
【００３７】
図７は、上述の第１ヒステリシス回路１１（または第２ヒステリシス回路２１）のヒステリシス特性を示す図である。図７に示されている第１波形５は、信号“Ｈｉｇｈ”から信号“Ｌｏｗ”に変わるときの閾値電圧を表し、図７に示されている第２波形６は、信号“Ｌｏｗ”から信号“Ｈｉｇｈ”に変わるときの閾値電圧を表している。図７に示されているように、第１ヒステリシス回路１１（または第２ヒステリシス回路２１）は、信号“Ｈｉｇｈ”から信号“Ｌｏｗ”に変わる場合と、信号“Ｌｏｗ”から信号“Ｈｉｇｈ”に変わる場合とで、異なる閾値電圧で出力信号を生成し、その出力信号を第１論理回路１２（または第２論理回路２２）に供給する。
【００３８】
図８は、複数のヒステリシス付加ラッチ回路１０によって構成される記憶回路の具体的な例である。図８を参照すると、その記憶回路はヒステリシス付加ラッチ回路１０と、そのヒステリシス付加ラッチ回路１０に接続されている第２ヒステリシス付加ラッチ回路２０と、複数のトランスミッションゲート（５１〜５４）とで構成されていることが示されている。ヒステリシス付加ラッチ回路１０の後段に備えられた第２ヒステリシス付加ラッチ回路２０は、ヒステリシス付加ラッチ回路１０と同様の構成であり、第３ヒステリシス付加回路３と、第４ヒステリシス付加回路４とで構成されている。さらに、その第３ヒステリシス付加回路３は、第３ヒステリシス回路３１と、第３論理回路３２とで構成され、その第４ヒステリシス付加回路４は、第４ヒステリシス回路４１と、第４論理回路４２とで構成されている。
【００３９】
図９は、ヒステリシス付加ラッチ回路１０に放射線が照射される場合の様子を示す概念図である。図９を参照すると、ヒステリシス付加ラッチ回路１０には、照射される放射線として、重粒子が入射される場合の様子が示されている。また、以下では、本発明の理解を容易にするために、第１論理回路１２および第２論理回路２２がＮＯＴ回路である場合を例に説明を行うが、これは、本発明のヒステリシス付加ラッチ回路を構成する論理回路を限定するものではない。論理回路にＮＯＴ回路を用いてヒステリシス付加ラッチ回路を構成する以外にも、ＮＡＮＤ回路やＮＯＲ回路を使用することによっても、ヒステリシス付加ラッチ回路を構成することができる。図９の第１インバータ１５及び第２インバータ２５は、入力論理を反転させた論理を出力する論理回路である。以下では第１インバータ１５と第２インバータ２５との各々は、ＣＭＯＳインバータであるものとして説明を行っていくが、これは、本実施の形態に対応するインバータ（１５、２５）が、ＣＭＯＳインバータに限定されることを意味するものではない。
【００４０】
図９に示されているように、入力端に第１ヒステリシス回路１１が接続されている第１インバータ１５によって、第１ヒステリシス付加回路１を構成し、同様に、入力端に第２ヒステリシス回路２１が接続されている第２インバータ２５によって、第２ヒステリシス付加回路２が構成されている。それにより、第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）において、入力をＬｏｗレベルからＨｉｇｈレベルにする時の閾値電圧は、第１ヒステリシス回路１１（または第２ヒステリシス回路２１）を付加する前と比較して高い電圧になる。また、入力をＨｉｇｈレベルからＬｏｗレベルにする時の第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）の閾値電圧は、第１ヒステリシス回路１１（または第２ヒステリシス回路２１）を付加する前と比較して低い電圧になる。これにより、第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）の出力を、変化させるための入力電圧の振り幅が、第１ヒステリシス回路１１（または第２ヒステリシス回路２１）を付加する前と比較して大きくなり、重畳するノイズ電圧に対する耐性が向上する。
【００４１】
図１０は、図９に示されているヒステリシス付加ラッチ回路１０における、重粒子入射による入力電圧変化を示す図である。図１０を参照すると、第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）に重粒子が入射した場合、その出力の電圧が、図１０に示されている波形８のように変化することが示されている。図１０の第１インバータ１５（または第２インバータ２５）に重粒子が入射されると、第１インバータ１５（または第２インバータ２５）の論理動作とは関係なく、その出力の電圧が変化してしまう。変化する出力電圧の変化量は、第１インバータ１５（または第２インバータ２５）に入射される放射線の強さが強いほど大きくなる。ここで、図１０の第１ヒステリシス付加回路１および第２ヒステリシス付加回路２を備えたヒステリシス付加ラッチ回路１０の閾値電圧は、従来のインバータで構成されているラッチ回路の閾値電圧と比較して高くなっている。したがって、重粒子が入射されることにより入力電圧が波形８のように変化したときにも、第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）の閾値電圧には達せず、第１ヒステリシス付加回路１（または第２ヒステリシス付加回路２）の出力は変化しない。このような第１ヒステリシス付加回路１および第２ヒステリシス付加回路２によってヒステリシス付加ラッチ回路１０を構成することで、重粒子が入射され、ノイズ電圧が信号電圧に重畳した場合であっても、ヒステリシス付加ラッチ回路１０にラッチされている値が反転してしまうことを防止することができる。
【００４２】
図１０に示されているヒステリシス付加ラッチ回路１０の効果を明確にするために、従来のラッチ回路に重粒子が入射される場合の動作を簡単に述べる。図１１は、従来のラッチ回路２００に重粒子が照射される場合の様子を示す概念図である。図１１を参照すると、この従来のラッチ回路２００は、第１インバータ２０１と、第２インバータ２０２とで構成されていることが示されている。図１２は、図１１に示されている従来のラッチ回路２００における、重粒子入射による入力電圧変化を示す図である。図１２を参照すると、Ｌｏｗレベルを出力している第１インバータ２０１（または第２インバータ２０２）に重粒子が入射された場合、その出力の電圧が、図１２に示されている波形２０８のように変化することが示されている。図１２に示されているように、時刻ｔ１において、第１インバータ２０１の出力電圧は、第２インバータ２０２の入力の閾値電圧を越えている。このとき（時刻ｔ１のとき）、第２インバータ２０２は、第１インバータ２０１の出力電圧に応答して、出力信号を反転させて第１インバータ２０１に供給する。これにより、第１インバータ２０１の入力端子に入力されていた値はＨｉｇｈレベルからＬｏｗレベルに反転したものが供給されることになる。したがって第１インバータ２０１の出力もまた、放射線入射前の論理から反転してしまう（Ｌｏｗ出力からＨｉｇｈ出力に変化してしまう。）。すなわち、ラッチ回路にラッチされている値が反転してしまうこととなる。
【００４３】
上記のように、従来のラッチ回路２００に比較して、第１ヒステリシス付加回路１及び第２ヒステリシス付加回路２を用いてヒステリシス付加ラッチ回路１０を構成することによって、ヒステリシス付加ラッチ回路１０に放射線が入射した場合にも、ラッチされている値が反転してしまうことを防止することができる。さらに、抵抗を付加していないために、通常動作時の波形のなまりが発生しないので、ラッチ回路の動作速度の低下を抑えつつ耐放射線性を向上させることができる。
【００４４】
［第２の実施の形態］
図１３は、本発明を実施するための、第２の形態の構成を示す図である。図１３を参照すると、第２の実施の形態における第３ヒステリシス付加ラッチ回路３０は、論理回路１６と、ヒステリシス付加回路７とで構成され、そのヒステリシス付加回路７は、さらに、ヒステリシス回路７１と、論理回路７２とで構成されることが示されている。ここで、第３ヒステリシス付加ラッチ回路３０を構成する論理回路１６は、放射線が入射されないか、若しくは、入射される放射線に対応してノイズ電圧が重畳した場合でも、閾値電圧を超えないような回路を想定する。言いかえると、ラッチされた値を反転させてしまうような放射線が入射される回路（７２）に、ヒステリシス回路７１を備えてヒステリシス付加回路７を構成し、そのヒステリシス付加回路７と論理回路１６とで第３ヒステリシス付加ラッチ回路３０を構成している。
【００４５】
上述のように、第３ヒステリシス付加ラッチ回路３０は、ヒステリシス回路を備えていない論理回路１６と、論理回路７２に対応してヒステリシス回路７１が備えられているヒステリシス付加回路７とで構成されている。そのため、第３ヒステリシス付加ラッチ回路３０が半導体集積回路上で占める面積は、ヒステリシス付加ラッチ回路１０と比較して小さくなっている。
したがって、半導体集積回路に耐放射線性が要求される場合に、この第３ヒステリシス付加ラッチ回路３０を含む構成の半導体集積回路にすることで、より小さい面積の半導体集積回路を構成することができる。半導体集積回路において、その回路の面積を小さくするということは重要な課題である。耐放射線性が要求される半導体集積回路にも、このような課題が存在する。そこで、放射線に対する耐性をある程度犠牲にすることが許容される場合や、強固な耐放射線性が要求されないような箇所などに、このような第３ヒステリシス付加ラッチ回路３０を適用することにより、耐放射線性を有し、且つ、回路面積を縮小させた半導体集積回路を構成することが可能になる。
【図面の簡単な説明】
【００４６】
【図１】図１は、従来のラッチ回路を示す回路図である。
【図２】図２は、従来のラッチ回路に、放射線が照射された様子を示す概念図である。
【図３】図３は、従来の回路の動作波形を示す図である。
【図４】図４は、本発明の実施の形態におけるラッチ回路の構成を示す回路図である。
【図５】図５は、ヒステリシス回路を備える論理回路の構成を示す回路図である。
【図６】図６は、ヒステリシス回路の構成を示す回路図である。
【図７】図７は、ヒステリシス特性を示す波形図である。
【図８】図８は、本発明の実施の形態におけるフリップフロップ回路の構成を示す回路図である。
【図９】図９は、本発明の実施の形態におけるラッチ回路に、放射線が照射された様子を示す概念図である。
【図１０】図１０は、重粒子入射による入力電圧変化を示す図である。
【図１１】図１１は、比較に使用した従来のラッチ回路の回路図である。
【図１２】図１２は、重粒子入射による入力電圧変化を示す図である。
【図１３】図１３は、本発明の第２の実施の形態における、ラッチ回路の構成を示す回路図である。
【符号の説明】
【００４７】
１０…ヒステリシス付加ラッチ回路
１…第１ヒステリシス付加回路、２…第２ヒステリシス付加回路
１１…第１ヒステリシス回路、１２…第１論理回路
２１…第２ヒステリシス回路、２２…第２論理回路
１３、６１、６２…ノード、
１１−１…バッファ
１１−２、１１−３…抵抗成分
１１−４、１１−５…ノード
５、６…波形
２０…第２ヒステリシス付加ラッチ回路
３…第３ヒステリシス付加回路、４…第４ヒステリシス付加回路
３１…第３ヒステリシス回路、３２…第３論理回路
４１…第４ヒステリシス回路、４２…第４論理回路４２
５１〜５４…トランスミッションゲート
１５、２５…インバータ
８…波形
３０…第３ヒステリシス付加ラッチ回路
７…ヒステリシス付加回路
７１…ヒステリシス回路、７２…論理回路
１６…論理回路
１００…ラッチ回路
１０１…第１抵抗付加インバータ、１０２…第２抵抗付加インバータ
１０３…第１抵抗素子、１０４…第１インバータ
１０５…第２抵抗素子、１０６…第２インバータ
２００…ラッチ回路
２０１、２０２…インバータ
２０８…波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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