(57)【要約】【課題】  コストの上昇及び歩留りの低下を最低限に抑えつつ、半導体製造のための描画を高速に実行することのできる半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法を提供する。【解決手段】  設計の「コンテクスト」から得られる情報を使用して、重要度の低い図形についてはより低い精度で（しかし高速に）描画することとし、最も重要な部分については、速度はだいぶ遅くなるかもしれないが、十分な精度を保証できる手法で描画するようにする。どの図形が重要であるかの判断の結果、複数のレベル分けが行われる。それを更に必要精度の基準の下に所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うデータ処理が行われる。重要な図形が全体のごく一部に過ぎないのであれば、この方法はチップ全体を多重モードで描画するのと比べて大幅に高速となる。重要度の低い残りの図形は、少ないパス数を使ったモードで描画すればよい。【選択図】          図６
2005039273.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス用描画装置によって描画対象に図形及び／又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
予め与えられた情報に基づいてデザインの重要度を解析するステップと、
前記解析の結果、描画対象に描画する図形及び／又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるステップと、
前記複数のレベルのうち所定レベル以上の図形及び／又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ処理を行うステップと、
前記データ処理後のデータに基づいて描画対象に描画するステップと、
を含むことを特徴とする半導体デバイス用描画方法。
【請求項２】
前記図形群は、セル及び／又はブロックである請求項１に記載の半導体デバイス用描画方法。
【請求項３】
前記所定レベル以上の図形又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする請求項１又は２に記載の半導体デバイス用描画方法。
【請求項４】
半導体デバイス用描画装置によって描画対象に図形及び／又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる図形及び／又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めておくとともに、各図形及び／又は図形群を分割することなく１回で描画するよう前記半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。
【請求項５】
半導体デバイス用描画装置によって描画対象に図形及び／又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形及び／又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形及び／又は図形群については、同一のストライプとなるよう前記半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。
【請求項６】
半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御することを特徴とする半導体デバイス用描画方法。
【請求項７】
前記半導体デバイス用描画装置は、電子線描画装置である請求項１乃至６のいずれか一項に記載の半導体デバイス用描画方法。
【請求項８】
前記半導体デバイス用描画装置は、レーザー描画装置である請求項１乃至６のいずれか一項に記載の半導体デバイス用描画方法。
【請求項９】
前記描画対象は、フォトリソグラフィー用のマスクである請求項１乃至８のいずれか一項に記載の半導体デバイス用描画方法。
【請求項１０】
前記描画対象は、半導体ウェハである請求項１乃至８のいずれか一項に記載の半導体デバイス用描画方法。
【請求項１１】
半導体デバイス用描画装置によって描画対象に図形及び／又は図形群を描画するために事前に描画のためのデータ処理を行う、半導体デバイス用描画装置のためのデータ処理方法において、
予め描画デザインのデータを分析して、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィ情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報のうち少なくとも一つをもってデザインの各部の重要度を得るステップと、
得られた前記デザインの重要度を分類、評価するステップと、
描画する図形及び／又は図形群に対して複数段階のレベルを与えるステップと、
を含むことを特徴とするデータ処理方法。
【請求項１２】
前記図形群は、セル及び／又はブロックである請求項１１に記載のデータ処理方法。
【請求項１３】
前記デザインの重要度に応じて前記図形及び／又は図形群について複数のレベル分けを行うステップと、
前記複数のレベルをさらに必要精度の基準のもとで所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うステップと、
をさらに含むことを特徴とする請求項１１又は１２に記載のデータ処理方法。
【請求項１４】
単一の図形の各部において前記デザインの重要度が異なる場合に、当該デザインの重要度に応じて、単一の図形を複数の部分に分割することを特徴とする請求項１１乃至１３のいずれか一項に記載のデータ処理方法。
【請求項１５】
前記半導体デバイス用描画装置は、電子線描画装置である請求項１１乃至１４のいずれか一項に記載のデータ処理方法。
【請求項１６】
前記半導体デバイス用描画装置は、レーザー描画装置である請求項１１乃至１４のいずれか一項に記載のデータ処理方法。
【請求項１７】
前記描画対象は、フォトリソグラフィー用のマスクである請求項１１乃至１６のいずれか一項に記載のデータ処理方法。
【請求項１８】
前記描画対象は、半導体ウェハである請求項１１乃至１６のいずれか一項に記載のデータ処理方法。
【請求項１９】
半導体デバイス用描画装置を用いて、単一の描画対象を複数のストライプに分けて図形の描画を行うための場合のチップレイアウト方法において、
デザインの重要度が所定のレベル以上の図形が、ストライプで分割されない様な、ストライプ位置、ストライプ幅、隣り合うストライプの重なり具合（一部重なる、接する、離れている）及びその重なり量を決定すること、並びに、前記重要度が所定のレベル以上の図形を重なるストライプのどちらのストライプで描画するかを決定することを含むことを特徴とするチップレイアウト方法。
【請求項２０】
前記半導体デバイス用描画装置は、電子線描画装置である請求項１９に記載のチップレイアウト方法。
【請求項２１】
前記半導体デバイス用描画装置は、レーザー描画装置である請求１９に記載のチップレイアウト方法。
【請求項２２】
前記描画対象は、フォトリソグラフィー用のマスクである請求項１９乃至２１のいずれか一項に記載のチップレイアウト方法。
【請求項２３】
前記描画対象は、半導体ウェハである請求項１９乃至２１のいずれか一項に記載のチップレイアウト方法。
【請求項２４】
半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を互いに重ならない複数のストライプに分けて描画する場合のチップレイアウト方法において、
半導体デバイス用描画装置の制約（最大・最小ストライプ幅、最大・最小ストライプ重なり幅、ストライプ境界位置など）を考慮し、前記デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形及び／又は図形群が複数のストライプに分割されないようチップレイアウトの段階において予め描画される図形及び／又は図形群を配置しておくことを特徴とするチップレイアウト方法。
【請求項２５】
半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を重なりを有する複数のストライプに分けて描画する場合のチップレイアウト方法において、
所定の図形群が予めそのストライプの幅方向端部をまたがらないように配置する事を特徴とするチップレイアウト方法。
【請求項２６】
前記図形群は、セル及び／又はブロックである請求項２４又は２５に記載のチップレイアウト方法。
【請求項２７】
前記半導体デバイス用描画装置は、電子線描画装置である請求項２４乃至２６のいずれか一項に記載のチップレイアウト方法。
【請求項２８】
前記半導体デバイス用描画装置は、レーザー描画装置である請求２４乃至２６のいずれか一項に記載のチップレイアウト方法。
【請求項２９】
前記描画対象は、フォトリソグラフィー用のマスクである請求項２４乃至２８のいずれか一項に記載のチップレイアウト方法。
【請求項３０】
前記描画対象は、半導体ウェハである請求項２４乃至２８のいずれか一項に記載のチップレイアウト方法。
【請求項３１】
単一の描画対象を複数のストライプに分けて描画する図形及び／又は図形群を描画する半導体デバイス用描画装置において、
予め与えられた情報に基づいてデザインの重要度を解析する解析手段と、
前記解析手段による解析の結果、描画対象に描画する図形及び／又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるレベル分類手段と、
前記複数のレベルのうち所定レベル以上の図形及び／又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ変換手段と、
前記データ変換手段による変換後のデータに基づいて前記描画対象に描画する描画手段と、
を具備することを特徴とする半導体デバイス用描画装置。
【請求項３２】
前記図形群は、セル及び／又はブロックである請求項３１に記載の半導体デバイス用描画装置。
【請求項３３】
前記データ変換手段は、所定レベル以上の図形及び／又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする請求項３１又は３２に記載の半導体デバイス用描画装置。
【請求項３４】
描画対象に図形及び／又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる図形及び／又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めるとともに、各図形及び／又は図形群を分割することなく１回で描画するよう前記描画手段を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。
【請求項３５】
描画対象に図形及び／又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形及び／又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形及び／又は図形群については、同一のストライプとなるよう前記描画手段を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。
【請求項３６】
描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス用描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御する制御手段と、
を有することを特徴とする半導体デバイス用描画装置。
【請求項３７】
前記描画手段は、電子線描画装置である請求項３１乃至３６のいずれか一項に記載の半導体デバイス用描画装置。
【請求項３８】
前記描画手段は、レーザー描画装置である請求項３１乃至３６のいずれか一項に記載の半導体デバイス用描画装置。
【請求項３９】
前記描画対象は、フォトリソグラフィー用のマスクである請求項３１乃至３８のいずれか一項に記載の半導体デバイス用描画装置。
【請求項４０】
前記描画対象は、半導体ウェハである請求項３１乃至３８のいずれか一項に記載の半導体デバイス用描画装置。
【請求項４１】
単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
集積回路の設計者が集積回路の設計を行うレイアウトツールと、
前記レイアウトツールを用いて得られた設計データを格納する設計データベースと、
設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する解析手段、前記解析手段による解析の結果チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じてしきい値を設定するレベル分類手段、レベル分類手段によって設定されたレベル分けを実際のチップレイアウトに適応してチップレイアウトの各部にレベル付けを行う図形分割手段、チップレイアウトの各部に付与されたレベルを考慮して描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類するストライプ分類手段を含む事前データ処理部と、
事前データ処理部で事前処理されて得られたデータを格納するマスク／ウェハ図形データベースと、
マスク／ウェハ図形データベースに格納されている事前処理されたデータを読み出し、描画に必要なデータ形式に変換するデータ変換手段と、
前記データ変換手段からデータを受け取って描画対象に描画する描画手段と、
を含んで構成されることを特徴とする半導体デバイス用描画装置。
【請求項４２】
前記描画手段は、電子線描画装置である請求項４１に記載の半導体デバイス用描画装置。
【請求項４３】
前記描画手段は、レーザー描画装置である請求項４１に記載の半導体デバイス用描画装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス用描画装置を用いて、フォトリソグラフィー用のマスクや半導体ウェハに所定の図形あるいは図形群を描画する技術に関する。
【背景技術】
【０００２】
チップの製造には、マスクの作製が必要である。これらのマスクは各チップデザインに対して一度だけ作製されるものであるが、高い精度を必要とする。従って、通常マスクの作製には出来る限り高精度な技術が使用されるが、それにはマスク作製速度に時間がかかるというコストが伴う。
【０００３】
例えば、多重描画技術（multi-pass writing）はＩＣマスク作製に広く使用されている技術で、より高い精度を得るために描画時間が犠牲になっている。この技術は、各図形を描画する際に起こる誤差を平均化するもので、一般的なマスク作製装置、例えばToshiba/NuFlare EBM-4000のような電子線描画装置では、４つの独立したパスで描画を行って初めて指定した精度に達する。通常、４パス描画は、シングルパス描画と比較して２倍の精度がある。これは誤差の統計的平均化によるもので、この場合、誤差はパス数の平方根に逆比例して低下する。しかしながら、４パス描画ではマスクの描画時間は長くなる（ほぼ４倍となる）。ラスターベースの装置も、同様のトレードオフを示す。スポット径を大きくすると、描画速度は向上するが精度が低下し、一方、小さいスポット径を使用すると、精度は高くなるが描画速度が低下し、描画に要する時間がより長くなる。
【０００４】
描画時間の長さは、マスクの作製コストに直接的に反映される。従来は、このようなトレードオフは許容できるものであった。というのは、マスクのコストが（一般的には）プロジェクトの他の費用と比べて非常に大きいという訳ではなかったからである。ところが、チップに含まれる図形数が増え、また必要とされる精度が高くなるにつれて、マスクのコスト上昇は深刻な問題となりつつある。このため、マスクをより高速に描画する方法があれば、コストを大幅に低減させることについて非常に有効である。しかしながら、現在のところ、描画を高速化するすべての手法は、精度条件を緩和したものであり、その結果として、作製されるマスクは、どの部分をとっても精度がより低いものとなってしまう。これによりチップの歩留まりも低下することになるため、好ましい解決策とはいえない。
【０００５】
そのため、顧客は、マスク作製コストが低いが作製歩留まりも悪い高速描画と、歩留まりは最高だが作製に時間がかかりマスクも高価となる低速描画のうち、どちらかを選択しなければならないのが現状である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような技術背景のもとでなされたものであり、コストの上昇及び歩留りの低下を最低限に抑えつつ、半導体製造のための描画を高速に実行することのできる半導体デバイス用描画装置及び当該装置を用いた半導体デバイス用描画方法を提供することである。
【課題を解決するための手段】
【０００７】
第１の発明は、半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画方法において、
予め与えられた情報に基づいてデザインの重要度を解析するステップと、
前記解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるステップと、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ処理を行うステップと、
前記データ処理後のデータに基づいて描画対象に描画するステップと、
を含むことを特徴とする。
【０００８】
第２の発明は、半導体デバイス用描画装置によって描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めておくとともに、各図形又は図形群を分割することなく１回で描画するよう前記半導体デバイス用描画装置を制御することを特徴とする。
【０００９】
第３の発明は、半導体デバイス用描画装置によって描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記半導体デデバイス用描画装置を制御することを特徴とする半導体デバイス描画方法。
【００１０】
第４の発明は、半導体デバイス用描画装置によって描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画方法において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置し、当該重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御することを特徴とする。
【００１１】
上記各発明において、前記半導体デバイス用描画装置は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。
【００１２】
上記各発明において、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハとすることができる。
【００１３】
第５の発明は、半導体デバイス用描画装置によって描画対象に図形を描画するために事前に描画のためのデータ処理を行う、半導体デバイス用描画装置のためのデータ処理方法において、
予め描画デザインのデータを分析して、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィ情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報のうち少なくとも一つをもってデザインの各部の重要度を得るステップと、
得られた前記デザインの重要度を分類、評価するステップと、
描画する図形又は図形群に対して複数段階のレベルを与えるステップと、
を含むことを特徴とする。
【００１４】
第５の発明において、図形群は、セル及び／又はブロックとすることができる。また、
前記デザインの重要度に応じて前記図形について複数のレベル分けを行うステップと、前記複数のレベルをさらに必要精度の基準のもとで所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うステップとをさらに含むことができる。さらに、単一の図形の各部において前記デザインの重要度が異なる場合に、当該デザインの重要度に応じて、単一の図形を複数の部分に分割することもできる。
【００１５】
第６の発明は、半導体デバイス用描画装置を用いて、単一の描画対象を複数のストライプに分けて図形の描画を行う場合のチップレイアウト方法において、
デザインの重要度が所定のレベル以上の図形が、ストライプで分割されない様な、ストライプ位置、ストライプ幅、隣り合うストライプの重なり具合（一部重なる、接する、離れている）及びその重なり量を決定すること、並びに、前記重要度が所定のレベル以上の図形を重なるストライプのどちらのストライプで描画するかを決定することを含むことを特徴とする。
【００１６】
前記第６の発明において、前記半導体デバイス用描画装置は、電子線描画装置又はレーザー描画装置とすることができる。また、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハとすることができる。
【００１７】
第７の発明は、半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を互いに重ならない複数のストライプに分けて描画する場合のチップレイアウト方法において、
半導体デバイス用描画装置の制約（最大・最小ストライプ幅、最大・最小ストライプ重なり幅、ストライプ境界位置など）を考慮し、前記デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形、及び／又は、図形群が複数のストライプに分割されないようチップレイアウトの段階において予め描画される図形、及び／又は、図形群を配置しておくことを特徴とする。
【００１８】
第８の発明は、半導体デバイス用描画装置を用いて描画対象に図形を描画する際に、単一の前記描画対象を重なりを有する複数のストライプに分けて描画する場合のチップレイアウト方法において、
所定の図形群が予めそのストライプの幅方向端部をまたがらないように配置する事を特徴とする。
【００１９】
第９の発明は、単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
予め与えられた情報に基づいてデザインの重要度を解析する解析手段と、
前記解析手段による解析の結果、描画対象に描画する図形又は図形群を、デザインの重要度に対応して要求される精度に応じて複数のレベルに分けるレベル分類手段と、
前記複数のレベルのうち所定レベル以上の図形又は図形群については前記ストライプの幅方向の端部にかからない位置に分類されるよう、デザインデータをストライプ上のデータに変換するデータ変換手段と、
前記データ変換手段による変換後のデータに基づいて前記描画対象に描画する描画手段と、
を具備することを特徴とする。
【００２０】
第９の発明において、前記図形群は、セル及び／又はブロックとすることができる。また、前記データ変換手段は、所定レベル以上の図形又は図形群について分割を行わず、同一ストライプ上で描画されるよう予め分類することを特徴とする。
【００２１】
第１０の発明は、描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる図形又は図形群について、当該隣り合う二つのストライプのうちどちらのストライプにおいて描画するかを予め決めるとともに、各図形又は図形群を分割することなく１回で描画するよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
【００２２】
第１１の発明は、描画対象に図形又は図形群を描画する際に、単一の描画対象を複数のストライプに分けて描画する半導体デバイス描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形又は図形群について、デザインの重要度の解析の結果、両者の空間的間隔について所定レベル以上の精度が要求される一部又は全部の図形又は図形群については、同一のストライプとなるよう前記描画手段を制御する制御手段と、
を有することを特徴とする。
【００２３】
第１２の発明は、描画対象に図形を描画する際に、単一の描画対象を複数のストライプに分けて描画する電子線描画装置において、
隣り合うストライプが互いにある特定の重なり部を有するようにストライプを配置するストライプ配置手段と、
実際に前記描画対象に対して描画を行う描画手段と、
前記ストライプの重なり部に一部又は全部が含まれる複数の図形のうち、デザインの重要度の解析の結果、所定レベル以上の精度が要求される図形がストライプによって分割されないようにデータ処理により予め分類し、半導体デバイス用描画装置を制御する制御手段と、
を有することを特徴とする。
【００２４】
前記第１２の発明において、前記描画手段は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。また、前記描画対象は、フォトリソグラフィー用のマスク又は半導体ウェハのいずれかとすることができる。
【００２５】
第１３の発明は、単一の描画対象を複数のストライプに分けて描画する図形を描画する半導体デバイス用描画装置において、
集積回路の設計者が集積回路の設計を行うレイアウトツールと、
前記レイアウトツール２０を用いて得られた設計データを格納する設計データベースと、
設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する解析手段、前記解析手段による解析の結果チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じてしきい値を設定するレベル分類手段、レベル分類手段によって設定されたレベル分けを実際のチップレイアウトに適応して、チップレイアウトの各部にレベル付けを行う図形分割手段、チップレイアウトの各部に付与されたレベルを考慮して描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類するストライプ分類手段を含む事前データ処理部と、
事前データ処理部で事前処理されて得られたデータを格納するマスク／ウェハ図形データベースと、
マスク／ウェハ図形データベースに格納されている事前処理されたデータを読み出し、描画に必要なデータ形式に変換するデータ変換手段と、
前記データ変換手段からデータを受け取って描画対象に描画する描画手段と、
を含んで構成されることを特徴とする。
【００２６】
第１３の発明において、前記描画手段は、電子線描画装置又はレーザー描画装置のいずれかとすることができる。
【発明の効果】
【００２７】
本発明のアプローチでは、意図したアプリケーションにおいてユーザーにとって本当に重要な部分の精度を犠牲にすることなく、より高速に描画を行うことが可能になる。
【発明を実施するための最良の形態】
【００２８】
以下で、本発明の実施の一形態について説明する。なお、以下では、半導体デバイス用描画装置の一例として電子線描画装置を用いた場合について述べるが、これに限定されるものではなく、たとえばレーザー描画装置（ＭＬ２を含む）を用いる場合も本発明の技術的範囲に含まれる。また、以下では、フォトリソグラフィー用のマスクを描画対象とする場合について述べるが、これ以外にも、例えば半導体ウェハに描画する場合も本発明の技術的範囲に含まれる。
【００２９】
図１は、半導体デバイスのためのマスク作製とチップ製造の一般的な流れを示したフローチャートである。まず、チップの全層のチップレイアウトを設計し、データベースに格納する（Ｓ１０１）。そして、このチップレイアウトのデータに基づいて一層ずつのマスク描画のためのデータを作成し、これをデータベースに格納する（Ｓ１０２）。そして、このデータを電子線描画装置やレーザー描画装置などの描画装置の制御部に供給し、実際の描画を行う（Ｓ１０３）。こうして、半導体デバイスの製造に使用されるマスクが得られる（Ｓ１０４）。
【００３０】
図２は、単一の描画対象（例えばリソグラフィー用のマスク）を複数のストライプに分け、さらに、一つのストライプについて必要に応じて複数回のパスで描画する場合（多重パス）の処理の流れを示したフローチャートである。ここで、「ストライプ」とは、電子線描画装置やレーザー描画装置を用いて描画対象に描画を行う際に、当該描画装置について定められている、一回に描画できるスキャン領域を指す概念である。このストライプの幅は、描画装置において電子ビームやレーザービームの最大振り幅以内に定められる。多重描画する場合は、適切なオーバーラップ領域が定められ、描画される図形及び図形群のデータは、予めこのストライプに収まるように分類、分割される。
【００３１】
また、本明細書では、「セル」及び「ブロック」という用語も用いる。前者は、例えばフリップフロップ程度の一つの機能を果たす論理回路を意図し、後者は、セルよりもさらに大きいメモリやプロセッサといった、単独のデバイスとしても機能しうる程度のものを意図している。
【００３２】
図２において、チップレイアウトの設計については省略してある。図１のＳ１０２と同様に、チップレイアウトのデータに基づいて一層ずつのマスク描画のためのデータを作成し、これをデータベースに格納する（Ｓ２０１）。このデータに基づいて、チップレイアウトに含まれる図形をストライプに分割する（Ｓ２０２）。この分割結果に基づいて、各図形を基本形状に分割し（Ｓ２０３）、続いて近接形状に対する補正を計算する（Ｓ２０４）。このような準備を行った上で、ストライプごとにマスクに描画を実行する。そして、Ｓ２０２からＳ２０５までの処理を、必要な精度が得られるまで、複数回繰り返す（マルチパス描画）。
【００３３】
図３は、マスク描画を高速に行うために、ユーザーが行う作業を示したフローチャートである。まず、最初にユーザーが、暫定的な初期チッププランを作成する（Ｓ３０１）。これに基づいて、予め用意されたソフトウェアによってコンピュータが描画時間を予測する（Ｓ３０２）。予測された時間を見て、ユーザーがその時間が許容範囲かどうかを判定する（Ｓ３０３）。その結果、許容範囲であればマスクの製造に移行するが（Ｓ３０４）、許容範囲外であった場合には、Ｓ３０１に戻って同様の処理を繰り返す。
【００３４】
図４は、多重描画を行わねばならない主要な理由の一つとなっている、ストライプとストライプのつなぎ目における位置ずれの問題を示したものである（図４のスケールは正確なものではない）。
【００３５】
図４は、１パスで描画を行った場合に起こりうる、ストライプ１とストライプ２の位置ずれを示しており、縦方向にずれた場合は図４の（ａ）や（ｃ）のようになり、横方向にずれた場合には（ｂ）のようになるが、実際には（ａ）と（ｂ）、（ｃ）と（ｂ）が複合した位置ずれが生じるのが普通である。図４のような位置ずれが生じる原因のうち最大のものは、あるストライプから次のストライプへ移る場合にマスクを載せているステージの物理的位置が変えられることである。
【００３６】
マスクへの描画には通常、速度と精度のトレードオフが伴う。速度の遅いマスク描画技術はより高精度なマスクを作製できるが、コストは高くなる。本出願の基本的アイディアは、全ての設計情報（タイミング、クリティカル・パス、ポリゴン図形のデータを含み、かつ、これらには限定されない）を利用して、個別のマスクの一部、ならびにそのマスクのポリゴン図形の一部に対する精度要件を求めることである。このデータを使用することにより、高精度が必要とされる部分に対してはその精度を実現し、他の部分に対しては描画速度が最大となるようマスク描画を最適化することができる。
【００３７】
その際、設計意図は明示的に与えることも（どの部分が最も重要であるかを設計者が定義する）、あるいはデザインから導き出すこともできる。例えば、レイアウトにおいて、ポリシリコン層に対応するポリゴン図形のサイズは、トランジスタのサイズを決定するものであるため非常に重要である。一方、ポリゴン図形とポリゴン図形の間の間隔はそれと比較して重要性は低い。同様に、単一のポリシリコンにおいても、拡散層と重なる部分はゲートを定義する部分でるため最も重要であるのに対し、それ以外の部分の重要性は低い。このような形の設計意図は、集積回路（ＩＣ）内の層の組み合わせを調べ、どのポリゴン図形が重要であるか、そしてポリゴン図形のどの部分が最も重要であるか、ということを推測することにより、導き出すことができる。
【００３８】
図５は、本発明の実施の一形態に係る半導体デバイス用描画システムの全体構成を示したブロック図である。同図において、レイアウトツール２０は、集積回路の各エレメントの配置等の設計を行うためのデザインツールで、集積回路の設計者がこれを用いて集積回路の設計を行う。レイアウトツール２０を用いて得られた設計データは、設計データベース２１に格納される。
【００３９】
事前データ処理部２２は、本装置において設けられた特徴的な部分である。実際の事前データ処理部２２は、コンピュータと、その上で実行されるコンピュータ・ソフトウェアによって構成されるのが一般的である。事前データ処理部２２は、設計意図／重要度解析部２２ａ、レベル分類２２ｂ、図形分割部２２ｃ、ストライプ分類部２２ｄを含んで構成されている。事前データ処理部２２で事前処理されて得られたデータは、マスク／ウェハ図形データベース２３に格納される。
【００４０】
ここで、設計意図／重要度解析部２２ａは、設計により得られたデータに基づいて、チップレイアウト各部の重要度を解析する。レベル分類部２２ｂは、設計意図／重要度解析部２２ａでの解析の結果、チップレイアウトの各部にレベル付けを行う複数のレベルを設定するとともに、必要に応じて、しきい値を設定する。図形分割部２２ｃは、レベル分類部２２ｂによって設定されたレベル分けを実際のチップレイアウトに適応して、チップレイアウトの各部にレベル付けを行う。ストライプ分類部２２ｄは、チップレイアウトの各部に付与されたレベルを考慮して、電子線描画装置２５が描画対象に描画する際に必要となる帯状のストライプのうちのどのストライプに描画するかを分類する。
【００４１】
データ変換部２４は、マスク／ウェハ図形データベースに格納されている事前処理されたデータを読み出し、電子線描画装置２５が描画するために必要なデータ形式、すなわち電子線描画装置２５を制御するためのデータ形式に変換し、これを電子線描画装置２５に供給する。
【００４２】
最終顧客である半導体デバイスメーカが問題とするのは、結果として作製されるチップの歩留まりであって、マスクの精度そのものではない。我々はこのこと、すなわち、全てのマスクの全ての部分が等しく重要である訳ではない、ということを利用することができる。このことは、従来のマスク作製装置において無視されてきた事実である。設計の「コンテクスト」から得られるこの情報を使用して、重要度の低い図形についてはより低い精度で（しかし高速に）描画することとし、最も重要な部分については、速度はだいぶ遅くなるかもしれないが、十分な精度を保証できる手法で描画するようにする。
【００４３】
どの図形が重要であるか、そしてどのように重要であるかについての判断は、それ自体が複雑なプロセスである。いくつかのケースにおいて、このことは通常の半導体プロセス技術により暗黙に示されている。例えば、ポリシリコン・マスクの場合、ある図形の幅をきちんと正確に描画することは、図形と図形の間を正しい間隔とすることよりもずっと重要である。
【００４４】
一般的には、使用可能な全ての情報、例えば、デザインの構成部品の情報、構成部品の繋がり具合の情報、構成部品と描画図形との関連性の情報、要求タイミングに対するマージン情報、リソグラフィー情報、雑音の影響情報、消費電力情報、製造におけるルールに対するマージン情報、近接ジオメトリ、図形の電気的意味、実現したい回路のタイミング、冗長の可能性や隣接図形との関係等を利用して、どの図形のどのような側面が実際に重要なのかを判断することが必要となるだろう。この他の詳細情報の全て（例えば、その図形がなぜそこにあるか、その用途は何なのか、電気的要件はあるのか等々）が、我々がここで「コンテクスト」と呼ぶものの中身である。
【００４５】
前述の「要求タイミングに対するマージン情報」について補足的に説明する。情報をストアするレジスタに到達するデータと、それを取り込むタイミングであるクロックは、セットアップタイムとホールドタイムというスペックを満たす必要があり、デザインの過程においてそれぞれのデータパスがその要求スペックに対してどれだけのマージンが有るかがチェックされ、予め設定されたマージンの境界に応じ、マージンが少ないデータパスを構成するセル、図形に対しては高い重要度のレベルを与え、マージンが十分にあるデータパスを構成するセル、図形に対しては低い重要度のレベルを与える。
【００４６】
どの図形が重要であるかの判断の結果、複数のレベル分けが行われる。それを更に必要精度の基準の下に所定レベルを定め、当該所定レベル以上、所定レベル以下の精度の分類を行うデータ処理が行われる。例えば、現在使用されている多重描画手法を考えてみる。ＩＣに通常含まれる設計意図情報をここに取り入れることにより、この手法を改良できる可能性のある方法がいくつかある。
【００４７】
現在の手法を改良する方法の一つとして、全ての重要図形のみを多重モードで描画する方法を挙げることができる（多重描画が、その図形の重要な側面を実現する助けになる場合。例えば逆に、その重要な側面というものが他の層に対する位置精度である場合には、この多重描画は助けにはならず、全くの時間の無駄になってしまう。）。重要な図形が全体のごく一部に過ぎないのであれば、この方法はチップ全体を多重モードで描画するのと比べて大幅に高速となる。重要度の低い残りの図形は、少ないパス数を使ったモードで描画すればよい。いくつかの要因、例えば重要な図形の密集度や、２つのモードの相対的速度などによっては、少ないパス数を適用した場合に近い速度でマスク全体を描画できる可能性がある。
【００４８】
同じ目的を達成するための別のアプローチとしては、シングルパス描画は多くの箇所（ストライプの中央部分）で十分な精度が出るが、別の箇所では精度が最悪となる（ストライプ境界にまたがって図形が分割されている部分等）ということを認識することが挙げられる。現在の技術では、どの図形が重要であるか、またそれらのどの特定の側面が重要であるかということが認識されていないため、ワーストケース（ストライプ境界にまたがる図形等）であっても必ず高精度に描画できるような方法を採らねばならない。しかしながら、マスクのどの部位が重要なのか、また何故その部位が重要なのかを理解すれば、図形の重要な部位をストライプ境界で分割しないようにして、チップの描画をシングルパス・モードで行うことができる。これにより、歩留まり及び性能の一方又は両方に悪影響を及ぼすような誤差を回避し、現在多重描画技術を使って作製されているマスクと同じ歩留まりをシングルパス描画で実現することができる。さらなる利点として、描画の高速化によって、長い時間によるドリフトや薬品状態の不安定さによる誤差といった、いくつかの誤差の削減につながることが理解される。
【００４９】
マスク描画の誤差は、サブフィールド誤差、ストライプ誤差、ランダム誤差、等々いくつかの要素からなる。一般に、誤差の半数は隣り合うストライプ同士の位置合わせに関するもので、ストライプとストライプの境界にまたがる図形のほとんどにおいてこのような誤差が発生している。そのため、一つのストライプの中に全体が収まる図形を１パスで描画したものは、ストライプをまたぐ図形を４パスで描画したものの精度に匹敵する。残念ながら、どのようなＩＣマスクにもストライプ境界にかかる図形は数多く存在するため、一部の図形の一部においては、描画精度が最悪になる。どのポリゴン図形のどの部位が重要であるかを認識せずに描画しようとする限り、これは致し方のないことである。
【００５０】
しかしながら、実際のＩＣにおいては、全ての図形の全ての部位（あるいは全ての側面）について最も厳しい許容誤差を適用する必要はない。例として集積回路（ＩＣ）のポリシリコン層用のマスクを考える。ポリシリコンは、コンタクトへの接続を形成するという用途、インターコネクトを形成するという用途、ゲートを形成するという用途、ゲートから延長してショートを防止するという用途など、いくつかの用途で利用される。しかしながら、最も厳しい寸法管理が必要とされるのはゲートの上の領域だけであり、最も厳しい許容誤差を適用する必要のあるのは、最も小さいトランジスタだけである（そしてこれらの中でも、回路の動作にとって最も重要なトランジスタのみがこのような精度を必要とする）。
【００５１】
したがって、ポリゴン図形（例えばＩ／Ｏドライバやスクライブ・リング等）の一部についてはストライプ境界をまたいでしまうとしても、論理ゲート領域（あるいは、少なくとも回路の動作にとって重要なゲート領域）についてはすべてストライプ境界を越えないようにするということは、現実に可能である。
【００５２】
最も重要なポリゴン図形がスキャン・オーバーラップ（隣り合うストライプの重なり部分）と比較して小さいいくつかの場合においては、単純にスキャン境界（一つのストライプにおける幅方向の端部）を越えるポリゴン図形がないようにするということも可能である。チップ上に、どのポリゴン図形にもぶつからずにスキャン境界内に収まるような線を引くことができれば、このようなことが可能である。
【００５３】
図６を参照する。同図では、下側のストライプ１と上側のストライプ２が、ＯＬで示した重なり部（オーバーラップ）を有している。一点鎖線１０は、このオーバーラップ部ＯＬの内部に設定される線であって、オーバーラップ部ＯＬに一部又は全部が含まれる図形を、ストライプ１で描画するかストライプ２で描画するかを決めるための線である。
【００５４】
図６では、ポリゴン図形Ａ、Ｃ、Ｄは、ストライプ１の一部として描画し、ポリゴン図形Ｂ、Ｅ、Ｆは、ストライプ２の一部として描画するように一点鎖線１０が設定されている。大きくはあるがそれほど重要でないポリゴン図形Ｇは、両ストライプのオーバーラップを超えている。このため、ポリゴン図形Ｇは分割され、２つの部分に分けてそれぞれのストライプで描画される。一般に、このような大きな図形は誤差条件が厳しくないので、このようなことが可能となる。この手法には、それぞれの領域内のポリゴン図形を区別する必要がないという利点がある。
【００５５】
各ポリゴン図形のどの部位がなぜ重要かということを決定できれば、このアイディアを更に拡張できる。例として図７を参照する。図７でも、図６と同様に、下側のストライプ１と上側のストライプ２が、ＯＬで示した重なり部（オーバーラップ）を有している。ここで、コンテクストから判断して、図形Ａ、Ｂ、Ｃ、Ｄ、Ｅが最も高精度で描画しなければならない図形の部位であり、これらについて必要とされる精度として、各図形の幅については仕様に出来る限り近いものでなくてはならないが、間隔について比較的重要でないと仮定することができる。この場合、各図形のうち高精度を必要とする部位については１ストライプで描画を試みることができる。ここで、一般に図形がストライプ境界を越えるのを防ぐことはできないかもしれない、ということも考える必要がある。しかし仮にそうだとしても、各図形の高い精度を必要とする部位については必ず１ストライプで描画することは可能である。図７の例では、領域Ａ及びＢは、ストライプ１で描画しなければならない。ＤおよびＥは、ストライプ２で描画しなければならない。Ｃについてはどちらのストライプで描画することもできる。同様に、各ポリゴン図形の残りの部分についても、最高の精度を必要としないのでどちらで描画してもかまわない。
【００５６】
このプロセスでは、これ以外の情報も使用することができる。例えば、デバイスＢとＣとの間隔が重要であるか、あるいはデバイスＢとＣをできるだけ近接してマッチングさせる必要がある場合には、Ｃは下側のストライプ１で描画すべきである。一方、ＣとＤとの間隔が重要であるか、あるいはＣとＤをできるだけ近接してマッチングさせる必要がある場合には、Ｃは上側のストライプ２の一部として描画すべきである。これは、各重要部分もそれぞれに特定の属性が異なるという、より一般的な問題に起因する特別なケースである。一部の図形は面積が重要であり、別のものは幅、長さ、平均期待誤差、あるいはマッチングというように、別の属性が重要となる。このようなことはコンテクストから判断しなければならない。
【００５７】
ここでも、一つのストライプに収まらない大きな図形（ＩＯドライバやスクライブ・リングが想定される）は、二つのストライプにまたがって図形描画が行われるため、どうしても隣り合うストライプ間で生じる誤差を避けることができないことに注意が必要である。これは、マスク描画が高速化できることと比較すれば、受け入れることのできるトレードオフであろう。通常、このような大きな図形に最も厳しい寸法仕様が適用されることは少ない。
【００５８】
この問題に対して、次のように考えることもできる。図８に示すように、チップ全体にわたってストライプがオーバーラップする部分に、重要な部位のすべてを避けるように一点鎖線１２を引くことができるならば、これを基にこれらの部分をどちらかのストライプに分けることができる。
【００５９】
図９は、チップレイアウトに含まれる各ポリゴン図形を、どのストライプに割り振るかを決める際の判断の流れを示したフローチャートである。ここでは、隣り合うＮ番目とＮ＋１番目（Ｎは１以上の整数）のストライプのいずれに割り当てるかを決める場合について説明する。ある図形について、ストライプＮとストライプＮ＋１のいずれで描画するのが最も高精度であるかを検討する（Ｓ９０１）。その結果、ストライプＮで描画する必要がある判断した場合は（Ｓ９０２）、その図形をストライプＮに配置する（Ｓ９０３）。一方、ストライプＮ＋１で描画する必要があると判断し場合は（Ｓ９０４）、その図形をストライプＮ＋１に配置する（Ｓ９０５）。どちらのストライプで描画してもよいと判断した場合は（Ｓ９０６）、この場合はストライプＮに配置する（Ｓ９０３）。さらに、図形が大きすぎて低精度モードで描画する必要がある場合は（Ｓ９０７）、各ストライプＮ、Ｎ＋１で描画できるように、その図形を分割する（Ｓ９０８）。そして、これらのストライプでの判断が終了したら、Ｎを１だけ増分して、次の隣り合うストライプに移行する。
【００６０】
これまでは、すでにチップレイアウトができあがったものに対して、重なり部ＯＬを有するストライプをどのように設定するとともに、一点鎖線１０や１２を設定して、チップレイアウトの各部をどちらのストライプで描画するかを決める場合の方針についての説明であった。この方法でも、従来に比べると高速に描画することが可能となる。しかしながら、設計者（レイアウトツール２０を使う設計者）がチップレイアウトを作成する段階から、ストライプの設定と、どちらのストライプで描画するかをある程度考慮してチップレイアウトを作成するようにすると、さらなる高速化が可能となる。
【００６１】
すなわち、前述のような、途中で曲がる部分が生じる一点鎖線１０や１２を設定する代わりに、マスク描画装置に適する位置に水平な直線を引き、重要な図形がそれを超えないようにする。このようにすると、ストライプのオーバーラップが全く必要なくなるため、マスク描画速度は更に高速となる。
【００６２】
スタンダードセル手法においては、特定の水平線の上に行が重ならないようにすることでこれを保証できる。しかしながら、前の例とは異なり、線はマスク作製装置の機能により決定される。これを図１０に示す。セルおよび、セルを横方向に並べた行のＹ方向の間隔は均等にも不均等にも配置できる。長さ、高さも自由である。唯一の要件は、図１０に一点鎖線１４や１６で示した予め定義された線を避ける、ということだけである。
【００６３】
別の方法として、ユーザーが（ブロックベースのフロアプランナを使用して）高速描画が可能となるようなブロックの位置設定ができるようにする、という方法がある。例えば、図１１のようになる。ここで、大きなセル（ストライプサイズより高い）をワーストケース・オーバーラップの制限対象とする必要がないことに注意する。ワーストケースが発生するのセルの内部だからである。
【００６４】
図１２は、高速にマスクを描画するために、コンピュータに自動的にセルの配置を行わせる場合のフローチャートである。この場合、ユーザーは、レイアウトツール２０などを使ってチップの初期フロアプランを入力する（Ｓ１２０１）。これに対して、所定のソフトウェアが搭載されたコンピュータが、高速マスク描画に必要な制約を満たすよう、セルを移動させ、あるいは配置し直す（Ｓ１２０２）。これに対して、ユーザーが、その配置でよいかどうかを判定し（Ｓ１２０３）、よい場合はマスクの製造に移行するし（Ｓ１２０４）、よくない場合は、再びＳ１２０１からの処理を繰り返す。
【００６５】
本発明には、次のような利点がある。すなわち、本発明のアプローチによれば、高精度が必ずしも必要ない部分も含むマスクの全ての部分を最高精度で描画していたこれまでの多重描画ソリューションと比較して、高速にマスクを描画することができる。以前のアプローチでは、
（１）全ての図形が同じ精度基準で描画され、描画時間が長くかかる
（２）図形がより重要なものとそうでないものに分けられ、それぞれ別の手順で描画され、これにより速度の改善の可能性と最適化の可能性が制限される
といういずれかの問題があった。
【００６６】
本発明のアプローチでは、意図したアプリケーションにおいて、ユーザーにとって本当に重要な部分の精度を犠牲にすることなく、より高速に描画を行うことが可能になる。以前のアプローチでは、重要でないものとして選択された図形を、高速であるが精度の低い方法で描画することができず、それを行った場合でも、その図形が何故重要であるかが考慮されていなかったために最適化が制限されるか、あるいは誤った最適化が行われる可能性があった。
【００６７】
本発明の別のアプローチでは、図形の重要度に応じて別の手順を適用することを必要とする。このアプローチでは、描画の手順は統合された１つの手順であるがその手順内においてユーザーの精度要件を満足するような調整を行う。これにより、従来と同等あるいはより優れた精度でより高速な描画を実現できる。
【００６８】
本発明のアプローチでは、マスク描画において図形間の関係ならびに図形自体の特徴、図形の幾何学的な隣接関係、製造するチップの電気的要件、その他（設計のコンテクスト）も考慮される。
【００６９】
本発明のアプローチでは、ユーザーが、マスクの作製に関する決定と、電気的あるいは物理的許容誤差、タイム・トゥ・マーケット（市場に供給するまでの時間）、マスクのコスト、歩留まり等の他の条件とのトレードオフを行うことができる。以前のアプローチでは、ごく粗い解析を行うのみで、ユーザーのトレードオフを助けるものではなかった。またこれらの決定を、非常に大まかな単位（例えば、チップ全体を高精度で描画するか、しないかなど）でしか行うことができなかった。
【００７０】
本発明のアプローチでは、フロアプランあるいはチップレイアウトを作製するときに、高い精度を要求すると描画が遅くなるような図形が作製されていないかどうかをユーザーが評価する。以前のアプローチでは、フロアプランあるいはレイアウトの段階においてこのような解析を行うことはできなかった。
【００７１】
さらに、本発明のアプローチでは、ユーザーが強制的に、マスクがより高速に描画されるようなデザインとすることができる。以前のアプローチでは、ユーザーがマスクの描画速度を判断したり、制御したりすることはできなかった。
【００７２】
本発明において、新規である事項をまとめると、以下のようなる。
１．マスク描画時に各マスク図形をどの程度高い精度で出力すべきかを判断する際に、設計のコンテクストを使用すること。
２．描画する図形の数によってではなく、設計のコンテクストを使用してマスク描画速度を改善すること。
３．描画する図形毎に、その図形の精度要件、どの幾何的属性が最も重要であるかを判断するためのデータベース  及び／又は  手順。
４．物理属性、回路属性、コンポーネント属性と、マスク作製プロセスとの間のトレードオフを評価することのできるツール。
５．最高精度が必要とされた場合に、描画の難易度の観点からフロアプランを評価することのできるフロアプランナ。あるいは、フロアプランによってレイアウトを解析し、特定の速度を得ようとしたときに各図形がどの位の精度で描画できるかをレポートできるようにすることもできる。
６．重要な図形がそれと交差しないことにより高速なマスク描画が可能となるような線をグラフィカルに表示できるフロアプランナ。または、同じ線を使用して、ユーザーは各図形の達成可能な精度について知ることができるようにする。
７．高速なマスク描画を可能とするための正しい位置に全てのセルの少なくともサブセットを自動的に配置することのできるフロアプランナ。
【００７３】
本出願では、回路を構成するために使用するマスクを描画するという観点で記述しているが、この同じ手法は、マスクを描画する代わりに、ウエハに直接描画する場合にも適用可能である。実際、ウエハの場合には、マスクの場合よりも速度が重要となるため、より重要性の高いソリューションとなりうる。
【００７４】
Toshiba/NuFlareのような現在のマスク作製装置がどのように動作するかを示す研究は、かなりの数が存在する。これらの製品の多重描画技術について説明する文献は、これらのメーカの販売資料を含め、公衆が入手することのできるものが複数存在する。
【００７５】
設計意図とＯＰＣ（Optical Proximity Correction）を組み合わせようとする研究は、数多く存在する。そこでのアイディアは、設計意図を使用してより少ないマスク図形を出力しようとするものであり、マスク全体のコストを最小にしようとする点では同じ目的を有している。しかしながら、これらの提案は図形の数をより少なくすることに注目しているのであって、重要ではない図形については低い精度だが高速に描画して同じ数のマスク図形を描画するという可能性については考慮されていない。この種の提案の例として、ＯｐｅｎＡｃｃｅｓｓをベースとしたケイデンスのＵＤＭモデルがある。これは２００２年１０月１日付のＥＥＴｉｍｅｓの「SEMI's Oasis provided respite from GDSII」という記事に記述されている。このような研究は、２００３年初めのＳＰＩＥカンファレンス、ならびにＳｉ２のＯｐｅｎＡｃｃｅｓｓカンファレンスでも報告されている。
【００７６】
本書で述べているアイディアの多くは、Bob Packによる「Method and System for Context Specific Mask Writing」と題された特許と関連する。
【産業上の利用可能性】
【００７７】
本発明の手法、あるいはその変形は、マスクを個別の部分毎に描画し、部分内の誤差よりも部分間の誤差の方が大きく、典型的な図形が部分間のオーバーラップよりも小さいものであれば、どのようなマスク描画システムにも適用可能である。ここでいう「部分」とは本明細書の例で言うストライプに当たるが、正方形、不均一なサイズの矩形等他の形状であってもよい。
【図面の簡単な説明】
【００７８】
【図１】半導体デバイスのためのマスク作製とチップ製造の一般的な流れを示したフローチャートである。
【図２】単一の描画対象を複数のストライプに分け、さらに、一つのストライプについて必要に応じて複数回のパスで描画する場合の処理の流れを示したフローチャートである。
【図３】マスク描画を高速に行うために、ユーザーが行う作業を示したフローチャートである。
【図４】ストライプとストライプのつなぎ目における位置ずれの問題を示した図である。
【図５】本発明の実施の一形態に係る半導体デバイス用描画システムの全体構成を示したブロック図である。
【図６】下側のストライプ１と上側のストライプ２が、ＯＬで示した重なり部（オーバーラップ）を有する状態を示した図である。
【図７】下側のストライプ１と上側のストライプ２が、ＯＬで示した重なり部（オーバーラップ）を有する状態を示した図である。
【図８】チップ全体にわたってストライプがオーバーラップする部分に、重要な部位のすべてを避けるように一点鎖線１２を引いた状態を示した図である。
【図９】チップレイアウトに含まれる各ポリゴン図形を、どのストライプに割り振るかを決める際の判断の流れを示したフローチャートである。
【図１０】スタンダードセル手法において特定の水平線の上に行が重ならないようにした状態を示した図である。
【図１１】ユーザーが高速描画が可能となるようなブロックの位置設定をした状態を示した図である。
【図１２】高速にマスクを描画するために、コンピュータに自動的にセルの配置を行わせる場合の手順を示したフローチャートである。
【符号の説明】
【００７９】
１０，１２，１４，１６，１８  一点鎖線
２０  レイアウトツール
２１  設計データベース
２２  事前データ処理部
２３  マスク／ウェハ図形データベース
２４  データ変換部
２５  電子線描画装置
【図１】
2005039273.tif 000003
【図２】
2005039273.tif 000004
【図３】
2005039273.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005039273.tif 000011
【図１０】
2005039273.tif 000012
【図１１】
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【図１２】
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