(57)【要約】【課題】  歪みＳｉチャネルにおけるキャリアの移動度をより高めることができ、且つ正孔移動度と電子移動度との差を小さくする。【解決手段】  歪みＳｉチャネルを用いてｎチャネルのＭＯＳＦＥＴ１２とｐチャネルのＭＯＳＦＥＴ１１が形成された半導体装置において、ｎチャネルＭＯＳＦＥＴ１２における歪みＳｉチャネルの電子電流方向を＜００１＞軸に沿った方向、ｐチャネルＭＯＳＦＥＴ１１における歪みＳｉチャネルの正孔電流方向を＜０１１＞軸に沿った方向に設定した。【選択図】    図３
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【特許請求の範囲】
【請求項１】
素子形成面の面方位が（１１０）面に規定された歪みＳｉ層に形成され、歪みＳｉチャネルを有することを特徴とする半導体装置。
【請求項２】
前記歪みＳｉチャネルを用いてｎチャネルのＦＥＴが形成され、且つ歪みＳｉチャネルにおける電流方向が＜００１＞軸に沿った方向であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記歪みＳｉチャネルを用いてｐチャネルのＦＥＴが形成され、且つ歪みＳｉチャネルにおける電流方向が＜０１１＞軸に沿った方向であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記歪みＳｉチャネルを用いてｎチャネルのＦＥＴとｐチャネルのＦＥＴが形成され、且つｎチャネルのＦＥＴの歪みＳｉチャネルにおける電流方向が＜００１＞軸に沿った方向、ｐチャネルのＦＥＴの歪みＳｉチャネルにおける電流方向が＜０１１＞軸に沿った方向であることを特徴とする請求項１記載の相補型構造の半導体装置。
【請求項５】
前記歪みＳｉチャネルを用いてｎチャネルのＦＥＴとｐチャネルのＦＥＴが形成され、且つ歪みＳｉチャネルの電流方向が＜００１＞軸に沿った方向から４５度傾いていることを特徴とする請求項１記載の相補型構造の半導体装置。
【請求項６】
少なくとも（１１０）面の歪みＳｉ層のチャネルを有するｐチャネルＦＥＴと、少なくとも（１００）面の歪みＳｉ層のチャネルを有するｎチャネルＦＥＴとを具備してなることを特徴とする相補型構造の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪みＳｉチャネルを用いた半導体装置に係わり、特に歪みＳｉチャネルに対して基板面方位や結晶軸方向などを最適に選択した半導体装置に関する。
【背景技術】
【０００２】
従来、歪みＳｉチャネルを用いたＣＭＯＳ構造の半導体装置は、図１に示すように構成されている。
【０００３】
即ち、応力緩和ＳｉＧｅ層４上に形成された（１００）面方位の歪みＳｉ層５上にゲート絶縁膜６を介してゲート電極７を形成し、さらに歪みＳｉ層５にソース・ドレイン領域９，１０を形成することによりＭＯＳＦＥＴが構成される。なお、図中の１はＳｉ基板１、２はＳｉＧｅ層、３は埋め込み酸化膜を示している（例えば、非特許文献１参照）。
【０００４】
しかしながら、この種の装置にあっては次のような問題があった。即ち、図２のキャリア移動度向上率（無歪み素子との比較）のＳｉＧｅ層のＧｅ濃度依存性に示すように、正孔移動度が電子移動度の向上率に比べて低く、ＣＭＯＳ素子におけるｎチャネルとｐチャネル素子間の駆動能力の均衡が更に広がるという問題が生じている。
【非特許文献１】J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons, IEDM 94-373
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来、歪みＳｉチャネルを用いた半導体装置においては、歪みＳｉチャネルにおける正孔移動度が電子移動度の向上率に比べて低く、ＣＭＯＳ素子を構成した場合にｎチャネルとｐチャネル素子間の駆動能力の均衡が広がるという問題があった。
【０００６】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、歪みＳｉチャネルにおけるキャリアの移動度をより高めることができ、且つ正孔移動度と電子移動度との差を小さくすることができ、より高速なＣＭＯＳ素子などの実現に寄与し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち本発明は、歪みＳｉチャネルを利用した半導体装置において、素子形成面の面方位が（１１０）面に規定された歪みＳｉ層に形成され、歪みＳｉチャネルを有することを特徴とする。
【０００９】
また本発明、歪みＳｉチャネルを利用した半導体装置において、素子形成面の面方位が（１１０）面に規定された歪みＳｉ層に形成され、歪みＳｉチャネルを用いてｎチャネルのＦＥＴとｐチャネルのＦＥＴが形成され、且つｎチャネルのＦＥＴの歪みＳｉチャネルにおける電流方向が＜００１＞軸に沿った方向、ｐチャネルのＦＥＴの歪みＳｉチャネルにおける電流方向が＜０１１＞軸に沿った方向であることを特徴とする。
【００１０】
また本発明は、歪みＳｉチャネルを利用した半導体装置において、少なくとも（１１０）面の歪みＳｉ層のチャネルを有するｐチャネルＦＥＴと、少なくとも（１００）面の歪みＳｉ層のチャネルを有するｎチャネルＦＥＴとを具備してなることを特徴とする。
【００１１】
また本発明は、壁状の突起の両側面に、ゲート電極とそれを挟み込むソース／ドレインを形成して電流を流す相補型構造のＦｉｎ型ＦＥＴにおいて、（１００）基板上に形成したＦｉｎ（壁状突起）の側面が（００１）面を有するｎチャネルＦＥＴと、１３５度回転方向にずらしてＦｉｎを形成しその側面が（０１１）面を有するｐチャネルＦＥＴからなることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、正孔移動度の高い（１１０）面の歪みＳｉチャネルを用いてＦＥＴを構成することにより、歪みＳｉチャネルにおけるキャリアの移動度をより高めることができる。特に、ｐチャネルＦＥＴでは電流方向を＜０１１＞軸に沿った方向、ｎチャネルＦＥＴでは電流方向を＜００１＞軸に沿った方向に規定することにより、正孔移動度の向上率をより高めることができ、正孔移動度と電子移動度との差を小さくすることができる。従って、より高速なＣＭＯＳ素子などの実現に寄与することが可能となる。
【発明を実施するための最良の形態】
【００１３】
具体的な実施形態を説明する前に、図３のＣＭＯＳ平面図を参照して、本発明のＣＭＯＳ素子について説明する。
【００１４】
（１１０）面に形成した歪みＳｉをチャネルとするｎ及びｐチャネル素子の電流の向きをそれぞれ＜００１＞及び＜-1１０＞軸に沿った方向にするために、図３に示すように両チャネル素子（ｐチャネルＭＯＳＦＥＴ１１とｎチャネルＭＯＳＦＥＴ１２）を９０度の角度でパターニングする。具体的な製造方法は後述する。
【００１５】
また、素子構造が図４のように（１００）面上Ｆｉｎ型の場合は、ｎ及びｐチャネルの側面が（１００）面及び（１１０）面であればよい。具体的には、図４に示すように、壁状の突起の両側面に、ゲート電極２７とそれを挟み込むソース／ドレインを形成し電流を流すＦｉｎ型ＦＥＴに適用することもできる。なお、図中の２１はＳｉ基板、２３は埋め込み酸化膜、２４は格子緩和ＳｉＧｅ層、２４ａは壁状の突起、２５は歪みＳｉ層、２６はゲート絶縁膜、２７はゲート電極を示している。
【００１６】
この場合、図５に示すように、（１００）基板上に形成したＦｉｎ（壁状突起）の側面が（００１）面を有するｎ型ＭＯＳＦＥＴと、1３５度回転方向にずらしてＦｉｎを形成しその側面が（０１１）面を有するｐ型ＭＯＳＦＥＴとからなるＣＭＯＳ構造のＦＥＴである。
【００１７】
本発明のように、（１１０）面の歪みＳｉチャネルを利用した素子では、図１１に示すキャリア移動度の向上率（（１００）面バルク素子の場合の移動度を１とした相対比較値）の実験結果より、正孔移動度は（１００）面の歪みＳｉ素子より更に向上率が増大している。また、電子移動度も（１１０）面バルク素子より大きく、（１００）面バルク素子に近づいている。
【００１８】
ここで、（１００）面バルク素子のおいては、電子移動度が正孔移動度より高く、ｐ型素子の駆動力が低くなることがＣＭＯＳＦＥＴ設計上の課題として知られている。また、歪みの導入により電子移動度と正孔移動度との差が更に大きくなり、駆動力の差が益々大きくなることが知られている。これに対し、本発明のように（１１０）面上の歪みＳｉチャンネルを利用することにより、電子移動度に対して正孔移動度の増大を十分に大きくすることができ、これによって駆動力の差を小さくすることができる。これは、ＣＭＯＳＦＥＴの設計上極めて有利となる。
【００１９】
また、図１２に示すように、（１１０）面の歪みＳｉ素子はキャリア移動度の電流方向依存が大きいが、本発明では＜００１＞軸に沿った方向で電子移動度が最大となり、＜-1１０＞軸に沿った方向で正孔移動度が最小となることを見出した。これに従い、ｎ及びｐ素子の電流方向の最適方向に作製されている。その結果、ｎ及びｐ素子の駆動能力のバランスに良い高速ＣＭＯＳ素子が実現できる。
【００２０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２１】
（第１の実施形態）
図６（ａ）に示す層構造で、（１１０）ｐ型Ｓｉ基板６１上に超高真空ＣＶＤ（化学的気相成長）装置にて、歪みを有するＳｉ1-x Ｇｅx 層６２を成長させる。歪みＳｉ1-x Ｇｅx 層６２は、成長の始めから終わりまで、Ｇｅ組成比ｘを０．２で固定し、層厚を０．３μｍとする。歪みＳｉ0.8 Ｇｅ0.2 層６２の原料ガスはＳｉ2 Ｈ6 及びＧｅＨ4 として、ドーパントは添加していない。成膜条件は基板温度６５０℃、Ｓｉ2 Ｈ6 原料ガス分圧を３０ｍＰａ、ＧｅＨ4 原料ガス分圧を６０ｍＰａとする。
【００２２】
（１１０）基板上へＳｉＧｅ層をＵＨＶ−ＣＶＤ方により成膜する場合、（１００）面上への成膜と同様の原料ガス分圧に設定すれば、同じＧｅ組成のＳｉＧｅ層が（１１０）基板上に得られる。但し、成膜速度は（１００）面上への薄膜成長と比べ、（１１０）面上の場合大幅に低下する。
【００２３】
次いで、超高真空ＣＶＤ装置にて、歪みＳｉ0.8 Ｇｅ0.2 層６２上に連続してＳｉキャップ層（図示せず）を層厚３０ｎｍ成長させる。このＳｉキャップ層は、後の酸素イオン注入工程において、表面層の一部がスパッタリングにより除去されてしまう際の保護層となる。また、それに続く高温加熱時に、酸化膜形成し保護層としても働く。なお、Ｓｉキャップ層の原料ガスはＳｉ2 Ｈ6 として、ドーパントは添加していない。成膜条件は基板温度６５０℃、Ｓｉ2 Ｈ6 原料ガス分圧を３０ｍＰａとする。
【００２４】
次いで、図６（ｂ）に示すように、基板を超高真空ＣＶＤ装置からイオン注入装置に移して、酸素イオン注入をする。図中の６３がイオン注入領域である。このとき歪みＳｉ0.8 Ｇｅ0.2 層６２より下層に、酸素イオンが到達するように、歪みＳｉ0.8 Ｇｅ0.2 層６２の層厚（０．３μｍ）より、打ち込み飛程が深くなる条件で酸素イオンを注入する。このときの加速エネルギーは１８０ｋｅＶ、注入ドーズ量は２×１０18ｃｍ-2とする。このエネルギーでは打ち込み飛程が４００ｎｍとなる。
【００２５】
打ち込みエネルギーを変えることにより、埋め込み酸化層が形成される深さを調整することが可能となる。例えば、打ち込みエネルギーを高くすれば、打ち込み飛程が大きくなり、より深い位置に埋め込み酸化層が形成される。一方、打ち込みエネルギーを低くすれば、打ち込み飛程を小さくできる。
【００２６】
次いで、図６（ｃ）に示すように、基板をイオン注入装置から取り出し、１３５０℃，６時間の熱処理を行う。この熱処理工程により、表面から４００ｎｍの深さを中心に厚さ４５０ｎｍの埋め込み酸化膜６４が形成される。この熱処理工程によって、埋め込み酸化膜６４の上部の歪みＳｉ1-x Ｇｅx 層６２は格子緩和し、格子緩和Ｓｉ1-x Ｇｅx ６５となる。
【００２７】
（１１０）面を表面とするＳｉＧｅ結晶層の場合、格子を構成する基本軸は＜１１０＞軸に沿った方向の他に、＜１-1０＞及び＜００１＞軸に沿った方向であり、非等方的である。ここで、（１１０）Ｓｉ基板上に格子整合し、完全に歪みを内包したＳｉＧｅ結晶層では、＜１１０＞軸に沿った方向のみに格子が伸び、＜１-1０＞，＜００１＞軸に沿った方向ではＳｉ基板の格子に一致している。一方、格子が緩和する際には、＜１-1０＞，＜００１＞軸に沿った方向ともに格子が伸び、本来の無歪みＳｉＧｅ結晶格子となる。
【００２８】
熱処理工程では温度設定が最も重要となる。Ｓｉ層と比べてＳｉＧｅ層に酸素イオン注入し熱処理にて格子緩和させる場合は、熱負荷に対して凹凸の発生等、表面劣化を引き起こすため、温度を低めに設定することが望ましい。例えば、１２００℃から１３５０℃の温度が好ましい。
【００２９】
また、この熱処理中に、Ｓｉキャップ層の結晶表面が薄い酸化層で被覆されていることにより、Ｓｉ0.8 Ｇｅ0.2 層の表面状態を良好に保持することが可能となる。このため、熱処理雰囲気中に微量の酸素ガスを添加する方法が有効である。例えば、熱処理雰囲気としてアルゴンガス等の不活性ガス中に０．５％程度の酸素ガスを導入することにより、Ｓｉキャップ層の表面を薄く酸化させながら熱処理を行うことができる。ここで、不活性ガスの種類はアルゴンの他に希ガスや、窒素などでもよい。
【００３０】
また、このときＳｉキャップ層の層厚を３０ｎｍとしたが、表面酸化層の層厚が３０ｎｍより薄く形成される条件でも、Ｓｉキャップ層の酸化されない残りのＳｉ層には、下層のＳｉ0.8 Ｇｅ0.2 層からＧｅが拡散してＳｉＧｅ層となり、またこのＳｉＧｅ層は格子緩和されるので問題はない。
【００３１】
また、Ｓｉキャップ層を形成せずに、この熱処理を施す場合でもＳｉ0.8 Ｇｅ0.2 層の表面状態を良好に保持するためには、極微量の酸素ガスを含む雰囲気により、表面を極僅かに酸化させる方が良い。これらの酸化層は後の工程でエッチング除去される。但し、Ｓｉキャップ層の役割は高温熱処理工程時の酸化保護膜のみではなく、これに先立つイオン注入時のスパッタリングによる表面層の保護の役割も果たすことを考慮に入れる必要がある。
【００３２】
この熱処理工程において形成された埋め込み酸化膜６４中にはＧｅ元素は殆ど存在せず、また埋め込み酸化膜６４の上部のＳｉＧｅ層６５から基板側へのＧｅ拡散を防止する役割を果たす。ここで、酸素イオン注入量が少ない条件下では、イオン注入後、高温アニール初期段階において完全な埋め込み酸化膜６４が形成されておらず、Ｇｅ原子は酸素を含む層を通過し、基板側へ一部拡散する。その結果、埋め込み酸化膜６４の上部に形成される格子緩和したＳｉＧｅ層６５のＧｅ濃度は初期値より低くなることがある。一方、本実施形態で用いたイオン注入ドーズ量条件では、イオン注入後に既に一部に完全な酸化膜が形成されるため、高温アニール時にＧｅ原子が基板側へ拡散することはなく、ＳｉＧｅ層６５のＧｅ濃度は初期値を保持する。
【００３３】
また、埋め込み酸化膜６４上のＳｉ1-x Ｇｅx 層６２が格子緩和する際、非晶質の埋め込み酸化膜６４に歪みのエネルギーを解放するため、新たな転位の発生を伴わずに薄い格子緩和Ｓｉ1-x Ｇｅx 層６５を得ることができる。
【００３４】
次いで、Ｓｉキャップ層の表面に形成されたシリコン酸化層を、弗酸或いは弗化アンモニウムによりエッチング除去する。
【００３５】
また、格子緩和Ｓｉ1-x Ｇｅx 層６５の表面をエッチングする工程は必ずしも必要ではないが、埋め込み酸化層上に形成されるＳｉＧｅ層を薄膜化するためには好ましい。このエッチング工程によって、格子緩和Ｓｉ1-x Ｇｅx 層６５の厚さを１００ｎｍ以下、理想的には５ｎｍないし１０ｎｍ程度にまで薄くする。
【００３６】
次いで、エッチングされた格子緩和Ｓｉ1-x Ｇｅx 層６５の表面を弗化水素（ＨＦ）溶液処理によって、水素終端させる。
【００３７】
ここで、格子緩和Ｓｉ1-x Ｇｅx 層６５の表面が、エッチング処理後に一旦大気中に晒されているので、格子緩和Ｓｉ1-x Ｇｅx 層６５の表面は、この水素終端工程を行わないと、大気中の水分や酸素によって酸化され、また汚染されやすい。そこで、酸化や汚染から守るために、格子緩和Ｓｉ1-x Ｇｅx 層６５の表面を水素終端することによって保護層を形成しておく。こうすることで後の歪みＳｉ層を再成長させる際に、格子緩和Ｓｉ1-x Ｇｅx 層６５上に良好な歪みＳｉ層を形成できる。但し、（１１０）面の水素終端は（１００）と比べ効果は弱く、水素終端処理後に大気中に長時間暴露せず、成膜雰囲気へ導入することが望ましい。また、Ｇｅ組成が高い場合も水素終端の効果は弱まる。
【００３８】
次いで、基板を再び超高真空ＣＶＤ装置内に搬入し、一端真空下の熱処理により水素終端処理された格子緩和Ｓｉ1-x Ｇｅx 層６５の表面水素及び残留不純物を除去する。このとき高真空下での熱処理の他に、減圧水素雰囲気下での加熱処理も表面の平坦性を保つために効果的である。
【００３９】
次いで、図６（ｃ）に示すように、超高真空ＣＶＤにより、格子緩和した（１１０）Ｓｉ0.8 Ｇｅ0.2 層６５上に歪みＳｉ層６６を層厚２０ｎｍ形成させる。歪みＳｉ層６６の原料ガスはＳｉ2 Ｈ6 とする。成長条件は、基板温度を６５０℃、Ｓｉ2 Ｈ6 原料ガス分圧を３０ｍＰａとする。
【００４０】
このとき、格子緩和Ｓｉ1-x Ｇｅx 層６５上に直接歪みＳｉ層を形成せずに、Ｓｉ0.8 Ｇｅ0.2 層を新たにバッファ層として再成長させることで、より良好な結晶構造を有する歪みＳｉ層を形成できる。勿論、格子緩和Ｓｉ1-x Ｇｅx 層上に直接歪みＳｉ層を再成長させても良い。
【００４１】
この場合、格子緩和Ｓｉ0.8 Ｇｅ0.2 バッファ層と格子緩和Ｓｉ1-x Ｇｅx 層と合わせて層厚を２００ｎｍ以下、理想的には１０ｎｍ以下に設定することが望ましい。また、歪みＳｉ層の層厚は３０ｎｍ以下、理想的には５ｎｍないし１０ｎｍが有用である。
【００４２】
このようにして、埋め込み酸化膜６４上に格子緩和した（１１０）Ｓｉ1-x Ｇｅx 層６５上に、（１１０）面を表面とする良好な歪みＳｉ層６６を形成することができる。また、水素終端された格子緩和Ｓｉ1-x Ｇｅx 層６５の表面は４００℃から５００℃で水素脱離が始まるので、再成長温度を容易に調整できる。
【００４３】
しかし、表面に僅かに残る酸素や炭素の不純物を除去するためには、４００℃から５００℃での水素脱離のみではなく、さらに８５０℃から９００℃程度の熱処理を施すことが好ましい。但し、格子緩和Ｓｉ1-x Ｇｅx 層６５の表面は高温の加熱処理に弱く長時間の高温熱処理を施すと、凹凸の発生等、表面の劣化を引き起こす問題が見られる。そこで、Ｇｅ組成２０％の格子緩和Ｓｉ1-x Ｇｅx 層６５の場合において表面の劣化を起こさない範囲で、酸素や炭素の不純物を除去するための熱処理条件として、例えば８５０℃で２０分以下、或いは９００℃で５分以下が望ましい。先に述べたとおり、熱処理雰囲気を減圧水素雰囲気とすることも、表面の平坦性を維持しながら不純物を除去するために有効である。
【００４４】
次に、上記のようにして作製された（１１０）面を表面とする歪みＳｉ層６６上に、前記図３に示すように、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴをチャネル方向が相互に直交する関係となるように形成する。ここで、ｐチャネルＭＯＳＦＥＴは、ソース・ドレイン電極が＜００１＞軸に沿った方向となるように、即ちソース・ドレイン間の電流方向が＜００１＞軸に沿った方向となるように形成する。さらに、ｎチャネルＭＯＳＦＥＴは、ソース・ドレイン電極が＜-1１０＞軸に沿った方向となるように、即ちソース・ドレイン間の電流方向が＜-1１０＞軸に沿った方向となるように形成する。
【００４５】
このように本実施形態によれば、（１１０）面の歪みＳｉ層６６を形成し、この歪みＳｉ層６６上にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴをチャネル方向が相互に直交する関係となるように形成することにより、ｐチャネルＭＯＳＦＥＴの歪みＳｉチャネルにおける正孔電流方向を＜０１１＞軸に沿った方向に規定し、ｎチャネルＭＯＳＦＥＴの歪みＳｉチャネルにおける電子電流方向を＜００１＞軸に沿った方向に規定することができる。このため、歪みＳｉチャネルにおけるキャリアの移動度を高めることができ、特にｐチャネルＭＯＳＦＥＴにおけるキャリアの移動度をより高めることができる。従って、キャリア移動度を高めながら、正孔移動度と電子移動度との差を小さくすることができ、より高速なＣＭＯＳ素子を実現することができる。
【００４６】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わる半導体装置の製造方法の各工程を示す図である。
【００４７】
本実施形態は、ＳＯＩ（シリコン・オン・インシュレータ）基板を用い、ＳＯＩ層上に歪みＳｉＧｅ層をエピタキシャル成長させた後に格子緩和ＳｉＧｅ層を形成する、酸化濃縮法と呼ばれる方法である。
【００４８】
まず、図７（ａ）に示すように、シリコン基板７１上に厚さ１００ｎｍのシリコン酸化層７２、厚さ２０ｎｍのシリコン単結晶層７３がこの順に形成されたＳＯＩ基板を用意する。このとき、最表面のシリコン層７３は（１１０）面であることが必要である。また、埋め込み酸化膜下部のシリコン基板７１においては埋め込み酸化膜７２に接する面が（１１０）面ではなく（１００）或いはその他の面であっても構わない。
【００４９】
次いで、図７（ｂ）に示すように、このＳＯＩ基板上に層厚１００ｎｍのＳｉ0.85Ｇｅ0.15層７４（Ｇｅ組成１５％）を５００℃程度の低温で成長する場合について説明する。低温成長を実現するためには、第１の実施形態で説明した超高真空ＣＶＤ法の他に、固体原料を用いるＭＢＥ（分子線エピタキシー）法も有効である。本実施形態では、固体原料を用いるＭＢＥ法を用いて形成する方法について説明する。
【００５０】
固体原料を用いるＭＢＥ法では、Ｓｉソースに電子ビームをあてて加熱し、シリコンの蒸気を別の熱源（基板加熱ヒーター）で加熱された基板に供給する。また、同時にファーネスで加熱されたＧｅソースから蒸気を取り出し、Ｓｉ及びＧｅの蒸気を同時に基板上に供することによりＳｉＧｅの混晶層を形成することができる。このとき、Ｓｉソース及びＧｅソースの温度を制御することにより、両者の蒸気圧を調整し、所定のＧｅ組成を設計できる。
【００５１】
ＭＢＥ法により（１１０）ＳＯＩ層７３上に、厚さ１００ｎｍのＳｉ0.85Ｇｅ0.15層７４（Ｇｅ組成１５％）を５００℃程度の低温で成長する。さらに、その上層に厚さ２０ｎｍのＳｉキャップ層７５を積層する。このＳｉ0.85Ｇｅ0.15層７４及びＳｉキャップ層７５の成長終了直後の段階ではＳｉ0.85Ｇｅ0.15層７４はＳｉ結晶層に格子整合するために圧縮歪を有している。
【００５２】
次に、この基板を大気中に取り出した後、熱酸化炉に導入し１２００℃の乾燥酸素雰囲気下で１時間の高温酸化処理を施す。この高温酸化工程でＳｉキャップ層７５及びＳｉＧｅ層７４の一部が熱酸化される。また、ＳｉＧｅ層７４が高温で熱酸化される際に、Ｇｅ原子は酸化膜中には取り込まれず、ＳｉＧｅ結晶相中へはじき出される。さらに、ＳｉＧｅ層７４中のＧｅ原子は、下層のＳＯＩ層７３へ拡散するためにＳｉＧｅ層７４とＳＯＩ層７３の界面は無くなり、単層のＳｉＧｅ層７６へと変化し、初期のＳｉキャップ層／ＳｉＧｅ層／ＳＯＩ層／埋め込み酸化膜層／Ｓｉ基板の積層構造は、図７（ｃ）に示すように，熱酸化膜層／ＳｉＧｅ層／埋め込み酸化膜層／Ｓｉ基板の構造となる。ここで、埋め込み酸化膜は上部ＳｉＧｅ層のＧｅ原子が基板側へ拡散することを防止する層となるため、Ｓｉ基板にはＧｅ原子は含まれない。
【００５３】
また、酸化が進むと同時にＳｉＧｅ結晶層は薄くなるが、上部及び下部を挟み込む酸化膜層にはＧｅ原子は取り込まれず。ＳｉＧｅ層にのみ残るため、結果としてＧｅ濃度は濃縮される。具体的には、初期構造で２０ｎｍのＳＯＩ層７３、Ｇｅ組成１５％，厚さ１００ｎｍのＳｉＧｅ層７４、さらに厚さ２０ｎｍのＳｉキャップ層７５が積層された構造が、熱酸化により５０ｎｍのＳｉＧｅ層７６と２００ｎｍの表面熱酸化膜７７になった際、ＳｉＧｅ層７６のＧｅ組成は３０％となる。
【００５４】
それぞれの工程のあと、格子緩和ＳｉＧｅ層７６の表面にはＳｉ酸化膜７７が形成されているので、ＨＦ処理によりこの表面酸化膜７７を除去し、同時に格子緩和ＳｉＧｅ層７６の表面をＨＦ処理により水素終端させる。ＨＦ処理の条件は第１の実施形態と同様である。
【００５５】
次いで、図７（ｄ）に示すように、この基板を再び薄膜成長装置に導入し、厚さ１０ｎｍの歪みＳｉ層７８を最上層に成長する。このようにして歪みＳｉ層／Ｓｉ1-x Ｇｅx 層／Ｓｉ酸化膜の積層構造が得られる。
【００５６】
また、本実施形態では熱処理後に水素終端処理を施し歪みＳｉ層の成長を開始しているが、格子緩和ＳｉＧｅ層の一部表面をエッチング除去した後に水素終端処理を施し、歪みＳｉ層を形成すれば極めて薄い格子緩和ＳｉＧｅ層を得ることも可能である。例えば上記の例で熱処理後に形成された層厚１２０ｎｍ、Ｇｅ組成１２．５％の緩和ＳｉＧｅ層を表面から９０ｎｍエッチングにより除去し、層厚３０ｎｍを残し、さらに層厚１５ｎｍの歪みＳｉ層を再成長すればよい。
【００５７】
次に、上記のようにして作製された（１１０）面を表面とする歪みＳｉ層７８上に、第１の実施形態と同様に、ｐチャネルＭＯＳＦＥＴはソース・ドレイン間の電流方向が＜００１＞軸に沿った方向となるように、ｎチャネルＭＯＳＦＥＴはソース・ドレイン間の電流方向が＜-1１０＞軸に沿った方向となるように、各々のＭＯＳＦＥＴを形成する。これによって第１の実施形態と同様に、歪みＳｉチャネルにおけるキャリアの移動度（特にｐチャネルＭＯＳ）を高めることができ、正孔移動度と電子移動度との差を小さくした高速のＣＭＯＳ素子を実現することができる。
【００５８】
（第３の実施形態）
次に、第２の実施形態における歪みＳｉ層／Ｓｉ1-x Ｇｅx 層／Ｓｉ酸化膜の積層構造を用いてＭＯＳＦＥＴを作製した具体的な例を示す。
【００５９】
図８に示すように、Ｓｉ基板８１上に埋め込み酸化層８３が形成されている。この埋め込み酸化層８３上には、格子緩和ＳｉＧｅ層８４、歪みＳｉ層８５、ゲート酸化層８６、ゲート電極８７が形成されている。歪みＳｉ層８５にはゲート電極８７の両側に、ソース・ドレイン８９，９０が形成されている。この場合も第１の実施形態と同様に、ｐチャネルＭＯＳＦＥＴは、ソース・ドレイン間の電流方向が＜００１＞軸に沿った方向となるように形成され、ｎチャネルＭＯＳＦＥＴは、即ちソース・ドレイン間の電流方向が＜-1１０＞軸に沿った方向となるように形成されている。
【００６０】
ここで、格子緩和Ｓｉ0.7 Ｇｅ0.3 層８４はＧｅ組成３０％，厚さ７ｎｍ、歪みＳｉ層８５は初期厚さ６ｎｍとした。但し、ＭＯＳＦＥＴの作製工程において、歪みＳｉ層８５の表面はゲート酸化層作成のため熱酸化され、結果として３ｎｍの酸化層と４．５ｎｍの歪みＳｉ層が緩和ＳｉＧｅ／絶縁層（埋め込み酸化層）の上に積層された構造となっている。
【００６１】
次に、図９及び図１０を用いて、このＭＯＳＦＥＴの作成方法を述べる。
【００６２】
まず、図９（ａ）に示すように、先の第２の実施形態で述べた方法により、（１１０）面を表面とする格子緩和したＳｉＧｅ結晶層が直接埋め込み酸化膜上に積層された構造を有するＳｉＧｅ on Insulator（ＳＧＯＩ）基板を用意する。ここで、表面は水素終端処理をすることが望ましい。
【００６３】
次いで、図９（ｂ）に示すように、成膜装置に導入し、Ｓｉ0.7Ｇｅ0.3 層８４上に、厚さ６ｎｍの歪みＳｉ層８５を形成する。次いで、図９（ｃ）に示すように、歪みＳｉ層８５の表面を熱酸化する。形成された熱酸化層は層厚３ｎｍで、結果として３ｎｍの酸化層（ゲート酸化膜）８６と４．５ｎｍの歪みＳｉ層８５が形成される。このとき、（１１０）面での熱酸化の速度は、酸化初期において（１００）の場合と比べ速くなる。
【００６４】
次いで、図１０（ａ）に示すように、酸化層８６上に厚さ５０ｎｍの多結晶Ｓｉ層を堆積する。そして、この多結晶Ｓｉ層を、ゲート部分を残しエッチング除去することにより、ゲート電極８７を形成する。続いて、全面に絶縁膜を堆積した後、エッチバックによってゲート側部のみにこの絶縁膜を残すことにより、ゲート側壁絶縁膜８８を形成する。
【００６５】
次いで、図１０（ｂ）に示すように、不純物をイオン注入することにより、多結晶Ｓｉゲートの低抵抗化と共に及び、ゲート両端にソース・ドレイン８９，９０を形成する。イオン注入後のラピッドサーマルアニールは、温度を８５０℃程度にとどめることが望ましい。温度が高すぎると歪みＳｉ層８５内に形成されたチャンネル部の歪が緩和する恐れがある。また、温度が高すぎるとＳｉ／ＳｉＧｅ界面がＧｅの拡散により劣化することが懸念されるためである。
【００６６】
最後に、ソース・ドレイン及びゲートにアルミニウムの電極を形成することにより、素子が完成することになる。
【００６７】
このようにして形成されたＭＯＳＦＥＴは、歪みＳｉ層をチャネルとして用いているので、素子の高速化が図られる。さらに、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴの各々の電流方向を最適化することにより、各々のＦＥＴにおける移動度の差を小さくすることができ、より高速なＣＭＯＳ構造を実現することができる。
【００６８】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＣＭＯＳ構造に適用した例について説明したが、本発明はｐチャネルのＭＯＳＦＥＴ単独でも効果が得られる。また、必ずしもＭＯＳ構造に限るものではなく、ゲート酸化膜の代わりに窒化膜その他の絶縁膜を用いたＭＩＳ構造に適用することも可能である。また、素子構造は実施形態に述べたものに限定されるものではなく、仕様に応じて適宜変更可能であり、要はｐチャネルのＦＥＴにおけるチャネルの電流方向が＜０１１＞軸に沿った方向となるように構成すればよい。
【００６９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７０】
【図１】従来の歪みＳｉチャネルを用いたＣＭＯＳ構造の半導体装置の例を示す断面図。
【図２】歪みＳｉによるキャリア移動度向上率を示す特性図。
【図３】本発明に係わるＣＭＯＳ構造の平面図。
【図４】Ｆｉｎ型ＦＥＴ構造を示す断面図。
【図５】Ｆｉｎ型ＦＥＴのＣＭＯＳ構造を示す平面図。
【図６】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第３の実施形態に係わる半導体装置の概略構造を示す断面図。
【図９】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】面方位及び歪みによるキャリア移動度の向上率を示す図。
【図１２】キャリア移動方向とキャリア移動度との関係を示す図。
【符号の説明】
【００７１】
１，２１，７１，８１…Ｓｉ基板
２…ＳｉＧｅ層
３，２３，６４，７２，８３…埋め込み酸化膜
４，２４，６５，７６，８４…緩和ＳｉＧｅ層
５，２５，６６，７８，８５…歪みＳｉ層
６，２６，８６…ゲート絶縁膜
７，２７，８７…ゲート電極
９，１０，８９，９０…ソース・ドレイン領域
１１…ｐチャネルＭＯＳＦＥＴ
１２…ｎチャネルＭＯＳＦＥＴ
２４ａ…壁状の突起
６１…ｐ型Ｓｉ基板
６２…歪みＳｉＧｅ層
６３…イオン注入領域
７３…Ｓｉ層（ＳＯＩ層）
７４…歪みＳｉＧｅ層
７５…Ｓｉキャップ層
７７…熱酸化膜
８８…ゲート側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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