(57)【要約】  【課題】  メモリセル小型化とデータ保持時間の長期化とを図る。  【解決手段】  半導体基板１の上にボトム障壁層４と第１の電荷蓄積層５と第２の電荷蓄積層６とトップ障壁層７とゲート電極８を順次積層した構成とし、第２の電荷蓄積層６の局在準位の密度を第１の電荷蓄積層５の局在準位の密度よりも高くする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、
前記電荷蓄積層を、前記ボトム障壁層の側に位置する第１の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第１の電荷蓄積層と同一の複数の元素から構成され、前記第１の電荷蓄積層よりも局在準位密度が高い第２の電荷蓄積層とからなる２層構造としたことを特徴とする電荷蓄積型メモリ。
【請求項２】
請求項１に記載の電荷蓄積型メモリにおいて、
前記ボトム障壁層および前記トップ障壁層は酸化シリコンであり、
前記電荷蓄積層は窒化シリコン、酸化アルミニウム、又は酸化シリコンのいずれか１つの中に金属原子又は半導体原子を過剰に存在させ局在準位を生成させてなることを特徴とする電荷蓄積型メモリ。
【請求項３】
請求項１に記載の電荷蓄積型メモリにおいて、
前記電荷蓄積層および前記トップ障壁層を同一の絶縁物で構成し、
前記トップ障壁層は化学量論的組成の絶縁物でなり、
前記第１の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、
前記第２の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に前記第１の電荷蓄積層よりもさらに過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。
【請求項４】
請求項１に記載の電荷蓄積型メモリにおいて、
前記ボトム障壁層、前記電荷蓄積層および前記トップ障壁層を同一の絶縁物で構成し、
前記ボトム障壁層および前記トップ障壁層は化学量論的組成の絶縁物でなり、
前記第１の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、
前記第２の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に前記第１の電荷蓄積層よりもさらに過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。
【請求項５】
請求項３又は４に記載の電荷蓄積型メモリにおいて、
前記絶縁物として酸化アルミニウムを用い、前記電荷蓄積層に存在する前記金属原子としてアルミニウム原子を用いたことを特徴とする電荷蓄積型メモリ。
【請求項６】
請求項３又は４に記載の電荷蓄積型メモリにおいて、
前記絶縁物として窒化シリコンを用い、前記電荷蓄積層に存在する前記半導体原子としてシリコン原子を用いたことを特徴とする電荷蓄積型メモリ。
【請求項７】
請求項１乃至６のいずれか１つに記載の電荷蓄積型メモリにおいて、
前記半導体基板は、単結晶シリコン基板、多結晶シリコン基板、又はアモルファスシリコンン基板からなることを特徴とする電荷蓄積型メモリ。
【請求項８】
請求項３に記載の電荷蓄積型メモリを製造する方法であって、
電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、
前記第１の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率よりも高い屈折率となる第１の供給量とし、
前記第２の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第１の電荷蓄積層の屈折率よりも高い屈折率となる第２の供給量とし、
前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第３の供給量とする、
ことを特徴とする電荷蓄積型メモリの製造方法。
【請求項９】
請求項４に記載の電荷蓄積型メモリを製造する方法であって、
電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、
前記第１の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率よりも高い屈折率となる第１の供給量とし、
前記第２の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第１の電荷蓄積層の屈折率よりも高い屈折率となる第２の供給量とし、
前記ボトム障壁層および前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第３の供給量とする、
ことを特徴とする電荷蓄積型メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型またはＭＩＳ型半導体装置からなり、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた電荷蓄積型メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から知られている電荷蓄積型メモリの動作について説明する。電荷蓄積型メモリとしては、浮遊ゲートに電子を蓄積するＥＥＰＲＯＭ（フラッシュメモリ）が良く知られている。この浮遊ゲート型フラッシュメモリは、浮遊ゲートに蓄えた電子が絶縁膜を介して抜け出さないようにするために、絶縁膜の厚さを薄くすることができず、そのため書き込みおよび消去の低電圧化や微細化に限界があった。
【０００３】
この浮遊ゲート型フラッシュメモリの欠点を改善する次世代のメモリとして、Ｓｉ3Ｎ4を電荷蓄積層として用いるＳＯＮＯＳ（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）メモリが注目を集めている。ＳＯＮＯＳは、電荷蓄積の方法として、空間的に局在したトラップ準位を用いるために、トラップメモリとも呼ばれている。このトラップメモリの電荷蓄積層としては、Ｓｉ3Ｎ4の他にＡｌ2Ｏ3を用いる構造についても、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（例えば、非特許文献１参照）。
【０００４】
ここで、Ａｌ2Ｏ3を用いる構造を例にとり詳しく説明する。図１１は、近年注目されているトラップメモリの１例の断面図であり、ｐ型単結晶シリコン基板１１のソース１２とドレイン１３を跨ぐような位置に、ＳｉＯ2のボトム障壁層１４を１ｎｍ、Ａｌ2Ｏ3の電荷蓄積層１５を１０ｎｍ、再びＳｉＯ2のトップ障壁層１７を１０ｎｍずつ順次堆積し、最後に、ｎ型ポリシリコンのゲート電極１８を堆積したものである。
【０００５】
図１２は、図１１のトラップメモリのバンド構造を示したものである。Ａｌ2Ｏ3の電荷蓄積層１５には、トラップ準位が、Ａｌ2Ｏ3のコンダクションバンドから、２．４ｅＶ下の位置に存在する。このトラップ準位に電子が捕獲されるため、ボトム障壁層１４を介して電荷が抜けにくくなる。そのため、ボトム障壁層１４を薄くすることができ、書き込みと消去の低電圧化と微細化が可能になる。
【０００６】
さて、浮遊ゲート型フラッシュメモリもトラップメモリ（ＳＯＮＯＳ）も、電荷蓄積層に電子を注入することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの”１”，”０”を判定するものである。
【０００７】
図１３は、トラップメモリにおいて、ｐ型基板１１に２０Ｖを印加し、ゲート電極１８を０Ｖにし、ソース１２とドレイン１３をオープンにして、電荷蓄積層１５からｐ型基板１１へ電子を引き出すことにより、しきい値電圧を負に設定する時の電子の運動の様子を示している。この動作をメモリの消去と呼んでいる。
【０００８】
一方、図１４は、ｐ型基板１１とソース１２とドレイン１３を０Ｖにし、ゲート電極１８に２０Ｖを印加して、ｐ型基板１１から電荷蓄積層１５に電子を注入することにより、しきい値電圧を正に設定する時の電子の運動の様子を示している。この動作をメモリの書き込みと呼んでいる。
【０００９】
図１５は、電子を注入することにより設定した浮遊ゲート型メモリ又はトラップメモリ（ＳＯＮＯＳ）のメモリセルのしきい値分布を示している。ワード線の電圧が０Ｖの時に”１”の状態であれば、メモリセルに電流が流れ、”０”の状態であれば、電流が流れない。電流が流れるか流れないかにより、“１”と“０”の状態を区別している。したがって、１個のメモリセルは１ビットのデータを記憶することができる。
【００１０】
図１６はメモリセルのしきい値分布として、４種類のグループを持った状態を示している。しきい値電圧は、消去状態として“１１”の状態をもち、書き込み状態として“１０”、“０１”、“００”の状態をもつ。この場合、１セル当り４個のしきい値の状態をもつので、１セル２ビットとなっている。
【００１１】
さて、上記のトラップメモリでは、局在準位に電子を蓄積させている。そして、電子が局在準位からトンネル現象を起こさずに捕獲されている、つまりリークせずに捕獲されていることを用いてメモリ機能を持たせている。通常のＳＯＮＯＳメモリの場合では、最近接の局在準位の相互間の距離は、５ｎｍ程度であることが知られている。この場合、１０年程度のデータ保持特性が得られている。
【００１２】
次に、従来のＳＯＮＯＳメモリを、ＥＣＲスパッタ法を用いて製造する方法について詳しく述べる。ＥＣＲスパッタ法は、プラズマを用いて薄膜の成長を行うもので、Ａｌ2Ｏ3についても良質な薄膜が成長できることが知られている（例えば、非特許文献２参照）。      
【００１３】
図１７に、ＥＣＲスパッタ装置を示す。２１は２．４５ＧＨｚのマイクロ波を導入する導波管、２２は磁場生成用のコイル、２３はマイクロ波透過用のクォーツ窓、２４も磁場生成用のコイル、２５はチャンバ、２６は軸２６ａを中心に回転可能なホルダ、２７はそのホルダ２６に保持される半導体基板、２８はターゲット、２９はターゲット２８に高周波電力を印加するための１３．５６ＭＨｚの高周波発振器、３０、３１はガス注入部である。ここでは、電子サイクロトロン共鳴プラズマ３２を生成するために、２．４５ＧＨｚで５００Ｗのマイクロ波と、コイル２２，２４により発生する８７５ガウスの磁束を用いている。そして、このプラズマ３２に発散磁場により１０〜２０ｅＶ程度の運動エネルギーを持たせて、垂直方向（半導体基板２７方向）に引き出すことにより、半導体基板２７上で膜の成長を行う。ＥＣＲスパッタ装置では、１０〜２０ｅＶと非常に低エネルギーであるために、膜の結晶に欠陥が入らない高品質の薄膜の成長が可能である。
【００１４】
図１８は、ガス注入部３０からアルゴン（Ａｒ）ガスを注入するとともに、ガス注入部３１から酸素（Ｏ2）ガスを注入し、Ａｌをターゲット２８としたときの半導体基板２７上での酸化アルミニウムの成長速度と、屈折率（測定波長：６３２．８ｎｍ）を酸素ガスの流量に対してプロットしたものである。白丸は屈折率、黒丸は成長速度であり、横軸が酸素ガス流量である。
【００１５】
屈折率については、酸素ガス流量が４〜９ｓｃｃｍにおいて、１．６〜１．７という値が得られており、これは化学量論的組成（Ａｌ2Ｏ3）の酸化アルミニウムの通常の値である。酸素ガス流量が４ｓｃｃｍ以下では、屈折率が徐々に大きくなり、このことから理想的な組成Ａｌ2Ｏ3の状態から、Ａｌが過剰に存在する組成Ａｌ2+xＯ3（ｘ＞０）状態に変化することがわかる。
【００１６】
成長速度においても、酸素ガス流量によって、成長速度が大きく変化する。７〜９ｓｃｃｍの領域において、成長速度は１ｎｍ／ｍｉｎと非常に遅い。これは、酸素ガス流量が大きいために、Ａｌターゲット表面が酸化してしまい、Ａｌ原子が飛び出しにくくなったためである。ＥＣＲスパッタ法において、この領域をオキサイド領域（領域(3)）と呼んでいる。
【００１７】
また、４〜７ｓｃｃｍの領域において、成長速度は６．５ｎｍ／ｍｉｎと非常に速い。これは、酸素ガス流量が小さいために、Ａｌターゲット表面が酸化せず、Ａｌ原子が飛び出しやすいためである。ＥＣＲスパッタ法において、この領域をメタル領域（領域(2)）と呼んでいる。このメタル領域において、酸化アルミニウムを堆積した場合、局在準位の極めて少ない良質な組成Ａｌ2Ｏ3の膜を堆積できることが知られている。
【００１８】
ここで、等価酸化膜厚ＥＯＴ（equivalent oxide thickness)を、
ＥＯＴ≡［（ＳｉＯ2の誘電率）／（絶縁体の誘電率）］×絶縁体の膜厚
と定義すると、誘電率がＳｉＯ2よりも大きなＡｌ2Ｏ3膜は、同じＥＯＴで比較した場合に、ＳｉＯ2 膜よりも実膜厚を大きくすることができるため、絶縁膜中を流れるリーク電流が小さくなることが知られている。
【００１９】
次に、酸素ガス流量がさらに小さい領域について説明する。図１８の０〜４ｓｃｃｍの領域のように酸素ガス流量を小さくすることにより、成長速度は、６．５ｎｍ／ｍｉｎから徐々に再び小さくなる。これは、酸素が不足し、Ａｌ2Ｏ3 が成長しにくくなったためである。ここでは、この領域をメタルリッチ領域（領域(1)）と呼ぶことにする。
【００２０】
このようなメタルリッチ領域(1)においては、屈折率の変化を見ることにより、Ａｌ原子が過剰に供給されている組成Ａｌ2+xＯ3 （ｘ＞０）が成長されていることが分かる。Ａｌ原子が過剰のＡｌ2+xＯ3の膜は、絶縁体中においてＡｌ原子による局在準位が多数生成され、そこに電子を蓄積することができると予測される。ＥＣＲスパッタ法では、このメタルリッチ領域(1)において酸素流量を制御することにより局在準位の形成を制御できる。従来技術においては、Ａｌ原子が過剰のＡｌ2+xＯ3の膜の堆積を、ＥＣＲスパッタ法のメタルリッチ領域(1)を利用することにより実現した。
【００２１】
以上の手法により作製した電荷蓄積型メモリの全体の構造の断面図を図１９に示す。ｐ型シリコン基板４１の上に、ボトム障壁層４４として、５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3を４．５ｎｍ成長させ、次に０〜４ｓｃｃｍの酸素流量によりＡｌ2+xＯ3の電荷蓄積層４５を４．５ｎｍ成長させ、次に５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3のトップ障壁層４７を９ｎｍ成長させた。ゲート電極４８はＡｌを蒸着することにより形成している。
【００２２】
図１９に示した電荷蓄積型メモリの電荷蓄積層４５に局在準位をもつ場合のバンド構造を図２０に示した。また、図２１に、酸素流量４ｓｃｃｍのメタル領域(2)の条件で、電荷蓄積層４５として成長したＡｌ2+xＯ3のダイオードのＣ−Ｖ特性を示す。ゲート電極４８を形成する前に高真空中で６００℃、約３分間の熱処理を施している。この場合は、電荷蓄積層４５には局在準位があまり生成されず、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスを生じないことが分かる。
【００２３】
図２２に、酸素流量２ｓｃｃｍのメタルリッチ領域(1)の条件で、電荷蓄積層４５として成長したＡｌ2+xＯ3のダイオードのＣ−Ｖ特性を示す。この試料もゲート電極４８の形成前に６００℃の高真空中熱処理を約３分間施している。この場合は、電荷蓄積層４５には局在準位が数多く生成されて、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスが生じている。ここで、ゲート電圧を１Ｖとした時に、容量の大きい状態をＡ、容量の小さい状態をＢとする。
【００２４】
図２３は、図２２においてゲート電圧を１Ｖ（状態Ａ，Ｂ）とした時の電荷蓄積型アルミナ（Ａｌ2+xＯ3）ダイオードの容量値の時間変化を示したものである。状態Ａでは３０分経過後も殆ど値が変化しない。次に、状態をＢとして容量値の変化を調べると、同様に３０分経過後も殆ど値が変化しない。次に、再び状態をＡとして容量値を測定すると、２時間経過後も殆ど値が変化しないことが分かった。この結果から、１０年（３×１０8秒）後にも大きな変化はなく、十分大きなマージンがとれることが予想される。このように、障壁層４４，４７に欠陥の少ない高品質のＡｌ2Ｏ3膜を用いたため、良好な電荷保持特性が得られ、また、酸素流量を減らしてＡｌ過剰としたＡｌ2+xＯ3の電荷蓄積層は、トラップに電子を蓄積するために、メモリとして極めて良好な動作をすることが明らかとなった。
【００２５】
さて、現在の最先端のメモリセルのサイズは９０ｎｍ角（９０ｎｍ×９０ｎｍ）であるが、今後、メモリセルのサイズが一層微細化され、メモリが大容量化され、ＳＯＮＯＳメモリにおいては、２０ｎｍ角（２０ｎｍ×２０ｎｍ）以下のメモリセルも実現されると考えられる。このとき、２０ｎｍ角のメモリセルにおいて、電荷蓄積層の高さ（厚さ）が１０ｎｍ程度になると仮定すると、最近接の局在準位の相互間の距離は、５ｎｍ程度であるから、電荷蓄積層の領域においいて、局在準位の数は次式により求められる。
【００２６】
（２０ｎｍ／５ｎｍ）2×（１０ｎｍ／５ｎｍ）＝３２      (1)
この３２個という数は極めて小さく、各メモリセルにおいてかなりばらつくことが予想される。また、電荷蓄積層にはなるべく多くの電子を蓄積した方が、しきい値電圧が大きく変化し、メモリの“１”と“０”の状態を明確に区別できるという利点がある。
【００２７】
以上の観点から、各メモリセルにおける電荷蓄積層の局在準位の数はなるべく多くする必要がある。そこで、仮に、局在準位の数を前記の３２個の４倍の１２８個にした場合、最近接の局在準位の相互間の距離は、５ｎｍ／４1/3＝３．１５ｎｍ程度となる。しかし、このように局在準位の相互間の距離が短くなると、局在準位に捕獲されている電子が、隣の局在準位にトンネルしやすくなる。トンネル確率は、一般式では次式で表せる（例えば、非特許文献３参照）。
【００２８】
ｐ＝exp（−αφ1/2ｄ）                                  (2)
ここで、φはトンネル障壁の障壁高さ、ｄはトンネル障壁の厚み、αは係数である。電荷蓄積層の電子は、最終的にはトンネル現象によってボトム障壁層から半導体基板にリークして失われるが、失われる電子数はトンネル確率に比例する。従って、データの保持時間は、トンネル確率が小さい方が長いことがわかる。
【００２９】
式(2)より、トンネル障壁の厚みの変化は、トンネル確率に対して、指数関数的に影響する。シミュレーションおよび実験により、トンネル障壁層の厚みが１ｎｍ薄くなると、トンネルによるトンネル電流は、約１００倍大きくなることが知られている（例えば、非特許文献４参照）。よって、局在準位の相互間の距離が５ｎｍから３ｎｍと小さくなった場合、トンネルによるリーク電流が約１万倍大きくなることが予想される。このことは、トラップメモリのデータ保持性能が、例えば１０年（３×１０8秒）から８時間（３×１０4秒）へ劣化することを意味している。
【００３０】
【非特許文献１】T.Sugizaki et al.”Novel Muli-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer” 2003 Symposium on VLSI Thechnology Digest of Technical Papers,Page 27.
【非特許文献２】Y.Jin,K.Saito,M.Shimada and T.Ono,“Using electron cyclon resonance sputtering in the deposition of ultrathin Al2O3 gate dielectrics”,J.Vac.Sci.Technol.B21(3),p.942-948,(2003).
【非特許文献３】S.M.Sze,"Physics of Semiconductor Devices" 2nd Edition,John Wiley & Sons.Inc.,page 541,1981.
【非特許文献４】J.J.Lee,X.Wang,W.Bai,N.Lu,J.Liu, and D.L.Kwong,"Theoretical and experimental investigation of Si nanocrystal memory device with Hf02 high-k tunneling dielectic" 2003 Symposium on VLSI Technology Digest of Technical Papers, page 33.
【発明の開示】
【発明が解決しようとする課題】
【００３１】
以上のように、メモリセルの小型化を図る際に、電荷蓄積層における局在準位の数をなるべく多くしようとすると、最近接の局在準位の相互間の距離を小さくする必要があり、このためデータ保持性能が悪化するという問題点が存在した。
【００３２】
本発明の目的は、電荷蓄積層のボトム障壁層の側の局在準位密度を低く、トップ障壁層側の局在準位密度を高くして、電荷蓄積層からボトム障壁層を経由するトンネルによる半導体基板側への電荷のリークをなくし、メモリセルの小型化とデータ保持性能の向上の両者を満足できることができるようにした電荷蓄積型メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【００３３】
請求項１にかかる発明は、半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、前記電荷蓄積層を、前記ボトム障壁層の側に位置する第１の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第１の電荷蓄積層と同一の複数の元素から構成され、前記第１の電荷蓄積層よりも局在準位密度が高い第２の電荷蓄積層とからなる２層構造としたことを特徴とする。
【００３４】
請求項２にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記ボトム障壁層および前記トップ障壁層は酸化シリコンであり、前記電荷蓄積層は窒化シリコン、酸化アルミニウム、又は酸化シリコンのいずれか１つの中に金属原子又は半導体原子を過剰に存在させ局在準位を生成させてなることを特徴とする。
【００３５】
請求項３にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記電荷蓄積層および前記トップ障壁層を同一の絶縁物で構成し、前記トップ障壁層は化学量論的組成の絶縁物でなり、前記第１の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、前記第２の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に前記第１の電荷蓄積層よりもさらに過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする。
【００３６】
請求項４にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記ボトム障壁層、前記電荷蓄積層および前記トップ障壁層を同一の絶縁物で構成し、前記ボトム障壁層および前記トップ障壁層は化学量論的組成の絶縁物でなり、前記第１の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、前記第２の電荷蓄積層は絶縁物を構成する元素である金属原子又は半導体原子が化学量論的に前記第１の電荷蓄積層よりもさらに過剰に存在し、該金属原子又は該半導体原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする。
【００３７】
請求項５にかかる発明は、請求項３又は４に記載の電荷蓄積型メモリにおいて、前記絶縁物として酸化アルミニウムを用い、前記電荷蓄積層に存在する前記金属原子としてアルミニウム原子を用いたことを特徴とする。
【００３８】
請求項６にかかる発明は、請求項３又は４に記載の電荷蓄積型メモリにおいて、前記絶縁物として窒化シリコンを用い、前記電荷蓄積層に存在する前記半導体原子としてシリコン原子を用いたことを特徴とする。
【００３９】
請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載の電荷蓄積型メモリにおいて、前記半導体基板は、単結晶シリコン基板、多結晶シリコン基板、又はアモルファスシリコンン基板からなることを特徴とする。
【００４０】
請求項８にかかる発明は、請求項３に記載の電荷蓄積型メモリを製造する方法であって、電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、前記第１の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率よりも高い屈折率となる第１の供給量とし、前記第２の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第１の電荷蓄積層の屈折率よりも高い屈折率となる第２の供給量とし、前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第３の供給量とする、ことを特徴とする。
【００４１】
請求項９にかかる発明は、請求項４に記載の電荷蓄積型メモリを製造する方法であって、電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、前記第１の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率よりも高い屈折率となる第１の供給量とし、前記第２の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第１の電荷蓄積層の屈折率よりも高い屈折率となる第２の供給量とし、前記ボトム障壁層および前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第３の供給量とする、ことを特徴とする。
【発明の効果】
【００４２】
本発明の電荷蓄積型メモリによれば、電荷蓄積層を局在準位密度が低い第１の電荷蓄積層と局在準位密度が高い第２の電荷蓄積層の２層構造で構成し、第１の電荷蓄積層をボトム障壁層の側に配置し、第２の電荷蓄積層をトップ障壁層の側に配置して、局在準位密度が高い第２の電荷蓄積層を半導体基板から遠い側に配置したので、ボトム障壁層を介して半導体基板方向にトンネルによりリークする電荷をほとんど無くすことができ、メモリセルの小型化とデータ保持性能の向上の両者を満足させることができる利点がある。
【発明を実施するための最良の形態】
【００４３】
本発明では、半導体基板表面にボトム障壁層、電荷蓄積層、トップ障壁層、ゲート電極を順次積層した構造を有する電荷蓄積型メモリにおいて、電荷蓄積層を、局在準位密度の低い第１の電荷蓄積層と局在準位密度の高い第２の電荷蓄積層からなる２層構造として、第２の電荷蓄積層を半導体基板から最も離れたトップ障壁層の側に配置し、局在準位に蓄積した電荷のトンネル確率を低くすることによって、メモリセルの小型化を図った場合でも十分な電荷蓄積量を保ったままデータ保持時間を長くできるようにする。以下、詳しく説明する。
【実施例１】
【００４４】
図１は実施例１の電荷蓄積型メモリの構造を示す断面図である。この実施例１は、ｐ型単結晶シリコン基板１のソース２とドレイン３を跨ぐような位置に、ＳｉＯ2のボトム障壁層４を１ｎｍ、Ａｌ2+x1Ｏ3（ｘ１＞０）の第１の電荷蓄積層５（タイプ２）を１０ｎｍ、Ａｌ2+x2Ｏ3（ｘ２＞ｘ１）の第２の電荷蓄積層６（タイプ３）を０．３ｎｍ（１原子層程度）、ＳｉＯ2のトップ障壁層７を１０ｎｍ順次積層し、最後に、ｎ型ポリシリコンのゲート電極８を積層している。このように、所定の局在準位を持つＡｌ2+x1Ｏ3の第１の電荷蓄積層５（タイプ２）をボトム障壁層４の上に積層し、その上に局在準位密度がより高いＡｌ2+x2Ｏ3の第２の電荷蓄積層６（タイプ３）が１原子層程度積層されている。
【００４５】
図２は、図１の電荷蓄積型メモリのバンド構造を示す図である。第１，第２の電荷蓄積層５，６の領域においてトラップ準位が存在し、ここに電子が蓄積される。これらの電荷蓄積層５，６の領域における電流は、トラップ準位を介して流れる電流となる。また、ボトム障壁層４においては、トラップ準位が存在せず、Fowler-Nordheim(F-N)トンネル型となる。また、トップ障壁層７においては、膜厚がボトム障壁層４よりも厚い為に、電流は殆ど流れない。
【００４６】
２０ｎｍ角、高さ１０ｎｍの領域の局在準位の数を１２８として、第１の電荷蓄積層５に３２個、第２の電荷蓄積層６に９６個だけ配置するものとする。このとき、第１の電荷蓄積層５（タイプ２）においては、局在準位の相互間の距離は５ｎｍである。第２の電荷蓄積層６（タイプ３）においては、２０ｎｍ角の２次元に局在準位が９６個配置されていることから、局在準位の相互間の距離は、２０ｎｍ／（９６）1/2＝２ｎｍ程度である。
【００４７】
電荷蓄積層５，６の生成は、例えば、前述したＥＣＲスパッタ法により製造することができる。この場合は、酸素ガス流量を減らす（図１８のメタルリッチ領域(1)）ことにより実現する。すなわち、第１の電荷蓄積層５の形成時には、酸素ガスを、スパッタリングにより堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率よりも高い屈折率となる第１の供給量とする。第２の電荷蓄積層６の形成時には、酸素ガスを、スパッタリングにより堆積される酸化アルミニウムの屈折率が第１の電荷蓄積層５の屈折率よりも高い屈折率となる第２の供給量とする。これらにより、第１の電荷蓄積層５の組成は、Ａｌ原子が過剰に供給されている組成Ａｌ2+x1Ｏ3（ｘ１＞０）となり、第２の電荷蓄積層６の組成は、Ａｌ原子がより過剰に供給されている組成Ａｌ2+x2Ｏ3（ｘ２＞ｘ１）となり、これらのＡｌ原子の局在準位が生成する。
【００４８】
この実施例１により、電荷蓄積型メモリセル内における局在準位の数を大きくすることができ、かつ、ｐ型単結晶シリコン基板１までのトンネル経路において、最近接の局在準位の相互間の距離を５ｎｍに保つことができ、良好なデータ保持特性を保つことができる。図３に第１の電荷蓄積層５（タイプ２：３層の局在準位）と第２の電荷蓄積層６（タイプ３：１層の局在準位）の局在準位Pの空間的位置の模式図を示した。
【００４９】
図９に、本実施例１を用いた場合の局在準位の相互距離に関する効果を示す。従来例では、２０ｎｍ角１０ｎｍ高さのメモリセル領域に１２８個の局在準位を配置しようとすると、局在準位の相互間隔は、３．１５ｎｍとなった。これに対して、本実施例１によれば、半導体基板１から最も離れた位置に局在準位の相互間隔が２ｎｍと密度の高い第２の電荷蓄積層６を設けるために、リークに関与する局在準位の間隔は、第１の電荷蓄積層５の５ｎｍであり、局在準位相互間のトンネルを殆ど無くすことができる。図１０に、本実施例１を用いた場合のデータ保持時間に関する効果を示す。従来例のデータ保持時間が８時間（３×１０4秒）であるのに対し、本実施例１では、１０年（３×１０8秒）程度と長いデータ保持時間を実現できる。
【実施例２】
【００５０】
図４は実施例２の電荷蓄積型メモリの構造を示す断面図である。この実施例２は、ｐ型単結晶シリコン基板１のソース２とドレイン３を跨ぐような位置に、ＳｉＯ2 のボトム障壁層４を１ｎｍ、Ａｌ2+x1Ｏ3（ｘ１＞０）の第１の電荷蓄積層５（タイプ２）を１０ｎｍ、Ａｌ2+x2Ｏ3（ｘ２＞ｘ１）の第２の電荷蓄積層６（タイプ３）を０．３ｎｍ（１原子層程度）、Ａｌ2Ｏ3のトップ障壁層７Ａ（タイプ１）を１０ｎｍ順次積層し、最後に、ｎ型ポリシリコンのゲート電極８を積層している。すなわち、この実施例２は、実施例１の電荷蓄積型メモリにおけるトップ障壁層７を、局在準位の極めて少ない１０ｎｍのＡｌ2Ｏ3のトップ障壁層７Ａに置き換えたものである。
【００５１】
この結果、実施例２では、第１，第２の電荷蓄積層５，６とトップ障壁層７Ａを同一の絶縁物Ａｌ2Ｏ3で構成することができる。図６にタイプ１〜３の局在準位の相互間の距離の比較を示した。タイプ２が５ｎｍ、タイプ３が２ｎｍであるのに対し、タイプ１は５０ｎｍ程度とタイプ２，３に比べて桁違いに大きな距離であり、電荷蓄積効果よりも電荷障壁効果が大きくなっている。
【００５２】
図５は図４の電荷蓄積型メモリのバンド構造を示す図である。第１，第２の電荷蓄積層５，６の領域においてトラップ準位が存在し、ここに電子が蓄積される。これらの電荷蓄積層５，６の領域における電流は、トラップ準位を介して流れる電流となる。また、ボトム障壁層４においては、トラップ準位が存在せず、Fowler-Nordheim(F-N)トンネル型となる。また、トップ障壁層７Ａにおいては、障壁高さがボトム障壁層４のそれよりも低いが、膜厚がボトム障壁層４よりも厚い為に、電流は殆ど流れない。
【００５３】
この構造により、電荷蓄積層５，６とトップ障壁層７Ａを別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。また、ボトム障壁層４のＳｉＯ2はシリコン基板１の熱酸化により容易に形成できるので、製造コストの増加にはつながらない。
【００５４】
電荷蓄積層５，６の生成は、前述したＥＣＲスパッタ法により製造する場合は、実施例１の場合と同様に製造できる。トップ障壁層７Ａの生成は、図１８のメタル領域(2)又はオキサイド領域(3)を利用してＡｌ2Ｏ3の化学量論的組成の膜とする。
【実施例３】
【００５５】
図７は実施例３の電荷蓄積型メモリの構造を示す断面図である。この実施例３は、ｐ型単結晶シリコン基板１のソース２とドレイン３を跨ぐような位置に、Ａｌ2Ｏ3のボトム障壁層４Ａ（タイプ１）を１ｎｍ、Ａｌ2+x1Ｏ3（ｘ１＞０）の第１の電荷蓄積層５（タイプ２）を１０ｎｍ、Ａｌ2+x2Ｏ3（ｘ２＞ｘ１）の第２の電荷蓄積層６（タイプ３）を０．３ｎｍ（１原子層程度）、Ａｌ2Ｏ3のトップ障壁層７Ａ（タイプ１）を１０ｎｍ順次積層し、最後に、ｎ型ポリシリコンのゲート電極８を積層している。すなわち、この実施例３は、実施例１の電荷蓄積型メモリにおけるトップ障壁層７を、局在準位の極めて少ない１０ｎｍのＡｌ2Ｏ3のトップ障壁層７Ａに置き換えると共に、ボトム障壁層４も局在準位の極めて少ない１ｎｍのＡｌ2Ｏ3のボトム障壁層４Ａに置き換えたものである。この結果、実施例３では、ボトム障壁層４Ａ、電荷蓄積層５，６とトップ障壁層７Ａを同一の絶縁物Ａｌ2Ｏ3で構成することができる。
【００５６】
図８は図７の電荷蓄積型メモリのバンド構造を示す図である。第１，第２の電荷蓄積層５，６の領域においてトラップ準位が存在し、ここに電子が蓄積される。これらの電荷蓄積層５，６の領域における電流は、トラップ準位を介して流れる電流となる。また、ボトム障壁層４Ａにおいては、トラップ準位が存在せず、Fowler-Nordheim(F-N)トンネル型となる。また、トップ障壁層７Ａにおいては、膜厚がボトム障壁層４Ａよりも厚い為に、電流は殆ど流れない。
【００５７】
この構造により、ボトム障壁層４Ａと電荷蓄積層５，６とトップ障壁層７Ａを別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。
【００５８】
電荷蓄積層５，６の生成は、前述したＥＣＲスパッタ法により製造する場合は、実施例１の場合と同様に製造できる。ボトム障壁層４Ａとトップ障壁層７Ａの生成は、図１８のメタル領域(2)又はオキサイド領域(3)を利用してＡｌ2Ｏ3の化学量論的組成の膜とする。
【実施例４】
【００５９】
なお、以上の実施例１〜３で使用した絶縁物の酸化アルミニウムは、窒化シリコンに置き換えることもできる。この場合は、第１の電荷蓄積層５はシリコンリッチな組成Sｉ3+y1Ｎ4（ｙ１＞０）とし、第２の電荷蓄積層６はよりシリコンリッチな組成Sｉ3+y2Ｎ4（ｙ２＞ｙ１）とし、トップ障壁層７Ａやボトム障壁層４Ａは化学量論的組成のＳｉ3Ｎ4とすればよい。
【００６０】
また、実施例１〜３で使用した酸化アルミニウムの電荷蓄積層５，６は、Ａｌ2Ｏ3、Sｉ3Ｎ4、SiＯ2等を基材としてそこにタングステンやアルミニウムのような金属原子、あるいはシリコンやゲルマニウムのような半導体原子をドープすることにより局在準位を生成させることも可能であり、これらの場合、第２の電荷蓄積層６は第１の電荷蓄積層５の場合よりも、ドーピング密度を大きくして局在準位の密度を高める。
【００６１】
さらに、実施例１〜３において単結晶シリコン基板１は、多結晶シリコン基板あるいはアモルファスシリコン基板に代えることができる。また、電荷蓄積型メモリの作製方法において、電荷蓄積層５，６の製法は、ＥＣＲスパッタ法やドーピング法以外の製法が制限されるものではない。
【図面の簡単な説明】
【００６２】
【図１】実施例１の電荷蓄積型メモリの構造を示す断面図である。
【図２】実施例１の電荷蓄積型メモリのバンド構造の説明図である。
【図３】タイプ２とタイプ３の電荷蓄積層の局在準位の空間的位置の模式図である。
【図４】実施例２の電荷蓄積型メモリの構造を示す断面図である。
【図５】実施例２の電荷蓄積型メモリのバンド構造の説明図である。
【図６】タイプ１とタイプ２とタイプ３の電荷蓄積層の局在準位相互間の距離の特性図である。
【図７】実施例３の電荷蓄積型メモリの構造を示す断面図である。
【図８】実施例３の電荷蓄積型メモリのバンド構造の説明図である。
【図９】従来例と実施例１のリークに関与する局在準位相互間の距離の特性図である。
【図１０】従来例と実施例１のデータ保持時間の特性図である。
【図１１】従来の電荷蓄積型メモリの構造を示す断面図である。
【図１２】従来の電荷蓄積型メモリのバンド構造の説明図である。
【図１３】図１１の電荷蓄積型メモリの消去の説明図である。
【図１４】図１１の電荷蓄積型メモリの書き込みの説明図である。
【図１５】２値のメモリセルのしきい値の電圧分布特性図である。
【図１６】４値のメモリセルのしきい値の電圧分布特性図である。
【図１７】従来の電荷蓄積型メモリの製造方法に使用するＥＣＲスパッタ装置の構造を示す断面図である。
【図１８】生成される酸化アルミニウム膜の酸素流量に対する成長速度と屈折率の特性図である。
【図１９】図１７のＥＣＲスパッタ装置により製造したトラップメモリの構造を示す断面図である。
【図２０】図１９の電荷蓄積型メモリのバンド構造の説明図である。
【図２１】酸素流量４ｓｃｃｍの条件で成長させた酸化アルミニウム膜のダイオードのＣ−Ｖの特性図である。
【図２２】酸素流量２ｓｃｃｍの条件で成長させた酸化アルミニウム膜のダイオードのＣ−Ｖの特性図である。
【図２３】酸化アルミニウム膜のダイオードの容量値の時間変化の特性図である。
【符号の説明】
【００６３】
１：ｐ型単結晶シリコン基板
２：ソース
３：ドレイン
４，４Ａ：ボトム障壁層
５：第１の電荷蓄積層
６：第２の電荷蓄積層
７，７Ａ：トップ障壁層
８：ゲート電極
１１：ｐ型単結晶シリコン基板
１２：ソース
１３：ドレイン
１４：ボトム障壁層
１５：電荷蓄積層
１７：トップ障壁層
１８：ゲート電極
２１：導波管
２２：コイル
２３：クォーツ窓
２４：コイル
２５：チャンバ
２６：ホルダ
２７：半導体基板
２８：ターゲット
２９：高周波発振器
３０，３１：ガス注入部
３２：電子サイクロトロン共鳴プラズマ
４１：ｐ型単結晶シリコン基板
４４：ボトム障壁層
４５：電荷蓄積層
４７：トップ障壁層
４８：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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