(57)【要約】【課題】メモリアレイの書き込みあるいは読み出しの回路を小型化し、論理回路の再構成時間を短縮する制御回路を提供する。【解決手段】第１及び第２の否定型論理回路６８ａ、６８ｂで構成されるフリップフロップ回路と、第１の否定型論理回路６８ａの出力と第２の否定型論理回路６８ｂの入力の間の第１の配線に接続され、第１の配線に接続する端子間の抵抗値が書き込み信号により変化する第１のメモリ素子６４ａと、第１の否定型論理回路６８ａの入力と第２の否定型論理回路６８ｂの出力の間の第２の配線に接続され、第２の配線に接続する端子間の抵抗値が書き込み信号により変化する第２のメモリ素子６４ｂとを備える。【選択図】図４
2005100565.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の否定型論理回路で構成されるフリップフロップ回路と、
前記第１の否定型論理回路の出力と前記第２の否定型論理回路の入力の間の第１の配線に接続され、前記第１の配線に接続する端子間の抵抗値が書き込み信号により変化する第１のメモリ素子と、
前記第１の否定型論理回路の入力と前記第２の否定型論理回路の出力の間の第２の配線に接続され、前記第２の配線に接続する端子間の抵抗値が前記書き込み信号により変化する第２のメモリ素子
とを備えることを特徴とする制御回路。
【請求項２】
前記第１及び第２のメモリ素子が、電場、磁場、光、熱を加えることでメモリ素子間の抵抗を変化させることができ、かつ前記第１及び第２のメモリ素子の端子間の抵抗を電気信号として読み出すメモリ素子であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１及び第２のメモリ素子が、前記フリップフロップ回路を有する半導体基板の上に設置された配線層内、または前記配線層上に設けられることを特徴とする請求項１又は２に記載の制御回路。
【請求項４】
複数の論理回路の論理ゲートの回路構成情報を取得する入力回路と、
前記回路構成情報を前記入力回路から取得する書き込み回路と、
前記書き込み回路から出力された前記回路構成情報のそれぞれを相互の抵抗値の高低関係により格納する第１及び第２のメモリ素子の対からなる複数のメモリユニットが、前記論理回路に応じた数だけ並んで配置されたメモリアレイと、
フリップフロップ回路を構成する否定型論理回路ユニットを有し、前記第１及び第２のメモリ素子を前記否定型論理回路ユニットの第１の否定型論理回路の出力と前記否定型論理回路ユニットの第２の否定型論理回路の入力、及び前記第１の否定型論理回路の入力と前記第２の否定型論理回路の出力の間にそれぞれ接続して、前記回路構成情報を前記メモリユニットから読み出して前記回路構成情報を出力する複数の前記否定型論理回路ユニットが、前記メモリアレイのそれぞれに対応して複数個並んで配置された否定型論理回路アレイと、
前記否定型論理回路アレイに、複数の前記回路構成情報の選択信号を出力する回路構成情報選択回路と、
前記選択信号により選択されて前記否定型論理回路ユニットから出力された前記回路構成情報により前記論理ゲートを再構成するリコンフィギャラブル論理ゲート
とを備えることを特徴とするリコンフィギャラブル論理ブロック。
【請求項５】
前記メモリアレイが、前記入力回路、前記書き込み回路、前記否定型論理回路アレイ、前記回路構成情報選択回路、及び前記リコンフィギャラブル論理ゲートを有する半導体基板の上に設置された配線層内、または前記配線層上に設けられることを特徴とする請求項４に記載のリコンフィギャラブル論理ブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リコンフィギャラブル論理ブロックに関し、特に論理回路の回路構成情報のメモリ素子への書き込みと読み出しを行う制御回路に関する。
【背景技術】
【０００２】
リコンフィギャラブル論理ブロックには、ソフトウェアで論理回路の構成が書き換えられる機能があり、柔軟なシステム大規模集積回路（ＬＳＩ）を提供する手段として有効である。しかし、書き換える論理回路の再構成データを格納するメモリアレイが必要で、リコンフィギャラブル論理ブロックが大型になる。また、論理回路の書き換えでは、メモリからバスラインを介して多量の回路構成情報を行う回路へシリアルに伝送することが必要であり、論理回路の再構成に長時間を要することが問題である。
【０００３】
これらを解決するために、リコンフィギャラブル論理ブロックの配線切り替えの役割を担うメモリアレイを、リコンフィギャラブル論理ブロックの配線層側に積層させることが有効である。
【０００４】
即ち、メモリアレイが通常大型であるため、多層化することでリコンフィギャラブル論理ブロック面積を小さくできる。また、メモリアレイと論理回路との配線距離が小さくでき、かつ、並列に信号伝送することが出来るため、論理回路の配線を再構成する信号の伝達速度が速くなる（例えば、非特許文献１参照）。
【非特許文献１】アイ・イー・アイ・シー・イーテクニカルリポート（IEICE Tech. Report. ICD2002-10）， ２００２年，ｐ．１３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の方法では、メモリアレイの書き込みと読み出しは、例えば１６ビット単位でシリアルに実施されるため、大規模な論理回路では長時間を要する。更に、論理回路の配線の書き換えにおいてもシリアルに再構成が行われ、長時間を要する。
【０００６】
メモリと論理回路の間でパラレルにデータ転送を行う場合、リコンフィギャラブル論理ブロックを小型にするために、メモリ素子への書き込みと読み出しを行う回路を小型化することが必要である。従来は、論理回路の回路構成情報の読み出しに、センスアンプ回路が使用されている。しかし、センスアンプ回路は、メモリ素子に対してサイズが大きい。メモリ素子一つ一つについて、書き込み回路とセンスアンプ回路を設けなければならないのでリコンフィギャラブル論理ブロック全体を小さくすることは困難である。
【０００７】
本発明は、上記した問題を解決するためになされたものであり、その目的は、メモリアレイの書き込みあるいは読み出しの回路を小型化することと、メモリを多層化することにより回路全体を小型化するとともに、論理回路の再構成時間を短縮することが可能な制御回路及びリコンフィギャラブル論理ブロックを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様は、（イ）第１及び第２の否定型論理回路で構成されるフリップフロップ回路と、（ロ）第１の否定型論理回路の出力と第２の否定型論理回路の入力の間の第１の配線に接続され、第１の配線に接続する端子間の抵抗値が書き込み信号により変化する第１のメモリ素子と、（ハ）第１の否定型論理回路の入力と第２の否定型論理回路の出力の間の第２の配線に接続され、第２の配線に接続する端子間の抵抗値が書き込み信号により変化する第２のメモリ素子とを備える制御回路であることを要旨とする。
【０００９】
本発明の第２の態様は、（イ）複数の論理回路の論理ゲートの回路構成情報を取得する入力回路と、（ロ）回路構成情報を回路構成情報を入力回路から取得する書き込み回路と、（ハ）書き込み回路から出力された回路構成情報のそれぞれを相互の抵抗値の高低関係により格納する第１及び第２のメモリ素子の対からなる複数のメモリユニットが、論理回路構成情報の種類の数に応じて並んで配置されたメモリアレイと、（ニ）フリップフロップ回路を構成する否定型論理回路ユニットを有し、第１及び第２のメモリ素子を否定型論理回路ユニットの第１の否定型論理回路の出力と否定型論理回路ユニットの第２の否定型論理回路の入力、及び第１の否定型論理回路の入力と第２の否定型論理回路の出力の間にそれぞれ接続して、回路構成情報をメモリユニットから読み出して回路構成情報を出力する複数の否定型論理回路ユニットが、メモリアレイのそれぞれに対応して複数個並んで配置された否定型論理回路アレイと、（ホ）否定型論理回路アレイに、複数の回路構成情報の選択信号を出力する回路構成情報選択回路と、（ヘ）選択信号により選択されて否定型論理回路ユニットから出力された回路構成情報により論理ゲートを再構成するリコンフィギャラブル論理ゲートとを備えるリコンフィギャラブル論理ブロックを基本構成とした論理回路であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、メモリアレイの書き込み及び読み出しの回路を小型化し、論理回路の再構成時間を短縮する制御回路及びリコンフィギャラブル論理ブロックを提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、形状や寸法は現実のものとは異なることに留意すべきである。したがって、具体的な形状や寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係るリコンフィギャラブル論理ブロック４０は、図１に示すように、例えば外部の論理回路レイアウト設計装置（図示省略）等に接続される入力端子５１から複数の論理回路をそれぞれ再構成するためのデータ（以下、再構成データと称する。）の入力信号Ｄｉｎを取得する入力回路５８と、入力回路５８から出力される再構成データ信号Ｄｌｗを増幅して書き込み信号Ｄｗｒを出力する書き込み回路５４と、書き込み信号Ｄｗｒにより書き込まれて複数の論理回路のそれぞれの再構成データを格納するメモリアレイ４６及び格納された再構成データに基づいて論理演算を行う否定型論理回路アレイ５６から構成され、出力信号ＤＳａ及びＤＳｂを出力する制御回路部４８と、書き込み回路５４に対してメモリアレイ４６への書き込み指示信号Ｐｗｒを出力し、また否定型論理回路アレイ５６に対して論理回路の選択信号Ｐｓｅｌを出力する回路構成情報選択回路５２と、選択信号Ｐｓｅｌにより選択された論理回路の再構成データに対応して制御回路部４８から出力される構成信号ＤＳｃにより論理回路の１個の論理ゲートが構成されるリコンフィギャラブル論理ゲート５０とを備えている。なお、メモリアレイ４６は、再構成するための複数の論理回路のそれぞれに対応して複数個並んで配置されている。また、論理回路アレイ５６の各否定型論理回路は、メモリアレイ４６の各メモリ素子と個別に接続されるため、否定型論理回路アレイ５６も、メモリアレイ４６のそれぞれに対応して複数個並んで配置される。そして、リコンフィギャラブル論理ブロック４０が多数個結合することで、１つの機能を持ったリコンフィギャラブル論理回路が構成される。
【００１３】
リコンフィギャラブル論理ブロック４０が搭載される半導体チップ４１は、図２に示すように、入力回路５８、書き込み回路５４、否定型論理回路アレイ５６、回路構成情報選択回路５２、及びリコンフィギャラブル論理ゲート５０等を有する半導体基板４２と、半導体基板４２上に配置された配線層４４と、配線層４４上に配置されたメモリアレイ４６とを備えている。配線層４４には、半導体基板４２上の入力回路５８、書き込み回路５４、否定型論理回路アレイ５６、回路構成情報選択回路５２、及びリコンフィギャラブル論理ゲート５０等の配線、及び制御回路部４８の否定型論理回路アレイ５６とメモリアレイ４６間の接続配線が設けられている。図２では、メモリアレイ４６は、配線層４４の表面に配置されている例を示している。しかし、メモリアレイ４６の配置位置は、配線層４４表面に限定されず、例えば配線層４４に埋め込まれた配置であってもよいことは勿論である。このように、メモリアレイ４６が、半導体基板４２上に配置された配線層４４に設けられているため、リコンフィギャラブル論理回路の基本構成要素であるリコンフィギャラブル論理ブロック４０の小型化が可能となる。
【００１４】
リコンフィギャラブル論理ゲート５０には、ルックアップテーブル（ＬＵＴ）や算術論理演算ユニット（ＡＬＵ）等が用いられる。ＬＵＴやＡＬＵには、例えば、金属・酸化膜・半導体（ＭＯＳ）トランジスタや相補型ＭＯＳ（ＣＭＯＳ）トランジスタ等を用いた論理ゲートや演算ユニット等が設けられている。
【００１５】
制御回路部４８のメモリアレイ４６には、図３に示すように、複数の論理回路を構成するための再構成データに対応した複数のメモリユニット６４がリコンフィギャラブル論理ゲート５０の上部に並んで配置されている。各メモリユニット６４は、それぞれ対応する否定型論理回路アレイ５６に接続される。
【００１６】
第１の実施の形態に係る制御回路部４８に設けられる制御回路７０は、図４に示すように、図１の否定型論理回路アレイ５６に配置された否定型論理回路ユニット６８と、否定型論理回路ユニットに対応してメモリアレイ４６に配置されたメモリユニット６４を備える。否定型論理回路ユニット６８には、第１の否定型論理回路６８ａ及び第２の否定型論理回路６８ｂが設けられ、メモリユニットには、第１のメモリ素子６４ａ及び第２のメモリ素子６４ｂが設けられている。第１のメモリ素子６４ａは、第１の否定型論理回路６８ａの出力と第２の否定型論理回路６８ｂの入力の間の第１の配線に接続され、第２のメモリ素子６４ｂは、第１の否定型論理回路６８ａの入力と第２の否定型論理回路６８ｂの出力の間の第２の配線に接続されている。即ち、フリップフロップ回路を構成する第１及び第２の否定型論理回路６８ａ、６８ｂのそれぞれの入力及び出力間に、第１及び第２のメモリ素子６４ａ、６４ｂが挿入された回路となっている。
【００１７】
したがって、第１の否定型論理回路６８ａの出力信号ＤＳａは、第１のメモリ素子６４ａを介して第２の否定型論理回路６８ｂに入力され、第２の否定型論理回路６８ｂの出力信号ＤＳｂは、第２のメモリ素子６４ｂを介して第１の否定型論理回路６８ａに入力される。第１及び第２のメモリ素子６４ａ、６４ｂには、論理回路の再構成データの書き込みを行うための書き込み端子６３ａ、６３ｂが設けられ、それぞれ書き込み回路５４に接続される。また、第２の否定型論理回路６８ｂの出力側に制御回路７０の出力端子６９が設けられている。制御回路７０は、メモリユニット６４に書き込まれた再構成データに基づいて出力信号ＤＳｂとして“１”又は“０”を出力する。フリップフロップ回路の第１及び第２の否定型論理回路６８ａ、６８ｂは、否定（ＮＯＴ）回路（インバータ）、否定論理積（ＮＡＮＤ）回路、あるいは否定論理和（ＮＯＲ）回路等の否定型論理ゲートである。第１の実施の形態では、第１及び第２の否定型論理回路６８ａ、６８ｂには、インバータが用いられている。第１及び第２のメモリ素子６４ａ、６４ｂには、磁場で抵抗率が変化する磁気抵抗メモリ、光又は熱で材料の相変化が起きて抵抗率が変化する相変化型メモリ、あるいは電気信号で抵抗率が変化するメモリ等の可変抵抗型メモリが用いられる。
【００１８】
リコンフィギャラブル論理ゲート５０には、図５に示すように、制御回路ユニット７２の複数の制御回路７０、７０ａ、７０ｂ、・・・、７０ｋの出力端子６９にそれぞれ接続されたＬＵＴやＡＬＵ等が用いられる。ＬＵＴやＡＬＵには、ＭＯＳトランジスタ等の複数のスイッチングトランジスタが配置され、論理ゲートの構成の切り替えが行われる。これは制御回路７０、７０ａ、７０ｂ、・・・、７０ｋのそれぞれの出力信号ＤＳｂの組み合わせで決まる。たとえば、出力信号ＤＳｂのある組み合わせの時には、ＬＵＴは論理積（ＡＮＤ）回路となり、別の組み合わせの時にはＮＯＲ回路となる。
【００１９】
第１の実施の形態では、まず、複数の論理回路の論理ゲートの再構成データの入力信号Ｄｉｎが、外部の論理回路レイアウト設計装置等から図１に示した入力端子５１を介して入力回路５８により取得され、書き込み回路５４に再構成データ信号Ｄｌｗとして入力される。書き込み回路５４では、回路構成情報選択回路５２の書き込み指示信号Ｐｗｒに基づいて順次、論理ゲートの再構成データの書き込み信号Ｄｗｒがメモリアレイ４６に入力される。書き込み信号Ｄｗｒは、第１及び第２のメモリ素子６４ａ、６４ｂの書き込み端子６３ａ、６３ｂを介して図３に示したメモリユニット６４に再構成データを書き込む。このようにして、複数の論理回路のリコンフィギャラブル論理ゲート５０それぞれの再構成データが、メモリアレイ４６の各メモリユニット６４に格納される。
【００２０】
制御回路部４８は、各メモリユニット６４に予め格納されたリコンフィギャラブル論理ゲート５０の再構成データに基づいて、リコンフィギャラブル論理ゲート５０の構成を実施する構成信号ＤＳｃを出力する。例えば、図４に示した制御回路７０のメモリユニット６４に再構成データが書き込まれず、第１及び第２のメモリ素子６４ａ、６４ｂの抵抗値ＶＲａ、ＶＲｂが等しいとする。リコンフィギャラブル論理ブロック４０全体の電源を入れると、その直後は、第１及び第２の否定型論理回路６８ａ、６８ｂの入力の値はともに“０”である。その結果、第１及び第２の否定型論理回路６８ａ、６８ｂは、同時に出力信号ＤＳａ、ＤＳｂを“１”にする演算を始める。しかし、回路が対称となっているので、通常のフリップフロップ回路の場合と同様に、第１及び第２の否定型論理回路６８ａ、６８ｂのどちらが“１”で、どちらが“０”となるかは決まらない。
【００２１】
第１の実施の形態では、制御回路７０は、第１及び第２のメモリ素子６４ａ、６４ｂに異なる抵抗値ＶＲａ、ＶＲｂを書き込んで使用される。例えば、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより高い場合、第１の否定型論理回路６８ａの出力信号ＤＳａの伝送速度は、第２の否定型論理回路６８ｂの出力信号ＤＳｂよりも遅くなる。そのため、第１の否定型論理回路６８ａの出力信号ＤＳａが第２の否定型論理回路６８ｂに到達する前に、第２の否定型論理回路６８ｂの出力信号ＤＳｂが第１の否定型論理回路６８ａに到達する。したがって、常に出力信号ＤＳａが“０”で、出力信号ＤＳｂが“１”となる。逆に、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより低い場合、常に出力信号ＤＳａが“１”で、出力信号ＤＳｂが“０”となる。
【００２２】
第１及び第２のメモリ素子６４ａ、６４ｂの抵抗値ＶＲａ、ＶＲｂが互いに異なるようにして、例えば制御回路７０の出力端子６９から第２の否定型論理回路６８ｂの出力信号ＤＳｂを出力する。制御回路７０の出力信号ＤＳｂの値は、上記したように、書き込まれた第１及び第２のメモリ素子６４ａ、６４ｂの抵抗率の大小関係により決められる。即ち、第２のメモリ素子６４ｂを第１のメモリ素子６４ａに比べ高抵抗率とすれば、制御回路７０の出力信号ＤＳｂは“０”となる。逆に、第２のメモリ素子６４ｂを第１のメモリ素子６４ａに比べ低抵抗率とすれば、制御回路７０の出力信号ＤＳｂは“１”となる。
【００２３】
制御回路部４８の否定型論理回路アレイ５６には、図４に示したように、メモリアレイ４６のメモリユニット６４に対応して否定型論理回路ユニット６８が設けられて制御回路７０としている。回路構成情報選択回路５２の選択信号Ｐｓｅｌにより複数の論理回路の一つが選択される。選択された論理回路の各リコンフィギャラブル論理ゲート５０の上部に位置するメモリユニット６４から、格納された再構成データが対応する制御回路７０により一括して読み出される。読み出された再構成データである各制御回路７０の出力信号ＤＳｂは、制御回路部４８からリコンフィギャラブル論理ゲート５０に一括して出力され、リコンフィギャラブル論理ゲート５０を再構成する。このように、各リコンフィギャラブル論理ゲート５０の上部に、対応するメモリユニット６４が配置されているため、再構成データを転送する配線距離を短くすることができ、転送時間の短縮が可能となる。
【００２４】
リコンフィギャラブル論理ゲート５０の論理ゲートや演算ユニット等を接続して論理機能を実現するために、例えば図５に示したように、制御回路ユニット７２に含まれる複数の制御回路７０、７０ａ、７０ｂ、・・・、７０ｋの各出力端子６９から、複数の出力信号ＤＳｂが制御信号ＤＳｃとしてリコンフィギャラブル論理ゲート５０に出力される。例えば、リコンフィギャラブル論理ゲート５０の論理機能構成に１６ビットの制御信号ＤＳｃを用いる場合、制御回路ユニット７２には１６個の制御回路７０、７０ａ、７０ｂ、・・・、７０ｋが用いられる。また、図６に示すように、複数のメモリユニット６４と対応する複数の否定型論理回路６８の組み合わせからなる、一つの論理回路に対応する制御回路ブロック７３の複数の制御回路ユニット７２、７２ａ、７２ｂ、・・・、７２ｎから、複数の制御信号ＤＳｃからなる構成信号ＤＳｒｅｃが複数のリコンフィギャラブル論理ゲート５０からなるリコンフィギャラブル論理ゲートアレイ６０に出力される。構成信号ＤＳｒｅｃは、リコンフィギャラブル論理ゲート５０に設けられた論理ゲートや演算ユニットの配線の切り替えをパラレルに一括して行い、リコンフィギャラブル論理ゲートアレイ６０により選択された論理回路を構成する。
【００２５】
予めメモリアレイ４６に格納された複数の論理回路を順次再構成して動作させる場合、回路構成情報選択回路５２から選択信号Ｐｓｅｌを出力する前に制御回路部４８の否定型論理回路アレイ５６の電源をリセットする。その後、選択信号Ｐｓｅｌにより格納された論理回路のいずれかを新たに選択し、選択された論理回路の再構成データが、再構成データの個々に対応した制御回路７０により読み出される。その結果、選択された論理回路に対応する制御回路ブロック７３を構成する制御回路７０のそれぞれから、リコンフィギャラブル論理ゲート５０の各再構成データに対応した出力信号ＤＳｂの集合であるＤＳｃからなる複数の構成信号ＤＳｒｅｃが、リコンフィギャラブル論理ゲートアレイ６０に一括して出力される。
【００２６】
このように、第１の実施の形態によれば、リコンフィギャラブル論理ゲート５０の上部に、対応するメモリユニット６４が配置されているため、再構成データを転送する配線距離を短くすることができる。また、リコンフィギャラブル論理ゲート５０の構成信号ＤＳｃの読み出し及び出力をパラレルに一括して行うことができる。したがって、シリアルに再構成データを読み出すセンスアンプ回路を使用する場合に比べ、論理回路の再構成時間を大幅に短縮することが可能となる。
【００２７】
また、第１の実施の形態に係る制御回路７０は、第１及び第２の否定型論理回路６８ａ、６８ｂにインバータを用いたフリップフロップ回路である。インバータは２個のトランジスタで構成される。一方、従来のセンスアンプ回路には、最低でも８〜１０個のトランジスタが用いられている。したがって、制御回路７０は、センスアンプ回路に比べ、小型化でき、更に、メモリアレイ４６が配線層４４に積層されているため、リコンフィギャラブル論理ブロック４０の小型化が可能となる。
【００２８】
（第２の実施の形態）
本発明の第２の実施の形態に係るリコンフィギャラブル論理ブロック４０の制御回路１７０は、図７に示すように、否定型論理回路ユニット６８のリセットセット型（ＲＳ型）フリップフロップ（ＲＳ−ＦＦ）にメモリユニット６４を挿入した回路である。第１の否定型論理回路７６ａ及び第２の否定型論理回路７６ｂは、それぞれセット入力Ｓ及びリセット入力Ｒを有する。第１の否定型論理回路７６ａの出力Ｙａと第２の否定型論理回路７６ｂの入力Ｂの間に第１のメモリ素子６４ａが接続され、第１の否定型論理回路７６ａの入力Ａと第２の否定型論理回路７６ｂの出力Ｙｂの間に第２のメモリ素子６４ｂが接続されている。第１及び第２の否定型論理回路７６ａ、７６ｂには、出力端子６９ａ、６９ｂが接続されている。第１及び第２の否定型論理回路７６ａ、７６ｂには、ＮＡＮＤ回路が用いられている。セット入力Ｓ及びリセット入力Ｒは、図１に示した回路構成情報選択回路５２に接続され、それぞれセット入力信号ＤSET及びリセット入力信号ＤRESETが入力される。また、第１及び第２のメモリ素子６４ａ、６４ｂには書き込み端子６３ａ、６３ｂが設けられている。
【００２９】
第２の実施の形態では、制御回路１７０にＲＳ−ＦＦ回路を用いる点が、第１の実施の形態と異なる。他の構成は同様であるので、重複する記載は省略する。
【００３０】
制御回路１７０では、図８の特性表に示すように、回路構成情報選択回路５２からセット入力Ｓ及びリセット入力Ｒに出力されるセット入力信号ＤSET及びリセット入力信号ＤRESETを共に“０”とする初期化信号で、初期化が行われる。その結果、メモリユニット６４に格納されている再構成データに関わらず、第１及び第２の否定型論理回路７６ａ、７６ｂの出力信号ＤＳａ、ＤＳｂが共に“１”となる。その後、回路構成情報選択回路５２からセット入力Ｓ及びリセット入力Ｒに対してセット入力信号ＤSET及びリセット入力信号ＤRESETを共に“１”とする読み出し信号で、格納された再構成データの読み出しが行われる。セット入力信号ＤSET及びリセット入力信号ＤRESETを共に“１”とすると、２つのＮＡＮＤ回路は２つのインバータと等価になるため、第１の実施の形態と同じ原理でメモリユニットのデータが読み出せる。すなわち、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより低い場合、第１の否定型論理回路７６ａの出力信号ＤＳａの伝送速度は、第２の否定型論理回路７６ｂの出力信号ＤＳｂよりも速くなる。そのため、第２の否定型論理回路７６ｂの出力信号ＤＳｂが第１の否定型論理回路７６ａの入力Ａに到達する前に、第１の否定型論理回路７６ａの出力信号ＤＳａが第２の否定型論理回路７６ｂの入力Ｂに到達するので、常に出力信号ＤＳａが“１”で、出力信号ＤＳｂが“０”となる。逆に、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより高い場合、常に出力信号ＤＳａが“０”で、出力信号ＤＳｂが“１”となる。
【００３１】
第１及び第２のメモリ素子６４ａ、６４ｂの抵抗値ＶＲａ、ＶＲｂが互いに異なるようにして、例えば第２の否定型論理回路７６ｂの出力信号ＤＳｂを制御回路１７０の出力とする。即ち、出力信号ＤＳｂの値は、書き込まれた第１及び第２のメモリ素子６４ａ、６４ｂの抵抗率の高低関係により決められ、第２のメモリ素子６４ｂが第１のメモリ素子６４ａに比べ、高抵抗率のとき、“０”で、低抵抗率のとき、“１”である。
【００３２】
リコンフィギャラブル論理ゲート５０の再構成データは、予め図３に示したメモリアレイ４６に設けられている複数のメモリユニット６４に格納されている。回路構成情報選択回路５２のセット入力Ｓ及びリセット入力Ｒに対する初期化信号及び読み出し信号により、制御回路１７０は、出力信号ＤＳａ、ＤＳｂの初期化、及び格納されたリコンフィギャラブル論理ゲート５０の再構成データの読み出しを行う。リコンフィギャラブル論理ゲート５０の論理ゲートや演算ユニット等を接続して論理機能を実現するために、例えば図９に示すように、制御回路ユニット１７２に含まれる複数の制御回路１７０、１７０ａ、１７０ｂ、・・・、１７０ｋから、複数の出力信号ＤＳｂが制御信号ＤＳｃとしてリコンフィギャラブル論理ゲート５０に出力される。例えば、リコンフィギャラブル論理ゲート５０の論理機能構成に１６ビットの制御信号ＤＳｃを用いる場合、制御回路ユニット１７２の制御回路１７０、１７０ａ、１７０ｂ、・・・、１７０ｋが１６個用いられる。そして、複数の制御回路ユニット１７２は、複数のリコンフィギャラブル論理ゲート５０の再構成データに対応した複数の出力信号ＤＳｃをリコンフィギャラブル論理ゲート５０に出力することができ、論理回路の再構成が可能となる。
【００３３】
また、第２の実施の形態に係る制御回路１７０は、第１及び第２の否定型論理回路７６ａ、７６ｂにＮＡＮＤ回路を用いたＲＳ−ＦＦ回路である。ＮＡＮＤ回路は通常４個のトランジスタで構成される。したがって、制御回路１７０は、前述したセンスアンプ回路に比べ小型化が可能となる。
【００３４】
第２の実施の形態に係るリコンフィギャラブル論理ブロックでは、電源をリセットすることなく、異なる機能を有する複数の論理回路の論理ゲートを再構成しながら動作させることができる。例えば、まず、回路構成情報選択回路５２の初期化信号により制御回路１７０が初期化される。図３に示したメモリアレイ４６のメモリユニット６４に対応した否定型論理回路６８のいずれかが、回路構成情報選択回路５２の選択信号Ｐｓｅｌにより選択される。次に、回路構成情報選択回路５２から読み出し信号が複数の制御回路１７０に出力され、論理ゲートの再構成データの読み出しが行われる。更に、論理ゲートの再構成データが複数の制御回路１７０から構成信号ＤＳｃとしてリコンフィギャラブル論理ゲート５０に出力され、所定の機能を有する論理回路が再構成される。このように、制御回路１７０の初期化、論理回路に対応した否定型論理回路６８の選択、論理回路の再構成データの読み出し、及び論理回路の再構成の操作を繰り返し行うことで、異なる機能を有する複数の論理回路を短時間で再構成しながら動作させることができる。第２の実施の形態では、図１に示した否定型論理回路アレイ５６の電源リセットが不要であるため、電源制御回路が不要となり、回路全体はより小型化される。
【００３５】
上述の説明では、ＮＡＮＤ回路を用いたＲＳ−ＦＦ回路の制御回路１７０を用いている。しかし、ＲＳ−ＦＦ回路は、ＮＯＲ回路でも構成できる。制御回路１７１は、図１０に示すように、セット入力Ｓ及びリセット入力Ｒを有する第１の否定型論理回路７８ａ及び第２の否定型論理回路７８ｂと、第１の否定型論理回路７８ａの出力Ｙａと第２の否定型論理回路７８ｂの入力Ｂａの間に接続された第１のメモリ素子６４ａと、第１の否定型論理回路７８ａの入力Ａａと第２の否定型論理回路７８ｂの出力Ｙｂの間に接続された第２のメモリ素子６４ｂとを備える。第１及び第２の否定型論理回路７８ａ、７８ｂには、出力端子６９ａ、６９ｂが接続されている。第１及び第２の否定型論理回路７８ａ、７８ｂは、ＮＯＲ回路である。また、第１及び第２のメモリ素子６４ａ、６４ｂには書き込み端子６３ａ、６３ｂが設けられている。
【００３６】
制御回路１７１では、図１１の特性表に示すように、図１の回路構成情報選択回路５２からセット入力Ｓ及びリセット入力Ｒに出力されるセット入力信号ＤＳＥＴ及びリセット入力信号ＤRESETを共に“１”とする初期化信号で、初期化が行われる。その結果、メモリユニット６４に格納されている再構成データに関わらず、第１及び第２の否定型論理回路７８ａ、７８ｂの出力信号ＤＳａ、ＤＳｂが共に“０”となる。その後、回路構成情報選択回路５２からセット入力Ｓ及びリセット入力Ｒに対してセット入力信号ＤSET及びリセット入力信号ＤRESETを共に“０”とする読み出し信号で、格納された再構成データの読み出しが行われる。セット入力信号ＤSET及びリセット入力信号ＤRESETを共に“０”とすると、２つのＮＯＲ回路は２つのインバータと等価になるため、第１の実施の形態と同じ原理でメモリユニットのデータが読み出せる。すなわち、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより低い場合、第１の否定型論理回路７８ａの出力信号ＤＳａの伝送速度は、第２の否定型論理回路７８ｂの出力信号ＤＳｂよりも速くなる。そのため、第２の否定型論理回路７８ｂの出力信号ＤＳｂが第１の否定型論理回路７８ａの入力Ａに到達する前に、第１の否定型論理回路７８ａの出力信号ＤＳａが第２の否定型論理回路７８ｂの入力Ｂに到達するので、常に出力信号ＤＳａが“０”で、出力信号ＤＳｂが“１”となる。逆に、第１のメモリ素子６４ａの抵抗値ＶＲａが、第２のメモリ素子６４ｂの抵抗値ＶＲｂより高い場合、常に出力信号ＤＳａが“１”で、出力信号ＤＳｂが“０”となる。
【００３７】
制御回路１７１では、出力信号ＤＳａ、ＤＳｂの値が、制御回路１７０の場合と逆になる。したがって、出力信号ＤＳａを用いれば、制御回路１７０の場合と同様に、論理回路の再構成が可能となる。また、ＮＯＲ回路も、ＮＡＮＤ回路同様に、４個のトランジスタで構成される。したがって、制御回路１７１は、センスアンプ回路に比べ小型化が可能となる。
【００３８】
（第３の実施の形態）
本発明の第３の実施の形態に係るリコンフィギャラブル論理ブロック４０ａは、図１２に示すように、入力端子５１を有する入力回路５８と、入力回路５８に接続された否定型論理回路アレイ５６ａ及び否定型論理回路アレイ５６ａに接続されたメモリアレイ４６ａを有する制御回路部４８ａと、否定型論理回路アレイ５６ａに接続されたリコンフィギャラブル論理ゲート５０と、否定型論理回路アレイ５６ａに接続された回路構成情報選択回路５２を備える。入力回路５８は、例えば外部の論理回路レイアウト設計装置等に接続される入力端子５１から複数の論理回路のそれぞれの論理ゲートの再構成データの入力信号Ｄｉｎを取得する。否定型論理回路アレイ５６ａは、回路構成情報選択回路５２の書き込み指示信号Ｐｗｒに基づいて、入力回路５８から出力される再構成データ信号Ｄｌｗを書き込み信号Ｄｗｒとしてメモリアレイ４６ａに出力し、論理ゲートの再構成データを書き込む。また、否定型論理回路アレイ５６ａは、回路構成情報選択回路５２の選択信号Ｐｓｅｌに基づいて、メモリアレイ４６ａに格納された再構成データを読み出し、出力信号ＤＳａ、ＤＳｂを生成する。更に、否定型論理回路アレイ５６ａは、リコンフィギャラブル論理ゲート５０に選択された論理回路の論理ゲートの再構成データの構成信号ＤＳｃを出力する。そして、リコンフィギャラブル論理ブロックを多数個結合することで、１つの機能を持ったリコンフィギャラブル論理回路が構成される。
【００３９】
第３の実施の形態では、論理回路の再構成データの書き込み及び読み出しを、制御回路部４８ａにより一括して行う点が、第１及び第２の実施の形態と異なる。他の構成は同様であるので、重複した記載は省略する。
【００４０】
メモリアレイ４６ａに配列されるメモリ素子８０は、図１３に示すように、シリコン（Ｓｉ）ドット等の半導体材料からなるノード９０の対向する表面に、酸化シリコン（ＳｉＯ２）等の絶縁膜からなる第１及び第２のトンネル絶縁膜８６、８８がそれぞれ設けられている。第１及び第２のトンネル絶縁膜８６、８８の表面にはそれぞれ、金属等の導電性材料からなる第１及び第２の電極８２、８４が設けられている。第１及び第２のトンネル絶縁膜８６、８８の膜厚は、約２ｎｍ〜１０ｎｍの範囲としてある。第１及び第２のトンネル絶縁膜８６、８８の膜厚が１０ｎｍ以上では、ノード９０に電子をトンネル注入するのに必要な第１及び第２の電極８２、８４間の印加電圧が、否定型論理回路アレイ５６ａの電源電圧、例えば５Ｖ以上となるため、書き込みが困難となる。また、第１及び第２のトンネル絶縁膜８６、８８の膜厚が２ｎｍ以下と薄くなると、ノード９０にトンネル注入された電子がリークし易くなり、データの保持時間が短くなる上に、読み出しが困難となる。第３の実施の形態では、第１及び第２のトンネル絶縁膜８６、８８の膜厚は、約３ｎｍとしている。
【００４１】
メモリ素子８０は、図１４に示すように、ノード９０に電子が注入されていない状態では、実線で示す電圧対抵抗特性を有し、低抵抗となる。第１及び第２の電極８２、８４間の印加電圧を書き込み電圧ＶWRITE、例えば２Ｖ以上に保つと電子のトンネル注入によりノード９０に電子が蓄積される。注入電子が蓄積された状態でのメモリ素子８０の電圧対抵抗特性は、図１４の点線で示すように、高抵抗となる。第１及び第２の電極８２、８４間の印加電圧を更に上げて消去電圧ＶERASE、例えば３．５Ｖ以上となると、第１及び第２のトンネル絶縁膜８６、８８の電位障壁を越えて電子が流出するようになる。その結果、蓄積された注入電子が掃き出されてしまい、低抵抗の状態に戻る。メモリ素子８０の読み出しは、書き込み電圧ＶWRITEより低い読み出し電圧ＶREADで素子に流れる電流の大小で読み出しが行われる。なお、読み出し電圧ＶREADでは、ノード９０に電子のトンネル注入は行われない。また、このメモリ素子において、ある論理回路の再構成と次の論理回路の再構成との間だけデータを保持できれば良いので、頻繁に回路再構成を行う場合には、データ保持時間が必ずしも長い必要は無い。
【００４２】
図１２に示した制御回路部４８ａに設けられる制御回路２７０は、図１５に示すように、ＲＳ−ＦＦ回路にメモリユニット６４を挿入した構成である。第１の否定型論理回路７６ａ及び第２の否定型論理回路７６ｂは、それぞれセット入力Ｓ及びリセット入力Ｒを有する。第１の否定型論理回路７６ａの出力Ｙａと第２の否定型論理回路７６ｂの入力Ｂの間に第１のメモリ素子８０ａが接続され、第１の否定型論理回路７６ａの入力Ａと第２の否定型論理回路７６ｂの出力Ｙｂの間に第２のメモリ素子８０ｂが接続されている。第１及び第２の否定型論理回路７６ａ、７６ｂには、出力端子６９ａ、６９ｂが接続されている。第１及び第２の否定型論理回路７６ａ、７６ｂには、ＮＡＮＤ回路が用いられている。セット入力Ｓ及びリセット入力Ｒは、図１２に示した回路構成情報選択回路５２に接続される。
【００４３】
制御回路２７０による論理ゲートの再構成データの書き込み及び読み出しについて、図１６の特性表を用いて説明する。なお、図３に示したメモリアレイ４６と同様に、メモリアレイ４６ａには複数のメモリユニット６４が配列されている。
【００４４】
制御回路２７０では、まず、第１及び第２の否定型論理回路７６ａ、７６ｂの電源電圧を消去電圧ＶERASE以上の５Ｖにする。回路構成情報選択回路５２からセット入力Ｓ及びリセット入力Ｒに出力されるセット入力信号ＤSET及びリセット入力信号ＤRESETを共に“０”とする初期化信号で、初期化が行われる。具体的に言うと、第１及び第２の否定型論理回路７６ａ、７６ｂの出力信号ＤＳａ、ＤＳｂは、メモリユニット６４に格納されている再構成データに関わらず、共に“１”となる。その結果、第１及び第２のメモリ素子８０ａ、８０ｂは共に、５Ｖの電圧が印加されて初期化され低抵抗となる。再書き込みされないように、初期化のための電圧印加は短いパルス電圧で行われる。
【００４５】
次に、回路構成情報選択回路５２から書き込み指示信号Ｐｗｒが制御回路２７０に伝達されると、第１及び第２の否定型論理回路７６ａ、７６ｂの電源電圧は書き込み電圧ＶWRITE及び消去電圧ＶERASEの間の電圧、例えば３Ｖに設定される。否定型論理回路アレイ５６ａは、入力回路５８に対して論理ゲートの再構成データの出力を要求する。入力回路５８は、外部の論理回路レイアウト設計装置等から取得した複数の論理回路のそれぞれの論理ゲートの再構成データの再構成データ信号Ｄｌｗを一括して、対応する制御回路２７０のセット入力Ｓ及びリセット入力Ｒに入力する。ここで、再構成データ信号Ｄｌｗは、セット入力Ｓ及びリセット入力Ｒの入力信号ＤSET及びリセット入力信号ＤRESETの組み合わせ（ＤSET，ＤRESET）で与えられる。再構成データ信号Ｄｌｗ（１，０）の場合、セット入力Ｓが“１”で、リセット入力Ｒが“０”であり、ＤＳａが“１”で、出力信号ＤＳｂが“０”となる。入力Ｂの初期電圧は０Ｖであるため、第１のメモリ素子８０ａに電圧３Ｖが印加され、電子のトンネル注入により高抵抗となる。一方、第２のメモリ素子８０ｂは、低抵抗のままである。また、再構成データ信号Ｄｌｗ（０，１）の場合、逆に出力信号ＤＳａが“０”で、出力信号ＤＳｂが“１”となり、第１のメモリ素子８０ａが低抵抗、第２のメモリ素子８０ｂが高抵抗となる。このように、メモリアレイ４６ａの各メモリブロックに対して、それぞれ論理ゲートの再構成データが一括して書き込まれる。
【００４６】
再構成データの書き込みが終了すると、第１及び第２の否定型論理回路７６ａ、７６ｂの電源電圧は読み出し電圧ＶREAD、例えば１．５Ｖに設定される。同時に、回路構成情報選択回路５２から所望の論理回路に対する選択信号Ｐｓｅｌが否定型論理回路アレイ５６ａに伝達される。選択された論理回路の論理ゲートの再構成データに対応する制御回路２７０に対して、回路構成情報選択回路５２から読み出し信号が伝達される。読み出し信号により、制御回路２７０のセット入力Ｓ及びリセット入力Ｒに対して共に“１”が入力される。例えば、第１のメモリ素子８０ａが低抵抗となるように書き込まれているときは、出力信号ＤＳａが“１”で、出力信号ＤＳｂが“０”となる。逆に、第２のメモリ素子８０ｂが低抵抗となるように書き込まれているときは、出力信号ＤＳａが“０”で、出力信号ＤＳｂが“１”となる。したがって、制御回路２７０により、メモリユニット６４に書き込まれた論理回路の再構成データをリコンフィギャラブル論理ゲート５０に出力することができる。このように、回路構成情報選択回路５２の選択信号Ｐｓｅｌ及び読み出し信号により、メモリアレイ４６ａに格納された複数の論理回路のそれぞれの論理ゲートの再構成データが、選択された論理回路に対応する否定型論理回路アレイ５６ａの制御回路２７０からリコンフィギャラブル論理ゲート５０に出力され、論理回路を再構成することができる。
【００４７】
第３の実施の形態によれば、メモリアレイ４６ａを配線層に設け、更に論理ゲートの再構成データの読み出し及び再構成を行う制御回路２７０をＲＳ−ＦＦ回路で構成しているため，リコンフィギャラブル論理ブロック４０ａの小型化が可能となる。また、論理ゲートの再構成データの書き込み及び読み込みは、制御回路部４８ａを用いて、一括してパラレルに行われるため、論理回路の再構成時間を短縮することができる。
【００４８】
（その他の実施の形態）
上記のように、本発明の第１〜第３の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４９】
第１の実施の形態の説明においては、図１に示した制御回路７０には、第１及び第２のメモリ素子６４ａ、６４ｂを有するメモリユニット６４が用いられているが、メモリ素子は１個だけでもよい。例えば、制御回路７１では、図１７に示すように、第１の否定型論理回路６８ａの出力と第２の否定型論理回路６８ｂの入力の間に抵抗率が可変なメモリ素子６４ｃが接続され、第１の否定型論理回路６８ａの入力と第２の否定型論理回路６８ｂの出力の間に固定抵抗の参照抵抗６５が接続されている。ここで、参照抵抗６５の抵抗値Ｒｒｅｆは、メモリ素子６４ｃの抵抗率可変範囲の抵抗値ＶＲｃの最小値と最大値との間に設定しておく。メモリ素子６４ｃの抵抗値ＶＲｃを参照抵抗６５の抵抗値Ｒｒｅｆより大きく書き込めば、制御回路７０ａの出力信号ＤＳｂは“１”となり、逆の場合は“０”となる。
【００５０】
このように、参照抵抗６５を用いた制御回路７０ａによっても、論理回路の再構成データの格納ができ、論理回路の再構成に用いることが可能である。メモリ素子６４ｃ及び参照抵抗６５は、図３に示したメモリユニット６４に配置してもよい。あるいは、参照抵抗６５を否定型論理回路ユニット６８と同じく半導体基板に形成してもよい。この場合、メモリユニット６４はメモリ素子６４ｃを有するだけであり、メモリアレイ４６の面積を小さくすることができる。また、書き込み端子６３ｃは、メモリ素子６４ｃだけに設ければよいため、書き込みの配線も少なくすることができる。
【００５１】
また、第１の実施の形態では、制御回路７０の第１及び第２のメモリ素子６４ａ、６４ｂは、第１及び第２の否定型論理回路６８ａ、６８ｂの入力、出力間に直列に配置されている。しかし、第１及び第２のメモリ素子６４ａ、６４ｂの最小の抵抗値が大きく、出力信号ＤＳａ、ＤＳｂの遅延が大きくなる場合がある。例えば、第１及び第２の否定型論理回路６８ａ、６８ｂの入力、出力間を接続する配線の抵抗が、第１及び第２のメモリ素子６４ａ、６４ｂの最小の抵抗値と同程度であれば、図１８に示すように、制御回路７１ａの第１及び第２のメモリ素子６４ａ、６４ｂを、第１及び第２の否定型論理回路６８ａ、６８ｂの入力、出力間の配線部７４に並列に接続してもよい。第１あるいは第２のメモリ素子６４ａ、６４ｂの最小の抵抗値と配線部７４の抵抗値との合成抵抗は、約１／２となるため、出力信号ＤＳａ、ＤＳｂの遅延時間を抑制することができる。
【００５２】
また、図１７に示したメモリ素子６４ｃの最小の抵抗値が大きい場合についても、第１及び第２の否定型論理回路６８ａ、６８ｂの入力、出力間を接続する配線の抵抗がメモリ素子６４ｃの最小の抵抗値と同程度であれば、上記の説明と同様に並列接続を適用することができる。即ち、制御回路７１ｂにおいて、図１９に示すように、メモリ素子６４ｃ及び参照抵抗６５を配線部７４と並列に接続することにより、出力信号ＤＳａ、ＤＳｂの遅延時間を抑制することができる。
【００５３】
また、第１〜第３の実施の形態の説明では、制御回路７０、１７０、１７１、２７０の出力信号ＤＳｂ又はＤＳａにより、リコンフィギャラブル論理ゲート５０に設けられたスイッチングトランジスタを制御して論理ゲートの再構成が行われている。しかし、否定型論理回路や演算ユニット等の間の配線の開閉にトランスファゲートを用いてもよい。制御回路１７０の第１及び第２の否定型論理回路７６ａ、７６ｂの出力信号ＤＳａ、ＤＳｂに対する出力端子６９ａ、６９ｂを、図２０に示すように、リコンフィギャラブル論理ゲート５０に設けられたトランスファゲート７７の否定入力Ｃ及び入力Ｄにそれぞれ接続する。トランスファゲート７７の開閉部には、ＭＯＳＦＥＴ、論理ゲート、あるいは演算ユニット等の間の接続に用いる配線ＸIN及びＸOUTが接続されている。
【００５４】
例えば、第１及び第２の否定型論理回路７６ａ、７６ｂの出力信号ＤＳａ、ＤＳｂが、それぞれ“０”及び“１”のとき、トランスファゲート７７が開となり、配線ＸIN及びＸOUTが接続される。また、出力信号ＤＳａ、ＤＳｂが、それぞれ“１”及び“０”のとき、トランスファゲート７７が閉となり、配線ＸIN及びＸOUTが切断される。したがって、メモリユニット６４に格納された論理ゲートの再構成データは、制御回路１７０によりリコンフィギャラブル論理ゲート５０に転送され、トランスファゲート７７を介して、論理回路の再構成が可能となる。
【００５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態に係るリコンフィギャラブル論理ブロックの一例を示すブロック図である。
【図２】本発明の第１の実施の形態に係るリコンフィギャラブル論理ブロックを搭載した半導体チップの構造の一例を示す概略図である。
【図３】本発明の第１の実施の形態に係るメモリアレイのメモリブロックの一例を示す概略図である。
【図４】本発明の第１の実施の形態に係る制御回路の構成の一例を示す概略図である。
【図５】本発明の第１の実施の形態に係る制御回路ユニットの制御信号の一例を示す概略図である。
【図６】本発明の第１の実施の形態に係る制御回路ブロックの構成信号の一例を示す概略図である。
【図７】本発明の第２の実施の形態に係る制御回路の構成の一例を示す概略図である。
【図８】本発明の第２の実施の形態に係る制御回路の特性表の一例を示す概略図である。
【図９】本発明の第２の実施の形態に係る制御回路ユニットの制御信号の一例を示す概略図である。
【図１０】本発明の第２の実施の形態に係る制御回路の構成の他の例を示す概略図である。
【図１１】本発明の第２の実施の形態に係る他の制御回路の特性表の一例を示す概略図である。
【図１２】本発明の第３の実施の形態に係るリコンフィギャラブル論理ブロックの一例を示すブロック図である。
【図１３】本発明の第３の実施の形態に係るメモリ素子の構造の一例を示す概略図である。
【図１４】本発明の第３の実施の形態に係るメモリ素子の電圧対抵抗特性の一例を示す概略図である。
【図１５】本発明の第３の実施の形態に係る制御回路の構成の一例を示す概略図である。
【図１６】本発明の第３の実施の形態に係る制御回路の特性表の一例を示す概略図である。
【図１７】本発明のその他の実施の形態に係る制御回路の構成の一例を示す概略図である。
【図１８】本発明のその他の実施の形態に係る制御回路の構成の他の例を示す概略図である。
【図１９】本発明のその他の実施の形態に係る制御回路の構成の他の例を示す概略図である。
【図２０】本発明のその他の実施の形態に係る制御回路の構成の他の例を示す概略図である。
【符号の説明】
【００５７】
４０、４０ａ  リコンフィギャラブル論理ブロック
４１  半導体チップ
４２  半導体基板
４４  配線層
４６、４６ａ  メモリアレイ
４８、４８ａ  制御回路部
５０  リコンフィギャラブル論理ゲート
５１  入力端子
５２  回路構成情報選択回路
５４  書き込み回路
５６、５６ａ  否定型論理回路アレイ
５８  入力回路
６０  リコンフィギャラブル論理ゲートアレイ
６３ａ、６３ｂ、６３ｃ  書き込み端子
６４  メモリユニット
６４ａ、８０ａ  第１のメモリ素子
６４ｂ、８０ｂ  第２のメモリ素子
６４ｃ  メモリ素子
６５  参照抵抗
６８  否定型論理回路ユニット
６８ａ、７６ａ、７８ａ  第１の否定型論理回路
６８ｂ、７６ｂ、７８ｂ  第２の否定型論理回路
６９、６９ａ、６９ｂ  出力端子
７０、７０ａ、７０ｂ、７０ｋ、７１、７１ａ、７１ｂ、１７０、１７０ａ、１７０ｂ、１７０ｋ、１７１、２７０  制御回路
７２、７２ａ、７２ｂ、７２ｎ、１７２  制御回路ユニット
７３  制御回路ブロック
７４  配線部
７７  トランスファゲート
８０  メモリ素子
８２  第１の電極
８４  第２の電極
８６  第１のトンネル絶縁膜
８８  第２のトンネル絶縁膜
９０  ノード
【図１】
2005100565.tif 000003
【図２】
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【図３】
2005100565.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005100565.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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