(57)【要約】【課題】転送トランジスタが配置される領域の面積を小さくすることが可能なＮＡＮＤ型ＥＥＰＲＯＭを提供する。【解決手段】ブロックＢＫに配置されたメモリセルに接続されたワード線ＷＬ０〜１５は、転送トランジスタＱ０〜１５の不純物領域４１に接続されている。Ｑ０〜１５の不純物領域４３には、ワード線ＷＬ０〜１５に電圧を供給する駆動線ＤＬ０〜１５が接続されている。ワード線ＷＬ３に接続されたメモリセルにデータを書込むために、ワード線ＷＬ３に２０Ｖ、二つ隣のワード線であるワード線ＷＬ１，５に０Ｖが印加される。ワード線ＷＬ３の転送トランジスタＱ３の隣や向かいに、ワード線ＷＬ１，５の転送トランジスタＱ１，５が配置されないようにしている。これにより、隣接する転送トランジスタ間の電位差が大きくなるのを防いでいる。【選択図】  図１５
2005039016.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書換えが可能な不揮発性の複数のメモリセルがアレイ状に配置されていると共に複数のブロックに分割されているメモリセルアレイと、
前記複数のブロックの各々に配置されていると共に同一行のメモリセルにそれぞれ共通接続された複数のワード線と、
前記複数のワード線に対応して設けられていると共に対応するワード線に電圧を供給する複数の駆動線と、
前記複数のワード線および前記複数の駆動線のうち対応するワード線と駆動線を接続するスイッチとなる複数の転送トランジスタと、
を備え、
前記複数のワード線を、任意に決められた任意ワード線と、前記任意ワード線の両隣のワード線のそれぞれ隣に位置する二つ隣ワード線と、前記任意ワード線および前記二つ隣ワード線以外の残りのワード線と、に分けた際に、
前記複数の転送トランジスタのうち、前記任意ワード線の転送トランジスタの両隣および向かいに前記残りのワード線の転送トランジスタが配置されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、前記複数の転送トランジスタのゲート線が延びる方向に沿って形成された第１素子分離絶縁膜を備え、
前記複数の転送トランジスタの各々は、前記複数のワード線のうち対応するワード線が接続される第１不純物領域および前記複数の駆動線のうち対応する駆動線が接続される第２不純物領域を含み、
前記複数の転送トランジスタは、前記第１不純物領域が前記第１素子分離絶縁膜に沿って形成された転送トランジスタで構成される第１グループ、および前記第１グループの前記第１不純物領域と前記第１素子分離絶縁膜を挟んで向かい合うように形成された前記第１不純物領域を有する転送トランジスタで構成される第２グループに分けられており、
前記任意ワード線の転送トランジスタの前記第１不純物領域の両隣および向かいに前記残りのワード線の転送トランジスタの前記第１不純物領域が配置されている、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のワード線の各々は、前記複数のメモリセルのうち対応するメモリセルの制御ゲートと、前記複数の転送トランジスタのうち対応する転送トランジスタの前記第１不純物領域から引き出されて前記制御ゲートの上層に配置されている引出配線と、を含み、
前記制御ゲートの並ぶ順番と前記引出配線の並ぶ順番とが同じである、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のワード線の各々は、前記複数のメモリセルのうち対応するメモリセルの制御ゲートと、前記複数の転送トランジスタのうち対応する転送トランジスタの前記第１不純物領域から引き出されて前記制御ゲートの上層に配置されている引出配線と、を含み、
前記制御ゲートの並ぶ順番と前記引出配線の並ぶ順番とが異なっている、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、間に絶縁膜が形成された複数の導電層の多層構造を備え、
前記引出配線は、前記複数の導電層のうち前記制御ゲートより１層上の導電層である、
ことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の転送トランジスタのうち、前記任意ワード線の転送トランジスタの斜め向かいに前記残りのワード線の転送トランジスタが配置されている、
ことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数の転送トランジスタのうち、前記任意ワード線の転送トランジスタの両隣および向かいに、前記任意ワード線の両隣に位置するワード線以外の前記残りのワード線の転送トランジスタが配置されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記不揮発性半導体記憶装置は、前記複数の転送トランジスタの前記ゲート線が延びる方向に沿って形成されると共に前記第１素子分離絶縁膜よりも幅が大きい第２素子分離絶縁膜を備え、
前記複数の転送トランジスタは、前記第１および第２グループの他に、前記第２グループの前記第２不純物領域と前記第２素子分離絶縁膜を挟んで向かい合う前記第１不純物領域を有する転送トランジスタで構成される第３グループに分けられている、
ことを特徴とする請求項２〜７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性半導体記憶装置はＮＡＮＤ型ＥＥＰＲＯＭである、
ことを特徴とする請求項１〜８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の不揮発性半導体記憶装置が搭載された電子カード。
【請求項１１】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項１０に記載の前記電子カードと、
を備えることを特徴とする電子装置。
【請求項１２】
前記電子装置はディジタルカメラである、
ことを特徴とする請求項１１に記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書換えが可能な不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
従来より、半導体メモリの一つとして、データを電気的に書換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲートとワード線が積層されたＦＥＴ−ＭＯＳ構造を有する。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
【０００４】
ここで、ＮＡＮＤ型におけるデータの書込み方式の一例を簡単に説明する。
（１）“０”の書込み
チャネル領域の電圧が０Ｖの状態で、“０”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を例えば２０Ｖにし、かつこのワード線以外のワード線の電圧を例えば１０Ｖにする。選択されたワード線とチャネル領域との間の電位差が大きいため、上記メモリセルの浮遊ゲートにトンネル電流により電子が注入される。これにより、上記メモリセルのしきい値が正の状態（“０”が書込まれた状態）となる。
（２）“１”の書込み
チャネル領域を０Ｖ以上の所定電圧のフローティング状態にした後、“１”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を“０”書込みの場合と同様に２０Ｖにする。このワード線以外のワード線の電圧を例えば１０Ｖにする。これらにより、チャネル領域は選択されたワード線との容量カップリングにより電圧が上昇し、例えば８Ｖ程度になる。この場合は、“０”の書込みの場合と異なり、選択されたワード線とチャネル領域との間の電位差が小さいため、“１”を書込むべきメモリセルの浮遊ゲートには、トンネル電流による電子注入が起こらない。したがって、上記メモリセルのしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【０００５】
“１”の書込み時に、チャネル領域の電圧上昇が小さいと、トンネル電流により電子が浮遊ゲートに注入されることにより、“０”書込みとなる。この書込み不良を防止するために、書込み方式の他の例では、“１”を書込むべきメモリセルのワード線の両隣に位置するワード線の電圧を０Ｖにすることにより、チャネル領域の電圧上昇を大きくしている。
【０００６】
ところで、各ワード線には、各々に対応して転送トランジスタが設けられている。このトランジスタからワード線に電圧が供給される。上記書込み方式の他の例によれば、書込み時、選択されたワード線が２０Ｖ、両隣にあるワード線が０Ｖ、これら以外のワード線が１０Ｖとなる。したがって、転送トランジスタは、対応するワード線に、２０Ｖ、１０Ｖおよび０Ｖを供給する場合がある。
【０００７】
転送トランジスタ同士を分離する素子分離絶縁膜の耐圧は、隣同士にあるトランジスタ間の電位差が最大となる場合、具体的には隣同士にある転送トランジスタの一方が２０Ｖ、他方が０Ｖの場合、を基準に定める必要がある。したがって、０Ｖを利用しない上記書込み方式の一例に比べて、素子分離絶縁膜の耐圧を大きくする必要がある。これにより、素子分離絶縁膜の寸法が大きくなるため、転送トランジスタが配置される領域の面積（つまりロウデコーダの面積）が大きくなる。これを防止するために、転送トランジスタの配置を工夫した技術がある（例えば特許文献１）。
【０００８】
【特許文献１】
特開２００２−１４１４７７号公報（図１、図２）
【０００９】
【発明が解決しようとする課題】
本発明は、転送トランジスタが配置される領域の面積を小さくすることが可能な不揮発性半導体記憶装置、これを搭載した電子カード、この電子カードを利用する電子装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、電気的にデータの書換えが可能な不揮発性の複数のメモリセルがアレイ状に配置されていると共に複数のブロックに分割されているメモリセルアレイと、複数のブロックの各々に配置されていると共に同一行のメモリセルにそれぞれ共通接続された複数のワード線と、複数のワード線に対応して設けられていると共に対応するワード線に電圧を供給する複数の駆動線と、複数のワード線および複数の駆動線のうち対応するワード線と駆動線を接続するスイッチとなる複数の転送トランジスタと、を備え、複数のワード線を、任意に決められた任意ワード線と、任意ワード線の両隣のワード線のそれぞれ隣に位置する二つ隣ワード線と、任意ワード線および二つ隣ワード線以外の残りのワード線と、に分けた際に、複数の転送トランジスタのうち、任意ワード線の転送トランジスタの両隣および向かいに残りのワード線の転送トランジスタが配置されている、ことを特徴とする。
【００１１】
本発明に係る不揮発性半導体記憶装置によれば、任意ワード線の転送トランジスタの隣や向かいに、二つ隣ワード線の転送トランジスタではなく、残りのワード線の転送トランジスタが配置されるようにしている。したがって、隣接する転送トランジスタ間の電位差を低く抑えることができるため、転送トランジスタを互いに分離する素子分離絶縁膜の寸法を小さくできる。
【００１２】
【発明の実施の形態】
本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
１．ＮＡＮＤセルの構造
２．ＮＡＮＤセルの動作
（１）ＮＡＮＤセルの一般的な動作例
（２）比較例
（３）第１実施形態に係るＮＡＮＤセルの動作例
３．第１実施形態の特徴
（特徴１）
（特徴２）
（特徴３）
（特徴４）
（特徴５）
［第２実施形態］
［第３実施形態］
［電子カードおよび電子装置への適用］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１３】
［第１実施形態］
１．ＮＡＮＤセルの構造
図１は、第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。図２は、図１のＩＩ（ａ）−ＩＩ（ｂ）断面の模式図である。図３は、図１のＮＡＮＤセルの等価回路図である。
【００１４】
図１〜図３に示すように、ＮＡＮＤセル１は、ｐ−型の半導体基板３に１６個のメモリセルＭＣ０〜１５が形成された構造を有する。メモリセルは、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ０を例にすれば、基板３の表面に所定の間隔を設けて形成されたｎ＋型の不純物領域５（ソース／ドレイン）と、基板３のうち不純物領域５同士の間に位置するチャネル領域７と、領域５，７の周囲に形成された素子分離絶縁膜９と、チャネル領域７上にゲート絶縁膜１１を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に絶縁膜１５を介して形成されたワード線ＷＬ０と、を備える。なお、浮遊ゲート層ＦＧは、浮遊ゲート１３が形成されている導電層を示し、制御ゲート層ＣＧは、ワード線ＷＬ０〜１５のうち制御ゲートとなる部分が形成されている導電層を示している。
【００１５】
ＮＡＮＤ１セルは、１６個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ＮＡＮＤセル１を構成するメモリセルの数が１６個の場合で説明しているが、メモリセルの数が８，３２，６４個等の場合でもよい。
【００１６】
メモリセルＭＣ０側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。このトランジスタＴｒ１の電流経路の一端が不純物領域５を介してメモリセルＭＣ０の電流経路の一端に接続されている。選択トランジスタＴｒ１は、ＮＡＮＤセル１とソース線ＣＥＬＳＲＣとの接続および切り離しの制御をする。
【００１７】
一方、メモリセルＭＣ１５側には、選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は不純物領域５を介して電流経路の一端がメモリセルＭＣ１５の電流経路の一端と接続されている。トランジスタＴｒ２は、ＮＡＮＤセル１とビット線ＢＬとの接続および切り離しの制御をする。選択トランジスタＴｒ１、メモリセルＭＣ０〜１５、選択トランジスタＴｒ２は直列接続されており、この直列接続の電流経路の一端にビット線ＢＬが、他端にソース線ＣＥＬＳＲＣが接続されていることになる。なお、選択ゲート線ＳＧ１，２の上には、導電膜１７がある。導電膜１７は、選択ゲート線ＳＧ１，２と接続されていても、浮遊状態でもよい。
【００１８】
メモリセルＭＣ０〜１５および選択トランジスタＴｒ１，２を覆うように第１層間絶縁膜１９が形成されている。第１層間絶縁膜１９上には第１導電層Ｍ０が形成されている。導電層Ｍ０には、ビット線の中間接続配線層、ソース線ＣＥＬＳＲＣおよび選択ゲートＳＧ１、ＳＧ２のシャント配線１８等が含まれる。ソース線ＣＥＬＳＲＣは、転送トランジスタＴｒ１の電流経路の一端と接続、つまり半導体基板３に形成されたｎ＋型の不純物領域２１に接続される。この接続箇所をセルソースコンタクトＣＳＣという。
【００１９】
第１導電層Ｍ０を覆うように第２層間絶縁膜２２が形成されている。第２層間絶縁膜２２上には第２導電層Ｍ１が形成される。Ｍ１には、ワード線ＷＬ０〜１５と交差する方向に延びるビット線ＢＬが含まれる。ビット線ＢＬは、転送トランジスタＴｒ２の電流経路の一端と接続、つまり半導体基板３に形成されたｎ＋型の不純物領域２１に接続される。この接続箇所をビット線コンタクトＢＬＣという。なお、ＮＡＮＤセル１は、半導体基板３中のｐ型ウェルに形成されていてもよい。
【００２０】
ＮＡＮＤセル１がマトリクス状（アレイ状の一例）に配置されてメモリセルアレイが構成される。図４は、メモリセルアレイ２３の一部およびブロック選択回路２５の一部の等価回路図である。メモリセルアレイ２３は複数のブロックＢＫに分割されている。図４中の破線で囲まれた領域が１個のブロックＢＫとなる。読出しや書込み等の動作は、通常、複数のブロックＢＫのうち１個を選択して実行される。
【００２１】
ワード線ＷＬ０〜１５は、各ブロックＢＫに配置されており、かつ各ブロックＢＫの同一行のメモリセルにそれぞれ共通接続されている。選択ゲート線ＳＧ１，２も、ブロックＢＫの同一行の選択トランジスタにそれぞれ共通接続されている。複数のビット線ＢＬは、メモリセルアレイ２３の同一列のＮＡＮＤセルにそれぞれ接続可能にされている。
【００２２】
ブロック選択回路２５はロウデコーダの集合であり、これにより複数のブロックＢＫの中から書込み等をするメモリセルが配置されているブロックＢＫが選択される。ブロック選択回路２５は、転送トランジスタが配置される領域である転送トランジスタ領域Ｒ、デコーダ２７および昇圧電位転送部２９を含む。
【００２３】
転送トランジスタ領域Ｒは、ブロックＢＫ毎に設けられている。領域Ｒには、１６個の転送トランジスタＱ０〜１５が配置されている。Ｑ０〜１５の一方のソース／ドレイン（第１不純物領域）には対応するワード線ＷＬ０〜１５が接続され、他方のソース／ドレイン（第２不純物領域）には対応する駆動線ＤＬ０〜１５が接続されている。ＤＬ０〜１５は、対応するワード線に電圧を供給する。転送トランジスタＱ０〜１５は、ワード線ＷＬ０〜１５と駆動線ＤＬ０〜１５を接続するスイッチとなる。
【００２４】
なお、ブロックＢＫ毎に、選択ゲートＳＧ１，２に電圧を転送するトランジスタ３１，３３が設けられている。トランジスタ３１，３３は、それぞれ、選択ゲートＳＧ１，２と選択ゲート駆動線ＳＤＬ１，２を接続するスイッチとなる。転送トランジスタＱ０〜１５およびトランジスタ３１，３３の各ゲートはゲート線３５に共通接続されている。
【００２５】
ブロックＢＫの選択には、行アドレス信号のうちの一部である信号Ａが用いられる。デコーダ２７には、信号Ａが入力される。デコーダ２７が信号Ａをデコードすることにより、ブロックＢＫが選択される。デコーダ２７は、選択されたブロックＢＫに対応したブロック選択信号を出力する。このブロック選択信号は昇圧電位転送回路２９に送られる。この回路２９にはＶＲＤＥＣ電圧（例えば２２Ｖ）が供給されている。この回路２９はブロック選択信号により、転送トランジスタＱ０〜１５やトランジスタ３１，３３をオンするのに必要な電位を供給するか否かを制御する。
【００２６】
例えば選択されたブロックＢＫがブロックＢＫ０の場合、ＢＫ０のデコーダ２７から出力されたブロック選択信号Ｓ０は、昇圧電位転送回路２９で昇圧される。この昇圧されたブロック選択信号Ｓ０Ｈが領域Ｒ０のゲート線３５に供給される。これにより、領域Ｒ０の転送トランジスタＱ０〜１５およびトランジスタ３１，３３がオンする。この結果、領域Ｒ０において、ワード線ＷＬ０〜１５と駆動線ＤＬ０〜１５が接続され、選択ゲートＳＧ１，２と選択ゲート駆動線ＳＤＬ１，２が接続される。
【００２７】
これに対して、選択されていないブロックＢＫに対応する転送トランジスタ領域Ｒのゲート線３５は接地されているため、この領域Ｒの転送トランジスタＱ０〜１５およびトランジスタ３１，３３はオフのままである。
【００２８】
なお、行アドレス信号がプリデコード処理される場合、デコーダ２７には、信号Ａがプリデコード処理された信号が入力されるようにしてもよい。行アドレス信号をプリデコード処理することにより、Ｈレベルの信号が供給されている配線の数が少なくなるので、消費電力を低くすることができる。
【００２９】
２．ＮＡＮＤセルの動作
第１実施形態に係るＮＡＮＤセルの動作について説明する前に、この動作の理解のために、まず（１）ＮＡＮＤセルの一般的な動作例、（２）比較例、を説明する。その後に（３）第１実施形態に係るＮＡＮＤセルの動作例を説明する。
【００３０】
（１）ＮＡＮＤセルの一般的な動作例
書込み動作について、図５〜図８を用いて説明する。図５は、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図であり、図７は“１”書込みの場合のそれである。図５，７のＮＡＮＤセル１は、図３のＮＡＮＤセル１と同じである。図６は、“０”書込みがされるメモリセルの模式図であり、図８は“１”書込みの場合のそれである。
【００３１】
書込みは、ＮＡＮＤセル１が消去状態、つまりＮＡＮＤセル１の各メモリセルのしきい値が負電圧の状態にしてから実行される。書込みは、ビット線コンタクトＢＬＣから最も離れた位置のメモリセルＭＣ０、つまりソース線ＣＥＬＳＲＣ側のメモリセルから順に行う。メモリセルＭＣ３への書込みを例として説明する。
【００３２】
まず、“０”書込みをする場合、図５および図６に示すように、選択ゲート線ＳＧ２に例えばＶＣＣ（電源電圧）を印加して選択トランジスタＴｒ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。なお、選択ゲート線ＳＧ１は０Ｖなので、選択トランジスタＴｒ１はオフを維持する。
【００３３】
次に、メモリセルＭＣ３のワード線ＷＬ３を高電圧（２０Ｖ程度）とし、これ以外のワード線を中間電圧（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、その電圧は選択されたメモリセルＭＣ３のチャネル領域７まで伝達される。つまり、チャネル領域７の電位は０Ｖが維持される。
【００３４】
ワード線ＷＬ３とチャネル領域７との間の電位差が大きいため、メモリセルＭＣ３の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ３のしきい値が正の状態（“０”が書込まれた状態）となる。
【００３５】
一方、“１”書込みをする場合について、上記“０”書込みと異なる点を中心に図７および図８を用いて説明する。まず、ビット線ＢＬを例えばＶＣＣ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶＣＣであるため、チャネル領域７の電圧がＶＣＣマイナスＶｔｈ（ＶＣＣ−Ｖｔｈ、なおＶｔｈは選択トランジスタＴｒ２のしきい値電圧である。）になると、選択トランジスタＴｒ２がカットオフする。したがって、チャネル領域７は、電圧がＶＣＣ−Ｖｔｈのフローティング状態となる。
【００３６】
次に、ワード線ＷＬ３に２０Ｖ、それ以外のワード線に１０Ｖの電圧を印加すると、各ワード線とチャネル領域７との容量カップリングにより、チャネル領域７の電圧がＶＣＣ−Ｖｔｈから上昇し例えば８Ｖ程度となる。
【００３７】
チャネル領域７の電圧が高電圧に昇圧されるため、“０”の書込みの場合と異なり、ワード線ＷＬ３とチャネル領域７の間の電位差が小さい。したがって、メモリセルＭＣ３の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ３のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【００３８】
なお、一本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２ｋバイトや５１２バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。
【００３９】
次に、ＮＡＮＤセルの一般的な動作例のうち、消去動作を説明する。消去は、選択されたＮＡＮＤセルのブロックＢＫ（図４）内の全てのメモリセルに対して同時に行われる。即ち、選択されたブロックＢＫ内の全てのワード線を０Ｖとし、半導体基板３（図１、なお、ｐ型ウェルにＮＡＮＤセルが形成されている場合はｐ型ウェル）に高電圧（例えば２２Ｖ程度）を印加する。一方、ビット線、ソース線、非選択のブロック中のワード線及び全ての選択ゲート線をフローティング状態とする。これにより、選択されたブロックＢＫの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００４０】
読出し動作は、読出しの選択がされたブロックのメモリセルのワード線を例えば０Ｖとし、読出しの選択がされていないメモリセルのワード線及び選択ゲート線をＶＣＣ（電源電圧）若しくは電源電圧より少し高い読出し用中間電圧ＶＲＥＡＤとする。これにより、読出しの選択がされたメモリセルに電流が流れるか否かを検出する。
【００４１】
（２）比較例
図９は、比較例の書込み動作を説明するためのタイミングチャートである。図１０は、比較例において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。図１１は、“１”書込みがされる場合である。比較例については、ＮＡＮＤセルの一般的な動作例と異なる点を中心に説明する。
【００４２】
図９および図１０に示すように、“０”書込みにおいて、ワード線ＷＬ３の両隣に位置するワード線ＷＬ２，４の電圧が０Ｖに保たれている。メモリセルＭＣ３〜１５はしきい値が負電圧であるため、ビット線ＢＬと導通している。よって、これらのメモリセルのチャネル領域７の電圧は０Ｖとなる。ワード線ＷＬ３に２０Ｖの電圧を印加することにより、図６に示す一般的な動作例の場合と同様に、メモリセルＭＣ３の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ３のしきい値が正の状態（“０”が書込まれた状態）となる。
【００４３】
“１”書込みも“０”書込みと同様に、図９および図１１に示すように、ワード線ＷＬ３の両隣に位置するワード線ＷＬ２，４の電圧が０Ｖに保たれている。時刻ｔ１において、ビット線ＢＬの電圧をＶＣＣに立ち上げる。これにより、一般的な動作例で説明したように、チャネル領域７は、電圧がＶＣＣ−Ｖｔｈのフローティング状態となる。
【００４４】
時刻ｔ２でワード線ＷＬ０，１，５〜１５の電圧を１０Ｖに立ち上げる。この電圧上昇に伴って、メモリセルＭＣ０〜１５のチャネル領域７の電位が容量結合により上昇する。詳細には、メモリセルＭＣ０，１のチャネル領域７の電位がＶｃｈ１に、メモリセルＭＣ５〜１５のチャネル領域７の電位がＶｃｈ３にそれぞれ上昇する。ワード線ＷＬ２，４が０Ｖに保たれると共にこの時点ではワード線ＷＬ３の電圧も０Ｖなので、メモリセルＭＣ３のチャネル領域７はワード線ＷＬ２〜４による電位上昇は生じない。しかし、メモリセルＭＣ３のチャネル領域７は、両側のチャネル領域の電位がＶｃｈ１，３に上昇するに伴って、電位がＶｃｈ２に上昇する。Ｖｃｈ２は、メモリセルＭＣ２，４のしきい値落ち電圧の大きさ（ＶＣＣ−Ｖｔｈ）と略等しい。
【００４５】
時刻ｔ３でワード線ＷＬ３の電圧を２０Ｖに立ち上げることにより、メモリセルＭＣ３のチャネル領域７の電位はＶｃｈ２からさらに上昇する。これにより、ワード線ＷＬ３とメモリセルＭＣ３のチャネル領域７との電位差が小さくなる。したがって、メモリセルＭＣ３の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ３のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【００４６】
つまり、“１”の書込み時に、チャネル領域の電圧上昇が小さいと、トンネル電流により電子が浮遊ゲートに注入されることにより、“０”書込みとなる。この書込み不良を防止するために、比較例では、“１”を書込むべきメモリセルのワード線の両隣に位置するワード線の電圧を０Ｖとすることにより、チャネル領域の電圧上昇を大きくしている。
【００４７】
（３）第１実施形態に係るＮＡＮＤセルの動作例
第１実施形態の動作例については、図１２〜図１４を用いて、比較例と異なる点を中心に説明する。図１２は、第１実施形態の動作例のうち書込み動作を説明するためのタイミングチャートであり、図９と対応している。図１３は、“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図であり、図１０と対応している。図１４は、“１”書込みがされる場合であり、図１１と対応している。
【００４８】
第１実施形態では、ワード線ＷＬ３（任意ワード線の一例）の両隣のワード線ＷＬ２，４のそれぞれ隣に位置するワード線ＷＬ１，５（二つ隣ワード線の一例）の電圧を０Ｖに維持している。これ以外は比較例と同じである。
【００４９】
第１実施形態の利点は以下の通りである。図１３に示す“０”書込みでは、両隣のワード線ＷＬ２，４の電圧が１０Ｖにされるので、比較例と異なり、メモリセルＭＣ２，４の浮遊ゲートの電位が容量結合により上昇する。この電位の上昇に伴いメモリセルＭＣ２，４の間にあるメモリセルＭＣ３の浮遊ゲートの電位も上昇する。したがって、メモリセルＭＣ３への書込みが加速されるため、ワード線ＷＬ３に印加する電圧を下げることができる。これにより、転送トランジスタ領域Ｒ（図４）の素子分離絶縁膜の幅を小さくできるので、領域Ｒの面積を小さくできる。この結果、ロウデコーダの占有面積を小さくできる。
【００５０】
一方、図１４に示す“１”書込みでは、比較例よりも誤書き込み防止効果が高まる。詳細に説明すると、  “１”書込み時、メモリセルＭＣ３のチャネル領域７の電位はＶｃｈ２に上昇されている。しかし、メモリセルＭＣ３のチャネル領域７からのリーク電流により、このチャネル領域７の電位は下がる。電位が下がった状態で書込みを続けると誤書き込みされるので、ワード線ＷＬ３に電圧を印加する時間は、リーク電流の観点から制限される。第１実施形態では、比較例と異なり、メモリセルＭＣ３に加えて、両隣のメモリセルＭＣ２，４のチャネル領域７の電位がＶｃｈ２なので、リーク電流による電位降下に時間を要し、誤書き込みが生じにくくすることができる。
【００５１】
３．第１実施形態の特徴
（特徴１）
上記の通り、第１実施形態の書込み方式は、データを書込むべきメモリセルに接続されたワード線を例えばワード線ＷＬ３とした場合、両隣のワード線ＷＬ２，４のそれぞれ隣に位置するワード線ＷＬ１，５の電圧を０Ｖに維持して、メモリセルにデータを書込んでいる。第１実施形態は、この書込み方式において、図４の転送トランジスタ領域Ｒの面積を小さくするために、転送トランジスタＱ０〜１５のレイアウトに工夫したことを特徴としている。以下、詳細に説明する。
【００５２】
図１５は第１実施形態に係る転送トランジスタ領域の模式図である。この図には、転送トランジスタＱ０〜１５のレイアウトやこれらに接続されるワード線ＷＬ０〜１５が示されている。図４に示す等価回路図では、転送トランジスタＱ０〜１５がビット線ＢＬの延びる方向に一列に描かれている。しかし、実際には、転送トランジスタＱ０〜１５はグループＧ１（第１グループの一例）およびグループＧ２（第２グループの一例）に分けられている。各グループは、ワード線ＷＬ０〜１５の延びる方向に配置された８個の転送トランジスタから構成されている。グループＧ１，２はビット線の延びる方向に配置されている。言い換えれば、転送トランジスタＱ０〜１５は、ビット線の延びる方向に２段に配置されている。
【００５３】
転送トランジスタＱ０〜１５は、図１の半導体基板３に形成されたＮＭＯＳトランジスタである。Ｑ０〜１５のそれぞれの不純物領域４１（第１不純物領域の一例）には、ワード線ＷＬ０〜１５のうち対応するワード線が接続されており、不純物領域４３（第２不純物領域の一例）には、駆動線ＤＬ０〜１５のうち対応する駆動線が接続されている。不純物領域４１，４３は、ソース／ドレインとして機能する。なお、距離ｄで示すグループＧ１とグループＧ２の駆動線ＤＬのコンタクト間の距離は、ブロックＢＫ（ＮＡＮＤセル１）のビット線方向の寸法と同じである。
【００５４】
転送トランジスタＱ０〜１５は素子分離絶縁膜３７により互いに電気的に分離されている。この絶縁膜３７のうちグループＧ１とグループＧ２の間でかつＱ０〜１５のゲート線３５が延びる方向（ワード線が延びる方向）に形成されているのを第１素子分離絶縁膜３９とする。グループＧ１の転送トランジスタの不純物領域４１は、第１素子分離絶縁膜３９に沿って形成されている。この不純物領域４１と第１素子分離絶縁膜３９を挟んで、グループＧ２の転送トランジスタの不純物領域４１が向かい合っている。
【００５５】
ここで、ワード線ＷＬ０〜１５のうち、任意に決められたワード線を任意ワード線と命名し、任意ワード線の両隣のワード線のそれぞれ隣に位置するワード線を二つ隣ワード線と命名し、任意ワード線および二つ隣ワード線以外のワード線を残りのワード線と、それぞれ命名する。例えば、ワード線ＷＬ３を任意ワード線にした場合、二つ隣ワード線はワード線ＷＬ１，５であり、残りのワード線はワード線ＷＬ０，２，４，６〜１５である。
【００５６】
第１実施形態では、転送トランジスタＱ３の両隣に転送トランジスタＱ０，６を配置し、向かいに転送トランジスタＱ１０が配置されている。つまり、複数の転送トランジスタのうち、任意ワード線の転送トランジスタの両隣および向かいに、二つ隣ワード線の転送トランジスタが配置されるのではなく、残りのワード線の転送トランジスタが配置されている。これは、不純物領域の観点から見ると、任意ワード線の転送トランジスタの不純物領域４１の両隣および向かいにそれぞれ残りのワード線の転送トランジスタの不純物領域４１が配置されている。
【００５７】
このような配置により、任意ワード線の転送トランジスタと、両隣や向かいのワード線の転送トランジスタと、の間の電位差が大きくなるのを防止している。このことを図１６〜図１８を用いて説明する。図１６は、図１５の転送トランジスタ領域Ｒからワード線ＷＬ０〜１５の配線を省いた図である。図１７，１８は図１６の比較となる図であり、図１６と異なるのは転送トランジスタＱ０〜１５のレイアウトである。図１７と図１８はレイアウトが同じであるが、図１７では２０Ｖの電圧がワード線ＷＬ３に印加されている場合を示すのに対して、図１８ではワード線７に２０Ｖの電圧が印加されている。
【００５８】
比較例である図１７のレイアウトでは、転送トランジスタＱ３の隣に転送トランジスタＱ５が配置されている。したがって、ワード線ＷＬ３に接続されたメモリセルに書込みをするためにワード線ＷＬ３の電圧を２０Ｖにした際、二つ隣ワード線であるワード線ＷＬ５の電圧は０Ｖとされるため、転送トランジスタＱ３とＱ５との間で電位差２０Ｖが生じる。この電位差に耐えるように素子分離絶縁膜３７の寸法を設定しなければならない。
【００５９】
素子分離絶縁膜３７の寸法の設定について、図１８で具体的に説明する。図１８は図１７と同じレイアウトであるが、ワード線ＷＬ７に２０Ｖが印加されている場合を示している。素子分離絶縁膜３７のうち、転送トランジスタＱ５とＱ７の間を素子分離絶縁膜３７ａ、Ｑ７とＱ９の間を素子分離絶縁膜３７ｂとする。
【００６０】
ワード線ＷＬ７の電圧が２０Ｖなので、二つ隣のワード線ＷＬ５，９の電圧は０Ｖである。転送トランジスタＱ７の隣には転送トランジスタＱ５、向かいには転送トランジスタＱ９が配置されている。したがって、Ｑ５とＱ７との間、Ｑ７とＱ９との間でそれぞれ電位差２０Ｖが生じる。これを考慮して素子分離絶縁膜３７の寸法を設定する必要がある。
【００６１】
つまり、素子分離絶縁膜３７ａ上のゲート線３５をゲート電極とし、電流がＱ５の不純物領域４１，４３とＱ７の不純物領域４１，４３間に流れる構造を有する寄生トランジスタが形成されている。この寄生トランジスタが動作しない又は動作しても流れる電流が所定値以下になるように、素子分離絶縁膜３７ａの幅ｗ１を十分大きくする必要がある。また、転送トランジスタＱ７とＱ９の間では、素子分離絶縁膜３７ｂの絶縁破壊が生じないように、素子分離絶縁膜３７ｂの幅ｗ２を十分大きくする必要がある。なお、ゲート線３５を転送トランジスタ毎に分断した構造の場合、素子分離絶縁膜３７ａ上にはゲート線３５がないので、寄生トランジスタができない。よって、素子分離絶縁膜３７ａの幅ｗ１の設定は、素子分離絶縁膜３７ｂの幅ｗ２の設定と同様の考え方となる。
【００６２】
幅ｗ１が大きくなると、転送トランジスタ領域Ｒ（つまりロウデコーダ）のワード線方向の寸法が大きくなる。幅ｗ２が大きくなっても、図１５に示す距離ｄが大きければ問題はない。しかし、メモリセルの微細化により距離ｄが小さくなると、転送トランジスタＱ０〜１５を２段に配置できず、ワード線方向に一列に配置しなければならない。よって、転送トランジスタ領域Ｒのワード線方向をセルの寸法に収めるのが困難になる。
【００６３】
これに対して、図１６に示すように、第１実施形態では、任意ワード線の転送トランジスタの隣や向かいに残りのワード線の転送トランジスタが配置されるようにしている。例えば、ワード線ＷＬ３の転送トランジスタＱ３の両隣にワード線ＷＬ０，６の転送トランジスタＱ０，６を配置し、向かいにワード線ＷＬ１０の転送トランジスタＱ１０が配置されている。したがって、第１実施形態では、隣接する転送トランジスタ間の電位差の最大を１０Ｖに抑えることができるため、図１７，１８の比較例に比べて素子分離絶縁膜３７の寸法を小さくできる。よって、第１実施形態によれば、転送トランジスタ領域Ｒ、つまりロウデコーダの面積を小さくすることができるので、ＮＡＮＤ型ＥＥＰＲＯＭの小型化が可能となる。なお、図１５に示す転送トランジスタＱ０〜１５の配置は一例であり、任意ワード線の転送トランジスタの両隣および向かいに、残りのワード線の転送トランジスタが配置されていればよい。
【００６４】
（特徴２）
図１５に示すように、転送トランジスタＱ３の斜め向かいに転送トランジスタＱ１３，１４が配置されている。つまり、第１実施形態は、複数の転送トランジスタのうち、任意ワード線の転送トランジスタの斜め向かいに、残りのワード線の転送トランジスタが配置されていることを特徴の一つとしている。これによる効果を説明する。
【００６５】
任意ワード線の転送トランジスタの斜め向かいにある転送トランジスタは、隣や向かいにある転送トランジスタに比べて、任意ワード線の転送トランジスタとの距離が大きくなる。このため、任意ワード線の転送トランジスタと、これの斜め向かいにある転送トランジスタと間の素子分離絶縁膜の耐圧は比較的大きくなる。
【００６６】
しかし、メモリセルの微細化に従い上記距離が十分とれなくなる場合、これらの間の素子分離絶縁膜の耐圧が２０Ｖ以下になる可能性がある。第１実施形態によれば、任意ワード線の転送トランジスタと、これの斜め向かいにある転送トランジスタとの間の電位差が２０Ｖになることを防ぐことができる。よって、転送トランジスタ領域Ｒの面積を大きくすることなく、任意ワード線の転送トランジスタとこれの斜め向かいにある転送トランジスタとの分離を確保できる。
【００６７】
（特徴３）
第１実施形態では、任意ワード線の両隣のワード線の転送トランジスタについても、二つ隣ワード線の転送トランジスタと同様の配置をしている。例えば、任意ワード線をワード線ＷＬ３にした場合、転送トランジスタＱ３の両隣や向かいにワード線ＷＬ２，４の転送トランジスタＱ２，４が配置されないようにしている。つまり、任意ワード線の転送トランジスタの両隣および向かいに、任意ワード線の両隣に位置するワード線以外の残りのワード線の転送トランジスタが配置されている。
【００６８】
よって、「２．ＮＡＮＤセルの動作」の「（２）比較例」の場合でも、任意ワード線の転送トランジスタと、これの両隣および向かいにある転送トランジスタと、間の電位差が２０Ｖになることを防ぐことができる。つまり、第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを、比較例の書込み方式にしても、転送トランジスタの配置を変えることなく、上記電位差が２０Ｖになることを防ぐことができる。
【００６９】
（特徴４）
図１５に示すように、ワード線ＷＬ０〜１５は、制御ゲート４５と引出配線４７とで構成されている。第１実施形態では、制御ゲート４５の並ぶ順番と引出配線４７の並ぶ順番とを同じにしたことを特徴の一つにしている。以下、詳細に説明する。
【００７０】
図１９は、図１５の転送トランジスタ領域ＲとブロックＢＫとの境界の断面の模式図である。図１９にはワード線ＷＬ８が表れている。ワード線ＷＬ８の制御ゲート４５や転送トランジスタＱ８を覆うように層間絶縁膜４９が形成されている。制御ゲート４５は、ポリシリコン膜とシリサイド膜（例えばＷＳｉ）の積層構造を有する。層間絶縁膜４９上には引出配線４７が形成されている。引出配線４７の材料は、例えばタングステンである。引出配線４７の一端は、層間絶縁膜４９に埋め込まれたプラグ５１により制御ゲート４５と接続されており、他端は、層間絶縁膜４９に埋め込まれたプラグ５３により不純物領域４１と接続されている。プラグの材料は、例えばタングステンである。
【００７１】
引出配線４７を覆うように、層間絶縁膜５５が形成されている。層間絶縁膜５５上には例えばアルミニウムからなる配線５７が形成されている。層間絶縁膜５９が配線５７を覆うように形成されている。層間絶縁膜５９上には例えばアルミニウムからなる配線６１が形成されている。
【００７２】
以上のように、ワード線ＷＬ０〜１５は、制御ゲート４５と、転送トランジスタＱ０〜１５の不純物領域４１（第１不純物領域の一例）から引き出されて制御ゲート４５の上層に配置されている引出配線４７と、で構成される。
【００７３】
第１実施形態では、制御ゲート４５の並ぶ順番と引出配線４７の並ぶ順番とが同じにされている。つまり、制御ゲート４５は、ワード線ＷＬ０の制御ゲート、ワード線ＷＬ１の制御ゲート、・・・、ワード線ＷＬ１５の制御ゲートの順番に並んでいる。同様に、引出配線４７も、ワード線ＷＬ０の引出配線、ワード線ＷＬ１の引出配線、・・・、ワード線ＷＬ１５の引出配線の順番に並んでいる。これにより、ワード線ＷＬ０〜１５の並ぶ順番は、ブロックＢＫと転送トランジスタ領域Ｒとで同じになるため、引出配線４７と、デザインルールが最も厳しい制御ゲート４５との接続が容易となる。なお、引出配線４７の材料は、タングステン以外に銅やアルミニウムなどでもよい。
【００７４】
（特徴５）
図１９に示すように、第１実施形態は、間に絶縁膜４９，５５，５９が形成された複数の導電層４５，４７，５７，６１の多層構造を有している。第１実施形態では、引出配線４７は、複数の導電層のうち制御ゲート４５より１層上の導電層であり、不純物領域４１に直接に接続されていることを特徴にしている。これによる効果は次の通りである。
【００７５】
半導体記憶装置の製造プロセスにおいて、導伝層４５を形成後、コンタクト５１，５３を形成する際に、コンタクトのエッチング工程で導伝層４５が帯電し静電気が不可避的に発生する。同様に導伝層４５，４７を形成後、導電層４７と５７を接続するコンタクトを形成する際に、コンタクトのエッチング工程で導伝層４７が帯電し、静電気が不可避的に発生する。この静電気が製造プロセス中に制御ゲート４５に流れこむと、メモリセルが静電破壊されることがある。制御ゲート４５の一端が引出配線を介して不純物領域４１に接続されると、静電気は不純物領域４１を通り半導体基板３から接地に流れるので、メモリセルの静電破壊を防ぐことができる。
【００７６】
制御ゲート４５と不純物領域４１の接続に、制御ゲート４５より１層上の導電層よりも上の導電層（配線５７，６１）を用いることもできるが、製造プロセスにおいて、制御ゲート４５が不純物領域４１に接続されていない状態が長く続くので、それだけ静電破壊の可能性が高まる。第１実施形態では、制御ゲート４５と不純物領域４１との接続に制御ゲート４５より１層上の導電層４７のみを用い、導電層４７を不純物領域４１に直接に接続することにより、メモリセルの静電破壊の可能性を低くしている。
【００７７】
［第２実施形態］
次に第２実施形態について、第１実施形態との相違を中心に説明する。図２０は、第２実施形態に係る転送トランジスタ領域Ｒの模式図であり、第１実施形態の図１５と対応する。図２１は、図２０のワード線ＷＬ０〜４を拡大した図である。
【００７８】
第２実施形態は、制御ゲート４５の並ぶ順番と引出配線４７の並ぶ順番とを異ならせることを特徴としている。これにより、ワード線ＷＬ０〜１５の並ぶ順番を、ブロックＢＫと転送トランジスタ領域Ｒとで異ならせている。以下、これについて説明する。
【００７９】
例えばワード線ＷＬ２に注目すると、図１５に示す第１実施形態では、ワード線ＷＬ２に対応する転送トランジスタＱ２は、ワード線ＷＬ０に対応する転送トランジスタＱ０やワード線ＷＬ１に対応する転送トランジスタＱ１よりも、ブロックＢＫからみて転送トランジスタ領域Ｒの奥にある。したがって、ワード線ＷＬ２はワード線ＷＬ０，１との接触を避けるように、これらを迂回して配置される。
【００８０】
これに対して第２実施形態では、図２０，２１に示すように、転送トランジスタ領域Ｒにおいて、ワード線ＷＬ２をワード線ＷＬ０，１よりも手前に並べている。このため、ワード線ＷＬ２を迂回させることなく配置できる。このことは、第１素子分離絶縁膜３９上を通るワード線の数を少なくできることを意味する。したがって、転送トランジスタ領域Ｒにおいてワード線のピッチに余裕ができるため、ワード線の形成が容易となる。
【００８１】
特に、第１素子分離絶縁膜３９の微細化が進むと、この上に配置できるワード線の本数も減るので、第２実施形態のように、ワード線の順番を変える効果は大きい。なお、ワード線の順番を変えるのは、図２１に示すように、制御ゲート４５と引出配線４７を立体交差させることにより実現できる。
【００８２】
［第３実施形態］
次に、第３実施形態について、図２２を用いて、第１および第２実施形態との相違を中心に説明する。図２２は、第３実施形態に係る転送トランジスタ領域の模式図であり、第１実施形態の図１６と対応する。
【００８３】
第３実施形態では、グループＧ１（第１グループの一例）およびグループＧ２（第２グループの一例）に加えて、グループＧ３（第３グループの一例）を備えている。グループＧ３とグループＧ２の間に、第１素子分離絶縁膜３９の幅ｗ２よりも大きい幅ｗ３をした第２素子分離絶縁膜６３を備えたことを特徴としている。これにより、転送トランジスタ領域Ｒの面積を小さくするのと各転送トランジスタの分離との両立を図っている。以下、第３実施形態の上記特徴について詳細に説明する。
【００８４】
第１，２実施形態では、ＮＡＮＤセル１（図３）を構成するメモリセルが１６個であったが、第３実施形態では３２個である。したがって、転送トランジスタＱの数も３２個となる。３２個の転送トランジスタＱをグループＧ１，２に分けて配置すると、転送トランジスタ領域Ｒのワード線方向の寸法が大きくなる。メモリセルが３２個なのでＮＡＮＤセルのビット線方向の寸法が大きくなり、これに伴い領域Ｒのビット線方向の寸法も大きくなる。そこで、第３実施形態では、転送トランジスタＱをグループＧ１，２，３に分けて３段に配置している。
【００８５】
グループＧ３の転送トランジスタＱの不純物領域４１（第１不純物領域の一例）は、ゲート線３５が延びる方向に沿って形成された第２素子分離絶縁膜６３を挟んで、グループＧ２の転送トランジスタＱの不純物領域４３（第２不純物領域の一例）と向かい合っている。
【００８６】
ＮＡＮＤ型では、メモリセルに記憶されたデータの消去は、ブロックＢＫ単位でなされる。つまり、選択されたブロックＢＫのメモリセルに記憶されたデータが一括消去される。図２２は、データ消去時に非選択のブロックＢＫのワード線ＷＬに電圧を転送する場合の転送トランジスタＱの電圧を示している。
【００８７】
データ消去時、駆動線ＤＬの電圧が０Ｖにされ、半導体基板３（図１）の電圧は２０Ｖにされる。非選択のブロックＢＫに対応する転送トランジスタＱのゲート線３５は０Ｖなので、転送トランジスタＱはオフとなる。したがって、不純物領域４１には、容量カップリングにより半導体基板３の電圧と略等しい２０Ｖの浮遊状態になり、一方、不純物領域４３は駆動線ＤＬの電圧である０Ｖとなる。
【００８８】
以上のように、データ消去時、非選択のブロックＢＫに対応する転送トランジスタ領域Ｒでは、電位差が２０Ｖの箇所が発生する。そこで、第３実施形態では、第２素子分離絶縁膜６３の幅ｗ３を比較的大きくしている。これにより、グループＧ２とグループＧ３の転送トランジスタの素子分離を図り、かつグループＧ３の不純物領域４１（２０Ｖ）から、グループＧ２の不純物領域４３（０Ｖ）へのリークを低減している。このリークが大きいとグループＧ３の不純物領域は浮遊状態なので、メモリセルのワード線と半導体基板の電位差が大きくなり、誤消去される。第３実施形態では、上記リークを低減できるため、誤消去を防止できる。以上説明したように、第３実施形態では、第２素子分離絶縁膜６３の幅ｗ３が大きくなるが、第１，２実施形態で説明したように第１素子分離絶縁膜３９の幅ｗ２を小さくできるので、転送トランジスタ領域Ｒのビット線方向の寸法が大きくなるのを防ぐことができる。
【００８９】
図２２に示す第３実施形態におけるワード線や駆動線の番号から分かるように、これまでの実施形態と同様に、任意ワード線の転送トランジスタの両隣、向かい及び斜め向かいに残りのワード線の転送トランジスタが配置されている。
【００９０】
第１〜第３実施形態では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にしたが、本発明はこれに限られるものではなく、例えばＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭにおいても適用可能である。
［電子カードおよび電子装置への適用］
次に、本発明の実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図２３は、本発明の実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本発明の実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００９１】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００９２】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００９３】
図２４は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００９４】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００９５】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００９６】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。
【００９７】
記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００９８】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００９９】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【０１００】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【０１０１】
以上のように本発明の実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２５Ａ−２５Ｊに示すような他の各種電子機器に適用することができる。即ち、図２５Ａに示すビデオカメラ、図２５Ｂに示すテレビジョン、図２５Ｃに示すオーディオ機器、図２５Ｄに示すゲーム機器、図２５Ｅに示す電子楽器、図２５Ｆに示す携帯電話、図２５Ｇに示すパーソナルコンピュータ、図２５Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２５Ｉに示すヴォイスレコーダ、図２５Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【０１０２】
【発明の効果】
本発明に係る不揮発性半導体記憶装置によれば、隣接する転送トランジスタ間の電位差を低く抑えることができるため、転送トランジスタを互いに分離する素子分離絶縁膜の寸法を小さくできる。よって、転送トランジスタが配置される領域を小さくすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。
【図２】図１のＩＩ（ａ）−ＩＩ（ｂ）断面の模式図である。
【図３】図１のＮＡＮＤセルの等価回路図である。
【図４】第１実施形態に係るメモリセルアレイの一部およびロウデコーダの一部の等価回路図である。
【図５】ＮＡＮＤセルの書込み動作の一般的な例において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図６】図５の“０”書込みがされるメモリセルの模式図である。
【図７】ＮＡＮＤセルの書込み動作の一般的な例において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図８】図７の“１”書込みがされるメモリセルの模式図である。
【図９】比較例の書込み動作を説明するためのタイミングチャートである。
【図１０】比較例において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１１】比較例において“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１２】第１実施形態の動作例のうち書込み動作を説明するためのタイミングチャートである。
【図１３】図１２において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１４】図１２において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１５】第１実施形態に係る転送トランジスタ領域を示す模式図である。
【図１６】図１５の転送トランジスタ領域からワード線を省いた図である。
【図１７】図１６の比較となる図であり、２０Ｖの電圧がワード線ＷＬ３に印加されている場合を示す図である。
【図１８】図１６の比較となる図であり、２０Ｖの電圧がワード線ＷＬ７に印加されている場合を示す図である。
【図１９】図１５に示す転送トランジスタ領域とブロックとの境界の断面の模式図である。
【図２０】第２実施形態に係る転送トランジスタ領域の模式図である。
【図２１】図２０のワード線ＷＬ０〜４を拡大した図である。
【図２２】第３実施形態に係る転送トランジスタ領域からワード線を省いた模式図である。
【図２３】本発明の実施形態に係る電子カードおよび電子装置の構成図である。
【図２４】本発明の実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図である。
【図２５Ａ】本発明の実施形態に係る電子装置の第２例であるビデオカメラを示す図である。
【図２５Ｂ】本発明の実施形態に係る電子装置の第３例であるテレビジョンを示す図である。
【図２５Ｃ】本発明の実施形態に係る電子装置の第４例であるオーディオ機器を示す図である。
【図２５Ｄ】本発明の実施形態に係る電子装置の第５例であるゲーム機器を示す図である。
【図２５Ｅ】本発明の実施形態に係る電子装置の第６例である電子楽器を示す図である。
【図２５Ｆ】本発明の実施形態に係る電子装置の第７例である携帯電話を示す図である。
【図２５Ｇ】本発明の実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図である。
【図２５Ｈ】本発明の実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図である。
【図２５Ｉ】本発明の実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図である。
【図２５Ｊ】本発明の実施形態に係る電子装置の第１１例であるＰＣカードを示す図である。
【符号の説明】
１・・・ＮＡＮＤセル、３・・・半導体基板、５・・・不純物領域、７・・・チャネル領域、９・・・素子分離絶縁膜、１１・・・ゲート絶縁膜、１３・・・浮遊ゲート、１５・・・絶縁膜、１７・・・導電膜、１８・・・シャント配線、１９・・・第１層間絶縁膜、２１・・・不純物領域、２２・・・第２層間絶縁膜、２３・・・メモリセルアレイ、２５・・・ブロック選択回路、２７・・・デコーダ、２９・・・昇圧電位転送回路、３１，３３・・・トランジスタ、３５・・・ゲート線、３７・・・素子分離絶縁膜、３９・・・第１素子分離絶縁膜、４１・・・不純物領域（第１不純物領域の一例）、４３・・・不純物領域（第２不純物領域の一例）、４５・・・制御ゲート、４７・・・引出配線、４９・・・層間絶縁膜、５１，５３・・・プラグ、５５・・・層間絶縁膜、５７・・・配線、５９・・・層間絶縁膜、６１・・・配線、６３・・・第２素子分離絶縁膜、ＷＬ０〜１５・・・ワード線、ＭＣ０〜１５・・・メモリセル、ＢＬ・・・ビット線、ＳＧ１，２・・・選択ゲート線、ＣＥＬＳＲＣ・・・ソース線、ＦＧ・・・浮遊ゲート層、ＣＧ・・・制御ゲート層、Ｍ０・・・第１導電層、Ｍ１・・・第２導電層、ＢＫ・・・ブロック、Ｒ・・・転送トランジスタ領域、Ｇ１，Ｇ２，Ｇ３・・・グループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２５Ｅ】
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【図２５Ｆ】
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【図２５Ｇ】
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【図２５Ｈ】
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【図２５Ｉ】
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【図２５Ｊ】
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