(57)【要約】【課題】下地膜の欠陥があっても正常なパターンを有するレジスト膜を形成できる半導体装置の製造方法を提供する。【解決手段】酸化シリコン膜２５上に配線３０を形成した後、パッシベーション膜となる窒化シリコン膜３１を形成する。この窒化シリコン膜３１には欠陥である「す」３２が形成されている。続いて、窒化シリコン膜３１上にレジスト膜３３を形成した後、約９０℃の温度で加熱して、レジスト膜３３内に含まれる溶剤を除去する。次に、第１の熱処理を行なう。すなわち、約１１０℃の温度で加熱することにより「す」３２を破裂させる。このとき、レジスト膜３３にも穴が開く。続いて、レジスト膜３３に約１２０℃の温度で第２の熱処理を行なう。そして、レジスト膜３３上にレジスト膜３４を形成し、露光・現像することにより、レジスト膜３３、３４をパターニングする。【選択図】    図７
2005044941.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に膜を形成する工程と、
（ｂ）前記膜上に第１のレジスト膜を形成する工程と、
（ｃ）前記第１のレジスト膜に対して、１００℃以上１４０℃以下の温度で第１の熱処理を施す工程と、
（ｄ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、
（ｅ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、
（ｆ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記膜をパターニングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に膜を形成する工程と、
（ｂ）前記膜上に第１のレジスト膜を形成する工程と、
（ｃ）前記第１のレジスト膜に対して、第１の熱処理を施す工程と、
（ｄ）前記第１のレジスト膜の露出面を変成する工程と、
（ｅ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、
（ｆ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、
（ｇ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記膜をパターニングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上に膜を形成する工程と、
（ｂ）前記膜上に第１のレジスト膜を形成する工程と、
（ｃ）前記第１のレジスト膜に対して、第１の熱処理を施す工程と、
（ｄ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、
（ｅ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、
（ｆ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記膜をパターニングする工程とを備え、
前記第１の熱処理は、前記第１のレジスト膜を加熱することにより、前記膜の欠陥上に形成された前記第１のレジスト膜を破壊することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に膜を形成する工程と、
（ｂ）前記膜上に第１のレジスト膜を形成する工程と、
（ｃ）前記第１のレジスト膜に対して、１００℃以上１４０℃以下の温度で第１の熱処理を施す工程と、
（ｄ）前記第１のレジスト膜に対して、１４０℃以下の温度で第２の熱処理を施す工程と、
（ｅ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、
（ｆ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、
（ｇ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記膜をパターニングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上にプラズマ化学気相成長法を使用して窒化シリコン膜を形成する工程と、
（ｂ）前記窒化シリコン膜上に第１のレジスト膜を形成する工程と、
（ｃ）前記第１のレジスト膜に対して、１００℃以上１４０℃以下の温度で第１の熱処理を施す工程と、
（ｄ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、
（ｅ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、
（ｆ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記窒化シリコン膜をパターニングする工程とを備え、
前記第１の熱処理は、前記第１のレジスト膜を加熱することにより、前記窒化シリコン膜の欠陥上に形成された前記第１のレジスト膜を破壊することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特にフォトリソグラフィ技術を使用する半導体装置の製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＩＣなどの半導体装置の製造工程には、様々な工程が存在する。例えば、膜を形成する成膜工程、半導体基板を加熱する熱処理工程、不要な膜を除去するエッチング工程、イオンを注入するイオンインプランテーション工程などがある。
【０００３】
エッチング工程やイオンインプランテーション工程などでは、フォトリソグラフィ技術を使用して特定のパターンを形成した後、このパターンに沿ってエッチングしたり、イオン注入することが行なわれる。
【０００４】
上記したフォトリソグラフィ技術は、写真蝕刻技術のことであり簡単に述べると以下に示すような技術である。まず、レジスト膜を半導体基板に塗布する前に、半導体基板に対して塗布前処理を行なうことにより、その後塗布するレジスト膜との密着性を良くする。続いて、塗布前ベークを行い半導体基板上の余分な水分を蒸発させて除去する。
【０００５】
次に、半導体基板上にレジスト膜を塗布した後、塗布後ベークにより、レジスト膜に含まれる溶剤を除去する。そして、ステッパなどの露光装置を使用して、レジスト膜を感光させ、配線が描かれているマスクパターンをレジスト膜に転写する。続いて、レジスト膜を現像することにより、レジスト膜をパターニングした後、現像後ベークにより現像時の水分を蒸発させて除去する。このようにして、パターニングしたレジスト膜を形成している（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−００６５１２号公報（第３頁、図７）
【０００７】
【発明が解決しようとする課題】
しかし、フォトリソグラフィ工程では、下地膜の状態などにより、形成したパターンに異常を起すことがある。特に、下地膜の凹凸が激しく、下地膜の内部に「す」（不要な空間）ができている状態では、現像後行なうベークにより、「す」の内部に溜まった水分、溶剤、ガスなどが膨張し、下地膜上に形成されたレジスト膜が破壊されることがある。レジスト膜が破壊されると、正常なパターンが形成できないという問題点がある。
【０００８】
本発明の目的は、下地膜の欠陥があっても正常なパターンを有するレジスト膜を形成できる半導体装置の製造方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
本発明における半導体装置の製造方法は、（ａ）半導体基板上に膜を形成する工程と、（ｂ）前記膜上に第１のレジスト膜を形成する工程と、（ｃ）前記第１のレジスト膜に対して、１００℃以上１４０℃以下の温度で第１の熱処理を施す工程と、（ｄ）前記第１のレジスト膜上に第２のレジスト膜を形成する工程と、（ｅ）前記第１のレジスト膜および前記第２のレジスト膜をパターニングする工程と、（ｆ）パターニングした前記第１のレジスト膜および前記第２のレジスト膜をマスクにして、前記膜をパターニングする工程とを備えるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
本実施の形態は、例えばＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバ内にあるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造工程に本発明を適用したものである。
【００１４】
以下に、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００１５】
図１は、半導体基板１上にｎ型のＭＩＳトランジスタＱ１とｐ型のＭＩＳトランジスタＱ２とを形成した断面図である。このＭＩＳトランジスタＱ１、Ｑ２を製造する工程を簡単に説明する。
【００１６】
まず、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、各素子が互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられる。素子分離領域２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。図１では、半導体基板１の主面に浅い溝を掘り、この溝に例えば酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離領域２の深さを深くできるので、素子の高集積化を図ることができる。
【００１７】
次に、素子分離領域２で分離された半導体基板１の活性領域にｐ型ウェル３およびｎ型ウェル４を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１の活性領域にｐ型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。同様に、ｎ型ウェル４は、ｎ型不純物であるリンや砒素を半導体基板１の活性領域に導入することによって形成される。
【００１８】
続いて、半導体基板１の主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。そして、ゲート絶縁膜５上に導体膜であるポリシリコン膜６を形成する。ポリシリコン膜６は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜６を堆積させるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。なお、後述するゲート電極７ａ、７ｂの低抵抗化のため、ポリシリコン膜６の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜６の形成後に添加するようにしてもよい。また、ポリシリコン膜６を形成後、イオン注入法を使用して、ｎ型のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱ１のゲート電極形成領域にｎ型不純物を導入し、ｐ型のＭＩＳトランジスタＱ２のゲート電極形成領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成してもよい。デュアルゲートを形成することによって、ｎ型のＭＩＳトランジスタＱ１とｐ型のＭＩＳトランジスタＱ２の両方でしきい値電圧を低くすることができる。
【００１９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜６を加工することにより、ＭＩＳトランジスタＱ１のゲート電極７ａおよびＭＩＳトランジスタＱ２のゲート電極７ｂを形成する。
【００２０】
そして、ＭＩＳトランジスタＱ２形成領域をレジスト膜で覆った後、ゲート電極７ａをマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域８、９を形成する。低濃度ｎ型不純物拡散領域８、９には、例えばリンや砒素などが導入されている。同様に、ＭＩＳトランジスタＱ１形成領域をレジスト膜で覆った後、ゲート電極７ｂをマスクにしたイオン注入により、半導体領域である低濃度ｐ型不純物拡散領域１０、１１を形成する。低濃度ｐ型不純物拡散領域１０、１１には、例えばボロンやフッ化ボロンなどが導入されている。
【００２１】
次に、ゲート電極７ａ、７ｂを形成した半導体基板１上に絶縁膜を形成する。絶縁膜としては、例えば酸化シリコン膜が考えられ、例えばＣＶＤ法を使用して形成することができる。そして、形成した絶縁膜を異方性エッチングすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール１２を形成する。
【００２２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１３、１４を形成する。この高濃度ｎ型不純物拡散領域１３、１４には、リンや砒素などのｎ型不純物が、上述した低濃度ｎ型不純物拡散領域８、９よりも高濃度に導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｐ型不純物拡散領域１５、１６を形成する。この高濃度ｎ型不純物拡散領域１５、１６には、ボロンやフッ化ボロンなどのｐ型不純物が、上述した低濃度ｐ型不純物拡散領域１０、１１よりも高濃度に導入されている。
【００２３】
次に、半導体基板１上にコバルト膜を形成する。このコバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成される。そして、次に半導体基板１に対して熱処理を施すことにより、ゲート電極７ａ、７ｂ、高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６にコバルトシリサイド膜１７を形成する。このコバルトシリサイド膜１７は、ゲート電極７ａ、７ｂなどの低抵抗化のために形成される。なお、シリサイド膜は、コバルトシリサイド膜１７に限定されず、例えばチタンシリサイド膜やニッケルシリサイド膜で構成してもよい。その後、未反応のコバルト膜は除去される。
【００２４】
このようにして、半導体基板１上にｎ型のＭＩＳトランジスタＱ１およびｐ型のＭＩＳトランジスタＱ２を形成することができる。
【００２５】
次に、配線工程について説明する。まず、図２に示すように半導体基板１の素子形成面（主面）上に酸化シリコン膜１８を形成する。そして、その表面を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を使用して研磨する。
【００２６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜１８に接続孔（コンタクトホール）１９を形成する。この接続孔１９は、酸化シリコン膜１８を貫通し、底面に高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６が露出している。
【００２７】
次に、半導体基板１の主面の全面にチタン／窒化チタン膜２０ａを形成する。チタン／窒化チタン膜２０ａは、例えばスパッタリング法を使用して形成することができ、接続孔１９の側面および底面にも形成される。このチタン／窒化チタン膜２０ａは、後に埋め込むタングステンが、シリコン中へ拡散することを抑制するバリア機能を有する。
【００２８】
そして、次にタングステン膜２０ｂを接続孔１９へ埋め込むように形成する。タングステン膜２０ｂは、例えばＣＶＤ法を使用して形成することができる。続いて、半導体基板１上に形成された不要なチタン／窒化チタン膜２０ａ、タングステン膜２０ｂを例えばＣＭＰ法を使用して除去し、接続孔１９にだけチタン／窒化チタン膜２０ａ、タングステン膜２０ｂを残すことによりプラグ２１を形成する。
【００２９】
続いて、例えばスパッタリング法を使用して、チタン／窒化チタン膜２２ａ、アルミニウム膜２２ｂ、チタン／窒化チタン膜２２ｃを順次形成した後、フォトリソグラフィ技術およびエッチング技術を使用して配線２３を形成する。このようにして、第１層配線を形成することができる。その後、この第１層配線上に、層間絶縁膜となる酸化シリコン膜２４を形成し、この酸化シリコン上に第２層配線を形成する。以下同様にして、順次第３層配線、第４層配線などの多層配線を形成し、最終的には、図３に示すように最上層配線である配線３０が形成される。
【００３０】
この配線３０の形成方法は、前述した配線２３の形成方法と同様である。すなわち、下層配線および下層の層間絶縁膜上に酸化シリコン膜２５を例えばＣＶＤ法を使用して形成した後、この酸化シリコン膜２５の表面を例えばＣＭＰ法によって研磨し平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、スルーホール２６を形成する。その後、このスルーホール２６内にチタン／窒化チタン膜２７ａおよびタングステン膜２７ｂを埋め込み、プラグ２８を形成する。
【００３１】
続いて、酸化シリコン膜２５上およびプラグ２８上に、順次チタン／窒化チタン膜２９ａ、アルミニウム膜２９ｂを例えばスパッタリング法を使用して形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記形成した膜をパターニングして配線３０を形成する。
【００３２】
なお、以下に示す図面においては、簡単のため、最上層配線の下層に形成されている配線およびＭＩＳトランジスタＱ１、Ｑ２の図示は省略する。
【００３３】
次に、配線３０上に窒化シリコン膜３１を形成する。窒化シリコン膜３１は、例えばプラズマ化学気相成長法を使用して形成することができる。具体的には、例えば温度２８５℃、ガス圧２００Ｐａの条件で行なう。また、ガス流量は、ＳｉＨ４で３８０×１．６６７×１０−８ｍ３／ｓ（３８０ｓｃｃｍ）、ＮＨ３で４０００×１．６６７×１０−８ｍ３／ｓ（４０００ｓｃｃｍ）の条件下で行ない、形成される窒化シリコン膜３１の膜厚は、例えば約１．２μｍである。
【００３４】
この窒化シリコン膜３１は、パッシベーション膜としての機能を有する。すなわち、半導体基板１に形成した半導体装置を機械的応力や不純物の侵入から保護する機能を有している。
【００３５】
上記したように窒化シリコン膜３１を配線３０上に形成するが、配線３０と配線３０との間隔が密な領域においては、図４に示すように窒化シリコン膜３１の内部に不要な空間が形成される。この不要な空間は、窒化シリコン膜３１を成膜する上で形成された欠陥であり、いわゆる「す」３２と呼ばれる。
【００３６】
次に、この後の工程、すなわちパッシベーション膜である窒化シリコン膜３１上に、パターニングしたレジスト膜３３、３４を形成する工程について、図５〜図８および工程のフローチャートを示した図１５を参照しながら説明する。
【００３７】
まず、窒化シリコン膜３１を形成した後、後述する工程で塗布されるレジスト膜３３との密着性を向上するため、下地膜（窒化シリコン膜３１）に対して「塗布前処理」を行なう（Ｓ１０１）。その後、約１５０℃の温度の熱処理（ベーク）することにより（Ｓ１０２）、下地膜である窒化シリコン膜３１上の余分な水分を蒸発させて除去する。
【００３８】
続いて、窒化シリコン膜３１上に図５に示すようなレジスト膜（第１のレジスト膜）３３を塗布する（Ｓ１０３）。レジスト膜３３は、感光剤、樹脂および溶剤より構成されており、例えばスピン塗布法によって塗布される。具体的に、例えばレジスト膜３３としては、ポジレジスト膜である「ＯＦＰＲ５９００２５ＣＰ」（商品名）などが挙げられる。このレジスト膜３３を塗布することにより、「す」３２は完全に密閉された状態となる。なお、レジスト膜３３は、上記したものに限らず、他の材料のものであってもよい。
【００３９】
そして、塗布したレジスト膜３３に対し、約９０℃の温度で半導体基板１を加熱する（Ｓ１０４）。この約９０℃の温度で行なう加熱は、レジスト膜３３に含まれる溶剤を除去するために行なわれる。続いて、第１の熱処理を行ない、約９０℃より高い約１１０℃で半導体基板１を加熱する（Ｓ１０５）。この約１１０℃の温度で行なう加熱は、レジスト膜３３の弱い部分を破壊しつつ、下地膜である窒化シリコン膜３１とレジスト膜３３との密着性を向上するために行なう。すなわち、約１１０℃の温度の熱処理により、レジスト膜３３で密閉された「す」３２の内部に溜まった水分、溶剤、ガスなどが膨張し、最終的に「す」３２の上部が破裂する。そして、「す」３２の上部に形成されていたレジスト膜３３に図６に示すような穴が開く。このとき、「す」３２の内部に溜まっていた水分、溶剤、ガスなどは、外部へ放出される。
このようにして、窒化シリコン膜３１の内部にできた将来破裂する可能性のある「す」３２を現時点で破裂させることができる。
【００４０】
つまり、従来は、レジスト膜３３に対して露光・現像することによりパターニングした後に行なうベーク、つまり現像後の水分を除去するためのベーク時に、「す」３２が破裂し、「す」３２の上部に形成されていたレジスト膜３３が破壊されていた。この場合、既にレジスト膜３３にはパターニングが施されており、破裂によって正常なパターンが破壊されていた。したがって、レジスト膜３３が破壊されることにより露出した窒化シリコン膜３１がこの後のエッチング工程でエッチングされてしまう。すると、エッチングされた場所から水分や不純物が内部へ侵入し易くなり、窒化シリコン膜３１がパッシベーション膜としての機能を充分に果たすことができなくなってしまう。
【００４１】
しかし、本実施の形態における半導体装置の製造方法では、レジスト膜３３のパターニングを施す前に、窒化シリコン膜３１にある「す」３２を破裂させている。このため、従来のように正常なパターンが破壊されることを回避することができる。
【００４２】
なお、上記した記載では、約１１０℃の温度で熱処理をしていたが、現像後に行なわれる熱処理（ベーク）により破裂する「す」３２を、現時点で破裂させることができればよいため、約１１０℃の温度に限らず、例えば１００℃以上１４０℃以下の温度で行なうことができる。１４０℃以下に制限したのは、後述する工程で行なうレジスト膜３３の感光・現像ができなくなることを防止したものである。
【００４３】
次に、レジスト膜３３に対して、酸素ガスによるプラズマでアッシャー処理を行ない、レジスト膜３３の露出面を変成させる（Ｓ１０６）。これは、後述するようにレジスト膜３３上にレジスト膜（第２のレジスト膜）３４を塗布する際、下地となるレジスト膜３３が溶解しないようにするためである。つまり、アッシャー処理は、インターミキシングを防止し、レジスト膜３３が溶解することにより生じる「しわ」を防止するために行なわれる。
【００４４】
続いて、レジスト膜３３に対し、約１２０℃の温度で第２の熱処理を行なう（Ｓ１０７）。この第２の熱処理は、下地膜であるレジスト膜３３と後述するレジスト膜３４との密着性を向上させるために行なわれる。なお、上記では、第２の熱処理を約１２０℃で行なったが、これに限らず、約１４０℃以下の温度で行なうことができる。約１４０℃以下に制限したのは、レジスト膜３３の感光・現像ができなくなることを防止したものである。
【００４５】
次に、レジスト膜３３上に図７に示すようなレジスト膜（第２のレジスト膜）３４を塗布する（Ｓ１０８）。このレジスト膜３４は、例えばスピン塗布法によって形成され、レジスト膜３３と同様の成分で構成されている。このとき、「す」３２が破裂したことにより生じたレジスト膜３３の穴上にもレジスト膜３４が形成される。
【００４６】
ここで、窒化シリコン膜３１上にレジスト膜３３を形成する際には、下地膜（窒化シリコン膜３１）とレジスト膜３３との密着性を向上させるための「塗布前処理」や下地膜（窒化シリコン膜３１）上の水分を蒸発させるための約１５０℃の熱処理（ベーク）を行っていた。
【００４７】
しかし、レジスト膜３４を形成する際には、「塗布前処理」や約１５０℃のベークは行なわない。なぜなら、「塗布前処理」や約１４０℃以上の熱処理を加えると、下地であるレジスト膜３３の露光・現像ができなくなるからである。したがって、レジスト膜３３上にレジスト膜３４を形成する前の工程では、前述したように約１２０℃の熱処理（第２の熱処理）だけが行なわれる。
【００４８】
次に、形成したレジスト膜３４に対して、約９０℃の温度の熱処理を行なう（Ｓ１０９）。この熱処理は、レジスト膜３４内に含まれる不要な溶剤を除去するために行なう。
【００４９】
続いて、レジスト膜３３、３４に対して露光することにより、マスクに描かれているパターンをレジスト膜３３、３４に転写する（Ｓ１１０）。そして、レジスト膜３３、３４を現像することにより、図８に示すようにレジスト膜３３、３４をパターニングする（Ｓ１１１）。パターニングは、配線３０の上部を開口するように行なう。
【００５０】
その後、現像時の水分を蒸発させるため、熱処理（ベーク）を行なう（Ｓ１１２）。従来、現像後に行なうこの熱処理によって、「す」３２が破裂し、正常なパターンを破壊していた。しかし、本実施の形態における半導体装置の製造方法では、レジスト膜３３、３４へパターンを形成する前に「す」３２を破裂させ、内部に溜まっていた水分、溶剤、ガスなどを外部へ放出している。したがって、現像後に行なう熱処理の際には、「す」３２の内部に水分、溶剤、ガスなどが溜まっておらず、たとえ上部をレジスト膜３４で覆われていたとしても破裂することはない。このため、レジスト膜３３、３４に形成したパターンが破壊されることを防止できる。
【００５１】
次に、窒化シリコン膜３１に、パターニングしたレジスト膜３３、３４を形成した後の工程について、図９〜図１４を参照しながら説明する。
【００５２】
まず、図９に示すようにパターニングしたレジスト膜３３、３４をマスクにして、窒化シリコン膜３１のエッチングを行なう。このエッチングにおいて、バンプを形成する配線３０の表面が露出される。
【００５３】
ここで、「す」３２が破裂した領域（レジスト膜３３の穴の開いた領域）は、レジスト膜３４によって覆われている。したがって、窒化シリコン膜３１のエッチングを行なっても、レジスト膜３３に開いた穴よりエッチング液が侵入することはない。すなわち、窒化シリコン膜３１のエッチング不要領域がエッチングされてしまうことを防止できる。このため、エッチング不要領域がエッチングされ、そこから水分や不純物が内部へ侵入し窒化シリコン膜３１がパッシベーション膜としての機能を充分に果たすことができなくなってしまうことを防止できる。
【００５４】
続いて、図１０に示すように、パターニングしたレジスト膜３３、３４を除去した後、図１１に示すように、窒化シリコン膜３１上および配線３０上にＵＢＭ（Ｕｎｄｅｒ  ＢＵＭＰ  Ｍｅｔａｌ）膜３５を形成する。ＵＢＭ膜３５は、例えばスパッタリング法を使用して形成することができ、例えばチタン膜、パラジウム膜、チタンとタングステンからなる合金膜および金膜などから形成される。このＵＢＭ膜３５は、後述するめっき工程の下地膜となるものである。
【００５５】
次に、ＵＢＭ膜３５上にレジスト膜３６を塗布した後、露光・現像することによりパターニングしたレジスト膜３６を形成する。パターニングは、図１２に示すように、バンプを形成する配線３０上に開口領域が形成されるように行なわれる。
【００５６】
その後、図１３に示すように、レジスト膜３６に形成した開口部を埋め込むようにバンプ電極３７を形成する。バンプ電極３７は、例えばめっき法を使用して形成することができ、例えば金より形成されている。
【００５７】
続いて、図１４に示すように、レジスト膜３６を除去し、その後レジスト膜３６を除去することにより露出したＵＢＭ膜３５を除去する。このようにして、本実施の形態における半導体装置を形成することができる。
【００５８】
以上述べたように、本実施の形態における半導体装置の製造方法によれば、パッシベーション膜となる窒化シリコン膜３１に「す」３２が形成されている場合であっても、「す」３２の上部が開口していない正常なパターンのレジスト膜３４を形成することができる。
【００５９】
また、正常なパターンのレジスト膜３４を形成することができるので、「す」３２の上部からエッチング液が侵入することを防止できる。
【００６０】
したがって、本実施の形態によれば、「す」３２によるパターン異常を防止することができ、半導体製品の信頼性向上を図ることができる。
【００６１】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６２】
前記実施の形態では、アッシャー処理を行なっていたが、このアッシャー処理をしなくてもよい。
【００６３】
また、前記実施の形態では、パッシベーション膜として窒化シリコン膜を使用した場合について説明したが、これに限らず、例えば酸化シリコン膜などであってもよい。
【００６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６５】
下地膜の欠陥があっても正常なパターンを有するレジスト膜を形成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の製造工程を示した断面図である。
【図２】図１に続く半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】窒化シリコン膜上にパターニングしたレジスト膜を形成する工程の流れを示したフローチャートである。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
７ａ  ゲート電極
７ｂ  ゲート電極
８  低濃度ｎ型不純物拡散領域
９  低濃度ｎ型不純物拡散領域
１０  低濃度ｐ型不純物拡散領域
１１  低濃度ｐ型不純物拡散領域
１２  サイドウォール
１３  高濃度ｎ型不純物拡散領域
１４  高濃度ｎ型不純物拡散領域
１５  高濃度ｐ型不純物拡散領域
１６  高濃度ｐ型不純物拡散領域
１７  コバルトシリサイド膜
１８  酸化シリコン膜
１９  接続孔
２０ａ  チタン／窒化チタン膜
２０ｂ  タングステン膜
２１  プラグ
２２ａ  チタン／窒化チタン膜
２２ｂ  アルミニウム膜
２２ｃ  チタン／窒化チタン膜
２３  配線
２４  酸化シリコン膜
２５  酸化シリコン膜
２６  スルーホール
２７ａ  チタン／窒化チタン膜
２７ｂ  タングステン膜
２８  プラグ
２９ａ  チタン／窒化チタン膜
２９ｂ  アルミニウム膜
３０  配線
３１  窒化シリコン膜
３２  す
３３  レジスト膜（第１のレジスト膜）
３４  レジスト膜（第２のレジスト膜）
３５  ＵＢＭ膜
３６  レジスト膜
３７  バンプ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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