(57)【要約】【課題】  本発明は、寄生容量等による分極量の減少を補うためのリフレッシュ動作において、強誘電体膜の疲労劣化を防ぐことにより、従来に比べ長寿命な非破壊読出型の強誘電体メモリ装置を提供することを目的とする。【解決手段】  強誘電体キャパシタへの印加電圧を変化させて、２分極状態間を遷移させる非破壊読出型の強誘電体メモリ装置であって、読出電圧と逆符号の書込電圧に対応する分極状態へのリフレッシュ動作において、前記逆符号の書込電圧を印加し、前記読出電圧と同符号の電圧印加がある場合には、当該同符号の電圧印加前の分極状態に戻る電圧を印加する【選択図】  図１
2005085431.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタへの印加電圧を変化させて、２分極状態間を遷移させる非破壊読出型の強誘電体メモリ装置であって、
読出電圧と逆符号の書込電圧に対応する分極状態へのリフレッシュ動作において、
前記逆符号の書込電圧を印加し、前記読出電圧と同符号の電圧印加がある場合には、当該同符号の電圧印加前の分極状態に戻る電圧を印加する
ことを特徴とする強誘電体メモリ装置。
【請求項２】
前記リフレッシュ動作において、所定期間のうち一部期間は、各分極状態に対応する書込電圧である、読出電圧と逆符号の第１書込電圧と、読出電圧と同符号の第２書込電圧との加算電圧を印加し、前記所定期間のうち残期間は、前記第２書込電圧を印加する
ことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記第１及び第２書込電圧は、印加により分極量が飽和する電圧であることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記第２書込電圧は、印加により分極量が飽和する電圧であり、前記第１書込電圧の絶対値は、前記第２書込電圧の絶対値より小さいことを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項５】
前記リフレッシュ動作において、前記読出電圧と逆符号の電圧のみを印加する
ことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項６】
第１及び第２電極により挟まれた強誘電体膜を備える強誘電体キャパシタと、その駆動部から成る非破壊読出型の強誘電体メモリ装置であって、
前記駆動部は、
指示に基づき、グランド電圧と正符号の第１電圧とを切り替えて前記第１電極に印加する第１電源と、
指示に基づき、グランド電圧と正符号の第２電圧と正符号の読出電圧とを切り替えて前記第２電極に印加する第２電源と、
前記第１電源に対し、所定期間において、前記第１電圧を印加するよう指示し、前記第２電源に対し、前記所定期間のうち少なくとも一部期間は、前記グランド電圧を印加するよう指示する制御手段と
を備えることを特徴とする強誘電体メモリ装置。
【請求項７】
前記制御手段は、前記第２電源に対し、前記所定期間のうち一部期間は、前記第２電圧を印加するよう指示し、前記所定期間のうちの残期間は、グランド電圧を印加するよう指示する
ことを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
前記制御手段は、前記第２電源に対し、前記所定期間において、グランド電圧を印加するよう指示する
ことを特徴とする請求項６に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非破壊読出型の強誘電体メモリ装置であって、特に、リフレッシュ動作に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体キャパシタに電圧を印加し、強誘電体キャパシタ中の強誘電体膜の分極量を変化させ、２値に対応する分極量を保持する。
非破壊読出型の強誘電体メモリ装置は、強誘電体キャパシタに読み出し電圧を与え、ビット線に生じた電位を検出回路で読みとり、データが値「１」或いは値「０」のいずれであるかを判別している（特許文献１参照）。
【０００３】
特許文献１に開示された非破壊読出型の強誘電体メモリ装置は、強誘電体膜の分極状態を破壊せずにデータを読み出す。
読み出し動作後には、強誘電体膜が元の分極状態に戻るのが理想的であるものの、回路の寄生容量等の影響により分極量は減少する。
数回の読み出しではデータは破壊されないが、読み出しを繰り返すと分極量の減少が積み重なり、データが破壊されてしまう。
【０００４】
データの破壊を防ぐためには、読み出したデータを再度書込むリフレッシュ動作が必要となる。
非破壊読出型の強誘電体メモリ装置においては、強誘電体キャパシタにデータを書き込む場合に、値「０」を書き込む場合であっても、値「１」を書き込んだ後で、値「０」を書き込む構成となっている。
【特許文献１】特開２００２−１５７８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、データのリフレッシュにおいて、値「０」が記録されていた強誘電体キャパシタに対しても、一度、値「１」を書き込んでから値「０」を書き込むことにより、分極が反転して強誘電体膜に疲労劣化が生じ、強誘電体メモリ装置の寿命が短くなってしまう。
上記の問題に鑑み、本発明は、従来よりも強誘電体膜の疲労劣化が少なく長寿命な強誘電体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る強誘電体メモリ装置は、強誘電体キャパシタへの印加電圧を変化させて、２分極状態間を遷移させる非破壊読出型の強誘電体メモリ装置であって、読出電圧と逆符号の書込電圧に対応する分極状態へのリフレッシュ動作において、前記逆符号の書込電圧を印加し、前記読出電圧と同符号の電圧印加がある場合には、当該同符号の電圧印加前の分極状態に戻る電圧を印加する。
【発明の効果】
【０００７】
（１）本発明に係る強誘電体メモリ装置は、上述の構成を備えることにより、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（２）また、前記（１）の強誘電体メモリ装置は、前記リフレッシュ動作において、所定期間のうち一部期間は、各分極状態に対応する書込電圧である、読出電圧と逆符号の第１書込電圧と、読出電圧と同符号の第２書込電圧との加算電圧を印加し、前記所定期間のうち残期間は、前記第２書込電圧を印加してもよい。
【０００８】
この構成によれば、読出電圧と逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（３）また、前記（２）の強誘電体メモリ装置は、前記第１及び第２書込電圧は、印加により分極量が飽和する電圧であってもよい。
【０００９】
この構成によれば、第１及び第２書込電圧が飽和電圧である対称駆動において、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないため、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（４）また、前記（２）の強誘電体メモリ装置は、前記第２書込電圧は、印加により分極量が飽和する電圧であり、前記第１書込電圧の絶対値は、前記第２書込電圧の絶対値より小さくてもよい。
【００１０】
この構成によれば、第２書込電圧が飽和電圧であり第１書込電圧が飽和電圧未満である非対称駆動において、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（５）また、前記（１）の強誘電体メモリ装置は、前記リフレッシュ動作において、前記読出電圧と逆符号の電圧のみを印加してもよい。
【００１１】
この構成によれば、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（６）本発明に係る強誘電体メモリ装置は、第１及び第２電極により挟まれた強誘電体膜を備える強誘電体キャパシタと、その駆動部から成る非破壊読出型の強誘電体メモリ装置であって、前記駆動部は、指示に基づき、グランド電圧と正符号の第１電圧とを切り替えて前記第１電極に印加する第１電源と、指示に基づき、グランド電圧と正符号の第２電圧と正符号の読出電圧とを切り替えて前記第２電極に印加する第２電源と、前記第１電源に対し、所定期間において、前記第１電圧を印加するよう指示し、前記第２電源に対し、前記所定期間のうち少なくとも一部期間は、前記グランド電圧を印加するよう指示する制御手段とを備える。
【００１２】
この構成によれば、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（７）また、前記（６）の強誘電体メモリ装置は、前記制御手段は、前記第２電源に対し、前記所定期間のうち一部期間は、前記第２電圧を印加するよう指示し、前記所定期間のうちの残期間は、グランド電圧を印加するよう指示してもよい。
【００１３】
この構成によれば、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
（８）また、前記（６）の強誘電体メモリ装置は、前記制御手段は、前記第２電源に対し、前記所定期間において、グランド電圧を印加するよう指示してもよい。
【００１４】
この構成によれば、読出電圧とは逆符号の電圧を印加するリフレッシュ動作による他分極状態への遷移がないために、従来に比べ分極の反転が少なく、強誘電体膜の疲労劣化を低減することが出来る。
【発明を実施するための最良の形態】
【００１５】
＜１．概略＞
図１は、強誘電体メモリ装置を用いたメモリシステム１の構成を示すブロック図である。
強誘電体を用いたメモリ装置であるメモリ装置１０は、マイコン２０と電気的に接続している。
【００１６】
メモリ装置１０は、アドレスが値「０」であるメモリセル１０５と、値「１」であるメモリセル１０６を備える。
メモリセル１０５は、制御部１０７からの指示に基づき、２値を記憶する。
同様に、メモリセル１０６は、制御部１０７からの指示に基づき、２値を記憶する。
マイコン２０は、メモリ装置１０に対しデータの書き込みと読み出しを要求するためのコマンドを送信する。
【００１７】
前記コマンドには、書込コマンドと読出コマンドがあり、前記書込コマンドは、書込指示と、書込先アドレスと、２値の何れかである書込データから成り、前記読出コマンドは、読出指示と、データの読出元アドレスとから成る。
＜２．構成＞
メモリ装置１０は、具体的には、メモリセルに強誘電体キャパシタを用いたメモリ装置であり、樹脂封止等のパッケージングが成されたものである。
【００１８】
メモリセル１０５及びメモリセル１０６は、強誘電体キャパシタを２つ用いた相補型の構成であり、それぞれにアドレスとして値「０」と値「１」が割り振ってあり、制御部１０７は、マイコン２０からの要求に従い、メモリセル１０５及び１０６へデータの読み書きを行うための制御信号を出力する。
図２は、メモリセル１０５における強誘電体キャパシタ１０１の分極特性を示す図である。
【００１９】
強誘電体キャパシタ１０１に対し印加する電圧と、強誘電体キャパシタ１０１内の強誘電体が示す分極量との関係は、ヒステリシス曲線で表される。
強誘電体キャパシタ１０１へ印加する電圧をＶＣＰＷから０へ、０から−ＶＲＳＴへ、−ＶＲＳＴから０へ、０からＶＣＰＷへと移行させていくと、強誘電体キャパシタ１０１の分極状態が、ヒステリシス曲線２０１に沿って、点２１１から点２１２へ、点２１２から点２１３へ、点２１３から点２１４へ、点２１４から点２１１へと移行する。
【００２０】
点２１２が、２値データのうちの値「１」を示し、点２１４が、値「０」を示すものとする。
強誘電体キャパシタ１０２、１０３、１０４についても、強誘電体キャパシタ１０１と同様の分極特性を示すものとする。
メモリセル１０５は、２値を記憶するために強誘電体キャパシタを２つ用いたいわゆる２Ｔ２Ｃ型の構成であり、メモリセル１０５が、値「１」を記憶している状態とは、強誘電体キャパシタ１０１が値「１」に応じた分極を行い、強誘電体キャパシタ１０２が値「０」に応じた分極を行っている状態である。
【００２１】
同様に、メモリセル１０５が、値「０」を記憶している状態とは、強誘電体キャパシタ１０１が値「０」に応じた分極を行い、強誘電体キャパシタ１０２が値「１」に応じた分極を行っている状態である。
メモリセル１０６は、メモリセル１０５と同様の２Ｔ２Ｃ型の構成である。
制御部１０７は、メモリセル１０５及び１０６に対し、データの書込み或いはデータの読出しの制御を行うために、ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢの各信号を制御する。
【００２２】
ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢの各信号は、それぞれワード線１７１、ワード線１７２、読出選択線１７３、プレート制御線１７４、プレート制御線１７５、リセット制御線１７６、リセット制御線１７７により伝送される。
本実施形態では、図２中のＶＣＰＷ、ＶＣＰＲはそれぞれ１．８ボルトとし、ＶＲＳＴは１．０ボルトとするが、これらの値に限るものではない。
【００２３】
ＶＣＰＲは、１．８ボルトに限らず、強誘電体膜に対し、読出時に印加した電圧を、読出終了後に印加停止した場合に、強誘電体膜が読出前の分極状態に戻る電圧であればよい。
プレート線１８３に現れる信号ＣＰ１は、制御部１０７がＲＥとＴＣＰ１を制御することにより、変化する。
【００２４】
インバータ１３９は、ＲＥを反転して出力する。
制御部１０７がＴＣＰ１をハイレベルにした場合、ＦＥＴ１３１がオフし、ＦＥＴ１３２がオンするため、ＣＰ１はグランド電位となる。
制御部１０７がＴＣＰ１をローレベルにした場合、ＦＥＴ１３１がオンし、ＦＥＴ１３２がオフするため、ＣＰ１はＲＥにより定まる。
【００２５】
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ１はＶＣＰＷとなる。
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ１はＶＣＰＲとなる。
プレート線１８４に現れる信号ＣＰ２は、制御部１０７がＲＥとＴＣＰ２を制御することにより、変化する。
【００２６】
制御部１０７がＴＣＰ２をハイレベルにした場合、ＦＥＴ１３３がオフし、ＦＥＴ１３４がオンするため、ＣＰ２はグランド電位となる。
制御部１０７がＴＣＰ２をローレベルにした場合、ＦＥＴ１３３がオンし、ＦＥＴ１３４がオフするため、ＣＰ２はＲＥにより定まる。
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ２はＶＣＰＷとなる。
【００２７】
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ２はＶＣＰＲとなる。
リセット線１８５に現れる信号ＲＳＴＴは、制御部１０７が、ＴＲＳＴＴを制御することにより変化する。
制御部１０７がＴＲＳＴＴをローレベルにした場合、ＦＥＴ１４１がオンし、ＦＥＴ１４２がオフするため、ＲＳＴＴはＶＲＳＴとなる。
【００２８】
制御部１０７がＴＲＳＴＴをハイレベルにした場合、ＦＥＴ１４１がオフし、ＦＥＴ１４２がオンするため、ＲＳＴＴはグランド電位となる。
リセット線１８６に現れる信号ＲＳＴＢは、制御部１０７が、ＴＲＳＴＢを制御することにより変化する。
制御部１０７がＴＲＳＴＢをローレベルにした場合、ＦＥＴ１４３がオンし、ＦＥＴ１４４がオフするため、ＲＳＴＴはＶＲＳＴとなる。
【００２９】
制御部１０７がＴＲＳＴＢをハイレベルにした場合、ＦＥＴ１４３がオフし、ＦＥＴ１４４がオンするため、ＲＳＴＴはグランド電位となる。
＜３．動作＞
＜３．１．メモリセルからのデータの読出動作＞
メモリセル１０５からのデータの読出動作について説明する。
【００３０】
図３は、メモリセル１０５から、データを読み出す場合の、制御部１０７が制御する信号のタイミングを示す図である。
図３中のｔ１乃至ｔ７は時刻であり、図面右方ほど遅い時刻を表している。
また、以後説明に用いる図中で、時間を表すのに用いられるｔｎ（ｎは１以上の自然数）とｔｎ＋１の間隔は、５０ｍｓ程度であるものとする。
【００３１】
図３において、信号名横の括弧内の数字は、図１に示す番号であり、当該信号を伝送する信号線を示す。
制御部１０７は、ＷＬ１、ＲＥ、ＴＣＰ１、ＴＲＳＴＴ、ＴＲＳＴＢを制御する。
ｔ１より前の時刻においては、制御部１０７は、ＲＥとＴＣＰ１とＴＲＳＴＴとＴＲＳＴＢとをハイレベルにし、ＷＬ１をローレベルとする。
【００３２】
また、強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトである。
ｔ１において、制御部１０７は、ＷＬ１をハイレベルにする。
ＷＬ１がハイレベルになることにより、ＦＥＴ１１３及び１１４がオンする。
ｔ２において、制御部１０７は、ＲＥをローレベルにする。
【００３３】
ＲＥがローレベルになることにより、ＦＥＴ１１７とＦＥＴ１１８がオフする。
また、ＲＥがローレベルになることにより、ＦＥＴ１３５とＦＥＴ１３６がオンし、ＦＥＴ１３７とＦＥＴ１３８とがオフする。
ｔ３において、制御部１０７は、ＴＣＰ１をローレベルにする。
ＴＣＰ１がローレベルになることにより、ＣＰ１は、ＶＣＰＲに上昇する。
【００３４】
ｔ３からｔ４の間に、ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０１と、読出トランジスタ１１１のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０１の容量値と、読出トランジスタ１１１のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１１のゲート電極に印加される。
同様に、ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０２と、読出トランジスタ１１２のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０２の容量値と、読出トランジスタ１１２のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１２のゲート電極に印加される。
【００３５】
強誘電体キャパシタに値「１」が保存されている場合と値「０」が保存されている場合とでは、強誘電体キャパシタの強誘電体膜の分極の方向が異なり、ヒステリシス線の形状が異なるので、読み出しトランジスタのゲート電極に印加される電圧の大きさが異なる。
値「１」を保存している強誘電体キャパシタに、分圧された読出電圧が印加された場合、当該強誘電体キャパシタの分極状態は、図２中の点２１２から経路２４１を通って、点２２１で示される状態に移行する。
【００３６】
値「０」を保存している強誘電体キャパシタに、分圧された読出電圧が印加された場合、当該強誘電体キャパシタの分極状態は、図２中の点２１４から経路２３１を通って、点２２２で示される状態に移行する。
強誘電体キャパシタに保存されているデータによって、読み出し電圧印加時の読み出しトランジスタのゲート電位は異なる。
【００３７】
読出トランジスタ１１１の前記ゲート電極の電位に応じて、読出トランジスタ１１１のソース領域とドレイン領域との間に電流が流れ、該電流がビット線１８７に流れる。
強誘電体キャパシタ１０２と、読出トランジスタ１１２についても同様に、読出トランジスタ１１２のソース領域とドレイン領域との間に電流がビット線１８８に流れる。
ｔ４において、センスアンプ１０８は、ビット線１８７に流れる電流が、ビット線１８８に流れる電流より大きい場合、値「１」を制御部１０７に出力し、小さい場合は、値「０」を制御部１０７に出力する。
【００３８】
読み出し後の後処理として、ｔ５においてＴＣＰ１をハイレベルにし、ｔ６においてＲＥをハイレベルにし、ｔ７においてＷＬ１をローレベルとする。
値「１」を保存している強誘電体キャパシタの分極状態は、点２２１から経路２４２を通り点２１２で示される状態に移行し、値「０」を保存している強誘電体キャパシタの分極状態は、点２２２から経路２３２を通り点２１４で示される状態に移行する。
＜３．２．メモリセル１０５中の強誘電体キャパシタ１０２にのみ、データの再書込を行う場合の動作＞
前記したメモリセル１０５からのデータの読み出しにおいて、強誘電体キャパシタ１０２については、値「０」を書き込む時に印加する電圧とは、符号の異なる電圧が印加されているので、符号の同じ電圧が印加される場合に比べて、分極量の減少が顕著になる。
【００３９】
逆に、強誘電体キャパシタ１０１については、値「１」を書き込む時に印加する電圧と、同符号の電圧が印加されるので、分極量の減少はあまりない。
値「１」に対応する強誘電体キャパシタについて、再書き込みを行うか否かは、分極量の減少量による。
まず、値「０」に対応する強誘電体キャパシタ１０２に対してのみ、値「０」の再書込を行う場合について説明する。
【００４０】
再書込を行う前の、強誘電体キャパシタ１０２の状態は、値「０」を示す図２の点２１４の状態である。
処理部１０７は、ＴＣＰ１、ＴＲＳＴＴ、ＴＲＳＴＢ、ＷＬ１、ＲＥの各制御信号を制御することにより、強誘電体キャパシタ１０２の分極量を制御する。
図４は、強誘電体キャパシタ１０２に値「０」を再書込する場合の、制御部１０７が出力する信号と、強誘電体キャパシタ１０１及び１０２に印加される電圧とを示した図である。
【００４１】
図４中のｔ１１乃至ｔ１３はそれぞれ時刻を表し、図の右に行くほど後の時刻を示す。
図４中のＶＦＥＴは、強誘電体キャパシタ１０１に印加される電圧を表し、ＶＦＥＢは強誘電体キャパシタ１０２に印加される電圧を表す。
制御部１０７は、ｔ１１からｔ１２で、ＷＬ１と、ＲＥと、ＴＣＰ１とＴＲＳＴＴとＴＲＳＴＢとをハイレベルにする。
【００４２】
この時、ＶＦＥＢは０ボルトであり、図２中の点２１４で表される状態である。
制御部１０７が、ｔ１２においてＴＲＳＴＢをローレベルにすることにより、ＲＳＴＢはハイレベルに、ＶＦＥＢは−ＶＲＳＴとなり、強誘電体キャパシタ１０２の分極状態は、図２の点２１３で表される状態に移行する。 
制御部１０７は、ｔ１３において、ＴＲＳＴＢをハイレベルとする。
【００４３】
ＲＳＴＢはローレベルとなり、ＶＦＥＢは０ボルトとなり、強誘電体キャパシタ１０２の分極状態は、点２１３から経路２３５を通り、点２１４で示される状態に移行する。
＜３．３．メモリセル１０５中の強誘電体キャパシタ１０１及び１０２に対し、データの再書込を行う場合の動作＞
値「１」に対応する強誘電体キャパシタ１０１、及び値「０」に対応する強誘電体キャパシタ１０２の両方にデータの再書込を行う場合について説明する。
【００４４】
処理部１０７は、ＴＣＰ１、ＴＲＳＴＴ、ＴＲＳＴＢ、ＷＬ１、ＲＥの各制御信号を制御することにより、強誘電体キャパシタ１０１及び１０２の分極量を制御する。
図５は、強誘電体キャパシタ１０１に値「１」を再書き込みし、強誘電体キャパシタ１０２に値「０」を再書き込みする場合の、制御部１０７が出力する信号と、強誘電体キャパシタ１０１及び１０２に印加される電圧とを示した図である。
【００４５】
図５中のｔ２１乃至ｔ２５はそれぞれ時刻を表し、図の右に行くほど後の時刻を示す。
図５中のＶＦＥＴは、強誘電体キャパシタ１０１に印加される電圧を表し、ＶＦＥＢは強誘電体キャパシタ１０２に印加される電圧を表す。
制御部１０７は、ｔ２１からｔ２２で、ＷＬ１とＲＥとＴＣＰ１とＴＲＳＴＴとＴＲＳＴＢとをハイレベルにする。
【００４６】
この時、強誘電体キャパシタ１０１は、点２１２で表される状態であり、強誘電体キャパシタ１０２は、点２１２で表される状態である。
制御部１０７は、ｔ２２でＴＲＳＴＢをローレベルにすることにより、ＲＳＴＢはハイレベルとなり、ＶＦＥＢは、−ＶＲＳＴとなる。
ｔ２２からｔ２３の間において、強誘電体キャパシタ１０２に対し、値「０」を書き込むための電圧が供給される。
【００４７】
強誘電体キャパシタ１０２は、点２１４から経路２３４を通り点２１３で表される状態に移行する。
制御部１０７は、ｔ２３においてＴＣＰ１をローレベルとし、ＣＰ１はＶＣＰＷとなる。
これによりＶＦＥＴは、ＶＣＰＷとなり、ＶＦＥＢは、ＶＣＰＷ−ＶＲＳＴとなる。
【００４８】
ＶＣＰＷとＶＲＳＴとは、ＶＣＰＷ−ＶＲＳＴが抗電圧以下となるように設定する。
強誘電体キャパシタ１０１は、点２１２から経路２４１及び２４３を通って点２１１で表される状態となり、値「０」を書き込むための電圧が供給される。
強誘電体キャパシタ１０２は、点２１３から経路２３５を通り点２１５で表される状態へ移行する。
【００４９】
制御部１０７は、ｔ２４において、ＴＣＰ１をハイレベルとし、ＣＰ１がローレベルとなり、ＶＦＥＴはローレベルとなり、ＶＦＥＢは−ＶＲＳＴとなる。
強誘電体キャパシタ１０２は、点２１５から経路２３６を通り点２１３で表される状態となり、値「０」を書き込むための電圧が供給される。
強誘電体キャパシタ１０１は、点２１１から経路２４４を通って点２１２で表される状態となる。
【００５０】
制御部１０７は、ｔ２５において、ＴＲＳＴＢをハイレベルにし、ＲＳＴＢはローレベルとなり、ＶＦＥＢは０ボルトとなる。
強誘電体キャパシタ１０２は、点２１３から経路２３５を通り点２１４で表される状態となる。
＜４．その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
（１）ｔｎとｔｎ＋１との時間間隔は５０ｍｓとしたが、５０ｍｓに限るものではなく、回路設計等の都合により変更してもよい。
（２）図５で表した制御部１０７による制御においては、ｔ２２とｔ２３との間、或いはｔ２４とｔ２５との双方で、ＶＦＥＢを−ＶＲＳＴとしているが、いずれか一方は、ＶＦＥＢを０ボルトのままとしてもよい。
【００５１】
ｔ２４とｔ２５の間で、制御部１０７がＲＳＴＢをローレベルとする制御を行うことにより、ＶＦＥＢは０ボルトとなり、この場合の波形図は、図６で表される。
また、ｔ２２とｔ２３の間で、制御部１０７がＲＳＴＢをローレベルとする制御を行うことにより、ＶＦＥＢは０ボルトとなり、この場合の波形図は、図７で表される。
（３）制御部１０７は、読み出し動作の後、読み出し電圧を一旦０ボルトに落さずに、書き込み電圧を印加する制御を行ってもよい。
【００５２】
この場合の制御信号を図８に示す。
ｔ５１とｔ５２では、制御部１０７は、ＲＥ、ＴＣＰ１をローレベルとすることにより、ＶＦＥＴ及びＶＦＥＢは、各読み出し電圧の分圧が印加され、既に説明したように、データの読み出しを行う。
ｔ５２において、制御部１０７は、ＲＥをハイレベルとし、ＴＲＳＴＢをローレベルとする。
【００５３】
これにより、ＶＦＥＴはＶＣＰＷとなり、ＶＦＥＢは、ＶＣＰＷ−ＶＲＳＴとなる。
前述したように、ＶＣＰＷ−ＶＲＳＴは、強誘電体膜の分極状態が元に戻る抗電圧未満の電圧である。
ｔ５２とｔ５３の間において、強誘電体キャパシタ１０１には値「１」が書き込まれている。
【００５４】
ｔ５３において、制御部１０７は、ＴＣＰ１をハイレベルとし、ＶＦＥＢは−ＶＲＳＴとなる。
ｔ５３とｔ５４の間において、強誘電体キャパシタ１０２には値「０」が書き込まれる。
ｔ５４で、制御部１０７は、ＴＲＳＴＢをハイレベルとし、ＶＦＥＢは０ボルトとなる。
（４）ＶＣＰＷとＶＲＳＴとの電圧値について、両電圧値に差がある非対称駆動を行った場合について説明してきたが、ＶＲＳＴをＶＣＰＷとほぼ同等の電圧にする対称駆動であってもよい。
（５）メモリセル１０５及び１０６の２つのメモリセルを備えるメモリ装置について説明してきたが、メモリセルは２つに限らず、２以上の多数備えていてもよい。また、相補型のメモリセルに限らず、１Ｔ１Ｃ構造のように１つのキャパシタで１ビット或いはそれ以上のデータを記憶するメモリセルであってもよい。
（６）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
【００５５】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００５６】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
【００５７】
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（７）上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
【図面の簡単な説明】
【００５８】
【図１】強誘電体メモリ装置を用いたメモリシステム１の構成を示すブロック図である。
【図２】メモリセル１０５における強誘電体キャパシタ１０１の分極特性を示す図である。
【図３】メモリセル１０５から、データを読み出す場合の、制御部１０７が制御する信号のタイミングを示す図である。
【図４】強誘電体キャパシタ１０２に値「０」を再書込する場合の、制御部１０７が出力する信号と、強誘電体キャパシタ１０１及び１０２に印加される電圧とを示した図である。
【図５】強誘電体キャパシタ１０１に値「１」を再書き込みし、強誘電体キャパシタ１０２に値「０」を再書き込みする場合の、制御部１０７が出力する信号と、強誘電体キャパシタ１０１及び１０２に印加される電圧とを示した図である。
【図６】制御部１０７が行う、ＶＦＥＢを０ボルトとした後に−ＶＲＳＴとする制御を示す波形図である。
【図７】制御部１０７が行う、ＶＦＥＢを−ＶＲＳＴとした後に０ボルトとする制御を示す波形図である。
【図８】制御部１０７が行う、読み出し動作の後、読み出し電圧を一旦０ボルトに落さずに、書き込み電圧を印加する制御を示す波形図である。
【符号の説明】
【００５９】
１  メモリシステム
１０  メモリ装置
２０  マイコン
１０１  強誘電体キャパシタ
１０２  強誘電体キャパシタ
１０５  メモリセル
１０７  制御部
１１１  読出トランジスタ
１１２  読出トランジスタ
１７１  ワード線
１７３  読出選択線
１７４  プレート制御線
１７６  リセット制御線
１７７  リセット制御線
１８３  プレート線
１８５  リセット線
１８６  リセット線
【図１】
2005085431.tif 000003
【図２】
2005085431.tif 000004
【図３】
2005085431.tif 000005
【図４】
2005085431.tif 000006
【図５】
2005085431.tif 000007
【図６】
2005085431.tif 000008
【図７】
2005085431.tif 000009
【図８】
2005085431.tif 000010