(57)【要約】【課題】Ｈ．２６４ビデオデコーダのための構文分析器を提供する。【解決手段】外部から入力される符号化されたビットストリームを分析する構文分析手段と、構文分析手段によって分析されたビットストリームのデータのうちの環境情報とスライスヘッダとをデコーディングするＥＧデコーダおよびＥＧデコーダによってデコーディングされたスライスヘッダを貯蔵する内部メモリとを具備する。そして、本発明の構文分析器で、内部メモリはスライスヘッダを各々貯蔵する複数個の貯蔵領域を有し、デコーディングされたスライスヘッダが順次に内部メモリにスイッチングされて貯蔵される。【選択図】図１
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【特許請求の範囲】
【請求項１】
処理されるＨ．２６４スライスデータに各々関連した複数のスライスヘッダを同時に貯蔵するために内部メモリの複数の領域をＨ．２６４構文分析回路に割り当てる段階を含むことを特徴とするＨ．２６４データプロセッシング方法。
【請求項２】
外部メモリから前記内部メモリに前記複数のスライスヘッダと関連した複数のパラメータセットを伝送する段階を含むことを特徴とする請求項１に記載のＨ．２６４データプロセッシング方法。
【請求項３】
前記伝送段階は、
第１パラメータセットを参照した第１スライスヘッダ分析に応答して複数の第１パラメータセットを前記内部メモリの第１割り当て領域に伝送する段階と、
第２パラメータセットを参照した第２スライスヘッダ分析に応答して複数の第２パラメータセットを前記内部メモリの第２割り当て領域に伝送する段階とを含むことを特徴とする請求項２に記載のＨ．２６４データプロセッシング方法。
【請求項４】
前記複数の第１パラメータセットは第１Ｈ．２６４ＰＰＳおよび第１Ｈ．２６４ＳＰＳであり、前記複数の第２パラメータセットは第２Ｈ．２６４ＰＰＳおよび第２Ｈ．２６４ＳＰＳであることを特徴とする請求項３に記載のＨ．２６４データプロセッシング方法。
【請求項５】
前記複数のスライスヘッダのうちの第１スライスヘッダと関連した第１スライスを処理するために前記第１ＰＰＳおよび前記第１ＳＰＳをビデオプロセッシングパイプラインの第１スページに提供する段階をさらに含むことを特徴とする請求項４に記載のＨ．２６４データプロセッシング方法。
【請求項６】
前記第１ステージは前記第１スライスの処理に基づいた出力を提供し、
前記複数のスライスヘッダのうちの第２スライスヘッダと関連した第２スライスを処理するために前記第２ＰＰＳおよび前記第２ＳＰＳを前記第１ステージに提供する段階と、
前記第１ステージからの出力を処理するために並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記ビデオプロセッシングパイプラインの第２ステージに提供する段階とをさらに含むことを特徴とする請求項５に記載のＨ．２６４データプロセッシング方法。
【請求項７】
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第１ステージに提供する前に前記第１ＰＰＳおよび前記第１ＳＰＳを前記内部メモリの第２領域に伝達する段階をさらに含むことを特徴とする請求項６に記載のＨ．２６４データプロセッシング方法。
【請求項８】
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに提供する前に前記ビデオプロセッシングパイプラインの第２ステージと関連したポインタを前記第１領域に変更する段階をさらに含むことを特徴とする請求項６に記載のＨ．２６４プロセッシング方法。
【請求項９】
Ｈ．２６４スライスヘッダおよびｎｏｎ−ＶＣＬ、ＮＡＬユニットを検出するためにＨ．２６４ビットストリームを分析するように構成された構文分析回路と、
前記構文分析回路と連結され、Ｈ．２６４スライスヘッダを並列に貯蔵する複数の領域が割り当てられたメモリとを含むことを特徴とするＨ．２６４プロセッシング回路。
【請求項１０】
前記メモリは前記構文分析回路と同一の集積回路パッケージ内に含まれる内部メモリを含むことを特徴とする請求項９に記載のＨ．２６４プロセッシング回路。
【請求項１１】
前記構文分析回路および前記メモリと連結され、第１パラメータセットを参照して分析された第１スライスヘッダ受信に応答して複数の第１パラメータセットを前記割り当てられた複数の領域のうちの第１領域に伝達し、第２パラメータセットを参照して分析された第２スライスヘッダ受信に応答して複数の第２パラメータセットを前記割り当てられた複数の領域のうちの第２領域に伝達する制御回路をさらに含むことを特徴とする請求項９に記載のＨ．２６４プロセッシング回路。
【請求項１２】
前記複数の第１パラメータセットは第１Ｈ．２６４ＰＰＳおよび第１Ｈ．２６４ＳＰＳであり、前記複数の第２パラメータセットは第２Ｈ．２６４ＰＰＳおよび第２Ｈ．２６４ＳＰＳであることを特徴とする請求項１１に記載のＨ．２６４データプロセッシング回路。
【請求項１３】
前記回路は、
前記複数のスライスヘッダのうちの第１ヘッダと関連した第１スライスを処理するために前記第１ＰＰＳおよび前記第１ＳＰＳをビデオプロセッシングパイプラインの第１ステージに提供することを特徴とする請求項１１に記載のＨ．２６４データプロセッシング回路。
【請求項１４】
前記第１ステージは前記第１スライスの処理に基づいて出力を提供し、
前記回路は、
前記複数のスライスヘッダのうちの第２スライスヘッダと関連した第２スライスを処理するために前記第２ＰＰＳおよび前記第２ＳＰＳを前記第１ステージに提供し、前記第１ステージからの出力を処理するために並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記ビデオプロセッシングパイプラインの第２ステージに提供することを特徴とする請求項１３に記載のＨ．２６４データプロセッシング回路。
【請求項１５】
前記制御回路は、
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに伝達する前に前記第１ＰＰＳおよび前記第１ＳＰＳを前記内部メモリの第２領域に伝達するように構成されることを特徴とする請求項１４に記載のＨ．２６４データプロセッシング回路。
【請求項１６】
前記制御回路は、
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに提供する前にビデオプロセッシングパイプラインの第２ステージと関連したポインタを前記第１領域に変更する請求項１４に記載のＨ．２６４データプロセッシング回路。
【請求項１７】
コンピュータ読み出し可能プログラムコードを内蔵したコンピュータ読み出し可能媒体を具備してＨ．２６４データを処理するコンピュータプログラムプロダクトにおいて、
Ｈ．２６４構文分析回路が各々処理されるＨ．２６４スライスデータと関連した複数のスライスヘッダを並列に貯蔵するために内部メモリ内に複数の領域を割り当てるコンピュータ読み出し可能プログラムコードを含むことを特徴とするコンピュータプログラムプロダクト。
【請求項１８】
外部メモリから前記内部メモリに複数のスライスヘッドと関連した複数のパラメータセットを伝達するように構成されたコンピュータ読み出し可能プログラムコードをさらに含むことを特徴とする請求項１７に記載のコンピュータプログラムプロダクト。
【請求項１９】
前記伝達するように構成されたプログラムコードは、
前記第１スライスヘッダと、
第１パラメータセットを参照して第１スライスヘッダを分析したことに応答して複数の第１パラメータセットを前記内部メモリの第１割り当てられた領域に伝達するコンピュータ読み出し可能プログラムコードと、
第２パラメータセットを参照して第２スライスヘッダを分析したことに応答して複数の第２パラメータセットを前記内部メモリの第２割り当てられた領域に伝達するコンピュータ読み出し可能プログラムコードとを含むことを特徴とする請求項１８に記載のコンピュータプログラムプロダクト。
【請求項２０】
前記複数の第１パラメータセットは第１Ｈ．２６４ＰＰＳおよび第１Ｈ．２６４ＳＰＳであり、前記複数の第２パラメータセットは第２Ｈ．２６４ＰＰＳおよび第２Ｈ．２６４ＳＰＳであることを特徴とする請求項１９に記載のコンピュータプログラムプロダクト。
【請求項２１】
前記複数のスライスヘッダのうちの第１ヘッダと関連した第１スライスを処理するために前記第１ＰＰＳおよび前記第１ＳＰＳをビデオプロセッシングパイプラインの第１ステージに提供するように構成されたコンピュータ読み出し可能プログラムコードをさらに含むことを特徴とする請求項２０に記載のコンピュータプログラムプロダクト。
【請求項２２】
前記第１ステージは前記第１スライスのプロセッシングに基づいて出力を提供し、
前記複数のスライスヘッドのうちの第２スライスヘッダと関連した第２スライスの処理を提供するために前記第２ＰＰＳおよび前記第２ＳＰＳを前記第１ステージに提供するように構成されたコンピュータ読み出し可能プログラムコードと、
前記第１ステージからの出力の処理を提供するために並列に前記第１ＰＰＳおよび前記第１ＳＰＳをビデオプロセッシングパイプラインの第２ステージに提供するように構成されたコンピュータ読み出し可能プログラムコードとをさらに含むことを特徴とする請求項２１に記載のコンピュータプログラムプロダクト。
【請求項２３】
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに提供する前に前記第１ＰＰＳおよび前記第１ＳＰＳを前記内部メモリの前記第２領域に伝達するように構成されたコンピュータ読み出し可能プログラムコードをさらに含むことを特徴とする請求項２２に記載のコンピュータプログラムプロダクト。
【請求項２４】
並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに提供する前に前記ビデオプロセッシングパイプラインの第２ステージと関連したポインタを前記第１領域に変更するように構成されたコンピュータ読み出し可能プログラムコードをさらに含むことを特徴とする請求項２２に記載のコンピュータプログラムプロダクト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＨ．２６４ビデオデコーダ（Ｖｉｄｅｏ Ｄｅｃｏｄｅｒ）の構文分析器（Ｐａｒｓｅｒ）に係り、さらに詳細にはＨ．２６４標準に従うビデオコーデック（Ｃｏｄｅｃ）の構文分析のための効果的な構文分析器の構造に関する。
【背景技術】
【０００２】
Ｈ．２６４は国際電気通信連合（ＩＴＵ−Ｔ: Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ）で提案するビデオコーデックに係わる勧告案として、映像会議と放送、ストリーミング（Ｓｔｒｅａｍｉｎｇ）サービスなどに適用することができるパッケージ（Ｐａｃｋｅｔ）基盤の動画圧縮技術の一つである。Ｈ．２６４はＨ．２６２を基盤とするＭＰＥＧ−２や、またはＨ．２６３を基盤とするＭＰＥＧ−４に比べてさらに向上した圧縮率を有する。
【０００３】
一般的に、一つの映像は連続する複数のピクチャ（Ｐｉｃｔｕｒｅ）からなり、一つの画面にディスプレーされるピクチャは複数のスライス（Ｓｌｉｃｅ）からなる。そして、各々のスライスは再び複数のピクセル（Ｐｉｘｅｌ）を含む複数のマクロブロック（Ｍａｃｒｏ Ｂｌｏｃｋ）からなり、各スライスには該当のスライスの情報を示すスライスヘッダ（Ｓｌｉｃｅ Ｈｅａｄｅｒ）が含まれている。一方、Ｈ．２６４の圧縮技術を利用して圧縮されたデータは所定のバッファに貯蔵される。そして、構文分析器によってバッファに貯蔵されたデータのビットストリーム（Ｂｉｔｓｔｒｅａｍ）が分析され、分析されたデータはエントロピーデコーダ（Ｅｎｔｒｏｐｙ Ｄｅｃｏｄｅｒ）、逆変換器（Ｉｎｖｅｒｓｅ Ｔｒａｎｓｆｏｒｍｅｒ）、予測器（Ｐｒｅｄｉｃｔｏｒ）およびディブロックキングフィルタ（Ｄｅｂｌｏｃｋｉｎｇ Ｆｉｌｔｅｒ）などのハードウェアモジュール（Ｈａｒｄｗａｒｅ Ｍｏｄｕｌｅ）によって処理されて、ピクチャ単位で画面にディスプレーされる。構文分析器はバッファからビットストリームを読み出して分析し、上述したように他のハードウェアモジュールが使用できるように加工する役割を実行する。
【０００４】
一方、構文分析器がバッファから読み出したビットストリームには現在ピクチャを構成するスライスデータとスライスヘッダおよび各種のＨ．２６４環境情報が貯蔵されている。Ｈ．２６４環境情報には多数個のシーケンスパラメータセット（以下、ＳＰＳ: Ｓｅｑｕｅｎｃｅ Ｐａｒａｍｅｔｅｒ Ｓｅｔ）とピクチャパラメータセル（以下、ＰＰＳ: Ｐｉｃｔｕｒｅ Ｐａｒａｍｅｔｅｒ Ｓｅｔ）があり、ＳＰＳには一つの完全な映像シーケンスを構成するためのパラメータすなわち、自分のＩＤと最大フレーム数、ピクチャ手順、デコーダされたピクチャの幅と高さなどのパラメータが含まれる。そして、ＰＰＳには自分のＩＤと選択されたＳＰＳ  ＩＤ、ＣＡＶＬＣ（Ｃｏｎｔｅｘｔ Ａｄａｐｔｉｖｅ Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｉｎｇ）またはＣＡＢＡＣ（Ｃｏｎｔｅｘｔ−ｂａｓｅｄ Ａｄａｐｔｉｖｅ Ｂｉｎａｒｙ Ａｒｉｔｈｍｅｔｉｃ Ｃｏｄｉｎｇ）エントロピーコーディングを選択するためのフラッグ、そしてスライスグループを定義するパラメータと、予測（Ｐｒｅｄｉｃｔｉｏｎ）、量子化（Ｑｕａｎｔｉｚａｔｉｏｎ）、ディブロックキング（Ｄｅｂｌｏｃｋｉｎｇ）のためのパラメータとが含まれる。
【０００５】
一方、Ｈ．２６４では実際映像データだけでなく、上述の環境情報とスライスヘッダの一部までも、Ｅ−Ｇコード（Ｅｘｐ−Ｇｏｌｏｍｂ ｃｏｄｅ）の形態として圧縮されている。したがって、Ｈ．２６４では、より円滑な構文分析のために、これらを速く、かつ正確にデコーディングするための処理過程および装置が必須に要求される。この外にも、Ｈ．２６４は圧縮率を高めるために他のビデオコーデックに比べて複雑な構文構造からなっている。このようなＨ．２６４圧縮技術の複雑性は実際の実現を非常に難しくしている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、速く、かつ正確なＨ．２６４構文分析を実行することができる効果的な構造の構文分析器を提供することにある。
【課題を解決するための手段】
【０００７】
上述のような目的を達成するための本発明の一特徴によれば、Ｈ．２６４データプロセッシング方法は、処理されるＨ．２６４スライスデータに各々関連した複数のスライスヘッダを同時に貯蔵するために内部メモリの複数の領域をＨ．２６４構文分析回路に割り当てる段階を含む。
【０００８】
望ましい実施形態において、前記方法は、外部メモリから前記内部メモリに前記複数のスライスヘッダと関連した複数のパラメータセットを伝送する段階を含む。
【０００９】
この実施形態において、前記伝送段階は、第１パラメータセットを参照した第１スライスヘッダ分析に応答して複数の第１パラメータセットを前記内部メモリの第１割り当て領域に伝送する段階と、第２パラメータセットを参照した第２スライスヘッダ分析に応答して複数の第２パラメータセットを前記内部メモリの第２割り当て領域に伝送する段階とを含む。
【００１０】
この実施形態において、前記複数の第１パラメータセットは第１Ｈ．２６４ＰＰＳおよび第１Ｈ．２６４ＳＰＳであり、前記複数の第２パラメータセットは第２Ｈ．２６４ＰＰＳおよび第２Ｈ．２６４ＳＰＳである。
【００１１】
この実施形態において、前記方法は、前記複数のスライスヘッダのうちの第１スライスヘッダと関連した第１スライスを処理するために前記第１ＰＰＳおよび前記第１ＳＰＳをビデオプロセッシングパイプラインの第１スページに提供する段階をさらに含む。
【００１２】
この実施形態において、前記第１ステージは前記第１スライスの処理に基づいた出力を提供し、前記の方法は、前記複数のスライスヘッダのうちの第２スライスヘッダと関連した第２スライスを処理するために前記第２ＰＰＳおよび前記第２ＳＰＳを前記第１ステージに提供する段階と、前記第１ステージからの出力を処理するために並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記ビデオプロセッシングパイプラインの第２ステージに提供する段階とをさらに含む。
【００１３】
この実施形態において、前記方法は、並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第１ステージに提供する前に前記第１ＰＰＳおよび前記第１ＳＰＳを前記内部メモリの第２領域に伝達する段階をさらに含む。
【００１４】
この実施形態において、前記方法は、並列に前記第１ＰＰＳおよび前記第１ＳＰＳを前記第２ステージに提供する前に前記ビデオプロセッシングパイプラインの第２ステージと関連したポインタを前記第１領域に変更する段階をさらに含む。
【００１５】
本発明の他の特徴によるＨ．２６４プロセッシング回路は、Ｈ．２６４スライスヘッダおよびｎｏｎ−ＶＣＬ、ＮＡＬユニットを検出するためにＨ．２６４ビットストリームを分析するように構成された構文分析回路と、前記構文分析回路と連結され、Ｈ．２６４スライスヘッダを並列に貯蔵する複数の領域が割り当てられたメモリとを含む。
【００１６】
望ましい実施形態において、前記メモリは前記構文分析回路と同一の集積回路パッケージ内に含まれる内部メモリを含む。
【００１７】
望ましい実施形態において、前記回路は、前記構文分析回路および前記メモリと連結され、第１パラメータセットを参照して分析された第１スライスヘッダ受信に応答して複数の第１パラメータセットを前記割り当てられた複数の領域のうちの第１領域に伝達し、第２パラメータセットを参照して分析された第２スライスヘッダ受信に応答して複数の第２パラメータセットを前記割り当てられた複数の領域のうちの第２領域に伝達する制御回路をさらに含む。
【００１８】
本発明の他の特徴によれば、Ｈ．２６４適用データ処理のためのコンピュータプログラムプロダクトは、コンピュータ読み出し可能プログラムコードを内蔵したコンピュータ読み出し可能媒体を具備してＨ．２６４データを処理するコンピュータプログラムプロダクトにおいて、Ｈ．２６４構文分析回路が各々処理されるＨ．２６４スライスデータと関連した複数のスライスヘッダを並列に貯蔵するために内部メモリ内に複数の領域を割り当てるコンピュータ読み出し可能プログラムコードを含む。
【発明の効果】
【００１９】
本発明の構文分析器は現在スライスから次のスライスに進行するのに発生されることができる遅延時間を減らしてデータのリアルタイム処理が可能となる。また、本発明の構文分析器は外部のハードウェアモジュールに含まれたデコーダを活用して構文分析器のプロセッサロードを最小化できるだけでなく、本発明の構文分析器は少容量の内部メモリを活用して全体構文分析器の大きさを減らすことができる。
【発明を実施するための最良の形態】
【００２０】
図１は本発明の望ましい実施形態による構文分析器１０４を含むＨ．２６４適用プロセッシングプロセッシング回路を示すブロック図である。図１を参照すれば、Ｈ．２６４プロセッシング回路１００の入力バッファ１０２、構文分析回路１０４、制御回路１０６、内部メモリ１０８およびＥ−Ｇデコーダ１０９を含む。Ｈ．２６４プロセッシング回路１００は外部メモリ１２０、ビデオデータプロセッシング装置、またはパイプライン１４０、および外部バッファ１１０と連結される。
【００２１】
本発明の望ましい実施形態において、内部メモリ１０８はＳＲＡＭ（Ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｏｅｍｏｒｙ）であり、構文分析器１０４と同一の集積回路パッケージに含まれる。本発明の他の実施形態において、入力バッファ１０２は制御回路１０６によって制御され、外部バッファ１１０から呼び込んだビットストリームを貯蔵する３２ビットダブルバッファである。本発明の他の実施形態において、外部バッファ１１０はビットストリームとしてアクセス可能なコード化されたピクチャ情報を貯蔵するためのＨ．２６４コード化されたピクチャバッファ（ｃｏｄｅｄ  ｐｉｃｔｕｒｅ  ｂｕｆｆｅｒ：ＣＰＢ）である。本明細書で“外部”は構文分析器１０４と同一の集積回路パッケージとは異なる回路を意味する。
【００２２】
構文分析回路１０４は入力バッファ１０２からのデータビットストリームを読み出し、ビットストリームで各スライスヘッダの開始を示すスタートコードＳＣを分析する。特に、スタートコードはサブシーケンススライスデータがどのように処理されるかを示す情報などを含むスライスヘッダに伴われる。本発明の実施形態で、前記情報は処理されるデータがスライスヘッダ内に含まれないパラメータを参照して直接、または間接的にどのように提供されることができるかを示す。
【００２３】
構文分析回路１０４は制御回路１０６を介して内部メモリ１０８内にスライスヘッダ情報を貯蔵することができ、スライスヘッダ（すなわち、ＶＣＬ（ｖｉｄｅｏ  ｃｏｄｉｎｇ  ｌａｙｅｒ）ＮＡＬユニットを含むデータ）の次のスライスデータを外部ビデオデータプロセッシング装置／パイプライン１４０に伝達する。構文分析回路１０４はｎｏｎ−ＶＣＬ  ＮＡＬユニットを確認するためにビットストリームを分析し、ｎｏｎ−ＶＣＬ  ＮＡＬユニットは制御回路１０６に伝達される。ｎｏｎ−ＶＣＬ  ＮＡＬユニットはＳＰＳ（Ｓｅｑｕｅｎｃｅ  Ｐａｒａｍｅｔｅｒ  Ｓｅｔｓ）およびＰＰＳ（Ｐｉｃｔｕｒｅ  Ｐａｒａｍｅｔｅｒ  Ｓｅｔｓ）のように、関連したスライスデータがビデオデータプロセッシング装置／パイプライン１４０によって処理されるかを示すデータになることができる。
【００２４】
制御回路１０６はＥ−Ｇデコーダ１０９を使用してｎｏｎ−ＶＣＬ  ＮＡＬユニットをデコーディングし、その結果を外部メモリ１２０に貯蔵する。例えば、ＰＰＳおよびＳＰＳ情報を含むｎｏｎ−ＶＣＬ  ＮＡＬユニットはＥｘｐ−Ｇｌｏｍｂデコーダ１０９によってデコーディング可能で、外部メモリ１２０に貯蔵される。一方、本発明の他の実施形態で、外部ビデオデータプロセッシング装置／パイプライン１０４内に含まれたＥ−Ｇデコーダが使用可能である。
【００２５】
一方、Ｈ．２６４ではビデオデータのうちのスタートコードＳＣと同一のビット構成を有するビデオデータをスタートコードと区分するために該当のビデオデータに特定値を有するエミュレーションビット（ＥＢ：Ｅｍｕｌａｔｉｏｎ  Ｂｉｔ）を挿入し、構文分析回路１０４では、このエミュレーションビットＥＢをＮＡＬユニットから除去する。
【００２６】
制御回路１０６はＥ−Ｇデコーダ１０９を利用して環境情報をデコーディングしてその結果値を外部メモリ１２０に貯蔵し、スライスヘッダに従って適切な情報を内部メモリ１０８にロードしてビデオデータ処理装置１４０に含まれた他のハードウェアモジュールが使用することができるようにする。一方、上述のように、Ｈ．２６４ではスライスヘッダの一部もＥ−Ｇコードの形態に圧縮されており、このようなスライスヘッダもＥ−Ｇデコーダ１０９を介してデコーディングされて内部メモリ１０８に貯蔵される。一方、Ｅ−Ｇデコーダ１０９は図１のように構文分析器１００内に別途に実現することもできるが、構文分析器１００の負荷を最小化するために外部のビデオデータ処理装置１４０に含まれたエントロピーデコーダのＥ−Ｇデコーダを利用することもできる。
【００２７】
図２は外部エントロピーデコーダ２０２に含まれたＥ−Ｇデコーダ２０４を利用してデコーディングを実行する構文分析器１００の動作を示すブロック図である。図２に示したように、外部のビデオデータ処理装置１３０に含まれたエントロピーデコーダ２０２は大きくＥｘｏ−Ｇｏｌｏｍｂコードの形態に圧縮されたデータｕｅ（Ｖ）、ｓｅ（Ｖ）のデコーディングのためのＥ−Ｇデコーダ２０４とビデオデータの処理のためのＣＡＢＡＣ（Ｃｏｎｔｅｘｔ−ｂａｓｅｄ  Ａｄａｐｔｉｖｅ  Ｂｉｎａｒｙ  Ａｒｉｔｈｍｅｔｉｃ  Ｃｏｄｉｎｇ）およびＣＡＶＬＣ（Ｃｏｎｔｅｘｔ  Ａｄａｐｔｉｖｅ  Ｖａｒｉａｂｌｅ  Ｌｅｎｇｔｈ  Ｃｏｄｉｎｇ）ブロック２０６とを含む。
【００２８】
一方、上述のように、一般的なＨ．２６４ビデオデータ処理装置はエントロピーデコーダと逆離散コサイン変換器、予測器、およびディブロッキングフィルタなどのＨ．２６４ハードウェアモジュールで構成され、このような各ハードウェアモジュールは一つのピクチャに対してスライス単位でデータを処理してピクチャバッファに貯蔵し、一つのピクチャを構成するすべてのスライスが処理されれば、画面にディスプレーする。そして、スライスデータが処理される過程でビデオデータ処理装置１３０に含まれた各ハードウェアモジュールは内部メモリ１０８に貯蔵された該当のスライスヘッダ情報を参照してデータ処理を実行する。すなわち、スライスヘッダの構文分析が完了する前に該当スライスのデータ処理は実行することはできない。そして、一つのスライスに対して各ハードウェアブロックによるデータ処理が完了するまで該当スライスヘッダ情報は内部メモリ１０８に続いて残っていなければならない。したがって、内部メモリ１０８に一つのスライスヘッダに対してのみ貯蔵領域を割り当てれば、既に進行しているスライスに対してすべてのハードウェアモジュールの処理が終了するまで次のスライスは待機状態でなければならず、そのための遅延が発生するようになる。一方、一つのピクチャは複数個の多くのスライスからなり、このような遅延が続いて累積されれば、リアルタイムデータ処理が不可能になる可能性がある。
【００２９】
したがって、本発明の実施形態で、内部メモリの複数の領域は連関したスライスが処理される間、複数のスライスヘッダの貯蔵とアクセスを並列にするように割り当てられる。内部メモリの複数の領域はスライスヘッダと対応するスライスデータと関連したＰＰＳおよびＳＰＳ情報を並列に貯蔵することができる。
【００３０】
図３に示した例では、内部メモリ１０８に二つのスライスヘッダ貯蔵領域３０４、３０６を置いて、構文分析されたスライスヘッダＳＨ１、ＳＨ２を二つの貯蔵領域３０４、３０６に並列に貯蔵する。ＳＨ１およびＳＨ２は二つのスライスデータＳＤ１およびＳＤ２に各々対応する。並列に貯蔵されたスライスヘッダは他のパイプラインステージで各スライスデータ処理に使用するために接近させることができる。
【００３１】
図３を参照すれば、二つのスライス情報が含まれたビットストリーム３０２が入力されれば、構文分析器３００は先ずビットストリームから第１スライスのスタートコードＳＣを検出して第１スライスに対してＮＡＬ単位で構文分析を実行する。構文分析器３００は第１スライスに対するスライスヘッダ情報ＳＨ１をＥ−Ｇデコーダを介してデコーディングし、これを内部メモリ１０８の第１貯蔵領域３０４に貯蔵する。そして、以後入力される第１スライスデータＳＤ１をビデオデータ処理装置のＰ１モジュールすなわち、エントロピーデコーダに入力する。また、構文分析器３００はビットストリーム３０２から連続して入力される第２スライスに対するスライスヘッダ情報ＳＨ２をＥ−Ｇデコーダを介してデコーディングして内部メモリ１０８の第２貯蔵領域３０６に貯蔵する。そして、第２スライスデータＳＤ２を連続してエントロピーデコーダＰ１に入力する。一方、エントロピーデコーダＰ１では内部メモリ１０８の第１貯蔵領域３０４に貯蔵された第１スライスヘッダＳＨ１を参照して第１スライスデータＳＤ１を処理し、これをビデオデータ処理装置の次のモジュール（Ｐ２モジュール）に伝達する。そして、構文分析器３００から第２スライスデータＳＤ２が入力されれば、内部メモリ１０８の第２貯蔵領域３０６に貯蔵された第２スライスヘッダＳＨ２を参照して、第２スライスデータＳＤ２を処理する。このように、本発明では、二つの貯蔵領域を内部メモリに割り当てて各々のスライスヘッダ情報を貯蔵する。これを通じて、本発明では現在スライスから次のスライスに進行するのに発生されることができる遅延時間を減らすことによって、データのリアルタイム処理を可能とする。
【００３２】
一方、一つのスライスデータを処理するためには該当のスライスのＰＰＳおよびＳＰＳ環境情報を参照しなければならず、このようなＰＰＳおよびＳＰＳ環境情報は上述のように、ＣＰＢからのビットストリームに含まれている間に入力される。構文分析器１００はこのような環境情報ＳＰＳ、ＰＰＳをＥ−Ｇデコーダ１０９を介してデコーディングして外部メモリ１２０に貯蔵する。（もちろん、このようなＰＰＳおよびＳＰＳ環境情報が必ず上記のような過程を通じてのみ外部メモリに貯蔵されるのではない。データ処理速度をより向上させるために事前にＰＰＳおよびＳＰＳ環境情報を定義して外部メモリに貯蔵しておくこともできる。）一方、外部ハードウェアモジュールによってスライスデータが処理されるとき、スライスヘッダに含まれた該当のスライスのＰＰＳ  ＩＤを参照して外部メモリ１２０から該当のＰＰＳ情報を呼び出して内部メモリ１０８に貯蔵して使用する。またＰＰＳ情報に含まれたＳＰＳ ＩＤを参照して外部メモリ１２０から該当のＳＰＳ情報を呼び出して内部メモリ１０８に貯蔵する。例えば、図４のように、スライスヘッダ２ＳＨ２に含まれた現在スライスの該当のＰＰＳ  ＩＤが５であれば、外部メモリ１２０からＰＰＳ５の環境情報を呼び出して内部メモリ１０８に貯蔵する。そしてＰＰＳ５に含まれたＳＰＳ  ＩＤが３であれば、外部メモリ１２０からＳＰＳ３の環境情報を呼び出して内部メモリ１０８に貯蔵する。
【００３３】
図５は本発明で二つの貯蔵領域を有する内部メモリに貯蔵されたパラメータの実施形態を示す図で、上述の図４を参照して説明した過程を経た後、内部メモリ１０８に貯蔵された各パラメータセットを示す。図４と図５とを参照すれば、内部メモリ１０８の第１貯蔵領域３０４には以前パラメータセットすなわち、以前スライスのスライスヘッダ情報ＳＨ１とＰＰＳ情報ＰＰＳ４、ＳＰＳ情報ＳＰＳ６および以前映像の処理のためのパラメータが貯蔵されている。そして、内部メモリの第２領域３０６には現在パラメータセットすなわち、現在スライスのスライスヘッダ情報ＳＨ２とＰＰＳ情報ＰＰＳ５、ＳＰＳ情報ＳＰＳ３および現在映像の処理のためのパラメータが貯蔵される。そして、各ハードウェアモジュールによって以前のスライスの処理が完了すれば、次のスライスのパラメータセットが第１貯蔵領域３０４に貯蔵される。
【００３４】
本発明の実施形態による図２、３および４に示した動作で、構文分析回路１０４はＥ−Ｇデコーダ１０９を利用してＰＰＳおよびＳＰＳをデコーディングし、ＰＰＳおよびＳＰＳ情報を外部メモリ１２０に貯蔵する。Ｐ１によってＳＤ１の処理を制御するためにスライスデータＳＤ１はＰ１に提供され、ＰＰＳ４およびＳＰＳ６からのパラメータもＰ１に提供される。ＳＤ１の処理に基づいたＰ１からの出力はＰＰＳ４およびＳＰＳ６からのパラメータとともにＰ２に提供される。Ｐ１によってＳＤ２の処理を制御するために並列に、ＳＤ２はＰ１に提供され、ＰＰＳ５およびＳＰＳ３からのパラメータはＰ１に提供される。ＳＤ２の処理に基づいたＰ１からの出力はＰＰＳ５およびＳＰＳ３からのパラメータとともにＰ２に提供される。すなわち、ＰＰＳおよびＳＰＳパラメータはパイプラインの連続したステージでスライスデータの各々の処理を制御するためにシフトされる。
【図面の簡単な説明】
【００３５】
【図１】本発明で提案するＨ．２６４構文分析器の動作を説明するためのブロック図である。
【図２】外部のエントロピーデコーダに含まれたＥＧデコーダを利用してデコーディングを実行する本発明のＨ．２６４構文分析器の動作を示すブロック図である。
【図３】本発明のＨ．２６４構文分析器でスライスヘッダを内部メモリにスイッチングして貯蔵する動作を示す図である。
【図４】本発明でスライスヘッダによって、外部メモリから該当のＨ．２６４環境情報を読み出す動作を示す図である。
【図５】図４の過程を通じて読み出した環境情報が内部メモリの各領域に貯蔵される実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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