(57)【要約】【課題】半導体素子の小型化及び低コスト化を図る【解決手段】半導体基板と、前記半導体基板に形成され、第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子であって、前記半導体基板の一部領域には、前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成することを特徴とする。【選択図】        図１
2005039320.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子であって、
前記半導体基板の一部領域には、
前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、
入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、
前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成することを特徴とする半導体素子。
【請求項２】
前記第１の増幅系の入力端子と前記第２のトランジスタとの間に接続される第１のスイッチ素子と、
前記第２のトランジスタと前記第１の増幅系の最終段増幅器に接続される前記第３のトランジスタとの間に接続される第２のスイッチ素子と、
前記第２の増幅系の入力端子に接続される前記第１のトランジスタと、前記第２のトランジスタとの間に接続される第３のスイッチ素子と、
前記第２のトランジスタと前記第２の増幅系の最終段増幅器との間に接続される第４のスイッチ素子を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記各トランジスタ及び前記各スイッチ素子はいずれも電界効果トランジスタからなり、
前記第１のトランジスタ及び前記第１及び第３のスイッチ素子のゲート幅は第１のゲート幅となり、
前記第２のトランジスタ及び前記第２及び第４のスイッチ素子のゲート幅は前記第１のゲート幅よりも幅が広い第２のゲート幅となり、
前記第３のトランジスタは前記第２のゲート幅よりも幅が広い第３のゲート幅となり、
前記第３のトランジスタのゲート幅は前記第２のゲート幅よりも幅が広い第３のゲート幅となっていることを特徴とする請求項２に記載の半導体素子。
【請求項４】
半導体基板と、
前記半導体基板に形成され、第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子であって、
前記半導体基板の一部領域に形成された複数本の単体ＦＥＴと、
前記半導体基板の一部領域に形成された前記複数本の単体ＦＥＴの一部または全部を選択するスイッチ素子とを有し、
前記スイッチ素子の切り換えによって、前記複数本の単体ＦＥＴの一部によって前記一方の増幅系の初段増幅器を構成、または前記複数本の単体ＦＥＴの全部によって前記他方の増幅系の次段増幅器を構成することを特徴とする半導体素子。
【請求項５】
モジュール基板に第１及び第２の増幅系を形成し、かつ各増幅系は初段，次段及び最終段を構成するトランジスタを有する高周波電力増幅装置であって、
前記モジュール基板に搭載される半導体素子のうちの一つには前記第１の増幅系及び前記第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有し、
前記第１の増幅系及び前記第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する前記半導体素子の半導体基板の一部領域には、
前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、
入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、
前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成することを特徴とする高周波電力増幅装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその半導体素子を組み込んだ高周波電力増幅装置に係わり、例えば、セルラー携帯電話機に組み込まれる高周波電力増幅装置（高周波電力増幅モジュール）に適用して有効な技術に関する。
【０００２】
【従来の技術】
携帯電話機として、波長域（バンド）や通信モードが異なる複数の通信システムに対応できる製品が知られている（例えば、特許文献１参照）。
【０００３】
また、セルラー通信等の無線通信システムにおいては、通話者の携帯電話機（携帯端末）の操作によって電話網の近接した基地局と繋がり、その後単一または複数の基地局に順次繋がり、最終的に通話対象者の携帯端末を呼び出し、次いで通話対象者との通話が可能な状態になるシステムとなっている。この際、基地局では受信した信号を増幅して転送している。このような増幅は携帯電話基地局送信アンプ（基地局用高周波電力増幅装置）によって行われている。送信アンプは、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  型トランジスタの一つであるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）  を多段に接続した構造になっている。
【０００４】
基地局用高周波電力増幅装置に組み込まれるシリコン高周波ＭＯＳＦＥＴは、携帯電話機に組み込まれる高周波電力増幅装置に比較して、使用電圧が高くかつドレイン耐圧が大きい。また、１ＧＨｚを超える周波数での動作も要求される。このような基地局用シリコン高周波電力増幅装置（高周波パワートランジスタ）として、バイアス回路の簡素化、高電力利得などの利点があるＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）が使用されている（例えば、非特許文献１）。
【０００５】
【特許文献１】
特開２００１−７６５７号公報（第６、図１）
【非特許文献１】
マイクロウエーブ  ワークショップ  ダイジエスト（ＭＷＥ  ′９９  Ｍｉｃｒｏｗａｖｅ  Ｗｏｒｋｓｈｏｐ  Ｄｉｇｅｓｔ（第２８３−２８８頁、図２、図３）
【０００６】
【発明が解決しようとする課題】
高度情報通信により携帯電話もより一層多機能化が図られている。このため、携帯電話に組み込まれる高周波電力増幅装置（高周波電力増幅モジュール）もそれに追従して多機能になっている。特に、複数の通信モード（含む通信バンド）を有する高周波電力増幅装置においては、シングル通信モード製品に比較して組み立て部品数が多くなり、装置が大型化し製品コストが高騰する。
【０００７】
そこで、本発明者等は高周波電力増幅装置の小型化を図るべく、電界効果トランジスタを組み込んだ半導体素子（半導体チップ）の小型化を検討した。
【０００８】
図１５乃至図１７は本発明に先立って検討した高周波電力増幅装置（高周波電力増幅モジュール）に係わる図である。図１５は高周波電力増幅装置の回路構成を示す模式的なブロック図、図１６は高周波電力増幅装置において、モジュール基板上に搭載した電子部品を示す模式的なレイアウト図、図１７は高周波電力増幅装置に組み込む半導体素子の模式的平面図である。
【０００９】
本発明に先立って検討した高周波電力増幅器（以下検討高周波電力増幅装置と呼称）８０は、デュアルバンド型の高周波電力増幅モジュールであり、図１５の回路図に示すように、第１の増幅系としてＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）方式、第２の増幅系としてＤＣＳ（Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）  方式を備えた高周波電力増幅装置である。
【００１０】
高周波電力増幅装置８０において、ＧＳＭ用の増幅系においては、入力端子ＰｉｎＧ  と出力端子ＰｏｕｔＧとの間に３段（初段，次段，最終段）の増幅器（増幅段）８１，８２，８３を縦列接続し、ＤＣＳ用の増幅系においては、入力端子ＰｉｎＤと出力端子ＰｏｕｔＤとの間に３段（初段，次段，最終段）の増幅器（増幅段）８４，８５，８６を縦列接続した構成になっている。
【００１１】
ＧＳＭ及びＤＣＳの初段及び次段の増幅器は単一の半導体素子９０に組み込まれている。また、ＧＳＭの最終段の増幅器８３は半導体素子９１に組み込まれ、ＤＣＳの最終段の増幅器８６は半導体素子９２に組み込まれている（図１５及び図１６参照）。
【００１２】
各増幅器は、例えば、電界効果トランジスタの一つであるＬＤＭＯＳによって構成されている。図１７は増幅器８１，８２，８４，８５が組み込まれた半導体素子９０を示す模式的平面図である。四角形状からなる半導体素子９０の各隅（各頂点近傍）にはＬＤＭＯＳ領域９３〜９６が配置されている。例えば、左下隅のＬＤＭＯＳ領域９３にはＧＳＭ用初段増幅器８１を形成する図示しないＬＤＭＯＳが位置し、左上隅のＬＤＭＯＳ領域９４にはＧＳＭ用次段増幅器８２を形成する図示しないＬＤＭＯＳが位置し、右下隅のＬＤＭＯＳ領域９５にはＤＣＳ用初段増幅器８４を形成する図示しないＬＤＭＯＳが位置し、右上隅のＬＤＭＯＳ領域９６にはＤＣＳ用次段増幅器８５を形成する図示しないＬＤＭＯＳが位置している。また、半導体素子９０の中央部分には制御ＩＣ９７が形成され、この制御ＩＣ９７とＬＤＭＯＳ領域９３，９４との間には整合回路９８，９９が形成されている。
【００１３】
ＧＳＭ及びＤＣＳの増幅系においては、各増幅器（増幅段）に種々の回路が接続されている。例えば、トランジスタの入力側には入力整合回路が形成され，出力側には出力整合回路が形成され、ゲート電極にはバイアス回路が接続されている。図１６に示すように、検討高周波電力増幅装置において、モジュール基板１００の主面上には、符号は付さないが、多数の長方形で示される電子部品が搭載されている。電子部品は、チップ抵抗，チップコンデンサ，チップインダクタ等の受動部品である。これら各電子部品を含んで前記各整合回路やバイアス回路等が構成されている。
【００１４】
一方、電界効果トランジスタでは、例えば、ゲート長Ｌｇ  、ゲート幅Ｗｇを選択することによって効率、出力や閾値等の特性及び電流容量等を決定している。この場合、検討高周波電力増幅装置では、一例を挙げるならば、ゲート幅Ｗｇ  は、ＧＳＭにおいては初段増幅器８１は６ｍｍ、次段増幅器８２は１６ｍｍ、最終段（出力段）増幅器８３は５６ｍｍである。また、ＤＣＳにおいては初段増幅器８４は２ｍｍ、次段増幅器８５は６ｍｍ、最終段（出力段）増幅器８６は２４ｍｍである。
【００１５】
ＤＣＳの初段増幅器８４のゲート幅は２ｍｍと最も幅が狭い。ＤＣＳの次段増幅器８５のゲート幅はＤＣＳの初段増幅器８４のゲート幅の３倍の６ｍｍである。また、ＧＳＭにおいては、初段増幅器８１のゲート幅はＤＣＳの初段増幅器８４のゲート幅の３倍の６ｍｍであり、次段増幅器８２のゲート幅はＤＣＳの初段増幅器８４のゲート幅の８倍の１６ｍｍである。そして、ＤＣＳの次段増幅器８５のゲート幅と、ＧＳＭの初段増幅器８１のゲート幅は同一寸法の６ｍｍである。
【００１６】
そこで、本発明者は、一つには、ゲート幅が同一になるトランジスタを、ＧＳＭ及びＤＣＳで共用することによって、トランジスタ数の減少による半導体素子の小型化が可能になることに気が付き本発明をなした。
【００１７】
また、本発明者は、一つには、ソース・ドレイン・ゲート電極が３本平行に延在する単体ＦＥＴパターンを複数本配置し、これら複数本の単体ＦＥＴパターンの一部または全部をスイッチ素子で選択することによって、それぞれ所望のゲート幅を有するトランジスタを形成できることから、能動素子であるトランジスタの形成面積の低減による半導体素子の小型化を図ることができることに気が付き本発明をなした。
【００１８】
また、本発明者は、一つには、ソース・ドレイン・ゲート電極が３本平行に延在する単体ＦＥＴパターンを複数本配置し、これら複数本の単体ＦＥＴパターンの一部または全部をスイッチ素子で選択することによって、それぞれ所望のゲート幅を有するＧＳＭまたはＤＣＳのトランジスタを形成できることに気が付き本発明をなした。
【００１９】
本発明の目的は、半導体素子（高周波電力増幅素子）の小型化及び低コスト化を図ることにある。
【００２０】
本発明の他の目的は、高周波電力増幅装置の小型化及び低コスト化を図ることにある。
【００２１】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２３】
（１）本発明の半導体素子は、
半導体基板と、
前記半導体基板に形成され、第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子であって、
前記半導体基板の一部領域には、
前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、
入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、
前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成することを特徴とする。
【００２４】
（２）本発明の高周波電力増幅装置は、
モジュール基板に第１及び第２の増幅系を形成し、かつ各増幅系は初段，次段及び最終段を構成するトランジスタを有する高周波電力増幅装置であって、
前記モジュール基板に搭載される半導体素子のうちの一つには前記第１の増幅系及び前記第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有し、
前記第１の増幅系及び前記第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する前記半導体素子の半導体基板の一部領域には、
前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、
入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、
前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２６】
（実施形態１）
本実施形態１では、複数の増幅系を組み込んだ半導体素子（半導体チップ）と、この半導体素子を組み込んだ高周波電力増幅装置（高周波電力増幅モジュール）に本発明を適用した例について説明する。例えば、ＧＳＭ用の増幅系とＤＣＳ用の増幅系を組み込んだデュアルタイプの半導体素子と、この半導体素子を組み込んだ高周波電力増幅装置について説明する。
【００２７】
図１乃至図１０は本発明の一実施形態（実施形態１）である高周波電力増幅装置に係わる図である。図１は高周波電力増幅装置の回路構成を示す模式的なブロック図、図２は高周波電力増幅装置の一部を切り欠いた模式的平面図である。
【００２８】
高周波電力増幅装置（高周波電力増幅モジュール）１は、図２に示すように外観的には偏平な矩形体構造になっている。高周波電力増幅装置１は、板状のモジュール基板（配線基板）２と、このモジュール基板２の一面側（主面側）に重ねて取り付けられたキャップ３によって偏平矩形体構造のパッケージ４が構成された構造になっている。前記キャップ３は電磁シールド効果の役割を果たす金属製とレジンモールド製になっている。
【００２９】
モジュール基板２の主面（上面）には、図２に示すように、能動部品や受動部品からなる電子部品が搭載されて高周波電力増幅装置１が形成されている。そして、この高周波電力増幅装置１は、図１に示すように、ＧＳＭ及びＤＣＳの増幅系が組み込まれている。各増幅系は初段増幅器，次段増幅器，最終段（出力段）増幅器の３段増幅構成になっている。
【００３０】
即ち、高周波電力増幅装置１は、図１に示すように、ＧＳＭでは、入力端子ＰｉｎＧ  と出力端子ＰｏｕｔＧとの間に、初段増幅器及び次段増幅器並びに最終段増幅器として第２の増幅器（ＡＭＰ２），第３の増幅器（ＡＭＰ３）及び第４の増幅器（ＡＭＰ４）を縦列接続した構成になっている。また、ＤＣＳでは、入力端子ＰｉｎＤ  と出力端子ＰｏｕｔＤの間に、初段増幅器及び次段増幅器並びに最終段増幅器として、第１の増幅器（ＡＭＰ１），第２の増幅器（ＡＭＰ２）及び第５の増幅器（ＡＭＰ５）を縦列接続した構成になっている。各増幅器（ＡＭＰ）は電界効果トランジスタによって構成されている。本実施形態１では、トランジスタとしてＬＤＭＯＳが使用されている。
【００３１】
ＡＭＰ４及びＡＭＰ５を構成するトランジスタは、別々の半導体素子（半導体チップ）に組み込まれている。図２において、ＡＭＰ４を構成するトランジスタは半導体素子（半導体チップ）６に組み込まれ、ＡＭＰ５を構成するトランジスタは半導体素子（半導体チップ）７に組み込まれている。また、ＡＭＰ１，ＡＭＰ２及びＡＭＰ３を構成するトランジスタは半導体素子（半導体チップ）５に組み込まれている。
【００３２】
図１に示すように、ＡＭＰ１〜ＡＭＰ３は、高周波電力増幅装置１とは別体となる切換制御部８によって制御される４個のスイッチ素子（ＳＷ１〜ＳＷ４）によって、ＧＳＭ増幅系の場合はＡＭＰ２，ＡＭＰ３が選択され、ＤＣＳ増幅系の場合はＡＭＰ１，ＡＭＰ２が選択される。ＡＭＰ１〜ＡＭＰ５のゲート幅Ｗｇ  はそれぞれ異なり、初段よりは次段が、次段よりは最終段がゲート幅が大きくなる。例えば、１例を挙げるならば、ＡＭＰ１を構成するトランジスタのゲート幅Ｗｇ  は２ｍｍ、ＡＭＰ２を構成するトランジスタのゲート幅Ｗｇ  は６ｍｍ、ＡＭＰ３を構成するトランジスタのゲート幅Ｗｇ  は１６ｍｍ、ＡＭＰ４を構成するトランジスタのゲート幅Ｗｇ  は５６ｍｍ、ＡＭＰ５を構成するトランジスタのゲート幅Ｗｇ  は２４ｍｍである。スイッチ素子もトランジスタ、即ち、ＬＤＭＯＳで形成されている。そして、各スイッチ素子を構成するトランジスタのゲート幅Ｗｇも、各ＡＭＰを構成するトランジスタに適応したゲート幅Ｗｇ  となっている。即ち、ＳＷ１，ＳＷ３を構成するトランジスタのゲート幅Ｗｇ  は、ＡＭＰ１を構成するトランジスタのゲート幅Ｗｇ  に対応して２ｍｍとなっている。また、ＳＷ２，ＳＷ４を構成するトランジスタのゲート幅Ｗｇ  は、ＡＭＰ２を構成するトランジスタのゲート幅Ｗｇ  に対応して６ｍｍとなっている。
【００３３】
図２において、モジュール基板２の主面に半導体素子５，６，７が搭載されている。そして、これら半導体素子５，６，７の周囲には所定の電子部品が搭載されている。半導体素子５，６，７は電子部品であり、かつ能動素子であるが、この能動素子の周囲には、符号は付さないが、多数の長方形で示す受動部品が搭載されている。受動部品は、チップ抵抗，チップコンデンサ，チップインダクタ等の表面実装型の受動部品である。そして、これら受動部品によって、各トランジスタにおける入力整合回路、出力整合回路、ゲートバイアス回路等が構成され、３段増幅系が形成されている。なお、図２において、半導体素子５，６，７の周辺の図示しない電極とモジュール基板２の図示しない配線のワイヤ接続部は導電性のワイヤ９で電気的に接続されている。また、半導体素子の平面図において、ワイヤを接続する電極パッドは省略してある。
【００３４】
また、図示はしないが、モジュール基板２の周面から底面に掛けてそれぞれ外部電極端子が設けられている。高周波電力増幅装置１は表面実装構造になり、実装基板に搭載するときは、実装基板の主面に設けられたランド（フット）に外部電極端子を重ね、予め供給しておいた半田等の接合材をリフローすることによって高周波電力増幅装置１を実装基板に接続（搭載）することができる。
【００３５】
図３は四角形状の半導体素子の模式的平面図である。図３に示すように、ハッチングを施して示す中央部分には制御ＩＣ１５が設けられている。四角形状からなる半導体素子５の左上隅と右上下隅（各頂点近傍）はＬＤＭＯＳ領域１６〜１８になっている。このＬＤＭＯＳ領域１６〜１８は、図３では点々を付した領域である。これらＬＤＭＯＳ領域の３個のＬＤＭＯＳによって、ＧＳＭ及びＤＣＳ用の初段増幅器及び次段増幅器が形成されている。例えば、右下隅のＬＤＭＯＳ領域１６にはＤＣＳ用の初段増幅器（ＤＣＳ１ｓｔ）が形成され、左上隅のＬＤＭＯＳ領域１７にはＧＳＭ用の次段増幅器（ＧＳＭ２ｎｄ）が形成され、右上隅のＬＤＭＯＳ領域１８にはＧＳＭ初段増幅器（ＧＳＭ１ｓｔ）とＤＣＳ次段増幅器（ＤＣＳ２ｎｄ）が形成されている。
【００３６】
図４は、図３のＬＤＭＯＳ領域１６〜１８形成されるＬＤＭＯＳの能動領域Ａ、ゲート電極パッド（Ｇ）、ドレイン電極パッド（Ｄ）のレイアウトを示す模式図である。右下隅のＬＤＭＯＳ領域１６には、ＤＣＳ１ｓｔの能動領域Ａと、この領域の一端側に位置するゲート電極パッド（Ｇ）及び他端側に位置するドレイン電極パッド（Ｄ）が位置している。
【００３７】
左上隅のＬＤＭＯＳ領域１７には、ＧＳＭ２ｎｄの能動領域Ａと、この領域の一端側に位置するゲート電極パッド（Ｇ）と、他端側に位置する２個のドレイン電極パッド（Ｄ）が位置している。ＧＳＭ２ｎｄは、出力を高めるため、能動領域ＡはＤＣＳ１ｓｔに比較して幅広となるとともに２本になっている。
【００３８】
右上隅のＬＤＭＯＳ領域１８には、ＧＳＭ１ｓｔとＤＣＳ２ｎｄの能動領域Ａと、この領域の一端側に位置する２個のゲート電極パッド（Ｇ）と、他端側に位置する２個のドレイン電極パッド（Ｄ）が位置している。ＬＤＭＯＳ領域１８のＬＤＭＯＳはスイッチ回路（ＳＷ）によってモードを切り換えるようになっている。即ち、このスイッチ回路（ＳＷ）によって、ＧＳＭ用の増幅を行うときは所定のゲート電極パッド（Ｇ）及びドレイン電極パッド（Ｄ）が選択されてＧＳＭ１ｓｔを構成し、またＤＣＳ用の増幅を行うときは所定のゲート電極パッド（Ｇ）及びドレイン電極パッド（Ｄ）が選択されてＤＣＳ２ｎｄを構成するようになっている。また、制御ＩＣ１５とＬＤＭＯＳ領域１７、及びＬＤＭＯＳ領域１８との間には整合回路２０が配置されている。
【００３９】
本実施形態１では、ＬＤＭＯＳ領域を四角形状の半導体素子５の３隅に配置し、その１隅ではスイッチ回路による選択によって２種類の増幅器（増幅段）を選択できる構造になっていることから、図１７に示すように、４隅に配置する構造に比較して半導体素子を小型化することができる。例えば、図１７に示す半導体素子が、縦２．５ｍｍ、横２．２５ｍｍである場合、本実施形態１の半導体素子５は縦２．２５ｍｍ、横２．２５ｍｍ程度と小型となる。また、小型化しなくとも、空いた空間に更なる制御ＩＣ素子を追加して高機能にすることを可能にする。
【００４０】
図５は、半導体素子５に形成される能動素子や受動素子を示す模式的断面図である。説明の便宜上、この図では、左から右に向かって、ＬＤＭＯＳ，抵抗（Ｒ），保護ダイオード，ＰＭＯＳ，ＰＮダイオード，ＮＭＯＳを示してある。これらの素子を組み合わせて、図３及び図４に示す半導体素子５が形成されている。５において、矢印ａ領域が電界効果トランジスタ（ＦＥＴ）部分であり、矢印ｂ領域が制御ＩＣ部分である。
【００４１】
半導体素子５は、Ｐ型（ｐ＋型）のシリコン（Ｓｉ）からなる半導体基板３０の主面（上面）に形成したＰ型のエピタキシャル層３１の表層部分に所望の導電型（ｎ型，ｐ型）の半導体領域（含むウエル領域：ＰＷ，ＮＷ）をそれぞれ設け、前記所定の素子を形成している。エピタキシャル層３１は、各素子形成等のため、必要箇所にアイソレーション領域３３が設けられ、所定領域が電気的に分離独立した領域になっている。さらにＦＥＴのソースはＧＮＤであるため、裏面のＧＮＤと接続するために打ち抜き層３２が設けられ、電気的にＧＮＤ領域にしている。また、前記容量や抵抗は、半導体基板上に設ける誘電体（絶縁体）や導電層を利用して形成されている。半導体素子５の表面は複数層に形成される絶縁膜３５で被われ、裏面には図示しない裏面電極が形成されている。図示しないが、絶縁膜３５の最表層となるファイナルパッシベーション膜の一部は除去され、この除去による開口部には導体層の表面が露出する。この導体層の露出部分が前述の電極パッドとなる。半導体素子５の半導体基板３０の厚さは、例えば２８０μｍと薄くなっている。
【００４２】
半導体素子５における各素子の構造についての説明は省略するが、ＬＤＭＯＳについては、図６及び図７を参照しながら説明する。図６はＬＤＭＯＳ３７の一部の電極パターン部分を示す模式的平面図であり、図７は図６のＡ−Ａ線に沿う部分の模式的断面図である。
【００４３】
図６に示すように、四角形のドレイン電極パッド４０から細長くドレイン電極４１が１本延在している。ドレイン電極４１の先端側には四角形のゲート電極パッド４２が位置している。このゲート電極パッド４２からは１本のゲート電極４３がドレイン電極４１に向かって延在するとともに、このゲート電極４３は二股に分岐している。この分岐した２本の電極部分はドレイン電極４１を挟み、ドレイン電極４１に沿って平行に延在している。また、ゲート電極４３の外側にはゲート電極４３に平行にソース電極４４が延在している。ソース電極４４，ドレイン電極４１，ゲート電極４３は、長さｃの部分で相互に平行に延在している。図６は、ＬＤＭＯＳの基本的な部分を概略的に示す単位ＦＥＴパターンである。このパターンにおいて、一方のソース電極４４の外端から他方のソース電極４４の外端までの距離（幅）ｄは、例えば、１２．８μｍとなる。また、長さｃは４１μｍである。この単位ＦＥＴパターンにおけるゲート幅Ｗｇ  は前記長さｃの２倍、即ち、８２μｍとなる。この場合、ソース電極，ドレイン電極及びゲート電極部分の面積、これを狭義のＦＥＴ面積と呼称する。狭義のＦＥＴ面積は約５２４．８μｍ２となる。
【００４４】
ＬＤＭＯＳは図７に示すような断面になっている。図７に示すように、低抵抗のＰ型シリコン基板（Ｐ−ｓｕｂ）からなる半導体基板５０の主面には、Ｐ型からなるエピタキシャル層５１が設けられている。このエピタキシャル層５１の表層部分には所定間隔離してＰ型のＰウエル領域（ＰＷ）５２，５３が設けられている。この層はパンチスルーストッパ層として作用する。
【００４５】
一対のＰウエル領域５２，５３の間のエピタキシャル層５１の表層部分はＮ型ドレインオフセット領域５４となっている。また、一対のＰウエル領域５２，５３の中間のＮ型ドレインオフセット領域５４部分にはＮ型のドレイン領域５５が設けられている。このドレイン領域５５の底はＮ型ドレインオフセット領域５４を貫通し、エピタキシャル層５１の途中深さにまで延在している。
【００４６】
一方、一対のＰウエル領域５２，５３の外側にはＰウエル領域５２，５３等を囲むように半導体基板５０の途中深さにまで到達するＰ＋型領域５６が設けられるとともに、このＰ＋型領域５６上には表面が露出するＰ＋型のＰ型コンタクト領域５７が設けられている。また、一対のＰウエル領域５２，５３の表層部分にはＮ型ドレインオフセット領域５４の端から所定間隔離れてＮ型のソース領域５８がそれぞれ設けられている。
【００４７】
Ｎ型ドレインオフセット領域５４とソース領域５８との間のウエル領域部分はチャンネル層となる。そして、このチャンネル層上にはゲート絶縁膜（酸化膜）５９を介してゲート電極４３が形成されている。
【００４８】
また、半導体基板５０の主面側には絶縁膜６０が所定数層形成される。また、所定の絶縁膜にはコンタクト孔が設けられるとともに、所定絶縁膜上には導体が所定パターンに形成される。また、この導体は所定コンタクト孔内に充填される。これによって、図７に示すように、ゲート電極４３，ドレイン電極４１，ソース電極４４，及びソース配線６１が形成される。ソース電極４４及びソース配線６１によって、Ｐ型コンタクト領域５７とソース領域５８は電気的に接続される。従って、ソース領域５８は半導体基板５０に電気的に接続され、半導体基板５０の裏面に形成される図示しない裏面電極に電気的に接続される。ソース領域はエピタキシャル層５１を上下に貫通するように延在するＰ＋型領域５６によって半導体基板５０の裏面の裏面電極に電気的に導かれることから、寄生抵抗成分（オン抵抗）が小さくなり、高周波域での使用において、発振し難くなる。ドレイン領域５５はドレイン電極４１に電気的に接続されている。このようにＬＤＭＯＳは横拡散型電界効果トランジスタになっている。
【００４９】
つぎに、所定のゲート幅Ｗｇ  を有するトランジスタや、スイッチ素子（トランジスタ）の面積等について説明する。図８は図６に示す単位ＦＥＴパターンを複数並列に配置し、かつ単位ＦＥＴパターンのゲート幅をも長くして、トランジスタのゲート幅Ｗｇ  を６ｍｍとした例（以下Ｗｇ  ６ｍｍトランジスタと呼称）である。図８の単位ＦＥＴパターンの長さｅは、図６の単位ＦＥＴパターンの長さｃの６倍、即ち、２４６μｍとなっている。そして、Ｗｇ  ６ｍｍトランジスタは、前記長い単位ＦＥＴパターンを１２本並列配置した構成になっている。このＷｇ６ｍｍトランジスタのゲート幅Ｗｇ  は約６ｍｍ（正確には５．９０４ｍｍ）となる。この場合の狭義のＦＥＴ面積は、約３７７８５．６μｍ２になる。
【００５０】
図９は、図１に示すＳＷ１，ＳＷ２のＦＥＴパターンを示すものであり、図６に示す単位ＦＥＴパターンを４本並列に配置したパターン構成になっている。これは、ゲート幅Ｗｇ  が２ｍｍになるＡＭＰ１の電流経路を切り換えるスイッチ素子（以下Ｗｇ  ２ｍｍ用スイッチ素子と呼称）である。Ｗｇ  ２ｍｍ用スイッチ素子の狭義のＦＥＴ面積は、図６に示す単位ＦＥＴパターンの４倍の面積、即ち、約２０９９．２μｍ２になる。
【００５１】
図１０は、図１に示すＳＷ３，ＳＷ４のＦＥＴパターンを示すものであり、図６に示す単位ＦＥＴパターンを１２本並列に配置したパターン構成になっている。これは、ゲート幅Ｗｇ  が６ｍｍになるＡＭＰ２の電流経路を切り換えるスイッチ素子（以下Ｗｇ  ６ｍｍ用スイッチ素子と呼称）である。Ｗｇ  ６ｍｍ用スイッチ素子の狭義のＦＥＴ面積は、図６に示す単位ＦＥＴパターンの１２倍の面積、即ち、約６２９７．６μｍ２になる。
【００５２】
ＧＳＭ及びＤＣＳの初段及び次段のトランジスタを別々に形成した場合、即ち、ゲート幅Ｗｇ  が６ｍｍになるＧＳＭの初段トランジスタとＤＣＳの次段トランジスタを、単一の半導体素子（半導体チップ）に設けた場合、二つのトランジスタの狭義のＦＥＴ面積は、Ｗｇ  ６ｍｍトランジスタの一つの面積が３７７８５．６μｍ２であることから、７５５７１．２μｍ２となる。
【００５３】
これに対して、本実施形態１の場合は、１個のＷｇ  ６ｍｍトランジスタ（面積３７７８５．６μｍ２）と、２個のＷｇ  ２ｍｍ用スイッチ素子（面積２０９９．２μｍ２）と、２個のＷｇ  ６ｍｍ用スイッチ素子（面積６２９７．６μｍ２）を使用することから、その総和の面積は、５４５７９．２μｍ２となり、本実施形態１の構造の場合、約２１０００μｍ２の面積の縮小が可能になる。これによって半導体チップの面積縮小、またはその分素子形成面積の増大を図ることができることになる。
【００５４】
本実施形態１によれば以下の効果を有する。
（１）第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子において、該半導体素子を形成する半導体基板の一部領域に設けた第１，第２及び第３のトランジスタからスイッチ素子の切り換えによって、第２のトランジスタと第３のトランジスタで第１の増幅系の初段増幅器を構成、または第１のトランジスタと第２のトランジスタで第２の増幅系の次段増幅器を構成するようになっていることから、トランジスタを１個省略することができ、半導体素子の小型化が達成できる。
【００５５】
具体的には、本発明の半導体素子は、ゲート幅Ｗｇ  が２ｍｍの第１の増幅器（ＡＭＰ１），ゲート幅Ｗｇ  が６ｍｍの第２の増幅器（ＡＭＰ２），ゲート幅Ｗｇが１６ｍｍの第３の増幅器（ＡＭＰ３）と、これら３個の増幅器から２個の増幅器を選択するための第１乃至第４のスイッチ素子（ＳＷ１〜ＳＷ４）を有する構成になり、前記スイッチ素子の選択動作によって、ＡＭＰ２とＡＭＰ３を選択して第１の増幅系（ＧＳＭ）の初段及び次段増幅器を形成させ、また前記スイッチ素子の切換動作によって、ＡＭＰ１とＡＭＰ２を選択して第２の増幅系（ＤＣＳ）の初段及び次段増幅器を形成させるようになっている。即ち、ＡＭＰ２を構成するトランジスタはいずれの増幅系でも使用される構成になっている。本実施形態１のようにＡＭＰ２を構成するトランジスタを１個と、４個のスイッチ素子を半導体素子に組み込んだ構造は、ＡＭＰ２を構成するトランジスタを２個を半導体素子に形成する場合に比較して面積を小さくすることができる。
【００５６】
（２）従って、上記（１）から、半導体素子の小型化が可能になる。この場合、この半導体素子を組み込んだ高周波電力増幅装置の小型化も可能になる。
【００５７】
（３）従って、上記（１）から、トランジスタの形成面積を縮小できるため、その空いた領域にさらに素子を形成することができ、出力増大あるいは他の機能を追加することもできる。
【００５８】
（４）半導体素子は１枚の半導体基板（ウエハ）を縦横に切断して形成するため、半導体素子の小型化は１枚の半導体基板から取得する半導体素子の数が増大することになり、半導体素子の低コスト化が可能になる。従って、このような小型化の半導体素子を組み込む高周波電力増幅装置もまた小型化が達成できるとともに、低コスト化も可能になる。
【００５９】
（実施形態２）
図１１乃至図１４は本発明の他の実施形態（実施形態２）である高周波電力増幅装置に係わる図である。
【００６０】
図１１は高周波電力増幅装置に組み込む半導体素子における各増幅段の配置状況を示す模式図、図１２は高周波電力増幅装置の回路構成を示す模式的なブロック図、図１３は本実施形態２の半導体素子に組み込まれたＮＭＯＳスイッチ素子の電極パターンを示す模式的平面図、図１４は図１３のＢ−Ｂ線に沿う模式的断面図である。
【００６１】
本実施形態２は、実施形態１の半導体素子５において、半導体素子５の左上隅にＤＣＳ１ｓｔとＧＳＭ２ｎｄをスイッチ素子のオン・オフ動作で得ることができるトランジスタを配置したものである。これにより、さらに半導体素子の縮小化（シュリンク）が可能になる。
【００６２】
図１２はＤＣＳ１ｓｔとＧＳＭ２ｎｄを選択形成するトランジスタ（ＬＤＭＯＳ）の回路構成を示す。即ち、実施形態１の場合は、ＤＣＳ１ｓｔとＧＳＭ２ｎｄを別々に形成していたが、本実施形態１２では、図１２のパターンのトランジスタを選択使用することによって、ＤＣＳ１ｓｔまたはＧＳＭ２ｎｄを構成するトランジスタを形成するものである。従って、図１２のパターンのトランジスタはスイッチ素子が含まれることから、少なくともスイッチ素子を形成する部分の面積が増大するが、ＤＣＳ１ｓｔを構成するＷｇ  ２ｍｍトランジスタの面積が不要になる。
【００６３】
本実施形態では、図１２に示すように、ゲート幅Ｗｇ  が１ｍｍとなるＦＥＴパターン６５をｎ本配置し、スイッチ素子群のオン・オフ動作によってＷｇ  ２ｍｍとなるＤＣＳ１ｓｔ用のトランジスタ、またはＷｇ  １６ｍｍとなるＧＳＭ２ｎｄ用のトランジスタを構成する。即ち、ＦＥＴパターン６５を１６本並列に配置し、２本と１４本の二つのグループを形成する。そして、２本によるグループはＷｇ  ２ｍｍトランジスタを構成し、１４本によるグループはＷｇ  １４ｍｍトランジスタを構成している。従って、二つのグループを共に選択すればＷｇ  １６ｍｍトランジスタを得ることができ、２本のグループのみを選択すればＷｇ  ２ｍｍトランジスタを得ることができる。
【００６４】
本実施形態２では、二つのグループはそれぞれドレイン電極パッド４０及びゲート電極パッド４２に接続されている。図１２において、ドレイン電極パッド４０はＤＣＳでは１個、ＧＳＭでは２個示し、ゲート電極パッド４２はＤＣＳ及びＧＳＭ共に１個示してあるが、電流量等によって実際はさらに多くなっている。これらドレイン電極パッド４０及びゲート電極パッド４２には、前述のワイヤ９が接続される。
【００６５】
また、二つのグループと各電極パッドを接続する配線部分は所定の配線パターンとなるとともに、スイッチ素子（ＳＷ１１〜ＳＷ１６）が接続され、これらスイッチ素子のオン・オフ動作による切換動作によって前述のＧＳＭまたはＤＣＳの増幅系の切換が可能になっている。ＳＷ１１，ＳＷ１２，ＳＷ１３はドレイン電極パッド側に配置され、ＳＷ１４，ＳＷ１５，ＳＷ１６はゲート電極パッド側に配置されている。これらＳＷ１１〜ＳＷ１６は、図１２に示すように、高周波電力増幅装置とは別体となる切換制御部６６によって制御されるようになっている。
【００６６】
ドレイン電極パッド側に配置されるＳＷ１１〜ＳＷ１３は電流量が大きいことから、実施形態１の場合と同様にＷｇ  ２ｍｍ用スイッチ素子が使用されている。これに対して、ゲート電極パッド側に配置されるＳＷ１４〜ＳＷ１６は、電流量が小さいことから、ゲート幅Ｗｇ  が８２μｍとなるＷｇ  ８２μｍスイッチ素子（ＬＤＭＯＳ）、またはゲート幅Ｗｇ  が１０μｍとなるＮＭＯＳスイッチ素子が使用される。
【００６７】
ＮＭＯＳスイッチ素子は、図１３及び図１４に示す構造になっている。図１３はＮＭＯＳスイッチ素子の電極パターンを示す模式的平面図、図１４は図１３のＢ−Ｂ線に沿う模式的断面図である。
【００６８】
ＮＭＯＳスイッチ素子６８は、主面にＰ型のエピタキシャル層７０を形成したＰ＋型のシリコン半導体基板６９を基に形成されている。エピタキシャル層７０の表層部分にはＰ型のウエル領域（ＰＷ）７１が設けられている。Ｐ型ウエル領域７１の中央にはゲート絶縁膜７２が形成され、このゲート絶縁膜７２上にはゲート電極７３が形成されている。また、前記ゲート絶縁膜７３を挟んでその領域にはｎ＋型領域が形成されている。これらｎ＋型領域はＰ型ウエル領域７１内に位置している。これらｎ＋型領域の一方はソース領域７４となり、他方はドレイン領域７５となっている。それぞれのｎ＋型領域上にはソース電極７６，ドレイン電極７７が形成されている。ＮＭＯＳスイッチ素子６８の表面は、図１２に示すように、厚い絶縁膜（ＬＯＣＯＳ）７８や図示しない絶縁膜が複数層形成され、ゲート電極７３，ソース電極７６，ドレイン電極７７を被っている。これらゲート電極７３，ソース電極７６，ドレイン電極７７は絶縁膜間に形成された導体層（配線）によって、図１２に示すような回路構成になるように接続されている。
【００６９】
図１３はＮＭＯＳスイッチ素子６８の寸法関係を示す模式図である。ゲート長方向の長さをｋとし、ゲート幅方向の長さをｊとした場合、ゲート幅Ｗｇ  が１０μｍの場合、ｋ＝１０．６μｍ、ｊ＝１４．６μｍとなり、ＮＭＯＳスイッチ素子６８の面積は、約１５４．８μｍ２となる。
【００７０】
つぎに、図１２に示す構成において、ドレイン電極パッド側のＳＷ１１〜ＳＷ１３を実施形態１と同様にＷｇ  ２ｍｍ用スイッチ素子を使用し、かつゲート電極パッド側のＳＷ１４〜ＳＷ１６を、▲１▼Ｗｇ  ８２μｍスイッチ素子を使用した場合と、▲２▼ＮＭＯＳスイッチ素子を使用した場合とに分けて、その面積縮小化（シュリンク）について説明する。即ち、本実施形態１２の場合は、ＤＣＳ１ｓｔ（Ｗｇ  ２ｍｍトランジスタ）と、ＧＳＭ２ｎｄ（Ｗｇ  １６ｍｍトランジスタ）を、図１２に示す構成のトランジスタで形成するため、単独で形成するＷｇ  ２ｍｍトランジスタが不要になるが、６個のスイッチ素子（ＳＷ１１〜ＳＷ１６）が増えるため面積が増大する。
【００７１】
Ｗｇ  ２ｍｍトランジスタの面積は、１２５９５．２μｍ２となる。従って、（１）上記▲１▼の場合、スイッチ素子の面積は、Ｗｇ  ２ｍｍ用スイッチ素子の３個分の面積、６２９７．６μｍ２（２０９９．２×３）と、Ｗｇ  ８２μｍスイッチ素子の３個分の面積、１５７４．４μｍ２（５２４．８×３）の合計である７８７２μｍ２になる。従って、シュリンクは、１２５９５．２μｍ２から７８７２μｍ２を差し引いた４７２３．２μｍ２となる。
【００７２】
また、上記▲２▼の場合、スイッチ素子の面積は、Ｗｇ  ２ｍｍ用スイッチ素子の３個分の面積、６２９７．６μｍ２（２０９９．２×３）と、ＮＭＯＳスイッチ素子の３個分の面積、４６４．４μｍ２（１５４．８×３）の合計である６７６２μｍ２になる。従って、シュリンクは、１２５９５．２μｍ２から６７６２μｍ２を差し引いた５８３３．２μｍ２となる。
【００７３】
このように、スイッチ素子を選択しても、いずれの場合も４７２３．２μｍ２または５８３３．２μｍ２と面積の縮小化が可能になる。なお、各数値は概略的数字を使用しての計算ではあるが、確実にチップ面積の縮小が可能になる。また、縮小しない場合には、その面積部分は素子形成可能領域になることから、さらに素子部分または新たな素子の追加が可能になる。
【００７４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、本実施形態では、トランジスタとしてＭＯＳＦＥＴを用いた例について説明したが、ＧａＡｓ−ＭＥＳ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）ＦＥＴ，ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ  ），Ｓｉ−ＧｅＦＥＴ等においても同様に適用でき前記実施形態同様な効果を得ることができる。
【００７５】
また、実施形態ではデュアルバンド方式について説明したが、多モード通信方式や多バンド多モード通信方式にも同様に適用でき同様な効果を得ることができる。
【００７６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７７】
（１）半導体素子（高周波電力増幅素子）の小型化及び低コスト化を図ることができる。
【００７８】
（２）高周波電力増幅装置の小型化及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である高周波電力増幅装置の回路構成を示す模式的なブロック図である。
【図２】前記高周波電力増幅装置の一部を切り欠いた模式的平面図である。
【図３】前記高周波電力増幅装置に組み込む本実施形態１の半導体素子の模式的平面図である。
【図４】前記高周波電力増幅装置に組み込む半導体素子における各増幅段の配置状況を示す模式図である。
【図５】前記半導体素子に組み込まれる能動素子及び受動素子を模式的に配列した断面図である。
【図６】本実施形態１の半導体素子に組み込むＬＤＭＯＳの単一の電極パターンを示す模式的平面図である。
【図７】図６のＡ−Ａ線に沿う模式的断面図である。
【図８】前記ＬＤＭＯＳにおける櫛歯状電極パターンを示す模式的平面図である。
【図９】本実施形態１の半導体素子における第１のゲート幅を有するスイッチ素子の電極パターンを示す模式的平面図である。
【図１０】本実施形態１の半導体素子における第２のゲート幅を有するスイッチ素子の電極パターンを示す模式的平面図である。
【図１１】本発明の他の実施形態（実施形態２）である半導体素子における各増幅段の配置状況を示す模式図である。
【図１２】本発明の他の実施形態（実施形態２）である高周波電力増幅装置の回路構成を示す模式的なブロック図である。
【図１３】本実施形態２の半導体素子に組み込まれたＮＭＯＳスイッチ素子の電極パターンを示す模式的平面図である。
【図１４】図１３のＢ−Ｂ線に沿う模式的断面図である。
【図１５】本発明に先立って検討した高周波電力増幅装置の回路構成を示す模式的なブロック図である。
【図１６】本発明に先立って検討した高周波電力増幅装置におけるモジュール基板上に搭載した電子部品を示す模式的なレイアウト図である。
【図１７】本発明に先立って検討した高周波電力増幅装置に組み込む半導体素子の模式的平面図である。
【符号の説明】
１…高周波電力増幅装置（高周波電力増幅モジュール）、２…モジュール基板、３…キャップ、４…パッケージ、５〜７…半導体素子（半導体チップ）、８…切換制御部、９…ワイヤ、１５…制御ＩＣ、１６〜１８…ＬＤＭＯＳ領域、２０…整合回路、３０…半導体基板、３１…エピタキシャル層、３２…打ち抜き層、３３・・・アイソレーション領域、３５…絶縁膜、４０…ドレイン電極パッド、４１…ドレイン電極、４２…ゲート電極パッド、４３…ゲート電極、４４…ソース電極、５０…半導体基板、５１…エピタキシャル層、５２，５３…Ｐウエル領域（ＰＷ）、５４…Ｎ型ドレインオフセット領域、５５…ドレイン領域、５６…Ｐ＋型領域、５７…Ｐ型コンタクト領域、５８…ソース領域、５９…ゲート絶縁膜（酸化膜）、６０…絶縁膜、６１…ソース配線、６５…ＦＥＴパターン、６６…切換制御部、６８…ＮＭＯＳスイッチ素子、６９…シリコン半導体基板、７０…エピタキシャル層、７１…ウエル領域（ＰＷ）、７２…ゲート絶縁膜、７３…ゲート電極、７４…ソース領域、７５…ドレイン領域、７６…ソース電極、７７…ドレイン電極、７８…厚い絶縁膜（ＬＯＣＯＳ）、８０…高周波電力増幅器、８１〜８６…増幅器（増幅段）、９０〜９２…半導体素子、９３〜９６…ＬＤＭＯＳ領域、９７…制御ＩＣ、９８，９９…整合回路、１００…モジュール基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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